(57)【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置され、
該マトリクスを構成する列に信号を供給する列駆動回路が、該マトリクスと同じ基板上の少なくとも２か所に設けられ、かつ、該列駆動回路は、並列に配置されており、
該列駆動回路のうちの第１の列駆動回路より信号を供給される任意の一つの列信号線の隣の列信号線は、前記第１の列駆動回路ではない、第２の列駆動回路より信号が供給される表示装置であって、
前記第１の列駆動回路が、第１のシフトレジスタ回路をアドレス回路として用いる方式により構成され、
前記第２の列駆動回路が、第２のシフトレジスタ回路をアドレス回路として用いる方式により構成され、
もとの映像信号を半分の時間に圧縮して第１の信号にし、
前記第１の信号に前記第１の信号と極性が逆の信号を追加し、
前記第１の信号を前記第１のシフトレジスタ回路によって分配して前記一つの列信号線に入力し、
前記第１のシフトレジスタ回路の最終段より出力された選択信号を前記第２のシフトレジスタ回路の初段に入力して前記第１の信号を反転させた信号を前記一つの列信号線の隣の列信号線に入力することを特徴とする表示装置。
【請求項２】
請求項１において、前記第１の列駆動回路と前記第２の列駆動回路は、同じカウンター回路により制御されることを特徴とする表示装置。
【請求項３】
複数の画素がマトリクス状に配置され、
該マトリクスを構成する列に信号を供給する列駆動回路が、該マトリクスと同じ基板上の少なくとも２か所に設けられ、かつ、該列駆動回路は、並列に配置されており、
該列駆動回路のうちの第１の列駆動回路より信号を供給される任意の一つの列信号線の隣の列信号線は、前記第１の列駆動回路ではない、第２の列駆動回路より信号が供給される表示装置において、
前記第１の列駆動回路が、第１のシフトレジスタ回路をアドレス回路として用いる方式により構成され、
前記第２の列駆動回路が、第２のシフトレジスタ回路をアドレス回路として用いる方式により構成され、
もとの映像信号を半分の時間に圧縮して第１の信号にし、
前記第１の信号に前記第１の信号と極性が逆の信号を追加し、
前記第１の信号を前記第１のシフトレジスタ回路によって分配して前記一つの列信号線に入力し、
前記第１のシフトレジスタ回路の最終段より出力された選択信号を前記第２のシフトレジスタ回路の初段に入力して前記第１の信号を反転させた信号を前記一つの列信号線の隣の列信号線に入力することを特徴とする表示装置の駆動方法。
【請求項４】
請求項３において、前記第１の列駆動回路と前記第２の列駆動回路は、同じカウンター回路により制御されることを特徴とする表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、表示装置、特に、その駆動回路に関する。本発明は、単純マトリクスもしくはアクティブマトリクス型の駆動方式に利用される。また、本発明は、液晶やエレクトロ・ルミネッサンス現象等の電気信号によって、光透過率や光反射率、屈折率、発光量等が変動する物理現象を用いて表示をおこなう表示装置に利用される。本発明は陰極線管（ＣＲＴ）以外の方式のフラットパネル型表示装置に利用される。
【０００２】
【従来の技術】
複数の画素をマトリクス状に配置したマトリクス型表示装置は、大容量の表示方法として、特にフラットパネル表示装置に採用されている。このような表示装置においては、マトリクスに構成される画素を単に行と列の間の重なりのみで表現する単純マトリクス型と、各画素にトランジスタやダイオードのような能動素子を設けたアクティブマトリクス型という２つの方式が知られている。以下の記述においては、列信号線とは、映像信号を有する信号が伝播する信号線を、また、行信号線とは、映像信号を有しない信号が伝播する信号線を意味するものと定義する。
【０００３】
いずれの方法も、マトリクスの行信号線と列信号線に信号を供給するために、アドレス回路を有する周辺駆動回路を、マトリクスの周辺に配置した構造となっている。これらは、それぞれ、行駆動回路、列駆動回路と称される。アクティブマトリクス型表示装置において、このようなアドレス回路として、シフトレジスタを用いた方式は、例えば、特開昭５７−４１０７８公報に開示されており、また、アドレス回路として、ＡＮＤゲートやＮＡＮＤゲートを用いたデコーダ回路を用いた方式は、例えば、特開昭６２−２６５６９６公報に開示されている。
【０００４】
従来、このような周辺駆動回路は公知の半導体集積回路上に形成され、ＴＡＢ法等のボンディング法により、ガラス基板上のマトリクスと接続される方式が採用されていたが、マトリクスの大容量化やマトリクス面積の縮小化にともない、行信号線や列信号線の間隔が縮小すると、周辺駆動回路をも、マトリクスと同じ基板上に形成すること（モノリシック化）が求められるようになった。例えば、ＴＡＢ法は機械的な圧着方式であるので、配線を１００μｍ以下の間隔で接続することは困難であった。これに対し、マトリクスと同じ基板上に周辺駆動回路を形成する方式では、フォトリソグラフィー法が採用できるので、理想的にはデザインルールと同程度まで配線間隔を縮小できることが可能である。
【０００５】
【発明が解決しようとする課題】
しかし、近年、画素面積が小さくなるにつれ、回路配置上の問題点が指摘されるようになった。すなわち、モノリシックに周辺駆動回路を形成したとしても、各信号線に信号を供給する回路の幅は、信号線の間隔以下におさめる必要があった。例えば、周辺回路のシフトレジスタの各段は、１０個程度のトランジスタにより構成されているので、これらが、各信号線の幅に収まるように回路配置する必要があった。例えば、５μｍのデザインルールで回路を設計する場合には、信号線の幅は３０μｍが限度であった。そのため、画素の面積も３０μｍ×３０μｍ以上となった。
【０００６】
また、行信号線の駆動に関しては、従来の方式では、マトリクスの上から下（または下から上）に順次駆動する方式が採用されていたため、通常の映像表示のように１行おきに走査する、いわゆるインターレース表示ができず、高速の運動をする映像を表示する点で不利であった。また、通常のビデオ信号（インターレース方式）を非インターレース方式に変換する必要があった。
また、液晶を用いた表示装置においては、隣接する画素の蓄積電荷により、当該画素の蓄積電荷（すなわち映像情報）に対する干渉を抑制する意味で、ライン反転表示やドット反転表示が採用されているが、そのためには、映像情報を変換する作業が必要とされていた。
【０００７】
また、マトリクスが大容量化するにしたがい、動作速度も高速化した。例えば、ＶＧＡ規格（６４０×４８０ドット）の場合には、９ＭＨｚの速度であるが、ＥＷＳ規格では、３０ＭＨｚ以上となる。モノリシックに形成される周辺駆動回路は多結晶シリコンのように、単結晶シリコンより劣る半導体材料を用いて形成されるため、動作速度が高速化することは好ましいことではなかった。
本発明は上記問題点の少なくとも１つを解決することを課題とする。
【０００８】
【課題を解決するための手段】
上述の問題点を解決するために、本発明の第１は、
マトリクスを構成する行に信号を供給する行駆動回路が少なくとも２か所に設けられ、かつ、該行駆動回路は、並列に配置されており、
該行駆動回路のうちの第１の行駆動回路より信号を供給される任意の一つの行信号線に隣接する行信号線は、前記第１の行駆動回路ではない、行駆動回路より信号が供給される構成を有する。
【０００９】
また、本発明の第２は、
マトリクスを構成する列に信号を供給する列駆動回路が少なくとも２か所に設けられ、かつ、該列駆動回路は、並列に配置されており、
該列駆動回路のうちの第１の列駆動回路より信号を供給される任意の一つの列信号線に隣接する列信号線は、前記第１の列駆動回路ではない、列駆動回路より信号が供給される構成を有する。
【００１０】
本発明の第１においては、行駆動回路はマトリクスを挟んだ両端、すなわち、その１つはマトリクスの左に、他の１つはマトリクスの右に設けられるという構成をとってもよいし、いずれもが、マトリクスの左もしくは右のいずれか一方に設けられるという構成をとってもよい。
本発明の第２においても、列駆動回路はマトリクスを挟んだ両端、すなわち、その１つはマトリクスの上に、他の１つはマトリクスの下に設けられるという構成をとってもよいし、いずれもが、マトリクスの上もしくは下のいずれか一方に設けられるという構成をとってもよい。
【００１１】
さらに、本発明の行駆動回路もしくは列駆動回路は、いずれもがシフトレジスタ回路をアドレス回路として用いてもよいし、デコーダ回路をアドレス回路として用いてもよいし、いずれか一方のみがシフトレジスタ回路をアドレス回路として、あるいは、デコーダ回路をアドレス回路として用いてもよい。
本発明の第１もしくは第２において、アドレス回路としてシフトレジスタを用いた駆動回路を２か所以上に分離して設ける場合、第１の駆動回路の最終段より出力された選択信号が、第２の駆動回路の初段に入力される構成を有せしめてもよい。
【００１２】
本発明の第１もしくは第２において、アドレス回路としてデコーダ回路を用いた駆動回路を２か所以上に分離して設ける場合、これらのデコーダ回路は同じカウンター回路により制御される構成を有せしめてもよい。
また、本発明の第２において、複数の列信号線を異なる列駆動回路を用いて同時に駆動する構成を有せしめてもよい。
【００１３】
【作用】
本発明の第１および／または第２によって、１つの信号線あたり（１段あたりの）の駆動回路の専有幅（実質的な専有幅）を縮小することができる。例えば、列駆動回路について、駆動回路を２か所に設けると、各駆動回路から延びる列信号線の数は、それまでの半分とすることができる。すなわち、信号線の幅が変わらないものとすれば、それまでの２倍の列信号線を配置することができる。すなわち、同じ面積で２倍の画素を配置することができる。
【００１４】
より具体的に述べると、これまで、列駆動回路の全体の幅（長さ）が１９．２ｍｍで、列信号線が６４０本あったとすると、１つの列信号線あたりの間隔は３０μｍであり、これが、１段あたり許容される専有幅である。ところが、本発明の第２により、２か所に列駆動回路を設けると、専有幅をそのままに、さらに、６４０本の列信号線を追加することができる。合計、１２８０本の列信号線が設けられるので、１つの列信号線あたりの専有幅は１５μｍと計算される。もちろん、１つの列駆動回路から延びる各信号線の間隔は３０μｍのままであるので、１５μｍという数字は実質的な専有幅という意味しかない。しかし、いずれにせよ、マトリクスの規模を大きくすることができる。
【００１５】
また、列駆動回路の全体の幅を半分とすると、１つの列駆動回路より３２０本の列信号線しか接続できないが、列駆動回路は２つあるので、列信号線の数自体は変わらず、結果的に画素の微細化、集積化となる。列駆動回路を３つ、４つとすれば、マトリクスの規模は３倍、４倍と拡大あるいは集積化できる。以上の議論は行信号線、行駆動回路についても同様である。
【００１６】
さらに、本発明を利用すれば、１行おきに走査（インターレース走査）することも可能である。そのためには、アドレス回路としてシフトレジスタを用いた駆動回路を用いる場合には、第１の駆動回路の最終段より出力された選択信号が、第２の駆動回路の初段に入力されるようにすればよいし、アドレス回路としてデコーダ回路を用いた駆動回路を用いる場合には、デコーダ回路は同じカウンター回路により制御されるようにすればよい。
【００１７】
同様に２行おき、３行おきという走査も、列駆動回路を３個、４個と設け、これらを連携して駆動させることによって可能である。
逆に、複数の列駆動回路を実質的に同時（すなわち、回路の配線長の差等に基づく非意図的な信号の遅延以外には、信号の遅延がないこと）に駆動することにより、複数の列信号線に同時に映像信号を供給することができ、よって、列駆動回路の動作周波数を低減させることが可能である。例えば、ＶＧＡ規格において、列駆動回路を４つ設け、これらを同時に駆動すると、１つの列駆動回路に接続する列信号線の数は１６０本であり、１つの列駆動回路の動作周波数は、１／４の２．３ＭＨｚである。
【００１８】
さらに、本発明の第２において、隣接する列信号線が、当該信号線とは別の列駆動回路によって駆動される構成とすることにより同じ画面において、第１の列駆動回路からは正の映像信号を、第２の列駆動回路からは負の映像信号を、それぞれ供給することにより、隣接する列の間で、映像信号の極性の異なるライン反転が可能である。ドット反転も同様に可能である。
以下に実施例を示し、より詳細に本発明を記述する。
【００１９】
【実施例】
〔実施例１〕  図１に本発明の１実施例を示す。図１（Ａ）は本実施例のブロック図を示す。本実施例は、簡略化のため、６行１４列のマトリクス（１０６）としたが、より大規模なマトリクスでも同様である。該マトリクスを駆動するために、第１の列駆動回路（１０１）と第２の列駆動回路（１０４）が設けられる。本実施例では、第１の列駆動回路をマトリクスの上に、第２の列駆動回路をマトリクスの下に形成した。各列駆動回路は、各信号線に対応した出力回路（１０３）、（１０５）を経て、列信号線（１１２）、（１１３）に接続される構成となっている。また、行信号線（１１４）は行駆動回路（１０２）によって、信号が供給される。
【００２０】
列駆動回路（１０１）、（１０４）には、ビデオ信号がビデオ信号線（１０７）と（１０９）によって、それぞれ供給され、また、行駆動回路（１０２）にはクロック信号がクロック信号線（１０８）によって供給される。図示されていないが、同様なクロック信号は、列駆動回路（１０１）と（１０４）にも供給される。また、出力回路（１０３）、（１０５）は行信号線のクロック信号と同期したラッチパルス信号によって駆動される。ラッチパルスはラッチ信号線（１１０）、（１１１）によって、出力回路に供給される。（図１（Ａ））
【００２１】
１つの行とその周辺の列に着目した図面を図１（Ｂ）もしくは図１（Ｃ）に示す。図１（Ｂ）は単純マトリクス方式の場合であり、行信号線（１１４）と列信号線（１１２）、（１１３）の交差により、画素（１１５）、（１１６）が形成される。ここで、列信号線（１１２）は第１の列駆動回路（１０１）によって、信号が供給されるものの、隣接する列信号線（１１３）には、第２の列駆動回路（１０４）によって信号が供給される。（図１（Ｂ））
図１（Ｃ）は能動素子としてトランジスタを用いたアクティブマトリクス方式のもので、列信号線と列駆動回路の関係は、図１（Ｂ）と全く同じである。ただし、画素（１１５）、（１１６）はトランジスタと静電容量の複合した回路によって構成される。（図１（Ｃ））
【００２２】
各行各列を拡大したのを図７に示す。図７は以下の実施例においても同様に使用される。図７（Ａ）は行駆動回路・列駆動回路ともアドレス回路としてシフトレジスタを用いたものである。列駆動回路のシフトレジスタは（７０１）で示される。シフトレジスタにはクロックパルス（７０３）が送られ、これによって、順次シフトする信号が出力される。列駆動回路は、このようなシフトレジスタとアナログスイッチ（７０５）、アナログメモリ（７０６）によって構成される。ビデオ信号線（７１３）より供給されたビデオ信号はアナログスイッチ（７０５）によってサンプリングされ、アナログスイッチ（７０６）によって、ホールドされる。
【００２３】
その後、ラッチ信号線（７１４）によってスイッチ（７０７）が開閉し、アナログバッファー（７０８）によって増幅されたビデオ信号が、マトリクス（７０９）上の列信号線（７１１）に供給される。図７の例では、マトリクスは能動素子としてトランジスタを用いたアクティブマトリクス方式である。
また、列駆動回路のシフトレジスタは（７０２）で示される。シフトレジスタにはクロックパルス（７０４）が送られ、これによって、順次シフトする信号が出力される。クロックパルス（７０４）は、前述の区ロックパルス（７０３）とは異なるものが用いられる。これは、行駆動回路の動作周波数が、列駆動回路のものに比較して小さいためである。行駆動回路はこのようなシフトレジスタによって構成される。
【００２４】
シフトレジスタ（７０２）より出力された選択信号は、そのままマトリクス（７０９）上の行信号線（７１０）に供給される。行信号線（７１０）は、すなわち画素（７１２）のトランジスタのゲートに接続しているので、選択信号によって選択された時点で、列信号線に供給されていた映像信号が画素（７１２）に取り込まれる。（図７（Ａ））
アドレス回路として、特開昭６２−２６５６９６に開示されるようなデコーダ回路を用いる場合には、図７（Ｂ）で示される回路を、図７（Ａ）のシフトレジスタに置き換えればよい。また、列駆動回路のみを、あるいは行駆動回路のみをデコーダ回路とすることも可能である。（図７（Ｂ））
【００２５】
以上では、アナログスイッチ、アナログメモリーによるアナログ方式を示したが、公知のデジタル方式でも同様にできる。
本実施例では、列駆動回路（１０１）と（１０４）に接続する列信号線の数は、それぞれ７本であリ、全部で１４本である。このように列駆動回路を２つとすることにより、画素密度を２倍とすることができた。
【００２６】
〔実施例２〕  図２に本発明の１実施例を示す。図２（Ａ）は本実施例のブロック図を示す。本実施例は、簡略化のため、６行１４列のマトリクス（２０６）とした。該マトリクスを駆動するために、第１の列駆動回路（２０１）と第２の列駆動回路（２０２）が設けられる。本実施例では、いずれの列駆動回路もマトリクスの上に形成した。各列駆動回路は、各信号線に対応した出力回路（２０３）、（２０４）を経て、列信号線（２１３）、（２１４）に接続される構成となっている。また、行信号線（２１２）は行駆動回路（２０５）によって信号が供給される。
【００２７】
列駆動回路（２０１）、（２０２）には、ビデオ信号がビデオ信号線（２０７）と（２０８）によって、それぞれ供給され、また、行駆動回路（２０５）にはクロック信号がクロック信号線（２０９）によって供給される。図示されていないが、同様なクロック信号は、列駆動回路（２０１）と（２０２）にも供給される。また、出力回路（２０３）、（２０５）は行信号線のクロック信号と同期したラッチパルス信号によって駆動される。ラッチパルスはラッチ信号線（２１０）、（２１１）によって、出力回路に供給される。（図２（Ａ））
【００２８】
１つの行とその周辺の列に着目した図面を図２（Ｂ）もしくは図２（Ｃ）に示す。図２（Ｂ）は単純マトリクス方式の場合であり、行信号線（２１２）と列信号線（２１３）、（２１４）の交差により、画素（２１５）、（２１６）が形成される。ここで、列信号線（２１４）は第１の列駆動回路（２０１）によって、信号が供給されるものの、隣接する列信号線（２１３）には、第２の列駆動回路（２０２）によって信号が供給される。（図２（Ｂ））
図２（Ｃ）は能動素子としてトランジスタを用いたアクティブマトリクス方式のもので、列信号線と列駆動回路の関係は、図２（Ｂ）と全く同じである。ただし、画素（２１５）、（２１６）はトランジスタと静電容量の複合した回路によって構成される。（図２（Ｃ））
【００２９】
〔実施例３〕  図３に本発明の１実施例を示す。図３（Ａ）は本実施例のブロック図を示す。本実施例は、簡略化のため、１１行７列のマトリクス（３０５）とした。該マトリクスを駆動するために、第１の行駆動回路（３０３）と第２の行駆動回路（３０４）が設けられる。本実施例では、第１の行駆動回路（３０３）はマトリクスの左に、第２の行駆動回路（３０４）はマトリクスの右に形成された。各行駆動回路から、行信号線（３１１）、（３１２）に信号が供給される。また、列信号線（３１０）には、列駆動回路（３０１）より、各信号線に対応した出力回路（３０２）を経て、映像信号が供給される。
【００３０】
列駆動回路（３０１）には、ビデオ信号がビデオ信号線（３０６）によって供給され、また、行駆動回路（３０３）、（３０４）にはクロック信号がクロック信号線（３０７）、（３０８）によって供給される。クロック信号線（３０７）と（３０８）に供給されるクロック信号のタイミングによって、マトリクスを順次走査したり、１行おきに走査したりできる。図示されていないが、同様なクロック信号は、列駆動回路（３０１）にも供給される。また、出力回路（３０２）もラッチパルス信号によって駆動される。ラッチパルスはラッチ信号線（３０９）によって、出力回路に供給される。（図３（Ａ））
【００３１】
１つの列とその周辺の行に着目した図面を図３（Ｂ）もしくは図３（Ｃ）に示す。図３（Ｂ）は単純マトリクス方式の場合であり、列信号線（３１０）と行信号線（３１１）、（３１２）の交差により、画素（３１３）、（３１４）が形成される。ここで、行信号線（３１２）は第１の列駆動回路（３０３）によって信号が供給されるものの、隣接する行信号線（３１１）には、第２の列駆動回路（３０４）によって信号が供給される。（図３（Ｂ））
図３（Ｃ）は能動素子としてトランジスタを用いたアクティブマトリクス方式のもので、行信号線と行駆動回路の関係は、図３（Ｂ）と全く同じである。ただし、画素（３１３）、（３１４）はトランジスタと静電容量の複合した回路によって構成される。（図３（Ｃ））
【００３２】
〔実施例４〕  図４に本発明の１実施例を示す。図４（Ａ）は本実施例のブロック図を示す。本実施例は、簡略化のため、１１行７列のマトリクス（４０５）とした。該マトリクスを駆動するために、第１の行駆動回路（４０３）と第２の行駆動回路（４０４）が設けられる。本実施例では、いずれの行駆動回路もマトリクスの左に形成された。各行駆動回路から、行信号線（４１１）、（４１２）に信号が供給される。また、列信号線（４１０）には、列駆動回路（４０１）より、各信号線に対応した出力回路（４０２）を経て、映像信号が供給される。
【００３３】
列駆動回路（４０１）には、ビデオ信号がビデオ信号線（４０６）によって供給され、また、行駆動回路（４０３）、（４０４）にはクロック信号がクロック信号線（４０７）、（４０８）によって供給される。クロック信号線（４０７）と（４０８）に供給されるクロック信号のタイミングによって、マトリクスを順次走査したり、１行おきに走査したりできる。図示されていないが、同様なクロック信号は、列駆動回路（４０１）にも供給される。また、出力回路（４０２）もラッチパルス信号によって駆動される。ラッチパルスはラッチ信号線（４０９）によって、出力回路に供給される。（図４（Ａ））
【００３４】
１つの列とその周辺の行に着目した図面を図４（Ｂ）もしくは図４（Ｃ）に示す。図４（Ｂ）は単純マトリクス方式の場合であり、列信号線（４１０）と行信号線（４１１）、（４１２）の交差により、画素（４１３）、（４１４）が形成される。ここで、行信号線（４１１）は第１の列駆動回路（４０３）によって信号が供給されるものの、隣接する行信号線（４１２）には、第２の列駆動回路（４０４）によって信号が供給される。（図４（Ｂ））
図４（Ｃ）は能動素子としてトランジスタを用いたアクティブマトリクス方式のもので、行信号線と行駆動回路の関係は、図４（Ｂ）と全く同じである。ただし、画素（４１３）、（４１４）はトランジスタと静電容量の複合した回路によって構成される。（図４（Ｃ））
【００３５】
〔実施例５〕  図５（Ａ）に本発明の１実施例のブロック図を示す。本実施例は、簡略化のため、８行１４列のマトリクス（５０５）とした。該マトリクスを駆動するために、第１の行駆動回路（５０２）と第２の行駆動回路（５０３）が設けられる。本実施例では、第１の行駆動回路（５０２）はマトリクスの左に、第２の行駆動回路（５０３）はマトリクスの右に形成された。各行駆動回路からは行信号線に信号が供給される。また、列信号線には、第１の列駆動回路（５０１）と第２の列駆動回路（５０４）より、各信号線に対応した出力回路を経て、映像信号が供給される。本実施例では、第１の列駆動回路（５０１）はマトリクスの上に、第２の列駆動回路（５０４）はマトリクスの下に形成した。このように、行駆動回路と列駆動回路をそれぞれ２か所に分散することにより、画素密度を４倍に増大せしめることができた。（図５（Ａ））
【００３６】
〔実施例６〕  図５（Ｂ）に本発明の１実施例のブロック図を示す。本実施例は、簡略化のため、８行１４列のマトリクス（５１０）とした。該マトリクスを駆動するために、第１の行駆動回路（５０８）と第２の行駆動回路（５０９）が設けられる。本実施例では、第１の行駆動回路（５０８）はマトリクスの左に、第２の行駆動回路（５０９）はマトリクスの右に形成された。各行駆動回路からは行信号線に信号が供給される。また、列信号線には、第１の列駆動回路（５０６）と第２の列駆動回路（５０７）より、各信号線に対応した出力回路を経て、映像信号が供給される。本実施例では、いずれの列駆動回路ともマトリクスの上に形成した。（図５（Ｂ））
【００３７】
〔実施例７〕  図６（Ａ）に本発明の１実施例のブロック図を示す。本実施例は、簡略化のため、８行１４列のマトリクス（６０５）とした。該マトリクスを駆動するために、第１の行駆動回路（６０２）と第２の行駆動回路（６０３）が設けられる。本実施例では、いずれの行駆動回路ともマトリクスの左に形成された。各行駆動回路からは行信号線に信号が供給される。また、列信号線には、第１の列駆動回路（６０１）と第２の列駆動回路（６０４）より、各信号線に対応した出力回路を経て、映像信号が供給される。本実施例では、第１の列駆動回路（６０１）はマトリクスの上に、第２の列駆動回路（６０４）はマトリクスの下に形成した。（図６（Ａ））
【００３８】
〔実施例８〕  図６（Ｂ）に本発明の１実施例のブロック図を示す。本実施例は、簡略化のため、８行１４列のマトリクス（６１０）とした。該マトリクスを駆動するために、第１の行駆動回路（６０８）と第２の行駆動回路（６０９）が設けられる。本実施例では、いずれの行駆動回路ともマトリクスの左に形成された。各行駆動回路からは行信号線に信号が供給される。また、列信号線には、第１の列駆動回路（６０６）と第２の列駆動回路（６０７）より、各信号線に対応した出力回路を経て、映像信号が供給される。本実施例では、いずれの列駆動回路ともマトリクスの上に形成した。（図６（Ｂ））
【００３９】
〔実施例９〕  図８（Ａ）に本発明の１実施例のブロック図を示す。本実施例は、簡略化のため、１１行２７列のマトリクス（８０６）とした。該マトリクスを駆動するために、第１の行駆動回路（８０４）と第２の行駆動回路（８０５）が設けられる。本実施例では、第１の行駆動回路（８０４）はマトリクスの左に、第２の行駆動回路（８０５）はマトリクスの右に形成された。各行駆動回路からは行信号線に信号が供給される。また、列信号線には、第１の列駆動回路（８０１）、第２の列駆動回路（８０２）、第３の列駆動回路（８０３）より、各信号線に対応した出力回路（図示せず）を経て、映像信号が供給される。本実施例では、いずれの列駆動回路ともマトリクスの上に形成した。このような回路において、第１乃至第３の列駆動回路を実質的に同時に（同じタイミングで）駆動し、かつ、各列駆動回路に別々の映像信号を供給すると、列駆動回路の動作周波数を通常の１／３とすることができる。（図８（Ａ））
【００４０】
〔実施例１０〕  図８（Ｂ）に本発明の１実施例のブロック図を示す。本実施例は、簡略化のため、１１行２７列のマトリクス（８１３）とした。該マトリクスを駆動するために、第１の行駆動回路（８０９）と第２の行駆動回路（８１０）が設けられる。本実施例では、第１の行駆動回路（８０９）はマトリクスの左に、第２の行駆動回路（８１０）はマトリクスの右に形成された。各行駆動回路からは行信号線に信号が供給される。
【００４１】
また、列信号線には、第１の列駆動回路（８０７）、第２の列駆動回路（８０８）、第３の列駆動回路（８１１）、第４の列駆動回路（８１２）より、各信号線に対応した出力回路（図示せず）を経て、映像信号が供給される。本実施例では、第１および第２の列駆動回路（８０７）、（８０９）は、マトリクスの上に、第３および第４の列駆動回路（８１１）、（８１２）はマトリクスの下に形成した。このような回路において、第１乃至第４の列駆動回路を同じタイミングで駆動し、かつ、各列駆動回路に別々の映像信号を供給すると、列駆動回路の動作周波数を通常の１／４とすることができる。（図８（Ｂ））
【００４２】
〔実施例１１〕  図９乃至図１２を用いて、本発明を用いたライン反転の方法について説明する。例えば、図９（Ａ）には、ある行の映像信号を示す。このような比較的単調な映像信号をライン反転するには、従来の方式においては、順次シフトする信号を供給する構造であるから、図９（Ｂ）に示されるような信号に変換して、ａ〜ｚ列に各信号を順次分配する必要があった。しかしながら、本発明を利用すれば、上記のような煩わしさは省略できる。
【００４３】
本実施例においては、まず、もとの映像信号を半分に圧縮し（すなわち、映像信号を行の半分のものとし）、さらに、同じ映像信号で極性の逆のものを追加する。（図９（Ｃ）
そして、これを特定のポイントでサンプリングすると、図９（Ｄ）のようになる。このようにして得られた信号を、例えば、図１０（Ａ）で示される構成を有するシフトレジスタによって分配する。図面を簡略化する目的から、図１０（Ａ）においては、１６列（ａ〜ｐ列）までしか図示していないが、２６列（ａ〜ｚ列）でも同様にできる。注目すべきは、第１のシフトレジスタ（ＳＲ１）の最終段（ｏ列）の選択信号は第２のシフトレジスタ（ＳＲ２）の初段（ｂ列）に入力されるようになっていることである。（図１０（Ａ））
【００４４】
そして、全体の列を通してみると、ａ、ｂ、ｃ、ｄ、ｅ、．．．と列が並んでいるが、各シフトレジスタからは、交互に列が接続されている。したがって、このような回路で図９（Ｄ）の信号を順次分配して、ある行の各列について信号を並べると、図９（Ｅ）のようになる。これは、従来のライン反転の信号と同じである。すなわち、本実施例で明らかになったように、本発明を用いれば、ライン反転動作を簡便におこなえる。
【００４５】
以上は、シフトレジスタをアドレス回路として用いた場合であったが、デコーダ回路をアドレス回路として用いた場合にも同様にできる。この場合のデコーダー回路としては図１０（Ｂ）に示されるようなものを用いればよい。図面を簡略化する目的から、図１０（Ｂ）においては、カウンターの桁数は４つ（２０  〜２３  、４ビットすなわち、１６行分）しか表示していないが、２６列の表示をするには、さらに１ビット追加すればよいだけで、基本的な概念は同じである。（図１０（Ｂ））
【００４６】
そして、各ビット線に図１１で示されるような信号を供給すると、まず、第１のデコーダ（ＤＣ１）のａ、ｃ、ｅ、ｇ、ｉ、ｋ、ｍ、ｏというように、順次各列に信号を出力した後、第２のデコーダ（ＤＣ２）に移り、ｂ、ｄ、ｆ、ｈ、ｊ、ｌ、ｎ、ｐというように、順次各列に信号を出力する。すなわち、図１０（Ａ）の２つのシフトレジスタ、ＳＲ１とＳＲ２でおこなったのと同じ動作がおこなわれる。
【００４７】
以上の動作においては、２つのデコーダ、ＤＣ１とＤＣ２は分離しているものの、１つのカウンター回路（Ｃｏｕｎｔｅｒ）によって駆動される異なる回路であり、このような回路に１つのビデオ信号をビデオコントローラ（ＶｉｄｅｏＣＴＲ）より供給することによって、マトリクス（Ｍａｔｒｉｘ）において、ライン反転をおこなうという特徴を有する。このような特徴は、図１２にまとめられる。（図１２）
【００４８】
【発明の効果】
本発明の効果は、作用の項でまとめられている。すなわち、
（１）画素の大規模化、集積化の効果がある。
（２）インターレース方式の表示ができる。
（３）ライン反転が容易である。
（４）列駆動回路の動作周波数を低減できる。
である。このような効果を有する本発明は特許されるにふさわしい価値を有するものと信じる。
【図面の簡単な説明】
【図１】実施例１の回路ブロック図等
【図２】実施例２の回路ブロック図等
【図３】実施例３の回路ブロック図等
【図４】実施例４の回路ブロック図等
【図５】実施例５および実施例６の回路ブロック図
【図６】実施例７および実施例８の回路ブロック図
【図７】実施例１他のアクティブマトリクス方式の回路図等
【図８】実施例９および実施例１０の回路ブロック図
【図９】実施例１１のライン反転の信号を得る方法を説明する図
【図１０】実施例１１のアドレス回路の例
【図１１】実施例１１のアドレス回路としてデコーダ回路を用いた場合の信号
【図１２】実施例１１のアドレス回路としてデコーダ回路を用いた場合の回路ブロック図
【符号の説明】
１０１  第１の列駆動回路
１０２  行駆動回路
１０３  出力回路
１０４  第２の列駆動回路
１０５  出力回路
１０６  マトリクス
１０７  映像信号線
１０８  クロック信号線
１０９  映像信号線
１１０  ラッチ信号線
１１１  ラッチ信号線
１１２  列信号線
１１３  列信号線
１１４  行信号線
１１５  画素
１１６  画素
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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