(57)【特許請求の範囲】
【請求項１】
制御電圧によって発振周波数が変化する電圧制御発振器と、この電圧制御発振器の出力信号と基準信号との位相差を検出し、両信号の位相差に応じた電圧レベルの信号を出力する位相比較器と、この位相比較器の出力信号に応じた制御電圧を前記電圧制御発振器に与える制御電圧発生回路と、前記基準信号の周波数を検出する周波数検出回路とを備え、前記基準信号の周波数異常が検出されたときに前記電圧制御発振器の出力を固定するように構成するＰＬＬ回路において、
前記周波数検出回路は、前記基準信号を入力とするハイパスフィルタを備え、前記基準信号の周波数が当該ハイパスフィルタのカットオフ周波数以下のときに、前記電圧制御発振器の出力を固定させる制御信号を出力することを特徴とするＰＬＬ回路。
【請求項２】
制御電圧によって発振周波数が変化する電圧制御発振器と、この電圧制御発振器の出力信号と基準信号との位相差を検出し、両信号の位相差に応じた電圧レベルの信号を出力する位相比較器と、この位相比較器の出力信号に応じた制御電圧を前記電圧制御発振器に与える制御電圧発生回路と、前記基準信号の周波数を検出する周波数検出回路とを備え、前記基準信号の周波数異常が検出されたときに前記電圧制御発振器の出力を固定するように構成するＰＬＬ回路において、
前記周波数検出回路は、前記基準信号を入力とするローパスフィルタを備え、前記基準信号の周波数が当該ローパスフィルタのカットオフ周波数以上のときに、前記電圧制御発振器の出力を固定させる制御信号を出力することを特徴とするＰＬＬ回路。
【請求項３】
制御電圧によって発振周波数が変化する電圧制御発振器と、この電圧制御発振器の出力信号と基準信号との位相差を検出し、両信号の位相差に応じた電圧レベルの信号を出力する位相比較器と、この位相比較器の出力信号に応じた制御電圧を前記電圧制御発振器に与える制御電圧発生回路と、前記基準信号の周波数を検出する周波数検出回路とを備え、前記基準信号の周波数異常が検出されたときに前記電圧制御発振器の出力を固定するように構成するＰＬＬ回路において、
前記周波数検出回路は、前記基準信号を入力とするバンドパスフィルタを備え、前記基準信号の周波数が当該バンドパスフィルタの上限カットオフ周波数以上または下限カットオフ周波数以下のときに、前記電圧制御発振器の出力を固定させる制御信号を出力することを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路およびこれを内蔵した集積回路に関し、とくにＰＬＬ回路に入力される基準信号の変動による誤動作を防止する技術に関する。
【０００２】
【従来の技術】
従来のＰＬＬ回路の構成例を、図１６に示す。このＰＬＬ回路は、位相比較器１６、チャージポンプ１７、ループフィルタ１８、電圧制御発振器（以下、ＶＣＯと記す。）１９および分周器２０からなる。
【０００３】
位相比較器１６は、基準信号（ｆｒ）と分周器２０からの帰還信号（ｆｐ）との間の位相差を検出し、ＶＣＯ１９の発振周波数を上昇または下降させる制御信号（ＵＰ、ＤＮ）を出力する。基準信号（ｆｒ）に対して帰還信号（ｆｐ）が遅れているときは、位相比較器１６からＶＣＯ１９の発振周波数を上昇させる制御信号（ＵＰ）が位相差に相当する期間出力される。逆に、基準信号（ｆｒ）に対して帰還信号（ｆｐ）が進んでいるときは、位相比較器１６からＶＣＯ１９の発振周波数を下降させる制御信号（ＤＮ）が位相差に相当する期間出力される。このように位相比較器１６は、入力された２つの信号の位相差をパルス幅変換した信号を出力する。
【０００４】
チャージポンプ１７は、位相比較器１６からの制御信号（ＵＰ、ＤＮ）をアナログ信号に変換し、その出力信号ＣＰＯをループフィルタ１８を通して制御電圧（Ｖｃ）としてＶＣＯ１９に与える。ループフィルタ１８は、抵抗と容量とで構成されたローパスフィルタ回路であり、チャージポンプ１７からの出力信号ＣＰＯに含まれるスイッチ雑音などを低減する目的およびフィードバックループを安定化する目的で用いられる。
【０００５】
ＶＣＯ１９の出力信号（ｆｏ）は、このＰＬＬ回路の出力信号（ｆｏ）として出力されるとともに、分周器２０で分周されて帰還信号（ｆｐ）として位相比較器１６へ入力される。その際、出力信号（ｆｏ）は分周器２０で１／Ｎの周波数に変換されるので、帰還信号（ｆｐ）と出力信号（ｆｏ）の関係は次式（１）で表される。
ｆｐ＝ｆｏ／Ｎ  ・・・（１）
【０００６】
ＰＬＬ回路はｆｒ＝ｆｐとなるように電圧制御（Ｖｃ）を制御するので、出力信号（ｆｏ）は次式（２）のように表わされる。すなわち、基準信号（ｆｒ）に対してＮ倍の周波数の出力信号（ｆｏ）がＰＬＬ回路から出力されることになる。
ｆｏ＝Ｎ×ｆｒ  ・・・（２）
【０００７】
ところが、ＶＣＯ１９は、電圧制御（Ｖｃ）の電圧レベルが低下すると内部のリング発振器の発振周波数を下げ、逆に増加するとリング発振器の発振周波数を上げるように動作するため、ＰＬＬ回路の入力クロックが停止、すなわち基準信号（ｆｒ）がＤＣ入力となった場合、ＶＣＯ１９の制御電圧（Ｖｃ）がグランドレベルになると発振周波数がゼロに近づき、逆に、電源電圧レベルまで増加するとリング発振器の最高発振周波数まで上昇する。このため、ＶＣＯ１９の制御電圧（Ｖｃ）が一度グランドレベルになると、ＰＬＬ回路が異常発振を起こす虞がある。
【０００８】
そこで、特開平７−２６４０６１号公報に示されたＰＬＬ回路では、図１７に示すように、ＶＣＯ２３に入力される制御電圧Ｖｃの誤差電圧を検出する電圧検出回路２４を備え、電圧検出回路２４により検出される誤差電圧が基準信号（ｆｒ）の許容周波数の範囲内に対応する電圧を外れる場合に、ＶＣＯ２３の出力を制御して出力レベルを固定することによって、異常発振を防止している。
【０００９】
【発明が解決しようとする課題】
しかし、上記公報に示されたＰＬＬ回路では、ＶＣＯ２３の帰還系に電圧検出回路２４が追加され、チャージポンプ／ローパスフィルタ２２の出力電圧により異常周波数（上限、下限周波数）レベルを検出するため、ＰＬＬ回路がロックするまでの時間の間、ＰＬＬ回路の出力が不安定になることがある。
【００１０】
このことを詳しく説明すると、図１７のＰＬＬ回路に基準信号（リファレンス信号）となる入力信号（クロック信号）ｆｒが入力されてから、これとＰＬＬ回路がロック（同期）するまでの間、ＶＣＯ２３に入力される制御電圧Ｖｃが図１８のように不安定になるからである。つまり、チャージポンプ／ローパスフィルタ２３から出力される制御電圧ＶｃのレベルはＰＬＬ回路がロックするまでの時間であるロックアップタイム時間（Ｔ）を経過してはじめて安定する。このため入力信号Ｓの周波数が異常変動した場合、Ｔ時間分だけチャージポンプ／ローパスフィルタ２２から出力されＶＣＯ２３に入力される制御電圧Ｖｃのレベルが不安定となるため、その間にＰＬＬ回路が異常周波数を出力してしまう可能性がある。
【００１１】
本発明は、前記の問題点を解消するためになされたものであって、その目的とするところは、基準信号の周波数異常が発生し、予期しない周波数の信号が入力された場合でも、異常発振を起こすことのない、周波数安定度の高いＰＬＬ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、次の構成を有する。
本発明の第１の要旨は、第１の発明のＰＬＬ回路は、制御電圧によって発振周波数が変化するＶＣＯと、このＶＣＯの出力信号と基準信号との位相差を検出し、両信号の位相差に応じた電圧レベルの信号を出力する位相比較器と、この位相比較器の出力信号に応じた制御電圧を前記ＶＣＯに与える制御電圧発生回路と、前記基準信号の周波数を検出する周波数検出回路とを備え、前記基準信号の周波数異常が検出されたときに前記ＶＣＯの出力を固定するように構成したことを特徴とする。
【００１３】
本発明の第２の要旨は、第１の要旨のＰＬＬ回路において、前記周波数検出回路は、前記基準信号を入力とするハイパスフィルタを備え、前記基準信号の周波数が当該ハイパスフィルタのカットオフ周波数以下のときに、前記ＶＣＯの出力を固定させる制御信号を出力することを特徴とする。
【００１４】
本発明の第３の要旨は、第１の要旨のＰＬＬ回路において、前記周波数検出回路は、前記基準信号を入力とするローパスフィルタを備え、前記基準信号の周波数が当該ローパスフィルタのカットオフ周波数以上のときに、前記ＶＣＯの出力を固定させる制御信号を出力することを特徴とする。
【００１５】
本発明の第４の要旨は、第１の要旨のＰＬＬ回路において、前記周波数検出回路は、前記基準信号を入力とするバンドパスフィルタを備え、前記基準信号の周波数が当該バンドパスフィルタの上限カットオフ周波数以上または下限カットオフ周波数以下のときに、前記ＶＣＯの出力を固定させる制御信号を出力することを特徴とする。
【００１６】
上記のように、第１の要旨のＰＬＬ回路では、基準信号の周波数異常が検出されたときにＶＣＯの出力を固定するように構成したので、基準信号の周波数異常が発生し、予期しない周波数の信号が入力された場合でも、ＶＣＯに入力される制御電圧が不安定になることによる異常発振を防止して、周波数安定度を高く維持できる。
【００１７】
第２の要旨のＰＬＬ回路では、基準信号の周波数がハイパスフィルタのカットオフ周波数以下のときに、ＶＣＯの出力を固定するように構成したので、所望の周波数以下の基準信号が入力された場合でも、異常発振を防止して、周波数安定度を高く維持できる。
【００１８】
第３の要旨のＰＬＬ回路では、基準信号の周波数がローパスフィルタのカットオフ周波数以上のときに、ＶＣＯの出力を固定するように構成したので、所望の周波数以上の基準信号が入力された場合でも、異常発振を防止して、周波数安定度を高く維持できる。
【００１９】
第４の要旨のＰＬＬ回路では、基準信号の周波数がバンドパスフィルタの上限カットオフ周波数以上または下限カットオフ周波数以下のときに、ＶＣＯの出力を固定させるように構成したので、所望の周波数以上または所望の周波数以下の基準信号が入力された場合でも、異常発振を防止して、周波数安定度を高く維持できる。
【００２０】
【発明の実施の形態】
本発明の実施の形態について図面を参照し詳細に説明する。
［第１の実施の形態］
図１は本発明に係るＰＬＬ回路の実施の形態の一例を示すブロック図である。このＰＬＬ回路１００は、位相比較器１と、チャージポンプ・ループフィルタ２と、ＶＣＯ３と、周波数検出回路４とにより構成されている。
【００２１】
ＰＬＬ回路１００には、基準信号（リファレンス信号）となる入力信号Ｓが入力される。入力信号Ｓは、位相比較器１に入力されると同時に周波数検出回路４にも入力される。
【００２２】
位相比較器１は、入力信号ＳとＶＣＯ３から帰還される出力信号Ｓｏｕｔとを比較し、両信号の位相差（または周波数差）に応じた電圧レベルの信号をチャージポンプ・ループフィルタ２に出力する。
【００２３】
チャージポンプ・ループフィルタ２は、位相比較器１からのパルス信号に含まれる高周波ノイズをループフィルタで除去し、チャージポンプでパルス電圧を積分することにより制御電圧Ｖｃを生成しＶＣＯ３に供給する。
【００２４】
周波数検出回路４は、入力信号Ｓの周波数を検出し、検出値に応じた電圧レベルの制御信号Ｃ（“Ｈｉｇｈ”および“Ｌｏｗ”）をＶＣＯ３に出力する。
【００２５】
図２に示すように、ＶＣＯ３は、入力される制御電圧Ｖｃに応じて発振周波数が変化するリング発振器５およびＡＮＤゲート６により構成され、その出力Ｓｏｕｔが位相比較器１に帰還されるとともにＰＬＬ回路１００の出力となる。ＡＮＤゲート６には、リング発振器５の出力と周波数検出回路４の出力とが入力される。この構成により、ＶＣＯ３は、制御電圧Ｖｃと周波数検出回路４からの制御信号Ｃにより制御され、図３（ａ）、（ｂ）に示すような特性を示す。
【００２６】
図３（ａ）は周波数検出回路４からの制御信号Ｃが“Ｈｉｇｈ”のときのＶＣＯ３の出力特性であり、このときＶＣＯ３の出力信号Ｓｏｕｔの周波数は、制御電圧Ｖｃに応じて変化する。図３（ｂ）は周波数検出回路４からの制御信号Ｃが“Ｌｏｗ”のときのＶＣＯ３の出力特性であり、このときＶＣＯ３の出力信号Ｓｏｕｔの周波数は固定される。
【００２７】
図４は周波数検出回路４の構成例を示したものである。図示するように、周波数検出回路４は、ＰＬＬ回路１００に入力される入力信号Ｓを入力とするＨＰＦ（ハイパスフィルタ）７と、ＨＰＦ７の出力を入力とする２つの比較器８ａ、８ｂと、２つの比較器８ａ、８ｂの出力を入力とするＸＮＯＲゲート９とにより構成される。
【００２８】
この周波数検出回路４は、ＨＰＦ７のカットオフ周波数を入力信号Ｓの下限周波数（Ｆ）に設定し、ＨＰＦ７の出力周波数と２つのリファレンス周波数（ＲＥＦ１、２）とを２つの比較器８ａ、８ｂで各々比較し、それぞれの比較器８ａ、８ｂの出力をＸＮＯＲゲート９に入力し、入力信号Ｓの周波数が下限周波数以下であるか否かの判定を行う。ＸＮＯＲゲート９からは、入力信号Ｓの周波数が下限周波数以下でなければ、“Ｈｉｇｈ”の制御信号Ｃが出力され、下限周波数以下であれば、“Ｌｏｗ”の制御信号Ｃが出力される。
【００２９】
この検出動作を図６および図７に示すタイミングチャートに基づき説明する。まず、ＰＬＬ回路１００の入力信号Ｓが周波数検出回路４のＨＰＦ７に入力される。ＨＰＦ７は図５のような特性を持っており、入力信号Ｓは、この特性に準じて２つの比較器１、２に出力される。比較器１、２では、あらかじめ設定しておいたＲＥＦ１、ＲＥＦ２の電圧値とＨＰＦ７の出力電圧ＶＡとの比較を行う。比較器１は、ＨＰＦ７の出力電圧がＲＥＦ１より高（すなわち、ＶＡ＞ＲＥＦ１）のとき“Ｈｉｇｈ”を出力し、低（すなわち、ＶＡ＜ＲＥＦ１）のとき“Ｌｏｗ”を出力する。比較器２も同じく、ＨＰＦ７の出力電圧がＲＥＦ２より高（すなわち、ＶＡ＞ＲＥＦ２）のとき“Ｈｉｇｈ”を出力し、低（すなわち、ＶＡ＜ＲＥＦ２）のとき“Ｌｏｗ”を出力する。
【００３０】
また、ＲＥＦ１、２の電圧は、ＨＰＦ７の周波数特性に準じ、ＰＬＬ回路１００の所望する下限周波数Ｆ［Ｈｚ］の時の減衰値電圧の１／２の電圧をＶＤＤ、ＧＮＤからそれぞれ減算、加算された電圧値に設定される。さらに詳しく説明すると、下限周波数Ｆ点がＨＰＦ特性で−３［ｄＢ］（滅衰率０．７倍）にある時、ＲＥＦ１、２はそれぞれＲＥＦ１＝ＶＤＤ−［｛ＶＤＤ−（ＶＤＤ×０．７）｝／２］［∨］、ＲＥＦ２＝ＧＮＤ＋［｛ＶＤＤ−（ＶＤＤ×０．７））／２）［∨］に設定されることになる。
【００３１】
あらかじめ下限周波数検出の境界電圧に設定されたＲＥＦ１、ＲＥＦ２が比較器１、２に供給されており、周波数検出回路４に入力される信号（ＰＬＬ回路１００への入力信号Ｓ）の周波数が下限周波数Ｆ以下（Ｓ≦Ｆ）の場合、比較器１、２への入力信号は減衰し、その電圧ＶＡのＨｉｇｈレベル、ＬｏｗレベルともにＲＥＦ１、ＲＥＦ２の電圧範囲内となり、比較器１、２の出力電圧ＶＢ１、ＶＢ２は、図６に示すようにそれぞれ“Ｌｏｗ”、“Ｈｉｇｈ”に固定される。これらがＸＮＯＲゲート９に入力されるため、すなわち論理的に不一致の信号が入力されるため、ＸＮＯＲゲート９の出力である制御信号Ｃは“Ｌｏｗ”となる。その結果、ＶＣＯ３の出力信号Ｓｏｕｔの周波数は固定される。
【００３２】
一方、周波数検出回路４に入力される入力信号Ｓの周波数が下限周波数Ｆより高い（Ｓ＞Ｆ）の場合、比較器１、２への入力信号の電圧ＶＡは、ＲＥＦ１、２で設定した範囲を超え、比較器１、２の出力電圧ＶＢ１、ＶＢ２は、図７のように互いに同相で“Ｈｉｇｈ”、“Ｌｏｗ”と変化し、両者は論理的に一致し、これらがＸＮＯＲゲート９に入力されるため、ＸＮＯＲゲート９の出力である制御信号Ｃは“Ｈｉｇｈ”となる。その結果、ＶＣＯ３からリング発振器５の出力がそのまま出力される。すなわち、ＰＬＬ回路１００は通常の動作をすることになる。
【００３３】
このように、ＰＬＬ回路１００の下限周波数を周波数検出回路４内のＨＰＦ７の特性により設定し、所望する周波数以下の入力信号ＳがＰＬＬ回路１００に入力された場合に、ＰＬＬ回路１００の出力が固定されるようにしたことにより、入力信号Ｓの周波数異常が発生し、ＶＣＯ３に入力される制御電圧Ｖｃが不安定になった期間においても、ＰＬＬ回路１００の異常発振を防止することができる。また、その間ＶＣＯ３の動作を停止させることができるので、低消費電力化を図ることができる。
【００３４】
［第２の実施の形態］
次に本発明の第２の実施の形態について説明する。この第２の実施の形態においても、ＰＬＬ回路の全体的構成は、図１に示したＰＬＬ回路１００と同様とする。第１の実施の形態との相違点は、周波数検出回路４の回路構成にある。
【００３５】
図８は第２の実施の形態における周波数検出回路の構成図である。図示するように、第２の実施の形態の周波数検出回路４は、ＰＬＬ回路１００に入力される入力信号Ｓを入力とするＬＰＦ（ローパスフィルタ）１０と、ＬＰＦ１０の出力を入力とする２つの比較器１１ａ、１１ｂと、２つの比較器１１ａ、１１ｂの出力を入力とするＸＮＯＲゲート１２とにより構成される。
【００３６】
この周波数検出回路４は、ＬＰＦ１０のカットオフ周波数を入力信号Ｓの上限周波数（Ｆ）に設定し、ＬＰＦ１０の出力周波数と２つのリファレンス周波数（ＲＥＦ１、２）とを２つの比較器１１ａ、１１ｂで各々比較し、それぞれの比較器１１ａ、１１ｂの出力をＸＮＯＲゲート１２に入力し、入力信号Ｓの周波数が上限周波数以上であるか否かの判定を行う。ＸＮＯＲゲート１２からは、入力信号Ｓの周波数が上限周波数以上でなければ、“Ｈｉｇｈ”の制御信号Ｃが出力され、上限周波数以上であれば、“Ｌｏｗ”の制御信号Ｃが出力される。
【００３７】
この検出動作を図１０および図１１に示すタイミングチャートに基づき説明する。まず、ＰＬＬ回路１００の入力信号Ｓが周波数検出回路４のＬＰＦ１０に入力される。ＬＰＦ１０は図９のような特性を持っており、入力信号Ｓは、この特性に準じて２つの比較器１、２に出力される。比較器１、２では、あらかじめ設定しておいたＲＥＦ１、ＲＥＦ２の電圧値とＨＰＦ７の出力電圧ＶＡとの比較を行う。比較器１は、ＬＰＦ７の出力電圧がＲＥＦ１より高（すなわち、ＶＡ＞ＲＥＦ１）のとき“Ｈｉｇｈ”を出力し、低（すなわち、ＶＡ＜ＲＥＦ１）のとき“Ｌｏｗ”を出力する。比較器２も同じく、ＬＰＦ７の出力電圧がＲＥＦ２より高（すなわち、ＶＡ＞ＲＥＦ２）のとき“Ｈｉｇｈ”を出力し、低（すなわち、ＶＡ＜ＲＥＦ２）のとき“Ｌｏｗ”を出力する。
【００３８】
また、ＲＥＦ１、２の電圧は、ＬＰＦ７の周波数特性に準じ、入力信号Ｓの周波数がＰＬＬ回路１００の所望する上限周波数Ｆ［Ｈｚ］の時における減衰した信号のＨｉｇｈレベル、Ｌｏｗレベルの電圧値にそれぞれ設定されている。
【００３９】
あらかじめ上限周波数検出の境界電圧に設定されたＲＥＦ１、ＲＥＦ２が比較器１、２に供給されており、周波数検出回路４に入力される信号（ＰＬＬ回路１００への入力信号Ｓ）の周波数が上限周波数Ｆ以上（Ｓ≧Ｆ）の場合、比較器１、２への入力信号は減衰し、その電圧ＶＡのＨｉｇｈレベル、ＬｏｗレベルともにＲＥＦ１、ＲＥＦ２の電圧範囲内となり、比較器１、２の出力電圧ＶＢ１、ＶＢ２は、図１０のようにそれぞれ“Ｌｏｗ”、“Ｈｉｇｈ”に固定される。これらがＸＮＯＲゲート１２に入力されるため、ＸＮＯＲゲート１０の出力である制御信号Ｃは“Ｌｏｗ”となる。その結果、ＶＣＯ３の出力信号Ｓｏｕｔの周波数は固定される。
【００４０】
一方、周波数検出回路４に入力される入力信号Ｓの周波数が上限周波数Ｆより低い（Ｓ＜Ｆ）の場合、比較器１、２への入力信号の電圧ＶＡは、ＲＥＦ１、２で設定した範囲を超え、比較器１、２の出力電圧ＶＢ１、ＶＢ２は、図１１のように互いに同相で“Ｈｉｇｈ”、“Ｌｏｗ”と変化し、両者は論理的に一致するため、ＸＮＯＲゲート１５の出力は“Ｈｉｇｈ”となり、ＰＬＬ回路１００は通常の動作をすることになる。
【００４１】
このように、ＰＬＬ回路１００の下限周波数を周波数検出回路４内のＬＰＦ１０の特性により設定し、所望する周波数以上の入力信号ＳがＰＬＬ回路１００に入力された場合に、ＰＬＬ回路１００の出力が固定されるようにしたことにより、入力信号Ｓの周波数異常が発生し、ＶＣＯ３に入力される制御電圧Ｖｃが不安定になった期間においても、ＰＬＬ回路１００の異常発振を防止することができる。また、その間ＶＣＯ３の動作を停止させることができるので、低消費電力化を図ることができる。
【００４２】
［第３の実施の形態］
次に本発明の第３の実施の形態について説明する。この第３の実施の形態においても、ＰＬＬ回路の全体的構成は、図１に示したＰＬＬ回路１００と同様とする。第１の実施の形態との相違点は、周波数検出回路４の回路構成にある。
【００４３】
図１２は第３の実施の形態における周波数検出回路の構成図である。図示するように、第３の実施の形態の周波数検出回路４は、ＰＬＬ回路１００に入力される入力信号Ｓを入力とするＢＰＦ（バンドパスフィルタ）１３と、ＢＰＦ１３の出力を入力とする２つの比較器１４ａ、１４ｂと、２つの比較器１４ａ、１４ｂの出力を入力とするＸＮＯＲゲート１５とにより構成される。
【００４４】
この周波数検出回路４は、ＢＰＦ１３の下限カットオフ周波数および上限カットオフ周波数を入力信号Ｓの下限周波数（Ｆ１）および上限周波数（Ｆ２）にそれぞれ設定し、ＢＰＦ１３の出力周波数と２つのリファレンス周波数（ＲＥＦ１、２）とを２つの比較器１４ａ、１４ｂで各々比較し、それぞれの比較器１４ａ、１４ｂの出力をＸＮＯＲゲート１５に入力し、入力信号Ｓの周波数が上限周波数以上であるか否かの判定を行う。ＸＮＯＲゲート１５からは、入力信号Ｓの周波数が下限周波数（Ｆ１）より高く且つ上限周波数（Ｆ２）より低ければ、“Ｈｉｇｈ”の制御信号Ｃが出力され、それ以外の場合は“Ｌｏｗ”の制御信号Ｃが出力される。
【００４５】
この検出動作を図１４および図１５に示すタイミングチャートに基づき説明する。まず、ＰＬＬ回路１００の入力信号Ｓが周波数検出回路４のＢＰＦ１３に入力される。ＢＰＦ１３は図１３のような特性を持っており、入力信号Ｓは、この特性に準じて２つの比較器１、２に出力される。比較器１、２には、あらかじめ定められた電圧値ＲＥＦ１、ＲＥＦ２がそれぞれ供給される。比較器１、２は、それぞれＲＥＦ１、ＲＥＦ２とＢＰＦ１３の出力電圧ＶＡとの比較を行う。比較器１は、ＢＰＦ１３の出力電圧がＲＥＦ１より高（すなわち、ＶＡ＞ＲＥＦ１）のとき“Ｈｉｇｈ”を出力し、低（すなわち、ＶＡ＜ＲＥＦ１）のとき“Ｌｏｗ”を出力する。比較器２も同様に、ＢＰＦ１３の出力電圧がＲＥＦ２より高（すなわち、ＶＡ＞ＲＥＦ２）のとき“Ｈｉｇｈ”を出力し、低（すなわち、ＶＡ＜ＲＥＦ２）のとき“Ｌｏｗ”を出力する。
【００４６】
このときのＲＥＦ１、２の電圧値について詳しく説明する。入力信号ＳはＢＰＦ１３の図１３に示す特性により、下限周波数（Ｆ１）以下、上限周波数（Ｆ２）以上で減衰する。このときの減衰した信号のＨｉｇｈレベルをＲＥＦ１、ＬｏｗレベルをＲＥＦ２の電圧として設定する。
【００４７】
このように、あらかじめ入力信号Ｓの上限周波数、下限周波数の境界電圧に設定されたＲＥＦ１、ＲＥＦ２とＢＰＦ１３の出力電圧ＶＡとが比較器１、２で比較され、周波数検出回路４に入力される信号（ＰＬＬ回路１００への入力信号Ｓ）の周波数が下限周波数Ｆ１以下（Ｓ≦Ｆ１）または上限周波数Ｆ２以上（Ｓ≧Ｆ２）の場合、比較器１、２への入力信号は減衰し、その電圧ＶＡのＨｉｇｈレベル、ＬｏｗレベルともにＲＥＦ１、ＲＥＦ２の電圧範囲内となり、比較器１、２の出力電圧ＶＢ１、ＶＢ２は、図１４のようにそれぞれ“Ｌｏｗ”、“Ｈｉｇｈ”になる。これらがＸＮＯＲゲート１５に入力されるため、ＸＮＯＲゲート１５の出力である制御信号Ｃは“Ｌｏｗ”となる。その結果、ＶＣＯ３の出力信号Ｓｏｕｔの周波数は固定される。
【００４８】
一方、周波数検出回路４に入力される入力信号Ｓの周波数が下限周波数Ｆ１より高く（Ｓ＞Ｆ１）且つ上限周波数Ｆ２より低い（Ｓ＜Ｆ２）場合、すなわちＦ１＜Ｓ＜Ｆ２の場合、比較器１、２への入力信号の電圧ＶＡは、ＲＥＦ１、２で設定した範囲を超え、比較器１、２の出力電圧ＶＢ１、ＶＢ２は、図１５のように互いに同相で“Ｈｉｇｈ”、“Ｌｏｗ”と変化し、両者は論理的に一致するため、ＸＮＯＲゲート１５の出力は“Ｈｉｇｈ”となり、ＰＬＬ回路１００は通常の動作をすることになる。
【００４９】
このように、ＰＬＬの上限周波数、および下限周波数を周波数検出回路４内のＢＰＦ１３の特性により設定し、所望する周波数以上または所望する周波数以下の入力信号ＳがＰＬＬ回路１００に入力された場合に、ＰＬＬ回路１００の出力が固定されるようにしたことにより、入力信号Ｓの周波数異常が発生し、ＶＣＯ３に入力される制御電圧Ｖｃが不安定になった期間においても、ＰＬＬ回路１００の異常発振を防止することができる。また、その間ＶＣＯ３の動作を停止させることができるので、低消費電力化を図ることができる。
【００５０】
以上説明したＰＬＬ回路１００は、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）などの半導体集積回路として構成することが可能である。したがって、このＰＬＬ回路１００を各種半導体集積回路のクロック信号発生回路や周波数シンセザイザなどに適用すれば、入力信号Ｓの周波数異常によるシステムの誤動作を防止することができる。
【００５１】
【発明の効果】
以上説明したように、本発明の第１の要旨のＰＬＬ回路によれば、基準信号の周波数を検出する周波数検出回路を備え、基準信号の周波数異常が検出されたときにＶＣＯの出力を固定するように構成したので、予期しない周波数の基準信号が入力された場合においてもそれを検出し、異常発振を未然に防止できるので、出力信号の周波数を常に安定に保つことができる。
【００５２】
本発明の第２の要旨のＰＬＬ回路によれば、基準信号の周波数がハイパスフィルタのカットオフ周波数以下のときに、ＶＣＯの出力を固定するように構成したので、所望の周波数以下の基準信号が入力された場合でも、異常発振を防止して、出力信号の周波数を常に安定に保つことができる。
【００５３】
本発明の第３の要旨のＰＬＬ回路によれば、基準信号の周波数がローパスフィルタのカットオフ周波数以上のときに、ＶＣＯの出力を固定するように構成したので、所望の周波数以上の基準信号が入力された場合でも、異常発振を防止して、出力信号の周波数を常に安定に保つことができる。
【００５４】
本発明の第４の要旨のＰＬＬ回路によれば、基準信号の周波数がバンドパスフィルタの上限カットオフ周波数以上または下限カットオフ周波数以下のときに、ＶＣＯの出力を固定させるように構成したので、所望の周波数以上または所望の周波数以下の基準信号が入力された場合でも、異常発振を防止して、出力信号の周波数を常に安定に保つことができる。
【００５５】
第２乃至第４の要旨のＰＬＬ回路によれば、基準信号の周波数の上限、下限または許容範囲を、周波数検出回路内のフィルタのカットオフ周波数を制御することにより設定できるため、ＰＬＬ回路の使用周波数条件や回路仕様に変更が生じた際にも、大幅な回路変更を必要とせず、簡単に仕様に合ったＰＬＬ回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ回路の構成例を示すブロック図である。
【図２】本発明に係るＰＬＬ回路におけるＶＣＯの構成例を示す回路図である。
【図３】図２に示すＶＣＯの特性図である。
【図４】第１の実施の形態のＰＬＬ回路における周波数検出回路の構成例を示すブロック図である。
【図５】図４に示す周波数検出回路の構成要素であるＨＰＦの特性図である。
【図６】図４に示す周波数検出回路の動作タイミングチャート図である（出力固定時）。
【図７】図４に示す周波数検出回路の動作タイミングチャート図である（通常動作時）。
【図８】第２の実施の形態のＰＬＬ回路における周波数検出回路の構成例を示すブロック図である。
【図９】図８に示す周波数検出回路の構成要素であるＬＰＦの特性図である。
【図１０】図８に示す周波数検出回路の動作タイミングチャート図である（出力固定時）。
【図１１】図８に示す周波数検出回路の動作タイミングチャート図である（通常動作時）。
【図１２】第３の実施の形態のＰＬＬ回路における周波数検出回路の構成例を示すブロック図である。
【図１３】図１２に示す周波数検出回路の構成要素であるＢＰＦの特性図である。
【図１４】図１２に示す周波数検出回路の動作タイミングチャート図である（出力固定時）。
【図１５】図１２に示す周波数検出回路の動作タイミングチャート図である（通常動作時）。
【図１６】従来のＰＬＬ回路の構成例を示すブロック図である。
【図１７】従来のＰＬＬ回路の別の構成例を示すブロック図である。
【図１８】図１７に示すＰＬＬ回路の不安定期における特性図である。
【符号の説明】
１：位相比較器
２：チャージポンプ・ループフィルタ（制御電圧発生回路）
３：ＶＣＯ
４：周波数検出回路
５：リング発振器
６：ＡＮＤゲート
７：ＨＰＦ（ハイパスフィルタ）
８ａ、８ｂ：比較器
９：ＸＮＯＲゲート
１０：ＬＰＦ（ローパスフィルタ）
１１ａ、１１ｂ：比較器
１２：ＸＮＯＲゲート
１３：ＢＰＦ（バンドパスフィルタ）
１４ａ、１４ｂ：比較器
１５：ＸＮＯＲゲート
１００：ＰＬＬ回路
Ｃ：制御信号
Ｆ：カットオフ周波数
Ｆ１：下限カットオフ周波数
Ｆ２：上限カットオフ周波数
Ｓ：入力信号（基準信号）
Ｓｏｕｔ：出力信号
Ｖｃ：制御電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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