(57)【特許請求の範囲】
【請求項１】
化合物半導体基板上に成膜したシリコン酸化膜の評価方法において、
上記シリコン酸化膜をＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ−Ｉｎｆｒａｒｅｄ）分析し、
得られたＦＴ−ＩＲ分析特性においてのＳｉ−Ｓｉ伸縮振動を示す波数８８０［ｃｍ−１］のピークをもとに、上記シリコン酸化膜において電子トラップとして働くＳｉ−Ｓｉ結合の含有量を評価する
ことを特徴とするシリコン酸化膜の評価方法。
【請求項２】
請求項１記載の方法において、
上記波数８８０［ｃｍ−１］のピークの面積とＳｉ−Ｏ伸縮振動を示す他の波数のピークの面積との面積比をもとに、上記Ｓｉ−Ｓｉ結合の含有量を評価することを特徴とするシリコン酸化膜の評価方法。
【請求項３】
請求項１記載の方法において、
Ｓｉ−Ｓｉ伸縮振動を示す上記波数８８０［ｃｍ−１］のピークの面積をもとに、上記Ｓｉ−Ｓｉ結合の含有量を評価することを特徴とするシリコン酸化膜の評価方法。
【請求項４】
化合物半導体基板上にシリコン酸化膜の層間膜を有するＦＥＴ（Ｆｉｅｌｄ‐Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成した半導体装置の製造方法において、
上記シリコン酸化膜を形成する製造工程に、
請求項１から３までのいずれかに記載の評価方法を用いて、ＦＥＴのパワー劣化の指標となる上記Ｓｉ−Ｓｉ結合の含有量が小さくなるシリコン酸化膜の成膜条件をあらかじめ求める工程と、
上記求めた成膜条件で上記シリコン酸化膜の層間膜を成膜する工程と
を含む
ことを特徴とする半導体装置の製造方法。
【請求項５】
化合物半導体基板上にシリコン酸化膜の層間膜を有するＦＥＴを形成した半導体装置の製造方法において、
上記シリコン酸化膜を形成する製造工程に、
上記シリコン酸化膜の層間膜を成膜する工程と、
請求項１から３までのいずれかに記載の評価方法を上記成膜した層間膜に用いて、ＦＥＴのパワー劣化の指標となる上記Ｓｉ−Ｓｉ結合の含有量をもとに、上記成膜した層間膜の良否を判別する工程と
を含む
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
化合物半導体基板上にシリコン酸化膜の層間膜を有するＦＥＴ（Ｆｉｅｌｄ‐Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成した半導体装置の製造方法に関し、特に上記ＦＥＴにおいての電子トラップによるパワー劣化を制御するためのシリコン酸化膜の評価方法に関するものである。
【０００２】
【従来の技術】
化合物半導体の高出力ＦＥＴにおいては、化合物半導体基板と層間膜の間または層間膜中の電子トラップの影響で、長時間通電することによりパワー劣化を生じる（例えば、非特許文献１参照）。
【０００３】
また、層間膜の劣化を評価する方法には、ＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ−Ｉｎｆｒａｒｅｄ）分析による方法がある（例えば、特許文献１参照）。この方法は、通電前後においての層間膜のＦＴ−ＩＲ特性の変化を測定し、通電前後のＦＴ−ＩＲ特性の変化から、層間膜の劣化を判別するものである。
【０００４】
【特許文献１】
特開平７−２２１１５０号公報（段落［００３３］−［００３７］、図３，図４，図６）
【非特許文献１】
Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ  ４３（１９９９）  １３２５−１３３１
【０００５】
【発明が解決しようとする課題】
しかしながら、上記非特許文献１には、シリコン窒化膜を有する化合物半導体の高出力ＦＥＴのパワー劣化の減少に関しては記載されているが、化合物半導体上にシリコン酸化膜を有する高出力ＦＥＴのパワー劣化の制御に関しては記載されていない。
【０００６】
また、上記特許文献１に記載の方法は、通電後の測定データを必要とするため、評価に時間がかかり、半導体装置の量産製造に適したものとは言い難い。
【０００７】
このように、化合物半導体上にシリコン酸化膜を有する高出力ＦＥＴを製造する場合に、高出力ＦＥＴのパワー劣化を制御するためのシリコン酸化膜の評価方法としては、技術的および実用的に満足する方法は得られていない。
【０００８】
本発明は、このような従来の課題を解決するためになされたものであり、シリコン酸化膜の層間膜を有するＦＥＴのパワー劣化を、層間膜形成の製造工程において、容易かつ短時間で、評価、管理、および制御できる方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明のシリコン酸化膜の評価方法は、化合物半導体基板上に成膜したシリコン酸化膜をＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ−Ｉｎｆｒａｒｅｄ）分析し、得られたＦＴ−ＩＲ分析特性においてのＳｉ−Ｓｉ伸縮振動を示す波数８８０［ｃｍ−１］のピークをもとに、上記シリコン酸化膜において電子トラップとして働くＳｉ−Ｓｉ結合の含有量を評価することを特徴とするものである。
【００１０】
【発明の実施の形態】
図１は層間膜にシリコン酸化膜を有する化合物半導体の高出力ＦＥＴの断面構造図であり、１はＧａＡｓ基板、１ａはｎ型ＧａＡｓ層、２はゲート電極、３はソース電極、４はドレイン電極、５はシリコン酸化膜（層間膜）、６はシリコン窒化膜（層間膜）である。
【００１１】
図１の高出力ＦＥＴでは、ＧａＡｓ基板１（ＧａＡｓ基板１に形成されたｎ型ＧａＡｓ層１ａ）上に、層間膜としてシリコン酸化膜５が形成されている。
【００１２】
図２は高出力ＦＥＴの動作を説明する模式図である。また、図３は高出力ＦＥＴの動作時の電子のホットキャリア効果を説明する模式図である。
【００１３】
図２に示すように、ソース電極から注入された電子ｅは、ｎ型ＧａＡｓ層を通過してドレイン電極に達するが、図３に示すように、電子ｅのホットキャリアが発生し、電子ｅがシリコン酸化膜中に注入され、この注入された電荷がシリコン酸化膜中の電子トラップにトラップされると、高出力ＦＥＴのパワー劣化を生じる。
【００１４】
図４はＧａＡｓ基板（ＧａＡｓウェハ）上に減圧ＣＶＤで堆積させたシリコン酸化膜をＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ−Ｉｎｆｒａｒｅｄ）測定して得られたＦＴ−ＩＲ分析特性を示す図である。また、図５は図４の波数７００［ｃｍ−１］から９５０［ｃｍ−１］までを拡大し、波数８１０［ｃｍ−１］と８８０［ｃｍ−１］の２本のピークに波形分離した図である。
【００１５】
図４，図５に示すように、ＧａＡｓ上のシリコン酸化膜のＦＴ−ＩＲ分析特性においては、波数８１０［ｃｍ−１］，８８０［ｃｍ−１］，１０６０［ｃｍ−１］，１１６０［ｃｍ−１］などにピークが現れる。なお、図４，図５のＦＴ−ＩＲデータは、図１の高出力ＦＥＴの製造工程において層間膜のシリコン酸化膜５を減圧ＣＶＤで堆積させたときに、同時にダミーのＧａＡｓ基板（ＧａＡｓウェハ）上に堆積させたシリコン酸化膜を、透過ＩＲ法を用いて測定したものであるが、ＡＴＲ法やＲＡＳ法、さらには反射率を測定できる顕微ＩＲ法を用いることも可能である。
【００１６】
図６はＦＴ−ＩＲ分析特性においての波数８１０［ｃｍ−１］と８８０［ｃｍ−１］の２本のピークの面積比と高出力ＦＥＴのパワー劣化の関連を説明する図である。
【００１７】
図６において、サンプル１，２，３は、いずれも図１の断面構造を有する高出力ＦＥＴであって、層間膜のシリコン酸化膜の膜質（成膜条件）のみが互いに異なり、その他の製造工程は全て同じにしたものである。これらのサンプルは、いずれもゲート長が０．８［μｍ］、ゲート幅が３．５［μｍ］、単位ゲート幅が１７５［μｍ］である。
【００１８】
また、図６において、シリコン酸化膜面積比は、そのシリコン酸化膜のＦＴ−ＩＲ分析特性においての｛波数８８０［ｃｍ−１］のピークの面積｝÷｛波数８１０［ｃｍ−１］のピークの面積｝の値である。ＰＯは高出力ＦＥＴの長期通電試験前の初期パワーである。ΔＰは長期通電試験後（４８時間通電試験後）の高出力ＦＥＴのパワーから初期パワーＰoを差し引いた値であり、このΔＰのマイナス値はパワー劣化を示している。
【００１９】
図６のデータを求めた手順を以下に示す。まず、シリコン酸化膜の成膜条件を互いに変えて、シリコン酸化膜面積比が０．０９９であるサンプル１、シリコン酸化膜面積比が０．１４１であるサンプル２、シリコン酸化膜面積比が０．１８３であるサンプル３を作成した。ＦＴ−ＩＲ分析特性およびシリコン酸化膜面積比は、例えばＧａＡｓ基板（ＧａＡｓウェハ）上に減圧ＣＶＤでシリコン酸化膜を成膜し、そのシリコン酸化膜をＦＴ−ＩＲ測定して得られる。
【００２０】
シリコン酸化膜面積比を変えるための成膜条件のパラメータには、例えば減圧ＣＶＤでは、シラン（ＳｉＨ４）ガスおよび酸素の流量（それぞれのキャリアガスの流量も含む）、成膜温度、成膜圧力、さらに場合によってはシリコン酸化膜の膜圧などがある。
【００２１】
そして、このようにして作成したそれぞれのサンプルについて、長期通電試験前の初期パワーＰｏを測定し、さらに４８時間通電試験後のパワーを測定して、長期通電によるパワー劣化ΔＰを得た。
【００２２】
図６から、シリコン酸化膜面積比（シリコン酸化膜のＦＴ−ＩＲ分析特性においての波数８１０［ｃｍ−１］と８８０［ｃｍ−１］の面積比）が小さいほど、通電による高出力ＦＥＴのパワー劣化が小さいことが判る。
【００２３】
このことから、シリコン酸化膜のＦＴ−ＩＲ分析特性においての波数８１０［ｃｍ−１］と８８０［ｃｍ−１］の面積比をもとに、シリコン酸化膜の成膜条件を検討することにより、シリコン酸化膜を有する高出力ＦＥＴの通電中のパワー劣化をシリコン酸化膜の層間膜を形成する製造工程で制御することが可能となる。つまり、上記面積比が小さくなる成膜条件でシリコン酸化膜を成膜すれば、高出力ＦＥＴのパワー劣化を低減できる。
【００２４】
また、これら４８時間通電をしたサンプル１，２，３は、１２０［℃］で２４時間高温保管したあと、初期パワーＰｏに戻ることを確認した。高出力ＦＥＴにおいて、通電中にパワー劣化を生じ、通電を停止し、長期保管後にパワー劣化が解消する可逆反応である。
【００２５】
このことから、高出力ＦＥＴのパワー劣化は、ＦＥＴの材料の化学的な構造変化によって引き起こされているのではなく、電子トラップにより引き起こされている考えられる。
【００２６】
図７はシリコン酸化膜中の電子トラップの電子状態を説明する模式図である。図７に示すように、中性状態に電子が１つ入った状態は、アニオンラジカル状態であり、アニオンラジカル状態で化学的構造変化がない場合は、可逆反応として働く。
【００２７】
さらに、電子トラップとして働くシリコン酸化膜は、Ｓｉ−Ｏ−Ｓｉ結合だけで形成されているアモルファス構造ではなく、Ｓｉ−Ｓｉ結合が含まれたアモルファス構造であると考えられる。
【００２８】
Ｓｉ−Ｓｉ結合を有するシリコン酸化膜においてＳｉ−Ｓｉ結合部分が電子トラップになることを示すために、分子軌道計算をした。ここでは、ＰＣ  ＳＰＡＲＴＡＮ  ＰＲＯ  ｖｅｒ１．０．５（ＷＡＶＥＦＵＮＣＴＩＯＮ製）プログラムを用いてＰＭ３で最適構造を計算した。
【００２９】
図８は上記分子軌道計算に用いたＳｉ−Ｓｉ結合を有するシリコン酸化膜のモデルを示す構造図である。アモルファス構造を直接計算することは計算時間が膨大にかかるので、図８のモデルでは、Ｓｉ−Ｓｉ結合の周りにＳｉ−Ｏ−Ｓｉ結合を適度に配置して、水素でターミネイトした。
【００３０】
図９は上記分子軌道計算によって求められた図８の構造のＬＵＭＯ（最低空軌道、Ｌｏｗｅｓｔ  Ｕｎｏｃｃｕｐｉｅｄ  Ｍｏｌｅｃｕｌａｒ  Ｏｒｂｉｔａｌ）を示す図である。図９に示すように、Ｓｉ−Ｓｉ結合部分にＬＵＭＯの広がりをもっている。つまり、Ｓｉ−Ｓｉ結合のσ＊軌道がＬＵＭＯとなっている。このことは、シリコン酸化膜中のＳｉ−Ｓｉ結合が電子トラップとして働く可能性があることを示している。
【００３１】
シリコン酸化膜のＦＴ−ＩＲ分析特性において、波数８１０［ｃｍ−１］のピークはＳｉ−Ｏ伸縮振動であり、波数８８０［ｃｍ−１］のピークはＳｉ−Ｓｉ伸縮振動である。そして、ＦＴ−ＩＲ分析特性においての上記２つのピークの面積比は、シリコン酸化膜中においてのＳｉ−Ｓｉ結合の含有量の指標となる。
【００３２】
ここで、重要なのはＳｉ−Ｓｉ伸縮振動を示す波数８８０［ｃｍ−１］のピークの面積であり、Ｓｉ−Ｏ伸縮振動を示す波数８１０［ｃｍ−１］のピークの面積に代えて、同様にＳｉ−Ｏ伸縮振動を示す他の波数（例えば波数１０６０［ｃｍ−１］または１１６０［ｃｍ−１］）のピークの面積を採用することも可能である。本実施の形態では、波形分離等が容易である波数８１０［ｃｍ−１］のピークを用いて面積比を求めた。さらには、波数８８０［ｃｍ−１］のピークの面積を、シリコン酸化膜中においてのＳｉ−Ｓｉ結合の含有量の指標とすることも可能である。
【００３３】
また、Ｓｉ−Ｓｉ結合を有するシリコン酸化膜が電子トラップとして働く場合の活性化エネルギーを分子軌道計算より求めた。ここでは、図８の構造について、上記ＰＣ  ＳＰＡＲＴＡＮ  ＰＲＯ  ｖｅｒ１．０．５（ＷＡＶＥＦＵＮＣＴＩＯＮ製）プログラムを用いてＰＭ３で最適構造を計算した。中性状態と、アニオンラジカル状態の遷移状態とを計算し、総エネルギー差を活性化エネルギーとした。
【００３４】
図１０は上記計算によって求められた電子トラップとして働く場合の活性化エネルギーを示す図である。なお、図１０には、Ｓｉ−Ｓｉ結合を有するシリコン酸化膜が電子トラップとして働く場合の活性化エネルギーとともに、比較のために、Ｓｉ−Ｈ結合を有するシリコン酸化膜が電子トラップとして働く場合の活性化エネルギーも示してある。
【００３５】
図１０から、Ｓｉ−Ｓｉ結合を有する場合の活性化エネルギーは、約５．８８［ｋｃａｌ／ｍｏｌ］であって、Ｓｉ−Ｈ結合を有する場合の活性化エネルギーの約半分であることが判る。このことは、Ｓｉ−Ｓｉ結合が電子トラップとして働くという考えが有効であることを示している。
【００３６】
また、図１０と同様の計算によれば、アニオンラジカルから中性に戻る場合の活性化エネルギーは、Ｓｉ−Ｓｉ結合を有する場合、約１．６６［ｋｃａｌ／ｍｏｌ］である。このことは、構造変化をほとんど生じない可逆反応で、容易にアニオンラジカルから中性に戻ることを示していると考えられる。
【００３７】
以上より、シリコン酸化膜を有する化合物半導体の高出力ＦＥＴの通電によるパワー劣化の現象は、シリコン酸化膜中のＳｉ−Ｓｉ結合が電子トラップとして働くことに由来すると考えられる。
【００３８】
つまり、シリコン酸化膜中のＳｉ−Ｓｉ結合の含有量を制御すれば、高出力ＦＥＴのパワー劣化を制御可能であり、シリコン酸化膜中のＳｉ−Ｓｉ結合の含有量を小さくすれば、高出力ＦＥＴのパワー劣化を低減できる。シリコン酸化膜中のＳｉ−Ｓｉ結合の含有量は、シリコン酸化膜のＦＴ−ＩＲ分析特性においての波数８８０［ｃｍ−１］のピーク（波数８８０［ｃｍ−１］と他の波数のピークの面積比、あるいは波数８８０［ｃｍ−１］のピークの面積）をもとに、制御可能である。
【００３９】
本実施の形態では、シリコン酸化膜の層間膜を形成する製造工程は、例えば以下の（１），（２），（３）のいずれかの手順によってなされる。
【００４０】
（１）例えばダミーＧａＡｓ基板（ＧａＡｓウェハ）上に成膜したシリコン酸化膜をＦＴ−ＩＲ分析し、そのＦＴ−ＩＲ分析特性の波数８８０［ｃｍ−１］のピークをもとに、ＦＥＴのパワー劣化の指標となるＳｉ−Ｓｉ結合の含有量が小さくなるシリコン酸化膜の成膜条件をあらかじめ求めておき、その成膜条件でシリコン酸化膜の層間膜を高出力ＦＥＴを作成する製品ＧａＡｓ基板（ＧａＡｓウェハ）上に成膜する。
【００４１】
（２）高出力ＦＥＴを作成する製品ＧａＡｓ基板（ＧａＡｓウェハ）上にシリコン酸化膜の層間膜を成膜し、このシリコン酸化膜の層間膜を、例えば反射率の測定が可能な顕微ＩＲ法でＦＴ−ＩＲ分析し、そのＦＴ−ＩＲ分析特性の波数８８０［ｃｍ−１］のピークをもとに、ＦＥＴのパワー劣化の指標となるＳｉ−Ｓｉ結合の含有量を求め、そのＳｉ−Ｓｉ結合の含有量から上記成膜した層間膜の良否を判別する。
【００４２】
（３）上記（１）に記載のＦＴ−ＩＲ分析を用いた成膜条件の検討と、上記（２）に記載の成膜した層間膜の評価とを、ともに実施する。
【００４３】
以上のように本発明の実施の形態によれば、高出力ＦＥＴのパワー劣化を、シリコン酸化膜の層間膜を形成する製造工程内で容易に評価、管理、および制御することが可能となる。また、長期通電試験を必要としないので、短時間で評価が可能である。
【００４４】
なお、上記実施の形態では、シリコン酸化膜を有するＧａＡｓ基板上の高出力ＦＥＴに関して説明したが、本発明はＩｎＰ基板やＧａＮ基板などの他の化合物半導体基板に、シリコン酸化膜を層間膜として形成した高出力ＦＥＴにも適用な能である。
【００４５】
【発明の効果】
以上説明したように本発明によれば、高出力ＦＥＴのパワー劣化を、シリコン酸化膜の層間膜を形成する製造工程内で、容易かつ短時間の内に評価、管理、および制御することができるという効果がある。
【図面の簡単な説明】
【図１】層間にシリコン酸化膜を有する化合物半導体の高出力ＦＥＴの断面構造図である。
【図２】高出力ＦＥＴの動作を説明する模式図である。
【図３】高出力ＦＥＴの動作時の電子のホットキャリア効果を説明する模式図である。
【図４】ＧａＡｓ基板（ＧａＡｓウェハ）上に減圧ＣＶＤで堆積させたシリコン酸化膜をＦＴ−ＩＲ（Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ−Ｉｎｆｒａｒｅｄ）測定して得られたＦＴ−ＩＲ分析特性を示す図である。
【図５】図４の波数７００［ｃｍ−１］から９５０［ｃｍ−１］までを拡大し、波数８１０［ｃｍ−１］と８８０［ｃｍ−１］の２本のピークに波形分離した図である。
【図６】ＦＴ−ＩＲ分析特性においての波数８１０［ｃｍ−１］と８８０［ｃｍ−１］の２本のピークの面積比と高出力ＦＥＴのパワー劣化の関連を説明する図である。
【図７】シリコン酸化膜中の電子トラップの電子状態を説明する模式図である。
【図８】Ｓｉ−Ｓｉ結合を有するシリコン酸化膜のモデルを示す構造図である。
【図９】図８の構造のＬＵＭＯ（最低空軌道、Ｌｏｗｅｓｔ  Ｕｎｏｃｃｕｐｉｅｄ  Ｍｏｌｅｃｕｌａｒ  Ｏｒｂｉｔａｌ）を示す図である。
【図１０】電子トラップとして働く場合の活性化エネルギーを示す図である。
【符号の説明】
１  ＧａＡｓ基板、  １ａ  ｎ型ＧａＡｓ層、  ２  ゲート電極、  ３  ソース電極、  ４  ドレイン電極、  ５  シリコン酸化膜、  ６  シリコン窒化膜。
【図１】
0003578753.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003578753.tif 000009
【図９】
0003578753.tif 000010
【図１０】
0003578753.tif 000011