(57)【特許請求の範囲】
【請求項１】
ディスプレイの画素へ供給すべき画素データを記憶する表示メモリであって、
前記表示メモリは、
少なくとも1対のビット線と、
相補的な第１のレベルおよび第２のレベルの状態を保持可能な第１の記憶ノード及び第２の記憶ノードを有する少なくとも1列のメモリセルと、
前記ビット線対の一方のビット線に出力された前記第1の記憶ノードの記憶データを読み出す第１の読み出し回路と、
前記ビット線対の他方のビット線に出力された前記第２の記憶ノードの記憶データのレベルを反転させて、読み出す第２の読み出し回路と、
前記メモリセルの前記第1及び第２の記憶ノードに前記第1のレベルおよび第２のレベルのデータを前記ビット線対の各々に出力し、前記表示メモリに書き込む書き込み回路と、
前記表示メモリの動作を制御する制御手段と、
少なくとも一つの前記書き込み回路を含み、前記制御手段からのデータを、前記表示メモリへ書き込む書き込みポートと、
少なくとも一つの前記第1の読み出し回路を含み、前記表示メモリに記憶されたデータを前記ディスプレイへ供給する第1の読み出しポートと、
少なくとも一つの前記第２の読み出し回路を含み、前記表示メモリからデータを読出し、前記制御手段へ出力する第２の読み出しポートと
を有し、
前記表示メモリのクロック信号の第１のレベル期間に、前記第1の読み出しポートは、前記第１の読み出し回路を介して読み出されたデータを前記ディスプレイへ出力する第１のアクセスを行ない、
前記表示メモリのクロック信号の第２のレベル期間に、前記第２の読み出しポートは、前記第２の読み出し回路を介して読み出されたデータを前記制御手段へ出力し、並びに、前記書き込みポートは、前記表示メモリに書き込むべき書き込みデータを前記制御手段から入力する第２のアクセスを行なう
ことを特徴とする表示メモリ。
【請求項２】
前記表示メモリの一側部に前記第１のアクセス用信号端子が配列され、当該一側部と異なる他側部に前記第２のアクセス用信号端子が配列され、
前記第１のアクセス用の第１のインターフェイスと、前記第２のアクセス用の第２のインターフェイスとが、前記表示メモリを挟んで、それぞれ前記表示メモリの前記第１のアクセス用信号端子と前記第２のアクセス用信号端子に接続されている
請求項１に記載の表示メモリ。
【請求項３】
前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、
該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する
請求項２に記載の表示メモリ。
【請求項４】
前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、
該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記ディスプレイへ出力する
請求項２に記載の表示メモリ。
【請求項５】
前記ディスプレイは、複数の画素がマトリックス状に配列され、
前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、
前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、
前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する
請求項１に記載の表示メモリ。
【請求項６】
表示メモリに記憶された画像データに対応した信号によりディスプレイのマトリックス状に配列された画素を駆動するドライバ回路であって、
前記表示メモリは、
少なくとも1対のビット線と、
相補的な第１のレベルおよび第２のレベルの状態を保持可能な第１の記憶ノード及び第２の記憶ノードを有する少なくとも1列のメモリセルと、
前記ビット線対の他方のビット線に出力された前記第２の記憶ノードの記憶データのレベルを反転させて、読み出す第２の読み出し回路と、
前記メモリセルの前記第1及び第２の記憶ノードに前記第1のレベルおよび第２のレベルのデータを前記ビット線対の各々に出力し、前記表示メモリに書き込む書き込み回路と、
前記表示メモリの動作を制御する制御手段と、
少なくとも一つの前記書き込み回路を含み、前記制御手段からのデータを、前記表示メモリへ書き込む書き込みポートと、
少なくとも一つの前記第1の読み出し回路を含み、前記表示メモリに記憶されたデータを前記ディスプレイへ供給する第1の読み出しポートと、
少なくとも一つの前記第２の読み出し回路を含み、前記表示メモリからデータを読出し、前記制御手段へ出力する第２の読み出しポートと
を有し、
前記表示メモリのクロック信号の第１のレベル期間に、前記第1の読み出しポートは、前記第１の読み出し回路を介して読み出されたデータを前記ディスプレイへ出力する第１のアクセスを行ない、
前記表示メモリのクロック信号の第２のレベル期間に、前記第２の読み出しポートは、前記第２の読み出し回路を介して読み出されたデータを前記制御手段へ出力し、並びに、前記書き込みポートは、前記表示メモリに書き込むべき書き込みデータを前記制御手段から入力する第２のアクセスを行なう
ことを特徴とするドライバ回路。
【請求項７】
前記表示メモリの一側部に前記第１のアクセス用信号端子が配列され、当該一側部と異なる他側部に前記第２のアクセス用信号端子が配列され、
前記第１のアクセス用の第１のインターフェイスと、前記第２のアクセス用の第２のインターフェイスとが、前記表示メモリを挟んで、それぞれ前記表示メモリの前記第１のアクセス用信号端子と前記第２のアクセス用信号端子に接続されている
請求項６に記載のドライバ回路。
【請求項８】
前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、
該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する
請求項７に記載のドライバ回路。
【請求項９】
前記第１のラインラッチには、前記第１のラインラッチにラッチされた画素データの中に、前記表示メモリへ書き込むべき画素データを指定する書き込み制御データが画素毎に記憶され、
前記書き込みポートは、該書き込み制御データに指定された前記第１のラインラッチにラッチされた画素データを前記表示メモリへ書き込む
請求項７に記載のドライバ回路。
【請求項１０】
前記ディスプレイは、複数の画素がマトリックス状に配列され、
前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、
前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、
前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する
請求項７に記載のドライバ回路。
【請求項１１】
前記第１のラインラッチにラッチされた前記ディスプレイの１ライン分の画素データにおける各画素データは、前記書き込みポートにより、前記ディスプレイの対応する１ラインの画素における対応する各画素を駆動する画素データとして、前記表示メモリに記憶される
請求項１０に記載のドライバ回路。
【請求項１２】
前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、
該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記ディスプレイへ出力する。
請求項７に記載のドライバ回路。
【請求項１３】
前記第２のラインラッチのビット幅は前記マトリックス状に配列された画素の水平方向に１ライン分の画像データのビット幅と同じである
請求項１２に記載のドライバ回路。
【請求項１４】
前記第２のインターフェイスは、
前記第２のラインラッチに保持された画像データが含んだR、G、Bデータを順次に選択し、前記画像データを時間分割信号に変換する選択回路と、
ディジタル信号をアナログ信号に変換するディジタル−アナログ変換手段と
をさらに有し、
前記選択回路は、前記画像データが含んだR、G、Bデータを時間分割した時間分割信号を前記ディジタル−アナログ変換手段へ出力し、
前記ディジタル−アナログ変換手段は該時間分割信号をアナログ信号に変換して、前記ディスプレイへ供給する
請求項１２に記載のドライバ回路。
【請求項１５】
前記選択回路は、前記表示メモリのクロック信号に非同期して、前記第２のラインラッチに保持された画素データが含んだR、G、Bデータを選択して、時間分割信号に変換する
請求項１４に記載のドライバ回路。
【請求項１６】
画素をマトリックス状に配列したディスプレイ画面と、
前記画素マトリックスを１行ずつ走査し、選択した行に電圧を印加する走査回路と、
画像データに対応した信号を前記画素へ出力するドライバ回路と、
前記画像データを記憶する表示メモリと
を有し、
前記表示メモリは
少なくとも1対のビット線と、
相補的な第１のレベルおよび第２のレベルの状態を保持可能な第１の記憶ノード及び第２の記憶ノードを有する少なくとも1列のメモリセルと、
前記ビット線対の一方のビット線に出力された前記第1の記憶ノードの記憶データを読み出す第１の読み出し回路と、
前記ビット線対の他方のビット線に出力された前記第２の記憶ノードの記憶データのレベルを反転させて、読み出す第２の読み出し回路と、
前記メモリセルの前記第1及び第２の記憶ノードに前記第1のレベルおよび第２のレベルのデータを前記ビット線対の各々に出力し、前記表示メモリに書き込む書き込み回路と、
前記表示メモリの動作を制御する制御手段と、
少なくとも一つの前記書き込み回路を含み、前記制御手段からのデータを、前記表示メモリへ書き込む書き込みポートと、
少なくとも一つの前記第1の読み出し回路を含み、前記表示メモリに記憶されたデータを前記ディスプレイへ供給する第1の読み出しポートと、
少なくとも一つの前記第２の読み出し回路を含み、前記表示メモリからデータを読出し、前記制御手段へ出力する第２の読み出しポートと
を有し、
前記表示メモリのクロック信号の第１のレベル期間に、前記第1の読み出しポートは、前記第１の読み出し回路を介して読み出されたデータを前記ディスプレイへ出力する第１のアクセスを行ない、
前記表示メモリのクロック信号の第２のレベル期間に、前記第２の読み出しポートは、前記第２の読み出し回路を介して読み出されたデータを前記制御手段へ出力し、並びに、前記書き込みポートは、前記表示メモリに書き込むべき書き込みデータを前記制御手段から入力する第２のアクセスを行なう
ことを特徴とするディスプレイ。
【請求項１７】
前記表示メモリの一側部に前記第１のアクセス用信号端子が配列され、当該一側部と異なる他側部に前記第２のアクセス用信号端子が配列され、
前記第１のアクセス用の第１のインターフェイスと、前記第２のアクセス用の第２のインターフェイスとが、前記表示メモリを挟んで、それぞれ前記表示メモリの前記第１のアクセス用信号端子と前記第２のアクセス用信号端子に接続されている
請求項１６に記載のディスプレイ。
【請求項１８】
前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、
該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する
請求項１７に記載のディスプレイ。
【請求項１９】
前記第１のラインラッチには、表示メモリへ書き込むべき前記第１のラインラッチにラッチされた画素データを指定する書き込み制御データが画素毎に記憶され、
前記書き込みポートは、該書き込み制御データに指定された画素データを前記表示メモリへ書き込む
請求項１７に記載のディスプレイ。
【請求項２０】
前記ディスプレイは、複数の画素がマトリックス状に配列され、
前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、
前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、
前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する
請求項１７に記載のディスプレイ。
【請求項２１】
前記第１のラインラッチにラッチされた前記ディスプレイの１ライン分の各画素データは、前記書き込みポートにより、前記ディスプレイの対応する１ラインの対応する各画素を駆動する画素データとして、前記表示メモリに記憶されている
請求項２０に記載のディスプレイ。
【請求項２２】
前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、
該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから前記１ライン分のデータを前記ディスプレイへ供給する
請求項１７に記載のディスプレイ。
【請求項２３】
前記第２のラインラッチのビット幅は前記マトリックス状に配列された画素の水平方向に１ライン分の画像データのビット幅と同じである
請求項２２に記載のディスプレイ。
【請求項２４】
前記第２のインターフェイスは、前記第２のラインラッチに保持された画像データが含んだR、G、Bデータを順次に選択し、前記画像データを時間分割信号に変換する選択回路と、
ディジタル信号をアナログ信号に変換するディジタル−アナログ変換手段とをさらに有し、
前記選択回路は前記画像データが含んだR、G、Bデータを時間分割した時間分割信号を前記ディジタル−アナログ変換手段へ出力し、
前記ディジタル−アナログ変換手段は該時間分割信号をアナログ信号に変換して、前記ディスプレイへ供給する
請求項２３に記載のディスプレイ。
【請求項２５】
前記選択回路は、前記表示メモリのクロック信号に非同期して、前記第２のラインラッチに保持された画素データが含んだR、G、Bデータを選択して、時間分割信号に変換する
請求項２４に記載のディスプレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディスプレイの画素へ供給すべき画素データを記憶する表示メモリ、表示メモリを有するドライバ回路、及びそのドライバ回路を用いたディスプレイに関する。
【０００２】
【従来の技術】
液晶ディスプレイは、軽量、薄型、低消費電力などの特長を活かし、携帯電話や、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）等の携帯情報機器の表示システムとして幅広く使用されている。また、携帯電話やインターネットの普及により、携帯情報機器の表示は、より大型化、カラー化対応などの高画質要求と、長時間使用を実現するための超低消費電力への対応が強く望まれており、液晶ドライバでは、大画面化とカラー化に対応しつつ、低消費電力化を実現することが重要となってきた。
【０００３】
しかし、従来の液晶ドライバ構成では、ＬＳＩ内部の論理回路部の低消費電力化は様々な方法により低減化が進められてきたが、画面の大型化やカラー化などの高画質に対応すると、駆動素子数が増加するため、消費電力の上昇を伴った。
【０００４】
低消費電力化を実現するためには、表示メモリ（フレーム・メモリとも言う）を液晶ドライバに内蔵する方法が採用された。これによって、表示データ転送を行なうためのコントローラ・メモリが不要で、部品点数を削減し、消費電力の低減を実現した。
また、新しい駆動方式を採用することによって、消費電力を低減した。
【０００５】
この課題に関して、例えば、特開平７−６４５１４号公報において、高速度と低電力化を実現した汎用メモリを内蔵した液晶ドライバ、及びそのドライバを用いた液晶ディスプレイが開示されている。
また、特開２０００−２９３１４４号公報において、低消費電力、高速で描画動作をし、ＣＰＵ２の負荷を低減できるメモリ内蔵液晶ドライバを用いた液晶表示装置が開示されている。
また、特開平７−２８１６３４号公報において、低消費電力を図ると共に、高速描画アクセスを実現したメモリ内蔵液晶ドライバを用いた液晶ディスプレイが開示されている。
また、特開平７−２３０２６５号公報において、電源の供給手法を改善し、低消費電力且つ大容量のメモリを内蔵した液晶駆動装置を実現した。
また、特開平７−１７５４４５号公報において、液晶ドライバに汎用メモリインターフェイスによりアクセス可能な表示メモリを内蔵することで、システムの動作効率を低下させることなく、低消費電力化、描画の高速度化を図った。
【０００６】
【発明が解決しようとする課題】
しかし、従来の表示メモリを内蔵した液晶ドライバのＬＳＩのレイアウトにおいて、インターフェイスは汎用のメモリセルの一辺に端子があり、汎用のインターフェイス信号配線を引き回す必要があって、その配線分の電力がかかる。
【０００７】
また、従来の表示メモリでは、表示、描画でデータバス、アドレスバス、制御信号バスを使いバスアービトレションを行なう事を要求している。この事により、表示の為のアクセス回数が多いと描画の為の時間が減少する。
【０００８】
また、従来方式においては、複数単位ピクセル毎にＣＰＵ２からメモリへのアクセスを行なうため、例えば、１画面分のデータをＣＰＵ２からメモリに格納しようとした場合、（１画面分のピクセル数）／（複数単位ピクセル内のピクセル数）回のメモリへの書き込み動作が必要とされるので、メモリの動作回数が多かった。メモリの動作消費電力はライト／リードの回数に比例していることから、消費電力が多かった。
【０００９】
また、表示データをメモリから液晶パネルに転送する時には、表示画面上の水平１ライン分の表示データを同時に出力するとしていたが、その為のメモリからの読みたしが１度に水平１ライン分のデータで行われていなくて、液晶ドライバの出力データ線分で行っていた。
例えば、メモリに格納している１画面分のデータをＬＣＤ表示画面に表示しようとした場合、（１画面分のピクセル数）／（複数単位ピクセル）回のメモリのリード動作が必要になり、そのアクセス回数分の電力を消費するといった問題があった。
【００１０】
また、従来方式では、メモリの高周波数で動作させる必要があり、ＣＰＵ２のアクセス時間に余裕を持たせることができず、画面を早く切り替える必要がある動画表示などに適さないという問題があった。
【００１１】
また、従来のメモリを使用する場合、メモリ配列と液晶の画素配列のイメージは同一ではなく、描画する際ピクセルがメモリの何処にあるか計算する必要があった。
【００１２】
また、従来の表示メモリでは、データを書き込む場合一度に書き込むデータ全てを書き換えている。従って、一度に書き込むデータの中に変更したく無いデータがある場合は、データを書き換える前に予めデータを読み出し、書き換えたくないデータをマスクしながら書き換えるビットを変更し、メモリへ書き込む必要がある、いわゆる、リード・モディァイト・ライト（Ｒｅａｄ  ｍｏｄｉｆｙ  Ｗｒｉｔｅ）  方式を採用していた。そのため、動作の回数が多く、電力を消費する問題があった。
【００１３】
また、従来は、表示メモリに記憶された画像データをディジタル−アナログ変換器（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇｕｅ  Ｃｏｎｖｅｒｔｅｒ、または、ＤＡＣ）へ出力する際、ＲＧＢを時分割して出力することができないため、表示メモリの出力を１対１でＤＡＣと直結していた。ＲＧＢデータ毎にＤＡＣが必要なため、ＤＡＣの数が多く、消費電力が多かった。
ＤＡＣの消費電力をしぼるには、セットリングタイムを調整する必要があり、ＤＡＣと表示メモリの動作スピードと異なるため、別々に制御する必要があり、ＤＡＣの特性によっては、入力信号の位相を調整する必要があるが、従来は、表示メモリのデータをＤＡＣへ出力する際、ＲＧＢのデータを出力するタイミングが固定されており、データの位相を、ＤＡＣの特性に合わせ自由に変更することができず、このような必要性に対応できなかった。
【００１４】
また、液晶液晶ディスプレイの消費電力を下げるには、電源電圧を低電圧化する方法もある。しかし、動作電源電圧が３．０Ｖより小さくなると、動作不良が発生する。さらに、電力の節約を考慮した電源の供給方法について、携帯電話の待機画面に使用されるパーシャル表示モードがあるが、このパーシャル表示モードにおいて、画面になにも表示しないが、メモリセルのリーク電流も流れたままの状態であり、電力を消費してしまう問題もあった。
【００１５】
本発明は従来の問題に鑑みてなされたものであり、その目的は消費電力を低減でき、高速度で描画でき、メモリマッピングをする必要が無い表示メモリ、ドライバ回路、及びそのドライバ回路を用いた液晶ディスプレイを提供することにある。
【００１６】
【課題を解決するための手段】
本発明の目的を達成するために、本発明に係る表示メモリは、ディスプレイの画素へ供給すべき画素データを記憶する表示メモリであって、少なくとも１対のビット線と、相補的な第１のレベルおよび第２のレベルの状態を保持可能な第１の記憶ノード及び第２の記憶ノードを有する少なくとも１列のメモリセルと、前記ビット線対の一方のビット線に出力された前記第１の記憶ノードの記憶データを読み出す第１の読み出し回路と、前記ビット線対の他方のビット線に出力された前記第２の記憶ノードの記憶データを読み出す第２の読み出し回路とを有する。
また、前記第２の読み出し回路は、前記他方のビット線に出力された前記第２の記憶ノードの記憶データのレベルを反転させて出力する。前記メモリセルの前記第１及び第２の記憶ノードに前記第１のレベルおよび第２のレベルのデータを前記ビット線対の各々に出力し、前記表示メモリに書き込む書き込み回路をさらに有する。
【００１７】
また、前記表示メモリは、前記表示メモリの動作を制御する制御手段と、少なくとも一つの前記書き込み回路を含む書き込みポートと、少なくとも一つの前記第１の読み出し回路を含む第１の読み出しポートと、  少なくとも一つの前記第２の読み出し回路を含む第２の読み出しポートとを有し、前記第１の読み出しポートは、前記表示メモリに記憶されたデータを前記ディスプレイへ供給し、前記第２の読み出しポートは、前記表示メモリからデータを読出し、前記制御手段へ出力し、前記書き込みポートは、前記制御手段からのデータを、前記表示メモリへ書き込む。
また、前記表示メモリのクロック信号の第１のレベル期間に、前記第１の読み出しポートは、前記第１の読み出し回路を介して読み出されたデータを前記ディスプレイへ出力する第１のアクセスを行ない、前記表示メモリのクロック信号の第２のレベル期間に、前記第２の読み出しポートおよび前記書き込みポートは、前記第２の読み出し回路を介して読み出されたデータを前記制御手段へ出力する、並びに、前記表示メモリに書き込むべき書き込みデータを前記制御手段から入力する第２のアクセスを行なう。
【００１８】
また、前記表示メモリは、書き込むべきメモリセルを選択するビット選択手段と、前記ビット選択手段に入力され、前記書き込むべきメモリセルへの書き込みを制御する書き込み制御信号とを有し、前記書き込み回路は、該ビット選択手段と該書き込み制御信号に制御されて、該ビット選択手段によって選択されたメモリセルの前記第１及び第２の記憶ノードに前記第１のレベルおよび第２のレベルのデータを該書き込むべきメモリセルのビット線対の各々に出力する。
【００１９】
また、前記表示メモリは、前記表示メモリの駆動用電源電圧源と、少なくとも一つのメモリセルの電源電圧供給端と前記駆動用電源電圧源とを選択的に接続するスイッチング素子とを有する。
【００２０】
また、前記表示メモリの一側部に前記第１のアクセス用信号端子が配列され、当該一側部と異なる他側部に前記第２のアクセス用信号端子が配列され、前記第１のアクセス用の第１のインターフェイスと、前記第２のアクセス用の第２のインターフェイスとが、前記表示メモリを挟んで、それぞれ前記表示メモリの前記第１のアクセス用信号端子と前記第２のアクセス用信号端子に接続されている。好適に、前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する。
好適に、前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記ディスプレイへ出力する。
【００２１】
また、前記ディスプレイは、複数の画素がマトリックス状に配列され、前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する。
【００２２】
本発明の目的を達成するために、本発明に係るドライバ回路は、表示メモリに記憶された画像データに対応した信号をマトリックス状に配列された画素へ出力するドライバ回路であって、該ドライバ回路は、上記の表示メモリを有し、上記の表示メモリの機能を果たす。
【００２３】
さらに、該ドライバ回路においては、前記第１のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第１のラインラッチを有し、該第１のラインラッチを介して、前記書き込みポートは、選択されたビット線へ前記１ライン分のデータを出力し、前記第２の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記制御手段に出力する。
また、前記第１のラインラッチには、前記第１のラインラッチにラッチされた画素データの中に、前記表示メモリへ書き込むべき画素データを指定する書き込み制御データが画素毎に記憶され、前記書き込みポートは、該書き込み制御データに指定された前記第１のラインラッチにラッチされた画素データを前記表示メモリへ書き込む。
【００２４】
また、前記ディスプレイは、複数の画素がマトリックス状に配列され、前記表示メモリは、複数のメモリセルが、前記複数の画素のマトリックス配列に対応するマトリックス状に配列され、前記表示メモリの各メモリセルには、前記書き込みポートにより、前記ディスプレイの対応するマトリックスの画素を駆動する画素データが記憶され、前記第１の読み出しポートは、ライン単位で第２のラインラッチに画像データをラッチして、前記ディスプレイの対応するラインの画素に供給する。
さらに、前記第１のラインラッチにラッチされた前記ディスプレイの１ライン分の画素データにおける各画素データは、前記書き込みポートにより、前記ディスプレイの対応する１ラインの画素における対応する各画素を駆動する画素データとして、前記表示メモリに記憶される。
【００２５】
また、該ドライバ回路においては、前記第２のインターフェイスは前記マトリックス状に配列された画素の水平方向に１ライン分の画像データを格納する第２のラインラッチを有し、該第２のラインラッチを介して、前記第１の読み出しポートは、前記表示メモリから、前記１ライン分のデータを前記ディスプレイへ出力する。
好適に、前記第２のラインラッチのビット幅は前記マトリックス状に配列された画素の水平方向に１ライン分の画像データのビット幅と同じである。
好適に、前記第２のインターフェイスは、前記第２のラインラッチに保持された画像データが含んだＲ、Ｇ、Ｂデータを順次に選択し、前記画像データを時間分割信号に変換する選択回路と、ディジタル信号をアナログ信号に変換するディジタル−アナログ変換手段とをさらに有し、前記選択回路は、前記画像データが含んだＲ、Ｇ、Ｂデータを時間分割した時間分割信号を前記ディジタル−アナログ変換手段へ出力し、前記ディジタル−アナログ変換手段は該時間分割信号をアナログ信号に変換して、前記ディスプレイへ供給する。
また、前記選択回路は、前記表示メモリのクロック信号に非同期して、前記第２のラインラッチに保持された画素データが含んだＲ、Ｇ、Ｂデータを選択して、時間分割信号に変換する。
【００２６】
また、本発明の目的を達成するために、本発明に係るディスプレイは、ディスプレイ画面と、走査回路と、前述の表示メモリと、上記ドライバ回路とを含み、前述のドライバ回路と表示メモリの効果を奏する。
【００２７】
【発明の実施の形態】
以下に、本発明に係る表示メモリ、ドライバ回路、及びそのドライバ回路を用いたディスプレイの実施の形態について、添付の図面を参照して述べる。
第１の実施形態
図１は本発明に係るディスプレイ１の第１の実施形態の全体構成図である。ここでは、液晶ドライバ、及びその液晶ドライバ回路を用いた液晶ディスプレイを例として説明する。
図１に示す液晶ディスプレイ１において、装置全体の動作を制御するプロセッサ（ＣＰＵ）２、液晶ドライバ３、画像を表示する表示画面４（液晶ディスプレイの場合は、液晶パネル４となる）、液晶パネル４の水平方向にアドレスが与えられた画素の行を選択して各画素に電圧を印加してオンにする走査回路５が含まれる。
【００２８】
液晶ドライバ３は、表示メモリ７、ＣＰＵ２からの画素毎のデータを受けて、表示メモリ７に書き込み、または、表示メモリ７に記憶された画素データを読み出すＣＰＵ側インターフェイス（ＣＰＵ  Ｉ／Ｆ）６、及び表示メモリ７が出力した赤（Ｒｅｄ）、緑（Ｇｒｅｅｎ）、と青（Ｂｌｕｅ）色を含む画素データを受けて、液晶パネル４に出力して表示するパネル側インターフェイス（ＬＣＤ  Ｉ／Ｆ）８を有する。
【００２９】
ＣＰＵ側インターフェイス（ＣＰＵ  Ｉ／Ｆ）６は、ＣＰＵ２からの画素のデータを溜めるデータラッチ９と、セレクタ回路１０とを有する。
パネル側インターフェイス（ＬＣＤ  Ｉ／Ｆ）８は、メモリの出力をバッファーするデータラッチ１１、セレクタ回路１２、および表示する画像データをディジタル信号からアナログ信号に変換して、液晶パネル４の画素に出力するディジタル−アナログ変換器（ＤＡＣ）１３を含む。
【００３０】
画像を液晶パネル４に表示するために、ＣＰＵ２から画素ごとのデータが転送され、ＣＰＵ  Ｉ／Ｆ  ６のデータラッチ９で液晶パネル４の水平方向に１ライン分まで溜められてから、その１ライン分のデータは同時に表示メモリ７に転送される。表示メモリ７から、液晶パネル４の水平方向に１ライン分の画素データは同時に出力されてＬＣＤ  Ｉ／Ｆ  ８のデータラッチ１１にラッチされ、そして同時に液晶パネルに画素データに応じた電圧を印加する。これによって、画素データは画面に表示される。
【００３１】
本実施形態で、表示メモリ７は、たとえば、シングルポートＳＲＡＭにより構成されている。
図２に示すように、表示メモリ７は、メモリセル２１、第１の読み出し回路としてのセンス・アンプ２２、第２の読み出し回路としてのセンス・アンプ２３、書き込み回路２４、ビット線対２５ａと２５ｂ、およびワード線２６を有する。
図２において、表示メモリ７のメモリセル２１は、入出力同士が接続された２つのインバータ２９ａとインバータ２９ｂ、アクセストランジスタとしてのＮＭＯＳトランジスタ２７ａ、２７ｂを有し、インバータ２９ａの出力とインバータ２９ｂの入力との接続点により第１の記憶ノード２８ａが構成され、インバータ２９ａの入力とインバータ２９ｂの出力との接続点により第２の記憶ノード２８ｂが構成されている。
ビット線２５ａは、ＮＭＯＳトランジスタ２７ａを介して、第１の記憶ノード２８ａに接続され、ビット線２５ｂは、ＮＭＯＳトランジスタ２７ｂを介して、第２の記憶ノード２８ｂに接続されている。そして、メモリセル２１のＮＭＯＳトランジスタ２７ａ、２７ｂのゲートは共通のワード線２６に接続されている。
液晶パネル４へデータを出力する時に、センス・アンプ２２を用いてメモリ７から画像データを読みだす。センス・アンプ２３は、ＣＰＵ２がメモリ７からデータを読み出す際に使用する。ＣＰＵ２が書き込み回路２４を用いて、メモリ７へデータを書き込む。
ＲＣ１、ＲＣ２はセンス・アンプ２２、２３の制御信号（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ  ｃｏｎｔｒｏｌ）を示し、ＲＤ１、ＲＤ２はセンス・アンプ２２、２３の出力データ（ｒｅａｄ  ｄａｔａ）を示している。ＷＣ、ＷＤは書き込み回路２４の制御信号（ｗｒｉｔｅ  ｃｏｎｔｒｏｌ）、およびメモリセル２１へ書き込みデータ（ｗｒｉｔｅ  ｄａｔａ）を示す。書き込み回路２４は、直列に接続されたローレベルでアクティブの制御信号ＷＣに動作する第１のドライバ２４ａ、２４ｂを有する。
【００３２】
本実施形態の表示メモリ７は、たとえば、液晶ドライバ３に内蔵する専用のＳＲＡＭである。図２に示されているように、メモリセル２１の構成素子として、表示時の読みだしセンス・アンプ２２とＣＰＵ２がメモリセルからデータを読み出すためのセンス・アンプ２３は、両ビット線２５ａ、２５ｂにそれぞれ接続しており、センス・アンプ２２と２３は各々独立に読みだしの制御ができる。センス・アンプ２３と書き込み回路２４は同時に動作できる、つまり、書きながら、読み出すことが可能である。
【００３３】
次は、上記表示メモリ７の動作を説明する。
１対のＣＭＯＳインバータ２９ａ、２９ｂに、例えば、ＶＤＤ＝３．３Ｖの駆動用電源電圧を印加する。該ＣＭＯＳインバータ対２９ａ、２９ｂは双安定のフリップフロップ回路であり、その双安定状態のうち、例えば、ノード２８ａが高レベルで、ノード２８ｂが低レベルの時、データ“１”を記憶していると定義し、逆に、ノード２８ａが低レベルで、ノード２８ｂが高レベルの時、データ“０”を記憶していると定義する。
【００３４】
メモリセル２１に記憶されたデータを読み出す時は、まず、走査回路５がメモリセルマトリックスを走査し、図示しないロー（Ｒｏｗ、  行）アドレスデコーダに指定されたワード線、例えば、ワード線２６が選択され、電圧が印加されて、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態になる。
ビットごとに読み出す場合は、図示しないカラム（ｃｏｌｕｍｎ、  列）アドレスデコーダにより、さらに読み出すべきメモリセル、例えば、メモリセル２１、を指定し、この時は、読出し制御信号ＲＣ１、或は、ＲＣ２が高レベルとなり、センス・アンプ２２、或は、センス・アンプ２３をオンにする。
ラインごと、或いは、複数メモリセルごとに読み出す場合は、図示しない手段で、例えば、メモリセル２１を含み、読み出すべきメモリセルライン、又は、複数メモリセルを指定する。
ＮＭＯＳトランジスタ２７ａ、２７ｂが導通状態になっているので、ノード２８ａと２８ｂの状態はそれぞれビット線対２５ａと２５ｂに接続されたセンス・アンプ２２と２３に伝わる。
【００３５】
メモリに記憶されているデータを液晶パネルへ出力する場合、読出し制御信号ＲＣ１が高レベルとなり、センス・アンプ２２がオンとなり、そして、メモリセル２１の現在の状態、即ち、ノード２８ａに記憶された“１”または“０”は、センス・アンプ２２から取り出される。
ＣＰＵ２からメモリに記憶されているデータを読み出す場合は、読出し制御信号ＲＣ２が高レベルになり、センス・アンプ２３がオンとなり、そして、ノード２８ｂに記憶されたノード２８ａと相補的な値“０”または“１”が、センス・アンプ２３に反転されて、ノード２８ａと同じ値のデータが取り出される。
【００３６】
ＣＰＵ２からメモリセル２１にデータを書き込むときは、以上のようにメモリセル、または、複数のメモリセルを選択し、ワード電圧を印加し、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態にする。選択されたメモリセルの書きこみ制御信号ＷＣが低レベルとなり、書き込み回路２４がオンとなる。
図２に示すように、書き込み回路２４は第１の書き込みドライバ２４ａと第２の書き込みドライバ２４ｂを有し、書き込み回路２４に入力された書きこみデータＷＤは、まず第２の書き込みドライバ２４ｂに反転されて、オンとなっているＮＭＯＳトランジスタ２７ｂを介して、記憶ノード２８ｂに記憶される。
第２の書き込みドライバ２４ｂの反転された出力は第１の書き込みドライバ２４ａに入力されてさらに反転されて、オンとなっているＮＭＯＳトランジスタ２７ａを介して、記憶ノード２８ａに記憶される。
例えば、書きこみデータＷＤの値は１の場合は、第２の書き込みドライバ２４ｂの出力で０になって、記憶ノード２８ｂに記憶される。第２の書き込みドライバ２４ｂの出力０は第１の書き込みドライバ２４ａに入力されて、１が出力され、記憶ノード２８ａに記憶される。
書きこみデータＷＤの値は０の場合も同じように、記憶ノード２８ａに０が記憶され、記憶ノード２８ｂに１が記憶される。
【００３７】
図３は上記の表示メモリ７を内蔵した液晶ドライバ３の要部を示す。
図３において、図１と同じ構成要素には同じ番号を用いる。
図３には、CPU側のインターフェイス回路(CPU I/F)は６で示され、データラッチ９、セレクタ１０等を含む。７は本実施形態の表示メモリ、８は液晶パネル表示用のインターフェイス回路をそれぞれ示す。表示用のインターフェイス８は、データラッチ１１、セレクタ１２、DAC １３等の回路を含む。３４、３５はそれぞれメモリ７が出力した画像データを液晶パネルへ転送するためのデータバス、CPU２がメモリ７へデータを転送するためのデータバスである。
【００３８】
図３は示す液晶ドライバ３は次のように動作する。
ＣＰＵ２は表示メモリ７へ画素データを書き込む場合は、ＣＰＵ２は表示する画像データをピクセルごとに表示メモリ７へ送る。その画素ごとに送られた画素データはまずデータラッチ９に溜められる。データラッチ９に所定ビット数まで溜められたデータがセレクタ１０に出力され、選択されて、データバス３５を経由して、表示メモリ７に書き込まれる。
或いは、ＣＰＵ２は表示メモリ７に記憶された画素データを読みだす場合は、表示メモリ７に記憶された画素データは所定ビット数単位でデータバス３５を経由して、セレクタ１０を介して、データラッチ９に保持され、そして、そのデータラッチ９に保持されたデータが画素ごとにＣＰＵ２に読み出される。
【００３９】
表示メモリ７に記憶された画素データを読み出して液晶パネルに表示する場合は、表示メモリ７に記憶された画素データは所定ビット数単位で、データバス３４を経由して、データラッチ１１に保持される。そして、データラッチ１１に保持されたデータがセレクタ１２に出力され、セレクタ１２により、各画素データのＲ、Ｇ、Ｂ部分が所定の方式で順次に選択され、ディジタル−アナログ変換器（ＤＡＣ）１３へ出力され、さらに液晶パネルの画素に出力される。
【００４０】
本実施形態において、データバス３４は液晶パネルの水平方向の１ライン分に必要なデータ数を有する。１ライン分のデータ数は１ライン分の画素数×色（ビット数）で計算できる。具体的に、１ライン分の画素数が１７６ピクセル（ｐｉｘｅｌ）、色が１８ビット（Ｒ、Ｇ、Ｂ各６ビット）の場合に、３１６８ビットの出力データバスになる。データバス３５のビット数は、データバス３４と同様に、１ライン分のデータビット数を有し、画素数が１７６ピクセル（ｐｉｘｅｌ）、色が１８ビットの場合の場合には、３１６８ビットになる。
【００４１】
図３及び上記のように、表示メモリ７は、２つの読みだしポートと１つの書き込みポートを有し、１つの読みだしポートとその１つの書き込みポートを、ＣＰＵ２からのアクセスに割り当て、他方の読みだしポートを液晶パネル４に画素データを表示用に割り当てている。ＣＰＵ２から表示メモリへの読みだしと書き込みアクセスは、表示メモリから液晶パネルへの読みだしアクセスが独立に制御され、同時に行うことができる。
【００４２】
さらに、ＣＰＵ２の表示メモリ７への読みだしおよび書き込みアクセスと表示メモリ７から液晶パネル４への読みだしアクセスは、表示メモリ７の動作を制御するクロック信号の高レベル期間と低レベル期間にそれぞれ割り当てており、ＣＰＵ２からのアクセスおよび液晶パネル４への読みだし動作は互いに干渉せず、並行に行われる。
【００４３】
図４は以上の動作を示すタイミングチャートである。
図４においては、（Ａ）は表示を行なう時の読みだしアクセスのアドレス信号ＤＲＡを示す、ＤＲＡは１行表示毎に１回発生する。（Ｂ）はＣＰＵ２が表示メモリ７へアクセスする為のアドレス信号ＣＡＡを示す。
（Ｃ）は表示メモリ７のクロック信号ＭＣＬＫを示す。ＭＣＬＫの高レベル期間は、ＣＰＵ２が表示メモリ７へアクセスする期間であり、この期間において、ＣＰＵ２が表示メモリ７から画像データを読みだし、または、ＣＰＵ２が表示メモリ７へ画像データを書き込む。
ＭＣＬＫの低レベル期間は、表示の為の読み出し期間に使用する。この期間において、表示メモリ７に記憶された画像データを読みだし、液晶パネルの画素へ出力する。
（Ｄ）は表示の為の読みだし期間を示す信号ＤＲを示す。表示メモリ７のクロック信号ＭＣＬＫが低レベルの期間に表示メモリからの読み出しを行う。
（Ｅ）はＣＰＵ２が表示メモリ７から読み出す期間を示す信号ＣＲを示す、表示メモリ７のクロック信号ＭＣＬＫが高レベルの期間にＣＰＵ２が表示メモリから読み出しを行なう。
（Ｆ）はＣＰＵ２が表示メモリ７へ書き込む期間を示す信号ＣＷを示し、表示メモリ７のクロック信号ＭＣＬＫが高レベルの期間にＣＰＵ２が表示メモリへ書き込む。
【００４４】
本実施形態によれば、液晶ドライバ内蔵の専用表示メモリでは、各メモリセルはＣＰＵ用と表示用の２つの読みだしセンス・アンプをビットラインの両端に装備し、また、ＣＰＵ用の書き込みドライバを設けることによって、表示ためのアクセスとＣＰＵからの読みだしアクセス各々独立に制御出来るようになる。それにより、読みだしポートを２系統、書き込みポートを１系統装備できるので、それぞれＣＰＵと液晶パネル表示用に割り当てて、さらに、ＣＰＵのアクセスと表示ためのアクセスをシステムクロックの高レベル期間と低レベル期間にそれぞれ割り当てれば、同時にＣＰＵと表示ための読みだしの動作が並行に行うことができ、重なることはない。即ち、表示用の動作と描画、及びデータの読みだしを独立に行なうことができる。これにより、表示為のアクセス回数が増えた場合でも、描画、読みだしの為の時間が削減される事はなく、表示の為にＣＰＵが待たされることが無い。
【００４５】
また、本実施形態の表示メモリでは、表示メモリの反対同士の辺に端子が装備され、両インターフェイスは表示メモリを挟んで配置される。その一方はＣＰＵ側のインターフェイス用、他方は液晶パネル側のインターフェイス用にして、それぞれ表示メモリに直結できる。これにより、信号線の引き回しはなく、従来の汎用のインターフェイスにくらべ配線量を削減でき、配線分の消費電力を削減できる。
また、通常のＤｕａｌ  Ｐｏｒｔ  ＳＲＡＭを使用する場合と比較し、本実施形態のＳｉｎｇｌｅ  Ｐｏｒｔ  ＳＲＡＭは大幅にセルサイズを削減できる。
【００４６】
第２の実施形態
本実施形態では、消費電力をさらに削減するために、メモリの電源を分割して、メモリの異なる画像データ領域に独立に電力を提供する例を述べる。
本実施形態における表示メモリは、第１の実施形態の表示メモリの構成を有し、さらに、本実施形態において、該表示メモリが複数の領域に分離され、各分離された領域または動作モードごとに電源が切り換え制御される。
【００４７】
図５は電源を分割した表示メモリの構成を示す。
図５において、図２と同じ構成成分の一部には同じ番号を用いている。
図５において、５１ａ、５１ｂ、５１ｃは図２に示した第１の実施形態に係る表示メモリ７のメモリセル、５２ａと５２ｂはビット線対、５３ａ、５３ｂ、５３ｃはワード線、５４ａ、５４ｂ、５４ｃはＮ  ｗｅｌｌ、５５ａ、５５ｂ、５５ｃはＰ  ｗｅｌｌを示す。
メモリセル５１ａにおいて、Ｎ  ｗｅｌｌ  ５４ａ  で、ＰＭＯＳトランジスタＰ１とＰ２が形成され、Ｐ  ｗｅｌｌ  ５５ａでは、ＮＭＯＳトランジスタＮ１、Ｎ２、２７ａ、２７ｂが形成される。
ＮＭＯＳ  Ｎ１とＰＭＯＳ  Ｐ１はＣＭＯＳインバータ回路２９ａを構成し、ＮＭＯＳ  Ｎ２とＰＭＯＳ  Ｐ２はＣＭＯＳインバータ回路２９ｂを構成する。この１対のＣＭＯＳインバータ２９ａと２９ｂがフリップフロップ構成に接続され、双安定のフリップフロップ回路となる。
この１対のＣＭＯＳインバータ２９ａと２９ｂに、駆動電源ライン５６ａにより、駆動電圧ＶＤＤを印加すると、上記双安定のフリップフロップ回路はノード２８ａと２８ｂでは２つの相補的な安定な状態が保持され、ノード２８ａと２８ｂはデータを記憶できる記憶ノードとなる。
例えば、ノード２８ａが高レベルで、ノード２８ｂが低レベルの時、データ“１”を記憶していると定義し、逆に、ノード２８ａが低レベルで、ノード２８ｂが高レベルの時、情報“０”を記憶していると定義する。
【００４８】
このデータを読み出す時は、まず、図示しない行アドレスデコーダに指定されたワード線、例えば、ワード線５３ａにワード線電圧を印加し、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態にする。
ビットごとに読み出す場合は、図示しない列アドレスデコーダにより、読み出すべきメモリセル、例えば、メモリセル５１ａ、５１ｂ、５１ｃを指定し、ワード線の指定とあわせて、メモリセル５１ａを選択する事となる。ラインごと、或いは、複数メモリセルごとに読み出す場合は、例えば、メモリセル５１ａを含んだメモリセルライン、又は、複数メモリセルを指定する。
ＮＭＯＳトランジスタ２７ａ、２７ｂが導通状態になっているので、ノード２８ａと２８ｂの状態はビット線対５２ａと５２ｂに接続された図示しない読み出しセンス・アンプに伝わる。
【００４９】
メモリに記憶されたデータを液晶パネルへ出力する場合は、図示しない表示用センス・アンプにより、メモリセル５１ａの現在の状態を取り出す。また、ＣＰＵ２からメモリに記憶されているデータを読み出す場合は、不図示のＣＰＵ２センス・アンプにより、メモリセル２１の現在の状態を取り出す。
【００５０】
また、ＣＰＵ２からメモリセル５１ａにデータを書き込むときは、以上のようにメモリセルのライン、または、複数のメモリセル、または、一つのメモリセルを選択して、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態にし、そして、不図示の書き込みドライバに入力された書き込みデータは、該ＮＭＯＳトランジスタ２７ａ、２７ｂを介して、両記憶ノード２８ａと２８ｂに記憶される。即ち、書き込みデータの値は１に場合は、記憶ノード２８ａを高レベル、記憶ノード２８ｂを低レベルにし、データの値は０に場合は、記憶ノード２８ａを低レベル、記憶ノード２８ｂを高レベルにする。
メモリセル５１ｂ、５１ｃは、メモリセル５１ａと全く同じ構成を有し、５１ａと同じように動作するので、メモリセル５１ｂ、５１ｃにおいて、電源以外の各構成成分に、メモリセル５１ａと同じ番号を用いている。
【００５１】
さらに、本実施形態では、図５に示すように、メモリセル５１a、５１ｂ、５１ｃの駆動電源ライン５６a、５６ｂ、５６ｃにそれぞれ電源スイッチングとして機能するPMOSトランジスタTr１、Tr２、およびTr３が接続されており、メモリセル５１a、５１ｂ、と５１ｃへの電源が切り換え制御される。
【００５２】
メモリセル５１a、５１ｂ、および５１ｃの駆動電源ライン５６a、５６b、および５６ｃが接続されているN we11 ５４a、５４ｂ、５４ｃは互いに分離している。さらに、駆動電源ライン５６a、５６ｂ、５６ｃは、電源の入り切り用のトランジスタTr１、Tr２、Tr３を介しメモリセル５１a、５１ｂ、５１ｃのPMOSトランジスタの駆動電源ライン５６a、５６b、５６ｃへ接続しているので、メモリセル５１a、５１ｂ、５１ｃへの電源の供給もお互いに分離されている。
図５において、VDD コントローラ VCTR1、VCTR2、およびVCTR3はトランジスタTr１、Tr２、Tr３のオン/オフを制御し、これによって、メモリセル５１a、５１ｂ、と５１ｃの電源の切り換え制御を行う。この制御はVDD コントローラVCTR1、VCTR2、およびVCTR3の動作モードで設定される。
【００５３】
ここで、３つのセルの例を示しているが、３セル以上の分割の場合でも同様である。
また、ここで各メモリセルに一つの電源スイッチトランジスタを設けているが、実際の条件に応じて、メモリの所定領域のメモリセルの電源をまとめて制御することは、なんの支障もない。
【００５４】
本実施形態の表示メモリによれば、メモリの所定領域ごとに、電源を分離し、電源の入り切りを独立に制御することによって、使用しない領域のメモリセルのリーク電流を削減することができる。
また、メモリセルのＮｗｅ１１を分離することで、使用しないメモリセルの領域への電源供給をカットする事で消費電力を削減できる。
【００５５】
第３の実施形態
本実施形態に係る表示メモリは第１実施形態の表示メモリと同様な基本構成を有する。ただし、本実施形態において、表示メモリに記憶された画像データのイメージが液晶パネルの画面と同じようになるように、表示メモリのアドレス配列は液晶パネルの画素配列と対応している。また、表示メモリへの読み出しまたは書き込みアクセスは画面上の１行分の画素データを単位として行なう。
図６は、本実施形態に係る表示メモリのアドレス配列および液晶パネルの画素の配列の概略図である。
図６において、ラインｌｉｎｅ  ０  〜  ｌｉｎｅ  Ｎとピクセルｐｉｘｅｌ  ０  〜  ｐｉｘｅｌ  Ｎを添字とする配列でメモリのアドレスアレーと液晶パネルの画素マトリックスを表現している。メモリのアドレスと液晶パネルの画素の配列が同じイメージとなっている。即ち、メモリのアドレスは液晶パネルの画素の配列にしたがって分配される。たとえば、メモリの１ワードラインに接続されたメモリセルの数、および１対のビットラインに接続されたメモリセルの数は、液晶画面の１行の画素数、１列の画素数、及び画素の色のビット数によって決められる。
【００５６】
メモリのアドレスの配列と液晶パネルの画素の配列が同じになることによって、ラインｌｉｎｅ  ０  〜  ｌｉｎｅ  Ｎとピクセルｐｉｘｅｌ  ０  〜  ｐｉｘｅｌ  Ｎの添字でメモリに記憶されたデータのうち、アクセスしたい画素のデータを指定できる。ＣＰＵ２からはラインアドレスとピクセルアドレスを指定し、読み出し、書き込みをする。液晶パネルへ表示する場合は、ラインアドレスを指定して１ライン分まとめて読みだす動作を行なう。
【００５７】
つぎは、１行の画素データを単位として読み出しまたは書き込み動作について具体的に述べる。
図７はライン毎に表示メモリへアクセスする構成を示す。
図７において、７１は複数の表示用センス・アンプ、７２は液晶パネル１ライン分のメモリセル、７３は複数のＣＰＵ用の書き込みドライバ、７４は複数のＣＰＵ用のセンス・アンプをそれぞれ示す。
液晶パネルの１ライン分のメモリセル７２は、読み出しおよび書き込みの時は転送データの単位となり、この量のデータで読み出しおよび書き込みを行なう。表示用センス・アンプ７１は液晶パネルの１行の画素分の数を装備している。表示メモリに記憶されたデータを読み出して液晶パネルに出力する時に、これらのセンスアンプは一度に全部動作する。
ＣＰＵ用書き込みドライバ７３は、表示用センス・アンプ７１と同数で装備されている。ＣＰＵ２が表示メモリに記憶されたデータを読み出す時は、これらの書き込みドライバ７３も同時に全部動作する。
ＣＰＵ用センス・アンプ７４は、表示用センス・アンプ７１、また、ＣＰＵ用書き込みドライバ７３と同数で装備されている。ＣＰＵ２が表示メモリにデータを書き込む時は、これらのセンス・アンプは同時に全部動作する。
なお、書き込み時の書き込みドライバは、後述のビット毎の書き込み制御信号に従い、必要な箇所（ビット、或いは、所定の複数のビット）に同時に書き込むことができる。
【００５８】
本実施形態では、液晶パネルとメモリアドレス配列を同一の添字で取り扱うことが出来る単純なマッピングにした事により、アドレスと液晶パネルの画素との対応をとる為の計算が必要なくなり、かつ、いろいろな画素数の液晶パネルへの対応が簡単にとれる。
また、１ライン分表示させる為のメモリの読みだし回数は１回ですませる事ができる。また、ＣＰＵ２からのアクセスも１行単位で行い、その中からピクセル情報にアクセスできる回路を有している。即ち、メモリの動作は１ライン分のアクセスを基本とする。これによりメモリ動作回数を削減し、低消費電力を実現できる。
【００５９】
第４の実施形態
従来の表示メモリでは、所定のビットを書き込みたい場合には、リード・モディファイト・ライトが必要だった、即ち、データを書き換える前に予めデータを読み出し、書き換えたくないデータをマスクしながら書き換えるビットを変更し、メモリへ書き込む。
本実施形態では、前述の表示メモリの上に、ビット方向でメモリセルを指定する列デコーダと書き込み動作を制御する書き込み信号を設け、任意の１メモリセルの選択、および任意のビットのみ書き込みを可能とする表示メモリを説明する。
本実施形態における表示メモリは、第１実施形態の表示メモリの基本構成を有する。
【００６０】
図８は、本実施形態に係る表示メモリの要部を示す。
図８において、図２と同じ構成成分の一部は同じ番号を用いている。
図８において、８１ａ、８１ｂはメモリセル、８２はメモリの行デコーダ、８３ａ、８３ｂはメモリセル８１ａ、８１ｂのライトドライバをそれぞれ示す。
また、８４ａ、８４ｂは列デコーダ、８５は読み出し行アドレスラッチ、８６は画素アドレス・ラッチ、８７は書き込みデータラッチを示す。８８ａと８８ｂ、８８ｃと８８ｄはそれぞれメモリセル８１ａと８１ｂのビット線対を示し、８９はメモリセル８１ａと８１ｂ共通のワード線を示している。
図８において、メモリセル８１ａは、入出力同士が接続された２つのインバータ２９ａとインバータ２９ｂ、アクセストランジスタとしてのＮＭＯＳトランジスタ２７ａ、２７ｂを有し、インバータ２９ａの出力とインバータ２９ｂの入力との接続点により第１の記憶ノード２８ａが構成され、インバータ２９ａの入力とインバータ２９ｂの出力との接続点により第２の記憶ノード２８ｂが構成されている。
ビット線８８ａは、ＮＭＯＳトランジスタ２７ａを介して、第１の記憶ノード２８ａに接続され、ビット線８８ｂは、ＮＭＯＳトランジスタ２７ｂを介して、第２の記憶ノード２８ｂに接続されている。そして、メモリセル８１ａのＮＭＯＳトランジスタ２７ａ、２７ｂのゲートは共通のワード線８９に接続されている。
書き込み回路８３ａは、直列に接続されたローレベルでアクティブの列デコーダ８４ａの出力からなる制御信号で動作する第１のドライバ２４ａ、２４ｂを有する。
行アドレスデコーダ８２は、読み出し行アドレスラッチ８５の行アドレスデータに基づいて、所定のメモリセル行の共通のワード線にワード線電圧を出力し、ＮＭＯＳトランジスタ２７ａ、２７ｂを導通状態とする。画素アドレス・ラッチ８６の列アドレスデータに基づき、列アドレスデコーダ８４ａの出力が反転され、ビット方向で書き込むべきメモリセル列の書き込みドライバ２４ａ、２４ｂに入力し、作動させる。
書き込み信号ＷＲＴが列デコーダ回路８４ａ、８４ｂに入力され、ＷＲＴ信号が高レベルの場合のみ、列デコーダ８４ａ、８４ｂが作動する。
【００６１】
次は、以上の構成を有するメモリの動作について述べる。
ＣＭＯＳインバータ対２９ａと２９ｂに駆動電圧ＶＤＤを印加すると、双安定フリップフロップ回路である２９ａと２９ｂはノード２８ａと２８ｂでは２つの相補的な安定な状態が保持され、ノード２８ａと２８ｂはデータを記憶できる。
例えば、ノード２８ａが高レベルで、ノード２８ｂが低レベルの時、データ“１”を記憶していると定義し、逆に、ノード２８ａが低レベルで、ノード２８ｂが高レベルの時、データ“０”を記憶していると定義する。
【００６２】
ＮＭＯＳトランジスタ２７ａ、２７ｂが導通状態になっているので、ビット線対８８ａと８８ｂを介して、ノード２８ａと２８ｂはライトドライバ８３ａに接続され、データの書き込みができる。
たとえば、ＣＰＵ２からメモリセル８１ａにデータを書き込むときは、読み出し行アドレスラッチ８５の行アドレスデータに基づいて、行アドレスデコーダ８２が、たとえば、ワード線８９を選択し、ワード線８９に電圧を印加し、ＮＭＯＳトランジスタ２７ａ、２７ｂが導通状態となる。
次は、画素アドレス・ラッチ８６の列アドレスデータに基づき、列アドレスデコーダ８４ａがビット方向で書き込むべきメモリセルを指定する、例えば、メモリセル８１ａを指定したとする。ワード線の指定とあわせて、メモリセル８１ａを選択する事となる。
【００６３】
本実施形態では、メモリセルへの書き込み動作を制御する書き込み信号ＷＲＴを列デコーダ回路８４ａ、８４ｂに入力され、ＷＲＴ信号が高レベルの場合のみ、列でコーダ８４ａ、８４ｂにより指定されたメモリセルへの書き込みは可能である。例えば、上記のように、メモリセル８１ａが選択され、ＷＲＴ信号が高レベルの場合は、列デコーダ素子８４ａの出力は低レベルとなり、ライトドライバ８３ａを動作可能にする。したがって、書き込みデータラッチ８７に保持されたデータを、行デコーダ８２と列デコーダ８４で指定したメモリセル８１ａに書き込むことができる。
図８に示すように、書き込みドライバ８４ａは第１の書き込みドライバ２４ａと第２の書き込みドライバ２４ｂを有する。書き込みデータラッチ８７に保持されたデータは次々に書き込みドライバ８４ａに入力され、その各ビットのデータはまず第２の書き込みドライバ２４ｂに反転されて、オンとなっているＮＭＯＳトランジスタ２７ｂを介して、記憶ノード２８ｂに記憶される。
第２の書き込みドライバ２４ｂの反転された出力は第１の書き込みドライバ２４ａに入力されてさらに反転されて、オンとなっているＮＭＯＳトランジスタ２７ａを介して、記憶ノード２８ａに記憶される。
例えば、書きこみデータの値は１の場合は、第２の書き込みドライバ２４ｂの出力で０になって、記憶ノード２８ｂに記憶される。第２の書き込みドライバ２４ｂの出力０は第１の書き込みドライバ２４ａに入力されて、１が出力され、記憶ノード２８ａに記憶される。
書きこみデータの値は０の場合も同じように、記憶ノード２８ａに０が記憶され、記憶ノード２８ｂに１が記憶される。
【００６４】
一方、ＷＲＴ信号が低レベルの場合には、メモリセル８１ａを指定しているデコーダ素子８４ａの出力は高レベルとなり、メモリセル８１ａのライトドライバ８３ａは動作不可となり、したがって、書き込みデータラッチ８７に保持されたデータを、行デコーダ８２と列デコーダ８４で指定したメモリセル８１ａに書き込むことができない。
【００６５】
メモリセル８１ｂも同じように動作する。
本実施形態の表示メモリはビット毎の書き込み制御信号（書き込み信号）を有し、この制御信号に基づいて、ＣＰＵ２は表示メモリへ任意の１ビットのみを書き込むことができる。従来の表示メモリと比較すれば、予め読む動作をする事なく同様の効果を書き込む動作のみで実現している。
リード・モディファイト・ライトを必要としない書込み方式により、メモリの動作回数を削減できる。これにより、メモリの消費電力を削減できる。
【００６６】
第５の実施形態
すでに述べたように、本発明の表示メモリでは、メモリを挟んで、メモリの反対同士の辺に端子が配置されているので、一方の端子をＣＰＵ用に、もう一方の端子を液晶パネル用に配置出来る。
本発明の液晶ドライバにおいて、ＣＰＵ用インターフェイスと液晶パネル用インターフェイスは表示メモリを挟み、表示メモリの両端に配置される構成を有する。表示メモリとＣＰＵ２の間に、ＣＰＵ用のインターフェイス、表示メモリと液晶パネルとの間に、液晶パネル用のインターフェイスを有する。
【００６７】
本実施形態は、ＣＰＵ用インターフェイスと表示メモリとのデータ転送に関する。
図９は本実施形態に係る液晶ドライバのＣＰＵ側の一部の概略回路構成を示す。図９において、９１はラインラッチ回路、９２はセレクタ回路、９３はデータバス、９４は表示メモリである。
ＣＰＵ２またはロジック回路から画素ごとに画像デー夕が送られてくる。その画素ごとに送られた画素データはまずデータラッチ９１に溜められる。データラッチ９１に液晶パネルの１ライン分のデータを溜めたら、そのデータがセレクタ９２に出力され、選択されて、データバス９３を経由して、表示メモリ９４に書き込まれる。
或いは、ＣＰＵ２は表示メモリ９４に記憶された画素データを読みだす場合は、表示メモリ９４に記憶された画素データは１ライン分のデータを単位として、データバス９４を経由して、セレクタ９２を介して、データラッチ９１に保持され、そして、そのデータラッチ９１に保持されたデータが画素ごとにＣＰＵ２に読み出される。
表示メモリ９４のデータは液晶パネル側へ読み出され表示される。
【００６８】
ラインラッチ９１のビット幅は表示画面の水平方向に１ライン分の画像データのビット幅と同じである。
例えば液晶パネルのサイズが１７６ピクセル×２４０行であり、Ｒ、Ｇ、Ｂ三色はそれぞれ６ビットで表し、２６万色表示可能な場合、必要なメモリの容量は、１７６×３×６×２４０で７６０３２０ビットとなり、ラインラッチ９１のデータ容量及びビット幅は、１７６×３×６×１で３１６８ビットとなる。
データバス９３も同じビット幅を有する。
【００６９】
図１０は、図９の回路構成によるライン単位の書き込み動作のタイミングチャートを示す。
図１０において、（Ａ）はＣＰＵ側から送られた１ピクセル分の画像データＤＡＴＡ、（Ｂ）と（Ｃ）は、表示メモリ９４におけるＸ方向（列方向）のアドレスおよびＹ方向（行方向）のアドレスＡＤＤ−ＸとＡＤＤ−Ｙを示す。（Ｄ）はＣＰＵ２からラインラッチ９１への書き込み命令ＸＬＡＴＷ、（Ｅ）はラインラッチ９１から表示メモリ９４への書き込み命令ＸＲＡＭＷ、（Ｆ）はラッチデータをそれぞれ示す。
なお、ラインラッチ９１の格納データをＣＰＵ側へ読み出すことも可能である。  ＣＰＵ側からは１ライン分の画像データはピクセルずつＸアドレスを指定しながら入力される。このとき、ＸＬＡＴＷは“Ｌ”を入力し、各ピクセルの画像デー夕はラインラッチ９１内のＸアドレスに対応した位置に順次格納される。１ライン分の画像データがラインラッチ９１に格納された後、Ｙアドレスを指定してＸＲＡＭＷを“Ｌ”にすると、ラインラッチ９１に格納された１ライン分の画像データが表示メモリ９４のＹアドレスで指定した位置に書き込まれる。
【００７０】
ラインラッチ９１から表示メモリ９４への読み出し命令をＸＲＡＭＲとする。
図１１は、図９の回路構成によるライン単位の読み出し動作のタイミングチャートを示す。
図１１において、  （Ａ）と（Ｂ）は、表示メモリ９４におけるＸ方向（列方向）のアドレスおよびＹ方向（行方向）のアドレスＡＤＤ−ＸとＡＤＤ−Ｙを示す。（Ｃ）はラインラッチ９１からの読み出し命令ＸＬＡＴＲ、（Ｄ）ラインラッチ９１から表示メモリ９４への読み出し命令ＸＲＡＭＲ、（Ｅ）はラッチデータ、（Ｆ）は読み出した１ピクセル分の画像データＤＡＴＡをそれぞれ示す。
ＣＰＵ側から、表示メモリ９４の読み出したい位置のＹアドレスを指定してＸＲＡＭＲを“Ｌ”にすると、表示メモリ９４内のＹアドレスで指定した位置のデータが読み出され、１ライン分のデー夕がラインラッチ９１に格納される。ラインラッチ９１に１ライン分のデータが格納された後は、ＸＬＡＴＲを“Ｌ”にして１ピクセルずつＸアドレスを指定してラインラッチ９１に格納されたデー夕を読み出す。
このようにして、１ライン単位でメモリへ読み出しと書き込みアクセスすることができる。
【００７１】
表示メモリとＣＰＵ２との間に１ライン分のラインラッチを備えることによって、表示メモリへの読み出しと書き込みの操作を１ライン分同時に行なう、これによって、表示メモリへのアクセス回数を削減する。表示メモリの動作消費電力はアクセス回数に比例しているため、低消費電力化を実現することができる。
【００７２】
第６の実施形態
本実施形態に係る液晶ドライバにおいて、前記第５の実施形態の構成に基づいて、液晶パネル上の画素の配列と表示メモリのアドレスの配列とラインラッチ内データのアドレスとが１対１に対応させ、さらに、ラインラッチから表示メモリへピクセルごとに書きこみができる。
本実施形態の液晶ドライバにおいて、液晶パネル上の画素の配列と表示メモリのアドレスの配列とが１対１に対応している点は、第３実施形態に述べた表示メモリと同様である。
即ち、液晶パネル上のＸ（列）、Ｙ（行）座標に対応した、Ｘ方向、Ｙ方向アドレスを持つ表示メモリを設け、表示パネル上のＸ、Ｙ座標と表示メモリのＸ方向、Ｙ方向アドレス位置を１対１で対応づける。
【００７３】
次は、図１２、図１３を用いて、図１０のタイミングチャートを参照しながら、本実施形態の液晶ドライバにおいて、ラインラッチから表示メモリへピクセルごとに書きこみ動作を説明する。
図１２は、ピクセル毎に書き込む動作を示す。
図１２において、１２１はＣＰＵ２またはロジック回路から送られてくる画像デー夕のデータバス（１ピクセル分のデータピット数）、１２２はラインラッチ、１２３はラインラッチ１２２から表示メモリにデータを読み出し或は書き込みするためのデータバス（１ライン分のデータピット数）、１２４は表示メモリ、１２５は表示メモリのデータを表示するために液晶パネル側へ送るデータバスをそれぞれ示す。
表示メモリ１２４は図示しない液晶パネル上のＸ、Ｙ座標に対応したＸ方向、Ｙ方向アドレスを持ち、Ｘ方向、Ｙ方向のサイズは、１画面分のＸ方向、Ｙ方向データサイズを持っている。
ラインラッチ１２２は不図示ＣＰＵ２からの１ライン分のデー夕を格納し、このラインラッチ１２２のＸ方向位置とメモリ１２５内のＸ方向アドレス、画面上のＸ座標がそれぞれ１対１で対応している。
【００７４】
次は、表示メモリ１２４のアドレス（０５Ｈ、０３Ｈ）に画像デー夕を書き込む動作を例として述べる。
まず、ＣＰＵ側から画像デー夕とＸアドレス（０５Ｈ）を指定して書き込みを行なうと（即ち、図１０ではＸＬＡＴＷ＝”Ｌ”）、ラインラッチ１２２上のアドレス０５Ｈが示す位置に画像デー夕が格納される。同時にラインラッチ１２２に画像デー夕が書き込まれた後、ＸＲＡＭＷ  ＝  ”Ｌ”としてＹアドレス（０３Ｈ）を指定すれば、メモリ内の（０５Ｈ、０３Ｈ）のアドレス位置に１画素のカラーデー夕が書き込まれる。
【００７５】
次は、図１３により、上記のピクセルごとに表示メモリ１２４へ書き込む動作を実現する手法を述べる。
図１３では、１３１は表示メモリの一部であり、１３２はラインラッチである。
ラインラッチ１３２において、１３３は１ピクセルが占める記憶領域であり、１３４はピクセルごとに設けた書き込みフラグ（ＷＲＩＴＥ  ＦＬＡＧ）である。
図１３に示すように、ラインラッチ１３２で、各ピクセルのアドレスに対して、ラインラッチ１３２から表示メモリ１３１へデータを書き込むための書き込みフラグが設けられており、ＣＰＵ側からラインラッチ１３２に書き込みがあったピクセルだけＷＲＩＴＥ  ＦＬＡＧが立つ（つまり、ＷＲＩＴＥ  ＦＬＡＧ  ＝  １）ようになっている。表示メモリ１３１へ書き込む時には、ＷＲＩＴＥ  ＦＬＡＧが１になったピクセルだけが書き込まれ、そのため、所望のピクセルのみを書き込むことができ、まわりのピクセルデー夕には影響を及ぼさない。
さらに、このＷＲＩＴＥ  ＦＬＡＧを用いて、同一ライン上の任意の複数ピクセルだけを書き換えることもできる。
ラインラッチ１３２から表示メモリ１３１へデータを書き込んだ後は、このＷＲＩＴＥ  ＦＬＡＧが全てＯにリセットされる。
【００７６】
図１４は以上の動作を示すタイミングチャートである。
図１４において、（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）、（Ｅ）、および（Ｆ）はラッチ書き込み信号Ｌａｔｃｈ  ＷｒｉｔｅＲＱ、ライン書き込み信号Ｌｉｎｅ  ＷｒｉｔｅＲＱ、書き込みアドレス信号ＷｒｉｔｅＡＤＲ、クロック信号ＣＫ、書き込みフラグ信号Ｗｒｉｔｅ  Ｆｌａｇ、ワード線信号ＷＬを示す。
図１４に示すように、書き込みアドレス信号ＷｒｉｔｅＡＤＲが示すラインラッチ１３２のピクセルに書き込みを行なうと、該ピクセルに対して、ラッチ書き込み信号Ｌａｔｃｈ  ＷｒｉｔｅＲＱが高レベルとなり、つまり、Ｌａｔｃｈ  ＷｒｉｔｅＲＱ＝１。
そして、該ピクセルの書き込みフラグ信号Ｗｒｉｔｅ  Ｆｌａｇがセットされ、即ち、高レベルとなる（Ｗｒｉｔｅ  Ｆｌａｇ  ＝  １）。
ラインラッチ１３２のＷｒｉｔｅ  Ｆｌａｇ  ＝  １のピクセルに対応するメモリ１３１のピクセルに対して、ライン書き込み信号Ｌｉｎｅ  ＷｒｉｔｅＲＱがセットされ、高レベルとなる、即ち、Ｌｉｎｅ  ＷｒｉｔｅＲＱ＝１。
表示メモリ１３１の書き込みアドレス信号ＷｒｉｔｅＡＤＲがに指定したワード線ＷＬに電圧を印加し、該ワード線ＷＬに関連するメモリのピクセルへ書き込みを可能とし、そして、書き込みが始まる（Ｗｒｉｔｅ  Ｓｔａｒｔ）。
即ち、表示メモリ１３１へ書きこむ時には、表示メモリ１３１のラインラッチ１３２のＷｒｉｔｅ  Ｆｌａｇ  ＝  １のピクセルに対応するピクセル（Ｌｉｎｅ  ＷｒｉｔｅＲＱ＝１）だけにデータを書きこむ。
Ｗｒｉｔｅ  Ｆｌａｇを用いて、同一ライン上の任意の複数ピクセルだけを書き換えることもできる。
ラインラッチ１３２から表示メモリ１３１へデータを書き込んだ後（Ｗｒｉｔｅ  Ｅｎｄ）は、Ｗｒｉｔｅ  ＦｌａｇがＯにリセットされる。
【００７７】
従来は、表示メモリへのｒｅａｄ／ｗｒｉｔｅは複数単位ピクセル毎に行なうため、ＣＰＵ２から表示メモリへある１ピクセルの書き込みを行ないたい場合に、そのまま１ピクセル分のデータを書き込もうとすると、まわりの複数のピクセルまで書き換えてしまうことになる。そこで、一度複数単位のピクセルを読み出してから、書き換えたいピクセルのデータのみをメモリの外で書き換えて、再度書き換えた複数単位ピクセルをメモリに格納するといったリード・モディファイト・ライトシーケンスを行なっていた。
前述のＷＲＩＴＥ  ＦＬＡＧをラインラッチに持たせることで、書き込みたいピクセルのみの書き換えを行なうことができる。
ＷＲＩＴＥ  ＦＬＡＧをラインラッチにピクセルごとに持たせることによって、  書き込みたいピクセルのまわりのピクセルデー夕には何の影響も及ぼさず、所望のピクセルデー夕の書き込みが行なえるため、従来必要としていた、リード・モディファイト・ライトシーケンスを不要にした。
【００７８】
また、表示メモリの外部で画面上のＸ、Ｙ座標に対応したメモリアドレスの生成を行なう必要がなく、ＣＰＵ側からは画面上のＸ、Ｙ座標をＸ、Ｙアドレスとして指定するだけで画面に対応したメモリの位置にピクセル単位で画像デー夕の書き込みを行なうことができる。更に、同一ライン上にある複数ピクセルの書き込みも、ラインラッチと表示メモリとのアクセスが１回で済む。
【００７９】
第７の実施形態
すでに述べたように、本発明の表示メモリでは、メモリを挟んで、メモリの反対同士の辺に端子を配置しているので、一方の端子をＣＰＵ用に、もう一方の端子を液晶パネル用に配置出来る。
本発明の液晶ディスプレイにおいて、ＣＰＵ用インターフェイスと液晶パネル用インターフェイスは表示メモリを挟み、表示メモリの両端に配置される構成を有する。表示メモリとＣＰＵ２の間に、ＣＰＵ用のインターフェイス、表示メモリと液晶パネルとの間に、液晶パネル用のインターフェイスを有する。
【００８０】
本実施形態では、表示メモリから液晶パネル用インターフェイスへのデータ転送に関する。
図１５は本実施形態に関わる液晶ディスプレイのパネル側の一部の回路構成を示す。
図１５において、１４１は表示メモリ、１４２はデータラッチ回路、１４３はセレクタ回路、１４４はディジタル−アナログ変換器（ＤＡＣ）である。
１４５は液晶パネル用のデータバスであり、１４５を経由して、表示メモリ１４１から画素データを図示しない液晶パネルに読み出す。
ラインラッチ１４２は、画面上水平方向に１ライン分のデータを格納でき、ビット幅は１ライン分のビット幅と同じである。
例えば液晶パネルのサイズが１７６ピクセル×２４０行であり、Ｒ、Ｇ、Ｂ三色はそれぞれ６ビットで表し、２６万色表示可能な場合、必要なメモリの容量は、１７６×３×６×２４０で７６０３２０ビットとなり、ラインラッチ１４２のデータ容量及びビット幅は、１７６×３×６×１で３１６８ビットとなる。
【００８１】
表示メモリ１４１に記憶された画素データを読み出して液晶パネルに表示する場合は、不図示の液晶パネルの水平方向に１ライン分の画素データを単位として、データバス１４５を経由して、データラッチ１４２に保持される。そして、データラッチ１４２に保持されたデータがセレクタ１４３に出力され、セレクタ１４３により、各画素データのR、G、B部分が所定の方式で順次に選択され、ディジタル−アナログ変換器(DAC)１４４へ出力され、さらに液晶パネルの画素に出力され。これによって、画素データは画面に表示される。
このように、ラインラッチ１４２は、一定の周期で液晶画面上の水平方向に１ライン分のデータを表示メモリ１４１から取り込み、DAC１４４へ出力するという一連の動作を行なう。
【００８２】
また、表示メモリ１４１に保持している１ライン分のデータをラインラッチ１４２へ書きこむ動作は、表示メモリ１４１のクロックに同期して行なう。
ラインラッチ１４２に１ライン分のデータを保持した後は、表示メモリ１４１をフリーにできるので、その後の時間をCPUのアクセスタイムに割くことができる、その結果、画面を早く切り替える必要がある動画表示などにも対応できる。
【００８３】
上記のように、表示メモリを内蔵する液晶ドライバにおいて、液晶パネル画面上の水平方向に１ライン分を一度に駆動するためには、同時に動作するＤＡＣのデータを保持するためのラッチ回路が必要である。
表示メモリとＤＡＣの間に液晶パネル画面上の水平方向に１ライン分のデータを保持するのに必要な容量を有するラッチ回路を設けることによって、液晶パネル画面上の水平方向に１ライン分のデータを一度に読み書きすることができるようになり、メモリへのアクセス回数を削減し、低消費電力化を図ることができる。
【００８４】
第８の実施形態
本実施形態に関わる液晶ディスプレイの構成は第７の実施形態と実質的に同じである、その相違点は、ラインラッチに保持しているデータをディジタル−アナログ変換器（ＤＡＣ）へ出力する時に、そのデータを赤（ｒｅｄ）、緑（ｇｒｅｅｎ）、及び青（ｂｌｕｅ）三色で時分割して（ＲＧＢ時分割）出力することができるセレクタ回路（ｓｅｌｅｃｔｏｒ）  （以下、ＲＧＢセレクタと称する）が含まれている。
図１６は本実施形態に関わる液晶ディスプレイの要部の構成を示す。
図１６はにおいて、１５０は液晶パネル、１５１はＲＧＢセレクタ回路、１５２はラインラッチ回路、１５３は表示メモリから送られてくる画像デー夕のデータバス、１５４はラインラッチ１５２から出力する画像デー夕のデータバス、１５５は表示メモリ、１５６はセレクタ回路１５１から出力する画像デー夕のデータバス、１５７はディジタル−アナログ変換器（ＤＡＣ）、１５８はＲＧＢセレクタ１５１により時分割された赤（Ｒｅｄ）、緑（Ｇｒｅｅｎ）、及び青（Ｂｌｕｅ）色を有する画像データをＲ、Ｇ、Ｂのパラレールデータに変換するセレクタ回路、１５９は赤（ｒｅｄ）、緑（ｇｒｅｅｎ）、及び青（ｂｌｕｅ）色で表す画素である。
【００８５】
以上の構成を有する液晶ディスプレイは次のように動作する。
表示メモリ１５５から送られてくる画像デー夕は１ライン単位でラインラッチ１５２に出力され、保持される。ラインラッチ１５２に保持しているデータは、水平同期信号（Ｈｓｙｎｃ）に同期して、ＤＡＣ１５７へ出力され、その際、画像データのＲ、Ｇ、Ｂ成分をＲＧＢセレクタ１５１によって、メモリのクロックに対して非同期に切り替えられ、時分割されて、ディジタル−アナログ変換器（ＤＡＣ）１５７へ出力される。これによって、セレクタ１５１の出力端子とＤＡＣ１５７の数はラインラッチ１５２のビット幅数の三分の一となる。ＤＡＣ１５７から出力された時分割画像データはセレクタ回路１５８によってＲ、Ｇ、Ｂデータが分けられ、Ｒ、Ｇ、Ｂのパラレールデータになり、画素１５９へ出力され、表示される。
【００８６】
例えば、液晶パネル１５０のサイズが１７６ピクセル×２４０行であり、Ｒ、Ｇ、Ｂ三色はそれぞれ６ビットで表し、２６万色表示可能な場合、ＲＧＢセレクタ１５１は、ラインラッチ１５２のビット幅と同じ３１６８ビットの入力端子を有し、１つのＤＡＣ１５７に対し、それぞれ６ビットのＲ、Ｇ、Ｂデータを時分割で切り替えて出力する。従って、セレクタ１５１は１０５６ビットの出力端子を有する。
【００８７】
ラインラッチ１５２に保持しているデータは、水平同期信号（Ｈｓｙｎｃ）に同期して、ＤＡＣ１５７へ出力する。その際、カラー画像データのＲ、Ｇ、Ｂ成分をＲＧＢセレクタ１５１で切り替え、時分割して出力する。
従来は、メモリのデータをＤＡＣへ出力する際、ＲＧＢを時分割して出力することをせず、メモリの出力を１対１でＤＡＣと直結していた。
画像データをＲＧＢで時分割して出力することで、ラインラッチ１５２の出力を１対１でＤＡＣ１５７と直結する場合と比較して、ＤＡＣ１５７の数を三分の一に減らすことができる。
【００８８】
また、ラインラッチ１５２に保持しているデータをディジタル−アナログ変換器（ＤＡＣ）１５７へ出力する時に、そのカラーの画像データのＲＧＢの切り替えがメモリのクロックに対して非同期に制御されている。
図１７はラインラッチ１５２の出力データのＲＧＢ時分割のタイミングチャートを示す。
図１７において、（Ａ）はメモリのクロック信号、（Ｂ）はラインラッチ１５２の出力データ（３１６８ビット）、（Ｃ）、（Ｄ）、（Ｅ）は赤（Ｒ）データ、緑（Ｇ）データ、青（Ｂ）データ、（Ｆ）はＲＧＢセレクタ回路が出力するＲＧＢデータ（１０５６ビット）を示す。
ラインラッチ１５２から出力されたＲ、Ｇ、Ｂデータは、ＲＧＢ選択回路１５１によって、クロックと非同期で時分割信号に変換され、ＲＧＢ選択回路１５１同じ端子から出力される。ラインラッチ１５２から出力された３１６８ビットのデータはＲＧＢ選択回路１５１の出力端子で１０５６ビットとなる。
【００８９】
従来は、ＤＡＣの消費電力をしぼるために、セットリングタイムを調整する必要がある。ＤＡＣとメモリの動作スピードと異なるため、別々に制御する必要がある。しかし、表示メモリのデータをＤＡＣへ出力する際、ＲＧＢデータを出力するタイミングが固定されており、データの位相を、ＤＡＣの特性に合わせ自由に変更することができなかった。
本実施形態によって、ＤＡＣへ出力するデータのＲＧＢの切り替えをメモリのクロックに対して非同期で制御できるようにしたことで、ＤＡＣのセットリングタイムに合わせて調整することができ、割り込みが入っても読み出し系は、ディスターブされない。
また、ＤＡＣのセットリングタイムに合わせタイミングを調整できるので、消費電力をしぼることができる。ＤＡＣとメモリを別々に制御でき、異なる動作スピードにも対応できる。さらに、簡単・に入力信号の位相を調整することができる。  ＤＡＣに出力するデータをＲＧＢで時分割して出力できるＲＧＢ  ｓｅｌｅｃｔｏｒを設けることによって、ラインラッチの出力を１対１でＤＡＣと直結する場合と比較して、ＤＡＣの数を大幅に減らし（３分の２）、消費電力を大幅に削減することができる。
【００９０】
次に、上述した実施形態に係る液晶ドライバの好適な構成の例について説明する。
本液晶ドライバは、例えば、シングル・ポート、あるいは、デュアル・ポート表示メモリ（フレームメモリ）、発振器、タイミングジェネレータ、液晶階調表示用基準電圧源、ＣＰＵとのインターフェイス回路を内蔵した１チップ・ドライバＩＣとする。
具体的には、１７６（Ｈ）×３×６（ＲＧＢ）×２４０（Ｖ）＝７６０３２０ビットのデュアル・ポート・メモリを内蔵し、設定により１２０×１６０ドット、１３２×１７６ドット、１４４×１７６ドット、１７６×２４０ドットなど画素数の異なる液晶パネルに対応するように設計される。適用する液晶パネルは、たとえば、対角の長さは２．２インチ程度であり、水平方向のドライバはＴＦＴセレクタと本発明のメモリ内蔵ドライバＩＣを含み、垂直方向のドライバはＴＦＴドライバとなり、ＣＯＦ方式、または、ＣＯＧ方式によって実装される。反転方式としては、１Ｈ／１Ｖ（ＶＣＯＭ反転）方式を採用する。
【００９１】
本液晶ドライバＩＣのロジック系端子は、ＣＰＵ  インターフェイス用のチップ選択、リード、ライト、データ・バス、アドレス・バス、リセット、主クロック、水平同期、垂直同期、シリアル・データ等の端子を有し、また、液晶パネルコントロール用の端子を有する。
【００９２】
本液晶ドライバのモードレジスタの設定によって、非同期モード、同期モード、カラーモード、スクリーンモード、オルタネーションモード、リフレッシュレート、スタンバイモードなどを変更することができるとする。
【００９３】
詳細に述べると、非同期モードでは、ＴＦＴパネルのスキャンのタイミングとＣＰＵが表示メモリを書き換えるタイミングは非同期でよい。表示メモリはデュアル・ポート・メモリで、ＣＰＵがＷＡＩＴを掛けられることはない。
表示メモリとＴＦＴパネルのスキャンは同期していて、内部／外部発振器のクロックによって内蔵表示メモリの中身が、１行ずつＲ、Ｇ、Ｂ各色ごとにパラレルでＤ／Ａ変換回路へ出力される（セルフ・リフレッシュ）パラレルで出力する際に、垂直ドライバのシフト・レジスタのクロック信号の１周期の前半１／３の期間には青色のデータ、中盤１／３の期間には緑色のデータ、後半１／３の期間には赤色のデータを出力する。
【００９４】
非同期モードのＣＰＵインターフェイス、パラレル・インターフェイスとなる。パラレル・インターフェイスを使わない場合に、シリアル・インターフェイスを使って、８ビットパラレル・インターフェイスと同じ機能を果たす、ただし、シリアル・インターフェイスは書込専用で、読出しはできない。
【００９５】
同期モードでは、画像データは画像用クロックと水平同期信号と垂直同期信号とに同期して連続して送られる。
水平／垂直同期信号を使ってＴＦＴパネルをスキャンするため、すべてのタイミングはＴＦＴパネルのスキャンとも同期している。
同期モードで、通常時は、画像データはＤＡＣ直前のライン・バッファに直接書込まれ、表示メモリの内容は同期モードに切り換え前の情報が保持される。
同期モードでは、画像データは途切れなく転送されるので、ＤＡＣにデータを転送するバッファとデータを逐次受け取るバッファが存在し、水平同期信号（Ｈｓｙｎｃ）周期で交番するライン・バッファにはＲＧＢのデータが１８ビット幅で入力されるが、出力されるときは、Ｈｓｙｎｃの序盤１／３期間にまずＢのデータが６ビット幅でＤＡＣに送られ、つぎにＨｓｙｎｃの中盤１／３期間にＧのデータが６ビット幅でＤＡＣに送られ、Ｈｓｙｎｃの終盤１／３期間にまずＢのデータが６ビット幅でＤＡＣに送られる。
同期モードで、画像データは一旦表示メモリに取り込まれる、いわゆる、キャプチャー方式の画像データ扱い方もある。
【００９６】
同期モードのＲＧＢパラレル・バス・インターフェイスについて述べる。デフォルトで画像信号に同期した画像信号クロックの立上りで画像データをラッチするが、ＣＰＵから変更可能となっている。
水平同期信号の極性はデフォルトで負極性（ＣＰＵから変更可能）である。水平プランキング期間＋映像信号期間で１周期をなす。
垂直同期信号の極性はデフォルトで負極性（ＣＰＵから変更可能）である。垂直プランキング期間＋映像信号期間で１周期をなす。
画像信号は、画像クロックでラッチする。
【００９７】
同期モードのＣＰＵインターフェイスについては、同期モードではシリアル・インターフェイスしか使用できない。シリアル・インターフェイスは書込専用で、読出しはできない。シリアル・インターフェイスでは、パラレル８ビットバス・モードでの動作に準ずる。
【００９８】
本液晶ドライバのモード・レジスタの設定によって、種々のカラー・モード（ｃｏｌｏｒ  ｍｏｄｅ）を設定できる。
フル・カラー・モードでは、内蔵６ビットＤＡＣを使って、ＲＧＢの６ビットをそれぞれ６４段階の電圧に変換、出力する。
【００９９】
リデュースド・カラー・モード（８色モード）では、ＲＧＢの６ビットをそれぞれのスペシャル・エフェクト・レジスタの示すページに従って、  ページが１のときは６ビット中の最上位（ＭＳＢ）に、ページが２のときは上位から２ビット目に、ページが６のときは最下位（ＬＳＢ）に従って、接地または出力アンプ用高電圧電源のレベルＶＣＣを出力する。このとき内蔵６ビットＤＡＣへの電力供給はストップする。
【０１００】
スクリーン・モード（ｓｃｒｅｅｎ  ｍｏｄｅ）について述べる。
フル・スクリーン・モードでは、画面全体をステータス・レジスタで指定されたカラー・モードで表示する。
パーシャル・スクリーン・モードでは、ステータス・レジスタで指定された部分のみステータス・レジスタで指定されたカラー・モードで表示し、それ以外の部分をスキャンするときは指定されたカラー・モードで白を表示する。
【０１０１】
次は、スタンバイ・モード（ｓｔａｎｄｂｙ  ｍｏｄｅ）について述べる。
スタンバイ・モードの移行期間では、１フィールド周期ごとに１フエーズずつ、モード・レジスタのスタンバイ・モードの値を参照し、その値に従って状態遷移するアウェイク・モード（ａｗａｋｅ  ｍｏｄｅ）からアスリープ・モード（ａｓｌｅｅｐ  ｍｏｄｅ）に移行中に再びアウエイク・モードになった場合は、シーケンスを守りながら復帰する。
本液晶ドライバＩＣは電源投入後、またはハードウェア・リセット後アスリープ・モードになっている。
【０１０２】
アウエイク・モードでは、アスリープの状態から、
内蔵発振器の発振開始
→  ＤＣ／ＤＣコンバータを起動
→  パネル・リセット
→  コモン電圧のカップリング・コンデンサの急速充電
→  全面白表示
というシーケンスを実行した後、アウエイク（通常）・モードとなる。
【０１０３】
アスリープ・モードでは、アウエイク（通常）の状態から、
全面白表示
→  コモン電圧のカップリング・コンデンサの急速放電
→  パネル・リセット
→  ＤＣ／ＤＣコンバータを停止
→  内蔵発振器の発振開始
というシーケンスを実行した後、アスリープ・モードとなる。
【０１０４】
表示メモリ・アクセス・モードについて述べる。
表示メモリ・アクセス・モード・レジスタの内容によって、ポートレイト（縦長）、ランドスケープ（横長）、通常、ミラー（鏡像）、通常、アップセット（上下反転）という８種類のシーケンシャル・メモリ・アクセスができる。
【０１０５】
本液晶ドライバの特殊機能について述べる。
画像取り込み機能は、動画信号はフレーム・メモリ・アクセス・レジスタのcaptureが"0"の期間は、フレーム・メモリの中身は保持される。captureが"1"になると次の垂直同期信号以降の1フレームが、フレーム・メモリに取り込まれる。
captureが"1"から"0"になると次の垂直同期信号以降に、フレーム・メモリの中身は保持される。
【０１０６】
コモン電圧初期充電機能について、コモン電圧の出力端子の直流カット用コンデンサを急速充放電することができる。
コモン電圧の出力端子の直流カット用コンデンサの対向には、ＤＣオフセット端子がつながっており、サグが発生する。
表示モードにおいてもサグを小さく抑えるために、ＤＣオフセット端子は高抵抗となっていて、コンデンサへのＤＣオフセットの充放電に時間がかかるようになっている。
しかし、電源投入／遮断時には、急速にＤＣオフセットの充放電を行なわないと、初期状態〜定常状態の移行期間に表示品位が低下する。
特に、放電時には電源遮断後もなおＤＣオフセットが残ると残像が表示される、このため急速充放電が必要となる。
【０１０７】
リセット機能においては、ハードウェア・リセットは、ＣＰＵと接続されたリセット・ピンからのリセット信号によるリセットであり、レジスタ／フレーム・メモリはリセットされない。
ソフトウェア・リセットは、ＣＰＵからのコマンドによるリセット、表示メモリ／一部のレジスタの内容は保持される。
【０１０８】
コントラスト・コントロール機能においては、黒を多用する表示は消費電力が大きいことから、コントラストを下げ、黒表示を避ける（コントラストの定義は白の輝度／黒の輝度であるので、この場合のコントラストを下げるとは、白の輝度はそのままで黒の輝度を上げるということ）。
６ビットのＲＧＢデータの場合、００Ｈ  →  ６Ｖ振幅でパネルを充放電  →  黒表示  →  電力消費大。２０Ｈ  →  ３Ｖ振幅でパネルを充放電  →  灰色表示。３ＦＨ  →  ０．４Ｖ振幅でパネルを充電  →  白表示。
そこで、６ビットの２で割って（下位１ビットを捨てて）２０Ｈを足す、
００Ｈ  →  ２０Ｈ  →  ３Ｖ振幅でパネルを充放電  →  黒表示、２０Ｈ  →  ３０Ｈ  →  １．５Ｖ振幅でパネルを充放電  →  灰色表示、３ＦＨ  →  ３ＦＨ  →０．４Ｖ振幅でパネルを充電  →  白表示。３万２千色にして、コントラスト低下を実現する。
【０１０９】
スクロール機能は、パネル・エンド・メモリ・ポインタを制御することによって、フレーム・メモリからパネルへ転送するデータを入れ替え、表示上ロールして見えるようにする機能である。専用レジスタによりロール開始行、ロール行幅、ロールスピード／方向を制御できる。
【０１１０】
ネガ・ポジ反転（ｎｅｇａｔｉｖｅ−ｐｏｓｉｔｉｖｅ  ｉｎｖｅｒｓｉｏｎ）機能は、画面上の２点を専用レジスタで指定すると、２点を対角とする長方形の内部がネガ・ポジ反転する機能である。
パネル・エンド・メモリ・ポインタを監視し、指定された範囲内にポインタがある期間は表示メモリの出力を反転させてからＤＡＣへ送る。
【０１１１】
点滅機能は、画面上の２点を専用レジスタで指定すると、２点を対角とする長方形の内部が点滅する機能である。
パネル・エンド・メモリ・ポインタを監視し、指定された範囲内にポインタがある期間は表示メモリの出力と点滅周期カウンタの出力のＡＮＤをＤＡＣへ送る。
【０１１２】
内蔵ＤＣ／ＤＣコンバータ制御機能においては、ＣＰＵから、内蔵ＤＣ／ＤＣコンバータの使用／封印を設定するスイッチ、ＤＣ／ＤＣコンバータの各チャンネルのＯＮ／ＯＦＦスイッチが制御できる。
【０１１３】
内蔵ＬＥＤドライバ制御機能においては、ＣＰＵから、内蔵ＬＥＤドライバの使用／封印を設定するスイッチ、ＬＥＤドライバの電流シンク能力調整（８段階）が設定できる。
【０１１４】
本液晶ドライバには、多数のレジスタとポインタを設け、以上の仕様を実現する。
【０１１５】
本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
第１実施形態では、表示メモリから画素へデータを出力する第１のアクセスは、表示メモリのクロック信号の低レベル期間に行ない、外部制御手段が表示メモリからデータを読出し、及び表示メモリへデータを書き込む第２のアクセスは、表示メモリのクロック信号の高レベル期間に行なうとしたが、第１のアクセスはクロック信号の高レベル期間に、第２のアクセスはクロック信号の低レベル期間に行なうとしてもいい。
また、第２実施形態では、メモリセル毎に一つの電源スイッチトランジスタを設けているが、実際の条件に応じて、メモリの所定領域のメモリセルの電源をまとめて制御してもよい。
【０１１６】
【発明の効果】
本発明によれば、表示メモリの両辺に２系統の読出しポートと１系統の書きこみポートを持たせることにより、通常デュアル・ポートのメモリを使用する場合と比較し大幅にセルサイズを削減でき、配線リソースの削減及び配線分の電力を削減できる。
また、メモリへの表示用アクセスとＣＰＵ用アクセスはメモリのクロック信号の高レベル期間と低レベル期間に割り当てることで、表示の為にＣＰＵの待ち時間を低減できる。
電源を分離してメモリへ駆動電源電圧を供給することで、使用しないメモリセルの領域への電源供給をカットする事で消費電力を削減できる。
【０１１７】
リード・モディファイト・ライト（Ｒｅａｄ  Ｍｏｄｉｆｙ  Ｗｒｉｔｅ）を必要としないビット毎、または、画素毎の書き込み方式により、メモリの動作回数を削減できる。任意の１ピクセルのみのメモリへのデータ書き込みがアクセス１回でできるため、リード・モディファイト・ライトシーケンスが不要となる。画素単位での書き換えも従来に比べ低消費電力である。
【０１１８】
ドライバ回路とメモリ配列との単純なマッピングを可能にした事により、アドレスとディスプレイ画面の画素との対応をとる為の計算が必要なくなり、かつ、いろいろな画素数のドライバ回路への対応が簡単にとれる。画面、メモリのマッピングとラインラッチを対応させ、任意の１ピクセルのみのメモリへのデータ書き込みができ、同一ライン上の任意の複数ピクセルのデータ書き込みがメモリへのアクセス１回で行なうことができ、ＣＰＵ側からアドレスとして表示画面上のＸ、Ｙ座標を指定するだけでよい。
【０１１９】
プロセッサと表示メモリとの間にラインラッチを持たせ、１行表示につき１回の読出しで動作させることで、メモリの動作回数を削減し、これにより、メモリの消費電力を削減できる。
ドライバ回路に内蔵する表示メモリにおいて、表示メモリとＤＡＣの間にＬＣＤパネル画面上の水平方向に１ライン分のデータを保持するのに必要な容量を有するラインラッチを装備し、かつ、１ライン分のビット幅と同じビット幅をライン・ラッチに備えたことによって、画面上の任意の水平方向に１ライン分のデータを一度に読み書きすることができるようになり、メモリのアクセス回数を少なくすることで、消費電力を削減することができる。
メモリに保持している１ライン分のデータを、メモリのクロックに同期して１度に読み書きすることで、１ライン分のデータを保持した後の時間をＣＰＵのアクセスタイムに割くことができるため、画面を早く切り替える必要がある動画表示などにも対応できる。
【０１２０】
ＤＡＣに出力するデータをＲＧＢで時分割して出力できるＲＧＢ  選択回路によって、ラインラッチの出力を１対１でＤＡＣと直結する場合と比較して、ＤＡＣの数を三分の一に減らすことができ、消費電力を削減することができる。
ＤＡＣへ出力するデータのＲＧＢの切り替えを、メモリのクロックに対し非同期で制御できるようにしたことで、ＤＡＣとメモリを別々に制御でき、異なる動作スピードにも対応できる。また、割り込みが入っても読み出し系は、ディスターブされない、また、簡単に入力信号の位相を調整することができる。ＤＡＣのセットリングタイムに合わせタイミングを調整することで、消費電力をしぼることができる。
【図面の簡単な説明】
【図１】本発明に係るディスプレイの全体構成図である。
【図２】本発明の第１実施形態に係る表示メモリのメモリセルの構成図である。
【図３】本発明の第１実施形態に係るドライバ回路の要部の構成図である。
【図４】本発明の第１実施形態に係る表示メモリの動作を示すタイミングチャートである。
【図５】本発明の第２実施形態に係る電源を分割した表示メモリの構成を示す。
【図６】本発明の第３実施形態に係る表示メモリのアドレス配列およびディスプレイ画面上の画素の配列の概略図である。
【図７】本発明の第３実施形態に係る表示メモリへライン単位でへアクセスする構成を示す。
【図８】本発明の第４実施形態に係るビット毎に書き込むことができる表示メモリの要部の構成を示す。
【図９】本発明の第５実施形態に係るドライバ回路のＣＰＵ側の概略回路構成を示す。
【図１０】本発明の第５実施形態に係るドライバ回路のライン単位で書き込む動作のタイミングチャートを示す。
【図１１】本発明の第５実施形態に係るドライバ回路のライン単位で読み出す動作のタイミングチャートを示す。
【図１２】本発明の第６実施形態に係るドライバ回路のピクセル毎に書き込む時の概略回路構成を示す。
【図１３】本発明の第６実施形態に係るドライバ回路において、ピクセルごとに表示メモリへ書き込むことができる構成を示す。
【図１４】本発明の第６実施形態に係る書き込みフラグ信号を用いる表示メモリへ画素ごとに書き込む動作のタイミングチャートを示す。
【図１５】本発明の第７実施形態に係るドライバ回路のディスプレイ画面側の概略回路構成を示す。
【図１６】本発明の第８本実施形態に係るディスプレイの要部の構成を示す。
【図１７】本発明の第８本実施形態に係るディスプレイにおいて、画像データをＲＧＢ時分割するタイミングチャートを示す。
【符号の説明】
１…ディスプレイ、２…ＣＰＵ、３…ドライバ回路、４…ディスプレイ画面、５…走査回路、６…ＣＰＵ  Ｉ／Ｆ、７…表示メモリ、８…ＬＣＤ  Ｉ／Ｆ、９…データラッチ、１０…セレクタ回路、１１…データラッチ、１２…セレクタ回路、１３…ＤＡＣ、２１…メモリセル、２２…表示用センス・アンプ、２３…ＣＰＵ用センス・アンプ、２４、２４ａ、２４ｂ…書き込みドライバ、２５ａ、２５ｂ…ビット線、２６…ワード線、２７ａ、２７ｂ…ＮＭＯＳトランジスタ、２８ａ、２８ｂ…記憶ノード、２９ａ、２９ｂ…ＣＭＯＳインバータ、３４…表示用データバス、３５…ＣＰＵ用データバス、５１ａ、５１ｂ、５１ｃ…メモリセル、５２ａ、５２ｂ…ビット線、５３ａ、５３ｂ、５３ｃ…ワード線、５４ａ、５４ｂ、５４ｃ…Ｎ  ｗｅｌｌ、５５ａ、５５ｂ、５５ｃ…Ｐ  ｗｅｌｌ、５６ａ、５６ｂ、５６ｃ…電源ライン、７１…表示用センス・アンプ、７２…１ライン分のメモリセル、７３…ＣＰＵ用センス・アンプ、７４…ＣＰＵ用書き込みドライバ、８１ａ、８１ｂ…メモリセル、８２…ワードドライバ、８３ａ、８３ｂ…ライトドライバ、８４ａ、８４ｂ…カラムデコーダ、８５…読み出しデータラッチ、８６…画素アドレス・ラッチ、８７…書き込みデータラッチ、８８ａ、８８ｂ、８８ｃ、８８ｄ…ビット線、８９…ワード線、９１…ラインラッチ回路、９２…セレクタ回路、９３…データバス、９４…表示メモリ、１２１…データバス、１２２…ラインラッチ回路、１２３…データバス、１２４…表示メモリ、１２５…データバス、１３１…表示メモリ、１３２…ラインラッチ、１３３…ピクセル、１３４…書き込みフラグ、１４１…表示メモリ、１４２…データラッチ回路、１４３…セレクタ回路、１４４…ＤＡＣ、１４５…データバス、１５０…ディスプレイ画面、１５１…ＲＧＢセレクタ、１５２…ラインラッチ回路、１５３…データバス、１５４…データバス、１５５…表示メモリ、１５６…データバス、１５７…ＤＡＣ、１５８…セレクタ回路、１５９…画素、ＲＣ１、ＲＣ２…ｒｅａｄ  ｃｏｎｔｒｏｌ、ＲＤ１、ＲＤ２…読出しデータ、ＷＣ…ｗｒｉｔｅ  ｃｏｎｔｒｏｌ、ＷＤ…書き込みデータ、Ｔｒ１、Ｔｒ２、Ｔｒ３１…電源スイッチングトランジスタ、ＶＣＴＲ１、ＶＣＴＲ２、ＶＣＴＲ３…ＶＤＤ  ｃｏｎｔｒｏｌｌｅｒ、ＷＲＴ…書き込み信号。
【図１】
0003596507.tif 000002
【図２】
0003596507.tif 000003
【図３】
0003596507.tif 000004
【図４】
0003596507.tif 000005
【図５】
0003596507.tif 000006
【図６】
0003596507.tif 000007
【図７】
0003596507.tif 000008
【図８】
0003596507.tif 000009
【図９】
0003596507.tif 000010
【図１０】
0003596507.tif 000011
【図１１】
0003596507.tif 000012
【図１２】
0003596507.tif 000013
【図１３】
0003596507.tif 000014
【図１４】
0003596507.tif 000015
【図１５】
0003596507.tif 000016
【図１６】
0003596507.tif 000017
【図１７】
0003596507.tif 000018