(57)【特許請求の範囲】
【請求項１】
ａ）半導体基板上にトンネル酸化膜を形成する第1工程と、
ｂ）前記トンネル酸化膜上にフローティングゲート用の導電膜を形成する第2工程と、
ｃ）前記フローティングゲート用の導電膜上に長方形の第1パターンを形成する第3工程と、
ｄ）前記第1パターンをマスクとして前記フローティングゲート用の導電膜を蝕刻することによりフローティングゲート用の導電パターンを形成する第4工程と、
ｅ）前記第1パターン及びフローティングゲート用の導電パターンの側壁に導電性スペーサを形成することにより前記フローティングゲート用の導電パターンと導電性スペーサよりなるその断面が凹状のフローティングゲートを形成する第5工程と、
ｆ）前記フローティングゲートが形成された基板の全面に絶縁物質を塗布した後、前記第1パターンの表面が露出されるまでに蝕刻することにより前記フローティングゲートの間の空間を埋込む埋込層を形成する第6工程と、
ｇ）前記第1パターンを除去する第7工程と、
ｈ）前記第1パターンが除去された後、露出されるフローティングゲートの表面及び前記埋込層上に均一な厚さの層間絶縁膜を形成する第8工程と、
ｉ）前記層間絶縁膜が形成された基板の全面にコントロールゲート用の導電膜を形成する第9工程と、
ｊ）前記コントロールゲート用の導電膜をパタニングすることによりコントロールゲートを形成する第10工程とを具備することを特徴とする凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【請求項２】
前記フローティングゲート用の導電膜及び導電性スペーサは化学気相蒸着法により多結晶シリコン膜を形成することを特徴とする請求項１に記載の凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【請求項３】
前記第1パターンは所定の蝕刻工程に対し、前記フローティングゲート用の導電膜及び導電性スペーサを形成する物質に対した蝕刻選択性の良好な物質で形成することを特徴とする請求項１に記載の凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【請求項４】
前記埋込層は前記第1パターンを形成する物質に対した蝕刻選択性の良好な物質で形成することを特徴とする請求項１に記載の凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【請求項５】
前記フローティングゲート用導電膜及び導電性スペーサは不純物のドーピングされた多結晶シリコンで形成し、前記第1パターンは窒化物で形成し、前記埋込層は酸化物で形成することを特徴とする請求項４に記載の凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【請求項６】
前記コントロールゲート用の導電膜はポリサイド膜で形成することを特徴とする請求項１に記載の凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【請求項７】
ａ）半導体基板上にトンネル酸化膜を形成する第1工程と、
ｂ）前記トンネル酸化膜上にフローティングゲート用の導電膜を形成する第２工程と、
ｃ）前記フローティングゲート用の導電膜上に長方形の第1パターンを形成する第3工程と、
ｄ）前記第1パターンの側壁に導電性スペーサを形成すると同時に前記フローティングゲート用の導電膜を蝕刻することにより前記導電性スペーサと食刻されたフローティングゲート用の導電膜よりなる、その断面が凹状のフローティングゲートを形成する第4工程と、
ｅ）前記フローティングゲートが形成された基板の全面に絶縁物質を塗布した後、前記第1パターンの表面が露出されるまで蝕刻することにより前記フローティングゲートの間の空間を埋込む埋込層を形成する第5工程と、
ｆ）前記第1パターンを除去する第6工程と、
ｇ）前記第1パターンを除去した後、露出されるフローティングゲートの表面及び前記埋込層上に均一な厚さの層間絶縁膜を形成する第7工程と、
ｈ）前記層間絶縁膜が形成された基板の全面にコントロールゲート用の導電膜を形成する第8工程と、
ｉ）前記コントロールゲート用の導電膜をパタニングすることによりコントロールゲートを形成する第9工程とを具備することを特徴とする凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【請求項８】
ａ）半導体基板上に、トンネル酸化膜を形成する第１工程と、
ｂ）前記トンネル酸化膜上にフローティングゲート用の導電膜を形成する第2工程と、
ｃ）前記フローティングゲート用導電膜上に第1絶縁膜を形成する第3工程と、
ｄ）前記第1絶縁膜上に長方形の第1パターンを形成する第4工程と、
ｅ）前記第1パターンが形成された基板の全面に均一な厚さを有する第2絶縁膜を形成した後、これを異方性蝕刻して前記第1パターンの側壁に第2絶縁膜スペーサを形成すると同時に前記第1絶縁膜を蝕刻することにより前記第2絶縁膜スペーサと食刻された第1絶縁膜よりなる保護膜を形成する第5工程と、
ｆ）前記第2絶縁膜スペーサの側壁に導電性スペーサを形成すると同時に前記フローティングゲート用の導電膜を蝕刻することにより前記導電性スペーサと食刻されたフローティングゲート用の導電膜よりなる、その断面が凹状のフローティングゲートを形成する第6工程と、
ｇ）前記フローティングゲートが形成された基板の全面に絶縁物質を塗布した後、前記第1パターンの表面が露出されるまで蝕刻することにより前記フローティングゲートの間の空間を埋込む埋込層を形成する第7工程と、
ｈ）前記第1パターンを除去する第8工程と、
ｉ）前記保護膜を除去する第9工程と、
ｊ）前記フローティングゲートの表面及び前記埋込層上に均一な厚さの層間絶縁膜を形成する第10工程と、
ｋ）前記層間絶縁膜が形成された基板の全面にコントロールゲート用の導電膜を形成する第11工程と、
ｌ）前記コントロールゲート用の導電膜をパタニングすることによりコントロールゲートを形成する第12工程とを具備することを特徴とする凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【請求項９】
前記保護膜は、前記第1パターン及びフローティングゲートを形成する物質に対した蝕刻選択性の良好な物質で各々形成することを特徴とする請求項８に記載の凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【請求項１０】
前記フローティングゲートは多結晶シリコンで形成し、前記第1パターンは窒化物で形成し、前記保護膜は酸化物で形成することを特徴とする請求項９に記載の凹状のフローティングゲートを具備した不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子及び製造方法に係り、特にフローティングゲートとコントロールゲートとが積層されたセル構造を有するＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）やフラッシュＥＥＰＲＯＭ（ｆｌａｓｈ  ＥＥＰＲＯＭ）のような不揮発性メモリ素子及びその製造方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭのような不揮発性メモリ素子はソースとドレインとが形成された半導体基板上にデータを保存するフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）と電圧を印加するコントロールゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）とで構成されたメモリセルよりなる。
図１は、一般的なＥＥＰＲＯＭを示した断面図であって、（Ａ）はワードライン方向への断面図であり、（Ｂ）はビットライン方向への断面図である。
【０００３】
図１を参照すれば、半導体基板１０上に複数個の活性領域とフィールド領域とが順次に相互平行に配列され、この活性領域の半導体基板上には、トンネル酸化膜１６が形成されており、このフィールド領域の半導体基板には、活性領域の間を絶縁させるための素子分離膜１２が形成されている。この素子分離膜１２の下部には、素子分離特性を強化するためのチャンネルストップ層１４が形成されている。
【０００４】
前記トンネル酸化膜１６上には、素子分離膜の縁部の縁部を覆うようにパタニングされた正方形のフローティングゲート１８が形成されており、その上には通常ＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）よりなる層間絶縁膜２２が形成されており、この層間絶縁膜２２上には前記フローティングゲート１８のワードライン方向の側壁を取囲んでワードライン方向に長棒状で形成されたコントロールゲート２４が形成されている。また、ソース及びドレイン２０は、隣接する単位セルトランジスタの前記フローティングゲートの間の半導体基板に形成されている。
【０００５】
前述した一般的なＥＥＰＲＯＭをワードライン方向から見ると、トンネル酸化膜１６、各セル単位に分離されたフローティングゲート１８、このフローティングゲートを覆う層間絶縁膜２２及びワードライン方向に形成されているフローティングゲート１８を同時に覆うように形成されたコントロールゲート２４が順次に形成されている形であり、ビットライン方向に見ると、トンネル酸化膜１６、フローティングゲート１８、層間絶縁膜２２及びコントロールゲート２４が順次に積層された構造が各セル単位に分離されている形である。
【０００６】
図２（Ａ）及び図２（Ｂ）は、前記ＥＥＰＲＯＭの製造に用いられる工程順序別レイアウト図である。
図２（Ａ）において、点線で囲まれた領域は、半導体基板の活性領域を形成するための第１マスクパターンＰ１であり、斜線領域はフローティングゲートの形成のための第２マスクパターンＰ２であり、図２（Ｂ）において実線で示された領域は、コントロールゲートの形成のための第３マスクパターンＰ３である。
説明の便宜上、前記図２（Ａ）からＩＩＩ−ＩＩＩ線の方向はワードライン方向と称し、ＩＩＩ’−ＩＩＩ’線の方向はビットライン方向と称する。
図２（Ａ）を参照すれば、第２マスクパターンＰ２のフローティングゲートは、活性領域（第１マスクパターンＰ１の領域）だけでなくフィールド領域（隣接した単位セルトランジスタの第１マスクパターンの間の領域）の縁部までに拡張されていることがわかる。
【０００７】
図３（Ａ）及び図３（Ｂ）は、各々前記図２（Ａ）のＩＩＩ−ＩＩＩ線及びＩＩＩ’−ＩＩＩ’線を切って見た断面図であり、図４（Ａ）及び図４（Ｂ）は各々前記図２（Ｂ）のＩＶ−ＩＶ線及びＩＶ’−ＩＶ’線を切って見た断面図である。
まず、図３（Ａ）及び図３（Ｂ）を参照すれば、Ｐ形半導体基板１０にＮ形及びＰ形ウェル（図示せず）を順次に形成し、活性領域とフィールド領域とを区分するためにフィールドイオン注入とＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）やＳＥＰＯＸ（ＳＥｌｅｃｔｉｖｉｔｙ  Ｐｏｌｙｓｉｌｉｃｏｎ  ＯＸｉｄａｔｉｏｎ）のような通常の素子分離法でチャンネルストップ層１４及び素子分離膜１２を各々形成する。次いで、活性領域の半導体基板上にトンネル酸化膜１６を形成し、フローティングゲート用多結晶シリコンを、通常の化学気相蒸着法（ＣＶＤ）で蒸着させた後、図２の第２マスクパターンＰ２を用いた写真蝕刻工程でビットライン方向に長棒状のフローティングゲートパターン１７を形成する。
【０００８】
引続き、図４（Ａ）及び図４Ｂを参照すれば、フローティングゲートパターン１７を有する半導体基板の全面に、ＯＮＯよりなる層間絶縁膜２２を形成し、その上にコントロールゲート用として多結晶シリコンとポリサイドを順次に蒸着させた後、図２の第３マスクパターンＰ３を用いた写真蝕刻工程で前記コントロールゲート用ポリサイド膜と多結晶シリコン、層間絶縁膜２２及びフローティングゲートパターン１７を順次に蝕刻（セルフアライン蝕刻工程）することにより、各セル単位に分離されたフローティングゲート１８、このフローティングゲート１８上に形成された層間絶縁膜２２及びワードライン方向に長棒状で形成されたコントロールゲート２４を形成する。
ソース及びドレイン２０は、フローティングゲート１８及びコントロール２４を形成した後、不純物イオンを注入して形成する。
【０００９】
前記のようなＥＥＰＲＯＭは、ドレインやバルク領域（即ち、半導体基板）からフローティングゲートに電子のトンネリングにより記憶データがプログラムされ、前記フローティングゲートからドレインやバルク領域に電子のトンネリングにより、記憶データが消去（ｅｒａｓｅ）される。
以下、前記ＥＥＰＲＯＭのプログラム及び消去動作を図１に基づき具体的に説明すれば次の通りである。
【００１０】
まず、プログラム動作は、コントロールゲート２４には、１８Ｖほどの高電圧を印加し、ドレイン２０は、接地させ、ソース２０は、フローティングさせてドレイン２０からフローティングゲート１８への電子トンネリングを行わせたり、やコントロールゲート２４に１８Ｖほどの高電圧を印加し、バルク領域は接地させてバルク領域からフローティングゲート１８へのトンネリングを発生させ、前記フローティングゲート１８内に電子を充電することにより行われる。
【００１１】
次いで、データの消去動作は、前記ドレイン２０には１８Ｖほどの高電圧を印加し、コントロールゲート２４は接地させ、ソース２０はフローティングさせることにより、フローティングゲート１８からドレイン２０に電子トンネリングを発生させたり、バルク領域には、１８Ｖほどの高電圧を印加し、コントロールゲート２４は接地させることにより、フローティングゲート１８からバルク領域に電子トンネリングを発生させて、フローティングゲート１８に充電された電子を、ドレイン２０またはバルク領域に抜出させることにより行われる。
【００１２】
この際、フローティングゲート１８に誘導される電圧は、フローティングゲート１８とコントロールゲート２４との間のキャパシタンスとフローティングゲート１８と半導体基板１０との間のキャパシタンスの比（カップリング比：ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）により決定される。
ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭのような不揮発性メモリ素子は、前述したようにプログラム動作時、高電圧が印加されるため活性領域間の素子分離特性が素子の信頼度の決定に重要な要素となる。
【００１３】
素子分離特性を決定する要素としては、素子分離膜の厚さと幅、素子分離膜の下部に形成されるチャンネルストップ層の不純物濃度及びプログラム時に供給される電圧の大きさ等が挙げられるが、素子の高集積化のためには、活性領域間の素子分離間隔を縮少する必要があるので、分離特性の改善のために、間隔を大きくしなければならないということは、高集積化にとって重大な制限要素となっている。
【００１４】
また、素子の素子分離特性を強化するための、別の１つの方法として、素子分離膜を厚くすることが考えられるが、集積化が加速されることによりフィールド領域の幅はむしろ縮まる方向であるため、縮まったフィールド領域で成長可能な素子分離膜の厚さを増加させることには限界がある。他の方法としては、素子分離用チャンネルストップ層の不純物濃度を増加させる方法があるが、これはソース、ドレイン層と、チャンネルストップ層とが接する地点でのブレークダウン（ｂｒｅａｋ  ｄｏｗｎ）特性が弱くなり、また、後続の熱処理工程によりチャンネルストップ層がセル活性領域にまで広がってセル活性領域の幅を減少させ、セル電流を低下させるという問題点が発生する。
【００１５】
素子の素子分離特性を強化するためのさらに他の方法として、セルの動作電圧、即ちコントロールゲートに印加される電圧を低める方法がある。これは、フローティングゲートとコントロールゲートとの間のキャパシタンスＣ１とフローティングゲートと半導体基板との間のキャパシタンスＣ２により決定されるカップリング比Ｃ１／Ｃ２の増加と共にコントロールゲートに印加された電圧がフローティングゲートに誘導される比率を増加させ、トンネル酸化膜の両端に誘導される電圧をコントロールゲートの低くなった電圧とは別に一定に保ち、半導体基板やドレインからフローティングゲートに注入される電子トンネリング特性を変わらなくすることにより、さらに低いプログラム電圧でもプログラム可能なセルを具現しうるのでフィールド領域のフィールド絶縁電圧を低めうる。
【００１６】
前記カップリング比を増加させるための方法のうち一つとしてフローティングゲートとコントロールゲートとの間の層間絶縁膜の誘電率を増加させる方法があるが、これは新たな誘電膜質の開発が必要なのでその適用が難しく、他に層間絶縁膜を薄くする方法があるが、これはプログラムと消去動作時コントロールゲートとフローティングゲートとの間の素子分離特性を保つべきであるという課題とのトレードオフであるため、スケールダウン（ｓｃａｌｅ  ｄｏｗｎ）に限界がある。
【００１７】
従って、セル構造の変更により、フローティングゲートとコントロールゲートとの間のキャパシタンスを増加させて前記カップリング比を高める方法が最近に多く研究されている。
フローティングゲートとコントロールゲートとの間のキャパシタンスを増加させるために、前述した一般的な不揮発性メモリ素子の場合、フローティングゲートを活性領域の両側のフィールド領域にまで拡張してコントロールゲートと重なるフローティングゲートの上部の面積を増加させたり、フローティングゲートの厚さを増加させてワードライン方向にコントロールゲートにより取囲まれるフローティングゲートの両端面の面積を増加させる方法が利用されている。しかし、このような方法等は、素子の集積度を徐々に増加させると、セルの大きさは減少するから、フローティングゲートの間の間隔を縮めるに（即ち、フローティングゲートの面積を拡張させるに）限界があり、フローティングゲートの厚さを増加させるとセルとセルとの間の横縦比の増加に因してフローティングゲート形成のための蝕刻工程だけでなく後続段階のコントロールゲートの形成のためのセルフアラインの蝕刻工程に問題が発生する。
【００１８】
図５（Ａ）及び図５（Ｂ）と図６とは、フローティングゲートとコントロールゲートとの間のキャパシタンスを増加させるためにフローティングゲートを素子分離膜まで拡張したりフローティングゲートを厚くしたりすると発生する問題点を説明するためのものであって、図２（Ｂ）のＶ−Ｖ線に沿って見た断面図である。
【００１９】
図５（Ａ）及び図５（Ｂ）を参照すれば、フローティングゲートパターンを形成するための蝕刻工程において、側面のプロファイルを完全な垂直に形成しにくいため、フローティングゲートパターン１７ａ、１７ｂのプロファイルは傾く、このような傾斜により、コントロールゲートと半導体基板との間の積層された複数の膜を１枚のマスクとして蝕刻するセルフアライン蝕刻工程時、棒状でフローティングゲートパターンの側面部に形成されたＯＮＯ膜質は異方性蝕刻で全てを除去することはできず、かかる蝕刻されないＯＮＯ膜の下に残留するポリシリコン（コントロールゲートあるいはフローティングゲート）はシャドーイング（ｓｈａｄｏｗｉｎｇ）効果に起因して、蝕刻が難しくなり、ポリシリコンの残留物が発生することになる。
【００２０】
このような残留物は、コントロールゲートとコントロールゲートとの間を短絡させてメモリ素子の不良を発生させる原因となるため、図６に示されたように、蝕刻過多となって前記残留物を除去するが、このような蝕刻過多により、素子分離膜１２が薄くなり活性領域間の素子分離特性を弱くする。
【００２１】
【発明が解決しようとする課題】
本発明の目的は、フィールド領域の減少（スケールダウン）にも拘らず厚い素子分離膜が形成でき、カップリング比を増加させることによりセルの動作電圧を低めてフィールド領域の絶縁負担を軽減しうる不揮発性メモリ素子を提供するにある。
本発明の他の目的は、前記のような不揮発性メモリ素子を製造するに最適の製造方法を提供するにある。
【００２２】
【課題を解決するための手段】
前記目的を達成するための本発明による不揮発性メモリ素子は、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成され、その断面がいずれの方向でも凹状のフローティングゲートと、前記フローティングゲートの間の空間を埋込む形で形成された埋込層と、前記フローティングゲートの表面と前記埋込層の表面とを均一な厚さで覆う層間絶縁膜と、前記層間絶縁膜上に形成されたコントロールゲートとを具備することを特徴とする。
【００２３】
この際、前記フローティングゲートは、各々ワードラインとビットラインとが重なる所に位置し、フィールド領域の素子分離膜の縁部を覆うように形成することが望ましい。
前記他の目的を達成するための不揮発性メモリ素子の製造方法は、半導体基板上にトンネル酸化膜を形成する第１工程と、前記トンネル酸化膜上にフローティングゲート用の導電膜を形成する第２工程と、前記フローティングゲート用の導電膜上に長方形の第１パターンを形成する第３工程と、前記第１パターンをマスクとして前記フローティングゲート用の導電膜を蝕刻することによりフローティングゲート用の導電パターンを形成する第４工程と、前記第１パターン及びフローティングゲート用の導電パターンの側壁に導電性スペーサを形成することにより前記フローティングゲート用の導電パターンと導電性スペーサよりなるその断面が凹状のフローティングゲートを形成する第５工程と、前記フローティングゲートが形成された基板の全面に絶縁物質を塗布した後、前記第１パターンの表面が露出されるまでに蝕刻することにより前記フローティングゲートの間の空間を埋込む埋込層を形成する第６工程と、前記第１パターンを除去する第７工程と、前記第１パターンが除去された後、露出されるフローティングゲートの表面及び前記埋込層上に均一な厚さの層間絶縁膜を形成する第８工程と、前記層間絶縁膜が形成された基板の全面にコントロールゲート用の導電膜を形成する第９工程と、前記コントロールゲート用の導電膜をパタニングすることによりコントロールゲートを形成する第１０工程とを具備することを特徴とする。
【００２４】
この際、前記フローティングゲート用の導電膜及び導電性スペーサは化学気相蒸着法により多結晶シリコン膜を形成することが望ましい。
前記第１パターンは所定の蝕刻工程に対し、前記フローティングゲート用の導電膜及び導電性スペーサを形成する物質に対した蝕刻選択性の良好な物質で形成し、前記埋込層は前記第１パターンを形成する物質に対した蝕刻選択性の良好な物質、例えば前記フローティングゲート用導電膜及び導電性スペーサは不純物のドーピングされた多結晶シリコンで形成し、前記第１パターンは窒化物で形成し、前記埋込層は酸化物で形成することが望ましい。
また、前記コントロールゲート用の導電膜はポリサイド膜で形成することが望ましい。
【００２５】
前記他の目的を達成するための本発明による不揮発性メモリ素子の製造方法は、半導体基板上にトンネル酸化膜を形成する第１工程と、前記トンネル酸化膜上にフローティングゲート用の導電膜を形成する第２工程と、前記フローティングゲート用の導電膜上に長方形の第１パターンを形成する第３工程と、前記第１パターンの側壁に導電性スペーサを形成すると同時に前記フローティングゲート用の導電膜を蝕刻することにより前記導電性スペーサと食刻されたフローティングゲート用の導電膜よりなる、その断面が凹状のフローティングゲートを形成する第４工程と、前記フローティングゲートが形成された基板の全面に絶縁物質を塗布した後、前記第１パターンの表面が露出されるまで蝕刻することにより前記フローティングゲートの間の空間を埋込む埋込層を形成する第５工程と、前記第１パターンを除去する第６工程と、前記第１パターンを除去した後、露出されるフローティングゲートの表面及び前記埋込層上に均一な厚さの層間絶縁膜を形成する第７工程と、前記層間絶縁膜が形成された基板の全面にコントロールゲート用の導電膜を形成する第８工程と、前記コントロールゲート用の導電膜をパタニングすることによりコントロールゲートを形成する第９工程とを具備することを特徴とする。
【００２６】
前記他の目的を達成するための本発明による不揮発性メモリ素子の製造方法は、半導体基板上にトンネル酸化膜を形成する第１工程と、前記トンネル酸化膜上にフローティングゲート用の導電膜を形成する第２工程と、前記フローティングゲート用導電膜上に第１絶縁膜を形成する第３工程と、前記第１絶縁膜上に長方形の第１パターンを形成する第４工程と、前記第１パターンが形成された基板の全面に均一な厚さを有する第２絶縁膜を形成した後、これを異方性蝕刻して前記第１パターンの側壁に第２絶縁膜スペーサを形成すると同時に前記第１絶縁膜を蝕刻することにより前記第２絶縁膜スペーサと蝕刻された第１絶縁膜よりなる保護膜を形成する第５工程と、前記第２絶縁膜スペーサの側壁に導電性スペーサを形成すると同時に前記フローティングゲート用の導電膜を蝕刻することにより前記導電性スペーサと食刻されたフローティングゲート用の導電膜よりなる、その断面が凹状のフローティングゲートを形成する第６工程と、前記フローティングゲートが形成された基板の全面に絶縁物質を塗布した後、前記第１パターンの表面が露出されるまで蝕刻することにより前記フローティングゲートの間の空間を埋込む埋込層を形成する第７工程と、前記第１パターンを除去する第８工程と、前記保護膜を除去する第９工程と、前記フローティングゲートの表面及び前記埋込層上に均一な厚さの層間絶縁膜を形成する第１０工程と、前記層間絶縁膜が形成された基板の全面にコントロールゲート用の導電膜を形成する第１１工程と、前記コントロールゲート用の導電膜をパタニングすることによりコントロールゲートを形成する第１２工程とを具備することを特徴とする。
【００２７】
前記保護膜は、前記第１パターン及びフローティングゲートを形成する物質に対した蝕刻選択性の良好な物質で各々形成することが望ましく、前記フローティングゲートは多結晶シリコンで形成し、前記第１パターンは窒化物で形成し、前記保護膜は酸化物で形成する。
【００２８】
【発明の実施の形態】
図７（Ａ）及び図７（Ｂ）は、本発明の一実施の形態により製造された不揮発性メモリ素子の断面図であって、図７（Ａ）はワードライン方向の断面を示し、図７（Ｂ）はビットライン方向の断面を示す。
本発明による不揮発性メモリ素子は、半導体基板３０上に形成されたトンネル酸化膜４０、前記トンネル酸化膜４０上に形成され、その断面が何れの方向でも凹状のフローティングゲート５０、前記フローティングゲート５０の間の空間を埋込む絶縁物質よりなる埋込層４８、前記フローティングゲート５０の表面と前記埋込層４８の表面を均一な厚さで覆う層間絶縁膜５２及び前記層間絶縁膜５２上で前記凹状のフローティングゲート５０を埋込むと同時にワードライン方向に長棒状に形成されたコントロールゲート５８で構成されている。
【００２９】
この時、前記フローティングゲート５０はワードライン（即ち、コントロールゲート５８）とビットライン（図示せず）が重なる所で各セル単位で隔離されるように配置され、前記コントロールゲート５８は導電率を高めるため多結晶シリコン膜５４とシリサイド膜５６が積層された形で形成されている。
従って、本発明による不揮発性メモリ素子によれば、第１に、フローティングゲート５０を凹状に形成し、このフローティングゲート５０の凹状の中央部の四面側壁をコントロールゲート５８と接触させることにより、従来よりフローティングゲート５０とコントロールゲート５８との間のキャパシタンスを増加させ、カップリング比を向上させうるためフィールド領域の絶縁負担（コントロールゲート５８に印加される電圧を従来より低めうるので）を減らせ、第２に、素子分離膜３６上に所定の厚さの絶縁物質よりなる埋込層４８を形成することにより活性領域間の素子分離特性を強化しうる。
【００３０】
特に、前記カップリング比は、凹状のフローティングゲート５０の四面側壁の高さを増加させることによりさらに向上させうるのでフィールド領域の絶縁負担を従来よりさらに減らしうる。
図８乃至図１４は、本発明の一実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するために示した断面図であって、各図の（Ａ）及び（Ｂ）は各々ワードライン方向及びビットライン方向の断面である。
【００３１】
まず、図８（Ａ）及び図８（Ｂ）を参照すれば、Ｐ形半導体基板３０に写真とイオン注入技術及び高温熱処理技術を用いてＮ形ウェル３２及びＰ形ウェル３４を順次に形成した後、素子間素子分離特性を強化させるためにフィールド領域の半導体基板に、例えばホウ素（Ｂ）のようなＰ形不純物を高濃度にイオン注入し、チャンネルストップ層の形成のための注入層（図示せず）を形成した後、部分酸化法（ＬＯＣＯＳ）のような素子分離法を用い、例えば３、０００オングストロームÅ〜４、０００オングストロームほどの素子分離膜３６を形成する。この際、前記注入層が前記素子分離膜３６の形成時に提供される熱により半導体基板の内部に拡散されて前記素子分離膜３６の下部にチャンネルストップ層３８を形成する。
【００３２】
次いで、前記素子分離膜３６の形成時に使われた膜を除去した後、露出された半導体基板の全面に、例えば酸化膜または窒化膜を７０オングストローム〜１００オングストロームほどに蒸着してトンネル酸化膜４０を形成し、連続に化学気相蒸着法（ＣＶＤ）で多結晶シリコン膜を、例えば１、０００オングストローム〜３、０００オングストロームの厚さで蒸着した後、燐を多量含むＰＯＣｌ３を蒸着して前記多結晶シリコン膜内に不純物イオンをドーピングすることによりフローティングゲート用の導電層を形成する。
【００３３】
引続き、前記フローティングゲート用の導電層上に所定の蝕刻工程に対し、前記フローティングゲート用の導電層との蝕刻選択性の良好な物質、例えば窒化物を３、０００オングストローム〜５、０００オングストロームの厚さで形成し、これを各セル単位に限定されるように長方形にパタニングして第１パターン４４を形成した後、引続き前記フローティングゲート用の導電層を蝕刻することにより長方形のフローティングゲート用の導電パターン４２を形成する。
【００３４】
この際、前記チャンネルストップ層３８は、素子分離膜３６を形成する前に不純物イオンを注入して形成する以外に、素子分離膜３６を形成した後、この素子分離膜３６を通過するほどの注入エネルギーとして不純物イオンを注入する工程により形成することもできる。また、前記多結晶シリコン膜内に不純物をドーピングする工程はＰＯＣｌ３を蒸着して行う以外に、燐または砒素イオンを前記多結晶シリコン膜内に直接注入して行なうこともできる。
【００３５】
図９（Ａ）及び図９（Ｂ）を参照すれば、前記第１パターン４４が形成された基板の全面に、例えば化学気相蒸着法（ＣＶＤ）で多結晶シリコン膜を１、０００オングストローム〜２、０００オングストロームの厚さに形成した後、これを前記素子分離膜３６及び第１パターン４４が露出されるまで異方性蝕刻することにより、前記第１パターン４４の側壁にフローティングゲートの形成のための導電性スペーサ４６を形成する。前記フローティングゲート用の導電パターン４２と前記導電性スペーサ４６は相互連結されており、フローティングゲート５０を構成する。この時、前記フローティングゲート５０は、ワードライン方向及びビットライン方向における断面が凹状で形成される。
【００３６】
次いで、前記素子分離膜３６を通過しないほどのエネルギーでＮ形不純物イオンを注入することにより露出された半導体基板にソース及びドレイン４７を形成する。  この時、前記多結晶シリコン膜には、図８の説明のように、燐または砒素を直接イオン注入することにより不純物が注入されうる。
図１０（Ａ）及び図１０（Ｂ）を参照すれば、フローティングゲート５０が形成された基板の全面に、所定の蝕刻工程に対し、前記第１パターンとの蝕刻選択性の良好な物質、例えば酸化物を化学気相蒸着法で４、０００オングストローム〜６、０００オングストロームの厚さに蒸着した後、前記第１パターン４４の表面が完全に露出されるまでこれを蝕刻することにより前記フローティングゲート５０との間の空間を完全に埋込む埋込層４８を形成する。
【００３７】
前記酸化物の蒸着厚さは前記フローティングゲート５０とフローティングゲートとの間の幅により調整されうるが、前記フローティングゲート５０の間の空間が完全に埋込まれるほどの厚さで蒸着されることが望ましい。
図１１（Ａ）及び図１１（Ｂ）は、前記第１パターン（図１０の４４）を湿式蝕刻液で除去した後の断面図であって、前記湿式蝕刻により凹状の前記フローティングゲート５０の側壁は全て露出される。
【００３８】
図１２（Ａ）及び図１２（Ｂ）を参照すれば、露出されたフローティングゲート５０の表面及び埋込層４８の表面上に、例えば８０オングストロームほどの厚さの熱酸化膜と、１００オングストローム〜２００オングストロームの厚さの窒化膜を積層した後、この窒化膜の表面を熱酸化させて酸化膜を形成することにより、等化酸化膜の厚さが１５０オングストローム〜２００オングストロームほどの層間絶縁膜５２を形成する。
【００３９】
図１３（Ａ）及び図１３（Ｂ）を参照すれば、前記層間絶縁膜５２上に、例えば多結晶シリコン膜を化学気相蒸着法で２、０００オングストローム〜３、０００オングストロームの厚さに形成した後、コントロールゲートの導電率を高めるために金属化合物のシリサイド層を、例えば１、０００オングストローム〜２、０００オングストロームの厚さに積層することにより多結晶シリコン膜とシリサイド層とが積層された形（即ち、ポリサイド構造（ｐｏｌｙｃｉｄｅ  ｓｔｒｕｃｔｕｒｅ）のコントロールゲート（即ち、ワードライン）の形成のための導電層を形成する。
この時、前記多結晶シリコン膜内に不純物イオンを注入する工程は図８の説明と同一である。
【００４０】
図１４（Ａ）及び図１４（Ｂ）を参照すれば、写真蝕刻工程で前記多結晶シリコン膜とシリサイド層とをパタニングすることによりワードライン方向には（図１４（Ａ）参照）各セルのフローティングゲート５０と重なる長棒状であり、ビットライン方向には（図１４（Ｂ）参照）各セル単位に分離されるコントロールゲート５８を形成する。
図１５及び図１６は、本発明の他の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するために示した断面図であって、前記図８乃至図１４と同一な部材符号は同一な部分を意味する。
【００４１】
前記図８で説明したような技術でフローティングゲート用の導電層４１を形成した後、前記フローティングゲート用の導電層４１上に、所定の蝕刻工程に対し、前記フローティングゲート用の導電層４１との蝕刻選択性の良好な物質、例えば窒化物を３、０００オングストローム〜５、０００オングストロームの厚さで形成し、これを各セル単位に限定されるように長方形にパタニングして第１パターン４４を形成する（図１５（Ａ）及び図１５（Ｂ））。
【００４２】
次いで、前記第１パターン４４が形成された基板の全面に、例えば化学気相蒸着法（ＣＶＤ）で多結晶シリコン膜を１、０００オングストローム〜２、０００オングストロームの厚さに蒸着して導電性スペーサの形成のための導電層を形成した後、前記素子分離膜３６及び第１パターン４４が露出されるまでに前記導電性スペーサの形成のための導電層及びフローティングゲート用の導電層を異方性蝕刻することにより長方形のフローティングゲート用の導電パターン４２と前記第１パターン４４の側壁に形成され、前記フローティングゲート用の導電パターン４２と連結された円筒形の導電性スペーサ４５で構成され、ワードライン方向及びビットライン方向における断面が凹状のフローティングゲート５１を形成する。
【００４３】
引続き、前記素子分離膜３６を通過しないほどのエネルギーでＮ形不純物イオンを注入することにより露出された半導体基板にソース及びドレイン４７を形成する（図１６（Ａ）及び図１６（Ｂ））。
以降、埋込層、層間絶縁膜及びコントロールゲートを形成する工程は前記図１０乃至図１４に記述されたようである。
【００４４】
図１７乃至図２２は本発明のさらに他の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するために示した断面図であって、前記図８乃至図１４と同一な部材符号は同一な部分を意味する。
図１７（Ａ）及び図１７（Ｂ）を参照すれば、前記図８で説明したような技術でフローティングゲート用の導電層４１を形成した後、所定の蝕刻工程に対し、前記フローティングゲート用の導電層４１及び以降に形成される第１パターン形成膜との蝕刻選択性の良好な物質、例えば酸化物を２００オングストローム〜５００オングストロームの厚さに化学気相蒸着法で蒸着して第１保護膜６０を形成した後、前記第１保護膜６０上に所定の蝕刻工程に対し、前記第１保護膜及び以降に形成される埋込層との蝕刻選択性の良好な物質例えば窒化物を３、０００オングストローム〜５、０００オングストロームの厚さに形成することにより第１パターン形成膜４３を形成する。
【００４５】
図１８（Ａ）及び図１８（Ｂ）を参照すれば、各セル単位に限定されるように前記第１パターン形成膜４３と第１保護膜とをパタニングして長方形の第１パターン４４及び第１保護膜パターン６１を形成した後、前記第１パターン４４及び第１保護膜パターン６１が形成された基板の全面に前記第１保護膜を構成する物質と同一な物質、例えば酸化物を再び２００オングストローム〜５００オングストロームの厚さに化学気相蒸着法で蒸着して第２保護膜を形成した後、これを異方性食蝕することにより前記第１パターン４４の側壁に第２保護膜よりなるスペーサ６２を形成する。この際、前記第１保護膜パターン６１と第２保護膜よりなるスペーサ６２を通称して保護膜６３と称する。
【００４６】
図１９（Ａ）及び図１９（Ｂ）を参照すれば、前記第１パターン４４及び保護膜６３が形成された基板の全面に、例えば化学気相蒸着法（ＣＶＤ）で多結晶シリコン膜を１、０００オングストローム〜２、０００オングストロームの厚さに蒸着して導電性スペーサの形成のための導電層を形成した後、前記素子分離膜３６及び第１パターン４４が露出されるまでに前記導電性スペーサの形成のための導電層及びフローティングゲート用の導電層を異方性蝕刻することにより長方形のフローティングゲート用の導電パターン４２と前記第１パターン４４の側壁に形成されて前記フローティングゲート用の導電パターン４２と連結された円筒形の導電性スペーサ４５で構成され、ワードライン方向及びビットライン方向での断面が凹状のフローティングゲート５１を形成する。
次いで、前記素子分離膜３６を通過しないほどのエネルギーでＮ形不純物イオンを注入することにより露出された半導体基板にソース及びドレイン４７を形成する
。
【００４７】
図２０（Ａ）及び図２０（Ｂ）を参照すれば、フローティングゲート５１が形成された基板の全面に、所定の蝕刻工程に対し、前記第１パターンとの蝕刻選択性の良好な物質、例えば酸化物を化学気相蒸着法で４、０００オングストローム〜６、０００オングストロームの厚さに蒸着した後、前記第１パターン４４の表面が完全に露出されるまでにこれを蝕刻することにより前記フローティングゲート５１の間の空間を完全に埋込む埋込層４８を形成する。
【００４８】
この時、前記酸化物の蒸着厚さは前記フローティングゲート５１とフローティングゲート５１の間の幅により調整されうるが、前記フローティングゲート５１の間の空間が完全に埋込まれるほどの厚さに蒸着されることが望ましい。
図２１（Ａ）及び図２１（Ｂ）は前記第１パターン（図２０（Ａ）、（Ｂ）の４４）を湿式蝕刻液で除去した後、引続き保護膜（図２０（Ａ）、（Ｂ）の６１）を湿式蝕刻として除去した後の断面図であって、前記湿式蝕刻により凹状の前記フローティングゲート５０の側壁は全て露出される。
【００４９】
前記第１パターンは、通常燐酸のような湿式蝕刻液を使用して除去するが、このような湿式蝕刻時、フローティングゲート５０が前記湿式蝕刻液に露出され、その表面が損傷されたり、第１パターンの残留物が完全に除去されなく、フローティングゲートの表面に残って膜質を低下させることによりプログラム動作や消去動作のための高電圧の印加時、漏れ電流特性が弱くなる問題点が発生する。従って、本実施例では、フローティングゲート５０の四面壁に保護膜を形成して前記第１パターンの除去時にフローティングゲート５０を保護させることにより前記のような漏れ電流の問題が発生しない。
【００５０】
図２２（Ａ）及び図２２（Ｂ）を参照すれば、露出されたフローティングゲート５０の表面及び埋込層４８の表面上に、例えば８０Åほどの厚さの熱酸化膜と、１００オングストローム〜２００オングストロームの厚さの窒化膜を積層した後、この窒化膜の表面を熱酸化させ、酸化膜を形成することにより等値酸化膜の厚さが１５０オングストローム〜２００オングストロームの層間絶縁膜５２を形成する。
【００５１】
【発明の効果】
本発明による不揮発性メモリ素子及びその製造方法によれば、第１、フローティングゲートを凹状の断面を有するように形成してコントロールゲートとフローティングゲートとの間のキャパシタンスを増加（カップリング比増加）させることによりプログラムまたは消去時に印加される電圧を従来より低めてフィールド領域の絶縁負担を減らしうる。
【００５２】
プログラム及び消去電圧を低くする場合、プログラム電圧を生成したり、生成されたプログラム電圧をセルのコントロールゲートに伝達するためのロジック回路を構成するトランジスタ及びキャパシタの動作電圧が低くなってトランジスタゲート酸化膜やキャパシタを構成する酸化膜の破壊電圧やトランジスタのジャンクションブレイクダウン電圧が改善される。
【００５３】
第２に、フローティングゲートの間の空間を埋込層で埋込み、セル間の分離のための分離膜の厚さを増加させる効果を得ることによりフィールド領域の素子分離特性を強化させうる。即ち、活性領域間の絶縁のために従来には素子分離膜のみを使用したが、本発明では素子分離膜だけでなく埋込層も使用するので、つまりセル間の分離のための分離膜の厚さを増加させうる。
このような、分離膜の厚さ増加効果はフィールド領域をスケールダウンさせ、セルアレーの全体的な面積を縮めることにより素子の集積度を増加させうる。
【００５４】
第３に、フローティングゲートを完全に形成した後、コントロールゲートを形成するので、従来のセルフアライン蝕刻工程時に問題となった素子分離膜上の導電性残留物の問題が発生しないので、これによる不良発生を防止しうる。
【００５５】
第４に、第１パターンの厚さを調整することによりフローティングゲートとコントロールゲートとの間のキャパシタンスを増加させうるので効率よくカップリング比を増加させうる。
本発明は前記実施の形態に限定されなく、多くの変形が本発明の技術的思想内で当分野で通常の知識を有するものにより可能であることは明白である。
【図面の簡単な説明】
【図１】一般的なＥＥＰＲＯＭを示した断面図である。
【図２】（Ａ）および（Ｂ）は、前記ＥＥＰＲＯＭの製造に用いられる工程順序別レイアウト図である。
【図３】（Ａ）は、前記図２（Ａ）のＩＩＩ−ＩＩＩ線を切って見た断面図であり、（Ｂ）は、前記図２（Ａ）のＩＩＩ’−ＩＩＩ’線を切って見た断面図である。
【図４】（Ａ）は、前記図２（Ｂ）のＩＶ−ＩＶ線を切って見た断面図であり、（Ｂ）は、前記図２（Ｂ）のＩＶ’−ＩＶ’線を切って見た断面図である。
【図５】フローティングゲートとコントロールゲートとの間のキャパシタンスを増加させるためにフローティングゲートを素子分離膜までに拡張したりフローティングゲートを厚くする時発生する問題点を説明するためのものであって、（Ａ）、（Ｂ）は、図２（Ｂ）のＶ−Ｖ線を切って見た断面図である。
【図６】フローティングゲートとコントロールゲートとの間のキャパシタンスを増加させるためにフローティングゲートを素子分離膜までに拡張したりフローティングゲートを厚くする時発生する問題点を説明するためのものであって、図２（Ｂ）のＶ−Ｖ線を切って見た断面図である。
【図７】本発明の一実施の形態により製造された不揮発性メモリ素子の断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図８】本発明の一実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図９】本発明の一実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１０】本発明の一実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１１】本発明の一実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１２】本発明の一実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１３】本発明の一実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１４】本発明の一実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１５】本発明の他の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１６】本発明の他の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１７】本発明のさらに別の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１８】本発明のさらに別の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図１９】本発明のさらに別の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図２０】本発明のさらに別の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図２１】本発明のさらに別の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【図２２】本発明のさらに別の実施の形態として示した不揮発性メモリ素子の製造方法を工程順序別に説明するため示した断面図であり、（Ａ）はワードライン方向、（Ｂ）は、ビットライン方向からみた図である。
【符号の説明】
３０  半導体基板
４０  トンネル酸化膜
４８  埋め込み層
５０  フローティングゲート
５２  層間絶縁膜
５８  コントロールゲート
【図１】
0003578897.tif 000002
【図２】
0003578897.tif 000003
【図３】
0003578897.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0003578897.tif 000021
【図２１】
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【図２２】
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