(57)【特許請求の範囲】
【請求項１】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された下部導電体層であるメモリゲート、
下部導電体層の上に形成された強誘電体層、
強誘電体層の上に形成された上部導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子のための基準電圧発生回路であって、
前記不揮発性メモリの強誘電体層が第１の状態に分極している場合、第２の状態に分極している場合、分極していない場合のドレイン電流が互いに区別可能な値となるような基準電圧を生成するものであり、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される基準電圧発生用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に基準電流を与えることにより、ドレイン領域から基準電圧を得るようにした基準電圧発生回路。
【請求項２】
請求項１の基準電圧発生回路において、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される電流発生用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートに電源電圧を印加することにより設定最大ドレイン電流を決定し、
ドレイン領域に、カレントミラー回路の入力側を接続し、当該カレントミラー回路の動作定数を選択することにより、出力側に、前記設定最大ドレイン電流のｎ分の１にあたる基準電流を得て、
当該基準電流を前記基準電圧発生用素子のドレイン領域に与えるようにしたことを特徴とするもの。
【請求項３】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された下部導電体層であるメモリゲート、
下部導電体層の上に形成された強誘電体層、
強誘電体層の上に形成された上部導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子のためのドレイン電流判定回路であって、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第１の電流判定用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に設定最大ドレイン電流より十分小さい電流を与え、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第２の電流判定用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートを前記第１の電流判定用素子のコントロールゲートと接続し、ドレイン領域に前記十分小さい電流よりもさらに十分小さい電流をを与え、
第２の電流判定用素子のコントロールゲート電極に、判定対象となる前記不揮発性メモリ素子のドレイン領域を電気的に接続し、
第２の電流判定用素子がＯＮ状態となるか、ＯＦＦ状態となるかによって、ドレイン電流の判定を行うドレイン電流判定回路。
【請求項４】
請求項３のドレイン電流判定回路において、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される電流発生用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートに電源電圧を印加することにより、設定最大ドレイン電流を決定し、
ドレイン領域に、カレントミラー回路の入力側を接続し、当該カレントミラー回路の動作定数を選択することにより、複数の出力側のそれぞれに、前記設定最大ドレイン電流の２分の１、４分の１の電流を得て、
当該２分の１の電流を前記第１の電流判定用素子のドレイン領域に与えるとともに、当該４分の１の電流を前記第２の電流判定用素子のコントロールゲートに与えるようにしたことを特徴とするもの。
【請求項５】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された下部導電体層であるメモリゲート、
下部導電体層の上に形成された強誘電体層、
強誘電体層の上に形成された上部導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子のための電流発生回路であって、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される電流発生用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートに電源電圧を印加することにより、設定最大ドレイン電流を決定し、
ドレイン領域に、カレントミラー回路の入力側を接続し、当該カレントミラー回路の動作定数を選択することにより、出力側に、前記設定最大ドレイン電流のｎ分の１の電流を得る電流発生回路。
【請求項６】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された下部導電体層であるメモリゲート、
下部導電体層の上に形成された強誘電体層、
強誘電体層の上に形成された上部導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子のための周辺回路であって、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される電流発生用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートに電源電圧を印加することにより、設定最大ドレイン電流を決定し、
ドレイン領域に、カレントミラー回路の入力側を接続し、当該カレントミラー回路の動作定数を選択することにより、複数の出力側のそれぞれに、前記設定最大ドレイン電流の２分の１、４分の１の電流を得る電流発生回路、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される基準電圧発生用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に前記電流発生回路からの基準電流を与えることにより、ドレイン領域から基準電圧を得るようにした基準電圧発生回路、
前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第１の電流判定用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に、前記電流発生回路からの設定最大ドレイン電流の２分の１の電流を与え、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第２の電流判定用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートを前記第１の電流判定用素子のコントロールゲートと接続し、ドレイン領域に、前記電流発生回路からの設定最大ドレイン電流の４分の１の電流を与え、第２の電流判定用素子のコントロールゲート電極に判定対象となる前記不揮発性メモリ素子のドレイン領域を電気的に接続し、第２の電流判定用素子がＯＮ状態となるか、ＯＦＦ状態となるかによって、ドレイン電流の判定を行うドレイン電流判定回路、
を備えた周辺回路。
【請求項７】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された下部導電体層であるメモリゲート、
下部導電体層の上に形成された強誘電体層、
強誘電体層の上に形成された上部導電体層であるコントロールゲート、
を備えた不揮発性メモリ素子に情報を書き込む方法であって、
コントロールゲートに、ゼロよりも大きく、最大ドレイン電流に対応する電圧よりも小さい、設定最大ドレイン電流のほぼ半分の電流に対応する中間電圧を印加し、
メモリゲートに中間電圧よりも大きいＨレベルの電圧を印加して強誘電体層を第２の状態に分極させるか、または中間電圧よりも小さいＬレベルの電圧を印加して強誘電体を第１の状態に分極させることにより、情報の書き込みを行うこと、
を特徴とする書き込み方法。
【請求項８】
第１導電型のソース領域およびドレイン領域、
ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域、
チャネル領域の上に、チャネル領域と絶縁して形成された下部導電体層であるメモリゲート、
下部導電体層の上に形成された強誘電体層、
強誘電体層の上に形成された上部導電体層であるコントロールゲート、
を備えており、書き込み時においてメモリゲートにしきい値電圧が印加されるよう形成した不揮発性メモリ素子に情報を書き込む方法であって、
メモリゲートをフローティング状態とし、チャネル領域を接地し、
コントロールゲートに前記不揮発性メモリ素子のしきい値電圧よりも大きいＨレベルの電圧を印加して強誘電体層を第１の状態に分極させるか、または前記しきい値電圧よりも小さいＬレベルの電圧を印加して強誘電体層を第２の状態に分極させることにより、情報の書き込みを行うこと、
を特徴とする書き込み方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は不揮発性メモリに関するものである。
【０００２】
【従来の技術】
強誘電体を用いた不揮発性メモリが近年注目を集め、その構造や回路構成が種々提案されている。図１５に、米国特許公報４，８８８，７３３号に開示された、不揮発性メモリセルの構成を示す。強誘電体キャパシタ２の両側には、トランジスタ１８，２０が接続されている。トランジスタ１８，２０のゲートは、ワードライン８に接続されている。また、トランジスタ１８のソースはビットライン１４に接続され、トランジスタ２０のソースはビットライン１６に接続されている。
【０００３】
トランジスタ１８，２０を導通させるとともに、ビットライン１４、１６間に電圧を印加すると、強誘電体キャパシタ２が分極する。その後、ビットライン１４、１６間の電圧印加を止めても、分極状態は保持される。印加する電圧の極性を逆にすることにより、分極の極性を逆にすることができる。これにより、情報を不揮発的に記憶することができる。
【０００４】
記憶された情報を読み出す場合には、強誘電体キャパシタ２に電圧を印加し、分極状態が反転するかどうかによって、記憶された分極の状態を知ることができる。なお、読み出しによって記憶内容が破壊されるので、読み出しの直後に再書込を行うようにしている。
【０００５】
また、強誘電体キャパシタを用いた不揮発性メモリとして、２つのキャパシタと２つのトランジスタとによって１セルを構成したものも提案されている（米国特許公報第４，８７３，６６４号）。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のような従来の不揮発性メモリには、次のような問題点があった。
【０００７】
第一に、米国特許公報４，８８８，７３３号に示されたものでは、１つのセル当たり、強誘電体キャパシタの他に２つのトランジスタが必要であり、構成が複雑であった。同様に、米国特許公報第４，８７３，６６４号に示されたものでは、１つのセル当たり、２つの強誘電体キャパシタと２つのトランジスタが必要であり、構成が複雑であった
第二に、読出時に記憶内容を破壊してしまうので、再書込が必要であり、制御が複雑となっていた。
【０００８】
この発明は上記のような問題点を解決して、簡易な構成で、非破壊読み出しを行うことのできる不揮発性メモリを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明の不揮発性メモリ素子は、第１導電型のソース領域およびドレイン領域と、ソース領域とドレイン領域との間に形成された第２導電型のチャネル領域と、チャネル領域の上に、チャネル領域と絶縁して形成された導電体層であるメモリゲートと、下部導電体層の上に形成された強誘電体層と、強誘電体層の上に形成された導電体層であるコントロールゲートとを備えている。
【００１０】
この発明の基準電圧発生回路は、前記不揮発性メモリの強誘電体層が第１の状態に分極している場合、第２の状態に分極している場合、分極していない場合のドレイン電流が互いに区別可能な値となるような基準電圧を生成するものであり、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される基準電圧発生用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に基準電流を与えることにより、ドレイン領域から基準電圧を得るようにしている。
【００１１】
この発明の基準電圧発生回路は、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される電流発生用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートに電源電圧を印加することにより、設定最大ドレイン電流を決定し、ドレイン領域に、カレントミラー回路の入力側を接続し、当該カレントミラー回路の動作定数を選択することにより、出力側に、前記設定最大ドレイン電流のｎ分の１にあたる基準電流を得て、当該基準電流を前記基準電圧発生用素子のドレイン領域に与えるようにしたことを特徴としている。
【００１２】
この発明のドレイン電流判定回路は、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第１の電流判定用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に設定最大ドレイン電流より十分小さい電流を与え、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第２の電流判定用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートを前記第１の電流判定用素子のコントロールゲートと接続し、ドレイン領域に前記十分小さい電流よりもさらに十分小さい電流をを与え、第２の電流判定用素子のコントロールゲート電極に、判定対象となる前記不揮発性メモリ素子のドレイン領域を電気的に接続し、第２の電流判定用素子がＯＮ状態となるか、ＯＦＦ状態となるかによって、ドレイン電流の判定を行っている。
【００１３】
この発明のドレイン電流判定回路は、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される電流発生用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートに電源電圧を印加することにより、設定最大ドレイン電流を決定し、ドレイン領域に、カレントミラー回路の入力側を接続し、当該カレントミラー回路の動作定数を選択することにより、複数の出力側のそれぞれに、前記設定最大ドレイン電流の２分の１、４分の１の電流を得て、当該２分の１の電流を前記第１の電流判定用素子のドレイン領域に与えるとともに、当該４分の１の電流を前記第２の電流判定用素子のコントロールゲートに与えるようにしたことを特徴としている。
【００１４】
この発明の電流発生回路は、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される電流発生用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートに電源電圧を印加することにより、設定最大ドレイン電流を決定し、ドレイン領域に、カレントミラー回路の入力側を接続し、当該カレントミラー回路の動作定数を選択することにより、出力側に、前記設定最大ドレイン電流のｎ分の１の電流を得ている。
【００１５】
この発明の周辺回路は、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される電流発生用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートに電源電圧を印加することにより、設定最大ドレイン電流を決定し、ドレイン領域に、カレントミラー回路の入力側を接続し、当該カレントミラー回路の動作定数を選択することにより、複数の出力側のそれぞれに、前記設定最大ドレイン電流の２分の１、４分の１の電流を得る電流発生回路、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される基準電圧発生用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に前記電流発生回路からの基準電流を与えることにより、ドレイン領域から基準電圧を得るようにした基準電圧発生回路、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第１の電流判定用素子のドレイン領域とメモリゲートとコントロールゲートとを電気的に短絡し、ドレイン領域に、前記電流発生回路からの設定最大ドレイン電流の２分の１の電流を与え、前記不揮発性メモリ素子と同じ構造を有し、同じプロセスによって製造される第２の電流判定用素子のメモリゲートとコントロールゲートとを電気的に短絡し、コントロールゲートを前記第１の電流判定用素子のコントロールゲートと接続し、ドレイン領域に、前記電流発生回路からの設定最大ドレイン電流の４分の１の電流を与え、第２の電流判定用素子のコントロールゲート電極に判定対象となる前記不揮発性メモリ素子のドレイン領域を電気的に接続し、第２の電流判定用素子がＯＮ状態となるか、ＯＦＦ状態となるかによって、ドレイン電流の判定を行うドレイン電流判定回路、を備えている。
【００１６】
この発明の書き込み方法は、コントロールゲートに、ゼロよりも大きく、最大ドレイン電流に対応する電圧よりも小さい中間電圧を印加し、メモリゲートに中間電圧よりも大きいＨレベルの電圧を印加して強誘電体層を第２の状態に分極させるか、または中間電圧よりも小さいＬレベルの電圧を印加して強誘電体を第１の状態に分極させることにより、情報の書き込みを行うことを特徴としている。
【００１７】
この発明の書き込み方法は、前記中間電圧は、設定最大ドレイン電流のほぼ半分の電流に対応する電圧であることを特徴としている。
【００１８】
この発明の読み出し方法は、前記不揮発性メモリ素子の強誘電体層が第１の状態に分極している場合に第１のドレイン電流を生じ、第２の状態に分極している場合に第２のドレイン電流を生じ、分極していない場合に第１のドレイン電流と第２のドレイン電流との間の値の基準電流を生じるような基準電圧を、前記不揮発性メモリ素子のコントロールゲートに印加し、メモリゲートをフローティング状態にし、この状態における前記不揮発性メモリ素子のドレイン電流が、前記基準電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すことを特徴としている。
【００１９】
この発明の読み出し方法は、前記基準電圧は、設定最大ドレイン電流のほぼ半分の電流に対応する電圧であることを特徴としている。
【００２０】
この発明の書き込み読み出し方法は、コントロールゲートに、ゼロよりも大きく、設定最大ドレイン電流に対応する電圧よりも小さい中間電圧を印加し、メモリゲートに中間電圧よりも大きいＨレベルの電圧を印加して強誘電体層を第２の状態に分極させるか、または中間電圧よりも小さいＬレベルの電圧を印加して強誘電体を第１の状態に分極させることにより、情報の書き込みを行うとともに、前記不揮発性メモリ素子の強誘電体層が第１の状態に分極している場合に第１のドレイン電流を生じ、第２の状態に分極している場合に第２のドレイン電流を生じ、分極していない場合に第１のドレイン電流と第２のドレイン電流との間の値の基準電流を生じるような基準電圧を、前記不揮発性メモリ素子のコントロールゲートに印加し、メモリゲートをフローティング状態にし、この状態における前記不揮発性メモリ素子のドレイン電流が、前記基準電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すこと、を特徴としている。
【００２１】
この発明の書き込み読み出し方法は、前記基準電圧および前記中間電圧を等しい電圧としたことを特徴としている。
【００２２】
この発明の書き込み読み出し方法は、前記基準電圧および前記中間電圧は、設定最大ドレイン電流のほぼ半分の電流に対応する電圧であることを特徴としている。
【００２３】
この発明の書き込み方法は、メモリゲートをフローティング状態とし、チャネル領域を接地し、コントロールゲートに前記不揮発性メモリ素子のしきい値電圧よりも大きいＨレベルの電圧を印加して強誘電体層を第１の状態に分極させるか、または前記しきい値電圧よりも小さいＬレベルの電圧を印加して強誘電体層を第２の状態に分極させることにより、情報の書き込みを行うことを特徴としている。
【００２４】
この発明の読み出し方法は、前記不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を、基準電圧として、前記不揮発性メモリ素子のコントロールゲートに印加し、メモリゲートをフローティング状態にし、この状態における前記不揮発性メモリ素子のドレイン電流が、前記基準電圧に対応する基準電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すことを特徴としている。
【００２５】
この発明の読み出し方法は、前記しきい値電圧は、設定最大ドレイン電流のほぼ半分の電流に対応する電圧に設定されていることを特徴としている。
【００２６】
この発明の書き込み読み出し方法は、メモリゲートをフローティング状態とし、チャネル領域を接地し、コントロールゲートに前記不揮発性メモリ素子のしきい値電圧よりも大きいＨレベルの電圧を印加して強誘電体層を第１の状態に分極させるか、または前記しきい値電圧よりも小さいＬレベルの電圧を印加して強誘電体層を第２の状態に分極させることにより、情報の書き込みを行うとともに、前記不揮発性メモリ素子のしきい値電圧と実質的に等しい電圧を、基準電圧として、前記不揮発性メモリ素子のコントロールゲートに印加し、メモリゲートをフローティング状態にし、この状態における前記不揮発性メモリ素子のドレイン電流が、前記基準電圧に対応する基準電流よりも小さいか大きいかを判定して、書き込まれた情報を非破壊的に読み出すことを特徴としている。
【００２７】
この発明の書き込み読み出し方法は、前記しきい値電圧が、設定最大ドレイン電流のほぼ半分の電流に対応する電圧に設定されていることを特徴としている。
【００２８】
【作用および発明の効果】
この発明の不揮発性メモリ素子は、強誘電体層の分極方向によって素子の動作特性を変化させ、情報を不揮発的に記録するようにしている。さらに、下部導電体層であるメモリゲートを備えており、このメモリゲートを用いて強誘電体層に所望の電圧を確実に与えることができる。
【００２９】
この発明の基準電圧発生回路は、不揮発性メモリと同じ構造を有し、同じプロセスによって製造される素子を用いている。したがって、製造時や使用時に不揮発性メモリの特性変化があっても、基準電圧発生回路の素子もこれに追従して特性を変化させ、常に適切な基準電圧を発生することができる。
【００３０】
この発明の基準電圧発生回路は、さらに、不揮発性メモリと同じ構造を有し、同じプロセスによって製造される素子を用いて電流を発生するようにしている。したがって、製造時や使用時に不揮発性メモリの特性変化があっても、電流発生用の素子もこれに追従して特性を変化させ、常に適切な電流を発生し、ひいては適切な基準電圧を発生することができる。
【００３１】
この発明のドレイン電流判定回路は、不揮発性メモリと同じ構造を有し、同じプロセスによって製造される素子を用いている。したがって、製造時や使用時に不揮発性メモリの特性変化があっても、ドレイン電流判定回路の素子もこれに追従して特性を変化させ、常に適切な判定を行なうことができる。
【００３２】
この発明のドレイン電流判定回路は、さらに、不揮発性メモリと同じ構造を有し、同じプロセスによって製造される素子を用いて電流を発生するようにしている。したがって、製造時や使用時に不揮発性メモリの特性変化があっても、電流発生用の素子もこれに追従して特性を変化させ、常に適切な電流を発生し、ひいては適切な判定を行なうことができる。よって、強誘電体の残留分極の変化分のみを確実に検出でき、素子の絶対特性に依存しないメモリ検出（電流判定）を行うことができる。
【００３３】
この発明の電流発生回路は、不揮発性メモリと同じ構造を有し、同じプロセスによって製造される素子を用いている。したがって、製造時や使用時に不揮発性メモリの特性変化があっても、電流発生回路の素子もこれに追従して特性を変化させ、常に適切な電流を発生することができる。しかも、メモリ素子の最大ドライブ能力を引出せる設定最大ドレイン電流を基準としているため、素子の最大実力（速度）を得ることができる。
【００３４】
この発明の周辺回路は、不揮発性メモリと同じ構造を有し、同じプロセスによって製造される素子を用いている。したがって、製造時や使用時に不揮発性メモリの特性変化があっても、周辺回路の素子もこれに追従して特性を変化させ、常に適切な特性を維持することができる。
【００３５】
この発明の書き込み方法は、メモリゲートとコントロールゲートとの間に電圧を印加するようにしている。したがって、確実に強誘電体層に所望の電圧を印加し、高効率の強誘電体の分極反転を行うことができる。
【００３６】
この発明の読み出し方法は、メモリゲートをフローティング状態にし、コントロールゲートに基準電圧を与え、ドレイン電流を判定して情報を読み出すようにしている。したがって、書き込まれた情報を非破壊的に読み出すことができる。
【００３７】
この発明の書き込み方法は、ドレインおよびソース領域を接地し、コントロールゲートにＨレベルまたはＬレベルの電圧を与えることによって、強誘電体層を分極させて書き込みを行なっている。したがって、メモリゲートを制御する必要が無く、構成が簡素となる。
【００３８】
この発明の読み出し方法は、コントロールゲートにしきい値電圧を与え、ドレイン電流を判定して情報を読み出すようにしている。したがって、書き込まれた情報を非破壊的に読み出すことができる。また、メモリゲートを制御する必要が無く、構成が簡素となる。
【００３９】
【実施例】
図２に、この発明の一実施例による不揮発性メモリ素子Ｍの構造を示す。シリコン基板２０に、ソース領域２２とドレイン領域２４が形成されている。チャネル領域２６の上には、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等による絶縁層２８が設けられている。絶縁層２８の上には白金等による下部導電体層３０が設けられている。その上にはＰＺＴ等の強誘電体層３２が設けられ、さらにその上には白金等による上部導電体層３４が設けられている。なお、下部導電体層３０、上部導電体層３４としては上記白金の他に、ＲｕＯｘ，ＩｒＯｘ，ＩＴＯ等の酸化物導電体や、Ｐｂ，Ａｕ，Ａｇ，Ａｌ，Ｎｉ等の金属を用いることができる。
【００４０】
図２の不揮発性メモリ素子Ｍを記号で表すと、図３のようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続され、下部導電体層３０にはメモリゲート電極ＭＧが接続され、ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００４１】
この不揮発性メモリ素子Ｍに情報を記録する場合には、コントロールゲート電極ＣＧとメモリゲート電極ＭＧとの間に、電圧を印加する。これにより、強誘電体３２が分極し、電圧を取り去った後も分極状態を維持する。印加する電圧の極性を変えることにより、極性の異なる２つの分極状態を得ることができる。たとえば、コントロールゲート電極ＣＧ側に対してメモリゲート電極ＭＧに低い電圧を与えると、強誘電体３２はコントロールゲート電極ＣＧ側を負極性として分極する（第１の状態に分極）。反対に、メモリゲート電極ＭＧ側に高い電圧を与えると、強誘電体３２はコントロールゲート電極ＣＧ側を正極性として分極する（第２の状態に分極）。このようにして、２つの状態を不揮発的に記録することができる。
【００４２】
コントロールゲート電極ＣＧ側を正極として分極している場合（第２の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は小さくなる。また、コントロールゲート電極ＣＧ側を正極として分極している場合（第１の状態に分極している場合）には、チャネルを形成するために必要なコントロールゲート電極ＣＧの電圧は大きくなる。したがって、両電圧の間にある電圧をコントロールゲート電極ＣＧに与え、チャネルが形成されるか否かによって、記録した情報の読み出しを行うことができる。
【００４３】
上記の関係を、図１Ｂの回路によって測定した、図１Ａの特性曲線によって説明する。図１Ａにおいて、曲線βは、コントロールゲート電極ＣＧとメモリゲート電極ＭＧを短絡した場合の、コントロールゲート電圧ＶＣＧとドレイン電流ＩＤの特性を示すものである。コントロールゲート電圧ＶＣＧを上昇させていくと、ドレイン電流ＩＤは増加する。さらにコントロールゲート電圧ＶＣＧを上昇させると、抵抗Ｒによって決定される設定最大ドレイン電流ＩＯＭＡＸにて、ドレイン電流の増加が止る。
【００４４】
曲線αは、コントロールゲート電極ＣＧ側を正極として、強誘電体３２が分極している場合（第２の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体３２の分極の影響により、小さなコントロールゲート電圧ＶＣＧにてドレイン電流が流れている。また、小さなコントロール電圧ＶＣＧにてドレイン電流が設定最大ドレイン電流ＩＯＭＡＸに達している。
【００４５】
曲線γは、コントロールゲート電極ＣＧ側を負極として、強誘電体３２が分極している場合（第１の状態に分極している場合）の、特性を示すものである。曲線βの場合と同じような傾向を示すが、強誘電体３２の分極の影響により、大きなコントロールゲート電圧ＶＣＧにてドレイン電流が流れ始めている。また、大きなコントロール電圧ＶＣＧにてドレイン電流が設定最大ドレイン電流ＩＯＭＡＸに達している。
【００４６】
読み出しの際には、設定最大ドレイン電流ＩＯＭＡＸの半分のドレイン電流値ＩＳに対応するコントロールゲート電圧を、基準電圧Ｖｒｅｆとしてコントロールゲート電極ＣＧに与える。この時のドレイン電流ＩＤが、基準電流ＩＳよりも大きいか（点Ｘ）、小さいか（点Ｙ）により、記憶されている情報を知ることができる。
【００４７】
次に、図３の不揮発性メモリ素子Ｍをマトリクス状に接続して構成した不揮発性メモリを、図４に示す。各メモリ素子Ｍ１１、Ｍ１２、Ｍ１３・・・Ｍｎｎの全てのドレイン電極Ｄは、ドレインラインＤＬに接続されている。また、ドレインラインＤＬには、抵抗Ｒを介して電源電圧ＶＤＤが接続されている。各行の同一列にあるメモリ素子（たとえば、Ｍ１１、Ｍ２１、Ｍ３１・・・）の、コントロールゲート電極ＣＧは、コントロールゲートラインＣＧＬ１、ＣＧＬ２、ＣＧＬ３・・・に接続されている。また、各行の同一列にあるメモリ素子（たとえば、Ｍ１２、Ｍ２２、Ｍ３２・・・）の、ソース電極Ｓは、ソースラインＳＬ１、ＳＬ２、ＳＬ３・・・に接続されている。さらに、各列の同一行にあるメモリ素子（たとえば、Ｍ１１、Ｍ１２、Ｍ１３・・・）の、メモリゲート電極ＭＧは、メモリゲートラインＭＧＬ１、ＭＧＬ２、ＭＧＬ３・・・に接続されている。
【００４８】
図５に、メモリ素子Ｍ２２を対象とした場合の、書込時、読出時、スタンバイ時に、各ラインに与える電圧を表にして示す。
【００４９】
書込時には、コントロールゲートラインＣＧＬ２だけを基準電圧Ｖｒｅｆとし、他のコントロールゲートラインＣＧＬはフローティング状態としている。また、ソースラインＳＬ２だけを接地電圧とし、他のソースラインＳＬはフローティング状態としている。さらに、メモリゲートラインＭＧＬ２だけに、記録する情報の電圧（５Ｖ（ＶＤＤ）または接地電圧）を与え、他のメモリゲートラインＭＧＬには基準電圧Ｖｒｅｆを与えている。これにより、メモリ素子Ｍ２２の強誘電体膜３２のみに、記録する情報の電圧が印加されて分極が行われる。つまり、記録する情報に応じて、メモリ素子Ｍ２２の強誘電体層３２が、第１の状態または第２の状態に分極する。
【００５０】
読出時には、コントロールゲートラインＣＧＬ２だけを基準電圧Ｖｒｅｆとし、他のコントロールゲートラインＣＧＬはフローティング状態としている。また、ソースラインＳＬ２だけを接地電圧とし、他のソースラインＳＬはフローティング状態としている。さらに、メモリゲートラインＭＧＬ２だけをフローティング状態とし、他のメモリゲートラインＭＧＬには基準電圧Ｖｒｅｆを与えている。
【００５１】
基準電圧Ｖｒｅｆが与えられたコントロールゲートラインは、ＣＧＬ２だけである。したがって、他のコントロールゲートラインＣＧＬ１、ＣＧＬ２に接続されているメモリ素子Ｍ１１、Ｍ２１、Ｍ３１、Ｍ１３、Ｍ２３、Ｍ３３のドレインには電流は流れない。メモリ素子Ｍ２２のコントロールゲート電極には基準電圧Ｖｒｅｆが与えられており、メモリゲート電極はフローティング状態とされている。したがって、この実施例では、メモリ素子Ｍ２２の記憶情報に応じて（強誘電体層の分極方向に応じて）、設定最大ドレイン電流ＩＯＭＡＸか（図１０の点Ｘ）、０か（図１０の点Ｙ）のドレイン電流ＩＤが流れる。この２つの状態を、基準電流ＩＳによって判断し（つまり、基準電流ＩＳよりも大きいか小さいかによって判断し）、情報を読み出すことができる。つまり、非破壊的に記憶情報を読み出すことができる。
【００５２】
なお、メモリ素子Ｍ１２、Ｍ３２のコントロールゲート電極には基準電圧Ｖｒｅｆが与えられているが、メモリゲート電極にも基準電圧Ｖｒｅｆが与えられているので、短絡したと同じ状態になる。したがって、図１Ａの特性曲線βの、基準電圧Ｖｒｅｆにおけるドレイン電流が流れてしまう。このドレイン電流が大きいと、誤った読み出しを行うこととなる。たとえば、図１Ａのような特性曲線βの場合には、メモリ素子Ｍ１２、Ｍ３２のそれぞれにＩＯＭＡＸ／２のドレイン電流が流れてしまい、誤動作を生じる。
【００５３】
したがって、この実施例では、各メモリ素子の動作特性を図６に示すように設定している。つまり、基準電流ＩＳよりもきわめて小さい抑制された基準電流Ｉ０に対応する抑制された基準電圧Ｖｒｅｆ２を用いている。これによれば、メモリ素子Ｍ１２、Ｍ３２に流れるドレイン電流は、極めて小さくなり（Ｉ０となる）、誤読み出しがない。なお、この場合においても、ドレイン電流ＩＤが、図１Ａの基準電流ＩＳ（＝ＩＯＭＡＸ／２）よりも大きいか、否かによって、メモリ素子Ｍ２２の記録情報を読み出す。なお、抑制された基準電流Ｉ０の値は、一列に接続されたメモリ素子の数をＫとするとき、ＩＯＭＡＸ／２Ｋよりも十分に小さいことが好ましい。
【００５４】
このように、抑制された基準電圧Ｖｒｅｆ２を読み出しに用いることにより、誤動作を防止することができる。ただし、書き込み時にも同じ基準電圧Ｖｒｅｆ２を用いるのであれば、この基準電圧Ｖｒｅｆ２は、強誘電体層３２が誘電分極を生じるのに十分な最小の電圧値とすることが好ましい。なお、この実施例では、Ｖｒｅｆ２を１Ｖ程度としている（ＶＤＤ＝５Ｖ）。
【００５５】
以上のようにして、所望のメモリ素子に対して、記録、読み出しを行うことができる。
【００５６】
上記の実施例では、書き込みのためにメモリゲートＭＧに印加する電圧を、読み出しのためにメモリゲートＭＧに印加する電圧と、等しい電圧（基準電圧）としている。したがって、周辺回路が簡素化できる。なお、書き込みのためにメモリゲートＭＧに印加する電圧は、設定最大ドレイン電流とゼロとの間の電流に対応する電圧（中間電圧）であれば、読み出しのためにメモリゲートＭＧに印加する電圧と異なっていてもよい。
【００５７】
ところで、図４の回路を動作させるには、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２を発生する回路が必要である。図１、図６からも明らかなように、メモリを構成するメモリ素子に合致した、正確な基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２が得られなければ、誤動作を生じるおそれがある。この実施例では、図７に示すような基準電圧発生回路４０を用いることによって、適正な基準電圧Ｖｒｅｆ２を得るようにしている。
【００５８】
図において、基準電圧発生用素子４２は、基準電圧Ｖｒｅｆ２を必要としているメモリ素子Ｍと同じ構造のものを用いる。つまり、集積回路において、同じプロセスでメモリ素子Ｍと同時に形成する。コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン電極Ｄを短絡するとともに、ドレイン電極Ｄに抑制された基準電流Ｉ０（図６参照）の定電流源４４を接続する。この素子４２は、コントロールゲート電極ＣＧとメモリゲート電極ＭＧが短絡されているので、図６のβで示す特性を有する。また、ドレインにはＩ０の電流が与えられているので、コントロールゲート電極ＣＧの電圧は、基準電圧Ｖｒｅｆ２となる。素子４２は、メモリ素子Ｍと同じ構造、同じプロセスで作られる。したがって、製造時や動作時にメモリ素子Ｍの特性が変動しても、素子４２の特性も同じように変動するので、この基準しきい値電圧Ｖｒｅｆ２は、当該メモリ素子Ｍとの相対的な関係において適切な値を維持できる。
【００５９】
また、基準電圧Ｖｒｅｆ１が必要な場合には、電流源４４をＩＳの値を有するものとすればよい。同様に、中間電圧が必要な場合には、電流源４４に代えて、その中間電圧に対応した電流源を設ければよい。
【００６０】
また、図４の回路を動作させるには、ドレイン電流を判定する回路が必要である。上記図４の説明においては、ドレインラインＤＬに流れるドレイン電流が基準電流ＩＳよりも大きいか小さいかによって、注目するメモリ素子Ｍ２２の記録情報を判定する方法を説明した。つまり、注目するメモリ素子Ｍ２２が第１の状態に分極している場合には、基準電流ＩＳよりも小さいドレイン電流ＩＤしか流れず、第２の状態に分極している場合には、基準電流ＩＳよりも大きいドレイン電流ＩＤが流れるように、ドレインラインＤＬに抵抗Ｒを介して電源電圧ＶＤＤを与えている。このドレインラインＤＬを流れる電流を、電流計測回路で計測すれば、判定を行うことができるが、回路構成が複雑となる。
【００６１】
そこで、図８のような、ドレイン電流判定回路５０を用いることもできる。この場合、図４の抵抗Ｒは不要である。第１の電流判定用素子５２、第２の電流判定用素子５４は、メモリ素子Ｍと同じ構造、同じプロセスで作られたものである。素子５２のドレイン電極Ｄには、設定最大ドレイン電流ＩＯＭＡＸの約１／２の電流ＩＳの定電流源５６が接続されている。また、素子５４のドレイン電極Ｄには、ＩＳ／２の定電流源５８が接続されている。この回路の端子６０に、ドレインラインＤＬ（図４）を接続する。
【００６２】
注目するメモリ素子Ｍ２２が、第２の状態に分極しており、ＩＯを越えるドレイン電流を流す能力を有している場合には、定電流源５６の電流ＩＳが、当該メモリ素子Ｍ２２に流れ込み、素子５２には流れ込まない。このため素子５２がｏｆｆとなり、素子５４もｏｆｆとなる。また、注目するメモリ素子Ｍ２２が、第１の状態に分極しており、ＩＯを越えるドレイン電流を流す能力を有していない場合には、定電流源５６の電流ＩＳが、当該メモリ素子Ｍ２２に流れ込まないため、素子５２には流れ込む。このため素子５２がｏｎとなり、素子５４もｏｎとなる。したがって、読み出し出力端子６３から、注目するメモリ素子Ｍ２２に書き込まれた情報に対応した読み出し出力を得ることができる。この判定回路５０においても、図７と同様、素子５６、５８がメモリ素子Ｍと同じ構造、同じプロセスで作られているので、特性変動による誤動作がない。
【００６３】
なお、動作入力端子６１が「Ｌ」である場合には、トランジスタ５３がｏｆｆであるので、上記のように動作する。しかし、動作入力端子６１が「Ｈ」である場合には、トランジスタ５３がｏｎとなり、定電流源５６の電流がトランジスタ５３を介して流れるので、読み出し出力端子６３は「Ｌ」に固定される。
【００６４】
なお、図７、図８の定電流源は、図９のような回路によって実現できる。メモリ素子Ｍと同じ構成の電流発生用素子６２の、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとを短絡し、これに電源電圧ＶＤＤを与えている。また、ドレイン電極Ｄには、カレントミラー回路５５の入力側が接続されている。したがって、素子６２のドレインには、素子形状・能力に応じた設定最大ドレイン電流Ｉｏｍａｘが流れる。カレントミラー回路５５の出力側５５ａには、抵抗Ｒａが接続されている。この抵抗Ｒａの抵抗値を選択することにより、出力側５５ａから、基準電流ＩＳ（Ｉｏｍａｘ／２）を得ることができる。
【００６５】
同様に、出力側５５ｂには、ＩＳ／２（Ｉｏｍａｘ／４）の電流が得られるような抵抗Ｒｂが接続されている。さらに、出力側５５ｃには、抑制された基準電流Ｉｏ（図６参照）が得られるような抵抗Ｒｃが接続されている。
【００６６】
なお、上記実施例では、抵抗値を変えることによって所望の出力電流を得ているが、出力側のトランジスタの幅（トランジスタワイド）を変えてトランジスタの特性を変化させ、所望の出力電流を得るようにしてもよい。また、双方を変化させて所望の出力電流を得てもよい。
【００６７】
この回路においても、メモリ素子Ｍと同じ構造、同じプロセスで作った素子６２によって基本となる設定最大ドレイン電流Ｉｏｍａｘを得ているので、変動誤差をキャンセルすることができる。
【００６８】
図１０に、図７の基準電圧発生回路４０、図８のドレイン電流判定回路５０を用いて不揮発性メモリを構成した場合の回路図を示す。図面では、簡単のため、２×２のマトリクス部分のみを表しているが、ｎ×ｎ個のメモリ素子Ｍを配置している。記録時における各端子への印加電圧の状況を図１３に示す。なお、ここでは、メモリ素子Ｍ２２に書き込みを行うものとする。端子Ｒ／Ｗは、書き込みの際には「Ｌ」とする。これにより、ドレイン電流判定回路５０の動作入力端子６１が「Ｈ」となって、ドレイン電流判定回路５０は読み出し動作を行わない（読み出し出力端子６３を「Ｌ」に固定する）。
【００６９】
記録したいデータは、端子ＩＮから「Ｈ」または「Ｌ」で与える。端子Ｃ２と端子Ｌ２を「Ｈ」としてアドレスを選択し、メモリ素子Ｍ２２のみに記録を行う。この時に、各ラインに印加される電圧は、図５で説明したとおりである。
【００７０】
図１１に、読み出しの際の動作状況を示す。アドレス選択は記録時と同じである。端子Ｒ／Ｗは、読み出しの際には「Ｈ」とする。これにより、ドレイン電流判定回路５０の動作入力端子６１が「Ｌ」となって、ドレイン電流判定回路５０は読み出し動作を行なう。つまり、ドレイン電流に基づいて記録された情報を判定し、端子ＯＵＴから出力する。この時に、各ラインに印加される電圧も、図５で説明したとおりである。
【００７１】
さらに、図１２に、スタンバイ時の動作状況を示す。この実施例では、アドレス選択を行わなければ（Ｃ、Ｌともに全て「Ｌ」であれば）、自動的にスタンバイ状態となるようにしている。この時に、各ラインに印加される電圧も、図５で説明したとおりである。
【００７２】
なお、図４のマトリクス配置に代えて、図１４に示すようなペアセル構造にしてマトリクスを構成してもよい。
【００７３】
上記各実施例では、コントロールゲートＣＧとメモリゲートＭＧとの間に印加する電圧の向きを変えることにより、強誘電体層３２を第１の状態または第２の状態に分極するようにしている。しかしながら、次のように、メモリゲートＭＧをフローティング状態にして、書き込みおよび読み出しを行なうこともできる。
【００７４】
この場合、不揮発性メモリ素子Ｍは、製造時の動作定数の調整により、メモリゲートＭＧを負として、基板Ｂを正とした電圧（この例では、２．５Ｖ）が印加されたと等しい電荷を有するように形成されている。
【００７５】
書き込みを行なう場合には、ソースＳ、ドレインＤ、基板（チャネル）Ｂを接地する。この状態において、コントロールゲートＣＧに、書き込みたい情報「Ｈ」または「Ｌ」（５Ｖまたは０Ｖ）を印加する。
【００７６】
コントロールゲートＣＧに、５Ｖを印加した場合には、製造時に作り込まれた電荷による２．５Ｖ（しきい値電圧ＶＴＨ）の影響により、強誘電体層３２に、実質的には、コントロールゲートＣＧを正とし、メモリゲートを負とする２．５Ｖの電圧が印加されたこととなる。これにより、強誘電体３２は第２の状態に分極する。
【００７７】
一方、コントロールゲートＣＧに、０Ｖを印加した場合には、製造時に作り込まれた電荷による２．５Ｖ（しきい値電圧ＶＴＨ）の影響により、強誘電体層３２に、実質的には、コントロールゲートＣＧを負とし、メモリゲートを正とする２．５Ｖの電圧が印加されたこととなる。これにより、強誘電体３２は第１の状態に分極する。
【００７８】
以上のようにして、メモリゲートをフローティング状態にして書き込みを行なうことができる。
【００７９】
読み出しを行なう場合は、コントロールゲートＣＧに、しきい値電圧ＶＴＨと実質的に等しい２．５Ｖの電圧を基準電圧Ｖｒｅｆとして印加し、ドレイン電流が流れるか否かを判定すればい。つまり、図１の点Ｘの電流が流れるか、点Ｙの電流が流れるかを判定すすことにより、非破壊的に記録されている情報を読み出すことができる。
【００８０】
なお、この実施例によれば、メモリゲートＭＧをフローティング状態にして、書き込みおよび読み出しを行なうことができるので、メモリゲートＭＧを制御するラインが不要となり、構成を簡素化することができる。
【図面の簡単な説明】
【図１】図１Ａは、この発明の一実施例による不揮発性メモリ素子Ｍの特性を示す図である。図１Ｂは、図１Ａの特性を測定した時の回路を示す図である。
【図２】この発明の一実施例による不揮発性メモリ素子Ｍの構造を示す図である。
【図３】図２の不揮発性メモリ素子Ｍのシンボルを示す図である。
【図４】図２の不揮発性メモリ素子を用いた不揮発性メモリの回路図である。
【図５】図４の回路において、各モードでの印加電圧を示す表である。
【図６】他の実施例に用いた基準電圧Ｖｒｅｆ２を示すグラフである。
【図７】基準電圧発生回路４０を示す図である。
【図８】ドレイン電流判定回路５０を示す図である。
【図９】定電流源を示す図である。
【図１０】この発明の一実施例による不揮発性メモリ素子を用いたメモリの書き込みモードに於ける各部の電圧状況を示す図である。
【図１１】この発明の一実施例による不揮発性メモリ素子を用いたメモリの読み出しモードに於ける各部の電圧状況を示す図である。
【図１２】この発明の一実施例による不揮発性メモリ素子を用いたメモリのスタンバイモードに於ける各部の電圧状況を示す図である。
【図１３】図１０の回路において、各モードでの印加電圧を示す表である。
【図１４】他のマトリクス構成を示す図である。
【図１５】従来の不揮発性メモリの回路を示す図である。
【符号の説明】
ＣＧ・・・コントロールゲート
ＣＧＬ１、ＣＧＬ２・・・コントロールゲートライン
ＭＧ・・・メモリゲート
ＭＧＬ１  、ＭＧＬ２・・・メモリゲートライン
ＤＬ・・・ドレインライン
ＳＬ１・・・・ソースライン
Ｍ・・・不揮発性メモリ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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