(57)【特許請求の範囲】
【請求項１】
半導体チップ固有の識別データをＲＯＭセルに記憶し、前記識別データの各ビットデータに対応するＲＯＭセルのパターンレイアウト上の並び順序がビット重み順とは異なる不規則な順序になっている識別データ記憶回路と、前記識別データに対して排他的なダミーデータを破壊モードのＲＯＭセルに記憶したダミーデータ記憶回路と、前記２個のデータ記憶回路からそれぞれ読み出されたデータを比較検査し、比較結果を出力する比較回路とを具備することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記識別データ記憶回路のＲＯＭセルは、破壊モードのＲＯＭセルであることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、前記破壊モードのＲＯＭセルは、電流溶断型ヒューズ式のＲＯＭ素子が用いられていることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、前記破壊モードのＲＯＭセルは、レーザー光溶断型ヒューズ式のＲＯＭ素子が用いられていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置において、前記識別データ記憶回路における識別データの各ビットデータに対応するＲＯＭセルのパターンレイアウト上の並び順序と、前記ダミーデータ記憶回路におけるダミーデータの各ビットデータに対応するＲＯＭセルのパターンレイアウト上の並び順序とが異なっていることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置は、前記２個のデータ記憶回路からそれぞれ読み出された記憶データを内部データバスを介して読み取るＣＰＵをさらに具備することを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、前記ＣＰＵは、電源投入後の初期判定に際して、前記比較回路の比較出力に基づいて所定の制御出力を生成する制御機能を有することを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置において、前記２個のデータ記憶回路にそれぞれデータを書き込むために必要な信号が供給されるパッド群をさらに具備することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置と、前記パッド群のうちの少なくとも一部は、前記半導体チップがアセンブリされてパッケージされた状態で外部端子から電気的に分離されていることを特徴とする半導体装置。
【請求項１０】
請求項１乃至９のいずれか１項に記載の半導体装置と、前記半導体装置により制御されるキー入力入力装置と、前記半導体装置の電源投入後の初期判定に際して前記比較回路の比較出力が前記識別データ記憶回路の不正書き込みがあったことを検出した場合に前記キー入力装置のキー入力信号の取り込みを不可能な状態に制御する不正使用防止手段とを具備することを特徴とする応用システム装置。
【請求項１１】
請求項１乃至９のいずれか１項に記載の半導体装置と、前記半導体装置により制御される表示装置と、前記半導体装置の電源投入後の初期判定に際して前記比較回路の比較出力が前記識別データ記憶回路の不正書き込みがあったことを検出した場合に前記表示装置にエラー表示を行うように制御する不正使用防止手段とを具備することを特徴とする応用システム装置。
【請求項１２】
請求項１乃至９のいずれか１項に記載の半導体装置と、前記半導体装置に接続された入出力装置と、前記半導体装置および入出力装置に電源電圧を供給するためのシステム電源と、前記半導体装置の電源投入後の初期判定に際して前記比較回路の比較出力が前記識別データ記憶回路の不正書き込みがあったことを検出した場合に前記システム電源の電源電圧供給を停止するように制御する不正使用防止手段とを具備することを特徴とする応用システム装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に固有番号記憶回路を持つ半導体装置に関するもので、例えば携帯用電話器などの移動通信端末機器に使用されるものである。
【０００２】
【従来の技術】
一般に、半導体装置に固有の識別情報（例えば番号データ）を付加しようとした時、ＲＯＭ（リード・オンリー・メモリ）内蔵型の半導体装置を用い、出荷テスト時点でＲＯＭセルに固有番号データを記憶させる方法が採用されている。
【０００３】
従来のＲＯＭ内蔵型の半導体装置において、固有番号データの記憶回路として使用されるＲＯＭセルは、半導体装置の出荷後に固有番号データの書き換え操作が容易に可能な構造であった。
【０００４】
しかし、例えば携帯用電話のように使用料金の課金の算定に前記固有番号を利用している場合には、出荷後に固有番号データの書き換えが自由にできることは、固有番号の故意の改変による電話システムの不正使用を誘発するおそれがある。
【０００５】
一方、移動通信端末の回路基板上に２個のＲＯＭ装置を装着してそれぞれにデータを記憶させておく二重化記憶技術を用いた不正使用防止方法が、特開平３−９９５３２号公報に開示されている。
【０００６】
しかし、上記不正使用防止方法は、回路基板上に対する２個のＲＯＭ装置の装脱着の作業の困難性を利用して不正使用の防止を図っているが、困難の程度は比較的軽いので、不正使用防止の確実度が比較的低い。
【０００７】
【発明が解決しようとする課題】
上記したように従来の固有番号記憶回路を持つ半導体装置は、出荷後の固有識別データの書き換えが比較的容易に可能であり、この半導体装置を使用した応用システム装置の不正使用を誘発するおそれがあるという問題があった。
【０００８】
本発明は上記の問題点を解決すべくなされたもので、出荷後の固有識別データの書き換えが著しく困難であり、仮に書き換えられた場合にはデータの読み出し時にシステム側に知らせて安全対策の処置を促すことができ、半導体装置の応用システムの不正使用の誘発を抑止し得る半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、半導体チップ固有の識別データを破壊モードのＲＯＭセルに記憶し、前記識別データの各ビットデータに対応するＲＯＭセルのパターンレイアウト上の並び順序がビット重み順とは異なる不規則な順序になっている識別データ記憶回路と、前記固有の識別データに対して排他的なダミーデータを破壊モードのＲＯＭセルに記憶したダミーデータ記憶回路と、前記２個のデータ記憶回路からそれぞれ読み出されたデータを比較検査し、比較結果を出力する比較回路とを具備することを特徴とする。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
図１は、本発明の第１の実施の形態に係る固有番号データ記憶回路を有する１チップ・マイクロコンピュータ（マイコン）の一部を示している。
【００１１】
図１に示す１チップ・マイコンにおいては、１１は固有識別データ（例えば番号データ）をＲＯＭセルに記憶した番号データ記憶回路、１２は前記番号データに対して排他的なダミーデータを破壊モードのＲＯＭセルに記憶したダミーデータ記憶回路である。
【００１２】
なお、前記番号データ記憶回路１１のＲＯＭセルは、破壊モードのＲＯＭセルでも非破壊モードのＲＯＭセルでもよいが、本例では、破壊モードのＲＯＭセルを使用している。また、本例では、前記番号データおよびダミーデータとして、例えば２進数の８ビットデータが使用される。
【００１３】
１１１および１１２は前記番号データ記憶回路１１のＲＯＭセルの選択を行うための第１のロウデコーダおよび第１のカラムデコーダ、１２１および１２２は前記ダミーデータ記憶回路１２のＲＯＭセルの選択を行うための第２のロウデコーダおよび第２のカラムデコーダである。
【００１４】
１３１は前記番号データ記憶回路１１から読み出されたデータを内部データバス１４に出力するバッファ回路、１３２は前記ダミーデータ記憶回路１２から読み出されたデータを内部データバス１４に出力するバッファ回路である。
【００１５】
１５は前記２個のデータ記憶回路１１、１２からそれぞれ読み出されたデータ（本例ではバッファ回路１３１、１３２を介して内部データバス１４に読み出されたデータ）を比較検査し、比較結果をチップ外部およびシステム側に出力する比較回路（エラーチェック回路）である。
【００１６】
この場合、読み出しデータが正常であればエラー信号として“０”を出力し、読み出しデータが異常であればエラー信号として“１”を出力する。なお、システム側へ知らせるためのエラー検出信号は１本に限らず、複数本でもよい。
【００１７】
前記システム側は、前記内部データバス１４に接続されたＣＰＵ１６を具備しており、前記２個のデータ記憶回路１１、１２からそれぞれ読み出された記憶データを内部データバス１４を介して読み取ることにより所望の書き込みが完了したか否かを判定する判定機能、前記比較回路１５の比較出力を取り込み、それに基づいて所定の制御出力を生成する制御機能を有する。
【００１８】
なお、１７１は外部から電源電圧Ｖｄｄが印加される電源パッド、１７２は外部の接地電位Ｖｓｓに接続される接地パッドであり、それぞれ半導体チップ上の電源線、接地線に接続されている。
【００１９】
また、前記破壊モードのＲＯＭセルとして、本例では電流溶断型ヒューズ式のＲＯＭ素子が用いられており、この電流溶断型ヒューズ式のＲＯＭ素子に対する電流溶断を制御するために前記２個のデータ記憶回路１１、１２に共通に接続された書込み電圧印加パッド１７３および接地パッド１７４が設けられている。
【００２０】
なお、外部端子（図示せず）に接続されるパッド群として、前記内部データバス１４や周辺回路との間でデータを授受するためのパッド群１８１〜１８３のほかに、前記比較回路１５の比較出力を外部に出力するためのパッド１８４、前記２個のデータ記憶回路１１、１２用のアドレスバッファや他の回路との間でアドレス信号を授受するためのパッド群１８５〜１８７などが設けられている。
【００２１】
１９１〜１９３はマルチプレクサであり、通常動作／「テストモード」の切換えに応じて前記パッド群１８１〜１８７の接続先を切換選択する役割を有する。この場合、「テストモード」時には、前記比較回路１５の比較出力をパッド１８４に出力し、前記パッド群１８５〜１８７に供給されるアドレス信号を前記２個のデータ記憶回路１１、１２用のアドレスバッファに供給する。
【００２２】
上記「テストモード」は、前記２個のデータ記憶回路１１、１２に対する書き込み時、上記書き込み後に所望の書き込みが完了したか否かを判定するために前記２個のデータ記憶回路１１、１２からそれぞれ記憶データを読み出す時、電源投入後の初期判定に際して前記２個のデータ記憶回路１１、１２からそれぞれ記憶データを読み出す時などに指定される。
【００２３】
図２は、図１中の２個のデータ記憶回路１１、１２にそれぞれ電流溶断型ヒューズ式のＲＯＭ素子を用いた場合の一部（４ビット分）について回路例を示している。
【００２４】
図２において、ＲＯＭセル２０の１ビット分は、２個のＮＭＯＳトランジスタ（読み出し用ＭＯＳトランジスタ２１、書き込み用ＭＯＳトランジスタ２２）と１個の電流溶断型ヒューズ素子（例えばポリシリコンヒューズ）２３からなる。
【００２５】
即ち、データ記憶回路１１、１２の各カラムのビット線ＢＬには読み出し用のＭＯＳトランジスタ２１のドレインが接続されており、上記読み出し用のＭＯＳトランジスタ２１のソースは、ヒューズ素子２３を介して書込み用の電源線であるＶｆｐｐ  線２４に接続されているとともに書込み用のＭＯＳトランジスタ２２のドレイン・ソース間を介して接地電位線であるＶｆｓｓ  線２５に接続されている。
【００２６】
前記Ｖｆｐｐ  線２４およびＶｆｓｓ  線２５は、それぞれ２個のデータ記憶回路１１、１２のロウ方向に形成されており、Ｖｆｐｐ  線２４には前記書込み電圧印加パッド１７３が接続され、Ｖｆｓｓ  線２５に前記接地パッド１７４が接続されている。
【００２７】
なお、前記接地パッド１７４を省略し、前記接地パッド１７２に前記Ｖｆｓｓ  線２５を接続するようにしてもよい。
なお、読み出し用の電源電圧Ｖｄｄが与えられる第１の電源ノードと前記ビット線ＢＬとの間にＰＭＯＳトランジスタ２６のドレイン及びソース間がそれぞれ接続されており、また、前記Ｖｆｐｐ  線２４の一端はクランプ用のＮＭＯＳトランジスタ２７のドレイン・ソース間を介して接地電位（Ｖｓｓ）ノードに接続されている。
【００２８】
そして、前記ＰＭＯＳトランジスタ２６のゲート、読み出し用トランジスタ２１のゲートおよびクランプ用トランジスタ２７のゲートには対応するデータ記憶回路１１、１２のロウデコーダ１１１、１２１の出力信号が印加され、前記書込み用トランジスタ２２のゲートには対応するデータ記憶回路１１、１２のカラムデコーダ１１２、１２２の出力信号が印加される。
【００２９】
図２の回路において、ＲＯＭセル２０に対するデータ書込み動作に際しては、ロウデコーダ１１１、１２１によりＰＭＯＳトランジスタ２６、読み出し用トランジスタ２１、クランプ用トランジスタ２７をそれぞれオフ状態に制御し、接地パッド１７４あるいは１７２を介してＶｆｓｓ  線２５に接地電位Ｖｆｓｓ  を印加し、Ｖｆｐｐ  パッド１７３に書込み用の電源電圧Ｖｆｐｐ  を印加し、カラムデコーダ１１２、１２２により選択されるカラムの書込み用トランジスタ２２を書き込みデータ“１”／“０”に応じてオン状態／オフ状態に制御する。
【００３０】
これにより、書込み用トランジスタ２２がオン状態に制御されると、これに接続されているヒューズ素子２３は溶断電流が流れて溶断されるので、例えば“１”データの書き込みが行われたことになる。
【００３１】
上記とは逆に、前記書込み用トランジスタ２２がオフ状態に制御されると、これに接続されているヒューズ素子２３は溶断電流が流れず、溶断されないので、“０”データの書き込みが行われたことになる。
【００３２】
なお、上記したような２個のデータ記憶回路１１、１２に対する相補データの書き込みは、２個のデータ記憶回路１１、１２に対して同時に行っても順次に行ってもよい。
【００３３】
これに対して、ＲＯＭセル２０からのデータ読み出し動作に際しては、カラムデコーダ１１２、１２２により書込み用トランジスタ２２をオフ状態に制御し、Ｖｆｐｐ  パッド１７３を開放状態にし、ロウデコーダ１１１、１２１によりＰＭＯＳトランジスタ２６、読み出し用トランジスタ２１、クランプ用トランジスタ２７をそれぞれオン状態に制御する。
【００３４】
これにより、ヒューズ素子２３の溶断／非溶断状態に応じてビット線ＢＬの電位が“Ｈ”／“Ｌ”レベルになり、読み出しデータ“１”／“０”がバッファ回路１３１、１３２に読み出される。
【００３５】
図３は、図１中の比較回路（エラーチェック回路）１５の一例を示す回路図である。
このエラーチェック回路は、８ビットの番号データおよび８ビットのダミーデータの各対応するビット同士が入力する８個の排他的オア回路３１と、上記８個の排他的オア回路が２組に分けられた各４ビットづつの出力が各対応して入力する２個のナンド回路３２と、上記２個のナンド回路の各出力が入力する１個のオア回路３３とからなる。
【００３６】
図４は、図１中の２個のデータ記憶回路１１、１２に対する２進数の８ビットデータの最初の書込み動作、読み出し動作、出荷後の不正な再書込み動作の一例を説明するために示している。
【００３７】
最初の書込み動作時に、正しい番号データとして例えば“Ａ３”（１６進数で２桁の８ビットデータ）を書き込むものと仮定すると、番号データ記憶回路１１には番号データ“１０１０００１１”を書き込み、ダミーデータ記憶回路１２には前記番号データに対して排他的なダミーデータ“０１０１１１００”を書き込む。
【００３８】
読み出し動作時には、２個のデータ記憶回路１１、１２からそれぞれ読み出されたデータをエラーチェック回路１５で絶えず比較検査し、比較結果（本例では、各対応するビット同士の排他的論理和出力の総論理積の否定を示すエラー信号）をシステム側に出力する。
【００３９】
この場合、２個のデータ記憶回路１１、１２の読み出しデータが正常であれば、比較結果（エラー信号）が“０”になる。これに対して、もし、出荷後の不正な再書込み（追加書込み）動作により不正な番号データとして例えば“Ｂ２”（番号データは“１０１１００１０”、排他的なダミーデータは“０１００１１０１”）が書き込まれていると、２個のデータ記憶回路１１、１２においては、最初の書込み動作時のデータＡ３の各ビットに応じて破壊（溶断）されているヒューズ素子２３はそのままであり、不正な固有番号データ“Ｂ２”の各ビットに応じて溶断されるヒューズ素子２３が増加するので、２個のデータ記憶回路１１、１２の読み出しデータはそれぞれ異常（ＮＧ）になり、比較結果（エラー信号）は“１”になる。
【００４０】
上記エラー信号“１”を前記システム側が受け取ると、システム側は、不正な書き換えがあったことを認識し、動作モードの切り替え、システム全体の動作の停止、制限などの必要な安全対策の処置をとる。
【００４１】
即ち、上記したような半導体装置においては、２個のデータ記憶回路１１、１２の各１個のＲＯＭセル２０で１組をなすＲＯＭセル対の記憶データ（番号データとダミーデータ）の相補的な組み合わせで固有番号データの各１ビットを表現し、正しい番号データを正常に書き込んだ状態では１組のＲＯＭセル対のうちの少なくとも一方のＲＯＭ素子が破壊された状態にしておく。
【００４２】
このようにしておくと、半導体装置の出荷後に番号データの不正な書き換えがあった場合には、書き換えがあったビットデータに対応する１組のＲＯＭセル対の両方が破壊された状態になるので、読み出し時に２個のデータ記憶回路１１、１２のデータを比較検査した比較結果（エラー信号）は“１”になる。
【００４３】
従って、上記した半導体装置によれば、出荷後の固有番号の書き換えが著しく困難であり、仮に書き換えられた場合には固有番号の読み出し時にシステム側に知らせて安全対策を促すことができ、半導体装置を使用した応用システム装置の不正使用の誘発を抑止することができる。
【００４４】
例えば図５に示すような応用システム装置において、前記１チップマイコンにより制御されるキー入力入力装置５１や表示装置５２などの入出力装置およびこれらに電源電圧を供給するためのシステム電源５０を具備する場合、前記半導体装置の電源投入後の初期判定に際して前記比較回路の比較出力が前記識別データ記憶回路の不正書き込みがあったことを検出した場合に、前記キー入力装置のキー入力信号の取り込みを不可能な状態に制御する、あるいは、前記表示装置にエラー表示を行うように制御する、あるいは、前記システム電源の電源電圧供給を停止するように制御する不正使用防止手段を設けることにより、不正使用を防止することができる。
【００４５】
また、固有識別データを内蔵する必要がある応用システム装置は、携帯用電話器などの移動通信端末機器に限らず、インターネットを利用した電子決済システムなどに使用される通信端末機器などが考えられ、その分野は多岐にわたる。
【００４６】
なお、前記破壊モードのＲＯＭセルは、電流溶断型ヒューズ式のＲＯＭ素子に限らず、レーザー光溶断型ヒューズ式のＲＯＭ素子を用いてもよい。また、その他の非可逆的な破壊モードのＲＯＭ素子を用いても同様の効果を得ることができる。
【００４７】
また、前記半導体装置が例えばセラミックタイプのパッケージ内に収納される場合には、パッケージ部分が破壊されて内部の半導体装置のＲＯＭ記憶素子の内容（オン／オフ状態）が観察などにより解読されるおそれがある。
【００４８】
そこで、前記識別データ記憶回路における識別データの各ビットデータに対応するＲＯＭセルのパターンレイアウト上の並び順序を、ビット重み順（ＭＳＢに対応するＲＯＭセルからＬＳＢに対応するＲＯＭセルへの並び順序）とは異なる不規則な順序にしておくことにより、前記したような解読の困難化を図ることが望ましい。
【００４９】
さらには、前記識別データ記憶回路における識別データの各ビットデータに対応するＲＯＭセルのパターンレイアウト上の並び順序と前記ダミーデータ記憶回路におけるダミーデータの各ビットデータに対応するＲＯＭセルのパターンレイアウト上の並び順序とを異ならせておくことにより、前記したような解読の困難化を図ることが望ましい。
【００５０】
また、前記固有番号データ記憶回路１１にデータを書き込むために必要な信号が供給されるパッド群のうちの少なくとも一部（例えばＶｆｐｐ  パッド１７３）を、半導体チップがアセンブリされてパッケージされた状態で外部端子から電気的に分離しておく（例えばワイヤーボンディングによる外部端子との接続を行わない）ことにより、半導体装置の外部端子からの再書込みが困難になる。
【００５１】
また、前記固有番号データ記憶回路１１の破壊モードのＲＯＭ素子に代えて、ＥＰＲＯＭなどの非破壊モードのＯＴＰ（ワン・タイム・プログラマブル）型のＲＯＭ素子を用いた場合でも、再書込みが困難になる。
【００５２】
この場合にも、前記固有番号データ記憶回路１１にデータを書き込むために必要な信号が供給されるパッド群のうちの少なくとも一部（例えばＶｆｐｐ  パッド１７３）を、半導体チップがアセンブリされてパッケージされた状態で外部端子から電気的に分離しておく（例えばワイヤーボンディングによる外部端子との接続を行わない）ことにより、半導体装置の外部端子からの再書込みが困難になる。
【００５３】
【発明の効果】
上述したように本発明の固有番号記憶回路を持つ半導体装置によれば、出荷後の固有番号の不正な書き換えが著しく困難であり、仮に書き換えられた場合には固有番号の読み出し時にシステム側に知らせて安全対策を促すことができ、半導体装置の応用システムの不正使用の誘発を抑止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る固有番号データ記憶回路を有する１チップ・マイコンの一部を示すブロック図。
【図２】図１中の２個のデータ記憶回路にそれぞれ電流溶断型ヒューズ式のＲＯＭ素子を用いた場合の４ビット分について一例を示す回路図。
【図３】図１中の比較回路の一例を示す回路図。
【図４】図１中の２個のデータ記憶回路に対する２進数の８ビットデータの書込み動作、読み出し動作、不正な再書込み動作の一例を説明するために示す図。
【図５】図１の１チップ・マイコンの応用システム装置の一例を示すブロック図。
【符号の説明】
１１…番号データ記憶回路、
１２…ダミーデータ記憶回路、
１１１、１２１…ロウデコーダ、
１１２、１２２…カラムデコーダ、
１３１、１３２…バッファ回路、
１４…内部データバス、
１５…比較回路（エラーチェック回路）、
１６…ＣＰＵ、
１７１…電源パッド、
１７２…接地パッド、
１７３…書き込み電圧印加パッド、
１７４…接地電位印加パッド、
１８１〜１８７…パッド、
１９１〜１９３…マルチプレクサ回路、
２０…ＲＯＭセル、
２１…読み出し用ＭＯＳトランジスタ、
２２…書き込み用ＭＯＳトランジスタ、
２３…電流溶断型ヒューズ素子、
２４…Ｖｆｐｐ  線、
２５…Ｖｆｓｓ  線、
２６…ＰＭＯＳトランジスタ、
２７…クランプ用のＮＭＯＳトランジスタ、
５０…システム電源、
５１…キー入力入力装置、
５２…表示装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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