(57)【特許請求の範囲】
【請求項１】
送り側の大規模集積回路と受け側の大規模集積回路との間でデータ転送を行うＬＳＩ間データ転送システムであって、前記送り側の大規模集積回路と前記受け側の大規模集積回路とのタイミングを合わせる基準信号が前記送り側の大規模集積回路と前記受け側の大規模集積回路とに供給されており、前記送り側の大規模集積回路と前記受け側の大規模集積回路との間に設けられかつ複数のデータと前記基準信号及び前記送り側の大規模集積回路のシステムクロックから生成されるクロックとを同時に転送するための伝送経路と、前記伝送経路を経由して転送されるデータを当該伝送経路を経由して転送されるクロックでサンプリングするサンプリング手段と、前記サンプリングされたデータを前記基準信号及び前記受け側の大規模集積回路のシステムクロックから生成されるタイミングで読み込み前記受け側の大規模集積回路のシステムクロックに同期化させる手段とを有することを特徴とするＬＳＩ間データ転送システム。
【請求項２】
前記伝送経路を経由して前記受け側の大規模集積回路に転送されるクロックを生成する生成手段を前記送り側の大規模集積回路に含むことを特徴とする請求項１記載のＬＳＩ間データ転送システム。
【請求項３】
前記クロックの前記受け側の大規模集積回路における分配遅延と同等の遅延を前記データに施す分配遅延補償回路を前記受け側の大規模集積回路に含むことを特徴とする請求項１または請求項２記載のＬＳＩ間データ転送システム。
【請求項４】
前記データの本数は、前記クロックと前記データとのばらつきが１クロック周期を越えない範囲で任意の数値を設定自在としたことを特徴とする請求項１から請求項３のいずれか記載のＬＳＩ間データ転送システム。
【請求項５】
前記送り側の大規模集積回路と前記受け側の大規模集積回路との間のデータ転送は、任意のクロック周期で動作可能としたことを特徴とする請求項１から請求項４のいずれか記載のＬＳＩ間データ転送システム。
【請求項６】
送り側の大規模集積回路と受け側の大規模集積回路との間でデータ転送を行うＬＳＩ間データ転送システムのソースシンクロナスデータ転送方式であって、前記送り側の大規模集積回路と前記受け側の大規模集積回路とのタイミングを合わせる基準信号が前記送り側の大規模集積回路と前記受け側の大規模集積回路とに供給されており、前記送り側の大規模集積回路と前記受け側の大規模集積回路との間に設けられかつ複数のデータと前記基準信号及び前記送り側の大規模集積回路のシステムクロックから生成されるクロックとを同時に転送するための伝送経路を経由して転送されるデータを当該伝送経路を経由して転送されるクロックでサンプリングした後に前記基準信号及び前記受け側の大規模集積回路のシステムクロックから生成されるタイミングで読み込まれる前記サンプリングされたデータを前記受け側の大規模集積回路のシステムクロックに同期化させることを特徴とするソースシンクロナスデータ転送方式。
【請求項７】
前記伝送経路を経由して前記受け側の大規模集積回路に転送されるクロックを前記送り側の大規模集積回路で生成するようにしたことを特徴とする請求項６記載のソースシンクロナスデータ転送方式。
【請求項８】
前記クロックの前記受け側の大規模集積回路における分配遅延と同等の遅延を前記データに施すようにしたことを特徴とする請求項６または請求項７記載のソースシンクロナスデータ転送方式。
【請求項９】
前記データの本数は、前記クロックと前記データとのばらつきが１クロック周期を越えない範囲で任意の数値を設定自在としたことを特徴とする請求項６から請求項８のいずれか記載のソースシンクロナスデータ転送方式。
【請求項１０】
前記送り側の大規模集積回路と前記受け側の大規模集積回路との間のデータ転送は、任意のクロック周期で動作可能としたことを特徴とする請求項６から請求項９のいずれか記載のソースシンクロナスデータ転送方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＬＳＩ間データ転送システム及びそれに用いるソースシンクロナスデータ転送方式に関し、特にＬＳＩ（大規模集積回路）間におけるデータの高速転送に関する。
【０００２】
【従来の技術】
一般的なＬＳＩ間におけるデータ転送方式としては、各ＬＳＩに同じオシレータ（発振器）から発生させたクロックを分配し、データのみを転送する同期転送方式がある。しかしながら、近年、転送周波数が５００ＭＨｚを越えるような高速転送を行うことが要求されてきている。
【０００３】
ＬＳＩ間における同期転送方式の概略を図８に示す。図８において、ＬＳＩ５，７間は伝送経路６で接続され、この伝送経路６を介してパラレルデータ（ｎ本）がＬＳＩ５，７間でやりとりされている。ＬＳＩ５はフリップフロップ（以下、Ｆ／Ｆとする）５１と出力バッファ５２とを含み、ＬＳＩ７は入力バッファ７１とＦ／Ｆ７２とを含み、ＬＳＩ５，７にはＬＳＩ外部クロックが供給されている。
【０００４】
ＬＳＩ５においては図示せぬ内部論理からデータ（ｎ本）がＦ／Ｆ５１に出力されると、Ｆ／Ｆ５１はＬＳＩ外部クロックを送り側システムクロックとして入力して動作し、当該データを出力バッファ５２を介して伝送経路６に送出する。
【０００５】
ＬＳＩ７においては伝送経路６から送られてきたデータ（ｎ本）が入力バッファ７１を介して入力されると、Ｆ／Ｆ７２はＬＳＩ外部クロックを受け側システムクロックとして入力して動作し、当該データを図示せぬ内部論理に送出する。
【０００６】
【発明が解決しようとする課題】
上述した従来の同期転送方式では、転送周期が低ければ問題ないが、転送周期が高くなると、クロックスキュー、ＬＳＩ内遅延時間ばらつき、メディア（プリント配線基板やケーブル、コネクタ等）の遅延時間ばらつき、ノイズ等の絶対値が転送周期に比べて大きくなり、許容できなくなるため、実現不可能になる。
【０００７】
同期転送方式では等長配線をした場合でも、転送されたデータと受け側ＬＳＩのクロックとの間のタイミング関係が回路的に何の保証もされていない。このため、遅延時間に比べて転送周期の方が遙かに遅い場合には問題ないが、転送周期が早くなると、転送されてきたデータを初めて受け取る受け側ＬＳＩのＦ／Ｆのセットアップ・ホールドタイムを満足することができなくなり、正確な転送を行うことができなくなる可能性がある。
【０００８】
つまり、高速転送時にはＬＳＩ間のクロックスキューの調整や、転送による遅延時間をばらつきやノイズの影響も考慮して正確に見積もり、受け側ＬＳＩ側のＦ／Ｆでのセットアップタイム・ホールドタイムを満足するように調整しなくては転送ができないという問題がある。
【０００９】
また、通信系で用いられている高速データ転送方式としては非同期シリアル転送方式が主に使われているが、これはデータ転送が常時行われていないことから、転送開始時に転送開始信号を送ることを前提に考えている。
【００１０】
このため、データ転送前にシリアルデータにエンコード、データ受信時に転送開始信号検出、シリアル信号のデコード、同期化等の処理が必要になり、レイテンシ（応答時間）が悪くなる。コンピュータ系のＬＳＩ間転送では入出力系の転送を除けば常時転送が行われており、このレイテンシが性能を決める重要な要素となっているため、非同期シリアル転送方式は使えない。
【００１１】
そこで、本発明の目的は上記の問題点を解消し、高速転送時にデータの遅延時間のばらつきを抑え、正確かつ高速、高応答性でデータ転送を行うことができるＬＳＩ間データ転送システム及びそれに用いるソースシンクロナスデータ転送方式を提供することにある。
【００１２】
【課題を解決するための手段】
本発明によるＬＳＩ間データ転送システムは、送り側の大規模集積回路と受け側の大規模集積回路との間でデータ転送を行うＬＳＩ間データ転送システムであって、前記送り側の大規模集積回路と前記受け側の大規模集積回路とのタイミングを合わせる基準信号が前記送り側の大規模集積回路と前記受け側の大規模集積回路とに供給されており、前記送り側の大規模集積回路と前記受け側の大規模集積回路との間に設けられかつ複数のデータと前記基準信号及び前記送り側の大規模集積回路のシステムクロックから生成されるクロックとを同時に転送するための伝送経路と、前記伝送経路を経由して転送されるデータを当該伝送経路を経由して転送されるクロックでサンプリングするサンプリング手段と、前記サンプリングされたデータを前記基準信号及び前記受け側の大規模集積回路のシステムクロックから生成されるタイミングで読み込み前記受け側の大規模集積回路のシステムクロックに同期化させる手段とを備えている。
【００１３】
本発明によるソースシンクロナスデータ転送方式は、送り側の大規模集積回路と受け側の大規模集積回路との間でデータ転送を行うＬＳＩ間データ転送システムのソースシンクロナスデータ転送方式であって、前記送り側の大規模集積回路と前記受け側の大規模集積回路とのタイミングを合わせる基準信号が前記送り側の大規模集積回路と前記受け側の大規模集積回路とに供給されており、前記送り側の大規模集積回路と前記受け側の大規模集積回路との間に設けられかつ複数のデータと前記基準信号及び前記送り側の大規模集積回路のシステムクロックから生成されるクロックとを同時に転送するための伝送経路を経由して転送されるデータを当該伝送経路を経由して転送されるクロックでサンプリングした後に前記基準信号及び前記受け側の大規模集積回路のシステムクロックから生成されるタイミングで読み込まれる前記サンプリングされたデータを前記受け側の大規模集積回路のシステムクロックに同期化させている。
【００１４】
すなわち、本発明のソースシンクロナスデータ転送方式は、送り側ＬＳＩ（ソース）から複数のデータ（ｎ本）と同時にクロック（以下、ソースクロックとする）を同じ伝送経路で転送し、受け側ＬＳＩ（レシーブ）でそのソースクロックでデータをサンプリング後、受け側ＬＳＩのシステムクロックに同期化させている。
【００１５】
これによって、本発明のソースシンクロナスデータ転送方式は、伝送経路の遅延時間のばらつきやクロックスキューを抑え、コンピュータのＬＳＩ間転送等に用いられるパラレルデータの高速転送を実現することが可能となる。
【００１６】
【発明の実施の形態】
次に、本発明の一実施例について図面を参照して説明する。図１は本発明の一実施例によるＬＳＩ間データ転送システムの構成を示すブロック図である。図１において、ＬＳＩ間データ転送システムは送り側ＬＳＩ（ソース）１と受け側ＬＳＩ（レシーブ）２とを伝送経路３，４（伝送経路３，４は同じ伝送経路を構成している）によって接続して構成されている。
【００１７】
送り側ＬＳＩ１はフリップフロップ（以下、Ｆ／Ｆとする）１１と、ソースクロック生成回路１２と、出力バッファ１３，１４とを含んで構成されている。受け側ＬＳＩ２は入力バッファ２１，２２と、分配遅延補償回路２３と、ライトアドレス生成回路２４と、リードアドレス生成回路２５と、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ：先入れ先出し）回路２６と、Ｆ／Ｆ２７とを含んで構成されている。
【００１８】
送り側ＬＳＩ１から複数のデータ（ｎ本）とクロック（以下、ソースクロックとする）とを同時にかつ同じ伝送経路３，４で転送し、受け側ＬＳＩ２においてそのソースクロックでデータをサンプリングした後、受け側ＬＳＩ２のシステムクロックに同期化させることによって、伝送経路の遅延時間のばらつきやクロックスキューを抑え、コンピュータのＬＳＩ間転送等に用いられるパラレルデータの高速転送を実現することができる。
【００１９】
図２は図１のソースクロック生成回路１２の構成を示す回路図である。図２において、ソースクロック生成回路１２はＦ／Ｆ１２ａ，１２ｂ，１２ｇと、アンド（ＡＮＤ）回路１２ｃと、ナンド（ＮＡＮＤ）回路１２ｄ，１２ｅと、セレクタ１２ｆとから構成され、リセット信号とデファイナ（基準）信号と送り側システムクロックとを入力してソースクロックを生成する。
【００２０】
図３は図１のライトアドレス生成回路２４の構成を示す回路図である。図３において、ライトアドレス生成回路２４はＦ／Ｆ２４ａ，２４ｂから構成され、リセット信号と入力バッファ２２の出力とを入力してライトアドレスａ〜ｄを生成する。
【００２１】
図４は図１のリードアドレス生成回路２５の構成を示す回路図である。図４において、リードアドレス生成回路２５はシフトレジスタＦ／Ｆ２５ａ〜２５ｄから構成され、リセット信号とデファイナ信号と受け側システムクロックとを入力してリードアドレスＡ〜Ｄを生成する。
【００２２】
図５は図１のＦＩＦＯ回路２６の構成を示す回路図である。図５において、ＦＩＦＯ回路２６はＦ／Ｆ２６ａ〜２６ｄと、セレクタ２６ｅ〜２６ｈと、４ｔｏ１セレクタ２６ｉ〜２６ｌとから構成され、入力バッファ２２の出力と分配遅延補償回路２３の出力とを入力して対応するデータを出力する。
【００２３】
これら図１〜図５を参照して本発明の一実施例によるＬＳＩ間データ転送システムについて説明する。上記の回路例では見かけ上４クロック周期の同期転送となる。送り側ＬＳＩ１からはデータとソースクロックとが同じ伝送経路３，４を経由して受け側ＬＳＩ２に同時に転送される。尚、データ信号波形の有効なポイントでサンプリングをするために、ソースクロックはデータに対して半周期ずらして送る。
【００２４】
ソースクロックはソースクロック生成回路１２内のＦ／Ｆ１２ｇによって、送り側クロックの逆位相で１／２分周することによって生成されている。また、送り側ＬＳＩ１と受け側ＬＳＩ２とのタイミングを合わせるため、ＬＳＩ外部からはデファイナ信号が送り側ＬＳＩ１と受け側ＬＳＩ２とにそれぞれ分配されている。デファイナ信号は“ＨＩ”：“ＬＯＷ”＝１：３となるシステムクロックの１／４の周波数の信号である。
【００２５】
受け側ＬＳＩ２に転送されたデータは分配遅延補償回路２３を経由し、転送されたソースクロックでサンプリングしてＦＩＦＯ回路２６に格納される。ＦＩＦＯ回路２６とはデータを一定期間保持し、データを格納した順番に出力するデータ保持回路である。
【００２６】
ソースクロックは各データを受けるＦＩＦＯ回路２６やライトアドレス生成回路２４への分配を行うため、データよりも遅延が大きくなる。この遅延差があると、データとそのデータをサンプリングするソースクロックとのマージンが小さくなる。そのため、ソースクロック分配遅延と同等の遅延をデータ側で補正する分配遅延補償回路２３によってそれらの遅延差の補償を行っている。
【００２７】
また、本実施例はＦＩＦＯ回路２６がデータ１ビット当たり４段ある場合を示している。この場合、ＦＩＦＯ回路２６でデータを４システムクロック周期の間保持する。
【００２８】
このＦＩＦＯ回路２６に書込む順番を決めるためにソースクロックからライトアドレスａ〜ｄを生成するライトアドレス生成回路２４と、読出す順番を決めるためにデファイナ信号からリードアドレスＡ〜Ｄを生成するリードアドレス生成回路２５とを有している。ライトアドレスはソースクロックに、リードアドレスは受け側クロックに同期している。
【００２９】
また、これら以外に本発明を構成する要素としては、送り側ＬＳＩ１にはデータ用のＦ／Ｆ１１及び出力バッファ１３，１４がある。受け側ＬＳＩ２には入力バッファ２１，２２と、送られたデータをＦＩＦＯ回路２６を経由して受け側ＬＩＳ２のクロックで受けるＦ／Ｆ２７とがある。
【００３０】
図６は図１のソースクロック生成回路１２の動作を示すタイミングチャートであり、図７は図１の受け側ＬＳＩ２の動作を示すタイミングチャートである。これら図１〜図７を参照して本発明の一実施例の動作について説明する。
【００３１】
まず、送り側ＬＳＩ１内にあるソースクロック生成回路１２の動作について説明する。デファイナ信号は、図６に示すように、“ＨＩ”：“ＬＯＷ”＝１：３となるシステムクロックの１／４の周波数の信号である。
【００３２】
ソースクロックはリセット信号を送り側システムクロックで受けるＦ／Ｆ１２ｂの出力がリセット解除（“ＬＯＷ”→“ＨＩ”）した後にデファイナ信号を送り側システムクロックで受けるＦ／Ｆ１２ａの出力が初めて“ＨＩ”になった次の送り側システムクロックの立下りから１／２分周することによって生成される。
【００３３】
つまり、ソースクロックはデファイナ信号及びリセット信号によって送信開始タイミングが規定されている。尚、Ｆ／Ｆ１２ｇの前段のセレクタ１２ｆはナンド回路１２ｄの出力が“ＬＯＷ”の時は下側、“ＨＩ”の時は上側を選択する。
【００３４】
次に、受け側ＬＳＩ２の動作について説明する。送り側ＬＳＩ１からデータ［図７（ａ）］とソースクロック［図７（ｂ）］とを全く同じ伝送経路３，４を経由して受け側ＬＳＩ２に転送した後の関係はデータ［図７（ｃ）］及びソースクロック［図７（ｄ）］となる。
【００３５】
このソースクロック［図７（ｄ）］をライトアドレス生成回路２４を構成する正エッジで動作するＦ／Ｆ２４ａ及び逆エッジで動作するＦ／Ｆ２４ｂのクロック入力に入力する。これらのＦ／Ｆ２４ａ，２４ｂは負の出力を入力に繋ぎ、１／２分周回路を構成している。ソースクロックはシステムクロックを半周期ずらし、周波数は１／２の信号なので、Ｆ／Ｆ２４ａ，２４ｂの正及び負の出力はデータ入力に対して半周期ずれたシステムクロックの１／４の周波数の信号となる。
【００３６】
また、これらの信号は、図７（ｅ）〜（ｈ）に示すように、１周期づつずれた信号となる。この図７（ｅ）〜（ｈ）に示す信号をライトアドレス信号とする。但し、ライトアドレス生成回路２４を構成するＦ／Ｆ２４ａ及びＦ／Ｆ２４ｂは動作前に初期化を行っておくことが必要である。
【００３７】
これらのセレクト信号が“ＨＩ”状態の時、ＦＩＦＯ回路２６を構成するＦ／Ｆ２６ａ〜２６ｄの前段にあるセレクタ２６ｅ〜２６ｈは下側をセレクトする。“ＬＯＷ”状態の時にはセレクタ２６ｅ〜２６ｈが上側をセレクト、つまりデータをホールドする。
【００３８】
ＦＩＦＯ回路２６を構成するＦ／Ｆ２６ｂ，２６ｄはＦ／Ｆ２６ａ，２６ｃとは異なり、クロックの立下りエッジでデータ取込み動作を行う。したがって、データ［図７（ｃ）］はＦ／Ｆ２６ａ→Ｆ／Ｆ２６ｂ→Ｆ／Ｆ２６ｃ→Ｆ／Ｆ２６ｄ→Ｆ／Ｆ２６ａ→…のように、１周期づつずれながら格納される。そのデータはＦ／Ｆ２６ａ〜２６ｄで４周期の間保持される。よって、Ｆ／Ｆ２６ａ〜２６ｄの出力はそれぞれ、図７（ｉ）〜（ｌ）に示すようになる。
【００３９】
また、デファイナ信号［図７（ｎ）］を受け側システムクロック［図７（ｍ）］に同期化させ、リードアドレス生成回路２５を構成するシフトレジスタＦ／Ｆ２５ａ〜２５ｄに入力し、リードアドレスＡ〜Ｄ［図７（ｏ）〜（ｒ）］とする。但し、ＦＩＦＯ回路２６の出力がバスファイトを起こすようなマルチセレクトを避けるために、動作前にこれらシフトレジスタＦ／Ｆ２５ａ〜２５ｄの初期化が必要である。
【００４０】
リードアドレスＡ〜ＤはＦ／Ｆ２６ａ〜２６ｄの出力を受ける４ｔｏ１セレクタ２６ｉ〜２６ｌのセレクト信号に入力される。それぞれ“ＨＩ”状態でそのパスが活性化されるため、ＦＩＦＯ回路２６の出力は図７（ｓ）に示すようになる。
【００４１】
このように、ＦＩＦＯ回路２６に入力されたデータは入力された順番に出力される。この出力を受け側システムクロック［図７（ｍ）］でサンプリングした結果、受け側クロックに同期化されたデータ信号［図７（ｔ）］が図示せぬ内部論理に送られる。但し、本実施例では外部から分配するデファイナ信号が、送り側システムクロック及び受け側システムクロックとメタステーブル状態にならないように調整する必要がある。また、デファイナ信号とＬＳＩ外部クロックとは同じオシレータ（発振器）から供給される必要がある。
【００４２】
本実施例による転送方式では送り側ＬＳＩ１のＦ／Ｆから出力ピンまでの遅延ばらつきや入力ピンから受け側ＬＳＩ２のＦ／Ｆ（ＦＩＦＯ）までの遅延ばらつきは同一ＬＳＩ内の遅延時間差とみなせることや、データとソースクロックとが同じ回路、同じメディア（パッケージやケーブル等）を介して転送されるため、データとソースクロックとの間の遅延時間のばらつきを抑えることができる。
【００４３】
よって、本実施例ではクロックスキュー等をＬＳＩ外部で調整することなく、正確かつ高速にデータ転送を行うことができる。また、みかけ上は多クロック周期の同期転送として見えるため、設計者は特別な転送方式だという意識をしなくてもよく、従来の同期転送方式の延長で考えることができる。
【００４４】
さらに、本実施例では非同期シリアル転送方式とは異なり、シリアルデータへのエンコードやデコードを行う必要がないため、応答性（レイテンシ）がよくなる。
【００４５】
本実施例ではソースクロック１本に対して、データｎ本となっているが、このデータの本数はソースクロックとデータとのばらつきが１クロック周期を越えない範囲で任意である。また、ＦＩＦＯ回路２６の段数も４段となっているが、２段でも８段でもよく、これらは任意の段数で動作可能である。
【００４６】
さらに、この回路構成ではみかけ上４クロック周期の同期転送にみえるが、３クロック周期でも５クロック周期でもよく、それらは任意のクロック周期で動作可能であり、そのＬＳＩ間転送時間に応じて変更が可能である。但し、それに伴い、ＦＩＦＯの段数やリードアドレス生成回路、ライトアドレス生成回路の回路構成、及びデファイナ信号の信号波形をそれに適合する回路に変更する必要がある。
【００４７】
ソースクロックも送り側クロックの逆位相で１／２分周して生成する必要はないし、受け側ＬＳＩ２のＦＩＦＯ回路２６で正確にサンプリングすることができれば、半周期ずらして送る必要もない。また、受け側ＬＳＩ２で分配後のソースクロックとデータとのばらつきが小さければ、分配遅延補償回路２３はなくてもかまわない。
【００４８】
ライトアドレス生成回路２４やリードアドレス生成回路２５も図３及び図４に示すような回路構成ではなく、例えばカウンタを使うようなものでもかまわない。また、遅延が入れば、ＦＩＦＯ回路２６とＦ／Ｆ２７との間に論理を入れてもかまわない。
【００４９】
【発明の効果】
以上説明したように本発明によれば、送り側の大規模集積回路と受け側の大規模集積回路との間でデータ転送を行うＬＳＩ間データ転送システムにおいて、送り側の大規模集積回路と受け側の大規模集積回路との間に設けられかつ複数のデータとクロックとを同時に転送するための伝送経路を経由して転送されるデータを当該伝送経路を経由して転送されるクロックでサンプリングした後に、サンプリングされたデータを受け側の大規模集積回路のシステムクロックに同期化させることによって、高速転送時にデータの遅延時間のばらつきを抑え、正確かつ高速、高応答性でデータ転送を行うことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるＬＳＩ間データ転送システムの構成を示すブロック図である。
【図２】図１のソースクロック生成回路の構成を示す回路図である。
【図３】図１のライトアドレス生成回路の構成を示す回路図である。
【図４】図１のリードアドレス生成回路の構成を示す回路図である。
【図５】図１のＦＩＦＯ回路の構成を示す回路図である。
【図６】図１のソースクロック生成回路の動作を示すタイミングチャートである。
【図７】図１の受け側ＬＳＩの動作を示すタイミングチャートである。
【図８】従来例によるＬＳＩ間データ転送システムの構成を示すブロック図である。
【符号の説明】
１  送り側ＬＳＩ
２  受け側ＬＳＩ
３，４  伝送経路
１１，２７，１２ａ，
１２ｂ，１２ｇ，２４ａ，
２４ｂ，２６ａ〜２６ｄ  フリップフロップ
１２  ソースクロック生成回路
１２ｃ  アンド回路
１２ｄ，１２ｅ  ナンド回路
１２ｆ，２６ｅ〜２６ｈ  セレクタ
１３，１４  出力バッファ
２１，２２  入力バッファ
２３  分配遅延補償回路
２４  ライトアドレス生成回路
２５  リードアドレス生成回路
２５ａ〜２５ｄ  シフトレジスタＦ／Ｆ
２６  ＦＩＦＯ回路
２６ｉ〜２６ｌ  ４ｔｏ１セレクタ
【図１】
0003562416.tif 000002
【図２】
0003562416.tif 000003
【図３】
0003562416.tif 000004
【図４】
0003562416.tif 000005
【図５】
0003562416.tif 000006
【図６】
0003562416.tif 000007
【図７】
0003562416.tif 000008
【図８】
0003562416.tif 000009