(57)【特許請求の範囲】
【請求項１】
ウェイト動作が可能なCPUと、このCPUによってアクセスされるメモリや出力デバイス等の被アクセスデバイスとを備えたデータ処理装置において、
前記CPUからのプログラムによるウェイト命令およびウェイト動作の有効サイクル数Ｍが設定される、ウェイト動作有効サイクル数指定機能を有したウェイト設定レジスタと、
前記ウェイト設定レジスタに設定されたウェイト命令により、次のプログラムステートより全ての前記被アクセスデバイスに対して、前記ウェイト動作の有効サイクル数Ｍで指定されるＭサイクルの間のアクセスについてはウェイトアクセスを可能とし、それ以降については、全ての前記被アクセスデバイスに対してウェイト解除を自動的に行なうためのウェイト信号を、前記CPUに対して出力するウェイト制御装置とを設けたことを特徴とするデータ処理装置。
【請求項２】
CPUより指定されるバスサイクル延長回数Ｎを保持するバスサイクル延長回数指定レジスタを設け、
ウェイト制御装置が、前記バスサイクル延長回数指定レジスタに設定されたバスサイクル延長回数Ｎと、ウェイト動作有効サイクル数指定機能を有するウェイト設定レジスタに設定されたウェイト命令およびウェイト動作の有効サイクル数Ｍに基づいて、次のプログラムステートより全ての被アクセスデバイスに対して、Ｎ回のバスサイクル延長によるウェイトアクセスを可能とするとともに、Ｍサイクルの間のアクセスについてはウェイトアクセスを行ない、それ以降については、全ての前記被アクセスデバイスに対してウェイト解除を自動的に行なうためのウェイト信号を、前記CPUに対して出力するものであることを特徴とする請求の範囲第１項記載のデータ処理装置。
【発明の詳細な説明】
技術分野
この発明は、中央演算処理装置（以下、CPUという）と、CPUによりアクセスされるメモリや入出力デバイスなどの被アクセスデバイスを備えたデータ処理装置に関し、特に、CPUから低速で動作する被アクセスデバイスにアクセスする際のウェイト動作の制御に関するものである。
背景技術
従来から、低速で動作する被アクセスデバイスにウェイトアクセスするデータ処理装置は知られている。この種のデータ処理装置は、CPUのウェイト端子にチップセレクト信号をフィードバックすることによって、低速で動作する被アクセスデバイスへのアクセスに際して、CPUにウェイト動作を行なわせるようにしている。
第１図はそのような従来のデータ処理装置の構成を示す図である。図において、１は当該データ処理装置の全体的な制御を行なうCPUであり、２はこのCPU1から出力されたアドレスをデコードするためのアドレスデコーダである。３は所定のアドレスが割り当てられた被アクセスデバイスとしての入出力デバイス中の、低速で動作する入出力デバイス（以下、低速デバイスという）であり、４はCPU1とアドレスデコーダ２および低速デバイス３とを結ぶアドレス／データバスである。５はアドレスデコーダ２より出力されるチップセレクト信号であり、６はCPU1より出力されるリード信号、７は同じくライト信号である。８は低速デバイス３のチップセレクト端子であり、９はCPU1のウェイト端子である。
次に動作について説明する。
CPU1が低速デバイス３からデータの読み出しを行なう場合、CPU1は、まず、アドレス／データバス４上に読み出したいデバイス内のアドレスを出力する。CPU1より出力されたアドレスはアドレスデコーダ２に送られ、アドレスデコーダ２はそのアドレスをデコードして所定の被アクセスデバイスを選択するチップセレクト信号５を出力する。このチップセレクト信号５がチップセレクト端子８に入力されることにより、低速デバイス３の選択が行なわれる。
チップセレクト信号５により選択された低速デバイス３は、CPU1からのリード信号６を受けると、アドレス／データバス４上にデータを出力するが、このとき低速デバイス３を選択したチップセレクト信号５がCPU1のウェイト端子９にフィードバックされているため、CPU1はウェイト動作を行なう。このウェイト動作の後、低速デバイス３よりアドレス／データバス４上に出力されたデータは、リード信号６によりCPU1に読み込まれる。
次に、CPU1が低速デバイス３にデータを書き込む場合も、読み出しの場合と同様に、CPU1は、まず、アドレス／データバス４上に書き込みたいデバイス内のアドレスを出力する。アドレスデコーダ２はそのアドレスをデコードしてチップセレクト信号５を出力し、このチップセレクト信号５が低速デバイス３のチップセレクト端子８に入力されることによって、低速デバイス３が選択される。
CPU1は、アドレス／データバス４上にアドレスを出力した後、ライト信号７を出力し、書き込みたいデータをアドレス／データバス４上に出力するが、このとき低速デバイス３を選択したチップセレクト信号５がCPU1のウェイト端子９にフィードバックされているため、CPU1はウェイト動作を行なう。このウェイト動作の後、アドレス／データバス４上に出力されたデータが、CPU1からのライト信号７によって低速デバイス３に書き込まれる。
従来のデータ処理装置は以上のように構成されているので、ウェイトアクセスするアドレスがアドレスデコーダ２により固定されてしまい、これを変更するにはアドレスデコーダ２を変換するという面倒な回路変更をしなければならないという課題があった。
また、ウェイトアクセスがアドレスに依存しているため、例えばリードアクセスは高速、ライトアクセスは低速というようなリード／ライトアクセスに差がある低速デバイス３を使用した場合には、ライトアクセスに合わせるとCPU1に無駄な処理時間を強いることとなり、一方リードアクセスに合わせた場合には、データがライトできないというような問題が生じるといった課題があった。
さらに、近年、マイクロコンピュータ応用システムにおいて、システム制御プログラムをフラッシュメモリに書き込むことが多くなっているが、試作段階においては高価なフラッシュメモリにプログラムの書き込みを行ない、製品段階においては安価なワンタイムROM（読み取り専用記憶装置）に置き換えを行なうような場合に、書き込みが低速なフラッシュメモリにおいては、上記のような理由でリードアクセス、すなわちシステム全体の動作速度が遅くなったり、あるいはフラツシユメモリにデータが書き込めないといった問題が生じるなどといった課題もあった。
なお、このような従来のデータ処理装置に関連のある技術が記載されている文献としては、例えば特開昭62−217350号公報、特開平３−99354号公報などがある。
上記特開昭62−217350号公報に記載の装置は、各入出力デバイスに対応して応答速度を集中的に記憶する手段をCPUに設け、各入出力デバイスが選択される都度、その記憶情報を読み出してウェイト動作を行なうものである。この場合、ウェイト動作が入出力デバイスの選択によって実現されるものとなっているため、アドレス空間やリード／ライトアクセスによらずに、プログラムにより自由にウェイト設定／ウェイト解除を行なうことができないという課題があった。
また、特開平３−99354号公報に記載の装置は、メモリや入出力デバイスから伝送されるレディー信号を受信し、CPUへ送信するレディー信号のアクティブ位置をプログラマブルに変化させることによってウェイト動作を行なうものである。この場合にも、メモリや入出力デバイスから信号を受信するという構造上、どうしてもアドレス空間に依存する制御になってしまうという課題があった。
この発明は、上記のような課題を解決するためになされたもので、CPUのアドレス空間を変更したり、メモリや入出力デバイスを変更したことによって、リードまたはライトアクセスごとにウェイト動作が必要になった場合でも、面倒な回路変更作業が不要であり、アドレス空間やリード／ライトアクセスによらずに、プログラムによってウェイト設定／ウェイト解除を自由に行なうことができるデータ処理装置を得ることを目的とする。
発明の開示
この発明は、ウェイト端子へのウェイト信号入力によりウェイト動作を行なうCPUと、CPUからのウェイト命令とウェイト動作有効サイクル数Ｍが設定されるウェイト動作有効サイクル数指定機能付きのウェイト設定レジスタと、アドレス空間によらずにこのウェイト動作有効カウント数指定機能付きのウェイト設定レジスタの設定に応じて、CPUのウェイト端子にＭサイクル幅のウェイト信号を出力するウェイト制御装置とによってデータ処理装置を構成したものである。
このことによって、アドレス空間によらずにプログラムにて自由に、ウェイト設定および自動ウェイト解除ができるようになり、またウェイト動作を行なう回数Ｍがプログラマブルとなるため、カウント値の設定を行なうだけで、ウェイト解除命令を行なうことなくウェイトの設定／解除ができるデータ処理装置を実現することができる。
また、この発明は、レディー端子へレディー信号が入力されている間バスサイクルの延長を行なうCPUと、バスサイクル延長回数指定レジスタと、ウェイト動作有効サイクル数指定機能付きのウェイト設定レジスタと、アドレス空間によらずにこれら両レジスタの設定に応じて、CPUのレディー端子にレディー信号を出力するウェイト制御装置とによってデータ処理装置を構成したものである。
このことによって、アドレス空間によらずプログラムにて自由に、Ｎ回のバスサイクル延長を行なうことができるようになり、さらにウェイト動作を行なう回数Ｍがプログラマブルとなるため、カウント値の設定を行なうだけで、ウェイト解除命令を行なうことなくウェイトの設定／解除ができるデータ処理装置を実現することができる。
【図面の簡単な説明】
第１図は従来のデータ処理装置の構成を示す図、第２図は、この発明の実施の形態１によるデータ処理装置の構成を示す図、第３図は、上記実施の形態１によるデータ処理装置の動作タイミングを示す図、第４図は、この発明の実施の形態２によるデータ処理装置の構成を示す図、第５図は、この発明の実施の形態３によるデータ処理装置の構成を示す図、第６図は、この発明の実施の形態４によるデータ処理装置の構成を示す図、第７図は、この発明の実施の形態５によるデータ処理装置の構成を示す図である。
発明を実施するための最良の形態
以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従ってこれを説明する。
実施の形態1.
第２図はこの発明にかかる好ましいデータ処理装置の構成の一例を示しており、第３図はその動作タイミングを示している。第２図において、１はこのデータ処理装置の全体制御を行なうCPU、２はこのCPU1から出力されたアドレスをデコードするアドレスデコーダ、３は所定のアドレスが割り当てられた、被アクセスデバイスとしての低速デバイス、４はCPU1とアドレスデコーダ２および低速デバイス３とを結ぶアドレス／データバス、５はアドレスデコーダ２より出力されるチップセレクト信号、６はCPU1より出力されるリード信号、７はCPU1より出力されるライト信号、８はアドレスデコーダ２からのチップセレクト信号５が入力される低速デバイス３のチップセレクト端子、９はCPU1のウェイト端子であり、これらは第１図に同一符号を付して示した従来のそれらに相当する部分である。
また、10はCPU1のウェイト端子９に入力されるウェイト信号であり、11はアドレス／データバス４によってCPU1と接続され、CPU1の出力するウェイト命令およびウェイト解除命令が設定されるウェイト／ウェイト解除命令設定レジスタである。12はこのウェイト／ウェイト解除命令設定レジスタ11の設定内容に応じて、アドレス空間によらずにCPU1へのウェイト信号10を発生する、ウェイト制御装置としてのウェイト信号発生部であり、13はこれらウェイト／ウェイト解除命令設定レジスタ11およびウェイト信号発生部12と、アドレスデコーダ２とによって構成されるCPU周辺回路である。
次に動作について説明する。
なお、ここでは、ウェイトなしの状態からウェイト／ウェイト解除命令設定レジスタ11にウェイト設定を行ない、低速デバイス３にデータをライトした後、設定したウェイトの解除を行なうという一連の動作を例に挙げて説明する。
まず、CPU1は内蔵するプログラムカウンタによって次に実行する命令をROMよりフェッチした後、CPU1のI/O（入出力機器）領域にメモリ割り付けされたウェイト／ウェイト解除命令設定レジスタ11にウェイト命令をライトする。すなわち、ここまでは第３図（ａ）の前半部に示すようにウェイトなしの状態で動作し、１クロックごとに発生するリード信号６にてオペランドとオペコードの読み込みが行なわれ、その２クロック後に発生するライト信号７によって、アドレス／データバス４のデータバス上に出力されたウェイト命令がアドレス指定されたウェイト／ウェイト解除命令設定レジスタ11にライトされる。
このようにして、ウェイト／ウェイト解除命令設定レジスタ11にウェイト命令がライトされると、次のプログラムステート、すなわち次のオペコードフェッチ時より、ウェイト信号発生部12にて生成されたウェイト信号10がCPU1のウェイト端子９に入力され、これによってウェイト動作が有効となり、ここからは第３図（ｂ）の後半部に示すようにウェイトありの状態で動作する。
このウェイトありの状態においてCPU1が低速デバイス３にライトアクセスを行なう場合、まず上記と同様にして、次に実行する命令をROMよりフェッチする。そのとき、ウェイト／ウェイト解除命令設定レジスタ11はウェイト設定になっているので、オペコードフェッチサイクルに対してもウェイト動作（この第３図（ａ）に示した例では、オペランドとオペコードを読み込むためのリード信号６が２クロックごとに発生）が行われる。
次にCPU1は、アドレス／データバス４上に書き込みをしたいデバイス内のアドレスを入力する。このアドレスはアドレス／データバス４よりアドレスデコーダ２に入力され、アドレスデコーダ２はそのアドレスに基づいてチップセレクト信号５を出力する。このアドレスデコーダ２の出力するチップセレクト信号５がチップセレクト端子８に入力された低速デバイス３が、CPU1より選択されたことになる。
CPU1は、アドレス／データバス４上にアドレスを出力した後、ライト信号７を出力し、さらに書き込みたいデータをアドレス／データバス４上に出力する。なお、このときウェイト／ウェイト解除命令設定レジスタ11にはウェイト命令が書き込まれていてウェイト設定状態となっているので、CPU1はウェイト信号発生部12より出力されるウェイト信号10によりウェイト動作を行なう。
すなわち、第３図（ａ）に示す例によれば、アドレス／データバス４上に出力された書込データは、オペランドとオペコードを読み込むためのリード信号６の４クロック後に発生するライト信号７により、低速デバイス３に書き込まれる。
このようにして設定されたウェイト状態を解除する場合、CPU1は第３図（ｂ）に示すように、内蔵するプログラムカウンタによって、次に実行する命令をROMよりフェッチする。その後、CPU1はそのI/O領域にメモリ割り付けされたウェイト／ウェイト解除命令設定レジスタ11にウェイト解除命令をライトする。このようにして、ウェイト／ウェイト解除命令設定レジスタ11にウェイト解除命令がライトされると、次のプログラムステート、すなわち次のオペコードフェッチ時より、ウェイト信号発生部12で生成されたウェイト信号（この場合、ウェイトを解除するための信号）10がCPU1のウェイト端子９に入力され、これによってウェイト動作が無効となる。以上の動作により、これ以降の命令に対してはCPU1はウェイトなしで動作する。
以上、低速デバイス３に対してライトアクセスする場合を例にとって説明したが、リードアクセスする場合についても、同様の動作が行なわれる。
以上のように、この実施の形態１によれば、アドレス空間によらずプログラムによって、自由にウェイトの設定／解除を行なうことが可能となり、アドレス空間の変更、あるいはメモリや入出力デバイスの変更があった場合でも、プログラムの変更のみで容易に対応することができる効果がある。
実施の形態2.
なお、上記実施の形態１では、ウェイト／ウェイト解除命令設定レジスタとしてウェイト命令およびウェイト解除命令のみが設定されるものを用い、全ての被アクセス装置に対して単純にウェイト／ウェイト解除を行なう場合について説明したが、ウェイト／ウェイト解除命令設定レジスタにバスサイクル延長回数Ｎの指定機能を持たせることにより、全ての被アクセス装置に対して指定されたＮ回のウェイトアクセスができるようにすることも可能である。
第４図はそのようなこの発明にかかる好ましいデータ処理装置の構成例を示している。図において、14はそのバスサイクル延長回数指定機能付きのウェイト／ウェイト解除命令設定レジスタであり、バスサイクルの延長回数Ｎの指定もできるようになっている。15はこのバスサイクル延長回数指定機能を有するウェイト／ウェイト解除命令設定レジスタ14の設定内容に応じて、CPU1へのレディー信号を発生するウェイト制御装置としてのレディー信号発生部であり、16はそのレディー信号である。17はこのレディー信号16が入力されるCPU1のレディー端子であり、CPU1はそのレディー端子17にレディー信号16が入力されている期間、バスサイクルの延長を行なうことができるようになっている。なお、他の部分については、第２図に示した実施の形態１における相当部分と同一符号を付してその説明を省略する。
次に動作について説明する。
CPU1は実施の形態１の場合と同様にして、バスサイクル延長回数指定機能付きのウェイト／ウェイト解除命令設定レジスタ14にウェイト命令をライトするとともに、当該ウェイト／ウェイト解除命令設定レジスタ14にバスサイクル延長回数Ｎもライトする。このようにして、ウェイト／ウェイト解除命令設定レジスタ14にバスサイクル延長回数Ｎとウェイト命令がライトされると、レディー信号発生部15は次のプログラムステートにより、そのバスサイクル延長回数指定機能を有するウェイト／ウェイト解除命令設定レジスタ14の設定内容に基づいて、Ｎサイクルの幅を持つレディー信号16を生成して出力する。このレディー信号16はレディー信号発生部15よりCPU1に送られ、CPU1はこのレディー信号16がレディー端子17に入力されると、このレディー信号16がレディー端子17に入力されているＮ回のバスサイクルの間、バスサイクル延長によるウェイトアクセスを行なう。なお、このようなウェイト状態を解除する場合には、実施の形態１の場合と同様に、このバスサイクル延長回数指定機能を備えたウェイト／ウェイト解除命令設定レジスタ14にCPU1よりウェイト解除命令をライトすることによって行なう。
以上のように、この実施の形態２によれば、アドレス空間によらずプログラムによって、自由にＮ回のバスサイクル延長およびウェイト解除ができるようになり、またバスサイクル延長回数Ｎがプログラマブルとなるため、さらに多様なメモリや入出力デバイスに対してもプログラムの変更のみで対応することができる効果がある。
実施の形態3.
また、上記実施の形態２では、ウェイト／ウェイト解除命令設定レジスタにバスサイクル延長回数指定機能を持たせて、CPUより指定されるバスサイクル延長回数Ｎもこのウェイト／ウェイト解除命令設定レジスタに保持させる場合について説明したが、CPUより指定されるバスサイクル延長回数Ｎを保持するバスサイクル延長回数指定レジスタを別途設けるようにしてもよい。
第５図はそのようなこの発明にかかる好ましいデータ処理装置の構成例を示しており、図において、18がCPU1により指定されるバスサイクル延長回数Ｎを保持するそのバスサイクル延長回数指定レジスタでる。この実施の形態３は、バスサイクル延長回数指定機能付きのウェイト／ウェイト解除命令設定レジスタ14が、当該バスサイクル延長回数指定レジスタ18と、実施の形態１に示したバスサイクル延長回数指定機能を持たないウェイト／ウェイト解除命令設定レジスタ11とによって代替されている点で、実施の形態２におけるデータ処理装置とは異なっている。
次の動作について説明する。
CPU1はバスサイクル延長回数指定レジスタ18にバスサイクル延長回数Ｎをライトし、その後実施の形態１の場合と同様にして、ウェイト／ウェイト解除命令設定レジスタ11にウェイト命令をライトする。このようにして、バスサイクル延長回数指定レジスタ18にバスサイクル延長回数Ｎがライトされ、ウェイト／ウェイト解除命令設定レジスタ11にウェイト命令がライトされると、レディー信号発生部15は次のプログラムステートより、これらウェイト／ウェイト解除命令設定レジスタ11とバスサイクル延長回数指定レジスタ18の設定内容に基づいて、Ｎサイクルの幅を持つレディー信号16を生成して出力する。このレディー信号16は実施の形態２の場合と同様に、レディー信号発生部15よりCPU1に送られてそのレディー端子17に入力され、CPU1はこのレディー信号16が入力されているＮ回のバスサイクルの間、バスサイクル延長によるウェイトアクセスを行なう。
以上のように、この実施の形態３によれば、アドレス空間によらずプログラムによって、自由にＮ回のバスサイクル延長およびウェイト解除ができるようになり、またバスサイクル延長回数Ｎがプログラマブルとなるため、より多様なメモリや入出力デバイスに対してもプログラムの変更のみで対応することができる効果がある。
実施の形態4.
また、上記実施の形態２および実施の形態３では、バスサイクル延長回数Ｎを設定することにより、全ての被アクセス装置に対してＮ回のバスサイクル延長を可能にしたものについて説明したが、ウェイト命令が設定されるウェイト設定レジスタにウェイト動作有効サイクル数Ｍの指定機能を持たせることによって、指定されたＭサイクルの間のアクセスについては、全ての被アクセス装置に対してウェイトアクセスできるようにすることも可能である。
第６図はそのようなこの発明にかかる好ましいデータ処理装置の構成例を示しており、実施の形態１の各部に相当する部分には第２図と同一符号を付してその説明を省略する。図において、19はウェイト命令の設定とともに、ウェイト動作の有効サイクル数（ウェイト動作を行なう回数）Ｍの設定が行なわれる、ウェイト動作有効サイクル数カウント機能付きのウェイト設定レジスタであり、当該ウェイト設定レジスタ19にはウェイト解除命令の設定は行なわれない。20はこのウェイト動作有効サイクル数指定機能付きのウェイト設定レジスタ19によって制御されるウェイト制御装置としてのウェイト信号発生部12に対して、CPU1より出力されるサイクル数カウント用のサイクルクロックである。
次に動作について説明する。
CPU1は実施の形態１の場合と同様にして、ウェイト動作有効サイクル数指定機能付きのウェイト設定レジスタ19にウェイト動作の有効サイクル数Ｍをライトするとともに、当該ウェイト設定レジスタ19にウェイト命令もライトする。このようにして、ウェイト動作有効サイクル数指定機能を備えたウェイト設定レジスタ19にウェイト動作の有効サイクル数Ｍとウェイト命令がライトされると、ウェイト信号発生部12は次のプログラムステートより、そのウェイト設定レジスタ19に設定されたウェイト動作の有効サイクル数Ｍに基づいてCPU1からのサイクルクロック20をカウントして、Ｍサイクルの幅を持つウェイト信号10を生成して出力する。
このＭサイクル幅のウェイト信号10はウェイト信号発生部12よりCPU1に送られ、CPU1ではこのウェイト信号10がウェイト端子９に入力されると、Ｍサイクルの間のアクセスについてはウェイトアクセスを行なう。
なお、Ｍ回のウェイトアクセスが行なわれた後は、ウェイト解除が自動的に行なわれて、それ以降は通常のアクセスを行なうことができる。
以上のように、この実施の形態４によれば、アドレス空間によらずにプログラムによって、自由にウェイト設定および自動ウェイト解除ができるようになり、またウェイト動作の有効サイクル数Ｍがプログラマブルとなるため、カウント値を設定してやれば、ウェイト解除命令を行なわなくてもウェイトの設定／解除が行なえる効果がある。
実施の形態5.
また、上記実施の形態４では、ウェイト命令が設定されるウェイト設定レジスタにウェイト動作の有効サイクル数Ｍの指定機能を持たせることで、指定されたＭサイクルの間のアクセスについてはウェイトアクセスするものについて説明したが、さらにバスサイクル延長回数指定レジスタにバスサイクル延長回数Ｎを設定することにより、Ｎ回のバスサイクル延長も行なえるようにすることも可能である。
第７図はそのようなこの発明にかかる好ましいデータ処理装置の構成例を示しており、実施の形態４の各部に相当する部分には第６図と同一符号を付してその説明を省略する。図において、18はCPU1より指定されるバスサイクル延長回数Ｎを保持するバスサイクル延長回数指定レジスタであり、第５図に同一符号を付して示した実施の形態３におけるそれと同等のものである。21はこのバスサイクル延長回数指定レジスタ18とウェイト動作有効サイクル数カウント機能付きのウェイト設定レジスタ19の設定内容に応じて、CPU1へのレディー信号を生成するウェイト制御装置としてのレディー信号発生部であり、16はそのレディー信号、17はCPU1のレディー端子である。
次に動作について説明する。
CPU1はバスサイクル延長回数指定レジスタ18にバスサイクル延長回数Ｎをライトした後、実施の形態４の場合と同様にして、ウェイト動作有効サイクル数指定機能付きのウェイト設定レジスタ19にウェイト動作の有効サイクル数Ｍおよびウェイト命令のライトを行なう。このようにして、バスサイクル延長回数指定レジスタ18にバスサイクル延長回数Ｎが、ウェイト動作有効サイクル数指定機能を備えたウェイト設定レジスタ19にウェイト動作の有効サイクル数Ｍとウェイト命令がそれぞれライトされると、レディー信号発生部21は次のプログラムステートより、バスサイクル延長回数指定レジスタ18に設定されたバスサイクル延長回数Ｎ、およびウェイト動作有効サイクル数指定機能付きのウェイト設定レジスタ19に設定されたウェイト動作の有効サイクル数Ｍに基づいてレディー信号16を生成して出力する。
このレディー信号16はバスサイクル延長回数指定レジスタ18に設定されているバスサイクル延長回数Ｎに基づくＮサイクルの幅を有するものであり、レディー信号発生部21よりCPU1に送られる。CPU1ではこのレディー信号16がそのレディー端子17に入力されると、Ｎ回のバスサイクル延長によるウェイトアクセスを行なう。また、ウェイト設定レジスタ19に設定されているウェイト動作の有効サイクル数Ｍに基づくＭサイクルの間のアクセスについてはウェイトアクセスを行なう。なお、このＭサイクルのウェイトアクセスが行なわれた後は、自動的にウェイト解除アクセスが行なわれて、それ以降は通常のアクセスを行なうことができる。
以上のように、この実施の形態５によれば、アドレス空間によらずにプログラムによって、自由にＮ回のバスサイクル延長を行なうことができるようになり、さらにウェイト動作の有効サイクル数Ｍがプログラマブルとなるため、カウント値を設定すれば、ウェイト解除命令を行なわなくともウェイトの設定／解除が可能になる効果がある。
産業上の利用可能性
以上のように、この発明にかかるデータ処理装置は、リードアクセスとライトアクセスに差のある入出力デバイスを使用しているために、低速なライトアクセスに合わせるとCPUの処理時間に無駄が生じ、高速なリードアクセスに合わせるとデータライトができなくなるようなシステムに用いて有用であり、特に、試作段階においては高価なフラツシュメモリを使用してシステム制御プログラムを開発し、製品段階においてはそのフラッシュメモリを安価なワンタイムROMに置き換えるようなマイクロコンピュータ応用システムに用いるのに適している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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