(57)【特許請求の範囲】
【請求項１】
アナログ入力映像信号を、入力信号と同期のとれていないサンプリングクロックでサンプリングし、水平方向に拡大縮小するディジタル映像信号処理装置であって、前記サンプリングのディジタル映像信号を、該出力クロックレートの所定倍周波数クロックの書き込みクロックで内挿演算することにより水平拡大縮小処理を行う内挿演算回路と、書き込みおよび読み出しを異なるクロックで動作することのできるメモリと、前記メモリに対して前記書き込みクロックで動作を制御する書き込み制御回路と、前記出力クロックレートで読み出す読み出し制御回路と、前記内挿演算回路と前記書き込み制御回路に対して内挿制御動作を行う内挿係数算出回路と、前記サンプリングのディジタル映像信号の同期信号と前記サンプリングクロックで動作する内部カウンタとから１ライン毎のジッタ成分を検出し、前記書き込みクロックで内挿係数算出回路を制御するジッタ検出回路と、前記サンプリングのディジタル映像信号の同期信号と前記サンプリングクロックで動作する内部カウンタとから水平表示率を検出し、前記内挿係数算出回路を制御する水平表示率制御回路とを備え、映像信号の水平方向拡大縮小処理とジッタ補正処理と水平方向表示率制御とを一つの内挿回路で一度に処理することを特徴とするディジタル映像信号処理装置。
【請求項２】
前記ジッタ検出回路は、発生する１ライン毎のジッタ量について前記ジッタ検出回路の動作クロックの整数分と小数分に分け、整数分については前記内挿係数算出回路の水平基準信号を制御することにより補正を行い、小数分すなわち１クロック以下の位相量については、前記内挿係数算出回路の内挿係数をオフセット制御することにより補正を行うことを特徴とする請求項１記載のディジタル映像信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号処理により映像信号の水平方向への拡大および縮小を行うディジタルズーム回路に関し、特に入力アナログ信号をロックしていないサンプリングクロックでサンプリングすることにより発生する、ジッタあるいはスキュー等の時間軸変動を伴う場合のディジタル映像信号処理回路に関するものである。
【０００２】
【従来の技術】
近年、映像信号処理におけるディジタルズーム回路は、ビデオカメラの電子ズームのみならず、ワイド表示画面に対するアスペクト変換等における表示モードへの対応、マルチ画面表示の為の画像縮小処理等においても使用されるなど、ディジタル映像信号処理において必須の処理回路となってきている。また、ディジタル映像信号処理において通常使用されるクロック構成は、ＰＬＬ回路を用いて入力映像信号にロックさせるもので、カラーバースト信号を基準としたバーストロッククロックシステムや、水平同期信号を基準としたラインロッククロックシステムなどが一般的に使われている。
【０００３】
まず、ディジタル信号処理によって映像信号の水平方向拡大縮小を行う従来技術としては、メモリを使用し縮小時は縮小用内挿回路、拡大時は拡大用内挿回路を各々使用して拡大縮小処理を行う例が、特開平８−２２３４７９号公報、特開平９−８３９６０号公報等に示されている。さらに、一つの内挿回路で拡大縮小を行う従来例として、特開平９−１６６９８４号公報に示されている。これを図１４に示す。
【０００４】
図１４では、データ入力回路１で該入力クロックにてデータラッチした後、必要な拡大倍率相当分だけ該クロックよりも倍速なライトクロックＷｃｌｋで内挿演算回路２により内挿演算し、書き込み制御回路５で制御しながらメモリ３に書き込みを行い、該入力クロックに相当するリードクロックＲｃｌｋで読み出し制御回路６で制御し読み出すことにより、拡大縮小処理全てを縮小演算処理のみを行う内挿演算回路２により行うよう動作するものであり、入力信号に関してはＰＬＬ手段８により入力信号にロックされたクロックによりサンプリングおよび信号処理されることが前提となっていた。
【０００５】
つぎに、入力映像信号中に含まれるジッタを補正するディジタル信号処理システムとしては、例えば特開平６−１８９２７７号公報に示されているように、ＰＬＬ手段を用いてアスペクト変換処理を行う回路に対する書き込みクロック、読み出しクロックを各々制御するシステムが示されているほか、ＰＬＬ手段とメモリを使用して時間軸補正を行うシステムについては、ＴＢＣ処理としても多くのシステムが示されている。また、ＰＬＬ手段を使わず位相差検出した位相差を重心移動回路により補正するジッタ補正の映像信号処理装置については、特開平９−２７５５７５号公報に複合カラー信号に限定されたものが示されている。これを図１５に示す。
【０００６】
図１５においては、アナログ複合カラー信号に含まれる同期信号の位相とディジタル回路に取り込まれた後の同期信号位相とから、ＹＣ分離および復調処理をディジタル信号処理で行う際に生じる同期信号の１サンプリング周期以内の時間軸誤差を位相差検出回路６で検出し、この位相差に応じて係数を算出し重心移動回路３を制御して、映像部分の重心をずらすよう補正動作させるものである。
【０００７】
尚、従来技術では、入力映像信号の違いによる僅かな水平周期のずれの調節や、その水平周期に伴う一水平期間中の有効映像範囲の調整すなわち水平表示率調整等においても、ＰＬＬ手段によりクロック周波数を調整することにより実現されていた。
【０００８】
このように、ディジタル信号処理回路において水平拡大縮小処理やアスペクト変換等の処理を行う場合は、ＰＬＬ手段によって入力信号の同期信号にロックしたクロックによって動作するディジタル信号処理で行われることが一般的であった。
【０００９】
【発明が解決しようとする課題】
しかしながら、非同期の２系統映像信号を同時に表示する２画面表示テレビジョン等において、ノイズやクロストークの削減および合理化等の目的でシステム全体のクロック構成を簡素化し、２系統の映像信号のうち一方にのみロックした１系統のクロックで処理するシステムにおけるロックしない側の信号処理や、その他の映像信号処理においてもクロック構成回路の合理化等の目的によりＰＬＬ手段を省略する映像信号処理システムにおいて、水平方向拡大縮小処理やアスペクト変換等の信号処理を好適に行うには、時間軸のずれを補正するジッタ補正処理が必須であり別途必要となってくる。
【００１０】
また、特開平９−２７５５７５号公報記載のジッタ補正処理の従来例では、複合カラー信号に含まれるジッタについての補正であり、同期信号の１サンプリング周期以内の時間軸誤差のみの検出と補正しかできないため、上記の１系統クロックのみで構成する２画面表示テレビジョンでの信号処理システムや、ＰＬＬ手段を省略したディジタル映像信号処理システムにおいては、同期信号の１サンプリング期間以上に渡る時間軸のずれが容易に発生するため使用できない。そのうえ、この従来例において水平拡大縮小処理を行う場合には、さらに内挿回路が必要となり、信号の劣化を増大させることとなっていた。
【００１１】
さらに一方、上記のようなＰＬＬ手段を有しないシステム、あるいは入力にロックしない信号処理においては、入力信号に因って異なる水平周期の調整や変動の補正、その水平周期に伴う一水平走査期間中の有効映像範囲の調整等、つまり水平方向表示率の制御をＰＬＬ手段以外の方法によって行う必要がある。
本発明は、このようなクロックシステムにおけるディジタル信号処理でのジッタ補正と水平表示率調整という問題点を解決するものであり、一つの内挿演算回路（補間フィルタ）のみの簡単な回路構成で、１サンプリング周期以上に渡る時間軸のずれの補正処理と、水平方向拡大縮小処理と、映像の水平方向表示率の制御とを実現することを目的とするものである。
【００１２】
【課題を解決するための手段】
このような課題を解決するために本発明のディジタル映像信号処理装置は、入力アナログ信号を、出力すべきクロックレートの所定倍周波数のサンプリングレートでオーバーサンプリングし、前記サンプリングレートで内挿演算処理とメモリへの間引き書き込み制御を行い、該出力クロックレートで読み出すことにより映像信号の水平方向拡大縮小を行う内挿処理回路を基本とし、これに加えて、前記サンプリングのディジタル映像信号の同期信号と前記サンプリングクロックで動作する内部カウンタとからジッタ成分を検出し、この検出結果からジッタ量を前記サンプリングレートの整数分と小数分に分け、この整数分については内挿演算を制御する内挿係数算出回路の水平基準信号で制御し、小数分については前記内挿係数算出回路の内挿係数算出をオフセットするよう制御することによりジッタ補正を行うと同時に、前記ジッタ検出と同様の手段により水平表示率を検出し、前記内挿係数算出回路の倍率設定を制御する水平表示率制御回路とを具備するよう構成したものである。
【００１３】
これにより、映像信号の水平方向拡大縮小処理とジッタ補正処理と水平方向表示率制御とを一つの内挿回路で一度に処理することができるため、画質劣化の少ない好適な映像信号処理を最小の回路規模により得ることができる。
【００１４】
【発明の実施の形態】
本発明の請求項１に記載の発明は、アナログ入力映像信号を、入力信号と同期のとれていないサンプリングクロックでサンプリングし、水平方向に拡大縮小するディジタル映像信号処理装置であって、前記サンプリングのディジタル映像信号を、該出力クロックレートの所定倍周波数クロックの書き込みクロックで内挿演算することにより水平拡大縮小処理を行う内挿演算回路と、書き込みおよび読み出しを異なるクロックで動作することのできるメモリと、前記メモリに対して前記書き込みクロックで動作を制御する書き込み制御回路と、前記出力クロックレートで読み出す読み出し制御回路と、前記内挿演算回路と前記書き込み制御回路に対して内挿制御動作を行う内挿係数算出回路と、前記サンプリングのディジタル映像信号の同期信号と前記サンプリングクロックで動作する内部カウンタとから１ライン毎のジッタ成分を検出し、前記書き込みクロックで内挿係数算出回路を制御するジッタ検出回路と、前記サンプリングのディジタル映像信号の同期信号と前記サンプリングクロックで動作する内部カウンタとから水平表示率を検出し、前記内挿係数算出回路を制御する水平表示率制御回路とを備え、映像信号の水平方向拡大縮小処理とジッタ補正処理と水平方向表示率制御とを一つの内挿回路で一度に処理することを特徴とするディジタル映像信号処理装置としたものであり、入力映像信号にロックしていないクロックでサンプリングされディジタル信号処理を行うシステムにおいても、映像のアスペクト変換等の目的で行われる水平方向拡大縮小の内挿処理回路を用いて、容易に小規模な回路構成で、ジッタの補正処理と水平方向表示率の制御を、これらの補正によって画質劣化を増大させることなく行うという作用を有する。
【００１５】
本発明の請求項２に記載の発明は、請求項１記載のディジタル映像信号処理装置において、前記ジッタ検出回路は、発生する１ライン毎のジッタ量について前記ジッタ検出回路の動作クロックの整数分と小数分に分け、整数分については前記内挿係数算出回路の水平基準信号を制御することにより補正を行い、小数分すなわち１クロック以下の位相量については、前記内挿係数算出回路の内挿係数をオフセット制御することにより補正を行うことを特徴とするディジタル映像信号処理装置としたものであり、ジッタ量の整数部補正については、内挿係数算出回路における内挿開始位置の基準となる水平基準信号を時間的に前後に調整することにより補正を行い、小数部（位相分）については、内挿係数算出回路における内挿開始の先頭内挿係数を位相分となるよう制御することにより、１サンプリング周期以上に渡るジッタ量であっても、ジッタ補正に関しては殆ど回路規模の増加なく容易に補正することができるという作用を有する。
【００１９】
以下、本発明の実施の形態について図面を用いて説明する。
【００２０】
（実施の形態１）
図１は本発明の実施の形態１におけるディジタル映像信号処理装置のブロック図を示し、図１において本ディジタル映像信号処理装置は、入力アナログ映像信号をロックされていないサンプリングクロックであるＷｃｌｋでＡＤするＡＤ変換器１と、前記Ｗｃｌｋで動作する内挿係数算出回路６および、これに連動する書き込み制御回路４および、内挿演算処理を行う内挿演算回路２と、書き込みはＷｃｌｋで動作し読み出しは必要な出力クロックレートであるＲｃｌｋで動作するメモリ３と、前記Ｒｃｌｋで動作する読み出し制御回路５と、ＡＤ変換器１でＡＤされたディジタル映像信号の同期信号とＷｃｌｋで動作する内部カウンタとから、１ライン毎のジッタ成分を検出し、内挿係数算出回路６を制御するジッタ検出回路７と、ジッタ検出回路７と同様の手段により水平表示率を検出し、内挿係数算出回路６を制御する水平表示率制御回路８とから構成される。
【００２１】
以上のように構成されたディジタル映像信号処理装置について、図１および図５、図６を用いてその動作を説明する。
【００２２】
ここで、ＷｃｌｋとＲｃｌｋの関係は、必要な出力クロックレートからＲｃｌｋが決定され、水平拡大倍率の必要な範囲からＷｃｌｋをＲｃｌｋの所定倍周波数とするもので、ここではジッタ検出精度を向上させる目的も含めＷｃｌｋをＲｃｌｋの３倍としている。
【００２３】
まず入力アナログ映像信号はＡＤ変換器１でＷｃｌｋでサンプリングされるが、ここでＷｃｌｋは入力信号に対しロックされていないものとし、これによりＡＤ変換器１でＡＤされたディジタル信号にはジッタを含むものである。このディジタル映像信号はその映像信号形態に応じた必要な信号処理がジッタをもったまま施された後、内挿演算回路２へ入力される。内挿演算回路２では内挿係数算出回路６によって内挿係数を制御されて縮小内挿演算を行い、内挿係数算出回路６と連動する書き込み制御回路４によって、メモリ３に間引き書き込みが行われる。
【００２４】
また、ジッタ検出回路７ではＡＤ変換器１でＡＤされたディジタル信号に含まれる水平同期信号と、ジッタ検出回路７内部にもつ基準カウンタ回路によって作成した値とを比較演算し、ディジタル化された信号に含まれるジッタ量を検出し、１ライン毎にジッタ補正信号を出力する。さらに、水平表示率制御回路８ではジッタ検出回路と同様な手段により、ディジタル化された信号の一水平周期の長さを規定に合わせるよう調整する表示率信号を１ライン毎に出力する。そして、内挿係数算出回路６では、表示率制御された水平拡大縮小倍率で、かつ、ジッタ補正信号による補正を加えた内挿演算を内挿演算回路２で行うような内挿係数の算出と、書き込み制御信号を算出する動作を行う。
【００２５】
以下に前述の縮小内挿処理による水平ズーム＋ジッタ処理の処理アルゴリズムを模式化した図５および図６を用いて説明する。図５でピッチ概念と示しているのが、内挿演算倍率を設定するパラメーターである演算ピッチの概念を示したもので、このピッチを１クロック毎に１減算しピッチが、１≦ピッチ＜２となった時に間引き書き込み動作を行うものであり、その時の小数部が内挿係数に相当するものである。この小数部に演算ピッチを累積加算しながら同様に繰り返すことで内挿係数と書き込み信号を制御するように動作するものである。
【００２６】
図５の「１倍」の例では、ＷｃｌｋがＲｃｌｋの３倍であるから実際には１／３倍縮小演算を行うので、この場合は演算ピッチ＝３．０で内挿係数は常に０となり、トータルの内挿としては１／３単純間引きと同一となる。同様に、２／７倍縮小演算を行うには演算ピッチ＝３．５とし、この場合は内挿係数は０と０．５（実際には内挿係数＝１を６４とするので３２）が交互に繰り返され、トータルの倍率は約０．８５倍となる。
【００２７】
また、「１．２倍」の例に示しているように、演算ピッチ＝２．５として２／５倍縮小演算を行えば、トータルの倍率は１．２倍となり結果として拡大処理を行うこととなる。図５では全てジッタがない場合について示しているので、内挿開始の最初の内挿係数は０から始まっている。図６は図５で説明した各倍率の動作説明例に対してＯＦＳで示した位相分のジッタがある場合の例を示しており、図のように演算ピッチの開始値をジッタの位相差分だけ正方向にオフセットすることにより、内挿係数がオフセットして算出される。これにより、内挿処理としては水平に右方向へ位相をずらす様に動作を行いジッタの補正を行うものである。
【００２８】
一方、水平表示率については、求めた表示率で上記の演算ピッチを調整する（基準表示率を１００％として求めた表示率を乗算する）ことにより、水平倍率を増減制御し映像信号の１ライン毎の表示率制御が実現できる。
【００２９】
以上の説明のように、一つの内挿演算回路による一度の内挿演算で、水平方向の拡大縮小ズーム処理と、ジッタの補正、水平周期変動に伴う水平表示率の自動調整とを容易に実現することができる。
【００３０】
（実施の形態２）
図２は本発明の実施の形態２におけるディジタル映像信号処理装置のブロック図を示し、図２において本ディジタル映像信号処理装置は、入力アナログ映像信号をロックされていないサンプリングクロックであるＷｃｌｋでＡＤするＡＤ変換器１と、前記Ｗｃｌｋで動作する内挿係数算出回路６および、これに連動する書き込み制御回路４および、拡大縮小内挿演算処理を行う内挿演算回路２と、書き込みはＷｃｌｋで動作し読み出しは必要な出力クロックレートであるＲｃｌｋで動作するメモリ３と、前記Ｒｃｌｋで動作する読み出し制御回路５と、ＡＤ変換器１でＡＤされたディジタル映像信号の同期信号とＷｃｌｋで動作する内部カウンタとから、１ライン毎のジッタ成分を検出して、該ジッタの１クロック分以上の整数分のみについて制御し内挿係数算出回路６に対する水平基準信号を制御するジッタ整数部制御回路９と、同様に該ジッタの１クロック以下の位相分のみについて検出し、内挿係数算出回路６に対するジッタ補正信号を制御するジッタ小数部制御回路１０と、ジッタ検出と同様の手段により水平表示率を検出し、内挿係数算出回路６を制御する水平表示率制御回路８とから構成される。
【００３１】
以上のように構成されたディジタル映像信号処理装置について、図６および図７、図８を用いてその動作を説明する。
【００３２】
図６は実施例１で説明したようにジッタによる位相制御を行っているが、図６の説明ではＷｃｌｋでの１クロック分以下でかつ＋方向（基準位置に対し時間方向に後方向）へのジッタ補正についてしか説明していない。しかし実際には、ジッタは基準位置に対して前後にそしてジッタ幅も１クロック分以上ありうるので、検出したジッタ量をクロック幅における整数分と小数分（位相分）に分けて、この整数分については内挿係数算出回路における水平基準位置を調節することで補正を行い、小数分については実施例１で説明した通り内挿係数をオフセットして出力するよう制御してジッタ補正を行うものである。
【００３３】
以下図７、図８を用いて具体的に説明する。
【００３４】
図７は本実施例における内挿係数算出回路の回路構成図であり、図６で示した内挿制御アルゴリズムを実現する回路である。図７で内挿イネーブル信号は、ジッタ整数部制御回路９で制御された水平基準信号によって補正された信号であり、図６で説明した内挿演算の開始位置を設定するものである。
【００３５】
加算器は図６の書き込み制御信号の出力されるタイミングで演算ピッチを累積する加算器であり、内挿制御減算カウンターは、ジッタ整数部制御回路９で制御された前記内挿イネーブル信号に同期したタイミングで、図２のジッタ小数部制御回路１０から出力されるジッタ補正用オフセット値をロードして、これをカウンターの初期値すなわち内挿係数の初期値としてカウントダウン動作を開始する。このようにして図６に示したアルゴリズムの動作を行うものである。ここで、内挿制御減算カウンターの初期値であるジッタ補正用オフセット値は、カウンター回路を簡略化するため、図６のように時間軸方向に正方向しか設定しないアルゴリズムとしている。このため、時間軸方向に負方向のジッタについては、ジッタ整数部制御回路で水平基準位置を１クロック分前に出力しておき、ジッタ小数部制御回路１０では、位相量を正方向に設定させるため、算出された位相量の逆位相をジッタ補正値として出力する動作を行う。
【００３６】
以上の説明を図８のジッタ補正の概念図で説明する。
【００３７】
尚、図８は１サンプリング周期以上の場合を含むジッタについての補正の概念を模式的に示すものであり、図８の入力信号の数値は具体的な信号の値を示すものではなく信号の位置概念を示すものであり、内挿結果欄についても絶対的な時間関係を示している図ではない。
【００３８】
図８でジッタ±０の例は図５の１．０倍（１／３倍単純間引き）の例に相当するもので、入力信号に対して内挿結果の欄に示すような内挿結果を出力し、”Ｗ”の位置の信号を間引き書き込みするよう動作することを示している。
【００３９】
図８の＋１／４位相のジッタの例は、図６の１．０倍の例に相当するものであり、整数部補正は±０（点線で示すＨＲＳＴ信号で実際に内挿係数算出回路が制御されるイメージ）で小数部補正値が１／４となり、図示するように内挿演算結果が出力される。＋３／２位相のジッタの例では、整数部補正は＋１で小数部補正値が１／２となり、図示するような内挿演算結果が出力されることとなり、正方向へのジッタ補正が行われる。
【００４０】
一方、−１／４位相のジッタの例では、整数部補正は−１（点線で示すＨＲＳＴ信号で実際に内挿係数算出回路が制御されるイメージ）で小数部補正値が１−１／４＝３／４となり、図示するような内挿演算結果が出力される。同様に、−４／３位相のジッタの例では、整数部補正は−２で位相補正値が１−１／３＝２／３となり、図示するような内挿演算結果が出力されることとなり、負方向へのジッタ補正が行われる。
【００４１】
以上の説明のように、ジッタ検出を整数部と小数部に分け、ジッタの発生方向によりジッタ検出回路側で異なった制御をすることで、内挿係数算出回路および内挿演算回路（つまり補正処理側）については、ジッタ補正を行わない場合とほぼ同様の簡単な構成で、１クロック以上に渡る正負方向のジッタについても内挿処理によって簡単に補正を行うことができる。
【００４２】
（実施の形態３）
図３は本発明の実施の形態３におけるディジタル映像信号処理装置のブロック図を示し、図３において本ディジタル映像信号処理装置は、入力アナログ映像信号をロックされていないサンプリングクロックであるＷｃｌｋでＡＤするＡＤ変換器１と、前記Ｗｃｌｋで動作する内挿係数算出回路６および、これに連動する書き込み制御回路４および、拡大縮小内挿演算処理を行う内挿演算回路２と、書き込みはＷｃｌｋで動作し読み出しは必要な出力クロックレートであるＲｃｌｋで動作するメモリ３と、前記Ｒｃｌｋで動作する読み出し制御回路５と、ＡＤ変換器１でＡＤされたディジタル映像信号の同期信号とＷｃｌｋで動作する内部カウンタとから、１ライン毎のジッタ成分を検出し、内挿係数算出回路６を制御するジッタ検出回路７と、ジッタ検出回路７と同様の手段により水平表示率を検出し、内挿係数算出回路６を制御する水平表示率制御回路８と、内挿演算回路の前段に設けられ、内挿係数に応じて適応的にアパーチャーを制御する適応アパーチャー回路９とから構成される。
【００４３】
以上のように構成されたディジタル映像信号処理装置について、図３および図９、図１０、図１１を用いてその動作を説明する。
【００４４】
図９は図３における適応アパーチャー回路９の構成を示すブロック図である。図９においてバンドパスフィルターは、アパーチャー信号を生成するためのバンドパスフィルターであり、映像信号および水平ズーム倍率その他により必要に応じて、その周波数特性を選択できるようにしている。
【００４５】
図３の内挿演算回路２では１次内挿が行われるので、図１１に示すように、内挿演算による信号の劣化は内挿係数＝０．５の場合が最も大きく、内挿係数＝０の場合は劣化がないというように、内挿係数に応じて劣化度合いが異なるので、内挿係数に応じてアパーチャー信号のゲイン制御を行うものである。内挿係数に対するゲイン制御の特性は図１０に一例を示すような変換を、内挿係数→ゲイン制御信号変換回路で行うものである。
【００４６】
尚、適応アパーチャー回路に入力される内挿係数は、内挿演算回路で演算される係数とのタイミング合わせを行う。これにより、図１１に示すように内挿演算による周波数特性の劣化を補償すべく事前にアパーチャー制御を行うよう動作するものである。
【００４７】
以上の説明のように、一つの内挿演算回路による一度の演算で、水平方向の拡大縮小ズーム処理と、ジッタの補正、水平周期変動に伴う水平表示率の自動調整とを行うため、内挿演算回路で行われるトータルの内挿係数でアパーチャーをコントロールできるので、水平拡大縮小のみの場合と同様の回路規模で、ジッタの補正と水平表示率調整に関しても合わせて効率良く補償することが出来、内挿による周波数特性の劣化を抑えた良好な映像信号を得ることができる。
【００４８】
（実施の形態４）
図４は本発明の実施の形態４におけるディジタル映像信号処理装置のブロック図を示し、図４において本ディジタル映像信号処理装置は、入力アナログ映像信号をロックされていないサンプリングクロックであるＷｃｌｋでＡＤするＡＤ変換器１と、前記Ｗｃｌｋで動作する内挿係数算出回路６および、これに連動する書き込み制御回路４および、拡大縮小内挿演算処理を行う内挿演算回路２と、書き込みはＷｃｌｋで動作し読み出しは必要な出力クロックレートであるＲｃｌｋで動作するメモリ３と、前記Ｒｃｌｋで動作する読み出し制御回路５と、ＡＤ変換器１でＡＤされたディジタル映像信号の同期信号とＷｃｌｋで動作する内部カウンタとから、１ライン毎のジッタ成分を検出し、内挿係数算出回路６を制御するジッタ検出回路７と、ジッタ検出回路７と同様の手段により水平表示率を検出し、内挿係数算出回路６を制御する水平表示率制御回路８と、内挿演算回路の前段に設けられ、内挿係数に応じて適応的にアパーチャーを制御する適応アパーチャー回路９と、入力信号の画素位置に応じて、任意にズーム倍率を設定できる拡大縮小倍率設定回路１０とから構成される。
【００４９】
以上のように構成されたディジタル映像信号処理装置について、図４および図１２、図１３を用いて説明する。図１２は図４における拡大縮小倍率設定回路１０の構成を示すブロック図である。図１２においてＨ方向画素位置カウンタは請求項２、３、４および実施例２に記載のジッタの整数部制御により制御された水平基準信号が入力され、画素数レート（出力信号レート）すなわち読み出しクロックＲｃｌｋのレートにてカウント動作を行うことにより、ジッタの整数部補正が行われた画素位置信号としてデコーダ回路に入力される。
【００５０】
従って、画素位置レートはジッタ検出部でのクロックレートＷｃｌｋの所定倍（実施例１、２、３では３倍）であるので、ジッタの整数部検出が行われた画素位置カウンタは、正規画素位置に対し１／３位相単位の補正が追加されたものとなり、それに対応した内挿イネーブル信号が出力されることとなる。
【００５１】
また、内挿係数演算ピッチ算出カウンタ回路は、実施例２で説明を行った演算ピッチの値を、出力信号レート単位で水平方向に任意に設定し、ノーマルアスペクトの入力信号を中心がほぼ真円に周辺を拡大にしてワイドアスペクトへ変換するアスペクト変換処理等に使用するものであり、このカウンタを制御する画素位置情報（水平位置情報）は上記のジッタの整数補正が行われた信号であるので、ジッタについても正しく補正された水平位置に対する倍率情報（内挿係数演算ピッチ）を出力するものである。
【００５２】
そして、図４の水平表示率制御回路８により算出された水平表示率に応じて、上記内挿係数演算ピッチカウンタ回路を制御することにより、水平方向の演算ピッチの設定カーブを調整し水平表示率の自動制御が実現できる。これを、図１３を用いて説明する。図１３は、前述のアスペクト変換の例で、映像信号の左右両端を拡大、中央部がほぼ真円となるように縮小、その間をリニアに変化させるような倍率設定カーブであるが、表示率をこのカーブに乗算するだけでは図１３の二点鎖線のようになり、これでは１ライン間トータルの倍率を常に一定（一般的には１）とする設定は困難である。よって、例えば図１３の一点鎖線のように水平表示率に応じて、倍率の減少／拡大区間の傾きを変えたり区間幅を変えたりする制御を行うことにより、水平表示率が変更されても１ライン間トータルとしての倍率が常に一定となるように制御することができる。
【００５３】
また、水平表示率に関しては、ジッタによる１ライン毎の水平周期の変動による表示率の調整のみではなく、図４に示すように水平表示率制御回路８に対して外部より、入力信号あるいは出力仕様に応じて異なる水平有効映像幅の調整としての表示率についても設定を行うようにしている。
【００５４】
尚、いうまでもなく水平方向に固定の倍率の場合には、該当の倍率となるよう演算ピッチ算出カウンタを固定するものとし、表示率調整については表示率を単純乗算することで実現できる。
【００５５】
以上の説明のように、水平方向に固定倍率の場合のみでなくアスペクト変換処理等のように、１ライン中に倍率を可変するような場合においても、１ライン間トータルの倍率を変えることなく、表示率を調整することができるジッタ補正機能付きの水平ズームを実現できる。
【００５６】
【発明の効果】
以上の説明から明らかなように本発明によれば、従来のアスペクト変換やディジタルズーム等における水平方向拡大縮小内挿処理の回路構成とほぼ同程度の回路規模でありながら、１サンプリング周期以上の幅をもつジッタやスキューといった時間軸補正の処理と、ジッタによる水平周期の変動や有効映像範囲幅の調整等に伴なう水平表示率の補正および調整とを容易にしかも精度よく行うと同時に、１画素毎に拡大縮小倍率を任意に設定することのできる水平ディジタルズーム回路を、内挿演算による周波数特性の劣化を抑えながら実現することができる。
【００５７】
これにより、非同期の２系統映像信号を同時に表示する２画面表示テレビジョン等における、システム全体のクロック構成を簡素化して１系統クロックのみで処理するシステムの非ロック側系統信号処理においても、回路規模を抑えながらジッタを補正し、水平表示率調整をも同時に行うことのできる水平ズーム処理やアスペクト変換等の信号処理を実現することができる。
【００５８】
また、その他の映像信号処理においてもクロック構成回路の合理化や調整数削減等の目的によりＰＬＬ手段を省略する映像信号処理システムとすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるディジタル映像信号処理装置の構成を示すブロック図
【図２】本発明の実施の形態２によるディジタル映像信号処理装置の構成を示すブロック図
【図３】本発明の実施の形態３によるディジタル映像信号処理装置の構成を示すブロック図
【図４】本発明の実施の形態４によるディジタル映像信号処理装置の構成を示すブロック図
【図５】本発明の実施の形態１および２による縮小内挿制御アルゴリズムのジッタなしの場合の動作を説明する模式図
【図６】本発明の実施の形態１および２による縮小内挿制御アルゴリズムのジッタ補正時の動作を説明する模式図
【図７】本発明の実施の形態２によるジッタ補正方式を行う内挿係数算出回路の構成を示すブロック図
【図８】本発明の実施の形態２によるジッタ補正方式の概念を示す模式図
【図９】本発明の実施の形態３による適応アパーチャー回路の構成を示すブロック図
【図１０】本発明の実施の形態３による適応アパーチャー回路における内挿係数、ゲイン制御の変換特性図
【図１１】本発明の実施の形態３による適応アパーチャー回路における適応アパーチャー動作の概念を説明する周波数特性図
【図１２】本発明の実施の形態４による拡大縮小倍率設定回路の構成を示すブロック図
【図１３】本発明の実施の形態４によるアスペクト変換ズームにおける水平表示率制御の調整例を示す説明図
【図１４】従来例の水平拡大縮小処理回路の構成を示すブロック図
【図１５】従来例の複合カラー信号用ジッタ補正回路の構成を示すブロック図
【符号の説明】
１．．．Ａ／Ｄ変換器
２．．．内挿演算回路
３．．．メモリ
４．．．書き込み制御回路
５．．．読み出し制御回路
６．．．内挿係数算出回路
７．．．ジッタ検出回路
８．．．水平表示率制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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