(57)【特許請求の範囲】
【請求項１】
相互コンダクタンスｇｍ１を有しソースが接地されたＭＯＳＦＥＴと、一端が接地され他端がＭＯＳＦＥＴのゲート及び相互コンダクタンスｇｍを有する電圧制御型定電流源に共通接続されたキャパシタンスＣを有するキャパシタとを備え、前記電圧制御型定電流源はカスケード接続されたＮＭＯＳＦＥＴとＰＭＯＳＦＥＴであってそのＮＭＯＳＦＥＴのドレインが一定電位に固定され、ＮＭＯＳＦＥＴのゲートが前記ＭＯＳＦＥＴのドレインに接続され、ＮＭＯＳＦＥＴのソースがＰＭＯＳＦＥＴのソースに接続され、ＰＭＯＳＦＥＴのゲートが可変電位に接続され、ＰＭＯＳＦＥＴのドレインが前記ＭＯＳＦＥＴのゲートに接続されて構成され、さらに前記ＭＯＳＦＥＴのドレインを出力端子とし、出力端子と接地間の小信号出力インピーダンスＺoの値が共振周波数ωに関してｊω｛Ｃ／（ｇｍ１・ｇｍ）｝、インダクタンスＬeqの値が｛Ｃ／（ｇｍ１・ｇｍ）｝として動作することを特徴とする能動インダクタ。
【請求項２】
前記電圧制御型定電流源の相互コンダクタンスｇｍの値を調整することにより前記インダクタンスＬeqの値を電気的に変化させることを特徴とする請求項１記載の能動インダクタ。
【請求項３】
前記ＭＯＳＦＥＴの相互コンダクタンスｇｍ１の値を調整することにより前記インダクタンスＬeqの値を電気的に変化させることを特徴とする請求項１記載の能動インダクタ。
【請求項４】
各ソースが接地された２個のＮＭＯＳＦＥＴと、ＤＣ電位が与えられるゲートを共有する２個のＰＭＯＳＦＥＴと、両端が前記ＮＭＯＳＦＥＴの各ゲートに接続された１個のキャパシタとを備え、前記２個のＰＭＯＳＦＥＴの各ソースが前記２個のＮＭＯＳＦＥＴの各ドレインに接続され、前記２個のＮＭＯＳＦＥＴの各ドレインを各出力端子としたことを特徴とする能動インダクタ。
【請求項５】
前記２個のＰＭＯＳＦＥＴの相互コンダクタンスの値を調整することによりインダクタンスの値を電気的に変化させることを特徴とする請求項４記載の能動インダクタ回路。
【請求項６】
前記２個のＰＭＯＳＦＥＴのゲートに与えるＤＣ電圧を調整することによりインダクタンスの値を電気的に変化させることを特徴とする請求項４記載の能動インダクタ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は能動インダクタに関し、詳しくは、ＲＦ（無線周波数）集積回路、高周波ＶＣＯ等に適用され、ＭＯＳＦＥＴと１個のキャパシタとで構成され、インダクタンスの値を電気的に制御できる能動インダクタに関する。
【０００２】
【従来の技術】
一般に、インダクタは、金属の渦巻き構造、ボンディングワイヤー等を用いた受動素子として構成され、フィルタ、発振器、ＲＦ調整回路等に使用される。
【０００３】
一方、インダクタンスの値を電気的に制御できる能動インダクタとして、特開昭６３−２１９１５０号公報（文献１）には、カスケード接続の２個のＦＥＴ（電界効果トランジスタ）とフィードバック抵抗を用いて、インダクタンスの減少を抑制し、小型化が可能な能動インダクタが記載されている。（この能動インダクタは、ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｍｉｃｒｏｗａｖｅ  Ｔｈｅｏｒｙ  ａｎｄ  Ｔｅｃｈｎｉｑｕｅｓ，  Ｖｏｌ．３７，  ｎｏ１２，  Ｄｅｃ．  １９８９  ｐｐ．１９７９〜１９８４にも記載されている。）
【０００４】
この文献１に記載の能動インダクタ（図示しない）の出力インピーダンスＺｏは、次式で表される。
Ｚｏ≒（１＋ｊω・Ｃｇｓ・Ｒ）／ｇｍ
ここで、ＣｇｓはＦＥＴのゲート−ソース間キャパシタンス、ｇｍはＦＥＴの相互コンダクタンス、Ｒはフィードバック抵抗、ωは共振周波数を示す。
この能動インダクタは、ＦＥＴのゲート−ソース間キャパシタンスＣｇｓが、インダクタンスを構成するために用いられている。
【０００５】
また、特開平２−２０５１０７号公報（文献２）に記載の能動インダクタは、上記文献１の能動インダクタの変形例として、フィードバック抵抗Ｒの代わりにＦＥＴを用いて構成されている。
この場合、Ｒ＝１／ｇｍｆであり、ｇｍｆはフィードバックトランジスタの相互コンダクタンスである。
【０００６】
また、特開平８−１８１５７１号公報（文献３）に記載の能動インダクタは、３個のＦＥＴと４個のキャパシタＣを用いて構成されている。このキャパシタはＦＥＴを直流的に分離するためのものである。
【０００７】
また、特開平８−２７４５８４号公報（文献４）に記載の能動インダクタは、ソース接地のＦＥＴ、カスケード接続の２個のＦＥＴ、３個のキャパシタＣ、抵抗Ｒを用いて構成されている。
【０００８】
【発明が解決しようとする課題】
一般的に、能動インダクタの高周波動作の範囲は、等価インダクタと浮遊容量の共振によって制限される。
図７は能動インダクタの高周波等価回路と出力インピーダンス特性を示す図である。図７（ａ）は能動インダクタの高周波等価回路を示し、図７（ｂ）は能動インダクタの周波数に対する出力インピーダンス特性を示す。
【０００９】
図７（ｂ）に示すように、出力インピーダンス特性におけるピークＺｏは、共振周波数ωｏに対応し、次式で示される。
ωｏ＝１／（Ｌｅｑ・Ｃｐ）１／２
ここで、Ｌｅｑはインダクタンス、上記文献１の回路の浮遊容量Ｃｐは、次式で表される。
Ｃｐ＝Ｃｇｓ・（ω・Ｃｇｓ／ｇｍ）１／２＋Ｃｍ
ここで、Ｃｍは設計に依存する寄生容量である。これらの寄生容量はインダクタの周波数範囲を拡大するために、最小に抑える必要がある。
【００１０】
しかしながら、文献１〜２の回路構成の能動インダクタは、インダクタンスの値がＦＥＴのゲート−ソース間容量Ｃｇｓによって決められてしまうという問題がある。
また、文献３〜４に述べた回路構成の能動インダクタは、ＦＥＴを直流的に分離するためのキャパシタンスＣを追加する必要が生じる。このことは、能動インダクタを構成する回路を複雑にし、回路そのものが大きくなってしまうという問題がある。
【００１１】
本発明は以上の事情を考慮してなされたものであり、ＭＯＳＦＥＴと１個のキャパシタを用いて、従来の能動インダクタより周波数応答が優れ、小型化が可能な能動インダクタを提供する。
【００１２】
【課題を解決するための手段】
本発明は、相互コンダクタンスｇｍ１を有しソースが接地されたＭＯＳＦＥＴと、一端が接地され他端がＭＯＳＦＥＴのゲート及び相互コンダクタンスｇｍを有する電圧制御型定電流源に共通接続されたキャパシタンスＣを有するキャパシタとを備え、前記ＭＯＳＦＥＴのドレインを出力端子とし、出力端子と接地間の小信号出力インピーダンスＺｏの値が共振周波数ωに関してｊω｛Ｃ／（ｇｍ１・ｇｍ）｝、インダクタンスＬｅｑの値が｛Ｃ／（ｇｍ１・ｇｍ）｝として動作することを特徴とする能動インダクタである。
本発明によれば、従来の能動インダクタより周波数応答が優れ、小型化が可能な能動インダクタを提供することができる。
【００１３】
前記電圧制御型定電流源の相互コンダクタンスｇｍの値を調整することにより前記インダクタンスＬｅｑの値を電気的に変化させる構成にしてもよい。
【００１４】
前記ＭＯＳＦＥＴの相互コンダクタンスｇｍ１の値を調整することにより前記インダクタンスＬｅｑの値を電気的に変化させる構成にしてもよい。
【００１５】
前記電圧制御型定電流源はカスケード接続されたＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとから構成され、前記ＮＭＯＳＦＥＴのドレインは一定電位に固定され、そのゲートは前記ＭＯＳＦＥＴのドレインに接続され、そのソースはＰＭＯＳＦＥＴのソースに接続され、前記ＰＭＯＳＦＥＴのゲートは可変電位に接続され、そのドレインは前記ＭＯＳＦＥＴのゲートに接続された構成にしてもよい。
【００１６】
前記電圧制御型定電流源はＰＭＯＳＦＥＴから構成され、前記ＰＭＯＳＦＥＴのソースは前記ＭＯＳＦＥＴのドレインに接続され、そのゲートは可変電位に接続され、そのドレインは前記ＭＯＳＦＥＴのゲートに接続された構成にしてもよい。
【００１７】
本発明によれば、各ソースが接地された２個のＮＭＯＳＦＥＴと、ＤＣ電位が与えられるゲートを共有する２個のＰＭＯＳＦＥＴと、両端が前記ＮＭＯＳＦＥＴの各ゲートに接続された１個のキャパシタとを備え、前記２個のＰＭＯＳＦＥＴの各ソースが前記２個のＮＭＯＳＦＥＴの各ドレインに接続され、前記２個のＮＭＯＳＦＥＴの各ドレインを各出力端子としたことを特徴とする能動インダクタが提供される。
【００１８】
前記２個のＰＭＯＳＦＥＴの相互コンダクタンスの値を調整することによりインダクタンスの値を電気的に変化させる構成にしてもよい。
【００１９】
前記２個のＰＭＯＳＦＥＴのゲートに与えるＤＣ電圧を調整することによりインダクタンスの値を電気的に変化させる構成にしてもよい。
【００２０】
【発明の実施の形態】
以下、図に示す実施例に基づいて本発明を詳述する。なお、本発明はこれによって限定されるものではない。
主として、従来の能動インダクタより周波数応答が優れた特性を有する幾つかの能動インダクタの回路構成について説明する。ここで説明する回路構成は、１個のキャパシタとＭＯＳＦＥＴの相互コンダクタンスにより能動インダクタのインダクタンスの値を決めるものである。
【００２１】
図１は本発明の能動インダクタの基本回路構成を示す図である。この能動インダクタは、Ｍ１のＭＯＳＦＥＴ、Ｃのキャパシタ、及び出力電圧Ｖｏに比例して電流を発生させる電圧制御型定電流源（Ｉ＝ｇｍ・Ｖｏ）から構成される。
電圧制御型定電流源より電流ＩｏがＣのキャパシタに供給されるとともに、ＭＯＳＦＥＴのゲート電圧Ｖを決める。結果的に、Ｍ１のドレインと接地間の小信号出力インピーダンスＺｏは、次式で表される。
Ｚｏ＝Ｖｏ／Ｉｏ＝ｊω｛Ｃ／（ｇｍ１・ｇｍ）｝
ここで、ｇｍ１はＭＯＳＦＥＴの相互コンダクタンス、ｇｍは電圧制御型定電流源の相互コンダクタンス、Ｃはキャパシタのキャパシタンス、ωは共振周波数を示す。
【００２２】
図２は本発明の実施例１による能動インダクタの回路構成を示す図である。この能動インダクタは、Ｍ１のＭＯＳＦＥＴ、Ｍ２のＰＭＯＳＦＥＴ、Ｍ３のＮＭＯＳＦＥＴの３個のトランジスタ、及び飽和状態にバイアスされる１個のキャパシタＣから構成される。ここで、Ｍ１のドレインと接地間の小信号出力インピーダンスＺは、次式で表される。
Ｚ＝Ｖｏ／Ｉｏ≒ｊω｛Ｃ／（ｇｍ１・ｇｍ）｝
ここで、ｇｍ＝ｇｍ２・ｇｍ３／（ｇｍ２＋ｇｍ３）
ｇｍ１はＭ１の相互コンダクタンス、ｇｍ２はＭ２の相互コンダクタンス、
ｇｍ３はＭ３の相互コンダクタンスを示す。
また、この回路の最大動作範囲を制限する寄生容量は、出力ノードでのキャパシタンスにより影響される。ＲＦのような高周波回路への応用に対し、主要な一因は、Ｍ３のゲートキャパシタンスである。
【００２３】
図３は本発明の実施例２による能動インダクタの回路構成を示す図である。この能動インダクタは、Ｍ１のＭＯＳＦＥＴ、Ｍ２のＰＭＯＳＦＥＴの２個のトランジスタ、及び１個のキャパシタから構成される。ここで、Ｍ１のドレインと接地間の小信号出力インピーダンスＺは次式で与えられる。
Ｚ＝Ｖｏ／Ｉｏ≒ｊω｛Ｃ／（ｇｍ１・ｇｍ）｝
この回路構成において、出力キャパシタンスはＭ２のソースキャパシタンスによって決定され、図２のＭ３のゲートキャパシタンスよりはるかに小さい。
【００２４】
図４は本発明の実施例３による能動インダクタの回路構成を示す図である。この能動インダクタは、Ｍ１、Ｍ３のＭＯＳＦＥＴ、Ｍ２、Ｍ４のＰＭＯＳＦＥＴの４個のトランジスタ、及び１個のキャパシタから構成される。つまり、図３の回路構成を２個結合し、Ｃの浮遊キャパシタによる微分型能動インダクタを構成したものである。
この微分型能動インダクタのインダクタンスの値はＭＯＳＦＥＴの相互コンダクタンスの変化によって電気的に制御可能である。
【００２５】
本発明の能動インダクタは、どのような半導体集積回路のプロセスを用いても達成されるが、能動インダクタとしてこれらの回路の最大動作周波数は、ＭＯＳＦＥＴの最大動作周波数と寄生キャパシタにより制限される。それゆえに、高周波回路への応用（例えばＲＦ〜２ＧＨｚ）に対して、高周波トランジスタ（カットオフ周波数ｆｔ：２０ＧＨｚ）のＣＭＯＳプロセスが必要とされる。また、ＳＯＩ（シリコン−オン−インシュレータ）基板上にＣＭＯＳを形成することは、ソース−ドレイン接合容量を減少させるので非常に有利である。
【００２６】
図５は本発明の実施例４による能動インダクタの回路構成を示す図である。また、図５は図２の回路構成の応用例を示し、ＤＣバイアス回路を含んでいる。この能動インダクタは、Ｍ１、Ｍ２、Ｍ４、Ｍ５、Ｍ６、Ｍ８、Ｍ１０、Ｍ１１のＮＭＯＳＦＥＴとＭ３、Ｍ７、Ｍ９、Ｍ１２、Ｍ１３のＰＭＯＳＦＥＴの１３個のトランジスタ、及び１個のキャパシタから構成される。
Ｍ１，Ｍ２、Ｍ３はインダクタンスを決めるコアトランジスタ（図２に示す３個のＭＯＳＦＥＴ）である。
【００２７】
Ｍ１０は、出力抵抗ｒｏを増加させるためＭ１のＮＭＯＳＦＥＴに直列にカスケード接続されたトランジスタである。また、Ｍ４は、Ｍ２，Ｍ３のＤＣバイアス点を決定するために用いられている。
Ｍ１２、Ｍ１３のＰＭＯＳＦＥＴは、カレントミラー回路を形成し、Ｍ４，Ｍ６に対してはＭ５により、Ｍ１に対してはＭ９によりバイアス電流を決定するように構成されている。ここで、Ｉｏは外部バイアス電流である。
【００２８】
周波数が低い場合、Ｍ４のドレイン−ソース間抵抗ｒｄｓ４は、出力インピーダンスを制限する。この回路の出力抵抗ｒｏは次式で表される。
ｒｏ≒１／（ｇｍ１・ｇｍ２，３・ｒｄｓ４）
ここで、ｇｍ２，３はＭ２，Ｍ３の組み合わせた相互コンダクタンスを示す。
【００２９】
この回路の出力ノードはＶｏである。  図５に示した回路構成では、ＣＭＯＳプロセスを用いて比較的低周波を取り扱う場合に適用した一実施例であり、当然、すべてのバイアストランジスタの回路網が含まれている。また、回路を単純にするために、バイアス回路を受動部品（例えば抵抗）を用いて構成することも可能である。
【００３０】
図６は本実施例の能動インダクタの周波数に対する出力インピーダンス特性を示す図である。また、周波数の関数として、ノードＶｏでの出力インピーダンスＺｏ（測定値）を示したものである。
また、図６に示す出力インピーダンス特性の能動インダクタは、図５の回路構成で、インダクタンスＬ＝１０μＨの能動インダクタとして設計されている。
さらに、キャパシタンスＣ＝１０ｐＦのキャパシタを用いて構成されている。その結果、共振周波数のピークはωｏ〜２０ＭＨｚが観測される。また、この回路の出力インピーダンスＺｏは略２５Ωである。
【００３１】
この回路構成では、インダクタンスの値は、トランジスタの相互コンダクタンス、バイアス電流、キャパシタＣの値で決定される。また、キャパシタＣの形成方法としては、Ｄｕｂｌｅ−Ｐｏｌｙｓｉｌｉｃｏｎ  ｃａｐａｃｉｔｏｒプロセスを用いて実現できる。
周波数応答とインダクタンスの値は、バイアス電流Ｉｏを変化させることにより調整される。
【００３２】
本発明の能動インダクタは、少なくとも１つ以上のＭＯＳＦＥＴと１個のキャパシタＣを用いた回路構成で実現される。これは、従来の回路構成やインダクタの受動部品と比較して、以下のような効果がある。
（１）回路構成の面積は受動部品と比較して縮小することが可能である。
（２）より大きなインダクタンスの値を実現することができる。
（３）電気的に可変なインダクタを実現することが可能である。このことは、チューニングに対して重要であり、またプロセスバラツキに対し補正することができる。
（４）より少ない部品で済ませることができる。
（５）動作周波数範囲は、高周波ＭＯＳトランジスタや寄生キャパシタを減少させるためにＳＯＩ基板を用いることにより拡大することが可能となる。
【００３３】
【発明の効果】
本発明によれば、ＭＯＳＦＥＴと１個のキャパシタＣを用いて、従来の能動インダクタより周波数応答が優れ、小型化が可能な能動インダクタを提供することができる。
【図面の簡単な説明】
【図１】本発明の能動インダクタの基本回路構成を示す図である。
【図２】本発明の実施例１による能動インダクタの回路構成を示す図である。
【図３】本発明の実施例２による能動インダクタの回路構成を示す図である。
【図４】本発明の実施例３による能動インダクタの回路構成を示す図である。
【図５】本発明の実施例４による能動インダクタの回路構成を示す図である。
【図６】本実施例の能動インダクタの周波数に対する出力インピーダンス特性を示す図である。
【図７】能動インダクタの高周波等価回路と出力インピーダンス特性を示す図である。
【符号の説明】
Ｍ１〜Ｍ１３  ＭＯＳＦＥＴ
Ｃ    キャパシタ（キャパシタンス）
Ｖｏ      出力電圧
Ｉｏ      定電流
ｇｍ  電圧制御型定電流源の相互コンダクタンス
Ｄ    ドレイン
Ｓ    ソース
Ｇ    ゲート
Ｅ    接地電位
Ｖｃ      定電位
Ｖｖ      可変電位
ＶＢ  入力端子
Ｖｄｄ  高電位側供給電圧
Ｖｓｓ  低電位側供給電圧
ａ    出力端子
ｂ    出力端子
【図１】
0003599627.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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