(57)【特許請求の範囲】
【請求項１】
ｎ（ｎ≧３の自然数）ビット中の前回発生されたランダムパターンの（ｍ＋１）（ｍ≧ｎ／２＋１）ビットのパターンを２ビットずつ入力し、排他的論理和をとるｍ個のＥＸ−ＯＲゲートと、
クロックに同期して、前記ＥＸ−ＯＲゲートの出力と前記ｎビット中の前回発生されたランダムパターンの（ｎ−ｍ）ビットのランダムパターンを新たなｎビットのランダムパターンとして出力するフリップフロップとを、
備えたランダムパターン生成回路であって、
前記ｎは１６であり、
前記ｍは９であり、
前記１６ビット中の前回のランダムパターンの０ビット目から８ビット目と１５ビット目を前記９個のＥＸ−ＯＲゲートに２ビットずつ入力し、そのＥＸ−ＯＲゲートの出力を新たなランダムパターンの７ビット目から１５ビット目として出力し、
前記１６ビット中の前回のランダムパターンの９ビット目から１５ビット目を新たなランダムパターンの０ビット目から６ビット目として出力する、
構成にしたことを特徴とするランダムパターン生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、非同期転送モード（以下、ＡＴＭと呼ぶ）通信やローカルエリアネットワーク（以下、ＬＡＮと呼ぶ）における、伝送路の信頼性を試験するための折り返し試験等に用いるメッセージの照合用データ等におけるランダムパターン生成回路に関するものである。
【０００２】
【従来の技術】
ＡＴＭ通信やＬＡＮの伝送路の試験を行うための折り返し試験においては、ランダムパターン生成回路を用いて生成したランダムパターンをメッセージとして用いられる。
一般に、従来のランダムパターン生成回路は、ＩＴＵ勧告Ｏ．１５１から得られた１５ビット疑似パターン（以下、ＰＮ１５と呼ぶ）又は２３ビット疑似パターン（以下、ＰＮ２３と呼ぶ）を基に構成されていた。
図２は、従来のＰＮ１５による１６ビットランダムパータン生成回路を示す回路図である。
以下、図２の１６ビットランダムパターン生成回路の動作の説明をする。
【０００３】
図示しない１５ビットの初期値データがフリップフロップ（以下、Ｆ／Ｆと呼ぶ）２のリセット端子又はプリセット端子に入力されて初期値データＤ(14,0)が１５／１６ビット変換回路３に出力され、Ｄ(13,0)がＦ／Ｆ２のデータ端子Ｄに１ビットシフトして出力され、Ｄ(14,13) がＥＸ−ＯＲゲート１−１に出力される。ＥＸ−ＯＲゲート１−１では、Ｄ(14,13) の排他的論理和を取り、Ｆ／Ｆ２の０ビット目のデータ端子Ｄに出力する。
Ｆ／Ｆ２では、図示しないクロックに同期して、出力端子ＱよりＤ(14,0)を１５／１６ビット変換回路３に出力する。１５／１６ビット変換回路３では、１６ビットに変換して、１６ビットランダムパターンを伝送路等に出力する。Ｆ／Ｆ２の出力Ｄ(14,0)は、フィードバックされて、新たな１５ビットランダムパターンが生成され、１５／１６ビット変換回路３より１６ビットに変換され、（２15−１）通りのランダムパターンがＡＴＭ通信やＬＡＮの折り返し試験等のメッセージとして使用される。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来のランダムパターン生成回路においては、新たに生成するランダムパターンは、前回のランダムパターンの最上位２ビットを排他的論理を取って、０ビット目とし、他のビットは前回のランダムパターンを１ビットシフトしたものであり、生成するランダムパターンの内容が限られていた。
【０００５】
【課題を解決するための手段】
本発明では、前記課題を解決するために、ランダムパターン生成回路は、ｎ（ｎ≧３の自然数）ビット中の前回発生されたランダムパターンの（ｍ＋１）（ｍ≧ｎ／２＋１）ビットのパターンを２ビットずつ入力し、排他的論理和をとるｍ個のＥＸ−ＯＲゲートと、クロックに同期して、前記ＥＸ−ＯＲゲートの出力と前記ｎビット中の前回発生されたランダムパターンの（ｎ−ｍ）ビットのランダムパターンを新たなｎビットのランダムパターンとして出力するＦ／Ｆとを備えている。
そして、前回発生されたランダムパターンがＥＸ−ＯＲゲートに入力され、排他的論理和が求められる。ＥＸ−ＯＲゲートの出力と前回のランダムパターンの（ｎ−ｍ）ビットがＦ／Ｆによりクロックに同期して、ラッチされて、新たなランダムパターンとして出力される。これは、従来のランダムパターンとは異なる内容のランダムパターンとなる。
【０００６】
【発明の実施の形態】
図１は、本発明の実施形態を示す１６ビットランダムパターン生成回路の回路図である。
図１に示すように、本実施形態のランダムパターン生成回路は、データ変換回路１１、セレクタ１２、およびＦ／Ｆ１３により構成されている。データ変換回路１１は、９個のＥＸ−ＯＲゲート１１−ｉ（ｉ＝０〜８）を有している。
ＥＸ−ＯＲゲート１１−０には前回発生のランダムパターンＤ(15,0)の０ビット目と１５ビット目のランダムパターンＤ(0），Ｄ(15)が入力され、ＥＸ−ＯＲゲート１１−ｉ（ｉ＝１〜８）には前回のランダムパターンＤ(15,0)のｉビット目と（ｉ−１）ビット目のランダムパターンＤ(i,i-1) が入力される。
前回発生のランダムパターンＤ(15,0)の９ビット目から１５ビット目のランダムパターンＤ(15,9)は、新たなランダムパターンＤＢ(15,0)の０ビットから６ビット目のランダムパターンＤＢ(6,0) として、セレクタ１２の“１”入力に接続されている。ＥＸ−ＯＲゲート１１−ｉ（ｉ＝０〜８）の出力は、新たなランダムパターンＤＢ(15,0)の（７＋ｉ）ビット目のランダムパターンＤＢ(i+7）として、セレクタ１２の“１”入力に接続されている。
【０００７】
セレクタ１２の“０”入力には、遅延型Ｆ／Ｆ（以下、Ｄ−Ｆ／Ｆと呼ぶ）１３の出力端子Ｑの出力Ｄ(15,0)が接続され、セレクタ１２のセレクト信号としてデータイネーブル信号Ｂが入力されている。セレクタ１２の出力Ｆは、Ｄ−Ｆ／Ｆ１３のデータ端子Ｄに接続されている。Ｄ−Ｆ／Ｆ１３の出力Ｄとして得られたランダムパターンＤ(15,0)はデータ変換回路１１のＥＸ−ＯＲゲート１１−ｉ（ｉ＝０−８）にフィードバック入力される。
データ伝送クロックＣはＤ−ＦＦ１３のクロック端子ＣＫに、初期値リセットＡは、Ｄ−ＦＦ１３のリセット端子又はプリセット端子に入力される（リセット端子に接続するかプリセット端子に接続するかはランダムパターンの初期値によって決まる。）。
【０００８】
図３は、図１のタイムチャートである。
以下、これらの図を参照しつつ、図１の動作を説明する。
（ａ）初期値データの設定
初期値データを設定する場合には、データイネーブルＢを“０”、初期値リセットＡを“１”にする。初期値リセットＡは、Ｄ−ＦＦ１３のリセット端子又はプリセット端子に入力されて、１６ビットのランダムパターンの初期値データＤとして出力される。但し、初期値データＤがＡＬＬ０と異なるように少なくとも１つのプリセット端子に初期値リセットＡが入力される。
初期値データＤ(15,0)がデータ変換回路１１にフィードバック入力されるとともに、セレクタ１２の“０”入力に入力される。データイネーブルＢが“０”なので、セレクタ１２では、セレクタ１２の“０”入力である初期値データを選択して、出力ＦをＤ−ＦＦ１３のデータ端子Ｄに入力する。
Ｄ−ＦＦ１３では、セレクタ１２から出力された初期値データＦを、データ伝送クロックＣの立上がりのタイミングでラッチし、データイネーブルＢが“１”になるまで保持する。
（ｂ）ランダムパターンの生成
Ｄ−Ｆ／Ｆ１３の出力Ｄがデータ変換回路１１に入力され、データ変換回路１１はその入力データを元に新たなランダムパターンＥを、以下の生成式にしたがって生成する。データ変換回路１１の入力データをＤ(15,0)、出力データをＤＢ(15,0)とすると、生成式は以下の通りである。
【０００９】
【数１】
0003568639.tif 000002
初期値データは、セレクタ１２によってデータイネーブルＢが“１”になるまで、保持され、セレクタ１２のセレクト信号であるデータイネーブルＢが“１”になると、上記生成式にしたがって、セレクタ１２は、“１”入力端子の入力であるデータ変換回路１１の出力ＤＢ(15,0)を選択して、Ｄ−ＦＦ１３のデータ端子Ｄに出力する。Ｄ−Ｆ／Ｆ１３に入力されたセレクタ１２の出力Ｆは、データ伝送クロックＣに同期して、ラッチされて、１６ビットのランダムパターンＤ(15,0)として伝送路等に出力される。
この出力Ｄ(15,0)がデータ変換回路１１にフィードバック入力され、上記生成式にしたがって、新たなランダムパターンが生成されて、データ伝送クロックＣに同期して、順次（初期値、データ１，データ２，…，データ８，…）、伝送路等から出力される。
【００１０】
以下、上記構成によって生成された１６ビットランダムパターン生成回路によって生成された１６ビットランダムパターンの数は、（２15−１）通りであることを示す。
図５（ａ），（ｂ）は１６ビットランダムパターンの生成を示す図である。
図５（ａ）に示すように、図１のランダムパターン生成回路により１６ビットランダムパターンは生成される。これは、図５（ｂ）に示すように、１０ビットのパターンが基本となっており、この場合に、後述するように（２9 −１）通りのパターンが生成できる。よって、この１０ビットランダムパターンに６ビット（２6 通り）の情報を付加することにより、（２9 ×２6 ）−１＝２15−１通りのランダムデータが生成できる。
図６（ａ），（ｂ）は、１０ビットランダムパターンの検証として４ビットの場合の検証を示す図である。
４ビットの場合のランダムパターンは、図６（ａ）によって生成されるが、同図（ｂ）に示すように、４ビットの場合には、（２3 −１）通りのパターンが生成されることが分かる。１０ビットランダムパターンの場合も同様に、（２9 −１）通りのパターンが生成されることが検証される。
このように、図１と同様に構成されたｎビット（ｎは任意の自然数）のランダムパターン生成回路においても、（２n-1 −１）通りのランダムパターンができることが検証される。
【００１１】
以上説明したように、本実施形態のランダムパターン生成回路によれば、従来のランダムパターン生成回路とは異なる内容の２15−１＝３２７６７通りの１６ビットランダムパターンを生成することができる。したがって、メッセージ長３２７６７ワード＝６５５３４バイトのメッセージ迄対応可能である。
なお、本発明は、上記実施形態に限定されず種々の変形が可能である。その変形例としては、例えば次のようなものがある。
（１）  本実施形態では、１６ビットランダムパターン生成回路について説明したが、１６ビット以外のｎ≧３の任意の自然数のランダムパターンについても、ｍ（ｍ≧ｎ／２＋１）個のＥＸ−ＯＲゲートを用いることにより、従来のランダムパターンとは異なる内容のランダムパターンを生成することができる。
（２）  図１中のＥＸ−ＯＲゲートに入力するランダムパターンとその出力先を何ビット目にするかは適宜変更することができる。
【００１２】
【発明の効果】
以上詳細に説明したように、本発明によれば、ｎ＝１６ビットのランダムパターンの一部のパターンを入力し、排他的論理和をとるｍ＝９個のＥＸ−ＯＲゲートを用いて、ランダムパターンを生成するので、従来のランダムパターン生成回路により生成したランダムパターンとは異なる内容のランダムパターンを生成することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の１６ビットランダムパターン生成回路の回路図である。
【図２】従来の１６ビットランダムパターン生成回路の回路図である。
【図３】図１のタイムチャートである。
【図４】排他的論理和の真理表を示す図である。
【図５】１６ビットランダムパターンの生成を示す図である。
【図６】４ビットの場合の検証を示す図である。
【符号の説明】
１１                  データ変換回路
１１−ｉ              ＥＸ−ＯＲゲート
１２                  セレクタ
１３                  Ｄ−Ｆ／Ｆ
【図１】
0003568639.tif 000003
【図２】
0003568639.tif 000004
【図３】
0003568639.tif 000005
【図４】
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【図５】
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【図６】
0003568639.tif 000008