(57)【特許請求の範囲】
【請求項１】
一方がリード動作を行なっているときには他方はライト動作を行なう第１及び第２のメモリセルアレイと、前記第１及び第２のメモリセルアレイを交互に選択するための第１及び第２のアレイ選択信号を生成するアレイ選択回路と、前記アレイ選択信号により選択された前記第１若しくは第２のメモリセルアレイのいずれか一つのメモリセルアレイの所定のメモリセルを選択して該メモリセルに対するリード動作またはライト動作を行なうセル選択回路と、前記アレイ選択信号により選択された前記メモリセルアレイのいずれか一方からデータを入出力バッファに転送するデータ転送回路と、１ビット目用のデータを格納するデータレジスタとを備えた半導体記憶装置であって、
前記アレイ選択回路は、前記第１及び第２のメモリセルアレイのいずれかがリード動作を行なっていてもリセット動作を行なえるように、リセット時に、1ビット目だけは前記データレジスタにアクセスし、
前記データ転送回路は前記データレジスタから読み出されるデータを前記入出力バッファに転送するようにしたことを特徴とする半導体記憶装置。
【請求項２】
前記データレジスタは、
前記アレイ選択回路から出力された信号を反転して出力するインバータと、
前記インバータによって反転された信号が活性化したときにオン状態となり、ライトデータを反転して出力するクロックドインバータと、
前記クロックドインバータによって反転されたライトデータをラッチするラッチ回路とを備えたことを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、比較的容量が小さく、ライト動作とリード動作とを完全に同期して行うラインメモリに関する。
【０００２】
【従来の技術】
従来のラインメモリの回路構成を図２７に示す。このラインメモリは、１つのメモリセルアレイ１０を具える。また、１ライン分のレジスタを所有した４つのデータレジスタ１２、１４、１６および１８を具える。これらデータレジスタ１２〜１８はビット線ＢＬを介してメモリセルアレイ１０に結合される。また、このラインメモリは、１ライン分のレジスタを所有したデータサブレジスタ２０を具える。さらに、このラインメモリは、Ｘデコーダ２２、Ｘプリデコーダ２４、アドレスカウンタ２６、リード／ライトコントローラ２８、入力バッファ３０および出力バッファ３２を具える。Ｘデコーダ２２はワード線ＷＬを介してメモリセルアレイ１０に結合される。リード／ライトコントローラ２８は、リードコントロール信号ＲＣおよびライトコントロール信号ＷＣを生成してデータレジスタ１２〜１８を制御する。
【０００３】
ライト動作は次のように行われる。まず、入力ポートＤｉｎから入力バッファ３０にライトデータＷＤが入力する。入力バッファ３０でドライブされたライトデータＷＤはデータサブレジスタ２０に順次に書き込まれる。データサブレジスタ２０に１ライン分のデータが書き込まれた後、次のライトデータは第１データレジスタ１２に書き込まれる。第１データレジスタ１２に１ライン分のデータが書き込まれた後、アドレスカウンタ２６はＸアドレスＸＡを生成する。このＸアドレスにより、Ｘプリデコータ２４を介してＸデコーダ２６でデコードされたワード線ＷＬが活性化される。続いて、ライトコントロール信号ＷＣの活性化により第１データレジスタ１２のデータすべてがビット線ＢＬを介して一括してメモリセルアレイ１０に転送される。その間に次のライトデータが第２データレジスタ１４に順次書き込まれる。第２データレジスタ１４の書き込み終了後、書き込まれたデータは第１データレジスタ１２と同様にメモリセルアレイ１０に一括転送され、その間に第１データレジスタ１２への書き込みが行われる。これらの動作を繰り返すことにより連続的なライト動作を可能にしている。
【０００４】
リード動作は次のように行われる。最初にデータサブレジスタ２０のデータを出力バッファ３２に順次出力する。出力バッファ３２のリードデータＲＤは出力ポートＤｏｕｔに出力される。その間にアドレスカウンタ２６で生成されたＸアドレスによりＸデコーダ２２でデコードされたワード線が活性化される。そして、リードコントロール信号ＲＣが活性化され、メモリセルアレイ１０の１ライン分のデータがビット線を介して第３データレジスタ１６に一括転送される。データサブレジスタ２０の読み出し終了後に第３データレジスタ１６の読み出しが行われる。その間に第３データレジスタ１６と同様に第４データレジスタ１８へのデータ転送が行われる。これらの動作を繰り返すことにより連続的なリード動作を可能にしている。
【０００５】
したがって、図２７に示すラインメモリによれば、リード動作とライト動作を完全に非同期としたラインメモリ動作が可能となる。また、図２８のタイミングチャートで示される一部機能を絞った仕様のラインメモリ動作も可能となる。図中、ＣＬＫはクロック信号を示し、ＲＳＴはリセット信号を示す。データのリード動作およびライト動作は、クロック信号ＣＬＫの周期単位に同期して行われる。図２８に示すように、このラインメモリは、最初のクロック周期ＣＬＫ０において、メモリセルアレイ１０の０番地からデータＲ０を読み出す。また、次のクロック周期ＣＬＫ１では、０番地にデータＷ０を書き込むとともに、１番地からデータＲ１を読み出す。次のクロック周期ＣＬＫ２では、１番地にデータＷ１を書き込むとともに、２番地からデータＲ２を読み出す。次のクロック周期ＣＬＫ３では、２番地にデータＷ２を書き込むとともに、３番地からデータＲ３を読み出す。このように、メモリセルアレイ１０の所定アドレスのメモリセルに対するリード（Ｒｅａｄ）動作後の１周期に、同アドレスのメモリセルに対してライト（Ｗｒｉｔｅ）動作を行うとともに、別アドレスのメモリセルに対してリード動作を行う。
【０００６】
【発明が解決しようとする課題】
しかしながら、図２８に示すような機能を絞った仕様かつ容量の小さいラインメモリを構成するに当たり、図２７に示す回路構成を用いると、メモリセルアレイのレイアウト面積よりもデータレジスタ、データサブレジスタおよびリード／ライトコントロールのレイアウト面積が大きくなり、チップサイズの縮小化が困難になるという問題がある。
【０００７】
したがって、ラインメモリ動作を可能にすることによるチップサイズの縮小化が可能な半導体記憶装置の出現が望まれていた。
【０００８】
【課題を解決するための手段】
そこで、この発明の半導体記憶装置は、一方がリード動作を行なっているときには他方はライト動作を行なう第1及び第2のメモリセルアレイと、第1及び第2のメモリセルアレイを交互に選択するための第1及び第2のアレイ選択信号を生成するアレイ選択回路と、アレイ選択信号により選択された第1若しくは第2のメモリセルアレイのいずれか一つのメモリセルアレイの所定のメモリセルを選択して該メモリセルに対するリード動作またはライト動作を行なうセル選択回路と、アレイ選択信号により選択されたメモリセルアレイのいずれか一方からデータを入出力バッファに転送するデータ転送回路と、1ビット目用のデータを格納するデータレジスタとを備えた半導体記憶装置である。アレイ選択回路は、第1及び第2のメモリセルアレイのいずれかがリード動作を行なっていてもリセット動作を行なえるように、リセット時に、1ビット目だけはデータレジスタにアクセスし、データ転送回路はデータレジスタから読み出されるデータを入出力バッファに転送するようにしたことを特徴とする。
【０００９】
また、アレイ選択回路から出力された信号を反転して出力するインバータと、このインバータによって反転された信号が活性化したときにオン状態となり、ライトデータを反転して出力するクロックドインバータと、このクロックドインバータによって反転されたライトデータをラッチするラッチ回路とを備えることが好適である。
【００１０】
この構成によれば、データレジスタやデータサブレジスタを使用することなく、ラインメモリ動作を可能にすることができる。従って、チップサイズの縮小化が図られる。
【００２８】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態及び参考例につき説明する。なお、図は、この発明が理解できる程度に構成を概略的に示している。また、以下に記載される数値等の条件は単なる一例に過ぎない。よって、この発明は、この実施の形態に何ら限定されない。
【００２９】
［参考例１］
図１は、参考例１の半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、２つのメモリセルアレイ（以下、バンクとも称する。）３４ａおよび３４ｂを具える。また、この半導体記憶装置は、アレイ選択回路としてのバンクセレクタ３６と、セル選択回路３８ａと、データ転送回路としてのデータマルチプレクサ４０と、入出力バッファ４２とをさらに具える。ここでは、説明の簡略化のため、各メモリセルアレイ３４ａおよび３４ｂ中のメモリセルがＳＲＡＭセルである場合を想定している。
【００３０】
上述のバンクセレクタ３６は、メモリセルアレイ３４ａおよび３４ｂを交互に選択するためのバンクセレクト信号（アレイ選択信号）を生成するものである。このバンクセレクト信号は、交互に立ち上がるＢＡＮＫ＿Ａ（第１アレイ選択信号）およびＢＡＮＫ＿Ｂ（第２アレイ選択信号）からなる。
【００３１】
また、上述のセル選択回路３８ａは、バンクセレクト信号により選択されたメモリセルアレイの中の所定のメモリセルを選択して、このメモリセルに対するリード動作およびライト動作を行うものである。
【００３２】
また、上述のデータマルチプレクサ４０は、バンクセレクト信号により選択されたメモリセルアレイからのリードデータＲＤを入出力バッファ４２に転送するものである。
【００３３】
さらに、この半導体記憶装置は、各バンクごとに入出力データ増幅器としてのリード／ライトアンプ４４ａおよび４４ｂを具える。これらリード／ライトアンプ４４ａおよび４４ｂは、入出力バッファ４２からメモリセルアレイに送られるライトデータＷＤ、およびメモリセルアレイからデータマルチプレクサ４０に送られるリードデータＲＤの増幅を行うものである。
【００３４】
この参考例では、上述のセル選択回路３８ａは、アドレス生成回路、Ｘデコーダ（行デコーダ）およびＹデコーダ（列デコーダ）により構成される。
【００３５】
このアドレス生成回路としてバンクごとにそれぞれアドレスカウンタ４６ａおよび４６ｂを具える。これらアドレスカウンタは、バンクセレクト信号により選択されたメモリセルアレイに対するＸアドレス信号（行アドレス信号）およびＹアドレス信号（列アドレス信号）を生成する。
【００３６】
この半導体記憶装置では、ＸデコーダがＸアドレス信号（単にＸアドレスとも称する。）に応じて所定のワード線を選択し、ＹデコーダがＹアドレス信号（単にＹアドレスとも称する。）に応じて所定のビット線を選択することにより、所定のメモリセルアレイの中の所定のメモリセルを選択する。これらＸデコーダおよびＹデコーダはバンクごとに設けられる。そして、この例では、ＸデコーダがＸプリデコーダ（行プリデコーダ）およびＸメインデコーダ（行メインデコーダ）により構成される。また、ＹデコーダがＹプリデコーダ（列プリデコーダ）およびＹメインデコーダ（列メインデコーダ）により構成される。
【００３７】
具体的には、メモリセルアレイ３４ａ用のＸデコーダがＸプリデコーダ４８ａおよびＸメインデコーダ５０ａにより構成される。また、メモリセルアレイ３４ａ用のＹデコーダがＹプリデコーダ５２ａおよびＹメインデコーダ５４ａにより構成される。また、メモリセルアレイ３４ｂ用のＸデコーダがＸプリデコーダ４８ｂおよびＸメインデコーダ５０ｂにより構成される。また、メモリセルアレイ３４ｂ用のＹデコーダがＹプリデコーダ５２ｂおよびＹメインデコーダ５４ｂにより構成される。
【００３８】
上述のプリデコーダは、アドレスカウンタからのアドレス信号に応じてプリデコード信号（単にプリデコードとも称する。）を生成する。
【００３９】
すなわち、Ｘプリデコーダ４８ａは、アドレスカウンタ４６ａからのＸアドレス信号ＸＡに応じてＸプリデコード信号ＸＰを生成する。また、Ｙプリデコーダ５２ａは、アドレスカウンタ４６ａからのＹアドレス信号ＹＡに応じてＹプリデコード信号ＹＰを生成する。また、Ｘプリデコーダ４８ｂは、アドレスカウンタ４６ｂからのＸアドレス信号ＸＡに応じてＸプリデコード信号ＸＰを生成する。また、Ｙプリデコーダ５２ｂは、アドレスカウンタ４６ｂからのＹアドレス信号ＹＡに応じてＹプリデコード信号ＹＰを生成する。
【００４０】
図２は、Ｘプリデコーダ４８ａの構成例を示す回路図である。図２のＸプリデコーダ４８ａは、２入力ＮＡＮＤ１とインバータＩＮＶ１とで構成される基本回路５６を具えている。２入力ＮＡＮＤ１の各入力端子５６ａおよび５６ｂには、アドレスカウンタ４６ａで生成されたＸアドレス信号Ａ０Ｘ＿ＡおよびＡ１Ｘ＿Ａが入力される。この２入力ＮＡＮＤ１からの出力信号がインバータＩＮＶ１を経て、Ｘプリデコード信号Ａ０１Ｘ＿Ａとして出力端子５６ｃに出力される。
【００４１】
実際のＸプリデコーダ４８ａは、上述した基本回路５６をメモリ容量に応じた所要数だけ具えてなる。そして、例えば別の基本回路５６は、アドレスカウンタ４６ａで生成されたＸアドレス信号Ａ２Ｘ＿ＡおよびＡ３Ｘ＿Ａに基づき、Ｘプリデコード信号Ａ２３Ｘ＿Ａを出力する。
【００４２】
また、他のプリデコーダすなわちＸプリデコーダ４８ｂ、Ｙプリデコーダ５２ａおよびＹプリデコーダ５２ｂの構成も上述したＸプリデコーダ４８ａと同様の構成を具える。そして、例えばＸプリデコーダ４８ｂは、アドレスカウンタ４６ｂで生成されたＸアドレス信号Ａ０Ｘ＿ＢおよびＡ１Ｘ＿Ｂに基づき、Ｘプリデコード信号Ａ０１Ｘ＿Ｂを出力する。
【００４３】
上述のメインデコーダは、プリデコーダからのプリデコード信号に応じて所定のワード線を選択する（デコードする。）。
【００４４】
図３は、Ｘメインデコーダ５０ａの構成例を示す回路図である。図３のＸメインデコーダ５０ａは、２入力ＮＡＮＤ１とインバータＩＮＶ１とで構成される基本回路５８を具えている。実際のＸメインデコーダ５０ａは、この基本回路５８をメモリ容量に応じた所要数だけ具えてなる。２入力ＮＡＮＤ１の各入力端子５８ａおよび５８ｂには、Ｘプリデコーダ４８ａで生成されたＸアドレス信号Ａ０１Ｘ＿ＡおよびＡ２３Ｘ＿Ａが入力される。この２入力ＮＡＮＤ１からの出力信号がインバータＩＮＶ１を経て、所定のワード線ＷＬ０＿Ａに接続された出力端子５８ｃに出力される。
【００４５】
また、他のメインデコーダすなわちＸメインデコーダ５０ｂ、Ｙメインデコーダ５４ａおよびＹメインデコーダ５４ｂの構成も上述したＸメインデコーダ５０ａと同様の構成を具える。
【００４６】
このように、上述のＸメインデコーダ５０ａは、Ｘプリデコーダ４８ａからのＸプリデコード信号ＸＰに応じて所定のワード線ＷＬｉ＿Ａを選択する。また、Ｙメインデコーダ５４ａは、Ｙプリデコーダ５２ａからのＹプリデコード信号ＹＰに応じて所定のビット線ＢＬｉ＿Ａを選択する。
【００４７】
そして、Ｘデコーダによりワード線ＷＬｉ＿Ａが選択されると、そのワード線に接続されているメモリセルの記憶データがビット線ＢＬｉ＿Ａに現れる。その内の１本のビット線ＢＬｉ＿ＡをＹデコーダにより選択すると、記憶データはリードデータとしてデータ線Ｄ＿Ａによりリード／ライトアンプ４４ａに送られる。さらに、リード／ライトアンプ４４ａにより増幅されたリードデータＲＤ＿Ａは、データマルチプレクサ４０に送られる。こうしてメモリセルアレイ３４ａのメモリセルからデータが読み出される。
【００４８】
また、ライトデータＷＤは、リード／ライトアンプ４４ａにより増幅された後、データ線Ｄ＿ＡによりＹメインデコーダ５４ａに送られる。そして、Ｘデコーダによりワード線ＷＬｉ＿Ａが選択され、Ｙメインデコーダ５４ａが１本のビット線ＢＬｉ＿Ａを選択する。こうしてメモリセルアレイ３４ａのメモリセルにデータが書き込まれる。
【００４９】
一方、Ｘメインデコーダ５０ｂは、Ｘプリデコーダ４８ｂからのＸプリデコード信号ＸＰに応じて所定のワード線ＷＬｉ＿Ｂを選択する。また、Ｙメインデコーダ５４ｂは、Ｙプリデコーダ５２ｂからのＹプリデコード信号ＹＰに応じて所定のビット線ＢＬｉ＿Ｂを選択する。
【００５０】
そして、Ｘデコーダによりワード線ＷＬｉ＿Ｂが選択されると、そのワード線に接続されているメモリセルの記憶データがビット線ＢＬｉ＿Ｂに現れる。その内の１本のビット線ＢＬｉ＿ＢをＹデコーダにより選択すると、記憶データはリードデータとしてデータ線Ｄ＿Ｂによりリード／ライトアンプ４４ｂに送られる。さらに、リード／ライトアンプ４４ｂにより増幅されたリードデータＲＤ＿Ｂは、データマルチプレクサ４０に送られる。こうしてメモリセルアレイ３４ｂのメモリセルからデータが読み出される。
【００５１】
また、ライトデータＷＤは、リード／ライトアンプ４４ｂにより増幅された後、データ線Ｄ＿ＢによりＹメインデコーダ５４ｂに送られる。そして、Ｘデコーダによりワード線ＷＬｉ＿Ｂが選択され、Ｙメインデコーダ５４ｂが１本のビット線ＢＬｉ＿Ｂを選択する。こうしてメモリセルアレイ３４ｂのメモリセルにデータが書き込まれる。
【００５２】
次に、バンクセレクタ３６の構成につき図４の回路図を参照して説明する。
【００５３】
バンクセレクタ３６は、クロック信号ＣＬＫが入力されるクロックポート３６ａと、リセット信号ＲＳＴが入力されるリセットポート３６ｂと、バンクセレクト信号ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂがそれぞれ出力される第１および第２出力ポート３６ｃおよび３６ｄとを具える。
【００５４】
このバンクセレクタ３６は、６つのインバータと、２つのトランスファゲートＴＦ１、ＴＦ２と、１つのノア回路ＮＯＲ１とで構成される。
【００５５】
第１インバータＩＮＶ１は、クロックポート３６ａが入力側に接続され、出力側の第１ノードｎｄ１にクロック信号ＣＬＫの逆相信号を出力する。
【００５６】
第１トランスファゲートＴＦ１は、第２ノードｎｄ２と第３ノードｎｄ３との間に接続され、クロック信号ＣＬＫおよびその逆相信号が入力されるゲートを具えていて、この逆相信号が活性化したときにオン状態となる。
【００５７】
第２トランスファゲートＴＦ２は、第４ノードｎｄ４と第５ノードｎｄ５との間に接続され、クロック信号ＣＬＫおよびその逆相信号が入力されるゲートを具えていて、このクロック信号が活性化したときにオン状態となる。
【００５８】
ノア回路ＮＯＲ１は、リセットポート３６ｂと第３ノードｎｄ３とが入力側にそれぞれ接続され、第４ノードｎｄ４が出力側に接続されている。
【００５９】
第２インバータＩＮＶ２は、第１出力ポート３６ｃが入力側に接続され、第２ノードｎｄ２が出力側に接続されている。
【００６０】
第３インバータＩＮＶ３は、第４ノードｎｄ４が入力側に接続され、第３ノードｎｄ３が出力側に接続され、第４ノードｎｄ４をラッチする。
【００６１】
第４インバータＩＮＶ４は、第５ノードｎｄ５が入力側に接続され、第１出力ポート３６ｃが出力側に接続されている。
【００６２】
第５インバータＩＮＶ５は、第１出力ポート３６ｃが入力側に接続され、第５ノードｎｄ５が出力側に接続され、第１出力ポート３６ｃをラッチする。
【００６３】
第６インバータＩＮＶ６は、第１出力ポート３６ｃが入力側に接続され、第２出力ポート３６ｄが出力側に接続されている。
【００６４】
このバンクセレクタ３６は、クロック信号ＣＬＫの立ち上がりを受けてＢＡＮＫ＿ＡとＢＡＮＫ＿Ｂとを交互に立ち上げる。ただし、リセット信号ＲＳＴの立ち上がり直後は必ずＢＡＮＫ＿Ａを立ち上げる回路になっている。
【００６５】
次に、データマルチプレクサ４０の構成につき図５の回路図を参照して説明する。
【００６６】
データマルチプレクサ４０は、バンクセレクト信号ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂがそれぞれ入力される第１および第２入力ポート４０ａおよび４０ｂと、各メモリセルアレイからのリードデータ信号ＲＤ＿ＡおよびＲＤ＿Ｂがそれぞれ入力される第１および第２リードポート４０ｃおよび４０ｄと、これら第１および第２リードポートに入力したリードデータ信号をリードデータＲＤとして交互に出力させる第３リードポート４０ｅとを具える。
【００６７】
このデータマルチプレクサ４０は、５つのインバータと、２つのトランスファゲートとで構成される。
【００６８】
第１インバータＩＮＶ１は、第１入力ポート４０ａが入力側に接続され、出力側の第１ノードｎｄ１に第１バンクセレクト信号ＢＡＮＫ＿Ａの逆相信号を出力するものである。
【００６９】
第１トランスファゲートＴＦ１は、第１リードポート４０ｃと第３ノードｎｄ３との間に接続され、第１バンクセレクト信号ＢＡＮＫ＿Ａおよびその逆相信号が入力されるゲートを具えていて、この第１バンクセレクト信号ＢＡＮＫ＿Ａが活性化したときにオン状態となる。
【００７０】
第２インバータＩＮＶ２は、第２入力ポート４０ｂが入力側に接続され、出力側の第２ノードｎｄ２に第２バンクセレクト信号ＢＡＮＫ＿Ｂの逆相信号を出力するものである。
【００７１】
第２トランスファゲートＴＦ２は、第２リードポート４０ｄと第３ノードｎｄ３との間に接続され、第２バンクセレクト信号ＢＡＮＫ＿Ｂおよびその逆相信号が入力されるゲートを具えていて、この第２バンクセレクト信号ＢＡＮＫ＿Ｂが活性化したときにオン状態となる。
【００７２】
第３インバータＩＮＶ３は、第３ノードｎｄ３が入力側に接続され、第４ノードｎｄ４が出力側に接続されている。
【００７３】
第４インバータＩＮＶ４は、第４ノードｎｄ４が入力側に接続され、第３リードポート４０ｅが出力側に接続されている。
【００７４】
第５インバータＩＮＶ５は、第４ノードｎｄ４が入力側に接続され、第３ノードｎｄ３が出力側に接続され、第４ノードｎｄ４をラッチする。
【００７５】
このデータマルチプレクサ４０は、ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂの立ち上がりを受けてＲＤ＿ＡとＲＤ＿Ｂとを交互に出力する。
【００７６】
次に、この半導体記憶装置の動作につき図６および図７のタイミングチャートを参照して説明する。以下の説明では、メモリセルアレイ３４ａのリード動作およびライト動作に供する回路（メモリセルアレイ３４ａ、アドレスカウンタ４６ａ、Ｘプリデコーダ４８ａ、Ｘメインデコーダ５０ａ、Ｙプリデコーダ５２ａ、Ｙメインデコーダ５４ａおよびリード／ライトアンプ４４ａ）をバンクＡと総称する。また、メモリセルアレイ３４ｂのリード動作およびライト動作に供する回路（メモリセルアレイ３４ｂ、アドレスカウンタ４６ｂ、Ｘプリデコーダ４８ｂ、Ｘメインデコーダ５０ｂ、Ｙプリデコーダ５２ｂ、Ｙメインデコーダ５４ｂおよびリード／ライトアンプ４４ｂ）をバンクＢと称する。
【００７７】
図６に示すように、バンクセレクト信号ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂはクロック信号ＣＬＫの周期に同期して交互に立ち上がる。アドレスカウンタ４６ａおよび４６ｂそれぞれは、これらバンクセレクト信号ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂの立ち上がりを受けてカウントアップする。一方のアドレスカウンタ４６ｂからのアドレス信号は、他方のアドレスカウンタ４６ａからのアドレス信号に対してクロック信号ＣＬＫ１サイクル分遅れるようになっている。
【００７８】
図７は、メモリセルアレイ３４ａのメモリセルにロー（Ｌｏｗ）が蓄えられ、メモリセルアレイ３４ｂのメモリセルにハイ（Ｈｉｇｈ）が蓄えられ、メモリセルアレイ３４ａにはハイの書き込みを行い、メモリセルアレイ３４ｂにはローの書き込みを行うときの動作波形を示す。なお、ビット線およびデータ線については正信号および負信号（相補信号）を共に示してある。
【００７９】
バンクＡでは、バンクセレクト信号ＢＡＮＫ＿Ａの立ち上がりを受けてアドレスカウンタ４６ａからのＸアドレスがカウントアップする。このＸアドレスにより、Ｘプリデコーダ４８ａおよびＸメインデコーダ５０ａでデコードされたワード線ＷＬｉ＿Ａが立ち上がり、ビット線ＢＬｉ＿Ａにメモリセルのデータが出力される。次に、Ｙアドレスにより、Ｙプリデコーダ５２ａおよびＹメインデコーダ５４ａでデコードされたビット線ＢＬｉ＿Ａがデータ線Ｄ＿Ａに接続され、選択されたビット線ＢＬｉ＿Ａのデータがデータ線Ｄ＿Ａに出力される。データ線Ｄ＿Ａに出力されたデータはリード／ライトアンプ４４ａにより増幅されリードデータＲＤ＿Ａとして出力される。そして、バンクセレクト信号ＢＡＮＫ＿Ａが活性化している間に、リードデータＲＤ＿Ａはデータマルチプレクサ４０により入出力バッファ４２に転送され、出力ポートＤｏｕｔから出力される。このようにしてリード動作が行われる。
【００８０】
その後、バンクセレクト信号ＢＡＮＫ＿Ａは立ち下がるが、Ｙメインデコーダ５４ａによりデータ線Ｄ＿Ａとビット線ＢＬｉ＿Ａとが接続されたままであり、ワード線ＷＬｉ＿Ａも選択されたままである。よって、入力ポートＤｉｎからのライトデータＷＤが入出力バッファ４２で取り込まれ、ライトアンプ４４ａによりドライブされると、このライトデータＷＤはデータ線およびビット線を介してメモリセルに書き込まれる。このようにしてライト動作が行われる。
【００８１】
一方、バンクＢでは、バンクセレクト信号ＢＡＮＫ＿Ｂの立ち上がりおよび立ち下がりを受けてバンクＡと同様の動作が行われる。その結果、図８のタイミングチャートに示すように、デバイス全体としては、バンクＡでリード（Ｒｅａｄ）動作が行われている間はバンクＢでライト（Ｗｒｉｔｅ）動作が行われ、バンクＢでリード動作が行われている間はバンクＡでライト動作が行われる。
【００８２】
すなわち、最初のクロック周期ＣＬＫ０の間にバンクＡ（Ｂａｎｋ  Ａ）のメモリセルアレイ３４ａの０番地からデータＲ０が読み出される。次のクロック周期ＣＬＫ１の間には、バンクＡの０番地に対してデータＷ０が書き込まれるとともに、バンクＢ（Ｂａｎｋ  Ｂ）のメモリセルアレイ３４ｂの０番地からデータＲ１が読み出される。次のクロック周期ＣＬＫ２の間には、バンクＢの０番地に対してデータＷ１が書き込まれるとともに、バンクＡの１番地からデータＲ２が読み出される。次のクロック周期ＣＬＫ３の間には、バンクＡの１番地に対してデータＷ２が書き込まれるとともに、バンクＢの１番地からデータＲ３が読み出される。
【００８３】
このように、この参考例の半導体記憶装置は、一方のメモリセルアレイの所定アドレスのメモリセルに対するリード動作後の１周期に、当該メモリセルアレイの同アドレスのメモリセルに対してライト動作を行うとともに、他方のメモリセルアレイの所定アドレスのメモリセルに対してリード動作を行う。上述のように、この動作の繰り返しにより連続リード動作と連続ライト動作とを同時に行うことができる。
【００８４】
以上のように、２バンク構成にすることによりデータレジスタやデータサブレジスタを使用することなく、ラインメモリ動作が可能になる。したがってチップサイズの縮小化が図れる。
【００８５】
［参考例２］
図９は、参考例２の半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、参考例１で説明したセル選択回路３８ａの代わりにこれとは異なるセル選択回路３８ｂを具える。これ以外の構成は参考例１の構成と同様であるからその説明は省略する。
【００８６】
上述のセル選択回路３８ｂは、アドレス生成回路として１つのアドレスカウンタ４６を具えるとともに、ＸデコーダおよびＹデコーダを各メモリセルアレイ３４ａおよび３４ｂごとにそれぞれ具える。メモリセルアレイ３４ａ用のＸデコーダは、Ｘプリデコーダ６０ａおよびＸメインデコーダ５０ａにより構成される。また、メモリセルアレイ３４ａ用のＹデコーダは、Ｙプリデコーダ６２ａおよびＹメインデコーダ５４ａにより構成される。また、メモリセルアレイ３４ｂ用のＸデコーダは、Ｘプリデコーダ６０ｂおよびＸメインデコーダ５０ｂにより構成される。また、メモリセルアレイ３４ｂ用のＹデコーダは、Ｙプリデコーダ６２ｂおよびＹメインデコーダ５４ｂにより構成される。
【００８７】
この参考例では、Ｘプリデコーダ６０ａ、６０ｂおよびＹプリデコーダ６２ａ、６２ｂは、それぞれＸプリデコード信号ＸＰおよびＹプリデコード信号ＹＰを所定期間保持するラッチ機能を有する。
【００８８】
図１０は、Ｘプリデコーダ６０ａの構成例を示す回路図である。図１０のＸプリデコーダ６０ａは、１つのＰＭＯＳトランジスタと、３つのＮＭＯＳトランジスタと、２つのインバータとで構成される基本回路６４を具えている。ＰＭＯＳトランジスタＰＭＯＳ１は、電源とノードｎｄ２との間にチャネルが接続され、ＸデコーダプリチャージＸＤＰ＿Ａが入力される入力端子６４ａにゲートが接続されている。ＮＭＯＳトランジスタＮＭＯＳ３は、グランドとノードｎｄ４との間にチャネルが接続され、ＸアドレスＡ１Ｘが入力される入力端子６４ｂにゲートが接続されている。ＮＭＯＳトランジスタＮＭＯＳ２は、ノードｎｄ３とノードｎｄ４との間にチャネルが接続され、ＸアドレスＡ０Ｘが入力される入力端子６４ｃにゲートが接続されている。ＮＭＯＳトランジスタＮＭＯＳ１は、ノードｎｄ２とノードｎｄ３との間にチャネルが接続され、ＢＡＮＫ＿Ａが入力される入力端子６４ｄにゲートが接続されている。インバータＩＮＶ２は、ノードｎｄ２に入力端子が接続され、ＸプリデコードＡ０１Ｘ＿Ａが出力される出力端子６４ｅに出力端子が接続されている。インバータＩＮＶ３は、ノードｎｄ２に出力端子が接続され、出力端子６４ｅに入力端子が接続されており、ＸプリデコードＡ０１Ｘ＿Ａをラッチするものである。
【００８９】
この回路６４は、ＸプリデコードＡ０１Ｘ＿Ａの立ち上がりをＢＡＮＫ＿Ａによって制御し、ＸプリデコードＡ０１Ｘ＿Ａの立ち下がりをＸデコーダプリチャージＸＤＰ＿Ａによって制御する。また、この回路６４は、両方の信号ＢＡＮＫ＿ＡおよびＸＤＰ＿Ａが活性化していないときは前の電位をラッチする。ただし、ＸデコーダプリチャージＸＤＰ＿Ａは、ＢＡＮＫ＿Ａとほぼ同タイミングで立ち上がり、次のＢＡＮＫ＿Ａの立ち上り直前に立ち下がる信号である。
【００９０】
実際のＸプリデコーダ６０ａは、上述した基本回路６４をメモリ容量に応じた所要数だけ具えてなる。また、他のプリデコーダすなわちＸプリデコーダ６０ｂ、Ｙプリデコーダ６２ａおよびＹプリデコーダ６２ｂの構成も上述したＸプリデコーダ６０ａと同様の構成を具える。そして、例えばＸプリデコーダ６０ｂは、アドレスカウンタ４６で生成されたＸアドレス信号Ａ０ＸおよびＡ１Ｘに基づき、Ｘプリデコード信号Ａ０１Ｘ＿Ｂを出力する。このＸプリデコード信号Ａ０１Ｘ＿Ｂの立ち上がりはＢＡＮＫ＿Ｂによって制御され、ＸプリデコードＡ０１Ｘ＿Ｂの立ち下がりはＸデコーダプリチャージＸＤＰ＿Ｂによって制御される。
【００９１】
次に、この半導体記憶装置の動作につき図１１のタイミングチャートを参照して説明する。なお、セル選択回路３８ｂの動作以外は参考例１の場合と同様であるからその説明を省略する。
【００９２】
図１１に示すように、アドレスカウンタ４６から出力されるＸアドレスはＢＡＮＫ＿Ａの立ち上がりを受けてカウントアップする。バンクＡでは、ＢＡＮＫ＿Ａ、Ａ０Ｘ、Ａ１ＸおよびＸＤＰ＿Ａが立ち上がることにより、上述した基本回路６４のＮＭＯＳ１、ＮＭＯＳ２およびＮＭＯＳ３が導通するとともにＰＭＯＳ１が遮断され、ノードｎｄ２が立ち下がる。それにより、インバータＩＮＶ２から出力されるＸプリデコードＡ０１Ｘ＿Ａが立ち上がる。その後、ＢＡＮＫ＿Ａは立ち下がるが、インバータＩＮＶ３によりＸプリデコードＡ０１Ｘ＿Ａはラッチされる。このＢＡＮＫ＿Ａが立ち上がってからＢＡＮＫ＿Ａが立ち下がるまでの期間Ｔ１に、メモリセルアレイ３４ａの例えば０番地に対してリード動作が行われる。
【００９３】
次に、ＢＡＮＫ＿Ａが立ち下がるとＢＡＮＫ＿Ｂが立ち上がり、バンクＢではバンクＡと同様に、ＢＡＮＫ＿Ｂの立ち上がりおよびＸＤＰ＿Ｂの立ち上がりを受けてＸプリデコードＡ０１Ｘ＿Ｂが立ち上がる。その後、ＢＡＮＫ＿Ｂは立ち下がるが、ＸプリデコードＡ０１Ｘ＿Ｂはラッチされる。このＢＡＮＫ＿Ｂが立ち上がってからＢＡＮＫ＿Ｂが立ち下がるまでの期間Ｔ２に、メモリセルアレイ３４ｂの例えば０番地に対してリード動作が行われる。また、この期間Ｔ２では、上述したように、バンクＡにおけるＸプリデコードＡ０１Ｘ＿Ａは立ち上がった状態でラッチされている。したがって、この期間Ｔ２に、メモリセルアレイ３４ａの０番地に対してライト動作が行われる。
【００９４】
次に、ＸＤＰ＿Ａが立ち下がると基本回路６４のノードｎｄ２が立ち上り、それに応じてＸプリデコードＡ０１Ｘ＿Ａが立ち下がる。その後、アドレスカウンタ４６から出力されるＸアドレスはＢＡＮＫ＿Ａの立ち上がりを受けてカウントアップする。一方、バンクＢでは、ＸＤＰ＿Ｂが立ち下がるまではＸプリデコードＡ０１Ｘ＿Ｂは立ち上がった状態にラッチされる。したがって、ＢＡＮＫ＿Ａが立ち下がってからＢＡＮＫ＿Ａが立ち下がるまでの期間Ｔ３では、メモリセルアレイ３４ａの１番地に対してリード動作が行われるとともに、メモリセルアレイ３４ｂの０番地に対してライト動作が行われる。
【００９５】
以上のように、各バンクのプリデコーダは各バンクにおけるライト動作が終了するまでアドレスをラッチする。したがって、アドレスカウンタ４６からのアドレスがカウントアップされると、一方のバンクではそのカウントアップされたアドレスに対してリード動作が行われるが、その間、他方のバンクではカウントアップされる以前のアドレスに対してライト動作が行われる。このように、１個のアドレスカウンタにより、参考例１と同様のラインメモリ動作を実現できる。加えて、参考例１の回路と比べると、アドレスカウンタ１個分だけレイアウト面積を小さくできるという効果を奏する。
【００９６】
［参考例3］
図１２は、参考例３の半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、参考例１で説明したセル選択回路３８ａの代わりにこれとは異なるセル選択回路３８ｃを具える。これ以外の構成は参考例１の構成と同様であるからその説明は省略する。
【００９７】
上述のセル選択回路３８ｃは、アドレス生成回路としてのアドレスカウンタ４６と、Ｘプリデコーダ４８と、Ｙプリデコーダ５２とを１つずつ具える。また、セル選択回路３８ｃは、ＸメインデコーダおよびＹメインデコーダを各メモリセルアレイ３４ａおよび３４ｂごとにそれぞれ具える。したがって、メモリセルアレイ３４ａ用のＸデコーダは、Ｘプリデコーダ４８およびＸメインデコーダ６６ａにより構成される。また、メモリセルアレイ３４ａ用のＹデコーダは、Ｙプリデコーダ５２およびＹメインデコーダ６８ａにより構成される。また、メモリセルアレイ３４ｂ用のＸデコーダは、Ｘプリデコーダ４８およびＸメインデコーダ６６ｂにより構成される。また、メモリセルアレイ３４ｂ用のＹデコーダは、Ｙプリデコーダ５２およびＹメインデコーダ６８ｂにより構成される。
【００９８】
この参考例では、Ｘメインデコーダ６６ａおよび６６ｂは、ワード線の選択を所定期間続けるラッチ機能を有する。また、Ｙメインデコーダ６８ａおよび６８ｂは、ビット線の選択を所定期間続けるラッチ機能を有する。
【００９９】
図１３は、Ｘメインデコーダ６６ａの構成例を示す回路図である。図１３のＸメインデコーダ６６ａは、１つのＰＭＯＳトランジスタと、３つのＮＭＯＳトランジスタと、２つのインバータとで構成される基本回路７０を具えている。ＰＭＯＳトランジスタＰＭＯＳ１は、電源とノードＮｄ２との間にチャネルが接続され、ＸデコーダプリチャージＸＤＰ＿Ａが入力される入力端子７０ａにゲートが接続されている。ＮＭＯＳトランジスタＮＭＯＳ３は、グランドとノードｎｄ４との間にチャネルが接続され、ＸプリデコードＡ２３Ｘが入力される入力端子７０ｂにゲートが接続されている。ＮＭＯＳトランジスタＮＭＯＳ２は、ノードｎｄ３とノードｎｄ４との間にチャネルが接続され、ＸプリデコードＡ０１Ｘが入力される入力端子７０ｃにゲートが接続されている。ＮＭＯＳトランジスタＮＭＯＳ１は、ノードｎｄ２とノードｎｄ３との間にチャネルが接続され、ＢＡＮＫ＿Ａが入力される入力端子７０ｄにゲートが接続されている。インバータＩＮＶ２は、ノードｎｄ２に入力端子が接続され、所定のワード線ＷＬ０＿Ａが接続された出力端子７０ｅに出力端子が接続されている。インバータＩＮＶ３は、ノードｎｄ２に出力端子が接続され、出力端子７０ｅに入力端子が接続されており、ワード線ＷＬ０＿Ａをラッチするものである。
【０１００】
この回路７０は、ワード線ＷＬ０＿Ａの立ち上がりをＢＡＮＫ＿Ａによって制御し、ワード線ＷＬ０＿Ａの立ち下がりをＸデコーダプリチャージＸＤＰ＿Ａによって制御する。また、この回路７０は、両方の信号ＢＡＮＫ＿ＡおよびＸＤＰ＿Ａが活性化していないときは前の電位をラッチする。ただし、ＸデコーダプリチャージＸＤＰ＿Ａは、ＢＡＮＫ＿Ａとほぼ同タイミングで立ち上がり、次のＢＡＮＫ＿Ａの立ち上り直前に立ち下がる信号である。
【０１０１】
実際のＸメインデコーダ６６ａは、上述した基本回路７０をメモリ容量に応じた所要数だけ具えてなる。また、他のメインデコーダすなわちＸメインデコーダ６６ｂ、Ｙメインデコーダ６８ａおよびＹメインデコーダ６８ｂの構成も上述したＸメインデコーダ６６ａと同様の構成を具える。そして、例えばＸメインデコーダ６６ｂは、Ｘプリデコーダ４８で生成されたＸプリデコードＡ０１ＸおよびＡ２３Ｘに基づき、ワード線ＷＬ０＿Ｂを制御する。すなわち、このワード線ＷＬ０＿Ｂの立ち上がりはＢＡＮＫ＿Ｂによって制御され、ワード線ＷＬ０＿Ｂの立ち下がりはＸデコーダプリチャージＸＤＰ＿Ｂによって制御される。
【０１０２】
次に、この半導体記憶装置の動作につき図１４のタイミングチャートを参照して説明する。なお、セル選択回路３８ｃの動作以外は参考例１の場合と同様であるからその説明を省略する。
【０１０３】
図１４に示すように、アドレスカウンタ４６から出力されるＸアドレスはＢＡＮＫ＿Ａの立ち上がりを受けてカウントアップする。そして、カウントアップされたＸアドレスがＸプリデコーダ４８によってデコードされて、Ｘプリデコードが出力される。バンクＡでは、ＢＡＮＫ＿Ａ、Ａ０１Ｘ、Ａ２３ＸおよびＸＤＰ＿Ａが立ち上がることにより、上述した基本回路７０のＮＭＯＳ１、ＮＭＯＳ２およびＮＭＯＳ３が導通するとともにＰＭＯＳ１が遮断され、ノードｎｄ２が立ち下がる。そして、インバータＩＮＶ２によりワード線ＷＬ０＿Ａが立ち上がる。その後、ＢＡＮＫ＿Ａは立ち下がるが、インバータＩＮＶ３によりワード線ＷＬ０＿Ａはラッチされる。このＢＡＮＫ＿Ａが立ち上がってからＢＡＮＫ＿Ａが立ち下がるまでの期間Ｔ１に、メモリセルアレイ３４ａの例えば０番地に対してリード動作が行われる。
【０１０４】
次に、ＢＡＮＫ＿Ａが立ち下がるとＢＡＮＫ＿Ｂが立ち上がり、バンクＢではバンクＡと同様に、ＢＡＮＫ＿Ｂの立ち上がりおよびＸＤＰ＿Ｂの立ち上がりを受けてワード線ＷＬ０＿Ｂが立ち上がる。その後、ＢＡＮＫ＿Ｂは立ち下がるが、ワード線ＷＬ０＿Ｂはラッチされる。このＢＡＮＫ＿Ｂが立ち上がってからＢＡＮＫ＿Ｂが立ち下がるまでの期間Ｔ２に、メモリセルアレイ３４ｂの例えば０番地に対してリード動作が行われる。また、この期間Ｔ２では、上述したように、バンクＡにおけるワード線ＷＬ０＿Ａは立ち上がった状態でラッチされている。したがって、この期間Ｔ２に、メモリセルアレイ３４ａの０番地に対してライト動作が行われる。
【０１０５】
次に、ＸＤＰ＿Ａが立ち下がると基本回路７０のノードｎｄ２が立ち上り、それに応じてワード線ＷＬ０＿Ａが立ち下がる。その後、アドレスカウンタ４６から出力されるＸアドレスはＢＡＮＫ＿Ａの立ち上がりを受けてカウントアップする。一方、バンクＢでは、ＸＤＰ＿Ｂが立ち下がるまではワード線ＷＬ０＿Ｂは立ち上がった状態にラッチされる。したがって、ＢＡＮＫ＿Ａが立ち下がってからＢＡＮＫ＿Ａが立ち下がるまでの期間Ｔ３では、メモリセルアレイ３４ａの１番地に対してリード動作が行われるとともに、メモリセルアレイ３４ｂの０番地に対してライト動作が行われる。
【０１０６】
以上のように、各バンクのメインデコーダは各バンクにおけるライト動作が終了するまでアドレスをラッチする。したがって、アドレスカウンタ４６からのアドレスがカウントアップされると、一方のバンクではそのカウントアップされたアドレスに対してリード動作が行われるが、その間、他方のバンクではカウントアップされる以前のアドレスに対してライト動作が行われる。このように、アドレスカウンタ、ＸプリデコーダおよびＹプリデコーダを１つずつ具える構成で、参考例１と同様のラインメモリ動作を実現できる。加えて、参考例１の回路と比べると、アドレスカウンタ１個分、Ｘプリデコーダ１個分およびＹプリデコーダ１個分だけレイアウト面積を小さくできるという効果を奏する。
【０１０７】
［参考例４］
図１５は、参考例4の半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、参考例１で説明したセル選択回路３８ａの代わりにこれとは異なるセル選択回路３８ｄを具える。これ以外の構成は参考例１の構成と同様であるからその説明は省略する。
【０１０８】
上述のセル選択回路３８ｄは、バンクセレクト信号に応じて所定のワード線を順次に選択するＸポインタ（行ポインタ）と、バンクセレクト信号に応じて所定のビット線を順次に選択するＹポインタ（列ポインタ）とを各メモリセルアレイごとに具える。すなわち、セル選択回路３８ｄには、メモリセルアレイ３４ａ用にＸポインタ７２ａおよびＹポインタ７４ａが装備され、メモリセルアレイ３４ｂ用にＸポインタ７２ｂおよびＹポインタ７４ｂが装備される。
【０１０９】
図１６は、Ｘポインタ７２ａの構成例を示す回路図である。図１６のＸポインタ７２ａは、ｎ個（ｎはワード線の本数）のポイント回路Ｐｉ（ｉ＝０，１，・・・，ｎ）と、（ｎ−１）個のリセット回路Ｒｉ（ｉ＝１，２，・・・，ｎ）と、１個のＮＭＯＳトランジスタＮＭＯＳ１と、１個のインバータＩＮＶ１とで構成される。また、このＸポインタ７２ａは、バンクセレクト信号ＢＡＮＫ＿Ａが入力される入力端子ＩＴ１と、リセット信号ＲＳＴが入力される入力端子ＩＴ２と、最終ポイント信号ＸＥＮＤ＿Ａが出力される出力端子ＯＴとを具える。
【０１１０】
上述のポイント回路Ｐｉは、ＢＡＮＫ＿Ａと、インバータＩＮＶ１により生成されるＢＡＮＫ＿Ａの逆相ノードｎｄ１とで制御される。このポイント回路Ｐｉは、２個のクロックドインバータと、６個のインバータとで構成される。クロックドインバータＣＩＮＶ１は、前段のクロックドインバータＣＩＮＶ２の出力とノードｎｄ２との間に接続され、ＢＡＮＫ＿Ａおよびｎｄ１をゲート入力に持ち、逆相ノードｎｄ１の活性化に伴いオンする。クロックドインバータＣＩＮＶ２は、ノードｎｄ２とノードｎｄ３との間に接続され、ＢＡＮＫ＿Ａおよびｎｄ１をゲート入力に持ち、ＢＡＮＫ＿Ａの活性化に伴いオンする。インバータＩＮＶ２およびＩＮＶ３はノードｎｄ２をラッチするものである。インバータＩＮＶ４およびＩＮＶ５はノードｎｄ３をラッチするものである。インバータＩＮＶ６およびＩＮＶ７は、ノードｎｄ３をドライブして、出力がワード線ＷＬｉ＿Ａに接続されている。
【０１１１】
なお、初段のポイント回路Ｐ０のクロックドインバータＣＩＮＶ１の入力はグランドに接続されている。また、最終段のポイント回路ＰｎのクロックドインバータＣＩＮＶ２の出力は出力端子ＯＴに接続されている。この出力端子ＯＴから出力される最終ポイント信号ＸＥＮＤ＿Ａは最終ワード線ＷＬｎ＿Ａの立ち上がりを示すものである。また、初段のポイント回路Ｐ０のノードｎｄ２はＮＭＯＳ１に接続されており、他のポイント回路Ｐｉのノードｎｄ２はリセット回路ＲｉのＰＭＯＳ１に接続されている。上述のＮＭＯＳ１は、ワード線ＷＬ０＿Ａを生成するポイント回路Ｐ０のラッチノードｎｄ２を、リセット信号ＲＳＴの立ち上がりを受けてグランドレベルにするものである。
【０１１２】
上述のリセット回路Ｒｉは、１個のＰＭＯＳトランジスタＰＭＯＳ１と、１個のインバータＩＮＶ８とで構成される。インバータＩＮＶ８は、ＲＳＴを入力に持ち、ノードｎｄ７を出力に持つ。ＰＭＯＳ１は、ゲート入力にノードｎｄ７を持つ。これらリセット回路Ｒｉは、ポイント回路Ｐｉのラッチノードｎｄ２をリセットするものである。
【０１１３】
このようなＸポインタ７２ａは、ＢＡＮＫ＿Ａの立ち上がりに同期してワード線をシフトさせていくダイナミックシフトレジスタ型回路を構成する。ただし、Ｘポインタ７２ａは、ＲＳＴが立ち上がった後は必ずワード線ＷＬ０＿Ａを立ち上げる。Ｘポインタ７２ｂ、Ｙポインタ７４ａおよびＹポインタ７４ｂもＸポインタ７２ａと同様の構成である。Ｘポインタ７２ｂはＢＡＮＫ＿Ｂに応じて最終ポイント信号ＸＥＮＤ＿Ｂを出力する。ただし、Ｙポインタ７４ａの入力端子ＩＴ１には、ＢＡＮＫ＿Ａの代わりにＸＥＮＤ＿Ａが入力される。また、Ｙポインタ７４ｂの入力端子ＩＴ１には、ＢＡＮＫ＿Ｂの代わりにＸＥＮＤ＿Ｂが入力される。
【０１１４】
次に、この半導体記憶装置の動作につき図１７のタイミングチャートを参照して説明する。なお、セル選択回路３８ｄの動作以外は参考例１の場合と同様であるからその説明を省略する。
【０１１５】
図１７に示すように、バンクＡでは、リセット信号ＲＳＴの立ち上がりを受けてＸポインタ７２ａのＮＭＯＳ１が導通し、ノードｎｄ２が立ち下がる。その後、ＢＡＮＫ＿Ａが立ち上がることによりノードｎｄ３が立ち上がり、ワード線ＷＬ０＿Ａが立ち上がる。ＢＡＮＫ＿Ａが立ち下がると、クロックドインバータＣＩＮＶ１がオンして、ノードｎｄ２が立ち上がる。再びＢＡＮＫ＿Ａが立ち上がると、クロックドインバータＣＩＮＶ２がオンして、ノードｎｄ３が立ち下がり、ＷＬ０＿Ａが立ち下がるとともにＷＬ１＿Ａが立ち上がる。その後、ワード線の立ち上がりはＢＡＮＫ＿Ａの立ち上がりに同期してシフトする。一方、バンクＢにあっても、ＢＡＮＫ＿Ｂの立ち上がりおよび立ち下がりを受けてバンクＡと同様に動作する。
【０１１６】
このように、参考例１と同様のラインメモリ動作を実現できる。加えて、参考例１の回路と比べると、ワード線選択やビット線選択の制御が容易になるという効果を奏する。
【０１１７】
［参考例５］
図１８は、参考例５の半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、参考例１で説明したメモリセルアレイ３４ａおよび３４ｂと、バンクセレクタ３６と、セル選択回路３８ａと、入出力バッファ４２とを具える。この半導体記憶装置は、この他に、入出力データ増幅器としてのリード／ライトアンプ４４と、データ転送回路としてのデータマルチプレクサ７６ａおよび７６ｂとを具える。参考例１との違いはこれらリード／ライトアンプおよびデータマルチプレクサの点にあるから、この参考例ではこの点につき主に説明を行い、他の同様の構成成分についてはその説明を省略する。
【０１１８】
この構成例のデータ転送回路は、バンクセレクト信号により選択されたメモリセルアレイからのリードデータをリード／ライトアンプ４４に転送する処理と、このリード／ライトアンプ４４から送られるライトデータを所定のメモリセルアレイに転送する処理とを行う。すなわち、データ転送回路は、メモリセルアレイ３４ａおよび３４ｂからのリードデータを交互にリード／ライトアンプ４４に転送する。また、データ転送回路は、リード／ライトアンプ４４から送られるデータをメモリセルアレイ３４ａおよび３４ｂに交互に転送する。
【０１１９】
また、この構成例のリード／ライトアンプ４４は、入出力バッファ４２からデータ転送回路に送られるライトデータ、およびデータ転送回路から入出力バッファ４２に送られるリードデータの増幅を行う。
【０１２０】
この構成例では、データ転送回路として、メモリセルアレイ３４ａ用にデータマルチプレクサ７６ａを具え、メモリセルアレイ３４ｂ用にデータマルチプレクサ７６ｂを具える。また、この構成例の半導体記憶装置は、両バンク共通のリード／ライトアンプ４４を具える。
【０１２１】
上述のデータマルチプレクサ７６ａは、メモリセルアレイ３４ａからのリードデータをリード／ライトアンプ４４に転送する処理と、このリード／ライトアンプ４４から送られるライトデータをメモリセルアレイ３４ａに転送する処理とを行う。このデータマルチプレクサ７６ａは、データ線Ｄ＿ＡによってＹメインデコーダ５４ａに結合されており、リードデータ線ＲＤＭによってリード／ライトアンプ４４に結合されている。
【０１２２】
そして、Ｙメインデコーダ５４ａでビット線ＢＬｉ＿Ａが選択されると、そのビット線に現れるデータがデータ線Ｄ＿Ａを通ってデータマルチプレクサ７６ａに入力されるように構成されている。データマルチプレクサ７６ａはそのデータを、バンクセレクト信号ＢＡＮＫ＿Ａに応じたタイミングでリードデータ線ＲＤＭに出力する。そのデータはリード／ライトアンプ４４により増幅され、リードデータＲＤとして入出力バッファ４２に送られる。
【０１２３】
また、リード／ライトアンプ４４により増幅されたライトデータＷＤは、ライトデータ線ＷＤＭによりデータマルチプレクサ７６ａに送られるように構成されている。そして、データマルチプレクサ７６ａは、バンクセレクト信号ＢＡＮＫ＿Ａのタイミングに応じて、ライトデータＷＤをデータ線Ｄ＿Ａに出力する。Ｙメインデコーダ５４ａはビット線ＢＬｉ＿Ａを選択する。
【０１２４】
一方、上述のデータマルチプレクサ７６ｂは、メモリセルアレイ３４ｂからのリードデータをリード／ライトアンプ４４に転送する処理と、このリード／ライトアンプ４４から送られるライトデータをメモリセルアレイ３４ｂに転送する処理とを行う。このデータマルチプレクサ７６ｂは、データ線Ｄ＿ＢによってＹメインデコーダ５４ｂに結合されており、リードデータ線ＲＤＭによってリード／ライトアンプ４４に結合されている。
【０１２５】
そして、Ｙメインデコーダ５４ｂでビット線ＢＬｉ＿Ｂが選択されると、そのビット線に現れるデータがデータ線Ｄ＿Ｂを通ってデータマルチプレクサ７６ｂに入力されるように構成されている。データマルチプレクサ７６ｂはそのデータを、バンクセレクト信号ＢＡＮＫ＿Ｂに応じたタイミングでリードデータ線ＲＤＭに出力する。そのデータはリード／ライトアンプ４４により増幅され、リードデータＲＤとして入出力バッファ４２に送られる。
【０１２６】
また、リード／ライトアンプ４４により増幅されたライトデータＷＤは、ライトデータ線ＷＤＭによりデータマルチプレクサ７６ｂに送られるように構成されている。そして、データマルチプレクサ７６ｂは、バンクセレクト信号ＢＡＮＫ＿Ｂのタイミングに応じて、ライトデータＷＤをデータ線Ｄ＿Ｂに出力する。Ｙメインデコーダ５４ｂはビット線ＢＬｉ＿Ｂを選択する。
【０１２７】
図１９は、データマルチプレクサ７６ａの構成例を示す回路図である。図１９のデータマルチプレクサ７６ａは、１つのインバータと、２つのトランスファゲートとで構成される。また、このデータマルチプレクサ７６ａは、ＢＡＮＫ＿Ａが入力される端子Ｔ１、Ｄ＿Ａが接続される端子Ｔ２、ＷＤＭが接続される端子Ｔ３およびＲＤＭが接続される端子Ｔ４を有する。
【０１２８】
インバータＩＮＶ１は、入力側が端子Ｔ１に接続され、ＢＡＮＫ＿Ａの逆相ノードｎｄ１を生成する。トランスファゲートＴＦ１は、端子Ｔ２およびＴ４間に接続され、ＢＡＮＫ＿Ａおよびｎｄ１をゲート入力に持ち、ＢＡＮＫ＿Ａが活性化したらオンする。トランスファゲートＴＦ２は、端子Ｔ２およびＴ３間に接続され、ＢＡＮＫ＿Ａおよびｎｄ１をゲート入力に持ち、ｎｄ１が活性化したらオンする。
【０１２９】
このデータマルチプレクサ７６ａは、ＢＡＮＫ＿Ａが立ち上がっている間はデータ線Ｄ＿Ａとリードデータ線ＲＤＭとを接続し、ＢＡＮＫ＿Ａが立ち下がっている間はデータ線Ｄ＿Ａとライトデータ線ＷＤＭとを接続する回路である。他方のデータマルチプレクサ７６ｂも同様の回路構成であり、このデータマルチプレクサ７６ｂは、ＢＡＮＫ＿Ｂが立ち上がっている間はデータ線Ｄ＿Ｂとリードデータ線ＲＤＭとを接続し、ＢＡＮＫ＿Ｂが立ち下がっている間はデータ線Ｄ＿Ｂとライトデータ線ＷＤＭとを接続する。
【０１３０】
次に、この半導体記憶装置の動作につき図２０のタイミングチャートを参照して説明する。なお、データ転送回路の動作以外は参考例１の場合と同様であるからその説明を省略する。
【０１３１】
まず、バンクＡでは、ＢＡＮＫ＿Ａの立ち上がりを受けてデータマルチプレクサ７６ａのトランスファゲートＴＦ１がオンする。それにより、データ線Ｄ＿Ａとリードデータ線ＲＤＭとが接続され、バンク３４ａの記憶データがリード／ライトアンプ４４を経て出力端子Ｄｏｕｔに出力される。また、ＢＡＮＫ＿Ａの立ち下がりを受けて、トランスファゲートＴＦ２がオンする。それにより、データ線Ｄ＿Ａとライトデータ線ＷＤＭとが接続され、バンク３４ａにデータが書き込まれる。
【０１３２】
一方、バンクＢでは、ＢＡＮＫ＿Ｂの立ち上がりおよび立ち下がりを受けてバンク３４ｂに対するリード動作およびライト動作が行われる。デバイス全体としては、Ｄ＿ＡとＲＤＭとを接続すると同時にＤ＿ＢとＷＤＭとを接続する動作と、Ｄ＿ＢとＲＤＭとを接続すると同時にＤ＿ＡとＷＤＭとを接続する動作とが繰り返される。
【０１３３】
このように、参考例１と同様のラインメモリ動作を実現できる。また、両バンク共通のリード／ライトアンプが用いられるので、参考例１の回路と比べると、リード／ライトアンプ１個分だけレイアウト面積を小さくできるという効果を奏する。
【０１３４】
［この発明の実施の形態］
図２１は、この発明の実施の形態の半導体記憶装置の構成を示すブロック図である。この半導体記憶装置は、参考例１で説明した構成の他にデータレジスタ７８を具えている。また、参考例１のバンクセレクタ３６の代わりに、このセレクタ３６に新たな回路を追加してなるバンクセレクタ８０を具える。また、参考例１のデータマルチプレクサ４０の代わりに、このマルチプレクサ４０に新たな回路を追加してなるデータマルチプレクサ８２を具える。参考例１との違いはこれらデータレジスタ、バンクセレクタおよびデータマルチプレクサの点にあるから、この発明の実施の形態ではこの点につき主に説明し、他の同様の構成成分についてはその説明を省略する。
【０１３５】
データレジスタ７８を組み込んだ理由は次の通りである。図２２は、参考例１の半導体記憶装置の動作を示すタイミングチャートである。図２２に示すように、バンクＡのリード動作中にリセット（ＲＳＴの立ち上げ）を行うと、ＷＬｉ＿ＡとＷＬｉ＿０とのハイ（Ｈｉｇｈ）期間が重なり、ワード線の２重選択をしてしまい誤動作する。つまり、バンクＡにおいてリード（ＲＥＡＤ）動作とライト（ＷＲＩＴＥ）動作とが同時に行われるといった具合である。したがって、バンクＡのリード動作中はＲＳＴを立ち上げられない。そこで、この半導体記憶装置には、どのようなタイミングでもＲＳＴを立ち上げられるように１ビット目用のデータレジスタ７８が組み込まれている。
【０１３６】
上述のバンクセレクタ８０は、メモリセルアレイ３４ａおよび３４ｂを選択するためにＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂを生成する回路（参考例１で説明したバンクセレクタ３６）の他に、データレジスタ７８を選択するためにＢＡＮＫ＿Ｃを生成する回路を具えている。
【０１３７】
図２３は、バンクセレクタ８０の構成例を示す回路図である。図２３に示すように、ＢＡＮＫ＿Ａを生成する回路は、図４のバンクセレクタ３６のインバータＩＮＶ４を、入力にＢＡＮＫ＿Ｃを持つノア回路ＮＯＲ２に置き換えた回路に相当する。また、ＢＡＮＫ＿Ｂを生成する回路も、図４のバンクセレクタ３６のインバータＩＮＶ６を、入力にＢＡＮＫ＿Ｃを持つノア回路ＮＯＲ３に置き換えた回路に相当する。ＢＡＮＫ＿Ｃを生成する回路は、図４のバンクセレクタ３６のＢＡＮＫ＿Ａを生成する回路からインバータＩＮＶ２を除き、ノードｎｄ２の代わりにグランドを入力とする回路に相当する。このＢＡＮＫ＿Ｃを生成する回路は、リセット直後は必ずＢＡＮＫ＿Ｃを立ち上げ、その後、ＢＡＮＫ＿Ｂ、ＢＡＮＫ＿Ａの順に交互に立ち上げる。
【０１３８】
図２３に示すように、バンクセレクタ８０は、クロック信号ＣＬＫが入力されるクロックポート８０ａと、リセット信号ＲＳＴが入力されるリセットポート８０ｂと、バンクセレクト信号ＢＡＮＫ＿Ａ、ＢＡＮＫ＿ＢおよびＢＡＮＫ＿Ｃがそれぞれ出力される第１、第２および第３出力ポート８０ｃ、８０ｄおよび８０ｅとを具える。
【０１３９】
このバンクセレクタ８０は、８つのインバータと、４つのトランスファゲートと、４つのノア回路とで構成される。
【０１４０】
第１インバータＩＮＶ１は、クロックポート８０ａが入力側に接続され、出力側の第１ノードｎｄ１にクロック信号ＣＬＫの逆相信号を出力する。
【０１４１】
第１トランスファゲートＴＦ１は、第２ノードｎｄ２と第３ノードｎｄ３との間に接続され、クロック信号ＣＬＫおよびその逆相信号が入力されるゲートを具えていて、この逆相信号が活性化したときにオン状態となる。
【０１４２】
第２トランスファゲートＴＦ２は、第４ノードｎｄ４と第５ノードｎｄ５との間に接続され、クロック信号ＣＬＫおよびその逆相信号が入力されるゲートを具えていて、このクロック信号が活性化したときにオン状態となる。
【０１４３】
第１ノア回路ＮＯＲ１は、リセットポート８０ｂと第３ノードｎｄ３とが入力側にそれぞれ接続され、第４ノードｎｄ４が出力側に接続されている。
【０１４４】
第２インバータＩＮＶ２は、第１出力ポート８０ｃが入力側に接続され、第２ノードｎｄ２が出力側に接続されている。
【０１４５】
第３インバータＩＮＶ３は、第３ノードｎｄ３と第４ノードｎｄ４との間に接続され、第４ノードｎｄ４をラッチする。
【０１４６】
第２ノア回路ＮＯＲ２は、第５ノードｎｄ５と第３出力ポート８０ｅとが入力側に接続され、第１出力ポート８０ｃが出力側に接続されている。
【０１４７】
第４インバータＩＮＶ４は、第１出力ポート８０ｃが入力側に接続され、第５ノードｎｄ５が出力側に接続され、第１出力ポート８０ｃをラッチする。
【０１４８】
第３ノア回路ＮＯＲ３は、第１出力ポート８０ｃと第３出力ポート８０ｅとが入力側に接続され、第２出力ポート８０ｄが出力側に接続されている。
【０１４９】
第５インバータＩＮＶ５は、クロックポート８０ａが入力側に接続され、出力側の第６ノードｎｄ６にクロック信号ＣＬＫの逆相信号を出力する。
【０１５０】
第３トランスファゲートＴＦ３は、グランドと第７ノードｎｄ７との間に接続され、クロック信号ＣＬＫおよびその逆相信号が入力されるゲートを具えていて、この逆相信号が活性化したときにオン状態となる。
【０１５１】
第４トランスファゲートＴＦ４は、第８ノードｎｄ８と第９ノードｎｄ９との間に接続され、クロック信号ＣＬＫおよびその逆相信号が入力されるゲートを具えていて、このクロック信号が活性化したときにオン状態となる。
【０１５２】
第４ノア回路ＮＯＲ４は、リセットポート８０ｂと第７ノードｎｄ７とが入力側にそれぞれ接続され、第８ノードｎｄ８が出力側に接続されている。
【０１５３】
第６インバータＩＮＶ６は、第７ノードｎｄ７と第８ノードｎｄ８との間に接続され、第８ノードｎｄ８をラッチする。
【０１５４】
第７インバータＩＮＶ７は、第９ノードｎｄ９が入力側に接続され、第３出力ポート８０ｅが出力側に接続され、第３出力ポート８０ｅをラッチする。
【０１５５】
第８インバータＩＮＶ８は、第３出力ポート８０ｅが入力側に接続され、第９ノードｎｄ９が出力側に接続され、第３出力ポート８０ｅをラッチする。
【０１５６】
また、上述のデータマルチプレクサ８２は、データレジスタ７８から読み出されるデータを入出力バッファ４２に転送する回路を具えている。
【０１５７】
図２４は、データマルチプレクサ８２の構成例を示す回路図である。図２４のデータマルチプレクサは、図５に示すデータマルチプレクサ４０に、ＢＡＮＫ＿Ｃに応じてリードデータ線ＲＤ＿ＣをＲＤに接続するトランスファゲートＴＦ３およびインバータＩＮＶ３を加えたものである。このデータマルチプレクサ８２は、ＢＡＮＫ＿Ｃ、ＢＡＮＫ＿ＡおよびＢＡＮＫ＿Ｂの立ち上がりを受けてＲＤ＿Ｃ、ＲＤ＿ＡおよびＲＤ＿ＢをＲＤに接続する回路である。
【０１５８】
図２４に示すように、データマルチプレクサ８２は、バンクセレクト信号ＢＡＮＫ＿Ａ、ＢＡＮＫ＿ＢおよびＢＡＮＫ＿Ｃがそれぞれ入力される第１、第２および第３入力ポート８２ａ、８２ｂおよび８２ｃと、各バンク（データレジスタを含む。）からのリード信号ＲＤ＿Ａ、ＲＤ＿ＢおよびＲＤ＿Ｃがそれぞれ入力される第１、第２および第３リードポート８２ｄ、８２ｅおよび８２ｆと、これら第１、第２および第３リードポートに入力したリード信号の１つをリードデータＲＤとして出力させる第４リードポート８２ｇとを具える。
【０１５９】
このデータマルチプレクサ８２は、６つのインバータと、３つのトランスファゲートとで構成される。
【０１６０】
第１インバータＩＮＶ１は、第１入力ポート８２ａが入力側に接続され、出力側の第１ノードｎｄ１に第１バンクセレクト信号ＢＡＮＫ＿Ａの逆相信号を出力するものである。
【０１６１】
第１トランスファゲートＴＦ１は、第１リードポート８２ｄと第４ノードｎｄ４との間に接続され、第１バンクセレクト信号ＢＡＮＫ＿Ａおよびその逆相信号が入力されるゲートを具えていて、この第１バンクセレクト信号ＢＡＮＫ＿Ａが活性化したときにオン状態となる。
【０１６２】
第２インバータＩＮＶ２は、第２入力ポート８２ｂが入力側に接続され、出力側の第２ノードｎｄ２に第２バンクセレクト信号ＢＡＮＫ＿Ｂの逆相信号を出力するものである。
【０１６３】
第２トランスファゲートＴＦ２は、第２リードポート８２ｅと第４ノードｎｄ４との間に接続され、第２バンクセレクト信号ＢＡＮＫ＿Ｂおよびその逆相信号が入力されるゲートを具えていて、この第２バンクセレクト信号ＢＡＮＫ＿Ｂが活性化したときにオン状態となる。
【０１６４】
第３インバータＩＮＶ３は、第３入力ポート８２ｃが入力側に接続され、出力側の第３ノードｎｄ３に第３バンクセレクト信号ＢＡＮＫ＿Ｃの逆相信号を出力するものである。
【０１６５】
第３トランスファゲートＴＦ３は、第３リードポート８２ｆと第４ノードｎｄ４との間に接続され、第３バンクセレクト信号ＢＡＮＫ＿Ｃおよびその逆相信号が入力されるゲートを具えていて、この第３バンクセレクト信号ＢＡＮＫ＿Ｃが活性化したときにオン状態となる。
【０１６６】
第４インバータＩＮＶ４は、第４ノードｎｄ４が入力側に接続され、第５ノードｎｄ５が出力側に接続されている。
【０１６７】
第５インバータＩＮＶ５は、第５ノードｎｄ５が入力側に接続され、第４リードポート８２ｇが出力側に接続されている。
【０１６８】
第６インバータＩＮＶ６は、第５ノードｎｄ５が入力側に接続され、第４ノードｎｄ４が出力側に接続され、第５ノードｎｄ５をラッチするものである。
【０１６９】
図２５は、データレジスタ７８の構成例を示す回路図である。図２５のデータレジスタ７８は、３つのインバータと、１つのクロックドインバータとで構成される。また、データレジスタ７８は、ライトデータＷＤが入力される第１入力端子７８ａと、ＢＡＮＫ＿Ｃが入力される第２入力端子７８ｂと、リードデータ線ＲＤ＿Ｃが接続された出力端子７８ｃとを具える。
【０１７０】
図２５に示すように、第１インバータＩＮＶ１は、入力側が第２入力端子７８ｂに接続され、ＢＡＮＫ＿Ｃの逆相ノードｎｄ１を生成する。第１クロックドインバータＣＩＮＶ１は、第１入力端子７８ａと第２ノードｎｄ２との間に接続され、ゲート入力にＢＡＮＫ＿Ｃとｎｄ１とを持ち、第１ノードｎｄ１が活性化したときにオンする。第２インバータＩＮＶ２は、第２ノードｎｄ２を入力に持ち、出力側が出力端子７８ｃに接続されている。第３インバータＩＮＶ３は、出力端子７８ｃと第２ノードｎｄ２との間に接続され、リード線ＲＤ＿Ｃをラッチする。
【０１７１】
次に、この半導体記憶装置の動作につき図２６のタイミングチャートを参照して説明する。なお、データレジスタの動作以外は参考例１の場合と同様であるからその説明を省略する。
【０１７２】
図２６に示すように、バンクセレクタ８０は、リード動作時およびライト動作時に１ビット目だけはデータレジスタ７８にアクセスする、すなわち、ＢＡＮＫ＿Ｃを立ち上げる。データマルチプレクサ８２は、ＢＡＮＫ＿Ｃの立ち上がりを受けてリードデータ線ＲＤ＿ＣのデータをリードデータＲＤとして出力する。また、データレジスタ７８は、ＢＡＮＫ＿Ｃの立ち下がりを受けてライトデータＷＤをリードデータ線ＲＤ＿Ｃに出力し、次のＢＡＮＫ＿Ｃの立ち下がりまでこれをラッチする。バンクＡおよびバンクＢでは、ＢＡＮＫ＿Ｃが立ち下がった後に、参考例１で説明した動作を開始する。
【０１７３】
このように、参考例１と同様のラインメモリ動作を実現できる。また、どのバンクをアクセス中であってもリセットを行えるという効果を奏する。
【０１７４】
以上説明した実施の形態及び参考例ではメモリセルとしてＳＲＡＭセルを想定していたが、実施の形態及び参考例の半導体記憶装置の構成は、メモリセルがＤＲＡＭセルである場合に対しても適用可能である。
【０１７５】
【発明の効果】
この発明の半導体記憶装置によれば、データのリード動作およびライト動作をクロック信号の周期単位に同期して行い、２つのメモリセルアレイを具え、一方のメモリセルアレイの所定アドレスのメモリセルに対するリード動作後の１周期に、当該メモリセルアレイの同アドレスのメモリセルに対してライト動作を行うとともに、他方のメモリセルアレイの所定アドレスのメモリセルに対してリード動作を行う。この構成によれば、データレジスタやデータサブレジスタを使用することなく、ラインメモリ動作を可能にすることができ、これによりチップサイズが縮小化が図れる。
【図面の簡単な説明】
【図１】参考例１の半導体記憶装置の構成を示す図である。
【図２】参考例１のプリデコーダの構成を示す図である。
【図３】参考例１のメインデコーダの構成を示す図である。
【図４】参考例１のバンクセレクタの構成を示す図である。
【図５】参考例１のデータマルチプレクサの構成を示す図である。
【図６】参考例１の半導体記憶装置の動作説明図である。
【図７】参考例１の半導体記憶装置の動作説明図である。
【図８】参考例１の半導体記憶装置の動作説明図である。
【図９】参考例2の半導体記憶装置の構成を示す図である。
【図１０】参考例2のプリデコーダの構成を示す図である。
【図１１】参考例2の半導体記憶装置の動作説明図である。
【図１２】参考例3の半導体記憶装置の構成を示す図である。
【図１３】参考例3のメインデコーダの構成を示す図である。
【図１４】参考例3の半導体記憶装置の動作説明図である。
【図１５】参考例4の半導体記憶装置の構成を示す図である。
【図１６】Ｘポインタの構成を示す図である。
【図１７】参考例4の半導体記憶装置の動作説明図である。
【図１８】参考例5の半導体記憶装置の構成を示す図である。
【図１９】参考例5のデータマルチプレクサの構成を示す図である。
【図２０】参考例5の半導体記憶装置の動作説明図である。
【図２１】この発明の実施の形態の半導体記憶装置の構成を示す図である。
【図２２】参考例１の半導体記憶装置の動作説明図である。
【図２３】この発明の実施の形態のバンクセレクタの構成を示す図である。
【図２４】この発明の実施の形態のデータマルチプレクサの構成を示す図である。
【図２５】データレジスタの構成を示す図である。
【図２６】この発明の実施の形態の半導体記憶装置の動作説明図である。
【図２７】従来の半導体記憶装置の構成を示す図である。
【図２８】従来の半導体記憶装置の動作説明図である。
【符号の説明】
１０：メモリセルアレイ
１２：第１データレジスタ
１４：第２データレジスタ
１６：第３データレジスタ
１８：第４データレジスタ
２０：データサブレジスタ
２２：Ｘデコーダ
２４：Ｘプリデコーダ
２６：アドレスカウンタ
２８：リード／ライトコントローラ
３０：入力バッファ
３２：出力バッファ
３４ａ，３４ｂ：メモリセルアレイ
３６：バンクセレクタ
３８ａ，３８ｂ，３８ｃ，３８ｄ：セル選択回路
４０：データマルチプレクサ
４２：入出力バッファ
４４ａ，４４ｂ，４４：リード／ライトアンプ
４６ａ，４６ｂ，４６：アドレスカウンタ
４８ａ，４８ｂ，４８：Ｘプリデコーダ
５０ａ，５０ｂ：Ｘメインデコーダ
５２ａ，５２ｂ，５２：Ｙプリデコーダ
５４ａ，５４ｂ：Ｙメインデコーダ
５６，５８：基本回路
６０ａ，６０ｂ：Ｘプリデコーダ
６２ａ，６２ｂ：Ｙプリデコーダ
６４：基本回路
６６ａ，６６ｂ：Ｘメインデコーダ
６８ａ，６８ｂ：Ｙメインデコーダ
７０：基本回路
７２ａ，７２ｂ：Ｘポインタ
７４ａ，７４ｂ：Ｙポインタ
７６ａ，７６ｂ：データマルチプレクサ
７８：データレジスタ
８０：バンクセレクタ
８２：データマルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0003574041.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
0003574041.tif 000025
【図２５】
0003574041.tif 000026
【図２６】
0003574041.tif 000027
【図２７】
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【図２８】
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