(57)【特許請求の範囲】
【請求項１】
単位メモリセルに一つずつトランジスタのソースと連結されるように形成されている第１電極と、
トランジスタのソースと連結されている部分を除いた前記第１電極の最下部の表面に形成されている劣化防止膜と、
前記劣化防止膜の下部に形成されている下地膜と、
前記下地膜と前記劣化防止膜との間に形成されているアンダーカットと、
前記第１電極表面、前記下地膜表面及び前記アンダーカットにより露出された前記劣化防止膜表面に形成された高誘電体膜と、
前記アンダーカット部分を除いて、前記第１電極表面に形成されている高誘電体膜上及び前記下地膜表面に形成されている高誘電体膜上に形成されている反応及び拡散防止膜と、
前記高誘電体膜及び反応及び拡散防止膜の全面に形成されている第２電極と、を含むことを特徴とする半導体メモリ素子のキャパシター。
【請求項２】
前記第１及び第２電極は多結晶シリコンより構成されていることを特徴とする請求項１に記載の半導体メモリ素子のキャパシター。
【請求項３】
前記劣化防止膜はシリコン窒化膜より構成されていることを特徴とする請求項１に記載の半導体メモリ素子のキャパシター。
【請求項４】
前記反応及び拡散防止膜はチタン窒化膜、タングステン窒化膜及びタングステンシリサイド中いずれか一つの物質より構成されていることを特徴とする請求項１に記載の半導体メモリ素子のキャパシター。
【請求項５】
前記下地膜は二酸化シリコンより構成されていることを特徴とする請求項１に記載の半導体メモリ素子のキャパシター。
【請求項６】
半導体基板にトランジスタ及びビットラインを形成する第１工程と、
トランジスタ及びビットラインの形成されている半導体基板の全面に絶縁物質を塗布して下地膜を形成する第２工程と、
前記下地膜上に劣化防止膜を形成する第３工程と、
前記下地膜及び劣化防止膜を部分的に蝕刻して前記トランジスタのソースを露出させるコンタクトホールを形成する第４工程と、
前記コンタクトホールを埋め立てるように半導体基板の全面に第１電極形成物質層を形成する第５工程と、
前記第１電極形成物質層及び劣化防止膜を部分的に蝕刻して各セル単位に限定される第１電極を形成する第６工程と、
前記第１電極形成時又は／及び後に施される洗浄工程により前記第１電極の下面の劣化防止膜と下地膜との間にアンダーカットを形成する第７工程と、
前記第１電極、アンダーカットにより露出された劣化防止膜及び下地膜の全面に高誘電体膜を形成する第８工程と、
前記第１電極及び第１電極の間に露出された下地膜上に形成されている高誘電体膜上に第１反応及び拡散防止膜を蒸着する第９工程と、
前記第１反応及び拡散防止膜と誘電体膜との上に第２電極を形成する第１０工程とを含むことを特徴とする半導体メモリ素子のキャパシターの製造方法。
【請求項７】
前記下地膜はフッ化水素酸を含有する蝕刻液に溶ける物質より構成され、前記劣化防止膜はフッ化水素酸を含有する蝕刻液に溶けない物質より形成されることを特徴とする請求項６に記載の半導体メモリ素子のキャパシターの製造方法。
【請求項８】
前記下地膜は二酸化シリコンより形成され、前記劣化防止膜はシリコン窒化膜より形成されることを特徴とする請求項７に記載の半導体メモリ素子のキャパシターの製造方法。
【請求項９】
前記第１及び第２電極は多結晶シリコンより形成されることを特徴とする請求項６に記載の半導体メモリ素子のキャパシターの製造方法。
【請求項１０】
前記第６工程後、前記第１電極上に、第２反応及び拡散防止膜を蒸着する工程をさらに含むことを特徴とする請求項６に記載の半導体メモリ素子のキャパシターの製造方法。
【請求項１１】
前記反応及び拡散防止膜はチタン窒化膜、タングステン窒化膜及びタングステンシリサイド中いずれか一つの物質より形成されることを特徴とする請求項６〜１０のいずれか一項に記載の半導体メモリ素子のキャパシターの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子及びその製造方法に係り、さらに詳細にはキャパシターの漏れ電流を減らす半導体メモリ素子のキャパシター及びその製造方法に関する。
【０００２】
【従来の技術】
最近では半導体製造技術の発達とメモリ素子の応用分野が広がていくに従って大容量のメモリ素子の開発が進んでいるが、特に単位メモリセルを一つのキャパシターと一つのトランジスタとより構成することにより、高集積化に有利なＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が著しく発展されてきた。
【０００３】
このような半導体メモリ素子は情報の読出と貯蔵のために大きいキャパシタンスを有するべきであるが、集積度が４倍増加する時チップ面積は１．４倍増加するに止まるので、相対的にメモリセルの面積は１／３倍縮んで既存のキャパシター構造としては限定された面積内で十分なる大きさのセルキャパシタンスが確保できない。
【０００４】
従って、キャパシターの狭い面積内でさらに大きいキャパシタンスを得るために次の三つの方法が研究されている。即ち、第一、誘電体膜の厚さの減少、第二、キャパシターの有効面積の増加、第三、誘電定数の高い物質の使用などである。
【０００５】
今まで、メモリ素子においてキャパシターの誘電体膜は酸化膜、ＯＮＯ（Ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）又はＮＯ（ｎｉｔｒｉｄｅ／ｏｘｉｄｅ  ）などの物質より形成した。しかしながら、このような物質は誘電率が低いので（酸化膜は約３．８で、窒化膜は７．８）次世代ＤＲＡＭにこれを適用する場合、キャパシターの構造が余計に複雑になったり（キャパシタンスを増加させるためにキャパシターを３次元構造で形成する方法が研究されている）、誘電体膜が限界以下に薄くなって信頼性に問題が生じる。従って、かかる問題点を解決するために、現在は高誘電物質や強誘電物質を用いてキャパシターの誘電体膜を形成する方法が研究されている。
【０００６】
高誘電物質の中でも特にＴａ２  Ｏ５  （五酸化タンタル）の場合は優れた誘電率及び段差塗布性のために注目されている。キャパシター誘電体膜としてのＴａ２  Ｏ５  の電気的特性はキャパシターの電極材料に非常に依存し、下部電極材料としては多結晶シリコンが、上部電極材料としてはＴｉＮ（窒化チタン）、ＷＮ（窒化タングステン）又はＷＳｉＸ  （タングステンシリサイド）などと多結晶シリコンを積層した物質とが用いられている。
【０００７】
下部電極として多結晶シリコンを用い、上部電極としてＴｉＮなどを用いる場合、ＴｉＮなどよりなる電極は多結晶シリコン電極に比し、Ｔａ２  Ｏ５  誘電体膜の電気的特性を向上させるが、Ｔａ２  Ｏ５  形成の後に行われるＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）リフローなどの工程でキャパシターが劣化される短所がある。
【０００８】
従って、Ｔａ２  Ｏ５  などのような高誘電物質で誘電体膜を形成する場合、誘電体膜の電気的特性を向上させるために、誘電体膜の表面をＴｉＮなどで塗布した後、再び多結晶シリコンで蒸着して上部電極を形成する方法が研究された。
【０００９】
図１Ａ乃至２Ｅは従来の一方法による半導体メモリ素子のキャパシターの製造方法を説明するために示した断面図である。
【００１０】
半導体基板１０に、通常の工程でトランジスタとビットライン（図示せず）まで形成した後、二酸化シリコンを全面に塗布して層間絶縁層１６を形成する。次いでトランジスターのソース（図示せず）とキャパシターの下部電極とを連結させるためのコンタクトホール１を形成し、前記コンタクトホールの内部を完全に埋め込むように多結晶シリコン１８を半導体基板１０の全面に蒸着する（図１Ａ）。
【００１１】
一般にキャパシターの形成工程を通じてキャパシターの下部電極２０を形成し（図１Ｂ）、該下部電極２０の形成されている半導体基板１０の全面にＴａ２  Ｏ５  のような高誘電物質を塗布して誘電体膜２２を形成する（図１Ｃ）。その後、誘電体膜の形成されている半導体基板１０の全面にＴｉＮのような反応防止膜２４を形成した後（図２Ｄ）、再び多結晶シリコンを蒸着して上部電極２６を形成する（図２Ｅ）。
【００１２】
図１Ａ乃至図２Ｅにおいて、説明されない参照番号１２はフィールド酸化膜、１４はゲート電極を示す。
【００１３】
この際、下部電極２０の形成工程又は後続される洗浄工程時、下部電極２０を通じて表面に露出されている層間絶縁層１６がフッ化水素酸を含有した溶液などで湿式処理されて、下部電極２０の下部の層間絶縁層１６の一部が蝕刻されることにより、アンダーカットＡ（図１Ｂ）が形成される場合がある。このようなアンダーカットは下部電極２０を露出させる構造に形成されるので（図１Ｂ参照）、誘電体膜２２及び反応防止膜２４はアンダーカットにより露出される下部電極の表面に完璧に塗布されなければならない。
【００１４】
しかしながら、誘電体膜２２及び反応防止膜２４の形成物質の段差塗布性が良好であれば、アンダーカットにより表面に露出された下部電極２０をキャパシタンスの増加のための有効面積として用いられ得るのでメモリ特性を向上させ得るが、これらの物質の段差塗布性が良好でなければ、アンダーカット部位に漏れ電流が生じて結果的にキャパシターの劣化を促進させる問題がある。
【００１５】
高誘電物質としてＴａ２  Ｏ５  を用いる場合、Ｔａ２  Ｏ５  誘電体膜の電気的特性を向上させるためにはＴｉＮなどの反応及び拡散防止膜の使用が不可欠であるが、該膜の段差塗布性は多結晶シリコン比し著しく劣っている。従って、従来の一方法によるキャパシターの製造方法の場合、図２Ｄに示されたように、ＴｉＮで形成された反応防止膜２４がアンダーカットの部位まで完全に塗布されなくて、結果的にＴａ２  Ｏ５  誘電体膜２２と上部電極２６とが直接接触されることが生じる（図２Ｅ参照）。
【００１６】
反応防止膜２４は誘電体膜２２と上部電極２６との間に形成されて、誘電体膜と上部電極との間の化学的反応又は拡散を防止するが、従来の一方法によるキャパシターの製造方法の場合は、アンダーカット部位で誘電体膜と上部電極とが直接接触されるので、この部分における漏れ電流が増加される。
【００１７】
【発明が解決しようとする課題】
本発明の目的は高誘電物質を用いて誘電体膜を形成する場合、キャパシターの漏れ電流を減少させる半導体メモリ素子のキャパシターを提供するにある。
【００１８】
本発明の他の目的は前記目的を達成するに適した製造方法を提供するにある。
【００１９】
【課題を解決するための手段】
前記の目的を達成するために本発明による半導体メモリ素子のキャパシターの構造は、単位メモリセルに一つずつトランジスタのソースと連結されるように形成されている第１電極と、トランジスタのソースと連結されている部分を除いた前記第１電極の最下部の表面に形成されている劣化防止膜と、前記劣化防止膜の下部に形成されている下地膜と、前記下地膜と前記劣化防止膜との間に形成されているアンダーカットと、前記第１電極表面、前記下地膜表面及び前記アンダーカットにより露出された前記劣化防止膜表面に形成された高誘電体膜と、前記アンダーカット部分を除いて、前記第１電極表面に形成されている高誘電体膜上及び前記下地膜表面に形成されている高誘電体膜上に形成されている反応及び拡散防止膜と、前記高誘電体膜及び反応及び拡散防止膜の全面に形成されている第２電極と、を含むことを特徴とする。
【００２０】
本発明による半導体メモリ素子のキャパシターの構造において、前記第１及び第２電極は多結晶シリコンより構成されていることが好ましい。
【００２１】
本発明による半導体メモリ素子のキャパシターの構造において、前記劣化防止膜はシリコン窒化膜より構成されていることが好ましい。
【００２２】
本発明による半導体メモリ素子のキャパシターの構造において、前記反応及び拡散防止膜はチタン窒化膜、タングステン窒化膜及びタングステンシリサイド中いずれか一つの物質より構成されていることが好ましい。
【００２３】
本発明による半導体メモリ素子のキャパシターの構造において、前記下地膜は二酸化シリコンより構成されていることが好ましい。
【００２４】
前記他の目的を達成するために本発明による半導体メモリ素子のキャパシターの製造方法において、半導体基板にトランジスタ及びビットラインを形成する第１工程と、トランジスタ及びビットラインの形成されている半導体基板の全面に絶縁物質を塗布して下地膜を形成する第２工程と、前記下地膜上に劣化防止膜を形成する第３工程と、前記下地膜及び劣化防止膜を部分的に蝕刻して前記トランジスタのソースを露出させるコンタクトホールを形成する第４工程と、前記コンタクトホールを埋め立てるように半導体基板の全面に第１電極形成物質層を形成する第５工程と、前記第１電極形成物質層及び劣化防止膜を部分的に蝕刻して各セル単位に限定される第１電極を形成する第６工程と、前記第１電極形成時又は／及び後に施される洗浄工程により前記第１電極の下面の劣化防止膜と下地膜との間にアンダーカットが形成される第７工程と、前記第１電極、アンダーカットにより露出された劣化防止膜及び下地膜の全面に高誘電体膜を形成する第８工程と、前記第１電極及び第１電極の間に露出された下地膜上に形成されている高誘電体膜上に第１反応及び拡散防止膜を蒸着する第９工程と、前記第１反応及び拡散防止膜と誘電体膜との上に第２電極を形成する第１０工程とを含むことを特徴とする。
【００２５】
本発明による半導体メモリ素子のキャパシターの製造方法において、前記下地膜はフッ化水素酸を含有する蝕刻液に溶ける物質より構成され、前記劣化防止膜はフッ化水素酸を含有する蝕刻液に溶けない物質より形成されることが好ましく、さらに好ましくは、前記下地膜は二酸化シリコンより形成され、前記劣化防止膜はシリコン窒化膜より形成される。
【００２６】
本発明による半導体メモリ素子のキャパシターの製造方法において、前記第１及び第２電極は多結晶シリコンより形成されることが好ましい。
【００２７】
本発明による半導体メモリ素子のキャパシターの製造方法において、前記第５工程後、第２反応及び拡散防止膜を蒸着する工程をさらに含むことが好ましく、さらに好ましくは、前記反応及び拡散防止膜はチタン窒化膜、タングステン窒化膜及びタングステンシリサイド中いずれか一つの物質より形成される。
【００２８】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
【００２９】
図３は本発明の製造方法により製造された半導体メモリ素子のキャパシター構造を示した断面図である。
【００３０】
参照符号３０は半導体基板、３２はフィールド酸化膜、３４はゲート電極、３６は下地膜、３７は劣化防止膜、４０は下部電極、４２は高誘電体膜、４４は反応及び拡散防止膜、４６は上部電極を示す。
【００３１】
それぞれの前記下部電極４０は単位メモリセルに一つずつトランジスタのソース（図示せず）と連結されるように形成されており、前記劣化防止膜３７はトランジスタのソースと連結されている部分を除いた前記下部電極４０と下地膜３６との間に形成されており、前記下地膜３６は下部電極４０と劣化防止膜３７の下部及びトランジスタの上部に形成されている。
【００３２】
さらに、前記下地膜３６と劣化防止膜３７との間にはアンダーカットＡが形成されており、高誘電体膜４２は下部電極４０、下地膜３６及び前記アンダーカットＡにより露出された劣化防止膜３７の表面に形成されており、反応及び拡散防止膜４４はアンダーカットＡを除いた高誘電体膜４２の全面に形成されている。前記上部電極４６は反応及び拡散防止膜４４の形成されている前記高誘電体膜４２の全面に形成されている。
【００３３】
この際、前記劣化防止膜３７はフッ化水素酸を含有した溶液に溶けない絶縁物質、例えばシリコン窒化膜より形成されて、前記アンダーカットされた部分の下部電極がキャパキシターに誤用されるのを防止した。
【００３４】
さらに、前記下部電極４０及び上部電極４６は多結晶シリコンより、前記反応及び拡散防止膜４４はチタン窒化膜を含む物質より、前記下地膜３６は二酸化シリコンより構成されている。
【００３５】
この際、前記反応及び拡散防止膜４４は前記したチタン窒化膜の他に、タングステン窒化膜及びタングステンシリサイド中いずれか一つを含む物質より構成されても良い。
【００３６】
図４Ａ乃至図５Ｅは本発明による半導体メモリ素子のキャパシターの製造方法を説明するために示した断面図である。
【００３７】
先ず、図４Ａは劣化防止膜３７及び下部電極形成のための導電物質層３８を形成する工程を示したものであり、これは半導体基板３０に、通常の工程で、トランジスタ及びビットライン（図示せず）などを形成する第１工程、結果物の全面に、例えば二酸化シリコンのような絶縁物質を塗布して下地膜３６を形成する第２工程、前記下地膜３６上に、所定の蝕刻工程に対して前記下地膜３６を構成する物質とはその蝕刻率が異なる物質、例えば、シリコン窒化膜（ＳｉＮ）を塗布して劣化防止膜３７を形成する第３工程、前記劣化防止膜３７及び下地膜３７を部分的に蝕刻してトランジスタのソース（図示せず）を表面に露出させるコンタクトホール１を形成する第４工程及び前記コンタクトホール１の形成されている半導体基板３０の全面に、例えば多結晶シリコンを蒸着して下部電極形成のための導電物質層３８を形成する第５工程より行われる。
【００３８】
図４Ｂは通常の下部電極の形成のための工程を通じて下部電極４０を形成した後の結果物を示す断面図であり、前記下部電極４０は前記下部電極形成のための導電物質層３８（図４Ａ）及び劣化防止膜３７とを部分的に異方性蝕刻することにより形成される。前記下部電極４０は各セル単位に限定されるように形成される。
【００３９】
本発明において、単純スタック形で下部電極４０を形成したが、発表されている既存の様々な他の構造で形成し得ることは無論である。
【００４０】
この際、下部電極の形成時及び／又は下部電極の形成の後に行われる洗浄工程時にフッ化水素酸を含んだ溶液を用いることがあるが、この溶液により下地膜３６の一部表面が損傷されて下部電極４０と下地膜３６との間にアンダーカットＡが形成される。本発明において、下部電極と下地膜との間に形成された劣化防止膜３７により下部電極の一部表面がアンダーカットＡ部分を通じて表面に露出されることを防止した。本発明では劣化防止膜３７を構成する物質としてフッ化水素酸を含んだ溶液に溶けない物質、例えばシリコン窒化膜を用いた。
【００４１】
図４Ｃは高誘電体膜４２を形成する工程を示したものであり、これは下部電極４０の形成されている結果物の全面に、例えばＴａ２  Ｏ５  の誘電物質を塗布して前記高誘電体膜４２を形成する工程より行われる。
【００４２】
この際、前記誘電物質の種類に応じて、反応及び拡散防止膜（本実施の形態では以後に形成される）は高誘電体膜４２が塗布される前、即ち、下部電極形成後、下部電極表面に直接反応及び拡散防止膜を形成しても良い。また、高誘電体膜塗布前とさらに塗布後の２回形成しても良い。
【００４３】
前記した誘電物質は、Ｔａ２  Ｏ５  の他、（Ｂａ、Ｓｒ）ＴｉＯ３  、ＢａＴｉＯ３  、ＳｒＴｉＯ３  、ＰｂＴｉＯ３  、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３  、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３  などの高誘電物質を使用しても良い。
【００４４】
図５Ｄは反応及び拡散防止膜４４を形成する工程を示したものであり、これは誘電体膜４２の形成されている半導体基板の全面に高誘電体膜４２と上部電極４０との化学反応を防止する物質、例えばチタン窒化膜を蒸着して前記反応及び拡散防止膜４４を形成する工程より行われる。
【００４５】
この際、前記チタン窒化膜は段差塗布性が良好でないので、図５Ｄに示したように、アンダーカット部分まで完全に塗布しないことが多い。
【００４６】
従来の方法による半導体メモリ素子のキャパシターの場合、アンダーカットにより露出された下部電極の表面までキャパシタンスの増加のための有効面積として用いることにより、この部分に反応及び拡散防止膜が完全に塗布されなくて発生する漏れ電流が深刻であった。しかしながら、本発明において、下部電極４０と下地膜３６との間に劣化防止膜３７を介してアンダーカット部分がキャパシタンスの増加のための有効面積として用いられることを防止したので、反応及び拡散防止膜４４が結果物の全表面を完全に塗布しなくても、この部分で発生する漏れ電流の問題は防止し得る。
【００４７】
さらに、前記反応及び拡散防止膜４４を形成する物質として前記したチタン窒化膜の他に、タングステン窒化膜又はタングステンシリサイドを用いても良い。図５Ｅは上部電極４６を形成する工程を示したものであり、これは反応及び拡散防止膜４４の形成されている半導体基板の全面に多結晶シリコンを蒸着して上部電極４６を形成する工程より行われる。
【００４８】
図６Ａ及び図６Ｂはそれぞれ従来及び本発明により製造された半導体メモリ素子のキャパシターの漏れ電流を測定したグラフである。
【００４９】
前記図６Ａは多結晶シリコンで下部及び上部電極を形成し、Ｔａ２  Ｏ５  で誘電体膜を形成した後漏れ電流を測定したもので、（１）は正電流、（２）は負電流を示す。前記６Ｂは多結晶シリコンで下部及び上部電極を、Ｔａ２  Ｏ５  で誘電体膜、そしてチタン窒化膜で反応及び拡散防止膜を形成した後漏れ電流を測定したものであり、（１）は正電流、（２）は負電流を示す。
【００５０】
前記図６Ａ及び図６Ｂを参照すれば、本発明の方法で製造されたキャパシターから発生する漏れ電流の量は従来の方法で製造されたキャパシターから発生する漏れ電流の量より１／１０程度減ることが判る。
【００５１】
【発明の効果】
従って、本発明による半導体メモリ素子のキャパシター及びその製造方法によれば、キャパシターの製造工程中に発生するアンダーカットによる漏れ電流の量が増えることが防止できる。
【００５２】
本発明は前記実施例に限定されず、多様な変形が本発明の技術的思想内で当分野の通常の知識を持つものにより可能なのは明らかである。
【図面の簡単な説明】
【図１】（Ａ）乃至（Ｃ）は従来の一方法による半導体メモリ素子のキャパシターの製造方法を説明するための断面図である。
【図２】（Ｄ）及び（Ｅ）は従来の一方法による半導体メモリ素子のキャパシターの製造方法を説明するための断面図である。
【図３】本発明の製造方法により製造された半導体メモリ素子のキャパシターの構造を示した断面図である。
【図４】（Ａ）乃至（Ｃ）は本発明による半導体メモリ素子のキャパシターの製造方法を説明するための断面図である。
【図５】（Ｄ）及び（Ｅ）は本発明による半導体メモリ素子のキャパシターの製造方法を説明するための断面図である。
【図６】（Ａ）及び（Ｂ）は従来及び本発明により製造された半導体メモリ素子のキャパシターの漏れ電流を測定したグラフである。
【符号の説明】
３０…半導体基板、
３２…フィールド酸化膜、
３４…ゲート電極、
３６…下地膜、
３７…劣化防止膜、
４０…下部電極、
４２…高誘電体膜、
４４…反応及び拡散防止膜、
４６…上部電極。
【図１】
0003562894.tif 000002
【図２】
0003562894.tif 000003
【図３】
0003562894.tif 000004
【図４】
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【図５】
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【図６】
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