(57)【特許請求の範囲】
【請求項１】
複数接続されることによってプログラマブルロジックＬＳＩを構成する基本セルであって、プログラマブル論理回路機能とプログラマブル結線回路機能とを実現する統合型プログラマブル回路と、モード情報に応じて前記論理回路機能と前記結線回路機能とを択一的に有効にするモード設定回路とを含んでおり、
前記モード設定回路は、前記モード情報を記憶するモード情報メモリを有し、このメモリに記憶されたモード情報に応じて前記論理回路機能と前記結線回路機能とを択一的に有効にするように各基本セルが構成され、
複数接続された前記基本セルの各々は、隣接する他の基本セルと複数の双方向接続線によって接続され、
前記統合型プログラマブル回路は、入力されるデータに対応するデータを出力する記憶素子群と、前記記憶素子群の各記憶素子に対応して設けられたスイッチ素子群とを含み、前記プログラマブル結線回路機能が有効になっているときは、前記記憶素子群の各記憶データに応じて対応する前記スイッチ素子群の各スイッチ素子をオンオフ制御することによって前記複数の双方向接続線のうちのいずれかと他の双方向接続線とを電気的に接続し、前記プログラマブル論理回路機能が有効になっているときは、前記複数の双方向接続線のうちのいずれかから入力された信号によって指定された前記記憶素子群の記憶素子の記憶データを他の双方向接続線に出力することを特徴とするプログラマブルロジックＬＳＩの基本セル。
【請求項２】
前記記憶素子群の各記憶素子の記憶データは、外部から入力されることを特徴とする請求項１に記載の基本セル。
【請求項３】
請求項１〜２のいずれかに記載の基本セルを２次元アレイ状に複数並べ、隣接する基本セル同士間を夫々複数の双方向接続線で接続したことを特徴とする基本セル２次元アレイ。
【請求項４】
前記基本セルアレイの各々は、上下左右に隣接する４つの基本セルアレイと接続されていることを特徴とする請求項３記載の基本セル２次元アレイ。
【請求項５】
前記基本セルアレイの各々は、周囲に隣接する８つの基本セルアレイと接続されていることを特徴とする請求項３記載の基本セル２次元アレイ。
【請求項６】
前記基本セルアレイの各々の内部の前記モード情報メモリを全てディジチェーンでシリアル接続し、前記モード情報を順に外部から入力するように構成したことを特徴とする請求項３〜５のいずれかに記載の基本セル２次元アレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はプログラマブルロジックＬＳＩ及び２次元アレイに関し、特にＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）等のプログラマブルロジックＬＳＩを構成する基本セル同士を接続した２次元アレイに関する。
【０００２】
【従来の技術】
ＦＰＧＡをその代表とするプログラマブルロジックＬＳＩは、ハードウェアをどのように構成するかを指定するコンフィギュレーション情報を内部に保持し、このコンフィギュレーション情報の指示に従って所望のハードウェアを実現するＬＳＩである。近年、半導体製造技術の進歩によってプログラマブルロジックＬＳＩで実現可能なハードウェアの規模が拡大するに伴い、ゲートアレイＬＳＩからプログラマブルロジックＬＳＩへの置き換えが進んでおり、大きな注目を集めるようになってきている。
【０００３】
プログラマブルロジックＬＳＩを構成する要素には、論理セル、配線セル、外部入出力セル、の３つの要素がある。論理セルは、コンフィギュレーション情報の指定に応じて、例えば４入力１出力程度の任意の論理演算を実現する機能を持ち、配線セルは、コンフィギュレーション情報の指定に応じて、例えばある論理セルの出力を別の論理セルの入力に接続する機能を持つ。また外部入出力セルは、プログラマブルロジックＬＳＩの外部との信号の入出力を実行する。これらの３つの要素をどのように並べ、どのように相互接続するかにより、プログラマブルロジックＬＳＩの特徴が決定される。なお、本発明は、これらの３つの要素の中の論理セル、配線セルの構成とそれらのアレイ構成に関するものであるので、以下では外部入出力セルに関する説明は割愛する。
【０００４】
ここで、従来のプログラマブルロジックＬＳＩの構成は、大きく分けて二つに分類することができる。一つは、Ｘｉｌｉｎｘ社の米国特許“Ｃｏｎｆｉｇｕｒａｂｌｅ  Ｅｌｅｃｔｒｉｃａｌ  Ｃｉｒｃｕｉｔ  Ｈａｖｉｎｇ  Ｃｏｎｆｉｇｕｒａｂｌｅ  Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔｓ  ａｎｄ  Ｃｏｎｆｉｇｕｒａｂｌｅ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ”，ＵＳＰ４，８７０，３０２とそのｒｅｉｓｓｕｅであるＲｅ．３４，３６３，に開示されているものである（以下、従来技術１と呼ぶ）。もう一つは、Ｃｏｎｃｕｒｒｅｎｔ  Ｌｏｇｉｃ社の米国特許“Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｃｅｌｌ  ａｎｄ  Ａｒｒａｙ”，ＵＳＰ５，１５５，３８９で開示されているものである（以下、従来技術２と呼ぶ）。
【０００５】
従来技術１には、その発明のタイトルからも明らかなように、再構成可能な、すなわちプログラマブルな論理セルと、再構成可能な、プログラマブルな配線セルの組合わせによりプログラマブルロジックＬＳＩを実現する方法が開示されている。すなわち、論理セルと配線セルを組にし、これを２次元アレイ状に並べることによりプログラマブルロジックＬＳＩを構成している。
【０００６】
次に、従来技術２には、プログラマブルな論理セルの一様な２次元アレイでプログラマブルＬＳＩを実現する方法が開示されている。この従来技術では、夫々の論理セルは単方向の配線により近傍の４つの論理セルと直結されている。この論理セルが、配線セルとしての機能も有することが従来技術２の特徴である。従って、従来技術２では、基本的には配線セルというものは存在しない。
【０００７】
【発明が解決しようとする課題】
従来技術１は、論理セルと配線セルを夫々の目的に最適化した構成とすることができるという長所がある。しかし、プログラマブルロジックＬＳＩ内の、物理的な論理資源と配線資源の比が固定してしまうという欠点がある。一般に、プログラマブルロジックＬＳＩ上でユーザーが実現する回路には、大量に論理資源を必要とするが配線資源はそれほど消費しないもの（データパス等）や、逆に大量に配線資源を必要とするが論理資源はそれほど消費しないもの（バス等）等、さまざまなタイプが存在する。このため、物理的な論理資源と配線資源の比が固定していると、ある回路を実現したときには配線資源が余ってしまい（つまり配線セルが使われないままになってしまう）、別の回路を実現したときには論理資源が余ってしまう（つまり論理セルが使われないままになってしまう）という問題が生じる。この問題が従来技術１の大きな欠点である。
【０００８】
従来技術２は、従来技術１と違い、論理セルが配線セルの機能をも実現しているため、上記のような従来技術１の欠点は存在しない。しかしながら、従来技術２における論理セルを利用した配線は、配線の柔軟性に問題がある。これは、論理セルとしての基本機能を利用して、これを拡張することで配線セルの機能を実現しているからである。
【０００９】
具体的には、従来技術２では、論理セルを４入力４出力として構成している。そして、この論理セルに対する入力と出力を、内部で論理演算を行うことなくどの入力をどの出力に接続するかを指定する、という方法で、配線セルとしての機能を実現している。従って、従来技術２では、信号の伝播方向が決まった、単方向の接続線同士の接続しかできない。このため、双方向バス等を構成するために必要となる双方向接続線同士の接続ができないという問題がある。
【００１０】
なお、特開平１０−９３４２２号公報に記載されている回路も、信号の伝播方向が決まった、単方向の接続線同士の接続しかできず、双方向バス等を構成するために必要となる双方向接続線同士の接続ができないという問題がある。
【００１１】
本発明は上述した従来技術の欠点を解決するためになされたものであり、その第１の目的は従来技術によるプログラマブルロジックＬＳＩの欠点である配線資源と論理資源の比が固定であるという欠点を解消し、実現する回路の構成に応じて自在に配線資源と論理資源との比を変更できるプログラマブルロジックＬＳＩの基本セル及び基本セル２次元アレイを提供することである。
【００１２】
また、本発明の第２の目的は、双方向配線間の柔軟な接続を可能としながら、上記第１の目的を達成し、効率よく各種の異なった特性を持つ回路を実現できるプログラマブルロジックＬＳＩの基本セル及び基本セル２次元アレイを提供することである。
【００１３】
【課題を解決するための手段】
本発明によるプログラマブルロジックＬＳＩの基本セルは、複数接続されることによってプログラマブルロジックＬＳＩを構成する基本セルであって、プログラマブル論理回路機能とプログラマブル結線回路機能とを実現する統合型プログラマブル回路と、モード情報に応じて前記論理回路機能と前記結線回路機能とを択一的に有効にするモード設定回路とを含んでおり、
前記モード設定回路は、前記モード情報を記憶するモード情報メモリを有し、このメモリに記憶されたモード情報に応じて前記論理回路機能と前記結線回路機能とを択一的に有効にするように構成され、
複数接続された前記基本セルの各々は、隣接する他の基本セルと複数の双方向接続線によって接続されていることを特徴とする。
【００１５】
さらにまた、前記統合型プログラマブル回路は、入力されるデータに対応するデータを出力する記憶素子群と、前記記憶素子群の各記憶素子に対応して設けられたスイッチ素子群とを含み、前記プログラマブル結線回路機能が有効になっているとき前記記憶素子群の各記憶データに応じて対応する前記スイッチ素子群の各スイッチ素子をオンオフ制御することによって前記複数の双方向接続線のうちのいずれかと他の双方向接続線とを電気的に接続することを特徴とする。また、前記統合型プログラマブル回路は、所定の記憶データを記憶している記憶素子群と、前記記憶素子群の各記憶素子に対応して設けられたスイッチ素子群とを含み、前記プログラマブル論理回路機能が有効になっているとき前記複数の双方向接続線のうちのいずれかから入力された信号によって指定された前記記憶素子群の記憶素子の記憶データを他の双方向接続線に出力することを特徴とする。
【００１６】
本発明による基本セル２次元アレイは、上記基本セルを２次元アレイ状に複数並べ、隣接する基本セル同士間を夫々複数の双方向接続線で接続したことを特徴とする。前記基本セルアレイの各々は、上下左右に隣接する４つの基本セルアレイ又は周囲に隣接する８つの基本セルアレイと接続されていることを特徴とする。さらに、前記基本セルアレイの各々の内部の前記モード情報メモリを全てディジチェーンでシリアル接続し、前記モード情報を順に外部から入力するように構成したことを特徴とする。
【００１７】
要するに本発明では、基本セル内にプログラマブル論理回路機能とプログラマブル結線回路機能とを実現する統合型プログラマブル回路を設け、モード情報に応じて論理回路機能と結線回路機能とを択一的に有効にすることにより、プログラマブルロジックＬＳＩの欠点である配線資源と論理資源の比が固定であるという欠点を解消し、実現する回路の構成に応じて自在に配線資源と論理資源との比を変更できるのである。また、双方向配線間の柔軟な接続を可能としながら、効率よく各種の異なった特性を持つ回路を実現できるのである。
【００１８】
【発明の実施の形態】
次に、本発明の実施の一形態について図面を参照して説明する。なお、以下の説明において参照する各図においては、他の図と同等部分には同一符号が付されている。
【００１９】
図１は本発明によるプログラマブルロジックＬＳＩの基本セルの実施の一形態を示すブロック図である。同図において、基本セル１は、モード情報記憶部１１と統合型プログラマブル論理／結線部１２、複数本の双方向接続線１５、モード指定線１８及びモード情報入力線１９を含んで構成されている。なお、図１の実施の形態では、双方向接続線１５は上下左右夫々の方向に４本ずつ示されているが、これらの線の数は４本に限られることはない。
【００２０】
モード情報記憶部１１は、モード情報入力線１９から入力されるモード情報を記憶する。モード情報は、統合型プログラマブル論理／結線部１２がプログラマブル論理回路として機能するかあるいはプログラマブル結線回路として機能するか、等を指定する情報である。このモードの指定は、モード指定線１８を介して行われる。
【００２１】
このように、本発明では１つの基本セル内に、プログラマブル論理回路機能とプログラマブル結線回路機能とを実現する統合型プログラマブル回路を設け、モード情報に応じて両機能を択一的に有効にしているので、この基本セルで２次元アレイを構成すれば、実現すべき回路の構成に応じて自在に配線資源と論理資源との比を変更できるのである。
【００２２】
図２は本発明によるプログラマブルロジックＬＳＩにおける基本セル２次元アレイ２の実施の形態を示したブロック図である。図２において、基本セル２次元アレイ２は、基本セル１を２次元アレイ状に配列し、ある基本セル１と、その基本セル１に隣接する上、下、左、右方向の基本セル１とを双方向接続線１５で直結した構成を有している。なお、プログラマブルロジックＬＳＩを実現するためには、前述のように、この基本セル２次元アレイ２の周りに入出力セルを配置し、基本セル２次元アレイ２と接続する必要がある。
【００２３】
ここで、上述したモード情報はモードの指定に使用するので、そのビット数は各セルについて最低１ビットあれば良い。本例ではモード情報の他、後述する各セレクタを制御するために必要な情報を各セル内のモード情報記憶部１１に記憶させることになる。このモード情報等は、ＬＳＩの製造時や出荷前に入力しても良いし、出荷後にユーザが入力しても良い。
【００２４】
この入力方法は以下の通りである。すなわち、図２中の各セル内のモード情報記憶部を全てディジーチェーンでシリアル接続し、モード情報等を順に外部から入力すれば良い。また、図２中の全セルのうち、同一行のセルに対して同時に入力し、各行毎に分けてモード情報等を入力しても良い。
【００２５】
図３は、プログラマブル論理回路機能とプログラマブル結線回路機能とを実現するための統合型プログラマブル論理／結線部１２の構成を示すブロック図である。つまり同図は、モード指定線１８を介したモード情報の指定に応じて、プログラマブル論理回路とプログラマブル結線回路とのどちらとしてでも機能するために必要な構成を示したものである。
【００２６】
同図において、統合型プログラマブル論理／結線部１２は、メモリ部５１と、複数のセレクタ５２〜５５とを含んで構成されている。
【００２７】
メモリ部５１は、記憶素子５０１とスイッチ素子５０２とを１組にして、これを２次元アレイ状に並べた構成を有している。記憶素子５０１は、１ビットの情報を記憶するものである。スイッチ素子５０２は各記憶素子５０１に対応して設けられたＭＯＳトランジスタ等によって構成されたスイッチ素子である。このスイッチ素子５０２は、対応する記憶素子５０１の１ビットの記憶情報に応じてその縦方向と横方向の内部双方向配線４１５同士を結線するかどうかを決定するようになっている。
【００２８】
かかる構成において、モード指定線１８によって入力されるモード情報の指示に従ってプログラマブル論理回路として機能する場合は、メモリ部５１は、内部の各記憶素子５０１から構成される記憶素子群にルックアップテーブル情報を記憶する。そしてメモリ部５１は、アドレス入力端子５１１から入力されるアドレス入力に応じて、データ出力端子５１２からルックアップテーブル情報の一部を出力する。
【００２９】
ここで、例えば、このルックアップテーブル情報により４入力１出力の任意の論理演算を実現するためには、ルックアップテーブル情報として１６ビット、アドレス入力として４ビット、データ出力として１ビットが必要となる。すなわち、この場合には、メモリ部５１のメモリ容量は１６ビット（記憶素子５０１を１６個）、データ出力は１ビットとなる。
【００３０】
この場合、セレクタ５２〜５５は、ある基本セル１の統合型プログラマブル論理／結線部１２に隣接する複数の基本セル１から入力される複数本の双方向接続線１５のうち、どの双方向接続線１５から入力された信号をアドレス入力端子３１１に入力し、どの双方向接続線１５にデータ出力端子３１２から出力された信号を出力するかを選択する。
【００３１】
例えば、上下左右の４つの基本セルから夫々４本ずつの双方向接続線１５が接続されており、メモリ部５１のアドレス入力端子５１１が４ビット、データ出力端子５１２が１ビットの場合、セレクタ５２〜５５は、計１６本の双方向接続線１５のうちの４本からアドレス入力端子５１１に入力を与え、データ出力端子５１２から計１６本の双方向接続線１５のうちの１本に出力を与えることになる。どの双方向接続線１５を入力／出力に使用するかを決定するセレクタ５２〜５５の制御信号は、モード情報の一部としてモード指定線１８から与えられる。セレクタ５２〜５５の構成は、任意の双方向接続線１５から平等に入力／出力を行えるように構成する場合も考えられるが、ハードウェアの量やモード情報の量を削減するために、一部の双方向接続線１５からのみしか入力／出力を行えないように構成する場合もある。
【００３２】
モード情報の指示に従ってプログラマブル結線回路として機能する場合は、メモリ部５１は、内部双方向配線４１５間の相互結線を指定するビットマップ情報を記憶している。例えば、縦横の内部双方向配線４１５が夫々４本ずつの場合、任意の組み合わせで結線を指定するためには、１６ビットのビットマップ情報が必要となる。このため、この場合、記憶素子５０１とスイッチ素子５０２を１６個ならべた構成が必要となる。ビットマップ情報の内容は、用途に応じてユーザが自由に決めることができる。なお、ハードウェア量の削減、もしくはビットマップ情報量の削減のために、結線が可能な縦横の内部双方向配線４１５の組み合わせに制限を加えても良い。
【００３３】
この場合、セレクタ５２〜５５は、その基本セル１に接続された双方向接続線１５を、夫々対応する内部双方向接続線４１５に接続するかどうかを決めている。どの双方向接続線１５を対応する内部双方向接続線４１５に接続するかを決定するセレクタ５２〜５５の制御信号は、モード情報の一部としてモード指定線１８から与えられる。セレクタ５２〜５５の構成は、任意の双方向接続線１５と対応する内部双方向接続線４１５間の接続を個別に指定できるように構成する場合もあるが、ハードウェアの量やモード情報の量を削減するために、複数本の双方向接続線１５を組にして、その組単位でしか指定できないように構成する場合もある。
【００３４】
ここで、図３中のメモリ部５１の内部構成例が図４に示されている。図４には、２次元アレイ状に並べられた記憶素子５０１とスイッチ素子５０２との組が、１行分示されている。つまり、図３中のメモリ部５１には、この図３の構成が４行分設けられているのである。
【００３５】
図３中の記憶素子５０１は１ビットの情報を記憶し、スイッチ素子５０２は対応する記憶素子５０１の記憶情報に応じて縦方向と横方向の配線同士を結線するかどうかを決定する。この場合、記憶素子５０１とスイッチ素子５０２の各組に対応してアンドゲート５０３が設けられており、アンドゲート５０３の片方の入力にはモード指定線１８が接続されている。このモード指定線１８は、上述したように、統合型プログラマブル論理／結線部１２がプログラマブル論理回路として機能するかあるいはプログラマブル結線回路として機能するか、を指定する情報を伝達するものである。したがって、モード指定線１８のモード信号の論理レベルに応じて記憶素子５０１の記憶データが制御信号としてスイッチ素子５０２に印加されることになる。
【００３６】
この場合、モード信号の論理レベル及び記憶素子５０１の記憶データが共に“１”であれば、統合型プログラマブル論理／結線部１２はプログラマブル結線回路として機能し、かつ、スイッチ素子５０２がオン状態になるので、縦方向と横方向の配線同士が電気的に接続される。また、モード信号の論理レベルが“１”で、記憶素子５０１の記憶データが“０”の場合、統合型プログラマブル論理／結線部１２はプログラマブル結線回路として機能するが、かつ、スイッチ素子５０２がオフ状態になるので、縦方向と横方向との配線同士は接続されない。
【００３７】
一方、モード信号の論理レベルが“０”の場合、統合型プログラマブル論理／結線部１２はプログラマブル論理回路として機能し、制御信号５００−１によって選ばれた１行分の記憶素子５０１の記憶データがセレクタ５ｉ（ｉ＝２〜５）に入力される。そして、セレクタ５ｉは１行分の記憶素子５０１の記憶データを制御信号５００−２によって選んで出力する。つまり、統合型プログラマブル論理／結線部１２は、プログラマブル論理回路として機能する場合には、制御信号５００−１及び５００−２をアドレスとし、記憶素子５０１の記憶データをデータとして出力するのである。
【００３８】
したがって、メモリ部５１は、図５に示されているように、ルックアップテーブル（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ；ＬＵＴ）を構成することになる。すなわち、アドレスを入力信号１７１として入力することによってデータを出力信号１７０として出力する構成であり、そのアドレスが論理入力、データが論理出力に該当する。なお、各記憶素子５０１の記憶データは、予め外部から入力されて書込まれるものとする。
【００３９】
図６は、図３中の統合型プログラマブル論理／結線部１２のうちモード指定線１８を介したモード情報の指定によりプログラマブル論理回路として機能する場合に有効となる構成部分を示したものである。図６において、統合型プログラマブル論理／結線部１２は、メモリ部３１とセレクタ３２〜３５とから構成されている。
【００４０】
メモリ部３１は、内部に記憶素子３０１の２次元アレイを有しており、これらの記憶素子３０１にルックアップテーブル情報を記憶し、アドレス入力端子３１１から入力されるアドレス入力に応じて、データ出力端子３１２からルックアップテーブル情報の一部を出力する。例えば、このルックアップテーブル情報により４入力１出力の任意の論理演算を実現するためには、ルックアップテーブル情報として１６ビット、アドレス入力として４ビット、データ出力として１ビットが必要となる。すなわち、この場合には、メモリ部３１のメモリ容量は１６ビット（記憶素子３０１を１６個）、データ出力は１ビットとなる。
【００４１】
セレクタ３２〜３５は、ある基本セル１の統合型プログラマブル論理／結線部１２に隣接する複数の基本セル１から入力される複数本の双方向接続線１５のうち、どの双方向接続線１５から入力された信号をアドレス入力端子３１１に入力し、どの双方向接続線１５にデータ出力端子３１２から出力された信号を出力するかを選択する。例えば、上下左右の４つの基本セルから夫々４本ずつの双方向接続線１５が接続されており、メモリ部３１のアドレス入力端子３１１が４ビット、データ出力端子３１２が１ビットの場合、セレクタ３２〜３５は、計１６本の双方向接続線１５のうちの４本からアドレス入力端子３１１に入力を与え、データ出力端子３１２から計１６本の双方向接続線１５のうちの１本に出力を与えることになる。
【００４２】
どの双方向接続線１５を入力／出力に使用するかを決定するセレクタ３２〜３５の制御信号は、モード情報の一部としてモード指定線１８から与えられる。セレクタ３２〜３５の構成は、任意の双方向接続線１５から平等に入力／出力を行えるように構成する場合も考えられるが、ハードウェアの量やモード情報の量を削減するために、一部の双方向接続線１５からのみしか入力／出力を行えないように構成する場合もある。
【００４３】
図６中の各セレクタは、例えば図７に示されているように構成すれば良い。すなわち、双方向接続線１５の各線に対応させてＣＭＯＳトランジスタ等で構成したトランスファゲートによる双方向スイッチＳＷ１〜ＳＷ８を設ける。そして、双方向スイッチＳＷ１〜ＳＷ４を択一的にオン状態にし、双方向スイッチＳＷ５〜ＳＷ８を択一的にオン状態にすれば良い。
【００４４】
この場合、双方向スイッチＳＷ１〜ＳＷ４に対応させて図８に示されているデコーダ９１を設ける。そして、デコード出力ａ，ｂ，ｃ，ｄで対応する図７中の双方向スイッチＳＷ１〜ＳＷ４のいずれかをオン状態にすれば良い。
【００４５】
また、双方向スイッチＳＷ５〜ＳＷ８に対応させて図８に示されているデコーダ９２を設ける。そして、デコード出力ｅ，ｆ，ｇ，ｈで対応する図７中の双方向スイッチＳＷ５〜ＳＷ８のいずれかをオン状態にすれば良い。
【００４６】
図９は、図３中の統合型プログラマブル論理／結線部１２のうちモード指定線１８を介したモード情報の指定により、プログラマブル結線回路として機能する場合に有効となる構成部分を示したものである。図９において、統合型プログラマブル論理／結線部１２は、メモリ部４１と複数のセレクタ４２〜４５とから構成されている。
【００４７】
メモリ部４１は、記憶素子４０１とスイッチ素子４０２を組にして、これを２次元アレイ状に並べた構成をしている。記憶素子４０１は、１ビットの情報を記憶し、スイッチ素子は対応する記憶素子４０１の１ビットの記憶情報に応じてその縦方向と横方向の内部双方向配線４１５を結線するかどうかを決めるようになっている。すなわち、メモリ部４１は、内部双方向配線４１５間の相互結線を指定するビットマップ情報を記憶している。
【００４８】
例えば、縦横の内部双方向配線４１５が夫々４本ずつの場合、任意の組み合わせで結線を指定するためには、１６ビットのビットマップ情報が必要となる。このため、この場合、記憶素子４０１とスイッチ素子４０２を１６個ならべた構成が必要となる。なお、ハードウェア量の削減、もしくはビットマップ情報量の削減のために、結線が可能な縦横の内部双方向配線４１５の組合わせに制限を加えても良い。
【００４９】
図９において、セレクタ４２〜４５は、その基本セル１に接続された双方向接続線１５を、夫々対応する内部双方向接続線４１５に接続するかどうかを決めている。どの双方向接続線１５を対応する内部双方向接続線４１５に接続するかを決定するセレクタ４２〜４５の制御信号は、モード情報の一部としてモード指定線１８から与えられる。
【００５０】
セレクタ４２〜４５の構成は、任意の双方向接続線１５と対応する内部双方向接続線４１５間の接続を個別に指定できるように構成する場合もあるが、ハードウェアの量やモード情報の量を削減するために、複数本の双方向接続線１５を組にして、その組単位でしか指定できないように構成する場合もある。
【００５１】
図９中の各セレクタは、例えば図１０に示されているように構成すれば良い。すなわち、双方向接続１５の各線に対応させてトランスファゲートによる双方向スイッチＳＷ９〜ＳＷ１２を設け、これら双方向スイッチＳＷ９〜ＳＷ１２を択一的にオン状態にすれば良い。この場合、双方向スイッチＳＷ９〜ＳＷ１２に対応させて図１１に示されているデコーダ１１１を設ける。そして、デコード出力ｉ，ｊ，ｋ，ｍで対応する図７中の双方向スイッチＳＷ９〜ＳＷ１２のいずれかをオン状態にすれば良い。
【００５２】
なお図３中のセレクタ５２〜５５は、図７中のセレクタＡ及びＢ並びに図８中のセレクタＣを、図１２に示されているように、双方向接続１５に対して並列に接続したものになる。そして、統合型プログラマブル論理／結線部がプログラマブル論理回路として機能する場合には、セレクタＡ及びＢが有効となるのである。また、統合型プログラマブル論理／結線部がプログラマブル結線回路として機能する場合には、セレクタＣが有効となるのである。
【００５３】
図１３は、本発明によるプログラマブルロジックＬＳＩにおける基本セル２次元アレイ２の他の実施の形態を示したブロック図である。図２の基本セル２次元アレイは矩形の基本セルを２次元アレイ状に配列しているのに対し、図１３では８角形の基本セル１を２次元アレイ状に配列している。そして図１３では、ある基本セルと、その基本セルに隣接する周囲８個の基本セルすなわち上、下、左、右方向と右上、右下、左下、左上方向の基本セルとを双方向接続線１５で直結した構成としている。このように、斜め方向のセルと直結できるので、プログラマブル結線回路として機能した場合に遅延時間を小さく抑えることができる。なお、このプログラマブルロジックＬＳＩを実現するためには、前述のように、この基本セル２次元アレイ２の周りに入出力セルを配置し、この入出力セルを基本セル２次元アレイ２と接続する必要がある。
【００５４】
図１３中の８角形の基本セルにおいては、内部の統合型プログラマブル論理／結線部１２は図１４に示されている構成となる。すなわち、図３の構成に４つのセレクタ５６〜５９が追加され、これらセレクタ同士更には他のセレクタ５２〜５５と相互に接続できる構成となる。
【００５５】
以上のように本発明によれば、プログラマブルロジックＬＳＩの基本セルと基本セル２次元アレイにより、実現する回路の構成に応じて自在に配線資源と論理資源の比を変更でき、かつ双方向配線間の柔軟な接続が可能であるようなプログラマブルロジックＬＳＩを構築することができる。
【００５６】
本発明によるプログラマブルロジックＬＳＩの基本セルは、モード情報により、プログラマブル論理回路として機能するか、もしくはプログラマブル結線回路として機能するかを選択的に指定することができる。したがって、基本セル２次元アレイ上で実現する回路に応じて、配線資源が多く必要な場合は、より多くの基本セルをプログラマブル結線回路として用い、論理資源が多く必要な場合は、より多くの基本セルをプログラマブル論理回路として用いれば良い。
【００５７】
上述した従来技術２では論理セルの機能を用いながら論理セル内部の論理演算を行わずに、出力の方向を入力の方向と変えたり、１つの入力を複数の方向に出力したりすることで、擬似的に配線間の接続を実現している。このような方法によっているため、従来技術２の論理セルを用いて実現できるのは、単方向配線間の接続のみであり、双方向配線間の相互結線を実現することはできない。
【００５８】
これに対し本発明では、これまで説明してきたように、従来技術２のような「論理演算を行わない」という方法ではなく、縦横の双方向配線間のクロスバスイッチ構造を、論理セルのルックアップテーブル用のメモリを利用して制御するという新しい基本セルの構造を開示しているのである。したがって、この基本セルを結線モードとして用いることで、双方向配線同士の柔軟な配線構造を実現できるのである。
【００５９】
本発明により可能となった双方向配線間の柔軟な結線は、より少ない基本セル数で配線間の接続を実現できるため、与えられた回路をより小さな２次元アレイで実現できるという効果を有するのである。例えば、図１５（Ａ）に示されているように（簡単のため、縦横の配線は夫々１本ずつであるとしている）、本発明の基本セルを用いれば、縦横の双方向配線間のスイッチを、１つの基本セルのみで実現できる。一方、同様の機能を従来技術２の基本セル（一組の単方向配線対を有するセル）で構成すると、図１５（Ｂ）に示されているように、最低限５個の基本セルが必要である。すなわち、同図では、左右上下の各方向から入力される信号を、夫々｛右上下｝、｛左上下｝、｛左右下｝、｛左右上｝の各方向に個別のセルを用いて配線している。
【００６０】
図１５（Ａ）及び（Ｂ）は、最も簡単な配線構造の例を示しているが、より複雑な配線構造を実現する場合には、本発明と従来技術２との面積効率の差は更に大きくなる。このように、本発明による双方向配線間の柔軟な結線は、より少ない面積で与えられた回路を実現できるという効果を有するのである。
【００６１】
なお、このような問題点があるため、従来技術２のセルは実際には基本セルの近傍に、縦横の双方向配線を独立に設け、これらの双方向配線を利用してなるべく柔軟な配線構造を実現しようとしている場合が多い。このような方法は、従来技術１の固定的な配線領域を従来技術２に持ち込んだものであり、よって従来技術１の欠点をも有することになる。
【００６２】
図１６は、本発明による基本セル２次元アレイ２の一部を使って、柔軟に双方向配線の結合網を構成した例を示す図である。図１６において、双方向接続線１５のうち、実際に配線として使用されないものは破線の矢印で示されている。単一のセルを用いてプログラマブルロジックＬＳＩを構成する従来技術２では、このような双方向配線を用いた結合網を構成することはできなかった。これに対し本発明においては、このような双方向配線を用いた結合網を構成することができるのである。
【００６３】
【発明の効果】
以上説明したように本発明は、プログラマブル論理回路機能とプログラマブル結線回路機能とを実現する統合型プログラマブル回路を設け、モード情報に応じて論理回路機能と結線回路機能とを択一的に有効にすることにより、プログラマブルロジックＬＳＩの欠点である配線資源と論理資源の比が固定であるという欠点を解消し、実現すべき回路の構成に応じて自在に配線資源と論理資源との比を変更できるという効果がある。また、双方向配線間の柔軟な接続を可能としながら、効率よく各種の異なった特性を持つ回路を実現できるという効果もある。
【図面の簡単な説明】
【図１】本発明によるプログラマブルロジックＬＳＩの基本セルの構成の実施の形態を示すブロック図である。
【図２】本発明の実施の形態によるプログラマブルロジックＬＳＩの基本セル２次元アレイの構成を示すブロック図である。
【図３】本発明の実施の形態によるプログラマブルロジックＬＳＩの基本セルにおける統合型プログラマブル論理／結線部の構成を示すブロック図である。
【図４】図３中のメモリ部の内部構成例を示す図である。
【図５】ルックアップテーブルの機能を示す図である。
【図６】図３中の統合型プログラマブル論理／結線部のうちプログラマブル論理回路として機能する場合に有効となる構成部分を示す図である。
【図７】図６中の各セレクタの内部構成例を示す図である。
【図８】図７中の双方向スイッチを制御するためのデコーダを示す図である。
【図９】図３中の統合型プログラマブル論理／結線部のうちプログラマブル結線回路として機能する場合に有効となる構成部分を示す図である。
【図１０】図９中の各セレクタの内部構成例を示す図である。
【図１１】図１０中の双方向スイッチを制御するためのデコーダを示す図である。
【図１２】図３中の各セレクタの内部構成例を示す図である。
【図１３】本発明の他の実施の形態によるプログラマブルロジックＬＳＩにおける基本セル２次元アレイ他の実施の形態を示すブロック図である。
【図１４】図１３中の基本セルにおける統合型プログラマブル論理／結線部の内部構成例を示す図である。
【図１５】（Ａ）は本発明の基本セルによって可能となった双方向配線間の結線を示す図、（Ｂ）は従来の基本セルで実現できる双方向配線間の結線を示す図である。
【図１６】本発明による基本セル２次元アレイの一部を使って、柔軟に双方向配線の結合網を構成した例を示す図である。
【符号の説明】
１  基本セル
２  基本セル２次元アレイ
１１  モード情報記憶部
１２  統合型プログラマブル論理／結線部
１５  双方向接続線
１８  モード指定線
１９  モード情報入力線
３１，５１  メモリ部
３２〜３５，４２〜４５，５２〜５９  セレクタ
３０１  記憶素子
３１１  アドレス入力端子
３１２  データ出力端子
４０１，５０１  記憶素子
４０２，５０２  スイッチ素子
４１５  内部双方向配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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