(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）を基板から形成された開始材料において製造する方法であって、
（ａ）ソース領域を前記開始材料に形成するステップと、
（ｂ）ドレイン領域を前記開始材料に形成するステップと、
（ｃ）前記ソース領域と前記ドレイン領域との間で前記ソース領域と前記ドレイン領域とを結ぶ方向である長軸方向に伸長し、前記長軸方向と垂直である短軸方向に空間によって相互に分離されている複数のチャネル・セグメントを、前記開始材料において形成するステップと、
（ｄ）前記複数のチャネル・セグメントを相互に分離している前記空間の中にゲート構造を形成するステップと、
（ｅ）前記空間の中の前記開始材料を前記短軸方向に酸化するステップと、
を含んでおり、
（ｆ）前記複数のチャネル・セグメントは、前記開始材料から前記短軸方向の酸化を除去することにより形成され、この方法は、更に、
（ｇ）前記ゲート構造は複数のゲート・セグメントとして形成され、前記複数のゲート・セグメントは、前記複数のチャネル・セグメントの上方を前記短軸方向に伸長しておりこれらのゲート・セグメントの上端部に接続されたブリッジ構造と前記チャネル・セグメントとの間の空間において伸長しており、
（ｈ）前記チャネル・セグメントは、それぞれが、前記複数のゲート・セグメントのそれぞれの前記短軸方向の幅よりも小さな前記短軸方向の幅を有していることを特徴とする方法。
【請求項２】
請求項１記載の方法において、
前記ゲート構造は、積層された材料から形成されることを特徴とする方法。
【請求項３】
請求項２記載の方法において、
前記ゲート構造は、インサイチュ・ドーピングによって得られるポリシリコンから形成されることを特徴とする方法。
【請求項４】
電界効果トランジスタ（ＦＥＴ）を基板から形成された開始材料において製造する方法であって、
（ａ）ソース領域を前記開始材料に形成するステップと、
（ｂ）ドレイン領域を前記開始材料に形成するステップと、
（ｃ）前記ソース領域と前記ドレイン領域との間で前記ソース領域と前記ドレイン領域とを結ぶ方向である長軸方向に伸長し、前記長軸方向と垂直である短軸方向に空間によって相互に分離されている複数のチャネル・セグメントを、前記開始材料において形成するステップと、
（ｄ）前記複数のチャネル・セグメントを相互に分離している前記空間の中にゲート構造を形成するステップと、
（ｅ）前記開始材料の前記ソース領域と前記ドレイン領域との間において、前記長軸方向に空間を形成し、前記開始材料の前記長軸方向のピラーを画定するステップと、
（ｆ）前記画定された空間の中で前記短軸方向に前記ピラーを酸化するステップと、
（ｇ）前記短軸方向の酸化を前記ピラーから除去し、それぞれのピラーの前記短軸方向の酸化量の分だけ前記ピラーの幅よりも小さな幅を有するチャネル・セグメントを形成するステップと、
（ｈ）前記開始材料の上のそれぞれのピラーの位置にエッチング抵抗性バリアを形成するステップと、
（ｉ）前記開始材料の中へ、それぞれのピラーの上に形成された前記エッチング抵抗性のバリアのそれぞれの間にある空間をエッチングするステップと、
（ｊ）前記開始材料の上にフォトレジスト材料層を配置するステップと、
を含んでおり、
（ｋ）前記エッチング抵抗性バリアは、前記フォトレジスト材料層をフォトリソグラフィ技術における露光及び現像により形成され、
（ｌ）前記エッチング抵抗性バリアの幅は、フォトリソグラフィ技術における露光により最小限に維持され、
（ｍ）前記短軸方向の前記ピラーの酸化により、前記エッチング抵抗性バリアの幅よりも小さな幅を有するチャネル・セグメントの中への前記ピラーの幅を減少させることを特徴とする方法。
【請求項５】
請求項４記載の方法において、
前記ピラーを前記短軸方向に酸化し、前記エッチング抵抗性バリアを前記ピラーの上に残存させるステップを更に含むことを特徴とする方法。
【請求項６】
請求項４記載の方法において、
前記エッチング抵抗性バリアを前記短軸方向にエッチングして前記バリアの幅を減少させ、前記空間をエッチングする際に前記ピラーの上部コーナーを露出させて浸食するステップを更に含むことを特徴とする方法。
【請求項７】
請求項４記載の方法において、
前記空間をエッチングする前に、それぞれのピラーの上に酸化抵抗性のキャップを形成するステップを更に含むことを特徴とする方法。
【請求項８】
請求項７記載の方法において、
前記酸化抵抗性のキャップとそれぞれのピラーの上端部との間に酸化物のキャップ層を形成するステップを更に含むことを特徴とする方法。
【請求項９】
請求項８記載の方法において、
それぞれのピラーの上部の前記短軸方向の外側エッジを酸化し、丸められた状態のコーナーをそれぞれの酸化物のキャップ層の下側に構築するステップを更に含むことを特徴とする方法。
【請求項１０】
請求項８記載の方法において、
前記酸化物のキャップの下側にあるそれぞれのピラーの前記上部の前記短軸方向の外側エッジを酸化することにより、前記チャネル・セグメントの丸められた上部エッジを形成するステップを更に含むことを特徴とする方法。
【請求項１１】
請求項１０記載の方法において、
前記ピラーを前記短軸方向に酸化した後に、前記酸化抵抗性キャップと前記酸化物のキャップとを除去するステップを更に含むことを特徴とする方法。
【請求項１２】
請求項４記載の方法において、
前記チャネル・セグメントの上に上部が丸められ前記長軸方向に伸長するエッジを形成するステップを更に含むことを特徴とする方法。
【請求項１３】
請求項１２記載の方法において、
それぞれのチャネル・セグメントの上端部に材料の層を注入するステップを更に含むことを特徴とする方法。
【請求項１４】
請求項１３記載の方法において、
それぞれの空間の下の前記開始材料に材料の層を注入するステップを更に含むことを特徴とする方法。
【請求項１５】
請求項４記載の方法において、
前記ピラーの前記短軸方向の酸化の間、前記ピラーの上端部を酸化から保護するステップを更に含むことを特徴とする方法。
【請求項１６】
請求項４記載の方法において、
それぞれのチャネル・セグメントが完全空乏導電特性を得るのに十分に狭い前記短軸方向の幅を有するのに十分な程度まで、それぞれのピラーを酸化するステップを更に含むことを特徴とする方法。
【請求項１７】
請求項４記載の方法において、
それぞれのチャネル・セグメントが完全反転導電特性を得るのに十分に狭い前記短軸方向の幅を有するのに十分な程度まで、それぞれのピラーを酸化するステップを更に含むことを特徴とする方法。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、相補型金属酸化物（酸化膜）半導体（ＣＭＯＳ）集積回路（ＩＣ）において形成される電界効果トランジスタ（ＦＥＴ）に関する。更に詳しくは、本発明は、デュアル・ゲート構造と相互に組み合わされて完全空乏及び完全反転チャネル動作及び導電特性を得ている、比較的長さが短く垂直方向に向けられたチャネル構造を有する新規で改善されたプレーナＦＥＴに関する。更に、本発明は、ＦＥＴが完全空乏及び完全反転なチャネル動作と導電特性とを得るのに要求される程に小さな構造上の幅を達成することができないフォトリソグラフィ技術などの通常（従来型）のＣＭＯＳ製造技術を用いて、そのような改善されたＦＥＴを製造することに関する。
【発明の背景】
本発明に至る２０年の間に、半導体技術の連続的な発展は、トランジスタのサイズ又は幾何学的配置（トポロジ）が、約１８ヶ月という規則的な間隔で約半分に収縮するのを見てきた。結果として、比較可能な大きさを有するＩＣの中のＦＥＴの密度は、同じ速度で２倍になった。この２倍になるという効果は、物理学と経済とが密度のそのような増大をもはやサポートできなくなる地点に到達し、現在の通常のプレーナＣＭＯＳ製造技術を用いるのではそれ以上の密度の増大が可能ではなくなるようになることが予測される。
通常のＣＭＯＳ型のＦＥＴは、典型的には、ＦＥＴの様々な領域が水平方向の平面において確立されるパターンとして形成されるために「プレーナ」（平面、ｐｌａｎａｒ）と称される構造上の構成を有するように形成されている。例えば、ソース及びドレイン領域は、上側の水平方向の表面から基板の内部へ下方向に伸長する水平方向のプレーナ構造として形成される。同様に、ＦＥＴのチャネル構造は、ソースとドレインとの間に伸長するのであるが、やはり、水平方向のプレーナ構造として形成される。ゲート構造は、チャネル構造の上に形成された材料のほぼプレーナである層として伸長する。これらの領域及び構成要素のすべてが垂直方向の次元（寸法）を有してはいるが、ＦＥＴにおけるそれらの影響の大部分は、これらの領域及び構造の水平方向の伸長のために達成される。典型的なＣＭＯＳ製造技術では、このようなプレーナ構成を用いるのであるが、その理由は、そのようなプレーナ構成が基板又は基板の上に形成されたそれ以外の構造の上に垂直方向に下方向に向けられた通常の技術を用いて、水平な平面内に容易に製造することができるからである。
通常のＣＭＯＳ構造のプレーナであるという側面は、ＣＭＯＳ型のＦＥＴにおいて、そのサイズを連続的に小さくしていく上での大きな制限であると認識されてきている。例えば、ソース、ドレイン、チャネル及びゲート領域のサイズが水平な平面内で縮小されていくにつれて、チャネルの長さはより短くなり、ソース領域とドレイン領域とを相互により密接させて配置することになる。このようにどんどん近接させていくと、ゲート構造がチャネルを流れる電流の導通性を、従って、ＦＥＴ自体の導電性を制御する能力が低下することになる。ＦＥＴの導電特性に関するこのような悪い方向への効果は、ショート・チャネル効果と称されている。
ショート・チャネル効果は、以下のように説明される。チャネルの導電性は、チャネルにおける電流とは垂直方向にあるゲート電圧によって生じる垂直方向の電界によって制御される。しかし、電界は、充電されているソース及びドレイン領域によっても生じる。ソース及びトレインの電界は、横方向にチャネルの上に入り込むことになる。チャネルの長さが短くなると、横方向のドレイン及びソースによる電界は、チャネルの導電特性に対してより大きな影響を与えることになる。チャネルが充分に短くなると、横方向のソース及びドレインによる電界は、ゲートの電界がＦＥＴの導電性に対する制御を失わせてしまう原因となり得るし、更には、ソースとドレインとの間に短絡を生じさせ、従って、ＦＥＴの動作特性を消滅又は破壊してしまうこともありうる。
また、ＦＥＴ構造のサイズを縮小することは、ゲート酸化物と、ソース及びドレイン領域とのサイズも縮小されることを要求し、電源電圧を下げてゲート酸化物の保全性（一体性、ｉｎｔｅｇｒｉｔｙ）と接合ブレークダウンのマージンとを維持し、電圧ストレスに起因する摩耗や、ホット・キャリアの流入の結果として生じる耐用年数の短縮などを回避しなければならなくなる。電源電圧を低下させと、複数の異なる電源電圧レベルを提供するための、半導体パッケージや回路ボードのレベルの設計問題を発生させる。このような要求があると、半導体の製造コストが上昇し、また、技術開発のための将来のコストも増大することになる。
プレーナ構造とは異なる構造を有するＦＥＴが、このサイズ縮小問題に対する部分的な解決策であると認識されてきている。そのような構造の１つに、デュアル・ゲート構造がある。一般に、デュアル・ゲート構造は、チャネルの対向する両側にゲートを配置することを含む。通常のプレーナ構造のＦＥＴの場合にはチャネルの一方の側だけ出会ったのが、チャネルの両側にゲートによる電界が加わるので、ゲートは、チャネルの長さが縮小されるときであっても、ソース及びドレインからの横方向の電界に対して一定の電界の影響を有することになる。デュアル・ゲートＦＥＴに伴う困難は、製造が非常に難しいということである。製造上の困難によって、デュアル・ゲートＦＥＴは、商業的にかなりのレベルまで受け入れられることが阻害されてきた。
１つのタイプのデュアル・ゲートＦＥＴとして、「ゲート・オール・アラウンド」構成がある。このゲート・オール・アラウンド構成は、等方性エッチングによってシリコン・チャネル構造の下に空洞を形成することによって作られる。ゲートを酸化した後で、チャネル・シリコン構造の下の空洞は、化学的蒸着法（ＣＶＤ）によって積層されたポリシリコンによって下方充填される（ｕｎｄｅｒ−ｆｉｌｌｅｄ）。
次に、ゲート材料は、チャネル・シリコン構造の上に配置され、空洞の中の下方充填された材料と接触する。結果として得られるゲート構造は、シリコン・チャネル構造を完全に包囲し、それによって、ゲートがチャネルを完全に取り囲むことになる。チャネル構造の端部がソース及びドレインとなる。ゲート・オール・アラウンドの製造プロセスは、非常に複雑であって、信頼でき一貫した態様で実行することは困難である。
ゲート・オール・アラウンドＭＯＳＦＥＴを形成する別の方法として、ゲート材料のトンネルを形成するものがある。ソース、チャネル及びドレインは、予め形成されたトンネルを通ってシリコンをエピタキシャル成長させることによって作られる。
別のタイプのデュアル・ゲートＦＥＴは、「デルタ」構成と呼ばれている。デルタ構成は、基板から垂直に上方向に伸長するシリコンのほぼ矩形状の壁部を形成し、その矩形状の壁部を狭いエッジに配置することで作られる。壁部の垂直方向の伸長は、垂直方向に伸長する壁部と基板との接合部に隣接する基板の浸食又はそれ以外の消滅領域によって形成されるのが一般的である。次に、ゲート材料が、壁部の両側と頂部とに積層される。フィールド酸化プロセスのために、フィールド酸化物がバルク・シリコンを壁部と基板との接合部の基部において、壁部の両側のフィールド酸化物が出会うまで貫通し、それによって、バルク・シリコンからチャネルを「ピンチオフ」することになる。ゲート材料は、少なくとも３つの側で壁部を包囲し、それによって、チャネルを形成するシリコン構造のほとんどの上にゲート電界を確立する。ゲート材料を超えて伸長するシリコン壁部構造が、ＦＥＴのソース及びドレイン領域となる。
ゲート・オール・アラウンドＭＯＳＦＥＴに類似する別のタイプの構造として、「サラウンド・ゲート」ＭＯＳＦＥＴと呼ばれるものがある。シリコンの垂直方向のピラーが、ゲート材料によって包囲又は包まれる。シリコン・ピラーの基部は、基板に接続されるか、又は、構造が基板上に形成されて、ソースを形成する。ピラーの頂部は、サラウンド・ゲートから突き出しており、ドレインを形成する。サラウンド・ゲートＭＯＳＦＥＴのピラーは、上からの断面図では、円筒形又は矩形状に延長している。製造プロセスによって、矩形状のピラーの短いエッジは丸くなる。円柱状のピラー構成は、すべてのエッジが短くデバイスの製造プロセスのためにすべてのピラーが丸くなる矩形状の構成の特別な場合である。これらのデバイスは、非対称であるが、その理由は、ソースとドレインとが、多くの水平方向の構成の場合のように、似ていないからである。更に、これらのデバイスの製造には、非プレーナ技術を用いなければならない。
ゲート・オール・アラウンド及びデルタＦＥＴ構造は、共に、シリコン・オン・インシュレータ（ＳＯＩ）技術を用いて形成されるのが典型的である。ＳＯＩ技術は、ＦＥＴ構造を絶縁層の上に形成することを含む。絶縁層によってＦＥＴ構造を基板から絶縁することは、ショート・チャネルの振る舞いを強化すると考えられている。というのは、トランジスタは、ブレークダウンや漏れ電流に弱いからであり、また、基板に伴うキャパシタンスが消滅することの結果としてパフォーマンスが一般的に向上するからである。しかし、ＳＯＩ型のＦＥＴは、ソース、ドレイン及びチャネル構造の基板からの絶縁のために、望まないスナップバックや寄生表面トランジスタの効果をより受けやすい。
ショート・チャネルＦＥＴは、また、バルク基板よりも高価なエピタキシャル基板上で製造される。デュアル・ゲートＦＥＴ構造には、トランジスタの製造の間にいくつかの構成要素の材料をエピタキシャル成長させなければならないものがある。トランジスタ製造の間の構成要素のエピタキシャル成長は、時間がかかるし、高価である。
ゲート・オール・アラウンド、サラウンディング・ゲート及びデルタＦＥＴ構造は、一貫した信頼できる態様で構築することが困難である。更に、ＳＯＩ及びエピタキシャル構造は高価でもある。サラウンディング・ゲート構造では、ピラーが、背が高いことが要求され、作るのが困難である。更に、デュアル・ゲートＦＥＴを製造するための方法でこれまでに知られているものすべてが、非常に複雑であって、通常のＣＭＯＳ製造技術よりも実行が相当に複雑で困難なステップ及び手順を要求する。結果として、これまでに知られているデュアル・ゲートＦＥＴ構造は、現時点で商業的に大規模に製造するには、経済的に困難である。
以上の及びそれ以外の背景を考慮して本発明が得られたのである。
【発明の概要】
最も一般的な意味では、本発明は、サイズ又はアスペクト比が小さなＦＥＴであって、デュアル・ゲート又はデュアル電極構造と、幅が比較的狭く、長さが短く、好ましくは垂直方向に向けられたチャネル構造を有しており、しかし、実質的に、有害なショート・チャネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔｓ）の影響を受けないＦＥＴに関する。本発明によるＦＥＴは、従来型のＣＭＯＳ製造プロセスによって製造され、その際に、ゲート及びチャネル構造において著しい変更があるにもかかわらず、ソース及びドレインに対する従来のプレーナ構造が保持されることが可能である。垂直方向に向けられたチャネル構造を製造するのに要求されるステップは、従来のＣＭＯＳステップである。
チャネル構造の幅は、現在の通常のフォトリソグラフィによるパターニング技術によって得られる幅よりも狭い。しかし、通常のフォトリソグラフィによるパターニング技術とサブトラクティブ法による酸化（ｓｕｂｔｒａｃｔｉｖｅ  ｏｘｉｄａｔｉｏｎ）とを用いて、チャネル・セグメントを作成している。通常のＣＭＯＳ型のＦＥＴ製造技術において用いられるステップを超える部分では、垂直方向に向けられたチャネル構造を作成するのに、追加的なフォトリソグラフィのステップがただ１つ要求されるだけである。
デュアル・ゲート構造は、通常の自己アライメント式（ｓｅｌｆ−ａｌｉｇｎｉｎｇ）のＣＭＯＳ材料積層技術を用いて幅の狭いチャネル構造の対向する両側に形成される。ＦＥＴ構造は、バルク基板上に製造することができ、それによって、エピタキシャル又はＳＯＩ基板処理に付随するコストの追加が回避される。デュアル・ゲート・チャネル構造という構成により、ＳＯＩ構造に一般的な寄生及びスナップバック問題が回避できる。
チャネル幅が比較的狭いことにより、完全空乏（ｆｕｌｌｙ−ｄｅｐｌｅｔｅｄ）及び完全反転（ｆｕｌｌｙ−ｉｎｖｅｒｔｅｄ）導電特性が得られ、それによって、結果的に得られるＦＥＴデバイスの導電特性が向上する。完全空乏及び完全反転導電特性は、バルク基板から得られ、ＦＥＴ構造の内部のＳＯＩ若しくはエピタキシャル基板又は構造のエピタキシャル成長は必要とならない。
チャネル長がより短い場合であっても、優れたソース・ドレイン降伏（ブレークダウン）電圧特性が得られるが、その理由は、ソース及びドレイン領域が、それらのプレーナ構成のためにより深い位置まで注入されるからである。より高い電源電圧に対する許容範囲又は受認限度も大きいが、これは、ＦＥＴ内部の成分のサイズを縮小して全体的なアスペクト比をより小さくすることができるのと同時に、ゲート酸化物の厚さをより大きくすることができるからである。また、ゲート・フィールド特性が改善されることの結果として、ゲート上へのホットエレクトロン（熱電子）の衝撃に対する耐性が大きくなり、ＦＥＴの寿命が長くなる。一般的に、本発明によるＦＥＴ構造は、チャネル構造の小さなサイズにもかかわらず、信頼性が高く、経済的で、大規模な商業的なベースでの製造が可能である。
これらの及びそれ以外の改善点及び効果は、デュアル・ゲート電界効果トランジスタ（ＦＥＴ）であって、ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間に縦方向に伸長する複数のチャネル・セグメントを含むチャネル構造と、横方向に分離されているチャネル・セグメントの間の空間内に配置されデュアル・ゲート構成を形成しているゲート構造と、を含むデュアル・ゲートＦＥＴによって得られる。
好ましくは、これらのチャネル・セグメントは、ほぼ矩形状であり、相互にほぼ平行な関係に位置合わせ（アライメント）がなされ、高さの寸法においては、ほぼ垂直方向に向けられており、これらすべてが、通常のＣＭＯＳ製造技術を用いてＦＥＴを形成できることに寄与している。各チャネル・セグメントの横方向の幅は、現代の通常のＣＭＯＳフォトリソグラフィ露光及びエッチング技術によって形成することができる幅よりも小さいが、しかし、各チャネル・セグメントは、通常のＣＭＯＳ技術を用いて形成される。各チャネル・セグメントの幅は、通常のＣＭＯＳフォトリソグラフィ露光及びエッチング手順の後のサブトラクティブ法による酸化によって確立され、この幅は、完全空乏及び完全反転導電特性を得るのに十分に狭い。将来フォトリソグラフィが進歩すれば、その結果として、サブトラクティブ法による酸化を用いて各チャネル・セグメントの幅を確立することなしに、この明細書で説明しているＦＥＴ構造を形成することが可能になりうるだろう。
ゲート構造は、好ましくは、垂直方向を向いたチャネル・セグメントの間に位置決めされた複数のほぼ垂直方向に向いたゲート・セグメントと、縦方向に伸長するチャネル・セグメントの上にほぼ横方向に伸長しゲート・セグメントの上端部に接続されたブリッジ構造とを更に含む。各チャネル・セグメントは、好ましくは、各ゲート・セグメントの横方向の幅よりも実質的に小さい横方向の幅を有する。ゲート構造は、好ましくは、インサイチュにドープされたポリシリコンなどの、自己アライメント型の積層された材料で形成される。
各チャネル・セグメントは、好ましくは、当該チャネル・セグメントの長さに沿って伸長する、ほぼ丸められた上端部、すなわち、コーナーが丸められている上端部を有している。上部が丸められた構成により、結果的にＦＥＴのゲートからバルクまでのトンネル効果（ｔｕｎｎｅｌｉｎｇ）を生じさせゲート酸化物のブレークダウン及び／又はゲート酸化物の一体性が低下させる可能性があるコーナーが鋭くなることが回避される。表面寄生トランジスタをオフさせるために、各チャネル・セグメントは、好ましくは、材料の層がその中に注入されている上端部を有する。チャネル・セグメントの上端部における注入された材料は、また、好ましくは、チャネル・セグメントの間の空間の下端部においても注入される。この材料は、ホウ素、ヒ素又はリンでありうる。
ゲート酸化物層が、チャネル・セグメントとゲート構造とを分離する。ゲート酸化物層の厚さは、従来技術のようにソース及びドレイン領域のサイズに依存することはない。従って、ＦＥＴの全体サイズが縮小されたときのゲート酸化物の厚さのスケーリング問題は、これまでよりも緩和される。結果的に、ゲート酸化物の保全性（ｉｎｔｅｇｒｉｔｙ）とパフォーマンスとは、ＦＥＴのサイズとは比較的独立にすることができる。ＦＥＴ自体は、好ましくは、ウェルの中に形成され、ソース及びドレイン領域は、通常のプレーナＣＭＯＳ注入技術を用いて水平層構成に注入される。チャネル・セグメントは、ウェル材料で形成される。ウェル材料は、バルク基板において形成され、それにより、絶縁体上のシリコン（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ＝ＳＯＩ）及びエピタキシャル製造が要求されることによるコストが回避される。ＦＥＴを基板内に形成することによって、完全空乏ＳＯＩデバイスに内在するスナップバック問題は、回避される、又は、消滅する。
本発明の別の側面は、電界効果トランジスタ（ＦＥＴ）を製造する方法であって、開始材料（ｓｔａｒｔｉｎｇ  ｍａｔｅｒｉａｌ）に複数のチャネル・セグメントを形成するステップを含み、これらのチャネル・セグメントがソース領域とドレイン領域との間に縦方向に伸長している方法に関係する。チャネル・セグメントは、空間によって相互に横方向に分離されている。また、チャネル・セグメントは、好ましくは、空間の間に配置された開始材料のピラーで形成され、このピラーは、空間内から横方向に酸化される。横方向の酸化は、除去されて、ピラーの幅を縮小させ、チャネル・セグメントを形成する。チャネル・セグメントの間の空間において、ゲート構造が形成される。好ましくは、ブリッジ構造が、チャネル・セグメントの上に伸長し、チャネル・セグメントの間のゲート・セグメントの上端部に接続する。
デュアル・ゲート構造を有し長さが短く、好ましくは垂直方向を向いたチャネル構造を有するアスペクト比が縮小されたＦＥＴが得られるのであるが、この結果的に得られるＦＥＴは、ショート・チャネル効果の悪影響を実質的に受けない、又は、それに対する抵抗性を有している。このＦＥＴは、通常のＣＭＯＳ製造ステップを用いて製造することができ、チャネル構造を作成するためのサブトラクティブ法による酸化の追加的ステップが追加されるだけである。
ピラーからチャネル・セグメントを形成するのに用いられる追加的な好ましいステップには、各ピラーの位置にある開始材料の上にエッチング抵抗性のバリアを、好ましくはフォトレジスト材料を形成するステップと、フォトレジスト材料を露光して現像した後で各ピラーのエレクトロクロミック・ウィンドウのエッチング抵抗性バリアのそれぞれの間の開始材料の中に空間をエッチングするステップと、が含まれる。エッチング抵抗性バリアの幅は、フォトリソグラフィによる露光によって、可能な限り狭くされる。ピラーのサブトラクティブ法による酸化によって、その幅は横方向に縮小され、エッチング抵抗性バリアの幅よりも実質的に狭く、また、現在の通常のフォトリソグラフィによるパターニング技術から得られる幅よりも狭い幅を有するチャネル・セグメントが作成される。しかし、通常のＣＭＯＳフォトリソグラフィ・パターニング技術とサブトラクティブ法による酸化とが、チャネル・セグメントを作成するために用いられる。
チャネル幅が比較的狭いことによって、完全空乏又は完全反転導電特性が得られ、それにより、サイズが縮小されているにもかかわらず、ＦＥＴのパフォーマンスは向上する。完全空乏及び完全反転導電特性は、ＳＯＩ又はエピタキシャル基板やＦＥＴ構造内部の諸構造のエピタキシャル成長を必要とすることなく、バルク基板から得られる。
チャネル・セグメントの形成における更なる改善は、ピラーをエッチング抵抗性バリアとピラー頂部に残存している酸化抵抗性キャップ（好ましくは、窒化シリコン）に対して横方向に酸化するステップと、好ましくは同時にエッチング抵抗性バリアを横方向にエッチングしてバリアの幅を縮小させ、空間をエッチングする際にピラー材料の上部コーナーを露出させて浸食させるステップとによって、得られる。酸化物キャップ層は、酸化抵抗性キャップと各ピラーの上端部との間にも形成されることがある。ピラーの横方向の外側壁部は所望の厚さまで酸化され、それによって、酸化部分の厚さが成長する。各ピラーの上端部は、酸化物キャップ層の直ぐ下にあるが、ピラーの側壁に隣接する横方向の外側位置においても厚さが成長し、この成長の結果として、丸められたコーナー構成、丸められた上端部又はチャネル・セグメント上の縦方向に伸長するエッジにおけるピラー材料の上部横方向外側コーナーを酸化することになる。酸化物キャップ層は、ピラーの横方向酸化の間、ピラーの上端部の中心を酸化から保護する。丸められた上端部又は曲がったエッジにより、ゲートからＦＥＴ構造のバルクへのキャリア・トンネル効果（ｃａｒｒｉｅｒ  ｔｕｎｎｅｌｉｎｇ）が回避され、それによって、ゲート酸化物ブレークダウンとゲート酸化物の保全性が損なわれることとが回避される。ゲート・フィールド特性が向上することの結果として、ゲートへのホットエレクトロンの衝撃に対する免疫性が高まり、ＦＥＴの寿命が延びる。
製造ステップにおける更なる好ましい改善は、各チャネル・セグメントの上端部に材料の層を注入するステップと、各空間の下の開始材料に材料の層を注入するステップを更に含む。注入された層は、これらの位置にあるすべての寄生表面トランジスタをオフにして、ＦＥＴのパフォーマンスを更に向上させることになる。
デュアル・ゲート構造は、通常の自己アライメント型のＣＭＯＳ材料積層技術を用い、好ましくはインサイチュにドープされたポリシリコンからゲート構造を作成することによって、狭いチャネル構造の対向する両側に形成される。各チャネル・セグメントは、各ゲート・セグメントの横方向の幅よりも実質的に狭い横方向の幅を有し、それによって、自己アライメント型の積層を与えている。これ以外にも様々な従来型のＣＭＯＳ技術が、アスペクト比が小さなＦＥＴを製造する際に保持されている。これらは、例えば、垂直方向に向けられたチャネル・セグメントの間に位置決めされた複数のほぼ垂直方位に向けられたゲート・セグメントを用いてゲート構造を形成したり、ほぼ矩形上の構成でチャネル・セグメントを形成したり、相互にほぼ平行に位置合わせ（アライメント）された関係でチャネル・セグメントを形成したり、基板材料にウェルを形成することによって開始材料を形成したり、ソース領域とドレイン領域とをほぼプレーナ構成に形成したり、ソース領域とドレイン領域とを開始材料の中に注入したり、という技術である。チャネル長がより短いにもかかわらず、ソース・ドレイン・ブレークダウン電圧特性が改善されるが、その理由は、ソース領域とドレイン領域とを、より深い位置まで注入することができるからである。より高い電源電圧に対する耐性、すなわち、より高い電源電圧に耐える能力が得られるのであるが、この理由は、ＦＥＴ内部の構成要素のサイズを縮小させてより小さな全体のアスペクト比を達成しながら、ゲート酸化物の厚さを増加させられるからである。
ＦＥＴ構造は、バルク基板上に製造することができ、それによって、エピタキシャル又はＳＯＩ基板処理に付随するコストの上昇を回避できる。デュアル・ゲート及びチャネル構造という構成により、ＳＯＩ構造に一般的である寄生及びスナップバック問題を避けられる。一般的に、本発明によるＦＥＴ構造は、サイズを縮小しているにもかかわらず、信頼性が高く、経済的で、大規模の商業ベースで、製造することが可能である。
本発明及びその範囲並びに本発明が以上で述べた改良をどのようにして達成するかという態様に関するより完全な理解は、本発明の現時点での好適実施例に関する以下の詳細な説明、添付の図面及び冒頭の特許請求の範囲を参照することによって得られる。図面の簡単な説明は好適実施例の詳細な説明の後にある。
【発明の実施の形態】
本発明を組み入れた電界効果トランジスタ（ＦＥＴ）２０が図１に示されている。ＦＥＴ２０は、ソース拡散領域２２と、ドレイン拡散領域２４と、チャネル構造２６と、デュアル電極ゲート構造２８又はデュアル・ゲート構造と、を含んでいる。ソース及びドレイン拡散領域２２及び２４とチャネル構造２６とが基板３０に形成されており、この基板３０には、集積回路（ＩＣ）のＦＥＴ２０とそれ以外の半導体構造（図示せず）とが形成されている。ゲート構造２８は、基板３０に形成されたチャネル構造２６の中に及びその上に積層され、又はそれ以外の態様で形成される。ＦＥＴ２０の製造方法が、以下で、図９ないし図２１を参照してより詳細に論じられる。
コンタクト３２及び３４が、それぞれ、ソース及びドレイン拡散領域２２及び２４上に形成され、これらの領域に接続される。ソース電圧電位（Ｖｓｓ）がソース拡散コンタクト３２に与えられ、ドレイン電圧電位（Ｖｄｄ）がドレイン拡散コンタクト３４に与えられる。
ＦＥＴ２０が導通状態にあるときには、ソース拡散領域２２とドレイン拡散領域２４との間のチャネル構造２６を電流が流れる。ＦＥＴ２０の電流導電性と電流導電性の程度とは、ゲート構造２８上に形成されたゲート・コンタクト３６に与えられた電圧信号によって制御される。ゲート構造２８におけるゲート制御電圧信号の大きさにより、チャネル構造２６に対して電界が加えられる。この電界の範囲は、ゲート制御信号の相対的な電圧によって決まるのであるが、ＦＥＴ２０が導通であるのか非導通であるのかを決定し、導通である場合には、ドレイン拡散領域２４とソース拡散領域２２との間のチャネル構造を通る電流導電性の相対的な程度を決定する。導電体（図示せず）がコンタクト３２、３４及び３６に接続し、ＦＥＴ２０の動作に必要な電位及び信号を与える。
ＦＥＴ２０の構造を以下で説明するために、３つの相互に垂直な基準となる方向３７、３８及び３９を用いることにする。基準方向３７は、長さ又は縦方向の次元（寸法）を記述する。基準方向３８は、幅又は横方向の次元を示す。基準方向３９は、高さ、深さ、厚さ又は垂直方向の次元を記述するのに用いられる。
図１ないし図４に示されているように、チャネル構造２６は、複数の個別的な平行に向いているチャネル・セグメント４０によって形成される。各チャネル・セグメントは、長さ及び高さの次元において見た場合には、ほぼ矩形状である。各チャネル・セグメント４０は、ソース拡散領域２２とドレイン拡散領域２４との間に完全に伸長している。チャネル・セグメント４０は、ソース拡散領域２２とドレイン拡散領域２４との間に、矢印Ａ（図２）の方向などに、電流を導通させる。チャネル・セグメント４０の数が、ＦＥＴ２０の電流容量を決定する。
各チャネル・セグメント４０の長さは、それ以外のチャネル・セグメント４０の長さとほぼ同じであり、この長さが、ソース拡散領域２２とドレイン拡散領域２４との間に伸長している。各チャネル・セグメント４０の高さも、好ましくは同じであり、この高さは、ソース拡散領域２２とソース拡散領域２４とが基板３０の上部のプレーナ表面４２（図１及び図２）から基板の中へ下向きに形成される深さと同じでありうる。ただし、必ず同じであるということではない。ソース拡散領域２２とソース拡散領域２４との深さは、寸法４４によって表されるが、複数のチャネル・セグメント４０の高さは、異なるように伸長することがありうる。
各チャネル・セグメント４０は、空間４６によってチャネル・セグメント４０を隣接させることによって横方向に分離されている。これらの空間４６は、図２に示されているように、ほぼ矩形のスロットとして形成される。横方向に離間したチャネル・セグメント４０は、チャネル構造２６の幅に関するスパン全体にわたって、図４に示されているように、ＦＥＴ２０の横方向の一方の側面から他方側面まで伸長している。チャネル・セグメント４０の間の空間４６は、ほぼ一様であり、それによって、複数のチャネル・セグメント４０が、相互に規則的かつ一様な感覚で横方向に分離されている（図２及び図８）。
各チャネル・セグメント４０の幅は、各空間４６の幅よりもかなり小さいのが一般的である。好ましくは、各チャネル・セグメントの幅は、この出願の優先権主張の基礎となる元の出願が出願される時点で広く商業的に用いられている通常のフォトリソグラフィ及びエッチング技術を用いて作成されうる幅よりも狭い方がよい。一般に、チャネル・セグメント４０の幅は、チャネル・セグメント４０に完全空乏領域を作成する際の要件によって決定される。この効果を達成するには、チャネル・セグメント４０の幅が８００オングストローム（Å）を超えないことが好ましい。この大きさの幅であれば、チャネル構造２６の完全空乏及び完全反転導電特性が保証される。従って、複数のチャネル・セグメント４０は、相互に縦方向に平行に、そして、平行なローとして伸長しており、平行なローは、空間４６の幅だけ相互に横方向に離間している。
従来技術によるＦＥＴ構造としては、他に、チャネル材料の小さなピラー状の突起を用いているものが知られている。しかし、これらの突起は、図１、図２及び図３に図解されているようなチャネル・セグメントを形成するためのものではないと理解されている。むしろ、これらの突起は、チャネル領域における鋭角を有するコーナーのコーナー導電性を利用する目的で形成されている。従って、これらの突起は、コーナー導通が生じることを防止する好ましくは丸められた頂部（図３）を有している本発明におけるチャネル・セグメント４０とは異なり、正確に正方形（ｓｑｕａｒｅｄ−ｏｆｆ）の部分を有するように形成されていた。好ましくは、以下でＦＥＴ２０の製造方法と共により完全に説明されるように、チャネル・セグメント４０は、当初は、基板の中へのドーパント材料の単一の拡散から形成される。ソース拡散領域２２とソース拡散領域２４とは、典型的には、通常のＣＭＯＳ製造技術によって形成され、チャネル構造２６とゲート構造２８とが形成された後で、ドーパント材料の基板への拡散が生じる。好ましくは、ソース拡散領域２２とソース拡散領域２４とは、チャネル・セグメント４０よりもより重くドーピングがなされる。ドーパント材料の拡散は、チャネル・セグメント４０のソース拡散領域２２とソース拡散領域２４との導電特性を、ＦＥＴのソース、ドレイン及びチャネルの製造と一貫性を有する既知の態様で、基板３０の導電特性から変化させる。
ソース及びドレイン領域とチャネル構造とは、通常のプレーナＦＥＴ製造技術砥用インテリジェント形成することができる。ソース拡散領域２２とソース拡散領域２４とは、ＦＥＴ２０におけるプレーナ特性を保持するが、チャネル領域の当初のプレーナ特性は、以下で論じられる製造方法によって、垂直方向を向いたチャネル・セグメント４０の中に転送される。
好ましくは、各チャネル・セグメント４０の上端部４８は、丸められた端部として、又は、丸められたエッジを有するように形成され、それによって、チャネル・セグメント４０の上部エッジ上に鋭いコーナーが生じないようにしている。理想的には、各チャネル・セグメント４０の上端部４８は、図１、図３、図８、図１８及び図１９に示されているように完全に丸められていることが望ましいが、現実的には、製造技術のために、上端部４８は、平坦であってコーナーが丸められているという構造を有するようになる。これは、僅かに丸められたコーナー９８を有する図１６Ｇに示されたピラー９２と丸められた頂部４８を有する図１９に示されたチャネル・セグメント４０との中間的なものである。
ゲート酸化物の層５０が、図２に示されているように、チャネル・セグメント４０の外部に形成される。ゲート酸化物層５０は、チャネル・セグメント４０をゲート構造２８から分離しており、基本的には通常のＦＥＴと同じ態様で機能する。しかし、本発明によって得られる改善点は、ゲート酸化物層５０の厚さは、従来技術におけるよりもＦＥＴ２０の他の構成要素の形成と関連するより好ましいスケーリング法則によって確立されるということである。通常のプレーナＦＥＴをスケーリングする際のゲート酸化物の厚さを縮小させるための要件とは異なり、ゲート酸化物層５０の厚さは、より緩和された仕様を有する。この理由は、従来技術の場合とは異なり、その厚さは、ＦＥＴの他の構成要素の長さ、幅及び高さの寸法にそれほど強く依存しないからである。ゲート酸化物層５０の所望の厚さにより、ＦＥＴが、通常のスケーリングを用いる際に可能なものよりも高い印加電圧に耐えるのに十分な程の厚さを維持しながら、ショート・チャネル効果を抑制することが可能となる。
丸められた上端部４８（又は、丸められたエッジを有する構成）により、ゲート構造２８から最終駅なＦＥＴ構造２０のバルク構造３０の中へのファウラー・ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル効果を結果的に生じさせる広く知られたコーナー先鋭化（ｓｈａｒｐｅｎｉｎｇ）効果を回避できる。このコーナー先鋭化効果は、ゲート酸化物層５０のブレークダウンとゲート酸化物層５０の保全性の低下との少なくとも一方を生じさせる可能性がある。ゲート酸化物層５０のブレークダウンと保全性の低下とのいずれかによって、ＦＥＴ２０の不完全な故障が生じうる。同様に、チャネル・セグメント４０の間の空間の下端部５２は、ほぼ矩形状であり、従って、チャネル・セグメント４０の垂直方向の伸長に対してほぼ直角の角度で伸長している。チャネル・セグメント４０に対する下端部５２のコーナー位置は、丸められていない場合には、望ましくないファウラー・ノルドハイム・トンネル効果を生じさせる潜在性を提供する。サブトラクティブ法による酸化プロセス（図１７を参照して後で説明される）は、自然に、結果として、空間４６の下端部において丸められたコーナーを生じさせ、それによって、ファウラー・ノルドハイム・トンネル効果が除去される。
丸められた上端部４８及び下端部５２における寄生表面ＦＥＴ効果は、空間４６の下端部５２とチャネル・セグメント４０の上端部４８とにおいて追加的な注入１１０（図１８に示されている）を追加することによって回避することができる。これらの注入（インプラント）は、寄生表面ＦＥＴをオフにし、それによって、ショート・チャネル効果の可能性が最小化され、デュアル・ゲート・チャネルだけが一次的な導電経路となる。
追加的な寄生ＦＥＴ効果は、最も外側のゲート・セグメント９９の回りの周辺部における漏れによって生じる。この周辺部の漏れは、図２３を参照して以下でより詳しく説明されるように、最も外側のゲート・セグメント９９の外部にドーパント・ポケットを追加することによって、減少又は除去することができる。
ゲート・セグメント２８は、複数の個別的な平行方向を向いたゲート・セグメント５６（図３）を含んでおり、このゲート・セグメント５６のそれぞれは、ほぼ矩形状であるが、図２に示されているスロット又は空間４６の結果的な形状にほぼ一致する。その理由は、ゲート・セグメント５６がスロットの中に形成されるからである。ゲート・セグメント５６は、ゲート構造２８の上部ブリッジ・セグメント６０に一体的に接続されている。ゲート・セグメント５６は、ブリッジ・セグメント６０から下向きに伸長し、相互に横方向に離間しており、空間５８によって規則的かつ一様な間隔が画定されている。結果的に、各ゲート・セグメント５６は、従って、空間５８の一様な幅によって隣接するゲート・セグメント５６からは分離されている。
各ゲート・セグメント５６は、それ以外のゲート・セグメント５６のそれぞれとほぼ同じ高さを有する。この高さは、必ずしもそうであるというわけではないが、図１、図５、図６及び図８に示されている寸法４４によって概要が表されているように、ソース拡散領域２２とソース拡散領域２４との深さと同じ垂直方向の寸法を有している。各ゲート・セグメント５６は、また、それ以外のゲート・セグメント５６の長さとほぼ同じ長さを有している。このゲートの長さは、図３ないし図６に示されているように、チャネル・セグメント４０の長さとほぼ等しい。
図５及び図６に図解されているように、ＦＥＴ２０は、シリコン・オン・インシュレータ（絶縁体上のシリコン＝ＳＯＩ）構成の場合のように絶縁層の上には製造されないことが好ましい。そうではなく、ＦＥＴ２０は、バルク基板３０の上に製造することができ、それによって、スナップバック及び寄生トランジスタなど、ＳＯＩ技術に付随する問題をいくつか取り除くことができる。図７には、ＳＯＩ技術を用いた従来技術によるＦＥＴ３００における寄生トランジスタ問題が図解されている。寄生ＮＰＮバイポーラ・トランジスタ３０２を表すトランジスタの記号がＦＥＴ３００の断面図の上に重ねられている。ゲート３０４に加えられた制御電圧がソース３０６からチャネル３０８を介してドレイン３１０までの電子（ｅ−）の流れ（矢印Ｂ）を制御すると、ＦＥＴ３００の適切な動作が生じる。ショート・チャネル・デバイスは、ドレイン３１０及びゲート３０４に近いチャネル３０８の領域において衝突イオン化を生起させる「ホットエレクトロン」を生じさせることがある。衝突イオン化の結果として発生されるホール（ｈ＋）は、浮遊ベース３１２又は下位のシリコンの上の絶縁層を充電するホール電流（矢印Ｃ）を生じさせうる。結果的に、帰線ＮＰＮバイポーラ・トランジスタ３０２が形成され、ＦＥＴ３００を、スナップバックとして知られている現象においてＦＥＴ３００をそれ自体までラッチアップさせる原因となる。ＦＥＴ２０（図１及び図４ないし図６）は絶縁層３１２（図７）を有しないので、チャネル・セグメント４０におけるホット・エレクトロンに起因するどのような衝突イオン化の結果として生じるどのようなホール電流も、ラッチアップやスナップバックという問題を生じさせることなくバルク基板３０の中に流れることになる。
横方向に離間したゲート・セグメント５６は、ＦＥＴ２０の横方向の一方の側から他方の側まで、ゲート構造２８の幅方向のスパンの全体に伸長している（図４）。各ゲート・セグメント５６の幅は、各空間５８の幅よりもかなり大きいのが一般的である。これら複数のゲート・セグメント５６は、相互に平行な縦方向であり、空間５８の幅によって相互に横方向に離間している平行なローとして伸長している。各ゲート・セグメント５６は、ソース拡散領域２２とソース拡散領域２４との間の実質的に全体に伸長している。好ましくは、そして、ＦＥＴ２０の製造方法との関係で以下でより完全に説明されるように、ゲート・セグメント５８とブリッジ・セグメント６０とを含むゲート構造２８の材料は、インサイチュにドープされたポリシリコンであり、これは、単一のプロセス・ステップの間に積層（デポジット）される。しかし、ゲート構造２８は、ほとんどの金属や、特にＣＭＯＳプロセスにおいて用いられるアルミニウム、タングステン、窒化チタンなど、他の材料でもよい。より詳しくは、しかしこれらに限定されることは意図していないが、酸化親和性が低い高融点（ｒｅｆｒａｃｔｏｒｙ）金属（周期表の５群ないし１０群）とその合金とが好ましい。これには、タングステン、タンタル、窒化チタン、窒化タンタル、プラチナなどが含まれる。これらの金属は、すべてが、アルミニウムで被覆されたＴｉＮなどの複合構造として用いることもできる。
ゲート構造２８は、このようにして、通常のＣＭＯＳ型ＦＥＴの背負う像技術を用いて形成することができる。特に、金属は、多数の技術を用いて積層することができる。例えば、これらには限定されず単なる例示であるが、金属有機化学蒸着法（ＭＯＣＶＤ）又は物理的蒸着法（ＰＶＤ）や、関係するスパッタリング又は化学的蒸着法（ＣＶＤ）技術が用いられる。ゲート・セグメント５６のアスペクト比が大きい（およそ、３：１よりも大きい）場合には、ＭＯＣＶＤ技術が好ましい。その理由は、アスペクト比が高いトレンチ状構造に対して、最良のトレンチ充填特性を生じるからである。ゲート材料は、インサイチュにドープされたポリシリコンに対するものと同じ一連のステップで積層される。更に、金属ゲート材料は、標準的なフォトリソグラフィ技術を用いてパターニングし、ウェット又はドライのいずれかの技術を用いてエッチングすることができる。エッチングの技術には、フッ素又は塩素ベースのドライ・エッチング、水酸化アンモニア／過酸化水素によるウェット・ケミカル・エッチングなどが含まれる。選択性をゲート酸化物に対して最適化できるという点で、ドライ・エッチング技術の方が好ましい。
ゲート構造２８のゲート・セグメント５６は、図１、図４及び図８に示されているように、チャネル構造２６のチャネル・セグメント４０に対して相互に組み合わされた（インターデジタルな）態様で位置決めされる。チャネル・セグメント４０とチャネル構造２６のゲート酸化物層５０との幅は、ゲート構造２８のゲート・セグメント５６の間の空間５８内部に適合する。同様にして、ゲート・セグメント５６は、チャネル・セグメント４０の間の空間４６の内部に適合する。更に、各チャネル・セグメント４０の丸められた上端部４８は、ゲート・セグメント５６の間の各空間５８の上端部における丸められた端部６２の内部に適合する。更に、各ゲート・セグメント５６のほぼ矩形状の下端部６４は、チャネル・セグメント４０の間の空間４６のほぼ矩形状の下端部５２の内部に適合する。
ゲート酸化物層５０は、チャネル・セグメント４０とゲート・セグメント５６との間を結合し、その間で連続的に伸長し、チャネル・セグメント４０の丸められた上端部４８と空間４６の矩形状の下端部５２とを含む。相互に組み合わせられたチャネル・セグメント４０とゲート・セグメント５６とは、以下で説明されるように、通常の信頼性の高いＣＭＯＳ技術を用いてチャネル・セグメント４０とゲート・セグメント５６とを製造する自己アライメント型の態様の結果として、ゲート酸化物層５０の対向する両側を結合しそれらに接触する。
各チャネル・セグメント４０の横方向のそれぞれの側における１つのゲート・セグメント５６の相互に組み合わされた位置が、デュアル電極ゲート構造２８を形成する。ゲート構造２８に加えられたゲート制御電圧は、ゲート・セグメント５６に存在し、これらの電圧によって、チャネル・セグメント４０の両側に電界効果が生じ、これが、ＦＥＴ２０の導電特性に影響する。チャネル・セグメント４０は幅が十分に狭いために、一般的に用いられているレベルのゲート制御電圧は、各チャネル・セグメント４０において完全空乏又は完全反転導電特性を達成することができ、これによって、導電特性が改善される。
ゲート構造２８のデュアル電極という性質のために、ショート・チャネル効果による悪影響は、回避されるか、又は、著しく縮小され、これによって、ＦＥＴ２０を比較的小さなアスペクト比で製造することが可能になる。ソース及びドレイン領域２２及び２４の深さは、ＦＥＴのアスペクト比によって制約を受けずに、ブレークダウン特性が改善されるように確立することが可能である。ＦＥＴ２０は、後で図９ないし図２１との関係で説明されるように、既知の通常のＣＭＯＳ技術を用いて構築することができる。
ＦＥＴ２０（図１）の製造プロセスは、Ｐ型のドーピング濃度を有するバルク・ウエハなどの通常のウエハを用いて開始される。コストはより高いのであるが、本発明では、エピタキシャル・ウエハを用いても製造を開始することもできる。ドープされたウエハは基板３０を形成し、その様子は、図９に示されている。次に、薄いサポート酸化物層７０が、熱成長され、基板３０の頂部表面４２上に通常の態様で積層される。その後で、窒化シリコンの層７２が、サポート酸化物層７０の頂部表面上で成長される又は積層される。窒化シリコン層７２は、従来の態様で成長又は積層される。サポート酸化物層７０と窒化シリコン層７２とを作成するのは、ほとんどすべてのＣＭＯＳプロセスの典型的なプロセス・シーケンスである。
次に、Ｐウェル７４が、層７０及び７２を通過して基板３０に注入される。Ｐウェル７４の注入は、注入された基板の高エネルギ・ビームを用いて、通常の態様で達成される。注入されたＰウェル７４のドーピング濃度は、チャネル・セグメント４０となるものに対するキャリアの所望の濃度が得られるように選択される（図１）。Ｐウェル７４は、製造プロセスにおけるこの比較的早い段階において注入され、フィールド酸化プロセスを利用して、Ｐウェルのプロファイルを平滑化する。完全空乏ＣＭＯＳ型ＦＥＴでは、チャネル・セグメント４０（図１ないし図４）の一様なドーピング濃度が望まれる。ＩＣ（図示せず）の他のＣＭＯＳデバイスに対するＮウェルが、この時点で、基板３０において形成される。
窒化シリコン層７２は、次に、シリコン分離プロセスの通常のローカルな酸化（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ＝ＬＯＣＯＳ）の一部として実行される。窒化シリコン層７２が、図１０に示されているように、通常のフォトレジストの塗布、フォトリソグラフィによる露光及びエッチング技術を用いてパターニングされる。窒化シリコン層７２は、エッチングによって取り除かれ、窒化シリコン層７２の残存するセグメント７６以外のすべての位置で酸化物層７０をサポートする。一般に、窒化シリコンの残存するセグメント７６の形状が、ＦＥＴ２０が形成される基板３０における領域を画定する。セグメント７６は、また、ＬＯＣＯＳプロセスにおけるフィールド酸化物の境界を画定するのにも用いられる。このようにして、この境界は、ＦＥＴ２０の能動領域が存在する場所の輪郭を定めている。基板３０上の他の能動領域のウェルは、ＬＯＣＯＳフィールド酸化プロセスを受けるため、これらの能動領域とウェルとに対するフィールド絶縁（分離）を製造プロセスのこの段階で実行することが必要となりうる。ＬＯＣＯＳ絶縁プロセスが好ましいが、浅いトレンチ絶縁プロセスなど、それ以外の絶縁プロセスを用いて、プロセスの流れを適切に変更することもできる。
次に、図１１に示されているように、フィールド絶縁プロセスによって、サポート酸化物層７０を、窒化シリコン・セグメント７６の外部において、それよりも相当に厚いフィールド酸化物層７８に成長させる。サポート酸化物層７０（図１０）から比較的厚いフィールド酸化物層７８を成長させることによって、このより厚いフィールド酸化物層７８は、窒化シリコン・セグメント７６の周辺エッジの下側に浸食することになる。窒化シリコン・セグメント７６の周辺エッジは、これによって、図１１に示されているように、若干持ち上げられる。
次に、窒化シリコンのセグメント７６は、図１２に示されているように、好ましくは、熱いリン酸バスの中でストリップすなわち除去される。第１のサポート酸化物層７０（図１１）も、同じプロセスを用いて除去すなわちストリップされる。その後で、埋め込み型の層インプラント（注入）８０が、特に、基板がバルク基板である場合には、形成されうる。
埋め込み型層インプラント８０は、所望の核種（ｓｐｅｃｉｅｓ）を高エネルギ・ビームを用いて基板３０の中に持ち込むことによって、Ｐ＋材料を用いた通常の態様で形成される。インプラント８０は、Ｐウェル７４の深さの下側のフィールド酸化物層７８によって被覆されていない領域に伸長し、埋め込み型の層インプラント８０の深さは、フィールド酸化物層７８がイオン注入ビームのエネルギを減少させた領域よりもいくぶん深い位置に及ぶ。この埋め込み型層インプラント８０は、基板３０とＰウェル７４との間の境界になる。また、埋め込み型層インプラント８０は、バルク基板３０が用いられる場合にはラッチアップ免疫性を改善するのにも用いられる。エピタキシャル基板が製造プロセスにおいて用いられる場合には、埋め込み型層インプラントは、同じレベルのラッチアップ免疫性を達成するのに必要ない。一般に、他のタイプの技術を用いて、チャネル・セグメント４０を作成すべき比較的深く一様にドープされたウェル領域を依然として作成しながら、何らかの絶縁、静電放電及びラッチアップの仕様を作成することができる（図１ないし図４）。
埋め込み型の層８０を注入するステップの後で、インプラント８０は、アニーリングされる。このアニーリングのステップは、中性的な周囲気体の混合物において、通常のＣＭＯＳの態様で実行される。アニーリングのステップにより、埋め混み型の層インプラント８０を注入することによって生じる損傷の一部が除去される。
次に、多数の通常の洗浄及び犠牲酸化ステップの後で、酸化物のサポート層８２が、図１３に示されているように、Ｐウェル７４の上側の露出された表面上に形成される。サポート酸化物層８２は、フィールド酸化物層７８のセグメントの間であって、ＦＥＴのゲート及びチャネル構造がＰウェル７４の内部及びその上に形成されるべきＰウェル７４の上側表面の上に、伸長する。その後で、窒化シリコンの層８４が、サポート酸化物層８２の上と、フィールド酸化物層７８の上側の露出された表面の上に形成される。サポート酸化物層８２と窒化シリコン層８４との形成は、材料の成長や積層など、通常の技術によって達成される。
次に、図１４から理解されるように、フォトレジストの比較的厚い層８６が、窒化シリコン層８４の上側表面の全体にわたって適用される。フォトレジスト層８６は、通常のＣＭＯＳ製造技術によって積層される。そして、このフォトレジスト層８６は、マスク（図示せず）を用いて、写真技術を用いてパターニングされる。フォトレジスト層８６には、露光及び現像がなされ、窒化シリコン層８４の上にフォトレジストの一連の比較的背の高いコラム８８が残る。現像されたフォトレジストの比較的背の高いコラム８８は、ＦＥＴのチャネル構造２６（図１及び図３）が形成されるべき領域の長さに伸長する。コラム８８は、チャネル・セグメント４０を形成するためのマスクとして用いられ、従って、コラム８８は、チャネル・セグメント４０が形成される位置とほぼ平行に伸長するように位置決めされる。
現像されたフォトレジスト・コラム８８の横方向の幅は、通常のフォトリソグラフィ技術を用いて、可能な限り小さくすることが好ましい。本発明の時点では、世界的に、約０．２５マイクロメートル（μｍ又はミクロン）のライン幅の大規模製造が一般的になりつつある。しかし、以下の議論から理解しうるように、チャネル・セグメント４０は、完全空乏及び完全反転導電特性を得るためには、それよりもかなり狭い幅を有していなければならない。しかし、ＦＥＴの製造に関する本発明による方法では、通常のフォトリソグラフィ的なパターニング技術を、完全空乏及び完全反転導電性が可能である幅のチャネル・セグメントを確立するには幅が広すぎる現像済みのフォトレジストのマスキング用コラムを作成する際に用いることが可能になり、同時に、完全空乏及び完全反転パフォーマンスが可能なチャネル・セグメントを達成できる。
次に、通常の反応性イオン・エッチング・プロセスが、図１５から理解され得るように、現像されたフォトレジスト・コラム８８をマスクとして用いて、適用される。現像されたフォトレジストのコラム（図１４）が依然として残っている状態で、第１の反応性イオン・エッチング・ステップが、窒化シリコン層８４を下方向へサポート酸化物層８２まで浸食する。次に、第２の反応性イオン・エッチング・ステップにより、サポート酸化物層８２が浸食され通過される。そして、第３の反応性イオン・エッチング・ステップが、Ｐウェル７４のシリコンを浸食して、Ｐウェル７４にスロット又はトレンチ９０を形成する。トレンチ９０は、Ｐウェル７４からの材料のピラー９２を画定し分離する。３回の反応性イオン・エッチング・ステップは、３つの別個のエッチング・ツールを用いて実行することができ、又は、これらの反応性イオン・エッチング・ステップは、アプライド・マテリアルズ（Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ）社の５０００シリーズなど、１つのマルチ・チャンバ・エッチング・ツールにおいて、実行することもできる。この場合には、反応性イオン・エッチングの各ステップは、その特定のステップに向けられた別個のチャンバにおいて実行される。ツールや方法については、他の組合せを用いても、図１５に図解されている複数のエッチング・ステップを実行することができる。
現像されたフォトレジストのコラム８８は、３回の反応性イオン・エッチングが図１５に示されているように達成されても、同じ位置に残っていることがある。しかし、状況によっては、フォトレジスト・コラム８８とフォトレジストの残存層８６（図１４）は、サポート酸化物層８２とＰウェル７４の材料とがエッチングされる前に除去されることもある。いずれにしても、フォトレジスト層８６とコラム８８とは、図１５に示した３回のエッチング・シーケンスの間に、又は、その終了した後で、最終的に除去される。サポート酸化物８２及び窒化シリコン８４それぞれのキャップ・セグメント９４及び９６は、反応性イオン・エッチングが３回終了した後でも、ピラー９２の上に残っている。
反応性イオン・エッチングの３回のステップ・シーケンスの更なる詳細は、単一のピラー９２の形成との関係で、図１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ、１６Ｅ及び１６Ｇに図解されている。更に、これらの図には、ピラー９２の若干丸められた上端部９８（図１６Ｇ）を作成する技術が図解されている。
フォトレジスト層８６（図１４）から形成された完全に現像されたコラム８８（長さは途中が省略されている）が図１６Ａに示されている。破線１００は、現像されたフォトレジスト・コラム８８の幅を図解しているが、これは、通常のフォトリソグラフィによるパターニング技術の結果として得られるものである。第１の反応性イオン・エッチングは、図１６Ｂに完了した様子が示されており、窒化シリコン層８４がサポート酸化物層８２に至るまで浸食されている。窒化シリコン層８４は、また、窒化シリコン・キャップ９６の中に形成されている（図１５）。第２の反応性イオン・エッチング・ステップは、図１６Ｃに完了した様子が示されている。ここでは、サポート酸化物層８２が浸食されて、サポート酸化物キャップ９４が形成されている（図１５）。図１６Ｂ及び図１６Ｃに示されているように、現像されたフォトレジスト・コラム８８の幅と、窒化シリコン・キャップ９６とサポート酸化物キャップ９４との幅は、ほぼ同じであり、現像されたフォトレジスト・コラム８８の元の幅を定義している基準線１００の間の距離におおよそ等しい。
図１６Ｄに示されているように、現像されたフォトレジスト・コラム８８の幅は浸食され、それによって、製造プロセスのこの段階でのコラム８８の幅は、基準線１００によって示されている現像されたフォトレジスト・コラムの元の幅よりもいくぶん狭くなっている。フォトレジスト・コラム８８の浸食は、エッチングの際に化学物質が変化することの結果として生じる。その結果、コラム８８の幅は、窒化シリコン・キャップ９６の外側の水平方向のエッジからいくらか内向きに設定されている。
次に、図１６Ｅに示されているように、エッチングの化学物質が更に変化することの結果として、窒化シリコン・キャップ９６とサポート酸化物キャップ９４との外側エッジの横方向の内向きの浸食が生じる。キャップ９４及び９６の横方向の内向きの浸食は、基準線１００と比較することによって明らかとなる。キャップ９４及び９６は、ピラー９２よりも大きく横方向に内向きに浸食される。図１６Ｅに図解されているように、エッチングの化学物質の変化は、ピラー９２の上側の横方向の外側コーナーに影響しない。その理由は、これらのコーナーは、実質的に正方形であって、基準線１００とおおよそ同じ幅に維持されるからである。エッチングの化学物質を更に調整し、反応性イオン・エッチングを更に継続すると、図１６Ｆに示されているように、トレンチ９０（図１５）をその所望の深さまで浸食することによってピラー９２の形成を同時に完了しながら、ピラー９２の上部外側のコーナーが丸くなるのである。
図１６Ｄ、１６Ｅ及び１６Ｆに図解されている浸食化学物質のシーケンスは、これらの図によって示されているエッチング製造プロセスにおける適切なステップにおいてアッシング（ａｓｈｉｎｇ）タイプの化学物質を用いることによって達成される。類似の技術は、浅いトレンチ絶縁構造を形成する際に用いられる。そこでは、類似するコーナー効果が漏れを生じさせる。このようなプロセス・ステップは、上述したＡＭＥ５０００などのマルチ・チャンバ・エッチング・システムを用いることにより、用意に実現できる。
現像されたフォトレジスト・コラム８８は、次に、通常のＣＭＯＳ製造技術を用いることによって、窒化シリコン・キャップ９６の頂部から取り除かれる。窒化シリコン・キャップ９６とサポート酸化物キャップ９４は、図１６Ｇに示されているように、元の場所に残されている。
明らかなように、ピラー９２の幅は、通常のフォトリソグラフィ・パターニング技術を用いて作成されるフォトレジストの現像されたコラム８８の幅によって決まる。ピラー９２の幅は、しかし、チャネル・セグメント４０における完全空乏及び完全反転導電性をサポートするには、広すぎる。本発明による製造法の重要な側面は、ピラー９２の幅をチャネル・セグメント４０のより狭い幅まで縮小し、完全空乏及び完全反転導電性をサポートすることである。幅を狭くしたり薄くしたりすることの結果として完全空乏又は完全反転のチャネルの振る舞いを達成するのに十分に狭いチャネルが生じない場合でも、このプロセスは、結果的に、チャネルの振る舞いについてより大きな制御を生じさせ、それによって、サイズがより小さなＦＥＴをショート・チャネル効果の悪影響が生じる前に製造することが可能になる。
図１７に示されているサブトラクティブ法による酸化プロセスは、ピラー９２の幅をチャネル・セグメント（図１ないし図３）まで狭くするのに用いられる。このサブトラクティブ法による酸化プロセスは、好ましくは、サポート酸化物層８２と窒化シリコン層８４（図１６Ｇ）とのキャップ９４及び９６を同じ位置に維持しながら、ピラー９２を画定しているＰウェル材料７４を熱的に酸化するステップを含む。この酸化プロセスは、ピラー９２の材料をその垂直方向の外側表面から横方向に内向きに消費して、図１７に示されているように、ピラー９２の外側に酸化物層１０２を作成する。また、サブトラクティブ法による酸化は、トレンチ９０の矩形の下端部１０４におけるＰウェル材料と、ピラー９２の上端部における丸められたコーナー９８（図１６Ｇ）とを消費する。ピラー９２の外側層１０２を酸化して酸化物層１０２にすることは、好ましくは、ウェット若しくはドライに、又は、例えば、ドライ・ウェット・ドライという手順でのウェット及びドライな酸化ステップの組合せによって、熱的に達成される。
図１７に図解された酸化ステップの後で、酸化物層１０２は、ウェット又はベーパ・エッチング（ｖａｐｏｒ  ｅｔｃｈ）技術を用いて、好ましくはフッ化水素酸のウェット・バスの中で、等方的に除去され、結果的に、図１８に示されているチャネル・セグメント４０が得られる。酸化物層１０２を除去することの結果として、ピラー９２の幅を、チャネル・セグメント４０の所望の幅まで狭くすることができる。ピラー９２の最終的な幅は、ピラー９２の当初の幅（基準ライン１００によって表されている）から酸化物層１０２の厚さの２倍を減算した値となり、酸化物層１０２の厚さは、図１７に示されている基準寸法１０６によって表されている。チャネル・セグメント４０の最終的な幅についての寄生的な制御は、走査電子顕微鏡を用いた当初のエッチングの後でピラー９２の幅を測定することによって間接的に実行される。消費的な酸化物層１０２の厚さは、この後で、エリプソメトリ（ｅｌｉｐｓｏｍｅｔｒｙ）などの通常のＣＭＯＳ製造技術を用いて制御される。消費的な酸化物層１０２の厚さ１０６は、通常の製造環境において数オングストローム（Å）以内まで測定及び制御することができる。
トレンチ９０の下端部１０４から酸化物層１０２を除去することは、下端部１０４に沿った酸化物層１０２の厚さだけトレンチを更に深くするという効果を有する。しかし、ピラー９２の上端部は、長さにおいて縮小されるということはない。その理由は、サポート酸化物と窒化シリコン・キャップ９４及び９６それぞれが、ピラー９２の上端部における消費的（ｃｏｎｓｕｍｐｔｉｖｅ）な酸化物層１０２の成長を防止するからである。サポート酸化物キャップ９４の下側のピラー９２の外側の丸められた上端部９８（図１６Ｇ）における酸化物層の成長は、キャップ９４及び９６の横方向の外側エッジを上向きに押し上げる傾向を有する。その理由は、これらの位置１０８における酸化物層１０２の成長が大きいからである。
ピラー９２の位置１０８における酸化物層１０２の比較的大きな成長は、結果的なチャネル・セグメント４０上のほぼ丸められた上端部４８の作成を促す。理想的には、丸められた上端部４８は、図３及び図１９に示されているように完全に丸くなりうるのであろうが、現実には、図１７に示されているように、丸められた上端部４８は、丸められたコーナーと、むしろ平坦な頂部とを有している。酸化物層１０２によって位置１０８におけるピラーがより多く消費されることの結果として、ピラー９２を有する酸化物層１０２の内側のインターフェース表面においては、丸められた端部４８（図３及び図１９）の曲率半径がより大きくなる。酸化物層１０２がいったん除去されると、丸められた上端部４８が形成される。位置１０８における酸化が強化されることによって、サポート酸化物と窒化シリコン・キャップ９４及び９６とを押し上げる傾向を有する。位置１０８における酸化が強化されることでは、広く知られた「鳥のくちばし」状の鋭いエッジが各ピラー９２の上部コーナーに形成されるということはない。先に丸められていたコーナー９８（図１６Ｇ）は、図１７に示されているように、酸化物層１０２の成長によって更に丸められ、そのような鋭いエッジを回避する。鋭いエッジを防止することによって、ゲートからチャネル・セグメント４０、酸化物ブレークダウン及びゲート酸化物の保全性の低下に至るファウラー・ノルドハイム型のトンネル効果が回避される。
次に、窒化シリコン・キャップ９６とサポート酸化物層９４とが除去される。この除去は、フッ化水素酸が後に続く熱いリン酸のウェット・バスにおいてなされる。結果的に得られる構成は、チャネル・セグメント４０（図１及び図３）である。ピラー９２は、幅が狭くされ、チャネル・セグメント４０（図１及び図３）に形成され、同時に、トレンチ９０（図１５）の幅は広くされ、チャネル・セグメント４０の間には空間４６（図２及び図３）になる。キャップ９４及び９６を除去した後では、様々な通常の洗浄ステップ及びアニーリング・ステップが実行されて、チャネル・セグメント４０が処理される。
チャネル・セグメントの製造の結果として、寄生表面ＦＥＴ又はシングル・ゲートＦＥＴが、チャネル・セグメント４０の丸められた上端部と、チャネル・セグメント４０の間の空間の下端部１０４に沿ったＰウェル７４において、生じる。このような寄生表面ＦＥＴは、キャパシタンスの増加に寄与し、ＦＥＴのショート・チャネル特性を潜在的に劣化させる可能性がある。これらの寄生表面ＦＥＴは、ただ１つのゲートしか有していないので、そのスレショルド電圧は、より短いチャネル長では、デュアル・ゲートＦＥＴ２０のスレショルド電圧よりも著しく小さく、それによって、ＦＥＴ２０の所望のスレショルド電圧よりも下の電圧レベルおけるショート・チャネル効果のために、ソースとドレインとの間に短絡が生じる可能性がある。
この性質の寄生表面ＦＥＴは、チャネル・セグメント４０の上端部の上と空間４６の下端部１０４とにおける材料の注入層１１０によって取り除くすることができる（図１８）。この注入層１１０は、これらの寄生表面ＦＥＴに対するスレショルド電圧をデュアル・ゲートＦＥＴ２０に対するスレショルド電圧よりも高い値まで上昇させ、それによって、寄生表面ＦＥＴをオフにし、完全空乏又は完全反転の態様で導通することができるチャネル・セグメント４０だけを残存させることになる。層１１０の中に注入された核種（ｓｐｅｃｉｅｓ）は、Ｐウェル７４を伴うホウ素である。本発明によるＰチャネルＦＥＴ構造が構築される場合には、層１１０の中に注入される核種は、ヒ素又はリンである。
次に、図１９に示されているように、ゲート酸化物層５０が、チャネル・セグメント４０の外部表面の上とチャネル・セグメント４０の間の空間４６の矩形状の下端部の上とに形成される。ゲート酸化物層５０は、所望のピラーの厚さ及び深さを達成するのに必要な深さに形成される。本発明によるＦＥＴ構造の所望のパフォーマンス仕様は、通常のプレーナＦＥＴ構造と比較して、より緩和されたスケーリング規則に従う。このより緩和されたスケーリング規則の結果として、ドレイン電圧電位（Ｖｄｄ）を低下させる必要性が小さくなる。
図２０には、図１９に示されている処理ステップが完了した後でＦＥＴ構造全体の製造段階が示されている。図２０に図解されている製造段階は、ゲート構造２８が形成される前に存在する。
ゲート構造２８を製造するには、図２１に示されているように、ポリシリコンなどのゲート材料１１２が、ゲート材料がチャネル・セグメント４０の間の空間に充填されるように、ウエハの全体に積層される。空間４６内に形成されたゲート材料１１２は、ゲート・セグメント５６になり、これはゲート酸化物５０に結合する（図２、図３及び図１９）。ゲート材料１１２は、チャネル・セグメントに対して自己アライメント型の態様で積層され、それによって、ゲート・セグメント５６は、ゲート酸化物層５０（図１９）と、チャネル・セグメント４０の形状とに一致する。この場合に、空間４６（図１９）の丸められた上端部４８と、下端部とが含まれる。
ゲート材料１１２の積層は、ブリッジ・セグメント６０もまた形成され、ゲート・セグメント１１２がフィールド酸化物層７８の上に層において伸長するまで継続する。ゲート・セグメント５６は、この単一ステップの形成の結果としてブリッジ・セグメント６０と一体的に接続され、ブリッジ・セグメント６０は、ゲート・コンタクト３６を含む層に一体的に接続されている。ゲート構造２８を形成している材料１１２は、好ましくは、インサイチュにドープされたポリシリコンで形成されている。次に、ゲート構造は、フォトリソグラフィ的にパターニング及びエッチングされて、ブリッジ・セグメント６０の所望の形状とゲート・コンタクト３６とが作成される（図１、図３及び図２１）。
スペーサの形成などポスト・ゲート処理を含めて図２１に図解されている構造が完成すると、ソース拡散領域２２とソース拡散領域２４（図１及び図４）とが、通常のプレーナＣＭＯＳ処理技術を用いて形成される。次に、ソース及びドレイン・コンタクト３２及び３４は、ソース拡散領域２２とソース拡散領域２４との上にそれぞれ形成される。このようにして、ＦＥＴ２０の基本構造が完成する。ＦＥＴ２０がその一部分であるところのＩＣに関連する更なる処理は、通常の態様で完成される。
本発明によるＦＥＴ２０は、ほぼ対象であり、従って、本質的に双方向的である。このように、既に述べた従来技術による包囲ゲート型のデバイスとは異なり、ＦＥＴ２０は、ＣＭＯＳスイッチ又はパスゲートを作ることができるという効果を有している。
本発明によるＦＥＴ２０の、ゲート材料５６によって包囲されているそれぞれの個別的なチャネル・セグメント４０は、図２２に示されている従来技術によるデルタ構成のＦＥＴ２００と表面的に幾分類似しているが、実際は、著しく異なっている。ＦＥＴ２００は、ゲート２０４によって包囲されているチャネル領域２０２を有している。酸化物層２０６は、チャネル領域２０２とゲート２０４とを分離している。フィールド酸化物の手順によって、酸化物が、チャネル領域２０２の下側の酸化物領域２０８に追加されている。フィールド酸化物は、ゲート２０４の底部の周囲に追加され、ゲート２０４の底部が外側に若干うつむくようにさせる。このことの自然な結論は、チャネル領域２０２が、下側のシリコン２１０から効果的に「ピンチ・オフ」されることである。
従来技術によるデルタ構成のＦＥＴ２００と比較した本発明によるＦＥＴ２０の重要な差異に注意すべきである。ＦＥＴ２０は、単一のチャネル領域２０２ではなく、チャネル・セグメント４０のアレイを有しており、それによって、ＦＥＴ２０は、ＦＥＴ２０の動作特性を著しく変更することなく、このアレイを伸長する又は短縮することによって、より大きな又はより小さな電流容量に対してスケーリングことが可能になる。チャネル・セグメント４０は、それぞれを、チャネル領域２０２よりもかなり薄くして、ゲート電界によって、チャネル長がより短い場合にチャネル・セグメント４０を通過する導電性をより大きく制御することが可能になる。結果的に得られるより短いチャネル長によって、ＦＥＴ２０では、ＦＥＴ２００の場合よりも、縦方向の寸法をより小さくすることができる。チャネル・セグメント４０は、高さにおいて、チャネル領域２０２よりもかなり小さくなり、それによって、チャネル・セグメント４０を構築するプロセスは、チャネル領域２０２を形成するプロセスよりも、時間もそれほどには必要でなく、それほど複雑ではなくなる。更に、チャネル・セグメント４０はチャネル２０２よりも高さがかなり小さくなるので、ＦＥＴ２０は、実際には、全体としてプレーナ構成を有しており、このためには、ＦＥＴ２００の背の高い壁構成よりも全体的な製造プロセスが必要となる。ＦＥＴ２０のチャネル・セグメント４０は、下側のシリコンから意図的にピンチオフされることはなく、それによって、ＦＥＴ２００に対しては問題となりうるスナップバック又は寄生トランジスタは、ＦＥＴ２０においては生じない。
周辺の漏れを防止する別のＦＥＴ構造２１４が、図２３に示されている。周辺の漏れは、チャネル構造の外部の周囲のソースとドレインとの間の導通を可能にしてしまう望ましくない寄生ＦＥＴ条件である。ドーパントのポケット２１２は、ソースからドレインまでのＦＥＴ構造２１４の長さ全体に沿った最も外側のゲート・セグメント９９に隣接して、配置されている。ドーパント・ポケット２１２は、最も外側のゲート・セグメント９９に隣接するＦＥＴ構造２１４の２つの側だけを被覆することができ、ソース、ドレイン並びにゲート及びチャネルを含むＦＥＴ構造２１４を完全に包囲している。ＮチャネルＦＥＴに対する電流バリアを提供するには、ポケット２１４のドーパントは、ホウ素などのｐ型でなければならず、ＰチャネルＦＥＴに対しては、ドーパントは、ヒ素やリンなど、ｎ型でなければならない。ドーパント・ポケット２１２は、ドープされずに放置されるべき領域がフォトレジスト・マスク材料によって被覆される中間的なイオン注入プロセス・ステップにおいて形成されうる。あるいは、ドーパント・ポケット２１２は、窒化シリコン（ＳｉＮ４）層８４（図１３）がチャネル領域を依然としてオーバーレイしこの領域を効果的にマスクすると同時にフォトレジスト・マスク材料がドープされずに放置されている他の領域を被覆するプロセス・ステップにおいて形成されることもありうる。また、周辺の漏れは、実際のゲートとしては機能しないがその領域における電流を防止するスレショルド電圧よりも十分に低い一定の低電圧に、好ましくは、当該ＩＣにおいて用いられる最低の電位に保持される「ダミー・ゲート」として最も外側のゲート・セグメント９９を提供することによって、減少又は除去することができる。ダミー・ゲートは、ドーパント・ポケットと共に用いることにより、周辺の漏れの防止を最適化することができる。
以上の詳細な説明から明らかなように、通常のＣＭＯＳ製造プロセスを用いることによって、ＦＥＴのアスペクト比を縮小することが達成される。垂直方向に向けられたチャネル・セグメントは、通常のＣＭＯＳステップを用いて作成され、このチャネル・セグメントの結果的な幅は、現在の通常のフォトリソグラフィによるパターニング技術を用いながら、完全空乏及び完全反転パフォーマンスを達成するのに十分に狭い幅まで縮小することができる。垂直方向に向けられたチャネル構造を作成するには、通常のＣＭＯＳ型ＦＥＴの製造において一般的に用いられるステップに加えて、サブトラクティブ法による酸化という追加的なステップが、ただ１つ要求されるだけである。ゲート酸化物の厚さと、結果的に得られるパフォーマンスの信頼性及び耐用年数とは、ＦＥＴの電源電圧レベルの低下にそれほどの感度を有していない。
このデュアル・ゲート構造は、通常の自己アライメント型ＣＭＯＳ材料積層技術を用いて形成される。本発明によるＦＥＴ構造は、バルク基板上に製造することができ、それによって、ピタキシャル又はＳＯＩ基板処理に付随する追加的なコストを回避することができる。必要となる全体の処理ステップは、ＳＯＩ技術によってデュアル・ゲートＦＥＴを形成することに付随する追加的な複雑性を含んでいない。このデュアル・ゲート及びチャネル構造の構成は、ＳＯＩ構造に一般的な寄生及びスナップバック問題を回避することができる。
完全空乏及び完全反転導電性特性は、ＦＥＴのサイズが小さくなったにもかかわらず、より高いＶｄｄにおけるショート・チャネル効果の著しい悪影響を受けずに達成することができる。完全空乏及び完全反転導電特性は、特別のＳＯＩ製造、エピタキシャル基板又はＦＥＴ構造の内部の諸構造のエピタキシャル成長を必要とすることなく、バルク基板から得ることができる。チャネル長がより短いにもかかわらず、ソース・ドレイン・ブレークダウン電圧特性を改善することができる。この理由は、ソース及びドレイン領域を、通常のＣＭＯＳスケーリング理論から要求されるよりも深い位置まで注入することができるからである。
より高い電源電圧に対する耐性、すなわち、それに耐える能力が向上するのであるが、この理由は、アスペクト比がより小さなＦＥＴを達成しながらゲート酸化物の厚さを増加させることができるからである。デュアル・ゲート構造は、電流とソース・ドレイン接合とに関して、ホットエレクトロン衝突に対してより大きな免疫性を有しており、これによって、ＦＥＴの耐用年数を長くすることができる。
一般的に、本発明によるＦＥＴ構造は、サイズを減少させながら、デュアル・ゲートＳＯＩ型ＦＥＴ構造を形成するのに必要な複雑で特別な技術ではなく、信頼できる現代のＣＭＯＳ製造技術を用いて、信頼性が高く、経済的で、大規模な商業ベースで製造することができる。本発明が完全に理解されれば、多くの改善点や効果が明らかになるはずである。
以上で、本発明の好適実施例とその改良とを、特定的に説明した。ここでの説明は、好適な例を用いて行っている。本発明の範囲は、冒頭の特許請求の範囲によって画定され、以上で与えた好適実施例の詳細な説明によって不必要に限定されるべきではない。
【図面の簡単な説明】
【図１】本発明を組み入れたＦＥＴ構造の全体図であり、集積回路の基板において、その一部を明瞭な図解のために取り除いた態様で示されている。
【図２】図１に示されたＦＥＴ構造のチャネル構造の拡大された全体図である。
【図３】図１に示されたＦＥＴ構造の相互に噛み合わされた（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ）ゲート構造及びチャネル構造の拡大及び分解された全体図である。
【図４】図１に示されたＦＥＴ構造の上からの平面図であり、寸法が縮小され、ゲート及びチャネル構造を明瞭に図解するために部分的に取り除かれて示されている。
【図５】図４に示されたライン５−５の平面において実質的に切り取られた断面図である。
【図６】図４に示されたライン６−６の平面において実質的に切り取られた断面図である。
【図７】従来技術によるＳＯＩ型のＦＥＴの断面図であり、トランジスタの回路図を重ね合わせて示している。
【図８】図４に示されたライン８−８の平面において実質的に切り取られた断面図である。
【図９】図４に示されたライン８−８の平面に沿って実質的に切り取られた断面図であり、図１ないし図８及び図８に示されたＦＥＴ構造を製造する際に関係するステップのシーケンスを図解している。
【図１０】図４に示されたライン８−８の平面に沿って実質的に切り取られた断面図であり、図１ないし図８及び図８に示されたＦＥＴ構造を製造する際に関係するステップのシーケンスを図解している。
【図１１】図４に示されたライン８−８の平面に沿って実質的に切り取られた断面図であり、図１ないし図８及び図８に示されたＦＥＴ構造を製造する際に関係するステップのシーケンスを図解している。
【図１２】図４に示されたライン８−８の平面に沿って実質的に切り取られた断面図であり、図１ないし図８及び図８に示されたＦＥＴ構造を製造する際に関係するステップのシーケンスを図解している。
【図１３】図４に示されたライン８−８の平面に沿って実質的に切り取られた断面図であり、図１ないし図８及び図８に示されたＦＥＴ構造を製造する際に関係するステップのシーケンスを図解している。
【図１４】図４に示されたライン８−８の平面に沿って実質的に切り取られた断面図であり、図１ないし図８及び図８に示されたＦＥＴ構造を製造する際に関係するステップのシーケンスを図解している。
【図１５】図４に示されたライン８−８の平面に沿って実質的に切り取られた断面図であり、図１ないし図８及び図８に示されたＦＥＴ構造を製造する際に関係するステップのシーケンスを図解している。
【図１６】図１６Ａないし図１６Ｇから構成されており、図１５に示されたチャネル・セグメントの上端部を製造する際に関係する一連のステップの更なる詳細を図解する拡大された断面図である。
【図１７】図１６Ｇに示されたステップが完了した後でチャネル・セグメント上で実行される酸化ステップ、注入ステップ及びゲート酸化物形成ステップを図解する数個のチャネル・セグメントの断面図である。
【図１８】図１６Ｇに示されたステップが完了した後でチャネル・セグメント上で実行される酸化ステップ、注入ステップ及びゲート酸化物形成ステップを図解する数個のチャネル・セグメントの断面図である。
【図１９】図１６Ｇに示されたステップが完了した後でチャネル・セグメント上で実行される酸化ステップ、注入ステップ及びゲート酸化物形成ステップを図解する数個のチャネル・セグメントの断面図である。
【図２０】図９ないし図１５に示されたものと類似の断面図であって、図１ないし図６及び図８に示されたＦＥＴ構造を完成させる追加的な製造ステップを更に図解している。
【図２１】図９ないし図１５に示されたものと類似の断面図であって、図１ないし図６及び図８に示されたＦＥＴ構造を完成させる追加的な製造ステップを更に図解している。
【図２２】従来技術によるデルタＦＥＴの断面図である。
【図２３】図２１に示されたＦＥＴ構造の断面図であり、追加的なドーパント・ポケット構造が示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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