(57)【特許請求の範囲】
【請求項１】
メモリセルアレイとＥＣＣセルとＸデコーダとをチップに有し、前記Ｘデコーダに対してワード線の近端部から遠端部のあいだに連続して前記メモリセルアレイ、前記ＥＣＣセル、及び前記メモリセルアレイが配置されていることを特徴とする半導体記憶装置。
【請求項２】
前記ＥＣＣセルは、ＲＡＭセルで構成されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ＥＣＣセルは、ＲＯＭセルで構成されることを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
テスト信号を入力することにより読み出しデータがＥＣＣ回路をパスすることを特徴とする請求項１乃至３の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特にＥＣＣ方式の救済回路の配置に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の大容量化に伴い、メモリセルの不良を救済する救済回路の搭載は不可欠なものになってきている。救済回路には代表的なものに、リダンダンシーセル方式とＥＣＣセル方式がある。リダンダンシーセル方式は本セルと予備のメモリセルを持ち、本セルに不良があった場合、デジット線もしくはワード線単位で不良メモリセルを予備のセルに切換え、予備セルで不良メモリセルのデータを読み書きできるようにしている。この救済方式は、セルデータを半導体記憶装置製造後に書き込むことが可能なＲＡＭ方式のメモリセルが用いられる。
【０００３】
これに対してＥＣＣセル方式の救済方法は、本セルとパリティセルを持っている。救済方法は、ＥＣＣ演算により本セルとＥＣＣセルの出力データのＯＲが必ず１（奇数パリティ）もしくは０（偶数パリティ）になる様にパリティセルの値で調整しておき、ＥＣＣ演算の結果がそれ以外になった場合、ＥＣＣ演算回路で間違った出力データを誤り訂正し出力する。この救済方式は、半導体記憶装置の製造時にセルにデータを書き込まれる読み出し専用メモリで用いられる。
【０００４】
これら救済方式の内、リダンダンシーセル方式はＲＡＭ、ＥＣＣセル方式はＲＯＭでよく用いられる。これは、ＲＡＭ関係でＥＣＣ方式の救済回路を使用した場合、ＲＡＭは使用状況によって本セルに書き込まれるデータの中身が変わるのでパリティセルの中身をそれに応じて変える為に演算回路が必要になり、回路規模が非常に大きくなる。逆にＲＯＭでリダンダンシーセル方式の救済を使おうとした場合、ＲＯＭではチップの製造過程でセルデータを書き込む為、切換用のリダンダンシーセルは本セルと同等の物が最低でも２倍以上必要になりチップサイズが大きくなる。
【０００５】
これらの救済方式で、本発明のようにＥＣＣ方式の救済回路を使い救済を行う場合、ＥＣＣセルをワード線遠端部に配置する従来のセル構成ではセル読み出しスピードワーストを外部から測定できないという問題がある。
【０００６】
その理由は、まずＥＣＣセル方式の救済方法を使用するＲＯＭ等は短い周期での製品開発を実現する為、異なる容量の製品を開発する際に、例えば１２８Ｍ←６４Ｍ→３２Ｍのようにセルのアレイ構成は変えずにアレイ数を変更し、周辺の回路を全て流用することで開発期間の短縮を実現している。この時、メモリ容量の少ない製品ではＥＣＣセル方式の救済が必要ない為、チップ面積に対して、救済回路関係のセル及び回路の面積割合が大きくなる為、ウエハー有効ペレット数と救済率を考慮すると、ＥＣＣセル方式の救済を入れない方が歩留まりが上がる、不必要な場合は容易に取り外しが可能になるようにメモリセルの最外部にＥＣＣセルを配置していた。しかし、現在の製品のメモリ容量は、以前に比べ大容量になってきている為、救済回路は不可欠になっている。その為、ＥＣＣセルをメモリセル最外部に配置する必要性は薄れてきた。
【０００７】
つぎに、セルの読み出しスピードは、本セルとＥＣＣセルのデータをＥＣＣ演算回路でチェックしている為、どちらか遅い方のスピードによって決定される。
【０００８】
さらに、ワード線の遠端部はＸデコード近傍側に比べ立ち上がりが遅くなる為、セルの読み出しスピードが遅い。これは通常、ワード線が選択され、本セル部、ＥＣＣセル部のセルが選択される時、セルが選択されるまでの時間は、選択されたセルがＸデコーダより遠くなるほど遅くなる。その為、選択されたセルＡ（ＥＣＣセル）はセルＢ、Ｃ（本セル）比べ、選択され、ＥＣＣ演算回路に送られるまでの時間が遅くなる。この為、セルデータの出力時間はセルＡ（ＥＣＣセル）の出力時間で決定される。（図３参照）また、外部より本セル、ＥＣＣセルのセル読み出しスピード調べようとした場合、本セルはＥＣＣ救済を解除することで調べることができる。しかし、ＥＣＣセルのセル読み出しスピードはＥＣＣセルのデータのみを出力することは通常できない為、調べることができない。なお、ＥＣＣセルのデータは本セルデータ内容によって決まる演算結果であり、外部から容易に特定できない。
【０００９】
また、他にも図４のようにＥＣＣセル部Ｐ１を本セル部と完全に切り離し、別に動作させるという方法もある。しかしこれはセル選択の際、本セルとＥＣＣセルを選択するのに２倍のワード線とＸデコーダ等が必要となり、それに伴う回路規模の増大となる。
【００１０】
最後に、図５のように、本セルのデータは、ＥＣＣ救済を解除すれば本セル読み出しスピードを外部から測定できるが、ＥＣＣセルのデータは、ＥＣＣ演算のみに使用され外部に出力されない為、外部から測定できない。また、あらかじめ、外部に出力する為の回路を組み込んでおけば、回路規模が大きくなる。
【００１１】
以上の理由により、ＥＣＣセルをワード線遠端部に配置した場合、スピード不良の原因解析の為、ＥＣＣセルを測定したいが、外部から容易に測定できないという問題が起こる。
【００１２】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置においては、ＥＣＣセルをワード線遠端部に配置した場合、スピード不良の原因解析の為、ＥＣＣセルを測定したいが、外部から容易に測定できないという欠点がある。
【００１３】
したがって、本発明の目的は、ＥＣＣ方式の救済回路を持つ半導体記憶装置において、ＥＣＣセルをメモリセルのワード線遠端部以外に配置することにより、セル読み出しスピードのワーストを外部から測定できるようにすることに有る。
【００１４】
【課題を解決するための手段】
本発明の半導体記憶装置は、メモリセルアレイの中央にＥＣＣセルを配置するＥＣＣ方式の救済回路を有することを特徴とする。また、Ｘデコーダの近端部にＥＣＣセルを配置するＥＣＣ方式の救済回路を有する。また、Ｘデコーダの遠端部以外にＥＣＣセルを配置するＥＣＣ方式の救済回路を有することを特徴とする。
【００１５】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。図１は本発明の第１の実施形態の構成を示すレイアウト図である。図１に示されるように、本実施形態は、入力回路１よりアドレスが入力されるとＸデコード回路３とＹデコード回路２より任意のワード線とデジット線が選択される。メモリセルは本セルＤ０、Ｄ１とＥＣＣセルＰ１で構成され、選択された１本のワード線６と複数のデジット線の交点のセルデータが出力される。セルデータは各センスアンプ５よりＥＣＣ演算回路４に送られパリティチェックを受ける。これにより、通常１ワード線あたり１ビットの本セルデータの不良までなら、正しい期待値に訂正される。その後、出力回路７に送られ、外部に出力される。
【００１６】
発明の形態ではＥＣＣセルＰ１の配置場所は、図１、ではＸデコード回路３に対してワード線６の遠端部以外のセルアレイの中央部に配置し、あるいは図２ではセルアレイの辺端部に配置している、すなわちＸデコード回路側に配置される。このＥＣＣセルの配置場所をメモリセルの中央と限定した場合、発明の実形態に述べた効果の他に、欠陥救済の向上による製品歩留まりの向上も見込まれる。これは、メモリセルの中央部はその辺端部に比べプロセスマージンが大きくそのセルが不良となる確立が辺端部に比べ低い為、たとえ本セルに不良が増えたとしてもそれを救済できる割合が増える為である。
【００１７】
不具合を回避する為、本発明ではＥＣＣセルＰ１を図１、または、図２のようにセル読み出しスピードのワーストとなり得ない場所、即ち、Ｘデコード回路に対してワード線遠端部以外、に配置した。これによりセル読み出しスピードのワーストとなる場所に本セルＤ１が配置され、この場所のセル読み出しスピードが外部から測定できる。
【００１８】
また、効果確認のため読み出しデータがＥＣＣ回路をパスできる構成をとってもよい。
【００１９】
【発明の効果】
以上説明したように、本発明は、図１を例にして説明するとＥＣＣセルＰ１をメモリセル中央、即ち本セルＤ０、本セルＤ１の間に配置することにある。または、図２のようにＥＣＣセルＰ１をＸデコード回路と本セルＤ０、Ｄ１の間に配置しても良い。これらの配置法によりＥＣＣセルＰ１がセル読み出しスピードのワーストとなることを防ぎ、セル読み出しスピードのワーストが外部から測定できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の構成を示すレイアウト図である。
【図２】本発明の参考例を示すレイアウト図である。
【図３】従来の１実施形態におけるレイアウト図である。
【図４】従来の１実施形態の構成を示すレイアウト図である。
【図５】従来のＥＣＣ演算回路の構成を示すブロック図である。
【符号の説明】
１    入力回路
２    Ｙデコード回路
３    Ｘデコード回路
４    ＥＣＣ演算回路
５    センスアンプ
６    ワード線
７    出力回路
Ｄ０，Ｄ１    本セル
Ｐ１    ＥＣＣセル
【図１】
0003595495.tif 000002
【図２】
0003595495.tif 000003
【図３】
0003595495.tif 000004
【図４】
0003595495.tif 000005
【図５】
0003595495.tif 000006