(57)【特許請求の範囲】
【請求項１】
第１のソース接地型ＦＥＴと、第２，第３の互いにソースの結合したＦＥＴによって構成された差動対を含んで成る差動増幅器と、ソースが接地され、ドレインとゲートとが接続された第４のＦＥＴと、該第４のＦＥＴのドレインにソースが接続され、ドレインとゲートとが接続された第５のＦＥＴとを具備して成り、
前記第２，第３のＦＥＴのソースは前記第１のＦＥＴのドレインに接続され、前記第４のＦＥＴのドレインは直接あるいはインピーダンス素子を介して前記第１のＦＥＴのゲートに接続され、前記第５のＦＥＴのドレインは直接あるいはインピーダンス素子を介して前記差動対のゲートに接続され、
前記第１のＦＥＴのゲート幅ゲート長比に対する前記第２，第３のＦＥＴを合わせた場合のＦＥＴのゲート幅ゲート長比の比に対して、前記第４のＦＥＴのゲート幅ゲート長比に対する前記第５のＦＥＴのゲート幅ゲート長比の比を大きくしたことを特徴とする集積化バイアス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路に使用するバイアス回路に関するもので、特に低電圧動作する差動回路に最適なバイアス回路を提供するものである。
【０００２】
【従来の技術】
従来の差動回路のバイアス法は、図４に示すように定電流源用のＦＥＴのゲートバイアスはドレインとゲートをダイオード接続した参照用ＦＥＴのカレントミラー回路により供給され、差動対のバイアスは前段増幅器の出力バイアスレベルで決定するか、カレントミラー回路とは別の独立したバイアス回路により決定する方法が広く知られている。
【０００３】
【発明が解決しようとする課題】
動作電源電圧が低くなると、出力信号振幅のダイナミックレンジを確保する観点より、差動対のバイアスレベルを低くすることが必要となる。また一方で定電流源用のＦＥＴを飽和状態で動作させる必要があり、ある程度のバイアスレベルを確保する必要がある。
【０００４】
従来の回路ではこのような相反する要求を満足することが困難であった。例えばＦＥＴの駆動能力が温度特性，プロセス変動等で低下し、更に電源電圧が低下するような場合を考える。このとき定電流源用ＦＥＴのゲートバイアスが増加し、飽和状態を維持するために、より高いドレインバイアスを必要とする。これに対し、電源電圧降下により差動回路のバイアスレベルが低下し、差動対におけるゲート，ソース電位降下が大きくなることで定電流源用ＦＥＴのドレインバイアスレベルが低下し、飽和状態を維持できなくなる。このような条件下においても各ＦＥＴを飽和動作させることが課題となる。
【０００５】
【課題を解決するための手段】
上記の相反する要求を満足するには定電流源用ＦＥＴのゲートバイアスと差動対のゲートバイアスが、変動に対し同一方向に変化する必要がある。これは参照用ＦＥＴに対して、更にダイオード接続した差動対用参照ＦＥＴを直列に接続し、差動用参照ＦＥＴのドレインを差動対のゲートバイアスと定めることで実現できる。
【０００６】
【発明の実施の形態】
本発明の第１の実施形態を図１を用いて説明する。本実施例は差動増幅器のバイアス法に関するものである。ダイオード接続した参照用ＦＥＴ（Ｍ１，Ｍ２）を２個直列に接続したものに基準電流を与え、下段のＦＥＴ（Ｍ１）のドレイン電位を定電流源用ＦＥＴ（Ｍ３）のゲートバイアスとし、上段のＦＥＴ（Ｍ２）のドレイン電位を差動対（Ｍ４，Ｍ５）のゲートバイアスレベルとする。
【０００７】
ここで各ＦＥＴのゲート幅，ゲート長比（Ｗ／Ｌ）を数１とする。
【０００８】
【数１】
Ｍ１：（Ｗ１／Ｌ１）
Ｍ２：（Ｗ２／Ｌ２）
Ｍ３：（Ｗ３／Ｌ３）
Ｍ４：（Ｗｄ／Ｌｄ）
Ｍ５：（Ｗｄ／Ｌｄ）                                      …（数１）
例えばＭ１，Ｍ２のサイズ比とＭ３，Ｍ４＋Ｍ５のサイズ比の間に数２が成立するならば、
【０００９】
【数２】
（Ｗ１／Ｌ１）／（Ｗ２／Ｌ２）＝（Ｗ３／Ｌ３）／（２（Ｗｄ／Ｌｄ））…（数２）
Ｍ１とＭ３のドレインバイアスＶｄは等しくなる。Ｍ１，Ｍ３が飽和動作する条件はゲートバイアス（Ｖｇ），ドレインバイアス（Ｖｄ），しきい値電圧（Ｖｔ）が数３の関係を満足した場合となる。
【００１０】
【数３】
Ｖｄ＞Ｖｇ−Ｖｔ                                          …（数３）
Ｍ１はダイオード接続されているためＶｄとＶｇは等しい。以上のことから温度変動，プロセス変動が存在してもＭ３は常にＶｔ（Ｖ）の電圧マージンを保ちながら飽和状態で動作する。
【００１１】
このように本実施例により集積回路上の変動要因にかかわらず常に定電流源用ＦＥＴを飽和状態で動作させるバイアス回路を提供できる。
【００１２】
図２を用いて本発明の第２の実施形態を説明する。第１の実施形態ではＭ３が常にＶｔ（Ｖ）のマージンを確保しながら動作するため差動対のゲートバイアスが必要以上に高く、出力信号の電圧振幅に制限を加える場合がある。そこでＭ２のゲート幅，ゲート長比（Ｗ３／Ｌ３）を十分大きくし、Ｍ１，Ｍ２のサイズ比をＭ３，Ｍ４＋Ｍ５のサイズ比に比べ十分大きくした場合を考える。このときＭ２におけるソース，ドレイン間電位はほぼＶｔとなる。Ｍ１，Ｍ３のゲートバイアスをＶｇ１とすると、Ｍ４，Ｍ５のゲート電圧Ｖｇ２はＶｔ＋Ｖｇ１となる。
【００１３】
Ｍ３，Ｍ４，Ｍ５のドレイン電流が数４，数５で与えられた場合、Ｍ３のドレイン電圧Ｖｄ１は数６となる。
【００１４】
【数４】
Ｍ３：Ｉｄ＝ｂ３（Ｖｇ１−Ｖｔ）２                            …（数４）
【００１５】
【数５】
Ｍ４，Ｍ５：Ｉｄ＝ｂ４（Ｖｇ２−Ｖｄ１−Ｖｔ）２              …（数５）
【００１６】
【数６】
Ｖｄ１＝Ｖｇ１−ｓｑｒ（ｂ２／（２ｂ４））（Ｖｇ１−Ｖｔ）      …（数６）
この場合Ｍ３が飽和動作する条件は数７のようになる。
【００１７】
【数７】
Ｖｇ１＜（１＋ｓｑｒ（２ｂ４／ｂ２））Ｖｔ                    …（数７）
本実施形態は第１の実施形態のＭ３が常に飽和動作を保証されているのに対して、Ｍ３のゲートバイアス電圧に限界が存在する。しかしながらＶｔ＝０．５Ｖ，ｂ２＝ｂ４といった現実的な値を適用した場合Ｖｇ１＜１．２Ｖ  で飽和動作が保証され、実用上十分適用可能となる。同時に差動対のゲートバイアス電圧を第１の実施形態に比べ低く設定できるので出力電圧振幅を大きく取れる。
【００１８】
図３を用いて本発明の第３の実施形態を説明する。第１，第２の実施形態が差動増幅器のバイアスに関するものであるのに対し、本実施形態はアナログ乗算器のバイアス回路に適用した場合のものである。乗算器は１つのソース接地ＦＥＴ差動対と２つのソース結合差動対により構成される。通信機のダウンコンバータとして使用される場合はソース結合差動対に局部発振信号が加わり、ソース接地差動対に受信信号が加わる。乗算器が良好に動作するには各ＦＥＴが飽和動作する必要がある。
【００１９】
本乗算器は第１，第２の実施形態の差動増幅器と動作が異なるもの直流バイアスの関係は差動増幅器と等価となり、ダイオード接続した参照用ＦＥＴ（Ｍ１，Ｍ２）を２個直列に接続したものに基準電流を与え、下段のＦＥＴ（Ｍ１）のドレイン電位をソース接地差動対（Ｍ３１，Ｍ３２）のゲートバイアスとし、上段のＦＥＴ（Ｍ２）のドレイン電位をソース結合差動対（Ｍ４１，Ｍ４２、Ｍ５１，
Ｍ５２）のゲートバイアスレベルとすることで適当なバイアスを加えることができる。
【００２０】
【発明の効果】
本発明により低電圧動作する差動回路に最適なバイアスを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す回路図。
【図２】本発明の第２の実施形態を示す回路図。
【図３】本発明の第３の実施形態を示す回路図。
【図４】従来例のバイアス回路を示す回路図。
【符号の説明】
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ３１，Ｍ３２，Ｍ４１，Ｍ４２，Ｍ５１，Ｍ５２…ＦＥＴ、Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗、Ｉ…定電流源。
【図１】
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【図２】
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【図３】
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【図４】
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