(57)【特許請求の範囲】
【請求項１】
積層キャパシタと、ビットラインと、スペーサと、メモリセル拡散と、を有するメモリセルを備えた半導体チップであって、
前記積層キャパシタは、前記メモリセル拡散に電気的に接続したプレートを含み、
前記スペーサの第１のエッジは前記ビットラインに隣接し、前記スペーサの第２のエッジは前記プレートに隣接し、
前記ビットラインと前記プレートは、前記スペーサの所定の厚さによって分離されており、
前記積層キャパシタは高さを有し、前記ビットラインは厚さを有し、前記積層キャパシタの高さは前記ビットラインの厚さの少なくとも５倍であり、
前記ビットライン上に厚い絶縁体を有し、
前記ビットラインは、前記厚い絶縁体に自己整合し、
前記積層キャパシタは、前記厚い絶縁体および前記ビットラインに自己整合している
ことを特徴とする半導体チップ。
【請求項２】
前記厚い絶縁体は、厚さを有し、
前記ビットラインは厚さを有し、
前記厚い絶縁体の厚さは、前記ビットラインの厚さの少なくとも５倍である
ことを特徴とする請求項１記載の半導体チップ。
【請求項３】
前記メモリセル内に存在する前記厚い絶縁体は、もっぱらビットライン上にのみ設けられている
ことを特徴とする請求項１記載の半導体チップ。
【請求項４】
前記厚い絶縁体は、前記ビットラインに中心合わせされ、前記ビットラインよりも細いことを特徴とする請求項３記載の半導体チップ。
【請求項５】
前記厚い絶縁体は、厚さを有し、
前記積層キャパシタは高さを有し、
前記積層キャパシタの高さは、前記厚い絶縁体の厚さにほぼ等しい
ことを特徴とする請求項１記載の半導体チップ。
【請求項６】
前記ビットラインおよび積層キャパシタは、アレイの一部であり、
前記半導体チップは、さらに、サポート回路を備え、
前記サポート回路は、前記ビットラインと共面の相互接続メタライゼーション層を有し、
前記相互接続メタライゼーション層上に設けられた前記厚い絶縁体によって、前記半導体チップの上面がほぼ一様な平坦度を有する
ことを特徴とする請求項１記載の半導体チップ。
【請求項７】
第２の層が、前記ビットラインと前記厚い絶縁体との間にあり、
前記厚い絶縁体は、前記第２の層を実質的にエッチングすることなくエッチング可能であり、
前記第２の層は、前記ビットラインを実質的にエッチングすることなくエッチング可能である
ことを特徴とする請求項１記載の半導体チップ。
【請求項８】
前記ビットラインは、前記第２の層に自己整合している
ことを特徴とする請求項７記載の半導体チップ。
【請求項９】
前記プレートは、前記厚い絶縁体を厚み方向において越えて存在することはない
ことを特徴とする請求項１記載の半導体チップ。
【請求項１０】
（ａ）導電層を付着する工程と、
（ｂ）少なくとも前記導電層の部分をパターニングする工程と、
（ｃ）前記導電層上に絶縁層を形成する工程と、
（ｄ）少なくとも前記絶縁層および前記導電層の部分をパターニングする工程と、を含む半導体チップ製造方法であって、
前記工程（ｃ）は、第１の絶縁体を付着し、次に、第２の絶縁体を付着する工程を含み、
前記工程（ｄ）は、前記第１の絶縁体および前記第２の絶縁体をパターニングする工程と、前記第２の絶縁体を細くする工程と、前記第１の絶縁体に自己整合した前記導電層をパターニングする工程と、を含む
ことを特徴とする半導体チップ製造方法。
【請求項１１】
前記細くする工程は、等方性エッチング工程であり、前記第１の絶縁体は、前記第２の絶縁体を細くする工程の際に、実質的にエッチングされない材料であることを特徴とする請求項１０記載の半導体チップ製造方法。
【請求項１２】
ＤＲＡＭセルの作製方法であって、
（ａ）半導体ウェハを設ける工程と、
（ｂ）前記ウェハ上にビットラインを画成する工程と、
（ｃ）前記ビットラインに自己整合した積層キャパシタを形成する工程と、
を含み、
前記工程（ｂ）は、
ｂ１）前記ウェハ上に金属の層を付着する工程と、
ｂ２）前記金属の層上に厚い絶縁体を付着する工程と、
ｂ３）前記厚い絶縁体上に、前記ビットラインのマスキング・パターンを設ける工程と、
ｂ４）前記厚い絶縁体をエッチングして、厚い絶縁ペデスタル部を形成する工程と、
ｂ５）前記工程（ｂ４）で露出された前記金属の層をエッチングして、前記ビットラインを画成する工程と、
を含む
ことを特徴とする方法。
【請求項１３】
前記エッチング工程（ｂ５）の後に、前記厚い絶縁体を等方性エッチングし、前記ビットラインに中心合わせされた細くて厚い絶縁ペデスタル部を残す工程をさらに含む
ことを特徴とする請求項１２記載の方法。
【請求項１４】
前記ビットラインと前記厚い絶縁体との間に、第２の材料層を付着する工程をさらに含み、
前記厚い絶縁体は、前記第２の材料層を実質的にエッチングすることなくエッチング可能であり、
前記第２の材料層は、前記ビットラインを実質的にエッチングすることなくエッチング可能である
ことを特徴とする請求項１２記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般には、集積回路チップのための、積層キャパシタに関する。より具体的には、本発明は、ＤＲＡＭセル構造、および積層キャパシタが下側のビットラインに自己整合するＤＲＡＭセル構造の製造方法に関する。
【０００２】
【従来の技術】
積層キャパシタは、高密度ＤＲＡＭセルにおける電荷蓄積のために広く用いられてきた。ある種類の積層キャパシタは、スタッド積層キャパシタである。このキャパシタでは、ポリシリコン・スタッドが画成され、誘電体で覆われ、この誘電体は、ポリシリコンのコンフォーマル層で覆われる。他の種類の積層キャパシタは、複数の平坦層、または酸化物によって分離されたポリシリコンよりなる垂直シリンダ部を有している。積層キャパシタは、ＤＲＡＭセルに対して利点を与えるが、いくつかの問題を有している。第１に、高接触抵抗につながる、キャパシタ・プレートとノード拡散部との間の重なり不整合の問題が存在する。第２に、積層キャパシタは、アレイ領域に非常に凹凸のあるトポグラフィを有し、これがホトリソグラフィのような次の処理工程を困難にする。第３に、積層キャパシタをカプセル封止する厚い酸化物を介する、ビットラインとビットライン拡散部との間の接触が難しい。第４に、下側構造と積層キャパシタとの間のフォトリソグラフィ上の不整合が、積層キャパシタのサイズおよびキャパシタンスにチップ毎の変動を生じさせる。第５に、積層キャパシタの垂直寸法が、それ自体のトポグラフィを扱う能力によって制限され、積層キャパシタの平坦領域が、セルの寸法によって制限される。最後に、積層キャパシタは、ノードとビットラインのコンタクトを与える追加のマスクを必要とする。
【０００３】
したがって、キャパシタ・プレーンとビットラインとの間の改善された重なりと、ビットラインおよびノード拡散部への簡単なコンタクトと、なめらかなトポロジを保持しながらより垂直に伸びる能力と、セル間のキャパシタンスの小さい変動と、セル領域の良好な使用と、追加のマスクを必要としない積層キャパシタを与える良好な解決方法が必要とされる。この解決方法は、以下の発明によって与えられる。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、ビットラインに自己整合したＤＲＡＭセル積層キャパシタを提供することにある。
【０００５】
本発明の他の目的は、後続の配線レベルの処理を容易にするため、チップのアレイ領域およびサポート回路部に一様なトポロジを有するＤＲＡＭチップを提供することにある。
【０００６】
本発明の他の目的は、セルのほぼ全領域を占有する積層キャパシタを提供することにある。
【０００７】
【課題を解決するための手段】
本発明のこれらおよび他の目的、特徴、利点は、接続部を形成する方法によって実現される。この方法は、導電層を付着する工程と、少なくとも導電層の部分をパターニングする工程と、導電層上に絶縁層を形成する工程と、少なくとも絶縁層および導電層の部分をパターニングする工程とを含んでいる。
【０００８】
本発明の他の態様は、ビットラインに整合した積層キャパシタを有するＤＲＡＭセルの構造である。
【０００９】
本発明の特徴は、１つのレベルのメタライゼーション部分が、別個のマスキング工程でパターニングされることである。
【００１０】
また、本発明の利点は、製造プロセスに用いられるフォトリソグラフィック・システムの最小寸法よりもかなり小さい寸法を有する分離領域によって占められる以外は、セルのほぼすべての領域を、積層キャパシタが占有できることである。
【００１１】
【発明の実施の形態】
本発明は、積層キャパシタ・プレートとノード拡散との間の改善された重なりと、滑らかなトポロジと、追加のマスクを避けながらビットラインおよびノード拡散への簡単なコンタクトとを提供する。本発明は、米国特許出願第０８／５４０，３８７号明細書に開示されている方法を利用して、ノード・スタッドがコンタクト用に開かれたときに、絶縁体がビットライン・スタッド上に残るようにしている。本発明は、ビットラインに自己整合した積層キャパシタを設け、アレイ領域およびサポート領域上に一様なトポロジを有する構造を設けることによって、前記米国特許出願明細書に開示の方法を越えた利点を与える。
【００１２】
“上（ｏｎ）”および“より高い（ｈｉｇｈｅｒ）”のような表現は、構造が実際に保持される方向とは関係なしに、チップまたはウェハの平坦半導体面に対して定義される。
【００１３】
この明細書で使用されるように、「キャパシタがビットラインに対して“自己整合”される」という語句は、キャパシタとビットラインを作製するのに、１つのマスキング工程が用いられることを意味している。キャパシタのエッジは、ビットラインのエッジによって画成することができる。あるいはまた、キャパシタおよびビットラインの両方は、同一のフォトリソグラフィック・エッジによって画成することができる。キャパシタまたはビットラインは、元のフォトリソグラフィック・エッジから取り出された、スペーサ・エッジのようなエッジによって画成できることが理解される。重要な点は、２つの構造に対し別個のフォトリソグラフィ工程を避けられることである。すなわち、両方の構造は、１つのマスキング工程から得られる位置に形成される。したがって、２つの構造間には、マスク・アライメント公差間隔が存在しない。スペーサに加えて、エッチング，イオン注入，拡散，その他のプロセス工程のようなプロセスは、もちろん、２つの構造を実際のアライメントから動かすことができるが、これらプロセスは、共通の元のフォトリソグラフィック・マスク・エッジに“自己整合”されると依然としてみなされ、また、互いに“自己整合”されるとみなされる。というのは、それらの位置は、共通のマスク・エッジから得られ、別個のマスクにより決定されないからである。
【００１４】
図１は、本発明の積層キャパシタ・セルを作製する前に、チップのアレイ領域およびサポート領域にトランジスタを作製し、またトランジスタへのスタッド接続部を作製するプロセスにおける工程を示す断面図である。これらのプロセスは、前記米国特許出願０８／５４０，３８７号明細書に記述されているプロセスに類似している。
【００１５】
基板２０は、シリコン，ゲルマニウム，ヒ化ガリウムのような半導体で形成される。第１の工程では、浅いトレンチ分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ；ＳＴＩ）領域２２Ａ，２２Ｂが、基板２０内の所望領域に、トレンチを最初にエッチングすることによって、作製される。次に、ＳＴＩ領域２２Ａ，２２Ｂが、ＣＶＤ付着二酸化シリコンのような絶縁材料で充てんされ、平坦化される。
【００１６】
ＳＴＩの特定の詳細に関する情報は、技術上容易に得られる（Ｂ．Ｄａｖａｒｉらによる１９８８  ＩＥＤＭ  ８８  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，Ｃａｔ．Ｎｏ．８８  ＣＨ２５２８−８，ｐ．９２−９５を参照）。さらに、技術上周知のＬＯＣＯＳ分離を含む、他の通常種類の分離も、積層キャパシタ・セルに利用可能である。
【００１７】
次に、通常、基板２０の熱酸化によって、ゲート酸化物層２４が形成される。ゲート酸化物層２４は、典型的に、約５０〜約２００Åの範囲の厚さを有している。
【００１８】
ゲート酸化物２４の形成に続いて、約２５００Å厚さのポリシリコンよりなるブランケット層と、約１０００Å厚さの窒化シリコンよりなるブランケット層とが、ワードライン２６および絶縁キャップ２８のために、それぞれ付着される。あるいはまた、ワードライン２６は、ポリシリコン層上に、タングステンまたはモリブデンのような高融点金属を形成して、低い電気抵抗を与えるように形成することもできる。また、低抵抗層を、シリコンのような他の材料と、高融点金属との合金で形成して、例えば、モリブデン，タンタル，またはタングステンのジシリサイド（ｄｉｓｉｌｉｃｉｄｅ）を与えることができる。ワードライン２６のためのブランケット層を、化学蒸着法（ＣＶＤ），低温ＣＶＤ，プラズマ励起ＣＶＤ（ＰＥＣＶＤ），蒸着法などのような通常の方法によって形成することができる。ワードライン・スタックの導電部のように、窒化物キャップ層２８は、ＣＶＤのようなプロセスを用いて、すべての露出面にブランケット層として好適に付着される。次に、キャップ層およびワードライン層が、マスクされ、エッチングされて、個々のワードライン２６のために適切な形状を形成する。
【００１９】
エッチング工程によって、キャップド・ワードライン２６，２８が画成された後に、約５００〜約１０００Åの厚さを有するブランケット窒化シリコン層が付着される。ＲＩＥを用いる方向性エッチング工程は、例えば、水平面からこの層のすべての部分を除去し、ワードライン２６の側壁に沿ってスペーサ３０Ａ，３０Ｂを残す。したがって、絶縁キャップ層２８およびスペーサ３０Ａ，３０Ｂは、以下に説明するビットラインおよびキャパシタ・スタッドのような他の導電領域から、ワードライン２６を絶縁する。
【００２０】
次に、拡散領域３２Ａ，３２Ｂが形成される。拡散領域３２Ａ，３２Ｂは、通常の金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）のソースおよびドレインとして機能する。薄い酸化物２４上にあるワードライン２６の部分は、ゲートとして機能する。拡散領域３２Ａ，３２Ｂを形成する方法は、技術上周知であり、イオン注入を含んでいる。
【００２１】
パシベーション層３４が、次に設けられる。パシベーション層３４は、好ましくは、窒化シリコンのような材料で形成され、比較的薄く、例えば約５００〜約１０００Åである。パシベーション層３４は、スペーサ３０Ａ，３０Ｂと、ワードライン２６のキャップ２８と、隣接拡散領域３２Ａ，３２Ｂとのすべての表面を含む全表面を覆う。パシベーション層３４は、イオン物質が酸化物領域およびＳＴＩ酸化物領域に入るのを防止し、次の処理工程中にエッチング停止層として働く。ＣＶＤのような標準的方法を用いて、窒化物パシベーション層３４が設けられる。
【００２２】
次に、二酸化シリコンのような材料からなる厚い絶縁層３６が、ＣＶＤまたは低温ＣＶＤのような通常の方法を用いて、付着される。次に、絶縁層３６は、化学機械研磨（ＣＭＰ）によって平坦化される。ＣＭＰは、米国特許第５，２９２，６８９号，第５，２３４，８６８号，第４，９４４，８３６号，第４，９１０，１５５号明細書に記述されている。平坦化されると、層３６は、約３０００〜約１５０００Åの範囲の厚さを有しており、この厚さは、部分的に、ＳＴＣセルの設計サイズ、および基板２０と次の工程で形成されるビットラインとの間の容量結合を減少させるのに必要とされる間隔に依存する。
【００２３】
次の工程で、マスク（図示せず）を用いて、厚い絶縁領域３６を通る２つのバイアを画成し、続いて通常のエッチング手順によって、バイアを、拡散領域３２Ａ，３２Ｂ上の窒化物パシベーション層３４の深さにまでエッチングする。次に、窒化物パシベーション層３４の露出部が、特定の期間、標準的な方向性エッチングを用いて除去される。パシベーション層３４の付着および方向性エッチングは、スペーサ３０Ａ，３０Ｂを幾分厚く残し、他方、キャップ２８の露出部は、わずかに薄くなる。マスクの除去に続いて、導電材料が付着されて、拡散領域３２Ａ，３２Ｂの両方に同時に接触して、両方のバイアを充てんする。次に、導電材料が平坦化されて、スタッド３８，４０を形成し、厚い絶縁層３６と共面である拡散領域３２Ａ，３２Ｂにそれぞれ接触する。導電性材料は、通常、ドープド・ポリシリコンであるが、チタン／窒化チタン／タングステンのサンドイッチのような高融点金属または金属合金とすることもできる。
【００２４】
金属スタッドのようなフィーチャを作製するメタライゼーション技術は、例えば、文献ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ，２ｎｄ  Ｅｄｉｔｉｏｎ，Ｓ．Ｍ．Ｓｚｅ，１９８８，ＭｃＧｒａｗ−Ｈｉｌｌ  Ｐｕｂｌｉｓｈｉｎｇ  Ｃｏｍｐａｎｙ（この文献の第９章は、このトピックに特に関連しているが、Ｓｚｅテキストの全内容が一般に関連している）に記載されている。金属付着は、ＣＶＤ，スパッタリング，蒸着などのような既知の方法によって行うことができる。
【００２５】
スタッド３８，４０は、アレイ領域５６とサポート領域５２との両方に形成される。サポート領域５２のコンタクトは、後の工程で、両方のスタッドに作られる。しかし、サポート領域５２のスタッド４０は、例示断面図においてスタッド３８の面以外の面にあるので、および図２のスタッド３８，４０への配線接続を簡単に示すために、サポート領域５２のスタッド４０は、図示していない。
【００２６】
スタッド３８，４０の寸法は、製造される特定世代のＳＴＣセルに利用できるフォトリソグラフィック・システムに依存している。各スタッドは、そのフォトリソグラフィック・システムのほぼ最小寸法である幅を有している。スタッド３８，４０の高さは、キャップド・ワードライン２６の高さに少なくとも等しくなければならない。実例として、２５６メガビットＤＲＡＭのＳＴＣセルのためのスタッド３８，４０の高さは、約３０００〜約１００００Åの範囲にあり、その幅は、約２０００〜約４０００Åの範囲にある。２５６メガビット・チップのための好適な寸法は、８０００Å高さおよび２５００Å幅である。スタッド３８，４０の上面は、前述したＣＭＰのような方法によって、通常、平坦化される。
【００２７】
次に、スタッド区分（ｄｉｆｆｅｒｅｎｔｉａｔｉｏｎ）層４２が、スタッド３８，４０と絶縁領域３６の露出面に設けられる。スタッド区分層４２は、前述した２５６メガビットＤＲＡＭサイズに対して約５００〜約１０００Åの厚さを有している。スタッド区分層４２は、典型的に、二酸化シリコンで形成されるが、窒化シリコン、または酸化シリコンと窒化シリコンとの合成物のような種々の他の材料で形成することもできる。スタッド区分層４２は、ＣＶＤのような普通の方法で付着される。
【００２８】
次に、スタッド区分層４２は、スタッド区分マスク４４を用いてパターニングされ、ビットライン・スタッド３８にコンタクトを開くようにエッチングされるが、キャパシタ・スタッド４０は、図１に示されるように、被覆されたままに残される。スタッド区分マスク４４および層４２は、後に形成されるビットライン５０ａがビットライン・スタッド３８と接触するが、キャパシタ・スタッド４０と接触しないことを保証する。スタッド区分層４２は、ビットライン５０ａ（図４）とキャパシタ・スタッド４０との間の寄生キャパシタンスを減少させるに十分なほど厚くなければならないが、容易なエッチングを可能にするのに十分なほど薄くなければならない。
【００２９】
次の工程では、ビットライン導体５０の薄いブランケット層が、図２に示すように付着される。ビットライン導体５０は、ビットライン対ビットライン・キャパシタンスに最小にするため、典型的には、わずか約１０００Å程度である。ビットライン導体は、カナダ国特許第１，３０６，０７２号に記載されているように、高融点金属、またはチタン／窒化チタン／タングステンのような層構造で好適に形成され、あるいは、エレクトロマイグレーションの問題を避けるために、高融点金属−シリサイドで形成することができる。ビットライン導体５０は、ＣＶＤのような方法で付着される。ＣＶＤでは、導体は、全表面上にブランケット付着される。ビットライン・メタライゼーション５０は、スタッド区分層４２が開いているビットライン・スタッド３８に接触する。ビットライン・メタライゼーションは、スタッド区分層４２によって保護されるキャパシタ・スタッド４０には接触しない。
【００３０】
次の工程では、ＤＲＡＭチップのロジック・サポート部５２に用いられるビットライン・メタライゼーション５０の部分は、ブロック・マスク部５４′を有するマスク５４を用いるマスキング工程において、パターニングされる。この工程において、ブロック・マスキング部５４′は、チップのアレイ部５６上に完全にそのまま残される。これは、図２に示すように、アレイ部５６上に設けられるビットライン・メタライゼーション５０のすべての部分の除去を避けるためである。
【００３１】
次に、図３に示すように、Ｃｌ２  ＋Ｏ２  またはＳｉＦ４  ＋Ｏ２  のような標準のＣＶＤタングステン・エッチャントを用いて、ビットライン・メタライゼーション５０がエッチングされ、チップのサポート部に相互接続部５０Ｓを形成し、他方、チップのアレイ部にブランケット・メタライゼーション５０を残したままとする。次に、二酸化シリコンのような材料から形成された厚い絶縁体５８が、付着され、化学機械研磨によって平坦化される。厚い絶縁体５８は、後に形成される積層キャパシタに必要な高さを与えるように設定された厚さ、典型的には少なくとも１μｍを与える。
【００３２】
次に、ブロック・マスク部６０Ｓを有するマスクが設けられ、チップのアレイ部５６にあるビットライン・メタライゼーション５０の部分を画成し、他方、チップのサポート部５２を完全にブロックする。この工程では、ブロック・マスク部６０Ｓは、チップのサポート部５２上に完全にそのまま残る。これは、図３に示すように、サポート部５２上に設けられる厚い絶縁体５８の全ての部分を除去することを避けるためである。図３のマスク６０を用いて、厚い絶縁体５８を、厚い絶縁ペデスタル部５８ａを形成するために、図４に示すように、アレイ部５６で方向性エッチングし、エッチングをビットライン・メタライゼーション５０上で停止する。次に、マスク６０を除去する。次に、下側の二酸化シリコン層４２を腐食しないＣｌ２  ＋Ｏ２  またはＳｉＦ４  ＋Ｏ２  のような標準ＣＶＤタングステン・エッチャントを用いて、方向性エッチングを続けて、チップのアレイ部５６にビットライン５０ａをパターニングする。この方向性エッチングがさらに続けられて、露出したビットライン・スタッド３８の部分をエッチングし、ビットライン・スタッド３８内に凹部６２を形成する。
【００３３】
前述したように、および図５に説明するように、厚い絶縁体５８およびビットライン５０ａのパターニング中に、ビットライン・スタッド凹部６２が形成される。凹部の存在は、本発明の重要な形態である。というのは、後のプロセス工程では、余分のマスキング工程を全く必要とせずに、凹部はビットライン・スタッド３８を絶縁する手段を与え、他方、キャパシタ・スタッド４０が開かれるからである。
【００３４】
凹部６２の深さ（図４において寸法“Ｙ”）は、スタッド区分層４２の厚さ（図４においては寸法“Ｘ”）よりも大きくなければならない。このことは、層４２と以下に説明するビットライン・スペーサ（図５）とが、その後に除去されたときに、保護絶縁層が凹部６２内に残ることを保証する。この残された絶縁層は、次の製造工程の間、ビットライン・スタッド３８と、上側の記憶キャパシタ・ノードとの間の不所望な接触を防止する。好適な実施例では、凹部の深さは、層４２の厚さよりも少なくとも１００％大きい。
【００３５】
次に、ビットライン絶縁体６４が、ビットライン５０ａのエッジと、厚い絶縁ペデスタル部５８ａの側壁とを含む全露出領域上に設けられる。ビットライン絶縁体６４は、二酸化シリコンのような材料で形成され、ＣＶＤのような通常の方法で付着される。ビットライン絶縁体６４は、前に特定された典型的な２５６ＭｂＤＲＡＭについて、約２００〜約５００Åといったように比較的薄い。ビットライン絶縁体は、凹部６２を完全に充てんするに十分な厚さに付着され、必要とされる厚さは、凹部６２の最大可能幅Ｚの約半分である。凹部６２の最大可能幅（図４の寸法“Ｚ”）は、ビットライン・スタッド３８に対するマスク６０の重ね合わせ公差によって決定される。重ね合わせ公差は、典型的に最小フォトリソグラフィック寸法の０．５倍より小さい。したがって、凹部６２を完全に充てんするのに必要とされるビットライン・スペーサ６４の厚さは、最小フォトリソグラフィック寸法の０．２５倍より小さい。したがって、最小寸法が約０．２５μｍである２５６Ｍｂチップの場合、寸法Ｚは約１２００Åより小さく、ビットライン絶縁体６４は、約６００Å厚さより小さくすることができる。もちろん、付着の際にスパッタ・エッチングを用いて、凹部６２の充てんを補助し、ビットライン絶縁体６４の必要な厚さをさらに小さくすることができる。付着中にギャップを充てんしながらのスパッタ・エッチングは、技術上周知のプロセスである。
【００３６】
次にビットライン絶縁体６４は、等方的にエッチングされ、図５に示すように、絶縁体充てん凹部６２の表面６８′を含む全表面から一様に層６８が除去される。凹部６２の両側に層が付着されたときに、凹部６２が充てんされたことは、注目に値する。対照的に、等方性エッチングは、凹部６２の上面からのみ材料を除去する。凹部６２の元の深さＹが、エッチングされた量よりも大きいならば、多量の絶縁体が、ビットライン・スタッド３８の上部に残るであろう。言い換えれば、ビットライン絶縁体６４の比較的薄い層は、凹部６２が充てんされることを保証するのに十分であるが、絶縁体６４の厚さを、次の等方性エッチングの際に減少させることができ、他方、凹部６２内に絶縁体６４の厚い層を残して、ビットライン・スタッド３８を絶縁する。
【００３７】
等方性エッチングは、絶縁体６４の厚さを減少させて、後の工程で形成される積層キャパシタのための絶縁ペデスタル部５８ａの間のスペース７０を増大させる。
【００３８】
次の工程では、図６に示すように、ビットライン絶縁体６４が、ＲＩＥのような適切な方法によって、方向性をもって（すなわち、基板表面に垂直に）エッチングされ、スペーサ絶縁体層６４′を垂直面上にもっぱら残すが、絶縁体６４を水平面からは完全に除去する。１つの重要な例外は、凹部６２である。この凹部では、絶縁体６４が非常に厚いので完全に除去することができない。この方向性エッチングは、また、キャパシタ・スタッド４０の上面７２にあるスタッド区分層４２の部分を開く。開かれた部分は、また、キャパシタ・スタッド４０に隣接して露出する厚い絶縁層３６の部分にエッチングしていき、図６に示すように、凹部７４を形成する。都合の良いことに、厚い絶縁層３６，スタッド区分層４２，ビットライン絶縁層６４，６４′は、同じ材料、好ましくは二酸化シリコンで形成することができる。
【００３９】
エッチングの後に残るスペーサ絶縁体６４′は、２つの働きをする。まず第１に、ビットライン５０ａの側壁を絶縁することである。第２に、凹部６２を充てん（または部分的に充てん）し、下側のビットライン・スタッド３８が、前述したマスクされないエッチング工程で開かれるのを防止する。そうでなければ、次に設けられる記憶キャパシタ・ノードへのコンタクトを開くであろう。
【００４０】
要約すると、凹部６２を充てんするのに十分な厚さを有する絶縁体６４が付着され、次に、薄くされ、スペーサ・エッチングされ、厚い絶縁ペデスタル部５８ａおよびビットライン５０ａの側壁に絶縁体６４′の薄い被覆を残し、凹部６２内にかなり厚い絶縁体６４Ｒを残して、ビットライン・スタッド３８にコンタクトを開くのを防止し、他方、コンタクトはノード・スタッド４０に同時に開かれる。２つのコンタクトは、このように、追加のマスキング工程なしに、区別される。
【００４１】
このプロセスは、ノード・キャパシタのための厚い絶縁ペデスタル部５８ａ間にスペース７０を残す。このスペースは、フォトリソグラフィック・システムの最小寸法よりも、スペーサ６４′の厚さの約２倍の寸法だけ小さい（ビットラインおよびビットライン・スペースのサイズをトレードオフしうる露光および現像のような工程によるバイアスを無視して）。２５６Ｍｂセルについて、最小フォトリソグラフィック寸法は約０．２５μｍであり、スペーサ６４′は約５００Å厚さとし、積層キャパシタの幅に対して１５００Åを残すことができる。１Ｇｂセルについて、最小フォトリソグラフィック寸法は、約０．１７μｍである。スペーサが約５００Å幅の場合、約７００Åのみ積層キャパシタの幅に利用できる。１Ｇｂセルのスペーサ寸法が３００Å以下になるならば、少なくとも約１１００Åを積層キャパシタの幅に利用できる。
【００４２】
上記プロセスに対する改善を以下に説明する。この改善プロセスは、厚い絶縁ペデスタル部５８ａを細くすることによって、ノード・キャパシタのためにスペース７０をかなり拡げることを可能にする。図１２，図１３，図１４はそれぞれ図４，図５，図６に対応する断面図であり、このような改善プロセスを示している。
【００４３】
図１２，図１３，図１４に示される改善プロセスでは、二酸化シリコンまたはアルミナのような絶縁体８０のブランケット層が、ビットライン５０と厚い酸化物５８との間に付着される。図１２に示すように、アレイ領域において、厚い酸化物５８および絶縁体８０がエッチングされた後であって、エッチングがビットライン・メタライゼーション５０を進んでビットライン５０ａを画成する前に、厚い絶縁ペデスタル部５８ａが等方的にエッチングされて、点線で示されるように、細くて厚い酸化物ペデスタル部５８ｂを形成する。絶縁体８０は、このエッチングによって実質的に影響を受けないように選ばれ、したがってビットライン５０ａは、絶縁体８０によって被覆されたまま残る。次に、図４，図５，図６に関して述べたプロセスが行われる。図１３に示すように、ビットライン５０が、方向性エッチングされ（この場合、図１３に示すように、絶縁体８０によって画成される）、エッチングは、前述したように凹部６２が形成されるように続けられる。図１３に示すように、層６４が付着され、表面層の部分６８が等方的にエッチングされる。次に、図１４に示すように、層６４が、方向性エッチングされ、ビットライン５０ａと絶縁ペデスタル部５８ｂの側壁にスペーサ６４′を与える。再び、ビットライン・スタッド３８上の凹部６２内に絶縁体を保持し、他方、ノード・コンタクト・スタッド４０にコンタクトを開く。この実施例は、積層キャパシタに利用できるスペーサ１７０が、図６の実施例で得られるスペース７０のほぼ２倍であるという利点を有している。
【００４４】
この時点で、積層キャパシタをさらに形成するための非常に望ましい中間構造が作製された。サポート領域の局部的接続部は、アレイ領域に用いられるプロセス工程の複雑化なしに、正しい位置に形成されている。ワードライン２６およびビットライン５０ａは、ビットライン・スタッド３８とキャパシタ・スタッド４０のように、種々のエレメント間に適切な絶縁を有して、正しい位置にある。ビットライン５０ａとビットライン・スタッド３８との間の接触が実現され、他方、ビットライン５０ａとビットライン・スタッド３８は、スペーサ６４′によって、および絶縁体６４Ｒによって充てんされ、あるいは部分的に充てんされた自己整合凹部６２の存在によって保護される。キャパシタ・スタッド４０は、上側の記憶ノード・キャパシタへの最終的な接続のために露出される。記憶ノード・キャパシタのための区域は、厚い絶縁ペデスタル部５８ａ（図６）または５８ｂ（図１４）の間に形成され、キャパシタが一旦設けられると、構造はほぼ平坦化された面を与える。さらに、図１４に示されるように、厚い絶縁ペデスタル部５８ａの寸法を、厚い積層ペデスタル部５８ｂのスペーサ状寸法にまでかなり減少させることによって、ノード・キャパシタの寸法を、セルのほぼ全サイズにまで増大することができる。このすべては、追加のマスキング工程または特別のプロセス工程なしで実現できた。
【００４５】
次の工程では、図７，図８，図９，図１０，図１１，図１５，図１６，図１７に示すように、積層キャパシタが、図６の開口７０に（または対応的に図１４の開口１７０に）、形成される。図７に示すように、ｎ＋  ドープド・ポリシリコン８４のような選択的にエッチング可能な材料の層が、まず初めに、アレイ領域５６のすべての開口を充てんするのに十分な厚さで、ＣＶＤのようなプロセスでコンフォーマルに付着される。したがって、ｎ＋  ポリシリコン層８４は、少なくとも約４０００Åの厚さを有する。次に、ｎ＋  ポリシリコン層８４は、化学機械研磨され、研磨は厚い絶縁体５８および厚い絶縁ペデスタル部５８ａ上で停止される。
【００４６】
次に、図８に示すように、約５００Åの厚さの薄いブランケットＣＶＤ窒化シリコン層８６が、付着される。次に、約２５００Å厚のブランケットＣＶＤ酸化物層が付着され、この層は次にレジストでマスクされ、エッチングされ、エッチングは窒化物層８６上で停止され、図８の断面図、および図１５の上面図に示されるように、エッジ９０を有する離間された酸化物の島８８が設けられる。次に、約５００〜１０００Å厚さの窒化シリコンの他の薄い層が、コンフォーマルに付着される。この窒化物は、設定された時間、方向性エッチングされて、酸化物の島８８の上面から窒化物層を除去し、他方、酸化物の島８８のエッジ９０に沿って窒化物スペーサ９２を残す。さらに、エッチングを制御して、ブランケット窒化物層８６の大半をそのままに残す。このことは実現可能である。というのは、８インチ・ウェファの全域にわたる垂直方向のエッチング均一性が、通常、約１０％内にあるからである。もちろん、窒化物層の厚さを調整して、十分な厚さの窒化物層８６が残ることを保証することができる。次に、酸化物の島８８自体を緩衝ＨＦでエッチングして、窒化物スペーサ９２を直立したまま残し、他方、窒化物層８６は厚い酸化物５８を保護する。次に、方向性エッチングを再開して、図９に示すように、窒化物８６のすべての水平部分を除去し、他方、スペーサ９２をそのまま残す。窒化物スペーサ９２は、ワードライン２６に平行な方向における、個々の積層キャパシタ間の分離を定める。
【００４７】
次の工程では、図１０に示すように、ｎ＋  ポリシリコン層８４が、窒化物スペーサ９２でのみマスクされて、ＨＢｒ＋Ｈｅ＋Ｏ２  またはＣｌ２  ＋ＨＢｒ＋Ｈｅ＋Ｏ２  のような標準エッチャントで方向性エッチングされ、スペーサ幅のｎ＋  ポリシリコン・マンドレル部８４ａを残す。次に、ｐ＋  ポリシリコンの薄層１００が、ＣＶＤによって付着される。次に、レジスト１０２が設けられて、すべての残りの凹部が充てんされる。次に、プラズマを用いて、厚い絶縁物５８，５８ａのほぼ表面までレジスト１０２をエッチ・バックし、酸化物５８，５８ａおよびスペーサ９２上のｐ＋  ポリシリコン層１００を露出させる。次に、ｐ＋  ポリシリコン層１００は等方性エッチングされて、厚い絶縁層５８，５８ａの面以下のレベルにまで掘り下げられる。次に、窒化物スペーサ９２およびレジスト１０２が除去される。
【００４８】
次に、図１１に示すように、ｎ＋  ポリシリコン・マンドレル部８４ａが、ホットＨ３  ＰＯ４  のようなウェット・エッチングによって除去される。プロセスは、ｐ＋  ポリシリコンの薄い層１００または酸化物領域５８の薄い層を腐食しない。ｎ＋  ドープドシリコンを選択エッチングするためにＨ３  ＰＯ４  を使用することは、文献ＩＢＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｓｃｌｏｓｕｒｅ  Ｂｕｌｌｅｔｉｎ，“Ｈｏｌｅ  Ｏｐｅｎｉｎｇ  ｉｎ  Ｐｏｌｙｓｉｌｉｃｏｎ  ｂｙ  Ｓｅｌｅｃｔｉｖｅ  Ｄｏｐｉｎｇ  ａｎｄ  Ｒｅｍｏｖａｌ  Ｔｅｃｈｎｉｑｕｅ，”ｂｙ  Ｒ．Ｆ．Ｂａｒｈｏｌｏｍｅｗ，ｅｔ  ａｌ，ＩＢＭ  ＴＤＢ，Ｍａｙ１９８１，ｐａｇｅｓ５３４６−５３４７に記述されている。次に、ｐ＋  ポリシリコンの薄い層１００の露出面は、酸化あるいは窒化され、キャパシタ誘電体１０４となる。次に、ｐ＋  ポリシリコンのプレート層１０６が付着される。次に、プレート層１０６が平坦化され、アレイ領域上がマスクされ、他の箇所がエッチングされて、ＤＲＡＭセルの積層キャパシタ１０８が完成する。積層キャパシタ１０８は、厚い絶縁ペデスタル部５８ａの厚さＴにほぼ等しい高さＨを有していることがわかる。また、積層キャパシタ１０８ａが、積層キャパシタ１０８ｂから距離Ｖだけ離れていることがわかる。この距離Ｖは、スペーサ９２の幅Ｖ（図１０）に、およびｎ＋  ポリシリコン・マンドレル部８４ａの幅Ｖにほぼ等しい。ノン・フォトリソグラフィック・プロセスによって形成されると、スペーサ９２は、他の構造を製造するのに用いられるシステムの最小フォトリソグラフィック寸法よりもかなり小さい幅を有している。したがって、キャパシタ間の間隔は、この最小フォトリソグラフィック寸法よりもかなり小さい。
【００４９】
図１６において、ビットライン・スタッド３８は、スタッド３８が上にある領域３８ａを有し、ワードライン２６間のビットライン拡散領域３２Ａへ接触する。ビットライン・スタッド３８は、また、スタッド３８が下にある領域３８ｂを有し、ビットライン５０ａへ接触する。ビットライン・スタッド３８は、また、ビットライン・スタッド３８がビットライン５０ａを越えて延びるスタッド３８内に凹部６２が設けられている領域３８ｃを有している。同様に、積層キャパシタ・スタッド４０は、スタッド４０がワードライン２６間のノード拡散領域３２Ｂへ接触する領域４０ａを有している。積層キャパシタ・スタッド４０は、また、スタッド４０が積層キャパシタ１０８へ接触する領域４０ｂを有している。積層キャパシタ・スタッド４０は、また、スタッド４０がビットライン５０ａの下にあり、スタッド区分層４２によってそこから絶縁されている領域４０ｃを有している。
【００５０】
図１１は、図１６に示すセル・レイアウトの上面の折れ曲がりパスＡ，Ｂ，Ｃ，…，Ｊに沿った断面図である。図１〜図１４の断面図は、この折れ曲がりパスに沿ったものであり、１つの図面でできるだけ多くのフィーチャを示している。断面図の理解を容易にするために、上面図のＡ，Ｂ，Ｃ，…，Ｊに相当する点が、また、断面図に示されている。ワードライン２６，ビットライン５０ａ，ビットライン・スペーサ６４′，ビットライン・コンタクト・スタッド３８，積層キャパシタ・スタッド４０，積層キャパシタ１０８は、すべて上面図に示されている。
【００５１】
図１７は、図１２，図１３，図１４に記載されたセルの改善バージョンの上面図である。これによれば、キャパシタはかなり大きい。その理由は、キャパシタがビットライン上に延び、ビットライン上のフォトリソグラフィック最小寸法より小さい距離Ｗ′だけ互いに分離されているからである。対照的に、図１６において、積層キャパシタ１０８は、ビットライン５０ａと２つのスペーサ６４′とを加えた幅に等しい距離Ｗ（フォトリソグラフィック最小寸法より大きい距離にまで加える）だけ互いに分離されていることがわかる。
【００５２】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）接続部を形成する方法であって、
（ａ）導電層を付着する工程と、
（ｂ）少なくとも前記導電層の部分をパターニングする工程と、
（ｃ）前記導電層上に絶縁層を形成する工程と、
（ｄ）少なくとも前記絶縁層および前記導電層の部分をパターニングする工程と、
を含むことを特徴とする方法。
（２）前記導電層は、半導体チップ上にあり、前記半導体チップは、アレイ部とサポート部とを有し、前記工程（ｂ）は、前記アレイ部をブロック・マスキングしながら、前記サポート部をパターニングする工程を含むことを特徴とする上記（１）に記載の方法。
（３）前記工程（ｄ）は、前記サポート部をブロック・マスキングしながら、前記アレイ部をパターニングする工程を含むことを特徴とする上記（２）に記載の方法。
（４）前記アレイ部は、ビットラインを有することを特徴とする上記（３）に記載の方法。
（５）前記ビットラインに自己整合した積層キャパシタを形成する工程をさらに含むことを特徴とする上記（４）に記載の方法。
（６）前記工程（ｃ）の前記絶縁層は、厚さを有し、前記積層キャパシタは高さを有し、前記高さは、前記厚さにほぼ等しいことを特徴とする上記（５）に記載の方法。
（７）前記絶縁層は、二酸化シリコンよりなることを特徴とする上記（１）に記載の方法。
（８）前記工程（ｃ）は、第１の絶縁体を付着し、次に、第２の絶縁体を付着する工程を含むことを特徴とする上記（１）に記載の方法。
（９）前記工程（ｄ）は、
前記第２の絶縁体をパターニングし、前記第１の絶縁体をパターニングする工程と、
前記第２の絶縁体を、細くする工程と、
前記第１の絶縁体に自己整合した前記導電層をパターニングする工程と、
を含むことを特徴とする上記（８）に記載の方法。
（１０）前記細くする工程は、等方性エッチング工程であり、前記第１の絶縁体は、前記第２の絶縁体を細くする工程の際に、実質的にエッチングされない材料であることを特徴とする上記（８）に記載の方法。
（１１）積層キャパシタおよびビットラインを有するメモリセルを備え、前記積層キャパシタは、前記ビットラインに自己整合していることを特徴とする半導体チップ。
（１２）前記積層キャパシタは、高さを有し、前記ビットラインは厚さを有し、前記高さは、前記厚さの少なくとも５倍であることを特徴とする上記（１１）に記載の半導体チップ。
（１３）前記ビットライン上に厚い絶縁体を有し、前記ビットラインは、前記厚い絶縁体に自己整合し、前記積層キャパシタは、前記厚い絶縁体および前記ビットラインに自己整合していることを特徴とする上記（１１）に記載の半導体チップ。
（１４）前記厚い絶縁体は、厚さを有し、前記ビットラインは厚さを有し、前記厚い絶縁体の厚さは、前記ビットラインの厚さの少なくとも５倍であることを特徴とする上記（１１）に記載の半導体チップ。
（１５）前記メモリセル内の前記厚い絶縁体は、占有的に前記ビットライン上にあることを特徴とする上記（１３）に記載の半導体チップ。
（１６）前記厚い絶縁体は、前記ビットラインに中心合わせされ、前記ビットラインよりも細いことを特徴とする上記（１５）に記載の半導体チップ。
（１７）前記厚い絶縁体は厚さを有し、前記積層キャパシタは高さを有し、前記高さは前記厚さにほぼ等しいことを特徴とする上記（１３）に記載の半導体チップ。
（１８）前記ビットラインおよび積層キャパシタは、アレイの一部であり、前記半導体チップは、さらに、サポート回路を備え、前記サポート回路は、前記ビットラインと共面の相互接続メタライゼーション層を有し、前記相互接続メタライゼーション層上の前記厚い絶縁体は、ほぼ一様なチップ・トポロジを与えることを特徴とする上記（１３）に記載の半導体チップ。
（１９）前記ビットラインおよび前記共面相互接続メタライゼーション層は、これらの間のマスク・アライメント公差間隔変動を有することを特徴とする上記（１８）に記載の半導体チップ。
（２０）スペーサが、前記ビットラインと前記キャパシタとを分離することを特徴とする上記（１１）に記載の半導体チップ。
（２１）第２の層が、前記ビットラインと前記厚い絶縁体との間にあり、前記厚い絶縁体は、前記第２の層を実質的にエッチングすることなくエッチング可能であり、前記第２の層は、前記ビットラインを実質的にエッチングすることなくエッチング可能であることを特徴とする上記（１１）に記載の半導体チップ。
（２２）前記ビットラインは、前記第２の層に、自己整合していることを特徴とする上記（２１）に記載の半導体チップ。
（２３）最小寸法を有するフォトリソグラフィック技術を用いて作製された半導体チップであって、１対の積層キャパシタを備え、前記１対の積層キャパシタは、前記最小寸法よりもかなり小さい距離だけ、互いに分離されていることを特徴とする半導体チップ。
（２４）複数のビットラインをさらに備え、前記ビットラインは、ビットライン・ピッチを有し、前記分離距離は、前記ビットライン・ピッチの１／４より小さいことを特徴とする上記（２３）に記載の半導体チップ。
（２５）前記積層キャパシタは、前記ビットラインに自己整合していることを特徴とする上記（２４）に記載の半導体チップ。
（２６）前記ビットラインおよび積層キャパシタは、アレイの一部であり、前記半導体チップは、さらに、サポート回路を備え、前記サポート回路は、前記ビットラインと共面の相互接続メタライゼーション層を有し、前記相互接続メタライゼーション層上の前記厚い絶縁体は、ほぼ一様なチップ・トポロジを与えることを特徴とする上記（２４）に記載の半導体チップ。
（２７）複数の積層キャパシタをさらに備え、第１の前記複数の積層キャパシタは、前記複数の積層キャパシタのうちの隣接する４つの他の積層キャパシタであり、前記第１の積層キャパシタは、最小寸法よりもかなり小さい距離だけ、前記４つの隣接積層キャパシタの各々から分離されていることを特徴とする上記（２３）に記載の積層キャパシタ。
（２８）ＤＲＡＭセルの作製方法であって、
（ａ）半導体ウェハを設ける工程と、
（ｂ）前記ウェハ上にビットラインを画成する工程と、
（ｃ）前記ビットラインに自己整合した積層キャパシタを形成する工程と、を含むことを特徴とする方法。
（２９）前記工程（ｂ）は、
ｂ１）前記ウェハ上に金属の層を付着する工程と、
ｂ２）前記金属の層上に厚い絶縁体を付着する工程と、
ｂ３）前記厚い絶縁体上に、前記ビットラインのマスキング・パターンを設ける工程と、
ｂ４）前記厚い絶縁体をエッチングして、厚い絶縁ペデスタル部を形成する工程と、
ｂ５）前記工程（ｂ４）で露出された前記金属の層をエッチングして、前記ビットラインを画成する工程と、
を含むことを特徴とする上記（２８）に記載の方法。
（３０）前記エッチング工程（ｂ５）の後に、前記厚い絶縁体を等方性エッチングし、前記ビットラインに中心合わせされた細くて厚い絶縁ペデスタル部を残す工程をさらに含むことを特徴とする上記（２９）に記載の方法。
（３１）前記ビットラインと前記厚い絶縁体との間に、第２の材料層を付着する工程をさらに含み、前記厚い絶縁体は、前記第２の材料層を実質的にエッチングすることなくエッチング可能であり、前記第２の材料層は、前記ビットラインを実質的にエッチングすることなくエッチング可能であることを特徴とする上記（３０）に記載の方法。
（３２）前記第２の層に自己整合した前記ビットラインをエッチングする工程をさらに含むことを特徴とする上記（３１）に記載の方法。
（３３）前記ビットラインおよび積層キャパシタは、アレイの一部であり、前記半導体チップは、サポート回路をさらに備え、前記サポート回路は、前記ビットラインと共面の相互接続メタライゼーション層を有し、さらに、前記工程（ｂ２）の後に、前記厚い絶縁体を平坦化して、前記アレイおよびサポート回路上に、ほぼ一様なチップ・トポロジを得る工程をさらに含み、前記厚い絶縁体は、厚さを有し、前記積層キャパシタは、高さを有し、前記高さは、前記厚さにほぼ等しいことを特徴とする上記（２９）に記載の方法。
（３４）前記共面相互接続メタライゼーション層は、前記ビットライン画成工程（ｂ）とは別のマスキング工程で画成することを特徴とする上記（３３）に記載の方法。
（３５）前記工程（ｂ）のビットラインは、側壁を有し、前記工程（ｂ）は、前記側壁に沿ってスペーサを形成し、前記ビットラインを前記キャパシタから絶縁する工程をさらに含むことを特徴とする上記（２８）に記載の方法。
（３６）ＤＲＡＭチップを作製する方法であって、
（ａ）アレイ部およびサポート部を有する半導体ウェハを設ける工程と、
（ｂ）前記アレイ部およびサポート部上に、厚い絶縁体を付着する工程と、
（ｃ）前記アレイ部上の前記厚い絶縁体内に溝をエッチングする工程と、
（ｄ）前記溝内に積層キャパシタを形成する工程とを含み、前記厚い絶縁体は、厚さを有し、前記積層キャパシタは、高さを有し、前記高さは、前記厚さにほぼ等しい、
ことを特徴とする方法。
（３７）前記工程（ｂ）の前に、導電層を付着する工程をさらに含み、前記工程（ｃ）は、前記アレイ部上の前記厚い絶縁体内の前記溝に自己整合した前記導電層をエッチングする工程をさらに含むことを特徴とする上記（３６）に記載の方法。
（３８）ＤＲＡＭチップの作製方法であって、
（ａ）半導体ウェハを設ける工程と、
（ｂ）選択的にエッチング可能な第１の材料を付着する工程と、
（ｃ）最小寸法を有するフォトリソグラフィック技術を用いて、前記第１の材料上に、選択的にエッチング可能な第２の材料よりなる、エッジを有する島を形成し、前記エッジに沿って、選択的にエッチング可能な第３の材料よりなり、前記最小フォトリソグラフィック寸法よりも小さい寸法を有するスペーサを、ノン・フォトリソグラフィックに形成し、前記島をエッチング除去して、前記スペーサおよび前記第１の材料を残す工程と、
（ｄ）前記スペーサによってマスクされた前記第１の材料内の溝をエッチングする工程と、
（ｅ）前記溝内に積層キャパシタを形成する工程とを含み、前記積層キャパシタは、前記スペーサの寸法にほぼ等しい寸法だけ、互いに分離している、
ことを特徴とする方法。
【図面の簡単な説明】
【図１】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図２】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図３】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図４】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図５】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図６】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図７】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図８】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図にされるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図９】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図１０】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図１１】アレイおよびサポート・デバイスと、本発明の積層キャパシタを作製する一連のプロセス工程を示す断面図であり、図１６に示すチップのアレイ部の上面図に示されるラインＡ，Ｂ，Ｃ，…，Ｊに沿ったアレイ・デバイスの断面図である。
【図１２】ビットライン上に延びるより大きな積層キャパシタを有する本発明の改善バージョンを作製するために、図４，図５，図６に用いられるプロセス工程に代わるプロセス工程のシーケンスを示す断面図である。
【図１３】ビットライン上に延びるより大きな積層キャパシタを有する本発明の改善バージョンを作製するために、図４，図５，図６に用いられるプロセス工程に代わるプロセス工程のシーケンスを示す断面図である。
【図１４】ビットライン上に延びるより大きな積層キャパシタを有する本発明の改善バージョンを作製するために、図４，図５，図６に用いられるプロセス工程に代わるプロセス工程のシーケンスを示す断面図である。
【図１５】図８で説明されるプロセスでの工程における本発明のチップのアレイ部のレイアウトの上面図であり、積層キャパシタの互いの分離を画成するスペーサの配置を示している。
【図１６】本発明のチップのアレイ部のレイアウトの上面図であり、ビットラインに自己整合され、最小のフォトリソグラフィック寸法より小さい距離だけ、ビットラインに平行な方向に互いに分離された積層キャパシタの配置を示している。
【図１７】積層キャパシタがビットライン上に延び、積層キャパシタが最小のフォトリソグラフィック寸法より小さい距離だけ、ワードラインに平行な方向に互いに分離された、本発明のチップの改善バージョンのアレイ部のレイアウトの上面図である。
【符号の説明】
２０  基板
２２Ａ，２２Ｂ  トレンチ分離領域
２４  ゲート酸化物層
２６  ワードライン
２８  絶縁キャップ
３０Ａ，３０Ｂ  スペーサ
３２Ａ，３２Ｂ  拡散領域
３４  パシベーション層
３６  絶縁層
３８，４０  スタッド
４２  区別層
４４  マスク
５０  ビットライン導体
５０ａ  ビットライン
５０Ｓ  相互接続部
５２  サポート領域
５４  マスク
５４′  ブロック・マスク部
５６  アレイ領域
５８  絶縁層
６０  マスク
６０Ｓ  ブロック・マスク部
６２  凹部
６４  ビットライン絶縁体
６４′  スペーサ絶縁体層
７０  スペース
７４  凹部
８０  絶縁体
８４  ｎ＋  ポリシリコン層
８４ａ  ｎ＋  ポリシリコン・マンドレル部
８６  窒化シリコン層
８８  島
９０  エッジ
９２  窒化物スペーサ
１００  ｐ＋  ポリシリコンの薄層
１０２  レジスト
１７０  スペーサ
１０４  キャパシタ誘電体
１０６  プレート層
１０８  積層キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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