(57)【特許請求の範囲】
【請求項１】
液晶表示素子と、
前記液晶表示素子の表示データをラッチする第１のラッチ回路と第２のラッチ回路と、
前記第１のラッチ回路に接続された第１のシフトレジスタと、前記第２のラッチ回路に接続された第２のシフトレジスタと、
前記第１のラッチ回路に表示データを供給する第１のデータバスと、
前記第１のシフトレジスタにクロックを供給する第１のクロック信号線と、
前記第１のデータバスと前記第２のラッチ回路とに表示データを供給する第２のデータバスと、
前記第１のクロック信号線と前記第２のシフトレジスタとにクロックを供給する第２の信号線と、
前記第１のデータバスと前記第２のデータバスとの間と、前記第１のクロック信号線と前記第２のクロック信号線との間とに設けられた第１のスタンバイ回路とを有し、
１ラインデータ書き込み期間において、前記第１のクロック信号線を介してクロックが前記第１のシフトレジスタに供給され、前記第１のデータバスを介して表示データが前記第１のシフトレジスタに供給された後、前記第２のクロック信号線を介してクロックが前記第２のシフトレジスタに供給され、前記第２のデータバスを介して前記第２のラッチ回路に表示データが供給される際、前記第１のスタンバイ回路は前記第１のクロック信号線と前記第１のデータバスとをスタンバイ状態とすることを特徴とする液晶表示装置。
【請求項２】
前記液晶表示素子の表示データをラッチする第３のラッチ回路と第４のラッチ回路と、
前記第３のラッチ回路に接続された第３のシフトレジスタと、前記第４のラッチ回路に接続された第４のシフトレジスタと、
前記第４のラッチ回路に表示データを供給する第４のデータバスと、
前記第４のシフトレジスタにクロックを供給する第４のクロック信号線と、
前記第４のデータバスと前記第３のラッチ回路とに前記データを供給する第３のデータバスと、
前記第４のクロック信号線と前記第３のシフトレジスタとにクロックを供給する第３の信号線と、
前記第３のデータバスと前記第４のデータバスとの間と、前記第３のクロック信号線と前記第４のクロック信号線との間とに設けられた第２のスタンバイ回路とを有し、
前記１ラインデータ書き込み期間において、前記第３のクロック信号線を介してクロックが前記第３のシフトレジスタに供給され、前記第３のデータバスを介して表示データが前記第３のシフトレジスタに供給される際、前記第２のスタンバイ回路は、前記第４のクロック信号線と前記第４のデータバスとをスタンバイ状態とすることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記１ラインデータ書き込み期間において、前記第３のクロック信号線を介してクロックが前記第３のシフトレジスタに供給され、前記第３のデータバスを介して表示データが前記第３のシフトレジスタに供給されるのは、前記第２のクロック信号線を介してクロックが前記第２のシフトレジスタに供給され、前記第２のデータバスを介して前記第２のラッチ回路に表示データが供給された後であることを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記第２のクロック信号線を介してクロックが前記第２のシフトレジスタに供給され、前記第２のデータバスを介して前記第２のラッチ回路に表示データが供給された後に、前記第２のシフトレジスタと前記第２のラッチ回路とがスタンバイ状態となることを特徴とする請求項１ないし３の何れかに記載の液晶表示装置。
【請求項５】
第１のラッチ回路に表示データを供給する第１のデータバスと、
第１のシフトレジスタにクロックを供給する第１のクロック信号線と、
前記第１のデータバスと第２のラッチ回路とに表示データを供給する第２のデータバスと、
前記第１のクロック信号線と第２のシフトレジスタとにクロックを供給する第２の信号線と、
前記第１のデータバスと前記第２のデータバスとの間と、前記第１のクロック信号線と前記第２のクロック信号線との間とに設けられた第１のスタンバイ回路とを有し、
１ラインデータ書き込み期間において、前記第１のクロック信号線を介してクロックが前記第１のシフトレジスタに供給され、前記第１のデータバスを介して表示データが前記第１のシフトレジスタに供給された後、前記第２のクロック信号線を介してクロックが前記第２のシフトレジスタに供給され、前記第２のデータバスを介して前記第２のラッチ回路に表示データが供給される際、前記第１のスタンバイ回路は、前記第１のクロック信号線と前記第１のデータバスとをスタンバイ状態とすることを特徴とするデータ信号線ドライバ。
【請求項６】
前記第２のクロック信号線を介してクロックが前記第２のシフトレジスタに供給され、前記第２のデータバスを介して前記第２のラッチ回路に表示データが供給された後に、前記第２のシフトレジスタと前記第２のラッチ回路とがスタンバイ状態となることを特徴とする請求項５に記載のデータ信号線ドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置において、特に携帯情報端末等に組み込まれる液晶表示装置の低消費電力化に有効な技術に関する。
【０００２】
【従来の技術】
ＳＴＮ（Ｓｕｐｅｒ  Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）方式の単純マトリックス型液晶表示装置は、ノート型パソコン等の表示デバイスとして広く用いられている。
【０００３】
図５は、従来のＳＴＮ方式の単純マトリックス型液晶表示装置の概略構成を示すブロック図であり、１０１は表示制御装置、１０２は電源回路、ＬＣＤは液晶表示パネルである。
【０００４】
液晶表示パネルＬＣＤは、液晶を介して互いに対向配置された一対のガラス基板を備え、一方のガラス基板の液晶側の面には、Ｘ方向に延在し、かつ、Ｙ方向に並設されるｍ本のコモン電極（走査線）が形成され、このｍ本のコモン電極のそれぞれは、対応する各コモンドライバ（ＩＣ−Ｃ１〜ＩＣ−Ｃ５）に接続される。
【０００５】
また、他方のガラス基板の液晶側の面には、Ｙ方向に延在し、かつ、Ｘ方向に並設されるｎ本のセグメント電極（データ線）が形成され、さらに、このｎ本のセグメント電極は上下２つに分割され、この２分割されたｎ本のセグメント電極のそれぞれは、上側の対応する各セグメントドライバ（ＩＣ−Ｕ１〜ＩＣ−Ｕｎ）、あるいは、下側の対応する各セグメントドライバ（ＩＣ−Ｌ１〜ＩＣ−Ｌｎ）に接続される。
【０００６】
前記複数のセグメント電極と複数のコモン電極との交差部が画素領域を構成し、上側の各セグメントドライバ（ＩＣ−Ｕ１〜ＩＣ−Ｕｎ）、下側の各セグメントドライバ（ＩＣ−Ｌ１〜ＩＣ−Ｌｎ）および各コモンドライバ（ＩＣ−Ｃ１〜ＩＣ−Ｃ５）から、前記複数のセグメント電極および前記複数のコモン電極に各駆動電圧を印加して、前記画素を駆動する。
【０００７】
図５において、液晶パネル表示制御装置１０１は、上位コンピュータ側等から転送される表示制御信号および表示用データに基づき、各セグメントドライバ（ＩＣ−Ｕ１〜ＩＣ−Ｕｎ，ＩＣ−Ｌ１〜ＩＣ−Ｌｎ）および各コモンドライバ（ＩＣ−Ｃ１〜ＩＣ−Ｃ５）を制御する。
【０００８】
電源回路１０２は、それぞれ異なる、データ信号線駆動電圧ＶＨ、ＶＭ、ＶＬ、  走査線信号駆動電圧ＶｘＨ、ＶｘＬ、  Ｖｃｃ、ＧＮＤの電圧を生成し、ＶＨ、ＶＭ、ＶＬ、ＶｃｃおよびＧＮＤの電圧を各セグメントドライバ（ＩＣ−Ｕ１〜ＩＣ−Ｌｎ）に供給し、ＶｘＨ、ＶＭ、ＶｘＬ、ＶｃｃおよびＧＮＤの電圧を各コモンドライバ（ＩＣ−Ｃ１〜ＩＣ−Ｃ５）に供給する。
【０００９】
また、単純マトリックス型液晶表示装置においては、液晶に直流電圧が印加されないように、前記複数のセグメント電極と前記複数のコモン電極とに印加する各駆動電圧を所定の周期で反転させる、いわゆる交流化駆動方法が採用される。
【００１０】
図６は、図５に示す液晶パネルＬＣＤのセグメント電極に印加されるデータ信号線駆動電圧及び、コモン電極に印加される走査線信号駆動電圧の一例を説明するための図である。
【００１１】
図６に示す例では、交流化信号Ｍがハイレベルの場合に、表示データ「１」の各セグメント電極には、電源回路１０２から駆動電圧ＶＬが供給され、データ「０」の各セグメント電極には、電源回路１０２から駆動電圧ＶＨが供給され、印加される。
【００１２】
同じく、交流化信号Ｍがロウレベルの場合に、選択されたコモン電極には、電源回路１０２から供給される駆動電圧ＶｘＨが、交流化信号Ｍがハイレベルのときには、選択されたコモン電極には電源回路１０２から供給される駆動電圧ＶｘＬが印加され、また、非選択のコモン電極には、交流化信号Ｍがハイレベルあるいはロウレベルに係わらず、電源回路１０２から供給されるＶＭの駆動電圧が印加される。
【００１３】
図３は、図５に示す従来のセグメントドライバのブロック図である。
【００１４】
図３に示すセグメントドライバは、シフトレジスタ回路３０１、ビットラッチ回路３０２、ラインラッチ回路３０３、出力回路３０４およびランダムロジック回路３１０から構成される。なお、ランダムロジック回路３１０内には、データラッチを必要としない時にセグメントドライバ１個をスタンバイ状態とするスタンバイ回路３０７を有する。３０８はＥＩＯ１回路、３０９はＥＩＯ２回路でセグメントドライバのシフト方向により、前段のセグメントドライバからのキャリー信号を入力しシフトレジスタ回路３０１に内部キャリー信号ＣＡＲ１、ＣＡＲ２及びスタンバイ回路３０７にスタンバイ信号ＳＴＢＹを出力したり、次段のセグメントドライバにキャリー信号を出力したりする。なお、図３には２４０出力のセグメントドライバを示し、Ｙ１〜Ｙ２４０は各出力端子を示す。
【００１５】
次に、図３に示すセグメントドライバのデータ取込、出力動作を説明する。
【００１６】
ランダムロジック回路３１０では、表示制御装置１０１から入力される表示データラッチ用クロックＣＬ２を内部データラッチ用クロックＳＣＬ２に変換する、この内部データラッチ用クロックＳＣＬ２に基づいてシフトレジスタ回路３０１は、ビットラッチ回路３０２のデータ取り込み用信号を生成し、ビットラッチ回路３０２に出力する。
【００１７】
また、表示制御装置１０１から入力される４ビットの表示データＤＡＴＡも内部データＳＤに変換される。内部データラッチ用クロックＳＣＬ２、内部データＳＤはスタンバイ状態時にＬｏｗレベルに固定となる。
【００１８】
ビットラッチ回路３０２は、シフトレジスタ回路３０１から入力されるデータ取り込み用信号に基づいて、内部データＳＤをラッチする。
【００１９】
ラインラッチ回路３０３は、図示しないが、出力タイミング制御用ラインクロックＣＬ１に基づいて、全てのビットラッチ回路３０２に取り込まれた表示用データをラッチし、出力回路３０４に出力する。
【００２０】
出力回路３０４は、ラインラッチ回路３０３から入力された表示用データの電圧レベルを液晶駆動用の高電圧レベルに変換し、また電源回路１０２から供給される３レベルのデータ信号線駆動電圧を選択するため、この高電圧レベルに変換したデータと、交流化信号Ｍとから、前述した交流化演算を行い、電源回路１０２から供給される３レベルのデータ信号線駆動電圧の中の１つを各セグメント電極（データ信号線）に出力する。
【００２１】
図７に１ラインデータ書き込み期間毎の各セグメントドライバの動作状態図を示す。
【００２２】
図７では、図５に示すように、Ｘ方向に並設される１ライン分の表示データはｎ個のセグメントドライバにより出力されている。この場合に、各セグメントドライバ（ＩＣ−Ｕ１〜Ｕｎ，ＩＣ−Ｌ１〜Ｌｎ）は、後述するキャリー信号（バーＥＩＯ１あるいはバーＥＩＯ２）により動作を開始し、表示データの取り込み動作を行う。このキャリー信号が入力されないセグメントドライバ（ＩＣ−Ｕ１〜Ｕｎ，ＩＣ−Ｌ１〜Ｌｎ）は、表示データを取り込む必要がないので内部動作を停止するスタンバイ状態としている。また、表示データの取り込みを終了したセグメントドライバ（ＩＣ−Ｕ１〜Ｕｎ，ＩＣ−Ｌ１〜Ｌｎ）は、内部動作を停止しスタンバイ状態とする。これらにより従来は各セグメントドライバ（ＩＣ−Ｕ１〜Ｕｎ，ＩＣ−Ｌ１〜Ｌｎ）１個単位にスタンバイ状態とし、低消費電力化を実施していた。
【００２３】
図４にセグメントドライバ内のタイミング図を示し、キャリー信号（バーＥＩＯ１あるいはバーＥＩＯ２）とセグメントドライバ内部の動作を示す。
【００２４】
図４では、図３に示すシフトレジスタ３０１において、左から右にデータ取り込み用信号をシフトさせる場合の例を示しているので、キャリー信号バーＥＩＯ１を入力し、キャリー信号バーＥＩＯ２を出力し、次段のセグメントドライバ（ＩＣ−Ｕ１〜Ｕｎ，ＩＣ−Ｌ１〜Ｌｎ）のキャリー入力に入力させている。セグメントドライバ内部は図３に示すように、各内部回路に分けられているが、キャリー信号バーＥＩＯ１の入力とほぼ同時に全ての回路において動作が開始され、また、セグメントドライバ内の内部データバスＳＤ及び内部データラッチ用クロックＳＣＬ２全てを動作させていた。
【００２５】
【発明が解決しようとする課題】
上記従来技術では、スタンバイ状態の制御はセグメントドライバ１個単位でしかできず、低消費電力に不十分であった。
【００２６】
本発明は、前記従来技術の問題点を解決するためになされたものであって、本発明の目的は、液晶表示装置において、液晶駆動装置の消費電力を低減することが可能となる技術を提供することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００２８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００２９】
本発明の１側面によれば、セグメントドライバのシフトレジスタ、ビットラッチ回路、ラインラッチ回路、出力回路を任意の出力数分ごとにブロック分割し、そのブロックごとにスタンバイ機能を有し、そのブロックがデータをラッチする以外は回路が停止することとする。
【００３０】
本発明の他の側面によれば、ブロック単位ごとに内部データバス及び内部データラッチ用クロックも分割し、その分割された内部データバス及び内部データラッチ用クロックもスタンバイ機能を有し、上記ブロックが停止中は分割された内部データバス及び内部データラッチ用クロックも停止することとする。
【００３１】
本発明の他の側面によれば、ブロック単位ごとに内部データバス及び内部データラッチ用クロックも分割し、その分割された内部データバス及び内部データラッチ用クロックもスタンバイ機能を有し、上記ブロックの動作を開始するには前段のブロックからの開始信号を用い、ブロックの動作の停止は動作中のブロックからの停止信号を用いる。
【００３２】
上記構成によれば、スタンバイ機能が液晶駆動装置１個単位で構成されず、内部で細分化されるため、細分化された分消費電力を低減される。
【００３３】
【発明の実施の形態】
以下、本発明をＳＴＮ方式の単純マトリックス型液晶表示装置に適用した発明の実施の形態を図面を参照して詳細に説明する。
【００３４】
なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３５】
図１は、本発明の一実施例を示すもので、セグメントドライバのブロック図を示す。
【００３６】
シフトレジスタ３０１、ビットラッチ回路３０２、ラインラッチ回路３０３、出力回路３０４を４０出力数分ごとにブロック分割し、そのブロックごとにスタンバイ回路３０５を有する。なお、ＳＳＳＤはブロック内のデータバス、ＳＳＳＣＬ２はブロック内のデータラッチ用クロック信号線を示す。また、内部データバスＳＳＤ及び内部クロック信号線ＳＳＣＬ２も上記ブロックごとに分割し、その分割された内部データバスＳＳＤ及び、内部クロック信号線ＳＳＣＬ２ごとにスタンバイ回路３０６を有する。
【００３７】
また、従来同様セグメントドライバ１個単位でスタンバイ状態とするスタンバイ回路３０７をランダムロジック回路３１０に有する。スタンバイ回路３０７からスタンバイ回路３０６には、内部データバスＳＤ、内部クロック信号線ＳＣＬ２が入力している。
【００３８】
ランダムロジック回路３１０には、出力タイミング制御用ラインクロックＣＬ１、４ビットの表示データＤＡＴＡ、表示データラッチ用クロックＣＬ２、交流化信号Ｍ、キャリー信号ＥＩＯ１、ＥＩＯ２が入力されている。
【００３９】
図２は、図１に示すブロックのタイミング図を示す。なお、説明の関係上右シフト（Ｙ１→Ｙ２４０）において以下説明するが、左シフト（Ｙ２４０→Ｙ１）も同様である。
【００４０】
前段の液晶駆動装置からのキャリー信号（バーＥＩＯ１）が入力されるまで、従来同様そのセグメントドライバの内部は全てスタンバイ（停止）状態である。
【００４１】
キャリー信号（バーＥＩＯ１）が入力されると内部ロジック回路、内部データバスＳＤ、内部クロック信号ＳＣＬ２が動作開始する。またスタンバイ回路３０６（１）、３０６（２）、３０６（３）、のスタンバイが解除され、内部データバスＳＳＤ（１）、  ＳＳＤ  （２）、  ＳＳＤ（３）、内部クロック信号ＳＳＣＬ２（１）、  ＳＳＣＬ２（２）、  ＳＳＣＬ２（３）が動作する。またスタンバイ回路３０５（１）のスタンバイが解除され、ブロックＩＣＢＬＫ１内のブロック内データバスＳＳＳＤ（１）及びブロック内クロック信号ＳＳＳＣＬ２（１）が動作し、ブロックＩＣＢＬＫ１のラッチ回路３０２において表示制御装置１０１から入力される表示データＤＡＴＡがラッチされる。
【００４２】
なお表示データＤＡＴＡは４ビットのデータバスを用いて供給されており、１ビットのデータが１出力にラッチされるため、４０出力のデータをラッチするためにはデータラッチ用クロック信号ＣＬ２のパルス数は１０となる。
【００４３】
ブロックＩＣＢＬＫ１は、出力Ｙ１〜４０のデータをラッチすると次段ブロックにキャリーを転送するとともに、スタンバイ回路３０５（１）がスタンバイ状態となりブロック内データバスＳＳＳＤ（１）及びブロック内クロック信号ＳＳＳＣＬ２（１）をＬｏｗレベルに固定し、ブロック内部の回路を停止する。また、スタンバイ回路３０６（１）がスタンバイ状態となり内部データバスＳＳＤ（１）及び内部クロック信号ＳＳＣＬ２（１）もＬｏｗレベルに固定され停止状態とする。
【００４４】
次に、ブロックＩＣＢＬＫ１からのキャリー入力によりスタンバイ回路３０５（２）がスタンバイ状態から動作状態となり、ブロックＩＣＢＬＫ２にブロック内データバスＳＳＳＤ（２）及びブロック内クロック信号ＳＳＳＣＬ２（２）が供給され表示データがラッチされる。ブロックＩＣＢＬＫ２は、出力Ｙ４１〜８０のデータをラッチすると次段ブロックにキャリーを転送するとともに、スタンバイ回路３０５（２）がスタンバイ状態となりブロック内データバスＳＳＳＤ（２）及びブロック内クロック信号ＳＳＳＣＬ２（２）をＬｏｗレベルに固定し、ブロック内部の回路を停止する。また、スタンバイ回路３０６（２）がスタンバイ状態となり内部データバスＳＳＤ（２）及び内部クロック信号ＳＳＣＬ２（２）をＬｏｗレベルに固定し、停止状態とする。
【００４５】
ブロックＩＣＢＬＫ３も同様に動作する。
【００４６】
次にブロックＩＣＢＬＫ３からのキャリー入力により内部データバスＳＳＤ（４）、内部クロック信号ＳＳＣＬ２（４）及び、ブロックＩＣＢＬＫ４はスタンバイ状態から動作状態となり、ブロックＩＣＢＬＫ４は表示データをラッチする。
【００４７】
ブロックＩＣＢＬＫ４は、出力Ｙ１２１〜１６０のデータをラッチすると次段ブロックにキャリーを転送するとともにスタンバイ状態となりブロック内データバスＳＳＳＤ（４）及びブロック内クロック信号ＳＳＳＣＬ２（４）をＬｏｗレベルに固定し、内部回路を停止する。なお、内部データバスＳＳＤ（４）、内部クロック信号ＳＳＣＬ２（４）はブロックＩＣＢＬＫ（５）へデータ及びクロックを伝えるため、動作状態を保持する。
【００４８】
ブロックＩＣＢＬＫ４からのキャリー入力により内部データバスＳＳＤ（５）、内部クロック信号ＳＳＣＬ２（５）及び、ブロックＩＣＢＬＫ５はスタンバイ状態から動作状態となり、表示データをラッチする。ブロックＩＣＢＬＫ５は、出力Ｙ１６１〜２００のデータをラッチすると次段ブロックにキャリーを転送するとともに、スタンバイ状態となりブロック内データバスＳＳＳＤ（５）及びブロック内クロック信号ＳＳＳＣＬ２（５）をＬｏｗレベルに固定し、内部回路を停止する。なお、内部データバスＳＳＤ（５）及び内部クロック信号ＳＳＣＬ２（５）も前段同様動作状態を保持する。
【００４９】
ブロックＩＣＢＬＫ６も同様に動作する。出力Ｙ２０１〜２４０のデータをラッチすると次段セグメントドライバにキャリーＥＩＯ２を出力するとともに、スタンバイ回路３０７により内部データバスＳＤ及び内部クロック信号ＳＣＬ２をＬｏｗレベルに固定し、セグメントドライバ全体をスタンバイ状態とし内部回路を停止する。
【００５０】
以上により、従来に比べ動作する回路規模が小さくできるため、低消費電力化が可能となる。液晶駆動回路では、配線幅が減少し、積層された配線の絶縁膜の厚みが薄くなる傾向にあり、配線のもつ容量及び抵抗が大きくなっている。そのために配線による電力の消費も無視できなくなっており、上記構成のように信号を停止させることで低消費電力化が可能となる。
【００５１】
図８は３２０出力時の回路図、図９はそのタイミング図である。動作は、前記２４０出力の場合と同様である。ただし、前段の液晶駆動装置からのキャリー信号（バーＥＩＯ１）が入力されるとスタンバイが解除される内部データバスはＳＳＤ（１）、  ＳＳＤ  （２）、  ＳＳＤ（３）、  ＳＳＤ（４）である。３２０出力時の場合は、まず出力１〜１６０に関するブロックＩＣＢＬＫ１〜４のスタンバイを解除し、ブロックＩＣＢＬＫ４で出力Ｙ１６０がラッチされた後、残り半分の内部データバスＳＳＤ（５）、  ＳＳＤ  （６）、  ＳＳＤ（７）、  ＳＳＤ（８）のスタンバイが解除される。
【００５２】
次にスタンバイ回路３０５及びスタンバイ回路３０６の動作を右シフト（Ｙ１からＹ２４０）時において説明する。
【００５３】
まず、図１のブロックＩＣＢＬＫ２におけるスタンバイ動作を図１０及び図１１において説明する。図１０はスタンバイ回路３０５の回路図であり、図１１はスタンバイ回路３０５の動作タイミング図である。図１１においてＳＯＵＴはシフトレジスタ回路３０１が出力するラッチ回路３０２のデータ取り込み用信号で、  ＳＯＵＴ１はブロックＩＣＢＬＫ１の最初のデータ取り込み用信号で、ＳＯＵＴ１０は最後のデータ取り込み用信号を示す。
【００５４】
図１０に示す、スタンバイ回路３０５は、まず信号線ＣＬＥＡＲにフリップフロップ回路ＦＳＲ１のリセット信号を入力しブロック内データバスＳＳＳＤおよびブロック内クロックＳＳＳＣＬ２の出力をＬｏｗレベルに固定しスタンバイ状態となっている。
【００５５】
スタンバイ回路３０５のスタンバイ解除には、シフトレジスタ回路３０１からのデータ取り込み用信号ＳＯＵＴが用いられる。例としてブロックＩＣＢＬＫ２のスタンバイ解除の場合を説明する。
【００５６】
図１１に示すようにブロックＩＣＢＬＫ１において出力Ｙ４０のデータが、ラッチ回路３０２に取り込まれるタイミングでデータ取り込み用信号ＳＯＵＴ１０が出力される。データ取り込み用信号ＳＯＵＴ１０はブロックＩＣＢＬＫ２のスタンバイ解除信号として図１０に示すスタンバイ回路３０５の信号線ＳＥＴ＿Ｎに入力される。
【００５７】
信号線ＳＥＴ＿ＮがＬｏｗレベル（ただし信号線ＳＥＴ＿ＮはＬｏｗレベルで有効とする）となると、フリップフロップ回路ＦＳＲ１でスタンバイ信号ＳＴＢＹＮをＨｉｇｈレベルに固定し、内部データバスＳＳＤ及び、内部クロックＳＳＣＬ２をそれぞれブロック内データバスＳＳＳＤ及びブロック内クロックＳＳＳＣＬ２に出力する。
【００５８】
次に再度スタンバイ状態にするためには、ブロックＩＣＢＬＫ２において出力Ｙ８０のデータがラッチ回路３０２に取り込まれる際に、ブロックＩＣＢＬＫ２のシフトレジスタ回路３０１からデータ取り込み用信号ＳＯＵＴを、ブロックＩＣＢＬＫ２のキャリー信号としてＲＥＳＥＴ＿Ｎ信号に入力する。キャリー信号ＲＥＳＥＴ＿Ｎが入力されるとスタンバイ信号ＳＴＢＹＮをＬｏｗレベルに固定し、ブロック内データバスＳＳＳＤ及びブロック内クロックＳＳＳＣＬ２の出力をＬｏｗレベルに固定し、ブロックＩＣＢＬＫ２はスタンバイ状態となる。
【００５９】
このように、ブロック内クロックＳＳＳＣＬ２のスタンバイ状態の解除を、前段のブロックのデータ取り込み用信号用いることで、ラッチ回路３０２に取り込むデータに対して、ブロック内クロックＳＳＳＣＬ２のスタンバイ状態が前もって解除されており、データをラッチするためのセットアップ、ホールド時間のマージンを向上させる。またフリップフロップＦ／Ｆ（Ａ）、Ｆ／Ｆ（Ｂ）により、キャリー信号ＲＥＳＥＴ＿Ｎが入力されてからクロック信号ＳＳＣＬ２の２周期後にブロックＩＣＢＬＫ２がスタンバイ状態になるため、ブロックＩＣＢＬＫ２で読み込むべきデータについて確実に取り込み可能となる。
【００６０】
図１２はスタンバイ回路３０６の回路図である。
【００６１】
図１３はスタンバイ回路３０６の動作タイミング図である。
【００６２】
図１の内部データバスＳＳＤ（２）とＳＳＤ（３）間にあるスタンバイ回路３０６の動作を図１２及び図１３において説明する。ブロックＩＣＢＬＫ１側から動作させる場合、ＳＥＴ＿Ｎ信号はシフトレジスタのリセット信号（前述の信号ＣＬＥＡＲ）を入力する。信号線ＳＥＴ＿Ｎが入力されると、フリップフロップ回路ＦＳＲで信号線ＳＴＢＹＮ２をＨｉｇｈレベルに固定し、内部データバスＳＳＤ（３）および内部クロック信号ＳＳＣＬ２（３）をそれぞれ内部データバスＳＳＤ（２）および内部クロック信号ＳＳＣＬ２（２）に出力する。信号ＲＥＳＥＴ＿Ｎはスタンバイ回路３０５で生成されたＲＥＳ＿Ｎ信号を入力する。ＲＥＳ＿Ｎ信号が入力されるとスタンバイ信号ＳＴＢＹＮ２をＬｏｗレベルに固定し、内部データバスＳＳＤ（２）および内部クロック信号ＳＳＣＬ２（２）の出力をＬｏｗレベルに固定しスタンバイ状態となる。
【００６３】
次に図１の内部データバスＳＳＤ（５）とＳＳＤ（６）間にあるスタンバイ回路３０６の動作を図１４において説明する。信号ＳＥＴ＿Ｎは，ブロックＩＣＢＬＫ４の最終段シフトレジスタのキャリー信号を信号ＳＥＴ＿Ｎ信号に入力する。信号ＳＥＴ＿Ｎが入力されると、フリップフロップ回路ＦＳＲでスタンバイ信号ＳＴＢＹＮ２をＨｉｇｈレベルに固定し内部データバスＳＳＤ（５）およびＳＳＣＬ２（５）をそれぞれ内部データバスＳＳＤ（６）およびＳＳＣＬ２（６）に出力する。信号ＲＥＳＥＴ＿Ｎはシフトレジスタのリセット信号（前述のＣＬＥＡＲ）を入力する。信号ＲＥＳＥＴ＿Ｎが入力されるとスタンバイ信号ＳＴＢＹＮ２をＬｏｗレベルに固定し、内部データバスＳＳＤ（２）および内部クロック信号ＳＳＣＬ２（２）の出力をＬｏｗレベルに固定としスタンバイ状態となる。また，シフトレジスタのリセット信号（前述のＣＬＥＡＲ）が入力されず最終段までデータラッチが完了した場合，チップ全体がスタンバイ状態となり内部データバスＳＤ及び内部クロック信号ＳＣＬ２がＬｏｗレベルに固定されスタンバイ状態となる。
【００６４】
なお、前述は４ビットバスで説明したが、８ビットバス及び１２ビットバス等でも同様である。また、前述では４０出力ごとに分割したが、分割はバス幅の整数倍であれば上記目的を達成できる。
【００６５】
【発明の効果】
上記構成によれば、スタンバイ機能がセグメントドライバ１個単位で構成されず、内部で細分化されるため、細分化された分消費電力を低減される。
【００６６】
また液晶パネルを駆動するセグメントドライバが低消費電力化されることで、液晶表示装置の消費電力の低減に効果がある。
【図面の簡単な説明】
【図１】本発明の１実施例による液晶駆動装置のブロック図。
【図２】本発明の１実施例による液晶駆動装置のタイミング図。
【図３】従来の液晶駆動装置のブロック図。
【図４】従来の液晶駆動装置のタイミング図。
【図５】従来の液晶表示装置の概略構成を示すブロック図。
【図６】液晶表示装置の駆動電圧を示す電圧波形図。
【図７】従来の液晶表示装置の動作状態を示すタイミング図。
【図８】本発明の１実施例による液晶駆動装置のブロック図。
【図９】本発明の１実施例による液晶駆動装置のタイミング図。
【図１０】本発明の１実施例によるスタンバイ回路の回路図。
【図１１】本発明の１実施例によるスタンバイ回路のタイミング図。
【図１２】本発明の１実施例によるスタンバイ回路の回路図。
【図１３】本発明の１実施例によるスタンバイ回路のタイミング図。
【図１４】本発明の１実施例によるスタンバイ回路のタイミング図。
【符号の説明】
１０１…表示制御装置、１０２…電源回路、  ３０１…シフトレジスタ回路、３０２…ビットラッチ回路、３０３…ラインラッチ回路、３０４…出力回路、ＬＣＤ…液晶表示パネル、ＩＣ−Ｕ１〜ＩＣ−Ｕｎ，ＩＣ−Ｌ１〜ＩＣ−Ｌｎ…セグメントドライバ、ＩＣ−Ｃ１〜ＩＣ−Ｃ５…コモンドライバ、ＣＬ１…データラッチ用クロック、ＣＬ１…ラインクロック、Ｍ…交流化信号、Ｙｎ…出力。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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