(57)【特許請求の範囲】
【請求項１】
複数の第１トランジスタが直列接続された複数の第１トランジスタ列と該第１トランジスタ列間に配設された複数の第２トランジスタから構成される複数の第２トランジスタ列とからなるメモリセル部と、
前記各第１トランジスタ列の両端にそれぞれ接続された複数の副ビットラインと、
該各副ビットラインに１個接続された選択トランジスタと、
前記第１トランジスタ列の両端で、それぞれｎ本（ｎ≧３）の副ビットラインと接続する主ビットラインとからなり、
１本の主ビットラインに接続されるｎ本の副ビットラインにそれぞれ接続されたｎ個の選択トランジスタが、
第１≦第２≦第３≦……≦第ｎ（但し、全て等しい場合は除く）
の関係を満たす駆動能力を有する半導体装置。
【請求項２】
駆動能力が最も小さい第１の選択トランジスタが接続された副ビットラインに隣接する一方の副ビットラインに、駆動能力の最も大きい第ｎの選択トランジスタが接続され、かつ
第１の選択トランジスタが接続された副ビットラインと同一の第１トランジスタ列に接続された別の副ビットラインに、第ｎの選択トランジスタが接続された請求項１記載の半導体装置。
【請求項３】
第２トランジスタ列を構成する第２トランジスタが、第１トランジスタ列を構成する第１トランジスタのソース／ドレイン領域と、別の第１トランジスタ列を構成する第１トランジスタのソース／ドレイン領域とを、ソース／ドレイン領域として共有してなる請求項１又は２に記載の半導体装置。
【請求項４】
メモリセル部における第１トランジスタ列の延設方向と略直交する方向に延設され、異なる第１トランジスタ列を構成する第１トランジスタを複数個接続してなる第１ワードラインと、該第１ワードライン間に形成され、異なる第２トランジスタ列を構成する第２トランジスタを複数個接続してなる第２ワードラインとを交互に配置し、かつ
各選択トランジスタを構成するゲート電極に接続された各選択線が、前記第１ワードラインと第２ワードラインとを交互に配置したワードラインと同一工程で形成される同じ材料のワードラインで形成されている請求項３記載の半導体装置。
【請求項５】
メモリセル部における第１トランジスタ列の延設方向と略直交する方向に延設され、異なる第１トランジスタ列を構成する第１トランジスタを複数個接続してなる第１ワードラインと、該第１ワードライン間に形成され、異なる第２トランジスタ列を構成する第２トランジスタを複数個接続してなる第２ワードラインとを交互に配置し、かつ
各選択トランジスタを構成するゲート電極に接続された各選択線が、前記第２ワードラインと同一工程で形成される同じ材料のワードラインで形成されている請求項３記載の半導体装置。
【請求項６】
第２トランジスタ列を構成する第２トランジスタが、第１トランジスタ列を構成する第１トランジスタのゲート電極と共有し、
該ゲート電極を共有する第１トランジスタのチャネル領域と、ゲート電極を共有するが別の第１トランジスタ列を構成する第１トランジスタのチャネル領域とを、ソース／ドレイン領域として共有するとともに、
さらに、第２トランジスタ列を構成する第２トランジスタの全てが前記第１トランジスタ列を構成する第１トランジスタの閾値電圧よりも高く設定されている請求項１又は２に記載の半導体装置。
【請求項７】
メモリセル部における第１トランジスタ列の延設方向と略直交する方向に延設され、異なる第１及び第２トランジスタ列を構成する第１及び第２トランジスタを複数個接続してなる第１ワードラインと、該第１ワードライン間に形成され、異なる第１及び第２トランジスタ列を構成する第１及び第２トランジスタを複数個接続してなる第２ワードラインとを交互に配置し、
各選択トランジスタを構成するゲート電極に接続された各選択線が、前記第１ワードラインと第２ワードラインとを交互に配置したワードラインと同一工程で形成される同じ材料のワードラインで形成されている請求項６記載の半導体装置。
【請求項８】
メモリセル部における第１トランジスタ列の延設方向と略直交する方向に延設され、異なる第１及び第２トランジスタ列を構成する第１及び第２トランジスタを複数個接続してなる第１ワードラインと、該第１ワードライン間に形成され、異なる第１及び第２トランジスタ列を構成する第１及び第２トランジスタを複数個接続してなる第２ワードラインとを交互に配置し、
各選択トランジスタを構成するゲート電極に接続された各選択線が、前記第２ワードラインと同一工程で形成される同じ材料のワードラインで形成されている請求項６記載の半導体装置。
【請求項９】
請求項５記載の半導体装置の製造方法において、半導体基板のメモリセル部上に絶縁膜を介して第１ワードラインを形成し、該第１ワードラインと所望の形状のマスクパターンとをマスクとしてメモリセル部上にソース／ドレイン領域を形成するとともに、副ビットラインを構成する拡散領域を形成し、その後、メモリセル部上の第１ワードライン間に絶縁膜を介して第２ワードラインを形成するとともに、前記拡散領域の一部領域上に選択線を形成することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８記載の半導体装置の製造方法において、半導体基板のメモリセル部上に絶縁膜を介して第１ワードラインを形成し、該第１ワードラインと所望の形状のマスクパターンとをマスクとして副ビットラインを構成する拡散領域を形成し、その後、メモリセル部上の第１ワードライン間に絶縁膜を介して第２ワードラインを形成するとともに、前記拡散領域の一部領域上に選択線を形成することを特徴とする半導体装置の製造方法。
【請求項１１】
第１トランジスタ列の両端でそれぞれ複数の副ビットラインに接続される２本の主ビットラインの電位差を、読み出そうとするメモリセル部における第１又は第２トランジスタのソース側の配線抵抗成分又は選択トランジスタの駆動能力に応じて反転させることを特徴とする請求項１〜８のいずれかに記載の半導体装置の読み出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、その製造方法及びその読み出し方法に関し、より詳細には、ダブルポリゲート電極を用いた高密度マスクプログラマブルＲＯＭ部を有し、高速読み出し可能な半導体装置、その製造方法及びその読み出し方法に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】
マスクＲＯＭのメモリセル方式としては、直列接続されたセルトランジスタに対し、エンハンスメント型のトランジスタとデプレッション型のトランジスタとを選択することによりＲＯＭデータを書き込むＮＡＮＤ型ＲＯＭと、並列に接続されたセルトランジスタに対して、選択的に閾値電圧を電源電圧以上に設定してＲＯＭデータを書き込むＮＯＲ型ＲＯＭがある。一般にＮＡＮＤ型ＲＯＭは高集積化に優れ、ＮＯＲ型ＲＯＭは高速化に優れているが、それぞれ逆は劣っているという特長がある。
【０００３】
一般のＮＯＲ型ＲＯＭは２個のメモリセルトランジスタに対して１個の割合でコンタクト穴が必要となり、コンタクト穴及びマスク合わせずれ余裕のための領域を確保しなければならないため、メモリセルの微細化が非常に困難であった。
そこで、高集積化のためには、主にＮＡＮＤ型ＲＯＭが使われてきた。ＮＡＮＤ型ＲＯＭはセルトランジスタを直列接続し、トランジスタ列の両端にコンタクト穴を設けるので、直列接続するトランジスタの数を多くすればするほど高集積化が図れる。
【０００４】
しかし、ＮＡＮＤ型ＲＯＭを用いても、更に高集積化を図るためには、素子分離領域の寸法シフトや段差が障害となっている。
上記の問題を解決する方法として、従来のＮＯＲ型ＲＯＭとＮＡＮＤ型ＲＯＭとの両方の利点を持ち合わせた高密度ＮＯＲ型ＲＯＭメモリセル方式が一部で採用されている。
【０００５】
この装置は、素子分離酸化膜の無いメモリセル領域に、セルトランジスタのソース／ドレイン領域かつビットライン配線となる高濃度拡散領域が複数本平行に形成されており、さらに、ゲート絶縁膜を介して、高濃度拡散領域に対し直交して、ゲート電極（ワードライン）が複数本平行に形成されている。また、ゲート電極及び高濃度拡散領域が形成されていない領域には、ソース／ドレイン領域とは異なる導電型を有する不純物がイオン注入されて素子分離が行われている。
【０００６】
これによれば、素子分離酸化膜の段差が無いので、ソース／ドレイン領域、拡散領域及びゲート電極の加工において、通常用いられる加工限界以下の加工ピッチを用いることにより、メモリセル領域の高集積化を図ることができる。また、素子分離には素子分離酸化膜を使わず、ゲート電極形成後、セルフアラインでイオン注入により行うので、高集積化に効果を発揮する。
【０００７】
このような高集積化に適したＮＡＮＤ型ＲＯＭや高密度ＮＯＲ型ＲＯＭにおいて、さらに高集積化を行うためにゲート電極を多層構造にして、メモリセルの高密度化を図る種々の方法がある。特開昭５３−４１１８８号にはＮＡＮＤ型ＲＯＭに対して、特開昭６３−１３１５６８号には高密度ＮＯＲ型ＲＯＭに対して多層構造のゲート電極をい用いることが記載されている。
【０００８】
しかし、半導体装置に対する大容量化の要求は厳しく、さらなる高集積化及び高速化が要求されている。
【０００９】
【課題を解決するための手段】
本発明によれば、複数の第１トランジスタが直列接続された複数の第１トランジスタ列と該第１トランジスタ列間に配設された複数の第２トランジスタから構成される複数の第２トランジスタ列とからなるメモリセル部と、
前記各第１トランジスタ列の両端にそれぞれ接続された複数の副ビットラインと、
該各副ビットラインに１個接続された選択トランジスタと、
前記第１トランジスタ列の両端で、それぞれｎ本（ｎ≧３）の副ビットラインと接続する主ビットラインとからなり、
１本の主ビットラインに接続されるｎ本の副ビットラインにそれぞれ接続されたｎ個の選択トランジスタが、
第１≦第２≦第３≦……≦第ｎ（但し、全て等しい場合は除く）
の関係を満たす駆動能力を有する半導体装置が提供される。
【００１０】
また、本発明の方法によれば、上記半導体装置において、メモリセル部における第１トランジスタ列の延設方向と略直交する方向に延設され、異なる第１トランジスタ列を構成する第１トランジスタを複数個接続してなる第１ワードラインと、該第１ワードライン間に形成され、異なる第２トランジスタ列を構成する第２トランジスタを複数個接続してなる第２ワードラインとを交互に配置し、かつ各選択トランジスタを構成するゲート電極に接続された各選択線が、前記第２ワードラインと同一工程で形成される同じ材料のワードラインで形成される場合には、
半導体基板のメモリセル部上に絶縁膜を介して第１ワードラインを形成し、該第１ワードラインと所望の形状のマスクパターンとをマスクとしてメモリセル部上にソース／ドレイン領域を形成するとともに、副ビットラインを構成する拡散領域を形成し、その後、メモリセル部上の第１ワードライン間に絶縁膜を介して第２ワードラインを形成するとともに、前記拡散領域の一部領域上に選択線を形成する半導体装置の製造方法が提供される。
【００１１】
さらに、本発明の別の方法によれば、上記半導体装置において、メモリセル部における第１トランジスタ列の延設方向と略直交する方向に延設され、異なる第１及び第２トランジスタ列を構成する第１及び第２トランジスタを複数個接続してなる第１ワードラインと、該第１ワードライン間に形成され、異なる第１及び第２トランジスタ列を構成する第１及び第２トランジスタを複数個接続してなる第２ワードラインとを交互に配置し、各選択トランジスタを構成するゲート電極に接続された各選択線が、前記第２ワードラインと同一工程で形成される同じ材料のワードラインで形成される場合には、
半導体基板のメモリセル部上に絶縁膜を介して第１ワードラインを形成し、該第１ワードラインと所望の形状のマスクパターンとをマスクとして副ビットラインを構成する拡散領域を形成し、その後、メモリセル部上の第１ワードライン間に絶縁膜を介して第２ワードラインを形成するとともに、前記拡散領域の一部領域上に選択線を形成する半導体装置の製造方法が提供される。
【００１２】
また、本発明によれば、第１トランジスタ列の両端でそれぞれ複数の副ビットラインに接続される２本の主ビットラインの電位差を、読み出そうとするメモリセル部における第１又は第２トランジスタのソース側の配線抵抗成分又は選択トランジスタの駆動能力に応じて反転させる上記半導体装置の読み出し方法が提供される。
【００１３】
【発明の実施の形態】
本発明は、高集積化の要求に対して提案された同出願人の特願平７−３２６０５７号又は特願平８−５５２３５号における新規なメモリセル部を有する半導体装置に対する高速読み出しを実現するための半導体装置である。
つまり、従来の高密度ＮＯＲ型ＲＯＭの拡散ビットラインに相当する領域をセルトランジスタとして活用して高集積化を図った半導体装置においては、ビットラインにメモリセルトランジスタのＯＮ抵抗が直列に加わり、読み出し電流が小さくなって、センス動作が難しくなるという不都合があった。よって、より大きな読み出し電流を得るためには、メモリセル部に接続された選択トランジスタのゲート電極に大きな電圧を与えることが考えられるが、ゲート電極に与えられる電圧はせいぜい電源電圧ぐらいであり、選択トランジスタにより大きな電流を流すためには、別途昇圧回路が必要となり、ＬＳＩ全体でのチップサイズの大型化、回路の複雑化という問題が生ずる。そこで、本発明は、一定の（限られた）スペースの中で、選択トランジスタのサイズを大きくするレイアウト、回路構成等の工夫により読み出し電流の大電流化を実現することを提案する。
【００１４】
本発明の半導体装置においては、主にメモリセル部、副ビットライン、選択トランジスタ、主ビットラインを有している。
メモリセル部は、主として複数の第１トランジスタが直列接続された複数の第１トランジスタ列と、この第１トランジスタ列間に配設され、複数の第２トランジスタからなる複数の第２トランジスタ列とを有する。このようなメモリセルは、上述のように特願平７−３２６０５７号又は特願平８−５５２３５号に開示されているすべての高集積化メモリセルを含む。
【００１５】
このようなメモリセルの例としては、▲１▼ある第１トランジスタ列の第１トランジスタと別の第１トランジスタ列の第１トランジスタとのソース／ドレインは、第２トランジスタ列を構成する第２トランジスタのソース／ドレインを共有しており、各第２トランジスタは第１トランジスタ列に対して、それぞれ並列的に接続されている。第２トランジスタとソース／ドレインを共有する第１トランジスタを構成するある第１トランジスタ列と別の第１トランジスタ列とは、互いに隣接するトランジスタ列であることが好ましいが、１つおき又は２つおき以上のトランジスタ列であってもよい。いいかえれば、第２トランジスタ列は必ずしも第１トランジスタ列間の全てに配設されている必要はなく、１列おき又は２列おき以上で配設されていてもよい。また、１つの第２トランジスタ列において第２トランジスタは、１つの第１トランジスタ列における第１トランジスタの数に対応して配設されていてもよいが、第１トランジスタの１つおき又は２つおき以上で配設されていてもよい。従って、このメモリセルにおいては、第１トランジスタと第２トランジスタが縦横方向に規則正しくマトリクス状に配設されていることが、高集積化の点からは最も好ましいが、ところどころの第１又は第２トランジスタ、あるいは列単位で欠落していてもよい。
【００１６】
▲１▼のメモリセルの具体例として、▲２▼略平坦な半導体基板上に、第１ゲート絶縁膜を介して第１の方向（上記第１及び第２トランジスタ列に略直交する方向）に延設された複数の第１ワードラインと、この第１ワードライン間に、第２ゲート絶縁膜を介して延設された複数の第２ワードラインとが形成され、これら第１及び第２ワードラインのそれぞれに複数の第１及び第２トランジスタのゲート電極が接続されて構成されるメモリセルが挙げられる。このようなメモリセルにおいては、第１ワードラインに接続されている各第１トランジスタは、第１の方向に垂直な第２の方向（上記第１及び第２トランジスタ列とほぼ平行な方向）に隣接する各第１トランジスタとソース／ドレイン領域を共有することにより、第２の方向に隣接する第１トランジスタが直列接続されることになる。また、第２ワードラインに接続されている各第２トランジスタは、第１の方向に隣接する各第２トランジスタとソース／ドレイン領域を共有している。さらに、第１トランジスタのソース／ドレイン領域が第２トランジスタのソース／ドレイン領域とも共有している。上記構成により、複数のトランジスタが第１の方向（横方向）又は第２の方向（縦方向）に隣接する各トランジスタとソース／ドレイン領域を共有し、高密度化を図っている。
【００１７】
さらに、▲１▼のメモリセルの別の具体例として、▲３▼半導体基板に溝を形成し、この溝の側面を利用したメモリセルが挙げられる。さらに詳細にいうと、溝の延設方向が、第１の方向、つまり第１及び第２ワードラインの延設方向と同じ方向の場合には、（イ）第１ワードラインを溝の両側壁にサイドウォールスペーサ状に形成し、第２ワードラインを各溝間の半導体基板上面と溝底面とに形成することにより、第１トランジスタはチャネル領域が溝側面に、かつソース／ドレイン領域が溝底面及び溝間の半導体上面に形成され、第２トランジスタはチャネル領域及びソース／ドレイン領域が溝底面又は半導体基板上面に形成されるメモリセルと、（ロ）第２ワードラインを溝の両側壁にサイドウォールスペーサ状に形成し、第１ワードラインを各溝間の半導体基板上面と溝底面とに形成することにより、第１トランジスタはチャネル領域が溝底面又は半導体基板上面に、かつソース／ドレイン領域が溝側面に形成され、第２トランジスタはチャネル領域及びソース／ドレイン領域が溝の側面に形成されるメモリセルであり、その他の構成は、上述▲２▼のメモリセルとほぼ同様である。
【００１８】
また、溝の延設方向が、第２の方向、つまり第１及び第２ワードラインの延設方向に対して直交する場合には、第１及び第２ワードラインが、溝内の一部を埋め込むように溝に対して直交して延設される。つまり、（ハ）第１トランジスタはチャネル領域及びソース／ドレイン領域が溝間の半導体基板上面及び／又は溝底面に形成され、第２トランジスタはチャネル領域が溝側面に、かつソース／ドレイン領域が溝間の半導体基板上面及び溝底面に形成されるメモリセルと、（ニ）第１トランジスタはチャネル領域及びソース／ドレイン領域が溝側面に形成され、第２トランジスタはチャネル領域が溝間の半導体基板上面及び／又は溝底面に、かつソース／ドレイン領域が溝両側面に形成されるメモリセルとであり、その他の構成は、上述▲２▼のメモリセルとほぼ同様である。
【００１９】
上記メモリセルは、上述の第１及び第２ワードラインの直下であって、かつ各トランジスタのチャネル領域直上にフローティングゲートが形成されたフローティングゲート型トランジスタとして構成してもよい。この場合には、フローティングゲート下には、通常のゲート絶縁膜よりも膜厚が薄いトンネル酸化膜が形成されていることが好ましく、さらに、フローティングゲートと第１及び第２ワードラインとの間には、通常のゲート絶縁膜又はゲート絶縁膜よりもやや膜厚の厚い絶縁膜が形成されていることが好ましい。なお、上記半導体装置をフローティングゲート型トランジスタとする場合には第１及び第２トランジスタのいずれもをフローティングゲート型トランジスタとすることが好ましいが、その用途に応じて第１又は第２トランジスタのいずれかをフローティングゲート型トランジスタとしてもよい。
【００２０】
さらに、▲４▼トランジスタが半導体基板上にマトリクス状に形成されて構成されており、第１トランジスタ列の延設方向と略直交する方向に延設され、異なる第１及び第２トランジスタ列を構成する第１及び第２トランジスタを複数個接続してなる第１ワードラインと、第１ワードライン間であって、異なる第１及び第２トランジス列を構成する第１及び第２トランジスタを複数個接続してなる第２ワードラインとを交互に配置することにより、半導体基板の第１及び第２ワードラインの下方に位置する部分に、第１又は第２トランジスタのチャネル領域が全て互いに接するように形成され、第１及び第２トランジスタは少なくとも大きさの異なる４種類の閾値電圧を有するメモリセルが挙げられる。
【００２１】
また、▲４▼のメモリセルにおいて、さらに、▲５▼第１及び第２ワードラインと直交する第２の方向に配設された第１及び第２トランジスタのチャネル領域が全て互いに接するように形成されているメモリセルが挙げられる。
さらに、▲６▼トランジスタが半導体基板上にマトリクス状に形成されて構成されており、半導体基板上に絶縁膜を介して第１の方向に複数本平行に形成された第１ワードラインと、このワードラインをゲート電極とし、このワードラインと直交する第２の方向に直列接続された複数の第１トランジスタを備えてなり、この第１の方向に複数列配設された第１トランジスタ列と、この第１トランジスタ列の各第１トランジスタとゲート電極を共有し、かつ、この第１トランジスタのチャネル領域をソース／ドレインとし、閾値電圧が互いに異なる複数の第２トランジスタを備え、この複数の第２トランジスタが第１トランジスタ列間において並列に接続された第２トランジスタ列とを備え、第２トランジスタ列の全ての第２トランジスタの閾値電圧が第１トランジスタ列の第１トランジスタの閾値電圧よりも高く設定されているメモリセルが挙げられる。
【００２２】
また、▲７▼半導体基板の第２の方向に複数本の溝が互いに平行に形成され、第１トランジスタ列の各第１トランジスタのチャネル領域または第２トランジスタ列の各第２トランジスタのチャネル領域のいずれか一方が、溝間の半導体基板上面及び溝底面に形成され、他方が溝側壁に形成されている上記▲４▼〜▲６▼のメモリセルが挙げられる。
【００２３】
さらに、▲８▼第１ワードラインと第２ワードラインを備えてなり、半導体基板の第１の方向に複数本の溝が互いに平行に形成され、第１ワードライン又は第２ワードラインのいずれか一方が、絶縁膜を介して溝間の半導体基板上面及び溝底面に形成され、他方が溝側面に形成されており、第１トランジスタ列の各第１トランジスタのチャネル領域及び第２トランジスタ列の各第２トランジスタのチャネル領域が、溝間の半導体基板上面、溝側面及び溝底面に形成されて第２の方向に延在しているメモリセルが挙げられる。
【００２４】
上記メモリセルは、それぞれ公知の材料、方法等を適宜組み合わせ形成することができる。
本発明の半導体装置においては、上記メモリセル部における各第１トランジスタ列の両端にそれぞれ接続された副ビットラインを複数本有している。この副ビットラインは、拡散領域により半導体基板中又は表面に形成されていることが好ましく、第１トランジスタ列を構成する最端のトランジスタのソース／ドレイン領域を共有し又はソース／ドレイン領域に接続されて形成されていることが好ましい。
【００２５】
また、各副ビットラインには、それぞれ選択トランジスタが１個接続されている。選択トランジスタとしては、通常スイッチング素子又は選択素子として構成されるトランジスタとして機能するＭＯＳトランジスタ、ＭＩＳトランジスタ等、公知のトランジスタを使用することができる。これら選択トランジスタは、副ビットラインの延設方向に略直交する選択線（ワードライン）にそれぞれ接続されており、この選択線は、メモリセル部における第１及び第２ワードラインとほぼ平行に形成されていることが好ましく、さらに、第１及び／又は第２ワードラインと同一の製造工程により、同一の材料により形成されていることがより好ましい。
【００２６】
さらに、上記副ビットラインは、メモリセル部の両端でそれぞれｎ本（ｎ≧３）ごとに、１本の主ビットラインに接続されている。主ビットラインは、副ビットラインを構成する拡散領域に、コンタクトホールを介して接続された導電材、例えば一般に電極材料に用いられる金属により形成されていることが好ましい。また、主ビットラインは、第１トランジスタ列の両端で、必ずしも同じ第１トランジスタ列に接続されている副ビットラインｎ本に接続されることは必要とせず、例えば、両端で異なる副ビットライン数で１本の主ビットラインに接続してもよいし、両端で２本、３本……ずれたパターンで副ビットラインｎ本で１本の主ビットラインに接続してもよい。なかでも、第１トランジスタ列の両端で、２〜４本程度ずれたパターンで副ビットライン４〜８本程度で１本の主ビットラインに接続されているものが好ましい（なお、図１においては、第１トランジスタ列の両端で、２本ずれたパターンで副ビットライン４本が１本の主ビットラインに接続されているものを示している。）
また、１本の主ビットラインに接続されるｎ本の副ビットラインにそれぞれ接続されたｎ個の選択トランジスタは、上述した選択線の線幅により、形成されるトランジスタの駆動能力を実質的に制御することができる。よって、各選択線の線幅を異ならせることにより、例えば第１≦第２≦第３≦……≦第ｎ（但し、全て等しい場合は除く）の関係を満たす駆動能力を有する選択トランジスタを形成することができる。この場合には、駆動能力が最も小さい第１の選択トランジスタが接続された副ビットラインに隣接する一方の副ビットラインに、駆動能力の最も大きい第ｎの選択トランジスタが接続され、かつ第１の選択トランジスタが接続された副ビットラインと同一の第１トランジスタ列に接続された別の副ビットラインに、第ｎの選択トランジスタが接続されていることが好ましい。このように駆動能力の異なる選択トランジスタを配置することにより、読み出し電流の大電流化を実現することができることとなる。また、選択トランジスタは、占有面積を縮小させるために絶縁膜を介してほぼ接触するように、異なる線幅の選択線を配置することが好ましい。
【００２７】
本発明における上記上記半導体装置の製造方法としては、メモリセル部と選択線、選択トランジスタ、副ビットライン、主ビットライン等は、適宜同一の製造工程で形成することが好ましい。例えば、メモリセル部の第１及び／又は第２ワードラインを形成する場合に、同一工程、同一材料で選択線を形成することができ、メモリセル部のソース／ドレイン領域形成用、チャネル領域の閾値制御用、マスクＲＯＭデータ書き込み用の不純物注入工程により、選択トランジスタのソース／ドレイン領域、副ビットラインを構成する拡散領域等を同一工程、同一条件で形成することができる。
【００２８】
さらに、本発明における半導体装置の読み出し方法においては、第１トランジスタ列の両端でそれぞれ複数の副ビットラインに接続される２本の主ビットライン（便宜上、「ビットラインとグランドライン」と称する。以下同じ）の電位差を、読み出そうとするメモリセル部における第１又は第２トランジスタの位置に応じて反転させることができる。つまり、メモリセルのビットライン側のトランジスタの読み出しとグランドライン側のトランジスタの読み出しとで、電流の流れる方向を切り換えても良い。これは、グランドラインに近いメモリセルほど、ソース側の配線抵抗成分が小さくなり、一方グランドラインから離れるほどソース側の配線抵抗成分が大きくなるのでメモリセルにおける電流は小さくなる。よって、ビットライン側に近い側のセルトランジスタの読み出し時にはビットラインとグランドラインとの電位を反転させて、ビットライン側をグランドラインとして用いれば、読み出し能力を上げることができる。また、これに関連して、本発明のように選択トランジスタに能力の異なるトランジスタを用いる構成の場合、ソース側にドライブ能力の大きい、すなわち配線抵抗成分の小さい選択トランジスタを使用すれば、ドレイン側にドライブ能力の大きい選択トランジスタを使用するよりも、メモリセルにおける電流を大きくすることができる。例えば、後述する表１に示したＮＡＮＤＴｒ３及びＮＡＮＤＴｒ４の読み出し時において、ＮＡＮＤＴｒ１及びＮＡＮＤＴｒ２に対して、ビットラインとグランドラインとの電位を反転させると、ドライブ能力の大きい選択トランジスタＳＴｒ３ａ及びＳＴｒ４ａを必ずグランドライン側に配置することができ、メモルセルにおける電流を増大させることができる。このように、本発明の半導体装置の読み出し方法においては、上記メモリセルにおける電流を大きくすることができる限り、第１又は第２トランジスタの位置とビットライン及びグランドラインの電位差との関係、又は選択トランジスタの構成、つまり選択トランジスタのドライブ能力と該電位差との関係は、適宜調節することができる。
【００２９】
以下本発明の半導体装置の実施例を図面に基づいて詳述する。なお、これらの実施例によってこの発明は限定されるものではない。
【００３０】
実施例１
図１及び図２に本実施例における半導体装置のマスクＲＯＭメモリセル回路図及び平面図を示す。
【００３１】
この半導体装置のマスクＲＯＭは、トランジスタアレイが形成されたメモリセル部（ＭＣ）とその領域の上下端に、選択トランジスタに接続された副ビットラインが形成されてなる。なお、副ビットライン及び選択トランジスタが形成された領域を選択部（Ｓａ、Ｓｂ）と称する。
メモリセル部は、図１に示したように、特開昭６１−２８８４６４号に示すような高密度ＮＯＲ型メモリセルトランジスタ（第２トランジスタ）１２が、第２の方向に複数個並列に配設されており、第２トランジスタ列を構成するとともに、さらにＮＡＮＤ型メモリセルトランジスタ（第１トランジスタ）１１が、第２の方向に複数個直列に配設されて第１トランジスタ列を構成してなり、これら第１トランジスタ列と第２トランジスタ列とが平面的に交互に配置してなるメモリセル構成を採っている。
【００３２】
第１トランジスタ列を構成する複数の第１トランジスタ１１は、互いにソース／ドレイン領域５を共有して接続されているとともに、それぞれ異なる第１ワードライン６にゲートが接続されている。第２トランジスタ列を構成する複数の第２トランジスタ１２は、ある第１トランジスタ列を構成する第１トランジスタ１１のソース／ドレイン５領域と、別の第１トランジスタ列を構成する第１トランジスタ１１のソース／ドレイン領域５とに接続されているとともに、同一の第２トランジスタ列を構成する第２トランジスタ１２も、第１トランジスタ１１が接続された第１ワードライン６間に絶縁膜を介して配置するそれぞれ異なる第２ワードライン６６に接続されている。なお、各第１及び第２トランジスタは、素子分離領域１０により分離されている。
【００３３】
このようなメモリセル構成を有する半導体装置においては、ＲＯＭデータは、任意に選択されたＮＡＮＤ型メモリセルの第１トランジスタ１１を、例えばＥ型からＤ型に変換することにより書き込むことができ、一方、ＮＯＲ型メモリセルの場合には、任意に選択された第２トランジスタ１２のしきい値電圧を所定の電圧、例えば電源電圧以上に設定することにより書き込むことができる。
【００３４】
選択部は、上記メモリセル部におけるデータを読みだすために、メモリセル部の上端、つまりビットライン側に、選択トランジスタＳＴｒ１ａ〜ＳＴｒ４ａを有する選択回路からなる選択部（Ｓａ）と、メモリセル部の下端、つまりグランドライン側に、選択トランジスタＳＴｒ１ｂ〜ＳＴｒ４ｂを有する選択回路からなる選択部（Ｓｂ）とにより構成されている。これにより、メモリセル部における各トランジスタ列の選択を行うことができる。
【００３５】
図１及び２においては、ビットラインＢＬ側の選択線が４本（１ａ〜４ａ）、グランドラインＧＬ側の選択線が４本（１ｂ〜４ｂ）の場合の構成例を示している。なお、選択線４ａ及び４ｂは、第２の方向に隣接するメモリセル部（図示せず）の選択線と兼用して用いているレイアウト例である。
ビットラインＢＬ側の選択部を、図３の拡大図を用いてさらに詳細に説明する。図３に示したように、各選択トランジスタＳＴｒ１ａ〜ＳＴｒ４ａは、それぞれのゲート電極（選択線）を、上記メモリセル部におけるＮＡＮＤ型及びＮＯＲ型メモリセルトランジスタを構成するゲート電極のように、絶縁膜を介して交互に配置する構成としている。これにより、ゲート電極間のスペースをほとんど取らず、各選択トランジスタのゲート幅を極力大きくとり、各選択トランジスタＳＴｒ１ａ〜ＳＴｒ４ａの駆動能力をできるだけ大きくしている。また、そのために各選択トランジスタの各選択線は、それぞれ異なる幅で形成されることとなり、各選択トランジスタの駆動能力に差異が生じる。一番幅の広い選択線４ａは、拡散領域（５）上でその一部に開口４ａａを形成し、この開口４ａａをとおして拡散領域（５）とビットラインＢＬとの接続１３を行っている。また、このビットラインＢＬとのコンタクト１３を有する拡散領域（５）の周辺に、４個の選択トランジスタを効率的に配置して、一定の幅内で拡散領域による４本の副ビットラインを延設している。さらに、最も駆動能力の小さな選択トランジスタＳＴｒ１ａは、グランドライン側の選択部における同様に配設された最も駆動能力の大きな選択トランジスタＳＴｒ４ｂと、最も駆動能力の大きな選択トランジスタＳＴｒ４ａは、グランドライン側の選択部における同様に配設された最も駆動能力の小さな選択トランジスタＳＴｒ１ｂと必ずペアで用いるか、又は最も駆動能力の小さな選択トランジスタのみでは使わないような回路構成としている。すなわち、後述する表１に示されているように、ＮＡＮＤ型メモリセルの第１トランジスタ１１の読み出し時は、最も駆動能力の小さな選択トランジスタＳＴｒ１ａは最も駆動能力の大きな選択トランジスタＳＴｒ４ｂと必ずペアで用いており、また、ＮＯＲ型メモリセルのトランジスタの読み出し時は、最も駆動能力の小さな選択トランジスタＳＴｒ１ａは使っていない。
【００３６】
このように、選択部における選択トランジスタの構成、配置、接続を上述のようにすることによって、同一サイズの選択トランジスタを用いた場合に比べて、ビットライン電流を最大限に高めることができ、トータルで多くの電流を大きくすることができる。
以下に、この半導体装置の製造方法を簡単に説明する。
【００３７】
図４（ａ）に示したように、半導体基板１上の選択部Ｓａ、Ｓｂに副ビットラインとなる拡散領域５を形成し、その後第１ゲート絶縁膜２を形成する。
図４（ｂ）に示したように、半導体基板１上のメモリセル部ＭＣにＮＡＮＤ型メモリセルの第１トランジスタを構成するポリシリコンからなる第１ゲート電極（第１ワードライン）６を形成するとともに、選択部Ｓａ、Ｓｂに選択線２ａ、２ｂ……を形成する。
【００３８】
次いで、図４（ｃ）に示したように、第１ゲート電極６及び選択線２ａ、２ｂと、このゲート電極６に直交する方向に帯状に形成されたレジストパターンとをマスクとして用いて、メモリセル部に自己整合的にソース／ドレイン領域５５を形成する。
続いて、図４（ｄ）に示したように、第１ゲート電極６及び選択線２ａ、２ｂを含む半導体基板１上に第２ゲート絶縁膜３を形成し、メモリセルＭＣ部においてはＮＯＲ型メモリセルの第２トランジスタを構成するポリシリコンからなる第２ゲート電極６６（第２ワードライン）を第１ゲート電極６間に、また、選択部Ｓａ、Ｓｂに選択線１ａ、１ｂ……を形成する。なお、ＲＯＭデータ書き込み注入工程は任意に工程間で行っておく。
【００３９】
このような製造方法により、第１ゲート電極６と第２ゲート電極６６とが、また、選択部の選択線１ａ、３ａと２ａ、４ａとが、交互にほとんど隙間なく配置することができ、高集積化を図ることができる。
次に、上記半導体装置の読み出し方法を説明する。
まず、ＮＡＮＤ型メモリセルの読み出しは、読み出すＮＡＮＤ型第１トランジスタ列を選択する。図１に示すように、ＮＡＮＤ型第１トランジスタ列は４列毎に繰り返しパターンとなっているので、この４列の中のＮＡＮＤ型トランジスタの読みだし方法を表１に基づいて説明する。例えば、ＮＡＮＤ型トランジスタＴｒ１を読み出す場合には、ビットラインＢＬ１とグランドラインＧＬ１間で、選択線１ａと選択線４ｂを選んで、選択トランジスタＳＴｒ１ａとＳＴｒ４ｂを導通させ、その他の選択トランジスタは非導通とする。
【００４０】
次に、メモリセル内の選択方法は、まず、ＮＯＲ型メモリセルのワードライン６６を全てＬｏｗレベルに設定し、ＮＯＲ型メモリセルのトランジスタをすべてオフにする。次いで、ＮＡＮＤ型メモリセルのワードライン６のうち、読み出すメモリセルのワードライン６のみをＬｏｗレベルに設定し、残りのＮＡＮＤ型メモリセルのワードライン６を全てＨｉｇｈレベルとして導通させる。読み出すＮＡＮＤ型メモリセルのトランジスタがＥ型であれば、このトランジスタを含む第１トランジスタ列のビットライン−グランドライン間で導通せず、Ｄ型であれば導通するため、ＲＯＭデータの読み出しができる。
【００４１】
一方、ＮＯＲ型メモリセルの読み出し時には、まず読み出すＮＯＲ型メモリセル列を選択する。図１に示すように、ＮＡＮＤ型と同様にＮＯＲ型メモリセル列４は４列毎に繰り返しパターンとなっているので、この４列の中のＮＯＲ型トランジスタの読み出し方法を表１に基づいて説明する。例えばＮＯＲ側のセルトランジスタＴｒ１を読み出す場合には、ビットラインＢＬ１とグランドラインＧＬ１間で、選択線２ａと選択線４ｂを選んで、選択トランジスタＳＴｒ２ａとＳＴｒ４ｂを導通させ、その他の選択トランジスタは非導通とする。これで、ＮＯＲ型トランジスタＴｒ１を含むＮＯＲ型の第２トランジスタ列の両側に隣接するＮＡＮＤ型第１トランジスタ列に接続された２つの選択トランジスタが選ばれたことになる。
【００４２】
次に、メモリセル内の選択方法は、まず、ＮＡＮＤ型メモリセルのワードライン６を全てＨｉｇｈレベルに設定し、ＮＡＮＤ型メモリセルのトランジスタをすべてオンとし、配線として扱う。次いで、ＮＯＲ型メモリセルのワードライン６６のうち、読み出すメモリセルのワードライン６６をＨｉｇｈレベルに設定し、残りのＮＯＲ型メモリセルのワードライン６６を全てＬｏｗレベルとして、読み出すメモリセルのトランジスタ以外のトランジスタを全てオフとする。これにより、読み出すＮＯＲ型メモリセルのトランジスタを含む第２トランジスタ列のビットライン−グランドライン間で導通するか、非導通であるかで、ＲＯＭデータの読み出しができる。
【００４３】
なお、この説明では、ビットラインとグランドラインを固定のように扱ったが、読み出し電流の均一化を高め、ひいては高速化を行うことができるように、メモリセルのビットライン側のトランジスタの読み出しとグランドライン側のトランジスタの読み出しとで、電流の流れる方向を切り換えても良い。つまり、グランドラインに近いメモリセルほど、ソース側の配線抵抗成分が小さくなり、一方グランドラインから離れるほどソース側の配線抵抗成分が大きくなるのでメモリセルにおける電流は小さくなり、よって、ビットライン側に近い側のセルトランジスタの読み出し時にはビットラインとグランドラインとの電位を反転させて、ビットライン側をグランドラインとして用いれば、読み出し能力を上げることができる。また、これに関連して、本発明のように選択トランジスタに能力の異なるトランジスタを用いる構成の場合、ソース側にドライブ能力の大きい、すなわち抵抗成分の小さい選択トランジスタを使用すれば、ドレイン側にドライブ能力の大きい選択トランジスタを使用するよりも、メモリセルにおける電流は大きくすることもできる。
【００４４】
【表１】
0003558478.tif 000002
【００４５】
実施例２
この実施例の半導体装置のマスクＲＯＭメモリセル回路図は、図１に示したものと同様であり、平面図を図５に示す。
この半導体装置のマスクＲＯＭは、実施例１と同様に、トランジスタアレイが形成されたメモリセル部（ＭＣ）とその領域の上下端に選択トランジスタが形成された選択部（Ｓａ、Ｓｂ）が配設されて構成される。ただし、選択部は、実施例１の装置とは異なり、各選択トランジスタＳＴｒ１ａ〜ＳＴｒ４ａのゲート電極（選択線）を、メモリセル部におけるＮＯＲ型トランジスタを構成するゲート電極と同一工程で形成されるもののみで、一定の間隔を離して形成している。これにより、実施例１と比較して高集積化という点で多少犠牲はあるが、選択部における副ビットラインの拡散領域とメモリセル部のソース／ドレイン領域とを、第１ゲート電極６形成後、かつ第２ゲート電極６６形成前に、同一工程で作製できる。
【００４６】
以下にこの半導体装置の製造方法について説明する。
図６（ａ）に示したように、半導体基板１上に第１ゲート絶縁膜２を形成する。
図６（ｂ）に示したように、半導体基板１上のメモリセル部ＭＣにＮＡＮＤ型メモリセルの第１トランジスタを構成するポリシリコンからなる第１ゲート電極６を形成する。
【００４７】
次いで、図６（ｃ）に示したように、第１ゲート電極６と、ゲート電極に直交する方向に帯状に形成されたレジストパターンとをマスクとして用いて、メモリセル部に自己整合的にソース／ドレイン領域５５を形成するとともに、選択部に副ビットラインとなる拡散領域５を形成する。
続いて、図６（ｄ）に示したように、第１ゲート電極６を含む半導体基板１上に第２ゲート絶縁膜３を形成し、メモリセルＭＣ部においてはＮＯＲ型メモリセルの第２トランジスタを構成するポリシリコンからなる第２ゲート電極６６を第１ゲート電極６間に、また、選択部Ｓａ、Ｓｂに選択線１ａ、２ａ……、１ｂ、２ｂ……を形成する。
このような方法により、工程の簡略化を図ることができる。
【００４８】
実施例３
本実施例における半導体装置のマスクＲＯＭメモリセル回路図及び平面図を図７及び図８に示す。
この半導体装置のマスクＲＯＭは、トランジスタアレイが形成されたメモリセル部（ＭＣ）とその領域の上下端に選択トランジスタが形成された選択部（Ｓａ、Ｓｂ）が配設されて構成され、メモリセル部以外は、実質的に実施例１（図１）と同様である。
【００４９】
メモリセル部は、図７及び図８に示したように、複数のＮＡＮＤ型ＲＯＭのメモリセルトランジスタ（第１トランジスタ）２１と複数のＮＯＲ型ＲＯＭメモリセルトランジスタ（第２トランジスタ）２２とから構成されている。複数の第１トランジスタ２１は、第１の方向に複数本平行に形成されたワードライン２９をゲート電極とし、これらワードライン２９と直交する第２の方向に直列接続されて第１トランジスタ列を構成している。また、各第１トランジスタ２１とゲート電極を共有し、かつこれら各トランジスタのチャネル領域をソース／ドレイン領域とし、閾値電圧が互いに異なる複数の第２トランジスタ２２は、第２の方向に複数個並列に配設されて第２トランジスタ列を構成している。なお、第２トランジスタ列の全ての第２トランジスタ２２の閾値電圧は、第１トランジスタ列の第１トランジスタ２１の閾値電圧よりも高く設定されている。
【００５０】
このようなメモリセル構成を有する半導体装置においては、ＲＯＭデータは、図９及び表２に示すように書き込むことができる。
【００５１】
【表２】
0003558478.tif 000003
【００５２】
すなわち、まず、ＮＡＮＤ型のメモリセルトランジスタはＤ型（１）かＥ型（２）かを選択し、一方ＮＯＲ型メモリセルトランジスタにおいては、ＮＡＮＤ型のメモリセルに用いたＥ型のメモリセルトランジスタよりも高い閾値電圧にすべてのメモリセルトランジスタを設定しておき（３）、さらにそれらの中から選択的に閾値電圧をほぼ電源電圧以上に設定して（４）、完全にオフのトランジスタを形成する。
【００５３】
選択部は、実施例１の場合と同様に、メモリセル部の上端、つまりビットライン側に、選択トランジスタＳＴｒ１ａ〜ＳＴｒ４ａを有する選択回路からなる選択部（Ｓａ）と、メモリセル部の下端、つまりグランドライン側に、選択トランジスタＳＴｒ１ｂ〜ＳＴｒ４ｂを有する選択回路からなる選択部（Ｓｂ）とにより構成されている。
【００５４】
図７及び図８においては、ビットラインＢＬ側の選択線が４本（１ａ〜４ａ）、グランドラインＧＬ側の選択線が４本（１ｂ〜４ｂ）の場合の構成例を示している。なお、選択線４ａ及び４ｂは、第２の方向に隣接するメモリセル部（図示せず）の選択線と兼用して用いているレイアウト例である。
以下に、この半導体装置の製造方法を簡単に説明する。
【００５５】
まず、半導体基板上の選択部Ｓａ、Ｓｂに副ビットラインとなる拡散領域を形成し、さらにＮＯＲ型メモリセル部の高Ｖｔｈ化のためのイオン注入を行い、その後、第１ゲート絶縁膜を形成する。
次いで、半導体基板上のメモリセル部ＭＣにＮＡＮＤ型及びＮＯＲ型メモリセルの第１及び第２トランジスタを構成するポリシリコンからなる第１ゲート電極、選択部Ｓａ、Ｓｂに第１選択線を形成し、続いて基板上に第２ゲート絶縁膜を形成し、ＮＡＮＤ型及びＮＯＲ型メモリセルの第１及び第２トランジスタを構成するポリシリコンからなる第２ゲート電極を第１ゲート電極間に、また、選択部Ｓａ、Ｓｂの第１選択線間に第２選択線を形成する。
【００５６】
次いで、第１ゲート電極、第２ゲート電極及びゲート電極に直交する帯状のレジストパターンをマスクとして、ＮＡＮＤ型メモリセルの第１トランジスタのソース／ドレイン領域を形成する。なお、第１ゲート電極と第２ゲート電極間に隙間が少しでもあいている場合には、そこでＮＡＮＤ型セル列が断線するので、このソース／ドレイン形成工程は必要な工程となる。一方、第１ゲート電極と第２ゲート電極とが隙間なく配置できる場合には必要はない。
【００５７】
このような製造方法により、ゲート電極がほとんど隙間なく配置することができ、高集積化を図ることができる。なお、ＲＯＭデータの書き込み注入工程は任意の工程間で行っておく。
次に、上記半導体装置の読み出し方法を説明する。
まず、ＮＡＮＤ型メモリセルの読み出しは、読み出すＮＡＮＤ型第１トランジスタ列を選択する。図７に示すように、ＮＡＮＤ型第１トランジスタ列は４列毎に繰り返しパターンとなっているので、この４列の中のＮＡＮＤ型トランジスタの読みだし方法を実施例１における表１に基づいて説明する。例えば、図７及び図１０に示したように、ＮＡＮＤ型トランジスタＴｒ１を読み出す場合には、ビットラインＢＬ１とグランドラインＧＬ１間で、選択線１ａと選択線４ｂとを選んで、選択トランジスタＳＴｒ１ａとＳＴｒ４ｂを導通させ、その他の選択トランジスタは非導通とする。
【００５８】
次に、メモリセル内の選択方法は、まず、ワードライン２９を全てＭレベルに設定する。この状態では、ＮＡＮＤ型メモリセルトランジスタはすべてオン状態となり、ＮＯＲ型メモリセルトランジスタはすべてオフ状態となっている。（表２参照）。次いで、ワードライン２９のうち選択したワードライン２９のみをＬレベルに設定し、読み出すＮＡＮＤ型メモリセルのトランジスタがＥ型であれば、このトランジスタを含む第１トランジスタ列のビットライン−グランドライン間で導通せず、Ｄ型であれば導通するため、ＲＯＭデータの読み出しができる。
【００５９】
一方、ＮＯＲ型メモリセルの読み出し時には、まず読み出すＮＯＲ型メモリセル列を選択する。例えば、図７及び図１１に示したように、ＮＯＲ型トランジスタＴｒ１を読み出す場合には、ビットラインＢＬ１とグランドラインＧＬ１間で、選択線２ａと選択線４ｂを選んで、選択トランジスタＳＴｒ２ａとＳＴｒ４ｂを導通させ、その他の選択トランジスタは非導通とする。これで、ＮＯＲ型トランジスタＴｒ１を含むＮＯＲ型の第２トランジスタ列の両側に隣接するＮＡＮＤ型第１トランジスタ列に接続された２つの選択トランジスタが選ばれたことになる。
【００６０】
次に、メモリセル内の選択方法は、まず、ワードライン２９を全てＭレベルに設定し、ＮＡＮＤ型メモリセルのトランジスタをすべてオンとし、配線として扱う。また、ＮＯＲ型メモリセルトランジスタはすべてオフ状態となっている。次いで、ワードライン２９のうち選択したワードライン２９のみをＨレベルに設定する。これにより、読み出すＮＯＲ型第２トランジスタ列のビットライン−グランドライン間で、読み出すＮＯＲ型メモリセルのトランジスタが完全オフの高閾値トランジスタ（４）であれば導通せず、中間レベルの閾値を持つトランジスタ（３）であれば導通するので、ＲＯＭデータの読み出しができる。
【００６１】
上記構成の半導体装置によれば、選択トランジスタの駆動能力を最大限に上昇させることができ、かつビットライン電流を最大限に高める組み合わせを選ぶことができる。また、上述のメモリセル回路構成においては、シングルポリゲート電極に対して４倍、ダブルポリゲート電極に対して２倍の高集積化を実現するため、このようなメモリセル回路構成と組み合わせることにより、さらなる高集積化が達成できることとなる。
【００６２】
実施例４
この実施例の半導体装置のマスクＲＯＭメモリセル回路図は、図７に示したものと同様であり、平面図を図１２に示す。
【００６３】
この半導体装置のマスクＲＯＭは、実施例３と同様に、トランジスタアレイが形成されたメモリセル部（ＭＣ）とその領域の上下端に選択トランジスタが形成された選択部（Ｓａ、Ｓｂ）が配設されて構成される。ただし、選択部は、実施例３の装置とは異なり、各選択トランジスタＳＴｒ１ａ〜ＳＴｒ４ａのゲート電極（選択線）を、メモリセル部における第２層目のゲート電極と同一工程で形成されるもののみで、一定の間隔を離して形成している。
【００６４】
以下にこの半導体装置の製造方法について図１３に基づいて説明する。
まず、図１３（ａ）に示したように、半導体基板１上にＮＯＲ型メモリセル部の高Ｖｔｈ化のためのイオン注入工程を行い、その後、第１ゲート絶縁膜２を形成する。
次いで、図１３（ｂ）に示したように、半導体基板１上のメモリセル部ＭｃにＮＡＮＤ型及びＮＯＲ型メモリセルの第１及び第２トランジスタを構成するポリシリコンからなる第１ゲート電極２９ａを形成する。
【００６５】
続いて、図１３（ｃ）に示したように、メモリセル端部の第１ゲート電極２９ａとレジストパターン（図示せず）とをマスクとして、選択部Ｓａ、Ｓｂに副ビットラインとなる拡散領域５を形成する。
さらに、図１３（ｄ）に示したように、第１ゲート電極２９ａを含み半導体基板上に第２ゲート絶縁膜３を形成し、メモリセル部Ｍｃにおいては、ＮＡＮＤ型及びＮＯＲ型メモリセルの第１及び第２トランジスタを構成するポリシリコンからなる第２ゲート電極２９ｂを第１ゲート電極２９ａ間に、また、選択部Ｓａ、Ｓｂに第２選択線１ａ、２ａ……、１ｂ、２ｂ……、を形成する。
【００６６】
なお、メモリセル部の第１ゲート電極２９ａと第２ゲート電極２９ｂとの間は、例えばセルフアライン等により隙間が生じないように配置させておく。また、ＲＯＭデータ書き込み工程は任意に各工程間で行っておく。
これにより、実施例３と比較して高集積化という点で多少犠牲はあるが、メモリセル部のソース／ドレイン領域の形成工程を行わないので、工程の簡略化を図ることができる。
【００６７】
【発明の効果】
本発明によれば、新規な高集積化を図ったメモリセル部を有する半導体装置において、メモリセル部におけるセルトランジスタの読み出し時にビットライン電流を最大限に得ることができる副ビットライン、主ビットライン、選択トランジスタのレイアウト、回路構成等を有しているので、選択トランジスタの駆動能力を最大限に増大させて、半導体装置の高速化を実現しながら、それらの占有面積の増大を抑制することができる。
【００６８】
また、異なった駆動能力を持つ各選択トランジスタを、所望の組み合わせで使用することにより、さらに半導体装置の高速化に寄与することができる。
さらに、選択トランジスタを構成する選択線を、メモリセル部のワードライン等と同一工程、同一材料、ことにダブルゲート構造にすることにより、選択トランジスタのゲート幅を最大限で得ることができ、半導体装置の高集積化を図ることができる。また、選択トランジスタを構成する選択線を、メモリセル部のワードライン等と同一工程、同一材料、ことに第２ゲート電極のみで形成する場合でも、製造工程において、副ビットラインとメモリセルのソース／ドレイン領域とを、第１ワードライン形成後かつ第２ワードライン形成前に、同一工程で作成できるので、製造工程の簡略化、ひいては製造コストの低減を実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を示すメモリセル回路図である。
【図２】図１のメモリセル回路図に対応する半導体装置の一例を示す概略平面図である。
【図３】図２の半導体装置における要部拡大平面図である。
【図４】図２の半導体装置の製造工程を示す概略断面図である。
【図５】図１のメモリセル回路図に対応する半導体装置の別の例を示す概略平面図である。
【図６】図５の半導体装置の製造工程を示す概略断面図である。
【図７】本発明の半導体装置の別の実施例を示すメモリセル回路図である。
【図８】図７のメモリセル回路図に対応する半導体装置の一例を示す概略平面図である。
【図９】図８の半導体装置のＲＯＭデータの書き込みを説明するための電流−電圧の関係を示す図である。
【図１０】図８の半導体装置のＮＡＮＤ型セルの読み出しを説明するためのメモリセル回路図である。
【図１１】図８の半導体装置のＮＯＲ型セルの読み出しを説明するためのメモリセル回路図である。
【図１２】図７のメモリセル回路図に対応する半導体装置の別の例を示す概略平面図である。
【図１３】図１２の半導体装置の製造工程を示す概略断面図である。
【符号の説明】
１  半導体基板
２  第１ゲート絶縁膜
３  第２ゲート絶縁膜
５  拡散領域（副ビットライン）
５５  ソース／ドレイン領域
６  第１ワードライン
１０  素子分離領域
６６  第２ワードライン
２９  第１又は第２ワードライン
１１、２１  第１トランジスタ
１２、２２  第２トランジスタ
１３  コンタクト
ＮＡＮＤＴｒ１〜ＮＡＮＤＴｒ４  ＮＡＮＤ型セルトランジスタ（第１トランジスタ）
ＮＯＲＴｒ１〜ＮＯＲＴｒ４  ＮＯＲ型セルトランジスタ（第２トランジスタ）
１ａ〜４ａ  選択線
４ａａ  選択線４ａの開口部
ＳＴｒ１ａ〜ＳＴｒ４ａ  選択トランジスタ
ＢＬ１，ＢＬ２  主ビットライン
ＧＬ１，ＧＬ２  主グランドライン（主ビットライン）
Ｓａ、Ｓｂ  選択部
ＭＣ  メモリセル部
【図１】
0003558478.tif 000004
【図２】
0003558478.tif 000005
【図３】
0003558478.tif 000006
【図４】
0003558478.tif 000007
【図５】
0003558478.tif 000008
【図６】
0003558478.tif 000009
【図７】
0003558478.tif 000010
【図８】
0003558478.tif 000011
【図９】
0003558478.tif 000012
【図１０】
0003558478.tif 000013
【図１１】
0003558478.tif 000014
【図１２】
0003558478.tif 000015
【図１３】
0003558478.tif 000016