(57)【特許請求の範囲】
【請求項１】
入力クロックと出力クロックの位相を比較する位相比較器と、制御電圧により発振周波数が制御されるＶＣＯと、前記ＶＣＯの出力を分周して前記出力クロックを生成する分周器と、前記ＶＣＯの出力クロックを計数して、出力フレームを生成する出力フレーム生成カウンタと、入力フレーム及び前記出力フレームの位相差を受け前記ＶＣＯを制御するフレーム位相差制御回路とを含むフレーム位相同期回路において、
前記フレーム位相差制御回路は、前記出力フレーム信号に対して出力クロックの所定数のクロック分遅延した複数個の遅延出力フレーム信号を生成するシフトレジスタと、前記遅延出力フレーム信号を、前記入力フレーム信号の立上がりエッジで各々ラッチして前記所定数の切替信号を出力するフリップフロップと、前記所定数の切替信号に基づいて予め定めた所定の電圧及び前記位相比較器からの出力のいずれか１つを前記制御電圧として選択して出力する切替器とを有し、前記入力フレームと出力フレームの位相差範囲を複数区間設定し、前記位相差に応じて異なる複数のＶＣＯ制御電圧を発生することを特徴とするフレーム位相同期回路。
【請求項２】
前記シフトレジスタは、３個の遅延出力フレーム信号を発生することを特徴とする請求項１に記載のフレーム位相同期回路。
【請求項３】
ＤＳＰを使用し、前記フレーム位相差制御回路の出力により前記ＤＳＰを制御することを特徴とする請求項１又は２に記載のフレーム位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フレーム位相同期回路、特にディジタル伝送装置等におけるＶＣＯ（電圧制御発振器）を用いてＰＬＬ（位相ロックループ）回路又は周波数変換回路のクロック位相を同期させると共にフレーム位相も同期させるフレーム位相同期回路に関する。
【０００２】
【従来の技術】
斯る用途の位相同期回路のフレーム位相乗せ替え回路では、エラスティックストア等のメモリを介してフレーム位相乗せ替え回路が一般的である。しかし、入力位相に変動を生じてメモり容量を超えた場合に発生するスリップを検出し、メモリの書き込みと読み出しの関係を強制的に変更するスリップ制御回路を付加することが要求される。
【０００３】
斯る要求に応じる為に、例えば、特開平５−２６８６８４号公報の「フレーム位相同期装置のスリップ制御回路試験方式」が提案されている。即ち、メモリの書き込みと読み出しの関係を監視する回路を付加し、スリップが発生しそうな場合に書き込みと読み出しの関係を強制的にずらす回路を設けている。図８に示す如く、入力クロックが入力される書き込みカウンタ７１及び入力フレームが入力されるメモリ７２を有する。更に、スリップ制御回路７５、読み出しカウンタ７４、分周カウンタ７３、位相比較器７６及びＶＣＯ７７を有する。
【０００４】
入力フレームは、入力クロックで動作する書き込みカウンタ７１から発生する書き込みアドレスに従ってメモり７２に書き込まれる。出力フレームは、出力クロックを分周カウンタ７３で分周したクロックで動作する読み出しカウンタ７４から発生する読み出しアドレスに従ってメモり７２から読み出される。スリップ制御回路７５は、書き込みアドレスと読み出しアドレスを比較して、スリップが発生しそうな場合には、書き込みアドレスと読み出しアドレスの関係を強制的に変更する。尚、位相比較器７６は、入力クロックと分周カウンタ７３の分周クロックとを比較し、その出力をＶＣＯ７７に入力することにより、ＶＣＯ７７の出力から上述した出力クロックを得る。
【０００５】
斯る従来技術では、入力位相の変動がメモリ容量よりも小さい場合には有効である。しかし、入力位相の変動量がメモリ容量を越えた場合にはスリップが発生し、スリップしたフレームのデータは無効となってしまうという問題乃至欠点があった。また、スリップ検出時の読み出しアドレスの強制制御は、フレーム位相の急激な変化を伴う。入力位相の変動量が予測できる場合にはメモリ容量を適正化することによりスリップの発生が回避できる。しかし、ディジタル伝送路等の場合、伝送路で発生する位相変動の量を予測するのは非常に困難である。更に、カウンタやメモリは、他の回路と比べて消費電力が大きいという問題がある。また、スリップ制御回路には、複雑な回路が必要になり、回路規模が大きくなってしまうという問題がある。スリップ制御回路にマイクロコンピュータ等を用いる方法も考えられるが、マイクロコンピュータはロジック（論理）回路に比べて高価になってしまう。
【０００６】
斯る課題を解決する為に、本願出願人は、先に図６に示す如きフレーム位相差制御回路を提案した。即ち、フリップフロップ４１，フリップフロップ４２及び切替器（セレクタ）４３で構成される。フリップフロップ４１、４２のＤ及びＤ１入力に出力フレームが入力され、フリップフロップ４１のクロックＣＫ入力に出力クロックが入力される。また、フリップフロップ４２のクロックＣＫ入力には、入力フレームが入力され、Ｄ２入力には、フリップフロップ４１のＱ出力が入力される。また、フリップフロップ４２のＱ１、Ｑ２出力は、切替器４３の入力端ＳＥＬＢ及びＳＥＬＡに入力される。切替器４３のＩＮ２には位相比較器出力が入力され、出力端ＯＵＴからＶＣＯ制御電圧出力が得られる。
【０００７】
図７には、図６の動作タイミングチャートを示す。図７の出力フレーム信号（ａ）と遅延出力フレーム信号（ｂ）のＨ（ハイ）／Ｌ（ロー）組合せは４種類あり、図７中の４区間ｉ、ｊ、ｋ、ｌに分けられる。これら区間ｉ、ｊ、ｋ、ｌの切替信号は、夫々００、１０、１１及び０１である。入力フレーム信号の立上がりエッジがこれら４区間のうちのどの区間にいるかを監視し、出力フレーム信号の位相が入力フレーム信号の位相に対して進んでいる場合には、ＶＣＯの出力周波数を一時的に下げることにより位相を合わせる。また、出力フレーム信号の位相が入力フレーム信号の位相に対して遅れている場合には、ＶＣＯの出力周波数を一時的に上げることにより位相を合わせる。即ち、出力フレーム信号（ａ）を遅延出力フレーム信号（ｂ）を入力フレーム信号の立上がりエッジでラッチした値（切替制御信号）は、その時点での位相関係を意味する。そこで、この値に従って、ＶＣＯへ供給する信号を下記の如く切り替える。
【０００８】
区間ｉの場合：入力フレーム信号に対して出力フレーム信号が進んでいる状態にある為に、ＶＣＯの出力周波数を下げる固定値「Ｌ」を選択する。
【０００９】
区間ｊの場合：入力フレーム信号に対して出力フレーム信号が同相状態にあるので、フレーム位相制御は行わず位相比較器の出力をそのままＶＣＯへ供給する。
【００１０】
区間Ｋ及びｌの場合：入力フレーム信号に対して出力フレーム信号が遅れているので、ＶＣＯ出力周波数を上げる固定値「Ｈ」を切替器で選択する。
【００１１】
【発明が解決しようとする課題】
上述した従来の周知技術の場合には、上述したスリップ発生回路の困難性、位相変動予測の困難性、回路の消費電力の増大及び回路構成の大規模且つ高価格化等の問題があった。また、先に提案された技術では、回路構成は、比較的安価となるが、入力フレーム位相の区間が、例えばｊからｉに変化した際に、ＶＣＯの入力は位相比較器の出力から固定値「Ｌ」に急変するので、これに応じて出力のクロック位相が急変してしまうという課題があった。更に、高速データ伝送装置では、装置内のクロック位相急変は、装置内データのスリップやフレーム位相跳躍が発生させるので、極力抑えなければならないという条件が課せられている。
【００１２】
従って、本発明の目的は、出力位相急変による装置内データのスリップやフレーム位相跳躍を軽減する為に、出力位相変動量を低減して、より高品質の同期データ伝送を可能にするフレーム位相同期回路を提供することである。
【００１３】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるフレーム位相同期回路は、次のような特徴的な構成を採用している。
【００１４】
（１）入力クロックと出力クロックの位相を比較する位相比較器と、制御電圧により発振周波数が制御されるＶＣＯと、前記ＶＣＯの出力を分周して前記出力クロックを生成する分周器と、前記ＶＣＯの出力クロックを計数して、出力フレームを生成する出力フレーム生成カウンタと、入力フレーム及び前記出力フレームの位相差を受け前記ＶＣＯを制御するフレーム位相差制御回路とを含むフレーム位相同期回路において、
前記フレーム位相差制御回路は、前記出力フレーム信号に対して出力クロックの所定数のクロック分遅延した複数個の遅延出力フレーム信号を生成するシフトレジスタと、前記遅延出力フレーム信号を、前記入力フレーム信号の立上がりエッジで各々ラッチして前記所定数の切替信号を出力するフリップフロップと、前記所定数の切替信号に基づいて予め定めた所定の電圧及び前記位相比較器からの出力のいずれか１つを前記制御電圧として選択して出力する切替器とを有し、前記入力フレームと出力フレームの位相差範囲を複数区間設定し、前記位相差に応じて異なる複数のＶＣＯ制御電圧を発生するフレーム位相同期回路。
【００１５】
（２）前記シフトレジスタは、３個の遅延出力フレーム信号を発生する上記（１）のフレーム位相同期回路。
【００１６】
（３）ＤＳＰを使用し、前記フレーム位相差制御回路の出力により前記ＤＳＰを制御する上記（１）又は（２）のフレーム位相同期回路。
【００１９】
【発明の実施の形態】
以下、本発明によるフレーム位相同期回路の好適実施形態例を添付図１乃至図５を参照して詳細に説明する。
【００２０】
図１は、本発明によるフレーム位相同期回路の好適実施形態例のブロック図であり、図１の主要部分であるフレーム位相差制御回路の具体例のブロック図を図２に示す。
【００２１】
本発明によるフレーム位相同期回路は、図１に示す如く、位相比較器１１、フレーム位相差制御回路１５、ＶＣＯ１２、分周器１３及び出力フレーム生成カウンタ１４より構成される。位相比較器１１は、入力クロックと分周器１３からの分周されたクロック出力とを比較する。例えば排他的論理和（ＥＸ−ＯＲ）回路であり、位相差信号を出力して、フレーム位相差制御回路１５へ供給する。ＶＣＯ１２は、フレーム位相差制御回路１５の出力であるＶＣＯ制御信号の電圧に比例した周波数のクロック信号を出力クロックとして出力端子１６から出力すると共に、出力フレーム生成カウンタ１４及び分周器１３へ供給する。出力フレームカウンタ１４は、出力クロックに同期した出力フレームを生成するべく、出力クロックをカウントする。この出力フレーム生成カウンタ１４の出力は、出力フレーム端子１７から出力すると共に、フレーム位相差制御回路１５へ供給される。分周器１３は、出力クロック信号を入力クロック周波数まで分周し、位相比較器１１へ供給する。
【００２２】
次に、入力フレームの位相に対する出力フレーム位相を制御する為のフレーム位相差制御回路１５につき説明する。このフレーム位相差制御回路１５は、入力フレームの位相に対する出力フレーム位相の差が予め規定した範囲内（例えば入力フレームから１／２フレーム±クロックの範囲）にあるか否か監視する。もし、この規定範囲内であれば、位相比較器１１の出力を、そのままＶＣＯ１２へ出力する。もし、この規定範囲外の場合には、その位相差に応じてフレーム位相差を少なくする方向のＶＣＯ制御電圧をＶＣＯ１２へ出力するように動作する。
【００２３】
図２は、図１のフレーム位相差制御回路１５の具体例のブロック図である。このフレーム位相差制御回路１５は、シフトレジスタ１、フリップフロップ２及び切替回路（セレクタ）３により構成される。シフタレジスタ１のＤ端子及びＣＫ端子には夫々出力フレーム及び出力クロックが入力される。シフトレジスタ１の３つの出力端ＱＡ、ＱＢ、ＱＣからの出力は、フリップフロップ２のＤ１、Ｄ２、Ｄ３に供給され、ＣＫ端子には、入力フレームが入力される。また、フリップフロップ２の３の出力端Ｑ１、Ｑ２、Ｑ３の出力は、切替回路３の切替制御端ＳＥＬＣ、Ｂ、Ａに夫々入力される。この切替回路３の入力端ＩＮＯ、ＩＮ２及びＩＮ５には、位相比較器１１の出力が供給され、ＩＮ１、ＩＮ３、ＩＮ４、ＩＮ６及びＩＮ７には、夫々―０．５Ｖ、―１．０Ｖ、＋０．５Ｖ、＋１．０Ｖ及び＋１．０Ｖの固定値が入力される。
【００２４】
次に、図１及び図２の回路動作を図３のタイミングチャートを参照しながら説明する。シフトレジスタ１は、出力フレーム信号（図３（ａ）参照）に対して出力クロックの１乃至３クロック分遅延した遅延出力フレーム信号１乃至３（図３（ｂ）乃至（ｄ）参照）を生成する。フリップフロップ２は、これら遅延出力フレーム信号１〜３を、入力フレーム信号の立上がりエッジで各々ラッチし、切替回路３の切替制御入力ＳＥＬＣ、Ｂ及びＡに供給する。切替回路３は、３本の切替制御信号に従って、＋１．０Ｖ、＋０．５Ｖ、−０．５Ｖ、−１．０Ｖ及び位相比較器出力のいずれか１つを選択して出力する。尚、＋１．０Ｖ、＋０．５Ｖ、−０．５Ｖ、及び−１．０Ｖは、ＶＣＯ１２の制御電圧の例示であり、＋１．０Ｖの如き正電圧は、ＶＣＯ１２の出力周波数を高くする電圧値を、−１．０Ｖの如き負電圧は、ＶＣＯ１２の出力周波数を低くする電圧を意味する。図２の回路例は、入力フレームの位相に対する出力フレーム位相差を入力フレームから１／２フレーム±１クロック幅に制御する場合の例であり、シフトレジスタ１の構成を変えることによって位相範囲を更に細かく設定できること勿論である。
【００２５】
尚、図２のフレーム位相差制御回路１５のシフトレジスタ１、フリップフロップ２及び切替回路３は、当業者に周知のものであり、市販されており、そのまま詳細設営は省略する。
【００２６】
更に詳細に動作説明する。図３の遅延出力フレーム信号１〜３の「Ｈ」、「Ｌ」の組合せ６種類ある。図３中の６区間ａ、ｂ、ｃ、ｄ、ｅ及びｆに分けられ、夫々切替信号０１１、００１、０００、１００、１１０及び１１１を発生する（図３参照）。
【００２７】
そこで、フレーム信号の立上がりエッジがこれら区間ａ〜ｆのどの区間に位置するかを監視する。その監視の結果、出力フレーム信号の位相が入力フレーム信号の位相に対して進んでいる場合には、ＶＣＯ１２の出力周波数を下げることによって、フレーム位相を合わせる。また、出力フレーム信号の位相が入力フレーム信号の位相に対して遅れている場合には、正のＶＣＯ制御電圧によりＶＣＯ出力周波数を上げることによってフレーム位相を合わせる。即ち、出力フレーム信号と遅延フレーム信号を入力フレーム信号の立上がりエッジでラッチした値である切替制御信号は、その時点での位相関係を意味する。これに従って、ＶＣＯ１２へ供給する信号は、次の如く切り替えられる。
【００２８】
区間ａの場合：入力フレーム信号に対して出力フレーム信号が大きく進んでいる状態である為に、−１．０Ｖを選択してＶＣＯの出力周波数を下げる。
区間ｂの場合：入力フレーム信号に対して出力フレーム信号が少し進んでいる状態であるの、ＶＣＯ制御電圧として−０．５Ｖを選択してＶＣＯ出力周波数を下げる。
【００２９】
区間ｃの場合：入力フレーム信号に対して出力フレーム信号が逆相の状態（ここでは定常状態）にあるので、フレーム位相差制御は行わず、位相比較器１１の出力をそんままＶＣＯ１２に供給する。
【００３０】
区間ｄの場合：入力フレーム信号に対して出力フレーム信号が少し遅れている状態であるので、ＶＣＯ制御電圧として＋０．５Ｖを選択してＶＣＯ出力周波数を上げる。
【００３１】
区間ｅの場合：入力フレーム信号に対して出力フレーム信号が大きく遅れている状態であるので、ＶＣＯ制御電圧として＋１．０Ｖを選択してＶＣＯ出力周波数を上げる。
【００３２】
区間ｆの場合：入力フレーム信号に対して出力フレーム信号が反位相の遅れ又は進み状態であるので、ＶＣＯ出力周波数を大きく変動させる為に＋１．０Ｖ又は−１．０ＶをいずれかのＶＣＯ制御電圧を供給するが、図２の例では、＋１．０Ｖを選択する。
【００３３】
次に、本発明によるフレーム位相同期回路の他の実施形態例を図４及び図５を参照して説明する。この実施形態例のフレーム位相同期回路は、ＤＳＰ（ディジタルシグナルプロセッサ）を使用することを特徴とする。このＤＳＰは例えばＮＥＣ社製のμＰＤ７７２５の如きデバイスであることを可とする。
【００３４】
図４には、このフレーム位相同期回路のブロック図を示す。このフレーム位相同期回路は、位相比較器６１、位相差計数カウンタ６２、ＤＳＰ６３、ディジタル周波数制御発振器６４、分周器６５、出力フレーム生成カウンタ６６及びフレーム位相差制御回路６７にて構成される。位相比較器６１には、入力クロックと分周器６５からの分周クロックとが入力され、比較結果が位相差計数カウンタ６２に出力される。フレーム位相差制御回路６７には、入力フレームと出力フレーム生成カウンタ６６の出力が入力され、その制御出力がＤＳＰ６３に供給される。また、ディジタル周波数制御発振器６４の出力は、出力クロックとして出力クロック端子６８に出力されると共に、分周器６５及び出力フレーム生成カウンタ６６への入力となる。出力フレーム生成カウンタ６６の出力は、出力フレームとして出力フレーム端子６９に出力されると共に、上述の如くフレーム位相差制御回路６７に供給される。
【００３５】
図４のフレーム位相同期回路にあっては、位相比較器６１の出力である位相差信号は、位相差計数カウンタ６２で量子化される。また、位相差計数カウンタ６２からの位相差データは、ＤＳＰ６３へ供給され、このＤＳＰ６３上で動作するプログラムにて平滑化やファイル処理等を実行し、ディジタル周波数発振器６４の制御データを出力する。
【００３６】
ディジタル周波数発振器６４を用いる図４のフレーム位相同期回路に、出力フレーム生成カウンタ６６とフレーム位相差制御回路６７を付加することによって、図１乃至図３に示した好適実施形態例と同様の作用及び効果が得られる。但し、フレーム位相差制御回路６７の出力は、図２に示した如く３本の切替制御信号となり、これをＤＳＰ６３に供給し、ディジタル周波数制御発振器６４への制御データ切替処理はＤＳＰ６３上で動作するプログラム組み込む構成となる。
【００３７】
ＤＳＰ６３に組み込まれるプログラムの概略フローチャートは、図５に示すとおりである。先ず、ステップＳ１で、位相比較器６１からの位相差データを位相差計数カウンタ６２から取込む。次に、ステップＳ２で上述したフレーム位相差データをフレーム位相差制御回路６７から取込む。ステップＳ３では、位相差データをディジタルフィルタ演算処理を行う。続いて、ステップＳ４で、フレーム位相差の判断を行う。切替制御信号が０１１の場合、ステップＳ５でＶＣＯ制御値を−１．０Ｖとして、ＶＣＯ出力周波数を下げる。切替制御信号が００１の場合、ステップＳ６でＶＣＯ制御値を−０．５ＶとしてＶＣＯ出力周波数を少し下げる。切替制御信号が０００の場合、ステップＳ７でＶＣＯ制御値をフィルタＳ出力Ｘαとする。切替制御信号が１００の場合、ステップＳ８でＶＣＯ制御値を＋０．５Ｖとし、ＶＣＯ出力周波数を少し上げる。最後に、切替制御信号が１１０又は１１１の場合、ステップＳ９でＶＣＯ制御値を＋１．０ＶとしてＶＣＯ又はディジタル周波数制御発振器６４の周波数を上げる。
【００３８】
以上、本発明によるフレーム位相同期回路の好適実施形態例の構成及び動作を詳述した。しかし、本発明は斯る特定例のみに限定されるべきではなく、特定用途に応じて当業者には種々の変形変更が可能であることが容易に理解できよう。
【００３９】
【発明の効果】
上述の説明から理解される如く本発明のフレーム位相同期回路によると以下の如き実用上の顕著な効果が得られる。
【００４０】
先ず第１に、従来技術に比して入力クロックの位相変動に対してフレームのスリップが効果的に防止できる。その結果主信号の欠落や重畳の発生が防止でき、品質の高いデータ伝送が可能である。その理由は、出力クロック信号の周波数を制御することによって、出力フレームを入力フレームに同期させている為である。
【００４１】
また、本発明のフレーム位相同期回路によると、従来技術に比して安価で低消費電力とすることができる。その理由は、従来技術に比べて、小規模の回路で実現でき、比較的高価且つ消費電力の大きいメモリを使用しない為である。
【００４２】
更に、本発明によるとＶＣＯ又はディジタル周波数制御発振器の周波数の増減を複数段に切替える為に出力位相の急激な変化が少なく、一層高品質のデータ伝送が可能になる。換言すると、比較的小さな入力位相変動に対しては、出力位相の変動を小さく抑えている。
【図面の簡単な説明】
【図１】本発明によるフレーム位相同期回路の好適実施形態例のブロック図である。
【図２】図１のフレーム位相同期回路のフレーム位相差制御回路の具体例である。
【図３】図２のフレーム位相差制御回路の動作を説明するタイミングチャートである。
【図４】本発明によるフレーム位相同期回路の他の実施形態例のブロック図である。
【図５】図４のプログラム動作例を説明するフローチャートである。
【図６】本願出願人が先に提案したフレーム位相差制御回路のブロック図である。
【図７】図６のフレーム位相差制御回路の動作説明図である。
【図８】従来のフレーム位相同期回路のブロック図である。
【符号の説明】
１                シフトレジスタ
２                フリップフロップ
３                切替回路
１１              位相比較器
１２              ＶＣＯ
１３              分周器
１４              出力フレーム生成カウンタ
１５、６７        フレーム位相差制御回路
６３              ＤＳＰ
【図１】
0003568815.tif 000002
【図２】
0003568815.tif 000003
【図３】
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【図４】
0003568815.tif 000005
【図５】
0003568815.tif 000006
【図６】
0003568815.tif 000007
【図７】
0003568815.tif 000008
【図８】
0003568815.tif 000009