(57)【特許請求の範囲】
【請求項１】
制御信号入力用論理ゲートを備え、前記制御信号入力用論理ゲートの各ビットが高電位電源線あるいは低電位電源線の何れかに接続されることにより遅延時間を変更することが可能なプログラマブル・ディレー・ライン遅延量変更回路であって、
前記プログラマブル・ディレー・ライン遅延量変更回路は、設定される遅延時間に応じて前記制御信号入力用論理ゲートの入力端子に必要な電位を供給するプリント基板上の導電パターンを有し、
前記導電パターン中のある導電パターンはＨレベル信号を与える高電位電源に接続され、
他の導電パターンはＬレベル信号を与える低電位電源に接続されている
プログラマブル・ディレー・ライン遅延量変更回路。
【請求項２】
前記制御信号入力用論理ゲートが３個であり、前記導電パターンが３個である請求項１に記載のプログラマブル・ディレー・ライン遅延量変更回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、入力信号の遅延時間を変えることができるプログラマブル・ディレー・ライン装置に関する。
【０００２】
【従来の技術】
電気信号の位相を制御する必要がある場合等にディレー・ライン（遅延線）装置が用いられている。このディレー・ライン装置には大きく分けて、電気信号を電歪素子あるいは磁歪素子等で一旦機械的振動に変換して伝播させて遅延させ、遅延した信号を再び電気信号に変換することにより遅延した電気信号を得るもの、電気信号をインダクタンスＬとキャパシタンスＣとからなるＬＣ遅延素子、キャパシタンスＣと抵抗器Ｒとを組み合わせたＣＲ積分からなるＣＲ遅延素子で構成した集中常数回路遅延素子により遅延した電気信号を得るもの、ＬＣ遅延素子のインダクタンス及びキャパシタンスを分布常数回路により構成したもの及び半導体素子であるＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）を利用したものがある。
【０００３】
コンピュータ等において用いられるクロック・パルスは、数ＭＨｚから最近は数１０ＭＨｚと高速であり、コンピュータの内部において必要な遅延時間はせいぜい数ｎＳｅｃと短いものでよい。そのため、コンピュータにおいて用いられる遅延回路を構成する遅延素子はこれらの遅延素子のうち、モノリシックＩＣ上に形成することが容易であるＣＲ遅延素子が多く用いられている。
【０００４】
これらの遅延素子はコンピュータにおいて使用される場所により必要な遅延時間は必ずしも一定ではないため、種々の遅延時間を有するディレー・ラインを用意する必要がある。
しかし、これらの要求の対応して種々の遅延時間を有するディレー・ライン装置を用意するとディレー・ライン装置の単価が高くなる。そのため、遅延時間を変更することができるプログラマブル・ディレー・ライン装置が注目されている。
【０００５】
このプログラマブル・ディレー・ライン装置に、遅延素子としてキャパシタＣと抵抗器Ｒの組み合わせによる積分回路を用い、この積分回路を直列に接続し、積分回路の接続数により遅延時間を変更するものがある。
その代表的なものとして、特開平１−２２８３１５号公報に記載されているプログラマブル・ディレー・ライン装置の構成を図３により、その動作を図４により示す。
【０００６】
このプログラマブル・ディレー・ライン装置には、遅延時間を変更するための信号を入力する制御信号入力用論理ゲートが設けられており、この制御入力用論理ゲートへ外部に設けた制御回路から制御信号Ｄ０，Ｄ１，Ｄ２を入力し、高電位の制御信号Ｈと低電位の制御信号Ｌとの組合せにより遅延時間を可変する。
【０００７】
この従来のプログラマブル・ディレー・ライン装置は、制御信号入力用論理ゲートに一般的に用いられているＴＴＬ（Ｔｒａｎｇｉｓｔｏｒ−Ｔｒａｎｇｉｓｔｏｒ  Ｌｏｇｉｃ）ゲートではなく、高速であり出力と反転出力とを同時に出力することのできるＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）ゲートＥ０，Ｅ１，Ｅ２を用い、遅延時間選択用論理ゲートとして４入力のＥＣＬゲートＦ０〜Ｆ６を用いている。
【０００８】
制御回路から供給された遅延時間を設定する制御信号Ｄ０，Ｄ１，Ｄ２は各々ＥＣＬゲートＥ０，Ｅ１，Ｅ２に入力され、これらのＥＣＬゲートＥ０，Ｅ１，Ｅ２から出力信号と反転出力信号が各々出力される。
【０００９】
ＥＣＬゲートＥ０の出力信号はＥＣＬゲートＣ０，Ｃ２，Ｃ４，Ｆ６に入力され、反転出力信号はＥＣＬゲートＦ１，Ｆ３，Ｆ５，Ｆ７に入力される。
ＥＣＬゲートＥ１の出力信号はＥＣＬゲートＦ０，Ｆ１，Ｆ４，Ｆ５に入力され、反転出力信号はＥＣＬゲートＦ２，Ｆ３，Ｆ６，Ｆ７に入力される。
ＥＣＬゲートＥ２の出力信号はＥＣＬゲートＦ０，Ｆ１，Ｆ２，Ｆ３に入力され、反転出力信号はＥＣＬゲートＦ４，Ｆ５，Ｆ６，Ｆ７に入力される。
また、遅延信号入力用ＯＲゲートＢＩには信号が入力され、出力信号はＥＣＬゲートＦ０〜Ｆ６の全てに入力される。
【００１０】
これら遅延時間選択用論理ゲートであるＥＣＬゲートＦ０〜Ｆ６からの反転出力信号が各々直列接続された遅延素子ＤＬ１〜ＤＬ７の入力側に入力され、遅延素子ＤＬ１〜ＤＬ７により遅延された信号が遅延信号出力用ＮＯＲゲートＢＯから出力される。
【００１１】
この従来のプログラマブル・ディレー・ライン装置の動作を図４を用いて説明する。
この図においてＨレベル信号の存在する部分は太い実線でＬレベル信号の存在する部分は細い実線で、使用される遅延素子は黒い三角形で、使用されない遅延素子は白い三角形で表示している。
【００１２】
このプログラマブル・ディレー・ライン装置で用いている論理ゲートはＥＣＬゲートであるため、入力信号は負論理パルスである。また、ＥＣＬゲートＥ０に入力される制御信号Ｄ０はＬ、ＥＣＬゲートＥ１に入力される制御信号Ｄ１はＨ、ＥＣＬゲートＥ２に入力される制御信号はＬであるとして説明する。
【００１３】
ＥＣＬゲートＥ０に入力される制御信号はＬであるから、出力としてＬが出力され、反転出力としてＨが出力される。その結果ＥＣＬゲートＦ０，Ｆ２，Ｆ４，Ｆ６にＬが入力され、ＥＣＬゲートＦ１，Ｆ３，Ｆ５，Ｆ７にＨが入力される。
【００１４】
ＥＣＬゲートＥ１に入力される制御信号はＨであるから、出力としてＨが出力され、反転出力としてＬが出力される。その結果ＥＣＬゲートＦ０，Ｆ１，Ｆ４，Ｆ５にＨが入力され、ＥＣＬゲートＦ２，Ｆ３，Ｆ６，Ｆ７にＬが入力される。
【００１５】
ＥＣＬゲートＥ２に入力される制御信号はＬであるから、出力としてＬが出力され、反転出力としてＨが出力される。その結果ＥＣＬゲートＦ０，Ｆ１，Ｆ２，Ｆ３にＬが入力され、ＥＣＬゲートＦ４，Ｆ５，Ｆ６，Ｆ７にＨが入力される。
【００１６】
遅延の対象として入力される信号は負論理パルスであるから、遅延信号入力用ＯＲゲートＢＩから出力される信号はＬであり、このＬ信号がＥＣＬゲートＦ０〜Ｆ７の全てに入力される。
【００１７】
その結果、ＥＣＬゲートＦ０には制御信号としてＬ，Ｈ，Ｌ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ１には制御信号としてＨ，Ｈ，Ｌ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ２には制御信号としてＬ，Ｌ，Ｌ及び入力信号Ｌが入力され、反転出力Ｈが出力される。
ＥＣＬゲートＦ３には制御信号としてＨ，Ｌ，Ｌ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ４には制御信号としてＬ，Ｈ，Ｈ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ５には制御信号としてＨ，Ｈ，Ｈ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ６には制御信号としてＬ，Ｌ，Ｈ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
ＥＣＬゲートＦ７には制御信号としてＨ，Ｌ，Ｈ及び入力信号Ｌが入力され、反転出力Ｌが出力される。
【００１８】
このように、ＥＣＬゲートＦ２からのみＨが出力され、他のＥＣＬゲートからはＬが出力される。すなわち、負論理パルスが入力されるとＥＣＬゲートＦ２からパルスが出力され直列に接続された遅延要素ＤＬ２及びＤＬ１を経て出力される。
【００１９】
以上の説明においては、Ｄ０＝Ｌ，Ｄ１＝Ｈ，Ｄ２＝Ｌの場合について説明したが、Ｄ０＝Ｌ，Ｄ１＝Ｌ，Ｄ２＝Ｌの場合には、ＥＣＬゲートＦ０からパルスが出力され、
Ｄ０＝Ｈ，Ｄ１＝Ｌ，Ｄ２＝Ｌの場合には、ＥＣＬゲートＦ１からパルスが出力され、
Ｄ０＝Ｌ，Ｄ１＝Ｈ，Ｄ２＝Ｌの場合には、ＥＣＬゲートＦ２からパルスが出力され、
Ｄ０＝Ｈ，Ｄ１＝Ｈ，Ｄ２＝Ｌの場合には、ＥＣＬゲートＦ３からパルスが出力され、
Ｄ０＝Ｌ，Ｄ１＝Ｌ，Ｄ２＝Ｈの場合には、ＥＣＬゲートＦ４からパルスが出力され、
Ｄ０＝Ｈ，Ｄ１＝Ｌ，Ｄ２＝Ｈの場合には、ＥＣＬゲートＦ５からパルスが出力され、
Ｄ０＝Ｌ，Ｄ１＝Ｈ，Ｄ２＝Ｈの場合には、ＥＣＬゲートＦ６からパルスが出力され、
Ｄ０＝Ｈ，Ｄ１＝Ｈ，Ｄ２＝Ｈの場合には、ＥＣＬゲートＦ７からパルスが出力され、
遅延要素を経ないで、あるいは直列に接続された遅延要素ＤＬ１〜ＤＬ７のうちのいくつかを経て出力されることにより、遅延量が設定される。
【００２０】
このように構成された従来のプログラマブル・ディレー・ライン装置において、遅延量を設定するためには制御信号Ｄ０，Ｄ１，Ｄ２を外部から供給する必要がある。そのため、図３及び図４を用いて説明した従来例に示したように、遅延量の設定のみを目的として制御信号を発生する制御回路を外部に設ける必要があった。
【００２１】
しかし、ディレー・ライン装置を実装する実際の装置において、ディレー・ラインによる遅延量はその設置個所において決まっており変更できるようにする必要はない。
したがって、プログラマブル・ディレー・ライン装置の遅延量の設定のみを目的として設けられていた外部制御回路は本来不要なものであり、このような不要な外部制御回路の削減が求められていた。
【００２２】
【発明が解決しようとする課題】
本願発明は、本来不要なものでありながらやむをえなく設けられていた遅延量を制御するための外部制御回路を用いなくても遅延量を変更することができるプログラマブル・ディレー・ライン装置を提供することを課題とするものである。
【００２３】
【課題を解決するための手段】
本発明は、上記課題を解決することを目的として、制御信号発生回路をプログラマブル・ディレー・ライン装置本体に組み込むことによって外部制御回路を削減したものであり、すなわち「制御信号によって遅延時間を変更することが可能なプログラマブル・ディレー・ライン装置であって、プログラマブル・ディレー・ライン装置は制御信号入力用論理ゲートを備えており、制御入力信号用論理ゲートの各ビットが高電位電源線あるいは低電位電源線の何れかに接続されていることを特徴とするプログラマブル・ディレー・ライン装置」であることを構成とする発明を提供する。
【００２４】
【作用】
上記構成を有する本願発明のプログラマブル・ディレー・ライン装置において、遅延時間は、制御入力信号用論理ゲートの各ビットを高電位電源線あるいは低電位電源線の何れかに選択して接続することによって設定される。
【００２５】
【実施例】
図１及び図２により本願発明の実施例を説明する。
なお、以下に説明する実施例において用いるプログラマブル・ディレー・ライン装置は図３及び図４において説明した従来例のプログラマブル・ディレー・ライン装置と異なり、論理ゲートとしてはどちらかというと特殊な用途に用いられるＥＣＬゲートに代えて、一般的に用いられているＴＴＬゲートを用いたプログラマブル・ディレー・ライン装置について説明する。
【００２６】
図１に示すのは、本願発明において用いるプログラマブル・ディレー・ライン装置の論理回路図である。
このプログラマブル・ディレー・ライン装置においては、従来例における制御信号入力用論理ゲートが出力と反転出力とを同時に出力することのできるＥＣＬゲートＥ０，Ｅ１，Ｅ２であるのに対し、ＯＲゲートＡ０，Ａ１，Ａ２とこのＯＲゲートＡ０，Ａ１，Ａ２の出力を反転させるインバータＩ０，Ｉ１，Ｉ２とを組み合わせることにより、出力と反転出力とを得ている。
【００２７】
また、同様に従来例における遅延時間選択用論理ゲートが４入力のＥＣＬゲートＦ０〜Ｆ６であるのに対し、４入力のＮＯＲゲートＣ０〜Ｃ６で構成されている。これらのＯＲゲートＡ０，Ａ１，Ａ２とインバータＩ０，Ｉ１，Ｉ２との組み合わせ及びＮＯＲゲートＣ０〜Ｃ６は、従来例と同様にＥＣＬゲートＥ０，Ｅ１，Ｅ２及びＦ０〜Ｆ６によって構成することが可能であることはいうまでもない。
【００２８】
図２に、図１に示したプログラマブル・ディレー・ライン装置の設置状態の実施例を示す。
ここに示すプログラマブル・ディレー・ライン装置１には、図示のように電源入力端子ＶＣＣ、接地端子ＧＮＤの他に遅延しようとする信号を入力する入力端子ＩＮ及び遅延された信号を出力する出力端子ＯＵＴが設けられており、さらに制御信号Ｄ０，Ｄ１，Ｄ２を入力する入力端子が設けられている。
【００２９】
一方、プログラマブル・ディレー・ライン装置１が装着されるプリント基板上には制御信号Ｄ０，Ｄ１，Ｄ２を与えるための導電パターン２，３及び４が形成され、導電パターン２及び４はＨレベル信号を与える高電位ＶＣＣ電源に接続されており、導電パターン３はＬレベル信号を与える低電位ＶＥＥ電源に接続されている。
【００３０】
このような構成を有するプリント基板上において、プログラマブル・ディレー・ライン装置１の制御信号Ｄ０が入力されるＯＲゲートＡ０が導電パターン２に、制御信号Ｄ１が入力されるＯＲゲートＡ１が導電パターン３に、制御信号Ｄ２が入力されるＯＲゲートＡ２が導電パターン４に各々接続されている。
【００３１】
この状態において、導電パターン２に接続された制御信号入力用ＯＲゲートＡ０はＨレベルにあり、導電パターン３に接続された制御信号入力用ＯＲゲートＡ１はＬレベルにあり、導電パターン４に接続された制御信号入力用ＯＲゲートＡ２はＨレベルにある。
【００３２】
したがって、このような接続状態にあるプログラマブル・ディレー・ライン装置１は図４に示した従来例のプログラマブル・ディレー・ライン装置において制御回路からＤ０＝Ｌ，Ｄ１＝Ｈ，Ｄ２＝Ｌの制御信号が入力されたのと同じ状態となり、出力選択用ＮＯＲゲートＣ２から出力されたパルスは遅延素子ＤＬ５〜ＤＬ１により遅延され、遅延信号出力用ＯＲゲートＢＯから出力される。
【００３３】
この状態を図１に示すが、従来例の説明と整合させるために、遅延される入力パルスとしてマイナスパルスを用いている。また、従来例を示した図４と同様に、ＯＲゲートＡ０に入力される制御信号Ｄ０はＨ、ＯＲゲートＡ１に入力される制御信号Ｄ１はＬ、ＯＲゲートＡ２に入力される制御信号はＨであり、Ｈレベル信号の存在する部分は太い実線でＬレベル信号の存在する部分は細い実線で、使用される遅延素子は黒い三角形で、使用されない遅延素子は白い三角形で表示する。
【００３４】
この実施例においてはＬレベルをＶＥＥ電位としているが、これは適当な低電位、例えば接地電位を用いることも可能である。
また、制御信号入力用ＯＲゲートが３、遅延要素が７のものすなわち３ｂｉｔのものについて説明したが、必要に応じて例えば制御信号入力用ＯＲゲートを４、遅延要素が１５のものすなわち４ｂｉｔ構成あるいはそれ以上の構成とすることは可能である。
【００３５】
前に述べたように、この実施例のプログラマブル・ディレー・ライン装置において入力される信号はマイナスパルスである。このパルスがプラスパルスである場合には、遅延信号入力用ＯＲゲートＢＩをＮＯＲゲートに代え、遅延信号出力用ＮＯＲゲートＢＯをＯＲゲートに代えればよい。
また、図３に示した従来例のプログラマブル・ディレー・ライン装置と同様にＴＴＬではなくＥＣＬで構成することももちろん可能である。
【００３６】
【発明の効果】
以上説明したように構成されている本願発明は、遅延時間制御信号発生回路を別に設けることなく、プログラマブル・ディレー・ライン装置実装時に装着されるプリント基板上に設けられた制御信号入力端子Ｄ０，Ｄ１及びＤ２が接続される導電パターンを変更するだけで任意の遅延時間を容易に設定することができる。
【図面の簡単な説明】
【図１】本願発明実施例において用いるプログラマブル・ディレー・ライン装置の論理回路図。
【図２】本願発明を実施したプログラマブル・ディレー・ライン回路例のパターン図。
【図３】従来のプログラマブル・ディレー・ライン装置の回路図。
【図４】従来のプログラマブル・ディレー・ライン回路の動作説明図。
【符号の説明】
Ａ０〜Ａ２  制御信号入力用ＯＲゲート
ＢＩ  遅延信号入力用ＯＲゲート
ＢＯ  遅延信号出力用ＮＯＲゲート
Ｃ０〜Ｃ７  遅延時間選択用ＮＯＲゲート
Ｄ０〜Ｄ２  制御信号
ＤＬ０〜ＤＬ７  遅延要素
Ｅ０〜Ｅ２  制御信号入力用ＥＣＬゲート
Ｆ０〜Ｆ７  遅延時間選択用ＥＣＬゲート
１  プログラマブル・ディレー・ライン装置
２，３，４  導電パターン
【図１】
0003584357.tif 000002
【図２】
0003584357.tif 000003
【図３】
0003584357.tif 000004
【図４】
0003584357.tif 000005