(57)【特許請求の範囲】
【請求項１】
外部電源電圧を感知しクロック信号の電位レベルに従い基準電圧の電位を異なるように出力する電位感知部と、
前記クロック信号により制御され、前記基準電圧の電位と前端の出力信号の電位を比較し、その比較結果を出力する多数個の比較器がリング構造で連結されたチェーン部と、
前記チェーン部の出力端の出力信号をバッファリングして伝達する出力バッファリング部と、
前記クロック信号により制御され、待機モードの際、前記外部電源電位より低い内部電源電位で前記チェーン部の出力端をプレチャージするための内部電圧伝達部と、
で構成されたことを特徴とするリングオシレータ。
【請求項２】
前記電位感知部は、ゲートに前記クロック信号が印加され、ソース端が接地に連結された第１ＮＭＯＳトランジスタと、
外部電源電圧印加端と前記第１ＮＭＯＳトランジスタの間に直列連結されたＰＭＯＳトランジスタ、及び第２ＮＭＯＳトランジスタと、
で構成されたことを特徴とする請求項１記載のリングオシレータ。
【請求項３】
前記比較器は前記内部電源電圧を動作電圧にし、電流ミラー構造を含む差動増幅器で構成されたことを特徴とする請求項１記載のリングオシレータ。
【請求項４】
前記内部電圧伝達部は、ＰＭＯＳトランジスタで構成されたことを特徴とする請求項１記載のリングオシレータ。
【請求項５】
前記出力バッファリング部は、前記内部電源電圧を動作電圧として用いる多数個のインバータで構成されたことを特徴とする請求項１記載のリングオシレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電荷ポンプ、及びオンチップタイマを採用する全ての半導体メモリ装置に用いられるリングオシレータに係り、特に、比較器で単位チェーンセルを構成することにより電流消耗を最小化し、電源電圧変動に対応する周波数変換を高速化した半導体メモリ装置のリングオシレータに関する。
【０００２】
【従来の技術】
図１は、従来のリングオシレータの回路構成を示す図であり、相互直列連結された多数個のインバータＩ１〜Ｉ４と、前記インバータＩ４の出力信号と外部クロック信号ｃｌｋを入力され、前記インバータＩ１にノードＮ２を介しフィードバックさせるナンドゲートＮＡＮＤ１でなるインバータチェーン部１０と、前記インバータＩ４とナンドゲートＮＡＮＤ１の連結ノードＮ１に連結され多数個のインバータＩ５、Ｉ６でなり、出力信号をバッファリングして出力端に伝達する出力バッファリング部１２で構成される。
【０００３】
前記構成からなる従来のリングオシレータの動作は次の通りである。
まず、インバータチェーン部１０の外部入力制御信号であるクロック信号ｃｌｋがロジックローであれば、ナンドゲートＮＡＮＤ１が無効になるため前記ナンドゲートＮＡＮＤ１の出力ノードである第２ノードＮ２がロジックハイに維持される。よって、前記第１ノードＮ１により連結された出力バッファリング部１２の出力信号ｏｓｃ１もまたロジックハイに維持されパルスを発生しない。
【０００４】
一方、前記クロック信号ｃｌｋがロジックハイで印加されると、前記ナンドゲートＮＡＮＤ１が有効となり、第２ノードＮ２に出力される電位は、第１ノードＮ１を介して入力される電位の反転信号となる。よって、前記第１ノードＮ１の信号が持続的に反転されながらパルスが発生し、さらに前記第１ノードＮ１で発生したパルス信号は、出力バッファリング部１２のインバータＩ５、Ｉ６によりバッファリングされ出力信号ｏｓｃ１としてパルス信号を発生させる。
【０００５】
【発明が解決しようとする課題】
前記動作によりパルスを発生させる従来のリングオシレータは、動作モードの際、即ち、外部入力制御信号であるクロック信号ｃｌｋがロジックハイの時、前記インバータチェーン部１０を介し消耗する電流の量が非常に大きく、電源電圧の変動の際、リングオシレータの周期変換が容易でないため周波数変換を速やかに行うことができないという問題点がある。
【０００６】
本発明は、前記問題点を解決するためになされたもので、本発明の課題は、インバータチェーン部で消耗される電流の量を最小化し、同時に電源電圧の変動に速やかに対応して周波数が変化するようにしたリングオシレータを提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるリングオシレータは、外部電源電圧を感知しクロック信号の電位レベルに従い基準電圧の電位を異なるように出力する電位感知部と、前記クロック信号により制御され、前記基準電圧の電位と前端の出力信号の電位を比較し、その比較結果を出力する多数個の比較器がリング構造で連結されたチェーン部と、前記チェーン部の出力端の出力信号をバッファリングして伝達する出力バッファリング部と、前記クロック信号により制御され、待機モードの際、前記外部電源電位より低い内部電源電位で前記チェーン部の出力端をプレチャージするための内部電圧伝達部と、で構成されたことを特徴とする。
【０００８】
したがって、本発明に係るリングオシレータによれば、内部電源電圧を用いて電圧スイングを減少させることにより、低電力消耗を実現できる非常に優れた効果を有する。
さらに、電位感知部からの基準電圧発生が電源電圧の変動に伴い対応する電位を提供することにより、高速周波数変換が可能な非常に優れた効果を有する。
【０００９】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態を詳細に説明すれば次の通りである。
図２は、本発明に係る第１の実施の形態における半導体メモリ装置のリングオシレータの回路構成を示す図である。外部電源電圧Ｖｅｘｔを感知し、外部入力制御信号のクロック信号ｃｌｋの電位レベルに従い、基準電圧Ｖｒｅｆの電位を異なるように出力する電位感知部２０と、前記基準電圧Ｖｒｅｆを入力され外部入力制御信号のクロック信号ｃｌｋの制御下において、前端の出力信号と基準電圧Ｖｒｅｆの電位を比較し、反転信号を出力する多数個の比較器４０が相互直列連結されたリング構造でなるチェーン部２２と、前記チェーン部２２の出力信号をバッファリングして出力端に伝える多数個のインバータＩ５、Ｉ６からなる出力バッファリング部２４と、待機モード時の電流消耗防止のため前記クロック信号ｃｌｋにより制御され、待機モード時、前記外部電源電圧Ｖｅｘｔを電圧降下することにより発生する内部電源電圧Ｖｉｎｔで前記チェーン部２２の出力端をプレチャージする内部電圧伝達部２６で構成される。
【００１０】
図２では、前記電位感知部２０を外部電源電圧Ｖｅｘｔ印加端と接地の間に直列に連結されたダイオード型ＰＭＯＳ（Ｐ−ｃｈａｎｎｅｌ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＰ１、及びＮ（Ｎ−ｃｈａｎｎｅｌ）ＭＯＳトランジスタＭＮ１と、前記ＮＭＯＳトランジスタＭＮ１と接地の間に連結され、ゲートに前記クロック信号ｃｌｋが印加され、待機モード時の電流消耗を防止するＮＭＯＳトランジスタＭＮ２で構成する。
【００１１】
尚、前記構成からなる電位感知部２０は、制御信号のクロック信号ｃｌｋがロジックローであれば、前記ＮＭＯＳトランジスタＭＮ２がターンオフされ待機モード時の消耗電流を遮断し、前記ＰＭＯＳトランジスタＭＰ１がターンオンされ、基準電圧Ｖｒｅｆにロジックハイの信号が出力される。
【００１２】
一方、前記クロック信号ｃｌｋがロジックハイであれば、前記ＮＭＯＳトランジスタＭＮ２がターンオンされて外部電源電圧Ｖｅｘｔから接地点に電流が流れることになり、出力される基準電圧Ｖｒｅｆに電源電圧に対応する電圧が誘起され、その時の電圧はＶｅｘｔ／２となる。
【００１３】
そして、前記電位感知部２０の態様は、本発明の目的に符合する周波数変換に合わせ容易に変換させることができるが、図３に前記電位感知部を外部ピンを用いてｄｃ電源が提供されるように具現した本発明の第２の実施の形態におけるリングオシレータの回路構成を示している。
その動作は、前記図２に示す第１の実施の形態と同じなので動作説明は省略することにする。
【００１４】
尚、図４は、前記図２及び図３に示す第１乃至第５比較器４０を示した回路図であり、電流ミラー構造の差動増幅器形態をなし、外部入力クロック信号ｃｌｋの電位に従い動作が制御され、基準電圧Ｖｒｅｆと入力電圧Ｖｉｎを比較して出力信号を異なるように出力する。
【００１５】
即ち、前記入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより高ければ出力信号ｏｕｔはロジックローを、そして、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆより低いと出力信号ｏｕｔはロジックハイを出力することになり、入力信号の反転信号を生成することになるが、前記比較器４０の動作によりチェーン部２２、３２はその出力ノードＮ１にパルスを発生させる。そして、前記発生したパルス信号は出力バッファリング部２４の２つのインバータＩ５、Ｉ６を経てバッファリングされた後、出力信号ｏｓｃ２としてパルス信号を発生する。
【００１６】
さらに、本発明では、待機モード時の電流消耗を低減するため、前記チェーン部２２，３２を形成する各比較器４０の動作電圧に用いられる内部電源電圧Vintを出力端子Ｎ１に供給する内部電源伝達部２６を備えるが、これはクロック信号clkがゲートに印加され、内部電源電圧Vint印加端と、前記チェーン部２２，３２の出力ノードＮ１の間に連結されたＰＭＯＳトランジスタＭＰ２で具現する。
【００１７】
よって、前記クロック信号clkがロジックハイであり、電源電圧が低い場合、前記電位感知部２０，３０の出力電圧である基準電圧Vrefが低くなり、それぞれの比較器４０で消耗する電流は減少して出力端子の電位が遅く変化し、それに伴いチェーン部２２，３２の１サイクル周期は増加する。一方、電源電圧が高い場合、前記電位感知部２０，３０の出力電圧である基準電圧Vrefが高くなり、それぞれの比較器４０で消耗する電流は増加して出力端子の電位が速やかに変化し、それに伴いチェーン部２２，３２の１サイクル周期は減少する。
【００１８】
したがって、本発明によるリングオシレータは前記電位感知部２０からの基準電圧発生が電源電圧の変動に伴い対応する電位を提供するため、高速周波数変換を実現することができるのである。
【００１９】
なお、本発明は、上記実施の形態の内容に限定されるものではなく、当業者であれば、本発明の思想と範囲内で多様な修正、変更、付加等が可能なはずであり、このような修正、変更、付加等は特許請求の範囲に属するものと見なさなければならないはずである。
【００２０】
【発明の効果】
以上説明したように、本発明に係るリングオシレータによれば、内部電源電圧を用いて電圧スイングを減少させることにより、低電力消耗を実現できる非常に優れた効果を有する。
さらに、電位感知部からの基準電圧発生が電源電圧の変動に伴い対応する電位を提供することにより、高速周波数変換が可能な非常に優れた効果を有する。
【図面の簡単な説明】
【図１】従来のリングオシレータの回路構成を示す図である。
【図２】本発明に係る第１の実施の形態における半導体メモリ装置のリングオシレータの回路構成を示す図である。
【図３】本発明に係る第２の実施の形態におけるリングオシレータの回路構成を示す図である。
【図４】図２、及び図３に示す比較器４０の回路構成を示す図である。
【符号の説明】
１０    インバータチェーン部
１２、２４    出力バッファリング部
２０、３０    電位感知部
２２、３２    比較器チェーン部
２６    内部電圧伝達部
４０    比較器
【図１】
0003558538.tif 000002
【図２】
0003558538.tif 000003
【図３】
0003558538.tif 000004
【図４】
0003558538.tif 000005