(57)【特許請求の範囲】
【請求項１】
ドレインを外部端子に接続し、ソースを接地線に接続し、ゲートを正の電源電圧を供給する電源線に接続しているｎチャネル絶縁ゲート形電界効果トランジスタを有する入力保護回路を備えていることを特徴とする半導体集積回路装置。
【請求項２】
ドレインを外部端子に接続し、ソースを正の電源電圧を供給する電源線に接続し、ゲートを接地線に接続しているｐチャネル絶縁ゲート形電界効果トランジスタを有する入力保護回路を備えていることを特徴とする半導体集積回路装置。
【請求項３】
ドレインを外部端子に接続し、ソースを接地線に接続し、ゲートを正の電源電圧を供給する電源線に接続しているｎチャネル絶縁ゲート形電界効果トランジスタと、ドレインを前記外部端子に接続し、ソースを前記電源線に接続し、ゲートを前記接地線に接続しているｐチャネル絶縁ゲート形電界効果トランジスタとを有する入力保護回路を備えていることを特徴とする半導体集積回路装置。
【請求項４】
前記ｎチャネル絶縁ゲート形電界効果トランジスタが形成する電流パス及び前記ｐチャネル絶縁ゲート形電界効果トランジスタが形成する電流パスを選択により電気的に切断することができる電流パス切断回路を備えていることを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記ｎチャネル絶縁ゲート形電界効果トランジスタが形成する電流パス又は前記ｐチャネル絶縁ゲート形電界効果トランジスタが形成する電流パスのいずれかを選択により電気的に切断することができる電流パス切断回路を備えていることを特徴とする請求項３記載の半導体集積回路装置。
【請求項６】
ドレインを信号入出力用の外部端子に接続し、ソースを接地線に接続している一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタからなるオープンドレイン形の出力回路と、
入力モード時、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定することができる出力制御回路とを備えていることを特徴とする半導体集積回路装置。
【請求項７】
ドレインを信号入出力用の外部端子に接続し、ソースを正の電源電圧を供給する電源線に接続している一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタからなるオープンドレイン形の出力回路と、
入力モード時、前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定することができる出力制御回路とを備えていることを特徴とする半導体集積回路装置。
【請求項８】
ドレインを信号入出力用の外部端子に接続し、ソースを接地線に接続している一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを前記外部端子に接続し、ソースを正の電源電圧を供給する電源線に接続している一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタとを有するプッシュプル形の出力回路と、
入力モード時、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数及び前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定することができる出力制御回路とを備えていることを特徴とする半導体集積回路装置。
【請求項９】
前記出力制御回路は、入力モード時、選択により、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数あるいは前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定することができるように構成されていることを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
前記複数のｎチャネル絶縁ゲート形電界効果トランジスタ及び前記複数のｐチャネル絶縁ゲート形電界効果トランジスタは、出力モード時には、出力インピーダンスが前記外部端子に接続される外部信号線の特性インピーダンスの１／１．６〜１／２．０倍となるような出力トランジスタとして機能し、入力モード時には、抵抗値が前記外部信号線の特性インピーダンスの１．６〜２．０倍となるような終端抵抗として機能することができるサイズとされていることを特徴とする請求項８記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力保護回路を構成する絶縁ゲート型電界効果トランジスタ又は出力回路を構成する絶縁ゲート型電界効果トランジスタを終端抵抗として利用する半導体集積回路装置に関する。
【０００２】
【従来の技術】
従来、半導体集積回路装置を実装するプリント基板においては、高速伝送が要求される信号配線については、反射ノイズを抑制するために半導体集積回路装置間のインピーダンス整合を取る必要があり、その実現手段としてプリント基板上に終端抵抗を配置する方法が一般的に用いられている。
【０００３】
【発明が解決しようとする課題】
しかし、プリント基板上に終端抵抗を実装する場合には、実装面積が大きくなり、プリント基板の小型化を図ることができないと共に、信号配線が長くなり、信号遅延が大きくなってしまうという問題点があった。
【０００４】
なお、終端抵抗を半導体集積回路装置内に形成する場合には、これらの問題点を解消することができるが、終端抵抗を半導体集積回路装置内に独立的に形成する場合には、半導体集積回路装置のサイズの増大化を招いてしまうという問題点があった。
【０００５】
本発明は、かかる点に鑑み、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができるようにした半導体集積回路装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明中、第１の発明（請求項１記載の半導体集積回路装置）は、ドレインを外部端子に接続し、ソースを接地線に接続し、ゲートを正の電源電圧を供給する電源線に接続しているｎチャネル絶縁ゲート形電界効果トランジスタを有する入力保護回路を備えるというものである。
【０００７】
本発明中、第１の発明においては、前記ｎチャネル絶縁ゲート型電界効果トランジスタは、電源が投入されていない場合には、外部端子を介して入力される静電気を接地線に放電する入力保護素子として機能し、電源が投入されている場合には、導通状態となり、抵抗値をオン抵抗値とする終端抵抗として機能する。
【０００８】
本発明中、第２の発明（請求項２記載の半導体集積回路装置）は、ドレインを外部端子に接続し、ソースを正の電源電圧を供給する電源線に接続し、ゲートを接地線に接続しているｐチャネル絶縁ゲート形電界効果トランジスタを有する入力保護回路を備えるというものである。
【０００９】
本発明中、第２の発明においては、前記ｐチャネル絶縁ゲート型電界効果トランジスタは、電源が投入されていない場合には、外部端子を介して入力される静電気を電源線に放電する入力保護素子として機能し、電源が投入されている場合には、導通状態となり、抵抗値をオン抵抗値とする終端抵抗として機能する。
【００１０】
本発明中、第３の発明（請求項３記載の半導体集積回路装置）は、ドレインを外部端子に接続し、ソースを接地線に接続し、ゲートを正の電源電圧を供給する電源線に接続しているｎチャネル絶縁ゲート形電界効果トランジスタと、ドレインを前記外部端子に接続し、ソースを電源線に接続し、ゲートを接地線に接続しているｐチャネル絶縁ゲート形電界効果トランジスタとを有する入力保護回路を備えるというものである。
【００１１】
本発明中、第３の発明においては、前記ｎチャネル絶縁ゲート型電界効果トランジスタは、電源が投入されていない場合には、外部端子を介して入力される静電気を接地線に放電する入力保護素子として機能し、電源が投入されている場合には、導通状態となり、抵抗値をオン抵抗値とする終端抵抗として機能する。
【００１２】
また、前記ｐチャネル絶縁ゲート型電界効果トランジスタは、電源が投入されていない場合には、外部端子を介して入力される静電気を電源線に放電する入力保護素子として機能し、電源が投入されている場合には、導通状態となり、抵抗値をオン抵抗値とする終端抵抗として機能する。
【００１３】
本発明中、第４の発明（請求項４記載の半導体集積回路装置）は、第３の発明において、前記ｎチャネル絶縁ゲート形電界効果トランジスタが形成する電流パス及び前記ｐチャネル絶縁ゲート形電界効果トランジスタが形成する電流パスを選択により電気的に切断することができる電流パス切断回路を備えるというものである。
【００１４】
本発明中、第４の発明においては、第３の発明と同様に、前記ｎチャネル絶縁ゲート型電界効果トランジスタ及び前記ｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができると共に、前記ｎチャネル絶縁ゲート型電界効果トランジスタ及び前記ｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として機能させない状態での試験を行うこともできる。
【００１５】
本発明中、第５の発明（請求項５記載の半導体集積回路装置）は、第３の発明において、前記ｎチャネル絶縁ゲート形電界効果トランジスタが形成する電流パス又は前記ｐチャネル絶縁ゲート形電界効果トランジスタが形成する電流パスのいずれかを選択により電気的に切断することができる電流パス切断回路を備えるというものである。
【００１６】
本発明中、第５の発明においては、第３の発明と同様に、前記ｎチャネル絶縁ゲート型電界効果トランジスタ及び前記ｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができると共に、選択により、前記ｎチャネル絶縁ゲート形電界効果トランジスタ又は前記ｐチャネル絶縁ゲート形電界効果トランジスタのいずれかのみを終端抵抗として機能させることができる。
【００１７】
本発明中、第６の発明（請求項６記載の半導体集積回路装置）は、ドレインを信号入出力用の外部端子に接続し、ソースを接地線に接続している一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタからなるオープンドレイン形の出力回路と、入力モード時、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定することができる出力制御回路とを備えるというものである。
【００１８】
本発明中、第６の発明においては、入力モード時、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定する場合には、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数を終端抵抗として機能させることができる。
【００１９】
本発明中、第７の発明（請求項７記載の半導体集積回路装置）は、ドレインを信号入出力用の外部端子に接続し、ソースを正の電源電圧を供給する電源線に接続している一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタを有するオープンドレイン形の出力回路と、入力モード時、前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定することができる出力制御回路とを備えるというものである。
【００２０】
本発明中、第７の発明においては、入力モード時、前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定する場合には、前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を終端抵抗として機能させることができる。
【００２１】
本発明中、第８の発明（請求項８記載の半導体集積回路装置）は、ドレインを信号入出力用の外部端子に接続し、ソースを接地線に接続している一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタと、ドレインを前記外部端子に接続し、ソースを正の電源電圧を供給する電源線に接続している一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタとを備えるプッシュプル形の出力回路と、入力モード時、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数及び前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定することができる出力制御回路とを備えるというものである。
【００２２】
本発明中、第８の発明においては、入力モード時、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数及び前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定する場合には、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数及び前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を終端抵抗として機能させることができる。
【００２３】
本発明中、第９の発明（請求項９記載の半導体集積回路装置）は、第８の発明において、出力制御回路は、入力モード時、選択により、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数あるいは前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数を導通状態に固定することができるように構成されるというものである。
【００２４】
本発明中、第９の発明においては、第８の発明と同様に、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタ及び前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができると共に、選択により、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数あるいは前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数のいずれかのみを終端抵抗として機能させることができる。
【００２５】
本発明中、第１０の発明（請求項１０記載の半導体集積回路装置）は、第８の発明において、前記複数のｎチャネル絶縁ゲート形電界効果トランジスタ及び前記複数のｐチャネル絶縁ゲート形電界効果トランジスタは、出力モード時には、出力インピーダンスが前記外部端子に接続される外部信号線の特性インピーダンスの１／１．６〜１／２．０倍となるような出力トランジスタとして機能し、入力モード時においては、抵抗値が前記外部信号線の特性インピーダンスの１．６〜２．０倍となるような終端抵抗として機能することができるサイズとされているというものである。
【００２６】
本発明中、第１０の発明においては、第８の発明と同様に、前記一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタ及び前記一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができると共に、電圧利得及びＳＮ比の良好な信号伝送を行うことができる。
【００２７】
【発明の実施の形態】
以下、図１〜図１０を参照して、本発明の第１実施形態〜第８実施形態について説明する。
【００２８】
第１実施形態・・図１
図１は本発明の第１実施形態の要部を示す回路図である。図１中、１は外部信号線と接続される入力信号用の外部端子、２は外部端子１を介して入力される入力信号を内部回路に伝送する入力信号線、３は電源非投入時に外部端子１を介して入力される静電気から内部回路を保護するための入力保護回路である。
【００２９】
入力保護回路３において、４−１、４−２、４−ｎ、５−１、５−２、５−ｎ、６−１、６−２、６−ｎはｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ４−３、４−４、・・・４−（ｎ−１）、５−３、５−４、・・・５−（ｎ−１）、６−３、６−４、・・・６−（ｎ−１）は、図示を省略している。
【００３０】
これらｐＭＯＳトランジスタ４−１〜４−ｎ、５−１〜５−ｎ、６−１〜６−ｎは、ドレインを入力信号線２に接続され、ゲート及びソースを正の電源電圧ＶＤＤ（例えば、３．３［Ｖ］）を供給するＶＤＤ電源線７に接続されている。
【００３１】
また、８−１、８−２、・・・８−ｎ、９−１、９−２、・・・９−ｎ、１０−１、１０−２、・・・１０−ｎはｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ８−３、８−４、・・・８−（ｎ−１）、９−３、９−４、・・・９−（ｎ−１）、１０−３、１０−４、・・・１０−（ｎ−１）は、図示を省略している。
【００３２】
ここに、ｎＭＯＳトランジスタ８−１〜８−ｎ、９−１〜９−ｎは、ドレインを入力信号線２に接続され、ゲート及びソースを接地電圧０［Ｖ］に設定される接地線に接続されている。
【００３３】
これに対して、ｎＭＯＳトランジスタ１０−１〜１０−ｎは、ドレインを入力信号線２に接続され、ゲートをＶＤＤ電源線７に接続され、ソースを接地線に接続されている。
【００３４】
このように構成された第１実施形態においては、電源が投入されていない場合には、ｐＭＯＳトランジスタ４−１〜４−ｎ、５−１〜５−ｎ、６−１〜６−ｎは、外部端子１を介して入力される静電気をＶＤＤ電源線７に放電させる入力保護素子として機能し、ｎＭＯＳトランジスタ８−１〜８−ｎ、９−１〜９−ｎ、１０−１〜１０−ｎは、外部端子１を介して入力される静電気を接地線に放電させる入力保護素子として機能する。
【００３５】
これに対して、電源が投入されている場合には、ｐＭＯＳトランジスタ４−１〜４−ｎ、５−１〜５−ｎ、６−１〜６−ｎ及びｎＭＯＳトランジスタ８−１〜８−ｎ、９−１〜９−ｎはＯＦＦ（非導通）状態、ｎＭＯＳトランジスタ１０−１〜１０−ｎはＯＮ（導通）状態となる。
【００３６】
したがって、電源が投入されている場合には、ｎＭＯＳトランジスタ１０−１〜１０−ｎは、外部端子１と接地線との間に接続された、抵抗値をオン抵抗値とする終端抵抗として機能する。
【００３７】
このように、本発明の第１実施形態によれば、入力保護回路３を構成するｎＭＯＳトランジスタ１０−１〜１０−ｎを終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【００３８】
なお、本発明の第１実施形態においては、ｎＭＯＳトランジスタ１０−１〜１０−ｎを終端抵抗として利用するようにした場合について説明したが、更に、ｎＭＯＳトランジスタ９−１〜９−ｎ又はｎＭＯＳトランジスタ８−１〜８−ｎ、９−１〜９−ｎを終端抵抗として利用するようにしても良い。
【００３９】
また、本発明の第１実施形態においては、入力保護素子として、ｐＭＯＳトランジスタ４−１〜４−ｎ、５−１〜５−ｎ、６−１〜６−ｎを設けるようにした場合について説明したが、これらｐＭＯＳトランジスタ４−１〜４−ｎ、５−１〜５−ｎ、６−１〜６−ｎは設けないようにしても良い。
【００４０】
第２実施形態・・図２
図２は本発明の第２実施形態の要部を示す回路図である。図２中、１１は外部信号線に接続される入力信号用の外部端子、１２は外部端子１１を介して入力される入力信号を内部回路に伝送する入力信号線、１３は電源非投入時に外部端子１１を介して入力される静電気から内部回路を保護するための入力保護回路である。
【００４１】
また、入力保護回路１３において、１４−１、１４−２、１４−ｎ、１５−１、１５−２、１５−ｎ、１６−１、１６−２、１６−ｎはｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ１４−３、１４−４、・・・１４−（ｎ−１）、１５−３、１５−４、・・・１５−（ｎ−１）、１６−３、１６−４、・・・１６−（ｎ−１）は、図示を省略している。
【００４２】
ここに、ｐＭＯＳトランジスタ１４−１〜１４−ｎ、１５−１〜１５−ｎは、ドレインを入力信号線１２に接続され、ゲート及びソースを正の電源電圧ＶＤＤ（例えば、３．３［Ｖ］）を供給するＶＤＤ電源線１７に接続されている。
【００４３】
これに対して、ｐＭＯＳトランジスタ１６−１〜１６−ｎは、ドレインを入力信号線１２に接続され、ゲートを接地線に接続され、ソースをＶＤＤ電源線１７に接続されている。
【００４４】
また、１８−１、１８−２、・・・１８−ｎ、１９−１、１９−２、・・・１９−ｎ、２０−１、２０−２、・・・２０−ｎはｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ１８−３、１８−４、・・・１８−（ｎ−１）、１９−３、１９−４、・・・１９−（ｎ−１）、２０−３、２０−４、・・・２０−（ｎ−１）は、図示を省略している。
【００４５】
これらｎＭＯＳトランジスタ１８−１〜１８−ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎは、ドレインを入力信号線１２に接続され、ゲート及びソースを接地線に接続されている。
【００４６】
このように構成された第２実施形態においては、電源が投入されていない場合には、ｐＭＯＳトランジスタ１４−１〜１４−ｎ、１５−１〜１５−ｎ、１６−１〜１６−ｎは、外部端子１１を介して入力される静電気をＶＤＤ電源線１７に放電させる入力保護素子として機能し、ｎＭＯＳトランジスタ１８−１〜１８−ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎは、外部端子１１を介して入力される静電気を接地線に放電させる入力保護素子として機能する。
【００４７】
これに対して、電源が投入されている場合には、ｐＭＯＳトランジスタ１４−１〜１４−ｎ、１５−１〜１５−ｎ及びｎＭＯＳトランジスタ１８−１〜１８−ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎはＯＦＦ状態、ｐＭＯＳトランジスタ１６−１〜１６−ｎはＯＮ状態となる。
【００４８】
したがって、電源が投入されている場合には、ｐＭＯＳトランジスタ１６−１〜１６−ｎは、外部端子１１とＶＤＤ電源線１７との間に接続された、抵抗値をオン抵抗値とする終端抵抗として機能する。
【００４９】
このように、本発明の第２実施形態によれば、入力保護回路１３を構成するｐＭＯＳトランジスタ１６−１〜１６−ｎを終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【００５０】
なお、本発明の第２実施形態においては、ｐＭＯＳトランジスタ１６−１〜１６−ｎを終端抵抗として利用するようにした場合について説明したが、更に、ｐＭＯＳトランジスタ１５−１〜１５−ｎ又はｐＭＯＳトランジスタ１４−１〜１４−ｎ、１５−１〜１５−ｎを終端抵抗として利用するようにしても良い。
【００５１】
また、本発明の第２実施形態においては、入力保護素子として、ｎＭＯＳトランジスタ１８−１〜１８−ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎを設けるようにした場合について説明したが、これらｎＭＯＳトランジスタ１８−１〜１８−ｎ、１９−１〜１９−ｎ、２０−１〜２０−ｎは設けないようにしても良い。
【００５２】
第３実施形態・・図３
図３は本発明の第３実施形態の要部を示す回路図である。図３中、２１は外部信号線に接続される入力信号用の外部端子、２２は外部端子２１を介して入力される入力信号を内部回路に伝送する入力信号線、２３は電源非投入時に外部端子２１を介して入力される静電気から内部回路を保護するための入力保護回路である。
【００５３】
また、入力保護回路２３において、２４−１、２４−２、２４−ｎ、２５−１、２５−２、２５−ｎ、２６−１、２６−２、２６−ｎはｐＭＯＳトランジスタであり、ｐＭＯＳトランジスタ２４−３、２４−４、・・・２４−（ｎ−１）、２５−３、２５−４、・・・２５−（ｎ−１）、２６−３、２６−４、・・・２６−（ｎ−１）は、図示を省略している。
【００５４】
ここに、ｐＭＯＳトランジスタ２４−１〜２４−ｎ、２５−１〜２５−ｎは、ドレインを入力信号線２２に接続され、ゲート及びソースを正の電源電圧ＶＤＤ（例えば、３．３［Ｖ］）を供給するＶＤＤ電源線２７に接続されている。
【００５５】
これに対して、ｐＭＯＳトランジスタ２６−１〜２６−ｎは、ドレインを入力信号線２２に接続され、ゲートを接地線に接続され、ソースをＶＤＤ電源線２７に接続されている。
【００５６】
また、２８−１、２８−２、・・・２８−ｎ、２９−１、２９−２、・・・２９−ｎ、３０−１、３０−２、・・・３０−ｎはｎＭＯＳトランジスタであり、ｎＭＯＳトランジスタ２８−３、２８−４、・・・２８−（ｎ−１）、２９−３、２９−４、・・・２９−（ｎ−１）、３０−３、３０−４、・・・３０−（ｎ−１）は、図示を省略している。
【００５７】
ここに、ｎＭＯＳトランジスタ２８−１〜２８−ｎ、２９−１〜２９−ｎは、ドレインを入力信号線２２に接続され、ゲート及びソースを接地線に接続されている。
【００５８】
これに対して、ｎＭＯＳトランジスタ３０−１〜３０−ｎは、ドレインを入力信号線２２に接続され、ゲートをＶＤＤ電源線２７に接続され、ソースを接地線に接続されている。
【００５９】
このように構成された第３実施形態においては、電源が投入されていない場合には、ｐＭＯＳトランジスタ２４−１〜２４−ｎ、２５−１〜２５−ｎ、２６−１〜２６−ｎは、外部端子２１を介して入力される静電気をＶＤＤ電源線２７に放電させる入力保護素子として機能し、ｎＭＯＳトランジスタ２８−１〜２８−ｎ、２９−１〜２９−ｎ、３０−１〜３０−ｎは、外部端子２１を介して入力される静電気を接地線に放電させる入力保護素子として機能する。
【００６０】
これに対して、電源が投入されている場合には、ｐＭＯＳトランジスタ２４−１〜２４−ｎ、２５−１〜２５−ｎ及びｎＭＯＳトランジスタ２８−１〜２８−ｎ、２９−１〜２９−ｎはＯＦＦ状態、ｐＭＯＳトランジスタ２６−１〜２６−ｎ及びｎＭＯＳトランジスタ３０−１〜３０−ｎはＯＮ状態となる。
【００６１】
したがって、電源が投入されている場合には、ｐＭＯＳトランジスタ２６−１〜２６−ｎは、外部端子２１とＶＤＤ電源線２７との間に接続された、抵抗値をオン抵抗値とする終端抵抗として機能し、ｎＭＯＳトランジスタ３０−１〜３０−ｎは、外部端子２１と接地線との間に接続された、抵抗値をオン抵抗値とする終端抵抗として機能する。
【００６２】
このように、本発明の第３実施形態によれば、入力保護回路２３を構成するｐＭＯＳトランジスタ２６−１〜２６−ｎ及びｎＭＯＳトランジスタ３０−１〜３０−ｎを終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【００６３】
なお、本発明の第３実施形態においては、ｐＭＯＳトランジスタ２６−１〜２６−ｎ及びｎＭＯＳトランジスタ３０−１〜３０−ｎを終端抵抗として利用するようにした場合について説明したが、更に、ｐＭＯＳトランジスタ２５−１〜２５−ｎ及びｎＭＯＳトランジスタ２９−１〜２９−ｎ、あるいは、ｐＭＯＳトランジスタ２４−１〜２４−ｎ、２５−１〜２５−ｎ及びｎＭＯＳトランジスタ２８−１〜２８−ｎ、２９−１〜２９−ｎを終端抵抗として利用するようにしても良い。
【００６４】
また、入力モード時に、ｐＭＯＳトランジスタ２６−１〜２６−ｎが形成する電流パス及びｎＭＯＳトランジスタ３０−１〜３０−ｎが形成する電流パスを選択により電気的に切断することができる電流パス切断回路を備える場合には、ｐＭＯＳトランジスタ２６−１〜２６−ｎが形成する電流パス及びｎＭＯＳトランジスタ３０−１〜３０−ｎを終端抵抗として機能させない状態での試験を行うことができる。
【００６５】
また、入力モード時に、ｐＭＯＳトランジスタ２６−１〜２６−ｎが形成する電流パス又はｎＭＯＳトランジスタ３０−１〜３０−ｎが形成する電流パスのいずれかを選択により電気的に切断することができる電流パス切断回路を備える場合には、選択により、ｐＭＯＳトランジスタ２６−１〜２６−ｎ又はｎＭＯＳトランジスタ３０−１〜３０−ｎのいずれかのみを終端抵抗として機能させることができる。
【００６６】
第４実施形態・・図４
図４は本発明の第４実施形態の要部を示す回路図である。図４中、３３は外部信号線に接続される信号入出力用の外部端子、３４は外部端子３３に出力信号を出力するオープンドレイン形の出力回路である。
【００６７】
出力回路３４において、３５はオン抵抗値を６７［Ω］とするｎＭＯＳトランジスタ、３６はオン抵抗値を２００［Ω］とするｎＭＯＳトランジスタであり、これらｎＭＯＳトランジスタ３５、３６は、ドレインを外部端子３３に接続され、ソースを接地線に接続されている。
【００６８】
また、３７は内部回路から出力される出力制御信号ＳＡ、ＳＢ、ＳＣに基づいてｎＭＯＳトランジスタ３５、３６のＯＮ、ＯＦＦを制御する出力制御回路であり、３８は出力制御信号ＳＡ、ＳＢ、ＳＣをＮＯＲ処理してｎＭＯＳトランジスタ３５のＯＮ、ＯＦＦを制御するＮＯＲ回路である。
【００６９】
また、３９は出力制御信号ＳＢを反転するインバータ、４０はインバータ３９の出力と出力制御信号ＳＡとをＯＲ処理するＯＲ回路、４１はＯＲ回路４０の出力と出力制御信号ＳＣとをＮＡＮＤ処理してｎＭＯＳトランジスタ３６のＯＮ、ＯＦＦを制御するＮＡＮＤ回路である。
【００７０】
表１は、出力制御信号ＳＡ、ＳＢ、ＳＣの論理値とｎＭＯＳトランジスタ３５、３６のＯＮ、ＯＦＦ状態との関係の一部を示している。
【００７１】
【表１】
0003588953.tif 000002
【００７２】
即ち、出力制御信号ＳＡ＝“０”（低電位）、ＳＢ＝“０”、ＳＣ＝“０”の場合には、ＮＯＲ回路３８の出力＝“１”（高電位）、ｎＭＯＳトランジスタ３５＝ＯＮ、ＮＡＮＤ回路４１の出力＝“１”、ｎＭＯＳトランジスタ３６＝ＯＮとなる。
【００７３】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”の場合には、ＮＯＲ回路３８の出力＝“０”、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ＮＡＮＤ回路４１の出力＝“１”、ｎＭＯＳトランジスタ３６＝ＯＮとなる。
【００７４】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”の場合には、ＮＯＲ回路３８の出力＝“０”、ｎＭＯＳトランジスタ３５＝ＯＦＦ、インバータ３９の出力＝“１”、ＯＲ回路４０の出力＝“１”、ＮＡＮＤ回路４１の出力＝“０”、ｎＭＯＳトランジスタ３６＝ＯＦＦとなる。
【００７５】
したがって、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”とする場合には、ｎＭＯＳトランジスタ３５＝ＯＮ、ｎＭＯＳトランジスタ３６＝ＯＮとし、出力信号として“０”を出力することができる。
【００７６】
この場合、出力回路３４の出力インピーダンスは、１／（１／ｎＭＯＳトランジスタ３５のオン抵抗値＋１／ｎＭＯＳトランジスタ３６のオン抵抗値）＝１／（１／６７＋１／２００）＝５０［Ω］となる。
【００７７】
また、出力モード時、例えば、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”とする場合には、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ｎＭＯＳトランジスタ３６＝ＯＮとし、この場合にも、出力信号として“０”を出力することができる。
【００７８】
この場合、出力回路３４の出力インピーダンスは、ｎＭＯＳトランジスタ３６のオン抵抗値＝２００［Ω］となる。
【００７９】
また、出力モード時、例えば、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”とする場合には、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ｎＭＯＳトランジスタ３６＝ＯＦＦとし、出力信号として“１”を出力することができる。
【００８０】
これに対して、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”に固定する場合には、ｎＭＯＳトランジスタ３５＝ＯＮ、ｎＭＯＳトランジスタ３６＝ＯＮに固定し、ｎＭＯＳトランジスタ３５、３６を外部端子３３と接地線との間に接続された終端抵抗として機能させることができる。
【００８１】
この場合、終端抵抗値は、１／（１／ｎＭＯＳトランジスタ３５のオン抵抗値＋１／ｎＭＯＳトランジスタ３６のオン抵抗値）＝１／（１／６７＋１／２００）＝５０［Ω］となる。
【００８２】
また、入力モード時、例えば、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”に固定する場合には、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ｎＭＯＳトランジスタ３６＝ＯＮに固定し、ｎＭＯＳトランジスタ３６を外部端子３３と接地線との間に接続された終端抵抗として機能させることができ、この場合、終端抵抗値は、ｎＭＯＳトランジスタ３６のオン抵抗値＝２００［Ω］となる。
【００８３】
また、入力モード時、例えば、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”に固定する場合には、ｎＭＯＳトランジスタ３５＝ＯＦＦ、ｎＭＯＳトランジスタ３６＝ＯＦＦに固定し、ｎＭＯＳトランジスタ３５、３６を終端抵抗として機能させないようにすることができる。
【００８４】
このように、本発明の第４実施形態によれば、出力回路３４を構成するｎＭＯＳトランジスタ３５、３６を終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【００８５】
第５実施形態・・図５
図５は本発明の第５実施形態の要部を示す回路図である。図５中、４４は外部信号線に接続される信号入出力用の外部端子、４５は外部端子４４に出力信号を出力するオープンドレイン形の出力回路である。
【００８６】
出力回路４５において、４６はオン抵抗値を６７［Ω］とするｎＭＯＳトランジスタ、４７はオン抵抗値を２６７［Ω］とするｎＭＯＳトランジスタ、４８はオン抵抗値を８００［Ω］とするｎＭＯＳトランジスタであり、これらｎＭＯＳトランジスタ４６、４７、４８は、ドレインを外部端子４４に接続され、ソースを接地線に接続されている。
【００８７】
また、４９は内部回路から出力される出力制御信号ＳＡ、ＳＢ、ＳＣ、ＳＤ、ＳＥに基づいてｎＭＯＳトランジスタ４６、４７、４８のＯＮ、ＯＦＦを制御する出力制御回路であり、５０は出力制御信号ＳＡ、ＳＢ、ＳＣをＮＯＲ処理してｎＭＯＳトランジスタ４６のＯＮ、ＯＦＦを制御するＮＯＲ回路である。
【００８８】
また、５１は出力制御信号ＳＢを反転するインバータ、５２はインバータ５１の出力と出力制御信号ＳＡとをＯＲ処理するＯＲ回路である。
【００８９】
また、５３は出力制御信号ＳＣ、ＳＤとＯＲ回路５２の出力とをＮＡＮＤ処理してｎＭＯＳトランジスタ４７のＯＮ、ＯＦＦを制御するＮＡＮＤ回路、５４は出力制御信号ＳＣ、ＳＥとＯＲ回路５２の出力とをＮＡＮＤ処理してｎＭＯＳトランジスタ４８のＯＮ、ＯＦＦを制御するＮＡＮＤ回路である。
【００９０】
表２は、出力制御信号ＳＡ、ＳＢ、ＳＣ、ＳＤ、ＳＥの論理値とｎＭＯＳトランジスタ４６、４７、４８のＯＮ、ＯＦＦ状態との関係の一部を示している。
【００９１】
【表２】
0003588953.tif 000003
【００９２】
即ち、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”の場合には、ＮＯＲ回路５０の出力＝“１”、ｎＭＯＳトランジスタ４６＝ＯＮ、ＮＡＮＤ回路５３の出力＝“１”、ｎＭＯＳトランジスタ４７＝ＯＮ、ＮＡＮＤ回路５４の出力＝“１”、ｎＭＯＳトランジスタ４８＝ＯＮとなる。
【００９３】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”の場合には、ＮＯＲ回路５０の出力＝“０”、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ＮＡＮＤ回路５３の出力＝“１”、ｎＭＯＳトランジスタ４７＝ＯＮ、ＮＡＮＤ回路５４の出力＝“１”、ｎＭＯＳトランジスタ４８＝ＯＮとなる。
【００９４】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“０”、ＳＥ＝“１”の場合には、ＮＯＲ回路５０の出力＝“０”、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ＮＡＮＤ回路５３の出力＝“１”、ｎＭＯＳトランジスタ４７＝ＯＮ、インバータ５１の出力＝“１”、ＯＲ回路５２の出力＝“１”、ＮＡＮＤ回路５４の出力＝“０”、ｎＭＯＳトランジスタ４８＝ＯＦＦとなる。
【００９５】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、ＳＥ＝“０”の場合には、ＮＯＲ回路５０の出力＝“０”、ｎＭＯＳトランジスタ４６＝ＯＦＦ、インバータ５１の出力＝“１”、ＯＲ回路５２の出力＝“１”、ＮＡＮＤ回路５３の出力＝“０”、ｎＭＯＳトランジスタ４７＝ＯＦＦ、ＮＡＮＤ回路５４の出力＝“１”、ｎＭＯＳトランジスタ４８＝ＯＮとなる。
【００９６】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、ＳＥ＝“１”の場合には、ＮＯＲ回路５０の出力＝“０”、ｎＭＯＳトランジスタ４６＝ＯＦＦ、インバータ５１の出力＝“１”、ＯＲ回路５２の出力＝“１”、ＮＡＮＤ回路５３の出力＝“０”、ｎＭＯＳトランジスタ４７＝ＯＦＦ、ＮＡＮＤ回路５４の出力＝“０”、ｎＭＯＳトランジスタ４８＝ＯＦＦとなる。
【００９７】
したがって、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”とする場合には、ｎＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎＭＯＳトランジスタ４８＝ＯＮとし、出力信号として“０”を出力することができる。
【００９８】
この場合、出力回路４５の出力インピーダンスは、１／（１／ｎＭＯＳトランジスタ４６のオン抵抗値＋１／ｎＭＯＳトランジスタ４７のオン抵抗値＋１／ｎＭＯＳトランジスタ４８のオン抵抗値）＝１／（１／６７＋１／２６７＋１／８００）＝５０［Ω］となる。
【００９９】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”とする場合には、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎＭＯＳトランジスタ４８＝ＯＮとし、この場合にも、出力信号として“０”を出力することができる。
【０１００】
この場合、出力回路４５の出力インピーダンスは、１／（１／ｎＭＯＳトランジスタ４７のオン抵抗値＋１／ｎＭＯＳトランジスタ４８のオン抵抗値）＝１／（１／２６７＋１／８００）＝２００［Ω］となる。
【０１０１】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“０”、ＳＥ＝“１”とする場合には、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎＭＯＳトランジスタ４８＝ＯＦＦとし、この場合にも、出力信号として“０”を出力することができる。
【０１０２】
この場合、出力回路４５の出力インピーダンスは、ｎＭＯＳトランジスタ４７のオン抵抗値＝２６７［Ω］となる。
【０１０３】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、ＳＥ＝“０”とする場合には、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＦＦ、ｎＭＯＳトランジスタ４８＝ＯＮとし、この場合にも、出力信号として“０”を出力することができる。
【０１０４】
この場合、出力回路４５の出力インピーダンスは、ｎＭＯＳトランジスタ４８のオン抵抗値＝８００［Ω］となる。
【０１０５】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、ＳＥ＝“１”とする場合には、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＦＦ、ｎＭＯＳトランジスタ４８＝ＯＦＦとし、出力信号として“１”を出力することができる。
【０１０６】
これに対して、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”に固定する場合には、ｎＭＯＳトランジスタ４６＝ＯＮ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎＭＯＳトランジスタ４８＝ＯＮに固定し、ｎＭＯＳトランジスタ４６、４７、４８を外部端子４４と接地線との間に接続された終端抵抗として機能させることができる。
【０１０７】
この場合、終端抵抗値は、１／（１／ｎＭＯＳトランジスタ４６のオン抵抗値＋１／ｎＭＯＳトランジスタ４７のオン抵抗値＋１／ｎＭＯＳトランジスタ４８のオン抵抗値）＝１／（１／６７＋１／２６７＋１／８００）＝５０［Ω］となる。
【０１０８】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”に固定する場合には、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎＭＯＳトランジスタ４８＝ＯＮに固定し、ｎＭＯＳトランジスタ４７、４８を外部端子４４と接地線との間に接続された終端抵抗として機能させることができる。
【０１０９】
この場合、終端抵抗値は、１／（１／ｎＭＯＳトランジスタ４７のオン抵抗値＋１／ｎＭＯＳトランジスタ４８のオン抵抗値）＝１／（１／２６７＋１／８００）＝２００［Ω］となる。
【０１１０】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“０”、ＳＥ＝“１”に固定する場合には、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＮ、ｎＭＯＳトランジスタ４８＝ＯＦＦに固定し、ｎＭＯＳトランジスタ４７を外部端子４４と接地線との間に接続された終端抵抗として機能させることができ、この場合、終端抵抗値は、ｎＭＯＳトランジスタ４７のオン抵抗値＝２６７［Ω］となる。
【０１１１】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、ＳＥ＝“０”に固定する場合には、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＦＦ、ｎＭＯＳトランジスタ４８＝ＯＮに固定し、ｎＭＯＳトランジスタ４８を外部端子４４と接地線との間に接続された終端抵抗として機能させることができ、この場合、終端抵抗値は、ｎＭＯＳトランジスタ４８のオン抵抗値＝８００［Ω］となる。
【０１１２】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“１”、ＳＥ＝“１”に固定する場合には、ｎＭＯＳトランジスタ４６＝ＯＦＦ、ｎＭＯＳトランジスタ４７＝ＯＦＦ、ｎＭＯＳトランジスタ４８＝ＯＦＦに固定し、ｎＭＯＳトランジスタ４６、４７、４８を終端抵抗として機能させないようにすることができる。
【０１１３】
このように、本発明の第５実施形態によれば、出力回路４５を構成するｎＭＯＳトランジスタ４６、４７、４８を終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０１１４】
第６実施形態・・図６
図６は本発明の第６実施形態の要部を示す回路図である。図６中、５７は外部信号線に接続される信号入出力用の外部端子、５８は外部端子５７に出力信号を出力するオープンドレイン形の出力回路である。
【０１１５】
出力回路５８において、５９はオン抵抗値を６７［Ω］とするｐＭＯＳトランジスタ、６０はオン抵抗値を２００［Ω］とするｐＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ５９、６０は、ドレインを外部端子５７に接続され、ソースをＶＤＤ電源線６１に接続されている。
【０１１６】
また、６２は内部回路から出力される出力制御信号ＳＡ、ＳＢ、ＳＣに基づいてｐＭＯＳトランジスタ５９、６０のＯＮ、ＯＦＦを制御する出力制御回路である。
【０１１７】
出力制御回路６２において、６３は出力制御信号ＳＡを反転するインバータ、６４は出力制御信号ＳＢを反転するインバータ、６５はインバータ６３、６４の出力と出力制御信号ＳＣとをＮＡＮＤ処理してｐＭＯＳトランジスタ５９のＯＮ、ＯＦＦを制御するＮＡＮＤ回路である。
【０１１８】
また、６６はインバータ６３の出力と出力制御信号ＳＢとをＡＮＤ処理するＡＮＤ回路、６７はＡＮＤ回路６６の出力と出力制御信号ＳＣとをＮＯＲ処理してｐＭＯＳトランジスタ６０のＯＮ、ＯＦＦを制御するＮＯＲ回路である。
【０１１９】
表３は、出力制御信号ＳＡ、ＳＢ、ＳＣの論理値とｐＭＯＳトランジスタ５９、６０のＯＮ、ＯＦＦ状態との関係の一部を示している。
【０１２０】
【表３】
0003588953.tif 000004
【０１２１】
即ち、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”の場合には、インバータ６３の出力＝“１”、インバータ６４の出力＝“１”、ＮＡＮＤ回路６５の出力＝“０”、ｐＭＯＳトランジスタ５９＝ＯＮ、ＮＯＲ回路６７の出力＝“０”、ｐＭＯＳトランジスタ６０＝ＯＮとなる。
【０１２２】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路６５の出力＝“１”、ｐＭＯＳトランジスタ５９＝ＯＦＦ、インバータ６３の出力＝“１”、ＡＮＤ回路６６の出力＝“１”、ＮＯＲ回路６７の出力＝“０”、ｐＭＯＳトランジスタ６０＝ＯＮとなる。
【０１２３】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路６５の出力＝“１”、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ＡＮＤ回路６６の出力＝“０”、ＮＯＲ回路６７の出力＝“１”、ｐＭＯＳトランジスタ６０＝ＯＦＦとなる。
【０１２４】
したがって、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”とする場合には、ｐＭＯＳトランジスタ５９＝ＯＮ、ｐＭＯＳトランジスタ６０＝ＯＮとし、出力信号として“１”を出力することができる。
【０１２５】
この場合、出力回路５８の出力インピーダンスは、１／（１／ｐＭＯＳトランジスタ５９のオン抵抗値＋１／ｐＭＯＳトランジスタ６０のオン抵抗値）＝１／（１／６７＋１／２００）＝５０［Ω］となる。
【０１２６】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”とする場合には、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｐＭＯＳトランジスタ６０＝ＯＮとし、この場合にも、出力信号として“１”を出力することができる。
【０１２７】
この場合、出力回路５８の出力インピーダンスは、ｐＭＯＳトランジスタ６０のオン抵抗値＝２００［Ω］となる。
【０１２８】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”とする場合には、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｐＭＯＳトランジスタ６０＝ＯＦＦとし、出力信号として“０”を出力することができる。
【０１２９】
これに対して、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”に固定する場合には、ｐＭＯＳトランジスタ５９＝ＯＮ、ｐＭＯＳトランジスタ６０＝ＯＮに固定し、ｐＭＯＳトランジスタ５９、６０を外部端子５７とＶＤＤ電源線６１との間に接続された終端抵抗として機能させることができる。
【０１３０】
この場合、終端抵抗値は、１／（１／ｐＭＯＳトランジスタ５９のオン抵抗値＋１／ｐＭＯＳトランジスタ６０のオン抵抗値）＝１／（１／６７＋１／２００）＝５０［Ω］となる。
【０１３１】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”に固定する場合には、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｐＭＯＳトランジスタ６０＝ＯＮに固定し、ｐＭＯＳトランジスタ６０を外部端子５７とＶＤＤ電源線６１との間に接続された終端抵抗として機能させることができ、この場合、終端抵抗値は、ｐＭＯＳトランジスタ５９のオン抵抗値＝２００［Ω］となる。
【０１３２】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”に固定する場合には、ｐＭＯＳトランジスタ５９＝ＯＦＦ、ｐＭＯＳトランジスタ６０＝ＯＦＦに固定し、ｐＭＯＳトランジスタ５９、６０を終端抵抗として機能させないようにすることができる。
【０１３３】
このように、本発明の第６実施形態によれば、出力回路５８を構成するｐＭＯＳトランジスタ５９、６０を終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０１３４】
第７実施形態・・図７
図７は本発明の第７実施形態の要部を示す回路図である。図７中、７０は外部信号線に接続される信号入出力用の外部端子、７１は外部端子７０に出力信号を出力するオープンドレイン形の出力回路である。
【０１３５】
出力回路７１において、７２はオン抵抗値を６７［Ω］とするｐＭＯＳトランジスタ、７３はオン抵抗値を２６７［Ω］とするｐＭＯＳトランジスタ、７４はオン抵抗値を８００［Ω］とするｐＭＯＳトランジスタであり、これらｐＭＯＳトランジスタ７２、７３、７４は、ドレインを外部端子７０に接続され、ソースをＶＤＤ電源線７５に接続されている。
【０１３６】
また、７６は内部回路から出力される出力制御信号ＳＡ、ＳＢ、ＳＣ、ＳＤ、ＳＥに基づいてｐＭＯＳトランジスタ７２、７３、７４のＯＮ、ＯＦＦを制御する出力制御回路である。
【０１３７】
出力制御回路７６において、７７は出力制御信号ＳＡを反転するインバータ、７８は出力制御信号ＳＢを反転するインバータ、７９はインバータ７７、７８の出力と出力制御信号ＳＣとをＮＡＮＤ処理してｐＭＯＳトランジスタ７２のＯＮ、ＯＦＦを制御するＮＡＮＤ回路である。
【０１３８】
また、８０はインバータ７７の出力と出力制御信号ＳＢとをＡＮＤ処理するＡＮＤ回路、８１は出力制御信号ＳＣ、ＳＤとＡＮＤ回路８０の出力とをＮＯＲ処理してｐＭＯＳトランジスタ７３のＯＮ、ＯＦＦを制御するＮＯＲ回路、８２は出力制御信号ＳＣ、ＳＥとＡＮＤ回路８０の出力とをＮＯＲ処理してｐＭＯＳトランジスタ７４のＯＮ、ＯＦＦを制御するＮＯＲ回路である。
【０１３９】
表４は、出力制御信号ＳＡ、ＳＢ、ＳＣ、ＳＤ、ＳＥの論理値とｐＭＯＳトランジスタ７２、７３、７４のＯＮ、ＯＦＦ状態との関係の一部を示している。
【０１４０】
【表４】
0003588953.tif 000005
【０１４１】
即ち、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“０”、ＳＥ＝“０”の場合には、インバータ７７の出力＝“１”、インバータ７８の出力＝“１”、ＮＡＮＤ回路７９の出力＝“０”、ｐＭＯＳトランジスタ７２＝ＯＮ、ＮＯＲ回路８１の出力＝“０”、ｐＭＯＳトランジスタ７３＝ＯＮ、ＮＯＲ回路８２の出力＝“０”、ｐＭＯＳトランジスタ７４＝ＯＮとなる。
【０１４２】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”の場合には、ＮＡＮＤ回路７９の出力＝“１”、ｐＭＯＳトランジスタ７２＝ＯＦＦ、インバータ７７の出力＝“１”、ＡＮＤ回路８０の出力＝“１”、ＮＯＲ回路８１の出力＝“０”、ｐＭＯＳトランジスタ７３＝ＯＮ、ＮＯＲ回路８２の出力＝“０”、ｐＭＯＳトランジスタ７４＝ＯＮとなる。
【０１４３】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“１”、ＳＥ＝“０”の場合には、ＮＡＮＤ回路７９の出力＝“１”、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ＮＯＲ回路８１の出力＝“０”、ｐＭＯＳトランジスタ７３＝ＯＮ、ＡＮＤ回路８０の出力＝“０”、ＮＯＲ回路８２の出力＝“１”、ｐＭＯＳトランジスタ７４＝ＯＦＦとなる。
【０１４４】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“１”の場合には、ＮＡＮＤ回路７９の出力＝“１”、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ＡＮＤ回路８０の出力＝“０”、ＮＯＲ回路８１の出力＝“１”、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ＮＯＲ回路８２の出力＝“０”、ｐＭＯＳトランジスタ７４＝ＯＮとなる。
【０１４５】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”の場合には、ＮＡＮＤ回路７９の出力＝“１”、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ＡＮＤ回路８０の出力＝“０”、ＮＯＲ回路８１の出力＝“１”、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ＮＯＲ回路８２の出力＝“１”、ｐＭＯＳトランジスタ７４＝ＯＦＦとなる。
【０１４６】
したがって、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“０”、ＳＥ＝“０”とする場合には、ｐＭＯＳトランジスタ７２＝ＯＮ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐＭＯＳトランジスタ７４＝ＯＮとし、出力信号として“１”を出力することができる。
【０１４７】
この場合、出力回路７１の出力インピーダンスは、１／（１／ｐＭＯＳトランジスタ７２のオン抵抗値＋１／ｐＭＯＳトランジスタ７３のオン抵抗値＋１／ｐＭＯＳトランジスタ７４のオン抵抗値）＝１／（１／６７＋１／２６７＋１／８００）＝５０［Ω］となる。
【０１４８】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”とする場合には、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐＭＯＳトランジスタ７４＝ＯＮとし、この場合にも、出力信号として“１”を出力することができる。
【０１４９】
この場合、出力回路７１の出力インピーダンスは、１／（１／ｐＭＯＳトランジスタ７３のオン抵抗値＋１／ｐＭＯＳトランジスタ７４のオン抵抗値）＝１／（１／２６７＋１／８００）＝２００［Ω］となる。
【０１５０】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“１”、ＳＥ＝“０”とする場合には、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐＭＯＳトランジスタ７４＝ＯＦＦとし、この場合にも、出力信号として“１”を出力することができる。
【０１５１】
この場合、出力回路７１の出力インピーダンスは、ｐＭＯＳトランジスタ７３のオン抵抗値＝２６７［Ω］となる。
【０１５２】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“１”とする場合には、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｐＭＯＳトランジスタ７４＝ＯＮとし、この場合にも、出力信号として“１”を出力することができる。
【０１５３】
この場合、出力回路７１の出力インピーダンスは、ｐＭＯＳトランジスタ７４のオン抵抗値＝８００［Ω］となる。
【０１５４】
また、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”とする場合には、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｐＭＯＳトランジスタ７４＝ＯＦＦとし、出力信号として“０”を出力することができる。
【０１５５】
これに対して、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”、ＳＤ＝“０”、ＳＥ＝“０”に固定する場合には、ｐＭＯＳトランジスタ７２＝ＯＮ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐＭＯＳトランジスタ７４＝ＯＮに固定し、ｐＭＯＳトランジスタ７２、７３、７４を外部端子７０とＶＤＤ電源線７５との間に接続された終端抵抗として機能させることができる。
【０１５６】
この場合、終端抵抗値は、１／（１／ｐＭＯＳトランジスタ７２のオン抵抗値＋１／ｐＭＯＳトランジスタ７３のオン抵抗値＋１／ｐＭＯＳトランジスタ７４のオン抵抗値）＝１／（１／６７＋１／２６７＋１／８００）＝５０［Ω］となる。
【０１５７】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”に固定する場合には、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐＭＯＳトランジスタ７４＝ＯＮに固定し、ｐＭＯＳトランジスタ７３、７４を外部端子７０とＶＤＤ電源線７５との間に接続された終端抵抗として機能させることができる。
【０１５８】
この場合、終端抵抗値は、１／（１／ｐＭＯＳトランジスタ７３のオン抵抗値＋１／ｐＭＯＳトランジスタ７４のオン抵抗値）＝１／（１／２６７＋１／８００）＝２００［Ω］となる。
【０１５９】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“１”、ＳＥ＝“０”に固定する場合には、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＮ、ｐＭＯＳトランジスタ７４＝ＯＦＦに固定し、ｐＭＯＳトランジスタ７３を外部端子７０とＶＤＤ電源線７５との間に接続された終端抵抗として機能させることができ、この場合、終端抵抗値は、ｐＭＯＳトランジスタ７３のオン抵抗値＝２６７［Ω］となる。
【０１６０】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“１”に固定する場合には、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｐＭＯＳトランジスタ７４＝ＯＮに固定し、ｐＭＯＳトランジスタ７４を外部端子７０とＶＤＤ電源線７５との間に接続された終端抵抗として機能させることができ、この場合、終端抵抗値は、ｐＭＯＳトランジスタ７４のオン抵抗値＝８００［Ω］となる。
【０１６１】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”、ＳＤ＝“０”、ＳＥ＝“０”に固定する場合には、ｐＭＯＳトランジスタ７２＝ＯＦＦ、ｐＭＯＳトランジスタ７３＝ＯＦＦ、ｐＭＯＳトランジスタ７４＝ＯＦＦに固定し、ｐＭＯＳトランジスタ７２、７３、７４を終端抵抗として機能させないようにすることができる。
【０１６２】
このように、本発明の第７実施形態によれば、出力回路７１を構成するｐＭＯＳトランジスタ７２、７３、７４を終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０１６３】
第８実施形態・・図８
図８は本発明の第８実施形態の要部を示す回路図である。図８中、８５は外部信号線に接続される信号入出力用の外部端子、８６は外部端子８５に出力信号を出力するプッシュプル形の出力回路である。
【０１６４】
出力回路８６において、８７はオン抵抗値を６７［Ω］とするｐＭＯＳトランジスタ、８８はオン抵抗値を６７［Ω］とするｎＭＯＳトランジスタ、８９はオン抵抗値を２００［Ω］とするｐＭＯＳトランジスタ、９０はオン抵抗値を２００［Ω］とするｎＭＯＳトランジスタである。
【０１６５】
ここに、ｐＭＯＳトランジスタ８７、８９は、ドレインを外部端子８５に接続され、ソースをＶＤＤ電源線９１に接続されており、ｎＭＯＳトランジスタ８８、９０は、ドレインを外部端子８５に接続され、ソースを接地線に接続されている。
【０１６６】
また、９２は内部回路から出力される出力制御信号ＳＡ、ＳＢ、ＳＣに基づいてｐＭＯＳトランジスタ８７、８９及びｎＭＯＳトランジスタ８８、９０のＯＮ、ＯＦＦを制御する出力制御回路である。
【０１６７】
出力制御回路９２において、９３は出力制御信号ＳＡを反転するインバータ、９４は出力制御信号ＳＢを反転するインバータ、９５はインバータ９３、９４の出力と出力制御信号ＳＣとをＮＡＮＤ処理してｐＭＯＳトランジスタ８７のＯＮ、ＯＦＦを制御するＮＡＮＤ回路である。
【０１６８】
また、９６は出力制御信号ＳＡ、ＳＢ、ＳＣをＮＯＲ処理してｎＭＯＳトランジスタ８８のＯＮ、ＯＦＦを制御するＮＯＲ回路である。
【０１６９】
また、９７はインバータ９３の出力と出力制御信号ＳＢとをＡＮＤ処理するＡＮＤ回路、９８はＡＮＤ回路９７の出力と出力制御信号ＳＣとをＮＯＲ処理してｐＭＯＳトランジスタ８９のＯＮ、ＯＦＦを制御するＮＯＲ回路である。
【０１７０】
また、９９はインバータ９４の出力と出力制御信号ＳＡとをＯＲ処理するＯＲ回路、１００はＯＲ回路９９の出力と出力制御信号ＳＣとをＮＡＮＤ処理してｎＭＯＳトランジスタ９０のＯＮ、ＯＦＦを制御するＮＡＮＤ回路である。
【０１７１】
表５は、出力制御信号ＳＡ、ＳＢ、ＳＣの論理値とｐＭＯＳトランジスタ８７、８９及びｎＭＯＳトランジスタ８８、９０のＯＮ、ＯＦＦ状態との関係の一部を示している。
【０１７２】
【表５】
0003588953.tif 000006
【０１７３】
即ち、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路９５の出力＝“１”、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ＮＯＲ回路９６の出力＝“１”、ｎＭＯＳトランジスタ８８＝ＯＮとなる。
【０１７４】
また、ＡＮＤ回路９７の出力＝“０”、ＮＯＲ回路９８の出力＝“１”、ｐＭＯＳトランジスタ８９＝ＯＦＦ、ＮＡＮＤ回路１００の出力＝“１”、ｎＭＯＳトランジスタ９０＝ＯＮとなる。
【０１７５】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”、ＳＣ＝“１”の場合には、インバータ９３の出力＝“１”、インバータ９４の出力＝“１”、ＮＡＮＤ回路９５の出力＝“０”、ｐＭＯＳトランジスタ８７＝ＯＮ、ＮＯＲ回路９６の出力＝“０”、ｎＭＯＳトランジスタ８８＝ＯＦＦとなる。
【０１７６】
また、ＡＮＤ回路９７の出力＝“０”、ＮＯＲ回路９８の出力＝“０”、ｐＭＯＳトランジスタ８９＝ＯＮ、ＯＲ回路９９の出力＝“１”、ＮＡＮＤ回路１００の出力＝“０”、ｎＭＯＳトランジスタ９０＝ＯＦＦとなる。
【０１７７】
また、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路９５の出力＝“１”、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ＮＯＲ回路９６の出力＝“０”、ｎＭＯＳトランジスタ８８＝ＯＦＦとなる。
【０１７８】
また、インバータ９３の出力＝“１”、ＡＮＤ回路９７の出力＝“１”、ＮＯＲ回路９８の出力＝“０”、ｐＭＯＳトランジスタ８９＝ＯＮ、インバータ９４の出力＝“０”、ＯＲ回路９９の出力＝“０”、ＮＡＮＤ回路１００の出力＝“１”、ｎＭＯＳトランジスタ９０＝ＯＮとなる。
【０１７９】
また、出力制御信号ＳＡ＝“１”、ＳＢ＝“０”、ＳＣ＝“０”の場合には、ＮＡＮＤ回路９５の出力＝“１”、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ＮＯＲ回路９６の出力＝“０”、ｎＭＯＳトランジスタ８８＝ＯＦＦとなる。
【０１８０】
また、ＡＮＤ回路９７の出力＝“０”、ＮＯＲ回路９８の出力＝“１”、ｐＭＯＳトランジスタ８９＝ＯＦＦ、ＮＡＮＤ回路１００の出力＝“１”、ｎＭＯＳトランジスタ９０＝ＯＮとなる。
【０１８１】
また、出力制御信号ＳＡ＝“１”、ＳＢ＝“０”、ＳＣ＝“１”の場合には、インバータ９３の出力＝“０”、ＮＡＮＤ回路９５の出力＝“１”、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ＮＯＲ回路９６の出力＝“０”、ｎＭＯＳトランジスタ８８＝ＯＦＦとなる。
【０１８２】
また、ＮＯＲ回路９８の出力＝“０”、ｐＭＯＳトランジスタ８９＝ＯＮ、ＯＲ回路９９の出力＝“１”、ＮＡＮＤ回路１００の出力＝“０”、ｎＭＯＳトランジスタ９０＝ＯＦＦとなる。
【０１８３】
したがって、出力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“０”に固定し、出力制御信号ＳＣを遷移させる場合には、出力回路８６をｐＭＯＳトランジスタ８７、８９及びｎＭＯＳトランジスタ８８、９０からなるプッシュプル形の出力回路として機能させることができる。
【０１８４】
この場合において、出力制御信号ＳＣ＝“０”とする場合には、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ｐＭＯＳトランジスタ８９＝ＯＦＦ、ｎＭＯＳトランジスタ８８＝ＯＮ、ｎＭＯＳトランジスタ９０＝ＯＮとし、出力信号として“０”を出力することができる。
【０１８５】
これに対して、出力制御信号ＳＣ＝“１”とする場合には、ｐＭＯＳトランジスタ８７＝ＯＮ、ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジスタ８８＝ＯＦＦ、ｎＭＯＳトランジスタ９０＝ＯＦＦとし、出力信号として“１”を出力することができる。
【０１８６】
この場合、出力回路８６の出力インピーダンスは、１／（１／ｐＭＯＳトランジスタ８７のオン抵抗値＋１／ｐＭＯＳトランジスタ８９のオン抵抗値）＝１／（１／ｎＭＯＳトランジスタ８８のオン抵抗値＋１／ｎＭＯＳトランジスタ９０のオン抵抗値）＝１／（１／６７＋１／２００）＝５０［Ω］となる。
【０１８７】
また、出力モード時、出力制御信号ＳＡ＝“１”、ＳＢ＝“０”に固定し、出力制御信号ＳＣを遷移させる場合には、出力回路８６をｐＭＯＳトランジスタ８９及びｎＭＯＳトランジスタ９０からなるプッシュプル出力回路として機能させることができる。
【０１８８】
この場合において、出力制御信号ＳＣ＝“０”とする場合には、ｐＭＯＳトランジスタ８９＝ＯＦＦ、ｎＭＯＳトランジスタ９０＝ＯＮとし、出力信号として“１”を出力することができる。
【０１８９】
これに対して、出力制御信号ＳＣ＝“１”とする場合には、ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジスタ９０＝ＯＦＦとし、出力信号として“１”を出力することができる。
【０１９０】
この場合、出力回路８６の出力インピーダンスは、ｐＭＯＳトランジスタ８９のオン抵抗値＝ｎＭＯＳトランジスタ９０のオン抵抗値＝２００［Ω］となる。
【０１９１】
また、入力モード時、出力制御信号ＳＡ＝“０”、ＳＢ＝“１”、ＳＣ＝“０”に固定する場合には、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ｎＭＯＳトランジスタ８８＝ＯＦＦ、ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジスタ９０＝ＯＮに固定することができる。
【０１９２】
したがって、ｐＭＯＳトランジスタ８９を外部端子８５とＶＤＤ電源線９１との間に接続された終端抵抗、ｎＭＯＳトランジスタ９０を外部端子８５と接地線との間に接続された終端抵抗として機能させることができる。
【０１９３】
この場合、終端抵抗値は、１／（１／ｐＭＯＳトランジスタ８９のオン抵抗値＋１／ｎＭＯＳトランジスタ９０のオン抵抗値）＝１／（１／２００＋１／２００）＝１００［Ω］となる。
【０１９４】
また、入力モード時、出力制御信号ＳＡ＝“１”、ＳＢ＝“０”、ＳＣ＝“０”に固定する場合には、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ｎＭＯＳトランジスタ８８＝ＯＦＦ、ｐＭＯＳトランジスタ８９＝ＯＦＦ、ｎＭＯＳトランジスタ９０＝ＯＮに固定することができる。
【０１９５】
したがって、ｎＭＯＳトランジスタ９０を外部端子８５と接地線との間に接続された終端抵抗として機能させることができ、この場合、終端抵抗値は、ｎＭＯＳトランジスタ９０のオン抵抗値＝２００［Ω］となる。
【０１９６】
また、入力モード時、出力制御信号ＳＡ＝“１”、ＳＢ＝“０”、ＳＣ＝“１”に固定する場合には、ｐＭＯＳトランジスタ８７＝ＯＦＦ、ｎＭＯＳトランジスタ８８＝ＯＦＦ、ｐＭＯＳトランジスタ８９＝ＯＮ、ｎＭＯＳトランジスタ９０＝ＯＦＦに固定することができる。
【０１９７】
したがって、ｐＭＯＳトランジスタ８９を外部端子８５と接地線との間に接続された終端抵抗として機能させることができ、この場合、終端抵抗値は、ｐＭＯＳトランジスタ８９のオン抵抗値＝２００［Ω］となる。
【０１９８】
このように、本発明の第８実施形態によれば、出力回路８６を構成するｐＭＯＳトランジスタ８９及びｎＭＯＳトランジスタ９０を終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０１９９】
なお、図９は信号伝送回路のシミュレーションモデルを示す回路図であり、図９中、１０３は信号源、１０４はＺ０／ｋ［Ω］の出力インピーダンス、１０５は送信端、１０６は特性インピーダンスをＺ０［Ω］とする外部信号線、１０７は受信端、１０８は抵抗値をＺ０×ｋ［Ω］とする終端抵抗である。
【０２００】
即ち、ｋは、抵抗比であり、外部信号線１０６の特性インピーダンスの値／出力インピーダンス１０４の値＝終端抵抗１０８の抵抗値／外部信号線１０６の特性インピーダンスの値である。
【０２０１】
また、図１０は、図９に示すシミュレーションモデルにおける抵抗比ｋと電圧利得及びＳＮ比との関係を示す図であり、曲線１０９は電圧利得、曲線１１０はＳＮ比を示している。
【０２０２】
図１０から明らかなように、抵抗比ｋを１．６〜２．０とする場合、即ち、出力インピーダンス１０４を外部信号線１０６の特性インピーダンスの１／１．６〜１／２．０倍とし、終端抵抗１０８の抵抗値を外部信号線１０６の特性インピーダンスの１．６〜２．０倍とする場合には、電圧利得を−３ｄＢ以上とし、ＳＮ比を２０ｄＢ以上とする良好な伝送条件を得ることができる。
【０２０３】
したがって、本発明の第８実施形態においても、出力モード時には、例えば、出力回路８６をｐＭＯＳトランジスタ８７、８９及びｎＭＯＳトランジスタ８８、９０からなるプッシュプル形の出力回路として動作させ、入力モード時には、例えば、ｐＭＯＳトランジスタ８９又はｎＭＯＳトランジスタ９０を終端抵抗として機能させる場合、出力回路８６の出力インピーダンスの値が外部信号線の特性インピーダンスの１／１．６〜１／２．０倍となり、終端抵抗値が外部信号線の特性インピーダンスの１．６〜２．０倍となるように、ｐＭＯＳトランジスタ８７、８９及びｎＭＯＳトランジスタ８８、９０のサイズを決定する場合には、電圧利得を−３ｄＢ以上とし、ＳＮ比を２０ｄＢ以上とする良好な伝送条件を得ることができる。
【０２０４】
【発明の効果】
以上のように、本発明中、第１の発明（請求項１記載の半導体集積回路装置）によれば、入力保護回路を構成するｎチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０２０５】
本発明中、第２の発明（請求項２記載の半導体集積回路装置）によれば、入力保護回路を構成するｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０２０６】
本発明中、第３の発明（請求項３記載の半導体集積回路装置）によれば、入力保護回路を構成するｎチャネル絶縁ゲート型電界効果トランジスタ及びｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０２０７】
本発明中、第４の発明（請求項４記載の半導体集積回路装置）によれば、第３の発明と同様の効果を得ることができると共に、入力回路を構成するｎチャネル絶縁ゲート型電界効果トランジスタ及びｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗としない状態での試験を行うことができる。
【０２０８】
本発明中、第５の発明（請求項５記載の半導体集積回路装置）によれば、第３の発明と同様の効果を得ることができると共に、選択により、入力回路を構成するｎチャネル絶縁ゲート形電界効果トランジスタからなる終端抵抗又は入力回路を構成するｐチャネル絶縁ゲート形電界効果トランジスタのいずれかのみを終端抵抗として利用することもできる。
【０２０９】
本発明中、第６の発明（請求項６記載の半導体集積回路装置）によれば、オープンドレイン形の出力回路を構成するｎチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０２１０】
本発明中、第７の発明（請求項７記載の半導体集積回路装置）によれば、オープンドレイン形の出力回路を構成するｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０２１１】
本発明中、第８の発明（請求項８記載の半導体集積回路装置）によれば、プッシュプル形の出力回路を構成するｎチャネル絶縁ゲート型電界効果トランジスタ及びｐチャネル絶縁ゲート型電界効果トランジスタを終端抵抗として利用することができるので、入力モード時、伝送信号の反射を防止し、信号伝送の高速化を図ることができると共に、チップサイズの増大化を招くことなく、プリント基板上の終端抵抗を不要とし、プリント基板の小型化を図ることができる。
【０２１２】
本発明中、第９の発明（請求項９記載の半導体集積回路装置）によれば、第８の発明と同様の効果を得ることができると共に、選択により、出力回路を構成する一又は複数のｎチャネル絶縁ゲート型電界効果トランジスタの一又は複数あるいは出力回路を構成する一又は複数のｐチャネル絶縁ゲート型電界効果トランジスタの一又は複数のいずれかのみを終端抵抗として機能させることができる。
【０２１３】
本発明中、第１０の発明（請求項１０記載の半導体集積回路装置）によれば、第８の発明と同様の効果を得ることができると共に、電圧利得及びＳＮ比の良好な信号伝送を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第２実施形態の要部を示す回路図である。
【図３】本発明の第３実施形態の要部を示す回路図である。
【図４】本発明の第４実施形態の要部を示す回路図である。
【図５】本発明の第５実施形態の要部を示す回路図である。
【図６】本発明の第６実施形態の要部を示す回路図である。
【図７】本発明の第７実施形態の要部を示す回路図である。
【図８】本発明の第８実施形態の要部を示す回路図である。
【図９】信号伝送回路のシミュレーションモデルを示す回路図である。
【図１０】図９に示すシミュレーションモデルにおける抵抗比ｋと電圧利得及びＳＮ比との関係を示す図である。
【符号の説明】
ＳＡ、ＳＢ、ＳＣ、ＳＤ、ＳＥ  出力制御信号
【図１】
0003588953.tif 000007
【図２】
0003588953.tif 000008
【図３】
0003588953.tif 000009
【図４】
0003588953.tif 000010
【図５】
0003588953.tif 000011
【図６】
0003588953.tif 000012
【図７】
0003588953.tif 000013
【図８】
0003588953.tif 000014
【図９】
0003588953.tif 000015
【図１０】
0003588953.tif 000016