(57)【特許請求の範囲】
【請求項１】
半導体基板中に素子が集積形成された半導体チップを複数個搭載したマルチチップ半導体装置において、
半導体基板を貫通する貫通孔内に接続プラグを形成した実質的に同一構造の複数個の半導体チップを積層し、前記各半導体チップの接続プラグをバンプを介して選択的に接続してなり、
各々の半導体チップを選択するチップ選択信号が入力され、前記バンプの有無をスイッチのオン／オフに対応させて当該半導体チップの活性化を検知する回路を各半導体チップ中に設け、
前記バンプの接続パターンに応じて、前記各半導体チップ内に設けたオプション回路を選択することを特徴とするマルチチップ半導体装置。
【請求項２】
前記各半導体チップ間のアドレスの割り振りが、前記バンプの接続パターンにより指定されることを特徴とする請求項１に記載のマルチチップ半導体装置。
【請求項３】
半導体基板中に素子が集積形成された半導体チップを複数個搭載したマルチチップ半導体装置において、
半導体基板を貫通する貫通孔内に接続プラグを形成した実質的に同一構造の複数個の半導体チップを積層し、前記各半導体チップの接続プラグをバンプを介して選択的に接続してなり、
入力されたアドレス信号の一部から各々の半導体チップに対応するアドレス信号を生成する信号生成回路と、この信号生成回路から出力されるアドレス信号と、各々の半導体チップを選択するチップ選択信号とが入力され、前記バンプの有無をスイッチのオン／オフに対応させて、当該半導体チップに対応するアドレス信号を生成する回路とを各半導体チップ中に設け、
前記バンプの接続パターンに応じて、前記複数個の半導体チップ間のアドレスの割り振りを指定することを特徴とするマルチチップ半導体装置。
【請求項４】
前記各半導体チップはそれぞれ、不揮発性半導体メモリチップであることを特徴とする請求項３に記載のマルチチップ半導体装置。
【請求項５】
前記各半導体チップはそれぞれ、ＮＡＮＤ型ＥＥＰＲＯＭであることを特徴とする請求項３に記載のマルチチップ半導体装置。
【請求項６】
前記積層する半導体チップをｎ個とするとき、前記接続プラグが少なくとも（ｎ−１）個設けられて、同一構造の前記半導体チップ間のアドレスの割り振りを行うことを特徴とする請求項２または３に記載のマルチチップ半導体装置。
【請求項７】
前記積層する半導体チップをｎ個とするとき、前記接続プラグが少なくとも（ｎ−１）個設けられて、同一構造の前記半導体チップ間のアドレスの割り振りを行い、［ｌｏｇ（ｎ）／ｌｏｇ２］個のアドレス入力で前記ｎ個の半導体チップの１つを選択することを特徴とする請求項２または３に記載のマルチチップ半導体装置。
【請求項８】
前記接続プラグは、前記半導体基板における貫通孔の側壁に形成した絶縁膜と、前記貫通孔内に埋め込み形成され、前記絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成されることを特徴とする請求項１ないし７いずれか１つの項に記載のマルチチップ半導体装置。
【請求項９】
前記半導体基板上に、前記接続プラグと前記半導体基板中に集積形成された素子とを電気的に接続する多層配線層を更に設けたことを特徴とする請求項１ないし８いずれか１つの項に記載のマルチチップ半導体装置。
【請求項１０】
それぞれ半導体基板を貫通する貫通孔内に設けられた接続プラグを備え、互いに実質的に同一構造の複数個の半導体メモリチップと、
前記各半導体メモリチップを積層した状態で前記接続プラグを選択的に接続し、この接続パターンに応じて、前記複数個の半導体メモリチップ間のアドレスの割り振りを指定するバンプと、
各半導体メモリチップ中に設けられ、前記バンプと前記接続プラグとを介して入力されたアドレス信号の一部から各々の半導体メモリチップに対応するアドレス信号を生成する信号生成回路と、
各半導体メモリチップ中に設けられ、前記信号生成回路から出力されるアドレス信号と、各々の半導体メモリチップを選択するチップ選択信号とが入力され、前記バンプの有無をスイッチのオン／オフに対応させて、当該半導体メモリチップに対応するアドレス信号を生成する回路と、
前記複数個の半導体メモリチップを積層した状態で封止するカード状のパッケージと、
前記カード状のパッケージに設けられ、前記接続プラグ及び前記バンプを介して前記各半導体メモリチップとの信号の授受を行うための端子と
を具備することを特徴とするメモリカード。
【請求項１１】
前記接続プラグは、前記半導体基板における貫通孔の側壁に形成した絶縁膜と、前記貫通孔内に埋め込み形成され、前記絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成されることを特徴とする請求項１０に記載のメモリカード。
【請求項１２】
前記半導体基板上に、前記接続プラグと前記半導体基板中に集積形成されたメモリ回路とを電気的に接続する多層配線層を更に設けたことを特徴とする請求項１０または１１に記載のメモリカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マルチチップ半導体装置及びメモリカードに関し、特に複数個の半導体メモリチップ、若しくは半導体メモリとロジック回路とを混載した複数個の半導体チップを積層した状態で搭載したマルチチップ構成の半導体装置及びメモリカードに係る。
【０００２】
【従来の技術】
デジタルカメラのフィルム媒体や、携帯用パーソナルコンピュータの記憶用メモリとして、メモリカードの需要が急速に高まっている。この種のメモリカードとして、例えば、不揮発性メモリであるＮＡＮＤ型ＥＥＰＲＯＭを搭載したＳＳＦＤＣ（Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｆｌｏｐｐｙ  Ｄｉｓｋ  Ｃａｒｄ）、別称スマートメディア（ＳｍａｒｔＭｅｄｉａ）が知られている。現在は、１６Ｍビットあるいは３２ＭビットのＮＡＮＤ型ＥＥＰＲＯＭが一個搭載され、２Ｍバイトあるいは４Ｍバイトの記憶容量のカードが市販されている。しかし、昨今のマルチメディア・ブームに乗り、ますます大容量のメモリカードの需要が拡大されることが予想されている。例えばデジタルカメラでいえば、現在３０万画素の写真３０枚分が２Ｍバイトのカードで記録可能であるが、１３０万画素のカメラで写真３０枚分を録画するためには８Ｍバイトの記憶容量が必要となる。また、静止画だけでなく動画や音声の記録といったように、メモリカードの用途は止まるところを知らない。この場合、更に大きな記憶容量が必要となる。従って、一枚のカードに複数個の半導体チップを搭載し、大容量化を実現することが望まれている。
【０００３】
しかしながら、従来の技術では、複数個の半導体チップを一枚のカードに搭載しようとすると、カードが大型になるという問題があった。すなわち、チップを平面的に複数個並べるとカードの面積が大きくなり、カード面積の増大を抑えるために複数個を積層して搭載するとカードの厚さが厚くなる。
【０００４】
そこで、この問題を克服する技術として、本出願人は、特願平８−３２１９３１号（平成８年１２月２日付け）に、カードの大型化を最小限に抑制しつつ一枚のカードに複数個の半導体チップを搭載する「マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法」を提案した。この出願に開示されているマルチチップ半導体装置は、素子が集積形成された半導体基板を有するチップを複数積層してなるマルチチップ半導体装置において、少なくとも１つのチップは、その半導体基板を貫通する貫通孔内に接続プラグが形成された構造を有し、且つこのプラグを有する少なくとも１つのチップが、該接続プラグを介して他のチップと電気的に接続されていることを特徴としている。
【０００５】
上記マルチチップ半導体装置の技術を用いると、平面面積が小さく、構造が単純で且つ厚さが薄いメモリカードが提供できる。しかし、更に大きな記憶容量で且つ小型のメモリカードあるいはメモリ装置を実現するためには、解決すべきいくつかの問題が残されている。例えば４個の６４Ｍビットの半導体チップを用いて、２５６Ｍビットのメモリ装置を構成することを考える。この場合、従来の平面ボードに実装する際には、４個のチップのチップ制御信号であるチップ・イネーブル・バー（／ＣＥ）をそれぞれ分ければよい。しかし、平面ボードに代えてチップを積層させたマルチチップ半導体技術でこれを実現しようとすると、４つの／ＣＥの配線接続をそれぞれ分離する必要がある。これは／ＣＥの位置を変えた４種類のチップ、すなわちＡチップ、Ｂチップ、Ｃチップ、Ｄチップが要求されることを意味する。この４種類のチップを製造するためには、例えば、チップの最上層の配線層をパターニングするためのマスクを４枚用意すれば可能であり、また、できあがった４種類のチップを例えば決められた順にＡ−Ｂ−Ｃ−Ｄと積層させることも勿論可能である。しかし、製造コストを考慮すると、この方法は得策ではない。すなわち、４種類のチップを製造すること、そのそれぞれをテストすること、また、間違いなく順番に積層させること等を考えると、同一構成のチップ４個を積層する場合に比べて高価なものにならざるを得ない。
【０００６】
【発明が解決しようとする課題】
上記のように従来のマルチチップ半導体装置及びメモリカードは、複数個の半導体チップを搭載すると大型化を招くという問題があった。
本出願人は、先願でこの問題を解決する一つの手段を提案したが、更に大きな記憶容量で且つ小型のメモリカードあるいはメモリ装置を実現しようとすると製造コストが高くなる。
【０００７】
この発明は、上記事情を考慮してなされたもので、その目的とするところは、製造コストの上昇を抑制しつつ、平面面積が小さく、構造が単純で且つ厚さが薄いマルチチップ半導体装置及びメモリカードを提供することにある。
【０００８】
【課題を解決するための手段】
この発明の請求項１に記載したマルチチップ半導体装置は、半導体基板中に素子が集積形成された半導体チップを複数個搭載したマルチチップ半導体装置において、半導体基板を貫通する貫通孔内に接続プラグを形成した実質的に同一構造の複数個の半導体チップを積層し、前記各半導体チップの接続プラグをバンプを介して選択的に接続してなり、各々の半導体チップを選択するチップ選択信号が入力され、前記バンプの有無をスイッチのオン／オフに対応させて当該半導体チップの活性化を検知する回路を各半導体チップ中に設け、前記バンプの接続パターンに応じて、前記各半導体チップ内に設けたオプション回路を選択することを特徴としている。
【０００９】
また、請求項２に記載したように、請求項１に記載のマルチチップ半導体装置において、前記各半導体チップ間のアドレスの割り振りが、前記バンプの接続パターンにより指定されることを特徴とする。
【００１０】
この発明の請求項３に記載したマルチチップ半導体装置は、半導体基板中に素子が集積形成された半導体チップを複数個搭載したマルチチップ半導体装置において、半導体基板を貫通する貫通孔内に接続プラグを形成した実質的に同一構造の複数個の半導体チップを積層し、前記各半導体チップの接続プラグをバンプを介して選択的に接続してなり、入力されたアドレス信号の一部から各々の半導体チップに対応するアドレス信号を生成する信号生成回路と、この信号生成回路から出力されるアドレス信号と、各々の半導体チップを選択するチップ選択信号とが入力され、前記バンプの有無をスイッチのオン／オフに対応させて、当該半導体チップに対応するアドレス信号を生成する回路とを各半導体チップ中に設け、前記バンプの接続パターンに応じて、前記複数個の半導体チップ間のアドレスの割り振りを指定することを特徴としている。
【００１１】
請求項４に記載したように、請求項３に記載のマルチチップ半導体装置において、前記各半導体チップはそれぞれ、不揮発性半導体メモリチップであることを特徴とする。
【００１２】
請求項５に記載したように、請求項３に記載のマルチチップ半導体装置において、前記各半導体チップはそれぞれ、ＮＡＮＤ型ＥＥＰＲＯＭであることを特徴とする。
【００１３】
更に、請求項６に記載したように、請求項２または３に記載のマルチチップ半導体装置において、前記積層する半導体チップをｎ個とするとき、前記接続プラグが少なくとも（ｎ−１）個設けられて、同一構造の前記半導体チップ間のアドレスの割り振りを行うことを特徴とする。
【００１４】
請求項７に記載したように、請求項２または３に記載のマルチチップ半導体装置において、前記積層する半導体チップをｎ個とするとき、前記接続プラグが少なくとも（ｎ−１）個設けられて、同一構造の前記半導体チップ間のアドレスの割り振りを行い、［ｌｏｇ（ｎ）／ｌｏｇ２］個のアドレス入力で前記ｎ個の半導体チップの１つを選択することを特徴とする。
【００１５】
請求項８に記載したように、請求項１ないし７いずれか１つの項に記載のマルチチップ半導体装置において、前記接続プラグは、前記半導体基板における貫通孔の側壁に形成した絶縁膜と、前記貫通孔内に埋め込み形成され、前記絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成されることを特徴とする。
【００１６】
請求項９に記載したように、請求項１ないし８いずれか１つの項に記載のマルチチップ半導体装置において、前記半導体基板上に、前記接続プラグと前記半導体基板中に集積形成された素子とを電気的に接続する多層配線層を更に設けたことを特徴とする。
【００１７】
更にまた、この発明の請求項１０に記載したメモリカードは、それぞれ半導体基板を貫通する貫通孔内に設けられた接続プラグを備え、互いに実質的に同一構造の複数個の半導体メモリチップと、前記各半導体メモリチップを積層した状態で前記接続プラグを選択的に接続し、この接続パターンに応じて、前記複数個の半導体メモリチップ間のアドレスの割り振りを指定するバンプと、各半導体メモリチップ中に設けられ、前記バンプと前記接続プラグとを介して入力されたアドレス信号の一部から各々の半導体メモリチップに対応するアドレス信号を生成する信号生成回路と、各半導体メモリチップ中に設けられ、前記信号生成回路から出力されるアドレス信号と、各々の半導体メモリチップを選択するチップ選択信号とが入力され、前記バンプの有無をスイッチのオン／オフに対応させて、当該半導体メモリチップに対応するアドレス信号を生成する回路と、前記複数個の半導体メモリチップを積層した状態で封止するカード状のパッケージと、前記カード状のパッケージに設けられ、前記接続プラグ及び前記バンプを介して前記各半導体メモリチップとの信号の授受を行うための端子とを具備することを特徴としている。
【００１８】
請求項１１に記載したように、請求項１０に記載のメモリカードにおいて、前記接続プラグは、前記半導体基板における貫通孔の側壁に形成した絶縁膜と、前記貫通孔内に埋め込み形成され、前記絶縁膜によって前記半導体基板と電気的に分離された導電性の貫通プラグとを含んで構成されることを特徴とする。
【００１９】
また、請求項１２に記載したように、請求項１０または１１に記載のメモリカードにおいて、前記半導体基板上に、前記接続プラグと前記半導体基板中に集積形成されたメモリ回路とを電気的に接続する多層配線層を更に設けたことを特徴とする。
【００２０】
請求項１のような構成によれば、同一構造の複数個の半導体チップを積層するので、異なる構造の半導体チップを複数種類製造する必要がなく、全ての半導体チップに対して同じテストを行うことができ、積層する順番も考慮する必要がないので、製造コストを低減できる。また、積層する半導体チップ間のバンプの接続パターンに応じて、前記各半導体チップ内に設けたオプション回路を適宜選択することができる。更に、複数個の半導体チップを基板上に積層する際には、上記積層する半導体チップ間のバンプの接続パターンと、基板と最下層の半導体チップ間のバンプの接続パターンとに応じて、前記オプション回路を適宜選択することができる。
【００２１】
請求項２に示すように、各半導体チップに対するアドレスの割り振りは、バンプの接続パターンにより選択的に決定できる。
請求項３のような構成によれば、同一構造の複数個の半導体チップを積層するので、異なる構造の半導体チップを複数種類製造する必要がなく、全ての半導体チップに対して同じテストを行うことができ、積層する順番も考慮する必要がないので、製造コストを低減できる。また、積層する半導体チップ間のバンプの接続パターンに応じて、複数個の半導体チップ間のアドレスの割り振りを指定できる。
【００２２】
請求項４及び請求項５に示すように、各半導体チップとしては不揮発性半導体メモリチップ、例えばＮＡＮＤ型ＥＥＰＲＯＭを用いることができる。
請求項６に示すように、ｎ個の半導体チップを積層したときには、（ｎ−１）個の接続プラグを設ければ、各半導体チップ間のアドレスの割り振りを行うことができ、更に、請求項７に示すように、［ｌｏｇ（ｎ）／ｌｏｇ２］個のアドレス入力でｎ個の半導体チップの１つを選択することができる。
【００２３】
請求項８に示すように、各接続プラグは、貫通孔の側壁に形成した絶縁膜と、貫通孔内に埋め込み形成し、この絶縁膜によって半導体基板と電気的に分離された導電性の貫通プラグとで構成できる。これによって、複数個の半導体チップを積層したときにもパッケージを薄型化できる。
【００２４】
請求項９に示すように、接続プラグと半導体基板中に集積形成された素子とは、半導体基板上に形成した多層配線層で電気的に接続すれば良い。
更に、請求項１０のような構成によれば、同一構造の複数個の半導体メモリチップを積層してカード状のパッケージに搭載するので、異なる構造の半導体メモリチップを複数種類製造する必要がなく、全ての半導体メモリチップに対して同じテストを行うことができ、積層する順番も考慮する必要がないので、製造コストを低減できる。また、積層する半導体メモリチップ間のバンプの接続パターンに応じて、複数個の半導体メモリチップ間のアドレスの割り振りを指定できる。更に、複数個の半導体メモリチップを積層して搭載するので、カードの平面面積が小さく、且つバンプを介在して複数個の半導体メモリチップを積層するので厚さが薄いメモリカードが得られる。
【００２５】
請求項１１に示すように、各接続プラグは、半導体基板における貫通孔の側壁に形成した絶縁膜と、貫通孔内に埋め込み形成し、この絶縁膜によって半導体基板と電気的に分離された導電性の貫通プラグとで構成できる。これによって、複数個の半導体メモリチップを積層したときにもカード状のパッケージを薄型化できる。
請求項１２に示すように、接続プラグと半導体基板中に集積形成された素子とは、半導体基板上に形成した多層配線層で電気的に接続すれば良い。
【００２６】
【発明の実施の形態】
まず、この発明の前提となる技術として、本出願人による特願平８−３２１９３１号に記載したマルチチップ半導体装置について説明する。図１１は、上記マルチチップ半導体装置の断面構成図であり、２つの半導体チップ１−１，１−２が積層された構成となっている（先願では種々の実施の形態について説明したが、ここでは説明を簡単にするために要旨のみを抽出して概略的に説明する）。各チップ１−１，１−２はそれぞれ、大きく分けて、素子が集積形成されたシリコン基板２と、素子を所定の関係に接続するための多層配線層３と、上記シリコン基板２を貫通し、各チップ１−１，１−２どうしを電気的に接続するための接続プラグ４とで構成されている。上記接続プラグ４は、シリコン基板２における素子形成領域の外側に形成されており、このシリコン基板２における貫通孔５の側壁に形成した絶縁膜４ａと、この絶縁膜４ａによってシリコン基板２と電気的に分離された状態で上記貫通孔５内に埋め込み形成された導電性の貫通プラグ４ｂとから構成されている。上記多層配線層３は、少なくとも２層以上の配線層３１  ，３２  ，…，３ｍ  （ｍ≧２）から成り、接続プラグ４の形成後に、例えば最上位の配線層３ｍ  で、シリコン基板２内の素子と接続プラグ４上のパッド６とが接続されている。また、各チップ１−１，１−２におけるパッド６の形成面の裏面側のシリコン基板２の貫通プラグ４以外の領域は絶縁膜７で被覆されている。上記チップ１−１の貫通プラグ４ｂは、半田バンプ（金属バンプ）８を介して、チップ１−２の多層配線層３に設けられたパッド６と電気的に接続されている。これによって、チップ１−１とチップ１−２とが電気的に接続される。
【００２７】
この発明は、上述した先願の技術をもとに更に改良を加え、複数個の同一構成の半導体チップを積層し、各半導体チップ間の金属バンプの接続パターンに応じて、各半導体チップ内のオプション回路を選択させたものである。また、複数個の同一構成の半導体メモリチップを積層し、各半導体メモリチップ間の金属バンプの接続パターンに応じて、複数個の半導体メモリチップ間のアドレスの割り振りを指定するものである。更に、上記複数個積層した半導体メモリチップをカード状のパッケージに封止して、メモリカードを構成したものである。
【００２８】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係るマルチチップ半導体装置について説明するためのもので、ＳＳＦＤＣ（メモリカード）のカード状パッケージを透視して内部構成を概略的に示す斜視図である。このＳＳＦＤＣ  １１には、４個の半導体メモリチップ、例えばＮＡＮＤ型ＥＥＰＲＯＭチップ１２−１〜１２−４を積層した状態で搭載している。各チップ１２−１〜１２−４はそれぞれ同一構造であり、基本的には上記図１１に示したチップ１−１，１−２と同様に構成されている。１３−１〜１３−４はそれぞれ、ＳＳＦＤＣ  １１の表面端子の一部を示しており、ＮＡＮＤ型ＥＥＰＲＯＭの電源電圧、制御信号、アドレス及び入力データ等がこれらの表面端子１３−１〜１３−４を介して各ＮＡＮＤ型ＥＥＰＲＯＭチップ１２−１〜１２−４内に入力され、また、出力データ等がＳＳＦＤＣ  １１の外部に出力されるようになっている。
【００２９】
図２は、上記図１に示したＳＳＦＤＣ  １１中の各半導体メモリチップ１２−１〜１２−４を選択的に接続するための半田バンプ（金属バンプ）の接続パターンを示している。１３ａ〜１３ｅは、上記ＳＳＦＤＣ  １１の表面端子１３−１〜１３−４に接続される端子の一部を示しており、これらの端子１３ａ〜１３ｅにはそれぞれ、接地電圧Ｖｓｓ、第１のチップ選択信号／ＣＥ１、第２のチップ選択信号／ＣＥ２、第３のチップ選択信号／ＣＥ３及び第４のチップ選択信号／ＣＥ４が供給される。上記半導体メモリチップ１２−１の接続プラグ４−１〜４−３はそれぞれ、半田バンプ８−１〜８−３によって端子１３ａに共通接続され、接続プラグ４−４〜４−７はそれぞれ半田バンプ８−４〜８−７によって端子１３ｂ，１３ｃ，１３ｄ，１３ｅに接続される。上記半導体メモリチップ１２−２の接続プラグ４−１，４−２はそれぞれ、半田バンプ８−１，８−２によって半導体メモリチップ１２−１の接続プラグ及び半田バンプを介して端子１３ａに共通接続され、接続プラグ４−５〜４−７はそれぞれ半田バンプ８−５〜８−７によって半導体メモリチップ１２−１の接続プラグ及び半田バンプを介して端子１３ｃ，１３ｄ，１３ｅに接続される。また、上記半導体メモリチップ１２−３の接続プラグ４−１は、半田バンプ８−１によって半導体メモリチップ１２−２，１２−１の接続プラグ及び半田バンプを介して端子１３ａに接続され、接続プラグ４−６，４−７はそれぞれ半田バンプ８−６，８−７によって半導体メモリチップ１２−２，１２−１の接続プラグ及び半田バンプを介して端子１３ｄ，１３ｅに接続される。更に、上記半導体メモリチップ１２−４の接続プラグ４−７はそれぞれ半田バンプ８−７によって半導体メモリチップ１２−３，１２−２，１２−１の接続プラグ及び半田バンプを介して端子１３ｅに接続される。
【００３０】
これによって、半導体チップ１２−１には、信号Ａ，Ｂ，Ｃとして接地電圧Ｖｓｓ、チップ選択信号として／ＣＥ１，／ＣＥ２，／ＣＥ３，／ＣＥ４が供給される。半導体チップ１２−２には、信号Ａ，Ｂとして接地電圧Ｖｓｓ、チップ選択信号として／ＣＥ２，／ＣＥ３，／ＣＥ４が供給される。また、半導体チップ１２−３には、信号Ａとして接地電圧Ｖｓｓ、チップ選択信号として／ＣＥ３，／ＣＥ４が供給される。更に、半導体チップ１２−４には、信号Ａ，Ｂ，Ｃはいずれも供給されず、チップ選択信号として／ＣＥ４が供給される。
【００３１】
図３は、上記図２に示した各半導体メモリチップ１２−１〜１２−４中の一部の具体的な回路構成を示している。この回路は、信号Ａ，Ｂ，Ｃ，／ＣＥ１，／ＣＥ２，／ＣＥ３，／ＣＥ４によって、半導体メモリチップ１２−１〜１２−４のいずれが選択されたかを検知し、選択されたチップを活性化するものである。図３において、Ｖｃｃは電源電圧、Ｖｓｓは接地電圧、２１−１〜２１−３は抵抗、２２−１〜２２−１５はインバータ回路、２３−１〜２３−４は３入力ナンド回路、２４−１〜２４−４は２入力ナンド回路、２５は４入力ノア回路をそれぞれ示しており、半田バンプ８−１〜８−３はスイッチ２０−１〜２０−３の記号で表現している。
【００３２】
信号Ａ，Ｂ，Ｃが供給されるパッド６−１，６−２，６−３（図２の接続プラグ４−１，４−２，４−３上に位置するパッド）と接地点Ｖｓｓ間にはそれぞれ、スイッチ２０−１，２０−２，２０−３で等価的に表現するように、半田バンプが選択的に設けられている。すなわち、半田バンプを設けた場合にはスイッチがオンで接地電圧Ｖｓｓが印加され、設けない場合にはスイッチがオフでオープン状態である。上記各パッド６−１，６−２，６−３と電源電圧Ｖｃｃ間にはそれぞれ、高抵抗値の抵抗２１−１，２１−２，２１−３が接続されている。また、上記各パッド６−１，６−２，６−３にはそれぞれ、インバータ回路２２−１，２２−２，２２−３の入力端が接続され、これらインバータ回路２２−１，２２−２，２２−３の出力端はナンド回路２３−１の入力端に接続される。上記各パッド６−１，６−２にはそれぞれ、インバータ回路２２−４，２２−５の入力端が接続され、これらインバータ回路２２−４，２２−５の出力端と上記パッド６−３とがナンド回路２３−２の入力端に接続される。上記パッド６−１にはインバータ回路２２−６の入力端が接続され、このインバータ回路２２−６の出力端と上記パッド６−２，６−３とがナンド回路２３−３の入力端に接続される。更に、上記パッド６−１，６−２，６−３は、ナンド回路２３−４の入力端に接続される。
【００３３】
上記ナンド回路２３−１の出力端にはインバータ回路２２−７の入力端が接続され、このインバータ回路２２−７の出力端がナンド回路２４−１の一方の入力端に接続される。上記ナンド回路２４−１の他方の入力端には、チップ選択信号／ＣＥ１が入力されるパッド６−４が接続される。また、上記ナンド回路２３−２の出力端にはインバータ回路２２−８の入力端が接続され、このインバータ回路２２−８の出力端がナンド回路２４−２の一方の入力端に接続される。上記ナンド回路２４−２の他方の入力端には、チップ選択信号／ＣＥ２が入力されるパッド６−５が接続される。同様に、上記ナンド回路２３−３の出力端にはインバータ回路２２−９の入力端が接続され、このインバータ回路２２−９の出力端がナンド回路２４−３の一方の入力端に接続される。上記ナンド回路２４−３の他方の入力端には、チップ選択信号／ＣＥ３が入力されるパッド６−６が接続される。更に、上記ナンド回路２３−４の出力端にはインバータ回路２２−１０の入力端が接続され、このインバータ回路２２−１０の出力端がナンド回路２４−４の一方の入力端に接続される。上記ナンド回路２４−４の他方の入力端には、チップ選択信号／ＣＥ４が入力されるパッド６−７が接続される。
【００３４】
上記各ナンド回路２４−１〜２４−４の出力端には、インバータ回路２２−１１〜２２−１４の入力端が接続され、これらインバータ回路２２−１１〜２２−１４の出力端はそれぞれノア回路２５の入力端に接続される。そして、このノア回路２５の出力端にインバータ回路２２−１５の入力端が接続され、このインバータ回路２２−１５の出力端からチップ選択信号／ＣＥを得るようになっている。
【００３５】
ここで、上記インバータ回路２２−１１の論理出力は／Ａ・／Ｂ・／Ｃ・／ＣＥ１、上記インバータ回路２２−１２の論理出力は／Ａ・／Ｂ・Ｃ・／ＣＥ２、上記インバータ回路２２−１３の論理出力は／Ａ・Ｂ・Ｃ・／ＣＥ３、上記インバータ回路２２−１４の論理出力はＡ・Ｂ・Ｃ・／ＣＥ４である。
【００３６】
なお、上記抵抗２１−１〜２１−３としては、チャネル幅Ｗが小さく、チャネル長Ｌが長いＭＯＳトランジスタを用いると良い。あるいは図４に示すように複数のＭＯＳトランジスタを直列接続して構成すると良い。その理由は、半田バンプ８−１〜８−３を介して接地する際に、電源電圧Ｖｃｃから接地電圧Ｖｓｓへ定常的に流れる貫通電流を低減できるからである。図４では、上記抵抗２１−１〜２１−３としてＰチャネル型ＭＯＳトランジスタＴｒ１〜Ｔｒ５を用い、そのゲートを接地して５段直列接続した例を示している。
【００３７】
図３の回路に従えば、スイッチ２０−１，２０−２，２０−３がオン状態で信号Ａ，Ｂ，Ｃが全て接地電圧Ｖｓｓのチップ、すなわち図２のチップ１２−１は第１のチップ選択信号／ＣＥ１で制御されて活性化される。また、スイッチ２０−１，２０−２がオン状態で信号Ａ，Ｂが共に接地電圧Ｖｓｓ、且つスイッチ２０−３がオフ状態で信号Ｃが電源電圧Ｖｃｃのチップ、すなわち図２のチップ１２−２は第２のチップ選択信号／ＣＥ２で制御されて活性化される。スイッチ２０−１がオン状態で信号Ａが接地電位Ｖｓｓ、且つスイッチ２０−２，２０−３がオフ状態で信号Ｂ，Ｃが共に電源電圧Ｖｃｃのチップ、すなわち図２のチップ１２−３は第３のチップ選択信号／ＣＥ３で制御されて活性化される。更に、スイッチ２０−１，２０−２，２０−３がオフ状態で信号Ａ，Ｂ，Ｃが全て電源電圧Ｖｃｃのチップ、すなわち図２のチップ１２−４は第４のチップ選択信号／ＣＥ４で制御されて活性化される。このようすを下表１に纏めて示す。
【００３８】
【表１】
0003563604.tif 000002
【００３９】
表１において、Ｖｓｓ（０）は半田バンプ８−１〜８−３のいずれかが設けられ（スイッチ２０−１〜２０−３がオン状態に相当する）、対応するパッド６−１〜６−３のいずれかが接地されている場合を示しており、Ｖｃｃ（１）は半田バンプ８−１〜８−３を設けず（スイッチ２０−１〜２０−３がオフ状態に相当する）、パッド６−１〜６−３のいずれかが高抵抗値の抵抗２１−１〜２１−３を介して電源電圧Ｖｃｃでバイアスされている状態を示している。パッド６−１〜６−３に半田バンプを設けない時には、これらのパッドは抵抗２１−１〜２１−３を介して電源電圧Ｖｃｃでバイアスされる。よって、半田バンプを設けるか否かに応じて信号Ａ，Ｂ，Ｃのレベルを設定でき、半田バンプの接続パターンに応じて半導体メモリチップ１２−１〜１２−４を自由に選択できる。
【００４０】
なお、積層する半導体メモリチップの数をｎとするとき、接続プラグは少なくとも（ｎ−１）個設ければｎ個の半導体メモリチップ間のアドレスの割り振りを行うことができる。
【００４１】
上記のような構成によれば、同一構造の複数個の半導体メモリチップを積層してカード状のパッケージに搭載するので、異なる構造の半導体メモリチップを複数種類製造する必要がなく、全ての半導体メモリチップに対して同じテストを行うことができ、積層する順番も考慮する必要がないので、製造コストを低減できる。また、積層する半導体メモリチップ間の金属バンプの接続パターンに応じて、複数個の半導体メモリチップ間のアドレスの割り振りを指定できる。複数個の半導体メモリチップを積層して搭載するので、カードの平面面積が小さく、且つ金属バンプを介在して複数個の半導体メモリチップを積層するので厚さが薄いメモリカードが得られる。
【００４２】
図５は、この発明の第２の実施の形態に係るマルチチップ半導体装置について説明するためのもので、半田バンプの他の接続パターンを示している。図５において上記図２と同一構成部分には同じ符号を付しており、この第２の実施の形態では図２における全ての半導体メモリチップ１２−１〜１２−４に半田バンプ８−４〜８−７を設け、チップ選択信号／ＣＥ１〜／ＣＥ４を全ての半導体メモリチップ１２−１〜１２−４に供給するように接続したものである。
【００４３】
このような半田バンプの接続パターンであっても、信号Ａ，Ｂ，Ｃで各半導体メモリチップ１２−１〜１２−４の選択が可能であるので、チップ選択には何等支障はなく、第１の実施の形態と同様な選択が行え、同じ作用効果が得られる。またこれによって、４個のメモリチップ１２−１〜１２−４のアドレスの割り振りを半田バンプの接続パターンで指定するためには、本質的に３個の接続プラグ４−１〜４−３が設けられていれば良いことがわかる。
【００４４】
図６ないし図８はそれぞれ、この発明の第３の実施の形態に係るマルチチップ半導体装置について説明するためのもので、図６は半田バンプの更に他の接続パターンを示している。この図６では、図２と同様に４個の半導体メモリチップ３２−１〜３２−４を積層して構成した半導体メモリ装置における具体的な半田バンプ３４の接続パターンを示している。３３ａ，３３ｂ，３３ｃはＳＳＦＤＣの表面端子へ接続する端子の一部を示しており、これらの端子３３ａ，３３ｂ，３３ｃにはそれぞれ接地電圧Ｖｓｓとアドレス信号Ａ０，Ａ１が入力される。上記半導体メモリチップ３２−１の接続プラグ３４−１〜３４−３はそれぞれ、半田バンプ３８−１〜３８−３によって端子３３ａに共通接続され、接続プラグ３４−４，３４−５はそれぞれ半田バンプ３８−４，３８−５によって端子３３ｂ，３３ｃに接続される。上記半導体メモリチップ３２−２の接続プラグ３４−１，３４−２はそれぞれ、半田バンプ３８−１，３８−２によって半導体メモリチップ３２−１の接続プラグ及び半田バンプを介して端子３３ａに共通接続され、接続プラグ３４−４，３４−５はそれぞれ半田バンプ３８−４，３８−５によって半導体メモリチップ１２−１の接続プラグ及び半田バンプを介して端子３３ｂ，３３ｃに接続される。また、上記半導体メモリチップ３２−３の接続プラグ３４−１は、半田バンプ３８−１によって半導体メモリチップ３２−２，３２−１の接続プラグ及び半田バンプを介して端子３３ａに接続され、接続プラグ３４−４，３４−５はそれぞれ半田バンプ３８−４，３８−５によって半導体メモリチップ３２−２，３２−１の接続プラグ及び半田バンプを介して端子３３ｂ，１３ｃに接続される。更に、上記半導体メモリチップ３２−４の接続プラグ３４−４，３４−５はそれぞれ半田バンプ３８−４，３８−５によって半導体メモリチップ３２−３，３２−２，３２−１の接続プラグ及び半田バンプを介して端子３３ｂ，３３ｃに接続される。
【００４５】
これによって、半導体メモリチップ３２−１には信号Ａ，Ｂ，Ｃとして接地電圧Ｖｓｓ、半導体チップ３２−２には信号Ａ，Ｂとして接地電圧Ｖｓｓ、半導体チップ３２−３には信号Ａとして接地電圧Ｖｓｓがそれぞれ供給される。半導体チップ３２−４には、信号Ａ，Ｂ，Ｃはいずれも供給されない。また、各半導体メモリチップ３２−１〜３２−４にはそれぞれアドレス信号Ａ０，Ａ１が共通に入力される。
【００４６】
図７及び図８は、上記図６に示した各半導体メモリチップ３２−１〜３２−４中の一部の具体的な回路構成を示している。図７及び図８において、Ｖｃｃは電源電圧、Ｖｓｓは接地電圧、４１−１〜４１−３は抵抗、４２−１〜４２−１４，４８−１〜４８−４はインバータ回路、４３−１〜４３−４は３入力ナンド回路、４４−１〜４４−４，４７−１〜４７−４は２入力ナンド回路、４５−１，４５−２はアドレスバッファ回路をそれぞれ示しており、半田バンプはスイッチ４０−１〜４０−３の記号で表現している。
【００４７】
図７に示すように、信号Ａ，Ｂ，Ｃが供給されるパッド４６−１，４６−２，４６−３と接地点Ｖｓｓ間にはそれぞれ、スイッチ４０−１，４０−２，４０−３で等価的に表現するように、半田バンプが選択的に設けられている。半田バンプを設けた場合にはスイッチがオン、設けない場合にはスイッチがオフである。上記各パッド４６−１，４６−２，４６−３と電源Ｖｃｃ間にはそれぞれ、高抵抗値の抵抗４１−１，４１−２，４１−３が接続されている。上記各パッド４６−１，４６−２，４６−３にはそれぞれ、インバータ回路４２−１，４２−２，４２−３の入力端が接続され、これらインバータ回路４２−１，４２−２，４２−３の出力端はナンド回路４３−１の入力端に接続される。また、上記各パッド４６−１，４６−２にはそれぞれ、インバータ回路４２−４，４２−５の入力端が接続され、これらインバータ回路４２−４，４２−５の出力端と上記パッド４６−３とがナンド回路４３−２の入力端に接続される。上記パッド４６−１にはインバータ回路４２−６の入力端が接続され、このインバータ回路４２−６の出力端と上記パッド４６−２，４６−３とがナンド回路４３−３の入力端に接続される。更に、上記パッド４６−１，４６−２，４６−３は、ナンド回路４３−４の入力端に接続される。
【００４８】
上記ナンド回路４３−１の出力端にはインバータ回路４２−７の入力端が接続され、このインバータ回路４２−７の出力端がナンド回路４４−１の一方の入力端に接続される。上記ナンド回路４４−１の他方の入力端には、アドレス信号／Ａ０・／Ａ１が供給される。また、上記ナンド回路４３−２の出力端にはインバータ回路４２−８の入力端が接続され、このインバータ回路４２−８の出力端がナンド回路４４−２の一方の入力端に接続される。上記ナンド回路４４−２の他方の入力端には、アドレス信号Ａ０・／Ａ１が供給される。同様に、上記ナンド回路４３−３の出力端にはインバータ回路４２−９の入力端が接続され、このインバータ回路４２−９の出力端がナンド回路４４−３の一方の入力端に接続される。上記ナンド回路４４−３の他方の入力端には、アドレス信号／Ａ０・Ａ１が供給される。更に、上記ナンド回路４３−４の出力端にはインバータ回路４２−１０の入力端が接続され、このインバータ回路４２−１０の出力端がナンド回路４４−４の一方の入力端に接続される。上記ナンド回路４４−４の他方の入力端には、アドレス信号Ａ０・Ａ１が供給される。
【００４９】
上記ナンド回路４４−１の出力端には、インバータ回路４２−１１の入力端が接続され、このインバータ回路４２−１１の出力端から論理信号／Ａ・／Ｂ・／Ｃ・／Ａ０・／Ａ１が出力される。また、上記ナンド回路４４−２の出力端には、インバータ回路４２−１２の入力端が接続され、このインバータ回路４２−１２の出力端から論理信号／Ａ・／Ｂ・Ｃ・Ａ０・／Ａ１が出力される。上記ナンド回路４４−３の出力端には、インバータ回路４２−１３の入力端が接続され、このインバータ回路４２−１３の出力端から論理信号／Ａ・Ｂ・Ｃ・／Ａ０・Ａ１が出力される。更に、上記ナンド回路４４−４の出力端には、インバータ回路４２−１４の入力端が接続され、このインバータ回路４２−１４の出力端から論理信号Ａ・Ｂ・Ｃ・Ａ０・Ａ１が出力される。
【００５０】
すなわち、上記インバータ回路４２−１１の出力信号は／Ａ・／Ｂ・／Ｃ・／Ａ０・／Ａ１、上記インバータ回路４２−１２の出力信号は／Ａ・／Ｂ・Ｃ・Ａ０・／Ａ１、上記インバータ回路４２−１３の出力信号は／Ａ・Ｂ・Ｃ・／Ａ０・Ａ１、上記インバータ回路４２−１４の出力信号はＡ・Ｂ・Ｃ・Ａ０・Ａ１である。
【００５１】
図８は、上記図７に示したナンド回路４４−１〜４４−４に信号／Ａ０・／Ａ１、Ａ０・／Ａ１、／Ａ０・Ａ１、及びＡ０・Ａ１を供給する信号生成回路を示している。アドレス信号Ａ０，Ａ１がそれぞれ入力されるパッド４６−４，４６−５にはそれぞれ、アドレスバッファ回路４５−１，４５−２の入力端が接続される。これらアドレスバッファ回路４５−１，４５−２から出力される信号／Ａ０，Ａ０，／Ａ１，Ａ１はそれぞれ、ナンド回路４７−１〜４７−４に選択的に供給される。すなわち、ナンド回路４７−１の一方の入力端にはアドレスバッファ回路４５−１の／Ａ０出力端が接続され、他方の入力端にはアドレスバッファ回路４５−２の／Ａ１出力端が接続される。ナンド回路４７−２の一方の入力端にはアドレスバッファ回路４５−１のＡ０出力端が接続され、他方の入力端にはアドレスバッファ回路４５−２の／Ａ１出力端が接続される。また、ナンド回路４７−３の一方の入力端にはアドレスバッファ回路４５−１の／Ａ０出力端が接続され、他方の入力端にはアドレスバッファ回路４５−２のＡ１出力端が接続される。更に、ナンド回路４７−４の一方の入力端にはアドレスバッファ回路４５−１のＡ０出力端が接続され、他方の入力端にはアドレスバッファ回路４５−２のＡ１出力端が接続される。そして、上記各ナンド回路４７−１〜４７−４の出力端がそれぞれインバータ回路４８−１〜４８−４の入力端に接続され、インバータ回路４８−１の出力端から論理信号／Ａ０・／Ａ１が出力されて上記ナンド回路４４−１の他方の入力端に、インバータ回路４８−２の出力端から論理信号Ａ０・／Ａ１が出力されて上記ナンド回路４４−２の他方の入力端に、インバータ回路４８−３の出力端から論理信号／Ａ０・Ａ１が出力されて上記ナンド回路４４−３の他方の入力端に、及びインバータ回路４８−４の出力端から論理信号Ａ０・Ａ１が出力されて上記ナンド回路４４−４の他方の入力端にそれぞれ供給される。
【００５２】
上記図７及び図８の回路に従えば、信号Ａ，Ｂ，Ｃが全て接地電圧Ｖｓｓのチップ、すなわち図６のチップ３２−１はアドレス信号Ａ０＝０，Ａ１＝０で選択され、信号Ａ，Ｂが接地電圧Ｖｓｓで信号Ｃが電源電圧Ｖｃｃのチップ、すなわちチップ３２−２はアドレス信号Ａ０＝１，Ａ１＝０で選択される。また、信号Ａが接地電圧Ｖｓｓで信号Ｂ，Ｃが電源電圧Ｖｃｃのチップ、すなわちチップ３２−３はアドレス信号Ａ０＝０，Ａ１＝１で選択され、信号Ａ，Ｂ，Ｃが全て電源電圧Ｖｃｃのチップ、すなわちチップ３２−４はアドレス信号Ａ０＝１，Ａ１＝１で選択される。このようすを下表２に纏めて示す。
【００５３】
【表２】
0003563604.tif 000003
【００５４】
表２において、Ｖｓｓ（０）は半田バンプ３８−１〜３８−３のいずれかが設けられ（スイッチ２０−１〜２０−３がオン状態に相当する）、対応するパッド３６−１〜３６−３のいずれかが接地されている場合を示しており、Ｖｃｃ（１）は半田バンプ３８−１〜３８−３を設けず（スイッチ２０−１〜２０−３がオフ状態に相当する）、パッド３６−１〜３６−３のいずれかが高抵抗値の抵抗３１−１〜３１−３を介して電源電圧Ｖｃｃでバイアスされている状態を示している。パッド３６−１〜３６−３に半田バンプを設けない時には、これらのパッドは図３に示した回路と同様に抵抗３１−１〜３１−３を介して電源電圧Ｖｃｃでバイアスされる。これによって、半田バンプを設けるか否かに応じて信号Ａ，Ｂ，Ｃのレベルを設定でき、これらの信号Ａ，Ｂ，Ｃとアドレス信号Ａ０，Ａ１とにより半導体メモリチップ３２−１〜３２−４を自由に選択できる。
【００５５】
なお、積層する半導体メモリチップの数をｎとするとき、接続プラグを少なくとも（ｎ−１）個設けてｎ個の半導体メモリチップ間のアドレスの割り振りを行い、［ｌｏｇ（ｎ）／ｌｏｇ２］個のアドレス入力でこれらｎ個の半導体チップの１つを選択することができる。
【００５６】
更に、図１及び図２に示した構造において、半導体メモリチップ１２−１〜１２−４を、図９に示すような半導体システムチップ１００に替えても良い。図９では、チップ１００中に設けられているオプション回路Ａ〜Ｄが半田バンプの接続パターンで選択される。その手法は図２に示した方法と同様である。また、図１０に示すように、半導体チップ２００の一部にオプション回路群２１０を設け、その中のオプション回路Ａ’〜Ｄ’を半田バンプの接続パターンで選択した場合でもこの発明は有効である。ここでのオプション回路Ａ’〜Ｄ’としては、例えば入／出力データのビット数を決めるビット構成設定回路や、半導体メモリチップの変則ブロックを指定するアドレスの回し方（ＴＯＰ／ＢＯＴＴＯＭ）の切り替え回路であっても良く、この場合、積層する全半導体メモリチップにおいて、全て同一のオプション回路Ａ’〜Ｄ’が半田バンプの接続パターンで選択されても構わない。すなわち、この発明によれば、半導体基板を貫通する貫通孔内に接続プラグが形成された構造を有する複数枚の同一チップを積層する際に、積層するチップ間及びマルチチップ半導体装置を搭載する基板と最下層のチップ間の金属バンプの接続パターンに応じて、各チップ内のオプション回路を選択させたマルチチップ半導体装置も提供できる。特に、同一のメモリチップを複数枚用いて、積層チップ間及びマルチチップ半導体装置を搭載する基板と最下層のチップ間の金属バンプの接続パターンを変えることのみで、大容量、多機能のマルチチップ半導体装置を提供できる。
【００５７】
なお、上記各実施の形態では、半導体メモリチップを複数個積層して搭載する場合を例に取って説明したが、メモリ回路とロジック回路の混載チップやメモリ以外の他の半導体チップも搭載できるのは勿論である。
【００５８】
【発明の効果】
以上説明したように、この発明によれば、製造コストの上昇を抑制しつつ、平面面積が小さく、構造が単純で且つ厚さが薄いマルチチップ半導体装置及びメモリカードが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るマルチチップ半導体装置について説明するためのもので、ＳＳＦＤＣのカード状パッケージを透視して内部構成を概略的に示す斜視図。
【図２】図１に示したＳＳＦＤＣ中の各半導体メモリチップを選択的に接続するための半田バンプの接続パターンを示す断面図。
【図３】図２に示した各半導体メモリチップ中の一部の具体的な回路構成を示す図。
【図４】図３に示した回路における抵抗値の高い抵抗の構成例を示す回路図。
【図５】この発明の第２の実施の形態に係るマルチチップ半導体装置について説明するためのもので、半田バンプの他の接続パターンを示す断面図。
【図６】この発明の第３の実施の形態に係るマルチチップ半導体装置について説明するためのもので、半田バンプの更に他の接続パターンを示す断面図。
【図７】この発明の第３の実施の形態に係るマルチチップ半導体装置について説明するためのもので、図６に示した各半導体メモリチップ中の一部の具体的な回路構成を示す図。
【図８】この発明の第３の実施の形態に係るマルチチップ半導体装置について説明するためのもので、図６に示した各半導体メモリチップ中の一部の具体的な回路構成を示す図。
【図９】この発明の第４の実施の形態に係るマルチチップ半導体装置について説明するためのもので、図１及び図２に示した構造において、半導体メモリチップに代えて設ける半導体システムチップを示す図。
【図１０】この発明の第５の実施の形態に係るマルチチップ半導体装置について説明するためのもので、図１及び図２に示した構造において、半導体メモリチップに代えて設ける、オプション回路群を備えた半導体チップを示す図。
【図１１】この発明の前提となる技術について説明するためのもので、本出願人による先願に記載したマルチチップ半導体装置の断面構成図。
【符号の説明】
３…多層配線層、４−１〜４−７…接続プラグ、４ａ…絶縁膜、４ｂ…貫通プラグ、５…貫通孔、６−１〜６−３…パッド、８−１〜８−７…半田バンプ、１１…ＳＳＦＤＣ、１２−１〜１２−４…ＮＡＮＤ型ＥＥＰＲＯＭチップ、１３−１〜１３−４…表面端子、１３ａ〜１３ｅ…端子、Ａ，Ｂ，Ｃ…信号、／ＣＥ１〜／ＣＥ４…チップ選択信号、Ｖｃｃ…電源電圧、Ｖｓｓ…接地電圧、２０−１〜２０−３，４０−１〜４０−３…スイッチ、２１−１〜２１−３，４１−１〜４１−３…抵抗、２２−１〜２２−１５，４２−１〜４２−１４，４８−１〜４８−４…インバータ回路、２３−１〜２３−４，４３−１〜４３−４…３入力ナンド回路、２４−１〜２４−４，４４−１〜４４−４，４７−１〜４７−４…２入力ナンド回路、２５…４入力ノア回路。
【図１】
0003563604.tif 000004
【図２】
0003563604.tif 000005
【図３】
0003563604.tif 000006
【図４】
0003563604.tif 000007
【図５】
0003563604.tif 000008
【図６】
0003563604.tif 000009
【図７】
0003563604.tif 000010
【図８】
0003563604.tif 000011
【図９】
0003563604.tif 000012
【図１０】
0003563604.tif 000013
【図１１】
0003563604.tif 000014