(57)【特許請求の範囲】
【請求項１】
１種類のＩ／Ｏバスを利用して外部から入力される動作制御コマンドとアドレス指定コマンドとに基づいて、データの読み出し動作、データの書き込み動作及びデータの消去動作が可能な複数のメモリ素子と、マイコン等のＣＰＵからのアドレス信号を用いて前記複数のメモリ素子のいずれか１つ、または、複数個を選択するチップイネーブル制御手段とを備え、希望する複数個のメモリ素子に同時にデータアクセスさせるようにしたものであるとともに、
データアクセスとして、希望する複数個のメモリ素子に同時にリードコマンドとアドレス指定コマンドとを書き込み、その後に各メモリに選択的にあらかじめ設定された順番に１つずつチップイネーブル信号を出力して、各メモリのページレジスタに読み出されたデータを読み出すと共に、データ読み出しのスタートアドレスや各メモリの読み出し所望のデータ数や各メモリ素子の読み出し順番の設定を変える手段を有することを特徴とするデータ記録再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データの読み出し／書き込み／消去制御において、動作制御コマンドとアドレス指定コマンドを用いるメモリを複数個用いたデータ記録再生装置およびデータ記録再生装置のメモリアクセス方法に関する。
【０００２】
【従来技術】
従来から、データの記録再生をおこなうために、データの記録媒体として種々の半導体メモリが知られている。代表的なものとして、電源が切れると内部に記録していたデータが消えてしまうデータ揮発性のメモリであるＲＡＭや、電源を切ってもデータが消えないデータ不揮発性のフラッシュメモリ等がある。またフラッシュメモリにも、そのメモリセル構成の違いでＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリがある。
【０００３】
これらメモリの種類により、そのアクセス方法は異なるが、図９はＲＡＭやＮＯＲ型フラッシュメモリのデータアクセスの回路構成である。ＲＡＭやＮＯＲ型フラッシュメモリは、そのアクセスにおいてマイコンのアドレス空間に各メモリチップを割り当て、管理する構成になっている。ＲＡＭの場合は、メモリアクセス方法として、以下の手順で行う。
【０００４】
(1)メモリのアドレスを指定する
(2)アドレスの一部をデコードしてチップイネーブル信号を出力する→チップがアクティブになる
(3)リードパルス／ライトパルスによってデータの読み出し／書き込みを行うここで、チップイネーブル信号とは、メモリチップのデータ及び制御信号の入出力ゲートの開閉を制御する信号で、「チップイネーブル信号を出力する」と、この入出力ゲートが開き、そのチップと外部の信号ラインが信号的に接続された状態、つまりそのチップがアクティブになる。ＮＯＲ型フラッシュメモリの場合は、メモリアクセス方法として、以下の手順で行う。
【０００５】
データの読み出し
(1)メモリのアドレスを指定する
(2)アドレスの一部をデコードしてチップイネーブル信号を出力する→チップがアクティブになる
(3)リードパルスによってデータの読み出しを行う
データの書き込み
(1)メモリのアドレスを指定する
(2)アドレスの一部をデコードしてチップイネーブル信号を出力する→チップがアクティブになる
(3)書き込みコマンドを所望のアドレスに書き込む
(4)ライトパルスによってデータの書き込みを行う
(5)ステータスレジスタをチェックして書き込み終了を確認する
データの消去
(1)メモリのアドレスを指定する
(2)アドレスの一部をデコードしてチップイネーブル信号を出力する→チップがアクティブになる
(3)消去コマンドを所望のアドレスに書き込む
(4)そのアドレスを含むブロック（フラッシュメモリの消去単位）のデータが消去される
(5)ステータスレジスタをチェックして消去終了を確認するまた、ＮＯＲ型フラッシュメモリの場合、ＩＣカード形状においては、データの消去方法に関して、特開平４−３１３８９１号公報のような一括消去の方法がある。この方法は、一括消去コマンドが書き込まれるとＩＣカード内の全チップにチップイネーブル信号を出力する方法である。
【０００６】
次に、本発明の対象となるメモリ（１種類のＩ／Ｏバスを利用して、外部から入力される動作制御コマンドとアドレス指定コマンドに基づいて、データの読み出し動作、書き込み動作、消去動作が実行されるメモリ）の代表的なものとしては、ＮＡＮＤ型フラッシュメモリがある。
【０００７】
図１０はＮＡＮＤ型フラッシュメモリのデータアクセスの回路構成である。ＮＡＮＤ型フラッシュメモリは、そのアクセスにおいてはマイコンのアドレス空間による管理を必要としない構成になっている。
【０００８】
ＮＡＮＤ型フラッシュメモリの場合は、メモリアクセス方法として、以下の手順で行う。
【０００９】
データの読み出し
(1)チップイネーブル信号を出力する→チップがアクティブになる
(2)読み出しコマンドを書き込む
(3)アドレス指定コマンドを書き込む→メモリセルからページレジスタにデータがセットされる
(4)リードパルスによってデータの読み出しを行う
データの書き込み
(1)チップイネーブル信号を出力する→チップがアクティブになる
(2)書き込みコマンドを書き込む
(3)アドレス指定コマンドを書き込む→データを書き込むページを指定する
(4)ライトパルスによってページレジスタにデータの書き込みを行う
データの消去
(1)チップイネーブル信号を出力する→チップがアクティブになる
(2)消去セットコマンドを書き込む
(3)アドレス指定コマンドを書き込む→データを消去するブロックを指定する
(4)消去実行コマンドを書き込む→ブロックのデータ消去される
【００１０】
【発明が解決しようとする課題】
これらの方法では、多数のメモリ素子にアクセスするアプリケーションを実行する場合、ＲＡＭやＮＯＲ型フラッシュメモリについては、データバスの競合という不具合を発生させないために、ひとつずつ順番にアドレスを変えていって前記の手順ルーチンを繰り返さなければならない。ＮＡＮＤ型フラッシュメモリの場合でも、各メモリチップに対して、ひとつずつチップイネーブル信号を出して、前記の手順ルーチンを行ってから、次のチップ処理へと進まなければならない。
【００１１】
具体的に言うと、例えば、多数のメモリ素子のデータを全部消去するアプリケーションや、Ｎ個あるメモリ素子のうち（Ｎ−１）個のメモリ素子のデータを消去するアプリケーションの場合、前記のデータの消去方法の手順ルーチンをアドレス毎あるいはチップ毎に順次繰り返すので、アプリケーション実行時間としては多大な時間（各手順間のタイムラグの合計タイムに全アドレス数あるいは全チップ数を乗算した値）を必要とし、また、この期間中、マイコン等のＣＰＵはその消去アプリケーション制御に占有されているので、例えばキー入力の受付等の他の処理はできない等のシステムとしては不都合な期間が長時間になってしまう。
【００１２】
ＮＯＲ型フラッシュメモリのＩＣカードの一括消去の方法でも、全メモリ素子のデータを全部消去するアプリケーションでは効果があるが、Ｎ個あるメモリ素子のうち（Ｎ−１）個のメモリ素子のデータを消去するアプリケーションに対しては効果がなく、やはり、チップ毎に消去方法の手順ルーチンを順次繰り返さなければならず、アプリケーション実行時間としては多大な時間がかかってしまう。
【００１３】
本発明はこのような問題点を鑑み、１種類のＩ／Ｏバスを利用して、外部から入力される動作制御コマンドとアドレス指定コマンドに基づいて、データの読み出し動作、書き込み動作、消去動作が実行されるメモリを用いたデータ記録再生装置において、複数あるいは多数のメモリチップを同時に、かつ、効率的にアクセスして、データアクセスの待ち時間を短時間にして、アプリケーション実行時間を削減する（特に複数メモリのデータ消去実行時間の削減）ことと、この効率的なアクセス方法を応用したデータ読み出し手段（データのセキュリティ機能と誤データ読み出し監視機能）を特徴とする記録再生装置を提供することを目的とする。
【００１４】
【課題を解決する為の手段】
請求項１記載のデータ記録再生装置は、１種類のＩ／Ｏバスを利用して外部から入力される動作制御コマンドとアドレス指定コマンドとに基づいて、データの読み出し動作、データの書き込み動作及びデータの消去動作が可能な複数のメモリ素子と、マイコン等のＣＰＵからのアドレス信号を用いて前記複数のメモリ素子のいずれか１つ、または、複数個を選択するチップイネーブル制御手段とを備え、希望する複数個のメモリ素子に同時にデータアクセスさせるようにしたものであるとともに、データアクセスとして、希望する複数個のメモリ素子に同時にリードコマンドとアドレス指定コマンドとを書き込み、その後に各メモリに選択的にあらかじめ設定された順番に１つずつチップイネーブル信号を出力して、各メモリのページレジスタに読み出されたデータを読み出すと共に、データ読み出しのスタートアドレスや各メモリの読み出し所望のデータ数や各メモリ素子の読み出し順番の設定を変える手段を有することを特徴とするデータ記録再生装置である。
【００１５】
なお、本発明のデータ記録再生装置は、データアクセスとして、希望する複数個のメモリ素子に同時に消去コマンドとアドレス指定コマンドを書き込み、メモリの消去時間を短縮するものであってもよい。
【００１６】
また、本発明のデータ記録再生装置は、データアクセスとして、選択された１つのメモリと固定の１つのメモリとの合計２個のメモリ素子に同時にライトコマンドとアドレス指定コマンドとを書き込み、同じデータ情報を２つのメモリに記憶する手段と、その後のデータ読み出しの際にこれら２つのメモリ素子に同時にリードコマンドとアドレス指定コマンドとを書き込み、これらのメモリ素子から同時にデータを読み出してそのデータ内容の一致・不一致を比較判定する手段とを備え、一方のメモリ記憶データを他方のメモリ記憶データのチェック用に利用して、データ欠損やデータ化けなどによる誤データを監視するものであってもよい。
【００１７】
また、本発明のデータ記録再生装置におけるメモリアクセス方法は、１種類のＩ／Ｏバスを利用して外部から入力される動作制御コマンドとアドレス指定コマンドとに基づいて、データの読み出し動作、データの書き込み動作及びデータの消去動作が可能な複数のメモリ素子を用いて、マイコン等のＣＰＵからのアドレス信号を用いて前記複数のメモリ素子のいづれか１つ、または、複数個を選択して、希望する複数個のメモリ素子に同時にデータアクセスさせるようにした方法として表現できる。
【００１８】
【発明の実施の形態】
外部から入力される動作制御コマンドとアドレス指定コマンドに基づいて、データの読み出し動作、書き込み動作、消去動作が実行されるメモリとして、ここではＮＡＮＤ型フラッシュメモリを用いたものを一実施例として記述する。以下、本発明の実施例について図面に基づき説明する。
【００１９】
図１は本発明の一実施例のメモリアクセス回路構成を示すブロック図である。本装置はパラレルに接続されたＮ個のＮＡＮＤ型フラッシュメモリ１，２，３，４・・・Ｎと、これらフラッシュメモリ１，２，３，４・・・Ｎのチップイネーブル信号を選択的に出力するチップイネーブル制御回路１０とを備えている。チップイネーブル制御回路１０にはアドレスバス２１が接続されている。アドレスバス２１はＮ本のアドレス線で構成されている。各メモリ１，２，３，４・・・Ｎには、それぞれデータバス２０、読み出し制御信号線２２、書き込み制御信号線２３、アドレスラッチイネーブル信号線２４、コマンドラッチイネーブル信号線２５、Ｒ／Ｂ出力信号線２６が接続されている。データバス２０は、例えば、８本のデータ線で構成されている。Ｒ／Ｂ出力信号線２６は抵抗により“Ｈ”レベルにプルアップされている。アドレスラッチイネーブル信号は、アドレス指定コマンドや入力データをメモリ内部のアドレス／ページレジスタに送信する経路の開閉を制御する。コマンドラッチイネーブル信号は、動作制御コマンドをメモリ内部のコマンドレジスタに送信する経路の開閉を制御する。Ｒ／Ｂ出力信号はメモリのデバイス動作の状態（レディー状態かビジー状態か）を示す。また、チップイネーブル制御回路１０と各メモリ１，２，３，４・・・Ｎとがそれぞれチップイネーブル信号線３１，３２，３３，３４，３５により接続されている。チップイネーブル制御回路１０は、アドレスバス２１を介して入力されるアドレス信号に基づいて出力するチップイネーブル信号を選択する。このとき、アドレス線がＮ本なので設定するアドレス値は（２Ｎ）個あり、またＮ個のメモリチップの選択のしかたとしては、各々１つずつ選択する、あるいは、特定の複数個を一度に選択する等の組合せは全部で（２Ｎ−１）通りなので、すべての組合せのチップイネーブル信号の出力状態を制御することが可能である。
【００２０】
図１の回路の動作を説明する。先ず、複数個のメモリチップの全データを消去する動作について、図３のフローチャートを参照しながら説明すると、アドレスバス２１を介して入力されるアドレス信号である特定のアドレス値を設定すると、複数個、例えばＮ個とする、のメモリのチップイネーブル信号が出力され、Ｎ個の全メモリチップが同時にアクティブになる＜ステップ１＞。次にデータバス２０を介して、消去セットコマンドが与えられ＜ステップ２Ａ＞、アドレス指定コマンドが与えられて何処のブロックが消去されるのかが指定され＜ステップ３＞、それから、消去実行コマンドが与えられて、指定されたブロックのデータ、すなわち、Ｎ個のメモリチップの同位置のブロックのデータが同時に消去される＜ステップ２Ｂ＞。ブロックとはフラッシュメモリの消去単位であり、例えば、１ブロック＝２５６バイト×１６ページ程度分である。それから、メモリチップ内の全ブロックを消去したか否かが判断され＜ステップ４＞、全ブロックに達してなければステップ２Ａからフローが繰り返される。全ブロックに達すると、Ｎ個のメモリチップの全データの消去が終了したことになる。ステップ１において、アドレス信号による特定のアドレス値を変えることによって、例えば、メモリ１を除いた残りのＮ−１個のメモリチップの全データを消去する場合とか、メモリ２を除いた残りのＮ−１個のメモリチップの全データを消去する場合とか、いろいろな組み合わせの複数個メモリのチップイネーブル信号を一度に出力することができるので、いろいろな組み合わせの複数個メモリチップの全データを消去する場合にもステップ１〜ステップ４のフローで実施できる。
【００２１】
これを図５の複数個（例えばＮ個とする）のＮＡＮＤ型フラッシュメモリの全データを消去するフローチャートと比較すると、従来ではステップ１において、選択されるメモリのチップイネーブル信号出力がひとつずつであるため、ステップ５が追加されて、Ｎ個のメモリチップを消去したか否かを判断する必要があり、ステップ１〜ステップ４のサイクルをＮ回くりかえすことになる。よって本発明のアクセス方法を用いると従来の１／Ｎの実行時間になる。メモリチップの個数が多くなるほど、実行時間の削減率は大きくなる。
【００２２】
次に、複数個のメモリチップからデータをマトリクス的に読み出す動作について、図４のフローチャートを参照しながら説明すると、アドレスバス２１を介して入力されるアドレス信号である特定のアドレス値を設定すると、複数個、例えばＮ個とする、のメモリのチップイネーブル信号が出力され、Ｎ個の全メモリチップが同時にアクティブになる＜ステップ１１＞。次にデータバス２０を介して、リードコマンドが与えられ＜ステップ１２＞、アドレス指定コマンドが与えられて、データを読み出すページと、例えばＭページ目とする、ページ内の何バイト目から読み出すのか、例えば２バイト目とする、を示すスタートアドレスが指定されると＜ステップ１３＞、指定されたページのデータ、すなわち、Ｎ個のメモリチップのＭページ目のデータが同時にメモリ内部のページレジスタへ移される＜ステップ１４＞。ページとはＮＡＮＤ型フラッシュメモリの読み出し単位であり、例えば、１ページ＝２５６バイト程度分である。そして、アドレスバス２１を介して入力されるアドレス信号を変えて、あるひとつのメモリ、例えばメモリ１とする、を選択すると、メモリ１のチップイネーブル信号が出力され、メモリ１がアクティブになる＜ステップ１５＞。それから、読み出し制御信号線２２から与えられる読み出し制御のパルス信号によって、ページレジスタへ移されたデータ群をスタートアドレスから１バイトずつ読み出す＜ステップ１６＞。１バイト読み出したら、メモリ内部でページレジスタのアドレスが自動インクリメントされる＜ステップ１７＞。そして、そのページレジスタの所望のデータを読み出し終えたら＜ステップ１８＞、次のメモリチップを、例えばメモリ２とする、アドレス信号を変えて、メモリ２のチップイネーブル信号を出力して＜ステップ１９＞、同様にして、そのメモリのページレジスタからデータを読み出す。以降、＜ステップ１６＞→＜ステップ１７＞→＜ステップ１８＞→＜ステップ１９＞を繰り返す。
【００２３】
前述の＜ステップ１４＞以降の読み出し動作の具体的イメージ図を図６に、概略のタイミングフローを図７に示す。図６（ａ）について説明すると、＜ステップ１４＞にてＮ個のメモリチップのページレジスタにデータが移されると、各メモリのページレジスタ内のデータを並べたマトリクス的なデータ群にイメージを置換することができる。上段からメモリ１のＭページ目、メモリ２のＭページ目・・・メモリＮのＭページ目、また、左から１バイト目、２バイト目・・・２５６バイト目とならんでいる。各メモリのページレジスタともスタートアドレスは２バイト目である。そして、各メモリの読み出し所望のデータ数は、例えば、メモリ１は４バイト、メモリ２は２バイト、メモリ３は１バイト、メモリ４は３バイト、…、メモリＮは３バイトと設定して、各メモリチップの読み出し順番をメモリ１からメモリＮまで順にアクセスするように設定すると、前述のように＜ステップ１５＞以降をおこなうと図６（ｂ）のような読み出しデータが生成できる。さらに、データ読み出しのスタートアドレスや各メモリの読み出し所望のデータ数や各メモリチップの読み出し順番の設定を変えると、多種多様な組合せの読み出しデータが生成できる。
【００２４】
図２は本発明の参考の実施例のメモリアクセス回路構成を示すブロック図である。構成において図１と異なるところは、メモリ１のデータバス４１とデータバス２０との間に、バス開閉スイッチ４２と高インピーダンス抵抗４３の並列回路がシリーズに挿入されている点と、データ内容比較回路として排他的論理和回路４４がパラレルに接続されている点である。バス開閉スイッチ４２は、書き込み制御信号線２３から与えられる書き込み制御信号によって制御され、書き込み制御信号が“Ｌ”でスイッチが閉じる。また、データ読み出し時など、書き込み制御信号が“Ｈ”の期間は、高インピーダンス抵抗４３によって、メモリ１のデータバス４１とデータバス２０とは分離される。
【００２５】
図２の回路の動作について、図８のフローチャートを参照しながら説明する。先ず、メモリにデータを書き込むサイクルでは、アドレスバス２１を介して入力されるアドレス信号である特定のアドレス値を設定すると、選択された１つのメモリ、例えばメモリ２と、ある固定の１つのメモリ、例えばメモリ１と、２個のメモリのチップイネーブル信号が出力され、メモリ１とメモリ２が同時にアクティブになる＜ステップ２１＞。次にデータバス２０を介して、２個のメモリチップにライトコマンドが与えられわけであるが、このとき、書き込み制御信号線２３から与えられる書き込み制御のパルス信号によって、バス開閉スイッチ４２が閉じられ、データバス２０とメモリ１のデータバス４１が接続されて、メモリ１にもライトコマンドが書き込まれる＜ステップ２２＞。そのあと、アドレス指定コマンドが与えられて、データを書き込むページと、ページ内の何バイト目から書き込むのか、を示すスタートアドレスが指定されると＜ステップ２３＞、書き込み制御信号線２３から与えられる書き込み制御のパルス信号によって、指定されたページレジスタへデータが１バイトずつ書き込まれ＜ステップ２４＞、書き込みデータのバイト数分だけ繰り返される＜ステップ２５＞。ページレジスタへの書き込みが終了すると、メモリ内部のメモリセルへページデータを格納する＜ステップ２６＞。このようにして、２個のメモリチップの同位置のページに、同じデータが記録される。そのあと、このデータを読み出すサイクルでは、前述と同様の方法で、メモリ１とメモリ２の２個のチップを選択してアクティブにして＜ステップ３１＞、リードコマンドが与えられ＜ステップ３２＞、アドレス指定コマンドが与えられて、データを読み出すページと、ページ内の何バイト目から読み出すのか、を示すスタートアドレスが指定され、例えば、前述の書き込みサイクルで、書き込まれたデータと同じページ、同じスタートアドレスが指定されると＜ステップ３３＞、指定されたページのデータがメモリ内部のページレジスタへ移される＜ステップ３４＞。それから、読み出し制御信号線２２から与えられる読み出し制御のパルス信号によって、ページレジスタへ移されたデータ群を１バイトずつ、メモリ１とメモリ２の２個のチップから同時に、読み出す＜ステップ３５＞。このとき、メモリ１のデータバス４１は、バス開閉スイッチ４２が開いているので高インピーダンス抵抗４３でデータバス２０から分離されている。２個のメモリチップから同時に読み出される１バイトのデータは排他的論理和回路４４で１ビットずつ比較され＜ステップ３６＞、一致していれば正常と判定して＜ステップ３７Ａ＞、不一致であれば異常と判定して＜ステップ３７Ｂ＞、その比較結果を１バイトのチェックデータとして出力する。排他的論理和であるので、正常ならば出力“０”、異常ならば出力“１”となる＜ステップ３８＞。このように、ページレジスタからデータ読み出しの間、データチェックを繰り返す＜ステップ３９＞。
【００２６】
このようにして、一方のメモリ記録データを他方のメモリ記録データの監視用に利用して、データ欠損やデータ化けなどによる誤データの読み出しを監視することができる。
【００２７】
前述のフローにおいて、２個のメモリチップを選択するときに、固定されたメモリ１と他の選択的なひとつのメモリの組合せをいろいろ変えると、メモリ１には各ページデータ毎に他のいろいろなメモリのページデータと同一の情報が監視用として記録される。しかし、この実施例では監視用メモリが１つしかないので、記録されるデータに対して、監視用のページは１つしかない
ので、異なるメモリチップにデータを記録するときの指定ページが同じであった場合は、監視用データはラストに書き込んだページデータに対して有効になる。例えば、最初にメモリ２の４ページ目にデータ群Ｃを記録して、次にメモリ３の４ページ目にデータ群Ｄを記録すると、監視用のメモリ１の４ページ目にはデータ群Ｄが保存されていて、このときの読み出しデータチェックはメモリ３の４ページ目を読み出すときが有効になる。
【００２８】
【発明の効果】
請求項１記載の発明によれば、メモリからデータを読み出す場合には、まず、マイコンからのアドレス信号によって、ある特定のアドレス値が設定されると、すべてのメモリのチップイネーブル信号、あるいは特定の複数個のメモリのチップイネーブル信号が同時に出力される。メモリチップがアクティブになったあと、リードコマンドとアドレス指定コマンドが複数のメモリチップに同時に書き込まれ、指定されたアドレスのデータが同時に各メモリのページレジスタに読み出される。その次に、ページレジスタに読み出されたデータ群を１バイトずつシーケンシャルリードするとき、１バイトずつ読み出す毎に、マイコンからのアドレス信号によって、各メモリに選択的にあらかじめ設定された順番に１つずつチップイネーブル信号を出力して、各メモリのページレジスタ内のデータ群を読み出す。このとき、種々の組み合わせの読み出し順序によるデータを生成することができるので、情報セキュリティとして高い信頼性の暗号化機能を有している。
【００２９】
また、上記のように各メモリに選択的にあらかじめ設定された順番に１つずつチップイネーブル信号を出力してメモリからデータを読み出す方法において、一種類の記録データから、データ読み出しのスタートアドレスや各メモリの読み出し所望のデータ数や各メモリチップの読み出し順番の設定を変えることにより、多種多様な組合せの読み出しデータが生成できるので、情報セキュリティとしての暗号化機能を有している。しかも、他の情報セキュリティ手段は、フラグ方式はセキュリティフラグを簡単に解読される、スクランブル方式もキーコードが解読されやすいのに比べて、本発明の読み出し方式は読み出し順序を複雑に組み合わせることが可能なので、情報セキュリティとして高い信頼性を備えている。
【００３０】
なお、本発明のデータ記録再生装置において、データアクセスとして、選択された１つのメモリと固定の１つのメモリとの合計２個のメモリ素子に同時にライトコマンドとアドレス指定コマンドとを書き込み、同じデータ情報を２つのメモリに記憶する手段と、その後のデータ読み出しの際にこれら２つのメモリ素子に同時にリードコマンドとアドレス指定コマンドとを書き込み、これらのメモリ素子から同時にデータを読み出してそのデータ内容の一致・不一致を比較判定する手段とを備え、一方のメモリ記憶データを他方のメモリ記憶データのチェック用に利用して、データ欠損やデータ化けなどによる誤データを監視する構成とすれば、以下の効果が奏される。
【００３１】
すなわち、メモリにデータを書き込む場合に、まず、マイコンからのアドレス信号によって、ある特定のアドレス値が設定されると、選択された１つのメモリとある固定の１つのメモリの２個のメモリのチップイネーブル信号が同時に出力される。メモリチップがアクティブになったあと、ライトコマンドとアドレス指定コマンドが２個のメモリチップに同時に書き込まれ、同じデータが２個のメモリチップに記録される。そのあと、このデータを読み出すときには、リードコマンドとアドレス指定コマンドが２個のメモリチップに同時に書き込まれ、２個のメモリチップから同時に同じデータがメモリのページレジスタを介して読み出される。このとき、ある固定のメモリのデータバスには、データ書き込みのときやコマンド書き込みのときは閉じて、データ読み出しのときは開くように制御するデータバス開閉制御手段が設けられているので、全体のデータバスには前記の選択された１つのメモリ側のデータが読み出されていることになる。ページレジスタに読み出されたデータ群を１バイトずつシーケンシャルリードするとき、２つのメモリの読み出しデータ内容の一致・不一致を比較判定し、一致していれば正常と判定して、不一致であれば異常と判定して、その比較結果を１バイトのチェックデータとして出力する。このようにして、一方のメモリ記憶データを他方のメモリ記憶データの監視用に利用して、データ欠損やデータ化けなどによる誤データを監視する。
【図面の簡単な説明】
【図１】本発明の一実施例のメモリアクセス回路構成のブロック図である。
【図２】本発明の参考の一実施例のメモリアクセス回路構成のブロック図である。
【図３】図１に示す回路のデータ消去に係るフローチャートである。
【図４】図１に示す回路のデータ読み出しに係るフローチャートである。
【図５】ＮＡＮＤ回路のデータ消去に係るフローチャートである。
【図６】（ａ）ページレジスタに読み出されたデータのマトリクス読み出し概念図（その１）である。
（ｂ）ページレジスタに読み出されたデータのマトリクス読み出し概念図（その２）である。
【図７】図６の概略タイミングフローチャートである。
【図８】図２に示す回路のデータ書き込み／読み出しに係るフローチャートである。
【図９】従来のＲＡＭ等のメモリアクセス回路構成のブロック図である。
【図１０】従来のＮＡＮＤ型フラッシュメモリのメモリアクセス回路構成のブロック図である。
【符号の説明】
１０ チップイネーブル制御回路
２０ データバス
２１ アドレスバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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