(57)【特許請求の範囲】
【請求項１】
割込み要因信号の発生パルスをフラグビットとして保持するフラグビットレジスタを複数備え、各フラグビットレジスタ毎にアドレスが割り付けられたフラグレジスタと、
制御部から送信された、前記フラグレジスタに関するアドレスのアドレス信号と、該フラグレジスタのフラグビットの読込みを指示するリード信号とに基づき、前記フラグレジスタ内の各フラグビットレジスタに保持したフラグビットを制御部に送信するフラグ読出し手段と、
前記制御部に送信されたフラグビット中で該制御部が対応する又は対応した割込処理に相当する処理フラグビットを保持したフラグビットレジスタのアドレス信号と、フラグレジスタへのフラグビットのクリアを指示するライト信号とに基づき、該処理フラグビットを保持したフラグビットレジスタのみをリセットするフラグリセット手段とを含み、
前記フラグリセット手段は、フラグビットレジスタ毎に出力端子を有し、入力するアドレス信号に対応するフラグビットレジスタの出力端子のみをアクティブにするデコーダと、このデコーダの各出力端子毎に前記ライト信号との論理積をとるＡＮＤゲートとを含み、
前記ＡＮＤゲート出力信号毎にアドレス信号に相当するフラグビットレジスタに接続することを特徴とする割込み要因信号フラグレジスタ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、割込み要因信号フラグレジスタ回路に関し、特にＬＳＩ（大規模集積回路）に内蔵する非同期系の割込み要因信号の検出およびクリアの装置に関する。
【０００２】
【従来の技術】
図４は、第１の従来の割込み要因信号フラグレジスタ回路（装置）の概略ブロック図を示している。
要因信号フラグレジスタ回路は、割込要因毎に対応する８個のフラグビットレジスタ１ａ〜１ｈを備えるフラグレジスタ１と、制御手段（コントローラ）３からの各種制御信号に基づいてフラグレジスタ１の読出し／書込みを制御するアドレスデコーダ２とを備え、割込要因が発生すると、割込み要因に対応するフラグビットレジスタ１ａ〜１ｈにデータが保持される共に、割込みの発生がコントローラ３に通知され、割込みの発生の通知を受けたコントローラ３がアドレスデコーダ２を制御してフラグレジスタ１内に保持されたデータを読出し、データ内容を検出することで、発生した割込要因を判断し、対応する割込み制御を可能としている。
【０００３】
また、コントローラ３は、割込み制御の実行に伴ってフラグビットレジスタ１ａ〜１ｈの内容を発生前の状態に戻すために、アドレスデコーダ２を制御してフラグビットレジスタ１ａ〜１ｈに所定のデータを書込み（クリア）を行う。
尚、フラグレジスタ１内のフラグビットレジスタの数は説明の便宜上８個で説明するが、その数は仕様条件により適宜決定できるもので限定するものではない。
【０００４】
図４に示すように各フラグビットレジスタ１ａ〜１ｈには、割込要因の発生信号ＩＮＴａ〜ＩＮＴｈを通知する割り込み要求線１０６ａ〜１０６ｈ、コントローラ３から送られてくる入力データを伝達する入力データバス１００、及びアドレスデコーダ２からの前記入力データの書込を可能とするライトイネーブル信号ＷＣＳ（以下、「ライト信号ＷＣＳ」と略記する）を伝達する書込制御線１０８とが、順に入力端子であるＩＮＴＦＲＧ端子、データ端子、ＷＣＳ端子にそれぞれ接続されている。
【０００５】
また、フラグビットレジスタ１内のデータを出力する出力端子ＤＯＵＴは、２入力のＡＮＤ回路４ａ〜４ｈを介してコントローラ３へ接続された出力データバス１０１に接続されており、該ＡＮＤ回路４ａ〜４ｈの一方の入力端子にはアドレスデコーダ２からリードイネーブル信号ＲＣＳ（以下、「リード信号ＲＣＳ」と略記する）を伝送する読込制御線１０７が接続され、該リード信号ＲＣＳのアクティブ／非アクティブに基づいて、コントローラ３へのフラグビットレジスタ１内の全データの読み出しが制御されている。
【０００６】
前記アドレスデコーダ２は、コントローラ３からのアドレス信号を伝送するアドレスバス１０２、Ｉ／Ｏリード信号を伝送するＩ／Ｏリード信号線１０３、及びＩ／Ｏライト信号を伝送するＩ／Ｏライト信号線１０４が各入力端子に接続され、フラグビットレジスタ１へライト信号ＷＣＳを伝送する書込制御線１０８と、リード信号ＲＣＳを伝送する読込制御線１０７が各出力端子に接続されている。
【０００７】
また、割込要因の発生信号ＩＮＴａ〜ＩＮＴｈを通知する割り込み要求線１０６ａ〜１０６ｈは、割込み要因信号が“Ｌ”アクティブであればＡＮＤ回路５、“Ｈ”アクティブであればＯＲ回路を介して、割込要因の発生信号ＩＮＴをコントローラ３に伝送する割込線１０５に接続されている。
【０００８】
図５は、上記フラグビットレジスタ１ａ〜１ｈの動作を実現するブロック図の一例を示している。
フラグビットレジスタは、セレクタ回路１３とＤフリップフロップ１４を備えており、入力信号に基づいてセレクタ回路１３がＤフリップフロップ１４に保持するためのデータを選択、出力するものである。
【０００９】
すなわち、セレクタ回路１３は、３個のデータ入力端子▲１▼、▲２▼、▲３▼と、２個の切換制御端子Ａ、Ｂと、１の出力端子▲４▼とを有している。
データ入力端子▲１▼には、Ｄフリップフロップ１４からのフィードバック出力信号が入力され、端子▲２▼には端子ＩＮＴＦＲＧに入力された割込み要因信号ＩＮＴｘ（ｘは０〜７のいづいか１、以下同様）がインバータ１０を介して反転された反転割込み要因信号／ＩＮＴｘが入力され、端子▲３▼には端子ライトＷＣＳとデータ入力端子に入力された両入力信号がＡＮＤ回路１１を介して出力した信号が接続されている。
切換制御端子Ａには、端子ＩＮＴＦＲＧからの割込み要因信号ＩＮＴｘが接続され、切換制御端子ＢにはＷＣＳ端子の入力信号がインバータ１２により反転して入力されている。出力端子▲４▼は、Ｄフリップフロップ１４の入力端子Ｄに接続されている。
【００１０】
Ｄフリップフロップ１４は、前記したようにセレクタ回路１３の出力信号を入力信号として、クロック信号入力にあわせて入力信号を遅延させた出力信号をセレクタ回路１３のデータ入力端子▲１▼にフィードバック入力するとともに、保持したデータを出力端子であるＤＯＵＴ端子からフラグビットレジスタ内のデータとして出力する。
【００１１】
前記セレクタ回路１３の選択動作について、以下に説明する。
まず、制御端子Ａに”０”が入力された場合には、出力端子▲４▼には端子▲２▼が選択接続される。
制御端子Ａに”１”が入力された場合には、更に制御端子Ｂを参照し、制御端子Ｂに”０”が入力された場合には、出力端子▲４▼には端子▲３▼が選択接続される。
制御端子Ａに”１”が入力され、制御端子Ｂに”１”が入力された場合には、出力端子▲４▼には端子▲１▼が選択接続される。
【００１２】
前記セレクタ回路１３の選択動作を実現する論理回路の一例を図６に示す。
制御端子Ａの入力信号をインバータ１３１で反転した信号と入力端子▲２▼の入力信号とを論理積をとるＡＮＤゲート１３２と、制御端子Ｂの入力信号をインバータ１３３にて反転した信号、制御端子Ａの入力信号、及び入力端子▲３▼の３入力ＡＮＤゲート１３４と、制御端子Ａ、Ｂの入力信号、及び端子▲１▼の入力信号の３入力ＡＮＤゲート１３５とを設ける。そして、前記した３つのＡＮＤゲート１３２〜１３５の出力信号の論理和をとるＯＲ回路１３６を設け、かかるＯＲ回路１３６の出力を出力端子▲４▼の出力信号とするものである。
【００１３】
以上説明したセレクタ回路１３の構成により、端子ＩＮＴＦＲＧからの割込み要因信号ＩＮＴｘが”０”の場合（割り込み要因信号が発生した場合）、セレクタ回路１３の制御端子Ａに”０”が入力され、出力端子▲４▼には入力端子▲２▼が選択されるが、入力端子▲２▼の入力信号は”１”なので、出力端子▲４▼は”１”を出力し、Ｄフリップフロップ１４に”１”がライトされる。
【００１４】
逆に、端子ＩＮＴＦＲＧからの割込み要因信号ＩＮＴｘが”１”（割り込み要因信号が発生していない場合）で、更にライト信号ＷＳＣが”１”の場合には、インバータ１２により制御端子Ｂに”０”が入力され、出力端子▲４▼には入力端子▲３▼が選択されるが、入力端子▲３▼にはデータ信号がＡＮＤ回路１１を介して入力されるので、出力端子▲４▼はデータ信号を出力し、Ｄフリップフロップ１４にはデータ信号がライトされる。
例えば、データ信号が”０”の場合にはＤフリップフロップ１４には”０”がライトされ、Ｄフリップフロップ１４は”０”となる。
【００１５】
また、端子ＩＮＴＦＲＧからの割込み要因信号ＩＮＴｘが”１”（割り込み要因信号が発生していない場合）で、更にライト信号ＷＣＳが”０”の場合には、インバータ１２によりセレクタ回路１３の制御信号Ｂが”１”となり、出力端子▲４▼には入力端子▲１▼が選択されるが、入力端子▲１▼にはＤフリップフロップ１４の出力Ｑが入力され、再びＤフリップフロップ１４の入力Ｄに入力される。
従って、Ｄフリップフロップ１４の値は変化せず、ＤＯＵＴの状態が保持される。
【００１６】
割込み要因信号フラグレジスタ１には、リード・ライトの区別なく、単一アドレスが割り付けられている。
【００１７】
次に、アドレスデコーダ２の構成を図７を参照して説明する。
図７は、上記説明した従来のアドレスデコーダ２のブロック図であり、デコーダ２１、ＯＲ回路２２、及び２個のＡＮＤ回路２３、２４から構成されている。
アドレスバス１０２により送られてきたアドレス信号は、デコーダ２１にてデコードされて、フラグビットレジスタに対応したデコードアドレス信号が出力（デコード信号線２１ａ〜２１ｈのいづれかをアクティブ“Ｈ”）され、更にＯＲ回路２２を介して１の制御信号とした後にＩ／Ｏリード信号と共にＡＮＤ回路２３に入力されて読込制御信号であるリード信号ＲＣＳを出力可能とし、また、該制御信号はＩ／Ｏライト信号と共にＡＮＤ回路２４に入力されて書込制御信号であるライト信号ＷＣＳを出力可能としている。
従って、アドレスデコーダ２はアドレス信号とＩ／Ｏリード信号が入力さた場合にはリード信号ＲＣＳを出力し、アドレス信号とＩ／Ｏライト信号が入力された場合にはライト信号ＷＣＳを出力する。
【００１８】
次に、図８のフローチャートを参照しつつ、割込み要因の検出からフラグレジスタのクリアまでを説明する。
割込み要因の検出は、コントローラ３が割込みの発生の通知を受け取ると（Ｓ１）、割込み要因信号フラグレジスタ１に割り付けられたアドレス信号とＩ／Ｏリード信号をアドレスデコーダ２に出力する。そして、アドレスデコーダ２のリード信号ＲＣＳをアクティブ“Ｈ”にして、読込制御線１０７を介して全ＡＮＤ回路４ａ〜４ｈに入力して、フラグビットレジスタ１ａ〜１ｈに格納された全データ信号を出力データバス１０１に出力させる。該出力データバス１０１のデータ信号は、コントローラ３に送られ割込み要因の検出が可能となる（Ｓ２）。
【００１９】
割込み要因信号フラグレジスタ１の内容は、割込みの発生があったフラグビットは”Ｈ”、その他のフラグビットは”Ｌ”状態になっているので、コントローラ３は読み出した割込み要因信号フラグレジスタ１のデータ内容で、割込み要因を認識して、コントローラ３内部にデータ内容を保存する（Ｓ３）。
【００２０】
コントローラ３は、割込み要因の認識をした後、どの割り込み要因（フラグ）に起因する処理を行うか決定して（Ｓ４）、内部に保持したレジスタ内容の処理を行うフラグのみ“ゼロ”に変更し（Ｓ５）、変更した内部に保持したレジスタ内容を割込み要因信号フラグレジスタ１にライトする（Ｓ６）。
【００２１】
コントローラ３が割込み要因信号フラグレジスタ１をライト（クリア）する手段は、コントローラ３が割込み要因信号フラグレジスタ１に割り付けられたアドレス信号、Ｉ／Ｏライト信号、及び書込むべき入力データを出力して、アドレスデコーダ２がアドレス信号とＩ／Ｏライト信号からライトＷＣＳ信号をアクティブにしてフラグビットレジスタ１ａ〜１ｈに送信することで該フラグビットレジスタ１ａ〜１ｈの書込可能状態とし、入力データバス１００からの入力データを全フラグビットレジスタ１ａ〜１ｈにライトする。
【００２２】
上記一連の割り込み要因検出とクリア処理で、コントローラ３が内部にリードした割込み要因信号フラグレジスタ１の内容を一旦保持するのは、コントローラ３が割込み要因信号フラグレジスタ１にライトする時に、全てのフラグビットレジスタ１ａ〜１ｈに入力データバス１００の値をライトしてしまうため、ライトする前後で、変更したくないフラグビットレジスタの値を変更しないようにするためである。
すなわち、コントローラ３がリードした割込み要因信号が２個あった場合に、１の割込み処理に伴ってフラグビットレジスタの内容を一律にクリアした場合にも、残りの割込み処理をコントローラが認識、処理可能とするためである。
【００２３】
また、第２の従来例の割込要因信号フラグレジスタ回路（装置）として、特開平８−４４５７２号公報に開示されたものがあり、割込み要因のレジスタを上位装置（コントローラ等）でリードするときに、同時にレジスタをリセットする構成である。
【００２４】
【発明が解決しようとする課題】
しかしながら、第１の従来の割込み検出手段では、コントローラ３は割込み要因信号フラグレジスタ１のリード時のデータを基に、クリアするビットのみを変更してライトしているために、いつ発生するかわからない非同期系の割込み要因信号が、コントローラ３が割込み要因信号フラグレジスタ１をリード動作した後からライト動作するまでの間に発生した場合には、割込み要因信号フラグレジスタ１内の割込み要因信号に該当するフラグビットレジスタが”Ｈ”に変化するものの、コントローラ３によって”Ｌ”ライトされてしまい、このリード−ライト間に発生した割込み要因の認識と特定ができなくなってしまうという問題があった。
【００２５】
また、第２の従来例では、割込み要因が複数発生した場合、一度リードした時点ですべてをクリアしてしまう為、コントローラ側で割込み要因信号フラグレジスタのクリアを制御できなくなり、コントローラが割り込み要因に起因する処理を行っている最中に次々に割込み要因が発生すると、その度に、割込み要因信号フラグレジスタのデータをコントローラ内に保持する必要が生じ、更にはハードウェアの規模も大きくなるという問題があった。
【００２６】
本発明は、前記の問題点を解消するためなされたものであって、コントローラが割込み要因信号フラグレジスタをリード動作した後から割込み要因信号フラグレジスタをライト動作するまでの間に、いつ発生するかわからない非同期系の割込み要因信号が発生しても、その割り込み要因信号がフラグとして割込み要因信号フラグレジスタに保持され、その後のコントローラによる割込み要因信号フラグレジスタへのライト動作によっても保持されたフラグがクリアされてしまうことが無くなり、確実に割込み要因信号の発生をコントロールできる割込み要因信号フラグレジスタ装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明においては上記課題を達成するため、割込み要因信号の発生パルスをフラグビットとして保持するフラグビットレジスタを複数備え、各フラグビットレジスタ毎にアドレスが割り付けられたフラグレジスタと、
制御部から送信された、前記フラグレジスタに関するアドレスのアドレス信号と、該フラグレジスタのフラグビットの読込みを指示するリード信号とに基づき、前記フラグレジスタ内の各フラグビットレジスタに保持したフラグビットを制御部に送信するフラグ読出し手段と、
前記制御部に送信されたフラグビット中で該制御部が対応する又は対応した割込処理に相当する処理フラグビットを保持したフラグビットレジスタのアドレス信号と、フラグレジスタへのフラグビットのクリアを指示するライト信号とに基づき、該処理フラグビットを保持したフラグビットレジスタのみをリセットするフラグリセット手段とを含み、
前記フラグリセット手段は、フラグビットレジスタ毎に出力端子を有し、入力するアドレス信号に対応するフラグビットレジスタの出力端子のみをアクティブにするデコーダと、このデコーダの各出力端子毎に前記ライト信号との論理積をとるＡＮＤゲートとを含み、
前記ＡＮＤゲート出力信号毎にアドレス信号に相当するフラグビットレジスタに接続することを特徴としている。
【００２９】
本発明によれば、フラグレジスタのフラグビットをリードするために、制御部からアドレスを指定してリードするときに、各フラグビットレジスタごとに割り付けられているアドレス番地のいずれを指定しても、一度のリード動作で全てのフラグビットレジスタの状態をリードすることができる。
その後、制御部が対応する又は対応した割込処理に相当する処理フラグビットを保持したフラグビットレジスタのフラグビットをクリアするために、制御部からアドレスを指定して"ゼロ"ライトするときに、制御部が各フラグビットレジスタごとに割り付けられた特定のアドレス番地を指定すると、フラグレジスタの特定フラグビットだけライト動作が行われ、それ以外のフラグビットレジスタにはライト動作を行わない。
【００３０】
これによって、制御部が割込み要因信号フラグレジスタをリード動作した後から割込み要因信号フラグレジスタをライト動作するまでの間に、いつ発生するかわからない非同期系の割込み要因信号が発生しても、その割り込み要因信号がフラグとして割込み要因信号フラグレジスタに保持され、その後の制御部による割込み要因信号フラグレジスタへのライト動作によっても保持されたフラグがクリアされてしまうことが無くなり、確実に割込み要因信号の発生をコントローラが把握できる。
【００３１】
また、デコーダにより入力するのアドレス信号から該当する処理フラグビットを有したフラグビットレジスタの出力端子のみがアクティブとなり、その他のフラグビットレジスタの出力端子は非アクティブとなる。
従って、デコーダの各出力端子毎に設けたＡＮＤゲートのうち、処理フラグビットを有したフラグビットレジスタに対応するＡＮＤゲートの出力のみがアクティブとなり、該当するフラグビットレジスタのみのクリアが可能となる。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。尚、前記した構成と同一部分には同一符号を付して説明を省略する。
図１は、本発明の実施形態にかかる割込み要因信号フラグレジスタ回路のブロック図であり、前記第１の従来例（図４）とはアドレスデコーダ２ａの構成を変更している。
【００３３】
アドレスデコーダ２ａは、コントローラ３からアドレスを指定してフラグレジスタ１内のフラグビットレジスタ１ａ〜１ｈをリードする時に、各フラグビットレジスタ１ａ〜１ｈ毎に割り付けられているアドレス番地のいずれを指定しても、アドレスデコーダ２ａにおいてリードＣＳをアクティブにして、一度のリード動作で全てのフラグビットレジスタ１ａ〜１ｈの状態をリード可能とする共に、フラグレジスタ１の特定のフラグビットレジスタをクリアする時に、コントローラ３が各フラグビットレジスタ毎に割り付けられた特定のアドレス番地を指定すると、特定フラグビットレジスタに接続したライトＣＳのみをアクティブにし、特定フラグビットレジスタだけライト動作を行い、それ以外のフラグビットレジスタにはライト動作を行わない構成としている。
【００３４】
これによって、コントローラ３が割込み要因信号フラグレジスタ１をリード動作した後からライト動作するまでの間に、いつ発生するかわからない非同期系の割込み要因信号ＩＮＴａ〜ＩＮＴｈが発生しても、その割り込み要因信号がフラグとして割込み要因信号フラグレジスタ１に保持され、確実に割込み要因信号の発生をコントローラ３が把握可能できる。
【００３５】
上記動作を実現するアドレスデコーダ２ａとして本実施形態では、リード信号ＷＣＳは共通に各ＡＮＤ回路４ａ〜４ｈに入力するとともに、ライト信号ＲＣＳは各フラグビットレジスタ１ａ〜１ｈ毎に独立して設けた書込制御線１０８ａ〜１０８ｈを介して、書込みを行う所望のフラグビットレジスタに接続された書込制御線のみをアクティブとすることで書込みを行う構成としている。
尚、本実施形態では、割込み要因信号ＩＮＴａ〜ＩＮＴｈは“Ｌ”アクティブ、リード信号ＲＣＳは“Ｈ”アクティブ、ライト信号ＷＣＳは“Ｈ”アクティブとしている。
【００３６】
図２は、アドレスデコーダ２ａの詳細なブロック図を示している。
アドレスデコーダ２ａは、フラグビットレジスタのアドレス番地より、フラグビットレジスタに対応したデコードアドレス信号（出力信号線２１ａ〜２１ｈのいづれかをアクティブ“Ｈ”）を出力するデコーダ２１と、全デコードアドレス信号の論理和をとるＯＲゲート２２と、該ＯＲゲート２２の出力信号とＩ／Ｏリード信号の論理積をとるＡＮＤゲート２３と、前記各デコードアドレス信号の出力信号線２１ａ〜２１ｈ毎にＩ／Ｏライト信号と倫理積を求めるＡＮＤゲート２４ａ〜２４ｈが設けら、その出力が書込制御線１０８ａ〜１０８ｈとなっている。
【００３７】
前記ＡＮＤゲート２３の出力信号がリード信号ＲＣＳとなり、前記ＡＮＤゲート２４ａ〜２４ｈの出力信号がアドレスデータに対応するフラグビットレジスタに出力されるライト信号ＷＳＣとなる。
【００３８】
アドレスデコーダ２ａは、上記構成により、フラグビットレジスタに対応したアドレスをコントローラ３が指定すると、割込み要因信号フラグレジスタ１に対してライト時は、書込みを希望する特定のフラグビットレジスタに接続したライト信号ＷＣＳのみがアクティブになり、割込み要因信号フラグレジスタ１に対してリード時は、全てのフラグビットレジスタに接続した単一のリード信号ＲＣＳのみがアクティブになる。
【００３９】
次に、本発明の実施形態にかかる割込み要因信号フラグレジスタ回路の全体の動作を、図１の回路図および図３のフローチャートを参照しつつ説明する。
割込み要因信号ＩＮＴａ〜ＩＮＴｈが発生すると、ＡＮＤ回路３を通じて割込要因発生信号ＩＮＴがコントローラ３に通知され、また、割込み要因信号に対応するフラグビットレジスタ１ａ〜１ｈに“Ｈ”が保持される。
【００４０】
コントローラ３は、割込要因発生信号ＩＮＴを受け取ると（Ｓ１）、割込み要因信号フラグレジスタ１に割り付けられたアドレスデータと、Ｉ／Ｏリード信号を出力して、アドレスデコーダ２によって、リード信号ＣＳをアクティブ“Ｈ”にして、ＡＮＤ回路４ａ〜４ｈを通してフラグビットレジスタ１ａ〜１ｈの出力信号ＤＯＵＴを全て出力データバス１０１に出力させ、割込み要因信号フラグレジスタ１の内容を読み出す（Ｓ２）。
【００４１】
割込み要因信号フラグレジスタ１の内容は、割込みの発生があったフラグビットは、”Ｈ”、その他のフラグビットは”Ｌ”状態になっており、コントローラ３が出力データバス１０１をリードすることにより、割込み要因信号フラグレジスタ１の状態を把握できる。
【００４２】
コントローラ３は、割込み要因の認識した後、どの割り込み要因に起因する処理を行うか決定する（Ｓ４）。更に、コントローラ３はその後行う処理に対応するフラグビットレジスタの内容をクリアするために、該特定のフラグビットレジスタに“ゼロ”信号をライトする（Ｓ７）。
【００４３】
コントローラ３は、前記した特定のフラグビットレジスタをライトするために、その特定のフラグビットレジスタに割り付けられたアドレス信号と、Ｉ／Ｏライト信号と、及び書込み内容である“ゼロ”入力データとを出力する。
アドレス信号とＩ／Ｏライト信号を受けたアドレスデコーダ２は、アドレス信号に対応したライト信号ＷＣＳだけを“Ｈ”アクティブにするので、該等するフラグビットレジスタのみに入力データがライトされる。特定のフラグビットレジスタ以外のフラグビットレジスタは、ライト信号ＷＣＳが非アクティブのため、入力データのライトは行われず、状態が保持される。
また、上記処理（図３）では、従来の処理（図８）のＳ３とＳ５の処理が無くなり、処理時間の短縮や、コントローラのプログラムの簡素化に役立つ。
【００４４】
なお、前記の実施形態では本発明の好適例を説明したが、本発明はこれに限定されないことはもちろんである。
例えば、アドレスデコーラ２ａの構成は、図２に示したものに限定されず、各フラグビットレジスタ毎にライト信号ＷＣＳを設け、特定のライト信号ＷＣＳだけをアクティブ状態にできる回路構成であればよい。
【００４５】
【発明の効果】
以上説明したように本発明によれば、制御部側では、フラグビットレジスタに割り付けられたアドレスを指定することにより、割込み要因信号フラグレジスタをリードするときは、フラグビットすべてをリードすることができ、ライト（クリア）するときは、特定のフラグビットだけをクリアすることができる。
これにより、制御部が割込み要因信号フラグレジスタをリード動作した後から割込み要因信号フラグレジスタをクリア動作するまでの間に、いつ発生するかわからない非同期系の割込み要因信号が発生しても、その割り込み要因信号がフラグとして割込み要因信号フラグレジスタに保持され、その後の制御部による割込み要因信号フラグレジスタへのクリア動作によっても保持されたフラグが消されてしまうことが無くなり、確実に割込み要因信号の発生を制御部が把握できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る割込み要因信号フラグレジスタ回路の説明図である。
【図２】本発明の実施形態に係るアドレスデコーダの説明図である。
【図３】本発明の実施形態に係る割込み要因信号フラグレジスタ回路のフローチャートである。
【図４】従来例１の割込み要因信号フラグレジスタ回路の説明図である。
【図５】フラグビットレジスタの説明図である。
【図６】セレクタ回路の説明図である。
【図７】従来例１のアドレスデコーダの説明図である。
【図８】従来例１の割込み要因信号フラグレジスタ回路のフローチャートである。
【符号の説明】
１  フラグレジスタ
１ａ〜１ｈ  フラグビットレジスタ
２ａ  アドレスデコーダ
３  コントローラ
４ａ〜４ｈ  ２入力ＡＮＤ回路
１００  入力データバス
１０１  出力データバス
１０２  アドレスバス
１０３  Ｉ／Ｏリード信号線
１０４  Ｉ／Ｏライト信号線
１０７  読込制御線
ＩＮＴａ〜ＩＮＴｈ  割り込み要因信号
１０８ａ〜１０８ｈ  書込制御線
２１  デコーダ
２１ａ〜２１ｈ  デコードアドレス信号
２４ａ〜２４ｈ  ２入力ＡＮＤ回路
【図１】
0003597744.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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