(57)【特許請求の範囲】
【請求項１】
メモリセルトランジスタ群におけるメモリセルのデータをバイト単位に消去できる不揮発性半導体記憶装置において、前記メモリセルトランジスタのドレインに接続され、第１層に形成された第１ビット線と、前記メモリセルトランジスタのソースに接続され、第２層に形成された第２ビット線と、前記メモリセルトランジスタを選択するワード線と、該ワード線に、高電位，中間電位及び接地電位を与えるワード線デコーダとを備え、
選択した前記メモリセルのデータを消去する場合は、選択した前記メモリセルに接続された前記第１ビット線を開放状態とし、選択した前記メモリセルに接続された前記第２ビット線に所定の電位を与え、選択した前記メモリセルに接続された前記ワード線に接地電位を与えることにより、選択した前記メモリセルのデータを消去する構成としてあることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１ビット線を、相隣するメモリセルトランジスタ列の間に蛇行して配置してある請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、メモリセルトランジスタ群のデータをバイト単位に消去できる不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図１０は、不揮発性半導体記憶装置であるフラッシュメモリの模式的構成図である。行方向  （横方向）  に並んでいるメモリセルトランジスタ  （以下メモリセルという）  Ｍ，  Ｍ…のコントロールゲート１は、行単位でワード線Ｗ１  ，Ｗ２  …Ｗ６  と各別に接続されている。列（縦）方向に並んでいるメモリセルＭ，Ｍ…のドレインＤは、列単位で、ビット線Ｂ１  ，Ｂ２  ，Ｂ３  ，Ｂ４  と各別に接続されている。
【０００３】
夫々のメモリセルＭにはフローティングゲート２が形成されている。メモリセルＭのソースＳは行単位でソース線ＳＬ１  ，  ＳＬ２  ，  ＳＬ３  ，  ＳＬ４  と各別に接続されている。ソース線ＳＬ１  ，  ＳＬ２  ，  ＳＬ３  ，  ＳＬ４  はソース電位制御線ＳＣと共通接続されている。ワード線Ｗ１  ，  Ｗ２  …Ｗ６  及びソース線ＳＬ１  ，  ＳＬ２  ，  ＳＬ３  ，  ＳＬ４  と、ビット線Ｂ１  ，  Ｂ２  ，  Ｂ３  ，  Ｂ４  及びソース電位制御線ＳＣとが直交して形成されている。
【０００４】
図１１は図１０に示したフラッシュメモリのレイアウトパターンである。ビット線Ｂ１  ，  Ｂ２  ，  Ｂ３  ，  Ｂ４  及びソース電位制御線ＳＣはアルミニウム配線により形成される。ワード線Ｗ１  ，  Ｗ２  …Ｗ６  はポリシリコン線で形成される。Ｐウエル基板内には行方向にＮ＋  拡散領域ＮＺによるソース線ＳＬ１  ，  ＳＬ２  ，  ＳＬ３  ，  ＳＬ４  が形成される。これにより行方向に配列されたメモリセルＭのソースＳが電気的に接続される。
【０００５】
図１１に斜線で示す部分には、ポリシリコン層からなるフローティングゲート２が形成される。コンタクトホールＣＨを介してＮ＋  拡散領域ＮＺとビット線Ｂ１  ，  Ｂ２  ，  Ｂ３  ，  Ｂ４  とが接続される。また、コンタクトホールＣＨを介してＮ＋  拡散領域ＮＺとソース電位制御線ＳＣとが接続される。メモリセルＭのコントロールゲートは行単位でワード線Ｗ１  〜Ｗ６  と各別に接続されている。
【０００６】
次にこのフラッシュメモリのデータ消去動作を説明する。先ずソース電位制御線ＳＣに高電位を与えて、全てのメモリセルＭ，  Ｍ…のソースＳに高電位を与える。また、全てのワード線Ｗ１  〜Ｗ６  を接地電位にし、全てのメモリセルＭ，  Ｍ…のコントロールゲート１を接地電位にする。
【０００７】
一方、全てのビット線Ｂ１  ，  Ｂ２  ，  Ｂ３  ，  Ｂ４  を開放状態にしてメモリセルＭのドレインＤを開放状態にする。これにより、メモリセルＭ，  Ｍ…のコントロールゲート１，  ソースＳ間に大きい電位差が生じ、フローティングゲート２に蓄積された電子がトンネル効果により、ソースＳ側に引き抜かれる。その結果、全てのメモリセルＭのデータが消去される。一方、メモリセルＭにデータを書込む場合は、所定のビット線にデータを書込むための電位を与えてソース電位制御線ＳＣに接地電位を与え、メモリセルＭのソースＳに接地電位を与える。そして、所定のワード線に高電位を与える。これにより、ソースＳとドレインＤ間の電位差によりドレインＤ近傍で発生する高エネルギーをもった電子がコントロールゲート１に引かれてフローティングゲート２に注入され、蓄積される。その結果、メモリセルＭにデータが書込まれる。
【０００８】
また、バイト単位でデータの消去動作をするフラッシュメモリは、例えば特開平４−３０４６９  号公報に示されている。図１２はそのフラッシュメモリの模式的構成図である。このフラッシュメモリのメモリセルアレイは１本のワード線ごとにｘバイトのメモリセルトランジスタが配置されており、バイト単位にｎ個のメモリセルＴＭ１  ，  ＴＭ２  …ＴＭｎ  〜ＴＭｘ１，  ＴＭｘ２…ＴＭｘｎを備えて構成されている。メモリセルＴＭ１  ，  ＴＭ２  …ＴＭｎ  〜ＴＭｘ１，  ＴＭｘ２…ＴＭｘｎのドレインＤは、対応するビット線ＢＬ１１〜ＢＬ１ｎ…ＢＬｘ１〜ＢＬｘｎと接続され、ゲートＧは対応する共通のワード線ＷＬ１  〜ＷＬｍ  と接続されている。各ソースＳは各バイトごとに共通のセレクト用トランジスタのドレインと接続されている。
【０００９】
例えばワード線ＷＬ１  の第１バイトを構成する各メモリセルＴＭ１  〜ＴＭｎ  の各ソースＳは、セレクト用トランジスタＴＳ１１のドレインＤと共通接続されている。各セレクト用トランジスタＴＳ１１〜ＴＳｍｘのゲートＧにはセレクト信号  ＳＥＬ１１〜  ＳＥＬｍｘが入力される。各セレクト用トランジスタＴＳ１１〜ＴＳｍｘのソースＳは共通の消去用電源ＶＰと接続されている。
【００１０】
次にこのフラッシュメモリの消去動作を説明する。いま、消去すべきデータがワード線ＷＬ１  の第１バイトに格納されているとする。図示しないメモリ制御回路により、セレクト用トランジスタＴＳ１１のゲートＧにセレクト信号  ＳＥＬ１１を入力して、セレクト用トランジスタＴＳ１１をオンさせる。このとき、セレクト用トランジスタＴＳ１１のソースＳに消去用電源ＶＰから消去用電圧を与えておくと、セレクト用トランジスタＴＳ１１を介して第１バイトを構成しているメモリセルＴＭ１  〜ＴＭｎ  の各ソースＳに消去用電圧が与えられる。
【００１１】
そのため、メモリセルＴＭ１  〜ＴＭｎ  のフローティングゲートに蓄えられていた電子はソースＳ側へトンネル効果により放出される。このようにしてメモリセルが記憶していたデータをバイト単位に消去することができる。またセレクト用トランジスタＴＳ２１のゲートにセレクト信号  ＳＥＬ２１を入力することにより前述したと同様にワード線ＷＬ２  と接続される図１２において破線で囲まれた１バイト分のメモリセルのフローティングゲートに蓄えていた電子が放出されて、バイト単位にデータを消去する。
【００１２】
【発明が解決しようとする課題】
前述したように、図１０に示す従来のフラッシュメモリは、全てのメモリセルのソースが共通に接続されているため、全メモリセルのデータを一括でないと消去することができない。そのため、特定アドレスのメモリセルのデータのみを消去することができず、データの修正及びプログラムのデバッグに不便である。また特定アドレスのメモリのデータを消去できるＥＥＰＲＯＭに比べてフラッシュメモリは応用上に制限がある等の問題がある。
【００１３】
また図１２に示す従来のフラッシュメモリは、メモリセルのデータをバイト単位に消去できるが、全アドレス数と同数のセレクト用トランジスタ及びこのセレクト用トランジスタのゲートへセレクト信号を入力するための多数の信号線を必要とし、それによりフラッシュメモリのレイアウトパターンの面積が増大して、フラッシュメモリの小型化が図れないという問題がある。
本発明は斯かる問題に鑑み、バイト単位に、メモリセルのデータを消去できるとともに、小型化を図り得る不揮発性半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置は、メモリセルトランジスタのドレインに接続され、第１層に形成された第１ビット線と、メモリセルトランジスタのソースに接続され、第２層に形成された第２ビット線と、メモリセルトランジスタを選択するワード線と、該ワード線に、高電位，中間電位及び接地電位を選択的に与えるワード線デコーダとを備え、選択した前記メモリセルのデータを消去する場合には、選択した前記メモリセルに接続された前記第１ビット線を開放状態とし、選択した前記メモリセルに接続された前記第２ビット線に所定の電位を与え、選択した前記メモリセルに接続された前記ワード線に接地電位を与えることにより、選択した前記メモリセルのデータを消去する構成としてあることを特徴とする。
【００１６】
【作用】
本発明では、選択するメモリセルトランジスタに接続された第２ビット線に高電位を与え、選択するメモリセルトランジスタに接続されたワード線に接地電位を与える。また選択しないメモリセルトランジスタに接続されたワード線に中間電位を与え、残りの第２ビット線及び全ての第１ビット線を開放状態にすると、選択されたメモリセルトランジスタの電子がソース側にトンネル効果により引き抜かれ、メモリセルトランジスタのデータが消滅する。
これにより、高電位を与えた第２ビット線と、接地電位を与えたワード線とで選択された１バイト分のメモリセルトランジスタのデータのみを消去できる。
【００１８】
【実施例】
以下本発明をその実施例を示す図面により詳述する。
図１は本発明に係る不揮発性半導体記憶装置の模式的構成図である。行  （横）  方向に並んでいるメモリセルＭ，  Ｍ，  Ｍ，  Ｍのコントロールゲート１は、行単位で、対応するワード線Ｗ１  ，  Ｗ２  …Ｗ６  と接続される。列  （縦）  方向に並んでいるメモリセルＭ，  Ｍ…のドレインＤは、相隣するメモリセルと対をなすメモリセル対単位で、対応する第１ビット線Ｂ１  ，  Ｂ２  と接続されている。第１ビット線Ｂ１  ，  Ｂ２  はいずれも蛇行して、対をなすメモリセル列の間に形成される。列方向に並んでいるメモリセルＭ，  Ｍ…のソースＳは、メモリセル列単位で、対応する第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４と接続される。各メモリセルＭにはフローティングゲート２が形成される。
【００１９】
そして第１ビット線Ｂ１  ，  Ｂ２  はともに下層に形成されており、第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４は上層に形成されている。つまり、第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４と、第１ビット線Ｂ１  ，  Ｂ２  とが上，  下二層構造となっている。
【００２０】
図２は図１に示す不揮発性半導体記憶装置のレイアウトパターンである。第１ビット線Ｂ１  ，  Ｂ２  及び第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４はアルミニウム配線により形成され、ワード線Ｗ１  ，  Ｗ２  …Ｗ６  はポリシリコン配線により形成される。Ｐウエル基板内には列方向にＮ＋  拡散領域ＮＺが形成される。図２において斜線で示す部分には、ポリシリコン層からなるフローティングゲート２が形成される。
【００２１】
また夫々のＮ＋  拡散領域ＮＺに沿って上層の第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４が形成される。第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４より下の層、即ち下層には第１ビット線Ｂ１  ，  Ｂ２  が形成される。第１ビット線Ｂ１  は相隣している第２ビット線Ｂ２１と第２ビット線Ｂ２２の下層に蛇行して形成され、コンタクトホールＣＨを介してメモリセルＭのドレイン側となるＮ＋  拡散領域ＮＺに電気的に接続される。但し、第１ビット線Ｂ１  ，第２ビット線Ｂ２１，  Ｂ２２は夫々互いに絶縁される。また第１ビット線Ｂ２  は相隣している第２ビット線Ｂ２３と第２ビット線Ｂ２４の下層に蛇行して形成され、コンタクトホールＣＨを介してメモリセルＭのドレイン側となるＮ＋  拡散領域ＮＺに電気的に接続される。但し、第１ビット線Ｂ２  ，第２ビット線Ｂ２３，  Ｂ２４は夫々互いに絶縁される。
また、列方向に並ぶコンタクトホールＣＨ，  ＣＨ間に第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４と直交してワード線Ｗ１  ，  Ｗ２  …Ｗ６  が形成される。そしてＮ＋  拡散領域ＮＺとワード線Ｗ１  ，  Ｗ２  〜Ｗ６  とが交差する各位置にはメモリセルＭが形成される。
【００２２】
次にこの不揮発性半導体記憶装置の動作を、データの消去、書き込み、読み出しを行う場合の第１ビット線Ｂ１  ，  Ｂ２  、第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４、ワード線Ｗ１  〜Ｗ６  に与える電位を示す表１とともに説明する。なお、表１に示すＶＰＰ，  ＶＥＥ，ＶＤＤ，ＶＢＢ，ＶＣＣは、夫々１２Ｖ，  ５〜１２Ｖ、６Ｖ、１Ｖ，  ５Ｖ程度の電圧を示している。
【００２３】
【表１】
0003564610.tif 000002
【００２４】
いま、図１に破線で囲んだメモリセルＭＳ  のデータを消去する場合は、表１に示すように、そのメモリセルＭＳ  に接続された第２ビット線Ｂ２２に電圧ＶＰＰ  （１２Ｖ）  を与え、残りの第２ビット線Ｂ２１，  Ｂ２３，  Ｂ２４を開放状態にする。また、メモリセルＭＳ  と接続されたワード線Ｗ４  を０Ｖに、残りのワード線Ｗ１  ，  Ｗ２  ，  Ｗ３  ，  Ｗ５  ，  Ｗ６  に電圧ＶＥＥ  （５〜１２Ｖ）  を与え、更に第１ビット線Ｂ１  ，  Ｂ２  を開放状態にする。このようにすると、メモリセルＭＳ  のフローティングゲート２とＮ＋  拡散領域ＮＺとの間のトンネル酸化膜に高電界が加わる。つまりソースＳ側のＮ＋  拡散領域ＮＺが高電位になり、メモリセルＭＳ  のフローティングゲート２内に蓄積されていた電子が、そのＮ＋  拡散領域ＮＺにトンネル効果で引き抜かれてメモリセルＭＳ  のデータのみが消去される。
【００２５】
また、メモリセルＭＳ  にデータを書込む場合は、メモリセルＭＳ  に接続されている第２ビット線Ｂ２２に０Ｖを与え、残りの第２ビット線Ｂ２１，  Ｂ２３，  Ｂ２４を開放状態にし、メモリセルＭＳ  と接続されている第１ビット線Ｂ１  に電圧ＶＤＤ  （６Ｖ）  を与え、残りの第１ビット線Ｂ２  を開放状態にする。そして、メモリセルＭＳ  と接続されているワード線Ｗ４  に電圧ＶＰＰ  （１２Ｖ）  を与え、残りのワード線Ｗ１  ，  Ｗ２  ，  Ｗ３  ，  Ｗ５  ，  Ｗ６  に０Ｖを与える。そうすると、メモリセルＭＳ  のドレインＤとコントロールゲート１との間に高電界が加わり、ソースＳとドレインＤとの間の電位差によりドレインＤ近傍で発生する高エネルギーをもった電子がフローティングゲート２内に注入されて、メモリセルＭＳ  にデータが書込まれる。
【００２６】
またメモリセルＭＳ  からデータを読出す場合は、メモリセルＭＳ  に接続されている第２ビット線Ｂ２２に０Ｖを与え、残りの第２ビット線Ｂ２１，  Ｂ２３，  Ｂ２４を開放状態にして、メモリセルＭＳ  に接続されている第１ビット線Ｂ１  に電圧ＶＢＢ  （１Ｖ）  を与える。そして、残りの第１ビット線Ｂ２  を開放状態にし、メモリセルＭＳ  と接続されているワード線Ｗ４  に電圧ＶＣＣ  （５Ｖ）  を与えて、残りのワード線Ｗ１  ，  Ｗ２  ，  Ｗ３  ，  Ｗ５  ，  Ｗ６  に０Ｖを与える。そうするとメモリセルＭＳ  がオンして、メモリセルＭＳ  のデータが第２ビット線Ｂ２２へ読出される。
【００２７】
しかして、表１に示すようにデータ消去時には、選択されたワード線であるメモリセルＭＳ  と接続されているワード線Ｗ４  にのみ０Ｖを与えるのに対し、データの書き込み時及び読み出し時には選択されたワード線である、メモリセルＭＳ  と接続されたワード線Ｗ４  のみに高電位を与える必要がある。
図３は、このようにワード線を制御するためのワード線デコーダの模式的ブロック図である。
【００２８】
ワード線を選択するためのアドレス線ＡＤ１  、アドレス線ＡＤ２  、アドレス線ＡＤ３  は、インバータＩＶ１  ，  ＩＶ２  ，  ＩＶ３  を介して３入力ＮＡＮＤ回路Ｎ１  の第１，  第２，  第３の入力端子と接続され、インバータＩＶ４  ，  ＩＶ５  を介して、また直接に３入力ＮＡＮＤ回路Ｎ２  の第１，  第２，  第３の入力端子と接続される。またアドレス線ＡＤ１  ，  ＡＤ２  は直接に、アドレス線ＡＤ３  はインバータＩＶ６  を介して３入力ＮＡＮＤ回路Ｎ６  の第１，  第２，  第３の入力端子と接続される。
【００２９】
ＮＡＮＤ回路Ｎ１    （Ｎ２  ）  の出力端子は、インバータＩＶ１０  （ＩＶ１２）  の入力側と接続され、その出力側はトランスファゲートＴＧ１    （ＴＧ３  ）  を介してインバータＩＶ１１  （ＩＶ１３）  の入力側と接続される。またＮＡＮＤ回路Ｎ１    （Ｎ２  ）  の出力側は、トランスファゲートＴＧ２    （ＴＧ４  ）  を介してインバータＩＶ１１  （ＩＶ１３）  の入力側と接続される。インバータＩＶ１１  （ＩＶ１３）  の出力側はワード線Ｗ１    （Ｗ２  ）  と接続される。ＮＡＮＤ回路Ｎ６  の出力側はインバータＩＶ１５の入力側と接続され、その出力側はトランスファゲートＴＧ５  を介してインバータＩＶ１６の入力側と接続される。またＮＡＮＤ回路Ｎ６  の出力側はトランスファゲートＴＧ６  を介してインバータＩＶ１６の入力側と接続される。インバータＩＶ１６の出力側はワード線Ｗ６  と接続される。
【００３０】
消去モード又は非消去モードの信号を入力する制御信号線２８は、インバータＩＶ２０の入力側と、トランスファゲートＴＧ１  のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ２  のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ３  のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ４  のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ５  のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ６  のＮチャネルトランジスタのゲートとに接続される。インバータＩＶ２０の出力側は、トランスファゲートＴＧ１  のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ２  のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ３  のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ４  のＰチャネルトランジスタのゲートと、トランスファゲートＴＧ５  のＮチャネルトランジスタのゲートと、トランスファゲートＴＧ６  のＰチャネルトランジスタのゲートとに接続される。
【００３１】
制御信号線２８には、データの非消去時、即ちデータの書き込み時及びデータの読み出し時に“Ｈ”レベルのアドレス信号が与えられ、データ消去時に“Ｌ”レベルのアドレス信号が与えられるようになっている。そして、図３に示すワード線デコーダにおいて、“Ｈ”レベルの値は、表１の夫々のモード時の電圧ＶＥＥ  （５〜１２Ｖ）  、ＶＰＰ  （１２Ｖ）  、ＶＣＣ  （５Ｖ）  とし、“Ｌ”レベルの値は０Ｖとする。
【００３２】
次にこのワード線デコーダの動作を説明する。
先ず、ワード線Ｗ２  を選択してデータの書き込み及び読み出しを制御する場合について説明する。
いま、アドレス線ＡＤ１  ，  ＡＤ２  ，  ＡＤ３  夫々のアドレス信号が“Ｌ”，  “Ｌ”，  “Ｈ”であった場合、３入力ＮＡＮＤ回路Ｎ２  の出力のみが“Ｌ”レベルになり、３入力ＮＡＮＤ回路Ｎ２  を除く３入力ＮＡＮＤ回路Ｎ１  〜Ｎ６  の出力は“Ｈ”レベルになる。このとき、ワード線デコーダはデータの書き込み、又は読み出しモードであるので、制御信号線２８が“Ｈ”レベルでありトランスファゲートＴＧ２  ，  ＴＧ４  ，  ＴＧ６  がともにオンする。そのため選択しているワード線Ｗ２  のみが“Ｈ”レベルとなり、残りのワード線は全て“Ｌ”レベルとなる。
【００３３】
次にワード線Ｗ２  を選択してデータの消去を制御する場合を説明する。
いま、アドレス線ＡＤ１  ，  ＡＤ２  ，  ＡＤ３  夫々のアドレス信号が“Ｌ”，  “Ｌ”，  “Ｈ”であった場合、３入力ＮＡＮＤ回路Ｎ２  の出力が“Ｌ”レベルとなり、残りの３入力ＮＡＮＤ回路の出力は“Ｈ”レベルになる。このとき、ワード線デコーダはデータ消去モードであるので、制御信号線２８は“Ｌ”レベルであり、そのためトランスファゲートＴＧ１  ，  ＴＧ３  ，  ＴＧ５  がともにオンする。そして選択しているワード線Ｗ２  のみが“Ｌ”レベルとなり、残りのワード線は全て“Ｈ”レベルとなる。したがって、このようなワード線デコーダを用いることにより表１に示すように、データの書き込み、読み出し、消去の各モードに応じた電位を選択しているワード線に与えることができる。
【００３４】
なお、表１においては特定のメモリセルのデータのみを消去する場合について説明したが、表１に示したモード以外に全てのソース線に電圧ＶＰＰを与え、全てのワード線に０Ｖを与えて、全てのビット線を開放状態にする一括消去モードを追加すれば、メモリセルのデータを一括して消去することができる。
【００３５】
これまでは、特定のメモリセルのみのデータを消去する方法について詳述したが、次にバイト単位にデータを消去する方法について説明する。
図４及び図５夫々はバイト単位にデータを消去できる不揮発性半導体記憶装置の模式的構成図の半部である。メモリセルアレイ３７１  ，  ３７２  …３７８  夫々は、図１に示す不揮発性半導体記憶装置と同様に構成されており、同一構成部分には同一符号を付している。なお、図１に示した構成とは、行方向と列方向のメモリセルの数が若干多い構造となっている。
【００３６】
メモリセルアレイ３７１  における第１ビット線Ｂ１  ，  Ｂ２  …Ｂｎ  は第１ビット線用デコーダ３３１  と接続されており、第１ビット線用デコーダ３３１  はセンスアンプ２９１  と接続されている。第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４…Ｂ２ｎ−１，Ｂ２ｎは第２ビット線用デコーダ３９１  と接続されている。メモリセルアレイ３７２    （３７３  …３７８  ）  はメモリセルアレイ３７１  と同様に構成されており、第１ビット線Ｂ１  ，  Ｂ２  …Ｂｎ  は第１ビット線用デコーダ３３２    （３３３  …３３８  ）  と接続されており、第１ビット線デコーダ３３２    （３３３  …３３８  ）  は、センスアンプ２９２    （２９３  …２９８  ）  と接続されている。メモリセルアレイ３７２    （３７３  …３７８  ）  における第２ビット線Ｂ２１，  Ｂ２２，  Ｂ２３，  Ｂ２４…Ｂ２ｎ−１，Ｂ２ｎは、第２ビット線用デコーダ３９２    （３９３  …３９８  ）  と接続されている。
【００３７】
ワード線Ｗ１  ，  Ｗ２  …Ｗｎ−１  ，Ｗｎ  夫々はメモリセルアレイ３７１  ，  ３７２  …３７８  に共通接続されており、ワード線デコーダ３８と接続されている。またワード線デコーダ３８はアドレス線ＡＤ１  ，  ＡＤ２  …ＡＤｋ−１  ，ＡＤｋ  と接続されている。これにより８ビットの不揮発性半導体記憶装置が構成されている。
【００３８】
次にこの不揮発性半導体記憶装置のデータ消去動作を説明する。図１により説明したように例えば第２ビット線Ｂ２２に電圧ＶＰＰ  （１２Ｖ）  を与え、例えばワード線Ｗ４  を０Ｖにして、残りのワード線Ｗ１  ，  Ｗ２  ，  Ｗ３  ，  Ｗ５  …Ｗｎ  に電圧ＶＥＥ（５〜１２Ｖ）  を与える。また、残りの第１ビット線及び第２ビット線を開放状態にする。そうすると、各メモリセルアレイ３７１  ，  ３７２  …３７８  における第２ビット線Ｂ２２とワード線Ｗ４  とが接続されているメモリセルＭから電子がソースＳ側にトンネル効果によって引き抜かれて、１バイト  （８ビット）  のデータを一斉に消去できる。
【００３９】
なお、メモリセルアレイを更に行方向に８個追加し、１６個のメモリセルアレイを並べて形成すれば、１６ビットのデータを一斉に消去できる。
【００４０】
図６及び図７夫々は本発明に係る不揮発性半導体記憶装置の他の実施例の模式的構成図の半部である。ここでは便宜上、ビット線が２４本、ワード線が４本からなるメモリセルアレイの構成にしている。ここで１バイトは８個のメモリセルからなり、アドレス総数は１２である。
【００４１】
ビット０  （１，  ２…７）  用センスアンプ１１７（１１８，１１９  …１２４）は、トランジスタ１３３（１３４，１３５  …１４０）を介してビット線７８  （７９，  ８０…８５）  と接続され、トランジスタ１４１（１４２，１４３  …１４８）を介してビット線８６  （８７，  ８８…９３）  と接続され、トランジスタ１４９（１５０，１５１  …１５６）を介してビット線９４  （９５，  ９６…１０１）と接続される。ビット線７８  （７９，  ８０…８５）  は、直列接続されたメモリセルａ１  ，ａ２  ，ａ３  ，ａ４  （ｂ１  ，ｂ２  ，ｂ３  ，ｂ４  、ｃ１  ，ｃ２  ，ｃ３  ，ｃ４  、…ｈ１  ，ｈ２  ，ｈ３  ，ｈ４  ）の各ドレインＤと接続される。ビット線８６  （８７，  ８８…９３）  は、直列接続されたメモリセルｉ１  ，  ｉ２  ，  ｉ３  ，  ｉ４    （ｊ１  ，  ｊ２  ，  ｊ３  ，  ｊ４  、ｋ１  ，  ｋ２  ，  ｋ３  ，  ｋ４  、…ｐ１  ，  ｐ２  ，  ｐ３  ，  ｐ４  ）  の各ドレインと接続される。
【００４２】
ビット線９４  （９５，  ９６…１０１）は、直列接続されたメモリセルｑ１  ，  ｑ２  ，  ｑ３  ，  ｑ４    （ｒ１  ，  ｒ２  ，  ｒ３  ，  ｒ４  、ｓ１  ，  ｓ２  ，  ｓ３  ，  ｓ４  、…ｘ１  ，  ｘ２  ，  ｘ３  ，  ｘ４  ）  の各ドレインと接続される。ビット線の１本を選択してそれに電位を与えるビット線デコーダ１２５  は、ビット選択線１０５  を介してトランジスタ１４９，１５０  …１５６  の各ゲートと接続され、ビット選択線１０６  を介してトランジスタ１４１，１４２  …１４８  の各ゲートと接続され、ビット選択線１０７  を介してトランジスタ１３３，１３４  …１４０  の各ゲートと接続される。ワード線の１本を選択して電位を与えるワード線デコーダ１２６  は、図３に示すワード線デコーダと同様に構成され、ワード線は４本で構成されている。
【００４３】
このワード線デコーダ１２６  はワード線１０８（１０９，１１０，１１１）を介してメモリセルａ１  ，  ｂ１  …ｘ１    （ａ２  ，  ｂ２  …ｘ２  、ａ３  ，  ｂ３  …ｘ３  、ａ４  ，  ｂ４  …ｘ４  ）  の各コントロールゲートと接続される。またワード線デコーダ１２６  は、非消去モード又は消去モードを選択する信号が与えられる制御信号線１２８  と接続される。メモリセルａ１  ，  ｂ１  …ｈ１  、メモリセルａ２  ，  ｂ２  …ｈ２  、メモリセルａ３  ，  ｂ３  …ｈ３  及びメモリセルａ４  ，  ｂ４  …ｈ４  の各ソースＳは、ソース線１０２  と接続され、ソース線１０２  はトランジスタ１３０  を介して切換回路１１６  の共通端子１１６ａと接続される。
【００４４】
メモリセルｉ１  ，  ｊ１  …ｐ１  、メモリセルｉ２  ，  ｊ２  …ｐ２  、メモリセルｉ３  ，  ｊ３  …ｐ３  及びメモリセルｉ４  ，  ｊ４  …ｐ４  の各ソースは、ソース線１０３  と接続され、ソース線１０３  はトランジスタ１３１  を介して切換回路１１６  の共通端子１１６ａと接続される。また、メモリセルｑ１  ，  ｒ１  …ｘ１  、メモリセルｑ２  ，  ｒ２  …ｘ２  、メモリセルｑ３  ，  ｒ３  …ｘ３  及びメモリセルｑ４  ，  ｒ４  …ｘ４  の各ソースはソース線１０４  と接続され、ソース線１０４  はトランジスタ１３２  を介して切換回路１１６  の共通端子１１６ａと接続される。切換回路１１６  の切換端子１１６ｂには電圧ＶＰＰが与えられ、切換端子１１６ｃは接地される。ソース線の１本を選択してそれに電位を与えるソース線デコーダ１２７  は、ソース選択線１１２  を介してトランジスタ１３２  のゲートと接続され、ソース選択線１１３  を介してトランジスタ１３１  のゲートと接続され、ソース選択線１１４  を介してトランジスタ１３０  のゲートと接続される。
【００４５】
図８及び図９夫々は、図６及び図７に示す不揮発性半導体記憶装置のレイアウトパターンの半部である。ビット線７８，  ７９…１０１  及びソース線１０２，１０３，１０４  はアルミニウム配線で列方向に並べて形成される。Ｐウエルの基板内にはビット線７８，７９  …８５、ビット線８６，８７…９３、ビット線９４，  ９５…１０１  単位で、行方向にＮ＋  拡散領域ＮＺが形成される。これによりビット線方向に並ぶコンタクトホールＣＨを介してビット線７８，  ７９…８５、ビット線８６，  ８７…９３、ビット線９４，  ９５…１０１  単位で列方向に形成されるメモリセルのドレイン同士が電気的に接続される。
【００４６】
夫々のＮ＋  拡散領域ＮＺに平行し、ビット線７８，  ７９…１０１  に直交して、ポリシリコン配線からなるワード線１０８，１９０，１１０，１１１  が形成される。ビット線７８，  ７９…８５と接続されるドレイン側のＮ＋  拡散領域ＮＺと向かい合うソース側のＮ＋  拡散領域ＮＺがコンタクトホールＣＨを介してソース線１０２  と電気的に接続される。ビット線８６，  ８７…９３と接続されるドレイン側のＮ＋  拡散領域ＮＺと向かい合うソース側のＮ＋  拡散領域ＮＺがコンタクトホールＣＨを介して、ビット線８５と８６との間に形成されたソース線１０３  と電気的に接続される。ビット線９４，  ９５…１０１  と接続されるドレイン側のＮ＋  拡散領域ＮＺと向かい合うソース側のＮ＋  拡散領域ＮＺがコンタクトホールＣＨを介してビット線９３と９４との間に形成されたソース線１０４  と電気的に接続される。
【００４７】
Ｎ＋  拡散領域ＮＺと、ワード線１０８，１０９，１１０，１１１  が各別に交差する夫々の位置、即ち斜線で示した部分にはポリシリコン層からなるフローティングゲートが形成されてメモリセルが形成される。ソース線１０２，１０３，１０４  はビット線７８〜１０１  と同じ層に形成される。そして例えばビット線７８に沿ってメモリセルａ１  ，  ａ２  ，  ａ３  ，  ａ４  が形成される。なお、図５、図６と同一構成部分には同一符号を付している。
【００４８】
表２はこの不揮発性半導体記憶装置において、図５に破線で囲んだ同一アドレスに属する１バイト分のメモリセル群ＭＢのデータの消去，書き込み，読み出しを夫々行う場合のビット線７８〜１０１  、ソース線１０２  〜１０４  、ワード線１０８  〜１１１  に与える電位を示したものである。ここで電圧ＶＰＰ、ＶＥＥ、ＶＤＤ、ＶＢＢ、ＶＣＣは夫々、１２Ｖ、５〜１２Ｖ、６Ｖ、１Ｖ、５Ｖの程度である。また０Ｖは接地電位である。なお、開放と記入した状態は０Ｖを与えても同様の効果が得られる。
【００４９】
【表２】
0003564610.tif 000003
【００５０】
次にこのように構成した不揮発性半導体記憶装置において、図７に破線で囲んだ同一アドレスに属する１バイト分のメモリセル群ＭＢのデータを消去する場合の動作を説明する。切換回路１１６  を切換端子１１６ｂ側に切換え、表２に示す内容にしたがって、ソース線デコーダ１２７  によりソース選択線１１３  を選択してトランジスタ１３１  をオンさせ、メモリセル群ＭＢに接続されているソース線１０３  に電圧ＶＰＰ  （１２Ｖ）  を与え、残りのソース線１０２，１０４  を開放状態にし、メモリセル群ＭＢに接続されているワード線１１０  を選択し、それに０Ｖを与え、残りのワード線１０８，１０９，１１１  に電圧ＶＥＥ  （５〜１２Ｖ）  を与える。また全ビット線７８〜１０１  を開放状態にする。
【００５１】
一方、制御信号線１２８  に０Ｖを与えて、ワード線デコーダ１２６  によりワード線１１０  を選択させる。これにより図３によって前述した如く、ワード線１１０  のみに０Ｖを与え、残りのワード線１０８，１０９，１１１  に電圧ＶＥＥ  （５〜１２Ｖ）  を与える。またビット線デコーダ１２５  により、ビット選択線１０５，１０６，１０７  を全て非選択、即ち０Ｖにする。これにより、トランジスタ１３３  〜１５６  が全てオフして、メモリセル群ＭＢに接続されているビット線８６〜９３を含む全ビット線が開放状態になる。
【００５２】
そうすると、メモリセル群ＭＢに含まれる８個のメモリセルｉ３  ，  ｊ３  ，  ｋ３  ，  ｌ３  ，  ｍ３  ，  ｎ３  ，  ｏ３  ，  ｐ３  のフローティングゲート２とＮ＋  拡散領域ＮＺとの間のトンネル酸化膜に高電界が加わる。それにより、フローティングゲート２内に蓄積されていた電子がソース側のＮ＋  拡散領域ＮＺにトンネル効果により引き抜かれて、メモリセル群ＭＢのメモリセルｉ３  ，  ｊ３  …ｐ３  からなる１バイト分のメモリセルＭＢのデータが一斉に消去される。
【００５３】
次にメモリセル群ＭＢにデータを書込む場合は切換回路１１６  を接地側に切換える。そしてトランジスタ１３１  をオンさせてソース線１０３  に接地電位を与え、残りのソース線１０２，１０４  を開放状態にし、選択されたビット線８６〜９３に電圧ＶＤＤ  （６Ｖ）  を与える。また残りのビット線７８〜８５、９４〜１０１  を開放状態にし、選択されたワード線１１０  に電圧ＶＰＰ  （１２Ｖ）  を与え、残りのワード線１０８，１０９，１１１  に０Ｖの電圧を与える。そうするとメモリセル群ＭＢ内のメモリセルのドレインとコントロールゲートとの間に高電界が加わり、ソースＳでドレインＤとの間の電位差によりドレインＤ近傍で発生する高エネルギーをもった電子がフローティングゲートに注入されて、メモリセルにデータが書込まれる。
【００５４】
またメモリセル群ＭＢのメモリセルからデータを読出す場合は、選択されたソース線１０３  に０Ｖの電圧を与え、残りのソース線１０２，１０４  を開放状態にし、選択されたビット線８６〜９３に電圧ＶＢＢ  （１Ｖ）  を与え、残りのビット線７８〜８５、８６〜１０１  を開放状態にする。そして選択されたワード線１１０  に電圧ＶＣＣ  （５Ｖ）  を与え、残りのワード線１０８，１０９，１１１  に０Ｖの電圧を与える。そうすると、メモリセル群ＭＢのメモリセルがオンして、メモリセルのデータがヒット線８６〜９３に読出される。このような動作は他のメモリセル群であっても同様に行われる。
【００５５】
本実施例において示したビット線、ワード線及びソース線夫々の数は例示であり、これらの数に何ら限定されるものではない。また、ビット線、ワード線及びソース線に与える電位についても例示であるのは言うまでもない。
【００５６】
【発明の効果】
以上詳述したように、本発明は、従来のように全アドレス数と同数のスイッチトランジスタ及び多数のセレクト信号線を必要とせずに、１バイト単位でデータを消去することができる。それによりレイアウトパターンの面積が増大せず、高集積化が図れてバイト単位にデータを一斉に消去し得る不揮発性半導体記憶装置を提供できる優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の模式的構成図である。
【図２】不揮発性半導体記憶装置のレイアウトパターンである。
【図３】ワード線デコーダの構成を示すブロック図である。
【図４】バイト単位にデータを消去できる本発明に係る不揮発性半導体記憶装置の模式的構成図の半部である。
【図５】バイト単位にデータを消去できる本発明に係る不揮発性半導体記憶装置の模式的構成図の半部である。
【図６】本発明に係る不揮発性半導体記憶装置の他の実施例の模式的構成図の半部である。
【図７】本発明に係る不揮発性半導体記憶装置の他の実施例の模式的構成図の半部である。
【図８】不揮発性半導体記憶装置のレイアウトパターンの半部である。
【図９】不揮発性半導体記憶装置のレイアウトパターンの半部である。
【図１０】従来のフラッシュメモリの模式的構成図である。
【図１１】フラッシュメモリのレイアウトパターンである。
【図１２】従来のフラッシュメモリの他の構成を示す模式的構成図である。
【符号の説明】
１  コントロールゲート、２  フローティングゲート、Ｂ１  ，Ｂ２    第１ビット線、Ｂ２１〜Ｂ２４  第２ビット線、Ｗ１  〜Ｗ６    ワード線、Ｍ  メモリセルトランジスタ、ＭＢ    メモリセル群、ＮＺ    Ｎ＋  拡散領域、３７    メモリセルアレイ、
７８〜１０１      ビット線、  １０２〜１０４    ソース線、１０５  〜１０７      ビット選択線、
１１２〜１１４      ソース選択線、  １３３〜１５６      トランジスタ、１１６      切換回路。
【図１】
0003564610.tif 000004
【図２】
0003564610.tif 000005
【図３】
0003564610.tif 000006
【図４】
0003564610.tif 000007
【図５】
0003564610.tif 000008
【図６】
0003564610.tif 000009
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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