(57)【特許請求の範囲】
【請求項１】
ｍデータごとに同期データを有し、ｍ×ｎデータでデータ処理単位となるデータの転送処理を行う際に、順次入力されるデータに対し上記同期データを用いて同期を行うデータ転送装置であって、
同期データの転送回数によって格納位置が指定され、上記格納位置を指定して格納されたデータを記憶するデータ記憶手段と、
上記データ記憶手段の特定位置に同期データ検出によりデータが順次格納されるよう、上記データ記憶手段における格納位置を示す格納アドレスを生成する格納アドレス生成手段と、
上記格納アドレス生成手段が生成する上記格納アドレスを用いて、上記データ記憶手段に対する格納を制御する格納制御手段と、
上記データ記憶手段に格納されたデータを順次読み出すよう、上記データ記憶手段における格納位置を示す読み出しアドレスを生成する読み出しアドレス生成手段と、
上記読み出しアドレス生成手段が生成する上記読み出しアドレスを用いて、上記データ記憶手段からのデータ読み出しを制御する読み出し制御手段と、
上記データ記憶手段への、上記格納制御手段のデータ格納動作と、上記読み出し制御手段のデータ読み出し動作とを調停する調停手段と、
上記読み出し制御手段によって読み出されたデータを所定の単位に変換するデータ変換手段とを備えた、
ことを特徴とするデータ転送装置。
【請求項２】
請求項１に記載のデータ転送装置において、
上記格納アドレス生成手段は、
上記順次入力されるデータをｍ進法に従って計数し、同期データの検出によって初期化されるｍ進計数手段と、
上記データ処理単位をｍ×ｎ個として、上記ｍ進計数手段の桁上がりを、ｎ進法に従って計数するｎ進計数手段と、
上記データ記憶手段にｉ個のデータ処理単位を格納するよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数手段と、
上記ｉ進計数手段の値によってオフセット値を発生するオフセット値発生手段と、
上記ｍ進計数手段の値と、ｎ進計数手段の値と、ｉ進計数手段の値によって、上記データ記憶手段の格納位置を示す上記格納アドレスを生成する格納アドレス生成手段とを備えた、
ことを特徴とするデータ転送装置。
【請求項３】
請求項１に記載のデータ転送装置において、
上記読み出しアドレス生成手段は、
上記データ記憶手段に格納された読み出しデータをｍ×ｎ進法に従って計数するｍ×ｎ進計数手段と、
上記データ記憶手段に格納されたｉ個のデータ処理単位を読み出すよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数手段と、
上記ｉ進計数手段の値によってオフセット値を発生するオフセット値発生手段と、
上記ｍ×ｎ進計数手段の値と、ｉ進計数手段の値によって、上記データ記憶手段の読み出しデータ位置を示す上記読み出しアドレスを生成する読み出しアドレス生成手段とを備えた、
ことを特徴とするデータ転送装置。
【請求項４】
請求項１に記載のデータ転送装置において、
上記データ変換手段は、上記読み出しアドレス生成手段が生成するアドレスを用いて、上記読み出し制御手段によって、上記データ記憶手段から読み出されたデータをｊ個の一定単位に変換するものであり、かつ、
上記データ変換手段は、ｍ×ｎ／ｊの剰余に対応するデータの不足分を補填するデータ変換補完手段を備えた、
ことを特徴とするデータ転送装置。
【請求項５】
ｍデータごとに同期データを有し、ｍ×ｎデータでデータ処理単位となるデータの転送処理を行う際に、順次入力されるデータに対し上記同期データを用いて同期を行うデータ転送方法であって、
同期データの転送回数によって格納位置が指定され、上記格納位置を指定して格納されたデータを記憶するデータ記憶手段への、後述する格納制御ステップのデータ格納動作と、後述する読み出し制御ステップのデータ読み出し動作とを調停する調停ステップと、
上記データ記憶手段の特定位置に同期データ検出によりデータが順次格納されるよう、上記データ記憶手段における格納位置を示す格納アドレスを生成する格納アドレス生成ステップと、
上記格納アドレス生成ステップが生成する上記格納アドレスを用いて、上記データ記憶手段に対する格納を制御する格納制御ステップと、
上記データ記憶手段に格納されたデータを順次読み出すよう、データ記憶手段における格納位置を示す読み出しアドレスを生成する読み出しアドレス生成ステップと、
上記読み出しアドレス生成ステップが生成する上記読み出しアドレスを用いて、上記データ記憶手段からのデータ読み出しを制御する読み出し制御ステップと、
上記読み出し制御ステップによって読み出されたデータを所定の単位に変換するデータ変換ステップとを含む、
ことを特徴とするデータ転送方法。
【請求項６】
請求項５に記載のデータ転送方法において、
上記格納アドレス生成ステップは、
上記順次入力されるデータをｍ進法に従って計数し、同期データの検出によって初期化されるｍ進計数ステップと、
上記データ処理単位をｍ×ｎ個として、上記ｍ進計数ステップの桁上がりを、ｎ進法に従って計数するｎ進計数ステップと、
上記データ記憶手段にｉ個のデータ処理単位を格納するよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数ステップと、
上記ｉ進計数ステップの値によってオフセット値を発生するオフセット値発生ステップと、
上記ｍ進計数ステップの値と、ｎ進計数ステップの値と、ｉ進計数ステップの値によって、上記データ記憶手段の格納位置を示す上記格納アドレスを生成する格納アドレス生成ステップとを含む、
ことを特徴とするデータ転送方法。
【請求項７】
請求項５に記載のデータ転送方法において、
上記読み出しアドレス生成ステップは、
上記データ記憶手段に格納された読み出しデータをｍ×ｎ進法に従って計数するｍ×ｎ進計数ステップと、
上記データ記憶手段に格納されたｉ個のデータ処理単位を読み出すよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数ステップと、
上記ｉ進計数ステップの値によってオフセット値を発生するオフセット値発生ステップと、
上記ｍ×ｎ進計数ステップの値と、ｉ進計数ステップの値によって、上記データ記憶手段の読み出しデータ位置を示す上記読み出しアドレスを生成する読み出しアドレス生成ステップとを含む、
ことを特徴とするデータ転送方法。
【請求項８】
請求項５に記載のデータ転送方法において、
上記データ変換ステップは、上記読み出しアドレス生成ステップが生成する読み出しアドレスを用いて、上記読み出しアドレス制御ステップによって、上記データ記憶手段から読み出されたデータをｊ個の一定単位に変換するものであり、かつ、
上記データ変換ステップは、ｍ×ｎ／ｊの剰余に対応するデータの不足分を補填するデータ変換補完ステップを含む、
ことを特徴とするデータ転送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ転送装置、およびデータ転送方法に関し、特に１つのデータを互いに非同期なクロックで動作する種々の装置に転送する場合であって、一時格納部を用いたデータ転送装置、およびデータ転送方法に関する。
【０００２】
【従来の技術】
データの記録や伝送にあたっては、効率的な記録や伝送のために、所定の方法に従って符号化処理を行った上で記録・伝送し、符号化処理の逆処理である復号化処理を行って利用することが行われる。また、データの読み書きや伝送の際の雑音などによるデータの誤りの発見や訂正のために、記録・伝送時にパリティービットと呼ばれる冗長符号を付加し、一連の復号化処理の中でエラー検出・訂正を行うＥＣＣ処理が行われ、信頼性の向上が図られている。
【０００３】
ＥＣＣ処理等の演算処理では、必要データを一時記憶手段を用いて作業用のデータ格納し処理実行を行うものであり、この一時記憶手段としては低コストであることから、ＤＲＡＭ（Dynamic Random Access Memory）を用いるのが一般的であるが、ＤＲＡＭはデータアクセスサイクルが多く、アクセス時間が大きいため、システムの性能向上のためには、ＤＲＡＭへのアクセス回数の低減が重要である。
また、記録媒体とデータの一時記憶手段であるＤＲＡＭとの間では、データの転送において非同期処理が必要となり、この非同期処理の高速化もシステム性能向上には重要になっている。
【０００４】
図１６は、従来の技術によるデータ転送装置の構成を示すブロック図である。
図１６において、従来のデータ転送装置は、データディスク１、データ２値化回路２、データＰＬＬ回路３、データ復調回路４、ＦＩＦＯバッファ５、クロック同期回路／データ補間回路２０、ＤＲＡＭアクセス調停回路７、ＤＲＡＭ制御回路８、ＤＲＡＭ９、エラー訂正回路１０を備えた構成になっている。
【０００５】
従来の技術によるデータ転送装置においては、記録媒体１から読み出されたデータの復調データＳ４を、一旦バッファに蓄積する。このバッファとしては、ＦＩＦＯ（先入れ先出し）方式に従うＦＩＦＯバッファが用いられる。そして、ＦＩＦＯバッファ５に蓄積された入力データを取り出し、クロック同期回路２０で記録媒体のクロックとＤＲＡＭとの動作クロックとの非同期の橋渡しを行い、ＤＲＡＭ９に格納され、エラー訂正回路１０でＥＣＣ処理を行い、次段回路へデータ転送される。
【０００６】
また、従来の技術によるデータ転送装置では、入力データにおいてデータディスク１上のキズ等により正しくデータが読めず、データ欠落があった場合に対応するために、データ補間回路２０とＦＩＦＯバッファ５において、データ補間処理が行われる。例えば、入力データにおいて一定のデータ量ごとに挿入されたデータ同期バイトを用いる場合には、データ同期バイトを検出することによって、ＦＩＦＯバッファに蓄積したデータに含まれるデータ同期バイト間のデータ量を調べ、該データ量が一定量に満たない場合には、ダミーデータを生成し付加して、データ同期バイト間のデータ量を確保し、ＥＣＣ処理のエラー訂正向上を図ろうとするものである。
【０００７】
【発明が解決しようとする課題】
近年では、記録媒体からの読み出しデータの高速化のため記録媒体からのデータ入力が高速化しているが、システムのクロックは消費電力の観点から周波数の向上を行わずにデータ転送できる、データ転送装置が要望されている。
しかし、従来の技術によるデータ転送装置では、ＦＩＦＯバッファに一時的に蓄えるものの、順にデータを取り出しＤＲＡＭに格納、ＤＲＡＭに格納されたデータを用いてエラー訂正処理を行うものであって、ＤＲＡＭへのアクセス回数の低減が図れず、記録媒体の読み出しクロックをあげるとそれに伴い、ＤＲＡＭ、ＤＲＡＭ制御装置のクロックを向上しなければならない。
【０００８】
また、従来の技術によるデータ転送装置では、記録媒体の動作クロックと、ＤＲＡＭおよびＤＲＡＭ制御装置の動作クロック間での非同期のデータの受け渡しのため、記録媒体の動作クロックよりも十分にＤＲＡＭおよびＤＲＡＭ制御回路の動作クロックのほうが早くなければ、非同期のデータの受け渡しが実現できない。
【０００９】
また、従来の技術によるデータ転送装置では、前述のように、入力データがＦＩＦＯバッファに蓄積されている際に、データ補間回路とのやり取りでデータ転送量を確認し、さらに補間処理用のダミーデータを生成して挿入するため、ＦＩＦＯバッファが十分な容量を有しない場合には、かかる補間処理による遅延のため蓄積が順調に行われずデータの欠損につながることも起こり得る。一方、このような事態を回避するためにＦＩＦＯバッファを大きなものとすることは、回路規模の増大とコスト上昇に結びつく。
【００１０】
本発明はかかる事情に鑑みてなされたものであり、データ転送処理においてエラー訂正回路からＤＲＡＭへのアクセス回数低減、及び読み込みデータのＤＲＡＭへの格納の際に１バイト単位でなく、ある一定単位で転送することによるＤＲＡＭへのアクセス回数低減を図り、システム性能を向上させるデータ転送装置を提供することを目的とする。
【００１１】
また、本発明は記録媒体からの読み出しの高速化のための動作クロック向上であってもＤＲＡＭおよびＤＲＡＭ制御回路の動作クロック向上を行わず、データ転送を行うデータ転送装置を提供することを目的とする。
【００１２】
また、本発明はデータ欠落に対する補間処理がなされたのと同等のデータ転送状態を実現して、前段のＦＩＦＯバッファの必要量を増大することなくデータ欠落に対応し得るデータ転送装置を提供することを目的とする。
【００１３】
また、本発明はデータ転送処理においてエラー訂正回路からＤＲＡＭへのアクセス回数低減、及び読み込みデータのＤＲＡＭへの格納の際に１バイト単位でなく、ある一定単位で転送することによるＤＲＡＭへのアクセス回数低減を図り、システム性能を向上させるデータ転送方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載のデータ転送装置は、ｍデータごとに同期データを有し、ｍ×ｎデータでデータ処理単位となるデータの転送処理を行う際に、順次入力されるデータに対し上記同期データを用いて同期を行うデータ転送装置であって、同期データの転送回数によって格納位置が指定され、上記格納位置を指定して格納されたデータを記憶するデータ記憶手段と、上記データ記憶手段の特定位置に同期データ検出によりデータが順次格納されるよう、上記データ記憶手段における格納位置を示す格納アドレスを生成する格納アドレス生成手段と、上記格納アドレス生成手段が生成する上記格納アドレスを用いて、上記データ記憶手段に対する格納を制御する格納制御手段と、上記データ記憶手段に格納されたデータを順次読み出すよう、上記データ記憶手段における格納位置を示す読み出しアドレスを生成する読み出しアドレス生成手段と、上記読み出しアドレス生成手段が生成する上記読み出しアドレスを用いて、上記データ記憶手段からのデータ読み出しを制御する読み出し制御手段と、上記データ記憶手段への、上記格納制御手段のデータ格納動作と、上記読み出し制御手段のデータ読み出し動作とを調停する調停手段と、上記読み出し制御手段によって読み出されたデータを所定の単位に変換するデータ変換手段とを備えたことを特徴とするものである。これにより、非同期データ間で、上記データ記憶手段による所定格納位置にデータの格納、読み出しを行うことができる。
【００１７】
また、請求項２記載のデータ転送装置は、請求項１記載のデータ転送装置において、上記格納アドレス生成手段は、上記順次入力されるデータをｍ進法に従って計数し、同期データの検出によって初期化されるｍ進計数手段と、上記データ処理単位をｍ×ｎ個として、上記ｍ進計数手段の桁上がりを、ｎ進法に従って計数するｎ進計数手段と、上記データ記憶手段にｉ個のデータ処理単位を格納するよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数手段と、上記ｉ進計数手段の値によってオフセット値を発生するオフセット値発生手段と、上記ｍ進計数手段の値と、ｎ進計数手段の値と、ｉ進計数手段の値によって、上記データ記憶手段の格納位置を示す上記格納アドレスを生成する格納アドレス生成手段とを備えたことを特徴とするものである。これにより、データ同期信号に後続するデータを、データ記憶手段の正しい格納位置に転送する格納位置補正処理を行うことができる。
【００１８】
また、請求項３記載のデータ転送装置は、請求項１記載のデータ転送装置において、上記読み出しアドレス生成手段は、上記データ記憶手段に格納された読み出しデータをｍ×ｎ進法に従って計数するｍ×ｎ進計数手段と、上記データ記憶手段に格納されたｉ個のデータ処理単位を読み出すよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数手段と、上記ｉ進計数手段の値によってオフセット値を発生するオフセット値発生手段と、上記ｍ×ｎ進計数手段の値と、ｉ進計数手段の値によって、上記データ記憶手段の読み出しデータ位置を示す上記読み出しアドレスを生成する読み出しアドレス生成手段とを備えたことを特徴とするものである。これにより、エラー訂正時のＤＲＡＭへのアクセス回数低減を行うことができる。
【００１９】
また、請求項４記載のデータ転送装置は、請求項１記載のデータ転送装置において、上記データ変換手段は、上記読み出しアドレス生成手段が生成するアドレスを用いて、上記読み出し制御手段によって、上記データ記憶手段から読み出されたデータをｊ個の一定単位に変換するものであり、かつ、上記データ変換手段は、ｍ×ｎ／ｊの剰余に対応するデータの不足分を補填するデータ変換補完手段を備えたことを特徴とするものである。これにより、データ記憶手段からのデータ転送をｊ個単位で行うことができる。
【００２０】
また、請求項５記載のデータ転送方法は、ｍデータごとに同期データを有し、ｍ×ｎデータでデータ処理単位となるデータの転送処理を行う際に、順次入力されるデータに対し上記同期データを用いて同期を行うデータ転送方法であって、同期データの転送回数によって格納位置が指定され、上記格納位置を指定して格納されたデータを記憶するデータ記憶手段への、後述する格納制御ステップのデータ格納動作と、後述する読み出し制御ステップのデータ読み出し動作とを調停する調停ステップと、上記データ記憶手段の特定位置に同期データ検出によりデータが順次格納されるよう、上記データ記憶手段における格納位置を示す格納アドレスを生成する格納アドレス生成ステップと、上記格納アドレス生成ステップが生成する上記格納アドレスを用いて、上記データ記憶手段に対する格納を制御する格納制御ステップと、上記データ記憶手段に格納されたデータを順次読み出すよう、データ記憶手段における格納位置を示す読み出しアドレスを生成する読み出しアドレス生成ステップと、上記読み出しアドレス生成ステップが生成する上記読み出しアドレスを用いて、上記データ記憶手段からのデータ読み出しを制御する読み出し制御ステップと、上記読み出し制御ステップによって読み出されたデータを所定の単位に変換するデータ変換ステップとを含むことを特徴とするものである。これにより、非同期データ間で、上記データ記憶手段による所定格納位置にデータの格納、読み出しを行うことができる。
【００２１】
また、請求項６記載のデータ転送方法は、請求項５記載のデータ転送方法において、上記格納アドレス生成ステップは、上記順次入力されるデータをｍ進法に従って計数し、同期データの検出によって初期化されるｍ進計数ステップと、上記データ処理単位をｍ×ｎ個として、上記ｍ進計数ステップの桁上がりを、ｎ進法に従って計数するｎ進計数ステップと、上記データ記憶手段にｉ個のデータ処理単位を格納するよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数ステップと、上記ｉ進計数ステップの値によってオフセット値を発生するオフセット値発生ステップと、上記ｍ進計数ステップの値と、ｎ進計数ステップの値と、ｉ進計数ステップの値によって、上記データ記憶手段の格納位置を示す上記格納アドレスを生成する格納アドレス生成ステップとを含むことを特徴とするものである。これにより、データ同期信号に後続するデータを、データ記憶手段の正しい格納位置に転送する格納位置補正処理を行うことができる。
【００２２】
また、請求項７記載のデータ転送方法は、請求項５記載のデータ転送方法において、上記読み出しアドレス生成ステップは、上記データ記憶手段に格納された読み出しデータをｍ×ｎ進法に従って計数するｍ×ｎ進計数ステップと、上記データ記憶手段に格納されたｉ個のデータ処理単位を読み出すよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数ステップと、上記ｉ進計数ステップの値によってオフセット値を発生するオフセット値発生ステップと、上記ｍ×ｎ進計数ステップの値と、ｉ進計数ステップの値によって、上記データ記憶手段の読み出しデータ位置を示す上記読み出しアドレスを生成する読み出しアドレス生成ステップとを含むことを特徴とするものである。これにより、エラー訂正時のＤＲＡＭへのアクセス回数低減を行うことができる。
【００２３】
また、請求項８記載のデータ転送方法は、請求項５記載のデータ転送方法において、上記データ変換ステップは、上記読み出しアドレス生成ステップが生成する読み出しアドレスを用いて、上記読み出しアドレス制御ステップによって、上記データ記憶手段から読み出されたデータをｊ個の一定単位に変換するものであり、かつ、上記データ変換ステップは、ｍ×ｎ／ｊの剰余に対応するデータの不足分を補填するデータ変換補完ステップを含むことを特徴とするものである。これにより、データ記憶手段からのデータ転送をｊ個単位で行うことができる。
【００２４】
【発明の実施の形態】
（実施の形態１）
本発明の実施の形態によるデータ転送装置は、入力データに対して、複数のカウンタとＳＲＡＭ（Synchronous  Random  Access  Memory）を用い、データ同期処理を行い、特定データ転送単位での高効率のデータ転送を可能とするものである。
【００２５】
図１は本実施の形態によるデータ転送装置の構成を示すブロック図である。図示するように本実施の形態によるデータ転送装置は、データディスク１、データ２値化回路２、データＰＬＬ回路３、データ復調回路４、ＦＩＦＯバッファ５、ＳＲＡＭ制御装置１００、ＳＲＡＭ６、ＤＲＡＭ（Dynamic  Random  Access  Memory）９、ＤＲＡＭアクセス調停回路７、ＤＲＡＭ制御回路８、エラー訂正回路１０を備えた構成になっている。
【００２６】
同図において、データディスク１は、データが記憶されている記憶媒体であり、データディスク１に記録されているアナログデータ信号が記録データ読みとり信号Ｓ１として得られる。データ２値化回路２はデータディスク１からの記録読みとり信号Ｓ１のアナログ信号から１，０の２値化デジタル信号Ｓ２に変換する。また、データＰＬＬ回路３はデータディスク１からの記録読みとり信号Ｓ１に対してＰＬＬ（Phase  Locked  Loop）により同期あわせをした同期クロック信号Ｓ３を生成する。
【００２７】
データ復調回路４は、データＰＬＬ回路３からの同期クロック信号Ｓ３を基にデータ２値化回路２からの２値化デジタル信号Ｓ２を読みとる。この２値化デジタル信号Ｓ２はデータの信頼性向上のために特定の変調則に則って変調されているので、データ復調回路４において復調動作を行い正規のデータを抽出する。また、データ読みとり精度向上の目的で２値化デジタル信号Ｓ２に挿入されているデータ同期バイトを検出しデータ同期バイト検出信号Ｓ６を出力する。復調されたデータは復調データＳ４としてＦＩＦＯバッファ５に対して復調データ受け取り要求をする復調クロックＳ５とともに出力される。
【００２８】
ＦＩＦＯバッファ５は先入れ先出し方式に従って、データを一時蓄積するバッファであり、後述するＳＲＡＭ制御装置１００の制御によって、データがＳＲＡＭ６に転送されるまで、データを保持し、ＦＩＦＯバッファ５に復調データがバッファリングされている場合復調データ転送要求Ｓ８を出力する。
【００２９】
ＤＲＡＭアクセス調停回路７は、ＤＲＡＭ９に対してのアクセスを調停しデータの入出力を制御する。
ＤＲＡＭ制御回路８は、ＤＲＡＭ９にアクセスするタイミングを発生しＤＲＡＭ９に対してアクセスを行う。
【００３０】
エラー訂正回路１０は復調データＳ４に付加されている冗長符号を用いて、復調データＳ４にエラーがあった場合にエラーを検出し、訂正する。
【００３１】
ＤＲＡＭ９はアドレスによって特定される記憶位置に、演算処理等に用いられるデータを格納するデータ記憶手段として機能する。ＤＲＡＭ（Dynamic  Random  Access  Memory）は、列方向に格納位置を示すカラム（列）アドレスと行方向に格納位置を示すロウ（行）アドレスを用いて格納位置を特定する。カラムアドレスとロウアドレスは通常同じアドレス信号線Ｓ２３として入力されるので、カラムアドレスかロウアドレスかを区別するため、ＲＡＳ（Row  Address  Strobe）信号Ｓ２７とＣＡＳ（Column  Address  Strobe）信号Ｓ２８が伝達される。
【００３２】
ＳＲＡＭ６は、アドレスによって特定される記憶位置に、演算処理等に用いられるデータを格納するデータ記憶手段として機能する。ＳＲＡＭ（SynchronousRandom  Access  Memory）はＤＲＡＭとは異なり、カラムアドレスとロウアドレスを区別する必要がなく１つのアドレス系列ですべての記憶位置の特定が可能であり、高速アクセスが可能となる。しかしながら、ＤＲＡＭより素子規模が大きくなってしまうという欠点も有する。本実施の形態における、ＳＲＡＭ６はアドレスが９ビット幅、データ幅が８ビット（１バイト）幅である、容量４Ｋビットのものである。
【００３３】
ＳＲＡＭ制御装置１００は、図２に図示するように、ＳＲＡＭ６に対するアドレスの生成及びアクセスタイミングの発生を行う復調回路／エラー訂正回路データ転送装置１０１、ＳＲＡＭ６に対するアドレス生成、アクセスタイミングの発生、そしてＳＲＡＭデータ単位を一定のデータ単位にデータ変換を行うＤＲＡＭ転送制御装置１０２、復調回路／エラー訂正回路データ転送装置１０１及びＤＲＡＭ転送制御装置１０２からのＳＲＡＭ６へのアクセス調停及びデータのリード、ライト動作を制御するＳＲＡＭアクセス調停回路１０３で構成される。
【００３４】
また、復調回路／エラー訂正回路データ転送装置１０１（図２）は図３に図示するように、ＳＲＡＭ６に対してのアクセスタイミングを生成するタイミング発生回路２１０と、９１進カウンタ２１１、フレーム用２進カウンタ２１２、ページ用２進カウンタ２１３、加算器２１４、９１倍積算器２１５、２５６倍積算器２１６、加算器２１７によるＳＲＡＭ６への格納アドレス生成部からなる復調回路データ転送装置２０１（図３（ａ））と、ＳＲＡＭ６に対してのアクセスタイミングを生成するタイミング発生回路２２０と、１８２進カウンタ２２１、２進カウンタ２２２、２５６倍積算器２２３、加算器２２４によるＳＲＡＭ６への読み出しアドレス生成部からなるエラー訂正回路データ転送装置２０２（図３（ｂ））で構成され、ＦＩＦＯバッファ５からの復調データＳ４のＳＲＡＭ６への格納アドレス生成、及びエラー訂正回路１０からのデータアクセスの調停を行い、ＳＲＡＭ６への読み出しアドレス生成を行う。
【００３５】
また、ＤＲＡＭ転送制御装置１０２（図２）は、図４に図示するように、ＳＲＡＭ６に対するアクセスのタイミングを発生するタイミング発生回路３０２、ＳＲＡＭ６からの１バイト（８ビット）単位のデータ列を４バイト（３２ビット）単位に変換する、シフトレジスタ３０３と、９１進カウンタ３０４、フレーム用２進カウンタ３０５、ページ用２進カウンタ３０６、９１倍積算器３０７、２５６倍積算器３０８、加算器３０９、加算器３１０で構成され、ＳＲＡＭ６に対しての転送データ格納位置を示す読み出しアドレスの生成、ＳＲＡＭデータのデータ単位をＤＲＡＭ転送データのデータ単位に変換および、ＤＲＡＭアクセス調停回路７への転送要求信号Ｓ１５の生成を行う。なお、ＳＲＡＭ制御装置１００内部装置の各カウンタ、各演算回路、各回路の詳細については後述する。
【００３６】
ここで、図３、図４、図５、及び図６を用いて、伝送されるデータの構成、そのデータとエラー訂正配列との関係、データとＳＲＡＭ６へのデータ格納状態との関係、ＤＲＡＭ９へ転送されるデータ構成を本実施の形態のＳＲＡＭ制御装置１００内部各装置におけるカウンタ、演算回路、回路の機能をまじえて説明する。図５は本実施の形態において扱うデータ配列を説明するための図で、図６は同実施の形態において扱うＳＲＡＭからＤＲＡＭへの転送データ配列を説明するための図である。
【００３７】
図５（ａ）は、転送処理対象となるデータの記録フォーマットを１フレームというデータ転送単位について示す図で、データ復調回路４へのデータ入力フォーマットを説明するための図である。この１フレームの転送は同図（ａ）に示すように９１Ｂｙｔｅごとにデータ同期バイト（ＳＹＮＣ）が挿入されたものとなっている。このフォーマットでは、最初のデータ同期バイト、９１バイトのデータＤ０〜Ｄ９０、次のデータ同期バイト、９１バイトのデータＤ９１〜Ｄ１８１、次のデータ同期バイトという構成になっている。９１Ｂｙｔｅずつのデータは変調処理がなされているのものであって、データ同期バイトは、データ読み取り精度向上の目的で挿入されるものであり、変調データ自体には用いられないパターンを有することで、識別されるように作成されている。このようなフォーマットのデータから、データ同期バイトが削除され、変調処理に対応した復調処理がなされて、同図（ｂ）に示すような復調データが得られる。復調データは、１７２バイトのデータＤ０〜Ｄ１７１と１０バイトのパリティＤ１７２〜Ｄ１８１とで構成している。この１０バイトのパリティデータは冗長データであって、エラー訂正処理において、復調データに誤りがあった場合でも訂正できるためのものである。このデータ領域１７２バイトとパリティ領域１０バイトの計１８２バイトで１つの処理単位となり、１データ転送単位となる。同図（ｃ）は復調されたデータがＳＲＡＭ６（図１）に格納されるＳＲＡＭ６のメモリーマップを示したものである。本実施の形態ではＳＲＡＭ６はアドレスが９ビット幅、データ幅が８ビット（１バイト）幅である、容量４Ｋビットのものを想定しているが、このようなＳＲＡＭ６には同図（ｃ）に示すように、アドレス値０から復調データがＤ０、Ｄ１、Ｄ２と順次格納されアドレス値９１からＤ９１、Ｄ９２、Ｄ９３と順次格納されていく。またアドレス値２５６からはＤ１８２、Ｄ１８３、Ｄ１８４と格納され、アドレス値３４７からはＤ２７３、Ｄ２７４、Ｄ２７５と順次格納されていくものとする。このように、本実施の形態では、容量４ＫバイトのＳＲＡＭ６に同図（ｂ）のデータ領域１７２バイトとパリティ領域１０バイトの計１８２バイトのデータ処理単位が２つ格納されることになる。次に、本実施の形態によるＳＲＡＭ６への前述データ領域１７２バイトとパリティ領域１０バイトを合わせた１８２バイトの格納と、ＳＲＡＭ６からそのデータを読み出し、エラー訂正回路１０へのデータの転送とにおけるＳＲＡＭ制御装置１００内部各装置のカウンタ、演算回路、回路の機能を説明する。
【００３８】
前述した図５（ｃ）のように、ＳＲＡＭ６にデータを格納するために用いられる復調回路データ転送装置２０１（図３（ａ））内の各カウンタ、各積算器、加算器、タイミング発生回路は以下のように機能するものである。
タイミング発生回路２１０はＳＲＡＭ６に対してデータを格納するための、タイミングを生成する。
【００３９】
９１進カウンタ２１１はデータ同期バイト間のデータ数９１バイトを計数するために用いられるカウンタであり、ＦＩＦＯバッファ５からの復調データ転送要求信号Ｓ８によりデータ転送数を９１進法にしたがって計数し桁上がりがあった場合にはフレーム用２進カウンタ２１２に対して桁上がりを示す桁上がり信号Ｓ１０７を出力する。またデータ復調回路４が出力するデータ同期バイト検出信号Ｓ６により９１進カウンタ２１１はフレーム用２進カウンタ２１２に対して桁上がりを示す桁上がり信号Ｓ１０７を出力し０にクリアされる。
【００４０】
フレーム用２進カウンタ２１２は、データ同期バイト間の９１バイトのデータを１単位（１フレーム）とした場合１８２バイトのデータ転送単位内のフレーム数を計数するカウンタで、９１進カウンタ２１１における桁上がり数を桁上がり信号Ｓ１０７により、２進法に従って計数し、桁上がりのあった場合にはページ用２進カウンタ２１３に対して桁上がりを示す桁上がり信号Ｓ１０８を出力する。
【００４１】
加算器２１４は、９１進カウンタのカウント値Ｓ１０１とフレーム用２進カウンタのカウント値Ｓ１０２を９１倍積算器２１５により９１倍されたものとの加算を求め、加算値Ｓ１０４を出力する。
ページ用２進カウンタ２１３は、１８２バイトのデータ転送単位を計数するカウンタで、フレーム用２進カウンタ２１２における桁上がり数を桁上がり信号Ｓ１０８の入力により、２進法に従って計数する。
【００４２】
２５６倍積算器２１６は、ページ用２進カウンタのカウント値Ｓ１０３の２５６倍の値を算出するものであって、算出した結果を２５６倍積算値Ｓ１０５として出力する。
加算器２１７は加算値Ｓ１０４と２５６倍積算値Ｓ１０５との加算値を求め、Ｓ１０６として出力する。この加算器２１７から出力されるＳ１０６がＳＲＡＭ６へのデータ格納アドレスとなり、復調データ転送ＳＲＡＭアドレスＳ１０６となる。
【００４３】
このように、９１進カウンタ２１１、フレーム用２進カウンタ２１２、ページ用２進カウンタ２１３、加算器２１４、９１倍積算器２１５、２５６倍積算器２１６、加算器２１７、タイミング発生回路２１０により図５（ｃ）に図示するようなメモリマップのように、データ領域１７２バイトとパリティ領域１０バイトを合わせた１８２バイト２つ分をＳＲＡＭ６に格納することが可能になる。
【００４４】
また、前述した図５（ｂ）のように、ＳＲＡＭ６（図１）からデータを読み出し、エラー訂正回路１０（図１）へデータを転送するために用いられる、エラー訂正回路データ転送装置２０２（図３（ｂ））の各カウンタ、積算器、加算器、各回路は以下のように機能するものである。
【００４５】
１８２進カウンタ２２１は１８２進法に従って計数するカウンタで、エラー訂正回路１０（図１）からのデータ転送要求信号Ｓ１３によりカウントアップする。２進カウンタ２２２は２進法に従って計数するカウンタで、１８２進カウンタ２２１からの桁上げ信号Ｓ１１４によりカウントアップ動作する。
【００４６】
２５６倍積算器２２３は２進カウンタ２２２のカウント値の２５６倍値を算出するもので、２進カウンタのカウント値Ｓ１１１の２５６倍の値を２５６倍積算値Ｓ１１５として出力する。加算器２２４は１８２進カウンタのカウント値Ｓ１１０と２５６倍積算値Ｓ１１５との加算値を求め、Ｓ１１２として出力する。この加算器２２４から出力されるＳ１１２がＳＲＡＭ６へのデータ読み出しアドレスとなり、エラー訂正回路データ転送アドレスＳ１１２となる。
【００４７】
図６は、ＳＲＡＭ６に格納されたデータを１Ｗｏｒｄ（３２Ｂｉｔ（４Ｂｙｔｅ））単位でＤＲＡＭ９に転送する場合のデータ転送状況を示したものである。同図に示すように、データ領域１７２バイトとパリティ領域１０バイトを合わせた計１８２バイトのデータ単位を転送する場合、１Ｗｏｒｄつづ転送していくと１８２バイトの最後の２バイトとなるＤ１８０、Ｄ１８１は１Ｗｏｒｄの転送では余りとなってしまう。この余ったＤ１８０、Ｄ１８１に続けてＤ１８２、Ｄ１８３で１Ｗｏｒｄとし転送してしまうと、前述したデータ領域１７２バイトとパリティ領域１０バイトを合わせた１８２バイトの処理単位が崩れてしまう。そのために、Ｄ１８０、Ｄ１８１と、ＳＲＡＭ６上に残っているダミーデータ２バイトを合わせ１ＷｏｒｄとしＤ０〜Ｄ１８１までを１Ｗｏｒｄ単位で転送する。また、Ｄ１８２からは１Ｗｏｒｄ境界の始めから転送することで、１データ処理単位を崩すことなく転送が可能となる。次に、本実施の形態によるＳＲＡＭ６からＤＲＡＭ９へ、前述のデータ領域１７２バイトとパリティ領域１０バイトを合わせた１８２バイトを転送する際のＳＲＡＭ制御装置１００内部各装置におけるカウンタ、演算回路、回路の機能を説明する。
【００４８】
前述した図６のように、データを転送するために用いられるＤＲＡＭ転送制御装置１０２（図４）内の各カウンタ、各積算器、加算器、タイミング発生回路、各回路は以下のように機能するものである。
【００４９】
９１進カウンタ３０４はＳＲＡＭ６（図１）内に格納されているデータを読み出す際に、データ同期バイト間のデータ数９１バイトを計数するために用いられるカウンタであり、９１進法に従って計数し順次カウントアップして行く。フレーム用２進カウンタ３０５は、ＳＲＡＭ６（図１）内に格納されているデータの、データ同期バイト間の９１バイトのデータを１単位（１フレーム）とした場合、その１単位（１フレーム）を計数するためのカウンタで、９１進カウンタ３０４からの桁上げ信号Ｓ１２６により、２進法に従って計数するカウンタである。ページ用２進カウンタ３０６は、データ同期バイト間の９１バイトを１単位とした１フレームを計数するカウンタで、フレーム用２進カウンタ３０５の桁上げ信号Ｓ１２７により、２進法に従って計数するカウンタである。
【００５０】
加算器３０９は９１進カウンタのカウント値Ｓ１２０とフレーム用２進カウンタのカウント値Ｓ１２１を９１倍積算器３０７により９１倍されたものとの加算値を算出し、加算値Ｓ１２３として出力する。
【００５１】
２５６倍積算器３０８は、ページ用２進カウンタ３０６のカウント値の２５６倍値を算出するもので、ページ用２進カウンタのカウント値Ｓ１２２の２５６倍値を２５６倍積算値Ｓ１２４として出力する。
【００５２】
加算器３１０は、加算器３０９の加算値Ｓ１２３と、２５６倍積算器３０８の２５６倍積算値Ｓ１２４の加算値を求め、Ｓ１２５として出力する。この加算器３１０より出力されるＳ１２５が、ＳＲＡＭ６へのデータ読み出しアドレスとなり、ＤＲＡＭデータ転送ＳＲＡＭアドレスＳ１２５となる。
【００５３】
４Ｂｙｔｅシフトレジスタ３０３は、ＳＲＡＭ６へデータ読み出しアドレスＳ１２５を指定しＳＲＡＭ６に格納されているデータを読み出し、その読み出されたデータを順次シフト動作により４Ｂｙｔｅ分（読み出し４回分）を一時保持し、ＳＲＡＭ６からの１バイト単位で読み出される読み出しデータを４バイト単位に変換し出力する。
タイミング発生回路３０２はＳＲＡＭ６（図１）からデータを読み出すための、リード信号のタイミングを発生する。
【００５４】
このように、９１進カウンタ３０４、フレーム用２進カウンタ３０５、ページ用２進カウンタ３０６、加算器３０９、９１倍加算器３０７、２５６倍積算器３０８、加算器３１０、４Ｂｙｔｅシフトレジスタ３０３、タイミング発生回路３０２により、図６に図示するような１Ｗｏｒｄ（３２Ｂｉｔ）単位でのＳＲＡＭ６からＤＲＡＭ９へのデータ転送が可能となる。
【００５５】
次に、図７から図１２を用いて、本実施の形態におけるデータ転送装置の、データディスク１からの読み出しデータＳ１をＳＲＡＭ６に一時保持しＤＲＡＭ９に転送を行う際の動作について、「Ａ．ＳＲＡＭへの格納準備」「Ｂ．ＳＲＡＭへのデータ格納」「Ｃ.エラー訂正処理」「Ｄ．ＳＲＡＭからＤＲＡＭへのデータ転送」と分割して説明する。
【００５６】
Ａ．ＳＲＡＭへの格納準備
まず、データディスク１からＦＩＦＯバッファ５までの各信号の動作について図７を用いて説明する。
図７は、本実施の形態における、入力されるデータのタイミングを説明するための図である。
同図（ａ）に示す信号タイミングは、データディスク１より読み出された記録データ読み取り信号Ｓ１をデータ２値化回路２でアナログ信号から０，１のデジタル信号に２値化された、２値化デジタル信号Ｓ２である。同図（ｂ）に示す信号タイミングは、データディスク１より読み出された記録データ読み取り信号Ｓ１から、データＰＬＬ回路３でＰＬＬ（Phase  Locked  Loop）回路により生成した、記録データ読み取り信号の同期クロックＳ３である。この同期クロックのタイミングで、データ復調回路４は２値化デジタル信号Ｓ２を取りこむ。前述したように、この２値化デジタル信号Ｓ２はデータの信頼性向上のために特定の変調則に則って変調されているので、データ復調回路４は復調動作を行う。この復調動作の中で、変調則にない特定データパターンが、読み取り精度向上のために挿入されており、この特定データパターンをデータ同期バイトとして検出する。このデータ同期バイトの中でも、データディスクのデータ記録単位（セクタ）区間の最初のデータ同期バイトはデータ同期バイトに続く特定コードにより識別が可能であり、データ記録単位（セクタ）の始めのデータ同期バイト検出であることを認識できる。まず、復調回路４はこのデータ記録単位（セクタ）の始めのデータ同期バイト検出を行い、データ同期バイトが検出されるとそのデータ同期バイト検出のタイミングに合わせ復調動作を行い、データＤ０，Ｄ１，Ｄ２と復調データを出力する。同図（ｃ）に示す信号のタイミングは、データ同期バイト検出および復調データ出力を示すものであり、これは復調データＳ４としてＦＩＦＯバッファ５に出力される。
【００５７】
同図（ｄ）に示す信号のタイミングは、データ同期バイト検出によりデータ同期バイト検出を他ブロックに通知するためのデータ同期バイト検出信号Ｓ６で、同図（ｃ）のデータ同期バイトを検出することにより”Ｈ”を出力し、データ同期バイトを検出したことを通知する。同図（ｅ）に示す信号のタイミングは、ＦＩＦＯバッファ５が復調データＳ４を取りこむための復調クロックＳ５で、データ２値化回路２の出力の２値化デジタル信号Ｓ２がシリアル入力で入力され、データ復調回路４で復調されることにより復調データＳ４は２値化デジタル信号Ｓ２の１６Ｂｉｔが８Ｂｉｔ単位に変換されるため、データＰＬＬ回路３のデータ同期クロックＳ３も８Ｂｉｔ単位のデータに合わせ分周され、復調クロックＳ５としてデータ復調回路４からＦＩＦＯバッファ５に出力される。
【００５８】
同図（ｆ）に示す信号のタイミングは、データ復調回路４からの復調データＳ４の有効性を示す復調データ転送要求信号Ｓ８で、データ同期検出パターン時にはＦＩＦＯバッファ５は復調データＳ４を取り込んではならないので、データ同期検出パターン時は復調データＳ４が無効として”Ｌ”を出力する。同図（ｇ）に示す信号のタイミングは、ＦＩＦＯバッファ５へのデータ入力を示すもので、ＦＩＦＯバッファ５は復調クロックＳ５の立ち上がりタイミングで復調データ転送要求信号Ｓ８の有効性を判定し、有効な復調データだけＦＩＦＯバッファに取りこむ。このＦＩＦＯバッファは前述したように、先入れ先出し方式に従ってデータを一時蓄えるバッファであるのでデータ同期バイト検出を無効とし、Ｄ０からＤ１，Ｄ２，…Ｄ９０まで順次バッファリングを行い、Ｄ０からＤ１，Ｄ２，…Ｄ９０まで順次出力して行く。Ｄ９０まで転送すると、復調データＳ４内にデータ読み込みの信頼性向上のために挿入されている２番目のデータ同期バイトを検出し、データ同期バイト検出信号Ｓ６を出力する。このデータ同期バイトの検出区間ではＦＩＦＯバッファ５は復調データ転送要求信号Ｓ８を参照し、データを取りこまず、再び復調データ転送要求信号Ｓ８が有効となったＤ９１からＤ９２，Ｄ９３，…Ｄ１８１まで順次バッファリングし、順次出力する。以降、３番目のデータ同期バイト検出後Ｄ１８２，Ｄ１８３，…Ｄ２７２、４番目のデータ同期バイト検出後Ｄ２７３，Ｄ２７４，…Ｄ３６３とＦＩＦＯバッファ５は順次取りこみ順次出力する。
【００５９】
Ｂ．ＳＲＡＭへのデータ格納
ここでは、ＦＩＦＯバッファ５にバッファリングされ、順次出力されるデータがＳＲＡＭ６へ格納されるまでの各信号の動作について図８および図９を用いて説明する。
図８および図９は、本実施の形態における、ＦＩＦＯバッファ５から、ＳＲＡＭ６へのデータ転送を説明するための図である。
図８は最初のデータ同期バイト検出，Ｄ０，Ｄ１…Ｄ９０，２番目のデータ同期バイト検出、そしてＤ９１，Ｄ９２，Ｄ９３の転送を説明するための図であって、図９はＤ１８１，３番目のデータ同期バイト検出、Ｄ１８２，Ｄ１８３…Ｄ２７２，４番目のデータ同期バイト検出、そしてＤ２７３，Ｄ２７４，Ｄ２７５の転送を説明するための図である。
【００６０】
図８（ａ）および図９（ａ）はデータ復調回路４から出力される転送クロックＳ７で、データ復調回路４からＦＩＦＯバッファ５へのデータの転送に使用される復調クロックＳ５と同相であるが復調クロックＳ５よりも周期が短いものである。本実施の形態では、転送クロックＳ７は復調クロックＳ５の半周期の短いクロックであるとする。この転送クロックは、復調クロックと同相であれば、その半周期よりも短い周期、もしくは長い周期でも問題は無く、装置の性能によって決定付けられるものである。
【００６１】
図８（ｂ）および図９（ｂ）は、データ同期バイト検出信号Ｓ６であって、前述したようにデータ復調回路４が２値化デジタル信号Ｓ２からデータ同期バイトを検出した場合に出力されるものである。
【００６２】
図８（ｃ）（ｄ）および図９（ｃ）（ｄ）はＦＩＦＯバッファ５の内部バッファ状態の一部を示したもので、図８（ｃ）および図９（ｃ）が先入れ先出し方式に従った先出し部分のバッファ状態を示しており、図８（ｄ）および図９（ｄ）は２番目の先出しバッファ状態を示したものである。
【００６３】
図８（ｅ）（ｆ）（ｇ）（ｈ）（ｉ）（ｊ）および図９（ｅ）（ｆ）（ｇ）（ｈ）（ｉ）（ｊ）は復調回路データ転送装置２０１の各内部信号の状態を示したものである。
【００６４】
図８（ｋ）および図９（ｋ）は、ＦＩＦＯバッファ５からＳＲＡＭ制御装置１００に対してＳＲＡＭ６への復調データ転送要求信号Ｓ８を示すもので、ＦＩＦＯバッファ５に復調データがバッファリングされている場合には、転送要求を出力する。
【００６５】
図８（ｌ）および図９（ｌ）はＳＲＡＭ制御装置１００内のＳＲＡＭアクセス調停回路１０３において、ＦＩＦＯバッファからの復調データ転送要求信号Ｓ８を受け、エラー訂正回路１０、ＤＲＡＭ転送制御装置１０２からの転送要求を調停し、ＳＲＡＭ６への転送が可能ならＦＩＦＯバッファ５に対して出力する、復調データ転送要求応答信号Ｓ９を示したものである。
【００６６】
図８（ｍ）（ｎ）および図９（ｍ）（ｎ）はＳＲＡＭに対しての書きこみのためのチップセレクト信号Ｓ１０および、ライトイネーブル信号Ｓ１１を示したものである。
【００６７】
前述したように、本実施の形態で想定する転送データはデータ同期バイト間が９１バイトで、２つのデータ同期バイト間のデータ１８２バイトを一つの処理単位とし、ＳＲＡＭ６にはこの処理単位２つ分（３６４バイト分）を格納することを想定している（図５）。
【００６８】
まず、図８を用いて、この最初のデータ処理単位１８２バイト分（Ｄ０〜Ｄ１８１）のＦＩＦＯバッファ５からＳＲＡＭ６へのデータ転送における、各信号の動作について説明する。
【００６９】
データ復調回路４が始めのデータ同期バイトを検出する。このデータ同期バイト検出によって、データ同期バイト検出信号Ｓ６（図８（ｂ））がデータ復調回路から出力されるが、この時点で、復調回路データ転送装置２０１内の９１進カウンタ２１１，フレーム用２進カウンタ２１２，ページ用２進カウンタ２１３は初期化されており、各カウンタ出力は“０”となっている。（図８（ｅ）（ｆ）（ｇ））このため、加算器２１４の加算値Ｓ１０４（図８（ｈ））および２５６倍積算器２１６の２５６倍積算値Ｓ１０５（図８（ｉ））はそれぞれ“０”の値となり、結果として加算器２１７の出力、復調データ転送ＳＲＡＭアドレスＳ１０６（図８（ｊ））は“０”を示すことになる。
【００７０】
データ復調回路４はデータ同期バイトを検出した後、ＦＩＦＯバッファ５に対して復調データＤ０を転送する。復調データＤ０がＦＩＦＯバッファ５の先出しバッファ（図８（ｃ））に保持されると、ＦＩＦＯバッファ５はＳＲＡＭアクセス調停回路１０３に対して、復調データ転送要求信号Ｓ８（図８（ｋ））を出力する。このＦＩＦＯバッファ５の先出しバッファにＤ０のデータが保持されている間に、Ｄ１のデータがデータ復調回路４よりＦＩＦＯバッファ５に転送されると、ＦＩＦＯバッファの２番目のバッファ（図８（ｄ））に保持される。このように、ＦＩＦＯバッファ５はＳＲＡＭ６への転送要求が待たされた場合でも、データ復調回路４からの復調動作を停止させることなく転送することを可能とする。ＳＲＡＭアクセス調停回路１０３はＦＩＦＯバッファ５からの復調データ転送要求信号Ｓ８によりＳＲＡＭへのアクセスを調停し、ＳＲＡＭへのアクセスが可能なら復調データ転送要求応答信号Ｓ９（図８（ｌ））を出力する。この復調データ転送要求応答信号Ｓ９を受けて復調回路データ転送装置２０１内のタイミング発生回路２１０はＳＲＡＭ６へのチップセレクト信号Ｓ１０（図８（ｍ））、ライトイネーブル信号Ｓ１１（図８（ｎ））を出力する。このチップセレクト信号Ｓ１０（図８（ｍ））、ライトイネーブル信号Ｓ１１（図８（ｎ））が出力されたとき、復調データ転送ＳＲＡＭアドレスＳ１０６（図８（ｊ））は“０”を示しており、ＦＩＦＯバッファ５の先出しバッファ（図８（ｃ））はＤ０のため、ＳＲＡＭ６のアドレス値０番地にＤ０のデータが転送されることになる。この１回の転送が終了すると、復調データ転送要求応答信号Ｓ９（図８（ｌ））がディスイネーブルとなり、１回の転送が終了する。転送が終了しＤ０が転送されると、ＦＩＦＯバッファ５は２番目のバッファに保持されているＤ１のデータを先出しバッファに送り出す。この時点では復調データ転送要求信号Ｓ８（図８（ｋ））は出力されているので、ＳＲＡＭアクセス調停回路１０３は再度調停を行い復調データ転送要求応答信号Ｓ９（図８（ｌ））を出力する。この復調データ転送要求応答信号Ｓ９（図８（ｌ））が出力されると、次のＤ１のデータ転送であるので９１進カウンタ２１１はカウントアップし“１”となる。フレーム用２進カウンタ２１２は９１進カウンタの桁上げ信号Ｓ１０７が出力されないので、“０”出力のままであり、ページ用２進カウンタ２１３はフレーム用２進カウンタの桁上げ信号Ｓ１０８が出力されないので“０”のままである。結果として加算器２１４の出力、加算値Ｓ１０４（図８（ｈ））は”１”となり、２５６倍積算器２１６の出力、２５６倍積算値Ｓ１０５（図８（ｈ））は“０”となる。このため、加算器２１７の出力、復調データ転送ＳＲＡＭアドレスＳ１０６（図８（ｊ））は“１”を示すことになる。従って、Ｄ１のデータがＳＲＡＭ６のアドレス値“１”に格納されることになる。以下Ｄ２，Ｄ３…，Ｄ９０までは同様の動作を繰り返す。
【００７１】
Ｄ９０まで転送されると、Ｄ９１の転送までの間にデータ同期バイトが挿入されているためＤ９０が転送され、データ同期バイト検出がなされると、データ同期バイト検出信号Ｓ６（図８（ｂ））が出力され、復調回路データ転送装置２０１内の９１進カウンタ２１１のカウント値が“９０”から“０”にクリアされる（図８（ｅ））。この際に、桁上げ信号Ｓ１０７を出力するので、フレーム用２進カウンタ２１２のカウント値は“０”から“１”に変化する（図８（ｆ））。ページ用２進カウンタ２１３は、フレーム用２進カウンタ２１２からの桁上げ信号Ｓ１０８がないので、カウント値は“０”のままとなる（図８（ｇ））。９１進カウンタ２１１のカウント値が“０”でフレーム用２進カウンタ２１２のカウント値が”１”であるので、加算器２１４の加算値Ｓ１０４は“９１”を示す（図８（ｈ））。また、ページ用２進カウンタ２１３のカウント値Ｓ１０３が“０”であるので、２５６倍積算器２１６の２５６倍積算値Ｓ１０５は“０”を示す（図８（ｉ））。従って、加算器２１７の出力である復調データ転送ＳＲＡＭアドレス出力Ｓ１０６は“９１”と“０”の加算であるので“９１”となり、データ同期バイト検出後のＤ９１のデータはＳＲＡＭ６上のアドレス“９１”に転送されることとなる。Ｄ９１が転送されると、９１進カウンタ２１１のカウンタ出力は“０”から“１”にカウントアップされるが（図８（ｅ））、フレーム用２進カウンタ２１２は９１進カウンタ２１１からの桁上げ信号Ｓ１０７の入力がないため、“１”を保持し（図８（ｆ））、ページ用２進カウンタ２１３は、フレーム用２進カウンタ２１２からの桁上げ信号Ｓ１０８が出力されないため“０”を保持する（図８（ｇ））。９１進カウンタ２１１のカウント値Ｓ１０１は“１”を示し、フレーム用２進カウンタ２１２のカウント値Ｓ１０２は“１”、ページ用２進カウンタ２１３のカウント値Ｓ１０３は“０”であるので、加算器２１７の出力である復調データ転送ＳＲＡＭアドレスＳ１０６（図８（ｊ））は“９２”を示し、Ｄ９１の次のデータＤ９２はＳＲＡＭアドレス“９２”に転送されることになる。以降Ｄ９３はＳＲＡＭアドレス“９３”…と転送される。
【００７２】
次に、図９を用いて、２番目のデータ処理単位の１８２バイト分（Ｄ１８２〜Ｄ３６３）のＦＩＦＯバッファ５からＳＲＡＭ６へのデータ転送について説明する。
【００７３】
最初のデータ処理単位の１８２バイト分（Ｄ０〜Ｄ１８１）の最終データＤ１８１まで転送されると、Ｄ１８２の転送までの間にデータ同期バイトが挿入されているのでＤ１８１が転送され、データ同期バイト検出がなされると、データ同期バイト検出信号Ｓ６（図９（ｂ））が出力され、復調回路データ転送装置２０１内の９１進カウンタ２１１のカウント値が“９０”から“０”にクリアされる（図９（ｅ））。この際に、桁上げ信号Ｓ１０７を出力するので、フレーム用２進カウンタ２１２のカウント値は“１”から“０”に変化する。（図９（ｆ））ページ用２進カウンタ２１３は、フレーム用２進カウンタ２１２が“１”から“０”に変化することで、桁上げ信号Ｓ１０８を出力するので、カウント値は“０”から”１”に変化する（図９（ｇ））。９１進カウンタ２１１のカウント値が“０”でフレーム用２進カウンタ２１２のカウント値が“０”であるので、加算器２１４の加算値Ｓ１０４は“０”を示す（図９（ｈ））。また、ページ用２進カウンタ２１３のカウント値Ｓ１０３が“１”であるので、２５６倍積算器２１６の２５６倍積算値Ｓ１０５は“２５６”を示す（図９（ｉ））。従って、加算器２１７の出力である復調データ転送ＳＲＡＭアドレスＳ１０６は“０”と“２５６”の加算であるので“２５６”となり、データ同期バイト検出後のＤ１８２のデータはＳＲＡＭ６上のアドレス“２５６”に転送されることとなる。Ｄ１８２が転送されると、９１進カウンタ２１１のカウンタ値は“０”から“１”にカウントアップされるが（図９（ｅ））、フレーム用２進カウンタ２１２は９１進カウンタ２１１からの桁上げ信号Ｓ１０７の入力がないため、“０”を保持し（図９（ｆ））、ページ用２進カウンタ２１３は、フレーム用２進カウンタ２１２からの桁上げ信号Ｓ１０８が出力されないため“１”を保持する（図９（ｇ））。９１進カウンタ２１１のカウント値Ｓ１０１は“１”を示し、フレーム用２進カウンタ２１２のカウント値Ｓ１０２は“０”、ページ用２進カウンタ２１３のカウント値Ｓ１０３は“１”であるので、加算器２１７の出力である復調データ転送ＳＲＡＭアドレスＳ１０６（図９（ｊ））は“２５７”を示し、Ｄ１８２の次のデータＤ１８３はＳＲＡＭアドレス“２５７”に転送されることになる。以降Ｄ１８４はＳＲＡＭアドレス“２５８”…と転送される。
【００７４】
Ｄ２７２まで転送されると、Ｄ２７３の転送までの間にデータ同期バイトが挿入されているためＤ２７２が転送され、データ同期バイト検出がなされると、データ同期バイト検出信号Ｓ６（図９（ｂ））が出力され、復調回路データ転送装置２０１内の９１進カウンタ２１１のカウント値が“９０”から“０”にクリアされる（図９（ｅ））。この際に、桁上げ信号Ｓ１０７を出力するので、フレーム用２進カウンタ２１２のカウント値は“０”から”１”に変化する（図９（ｆ））。ページ用２進カウンタ２１３は、フレーム用２進カウンタ２１２からの桁上げ信号Ｓ１０８がないので、カウント値は“１”のままとなる（図９（ｇ））。９１進カウンタ２１１のカウント値が“０”でフレーム用２進カウンタ２１２のカウント値が“１”であるので、加算器２１４の加算値Ｓ１０４は“９１”を示す（図９（ｈ））。また、ページ用２進カウンタ２１３のカウント値Ｓ１０３が“１”であるので、２５６倍積算器２１６の２５６倍積算値Ｓ１０５は“２５６”を示す（図９（ｉ））。従って、加算器２１７の出力である復調データ転送ＳＲＡＭアドレスＳ１０６は“９１”と“２５６”の加算であるので“３４７”となり、データ同期バイト検出後のＤ２７３のデータはＳＲＡＭ６上のアドレス“３４７”に転送されることとなる。Ｄ２７４が転送されると、９１進カウンタ２１１のカウント値は“０”から“１”にカウントアップされるが（図９（ｅ））、フレーム用２進カウンタ２１２は９１進カウンタ２１１からの桁上げ信号Ｓ１０７の入力がないため、”１”を保持し（図９（ｆ））、ページ用２進カウンタ２１３は、フレーム用２進カウンタ２１２からの桁上げ信号Ｓ１０８が出力されないため“１”を保持する（図９（ｇ））。９１進カウンタ２１１のカウント値Ｓ１０１は“１”を示し、フレーム用２進カウンタ２１２のカウント値Ｓ１０２は“１”、ページ用２進カウンタ２１３のカウント値Ｓ１０３は“１”であるので、加算器２１７の出力である復調データ転送ＳＲＡＭアドレスＳ１０６（図９（ｊ））は“３４８”を示し、Ｄ２７３の次のデータＤ２７４はＳＲＡＭアドレス“３４８”に転送されることになる。以降Ｄ２７５はＳＲＡＭアドレス“３４９”…と転送される。
【００７５】
図８および図９で図示したように本実施の形態のデータ転送装置は動作し、データ復調回路４からのＤ０〜Ｄ３６３のデータをＳＲＡＭ６上の規定アドレス（図５（ｃ））に転送することができる。
【００７６】
データ復調回路４からのデータがＤ３６３まで転送されると、データ同期バイトが検出され、９１進カウンタ２１１が“９１”から“０”にカウントアップし、フレーム用２進カウンタ２１２が“１”から“０”に、ページ用２進カウンタ２１３が“１”から“０”にそれぞれカウントアップするので、結果初期状態と同じになり、Ｄ３６４はＳＲＡＭアドレス”０”に転送される。以降、前述した動作で順次ＳＲＡＭへの転送を行うことができる。
【００７７】
Ｃ.エラー訂正処理
ここでは、ＳＲＡＭ６から、エラー訂正回路１０へのデータ転送までの各信号の動作について図１０を用いて説明する。
図１０はＳＲＡＭからエラー訂正回路へのデータ転送を説明するための図である。
図１０（ａ）は、エラー訂正回路１０の動作クロックＳ３１のタイミングであり、同図（ｂ）はエラー訂正回路１０からのＳＲＡＭ６に対してのエラー訂正データ転送要求信号Ｓ１３のタイミングである。エラー訂正回路１０からのエラー訂正データ転送要求信号Ｓ１３は、図５（ｂ）に示すように１８２バイトを転送して、１エラー訂正単位となるため１８２バイト転送するまでは転送要求を出力したままとなる。
【００７８】
図１０（ｃ）はエラー訂正回路データ転送装置２０２内の１８２進カウンタ２２１のカウント値Ｓ１１０のタイミングを示すものである。
図１０（ｄ）は、エラー訂正回路データ転送装置２０２内の２進カウンタ２２２のカウント値Ｓ１１１を示すもので、図１０（ｅ）はエラー訂正回路データ転送装置２０２からＳＲＡＭ６へのアドレス信号であるエラー訂正データ転送ＳＲＡＭアドレスＳ１１２のタイミングを示すものである。
【００７９】
エラー訂正回路１０はＳＲＡＭ６にデータ復調回路４からのデータ転送が１８２バイト終了したという信号を受けて、ＳＲＡＭ６上にある１８２バイト（Ｄ０〜Ｄ１８１）の転送を行うため、ＳＲＡＭアクセス調停回路１０３に対してエラー訂正データ転送要求信号Ｓ１３を出力する。この時点で、エラー訂正回路データ転送装置２０２内の１８２進カウンタ２２１および２進カウンタ２２２は初期化されており、１８２進カウンタ２２１のカウント値Ｓ１１０、２進カウンタ２２２のカウント値Ｓ１１１は“０”となっており、ＳＲＡＭ６へのアクセスのアドレス信号、エラー訂正データ転送ＳＲＡＭアドレスＳ１１２を生成する加算器２２４の出力は“０”となっている。ＳＲＡＭアクセス調停回路１０３はエラー訂正回路１０からのエラー訂正データ転送要求信号Ｓ１３によりＳＲＡＭ６へのアクセスを調停し、ＳＲＡＭ６へのアクセスが可能ならエラー訂正データ転送要求応答信号Ｓ１４（図１０（ｆ））を出力する。エラー訂正回路データ転送装置２０２内のタイミング発生回路２２０は、前述のエラー訂正データ転送要求応答信号Ｓ１４（図１０（ｆ））の入力によりＳＲＡＭ６に対するアクセスのため、チップセレクト信号Ｓ１０、リードイネーブル信号Ｓ１２を生成し出力する。エラー訂正データ転送ＳＲＡＭアドレスＳ１１２は“０”を示しているため、ＳＲＡＭ６のアドレス“０”に格納されているＤ０（図５（ｃ））のデータが読み出されエラー訂正回路１０に転送されることとなる。次にエラー訂正データ転送要求応答信号Ｓ１４（図１０（ｆ））が入力されると、１８２進カウンタ２２１はカウントアップされ“０”から“１”にカウント値が変化する。１８２進カウンタ２２１のカウント値が“１”になるとアドレス信号Ｓ１１２は“１”となり、ＳＲＡＭ６のアドレス“１”に格納されているＤ１（図５（ｃ））のデータが読み出されエラー訂正回路１０に転送される。以下１８２バイト分（Ｄ０からＤ１８１）の転送は同様に１８２進カウンタ２２１がエラー訂正データ転送要求応答信号Ｓ１４（図１０（ｆ））の入力によりカウントアップされ順次Ｄ２，Ｄ３…Ｄ１８１とエラー訂正回路１０へのデータ転送が可能となる。
【００８０】
１８２バイト（Ｄ０からＤ１８１）の転送が完了すると、エラー訂正回路１０は一旦エラー訂正データ転送要求信号Ｓ１３をディスイネーブルする。エラー訂正回路１０は１８２バイト転送が完了してエラー訂正処理を実行完了すると、次の１８２バイト（Ｄ１８２からＤ３６３）の転送のため転送要求信号Ｓ１３を出力する。前述の通り、ＳＲＡＭアクセス調停回路１０３はＳＲＡＭ６へのアクセスが可能ならエラー訂正データ転送要求応答信号Ｓ１４（図１０（ｆ））を出力する。このエラー訂正データ転送要求応答信号Ｓ１４（図１０（ｆ））が入力されると１８２進カウンタ２２１は、Ｄ１８１を転送した際の“１８１”のカウント値からカウントアップし“１８１”から“０”になり（図１０（ｃ））桁上げ信号Ｓ１１４を出力する。桁上げ信号Ｓ１１４の入力により、２進カウンタ２２２のカウント値Ｓ１１１は“０”から“１”にカウントアップする（図１０（ｄ））。１８２進カウンタ２２１のカウント値Ｓ１１０が“０”であり、２進カウンタ２２２のカウント値Ｓ１１１が“１”であるので、２５６倍積算器２２３の２５６倍積算値Ｓ１１５は“２５６”となり、ＳＲＡＭアドレス信号Ｓ１１２は１８２進カウンタ２２１のカウント値Ｓ１１０と２５６倍積算器２２３の２５６倍積算値Ｓ１１５の加算値であるため、“２５６”のＳＲＡＭアドレスを示すこととなり、ＳＲＡＭ６のアドレス“２５６”に格納されているＤ１８２（図５（ｃ））を読み出すことができる。次にエラー訂正データ転送要求応答信号Ｓ１４（図１０（ｆ））が入力されると、１８２進カウンタ２２１はカウントアップされ“０”から“１”にカウント値Ｓ１１０が変化する。１８２進カウンタ２２１のカウント値Ｓ１１０が“１”になるとアドレス信号Ｓ１１２は“２５７”となり、ＳＲＡＭ６のアドレス“２５７”に格納されているＤ１８３（図５（ｃ））のデータが読み出されエラー訂正回路に転送される。以下１８２バイト分（Ｄ１８２からＤ３６３）の転送は同様に１８２進カウンタ２２１がエラー訂正データ転送要求応答信号Ｓ１４（図１０（ｆ））の入力ごとにカウントアップされ順次Ｄ１８３，Ｄ１８４…Ｄ３６３とエラー訂正回路１０へのデータ転送が可能となる。
【００８１】
エラー訂正回路１０へデータがＤ３６３まで転送され、次の１８２バイト分のデータ転送要求が起こると、１８２進カウンタ２２１が“１８１”から“０”にカウントアップし、２進カウンタ２２２が“１”から“０”にそれぞれカウントアップするので、結果初期状態と同じになり、Ｄ３６４はＳＲＡＭアドレス“０”に格納されているデータが転送される。この時点では、データ復調回路４からのデータＤ３６４が転送されており、エラー訂正回路１０がＳＲＡＭ６をアクセスした場合にはＤ３６４が読み出せることとなる。
また、エラー訂正回路からＳＲＡＭ６へのデータ転送は、前述した動作で順次ＳＲＡＭへの転送を行うことができる
【００８２】
Ｄ．ＳＲＡＭからＤＲＡＭへのデータ転送
ここでは、ＳＲＡＭ６に格納されているデータを、ＤＲＡＭ９に転送するまでの各信号の動作について図１１及び図１２を用いて説明する。
図１１および図１２はＳＲＡＭからＤＲＡＭへのデータ転送を説明するための図である。
図１１（ａ）及び図１２（ａ）はＤＲＡＭ転送制御回路１０２，ＤＲＡＭアクセス調停回路７，ＤＲＡＭ制御回路８，ＤＲＡＭ９のシステムクロックＳ３１である。
【００８３】
同図１１（ｂ）及び図１２（ｂ）は、データ復調回路４からのデータ同期バイト検出信号Ｓ６である。
図１１（ｃ）及び図１２（ｃ）は、９１進カウンタ３０４のカウント値Ｓ１２０のタイミングである。
図１１（ｄ）及び図１２（ｄ）は、フレーム用２進カウンタ３０５のカウント値Ｓ１２１のタイミングである。
図１１（ｅ）及び図１２（ｅ）はページ用２進カウンタ３０６のカウント値Ｓ１２２である。
【００８４】
図１１（ｆ）及び図１２（ｆ）は、加算器３１０の加算出力で、ＤＲＡＭデータ転送ＳＲＡＭアドレスＳ１２５である。
図１１（ｇ）及び図１２（ｇ）は、ＳＲＡＭアクセス調停回路１０３へのＳＲＡＭアクセス要求信号Ｓ１２９であり、図１１（ｈ）及び図１２（ｈ）は、ＳＲＡＭアクセス調停回路１０３からのＳＲＡＭアクセス要求応答信号Ｓ１３０である。
図１１（ｉ）及び図１２（ｉ）はＳＲＡＭ６に対してのチップセレクト信号Ｓ１０のタイミングであり、図１１（ｊ）及び図１２（ｊ）は、ＳＲＡＭ６に対してのリードイネーブル信号Ｓ１２の動作タイミングを示すものである。
図１１（ｋ）（ｌ）（ｍ）（ｎ）及び図１２（ｋ）（ｌ）（ｍ）（ｎ）は、４Ｂｙｔｅシフトレジスタ３０３の内部データの遷移を示すものである。
【００８５】
図１１（ｏ）及び図１２（ｏ）は、４Ｂｙｔｅシフトレジスタ出力信号で、この４Ｂｙｔｅシフトレジスタ出力信号はＤＲＡＭ９への書き込みデータとなる。図１１（ｐ）及び図１２（ｐ）は、４Ｂｙｔｅシフトレジスタ出力信号のデータがＤＲＡＭ９への転送が可能になると出力するＤＲＡＭアクセス要求信号Ｓ１５である。
図１１（ｑ）及び図１２（ｑ）はＤＲＡＭアクセス要求信号Ｓ１５を受けてＤＲＡＭアクセス調停回路７が、ＤＲＡＭへのアクセスを許可したときに出力される、ＤＲＡＭアクセス要求応答信号Ｓ１６である。
【００８６】
まず、図１１を用いて、１８２バイトの１データ単位の転送における、データ転送を説明する。ＳＲＡＭ６のアドレス“０”に格納されているデータを読み出す場合、９１進カウンタ３０４及び、フレーム用２進カウンタ３０５、ページ用２進カウンタ３０６は初期値としてそれぞれ、“０”を示している（図１１（ｃ）（ｄ）（ｅ））。９１進カウンタ３０４の出力である９１進カウンタカウント値Ｓ１２０、フレーム用２進カウンタ３０５の出力であるフレーム用２進カウンタカウント値Ｓ１２１、ページ用２進カウンタ３０６の出力であるページ用２進カウンタカウント値Ｓ１２２は前述したようにそれぞれ“０”を示しているので、加算器３１０から出力されるＤＲＡＭデータ転送ＳＲＡＭアドレス値Ｓ１２５は“０”を示す（図１１（ｆ））。ＳＲＡＭ６への転送起動がかかると、ＳＲＡＭ６に対してＳＲＡＭアクセス要求信号Ｓ１２９を出力する（図１１（ｇ））。ＳＲＡＭアクセス調停回路１０３はＳＲＡＭアクセス要求信号Ｓ１２９を受けると、ＳＲＡＭ６へのアクセスが可能であるならば、ＳＲＡＭアクセス要求応答信号Ｓ１３０をＤＲＡＭ転送制御装置１０２に出力する（図１１（ｈ））。ＤＲＡＭ転送制御装置１０２内のタイミング発生回路３０２はＳＲＡＭ６に対するチップセレクト信号Ｓ１０（図１１（ｉ））とリードイネーブル信号Ｓ１２（図１１（ｊ））を出力し、ＳＲＡＭ６よりデータ読み込みを開始する。この時、前述したようにＤＲＡＭデータ転送ＳＲＡＭアドレスＳ１２５（図１１（ｆ））は“０”を示しており、ＳＲＡＭ上のアドレス“０”に格納されているＤ０が読み出すことができる。このＤ０が読み出されると、４Ｂｙｔｅシフトレジスタ３０３にデータが格納される（図１１（ｋ））。Ｄ０のデータが読み出されると、９１進カウンタ３０４のカウント値Ｓ１２０は“１”を示す。結果として加算器３１０から出力されるＤＲＡＭデータ転送ＳＲＡＭアドレスＳ１２５は“１”を示し、ＳＲＡＭ６のアドレス“１”に格納されているＤ１を読み出すことができる。以下、９１進カウンタ３０４が順次カウントアップし、“２”、“３”とカウント値Ｓ１２０が変化し、ＳＲＡＭアドレス”２”，”３”に格納されているＤ２，Ｄ３が読み出されることとなる。Ｄ１，Ｄ２，Ｄ３と順次読み出されると、４Ｂｙｔｅシフトレジスタの内部レジスタは、図１１（ｋ）（ｌ）（ｍ）（ｎ）に示すように順次シフトし、４Ｂｙｔｅシフトレジスタ３０３の出力データは図１１（ｏ）に示すように変化する。４Ｂｙｔｅシフトレジスタ３０３の出力データがＤ０，Ｄ１，Ｄ２，Ｄ３と揃うと、ＤＲＡＭ９への転送が可能となるため、ＤＲＡＭ転送要求信号Ｓ１５を出力する。ＤＲＡＭ転送要求信号Ｓ１５を受けるとＤＲＡＭアクセス調停回路７は、ＤＲＡＭのアクセスが可能ならば、ＤＲＡＭ転送要求応答信号Ｓ１６を出力し、ＤＲＡＭ８へのアクセス許可を行い、４Ｂｙｔｅシフトレジスタ３０３に格納されているＤ０，Ｄ１，Ｄ２，Ｄ３の４Ｂｙｔｅ単位のデータ転送を行う。また、ＳＲＡＭ６への転送要求信号Ｓ１２９は、４Ｂｙｔｅのデータが４Ｂｙｔｅシフトレジスタ３０３にたまった時点で、一旦ＳＲＡＭ転送要求信号Ｓ１２９をディスイネーブルとし、ＤＲＡＭ９への４Ｂｙｔｅのデータが転送し終わると、再度転送要求信号Ｓ１２９を出力しＳＲＡＭ６へのアクセスを開始する。以下、同様にして、Ｄ４，Ｄ５，Ｄ６，Ｄ７の４Ｂｙｔｅ、Ｄ８，Ｄ９，Ｄ１０，Ｄ１１の４ＢｙｔｅとＳＲＡＭ６上の１Ｂｙｔｅ単位のデータを４Ｂｙｔｅ単位でＤＲＡＭ９に転送することが可能となり、ＤＲＡＭ８のバス幅を有効に使用して転送することができる。
【００８７】
次に、図１２を用いて、ＳＲＡＭ６からＤＲＡＭ９へのデータ転送に関して、データ処理単位のＤ０〜Ｄ１８１の最終部データＤ１８０、Ｄ１８１のデータ転送について説明する。図１１で示したように、１８２バイト分のデータを４バイトづつ転送すると、１８２／４で最終の２バイトは４バイト単位でないので、転送できないことになってしまう。本実施の形態では、４Ｂｙｔｅシフトレジスタ３０３に対してフレーム用２進カウンタ３０５のカウント値Ｓ１２１と、９１進カウンタ３０４のカウント値Ｓ１２０を判定することにより、最終の２バイトのデータＤ１８０，Ｄ１８１の場合には、４Ｂｙｔｅシフトレジスタ３０３内でダミーデータ２バイトを挿入することで４バイト単位とし、転送を行う（図１２（ｋ）（ｌ）（ｍ）（ｎ）（ｏ））。このように，ＳＲＡＭ６からＤＲＡＭ９に関して、１データ処理単位が転送幅で割り切れないような場合でも転送が可能となる。Ｄ１８１まで転送すると、フレーム用２進カウンタ３０５のカウント値が“１”から“０”になり、桁あげ信号Ｓ１２７が出力され、ページ用２進カウンタ３０６のカウント値が“０”から“１”になり、２５６倍積算器３０８で２５６倍されることにより、ＤＲＡＭデータ転送ＳＲＡＭアドレスＳ１２５は“２５６”を示すこととなる。このため、ＳＲＡＭアドレス“２５６”に格納されているＤ１８２を読み出すことができる（図１２（ｃ）（ｄ）（ｅ）（ｆ））。
【００８８】
このように、本実施の形態のデータ転送装置によれば、ＳＲＡＭ制御装置１００、ＳＲＡＭ６を備えたので、データディスク１からの読み出しに応じた読み取り同期クロックＳ３と、エラー訂正回路１０、ＤＲＡＭアクセス調停回路７、ＤＲＡＭ制御回路８、ＤＲＡＭ９のシステムクロックＳ３１との非同期のクロックの受け渡しを、ＳＲＡＭ６を介すことでシステムクロックＳ３１の周期を短くすることなく可能とする。
【００８９】
また、データ復調回路４の１バイト単位のデータ転送処理から、４バイト単位でのＤＲＡＭ９への転送が可能となり、ＤＲＡＭアクセスの高速化が図れる。さらに、エラー訂正回路１０がＳＲＡＭ６をアクセスすることで、ＤＲＡＭへのアクセス回数の低減が図れ、システムクロックを早めることなく性能の向上が可能となる。
【００９０】
・入力データに欠落のあった場合。
前述の動作説明では、データ復調回路４からのデータに欠落が起こらないものとして説明した。すなわち、図５（ａ）に示すように、データ同期バイトと９１バイトとを組みとして順次入力されているとして説明したものである。
しかし、読み出しや伝送等における何らかの原因によってデータ欠落を生じ、９１バイトのデータが順調に入力されないことも起こり得る。前述のように従来の技術によるデータ転送回路では、ＦＩＦＯバッファ５において、欠落量を検出し、ダミーデータの生成および挿入をする補間処理を行うことでかかる場合に対応するものであったが、本実施の形態ではＦＩＦＯバッファ５でのかかる処理を行わず、欠落が生じた後のデータのＳＲＡＭ６への格納によって対応するものである。すなわち、本実施の形態によるデータ転送装置によるＳＲＡＭ６へのデータ転送、格納においては、入力データに含まれるデータ同期バイトを用いて、データ同期バイトに後続するデータがＳＲＡＭ６に本来格納されるべき位置を求める補正処理を行うことにより、入力データに欠落があった場合にも、当該欠落後データは、欠落が生じなかった場合と同じ、ＳＲＡＭ６の位置に格納されるようにして対応するものである。
【００９１】
ここでは、図１３（ａ）に示すように、最初のデータ同期バイトと次のデータ同期バイトとの間のデータが本来の９１バイトから３バイト欠落し８８バイトととなったものとし、同図（ｂ）に示すように、ＳＲＡＭ６へのデータ格納が欠落した３バイトを飛ばし、データ同期バイト検出後の後続するデータは本来のＳＲＡＭ６のアドレス位置に格納されるもので、図１４に示すように、ＳＲＡＭ６からＤＲＡＭ９へのデータ転送では、入力データの欠落に対しては、ＳＲＡＭ６上のダミーデータを転送することにより、本来のデータ位置を実現する。
【００９２】
前述のようなデータ転送を実現するための、本実施の形態の動作について以下に説明する。
図１５は、ＦＩＦＯバッファ５からＳＲＡＭ６へのデータ転送を説明するためのタイミング図で、図１５（ａ）はデータ復調回路４から出力される転送クロックＳ７であって、データ復調回路４からＦＩＦＯバッファ５へのデータの転送に使用される復調クロックＳ５と同相であるが復調クロックＳ５よりも周期の短い転送クロックＳ７である。本実施の形態では、復調クロックＳ５よりも転送クロックＳ７は２倍周期の短いクロックであるとする。この転送クロックＳ７は、復調クロックＳ５と同相であれば、２倍よりも短い周期、もしくは長い周期でも問題は無く装置の性能によって決定付けられるものである。
【００９３】
図１５（ｂ）は、データ同期バイト検出信号Ｓ６であって、前述したようにデータ復調回路４が２値化デジタル信号Ｓ２からデータ同期バイトを検出した場合に出力されるものである。
図１５（ｃ）（ｄ）はＦＩＦＯバッファ５の内部バッファ状態の一部を示したもので、図１５（ｃ）が先入れ先出し方式に従った先出し部分のバッファ状態を示しており、図１５（ｄ）は２番目の先出しバッファ状態を示したものである。図１５（ｅ）（ｆ）（ｇ）（ｈ）（ｉ）（ｊ）は復調回路データ転送装置２０１の各内部信号状態を示したものである。
【００９４】
図１５（ｋ）は、ＦＩＦＯバッファ５からＳＲＡＭ制御装置１００に対してＳＲＡＭ６への復調データ転送要求信号Ｓ８を示すもので、ＦＩＦＯバッファ５に復調データがバッファリングされている場合には、転送要求を出力する。
図１５（ｌ）はＳＲＡＭ制御装置１００内のＳＲＡＭアクセス調停回路１０３において、ＦＩＦＯバッファからの復調データ転送要求信号Ｓ８を受け、エラー訂正回路１０、ＤＲＡＭ転送制御装置１０２からの転送要求を調停し、ＳＲＡＭ６への転送が可能なら出力する、復調データ転送要求応答信号Ｓ９を示したものである。
図１５（ｍ）（ｎ）はＳＲＡＭ６に対しての書きこみのためのチップセレクト信号Ｓ１０および、ライトイネーブル信号Ｓ１１を示したものである。
【００９５】
図１５に示すように、最初のデータ同期バイト検出信号Ｓ６（図１５（ｂ））が入力されたあと、ＦＩＦＯバッファ５のデータはＤ０，Ｄ１，Ｄ２と続けて入力されていく。Ｄ８７が入力されたあと、後続するデータは本来Ｄ８８，Ｄ８９であるが、データ欠落があり、Ｄ８８，Ｄ８９，Ｄ９０は欠落してしまい、Ｄ８７が入力された直後に次のデータ同期バイトが検出され、その後Ｄ９１，Ｄ９２，Ｄ９３…と順次データが入力される。Ｄ８７が入力されたとき、復調回路データ転送装置２０１内の９１進カウンタ２１１のカウント値は“８７”を示しており、次のデータ入力があれば本来“８８”，“８９”とカウントアップして行くが、ここで、データ欠落があり、本来のＤ８８，Ｄ８９，Ｄ９０の入力がなく、データ同期バイト検出があるため、このデータ同期バイト検出信号Ｓ６で９１進カウンタ２１１はクリアされカウント値が“８７”から“０”になる（図１５（ｅ））。このとき、カウントアップ信号Ｓ１０７をフレーム用２進カウンタ２１２に対して出力するため、フレーム用２進カウンタ２１２のカウント値が“０”から“１”にカウントアップする（図１５（ｆ））。ページ用２進カウンタ２１３はフレーム用２進カウンタ２１２からのカウントアップ信号Ｓ１０８の入力がないため、カウント値を保持する（図１５（ｇ））。このように、復調回路データ転送装置２０１内の各カウンタのカウント値が変化するため、復調データ転送ＳＲＡＭアドレス信号Ｓ１０６は“８７”，“９１”と変化し、Ｄ８７はＳＲＡＭ６のアドレス“８７”に転送され、次のＤ９１はＳＲＡＭ６のアドレス“９１”に転送されることとなる。このように、データ欠落があった場合でも、データ同期バイト検出信号Ｓ６により、カウンタをクリアすることで、データ同期バイトの後続データは本来のＳＲＡＭ６のアドレス値の位置に転送されることとなる。
【００９６】
前述のように、入力データに欠落があった場合でも、データ同期バイト後のデータのＳＲＡＭ６上の転送位置が保証されるため、エラー訂正回路１０及びＤＲＡＭ９へのデータ転送は欠落したデータをＳＲＡＭ６上で、ダミーデータとして補間してしまうものであるので、従来の技術による場合のようにＦＩＦＯバッファにおける補間処理を行わなくてもデータ欠落に対応することが可能となることから、補間処理における遅延の悪影響を回避するために、ＦＩＦＯバッファ５の容量を拡大する必要がなく、回路規模の増大とコスト上昇を伴わずに、データ欠落に対しての対応を図ることが可能となる。
【００９７】
なお、本実施の形態では入力データのフォーマットを、データ同期バイト間のデータを９１バイトとし、アドレス幅が９ビットでデータ幅８ビットの４ｋビット容量のＳＲＡＭ６に１８２バイトのデータ単位を２面とるような構成としているが、これは一例であり、このような設定に限定されるものではなく、種々のフォーマットを有する入力データに対応できるものである。また、そのような入力データを用いる処理に適応して、ＳＲＡＭへの格納を１８２バイト２面ではなくその他とすることができる。すなわち、入力データのフォーマットをデータ同期バイト間のデータ数をｍとし、ｍ×ｎバイトで１データ処理単位の構成として、ｉ面のデータ格納領域をＳＲＡＭ６上にもち、ＳＲＡＭ６のデータ幅×ｊのデータ幅でＳＲＡＭ６からＤＲＡＭ８に転送を行うものとするとき、各転送装置内の９１進カウンタはｍ進カウンタ、フレーム用２進カウンタはｎ進カウンタ、１８２進カウンタはｍ×ｎ進カウンタ、ページ用２進カウンタはｉ進カウンタ、４Ｂｙｔｅシフトレジスタはｊシフトレジスタとすることで同様のデータ転送を実現し得るものである。
【００９８】
【発明の効果】
請求項１のデータ転送装置によれば、ｍデータごとに同期データを有し、ｍ×ｎデータでデータ処理単位となるデータの転送処理を行う際に、順次入力されるデータに対し上記同期データを用いて同期を行うデータ転送装置であって、同期データの転送回数によって格納位置が指定され、上記格納位置を指定して格納されたデータを記憶するデータ記憶手段と、上記データ記憶手段の特定位置に同期データ検出によりデータが順次格納されるよう、上記データ記憶手段における格納位置を示す格納アドレスを生成する格納アドレス生成手段と、上記格納アドレス生成手段が生成する上記格納アドレスを用いて、上記データ記憶手段に対する格納を制御する格納制御手段と、上記データ記憶手段に格納されたデータを順次読み出すよう、上記データ記憶手段の格納位置を示す読み出しアドレスを生成する読み出しアドレス生成手段と、上記読み出しアドレス生成手段が生成する上記読み出しアドレスを用いて、上記データ記憶手段からのデータ読み出しを制御する読み出し制御手段と、上記データ記憶手段への、上記格納制御手段のデータ格納動作と、上記読み出し制御手段のデータ読み出し動作とを調停する調停手段と、上記読み出し制御手段によって読み出されたデータを所定の単位に変換するデータ変換手段とを備えたことで、非同期での上記データ格納手段へのアクセスが可能となり、記録媒体の動作クロックが向上しても、制御手段のクロックをあげることなく、非同期のデータ受け渡しが可能となる。
【００９９】
また、請求項２のデータ転送装置によれば、請求項１のデータ転送装置において、上記格納アドレス生成手段は、上記順次入力されるデータをｍ進法に従って計数し、同期データの検出によって初期化されるｍ進計数手段と、上記データ処理単位をｍ×ｎ個として、上記ｍ進計数手段の桁上がりを、ｎ進法に従って計数するｎ進計数手段と、上記データ記憶手段にｉ個のデータ処理単位を格納するよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進法計数手段と、上記ｉ進法計数手段の値によってオフセット値を発生するオフセット値発生手段と、上記ｍ進計数手段の値と、ｎ進計数手段の値と、i進計数手段の値によって、上記データ記憶手段の格納位置を示す上記格納アドレスを生成する格納アドレス生成手段とを備えたことで、データ同期信号に後続するデータを、上記データ記憶手段の正しい位置に格納する格納位置補正処理を行うことができ、前段のバッファ処理におけるデータ補間処理によるデータ欠落への対応が不要となり、補間処理による遅延の影響を回避するためのバッファ容量を大きくする必要がなく、回路規模の増大、コスト向上を伴わずに、データ欠落に対する対応を図ることが可能となる。
【０１００】
また、請求項３のデータ転送装置よれば、請求項１のデータ転送装置において、上記読み出しアドレス生成手段は、上記データ記憶手段に格納された読み出しデータをｍ×ｎ進法に従って計数するｍ×ｎ進計数手段と、上記データ記憶手段に格納されたｉ個のデータ処理単位を読み出すよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数手段と、上記ｉ進計数手段の値によってオフセット値を発生するオフセット値発生手段と、上記ｍ×ｎ進計数手段の値と、ｉ進計数手段の値によって、上記データ記憶手段の読み出しデータ位置を示す上記読み出しアドレスを生成する読み出しアドレス生成手段とを備えたことで、ＤＲＡＭをアクセスせずに、上記データ記憶手段を一時的にアクセスしエラー訂正処理実効が可能となり、ＤＲＡＭへのアクセス回数の低減が図れ、システムの動作クロック向上を行う必要なく、システム性能の向上が図れる。
【０１０１】
また、請求項４のデータ転送装置よれば、請求項１のデータ転送装置において、上記データ変換手段は、上記読み出しアドレス生成手段が生成するアドレスを用いて、上記読み出し制御手段によって、上記データ記憶手段から読みだされたデータをｊ個の一定単位に変換するものであり、かつ、上記データ変換手段は、ｍ×ｎ／ｊの剰余に対応するデータの不足分を補填するデータ変換補完手段を備えたので、一時データを記憶する上記データ記憶手段からのデータ転送はｍ×ｎがｊの整数倍でなくてもｊ個単位で転送可能となり、転送の高速化が図れる。
【０１０２】
また、請求項５のデータ転送方法によれば、ｍデータごとに同期データを有し、ｍ×ｎデータでデータ処理単位となるデータ転送処理を行う際に、順次入力されるデータに対し上記同期データを用いて同期を行うデータ転送方法であって、同期データの転送回数によって格納位置が指定され、上記格納位置を指定して格納されたデータを記憶するデータ記憶手段への、後述する格納制御ステップのデータ格納動作と、後述する読み出し制御ステップのデータ読み出し動作とを調停する調停ステップと、上記データ記憶手段の特定位置に同期データ検出によりデータが順次格納されるよう、上記データ記憶手段における格納位置を示す格納アドレスを生成する格納アドレス生成ステップと、上記格納アドレス生成ステップが生成する上記格納アドレスを用いて、上記データ記憶手段に対する格納を制御する格納制御ステップと、上記データ記憶手段に格納されたデータを順次読み出すよう、上記データ記憶手段の格納位置を示す読み出しアドレスを生成する読み出しアドレス生成ステップと、上記読み出しアドレス生成ステップが生成する上記読み出しアドレスを用いて、上記データ記憶手段からのデータ読み出しを制御する読み出し制御ステップと、上記読み出し制御ステップによって読み出されたデータを所定の単位に変換するデータ変換ステップとを含むことで、非同期での上記データ格納ステップへのアクセスが可能となり、記録媒体の動作スピードが向上しても、制御ステップの動作スピードをあげることなく、非同期のデータ受け渡しが可能となる。
【０１０３】
また、請求項６にかかるデータ転送方法は、請求項５のデータ転送方法において、上記格納アドレス生成ステップは、上記順次入力されるデータをｍ進法に従って計数し、同期データ検出によって初期化されるｍ進計数ステップと、上記データ処理単位をｍ×ｎ個として、上記ｍ進計数ステップの桁上がりを、ｎ進法に従って計数するｎ進計数ステップと、上記データ記憶手段にｉ個のデータ処理単位を格納するよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数ステップと、上記ｉ進計数ステップの値によってオフセット値を発生するオフセット値発生ステップと、上記ｍ進計数ステップの値と、ｎ進計数ステップの値と、ｉ進計数ステップの値によって、上記データ記憶手段の格納位置を示す上記格納アドレスを生成する格納アドレス生成ステップとを含むので、データ同期信号に後続するデータを、上記データ記憶手段の正しい位置に格納する格納位置補正処理を行うことができ、前段のバッファ処理におけるデータ補間処理によるデータ欠落への対応が不要となり、補間処理による遅延の影響を回避するためのバッファ容量を大きくする必要がなく、回路規模の増大、コスト向上を伴わずに、データ欠落に対する対応を図ることが可能となる。
【０１０４】
また、請求項７にかかるデータ転送方法は、請求項５のデータ転送方法において、上記読み出しアドレス生成ステップは、上記データ記憶手段に格納された読み出しデータをｍ×ｎ進法に従って計数するｍ×ｎ進計数ステップと、上記データ記憶手段に格納されたｉ個のデータ処理単位を読み出すよう、データ格納単位のオフセット値を発生する、ｉ進法に従って計数するｉ進計数ステップと、上記ｉ進計数ステップの値によってオフセット値を発生するオフセット値発生ステップと、上記ｍ×ｎ進計数ステップの値と、ｉ進計数ステップの値によって、上記データ記憶手段の読み出しデータ位置を示す上記読み出しアドレスを生成する読み出しアドレス生成ステップとを含むので、ＤＲＡＭをアクセスせずに、上記データ記憶手段を一時的にアクセスしエラー訂正処理実行が可能となり、ＤＲＡＭへのアクセス回数の低減が図れ、システムの動作スピード向上を行う必要なく、システム性能の向上が図れる。
【０１０５】
また、請求項８にかかるデータ転送方法は、請求項５のデータ転送方法において、上記データ変換は、上記読み出しアドレス生成ステップが生成する読み出しアドレスを用いて、上記読み出しアドレス制御ステップによって、上記データ記憶手段から読み出されたデータをｊ個の一定単位に変換するものであり、かつ、上記データ変換ステップは、ｍ×ｎ／ｊの剰余に対応するデータの不足分を補填するデータ変換補完ステップを含むので、一時データを記憶する上記データ記憶手段からのデータ転送はｍ×ｎがｊの整数倍でなくてもｊ個単位で転送可能となり、転送の高速化が図れる。
【図面の簡単な説明】
【図１】
本発明の実施の形態によるデータ転送装置の構成を示すブロック図である。
【図２】
本発明の本実施の形態によるＳＲＡＭ制御回路の構成を示すブロック図である。
【図３】
本発明の本実施の形態による復調回路データ転送装置およびエラー訂正回路データ転送装置の構成を示すブロック図である。
【図４】
本発明の本実施の形態によるＤＲＡＭ転送制御装置の構成を示すブロック図である。
【図５】
実施の形態において扱うデータの配列を説明するための図である。
【図６】
同実施の形態において扱うＳＲＡＭからＤＲＡＭへの転送データ配列を説明するための図である。
【図７】
同実施の形態において入力されるデータのタイミングを説明するための図である。
【図８】
同実施の形態においてＦＩＦＯバッファからＳＲＡＭへのデータ転送を説明するための図である。
【図９】
同実施の形態においてＦＩＦＯバッファからＳＲＡＭへのデータ転送を説明するための図である。
【図１０】
同実施の形態においてＳＲＡＭからエラー訂正回路へのデータ転送を説明するための図である。
【図１１】
同実施の形態においてＳＲＡＭからＤＲＡＭへのデータ転送を説明するための図である。
【図１２】
同実施の形態においてＳＲＡＭからＤＲＡＭへのデータ転送を説明するための図である。
【図１３】
同実施の形態において入力データにデータ抜けがあった場合のデータ配列を説明するための図である。
【図１４】
同実施の形態において入力データにデータ抜けがあった場合のＳＲＡＭからＤＲＡＭへの転送データ配列を説明するための図である。
【図１５】
同実施の形態において入力データにデータ抜けがあった場合の入力されるデータのタイミングを説明するための図である。
【図１６】
従来の技術によるデータ転送装置の構成を示すブロック図である。
【符号の説明】
１      データディスク
２      データ２値化回路
３      データＰＬＬ回路
４      データ復調回路
５      ＦＩＦＯバッファ
６      ＳＲＡＭ
７      ＤＲＡＭアクセス調停回路
８      ＤＲＡＭ制御回路
９      ＤＲＡＭ
１０    エラー訂正回路
２０    クロック同期回路／データ補間回路
１００  ＳＲＡＭ制御装置
１０１  復調回路，エラー訂正回路データ転送装置
１０２  ＤＲＡＭ転送制御装置
１０３  ＳＲＡＭアクセス調停回路
２０１  復調回路データ転送装置
２０２  エラー訂正回路データ転送装置
２１０  タイミング発生回路
２１１  ９１進カウンタ
２１２  フレーム用２進カウンタ
２１３  ページ用２進カウンタ
２１４  加算器
２１５  ９１倍積算器
２１６  ２５６倍積算器
２１７  加算器
２２０  タイミング発生回路
２２１  １８２進カウンタ
２２２  ２進カウンタ
２２３  ２５６倍積算器
２２４  加算器
３０２  タイミング発生回路
３０３  シフトレジスタ
３０４  ９１進カウンタ
３０５  フレーム用２進カウンタ
３０６  ページ用２進カウンタ
３０７  ９１倍積算器
３０８  ２５６倍積算器
３０９  加算器
３１０  加算器
Ｓ１      記録データ読み取り信号
Ｓ２      ２値化デジタル信号
Ｓ３      読み取り同期クロック
Ｓ４      復調データ
Ｓ５      復調クロック
Ｓ６      データ同期バイト検出信号
Ｓ７      転送クロック
Ｓ８      復調データ転送要求信号
Ｓ９      復調データ転送要求応答信号
Ｓ１０    ＳＲＡＭチップセレクト信号
Ｓ１１    ＳＲＡＭライトイネーブル信号
Ｓ１２    ＳＲＡＭリードイネーブル信号
Ｓ１３    エラー訂正データ転送要求信号
Ｓ１４    エラー訂正データ転送要求応答信号
Ｓ１５    ＤＲＡＭアクセス要求信号
Ｓ１６    ＤＲＡＭアクセス要求応答信号
Ｓ１７    エラー訂正ＤＲＡＭアクセス要求信号
Ｓ１８    エラー訂正ＤＲＡＭアクセス要求応答信号
Ｓ１９    エラー訂正ＤＲＡＭアクセスアドレス信号
Ｓ２０    他ブロックＤＲＡＭアクセス要求信号
Ｓ２１    他ブロックＤＲＡＭアクセス要求応答信号
Ｓ２２    ＤＲＡＭセレクト信号
Ｓ２３    ＤＲＡＭアドレス信号
Ｓ２４    ＤＲＡＭリードイネーブル信号
Ｓ２５    ＤＲＡＭライトイネーブル信号
Ｓ２６    ＤＲＡＭチップセレクト信号
Ｓ２７    ＤＲＡＭロウアドレスイネーブル信号
Ｓ２８    ＤＲＡＭカラムアドレスイネーブル信号
Ｓ２９    ＤＲＡＭアクセスリード信号
Ｓ３０    ＤＲＡＭアクセスライト信号
Ｓ３１    システムクロック
Ｓ１０１  ９１進カウンタカウント値
Ｓ１０２  フレーム用２進カウンタカウント値
Ｓ１０３  ページ用２進カウンタカウント値
Ｓ１０４  加算値
Ｓ１０５  ２５６倍積算値
Ｓ１０６  復調データ転送ＳＲＡＭアドレス
Ｓ１０７  ９１進カウンタ桁上げ信号
Ｓ１０８  フレーム用２進カウンタ桁上げ信号
Ｓ１０９  復調データ転送ＳＲＡＭアクセスタイミング
Ｓ１１０  １８２進カウンタカウント値
Ｓ１１１  ２進カウンタカウント値
Ｓ１１２  エラー訂正データ転送ＳＲＡＭアドレス
Ｓ１１３  エラー訂正データ転送ＳＲＡＭアクセスタイミング
Ｓ１１４  １８２進カウンタ桁上げ信号
Ｓ１１５  ２５６倍積算値
Ｓ１２０  ９１進カウンタカウント値
Ｓ１２１  フレーム用２進カウンタカウント値
Ｓ１２２  ページ用２進カウンタカウント値
Ｓ１２３  加算値
Ｓ１２４  ２５６倍積算値
Ｓ１２５  ＤＲＡＭデータ転送ＳＲＡＭアドレス
Ｓ１２６  ９１進カウンタ桁上げ信号
Ｓ１２７  フレーム用２進カウンタ桁上げ信号
Ｓ１２８  ＤＲＡＭデータ転送ＳＲＡＭアクセスタイミング
Ｓ１２９  ＤＲＡＭデータ転送ＳＲＡＭ転送要求信号
Ｓ１３０  ＤＲＡＭデータ転送ＳＲＡＭ転送要求応答信号
【図１】
0003542943.tif 000002
【図２】
0003542943.tif 000003
【図３】
0003542943.tif 000004
【図４】
0003542943.tif 000005
【図５】
0003542943.tif 000006
【図６】
0003542943.tif 000007
【図７】
0003542943.tif 000008
【図８】
0003542943.tif 000009
【図９】
0003542943.tif 000010
【図１０】
0003542943.tif 000011
【図１１】
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【図１２】
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【図１３】
0003542943.tif 000014
【図１４】
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【図１５】
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【図１６】
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