(57)【特許請求の範囲】
【請求項１】
（ｉ）第１導電型の半導体基板上に、ゲート絶縁膜を介して第１の電極を形成する工程と、
(ii)該第１の電極をマスクとして、第２導電型のイオンを注入する工程と、
(iii)前記半導体基板上に、中間絶縁膜を介して、少なくとも一部が第１の電極上に配置する第２の電極を形成する工程と、
(iv)前記第１の電極と第２の電極が積層された領域における半導体基板には注入されず、かつ第１の又は第２の電極が単独で形成された領域における半導体基板には注入される注入エネルギーで、第２導電型のイオンを注入する工程と、
（ｖ）第１の電極及び第２の電極のいずれも通過しない注入エネルギーで、第２導電型のイオンを注入する工程とを含んで、
前記第１の電極直下の領域側から順に低濃度不純物領域、中濃度不純物領域、高濃度不純物領域を隣接して構成される少なくとも１つの第２導電型の不純物領域を有する半導体装置を製造することからなる半導体装置の製造方法。
【請求項２】
工程(iv)と（ｖ）の間に、第１及び／又は第２の電極側壁にサイドウォール絶縁膜を形成し、工程（ｖ）で実質的にサイドウォール絶縁膜も通過しない注入エネルギーで、第２導電型のイオンを注入する請求項１に記載の方法。
【請求項３】
工程(iv)と（ｖ）の間に、第１及び／又は第２の電極側壁にサイドウォール絶縁膜を形成し、工程（ｖ）の後に高融点金属膜によるサリサイド工程を行って第１の電極及び／又は第２の電極と高濃度不純物拡散領域との上に導電層を形成する請求項１又は２に記載の方法。
【請求項４】
第２の電極の膜厚を、第１の電極の膜厚よりも薄く形成する請求項１〜３のいずれか１つに記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧トランジスタ構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリ等の不揮発性半導体メモリや液晶ドライバー等高電圧を扱う半導体装置のうち、高電圧をオペレートするためのトランジスタは、通常の電圧で動作するＭＯＳトランジスタとはその構造が異なっている。このようなトランジスタとしては、例えば、通常のＬＤＤ型ＭＯＳトランジスタのＬＤＤ領域に、通常のサイドウォール幅より大きなオフセット幅をもたせた構造（この部分をオフセット領域と呼ぶ）が挙げられる。
【０００３】
具体的には、特開平１０−１８９９５４号公報に、２層のゲート電極構造を利用してＬＤＤオフセット領域を形成する新規な高耐圧トランジスタ及びその製造方法が記載されている。そして、この高耐圧トランジスタでは、駆動能力劣化を防止することができ、さらに低抵抗技術の一つであるサリサイドプロセスが適用可能である。
【０００４】
このような高耐圧トランジスタの製造方法を図１４〜図１７に示す。
【０００５】
まず、図１４に示すように、公知の素子分離工程により形成された素子分離酸化膜（図示せず）を有する半導体基板２１上に、チャネル注入し、ゲート絶縁膜２２を介して第１のポリシリコン２３を形成する。
【０００６】
次いで、図１５示すように、フォトリソグラフィ工程により第１のゲート電極２４を形成する。続いて、高耐圧トランジスタ部のみに開口を有するレジスタパターン（図示せず）を形成し、このレジストパターンを用いて、イオン注入により高耐圧トランジスタのＬＤＤオフセット領域２５を形成する。
【０００７】
その後、図１６に示すように、中間絶縁膜２６を介して第２のポリシリコン膜２７を形成する。
【０００８】
次いで、図１７に示すように、フォトリソグラフィ工程により第１のゲート電極２４を覆うように、第２のゲート電極２８を形成する。その後、高耐圧トランジスタ部のみに開口を有するレジスタパターン（図示せず）をフォトリソグラフィ工程により形成し、第１及び第２ゲート電極２４、２８を通過しないエネルギーで、イオン注入し、ソース／ドレイン領域３０を形成する。
【０００９】
【発明が解決しようとする課題】
しかし、さらなる微細化の進展に伴って、熱処理による不純物の広範囲の拡散を防止するために低温で熱処理を行う製造プロセスの低温化が行われるなかで、熱処理による拡散プロファイルのブロード化による接合耐圧向上は困難になりつつあり、上記の高耐圧トランジスタを適用しても、必要な耐圧を十分確保できない場合が生じてきた。
【００１０】
また、例えば不純物イオンを高エネルギーでより深く注入して、ソース／ドレイン領域の接合深さを確保しようとしても、イオン注入のセルフアラインマスクとして用いられるゲート電極の膜厚が、微細加工性の向上やゲート電極空乏化低減のため、薄くなる傾向にあり、十分な対策にはならない。
【００１１】
このような状況下、より微細プロセスに適した高耐圧のトランジスタ及びその製造方法が求められている。
【００１３】
本発明によれば、（ｉ）第１導電型の半導体基板上に、ゲート絶縁膜を介して第１の電極を形成する工程と、
(ii)該第１の電極をマスクとして、第２導電型のイオンを注入する工程と、
(iii)前記半導体基板上に、中間絶縁膜を介して、少なくとも一部が第１の電極上に配置する第２の電極を形成する工程と、
(iv)前記第１の電極と第２の電極が積層された領域における半導体基板には注入されず、かつ第１の又は第２の電極が単独で形成された領域における半導体基板には注入される注入エネルギーで、第２導電型のイオンを注入する工程と、
（ｖ）第１の電極及び第２の電極のいずれも通過しない注入エネルギーで、第２導電型のイオンを注入する工程とを含んで、
前記第１の電極直下の領域側から順に低濃度不純物領域、中濃度不純物領域、高濃度不純物領域を隣接して構成される少なくとも１つの第２導電型の不純物領域を有する半導体装置を製造することからなる半導体装置の製造方法が提供される。
【００１４】
【発明の実施の形態】
本発明の半導体装置は、主として、第１導電型半導体基板と、ゲート絶縁膜と、第１の電極と、中間絶縁膜と、第２の電極と、互いに離間する一対の第２導電型の不純物領域とから主として構成される。このような半導体装置は、いわゆるＭＯＳ型の高耐圧トランジスタであり、Ｐ型、Ｎ型のいずれであってもよい。
【００１５】
本発明の半導体装置に使用することができる半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体が挙げられる。なかでもシリコン基板が好ましい。また、ＳＯＩ基板又は多層ＳＯＩ基板等であってもよい。この半導体基板（又はＳＯＩ基板等の表面半導体層）上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置、層間絶縁膜、配線層等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。さらに、本発明の半導体基板は、第１導電型であって、適当なシート抵抗に設定されていることが好ましい。ここで、第１導電型とは、Ｐ型又はＮ型のいずれかの導電型を意味する。
【００１６】
本発明におけるゲート絶縁膜は、半導体装置等においてゲート絶縁膜やトンネル絶縁膜等として機能し得る絶縁膜であればよく、中間絶縁膜は、少なくとも第１の電極と第２の電極との間に配置して、両者の絶縁性を確保することができるものであればよい。これらゲート絶縁膜及び中間絶縁膜は、例えば、シリコン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の単層膜又は積層膜等の中から選択することができる。また、膜厚は、その機能に応じて設定することができ、それぞれ例えば、５〜５０ｎｍ程度、５〜５０ｎｍ程度が挙げられる。なお、中間絶縁膜は、第１の電極を含む半導体基板上の略全面に形成されていてもよいし、一部の領域にのみ形成されていてもよい。また、中間絶縁膜は、後述する第２の電極を加工する際のエッチングストッパとして機能し得る材料を選択することが好ましい。
【００１７】
本発明における第１の電極は、通常のＭＯＳトランジスタのゲート電極やキャパシタ用電極、抵抗素子、メモリトランジスタのフローティングゲート電極等として機能し得るものであればよく、第２の電極は、通常のＭＯＳトランジスタのゲート電極やキャパシタ用電極、抵抗素子、メモリトランジスタのコントロールゲート電極等として機能し得るものであればよい。これらの第１の電極及び第２の電極は、例えば、アモルファス、単結晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シリコン、ゲルマニウム等）又は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム等の金属；チタン、タンタル、タングステン等の高融点金属；高融点金属とのシリサイド、ポリサイド等の単層膜又は積層膜により形成することができる。なかでも、シリコン膜、又はその表面の全部もしくは一部が高融点金属とのシリサイド膜で形成されたシリコン膜が好ましい。第１及び第２の電極の膜厚は、例えば、１００〜４００ｎｍ程度の範囲から設定することができ、第１の電極の膜厚が、第２の電極の膜厚よりも大きいことが好ましい。第１の電極及び第２の電極の形状及び大きさは、両電極の機能、印加電圧、材料、膜厚に応じて、得ようとする半導体装置の微細化等を考慮して、適宜決定することができる。例えば、第１の電極は、通常、矩形等が挙げられる。第２の電極の形状及び大きさは、第１の電極をほぼ完全に覆い、さらに第１の電極の片側又は両側に位置する半導体基板上にまで達していてもよいし、第１の電極上にのみ配置していてもよい。
【００１８】
第１の電極及び／又は第２の電極は、その側壁にサイドウォール絶縁膜が形成されていてもよい。サイドウォール絶縁膜の膜厚は、第１及び第２の電極の膜厚、これら電極に印加する電圧等により適宜調整することができる。また、第１の電極及び／又は第２の電極の表面の一部又は全部に、導電層（金属膜、高融点金属膜、高融点金属膜とのシリサイド膜等）が形成されていてもよい。導電層の厚みは、第１及び第２の電極の膜厚、材料等により適宜調整することができるが、例えば、１０〜２００ｎｍ程度が適当である。
【００１９】
本発明における第２導電型の不純物領域は、２つの不純物領域が互いに離間して配置する。つまり、第１及び第２の電極の両側において、チャネル領域を挟んで互いに離間されている。ここで、第２導電型とは、半導体基板がＮ型であればＰ型を意味し、Ｐ型であればＮ型を意味する。これらの２つの不純物拡散層の一方又は双方が、チャネル領域側、つまり第１の電極直下の領域側から順に低濃度不純物領域、中濃度不純物領域、高濃度不純物領域を隣接して配置するように構成されている。なお、この不純物領域は、上記配置を有する限り、低濃度、中濃度及び高濃度不純物拡散層の半導体基板の垂直方向、平面方向、斜め方向に隣接して濃度の異なる不純物拡散層をさらに有していてもよい。
【００２０】
低濃度不純物領域は、通常、比較的不純物濃度が低いオフセット領域として機能し得る領域であればよく、例えば、不純物濃度１０１８ｉｏｎｓ／ｃｍ３オーダー程度が挙げられ、チャネル領域に隣接し、かつ少なくとも半導体基板の表面に配置していることが好ましい。なお、第２の電極が第１の電極上にのみ配置している場合には、低濃度不純物領域は、チャネル領域に隣接する半導体基板の表面から、後述する中濃度不純物領域及び高濃度不純物領域を取り囲むように、半導体基板の内部に渡って形成されていてもよい。低濃度不純物領域の深さは、半導体基板の表面から１００〜６００ｎｍ程度が挙げられる。
【００２１】
中濃度不純物領域は、通常、低濃度不純物領域よりも不純物濃度が高いオフセット領域として機能し得る領域であればよく、例えば、不純物濃度１×１０１８〜１０１９ｉｏｎｓ／ｃｍ３程度で、低濃度不純物領域に隣接するように配置していることが好ましい。また、中濃度不純物領域は、半導体表面にのみ形成されていてもよいし、半導体基板表面から、後述する高濃度不純物領域を取り囲むように、半導体基板の内部に渡って形成されていてもよいし、低濃度不純物領域に部分的に又は全体的に取り囲まれるように形成されていてもよい。中濃度不純物領域の深さは、半導体基板の表面から１００〜６００ｎｍ程度が挙げられる。
【００２２】
さらに、高濃度不純物領域は、通常、中濃度不純物領域よりも不純物濃度が高く、ソース／ドレイン領域として機能し得る領域であればよく、例えば、不純物濃度１×１０２０〜１０２１ｉｏｎｓ／ｃｍ３程度で、中濃度不純物領域に隣接するように配置していることが好ましい。また、高濃度不純物領域は、半導体表面にのみ形成されていることが好ましく、その一部又は全表面に上述したような導電層が形成されていてもよい。高濃度不純物領域の半導体表面からの深さは、１００〜４００ｎｍ程度が挙げられ、表面に導電層が形成されている場合には、導電層の膜厚は１０〜２００ｎｍ程度が適当である。高濃度不純物領域は、低濃度及び中濃度不純物領域で取り囲まれるように配置してもよいし、低濃度不純物領域のみで取り囲まれるように配置してもよい。
【００２３】
また、本発明の半導体装置の製造方法においては、まず、工程（ｉ）において、第１導電型の半導体基板上に、ゲート絶縁膜を介して第１の電極を形成する。ゲート絶縁膜は、その材料により異なるが、熱酸化法、ＣＶＤ法、スパッタリング法、蒸着法等、種々の方法によって形成することができる。第１の電極は、通常のＭＯＳトランジスタ等においてゲート電極を形成する方法と同様に形成することができる。
【００２４】
工程（ｉｉ）において、第１の電極をマスクとして、第２導電型のイオンを注入する。第２導電型のイオンとしては、例えば、リン、砒素等のＮ型又はボロン、ＢＦ２等のＰ型のイオンが挙げられる。ここでのイオン注入は、通常、低濃度不純物領域を形成するために行われるものであり、例えば、上記の低濃度不純物領域を形成するために、５〜４０ｋｅＶの注入エネルギー、５×１０１２〜１０１３ｉｏｎｓ／ｃｍ２程度のドーズが挙げられる。
【００２５】
なお、工程（ｉｉｉ）において、第１の電極上にのみ第２の電極が形成される場合には、ここでのイオン注入は、低濃度不純物領域以外、例えば、中濃度不純物領域を形成するために行われることもある。その場合には、１×１０１３〜１０１４ｉｏｎｓ／ｃｍ２程度のドーズでイオン注入することが適当である。
【００２６】
工程（ｉｉｉ）において、半導体基板上に、中間絶縁膜を介して、少なくとも一部が第１の電極上に配置する第２の電極を形成する。ここで形成する中間絶縁膜は、ゲート絶縁膜と同様の方法で形成することができる。また、第２の電極の形成は、実質的に第１の電極の形成と同様に行うことができる。
【００２７】
工程（ｉｖ）において、再度第２導電型のイオンを注入する。ここでのイオン注入は、第１の電極と第２の電極が積層された領域における半導体基板には注入されず、かつ第１の又は第２の電極が単独で形成された領域における半導体基板には注入されるような条件を選択してイオン注入することが必要である。第１の電極及び第２の電極の膜厚及び材料、中間絶縁膜の膜厚等によるが、例えば、４０〜２００ｋｅＶ程度の注入エネルギーが挙げられる。ここでのイオン注入は、通常、中濃度不純物領域を形成するために行われるものであり、例えば、上記の中濃度不純物領域を形成するために、１×１０１３〜２×１０１４ｉｏｎｓ／ｃｍ２程度のドーズが挙げられる。なお、第１の電極上にのみ第２の電極が形成される場合には、ここでのイオン注入は、中濃度不純物領域以外、例えば、低濃度不純物領域を形成するために行われることもある。その場合には、４０〜２００ｋｅＶ程度の注入エネルギー、５×１０１２〜１×１０１４ｉｏｎｓ／ｃｍ２程度のドーズでイオン注入することが適当である。
【００２８】
工程（ｖ）においては、さらに、第２導電型のイオンを注入する。ここでのイオン注入は、第１の電極及び第２の電極のいずれも通過しない条件を選択してイオン注入することが必要である。第１の電極及び第２の電極の膜厚及び材料、中間絶縁膜の膜厚等によるが、例えば、３〜８０ｋｅＶ程度の注入エネルギーが挙げられる。ここでのイオン注入は、通常、高濃度不純物領域を形成するために行われるものであり、例えば、上記の高濃度不純物領域を形成するために、１〜５×１０１５ｉｏｎｓ／ｃｍ２程度のドーズが挙げられる。
【００２９】
上記の工程を行うことにより、第１の電極の両側で互いに離間する２つの第２導電型の不純物領域であって、その少なくとも一方が、第１の電極直下の領域側から順に低濃度不純物領域、中濃度不純物領域、高濃度不純物領域を隣接して構成されてなる不純物領域を有する半導体装置を製造することができる。
【００３０】
なお、本発明においては、上記工程（ｉ）〜（ｖ）は必ずしもこの順で行うことは必要ではなく、例えば、工程（ｉｖ）と（ｖ）とを入れ替えてもよいし、これらの工程の間に、半導体プロセスで必要とされる工程、例えば、熱処理、フォト工程、さらなるイオン注入等を適宜追加することができる。
【００３１】
例えば、工程（ｉ）〜（ｖ）をこの順で行うとともに、工程（ｉｖ）と（ｖ）との間に、第１及び／又は第２の電極側壁にサイドウォール絶縁膜を形成してもよい。サイドウォール絶縁膜は、当該分野で公知の方法を利用して形成することができる。このようにサイドウォール絶縁膜を形成した後、工程（ｖ）で実質的にサイドウォール絶縁膜も通過しない注入エネルギーで、第２導電型のイオンを注入することにより、不純物領域のオフセットを所望の幅に形成することができる。
【００３２】
特に、工程（ｉｉｉ）で形成する第２電極が第１電極上にのみ配置する場合には、サイドウォール絶縁膜を形成し、その後に工程（ｖ）のイオン注入をすることにより、確実に、低濃度、中濃度及び高濃度不純物領域からなる第２導電型の不純物領域を形成することができる。また、工程（ｉｉｉ）で形成する第２電極が第１電極上から半導体基板上に渡って配置する場合には、サイドウォール絶縁膜を形成し、その後に工程（ｖ）のイオン注入をすることにより、低濃度、中濃度及び高濃度不純物領域に加えて、さらに濃度の異なる不純物領域を形成することができる。
【００３３】
また、工程（ｉ）〜（ｖ）をこの順で行うとともに、工程（ｉｖ）と（ｖ）との間に、サイドウォール絶縁膜を形成し、工程（ｖ）の後に高融点金属膜によるサリサイド工程を行うことが好ましい。これにより、いわゆるオフセット領域への導電層の形成を阻止しながら、第１の電極及び／又は第２の電極と高濃度不純物拡散領域との上にのみ導電層を形成することが可能となる。なお、ゲート電極側面等の不所望のシリサイド化による特性の劣化等を防止することができれば、工程（ｖ）の後のサリサイド工程は、必ずしも工程（ｉｖ）と（ｖ）との間にサイドウォール絶縁膜を形成した後に行わなくてもよい。
【００３４】
以下、本発明の半導体装置の製造方法の実施の形態を図面に基づいて詳述する。
実施例１
本発明の半導体装置の製造方法としてＭＯＳ型の高耐圧トランジスタの製造方法を説明する。
【００３５】
このトランジスタは、図４に示したように、半導体基板１上に、ゲート絶縁膜２を介して第１のゲート電極４が形成されており、第１のゲート電極４上には、中間絶縁膜６を介して第２のゲート電極８が形成されている。なお、第２のゲート電極は、第１のゲート電極４を被覆するとともに、半導体基板１上に渡って配置している。また、半導体基板１の表面の第１のゲート電極４の両側には、互いに離間して形成された一対の不純物領域が形成されている。不純物領域は、第１のゲート電極４直下の領域側から低濃度オフセット領域５、中濃度オフセット領域９、ソース／ドレイン領域１０を隣接して構成されている。
【００３６】
このトランジスタの製造方法を、以下に説明する。
【００３７】
まず、公知の素子分離領域形成工程により素子分離酸化膜（図示せず）が形成された半導体基板１にチャネル注入等を行う。その後、図１に示すように、高耐圧トランジスタ用のゲート絶縁膜２を介して第１のポリシリコン膜３を形成する。
【００３８】
図２に示すように、フォトリソグラフィ工程により第１のゲート電極４を形成する。第１ゲート電極４の膜厚は、例えば２００ｎｍとする。
【００３９】
次に、ＮＭＯＳ高耐圧トランジスタ部のみに開口を有したレジストパターン（図示せず）を、フォトリソグラフィ工程により形成し、このレジストパターンをマスクとして用いて、Ｐイオンを５０ｋｅＶの注入エネルギー、８×１０１２ｃｍ−２のドーズでイオン注入し、ＰＭＯＳ高耐圧トランジスタの低濃度オフセット領域５を形成する。
【００４０】
同様に、ＰＭＯＳ高耐圧トランジスタ部のみに開口を有したレジスタパターン（図示せず）を、フォトリソグラフィ工程により形成し、このレジストパターンをマスクとして用いて、Ｂイオンを２０ｋｅＶの注入エネルギー、８×１０１２ｃｍ−２のドーズでイオン注入し、ＮＭＯＳ高耐圧トランジスタの低濃度オフセット領域（図示せず）を形成する。
【００４１】
続いて、図３に示すように、得られた半導体基板１上全面に、中間絶縁膜６を介して第２のポリシリコン膜を形成し、フォトリソグラフィ工程により第２のゲート電極８を形成する。第２ゲート電極の膜厚は、例えば１５０ｎｍとする。第２のゲート電極は、第１ゲート電極４を被覆し、さらに第１ゲート電極４の両側の半導体基板１上に達するように形成する。次に、ＮＭＯＳ高耐圧トランジスタ部のみに開口を有したレジスタパターン（図示せず）をフォトリソグラフィにより形成し、このレジストパターンをマスクとして用いて、Ｐイオンを、各ゲート電極単独の部分では通過し、積層部分では通過しない注入エネルギー、例えば１５０ｋｅＶの注入エネルギーで、２×１０１３ｃｍ−２のドーズでイオン注入し、第２の中濃度オフセット領域９を形成する。
【００４２】
次いで、図４に示すように、Ａｓイオンを、各ゲート電極を通過しない注入エネルギー、例えば、５０ｋｅＶの注入エネルギーで、３×１０１５ｃｍ−２のドーズでイオン注入し、ソース／ドレイン領域１０を形成する。
【００４３】
同様に、ＰＭＯＳ高耐圧トランジスタ部においても、例えば、Ｂイオンを６０ｋｅＶの注入エネルギーで、２×１０１３ｃｍ−２でイオン注入して第２のＰＭＯＳオフセット領域（図示せず）を形成し、さらに、例えば、ＢＦ２イオンを３０ｋｅＶの注入エネルギーで、３×１０１５ｃｍ−２でイオン注入してソース／ドレイン領域（図示せず）を形成する。
【００４４】
さらに、活性化アニール、層間膜形成、コンタクトホール形成、メタル配線形成、多層配線形成、保護膜形成等を経て半導体装置の前半工程（ウェハー工程）を完了し、最後に、後半工程であるアセンブリ工程を行って、半導体装置を完成させる。
【００４５】
実施例２
この実施例における半導体装置は、図６に示したように、第２のゲート電極８の側壁にサイドウォール絶縁膜１１が形成されており、ソース／ドレイン領域１０の表面及び第２のゲート電極８の表面にシリサイド層１２を有している以外は実施例１で得られた半導体装置と実質的に同様である。
【００４６】
この半導体装置の製造方法は、実施例１における製造方法に、いわゆるサイサイドプロセスを適用したものであり、以下に説明する。
【００４７】
実施例１でのソース／ドレイン領域１０形成工程（図４）までは同じ工程で、ＮＭＯＳ高耐圧トランジスタ及びＰＭＯＳ高耐圧トランジスタを形成する。
【００４８】
その後、図５に示すように、得られた半導体基板１上全面にシリコン窒化膜を形成し、エッチバックすることにより、第２のゲート電極８の側壁にサイドウォール絶縁膜１１を形成する。このとき、第２ゲート電極８とソース／ドレイン領域１０の表面にはシリコンが露出した状態となっている。
【００４９】
続いて、得られた半導体基板１上全面にＴｉ膜を形成し、熱処理を行ってシリコン及びポリシリコン（ゲート電極）と反応させ、その後に絶縁膜上の未反応のＴｉ膜を酸等で除去することにより、図６に示すように、露出しているシリコンのみの上に、セルフアラインでシリサイド層１２を形成する。
【００５０】
実施例３
この実施例の半導体装置は、図７に示すように、第２のゲート電極８が、第１のゲート電極４の片側の半導体基板１上にのみ延設されており、第２のゲート電極８が形成されていない側の不純物領域が、低濃度オフセット領域５、中濃度オフセット領域９、ソース／ドレイン領域１０を隣接して構成されておらず、低濃度オフセット領域５は中濃度オフセット領域９内に含まれる構造となっている以外は、実質的に実施例１の半導体装置と同様である。
【００５１】
この半導体装置の製造方法を、以下に説明する。
【００５２】
実施例１と同様に、第１のゲート電極４及び第１のＬＤＤオフセット領域５を形成した半導体基板１上全面に中間絶縁膜６を介して第２のポリシリコン膜を形成する。
【００５３】
続いて、図７に示すように、フォトリソグラフィ工程により第２のゲート電極８を形成する。第２のゲート電極８は、第１のゲート電極４の一部を被覆し、さらに第１のゲート電極４の片側の半導体基板１上に達するように形成する。
【００５４】
その後、実施例１と同様に半導体装置を完成させる。
【００５５】
実施例４
この実施例における半導体装置は、図９に示したように、第２のゲート電極８の側壁にサイドウォール絶縁膜１１が形成されており、ソース／ドレイン領域１０の表面、第１のゲート電極の露出する表面及び第２のゲート電極８の表面にシリサイド層１２を有している以外は実施例３で得られた半導体装置と同様である。
【００５６】
この半導体装置の製造方法は、実施例３における製造方法に、いわゆるサイサイドプロセスを適用したものであり、以下に説明する。
【００５７】
実施例３と同様に、ソース／ドレイン領域１０を形成し（図７）、ＮＭＯＳ高耐圧トランジスタ及びＰＭＯＳ高耐圧トランジスタを形成する。
【００５８】
その後、図８に示すように、得られた半導体基板１上全面にシリコン窒化膜を形成し、エッチバックすることにより、第２のゲート電極８の側壁及び第２のゲート電極８で被覆されていない第１のゲート電極４の側壁にサイドウォール絶縁膜１１を形成する。
【００５９】
続いて、実施例２のサリサイドプロセスと同様に、図９に示すように、露出しているシリコンのみの上に、セルフアラインでシリサイド層１２を形成する。
【００６０】
このように、第２のゲート電極８を、第１のゲート電極４に対して片側のみ重ね合わせることにより、第１のゲート電極４と第２のゲート電極８との膜厚を異ならせることで、オフセット領域の実効注入量を異ならせることができ、ソース領域とドレイン領域との耐圧を変えた半導体装置を製造することが可能となり、設計の自由度が向上する。
【００６１】
実施例５
この実施例の半導体装置は、図１２に示すように、第２のゲート電極８が、第１のゲート電極４上にのみ形成されており、第１のゲート電極４及び第２のゲート電極８の側壁にサイドウォール１１が形成されており、さらに、不純物領域が、図４とは異なる形状で、低濃度オフセット領域１４、中濃度オフセット領域１３、ソース／ドレイン領域１０を隣接して構成されている以外は、実質的に実施例１の半導体装置と同様である。
【００６２】
この半導体装置の製造方法を、以下に説明する。
【００６３】
実施例１に準じて、図１０に示すように、第１のゲート電極４及び中濃度オフセット領域１３を形成した半導体基板１上全面に中間絶縁膜６を介して第２のポリシリコン膜を形成する。
【００６４】
続いて、図１１に示すように、フォトリソグラフィ工程により第２のゲート電極８を、第１ゲート電極４上にのみ配置するように形成する。その後、実施例１に準じて低濃度オフセット領域１４を形成する。
【００６５】
次いで、図１２に示すように、実施例２と同様に第１のゲート電極４及び第２のゲート電極８の側壁にサイドウォール絶縁膜１１を形成し、これら第１のゲート電極４、第２のゲート電極８及びサイドウォール絶縁膜１１をマスクとしてイオン注入してソース／ドレイン領域１０を、形成する。
【００６６】
その後、実施例１と同様に半導体装置を完成させる。
【００６７】
実施例６
この実施例における半導体装置は、図１３に示したように、ソース／ドレイン領域１０の表面、第１のゲート電極の露出する表面及び第２のゲート電極８の表面にシリサイド層１２を有している以外は実施例５で得られた半導体装置と同様である。
【００６８】
この半導体装置は、実施例５における製造方法に、実施例２のいわゆるサリサイドプロセスを適用することにより製造することができる。
【００６９】
【発明の効果】
本発明によれば、不純物領域の少なくとも一方が、前記第１の電極直下の領域側から順に低濃度不純物領域、中濃度不純物領域、高濃度不純物領域を隣接して構成されてなるため、いわゆるオフセット領域の不純物濃度が緩和され、より高耐圧の半導体装置を得ることができ、いっそうの性能向上及び信頼性が確保された半導体装置を得ることが可能となる。また、第１の電極と第２の電極のオーバーラップ量を選択することで、高耐圧接合の種類を選択することができ、耐圧の質及び程度を変化させることができ、設計要求に応じた半導体装置を得ることができる。
【００７０】
第１の電極及び／又は第２の電極と高濃度不純物領域との上に導電層が形成されている場合には、配線の低抵抗化を図ることができるため、より高速動作が可能な半導体装置を得ることができる。
【００７１】
また、一対の第２導電型の不純物領域の双方が、第１の電極直下の領域側から順に低濃度不純物領域、中濃度不純物領域、高濃度不純物領域を隣接して構成されている場合には、特に、第１の電極の両側において半導体基板上への第２の電極のオーバーラップ量を変化させることで、ソース領域とドレイン領域との耐圧を変えた、設計の自由度が向上した半導体装置を得ることができ、設計要求に応じての使い分けが可能となる。
【００７２】
さらに、第１の電極がメモリトランジスタのフローティングゲート電極、第２の電極がメモリトランジスタのコントロールゲート電極として用いられる場合には、通常のメモリトランジスタの製造プロセスによって、高耐圧の半導体装置を実現することができる。
【００７３】
また、本発明の半導体装置の製造方法によれば、複数回のイオン注入を行うため、不純物濃度の分布をより緩やかにすることができる。また、不純物領域を、併せて３重拡散とできるので、低温の熱処理のみでも濃度分布をよりブロードにすることができ、より低温化された、より微細なプロセスにおいても、いわゆるオフセット領域の不純物濃度の分布をさらに緩やかにできる。しかも、第１の電極と第２の電極が積層された領域における半導体基板には注入されず、かつ第１の又は第２の電極が単独で形成された領域における半導体基板には注入される注入エネルギーで第２導電型のイオンを注入するため、不純物領域の接合深さを大きくすることができる。よって、高耐圧トランジスタの性能をさらに向上させることが可能となる。
【００７４】
特に、工程（ｉｖ）と（ｖ）の間に、第１及び／又は第２の電極側壁にサイドウォール絶縁膜を形成し、工程（ｖ）で実質的にサイドウォール絶縁膜も通過しない注入エネルギーで、第２導電型のイオンを注入する場合には、不純物領域の３重拡散を確実にすることができ、あるいは不純物領域のさらなる不純物濃度の分布の緩和を図ることが可能となる。
【００７５】
また、工程（ｉｖ）と（ｖ）の間に、第１及び／又は第２の電極側壁にサイドウォール絶縁膜を形成し、工程（ｖ）の後に高融点金属膜によるサリサイド工程を行う場合には、特別なサリサイドプロセス用の追加マスクを形成することなく、第１の電極及び／又は第２の電極と高濃度不純物拡散領域との上にのみ、つまり、所望の領域にのみ導電層を形成することができ、オフセット高抵抗領域を確保しながら、配線の低抵抗化を図ることができる。よって、より高速動作する半導体装置を簡便な製造方法で製造することができる。
【００７６】
さらに、第２の電極の膜厚を、第１の電極の膜厚よりも薄く形成する場合には、容易に、半導体基板への不純物の注入又は注入の阻止を制御することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の第１の実施例を説明するための要部の概略断面工程図である。
【図２】本発明の半導体装置の製造方法の第１の実施例を説明するための要部の概略断面工程図である。
【図３】本発明の半導体装置の製造方法の第１の実施例を説明するための要部の概略断面工程図である。
【図４】本発明の半導体装置の製造方法の第１の実施例を説明するための要部の概略断面工程図である。
【図５】本発明の半導体装置の製造方法の第２の実施例を説明するための要部の概略断面工程図である。
【図６】本発明の半導体装置の製造方法の第２の実施例を説明するための要部の概略断面工程図である。
【図７】本発明の半導体装置の製造方法の第３の実施例を説明するための要部の概略断面工程図である。
【図８】本発明の半導体装置の製造方法の第４の実施例を説明するための要部の概略断面工程図である。
【図９】本発明の半導体装置の製造方法の第４の実施例を説明するための要部の概略断面工程図である。
【図１０】本発明の半導体装置の製造方法の第５の実施例を説明するための要部の概略断面工程図である。
【図１１】本発明の半導体装置の製造方法の第５の実施例を説明するための要部の概略断面工程図である。
【図１２】本発明の半導体装置の製造方法の第５の実施例を説明するための要部の概略断面工程図である。
【図１３】本発明の半導体装置の製造方法の第６の実施例を説明するための要部の概略断面工程図である。
【図１４】従来例の半導体装置を示す要部の製造工程断面図である。
【図１５】従来例の半導体装置を示す要部の製造工程断面図である。
【図１６】従来例の半導体装置を示す要部の製造工程断面図である。
【図１７】従来例の半導体装置を示す要部の製造工程断面図である。
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３  第１ポリシリコン膜
４  第１のゲート電極（第１の電極）
５、１４  低濃度オフセット領域（低濃度不純物領域）
６  中間絶縁膜
７  第２ポリシリコン膜
８  第２のゲート電極（第２の電極）
９、１３  中濃度オフセット領域（中濃度不純物領域）
１０  ソース／ドレイン領域（高濃度不純物領域）
１１  サイドウォール絶縁膜
１２  シリサイド層（導電層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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