(57)【特許請求の範囲】
【請求項１】
半導体デバイスを作製するための方法であって、
ａ．第１のウエル領域を有する半導体母体の表面を覆って第１の絶縁層を形成すること、
ｂ．前記第１のウエル領域の第１の部分へベース領域を打ち込みすること、
ｃ．前記第１の絶縁層をエッチして、前記ベース領域の一部を露出させること、
ｄ．前記半導体母体の表面を覆って第１のドープされた導電層を形成すること、
ｅ．前記第１の導電層を覆ってタングステンシリサイド層を堆積させること、
ｆ．前記タングステンシリサイド層および前記第１の導電層をエッチしてエミッター電極を形成し、前記第１の絶縁層の一部を露出させること、および
ｇ．複数個のＰＭＯＳトランジスタを形成して、前記ＰＭＯＳトランジスタのうちの少なくとも１個が、前記第１のウエル領域中に形成され前記ベース領域に接触する第１のソース／ドレイン領域を有するようにすること、
の工程を有し、
前記複数個のＰＭＯＳトランジスタを形成する工程が、
前記エミッター電極によって覆われない前記第１の絶縁層の部分を除去すること、
前記半導体母体と前記タングステンシリサイド層の表面に第２の絶縁層を成長すること、
前記第２の絶縁層の上に、複数のゲート電極を形成し、少なくとも１個のゲート電極を前記第１のウエル領域を覆うように形成すること、
前記半導体母体の表面に複数のソース／ドレイン領域を形成し、前記複数のソース／ドレイン領域は、前記第１のソース／ドレイン領域を含み、前記第１のソース／ドレイン領域は、前記少なくとも１個のゲート電極と前記エミッター電極の間に形成される前記方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般的に半導体処理に関するものであり、更に詳細にはＢｉＣＭＯＳプロセスに関する。
【０００２】
【従来の技術】
ＭＯＳＦＥＴ構造とバイポーラートランジスタとを同一の基板上へ集積することは非常に有望なものとなってきた。当業者には良く知られたように、デジタルおよびリニアな機能は、しばしば、バイポーラー技術または金属−酸化物−半導体（ＭＯＳ）技術のいずれかを用いた集積回路中において実行される。もちろん、バイポーラー集積回路は、特に相補型ＭＯＳ（ＣＭＯＳ）回路と比べた場合、より大きい電力の消費という犠牲はあるが、ＭＯＳ回路よりも高速の動作速度とより大きな駆動電流を提供できる。製造技術の進歩によって、同一の集積回路の中にバイポーラートランジスタとＣＭＯＳトランジスタの両方を使用することが可能となってきた（一般にＢｉＣＭＯＳデバイスと呼ばれる）。バイポーラートランジスタは、バイポーラートランジスタ用のベースとしてモート領域を、エミッターとしてドープされた多結晶シリコンを、そしてコレクターとしてウエル領域を使用することによって作製されるのが普通である。その後に、付加的なモート領域を用いてＰＭＯＳトランジスタのソース／ドレイン領域が形成される。バイポーラートランジスタの電流駆動能力を更に大きなものに拡張することは、より高レベルのバイポーラー集積あるいは融合バイポーラーＣＭＯＳ集積のために重要である。
【０００３】
【発明の概要】
同一のウエル領域中に配置されたバイポーラートランジスタとＰＭＯＳトランジスタとを含むＢｉＣＭＯＳデバイスが開示される。バイポーラートランジスタは、多結晶シリコン層とタングステンシリサイド層とを含むエミッター電極を含んでいる。本デバイスの作製は、まず、半導体母体の表面上を覆って絶縁層を形成することから始まる。次に、ウエル領域の第１の部分中へベース領域が打ち込まれる。次に、前記第１の絶縁層がエッチされて、前記ベース領域の一部分が露出される。半導体母体の表面を覆ってドープされた導電層が形成され、このドープされた導電層を覆ってタングステンシリサイド層が堆積される。次に、このタングステンシリサイド層およびドープされた導電層がエッチされて、エミッター電極が形成される。最後に、複数個のＰＭＯＳトランジスタが作製され、それらのＰＭＯＳトランジスタの少なくとも１個は、前記ウエル領域中に形成され前記ベース領域と接触する第１のソース／ドレイン領域を有するようにされる。
【０００４】
本発明の１つの特長は、融合ＢｉＣＭＯＳデバイスを作製するための簡略化されたプロセスを提供することである。
【０００５】
本発明の別の１つの特長は、ｐ＋Ｓ／Ｄ打ち込みからエミッターの多結晶シリコンを保護することによって、ｐ＋Ｓ／Ｄ打ち込みがバイポーラートランジスタの利得を変化させないようにするためのＷＳｉ２を含む融合されたバイポーラー／ＰＭＯＳ構造を提供することである。
【０００６】
本発明の更に別の１つの特長は、高温の酸化物成長工程に耐えるエミッター電極キャップ層を有するＢｉＣＭＯＳデバイスを提供することである。
【０００７】
これらおよびその他の特長は、本明細書の説明を図面とともに参照することで当業者には明らかとなるであろう。
【０００８】
図面において、特に断らない限り、対応する要素には同じ参照符号を用いてある。
【０００９】
【実施例】
本発明の好適実施例として、同一のウエル領域中にバイポーラートランジスタとＰＭＯＳトランジスタとを融合させて有するＢｉＣＭＯＳ構造を取り上げてここに説明する。
【００１０】
図１はバイポーラートランジスタ６０と、ｐチャンネルトランジスタ６４および６８を断面図で示している。この構造は、この実施例の場合、ｐ形シリコンである基板１２中へ形成される。バイポーラートランジスタ６０中の埋め込みｎ＋領域１４は、従来の意味のサブコレクターとして働き、ｎ＋領域２５がそれに対する表面コンタクトとなる。ｎ領域１８ａは、バイポーラートランジスタ６０のコレクター領域であり、またｐチャンネルトランジスタ６４のウエル領域になっている。ｎ領域１８ｂはｐチャンネルトランジスタ６８のウエル領域である。真正ベース２６はｎ領域１８ａ−ｂ中に設けられたｐ形領域である。エミッター電極３０はドープされた多結晶シリコン層でよく、それは絶縁層２４中の開口部を通って真正ベース領域２６へ延びている。タングステンシリサイド層３２がエミッター電極３０を覆っている。ｐ＋領域５２ａはバイポーラートランジスタ６０の外因性（不純物）ベース領域であり、またｐチャンネルトランジスタ６４のソース／ドレイン領域の１つでもある。ｐ＋領域５２はｐチャンネルトランジスタ６４および６８の残りのソース／ドレイン領域として働く。ドープされた多結晶シリコンをトランジスタ６４および６８のゲート４０を形成するために使用することができる。ゲート酸化物３６がゲート４０とｎ領域１８との間に取り付けられる。埋め込み領域１６は領域２０の下側に位置する。フィールド絶縁領域２２は真正ベース領域２６をコレクターコンタクト２５から分離し、またｐチャンネルトランジスタ６４と６８とを互いに分離する。ゲート４０をシリサイド化してＴｉＳｉ２層５６を形成することもオプションとして可能である。トランジスタ６４および６８の下のｎ＋領域１４は埋め込みｐ領域１６によって分離され、ｎ領域１８ａ−ｂはｐ領域２０によって分離されて、２つのトランジスタのｎ形領域１８ａ−ｂが異なる電位を有することが許容される。
【００１１】
図２は、ｎ＋埋め込み層１４の上に、ｐ埋め込み層１６、ｎ形領域１８ａ−ｂ、ｐ形領域２０、フィールド絶縁領域２２、および絶縁層２４を形成した後の構造１０を示している。埋め込み層を形成する方法については、１９９０年９月１８日付けのテキサスインスツルメンツ社に譲渡された米国特許第４，９５８，２１３号に述べられている。フィールド絶縁領域２２を形成する方法については、１９８５年９月１７日付けのテキサスインスツルメンツ社に譲渡された米国特許第４，５４１，１６７号に述べられている。絶縁層２４は、アンチＫｏｏｉ（Ａｎｔｉ  Ｋｏｏｉ）酸化の後に２０Å以下の厚さにまでデグレーズ（ｄｅｇｌａｚｅ）され、次に３００Åオーダーの厚さに熱酸化して形成したダミーのゲート酸化物でもよい。本発明に従う融合ＢｉＣＭＯＳデバイスの作製について、図３に示す構造に至るまでを次に説明する。
【００１２】
構造１０の表面がパターン化され、ｎ形ドーパントを用いた打ち込みが行われて、深いｎ形領域（コレクターコンタクト２５）が形成される。これは、図３に示すように、ｎ領域１８を貫通してサブコレクターのｎ＋領域１４まで延びている。次に、Ｖｔ調節用の打ち込みが、１つはＮＭＯＳトランジスタ（図示されていない）のため、もう１つはＰＭＯＳトランジスタ６４および６８のために実施されよう。更に図３を参照すると、ベース領域２６が、パターン化されｐ形ドーパントの打ち込みがされて（例えば、ホウ素を１０ｋｅＶで７．０Ｅ１３ｃｍ−２）、形成される。
【００１３】
図４を参照すると、マスク層２７が用いられてダミーの酸化物層２４の一部が露出される。この露出した酸化物を次にエッチすることによって、ベース領域２６の一部が露出される。マスク層２７を次に除去して、デグレーズ（例えば、１０％のＨＦで１０秒間）が実施されて、界面酸化物が最小化される。図５を参照すると、多結晶シリコン層２９等の導電層が２５００Åオーダーの厚さに堆積される。次に、イオン打ち込みによって多結晶シリコン層２９はｎ形にドープされる。あるいは、この多結晶シリコンは堆積工程中にその場ドープしてもよい。多結晶シリコン層２９を覆ってタングステンシリサイドＷＳｉ２層３２が堆積される。ＷＳｉ２３２は５００Åオーダーあるいはそれ以上の厚さのものでよい。次に、ＷＳｉ２層３２がアニールされる。多結晶シリコン層２９とＷＳｉ２３２とは次にパターン化されエッチされて、図６に示すようにエミッター電極３０が形成される。ＷＳｉ２層３２は以降の処理工程で、エミッター電極３０の酸化を妨げる。
【００１４】
図７を参照すると、ダミー酸化物層２４の露出した部分が次にデグレーズによって除去され、ゲート酸化物層３６等の絶縁層で以て置き換えられる。ゲート酸化物層３６は、熱酸化によって形成することができ、１００Åオーダーの厚さを有する。ゲート酸化物層３６の成長の間に、図７に示すように、エミッター電極３０の縦方向端部には酸化物３７が成長し、ＷＳｉ２３２の上には二酸化シリコン層３５が形成される。この熱酸化はエミッターのアニールも兼ねて十分高い温度で行うことができる。好適実施例では、９００℃オーダーの温度が使用されている。図７に示すように、多結晶シリコン層３９等の第２の導電性材料の層がＬＰＣＶＤ法によって構造１０の表面を覆って堆積される。多結晶シリコン層３９は３５００Åオーダーの厚さを有する。多結晶シリコン層３９は、次にイオン打ち込みによってドープすることができる。あるいは、多結晶シリコン層３９は当業者には良く知られたように、その場ドーピングや（例えば、ＰＯＣｌ３で以ての）気相でのドーピングのようなその他の手段でドープすることもできる。多結晶シリコン層３９はパターン化されエッチされて、図８に示すようにゲート４０が形成される。二酸化シリコン層３５はこの多結晶シリコンゲートエッチングの際のエッチストップとして働く。
【００１５】
図９を参照すると、表面を覆ってテトラエトキシシラン（ＴＥＯＳ）の層４２が堆積される。次に、従来の方法を用いて、低濃度にドープされたドレイン（ＬＤＤ）４４の打ち込みが行われ、側壁スペーサー４８、およびソース／ドレイン領域５２が形成される。ＬＤＤ４４はオプションであり、必ずしも必要でないことを注意しておく。側壁スペーサー４８は、誘電体層を堆積させ、異方性エッチングによってその誘電体層をエッチすることによって形成することができる。側壁スペーサー４８はシリコン窒化物を含むことが好ましい。しかし代替えとして、酸化物や使い捨ての多結晶シリコンを使用してもよい。側壁スペーサー４８を形成した後、ソース／ドレイン領域５２が打ち込まれアニールされる。ドープされたエミッター電極は既に酸化物層３６の形成時に”アニール”されているので、ソース／ドレイン領域５２は低温（８５０℃オーダーの）でアニールされ、短チャンネル効果の低減化が図られる。ＴＥＯＳ層４２および二酸化シリコン層３５は、次に図１０に示すように除去される。
【００１６】
次に、ゲート４０と、ソース／ドレイン領域５２および５２ａとをシリサイド化することができる。構造１０の表面を覆って高融点金属の層（図示されていない）が堆積される。この構造を、窒素を含む雰囲気中で、高速熱アニールを用いてアニールし、あるいは熱炉中でアニールする。これによって高融点金属層は露出シリコンと反応してシリサイドが形成される。図１１を参照すると、ゲート４０とソース／ドレイン領域５２および５２ａの上にシリサイド層５６が形成されている。ほかの場所には、高融点金属の窒化物層および／あるいは未反応金属（図示されていない）の層が形成される。高融点金属窒化物のこの層は次に除去される。
【００１７】
上述の方法の完了に続いて、図１の能動領域へコンタクトを形成するための相互接続金属配線が施される。そのような相互接続を形成するための方法は当業者には良く知られている。次に、個々の回路が基板１２の部分から分離されて、それぞれに対してワイヤボンディング、ダイレクトバンプボンディング等の当業者には良く知られた方法で外部接続が施される。個々の回路は次に、デュアルインラインパッケージ、チップキャリア、あるいはその他の型のパッケージ中へ実装される。そのような実装の例については１９８５年１月２２日付けの、テキサスインスツルメンツ社へ譲渡された米国特許第４，４９５，３７６号に述べられている。
【００１８】
本発明は例示実施例について説明してきたが、本説明は限定的な意図のものではない。本発明のその他の実施例とともに、例示実施例に対して各種の修正や組み合わせが可能であることは、本説明を参照することによって当業者には明らかであろう。従って、そのような実施例や修正および組み合わせはすべて、本発明の特許請求の範囲に包含されるものと解釈されるべきである。
【００１９】
以上の説明の関して更に以下の項を開示する。
（１）半導体デバイスを作製するための方法であって、
ａ・第１のウエル領域を有する半導体母体の表面を覆って第１の絶縁層を形成すること、
ｂ．前記第１のウエル領域の第１の部分へベース領域を打ち込みすること、
ｃ．前記第１の絶縁層をエッチして、前記ベース領域の一部を露出させること、
ｄ．前記半導体母体の表面を覆って第１のドープされた導電層を形成すること、
ｅ．前記第１の導電層を覆ってタングステンシリサイド層を堆積させること、
ｆ．前記タングステンシリサイド層および前記第１の導電層をエッチしてエミッター電極を形成し、前記第１の絶縁層の一部を露出させること、および
ｇ．複数個のＰＭＯＳトランジスタを形成して、前記ＰＭＯＳトランジスタのうちの少なくとも１個が、前記第１のウエル領域中に形成され前記ベース領域に接触する第１のソース／ドレイン領域を有するようにすること、
の工程を含む方法。
【００２０】
（２）第１項記載の方法であって、前記複数個のＰＭＯＳトランジスタを形成する前記工程が、
ａ．前記エミッター電極を覆っていない前記第１の絶縁層の部分を除去すること、
ｂ．前記半導体母体の表面と前記タングステンシリサイド層との上に第２の絶縁層を成長させること、
ｃ．前記第２の絶縁層の上に複数個のゲート電極を形成することであって、少なくとも１個のゲート電極が前記第１のウエル領域の上に形成されるようにすること、および
ｄ．前記半導体母体の前記表面に複数個のソース／ドレイン領域を形成することであって、前記複数個のソース／ドレイン領域が前記第１のソース／ドレイン領域を含み、前記第１のソース／ドレイン領域が、前記少なくとも１個のゲート電極と前記エミッター電極との間に形成されるようにすること、
の工程を含んでいる方法。
【００２１】
（３）第２項記載の方法であって、前記ゲート電極を形成する前記工程が、
ａ．前記半導体母体の表面を覆って第２のドープされた導電層を形成すること、および
ｂ．前記第２のドープされた導電層をエッチして前記複数個のゲート電極を形成し、そこにおいて前記エッチングが前記タングステンシリサイド層を覆う前記第２の絶縁層の上で止まるようにすること、
の工程を含んでいる方法。
【００２２】
（４）第２項記載の方法であって、前記第２の絶縁層を８５０℃よりも高い温度で成長させる方法。
【００２３】
（５）第２項記載の方法であって、更に、
ａ．前記ゲート電極を形成する前記工程の後に、各ゲート電極の反対側に、低濃度にドープしたドレインを打ち込みすること、および
ｂ．前記ゲート電極の各々および前記エミッター電極に隣接して側壁スペーサーを形成すること、
の工程を含む方法。
【００２４】
（６）第２項記載の方法であって、更に、前記ゲート電極と前記ソース／ドレイン領域とをシリサイド化する工程を含む方法。
【００２５】
（７）第６項記載の方法であって、前記ゲート電極と前記ソース／ドレイン領域とをシリサイド化する前記工程が、
ａ．前記半導体母体の表面を覆って高融点金属の層を堆積させること、
ｂ．窒素を含む雰囲気中で前記高融点金属の層をアニールして、前記ゲート電極と前記ソース／ドレイン領域とを覆ってシリサイド層を形成し、その他の場所には高融点金属の窒化物、未反応金属、あるいはそれらの組み合わせを含む未シリサイド化層を形成すること、および
ｃ．前記未シリサイド化層をエッチすること、
の工程を含んでいる方法。
【００２６】
（８）第１項記載の方法であって、前記ソース／ドレイン領域を形成する前記工程が、
ａ．前記ソース／ドレイン領域を打ち込みすること、および    ｂ．前記ソース／ドレイン領域を９００℃よりも低い温度でアニールすること、
の工程を含んでいる方法。
【００２７】
（９）第１項記載の方法であって、前記第１の絶縁層が３００Åオーダーの厚さの酸化物を含み、前記第２の絶縁層が１００Åオーダーの厚さの酸化物を含んでいる方法。
【００２８】
（１０）ＢｉＣＭＯＳデバイスを作製する方法であって、
ａ．第１のウエル領域を有する半導体母体の表面に、複数個のフィールド絶縁領域を形成すること、
ｂ．前記半導体母体の前記表面を覆って厚い酸化物層を形成すること、
ｃ．前記フィールド絶縁領域の第１の領域に隣接して、前記第１のウエル領域の第１の部分中の前記厚い酸化物層を通してベース領域を打ち込みすること、
ｄ．前記厚い酸化物層をエッチして、前記ベース領域を露出させること、
ｅ．前記厚い酸化物層および前記ベース領域の前記露出された部分を覆って多結晶シリコンの第１の層を堆積させること、
ｆ．前記第１の多結晶シリコン層を覆ってタングステンシリサイド層を堆積させること、
ｇ．前記タングステンシリサイド層および前記第１の多結晶シリコン層をエッチして、前記ベース領域を覆うエミッター電極を形成し、前記厚い酸化物層の一部を露出させること、
ｈ．前記厚い酸化物層の前記露出した部分を除去すること、
ｉ．前記半導体母体の表面を覆ってゲート酸化物層を成長させること、
ｊ．前記ゲート酸化物層を覆って多結晶シリコンの第２の層を堆積させること、
ｋ．前記第２の多結晶シリコン層をエッチして複数個のゲート電極を形成することであって、前記ゲート電極のうちの少なくとも１個が前記第１のウエル領域の上に形成されるようにすること、
ｌ．前記ゲート電極と前記エミッター電極に隣接して側壁スペーサーを形成すること、
ｍ．各ゲート電極の反対側の前記半導体母体表面にソース／ドレイン領域を打ち込みすること、および
ｎ．前記ソース／ドレイン領域を９００℃よりも低い温度でアニールすること、
の工程を含む方法。
【００２９】
（１１）第１０項記載の方法であって、更に、前記ゲート電極と前記ソース／ドレイン領域とをシリサイド化する工程を含む方法。
【００３０】
（１２）第１１項記載の方法であって、前記ゲート電極と前記ソース／ドレイン領域とをシリサイド化する前記工程が、
ａ．前記半導体母体の表面を覆って高融点金属の層を堆積させること、
ｂ．窒素を含む雰囲気中で前記高融点金属の層をアニールして、前記ゲート電極と前記ソース／ドレイン領域とを覆ってシリサイド層を形成し、その他の場所には高融点金属の窒化物、未反応金属、あるいはそれらの組み合わせを含む未シリサイド化層を形成すること、および
ｃ．前記未シリサイド化層をエッチすること、
の工程を含んでいる方法。
【００３１】
（１３）ＢｉＣＭＯＳデバイスであって、
ａ．ウエル領域、
ｂ．前記ウエル領域中に位置する、タングステンシリサイド層と多結晶シリコン層とを含むエミッター電極を有するバイポーラートランジスタ、および
ｃ．前記ウエル領域中に位置するＰＭＯＳトランジスタ、
を含むＢｉＣＭＯＳデバイス。
【００３２】
（１４）第１３項記載のＢｉＣＭＯＳデバイスであって、前記ＰＭＯＳトランジスタが前記バイポーラートランジスタのベース領域に接触するソース／ドレイン領域を有しているＢｉＣＭＯＳデバイス。
【００３３】
（１５）第１３項記載のＢｉＣＭＯＳデバイスであって、前記バイポーラートランジスタが、ベース領域、エミッター電極、および前記エミッター電極と前記ベース領域との間に位置する厚い酸化物領域を含んでいるＢｉＣＭＯＳデバイス。
【００３４】
（１６）第１５項記載のＢｉＣＭＯＳデバイスであって、前記ＰＭＯＳトランジスタがゲート酸化物を含み、前記ゲート酸化物が前記厚い酸化物領域よりも薄いものであるＢｉＣＭＯＳデバイス。
【００３５】
（１７）第１３項記載のＢｉＣＭＯＳデバイスであって、前記ＰＭＯＳトランジスタがシリサイド化されたゲートを有しているＢｉＣＭＯＳデバイス。
【００３６】
（１８）同一のウエル領域１８中に形成されたバイポーラートランジスタ６０とＰＭＯＳトランジスタ６４とを有する融合ＢｉＣＭＯＳデバイス１０。バイポーラートランジスタ６０は、エミッター電極３０、ベース領域２６、およびウエル領域１８で形成されるコレクター領域を含む。エミッター電極３０は厚い酸化物２４によってベース領域２６から分離される。タングステンシリサイド層３２がエミッター電極３０を覆う。ＰＭＯＳトランジスタ６４は、ソース／ドレイン領域５２、５２ａ、ゲート電極４０、およびゲート酸化物３６を含む。ＰＭＯＳトランジスタ６４はオプションとしてＬＤＤ領域４４を含むことができる。ソース／ドレイン領域５２ａはベース領域２６に接触している。もし必要であれば、エミッター電極３０およびゲート電極４０をシリサイド化することができる。
【関連出願へのクロスリファレンス】
次の同時譲渡の特許出願をここに参考のために引用する。
0003594346.tif 000002
【図面の簡単な説明】
【図１】本発明の好適実施例の断面図。
【図２】本発明の好適実施例の製造工程を示す図であって、ｎ＋埋め込み層１４の上に、絶縁層２４を形成した段階の断面図。
【図３】本発明の好適実施例の製造工程を示す図であって、ベース領域２６の打ち込みを実施した段階の断面図。
【図４】本発明の好適実施例の製造工程を示す図であって、ベース領域２６の一部を露出させた段階の断面図。
【図５】本発明の好適実施例の製造工程を示す図であって、ＷＳｉ２層の堆積とアニールの段階の断面図。
【図６】本発明の好適実施例の製造工程を示す図であって、エミッター電極３０形成段階の断面図。
【図７】本発明の好適実施例の製造工程を示す図であって、第２の導電層３９を形成した段階の断面図。
【図８】本発明の好適実施例の製造工程を示す図であって、ゲート４０を形成した段階の断面図。
【図９】本発明の好適実施例の製造工程を示す図であって、側壁スペーサー４８を形成し、ソース／ドレイン領域５２の打ち込み、アニールを行った段階の断面図。
【図１０】本発明の好適実施例の製造工程を示す図であって、ＴＥＯＳ層４２および二酸化シリコン層３５を除去した段階の断面図。
【図１１】本発明の好適実施例の製造工程を示す図であって、未反応の高融点金属を除去した段階の断面図。
【符号の説明】
１０      融合ＢｉＣＭＯＳ構造
１２      基板
１４      埋め込みｎ＋領域
１６      ｐ領域
１８      ｎ領域
２０      領域
２２      フィールド絶縁領域
２４      絶縁層
２５      ｎ＋コレクターコンタクト
２６      真正ベース領域
２７      マスク層
２９      多結晶シリコン層
３０      エミッター電極
３２      タングステンシリサイド層
３５      二酸化シリコン層
３６      ゲート酸化物
３７      酸化物
４０      ゲート
４２      ＴＥＯＳ層
４４      ＬＤＤ
４８      側壁スペーサー
５２，５２ａ      ソース／ドレイン（ｐ＋）領域
５６      ＴｉＳｉ２層
６０      バイポーラートランジスタ
６４      ｐチャンネルトランジスタ
６８      ｐチャンネルトランジスタ
【図１】
0003594346.tif 000003
【図２】
0003594346.tif 000004
【図３】
0003594346.tif 000005
【図４】
0003594346.tif 000006
【図５】
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【図６】
0003594346.tif 000008
【図７】
0003594346.tif 000009
【図８】
0003594346.tif 000010
【図９】
0003594346.tif 000011
【図１０】
0003594346.tif 000012
【図１１】
0003594346.tif 000013