(57)【特許請求の範囲】
【請求項１】
第１の被変換アナログ信号をｉビットのディジタル信号に変換するＡ／Ｄ変換を行なうサブＡ／Ｄ変換器と、
上記サブＡ／Ｄ変換器出力の上記ディジタル信号のＤ／Ａ変換を行なうサブＤ／Ａ変換器と、
上記サブＤ／Ａ変換器出力のアナログ信号と第２の被変換アナログ信号との差信号を生成する減算器と、
上記減算器の出力信号の増幅、サンプリング及びホールドを行なって第３のアナログ信号を出力する増幅器とを備え、
上記第１の被変換アナログ信号および上記第２の被変換アナログ信号を入力して上記ディジタル信号および上記第３のアナログ信号を出力するｉビットのＡ／Ｄ変換ステージが複数縦続接続されて成り、複数縦続接続された上記Ａ／Ｄ変換ステージからｍ（ｍ＞ｉ）ビットのディジタル信号を得るＡ／Ｄ変換器であって、
前段のＡ／Ｄ変換ステージの第２の被変換アナログ信号が上記サブＡ／Ｄ変換器へ入力される上記第１の被変換アナログ信号となり、前段のＡ／Ｄ変換ステージの第３のアナログ信号が上記第２の被変換アナログ信号となるよう構成され、
上記サブＡ／Ｄ変換器は、前段のＡ／Ｄ変換ステージからの上記ディジタル信号に応じた電圧値の基準電圧を出力する基準電圧発生回路と、
上記前段のＡ／Ｄ変換ステージの上記第２の被変換アナログ信号と上記基準電圧発生回路から出力される基準電圧とを比較するＡ／Ｄ変換用比較器とを具備して成ることを特徴とするＡ／Ｄ変換器。
【請求項２】
上記基準電圧発生回路は、第１の電圧源と第２の電圧源との間に直列に接続された複数の抵抗と、２個の抵抗の接続点毎に接続したスイッチとを含み、
上記スイッチは上記ディジタル信号に応じて開閉するように構成されていることを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
上記サンプリング及びホールドを行なう増幅器は、該増幅器の出力信号の電圧範囲の中間電位が上記ディジタル信号に応じて変化するように構成されていることを特徴とする請求項２に記載のＡ／Ｄ変換器。
【請求項４】
初段Ａ／Ｄ変換ステージのサブＡ／Ｄ変換器の基準電圧発生回路は、固定電圧値の基準電圧を出力するものであり、かつ、２段目Ａ／Ｄ変換ステージのサブＡ／Ｄ変換器に供給するアナログ信号を出力するサンプリング及びホールドを行なう増幅器は、該増幅器の出力信号の電圧範囲の中間電位が固定されるように構成されていることを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項５】
上記サブＤ／Ａ変換器と上記サンプリング及びホールドを行なう増幅器とは、スイッチドキャパシタを用いて合成された一体型の回路をなしていることを特徴とする請求項３に記載のＡ／Ｄ変換器。
【請求項６】
各々のＡ／Ｄ変換ステージにおけるアナログ信号は、完全差動信号であることを特徴とする請求項１〜請求項５のいずれか一に記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路に適用して好適なアナログ／ディジタル変換器（以下「Ａ／Ｄ変換器」という）、特に高速動作のＡ／Ｄ変換器に関する。
【０００２】
【従来の技術】
Ａ／Ｄ変換器には幾つかの回路形式があるが、小ビットのＡ／Ｄ変換を行なうＡ／Ｄ変換ステージを複数縦続接続することによって全体で所定のビット数の変換を行なう形式もその一つである。その例が、米国文献「ＩＥＥＥ・ジャーナル・オブ・ソリッドステイト・サーキッツ（ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ）」第２７巻第３号（１９９２年３月発行）第３５１頁〜第３５８頁（Ｓｔｅｐｈｅｎ  Ｈ．  Ｌｅｗｉｓ他”Ａ  １０−ｂ  ２０−Ｍｓａｍｐｌｅ／ｓ  Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ”）に記載されている。縦続形式のＡ／Ｄ変換器は、高速化、高集積化が比較的容易であるため集積回路に盛んに用いられている。
【０００３】
同文献に示されているＡ／Ｄ変換器の構成の概略を図９に示す。本Ａ／Ｄ変換器は、１．５ビットのＡ／Ｄ変換を行なうＡ／Ｄ変換ステージ６の（ｊ＋１）個を縦続接続してｍビットの変換を行なうものである。１つのＡ／Ｄ変換ステージ６の詳細が同図の右下に示されている。
【０００４】
Ａ／Ｄ変換器は、先ず、アナログ入力信号Ｖｉｎをサンプリング及びホールドする増幅器（以下「ＳＨＡ」という）１でサンプル／ホールドする。ホールドされたアナログ信号は、小ビットのＡ／Ｄ変換器（以下「サブＡＤＣ」という）２で１．５ビットのディジタル信号に変換され、続いて同ディジタル信号は、小ビット（この例では１．５ビット）のＤ／Ａ（ディジタル／アナログ）変換器（以下「サブＤＡＣ」という）３でアナログ信号に変換される。前記ホールドされたアナログ信号は、更に減算器４によって変換後のアナログ信号を差し引かれ、その差信号が減算器４から出力される。同差信号は、ＳＨＡ５で２倍に増幅されてからホールドされる。そのホールドされたアナログ信号が次段のステージに供給される信号になる。
【０００５】
このようにして、各ステージから１．５ビットのディジタル信号が出力され、それらがエンコーダ／ディジタル補正回路７で処理されてｍビットのディジタル信号になる。なお、これらの各回路は、外部からのクロック信号ＣＬＫをもとに生成するクロック生成回路８出力のクロック信号によって動作タイミングが設定され、縦続接続のステージ６がパイプライン動作する。このため、クロック信号をどこまで高速にし得るか、即ち本Ａ／Ｄ変換器の変換速度は、ステージ６の動作時間で決まる。
【０００６】
Ａ／Ｄ変換器の変換速度の説明を容易にするためにステージ６を２段直列接続した部分〔ｎ段目と（ｎ＋１）段目〕に着目する。これを図１０に示す。速度を決定するクリティカルパスを太線で示している。クリティカルパスにおいては、先ず、ｎ段目のサブＡＤＣ２からのディジタル信号がサブＤＡＣ３に入力され、次に同ディジタル信号に対応するアナログ信号がサブＤＡＣ３から出力される。減算器４は、サブＡＤＣ２に入力されたアナログ信号からサブＤＡＣ３出力のアナログ信号を減算し、ｎ段目のＳＨＡ５でその差信号を２倍に増幅してサンプル／ホールドする。さらに、ホールドされたアナログ信号は次段〔（ｎ＋１）段目〕のサブＡＤＣ２に入力され、入力信号は、同サブＡＤＣの比較器で基準電圧と比較される。
【０００７】
従って、クリティカルパスにおける信号の流れ時間は、図１０ａにおいて、ｎ段目のサブＡＤＣ２内部のディジタル処理回路（図示せず）からＡ／Ｄ変換結果のディジタル信号が出力され始めてから、次段〔（ｎ＋１）段目〕のサブＡＤＣ２内部の比較器（図示せず）が差信号を基準電圧と比較する動作を完了するまでに要する時間となる。
【０００８】
そのような時間経過をタイムチャートを使って図１０ｂに示す。サブＡＤＣ２のディジタル出力が始まってから比較動作を経、次の段階のディジタル出力が終了するまでがステージにおける変換動作の一周期になる。サブＡＤＣ２がディジタル出力の間に次段のサブＡＤＣ２は比較動作を行ない、サブＡＤＣ２が比較動作の間に次段はディジタル出力を行なうというように動作を交互に繰り返す。そして、ｎ段目のサブＡＤＣ２のディジタル出力が始まってから次段の（ｎ＋１）段目のサブＡＤＣ２のディジタル出力が始まるまでの間に、ｎ段目のサブＤＡＣ３のＤ／Ａ変換と、減算器４の差信号出力と、ｎ段目のＳＨＡ５の増幅ホールドと、（ｎ＋１）段目のサブＡＤＣ２の比較動作とが順次行なわれて比較動作が終了している必要がある。
【０００９】
これらのうち特に時間を必要とするのがＳＨＡ５によるサンプル／増幅／ホールドとサブＡＤＣ２の比較動作であり、そのような２動作が直列になっていることがＡ／Ｄ変換器の動作速度を低下させる要因となっている。なお、図１０ｂでは、ホールド信号を出力するまでのサンプル／増幅／ホールド時間をＴ１、比較結果を出力するまでの比較動作の時間をＴ２で示した。また、動作を終了して安定に信号を出力している状態を交叉斜線で示した。
【００１０】
以上の結果、従来のＡ／Ｄ変換器は、構成素子として高速のトランジスタ素子を用いながら動作速度が上がらないという問題点があった。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、従来技術の前記問題点を解決し、クリティカルパスにおける信号の流れ時間を短縮することによってＡ／Ｄ変換器を高速化することにある。
【００１２】
【課題を解決するための手段】
本発明の前記課題は、前段からのディジタル信号に応じた電圧値の基準電圧を出力する基準電圧発生回路をサブＡＤＣに付加し、サブＡＤＣの有する比較器に同基準電圧と減算器入力のアナログ信号とを供給することによって効果的に解決することができる。ディジタル信号に応じた基準電圧は、換言するとＤ／Ａ変換結果の信号であり、そのため基準電圧発生回路はサブＤＡＣと同一の機能を有するＤ／Ａ変換器と云うことができる。一方、比較器は、アナログ信号から基準電圧を減じて基準電圧に対するアナログ信号の大小を判定するものであり、もともと減算の機能を有している。比較器の出力結果がディジタル処理されてＡ／Ｄ変換結果のディジタル信号になる。
【００１３】
従って、本発明におけるクリティカルパスは、アナログ信号からサブＤＡＣの出力信号を減じてサンプル／増幅／ホールドする経路と、同一アナログ信号からＤ／Ａ変換結果を減じて比較を行なうサブＡＤＣ内部の経路との並列になる。その結果、二つの経路が直列になる従来のクリティカルパスに比べてクリティカルパスにおける信号の流れ時間が大幅に短縮される。なお、基準電圧発生回路のＤ／Ａ変換動作は、サブＤＡＣと同様に高速であり、クリティカルパスにおける信号の流れ時間に与える影響は軽微である。
【００１４】
以上に述べた本発明のＡ／Ｄ変換器の２ステージ分の回路とそのタイムチャートを図１に示す。同図において、９は、基準電圧発生回路を付加したサブＡＤＣを示す。ｎ段目のサブＡＤＣ９のディジタル出力がｎ段目のサブＤＡＣ３の他に（ｎ＋１）段目のサブＡＤＣ９に供給されるとともに、ｎ段目の減算器４入力のアナログ信号が同じく（ｎ＋１）段目のサブＡＤＣに供給される。同サブＡＤＣは、これら２信号を入力して基準電圧出力（Ｄ／Ａ変換）と減算及び比較動作を行なう。
【００１５】
上述のクリティカルパスは、図１ａの太線になり、図１ｂに示すタイムチャートにおいて、信号の流れは、ｎ段目のサブＡＤＣ９のディジタル出力からｎ段目のＳＨＡ５を経るものと、同じくｎ段目のサブＡＤＣ９のディジタル出力から（ｎ＋１）段目のサブＡＤＣ９を経るものの２者になる。どちらの経路も時間を要する回路を一つだけ含むようになるので、大きな時間の余裕が生じ、その分Ａ／Ｄ変換器の動作を高速化することが可能となる。
【００１６】
なお、図１では、サブＡＤＣ９のディジタル化ビット数を１．５ビットとしたが、これに限らず任意のｉビットとすることが可能であり、また、ＳＨＡ５の増幅率も２倍に限らずディジタル変換のビット数やサブＤＡＣの構成に応じて変える（ｋ倍）ことが可能である。
【００１７】
なお、サブＡＤＣ９内部の基準電圧発生回路は、例えば、２種の電圧源の間に複数の抵抗を直列に接続し、２個の抵抗の接続点毎にディジタル信号に応じて開閉するスイッチを設ける構成によって実現することができる。同接続点から取り出す基準電圧の種類は、ディジタル信号のレベル数（例えば、１．５ビットであれば３、２ビットであれば４）にＡ／Ｄ変換に要する比較器の数（例えば、１．５ビットであれば２、２ビットであれば３）を乗じた数になる。
【００１８】
【発明の実施の形態】
本発明に係るＡ／Ｄ変換器の実施の形態を図２に示す。ｉビットのＡ／Ｄ変換を行なうステージ６を（ｊ＋１）段縦続接続し、最終の（ｊ＋１）段にはｐビットを出力するステージ６ａを設置した。全体でｍビットを出力する。最終段がｐビットであるのは、ここがｉビットであるとｍビットの量子化ステップ数が２ｍ−１となるのを２ｍ  になるように補正するためであり、ｐは、ｉよりも高く設定される。２ｍ−１が許容されて補正が不必要の場合は、云うまでもなくｐ＝ｉである。
【００１９】
初段と最終段以外の各ステージの構成を２段目を例にとって同図左下に示す。また、最終段の構成を右下に示す。２段目の構成は、図１に示したｎ段目のステージに対し、サブＡＤＣ９出力をｉビットとし、かつ、ＳＨＡ５の増幅率をｋ倍とした他、図１では前段の（ｎ−１）段目にあるサブＤＡＣと減算器４とＳＨＡ５を便宜上ｎ段目に移し、それを改めてｎ段目のサブＤＡＣと減算器４とＳＨＡ５としたものである。ｎ段目にあったサブＤＡＣと減算器４とＳＨＡ５は、（ｎ＋１）段目に移して改めて（ｎ＋１）段目のサブＤＡＣと減算器４とＳＨＡ５とし、このようにして他の段においても同様に１段ずらす。このような変更は、全体を書き易くするためであって、云うまでもなくＡ／Ｄ変換器全体の構成そのもには変わりがない。また、図２において、９ａは、ｐビット出力のサブＡＤＣを示す。（ｊ＋１）段目のステージ６ａは、サブＡＤＣ９ａのみで構成される。
【００２０】
サブＡＤＣ９の構成を図３に示す。同図において、１１は、前段からのｉビットのディジタル信号に対応する基準電圧を出力する基準電圧発生回路、１２は、同基準電圧を負極端子に入力し、前段の減算器４入力のアナログ信号を正極端子に入力する比較器、１３は、比較器１２の出力信号を入力してｉビットのディジタル信号を出力するディジタル処理回路を示す。基準電圧発生回路１１が出力可能な基準電圧の全数及び比較器１２の個数は、ｉの大きさに応じて設定される。
【００２１】
なお、サブＡＤＣ９ａは、基準電圧発生回路１１が出力可能な基準電圧が１個増え、更に比較器１２が１個増えるのみであり、基本構成は図３と同一である。また、図２のＡ／Ｄ変換器の初段のステージには、ディジタル信号として、アナログ入力信号Ｖｉｎの中間レベルに対応する固定の信号（Ｄｄａ０）を与えた。
【００２２】
図２，３に示した構成により、サブＤＡＣと減算器４及びＳＨＡ５の動作とサブＡＤＣ９の比較動作が並列になり、Ａ／Ｄ変換器の速度を高めることができた。続いて、幾つかの図面に示した実施例により本発明のＡ／Ｄ変換器を更に詳細に説明する。
【００２３】
【実施例】
ｉ＝１．５，ｋ＝２，ｐ＝ｉとしたＡ／Ｄ変換器を図４に示す。入力のアナログ信号は、完全差動入力信号とした。サブＤＡＣ３、減算器４及びＳＨＡ５は、一体化した回路（以下「一体化ＳＨＡ」という）で構成した。図４において、その回路を記号２０３で表わした。
【００２４】
また、同図において、ＶＲＴは、サブＡＤＣ９で基準電圧を生成するための一方の電圧源電圧、ＶＲＢは、電圧の絶対値がＶＲＴと同一の負の電圧源電圧、２０１は、電圧ＶＲＴと電圧ＶＲＢを用いて各種の基準電圧を生成するための抵抗群、２０２は、前段からのデイジタル信号に応じて開閉を行なうスイッチ群を示す。同図では明示していないが、基準電圧発生回路１１は、抵抗群２０１及びスイッチ群２０２によって構成される。なお、各抵抗の値は、一方の端子が固定電圧ＶＲＴ又は電圧ＶＲＢの配線に接続されているものが１．５Ｒ、その他は全てＲである。また、ＳＨＡ１の完全差動入力信号を図中でＶｉｎｐ（正）、Ｖｉｎｎ（負）で表わした。
【００２５】
一体化ＳＨＡ２０３の構成を図５に示す。同図において、ＶｉＴ，ＶｉＢは、それぞれ正負の入力アナログ信号、Ｖｏｐ，Ｖｏｎ  は、それぞれ正負の出力アナログ信号、Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２は、減算とホールドを行なうためのコンデンサ、２０４は完全差動演算増幅器、φｓ０，φｓ１，φｓ２は、入力の１．５ビットディジタル信号の３レベルに対応した入力パルス（いずれか一つのみが”１”になり、その他は”０”になる）、φｓはサンプリングパルス、φｈはホールドパルスを示す。これらのパルスは、クロック生成回路８からのクロック信号に同期している。
【００２６】
入力パルスφｓ０，φｓ１，φｓ２が供給されるスイッチとサンプリングパルスφｓが供給されるスイッチと各コンデンサとでＤ／Ａ変換及び入力アナログ信号ＶｉＴ，ＶｉＢのサンプリングの動作が行なわれる。入力パルスφｓ０，φｓ１，φｓ２とサンプリングパルスφｓは互いに同相となっている。ホールドパルスφｈは、これらに対して逆相になっており、同パルスが”１”のときに減算とホールドが行なわれる。また、出力アナログ信号Ｖｏｐ，Ｖｏｎ  が入力アナログ信号ＶｉＴ，ＶｉＢの２倍になるようにコンデンサＣｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２をＣｐ１＝Ｃｐ２，Ｃｎ１＝Ｃｎ２とした。
【００２７】
このように本回路は、各コンデンサに対するスイッチングによって動作が行なわれるので、スイッチドキャパシタ型と称することとする。
【００２８】
初段（ステージ１）の一体化ＳＨＡ２０３には、前記したように、ディジタル信号の３レベルのうちの中間のレベルＤｄａ０が常時与えられ、φｓ０＝０，φｓ１＝１，φｓ２＝０で固定されている。その一体化ＳＨＡ２０３の入出力特性を図６に示す。ＳＨＡ１の増幅率は１であるので、ＳＨＡ１の出力信号の差、即ち初段一体化ＳＨＡ２０３の入力信号の差ΔＶｉｎは、ΔＶｉｎ＝Ｖｉｎｐ−Ｖｉｎｎとなり、出力信号の差ΔＶｏは、ΔＶｏ＝Ｖｏｐ−Ｖｏｎとなる。図６においては、横軸に入力信号の差ΔＶｉｎをとり、縦軸に出力信号の差ΔＶｏをとった。差電圧の単位として、電圧ＶＲＴ，ＶＲＢの差ΔＶＲ＝ＶＲＴ−ＶＲＢを用いた。入力信号の差ΔＶｉｎの範囲は、−ΔＶＲ／２＜ΔＶｉｎ＜ΔＶＲ／２に設定した。なお、出力信号Ｖｏｐ，Ｖｏｎは、それぞれ次段の入力信号ＶｉＴ，ＶｉＢとなる。
【００２９】
２段目以降（ステージ２〜ステージｊ）の一体化ＳＨＡ２０３の入出力特性を図７に示す。入出力特性は、ディジタル信号の３レベルのうちの最小レベルが入力されたときにφｓ０＝１、φｓ１＝０、φｓ２＝０となって直線（Ｊ）になり、中間レベルが入力されたときにφｓ０＝０、φｓ１＝１、φｓ２＝０となって直線（Ｋ）になり、最大レベルが入力されたときにφｓ０＝０、φｓ１＝０、φｓ２＝１となって直線（Ｌ）になる。図７において、横軸に入力信号の差ΔＶｉｎ＝ＶｉＴ−ＶｉＢをとり、縦軸に出力信号の差ΔＶｏをとった。
【００３０】
一体化ＳＨＡ２０３の入力アナログ信号の範囲は、φｓ０＝１、φｓ１＝０、φｓ２＝０の場合にΔＶｉｎ＜−ΔＶＲ／４、φｓ０＝０、φｓ１＝１、φｓ２＝０の場合に−ΔＶＲ／４＜ΔＶｉｎ＜ΔＶＲ／４、φｓ０＝０、φｓ１＝０、φｓ２＝１の場合にΔＶＲ／４＜ΔＶｉｎとなっている。そして、直線（Ｊ），（Ｋ），（Ｌ）で示した前記出力電圧は、一体化ＳＨＡ２０３が上記入力アナログ信号を増幅率２倍でそのまま増幅したと仮定したときの出力電圧に対して、それぞれ、ΔＶＲ，０，−ΔＶＲの電圧を加えたものとなっている。その結果、出力信号の電圧範囲の中間電位は、ディジタル信号に応じて変化するものとなる。
【００３１】
次に、本実施例で用いたサブＡＤＣ９の比較器１２を図８に示す。図８には、スイッチ群２０２と抵抗群２０１からの電圧とを合わせて示した。抵抗群２０１からの電圧は、図４における２列の抵抗列のうちの左側（比較器１２の正極端子側につながる側）で、二つの抵抗の間の電圧を電圧ＶＲＴ側から（図４で上側から）順に、Ｖｒｆｐ６，………，Ｖｒｆｐ２，Ｖｒｆｐ１として取り出したものと、抵抗列のうちの右側（比較器１２の負極端子側につながる側）で、二つの抵抗の間の電圧を電圧ＶＲＢ側から（図４で下側から）順に、Ｖｒｆｎ６，………，Ｖｒｆｎ２，Ｖｒｆｎ１として取り出したものである。これらの電圧が基準電圧になる。
【００３２】
スイッチ群２０２は、φｓ０＝１、φｓ１＝０、φｓ２＝０の場合にＶｒｆｐ２とＶｒｆｐ１及びＶｒｆｎ２とＶｒｆｎ１、φｓ０＝０、φｓ１＝１、φｓ２＝０の場合にＶｒｆｐ４とＶｒｆｐ３及びＶｒｆｎ４とＶｒｆｎ３、φｓ０＝０、φｓ１＝０、φｓ２＝１の場合にＶｒｆｐ６とＶｒｆｐ５及びＶｒｆｎ６とＶｒｆｎ５を選ぶように動作する。このような動作がサブＤ／Ａ変換に相当する。
【００３３】
本実施例の比較器１２は、チョッパ形と呼ばれる方式のもので、入力のアナログ信号ＶｉＴ，ＶｉＢをサンプリングするための制御パルスφｉｎ  が供給されるスイッチと、スイッチ群２０２と、初期条件を設定するためのオートゼロパルスφａｚ  が供給されるスイッチの３種のスイッチによってコンデンサＣｉａ，Ｃｉｂ  にアナログ信号ＶｉＴ，ＶｉＢと基準電圧との差電圧が蓄えらる。続いて、その電圧の正負を完全差動増幅器２０５が判定することによって比較動作が行なわれる。なお、図８ａに示すように、コンデンサＣｉｃ，Ｃｉｄと差動増幅器２０５とパルスφａｚ  が供給されるスイッチとからなる回路をもう一組縦続に接続して比較の感度を高めるようにした。
【００３４】
比較器１２の動作は、先ず、パルスφｉｎでオンとなったスイッチを介して入力信号ＶｉＴ，ＶｉＢをそれぞれコンデンサＣｉａ，Ｃｉｂ  にサンプルする。このときパルスφａｚでオンとなっているスイッチにより差動増幅器２０５の入出力が短絡され、入出力端は自己バイアス電圧となる。次にパルスφｉｎ，φａｚが信号変化してスイッチがオフになり、代わってディジタル信号のレベルに応じて決まる入力パルスφｓ０，φｓ１，φｓ２によって所定の基準電圧をコンデンサＣｉａ，Ｃｉｂ  に選択入力して入力電圧を基準電圧と比較する。
【００３５】
パルスφｉｎ，φａｚ及びφｓ０，φｓ１，φｓ２のタイミング関係と対応する動作を図８ｂに示す。
【００３６】
比較器１２の比較結果は、ディジタル処理回路１３に送られ、ディジタル信号が出力される。なお、処理回路１３は、ラッチ制御パルスφＬ  によって、制御される。
【００３７】
【発明の効果】
本発明によれば、縦続型のパイプライン方式Ａ／Ｄ変換器において、サンプル／ホールドアンプの増幅／ホールド動作とサブＡ／Ｄ変換器の比較器の比較動作とを直列にする必要がなくなり、従来に比較しクリティカルパスを短縮することができる。その結果、高速動作のＡ／Ｄ変換器を提供することができる。
【図面の簡単な説明】
【図１】本発明に係るＡ／Ｄ変換器の原理を説明するための回路構成図及びタイムチャート図。
【図２】本発明のＡ／Ｄ変換器の実施の形態を説明するための回路構成図。
【図３】本発明のＡ／Ｄ変換器に使用するサブＡＤＣを説明するための回路構成図。
【図４】本発明のＡ／Ｄ変換器の実施例を説明するための回路図。
【図５】実施例で用いるサンプル／ホールドアンプを説明するための回路図及びタイムチャート図。
【図６】実施例で用いる初段のサンプル／ホールドアンプの入出力特性を説明するための直線図。
【図７】実施例で用いる２段目以降のサンプル／ホールドアンプの入出力特性を説明するための直線図。
【図８】実施例で用いるサブＡＤＣを説明するための回路図及びタイムチャート図。
【図９】従来のＡ／Ｄ変換器を説明するための回路構成図。
【図１０】従来のＡ／Ｄ変換器のクリティカルパスを説明するための回路構成図及びタイムチャート図。
【符号の説明】
１，５：サンプル／ホールドアンプ（ＳＨＡ）
２，９：サブＡＤＣ
３：サブＤＡＣ
４：減算器
６：Ａ／Ｄ変換ステージ
７：エンコーダ／ディジタル補正回路
８：クロック生成回路
１１：基準電圧発生回路
１２：比較器
２０１：抵抗群
２０２：スイッチ群
２０３：一体型サンプル／ホールドアンプ（一体型ＳＨＡ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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