(57)【特許請求の範囲】
【請求項１】
外部の発光素子と、入力のデータ信号に従ってオン／オフするスイッチ回路と、スイッチオン時の前記発光素子に駆動電流を供給する定電流源回路とが直列に接続された発光素子駆動回路において、
前記定電流源回路の電流供給端子に接続され、スイッチオフ時の該定電流源回路を発光素子駆動電流よりも小さい電流供給状態に保つバイアス供給回路を備えることを特徴とする発光素子駆動回路。
【請求項２】
バイアス供給回路は、スイッチ回路を構成する第１のトランジスタとソース（又はエミッタ）を共通となすと共に、前記第１のトランジスタとは相補的にオン／オフするようにバイアスされた第２のトランジスタを備え、該第２のトランジスタに流れる電流が発光素子駆動電流よりも小さくなるように構成されていることを特徴とする請求項１に記載の発光素子駆動回路。
【請求項３】
バイアス供給回路は、そのドレイン（又はコレクタ）を電流供給端子に接続され、かつ該ドレイン（又はコレクタ）に流れる電流が発光素子駆動電流よりも小さくなる様にそのゲート（又はベース）をバイアスされたトランジスタを備えることを特徴とする請求項１に記載の発光素子駆動回路。
【請求項４】
バイアス供給回路は、そのゲート（又はベース）が所定のレベルにバイアスされて対応する第１の電流を発生する第１のトランジスタと、そのドレイン（又はコレクタ）を電流供給端子に接続され、かつ前記第１の電流をミラー増幅して該ドレイン（又はコレクタ）に発光素子駆動電流よりも小さな電流を生成する第２のトランジスタとを備えることを特徴とする請求項１に記載の発光素子駆動回路。
【請求項５】
バイアス供給回路は、そのゲート（又はベース）が所定のレベルにバイアスされて対応する第１の電圧を発生する第１のトランジスタと、そのドレイン（又はコレクタ）を電流供給端子に接続され、かつそのゲート（又はベース）に前記第１の電圧を加えられて前記ドレイン（又はコレクタ）に発光素子駆動電流よりも小さな電流を生成する第２のトランジスタとを備えることを特徴とする請求項１に記載の発光素子駆動回路。
【請求項６】
ドレイン（又はコレクタ）を電流供給端子に接続されたトランジスタの、スイッチオフ時におけるドレイン−ソース（又はコレクタ−エミッタ）間電圧が、該トランジスタの線型動作領域と飽和領域との境界付近の電圧にバイアスされていることを特徴とする請求項３乃至５の何れか１に記載の発光素子駆動回路。
【請求項７】
バイアス供給回路は、定電流源回路と共に、発光素子の光出力一定制御信号が入力のバイアスレベルに加えられ、かつ前記定電流源回路における発光素子駆動電流の増減に応じて、スイッチオフ時の該定電流源回路に供給する電流を増減させることを特徴とする請求項２乃至６の何れか１に記載の発光素子駆動回路。
【請求項８】
バイアス供給回路は、電源と電流供給端子間に接続されたダイオード素子からなることを特徴とする請求項１に記載の発光素子駆動回路。
【請求項９】
バイアス供給回路は、電源と電流供給端子間に接続された抵抗素子からなることを特徴とする請求項１に記載の発光素子駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は発光素子駆動回路に関し、更に詳しくは外部の発光素子と、入力のデータ信号に従ってオン／オフするスイッチ回路と、スイッチオン時の前記発光素子に駆動電流を供給する定電流源回路とが直列に接続された発光素子駆動回路の改良に関する。
【０００２】
近年、光通信の分野では大量情報の伝達を目的としてレーザダイオード（ＬＤ）等をパルス駆動するディジタル光通信が普及しているが、特に大量需要の見込まれる光通信端末装置等においては、発光素子駆動回路の高速化のみならず低消費電力化も重要な課題となっている。
【０００３】
【従来の技術】
図８，図９は従来技術を説明する図（１），（２）である。
図８（Ａ）は従来のＬＤ駆動回路を示す図で、レーザダイオードＬＤと、ｎＭＯＳＦＥＴＱ１からなるスイッチ回路と、同Ｑ３からなる定電流源回路とが直列に接続された場合を示している。
【０００４】
入力のデータ信号ＤＴ＝１（ハイレベル）になると、Ｑ１，Ｑ３が同時にＯＮしてＬＤが発光する。この場合に、ＬＤの駆動電流Ｉｐ  はＱ３のゲートバイアス電圧Ｖｇ  により所要値に制限されており、これによりＬＤから一定の光出力が得られる。また入力のデータ信号ＤＴ＝０（ローレベル）になると、Ｑ１，Ｑ３が同時にＯＦＦしてＬＤが消灯する。
【０００５】
図８（Ｂ）は一例のＬＤの電流−光出力特性を示す。
ＬＤは閾値電流Ｉｔｈ以上を流した時に発光（発振）し、駆動電流Ｉｐ  に比例した光出力が得られる。一般にＬＤの光出力特性には温度依存性があり、閾値電流に関して言うと、温度上昇に伴いＩｔｈ（特性▲１▼）からＩｔｈ´（特性▲２▼）に推移する。そこで、従来より温度変動によらず一定の光出力を得るために、ｎＭＯＳＦＥＴＱ４からなるバイアス電流制御回路が設けられている。バイアス電流制御回路Ｑ４は不図示の光出力モニタ回路（又はＬＤの動作温度検出回路）よりフィードバックされる光出力一定制御信号ＡＰＣに従ってＬＤに閾値電流Ｉｔｈ／Ｉｔｈ´付近のバイアス電流Ｉｂ  ／Ｉｂ  ´を流す。
【０００６】
なお、ＬＤの光出力特性が温度上昇に伴い特性▲２▼´の様に寝てしまう場合もあり、この場合は同時にＱ３のゲートにも光出力一定制御信号ＡＰＣがフィードバックされ、これによりＬＤ駆動電流Ｉｐ  の振幅が温度制御される。
図９（Ａ）は一例のｎＭＯＳＦＥＴ素子のＶ−Ｉ特性を示している。
図において、横軸はドレイン−ソース電圧ＶＤＳ、縦軸はドレイン電流ＩＤＳである。エンハンス型のｎＭＯＳＦＥＴでは、ゲート−ソース電圧ＶＧＳが素子のしきい値電圧（チャネル形成電圧）ＶＴ  を越えるまではドレイン−ソース電圧ＶＤＳによらずドレイン電流ＩＤＳ＝０となる。またＶＧＳ＞ＶＴ  の範囲では、素子のピンチオフ前（線型動作領域）とピンチオフ後（飽和領域）とで夫々に以下のドレイン電流ＩＤＳが流れることが知られている。
【０００７】
ピンチオフ前（ＶＤＳ＜ＶＧＳ−ＶＴ  ）では、
ＩＤＳ＝Ｋｎ  ｛２（ＶＧＳ−ＶＴ  ）ＶＤＳ−ＶＤＳ２  ｝            （１）
ピンチオフ後（ＶＤＳ≧ＶＧＳ−ＶＴ  ）では、
ＩＤＳ＝Ｋｎ  （ＶＧＳ−ＶＴ  ）２                              （２）
但し、Ｋｎ  ＝（με／２ｔ）・（Ｗ／Ｌ）
ここで、Ｋｎ  ：電流パラメータ
μ：チャネルのキャリア移動度
ε：ゲート酸化物の誘電定数
ｔ：ゲート酸化物の厚さ
Ｗ：チャネルの幅
Ｌ：チャネルの長さ
かかる特性の素子を定電流源回路Ｑ３に適用した場合を説明する。ＬＤにＩｐ  ＝２０ｍＡを供給しようとすると、Ｖｇ  （ＶＧＳ３  ）＝６Ｖとなる。ＬＤにＩｐ  ＝２０ｍＡを流している時のＶＤＳ３  ＝６Ｖとすると、Ｑ３の動作点はＱとなる。
【０００８】
上記図８（Ａ）の構成によると、入力のデータ信号ＤＴ＝０の時はＱ１，Ｑ３が共にＯＦＦするため、Ｑ３のＩｐ  （ＩＤＳ３  ）＝０，ＶＤＳ３  ＝０Ｖとなる。従って、このタイプのＬＤ駆動回路ではＬＤ非発光時にＩｐ  ＝０となることから、低消費電力型の回路と言える。
しかし、その後にデータ信号ＤＴ＝１となり、Ｑ１，Ｑ３が共にＯＮしてＬＤに所要の光出力を得るためには、Ｑ３のＶＤＳ３  が０Ｖから少なくとも４Ｖ（ピンチオフ点）にまで上昇しなくてはならない。しかも、Ｑ３のドレイン部分には寄生容量Ｃｓ等が存在するため、これによりＩｐ  （ＶＤＳ３  ）の上昇が遅れ、光出力の応答が遅れると言う欠点があった。
【０００９】
図９（Ｂ）は従来の他のＬＤ駆動回路を示す図で、ＬＤ駆動電流を切り替えるための電流スイッチ回路を備える場合を示している。
ｎＭＯＳＦＥＴＱ１，Ｑ２は差動対（電流スイッチ回路）をなしており、共通のソースを定電流源回路Ｑ３に接続すると共に、Ｑ１のドレインには負荷抵抗ＲＬを、Ｑ２のドレインにはＬＤを夫々接続している。ここで、抵抗ＲＬの抵抗値は、回路の対称性の要求より、一般にＩｐ  ＝Ｉｌ  となるように選ばれる。
【００１０】
一方、入力のデータ信号ＤＴはバッファ回路ＢＦにより平衡型のデータ信号に変換され、その内の反転信号ＤＴ／はＱ１のゲートに、また正転信号ＤＴはＱ２のゲートに夫々入力する。これにより入力のデータ信号ＤＴ＝１の時はＱ１＝ＯＦＦ，Ｑ２＝ＯＮによりＬＤが点灯し、またデータ信号ＤＴ＝０の時はＱ１＝ＯＮ，Ｑ２＝ＯＦＦにより消灯する。
【００１１】
係る構成では、ＬＤの点灯／消灯によらず、定電流源回路Ｑ３は定電流Ｉｐ  を供給することになる。またＱ１，Ｑ２の各ゲートには平衡型のデータ信号ＤＴ，ＤＴ／が加えられる結果、Ｑ３のドレイン電圧ＶＤＳ３  は電流スイッチングによらず一定に保たれる。従って、このタイプのＬＤ駆動回路は高速スイッチング動作に適している。
【００１２】
しかし、定電流源回路Ｑ３には常時定電流Ｉｐ  が流れ続けるため、消費電力が大きくなる欠点があった。
【００１３】
【発明が解決しようとする課題】
上記の如く、従来の発光素子駆動回路では、低消費電力を優先するとスイッチング速度が遅くなり、またスイッチング速度を優先すると消費電力が増大すると言うように、高速スイッチング動作と低消費電力化の両立が困難であった。
本発明は上記従来技術の欠点に鑑み成されたもので、その目的とする所は、高速スイッチング動作可能で、かつ消費電力の少ない発光素子駆動回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記の課題は例えば図１の構成により解決される。即ち、本発明（１）の発光素子駆動回路は、外部の発光素子と、入力のデータ信号に従ってオン／オフするスイッチ回路と、スイッチオン時の前記発光素子に駆動電流Ｉｐ  を供給する定電流源回路とが直列に接続された発光素子駆動回路において、前記定電流源回路の電流供給端子に接続され、スイッチオフ時の該定電流源回路を発光素子駆動電流Ｉｐ  よりも小さい電流供給状態に保つバイアス供給回路を備えるものである。
【００１５】
本発明（１）によれば、バイアス供給回路は、スイッチオフ時の定電流源回路を発光素子駆動電流Ｉｐ  よりも小さい電流ＩＢ  の電流供給状態に保つため、続くスイッチオン時には発光素子駆動電流を途中の電流ＩＢ  から立ち上げれば良く、よってＩｐ  の立ち上がり時間が短縮され、発光素子の高速スイッチング動作が可能となる。しかも、スイッチオフ時の供給電流ＩＢ  は発光素子駆動電流Ｉｐ  よりも小さいため、従来の電流スイッチ型の発光素子駆動回路と比べて消費電力も小さい。
【００１６】
なお、この様なバイアス供給回路は以下の如く様々に構成できる。
好ましくは、本発明（２）においては、上記本発明（１）において、例えば図２（Ａ）に示す如く、バイアス供給回路は、スイッチ回路を構成する第１のトランジスタＱ１とソース（又はエミッタ）を共通となすと共に、前記第１のトランジスタＱ１とは相補的にオン／オフするようにバイアスされた第２のトランジスタＱ５を備え、該第２のトランジスタＱ５に流れる電流Ｉ５  が発光素子駆動電流Ｉｐ  よりも小さくなるように構成されている。
【００１７】
ここで、上記「相補的にオン／オフする」とは、Ｑ１がオンする時はＱ５がオフし、Ｑ１がオフする時はＱ５がオンすることを意味する。また「相補的にオン／オフするようにバイアスされ」には、図示の如くＱ５のゲートを入力のデータ信号ＤＴの中間のあるレベルＶｇ５にバイアスする場合と、Ｑ５のゲートを入力のデータ信号ＤＴの論理反転信号ＤＴ／により駆動する場合等が含まれる。
【００１８】
また、上記「第２のトランジスタＱ５に流れる電流Ｉ５  が発光素子駆動電流Ｉｐ  よりも小さくなるような構成」は、色々と考えられる。
例えば、図示の如くＱ５のゲートを入力のデータ信号ＤＴの中間のあるレベルＶｇ５にバイアスする様に構成すると、（Ｑ１オン時のＶＧＳ１  ）＞（Ｑ５オン時のＶＧＳ５  ）によりＩｐ  ＞Ｉ５  の関係が得られる。
【００１９】
又は、Ｑ５のゲートを入力のデータ信号ＤＴの論理反転信号ＤＴ／により駆動すると共に、（Ｑ１の電流パラメータｋ１  ）＞（Ｑ５の電流パラメータｋ５  ）となる様に各素子Ｑ１，Ｑ５を選ぶと、Ｉｐ  ＞Ｉ５  の関係が得られる。
又は、Ｑ５のゲートを入力のデータ信号ＤＴの論理反転信号ＤＴ／により駆動し、かつ（Ｑ１の電流パラメータｋ１  ）＝（Ｑ５の電流パラメータｋ５  ）であっても、Ｑ５のドレインにＬＤよりも十分に大きな負荷抵抗Ｒ１（又はダイオードＤ１）を挿入することで、Ｉｐ  ＞Ｉ５  の関係が得られる。
【００２０】
従って、本発明（２）によれば、簡単な構成により、高速スイッチング動作可能で、かつ消費電力の少ない発光素子駆動回路を提供できる。
また好ましくは、本発明（３）においては、上記本発明（１）において、例えば図３（Ａ）に示す如く、バイアス供給回路は、そのドレイン（又はコレクタ）を電流供給端子に接続され、かつ該ドレイン（又はコレクタ）に流れる電流Ｉ５  が発光素子駆動電流Ｉｐ  よりも小さくなる様にそのゲート（又はベース）をバイアスされたトランジスタＱ５を備える。
【００２１】
本発明（３）によれば、バイアス供給回路Ｑ５は、そのドレインをＱ３の電流供給端子に接続され、かつそのゲートが所定レベルＶｇ５にバイアスされているため、スイッチオフ時のＱ３への供給電流Ｉ５  を所定（例えば１０ｍＡ）に制限する様な定電流源として働く。従って、スイッチオフ時のＱ３は上記本発明（２）と同様にある中間の動作点Ｑ´にバイアスされ、よって発光素子のスイッチング動作を高速化できる。
【００２２】
しかも、この場合の電流Ｉ５  の大きさはＱ５に対するバイアス設定のみで独立に決まるので、他の回路素子（Ｑ３，Ｑ１，ＬＤ等）の特性バラツキによらず、該電流Ｉ５  の大きさを常に所定（例えば１０ｍＡ）に制限できる。従って、このような発光素子駆動回は設計容易であるばかりか、製造容易でもある。
また好ましくは、本発明（４）においては、上記本発明（１）において、例えば図５に示す如く、バイアス供給回路は、そのゲート（又はベース）が所定のレベルにバイアスされて対応する第１の電流Ｉ７  を発生する第１のトランジスタＱ７と、そのドレイン（又はコレクタ）を電流供給端子に接続され、かつ前記第１の電流Ｉ７  をミラー増幅して該ドレイン（又はコレクタ）に発光素子駆動電流Ｉｐ  よりも小さな電流Ｉ５  を生成する第２のトランジスタＱ５とを備える。
【００２３】
本発明（４）によれば、電流ミラー方式を採用したことにより、基準となる電流Ｉ７  のｎ倍（又は１／ｎ倍）の所要のバイアス給電電流Ｉ５  が精密に得られる。また基準となる電流Ｉ７  を一定に管理することで所要のバイアス給電電流Ｉ５  を高精度に維持できる。
また好ましくは、本発明（５）においては、上記本発明（１）において、例えば図７に示す如く、バイアス供給回路は、そのゲート（又はベース）が所定のレベルにバイアスされて対応する第１の電圧Ｖｇ５を発生する第１のトランジスタＱ７と、そのドレイン（又はコレクタ）を電流供給端子に接続され、かつそのゲート（又はベース）に前記第１の電圧Ｖｇ５を加えられて前記ドレイン（又はコレクタ）に発光素子駆動電流Ｉｐ  よりも小さな電流Ｉ５  を生成する第２のトランジスタＱ５とを備える。
【００２４】
本発明（５）によれば、電圧増幅回路Ｑ７を設けたことにより、Ｑ７の入力レベルが線形増幅される結果、Ｑ５のドレインには広いダイナミイクレンジに渡る所要のバイアス給電電流Ｉ５  を容易に生成可能である。またＱ７の負荷抵抗Ｒ２に代えて、例えばダイオードＤ２からなる非線形素子を用いれば、Ｑ７の入力が非線形増幅される結果、該Ｑ７の入力の大きな変化に基づきＱ５のバイアス入力ＶＧＳ５  を微小に変化させることも可能である。またその際には、ダイオードＤ２の温度特性を利用してＱ５の動作点の安定化を図ることも可能である。
【００２５】
また好ましくは、本発明（６）においては、上記本発明（３）〜（５）において、ドレイン（又はコレクタ）を電流供給端子に接続されたトランジスタＱ５の、スイッチオフ時におけるドレイン−ソース（又はコレクタ−エミッタ）間電圧ＶＤＳ５  が、該トランジスタの線型動作領域と飽和領域との境界（ピンチオフ）付近の電圧にバイアスされている。
【００２６】
本発明（６）を図３（Ａ）を参照して説明する。
上記本発明（３）〜（５）によれば、ドレイン（又はコレクタ）を電流供給端子に接続されたトランジスタＱ５は、いずれもスイッチオフ時のＱ３への供給電流Ｉ５  を所定（例えば１０ｍＡ）に制限する定電流源回路として働く。
しかし、この方式によると、スイッチオン時にＱ３のドレイン電圧ＶＤＳ３  が動作点Ｑ（６Ｖ）にまで上昇しても、なおＱ５のバイアス状態（ＶＤＳ５  等）に余裕がある場合は、該Ｑ５はスイッチオン時のＱ３に対しても引き続きバイアス電流Ｉ５  を供給し続けることが可能となる。そして、この場合のＱ３が、それでも発光素子ＬＤに所要の駆動電流Ｉｐ  （＝２０ｍＡ）を供給するためには、予めＱ３の動作点Ｑ（ＶＧＳ３  ）を大きめに設定しておかなくてはならない。その結果、この場合のスイッチオン時のＱ３はＩｐ  ＋Ｉ５  を賄う必要があり、大幅な電力節約とは成り難い。
【００２７】
そこで、本発明（６）によれば、スイッチオフ時のＱ５のＶＤＳ５  は、該Ｑ５のピンチオフ付近の電圧にバイアスされている。こうすれば、Ｑ１のスイッチＯＮによりＱ３のＶＤＳ３  が上昇すると、これに伴いＱ５のＶＤＳ５  が減少するため、同時にＩ５  が減少する。そして、Ｑ３のＶＤＳ３  がその動作点Ｑ（６Ｖ）に達した時点では、好ましくはＱ５のＶＤＳ５  ＝０となり、Ｉ５  ＝０となる。従って、この場合のスイッチオン時のＱ３は発光素子駆動電流Ｉｐ  のみを賄えば良く、よってスイッチング動作の高速化と共に大幅な電力節約となる。
【００２８】
また好ましくは、本発明（７）においては、上記本発明（２）〜（６）において、例えば図６に示す如く、バイアス供給回路Ｑ５，Ｑ７は、定電流源回路Ｑ３と共に、発光素子の光出力一定制御信号ＡＰＣが入力のバイアスレベル（ここではＱ７のゲート）に加えられ、かつ前記定電流源回路Ｑ３における発光素子駆動電流Ｉｐ  の増減に応じて、スイッチオフ時の該定電流源回路Ｑ３に供給する電流Ｉ５  を増減させる。
【００２９】
図６の構成では、もしＱ３の入力信号ＡＰＣ（ＶＧＳ３  ）が増加すると、Ｑ３の動作点Ｑ｛図２（Ｂ）のＶ−Ｉカーブ）が変化し、駆動電流Ｉｐ  が増加する。これに伴い、Ｑ３の動作点Ｑ´も変化させないと、発光素子の発光遅延が増してしまう。逆も同様である。
本発明（７）によれば、バイアス供給回路Ｑ５，Ｑ７は、定電流源回路Ｑ３における発光素子駆動電流Ｉｐ  の増減に応じて（この例では入力信号ＡＰＣに従って）、スイッチオフ時の該定電流源回路Ｑ３に供給する電流Ｉ５  を増減させるので、発光素子の動作温度によらず、発光遅延特性を一定化できる。
【００３０】
また好ましくは、本発明（８）においては、上記本発明（１）において、例えば図３（Ｂ）に示す如く、バイアス供給回路は、電源と電流供給端子間に接続されたダイオード素子Ｄからなる。
ダイオード素子Ｄの順方向電圧−電流特性を利用すれば、スイッチオフ時のＱ３の動作点をＱ´（ＶＤＳ３  ＝２Ｖ，ＩＤＳ３  ＝Ｉ５  ＝１０ｍＡ）に維持固定可能である。またスイッチＱ１のＯＮによりＱ３のＶＤＳ３  ＝６Ｖにまで上昇すると、ダイオード素子Ｄは逆バイアスされ、バイアス供給電流Ｉ５  ＝０となる。
【００３１】
従って、本発明（８）によれば、ダイオード素子Ｄを利用する極めて簡単な構成により、高速スイッチング動作可能で、かつ消費電力の少ない発光素子駆動回路を提供できる。
また好ましくは、本発明（９）においては、上記本発明（１）において、例えば図３（Ｃ）に示す如く、バイアス供給回路は、電源と電流供給端子間に接続された抵抗素子Ｒからなる。
【００３２】
抵抗素子Ｒの電圧降下を利用すれば、スイッチオフ時のＱ３の動作点をＱ´（ＶＤＳ３  ＝２Ｖ，ＩＤＳ３  ＝Ｉ５  ＝１０ｍＡ）に維持固定可能である。またスイッチＱ１のＯＮによりＱ３のＶＤＳ３  ＝６Ｖにまで上昇すると、抵抗素子Ｒの端子間電圧の低下によりバイアス供給電流Ｉ５  は減少する。
従って、本発明（９）によれば、抵抗素Ｒを利用する極めて簡単な構成により、高速スイッチング動作可能で、かつ消費電力の少ない発光素子駆動回路を提供できる。
【００３３】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる複数の実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。また、ここではＬＤ駆動回路への適用例を述べるが、本発明は発光ダイオード（ＬＥＤ）等の駆動回路にも適用できることは言うまでも無い。
【００３４】
図２は第１の実施の形態によるＬＤ駆動回路を説明する図で、図２（Ａ）はスイッチ回路Ｑ１との間で一種の差動対をなすバイアス供給回路Ｑ５を備える場合を示している。他の回路構成は図８（Ａ）と同様で良い。但し、ＬＤのしきい値バイアス電流Ｉｂ  を生成する回路Ｑ４は省略している。
図において、ｎＭＯＳＦＥＴからなるＱ１及びＱ５は、ソースが共通化され、一種の差動対をなす。但し、Ｑ５のゲートは定電圧源ＣＶＧにより入力のデータ信号ＤＴの中間のある電圧レベルＶｇ５にバイアスされており、これによりＬＤ消灯（スイッチオフ）時のＱ３に例えばバイアス電流Ｉ５  ＝１０ｍＡ（＜ＩＰ  ＝２０ｍＡ）を供給可能である。
【００３５】
図２（Ｂ）は一例のｎＭＯＳＦＥＴのＶ−Ｉ特性を示しており、以下に該特性を定電流源回路Ｑ３に適用した場合の動作を具体的に説明する。
スイッチオン（ＤＴ＝１）時のＱ３は発光素子ＬＤ，スイッチ回路Ｑ１を介して動作点Ｑにバイアスされ、発光素子に駆動電流Ｉｐ  （＝２０ｍＡ）を供給する。その時のＱ３のＶＤＳ３  ≒６Ｖである。
【００３６】
スイッチオフ（ＤＴ＝０）になると、Ｑ１からの給電は完全にオフするため、Ｑ３のＶＤＳ３  は低下する。しかし、Ｑ３のＶＤＳ３  がある程度にまで低下すると、ゲートをＶｇ５にバイアスされたＱ５がオンに転じ、以後のＱ３はＱ５を介して給電される。その際には、Ｑ５のオン時の動作点（ＶＧＳ５  ，ＶＤＳ５  等）を適当に選んでおくことで、Ｑ３にＩｐ  よりも小さいバイアス電流Ｉ５  （＝１０ｍＡ）を供給可能である。これにより、スイッチオフ時のＱ３の動作点はＱ´に落ちつく。その時のＱ３のＶＤＳ３  ≒２Ｖである。
【００３７】
次にスイッチオンになると、Ｑ３はＬＤ，Ｑ１を介して再び動作点Ｑに向けてバイアスされる。しかし、この場合のＱ３は、ＶＤＳ３  の上昇が途中の２Ｖ（Ｑ´点）からスタ−トするため、浮遊容量Ｃｓ  の存在にも係わらず、従来よりも早い時点でＬＤに所要の駆動電流Ｉｐ  を供給できる。従って、ＬＤの発光遅延を短縮できる。
【００３８】
また、このＱ３のＶＤＳ３  の上昇と同時に、Ｑ５のＶＧＳ５  が低下するため、バイアス電流Ｉ５  は急速に減少する。更にこのＶＤＳ３  の上昇途中でＱ５がＯＦＦに転じるため、結局スイッチオン時のＱ３は従来と同様にＬＤの駆動電流Ｉｐ  のみを供給すれば良い。従って、ＬＤ駆動回路の消費電力も小さくできる。
この方式によれば、バイアスレベルＶｇ５の選び方でＱ３の動作点Ｑ´を所望に設定でき、Ｉ５  を増すことによりスイッチング速度を優先した設定も、Ｉ５  を減らすことにより低消費電力化を優先した設定も任意に行える。
【００３９】
なお、上記スイッチオフ時のＱ３にバイアス電流Ｉ５  （＜Ｉｐ  ）を流す構成は他にも考えられる。
例えば、Ｑ５のゲートを入力のデータ信号ＤＴの論理反転信号ＤＴ／により駆動すると共に、（Ｑ１の電流パラメータｋ１  ）＞（Ｑ５の電流パラメータｋ５  ）となる様に各素子Ｑ１，Ｑ５を選ぶことで、Ｉｐ  ＞Ｉ５  の関係が得られる。
【００４０】
又は、Ｑ５のゲートを入力のデータ信号ＤＴの論理反転信号ＤＴ／により駆動し、かつ（Ｑ１の電流パラメータｋ１  ）＝（Ｑ５の電流パラメータｋ５  ）であっても、Ｑ５のドレインにＬＤよりも十分に大きな負荷抵抗Ｒ１（又はダイオードＤ１）を挿入することで、Ｉｐ  ＞Ｉ５  の関係が得られる。
図３（Ａ）は第２の実施の形態によるＬＤ駆動回路を説明する図で、バイアス供給回路としてｐＭＯＳＦＥＴＱ５からなる定電流源回路を備える場合を示している。
【００４１】
バイアス供給回路Ｑ５は、そのドレインをＱ３の電流供給端子に接続され、かつそのゲートが所定レベルＶｇ５にバイアスされているため、Ｑ３に対する定電流源回路として働く。従って、スイッチオフ時のＱ３への供給電流Ｉ５  を所定（例えば１０ｍＡ）に制限することが可能であり、これによりＱ３の動作点をＱ´に移行できる。従って、上記と同様にして発光素子のスイッチング動作を高速化できる。
【００４２】
好ましくは、スイッチオフ時のＱ５のＶＤＳ５  は、該Ｑ５のピンチオフ付近の電圧にバイアスされている。こうすれば、スイッチオン時にＱ３のＶＤＳ３  が上昇すると、これに伴いＱ５のＶＤＳ５  が減少するため、同時にＩ５  が減少する。そして、Ｑ３のＶＤＳ３  がその動作点Ｑ（６Ｖ）に達した時点では、好ましくはＱ５のＶＤＳ５  ＝０となり、Ｉ５  ＝０となる。従って、この場合のスイッチオン時のＱ３は発光素子駆動電流Ｉｐ  のみを賄えば良く、よってスイッチング動作の高速化と共に大幅な電力節約となる。
【００４３】
上記スイッチオフ時のＱ５のＶＤＳ５  を該Ｑ５のピンチオフ付近の電圧にバイアスする方法としては色々と考えられる。例えばＱ５のソース電源＋Ｖ´を＋Ｖよりも低い適当な電圧とできる。又は、Ｑ５のソースに＋Ｖしか利用できない場合がある。この場合は、例えばＱ５のドレイン回路に１又は２以上のダイオードＤ１を直列に挿入する方法がある。これにより、Ｑ５のＯＮ時にはダイオードＤ１の電圧降下を利用してＱ５のＶＤＳ５  をピンチオフ程度に保つ。
【００４４】
図３（Ｂ）は第２の実施の形態における他のバイアス供給回路を示している。図３（Ｂ）の（ａ）は図３（Ａ）の端子ａ，ｂ間に、上記のＦＥＴＱ５に代えて、ｐｎ接合のダイオード素子Ｄを直列に接続する場合を示している。なお、この端子ａ，ｂは説明のための端子であり、実際に有るわけではない。
スイッチオフ時のＱ３の動作点がＱ´点にあるように、電源＋Ｖ（又は＋Ｖ´）とＱ３のドレイインとの間に１又は２以上のダイオード素子Ｄを直列に設けることが可能である。この場合のスイッチオフ時のＱ３はダイオード素子Ｄを介して給電されるが、該ダイオード素子Ｄの電圧降下のために、Ｑ３のＶＤＳ３  ＝２Ｖ程度に落ちつく。この時のＱ３が流せる電流Ｉ５  は１０ｍＡ程度である。
【００４５】
スイッチオン時にはＱ３のＶＤＳ３  が６Ｖにまで上昇する。これによりダイオード素子Ｄは逆バイアスされて（又は順バイアス条件を満たさなくなって）、バイアス電流Ｉ５  ＝０となる。
図３（Ｂ）の（ｂ）〜（ｅ）はダイオード素子の様々なタイプ（構成例）を示している。図（ｂ）はｎＭＯＳＦＥＴを用いたｐｎ接合型のダイオードである。ｎＭＯＳＦＥＴでは、ｐ型基板中にｎ型のソースとドレインとが形成され、絶縁皮膜を介したゲート電極に正の電位を加えることでソース−ドレイン間にｎチャネルが形成される。しかるに、図示の如く、ゲートとドレインとを短絡（共通に）し、かつこれにｐ型基板を短絡（共通に）すると、もはやｎＭＯＳＦＥＴとしての機能は失われ、ｎ型ソースとｐ型基板（即ち、ドレイン端子）との間に通常のｐｎ接合が形成される。この部分をｐｎ接合型のダイオードとして使用する。
【００４６】
図（ｃ）はｎＭＯＳＦＥＴを用いたチャネル形成型のダイオードである。図示の如く、ｎＭＯＳＦＥＴのゲートとドレインとを短絡（共通に）すると、ＶＳ  ＜ＶＧ  （＝ＶＤ  ）の場合はｐ型基板中にｎチャネルが形成されて自乗特性のドレイン電流が流れるが、ＶＳ  ＞ＶＧ  （＝ＶＤ  ）になるとｎチャネルが形成されず、ｎＭＯＳＦＥＴはＯＦＦする。この様なダイオードに類似の動作特性をダイオードとして利用する。
【００４７】
同様にして、図（ｄ）はｐＭＯＳＦＥＴを用いたＰＮ接合型のダイオード、（ｅ）はｐＭＯＳＦＥＴのゲートとドレインとが共通であるチャネル形成型のダイオードである。
図３（Ｃ）は第２の実施の形態における更に他のバイアス供給回路を示しており、図３（Ａ）の端子ａ，ｂ間に、上記ＦＥＴＱ５に代えて、抵抗素子Ｒを直列に接続する場合を示している。
【００４８】
スイッチオフ時のＱ３の動作点がＱ´点にあるように、電源＋Ｖ（又は＋Ｖ´）とＱ３のドレイインとの間に抵抗素子Ｒを直列に設けることが可能である。この場合のスイッチオフ時のＱ３は抵抗素子Ｒを介して給電されるが、該抵抗素子Ｒの電圧降下のために、Ｑ３のＶＤＳ３  ＝２Ｖ程度に落ちつく。この時のＱ３が流せる電流Ｉ５  は１０ｍＡ程度である。
【００４９】
スイッチオン時にはＱ３のＶＤＳ３  が６Ｖにまで上昇する。これにより抵抗素子Ｒの端子間電圧が減少してバイアス電流Ｉ５  は相応に減少する。
図４は第３の実施の形態によるＬＤ駆動回路を説明する図で、ＬＤを−電源（又はアース）側に接続した一例の構成を示している。
ここでは、ｐＭＯＳＦＥＴＱ３からなる定電流源回路と、同Ｑ１からなるスイッチ回路と、レーザダイオードＬＤとが直列に接続され、かつＱ３のソースは電源＋Ｖに、またＬＤのカソードは電源−Ｖ（又はアース）に接続されている。一方、ｎＭＯＳＦＥＴＱ５からなるバイアス供給回路はスイッチオフ時のＱ３からＬＤ駆動電流Ｉｐ  よりも小さなバイアス電流Ｉ５  を引き抜く。また、スイッチングＦＥＴＱ１のゲートには入力のデータ信号ＤＴの反転信号ＤＴ／が入力している。
【００５０】
なお、動作の詳細は上記図２，図３につき説明したものから容易に類推できる。また、これ以外にも、本発明思想を逸脱しない範囲内で様々な他の回路構成を実現できることは言うまでも無い。
図５は第４の実施の形態によるＬＤ駆動回路を説明する図で、バイアス供給回路として電流ミラー回路を備える場合を示している。
【００５１】
ｎＭＯＳＦＥＴＱ７からなる定電流源回路は安定化された定電圧源ＣＶＧによりバイアスされてｐＭＯＳＦＥＴＱ６からなる負荷に定電流Ｉ７  を流す。これによりＱ６及びＱ５のゲートは同一のレベルＶＧＳ６  に自己バイアスされる。今、Ｑ６とＱ５のＶ−Ｉ特性が同一であるとすると、Ｑ５のゲートもＶＧＳ６  によりバイアスされる結果、Ｑ７の電流Ｉ７  がＱ５にミラーされてＱ５のドレイン電流Ｉ５  ＝Ｉ７  となる。
【００５２】
なお、Ｑ７，Ｑ５の電流パラメータｋ７  ，ｋ５  を適当に選ぶことで、Ｉ７  とＩ５  の電流比を、上記の１対１以外にも、任意に設定できる。いずれにしても、この様な電流ミラー回路によれば、定電圧源ＣＶＧを高安定に維持制御する事により、他の回路素子（ＬＤ，Ｑ１，Ｑ３等）の特性バラツキやこれらの動作環境（温度，電源電圧）の変動によらず、常に所望のかつ高精度なバイアス電流Ｉ５  が得られる。従って、スイッチオフ時のＱ３は正確なバイアス電流Ｉ５  を供給される結果、ＬＤの高速動作及びＬＤ駆動回路の消費電力につき、安定な特性が得られる。
【００５３】
なお、スイッチオン時のＱ３にＬＤ駆動電流Ｉｐ  以上の負担を掛けたくない場合は、上記図３（Ａ）の構成につき述べたと同様の方法を採用できる。
図６は第５の実施の形態によるＬＤ駆動回路を説明する図で、定電流源Ｑ３によりＬＤの光出力一定制御を行うと共に、スイッチオフ時の定電流源Ｑ３にも光出力一定制御に対応するバイアス電流を供給する場合を示している。
【００５４】
図において、定電流源回路Ｑ３のゲートには、温度変動によらず一定の光出力を得るために、不図示の光出力モニタ回路で生成された光出力一定制御信号ＡＰＣがフィードバックされている。これにより、Ｑ３は、ＬＤの動作温度上昇によりその光出力が低下する時は、ゲート電圧ＶＧＳ３  （ＡＰＣ）の上昇によりＬＤ駆動電流Ｉｐ  を増加させて光出力を一定に保ち、またＬＤの動作温度低下によりその光出力が増加する時は、ゲート電圧ＶＧＳ３  （ＡＰＣ）の低下によりＬＤ駆動電流Ｉｐ  を減少させて光出力を一定に保つ。
【００５５】
本第７の実施の形態では、光出力一定制御信号ＡＰＣが定電流源回路Ｑ７のゲートにもフィードバックされている。これにより該Ｑ７（即ち、Ｑ５）は、上記Ｑ３がＬＤ駆動電流Ｉｐ  を増加させる時は、ゲート電圧ＶＧＳ７  （ＡＰＣ）の増加によりスイッチオフ時のバイアス電流Ｉ５  を増加させ、これによりＱ３の動作点Ｑ´を上方（ＶＤＳ３  の増す方向）にシフトさせる。また上記Ｑ３がＬＤ駆動電流Ｉｐ  を減少させる時は、ゲート電圧ＶＧＳ７  （ＡＰＣ）の低下によりスイッチオフ時のバイアス電流Ｉ５  を減少させ、これによりＱ３の動作点Ｑ´を下方（ＶＤＳ３  の減る方向）にシフトさせる。
【００５６】
従って、この場合のＱ３の動作点Ｑ´はＬＤ駆動電流Ｉｐ  の増減に応じて上下にシフトされ、これによりＬＤの発光遅延も略一定に保たれる。また動作点Ｑ´の移動による消費電力の増加も必要最小限のものに抑えられる。
図７は第６の実施の形態によるＬＤ駆動回路を説明する図で、バイアス供給回路が電圧増幅回路Ｑ７と定電流源回路Ｑ５とからなる場合を示している。
【００５７】
定電流源回路Ｑ３がＬＤ駆動電流Ｉｐ  を増加させる時は、ゲート電圧ＶＧＳ７  （ＡＰＣ）の上昇によりそのドレイン電流Ｉ７  を増加させ、抵抗Ｒ２の電圧降下（即ち、Ｑ５のＶＧＳ５  ）を増加させる。これによりバイアス電流Ｉ５  が増加してスイッチオフ時のＱ３の動作点Ｑ´を上方（ＶＤＳ３  の増す方向）にシフトさせる。またＱ３がＬＤ駆動電流Ｉｐ  を減少させる時は、ゲート電圧ＶＧＳ７  （ＡＰＣ）の低下によりそのドレイン電流Ｉ７  を減少させ、抵抗Ｒ２の電圧降下（即ち、Ｑ５のＶＧＳ５  ）を減少させる。これによりバイアス電流Ｉ５  が減少してスイッチオフ時のＱ３の動作点Ｑ´を下方（ＶＤＳ３  の減る方向）にシフトさせる。
【００５８】
この様なＱ７とＲ１とからなる電圧増幅回路の採用により、Ｑ５のゲートには広いダイナミックレンジのバイアス電圧ＶＧＳ５  が得られる。従って、Ｑ５のバイアス電流Ｉ５  を広いダイナミックレンジで制御可能である。
なお、Ｑ７の負荷抵抗Ｒ２に代えて、負荷ダイオードＤ２を設けても良い。こうすれば電流Ｉ７  が比較的大きく変化しても、ダイオードＤ２の電圧降下は大きくは変化しないから、この構成はスイッチオフ時のＱ３のバイアス電流Ｉ５  を微調整制御する様な場合に向いている。
【００５９】
なお、上記各実施の形態ではＭＯＳＦＥＴを使用したが、本発明はジャンクションＦＥＴやバイポーラトランジスタ等を使用しても実現できる。
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で、各部の構成、制御、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【００６０】
【発明の効果】
以上述べた如く本発明によれば、ＬＤ非発光時の定電流源回路をＯＦＦ以外の所定の動作領域にバイアスしておく構成により、高速スイッチング動作可能で、かつ消費電力の少ない発光素子駆動回路を提供できる。
【図面の簡単な説明】
【図１】図１は本発明の原理を説明する図である。
【図２】図２は第１の実施の形態によるＬＤ駆動回路を説明する図である。
【図３】図３は第２の実施の形態によるＬＤ駆動回路を説明する図である。
【図４】図４は第３の実施の形態によるＬＤ駆動回路を説明する図である。
【図５】図５は第４の実施の形態によるＬＤ駆動回路を説明する図である。
【図６】図６は第５の実施の形態によるＬＤ駆動回路を説明する図である。
【図７】図７は第６の実施の形態によるＬＤ駆動回路を説明する図である。
【図８】図８は従来技術を説明する図（１）である。
【図９】図９は従来技術を説明する図（２）である。
【符号の説明】
Ｃｓ  浮遊容量
ＣＶＧ  定電圧源
Ｄ  ダイオード
ＬＤ  レーザダイオード
Ｑ  ＭＯＳＦＥＴ
【図１】
0003593623.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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