(57)【特許請求の範囲】
【請求項１】
シャロートレンチアイソレーションを採用するプロセスで、フィールドのダミーパターンを配置する場合に、
全面に配置された、大きさ一定の複数個の小さいダミーパターンから、細らせ処理したウエルの内側に存在する小さいダミーパターンを残し、残された小さいダミーパターンから、さらに太らせ処理したデバイス領域の内側に存在する小さいダミーパターンを消去した後の、残りの小さいダミーパターンをウェルの内側に配置し、
全面に配置された、大きさ一定の複数個の大きいダミーパターンから、太らせ処理したウエルの内側に存在する大きいダミーパターンを消去した後の、残りの大きいダミーパターンをウェルの外側に配置することを特徴とする半導体装置の製造方法。
【請求項２】
シャロートレンチアイソレーションを採用するプロセスで、フィールドのダミーパターンを配置する場合に、
全面に配置された、大きさ一定の複数個の小さいダミーパターンから、ウエルの内側に存在する小さいダミーパターンを残し、残された小さいダミーパターンから、さらにデバイス領域の内側に存在する小さいダミーパターンを消去した後の、残りの小さいダミーパターンをウェルの内側に配置し、
全面に配置された、大きさ一定の複数個の大きいダミーパターンから、ウエルの内側に存在する大きいダミーパターンを消去した後の、残りの大きいダミーパターンをウェルの外側に配置することを特徴とする半導体装置の製造方法。
【請求項３】
前記ウェルおよびパターンのリサイズにより重なる部分のパターンを残しあるいは消去することによりウェルの境界上に前記大きいダミーパターンおよび小さいダミーパターンを配置しないことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記大きいダミーパターンは、１辺が２〜４μｍの正方形であり、小さいダミーパターンは、１辺が０．４〜１．５μｍの正方形であることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
全面に配置された、大きさ一定の複数個の小さいダミーパターンから、細らせ処理したウエルの内側に存在する小さいダミーパターンを残し、残された小さいダミーパターンから、さらに太らせ処理したデバイス領域の内側に存在する小さいダミーパターンを消去した後の、残りの小さいダミーパターンをウェルの内側に配置し、
全面に配置された、大きさ一定の複数個の大きいダミーパターンから、太らせ処理したウエルの内側に存在する大きいダミーパターンを消去した後の、残りの大きいダミーパターンをウェルの外側に配置したことを特徴とする半導体装置。
【請求項６】
全面に配置された、大きさ一定の複数個の小さいダミーパターンから、ウエルの内側に存在する小さいダミーパターンを残し、残された小さいダミーパターンから、さらにデバイス領域の内側に存在する小さいダミーパターンを消去した後の、残りの小さいダミーパターンをウェルの内側に配置し、
全面に配置された、大きさ一定の複数個の大きいダミーパターンから、ウエルの内側に存在する大きいダミーパターンを消去した後の、残りの大きいダミーパターンをウェルの外側に配置したことを特徴とする半導体装置。
【請求項７】
前記大きいダミーパターンは、１辺が２〜４μｍの正方形であり、小さいダミーパターンは、１辺が０．４〜１．５μｍの正方形であることを特徴とする請求項５または６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板のトレンチに埋め込まれた素子分離層の平坦化を改善する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化によりパターン密度が高くなり、素子の間隔も縮まっている。これにより、従来の素子分離方法であるＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）のような方法では、バーズビークの発生により素子間分離領域の寸法が制限され、また、熱酸化により歪みが発生してリーク電流が増え、素子間の分離を十分に達成できない。
【０００３】
このような問題を解決するための方法として、半導体基板にトレンチを形成し、ここに酸化物のような絶縁物質を埋め込んでＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により研磨するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法が注目されている。このＳＴＩ方法は、素子分離膜の形成においてバーズビークが発生せず、ＬＯＣＯＳのように熱酸化を行わないので、ＬＯＣＯＳにおける欠点を改善することができる。
【０００４】
このＳＴＩ法により絶縁分離領域を形成する際に、絶縁分離領域（ＳｉＯ２  ）と、デバイス領域（Ｓｉ基板）との占有比率が大きく異なると、トレンチ上にＳｉＯ２  膜を被覆して全体をＣＭＰ法により研磨するときに、半導体基板が場所により削られ過ぎるという問題があり、その結果、半導体基板表面の高低差が大きいと、後の露光工程でゲート寸法ばらつきが大きくなる。そこで、絶縁分離領域とデバイス領域の比率が同等となるように絶縁分離領域中にデバイス領域のダミーパターンを形成することが行われている。
【０００５】
図５および図６は、従来のダミーパターンを配置した状態を示す図であり、ＰウェルとＮ＋  拡散層とＰ＋  拡散層とポリシリコンからできているＣＭＯＳ回路のレイアウトを示している。基本的にダミーパターンの入り方は同じため、Ｎウェルの場合を省略し、Ｐウェルの場合を示している。図５は、ウェルの内側と外側に大きなダミーパターンを用いた場合であり、図６は、ウェルの内側と外側に小さなダミーパターンを用いた場合である。
【０００６】
【発明が解決しようとする課題】
図５に示すようにウェルの内と外に大きいダミーパターンを用いた場合には、ダミーパターンが大きいために、また、ウェル内外が導通する問題からウェル境界上にはダミーパターンを配置できないこともあり、ウェルの内側にダミーパターンを生成することが難しく、ＣＭＰによる研磨で削られ過ぎて、平坦化が困難であるという問題がある。
【０００７】
また、図６に示すように小さいダミーパターンを用いた場合には、Ｓｉ基板が場所により削られ過ぎるということだけを問題にするのであれば、ダミーパターンが小さい方がより平坦化が可能であが、ダミーパターンが小さいと、ＳＴＩ用溝形成のパターンデータ量が多くなり、マスクパターンデータの作成に時間がかかってしまうという問題がある。また、マスクを作るための電子ビーム（ＥＢ）露光も時間がかかってしまうという問題がある。
【０００８】
本発明の目的は、ダミーパターンが大きい場合は、平坦化が困難であり、ダミーパターンが小さい場合は、データ量が多くなって時間がかかるという矛盾した問題を同時に解決する半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、シャロートレンチアイソレーションを採用するプロセスで、フィールドのダミーパターンを配置する場合に、
全面に配置された、大きさ一定の複数個の小さいダミーパターンから、細らせ処理したウエルの内側に存在する小さいダミーパターンを残し、残された小さいダミーパターンから、さらに太らせ処理したデバイス領域の内側に存在する小さいダミーパターンを消去した後の、残りの小さいダミーパターンをウェルの内側に配置し、
全面に配置された、大きさ一定の複数個の大きいダミーパターンから、太らせ処理したウエルの内側に存在する大きいダミーパターンを消去した後の、残りの大きいダミーパターンをウェルの外側に配置することを特徴とする。
【００１０】
また、本発明の半導体装置は、全面に配置された、大きさ一定の複数個の小さいダミーパターンから、細らせ処理したウエルの内側に存在する小さいダミーパターンを残し、残された小さいダミーパターンから、さらに太らせ処理したデバイス領域の内側に存在する小さいダミーパターンを消去した後の、残りの小さいダミーパターンをウェルの内側に配置し、
全面に配置された、大きさ一定の複数個の大きいダミーパターンから、太らせ処理したウエルの内側に存在する大きいダミーパターンを消去した後の、残りの大きいダミーパターンをウェルの外側に配置したことを特徴とする。
【００１１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１２】
図１は、本発明の半導体装置の実施の形態を示すレイアウト図であり、ＰウェルとＮウェルとＮ＋  拡散層とＰ＋  拡散層とポリシリコンからできているＣＭＯＳ回路のレイアウトを示している。図１を参照すると、Ｐウェル３には、Ｐ＋  拡散層５とＮ＋  拡散層７とポリシリコン９が形成されており、Ｎウェル４には、Ｎ＋  拡散層６とＰ＋  拡散層８とポリシリコン１０が形成されており、さらに、Ｐウェル３とＮウェル４の内側にはダミーパターン小２が形成されており、Ｐウェル３とＮウェル４の外側には大きなダミーパターン大１が形成されている。
【００１３】
このように、ウェルの外側にダミーパターン大を形成することにより、ウェルの内と外にダミーパターン小を形成したときに比べ、パターンデータ量が少なくし、マスクデータを作るための処理時間を短縮することができる。また、マスクを作成する時の電子ビーム露光時間を短縮することができる。
【００１４】
また、ウェルの内側に小さいダミーパターンを配置することにより、実際にトランジスタになるところの周りに、ダミーパターンが入ることにより、よりよい平坦化が実現でき、段差を小さくすることができる。
【００１５】
次に、本発明の半導体装置の製造方法について説明する。なお、ウェルといった場合は、ＮウェルとＰウェルの両方を指すものとする。同様に、拡散層といった場合は、Ｎ＋  拡散層とＰ＋  拡散層の両方を指すものとする。
【００１６】
この説明では、ダミーパターンデータは、マスクデータを作る段階で入れる場合について述べる。
（１）初めにチップ全面にダミーパターンの大と小を重ねて配置しておく。
（２）ダミーパターンは、ウェルの内側または外側に存在しても良いが、跨いではいけない。ウェルの境界を跨ぐようなダミーパターンでは、後の工程でシリサイド化が行われると、ウェル内外が導通して問題となるからである。また、ウェルの境界から一定の距離を離しておかなければならない。同様に、ダミーパターンは、拡散層と重なってはいけない。また、拡散層から一定の距離を離しておかなければならない。ポリシリコンは、容量を少なくするためにダミーパターンと重なってはいけない。また、拡散層から一定の距離を離しておかなければならない。
（３）（２）で述べた条件を満足するようにマスクデータを作る。初めに、ウェルを太らせ処理したデータをダミーパターン大のデータから図形的に差し引くことによってウェルの内側に存在するダミーパターン大を消去する。ただし、単に差し引いた場合では、微小なパターンが残る可能性がある。微小なパターンが残ると、取り扱いが煩雑になるので、残ったダミーパターン大を一端細らせ、ある基準以下ものを消去した後、ダミーパターン大を元の大きさに戻すことによって、微小なパターンが残らないようにする。
（４）次に、ウェルを細らせ処理したデータとダミーパターン小のデータと図形的に積をとって重なっているところ、すなわちウェルの内側のダミーパターン小を残す。さらに、拡散層とポリシリコンを太らせ処理したデータを残ったダミーパターン小から更に差し引いて消去することによって、ウェル内でダミーパターン小が拡散層やポリシリコンの領域と重ならないようにする。
【００１７】
以上の処理を行うことにより、ウェルの外側にダミーパターン大が入り、ウェルの内側にダミーパターン小が入ったデータができる。
【００１８】
図２は、実際に用いられるダミーパターンの大きさとダミーパターン間の間隔を示す図である。ウェルの外側に形成するダミーパターン大は、１辺が３μｍの正方形とし、パターン間を１．２μｍとした。ウェルの内側に形成するダミーパターン小は、１辺が０．８μｍの正方形とし、パターン間を０．４μｍとした。
【００１９】
なお、本発明は、ダミーパターンの大きさを図２に示す値に限定するものではなく、ダミーパタン大は、１辺が２〜４μｍのものを用いることができるものであり、ダミーパターン小は、１辺が０．４〜１．５μｍのものを用いることができるものである。ダミーパターン大の寸法がこの範囲より大きいとダミーパターンとしての効果が得られず、この範囲より小さいとデータ量が多くなってデータ量削減の効果が得られない。一方、ダミーパターン小の寸法がこの範囲より大きいとウェル内にダミーパターンを配置することが困難であり、この範囲より小さいとデータ量が多くなり過ぎるという問題がある。また、ダミーパターンの形は正方形に限るものではない。
【００２０】
図３（ａ）は、窒化膜をＳｉ基板上に形成し、デバイス領域およびダミーパターン部分には窒化膜を残し、その他の領域は、窒化膜を除去後、エッチングして溝を形成し、その後、全体にトレンチ酸化膜を形成した後における、周りにダミーパターンがない部分のトレンチ酸化膜ＣＭＰ後の断面図であり、窒化膜とＳｉ基板との界面からのＳｉＯ２  の残り量が６００Åであることを示している。図３（ｂ）は、ダミーパターン大が形成されている部分のトレンチ酸化膜ＣＭＰ後の断面図であり、窒化膜とＳｉ基板との界面からのＳｉＯ２  の残り量が８００Åであることを示している。ばらつき量は２００Åである。
【００２１】
図４（ａ）は、ウェル内側のダミーパターン小が形成されている部分のトレンチ酸化膜ＣＭＰ後の断面図であり、窒化膜とＳｉ基板との界面からのＳｉＯ２  の残り量が８００Åであることを示している。図４（ｂ）は、ウェル外側のダミーパターン大が形成されている部分のトレンチ酸化膜ＣＭＰ後の断面図であり、窒化膜とＳｉ基板との界面からのＳｉＯ２  の残り量が７６０Åであることを示している。ばらつき量は４０Åである。
【００２２】
トレンチ酸化膜ＣＭＰ後のＳｉＯ２  の残り量のばらつき量は、ダミーパターンがない部分とダミーパターン大が形成されている部分が混在する場合と、ウェル内側にダミーパターン小が形成された部分とダミーパターン大が形成されている部分が混在する場合を比較すると、２００Åであったものが４０Åに低減した。
【００２３】
なお、ここでは、ダミーパターンデータは、マスクデータを作る段階で入れる場合について説明したが、ＳＴＩ用の露光の段階でダミーパターンなしの露光と、ダミーパターンのみの露光を行ってもよい。また、以上の説明では、トレンチ酸化膜のＣＭＰを行うときに、ＳｉＯ２  を埋め込んだ溝部分が、溝部分以外よりも削られ易い構造を例にとって説明したが、これに限られるものではなく、溝部分以外の方が削られ易い構造であってもよい。
【００２４】
【発明の効果】
以上説明したように、本発明は、ウェルの外側に大きなダミーパターンを配置することにより、データ量が少なくなり、マスクデータを作るための処理時間を短縮することができる。また、マスクを作成する時のＥＢ露光時間を短縮することができる。
【００２５】
また、ウェルの内側に小さいダミーパターンを配置することにより、実際にトランジスタになるところの周りに、ダミーパターンが入ることにより、よりよい平坦化が実現でき、段差を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の実施の形態を示すレイアウト図である。
【図２】実際に用いられるダミーパターンの大きさとダミーパターン間の間隔を示す図である。
【図３】周りにダミーパターンがない部分と、ダミーパターン大が形成されている部分のトレンチ酸化膜ＣＭＰ後の断面図である。
【図４】ウェル内側のダミーパターン小が形成されている部分と、ウェル外側のダミーパターン大が形成されている部分のトレンチ酸化膜ＣＭＰ後の断面図である。
【図５】従来の大きいダミーパターンを配置した状態を示す図である。
【図６】従来の小さいダミーパターンを配置した状態を示す図である。
【符号の説明】
１  ダミーパターン大
２  ダミーパターン小
３  Ｐウェル
４  Ｎウェル
５，８  Ｐ＋  拡散層
６，７  Ｎ＋  拡散層
９，１０  ポリシリコン
【図１】
0003555074.tif 000002
【図２】
0003555074.tif 000003
【図３】
0003555074.tif 000004
【図４】
0003555074.tif 000005
【図５】
0003555074.tif 000006
【図６】
0003555074.tif 000007