(57)【特許請求の範囲】
【請求項１】
基準クロックに同期したローカルクロックを生成するための遅延同期ループであって、
基準クロックを受信するように適合され、かつ第１と第２のフィードバッククロックを受信するように結合されて、第１と第２の調整可能な遅延期間だけ前記基準クロックを遅延させて第１と第２の中間クロックを生成する、周波数獲得ループであって、前記第１と第２の調整可能な遅延期間が、前記第１のフィードバッククロックの対応する基準エッジと前記第２のフィードバッククロックの対応する基準エッジとの間に、前記基準クロックの基準エッジを置くように調整される、周波数獲得ループと、及び
前記基準クロックを受信するように適合され、かつ前記周波数獲得ループから前記第１と第２の中間クロックを受信するように結合されて、前記第１と第２の中間クロックの一方を第３の調整可能な遅延期間だけ遅延させて前記基準クロックに同期したローカルクロックを生成し、更に前記第１と第２の中間クロックのそれぞれを第４の遅延期間だけ遅延させて前記第１と第２のフィードバッククロックを生成する、位相獲得ループとを含む、遅延同期ループ。
【請求項２】
前記周波数獲得ループは、
前記基準クロックを受信するように適合され、前記第１と第２の中間クロックを生成するために、遅延制御信号により調整される第１と第２の調整可能な遅延期間だけ前記基準クロックを遅延させる、遅延回路と、及び
前記基準クロックを受信するように適合され、かつ前記位相獲得ループから前記第１と第２のフィードバッククロックを受信するように結合され、そして前記遅延制御信号を前記遅延回路に送るように結合されて、前記基準クロックと前記第１と第２のフィードバッククロックとの間の相対的な位相に応じて前記遅延制御信号を生成する、遅延コントローラとを含む、請求項１の遅延同期ループ。
【請求項３】
前記第１と第２の調整可能な遅延期間が、複数の調整できない遅延期間から選択される、請求項２の遅延同期ループ。
【請求項４】
前記遅延回路は、
前記基準クロックを受信するように適合され、複数の遅延基準クロックを生成するために、前記基準クロックを前記複数の調整できない遅延期間のそれぞれだけ遅延させる、遅延連鎖と、及び
前記複数の遅延基準クロック及び前記遅延制御信号を受信するように結合され、前記遅延制御信号に応じて前記第１と第２の中間クロックを生成するために、前記複数の遅延基準クロックのうちの２つを選択する、クロックセレクタとを含む、請求項２の遅延同期ループ。
【請求項５】
前記遅延連鎖が、
直列に接続された複数の遅延セルであって、第１の遅延セルが前記基準クロックを受信するように適合され、複数の遅延基準クロックの１つを生成するために各遅延セルが同一の固定された遅延を導入する、複数の遅延セルを含む、請求項４の遅延同期ループ。
【請求項６】
前記複数の遅延セルが１７個の遅延セルからなる、請求項５の遅延同期ループ。
【請求項７】
前記遅延コントローラは、
前記基準クロックを受信するように適合され、かつ前記位相獲得ループから前記第１と第２のフィードバッククロックを受信するように結合され、前記第１と第２のフィードバッククロックと前記基準クロックとの間の相対的な位相に応じてリード／ラグ信号を生成する、位相検出器と、及び
前記リード／ラグ信号を前記位相検出器から受信するように結合され、前記リード／ラグ信号に応じて前記遅延制御信号を生成する、制御論理回路とを含む、請求項２の遅延同期ループ。
【請求項８】
前記リード／ラグ信号がアップチック信号とダウンチック信号からなり、
前記位相検出器は、前記基準クロックが前記第１と第２のフィードバッククロックより進んでいる場合に前記アップチック信号をアサートし、前記基準クロックが前記第１と第２のフィードバッククロックより遅れている場合に前記ダウンチック信号をアサートし、及び
前記制御論理回路は、前記アップチック信号と前記ダウンチック信号を受信するように結合された有限のステートマシンを含み、それらの信号に応じてその有限のステートマシンの状態を修正し、その状態に応じて前記遅延制御信号を生成する、請求項７の遅延同期
ループ。
【請求項９】
前記位相検出器は、
前記基準クロック及び前記第１のフィードバッククロックを受信するように適合され、前記基準クロックが前記第１のフィードバッククロックより進んでいる場合に第１のアップ信号をアサートし、前記基準クロックが前記第１のフィードバッククロックより遅れている場合に第１のダウン信号をアサートする、第１の交差検出型位相検出器と、
前記基準クロック及び前記第２のフィードバッククロックを受信するように適合され、前記基準クロックが前記第２のフィードバッククロックより進んでいる場合に第２のアップ信号をアサートし、前記基準クロックが前記第２のフィードバッククロックより遅れている場合に第２のダウン信号をアサートする、第２の交差検出型位相検出器と、及び
前記第１のアップ信号、前記第１のダウン信号、前記第２のアップ信号、及び前記第２のダウン信号を受信するように結合され、それらの信号に応じて前記アップチック信号と前記ダウンチック信号を生成する、組み合わせ論理回路とを含む、請求項８の遅延同期ループ。
【請求項１０】
前記位相獲得ループは、
前記第１と第２の中間クロックを受信するように適合され、前記ローカルクロックを生成するために、前記第１と第２の中間クロックの一方を遅延制御信号により調整される前記第３の調整可能な遅延期間だけ遅延させる、遅延回路と、及び
前記基準クロックを受信するように適合され、かつ前記ローカルクロックを受信するように結合され、そして前記遅延制御信号を前記遅延回路に送るように結合されて、前記基準クロックと前記ローカルクロックとの間の相対的な位相に応じて前記遅延制御信号を生成する、遅延コントローラとを含む、請求項１の遅延同期ループ。
【請求項１１】
前記第１の中間クロックが前記第２の中間クロックより進んでおり、
前記遅延回路が、前記ローカルクロックを生成するために前記第１の中間クックを前記第３の調整可能な遅延期間だけ更に遅延させ、及び
前記第３の調整可能な遅延期間が前記第４の遅延期間より長い、請求項１０の遅延同期ループ。
【請求項１２】
前記第１の中間クロックが前記第２の中間クロックより進んでおり、
前記遅延回路が、前記ローカルクロックを生成するために前記第２の中間クロックを前記第３の調整可能な遅延期間だけ更に遅延させ、及び
前記第３の調整可能な遅延期間が前記第４の遅延期間より短い、請求項１０の遅延同期ループ。
【請求項１３】
前記遅延コントローラは、
前記基準クロック及び前記ローカルクロックを受信するように適合され、前記ローカルクロックと前記基準クロックとの間の相対的な位相に応じてリード／ラグ信号を生成する、位相検出器と、及び
直列に接続された充電ポンプ及びループフィルタであって、その充電ポンプが前記リード／ラグ信号を前記位相検出器から受信するように結合され、そのループフィルタが前記遅延制御信号を前記遅延回路に送るように結合され、前記リード／ラグ信号に応じて前記遅延制御信号を生成する、直列に接続された充電ポンプ及びループフィルタとを含む、請求項１０の遅延同期ループ。
【請求項１４】
基準クロックに同期したローカルクロックを生成するための遅延同期ループであって、
基準クロックを受信するように適合され、その基準クロックを、第１の遅延制御信号により調整される第１と第２の調整可能な遅延期間だけ遅延させて、それぞれが前記基準クロックと同じ周波数を有する第１と第２の中間クロックを生成する、第１の遅延回路と、
前記第１と第２の中間クロックを前記第１の遅延回路から受信するように結合され、前記基準クロックに同期したローカルクロックを生成するために前記第１と第２の中間クロックの一方を第３の調整可能な遅延期間だけ遅延させるための第２の遅延回路であって、前記第３の調整可能な遅延期間を第２の遅延制御信号により調整し、第１と第２のフィードバッククロックを生成するために前記第１と第２の中間クロックのそれぞれを第４の遅延期間だけ更に遅延させる、第２の遅延回路と、
前記基準クロックを受信するように適合され、かつ前記第１と第２のフィードバッククロックを受信するように結合され、そして前記第１の遅延制御信号を前記第１の遅延回路に送るように結合されて、前記第１の遅延制御信号を生成する、第１の遅延コントローラであって、前記第１の遅延制御信号が、前記第１のフィードバッククロックの対応する基準エッジと前記第２のフィードバッククロックの対応する基準エッジとの間に前記基準クロックの基準エッジを置くように、前記第１と第２の調整可能な遅延期間を調整する、第１の遅延コントローラと、及び
前記基準クロックを受信するように適合され、かつ前記ローカルクロックを受信するように結合され、そして前記第２の遅延制御信号を前記第２の遅延回路に送るように結合されて、前記基準クロックと前記ローカルクロックとの間の相対的な位相に応じて前記第２の遅延制御信号を生成する、第２の遅延コントローラとを含む、遅延同期ループ。
【請求項１５】
前記第１と第２の調整可能な遅延期間が、前記第１の遅延制御信号に応じて複数の所定遅延期間から選択される、請求項１４の遅延同期ループ。
【請求項１６】
基準クロックに同期したローカルクロックを生成するための方法であって、
基準クロックを受信するステップと、
第１と第２の中間クロックを生成するために前記基準クロックを第１と第２の調整可能な遅延期間だけ遅延させるステップと、
前記基準クロックに同期したローカルクロックを生成するために前記第１と第２の中間クロックの一方を第３の調整可能な遅延期間だけ遅延させるステップと、
前記第１と第２の中間クロックのそれぞれを第４の遅延期間だけ遅延させて、第１と第２のフィードバッククロックを生成するステップと、及び
前記第１のフィードバッククロックの対応する基準エッジと前記第２のフィードバッククロックの対応する基準エッジとの間に前記基準クロックの基準エッジを置くように、前記第１と第２の調整可能な遅延期間を調整するステップとを含む、方法。
【請求項１７】
前記第１と第２の調整可能な遅延期間を調整するステップは、
前記基準クロックと前記第１と第２のフィードバッククロックとの間の相対的な位相を判定するステップと、及び
前記基準クロックと前記第１と第２のフィードバッククロックとの間の前記相対的な位相に応じて前記第１と第２の調整可能な遅延期間を調整するステップとを含む、請求項１６の方法。
【請求項１８】
前記第１と第２の調整可能な遅延期間を調整するステップが、
前記基準クロックと前記第１と第２のフィードバッククロックとの間の前記相対的な位相に応じて複数の調整できない遅延期間のうちの１つを選択するステップを含む、請求項１７の方法。
【請求項１９】
前記調整できない遅延期間のうちの１つを選択するステップは、
複数の遅延基準クロックを生成するために、調整できない遅延期間のそれぞれだけ前記基準クロックを遅延させるステップと、及び
前記複数の遅延基準クロックのうちの２つを選択するステップとを含む、請求項１８の方法。
【請求項２０】
前記調整できない遅延期間のうちの１つを選択するステップは、
前記基準クロックと前記第１と第２のフィードバッククロックとの間の相対的な位相に応じて有限のステートマシンへの入力を生成するステップと、
前記入力に応じて前記有限のステートマシンの状態をアップデートするステップと、及び
前記状態に応じて前記調整できない遅延期間のうちの１つを選択するステップとを含む、請求項１８の方法。
【請求項２１】
前記有限のステートマシンへの入力を生成するステップは、
第１のアップ信号と第１のダウン信号を生成するために、前記基準クロックの位相と前記第１のフィードバッククロックの位相とを比較するステップと、
第２のアップ信号と第２のダウン信号を生成するために、前記基準クロックの位相と前記第２のフィードバッククロックの位相とを比較するステップと、及び
前記有限のステートマシンへの入力を生成するために、前記第１のアップ信号、前記第１のダウン信号、前記第２のアップ信号及び前記第２のダウン信号を論理的に組み合わせるステップとを含む、請求項２０の方法。
【請求項２２】
前記有限のステートマシンへの入力が、アップ、ダウン、及びホールドを含むグループから選択され、
前記状態が、その状態に応じて選択される調整できない遅延期間の増加する順に順序づけられ、及び
前記有限のステートマシンの状態をアップデートするステップは、
前記入力がホールドである場合に同じ状態のままであるステップと、
前記入力がダウンである場合に前記状態を増加させるステップと、及び
前記入力がアップである場合に前記状態を減少させるステップとを含む、請求項２０の方法。
【請求項２３】
前記第１と第２の中間クロックの一方を第３の調整可能な遅延期間だけ遅延させるステップが、
前記基準クロックと前記ローカルクロックとの間の位相差を最小限にするために前記第３の調整可能な遅延期間を調整するステップを含む、請求項１６の方法。
【請求項２４】
前記第３の調整可能な遅延期間を調整するステップは、
リード／ラグ信号を生成するために、前記ローカルクロックの位相を前記基準クロックの位相と比較するステップと、
遅延制御信号を生成するために、前記リード／ラグ信号に応じてループフィルタを充電するステップと、及び
前記遅延制御信号に応じて前記第２の調整可能な遅延期間を調整するステップとを含む、請求項２３の方法。
【請求項２５】
前記第１の中間クロックが前記第２の中間クロックより進んでおり、
前記第１と第２の中間クロックの一方を第３の調整可能な遅延期間だけ遅延させるステップが、前記第１の中間クロックを前記第３の調整可能な遅延期間だけ遅延させることを含み、及び
前記第３の調整可能な遅延期間が前記第４の遅延期間より長い、請求項２３の方法。
【請求項２６】
前記第１の中間クロックが前記第２の中間クロックより進んでおり、
前記第１と第２の中間クロックの一方を第３の調整可能な遅延期間だけ遅延させるステップが、前記第２の中間クロックを前記第３の調整可能な遅延期間だけ遅延させることを含み、及び
前記第３の調整可能な遅延期間が前記第４の遅延期間より短い、請求項２３の方法。
【請求項２７】
基準クロックに同期したローカルクロックを生成するための遅延同期ループであって、
基準クロックを受信するように適合され、その基準クロックを遅延させて中間クロック生成する、周波数獲得ループであって、その周波数獲得ループが、
前記基準クロックを受信するように適合され、前記中間クロックを生成するために、遅延制御信号により調整される調整可能な遅延期間だけ前記基準クロックを遅延させ、その調整可能な遅延期間が、複数の調整できない遅延期間から選択される、遅延回路と、及び
前記基準クロック及び前記中間クロックに基づいたフィードバッククロックを受信するように適合され、かつ前記遅延制御信号を前記遅延回路に送るように結合されて、前記基準クロックと前記フィードバッククロック間の相対的な位相に応じて前記遅延制御信号を生成する、遅延コントローラとを含む、周波数獲得ループと、及び
前記基準クロックを受信するように適合され、かつ前記周波数獲得ループから前記中間クロックを受信するように結合されて、前記中間クロックを遅延させて前記基準クロックに同期したローカルクロックを生成する、位相獲得ループとを含み、
前記周波数獲得ループが、前記中間クロックを前記位相獲得ループの動作範囲内に置くのに十分な量だけ前記基準クロックを遅延させ、
前記フィードバッククロックが、第１と第２のフィードバッククロックからなり、
前記調整可能な遅延期間により、前記基準クロックの基準エッジが、前記第１のフィードバッククロックの対応する基準エッジと前記第２のフィードバッククロックの対応する基準エッジとの間に置かれる、遅延同期ループ。
【請求項２８】
基準クロックに同期したローカルクロックを生成するための遅延同期ループであって、
基準クロックを受信するように適合され、その基準クロックを遅延させて中間クロック生成する、周波数獲得ループであって、その周波数獲得ループが、
前記基準クロックを受信するように適合され、前記中間クロックを生成するために、遅延制御信号により調整される調整可能な遅延期間だけ前記基準クロックを遅延させ、その調整可能な遅延期間が、複数の調整できない遅延期間から選択される、遅延回路と、及び 前記基準クロック及び前記中間クロックに基づいたフィードバッククロックを受信するように適合され、かつ前記遅延制御信号を前記遅延回路に送るように結合されて、前記基
準クロックと前記フィードバッククロック間の相対的な位相に応じて前記遅延制御信号を生成する、遅延コントローラとを含み、その遅延コントローラが、
前記基準クロック及び前記フィードバッククロックを受信するように適合され、前記フィードバッククロックと前記基準クロックとの間の相対的な位相に応じてリード／ラグ信号を生成する、位相検出器と、及び
前記リード／ラグ信号を前記位相検出器から受信するように結合され、前記リード／ラグ信号に応じて前記遅延制御信号を生成する、制御論理回路とを含む、周波数獲得ループと、及び
前記基準クロックを受信するように適合され、かつ前記周波数獲得ループから前記中間クロックを受信するように結合されて、前記中間クロックを遅延させて前記基準クロックに同期したローカルクロックを生成する、位相獲得ループとを含み、
前記周波数獲得ループが、前記中間クロックを前記位相獲得ループの動作範囲内に置くのに十分な量だけ前記基準クロックを遅延させ、
前記フィードバッククロックが第１と第２のフィードバッククロックからなり、
前記リード／ラグ信号がアップチック信号とダウンチック信号からなり、
前記位相検出器が、前記第１のフィードバッククロックと前記第２のフィードバッククロックを受信するように結合されて、それに応じて前記アップチック信号と前記ダウンチック信号を生成し、
前記制御論理回路が、前記アップチック信号と前記ダウンチック信号を受信するように結合された有限のステートマシンを含み、それに応じてその有限のステートマシンの状態を修正し、その状態に応じて前記遅延制御信号を生成する、遅延同期ループ。
【請求項２９】
前記位相検出器は、
前記基準クロック及び前記第１のフィードバッククロックを受信するように適合され、それに応じて第１のアップ信号と第１のダウン信号を生成する、第１の交差検出型位相検出器と、
前記基準クロック及び前記第２のフィードバッククロックを受信するように適合され、それに応じて第２のアップ信号と第２のダウン信号を生成する、第２の交差検出型位相検出器と、及び
前記第１のアップ信号、前記第１のダウン信号、前記第２のアップ信号、及び前記第２のダウン信号を受信するように結合され、それに応じて前記アップチック信号と前記ダウンチック信号を生成する、組み合わせ論理回路とを含む、請求項２８の遅延同期ループ。
【請求項３０】
基準クロックに同期したローカルクロックを生成するための遅延同期ループであって、
基準クロックを受信するように適合され、その基準クロックを遅延させて中間クロック生成する、周波数獲得ループと、及び
前記基準クロックを受信するように適合され、かつ前記周波数獲得ループから前記中間クロックを受信するように結合されて、前記中間クロックを遅延させて前記基準クロックに同期したローカルクロックを生成する、位相獲得ループであって、その位相獲得ループが、
前記中間クロックを受信するように適合され、前記ローカルクロックを生成するために、前記中間クロックを遅延制御信号により調整される調整可能な遅延期間だけ遅延させる、遅延回路と、及び
前記基準クロックを受信するように適合され、かつ前記ローカルクロックを受信するように結合され、そして前記遅延制御信号を前記遅延回路に送るように結合されて、前記基準クロックと前記ローカルクロック間の相対的な位相に応じて前記遅延制御信号を生成する、遅延コントローラとを含む位相獲得ループとを含み、
前記周波数獲得ループが、前記中間クロックを前記位相獲得ループの動作範囲内に置くのに十分な量だけ前記基準クロックを遅延させ、
前記中間クロックが第１と第２の中間クロックからなり、
前記遅延回路が、前記第１の中間クロックの遅延を前記第２の中間クロックの遅延に対して増加させる、遅延同期ループ。
【請求項３１】
基準クロックに同期したローカルクロックを生成するための遅延同期ループであって、
基準クロックを受信するように適合され、その基準クロックを遅延させて中間クロック生成する、周波数獲得ループと、及び
前記基準クロックを受信するように適合され、かつ前記周波数獲得ループから前記中間クロックを受信するように結合されて、前記中間クロックを遅延させて前記基準クロックに同期したローカルクロックを生成する、位相獲得ループであって、その位相獲得ループが、
前記中間クロックを受信するように適合され、前記ローカルクロックを生成するために、前記中間クロックを遅延制御信号により調整される調整可能な遅延期間だけ遅延させる、遅延回路と、及び
前記基準クロックを受信するように適合され、かつ前記ローカルクロックを受信するように結合され、そして前記遅延制御信号を前記遅延回路に送るように結合されて、前記基準クロックと前記ローカルクロック間の相対的な位相に応じて前記遅延制御信号を生成する、遅延コントローラとを含む位相獲得ループとを含み、
前記周波数獲得ループが、前記中間クロックを前記位相獲得ループの動作範囲内に置くのに十分な量だけ前記基準クロックを遅延させ、
前記中間クロックが第１と第２の中間クロックからなり、
前記遅延回路が、前記第２の中間クロックの遅延を前記第１の中間クロックの遅延に対して減少させる、遅延同期ループ。
【請求項３２】
基準クロックに同期したローカルクロックを生成するための方法であって、
基準クロックを受信するステップと、
中間クロックを生成するために前記基準クロックを第１の調整可能な遅延期間だけ遅延させるステップであって、前記基準クロックを遅延させることが、
前記中間クロックに基づいてフィードバッククロックを生成することと、及び
前記基準クロックと前記フィードバッククロックとの間の相対的な位相に応じて複数の調整できない遅延期間のうちの１つを選択することにより、前記第１の調整可能な遅延期間を調整することとを含む、ステップと、及び
前記基準クロックに同期したローカルクロックを生成するために前記中間クロックを第２の調整可能な遅延期間だけ遅延させるステップとを含み、
前記フィードバッククロックが、第１と第２のフィードバッククロックからなり、
前記調整できない遅延期間のうちの１つを選択することが、前記基準クロックの基準エッジを前記第１のフィードバッククロックの対応する基準エッジと前記第２のフィードバッククロックの対応する基準エッジとの間に置くように前記調整できない遅延期間を選択
することを含む、方法。
【請求項３３】
基準クロックに同期したローカルクロックを生成するための方法であって、
基準クロックを受信するステップと、
中間クロックを生成するために前記基準クロックを第１の調整可能な遅延期間だけ遅延させるステップであって、前記基準クロックを遅延させることが、
前記中間クロックに基づいてフィードバッククロックを生成することと、及び
前記基準クロックと前記フィードバッククロックとの間の相対的な位相に応じて複数の調整できない遅延期間のうちの１つを選択することにより、前記第１の調整可能な遅延期間を調整することとを含む、ステップと、及び
前記基準クロックに同期したローカルクロックを生成するために前記中間クロックを第２の調整可能な遅延期間だけ遅延させるステップとを含み、
前記調整できない遅延期間のうちの１つを選択することが、
前記基準クロックと前記フィードバッククロック間の相対的な位相に応じて有限のステートマシンへの入力を生成することと、
前記入力に応じて前記有限のステートマシンの状態をアップデートすることと、及び
前記状態に応じて前記調整できない遅延期間のうちの１つを選択することとを含み、
前記フィードバッククロックが第１と第２のフィードバッククロックからなり、
前記有限のステートマシンへの入力を生成することが、
第１のアップ信号と第１のダウン信号を生成するために、前記基準クロックの位相と前記第１のフィードバッククロックの位相とを比較することと、
第２のアップ信号と第２のダウン信号を生成するために、前記基準クロックの位相と前記第２のフィードバッククロックの位相とを比較することと、及び
前記有限のステートマシンへの入力を生成するために、前記第１のアップ信号、前記第１のダウン信号、前記第２のアップ信号及び前記第２のダウン信号を論理的に組み合わせることとを含む、方法。
【請求項３４】
基準クロックに同期したローカルクロックを生成するための方法であって、
基準クロックを受信するステップと、
中間クロックを生成するために前記基準クロックを第１の調整可能な遅延期間だけ遅延させるステップと、及び
前記基準クロックに同期したローカルクロックを生成するために前記中間クロックを第２の調整可能な遅延期間だけ遅延させるステップであって、前記基準クロックと前記ローカルクロックとの間の位相差を最小限にするために前記第２の調整可能な遅延期間を調整することを含む、ステップとを含み、
前記中間クロックが、第１と第２の中間クロックからなり、
前記第２の調整可能な遅延期間を調整することが、前記第２の中間クロックの遅延に対して前記第１の中間クロックの遅延を増加させることを含む、方法。
【請求項３５】
基準クロックに同期したローカルクロックを生成するための方法であって、
基準クロックを受信するステップと、
中間クロックを生成するために前記基準クロックを第１の調整可能な遅延期間だけ遅延させるステップと、及び
前記基準クロックに同期したローカルクロックを生成するために前記中間クロックを第２の調整可能な遅延期間だけ遅延させるステップであって、前記基準クロックと前記ローカルクロックとの間の位相差を最小限にするために前記第２の調整可能な遅延期間を調整することを含む、ステップとを含み、
前記中間クロックが、第１と第２の中間クロックからなり、
前記第２の調整可能な遅延期間を調整することが、前記第１の中間クロックの遅延に対して前記第２の中間クロックの遅延を減少させることを含む、方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、概して基準クロックに対して周波数と位相が同期したローカルクロックを生成することに関し、とりわけ基準クロックを遅延させることによりローカルクロックを生成することに関する。
【０００２】
【関連技術の説明】
同期システムにおいて、そのシステムの集積回路は、共通基準クロックに同期される。多くの場合、このような同期は、とりわけ以下の理由により、単一の基準クロックを集積回路のそれぞれに対して分配することにより単純に実現することができない。集積回路が基準クロックを受信した時、多くの場合その回路は、基準クロックを調整した後でクロックを使用できるようになる。例えば、回路は、入ってくる基準クロックをバッファリングするか、又は入ってくる基準クロックをある電圧レベルから別のレベルへ変換する。この処理により基準クロック自体の遅延が導入され、その結果ローカルクロックとして呼ばれることになる処理された基準クロックは、多くの場合、もはや入ってくる基準クロックと十分に同期していないことになる。より速いクロック速度は許容できる遅延量、即ちクロックスキューを減らすため、より速いシステムクロック速度の動向は、この問題を更に悪化させる。
【０００３】
この問題を解決するために、一般に追加の回路を用いてローカルクロックを基準クロックに同期させる。この目的のために使用される２つの共通回路は、位相同期ループ（ＰＬＬ）と遅延同期ループ（ＤＬＬ）である。
【０００４】
位相同期ループにおいて、電圧制御発信器がローカルクロックを生成する。ローカルクロックの位相と基準クロックの位相が、位相周波数検出器により比較され、結果として生じる誤差信号を用いてループフィルタを介して電圧制御発振器をドライブする。ループフィルタを介したフィードバックにより、基準クロックに対してローカルクロックの位相が同期する。しかしながら、フィードバックループの安定性は、ループフィルタの一部分に依存する。更に、ループフィルタの電子的特性は、多くの場合製造上のパラメータに大幅に依存する。結果として、同じループフィルタの設計でも、ループフィルタがある工程で製造された場合には安定したフィードバックループになるが、別の工程により製造された場合には不安定なフィードバックループになる可能性がある。全ての製造工程用に単一のループフィルタの設計を行うことは困難であり、ループフィルタの設計は、一般に工程毎に最適化されなければならない。
【０００５】
遅延同期ループは、入ってくる基準クロックを整数の周期で遅延させることにより同期したローカルクロックを生成する。より詳細には、集積回路のバッファ及び電圧レベル変換器等により、ある一定の遅延量が導入される。遅延同期ループにより追加の遅延量が導入され、結果として生じるローカルクロックは、入ってくる基準クロックと同期する。このアプローチは、位相同期ループのアプローチにおける固有の安定性の問題を回避する。しかしながら、遅延同期ループは、周波数レンジが狭い欠点を有する。遅延同期ループは、所望の同期を達成するために追加の遅延量を調整するが、この調整は本質的に位相調整である。遅延同期ループは大幅な周波数調整が必要であり、そのため従来の遅延同期ループの全体的な周波数レンジを制限する。
【０００６】
従って、ローカルクロックを基準クロックに対して同期させ、製造工程の変動に対して頑強（ｒｏｂｕｓｔ）であり、広い周波数レンジにわたって動作することができる装置が必要とされる。
【０００７】
【発明の概要】
本発明によれば、好適には、基準クロックに同期したローカルクロックを生成するための装置は、周波数獲得ループと位相獲得ループを含む。周波数獲得ループは基準クロックを受信して基準クロックを遅延させることにより、位相獲得ループの動作範囲内に入る中間クロックを生成する。位相獲得ループはその中間のクロックを遅延させて基準クロックに同期したローカルクロックを生成する。本発明は、上述したアーキテクチュアが製造上のばらつきに対して頑強であり、基準クロックの広い周波数レンジに対応することができるため特に有利である。
【０００８】
更に、本発明によれば、基準クロックに同期したローカルクロックを生成するための方法は、１）基準クロックを受信するステップ、２）中間のクロックを生成するためにその基準クロックを第１の調整可能な遅延期間だけ遅延させるステップ、３）その基準クロックに同期したローカルクロックを生成するためにその中間のクロックを第２の調整可能な遅延期間だけ遅延させるステップを含む。
【０００９】
本発明は、添付図面とともに理解される場合、本発明の以下の詳細な説明及び添付の特許請求の範囲からより容易に明らかになるであろう他の利点及び特徴を有する。
【００１０】
【好適な実施態様の詳細な説明】
図１は、本発明用に向いているシステム１００のブロック図である。システム１００には、発振器１０２といくつかの集積回路が含まれ、図１には３つの集積回路１０４ａ、１０４ｂ、１０４ｃが示される。各集積回路１０４ａ、１０４ｂ、１０４ｃには、クロック発生器１０６ａ、１０６ｂ、１０６ｃが含まれる。各集積回路１０４ａ〜１０４ｃは基準クロック（ＲＥＦ ＣＬＫ）を、信号ライン１０８を介して発振器１０２から受信するように結合される。各集積回路１０４ａ〜１０４ｃの内部において、クロック発生器１０６ａ〜１０６ｃは、基準クロックを受信して、集積回路用のライン１１０ａ〜１１０ｃにローカルクロック（ＬＯＣ ＣＬＫ）を生成する。
【００１１】
システム１００が同期して動作するために、ローカルクロックのそれぞれは、基準クロックに同期しなければならない。即ち、クロック発生器１０６ａ〜１０６ｃは、クロック発生器１０６ａ〜１０６ｃがライン１１０ａ〜１１０ｃに生成したローカルクロックが、クロック発生器１０６ａ〜１０６ｃがライン１０８で受信した基準クロックと同期していることを確実にしなければならない。一般的に、クロック発生器１０６ａ〜１０６ｃは、入ってくる基準クロックを処理して、集積回路１０４ａ〜１０４ｃ用に適するようにローカルクロックを作る。この処理には、バッファリング、増幅、又はさまざまな電圧レベル間の変換などの機能が含まれる。この処理を実行する回路は、遅延、即ちクロックスキューを、入ってくる基準クロックに導入することになる。従って、処理された基準クロックは、入ってくる基準クロックと概して同期しないことになる。更に、クロック発生器１０６ａ〜１０６ｃは、処理回路要素によって導入されるクロックスキューを補償しなければならない。
【００１２】
図１は、共通基準クロックに対して別個の集積回路１０４ａ〜１０４ｃの同期を示す。当業者であれば、本発明が集積回路の同期に限定されないことを認識するであろう。例えば、本発明を用いて、基板又はマルチチップモジュールを互いに同期させることができる。代案として、本発明を用いて、単一の集積回路上の複数の位置で複数のローカルクロックを基準クロックに同期させることができる。
【００１３】
また、本発明は、図１に示すように、複数のローカルクロックが単一の基準クロックに同期するシステムに限定されない。例えば、各ローカルクロックを異なる基準クロック又は別のローカルクロックにすら同期させることができる。
【００１４】
図２は、図１のシステム１００での使用に適しているクロック発生器１０６ｄに関する従来技術の実施態様のブロック図である。図２の実施態様は、一般に遅延同期ループ（ＤＬＬ）として知られている。ＤＬＬ  １０６ｄには、遅延回路２００と遅延コントローラ２０２が含まれる。遅延回路２００は、基準クロックをライン１０８で受信するように適合され、また生成したローカルクロックをライン１１０ｄに出力するように適合される。遅延コントローラ２０２は、基準クロックをライン１０８で受信するように適合され、入力としてローカルクロックをライン２１０で受信するように結合され、そして遅延制御信号をライン２０４で遅延回路２００に送るように結合される。
【００１５】
遅延回路２００には、遅延連鎖２０６及び、図２に直列のバッファとして示される処理回路要素２０８が更に含まれる。前述のように、処理回路要素２０８は、バッファリングのほかに機能を実行するけれども、便宜上、バッファとして示されている。遅延連鎖２０６は、基準クロックを信号ライン１０８で受信するように適合され、基準クロックの遅延したバージョンを処理回路要素２０８に送るように結合される。また、遅延連鎖２０６は、ライン２０４を介して遅延制御信号を受信するように結合される。処理回路要素２０８は、受信した基準クロックの遅延したバージョンに必要な処理を実行し、そしてローカルクロックをライン１１０ｄに出力する。
【００１６】
ＤＬＬ  １０６ｄは、次のように動作する。遅延連鎖２０６は、基準クロックをライン１０８で受信し、ライン２０４で受信した遅延制御信号により決定された遅延期間だけその基準クロックを遅延させる。そして、遅延した基準クロックは処理回路要素２０８により処理され、結果としてローカルクロックがライン１１０ｄに生じる。従って、ローカルクロックは、受信した基準クロックの処理されて遅延されたバージョンである。遅延回路２００により導入された全体的な遅延が整数のクロック周期である場合、ローカルクロックは基準クロックと同期するはずである。好適な実施態様において、全体的な遅延は、単一のクロック周期である。
【００１７】
遅延コントローラ２０２は、この条件が満たされることを確実にする。より詳細には、遅延コントローラ２０２は、基準クロックとローカルクロックのそれぞれを入力として、それぞれのライン１０８、２１０で受信する。遅延コントローラ２０２は、基準クロックとローカルクロックの相対的な位相を比較して遅延制御信号を生成する。その遅延制御信号はライン２０４を介して遅延連鎖２０６に送られる。基準クロックとローカルクロック間の位相不整合を減らすために、例えば遅延回路２００により導入される遅延期間を基準クロックの整数の周期に等しくさせるために、遅延制御信号は遅延連鎖２０６により導入される遅延期間を調整する。
【００１８】
ＤＬＬ  １０６ｄは、基準クロックとローカルクロックを同期させるための別の一般的なアプローチである位相ロックループに比べて製造上のばらつきに対して頑強である。しかしながら、ＤＬＬ  １０６ｄは周波数レンジが狭い欠点を有しており、この欠点は図３を参照することにより理解できる。例示のために、遅延回路２００がＴｍａｘの最大遅延期間を有するものと仮定する。更に、ＤＬＬ  １０６ｄは、最初に遅延回路２００の遅延をその最大値Ｔｍａｘに設定することによりローカルクロックを基準クロックに同期させ、そして基準クロックと生成したローカルクロック間の相対的な位相に応じて遅延期間を調整するものと仮定する。更に、ＤＬＬ  １０６ｄは、基準クロックとローカルクロックの立ち上がりエッジに同期するものと仮定する。即ち、ＤＬＬ  １０６ｄは、多くのＤＬＬに関して典型的であるように、ローカルクロックの立ち上がりエッジが基準クロックの最も近い立ち上がりエッジの方へ移動するように遅延期間を調整するであろう。
【００１９】
図３は、ＲＥＦ ＣＬＫ１、ＲＥＦ ＣＬＫ２、ＲＥＦ ＣＬＫ３と表示された３つの異なる周期の基準クロックに関するタイミング図を示す。便宜上、これら３つの基準クロックの立ち上がりエッジ３００、３０２、３０４は、時間的に同期する。これらの基準クロックのいずれかがＤＬＬ  １０６ｄにより受信される場合、ＤＬＬ  １０６ｄは、最大遅延期間Ｔｍａｘだけ遅延した最初の立ち上がりエッジ３０６を有するローカルクロックを初めに生成するであろう。前述した初期化の手順によれば、基準クロック１の場合、ＤＬＬ  １０６ｄはローカルクロックの立ち上がりエッジ３０６を基準クロック１の最も近い立ち上がりエッジ３０８に位置合わせしようとする。これを実現するために、遅延回路２００により導入される遅延は、減らされなければならない。全体的な遅延を０まで減らすことができる最も好適な場合を想定すると、ＤＬＬ  １０６ｄはローカルクロックを基準クロック１に同期させることが可能となるであろう。
【００２０】
さて、基準クロック２、３を考察する。これら２つの場合、基準クロックの最も近い立ち上がりエッジは、それぞれエッジ３１０、３１２である。ＤＬＬ  １０６ｄは、立ち上がりエッジ３０６をそれぞれ立ち上がりエッジ３１０、３１２に同期させることによりローカルクロックをそれぞれの基準クロック２、３に同期させようとするであろう。ＤＬＬ  １０６ｄは、遅延回路２００により導入される遅延期間を増加させて同期を達成するようにするであろう。しかしながら、遅延期間は既にその最大値に設定されている。従って、ＤＬＬ  １０６ｄは、ローカルクロックを基準クロック２又は３に同期させることができないであろう。
【００２１】
一般に、ＤＬＬ  １０６ｄがローカルクロックを基準クロックと同期させるためには、ローカルクロックの立ち上がりエッジ３０６は、基準クロックの立ち上がりエッジ３０８と基準クロックの立ち下がりエッジ３１４の間になければならない。基準クロックが周期Ｔを有する場合、この要件は、Ｔ＜Ｔｍａｘ＜１．５Ｔと換言できる。Ｔに関して解くと、不等式
（２／３）Ｔｍａｘ＜Ｔ＜Ｔｍａｘ
を生じる。不等式を反転させると、
ｆｍａｘ＜ｆ＜（３／２）ｆｍａｘ
となり、ここでｆｍａｘ＝１／Ｔｍａｘ、ｆは基準クロックの周波数である。この式は、ＤＬＬ  １０６ｄの周波数動作範囲を定義する。Ｔｍａｘ故にｆｍａｘは、半導体製造工程、温度、供給電圧等の関数として大幅に変動する可能性があり、従来のＤＬＬ  １０６ｄの周波数レンジを保証することは困難である。従って、ＤＬＬ  １０６ｄがローカルクロックを基準クロックと同期させることができることを保証することは困難である。
【００２２】
図４は、本発明に従って、図１のシステム１００での使用に適している二重ループの遅延同期ループ（ＤＬＤＬＬ）１０６ｅの一実施態様のブロック図である。ＤＬＤＬＬ  １０６ｅには、２つの遅延回路４００、４０２、及びそれらのそれぞれの遅延コントローラ４０４、４０６が含まれる。第１の遅延回路４００は、基準クロックをライン１０８で受信するように適合され、更に中間クロック（ＩＮＴ ＣＬＫ）を第２の遅延回路４０２へライン４０８を介して送るように結合される。第２の遅延回路４０２は、ライン１１０ｅにローカルクロックを出力するように適合される。遅延回路４００用の遅延コントローラ４０４は、遅延制御信号を遅延回路４００へライン４１０で送るように結合される。また、遅延コントローラ４０４は、基準クロックをライン１０８で受信するように適合され、フィードバッククロック（ＦＢＫ ＣＬＫ）を遅延回路４０２からライン４１２で受信するように結合される。同様に、遅延回路４０２用の遅延コントローラ４０６は、遅延制御信号を遅延回路４０２へライン４１４で送るように結合される。また、コントローラ４０６は、基準クロックをライン１０８で受信するように適合され、ローカルクロックをライン４１６で受信するように結合される。
【００２３】
ＤＬＤＬＬ  １０６ｅを、２つのフィードバックループ４１８、４２０に分割できる。周波数獲得ループ４１８には遅延回路４００、その対応するコントローラ４０４、及び遅延回路４０２が含まれ、他方では遅延回路４０２、及びその対応するコントローラ４０６が含まれる。周波数獲得ループ４１８は、基準クロックをライン１０８で受信するように適合され、中間クロックを位相獲得ループ４２０へライン４０８を介して送るように結合される。位相獲得ループ４２０は、中間クロックをライン４０８で受信するように結合され、基準クロックをライン１０８で受信するように適合され、そしてローカルクロックをライン１１０ｅに出力するように適合される。なお、この実施態様において、遅延回路４０２は、周波数獲得ループ４１８と位相獲得ループ４２０の双方の要素となる。
【００２４】
ＤＬＤＬＬ  １０６ｅの動作は、ループ４２０、４１８のそれぞれを順に考察することにより理解できる。位相獲得ループ４２０は中間クロックをライン４０８で受信する。遅延回路４０２はライン４０８の中間クロックを遅延させてローカルクロックをライン１１０ｅに生成する。遅延コントローラ４０６は、ライン１０８の基準クロックをライン４１６のローカルクロックと比較して遅延制御信号をライン４１４に生成する。その遅延制御信号は、遅延回路４０２により導入される遅延期間を調整する。このように、ライン１１０ｅのローカルクロックは、ライン１０８の基準クロックに対して同期する。しかしながら、位相獲得ループ４２０自体の動作は、図２の従来のＤＬＬ  １０６ｄに関連して前述した狭い周波数動作範囲の影響を受けるであろう。
【００２５】
周波数獲得ループ４１８は、制限された動作範囲の問題に対処する。周波数獲得ループ４１８は、基準クロックをライン１０８で受信してそれを遅延させることによりライン４０８に中間クロックを生成する。周波数獲得ループ４１８により導入される遅延は、ライン４０８の中間クロックが位相獲得ループ４２０の動作範囲内に入るように選択される。従って、ＤＬＤＬＬ  １０６ｅの動作範囲は、位相獲得ループ４２０単体の場合より広くなる。より詳細には、ライン４０８の中間クロックは遅延回路４０２により遅延されてフィードバッククロックをライン４１２に生成する。フィードバッククロックは、遅延コントローラ４０４によりライン１０８の基準クロックと比較される。好適な実施態様において、コントローラ４０４は、基準クロックとフィードバッククロックの相対的な位相を比較する。遅延コントローラ４０４は、ライン４１０に遅延制御信号を送り、遅延回路４００により導入される遅延期間を調整する。従って、ライン４０８の中間クロックが位相獲得ループ４２０の動作範囲内に入ることが保証される。
【００２６】
ＤＬＤＬＬ  １０６ｅは同期したローカルクロックを生成するために、入ってくる基準クロックを遅延させることに基づいているため、ＤＬＤＬＬ  １０６ｅは図２の従来のＤＬＬ  １０６ｄの特性であった製造上のばらつきに対して頑強である利点を保持する。しかしながら、ＤＬＤＬＬ  １０６ｅは周波数獲得ループ４１８を含むため、ＤＬＤＬＬ  １０６ｅは、従来のＤＬＬ  １０６ｄに比べて広い周波数レンジの追加の利点を有する。
【００２７】
図５は、図４のＤＬＤＬＬ  １０６ｅの好適な実施態様のブロック図である。この好適な実施態様において、遅延回路４００には、遅延連鎖５００とクロックセレクタ５０２が含まれる。遅延コントローラ４０４には、交差検出型（ｃｒｏｓｓ−ｓｅｎｓｉｎｇ）位相検出器対５０４と制御論理回路５０６が含まれる。また、ＤＬＤＬＬ  １０６ｅには、図４のように、遅延回路４０２と遅延コントローラ４０６も含まれる。
【００２８】
周波数獲得ループ４１８は次のように結合される。遅延連鎖５００は、基準クロックをライン１０８で受信するように適合され、多数の遅延クロックを並列にライン５０８を介してクロックセレクタ５０２へ送るように結合される。この実施態様において、１７個の遅延クロックが使用されるけれども、本発明はこの特定の数に制限されない。クロックセレクタ５０２は、中間クロックを遅延回路４０２へ送るように結合される。しかしながら、この実施態様において、中間クロックは２つの独立したクロックからなり、それらのクロックはライン５１０にＦクロック（ＦＣＬＫ’）、ライン５１２にＢクロック（ＢＣＬＫ’）として表示される。遅延回路４０２は、フィードバッククロックを交差検出型位相検出器対５０４へ送るように結合される。しかしながら、中間クロックを用いる場合、フィードバッククロックは２つのクロック、即ちライン５１４のフィードバックＦクロック（ＦＣＬＫ）とライン５１６のフィードバックＢクロック（ＢＣＬＫ）を含む。交差検出型位相検出器対５０４は、両方のフィードバッククロックを受信し、更に基準クロックをライン１０８で受信するように適合される。また、アップチック（ｕｐ ｔｉｃｋ）（ＵＰＴ）信号とダウンチック（ｄｏｗｎ ｔｉｃｋ）（ＤＯＷＮＴ）信号のそれぞれを制御論理回路５０６へそれぞれのライン５１８、５２０で送るように結合される。制御論理回路は、遅延制御信号をライン４１０でクロックセレクタ５０２へ送るように結合される。
【００２９】
位相獲得ループ４２０の結合は、中間クロックが２つの独立したクロックからなることを除いて、図４のものと同じである。より詳細には、遅延回路４０２はＦクロックとＢクロックのそれぞれを各ライン５１０、５１２で受信するように結合され、そしてローカルクロックをライン１１０ｅに出力するようにも適合される。遅延コントローラ４０６は、ローカルクロックをライン４１６で受信するように結合され、基準クロックをライン１０８で受信するように適合される。コントローラ４０６は遅延制御信号をライン４１４で遅延回路４０２へ送る。
【００３０】
図６は、図５の遅延連鎖５００の好適な実施態様のブロック図である。遅延連鎖５００は直列に接続された１７個の遅延セル６００ａ〜６００ｑからなる。第１の遅延セル６００ａは基準クロックをライン１０８で受信するように適合され、それぞれ続くセル６００ｂ〜６００ｑは前のセルの出力を受信するように結合される。各遅延セル６００ａ〜６００ｑは同一の固定された遅延量を導入する。遅延連鎖５００は各遅延セル６００ａ〜６００ｑの後にタップが付けられて１７個の遅延クロックＣＬＫ（０）、ＣＬＫ（１）、・・ＣＬＫ（１６）を生じさせる。遅延クロックは、クロックセレクタ５０２にライン５０８を介して結合される。
【００３１】
図７Ａは、図６の遅延連鎖５００の動作を示すタイミング図である。遅延セル６００ａは基準クロックをＴｔ量だけ遅延させて遅延クロックＣＬＫ（０）を生じさせ、遅延セル６００ｂはＣＬＫ（０） をＴｔ量だけ遅延させて遅延クロックＣＬＫ（１）を生じさせ、以下同じように続く。その結果は、時間的に規則正しく間隔があけられた立ち上がりエッジ７００〜７１６を有する一連の遅延クロックＣＬＫ（０）〜ＣＬＫ（１６）になる。わかりやすくするために、ＣＬＫ（０）〜ＣＬＫ（１６）のようなクロックは、タイミング図において、完全な波形の代わりに波形の立ち上がりエッジを表す単一の矢印により多くの場合表現することにする。例えば、ＣＬＫ（０）は、完全な波形の代わりに、立ち上がりエッジの矢印７００により表現される。更に、以下の実施態様は立ち上がりエッジに関して説明されるけれども、本発明は立ち下がりエッジのような別の基準エッジを利用することもできる。
【００３２】
図４と図５の周波数獲得ループ４１８の残りの動作は、図７Ｂと図７Ｃのタイミング図に関連して理解され得る。クロックセレクタ５０２は、ＦクロックとＢクロックになるように２つの隣接する遅延クロックを選択する。そして、遅延回路４０２はこれらのクロックの双方を等しい量だけ遅延させて、フィードバックＦクロックとフィードバックＢクロックを生成する。周波数獲得ループ４１８は、図７Ｂと図７Ｃの行４に示されるように、基準クロックの両側にあるフィードバックＦクロックとフィードバックＢクロックを生じる２つのクロックをＣＬＫ（０）〜ＣＬＫ（１６）から選択する。言い換えれば、周波数獲得ループ４１８は、フィードバックＦクロックが基準クロックより進み、一方フィードバックＢクロックが基準クロックより遅れるようにＦクロックとＢクロックを選択する。基準クロックがフィードバックＦクロックとフィードバックＢクロックとの間にある場合、ＦクロックとＢクロックからなる中間クロックは、位相獲得ループ４２０の動作範囲内に入る。
【００３３】
図７Ｂは、フィードバッククロックの双方が最初に基準クロックより進んでいる場合を示す。この図において、フィードバッククロックの立ち上がりエッジは普通の太さの矢印により表され、そして基準クロックは太い矢印により表される。符号ＣＬＫ（ｎ）は、対応するフィードバッククロックがＣＬＫ（ｎ）に基づいていることを示す。行１において、最初のフィードバッククロックはＣＬＫ（２）とＣＬＫ（３）に基づいている一方で、行４に示されるように所望のフィードバッククロックはＣＬＫ（５）とＣＬＫ（６）に基づいている。そのフィードバックループを介して、周波数獲得ループ４１８は、ＣＬＫ（２）とＣＬＫ（３）に基づいた最初の状態から行２に示されるようにＣＬＫ（３）とＣＬＫ（４）に基づいた状態へ、そして行３に示されるようにＣＬＫ（４）とＣＬＫ（５）に基づいた状態へ、そして最後に行４に示されるようにＣＬＫ（５）とＣＬＫ（６）に基づいた状態へと、フィードバックＦクロックとフィードバックＢクロックを移動させる。そして、周波数獲得ループ４１８はフィードバッククロックをこの状態にロックする。
【００３４】
図７Ｃは、フィードバックＦクロックとフィードバックＢクロックが最初に基準クロックより遅れる場合を示す。この場合、フィードバッククロックは、行１に示されるように、最初にＣＬＫ（８）とＣＬＫ（９）に基づいているが、図７Ｂの状態と類似しており、周波数獲得ループは、フィードバッククロックがＣＬＫ（５）とＣＬＫ（６）に基づくまでフィードバッククロックを時間的に前方へ移動させ、従って図７Ｃの行４に示されるように基準クロックの側に立つ。
【００３５】
遅延連鎖５００はＴｔの整数倍である遅延を導入することにより、ＤＬＤＬＬ  １０６ｅにより導入される全体的な遅延の荒調整を行う。そして、遅延回路４０２は全体的な遅延の細密調整を行う。遅延回路４０２がＴｍｉｎからＴｍａｘの遅延範囲を導入する場合、Ｔｔ＜Ｔｍａｘ−Ｔｍｉｎを選択することにより、導入される全体的な遅延が広い範囲にわたって連続的に調整可能となることを保証して、それ故にＤＬＤＬＬ  １０６ｅの周波数動作範囲が大幅に増加するであろう。より詳細には、ＤＬＤＬＬ  １０６ｅは、ほぼＮ＊Ｔｔの範囲にわたって全体的な遅延を調整できるであろう。ここで、Ｎは遅延セル６００ａ〜６００ｑの数である。比較において、従来のＤＬＬ  １０６ｄは、ほぼ（Ｔｍａｘ−Ｔｍｉｎ）の範囲にわたって全体的な遅延を調整できるだけである。Ｔｔは概して（Ｔｍａｘ−Ｔｍｉｎ）の値に等しいため、ＤＬＤＬＬ  １０６ｅは従来のＤＬＬ  １０６ｄに比べて大幅に広い周波数動作範囲を有する。
【００３６】
図８は、図５の交差検出型位相検出器対５０４の好適な実施態様のブロック図である。交差検出型位相検出器対５０４には、２つの交差検出型位相検出器８００ａ、８００ｂ、及び組み合わせ論理回路８０４が含まれる。第１の交差検出型位相検出器８００ａは、基準クロックをライン１０８で受信するように適合され、フィードバックＦクロックをライン５１４で受信するように結合される。同様に、第２の交差検出型位相検出器８００ｂは、基準クロックをライン１０８で受信するように適合され、フィードバックＢクロックをライン５１６で受信するように結合される。交差検出型位相検出器８００ａ、８００ｂの双方は、アップ信号（ＦＵＰ又はＢＵＰ）とダウン信号（ＦＤＯＷＮ又はＢＤＯＷＮ）を組み合わせ論理回路８０４へ送るように結合される。組み合わせ論理回路８０４は、アップチック（ＵＰＴ）とダウンチック（ＤＯＷＮＴ）のそれぞれを制御倫理回路５０６へそれぞれのライン５１８、５２０で送るように結合される。アップチック信号とダウンチック信号は、ＮＯＲゲート８０６にも送られて交差検出型位相検出器８００ａ、８００ｂ用のリセット信号を生成する。
【００３７】
図９は、図８の交差検出型位相検出器８００ａの好適な実施態様のブロック図である。交差検出型位相検出器８００ａには、アップ信号を生成するための信号経路９０１、及びダウン信号を生成するための経路９０３が含まれる。アップ信号経路９０１には、直列に接続された３つのラッチ９００ａ、９００ｂ、９００ｃ、及び３入力ＡＮＤゲート９０２ａが含まれる。その直列接続の第１のラッチ９００ａは基準クロックを受信するように適合され、フィードバックＦクロックが３つのラッチ９００ａ〜９００ｃのそれぞれを刻時するように結合される。３つのラッチ９００ａ〜９００ｃの出力は、ＡＮＤゲート９０２ａに結合され、ＡＮＤゲート９０２ａはその出力においてアップ信号を生じさせる。
【００３８】
ダウン信号経路９０３は、基準クロックとフィードバックＦクロックの役割を逆にしたことを除いて、アップ信号経路９０１と同様である。より詳細には、信号経路９０３は、３つのラッチ９００ｄ、９００ｅ、９００ｆ、及び３入力ＡＮＤゲート９０２ｂからなる。ラッチ９００ｄ〜９００ｆは、直列に接続され、それらラッチの出力はＡＮＤゲート９０２ｂの入力に結合され、ＡＮＤゲート９０２ｂの出力はダウン信号となる。第１のラッチ９００ｄはライン５１４でフィードバックＦクロックを受信するように結合され、ライン１０８の基準クロックは３つのラッチ９００ｄ〜９００ｆを刻時するために使用される。
【００３９】
交差検出型位相検出器８００ａは、交差検出（ｃｒｏｓｓ−ｓｅｎｓｉｎｇ）である。その理由は、一方の信号経路において基準クロックがフィードバックＦクロックを検出し、他方の経路においてフィードバックＦクロックが基準クロックを検出するからである。交差検出型位相検出器８００ａにより受信されたリセット信号は、ラッチ９００ａ〜９００ｆに送られる。好適な実施態様において、同じ回路を図８の交差検出型位相検出器８００ｂに使用する。
【００４０】
図１０Ａと図１０Ｂは、図９の交差検出型位相検出器８００ａの動作を示すタイミング図である。図１０Ａは、フィードバックＦクロックが基準クロックより遅れる場合を示す。アップ信号経路９０１において、フィードバックＦクロックがラッチ９００ａ〜９００ｃを刻時する。従って、ラッチされた値は、図１０ＡのＸ印１０００、１００２、１００４、１００６に示されるように、フィードバックＦクロックの立ち上がりエッジにおける基準クロックの値となる。基準クロックがフィードバックＦクロックより進んでいるため、ラッチ９００ａ〜９００ｃにラッチされた値は、２進数の１となる。しかしながら、ＡＮＤゲート９０２ａの結果として、アップ信号は、３つの連続した１がラッチされるまでアサート（１００８）されない。対照的に、ダウン信号経路９０３は、Ｘ印１０１０、１０１２、１０１４、１０１６により示されるように、０でラッチされる。ＡＮＤゲート９０２ｂの結果として、ダウン信号は、最初の０（１０１０）がラッチされるとすぐイナクティブ（１０１８）にされる。
【００４１】
図１０Ｂは、基準クロックがフィードバックＦクロックより遅れる場合を示す。アップ信号経路９０１は、１０２０、１０２２、１０２４、１０２６の０でラッチし、アップ信号は最初の０（１０２０）が信号経路９０１にラッチされるとすぐイナクティブ（１０２８）にされる。ダウン信号経路９０３は、１０３０、１０３２、１０３４、１０３６の１をラッチするが、ダウン信号自体は３つの連続した１がラッチされるまでアサート（１０３８）されない。
【００４２】
交差検出型位相検出器８００ａの動作は、以下のように要約される。アップ信号は、基準クロックが３つの連続した周期に関してフィードバックＦクロックより進んでいる場合にアサートされ、基準クロックが単一の周期に関してフィードバックＦクロックより遅れている場合にイナクティブにされる。同様に、ダウン信号は、基準クロックが３つの連続した周期に関してフィードバックＦクロックより遅れている場合にアサートされ、基準クロックがフィードバックＦクロックより進むやいなやイナクティブにされる。交差検出型位相検出器８００ｂは同様に動作するけれども、フィードバックＦクロックの代わりにフィードバックＢクロックに関して動作する。
【００４３】
当業者であれば、交差検出型位相検出器対５０４以外の位相検出器を使用すること、並びにライン５１８、５２０のＵＰＴ信号とＤＯＷＮＴ信号以外のリード／ラグ信号を使用できることを認めるであろう。
【００４４】
図１１は、図８の組み合わせ論理回路８０４の動作を示す論理テーブルである。図８に示すように、組み合わせ論理回路８０４は、それぞれの交差検出型位相検出器８００ａ、８００ｂからアップ信号とダウン信号を受信する。図１１において、交差検出型位相検出器８００ａからの信号は、ＦＵＰとＦＤＯＷＮと表示され、交差検出型位相検出器８００ｂからの信号は、ＢＵＰとＢＤＯＷＮと表示される。組み合わせ論理回路８０４は、図１１のテーブルに従って、入力ＦＵＰ、ＦＤＯＷＮ、ＢＵＰ、ＢＤＯＷＮをライン５１８と５２０の２つの出力ＵＰＴとＤＯＷＮＴへと変換する。
【００４５】
図１１に示すように、ＵＰＴとＤＯＷＮＴのさまざまな組み合わせにも名前が与えられる。図１１の最後の列に示されるように、「アップ」出力は、フィードバックＦクロックとフィードバックＢクロックの双方が基準クロックより遅れることを意味する。この状態において、フィードバッククロックは、図７Ｂで前に説明したように、時間的に前に移動するであろう。「ダウン」出力は、反対の状態に対応しており双方のフィードバッククロックは基準クロックより進んでいる。その結果、図７Ａに示されるように、双方のフィードバッククロックは、時間的に後ろへ移動するであろう。「ホールド」出力は、基準クロックがフィードバックＢクロックより進んでいるが、フィードバックＦクロックより遅れている所望の状態に対応する。この場合、フィードバッククロックの移動は必要ない。「ホールド」は、図１１の最後の行に示されるように、入力の他の組み合わせにも対応する。例えば、これは、システムのノイズにより所望の状態から一時的に逸脱する場合に発生する。この場合、基準クロックが少なくとも３つの連続した周期に関してフィードバッククロックの双方より進むか、又は遅れるまで、フィードバッククロックの変化は保証されない。３つの連続した周期の要件は、直列の３つのラッチ９００ａ〜９００ｃと９００ｄ〜９００ｆの結果である。代替の実施態様において、３以外の数を使用できる。最後の出力「リバース」は、基準クロックの立ち下がりエッジがフィードバックＦクロックとフィードバックＢクロックの立ち上がりエッジ間にあることを意味する。これは、所望の状態ではないため、以下に説明するように、この状態からうまく逃れることが重要である。
【００４６】
図１２は、図５の制御論理回路５０６の動作を示す状態図である。１６個の状態は、２進数字００００から１１１１を有する楕円形で表される。状態のそれぞれは、ＦクロックとＢクロックに対する遅延クロックＣＬＫ（０）〜ＣＬＫ（１６）の特定の選択に対応する。状態００００において、ＣＬＫ（０）がＦクロックとして選択され、ＣＬＫ（１）がＢクロックとして選択される。状態０００１において、ＣＬＫ（１）がＦクロックとして選択され、ＣＬＫ（２）がＢクロックとして選択され、以下同じように続く。制御論理回路５０６は、組み合わせ論理回路８０４からの出力に応じて状態を変更する。制御論理回路５０６がホールドを受信する場合、状態は変更されないままである。制御論理回路５０６がダウンを受信する場合、２値の状態は１つだけ増加し、従って双方のフィードバック信号の遅延を増加させる。しかしながら、状態が既に１１１１であり増やすことができない場合、代わりにその状態は、０１１１に変更される。同様に、制御論理回路５０４がアップを受信する場合、状態は１つだけ減らされる。また、状態が既に００００であり減らすことができない場合、状態は１０００に変更される。最後に、制御論理回路５０４がリバースを受信する場合、状態は、現在の状態の最上位ビットが０である時に増加し、最上位ビットが１である時に減少する。
【００４７】
図１３Ａと図１３Ｂは、図５の位相獲得ループ４２０の動作に関する２つの代替の方法を示すタイミング図である。便宜上、図１３Ａの方法をタイプ１と呼び、図１３Ｂの方法をタイプ２と呼ぶことにする。図５を参照すると、位相獲得ループ４２０は、ＦクロックとＢクロックを周波数獲得ループ４１８からライン５１０、５１２で受信する。遅延回路４０２はＦクロックとＢクロックの双方を等しい量だけ遅延させてライン５１４にフィードバックＦクロック及びライン５１６にフィードバックＢクロックを生成する。図１３Ａと図１３Ｂの両方の行１に示されるように、基準クロックがフィードバックＦクロックとフィードバックＢクロックの間に立つ（ｆｌａｎｋ）ように、ＦクロックとＢクロックが周波数獲得ループ４１８により選択される。位相獲得ループ４２０は、ＦクロックとＢクロックを受信して、ライン１０８の基準クロックに同期するローカルクロックをライン１１０ｅに生成する。図１３Ａのアプローチのタイプ１において、ローカルクロックは、入ってくるＦクロックを遅延させることにより生成される。より詳細には、入ってくるＦクロックは、フィードバッククロックを生成するために必要な遅延より多い遅延を受ける。従って、図１３Ａの行２に示されるように、ローカルクロックは、２つのフィードバッククロックの間に入り、基準クロックに同期できる。図１３Ｂのアプローチのタイプ２において、ローカルクロックは、Ｂクロックを遅延することにより生成される。より詳細には、入ってくるＢクロックは、フィードバッククロックを生成するために必要な遅延より少ない遅延を受ける。従って、図１３Ｂに示すように、ローカルクロックは基準クロックに同期できる。
【００４８】
図１４は、図１３Ａの方法に従って、図５の位相獲得ループ４２０の一実施態様のブロック図である。即ち、図１４は、タイプ１のアプローチを実現する、図５の位相獲得ループ４２０の実施態様である。図５のように、位相獲得ループ４２０ａには、遅延回路４０２ａ、及び遅延コントローラ４０６ａが含まれ、遅延回路４０２ａはタイプ１遅延回路４０２ａと呼ぶことにする。遅延コントローラ４０６ａには、動的位相検出器対１４０２、充電ポンプ１４０４、及びループフィルタ１４０６が含まれる。位相獲得ループ４２０ａは、以下のように結合される。タイプ１遅延回路４０２ａは、ＦクロックとＢクロックを周波数獲得ループ４１８からライン５１０、５１２で受信するように結合され、またフィードバックＦクロックとフィードバックＢクロックを周波数獲得ループ４１８へライン５１４、５１６で送るように結合される。また、タイプ１遅延回路４０２ａは、ローカルクロックをライン１１０ｅに出力するようにも適合される。動的位相検出器対１４０２は、ローカルクロックをライン４１６で受信するように結合され、また基準クロックをライン１０８で受信するように適合される。動的位相検出器対１４０２は、リード／ラグ信号であるＵＰＰ信号とＤＯＷＮＰ信号のそれぞれを充電ポンプ１４０４へそれぞれのライン１４０８、１４１０で送るように結合される。そして、充電ポンプ１４０４はライン４１４で遅延制御信号をタイプ１遅延回路４０２ａへループフィルタ１４０６を介して送るように結合される。
【００４９】
図１５は、図１４のタイプ１遅延回路４０２ａの好適な実施態様の回路図である。タイプ１遅延回路４０２ａには、３つの遅延連鎖１５００ａ、１５００ｂ、１５０２、及び処理回路要素の組２０８ａ、２０８ｂ、２０８ｃの３つが含まれる。遅延連鎖１５００ａ、１５００ｂ、１５０２のそれぞれは、処理回路要素２０８ａ〜２０８ｃのうちの１つに直列に結合されて信号経路を形成する。より詳細には、遅延連鎖１５００ａはＦクロックをライン５１０で受信するように結合される。そして、遅延連鎖１５００ａの出力は、処理回路要素２０８ａの入力に結合され、フィードバックＦクロックをライン５１４に生成する。同様に、処理回路要素２０８ｃに結合される遅延連鎖１５００ｂがＢクロックをライン５１２で受信して、フィードバックＢクロックをライン５１６に生成する。同様に、ライン５１０のＦクロックは、処理回路要素２０８ｂに結合される遅延連鎖１５０２にも結合され、処理回路要素２０８ｂはローカルクロックをその出力ライン１１０ｅに生成する。遅延連鎖１５００ａ、１５００ｂは固定された遅延を導入するけれども、遅延連鎖１５０２により導入される遅延期間は、ライン４１４で受信した遅延制御信号により調整され得る。処理回路２０８ａ、２０８ｃを用いて回路２０８ｂにより導入される遅延を複製する。従って、回路２０８ａ、２０８ｃは、回路２０８ｂと同じであるか、又はそれらは単に等しい遅延を導入する回路であってもよい。
【００５０】
図１６は、図１４の位相獲得ループ４２０ａの動作を示すタイミング図である。このタイミング図の例において、フィードバックＦクロックとローカルクロックは、互いに最初、同期して始まる（１６００）が、基準クロックより進んでいる（１６０２）。動的位相検出器対１４０２は、基準クロックとローカルクロックを比較してローカルクロックが基準クロックより進んでいる期間、ＤＯＷＮＰをアサートする（１６０４）。同時に、アサートになった（１６０４）ＤＯＷＮＰ及びイナクティブになった（１６０６）ＵＰＰは、ループフィルタ１４０６を充電ポンプ１４０４の電流源に接続する。即ち、充電ポンプ１４０４は、ＤＯＷＮＰがアサートされている期間中にループフィルタ１４０６を充電する。ループフィルタ１４０６を充電することによりライン４１４の遅延制御信号が増加する（１６０８）。その結果として、この増加は、ローカルクロックが受ける遅延を増加させて、フィードバックＦクロックに対してローカルクロックを遅延する（１６１０）。このプロセスは、ローカルクロックと基準クロックが同期する（１６１２）まで継続する。ローカルクロックが基準クロックより遅れる場合、ＵＰＰがアサートされてライン４１４の遅延制御信号が減少し、そしてローカルクロックが受ける遅延も減少して、それゆえに基準クロックとローカルクロックが同期する。
【００５１】
図１７は、図１４の動的位相検出器対１４０２の好適な実施態様のブロック図である。動的位相検出器対１４０２には、一対の動的位相検出器１７００ａ、１７００ｂが含まれる。各動的位相検出器１７００ａ、１７００ｂは、ＣＬＫ０入力とＣＬＫ１入力、及び出力を含む。動的位相検出器１７００ａは、基準クロックをそのＣＬＫ０入力で、ローカルクロックをそのＣＬＫ１入力で受信してＵＰＰを出力するように結合される。動的位相検出器１７００ｂは、ローカルクロックをそのＣＬＫ０入力で、基準クロックをそのＣＬＫ１入力で受信してＤＯＷＮＰを出力するように結合される。
【００５２】
動的位相検出器１７００ａ、１７００ｂは、ＣＬＫ０入力がＣＬＫ１入力より進んでいる期間、それらの出力をアサートする。動的位相検出器１７００ａ、１７００ｂの好適な実施態様は、Ｋｙｅｏｎｇｈｏ ＬｅｅとＤｅｏｇ−Ｋｙｏｏｎ Ｊｅｏｎｇによる米国同時係属出願第０８／６３１，４２０号の「Ｈｉｇｈ−ｓｐｅｅｄ ａｎｄ ｈｉｇｈ−ｐｒｅｃｉｓｉｏｎ ｐｈａｓｅ −ｌｏｃｋｅｄ ｌｏｏｐ」に開示されており、それらの教示は参照により本明細書に組み込まれる。とりわけ、同時係属出願第０８／６３１，４２０号の図６にあるアップ信号発生器６０４とダウン信号発生器６０６は、動的位相検出器１７００ａ、１７００ｂの好適な実施態様である。
【００５３】
図１８は、図１３Ｂの方法に従って、図５の位相獲得ループ４２０の一実施態様のブロック図である。即ち、図１８は、タイプ２のアプローチを実現する、図５の位相獲得ループ４２０の実施態様である。位相獲得ループ４２０ｂには、タイプ２遅延回路４０２ｂと遅延コントローラ４０６ｂが含まれる。遅延コントローラ４０６ｂには、動的位相検出器対１４０２、充電ポンプ１４０４、及びループフィルタ１４０６が含まれる。
【００５４】
タイプ２遅延回路４０２ｂは、ＦクロックとＢクロックを周波数獲得ループ４１８からライン５１０、５１２で受信するように結合され、またフィードバックＦクロックとフィードバックＢクロックを周波数獲得ループ４１８へライン５１４、５１６で送るように結合される。また、タイプ２遅延回路４０２ｂは、ローカルクロックをライン１１０ｅに出力するようにも適合される。動的位相検出器対１４０２、充電ポンプ１４０４、及びループフィルタ１４０６は、以下のことを除いて図１４のように結合される。第１に、ライン４１４の遅延制御信号は、タイプ１遅延回路４０２ａではなくタイプ２遅延回路４０２ｂに送られる。第２に、動的位相検出器対１４０２と充電ポンプ１４０４間の接続があべこべにされている。図１４において、アサートになるＵＰＰがライン１４０８でループフィルタ１４０６を充電ポンプ１４０４の電流沈下（ｃｕｒｒｅｎｔ ｓｉｎｋ）に接続する。図１８において、アサートになるＤＯＷＮＰがライン１８１０で同じ目的を達成する。同様の説明が図１４のＤＯＷＮＰと図１８のＵＰＰに当てはまる。
【００５５】
図１９は、図１８のタイプ２遅延回路４０２ｂの好適な実施態様の回路図である。タイプ２遅延回路４０２ｂには、３つの遅延連鎖１５００ａ、１５００ｂ、１９００、及び処理回路要素の組２０８ａ、２０８ｂ、２０８ｃの３つが含まれる。遅延連鎖１５００ａ、１５００ｂ、及び処理回路要素２０８ａ、２０８ｃは、図１５のように結合される。遅延連鎖１９００はＢクロックをライン５１２で受信するように結合される。そして、遅延連鎖１９００の出力は処理回路要素２０８ｂの入力に結合され、処理回路要素２０８ｂはローカルクロックをその出力でライン１１０ｅに生成する。遅延連鎖１５００ａ、１５００ｂは固定された遅延を導入するけれども、遅延連鎖１９００により導入される遅延は、ライン４１４で受信した遅延制御信号により調整され得る。
【００５６】
図２０は、図１６のタイミング図と同様のタイミング図であり、図１８の位相獲得ループ４２０ｂの動作を示す。フィードバックＢクロックとローカルクロックは、互いに最初、同期して始まる（２０００）が、基準クロックより遅れている（２００７）。動的位相検出器対１４０２は、基準クロックとローカルクロックを比較して、ローカルクロックが基準クロックより遅れている期間、ＵＰＰをアサートする（２００４）。同時に、アサートになった（２００４）ＵＰＰ及びイナクティブになった（２００６）ＤＯＷＮＰは、ループフィルタ１４０６を充電ポンプ１４０４の電流源に接続する。そしてループフィルタ１４０６を充電することによりライン４１４の遅延制御信号が増加して（２００８）、ローカルクロックが受ける遅延を減少させて、フィードバックＢクロックに対してローカルクロックを進ませる（２０１０）。このプロセスは、ローカルクロックと基準クロックが同期する（２０１２）まで継続する。
【００５７】
図２１は、本発明に従って基準クロックに同期したローカルクロックを生成するための方法を示すフロー図である。この方法を、前述した好適な実施態様に関して説明するけれども、該方法は他の装置を用いて実施されてもよい。図４と図２１を参照すると、基準クロックが、ＤＬＤＬＬ  １０６ｅによりライン１０８で受信される（２１００）。そして、遅延回路４００が第１の遅延期間だけ基準クロックを遅延させて（２１０２）、中間クロックをライン４０８に生成する。そして、遅延回路４０２が第２の遅延期間だけ中間クロックを遅延させて（２１０４）、同期したローカルクロックをライン１１０ｅに生成する。好適な実施態様において、ローカルクロックは、基準クロックに関する１つのクロック期間だけ遅延する。
【００５８】
図２２は、第１の遅延期間だけ基準クロックを遅延させる、図２１のステップ２１０２の好適な実施態様を示すフロー図である。再度、図４を参照すると、周波数獲得ループ４１８は、ライン４０８の中間クロックに基づいてフィードバッククロックをライン４１２に生成する（２２００）。遅延コントローラ４０４は、フィードバッククロックを受信して、遅延回路４００により導入される第１の遅延期間をライン４１２のフィードバッククロックとライン１０８の基準クロック間の相対的な位相に基づいて調整する（２２０２）。そして、遅延回路４００はライン１０８の入ってくる基準クロックを第１の遅延期間の量だけ遅延させる（２２０４）。
【００５９】
図２３は、中間クロックを第２の遅延期間だけ遅延させる、図２１のステップ２１０４の好適な実施態様を示すフロー図である。再度、図４を参照すると、遅延コントローラ４０６は、ライン１１０ｅの出ていくローカルクロックとライン１０８で受信された基準クロック間の相対的な位相に基づいて第２の遅延期間を調整する（２３００）。そして、遅延回路４０２は、中間クロックを第２の遅延期間の量だけ遅延させて（２３０２）、出ていくローカルクロックをライン１１０ｅに生成する。
【００６０】
図２１〜図２３は、基準クロックに同期したローカルクロックを生成するための方法に関するおおざっぱな説明を提供する。前述したＤＬＤＬＬ  １０６ｅ用のこの方法に関する好適な実施態様の更なる詳細は、その前の文章と図面に包含される。
【００６１】
本発明のいくつかの好適な実施態様に関してかなり詳しく説明したが、他の実施態様も可能である。例えば、本発明を、当業界で既知の技術を用いて半導体デバイスの集積回路へと組み込むことが可能である。従って、添付の特許請求の範囲の思想および範囲を、本明細書に包含される好適な実施態様の記述に制限するべきではない。
【図面の簡単な説明】
【図１】
本発明用に向いているシステム１００のブロック図である。
【図２】
従来技術の遅延同期ループ１０６ｄのブロック図である。
【図３】
図２の従来技術の遅延同期ループ１０６ｄの周波数レンジを示すタイミング図である。
【図４】本発明に従って、二重ループの遅延同期ループ１０６ｅの一実施態様のブロック図である。
【図５】図４の二重ループの遅延同期ループ１０６ｅの好適な実施態様のブロック図である。
【図６】図５の遅延連鎖５００の好適な実施態様のブロック図である。
【図７Ａ】図５の周波数獲得ループ４１８の動作を示すタイミング図である。
【図７Ｂ】図５の周波数獲得ループ４１８の動作を示すタイミング図である。
【図７Ｃ】図５の周波数獲得ループ４１８の動作を示すタイミング図である。
【図８】図５の交差検出型位相検出器対５０４の好適な実施態様のブロック図である。
【図９】図８の交差検出型位相検出器８００ａの好適な実施態様のブロック図である。
【図１０Ａ】図９の交差検出型位相検出器８００の動作を示すタイミング図である。
【図１０Ｂ】図９の交差検出型位相検出器８００の動作を示すタイミング図である。
【図１１】図８の組み合わせ論理回路８０４の動作を示す論理テーブルである。
【図１２】図５の制御論理回路５０６の動作を示す状態図である。
【図１３Ａ】図５の位相獲得ループ４２０の動作に関する２つの互い違いになる方法の一方を示すタイミング図である。
【図１３Ｂ】図５の位相獲得ループ４２０の動作に関する２つの互い違いになる方法の他方を示すタイミング図である。
【図１４】図１３Ａの方法に従って、図５の位相獲得ループ４２０に関する一実施態様のブロック図である。
【図１５】図１４のタイプ１遅延回路４０２ａの好適な実施態様の回路図である。
【図１６】図１４の位相獲得ループ４２０ａの動作を示すタイミング図である。
【図１７】図１４の動的位相検出器対１４０２の好適な実施態様のブロック図である。
【図１８】図１３Ｂの方法に従って、図５の位相獲得ループ４２０に関する別の実施態様のブロック図である。
【図１９】図１８のタイプ２遅延回路４０２ｂの好適な実施態様の回路図である。
【図２０】図１８の位相獲得ループ４２０ｂの動作を示すタイミング図である。
【図２１】本発明に従って、基準クロックに同期したローカルクロックを生成するための方法を示すフロー図である。
【図２２】第１の遅延期間だけクロックを遅延させる、図２１のステップ２１０２の好適な実施態様を示すフロー図である。
【図２３】第２の遅延期間だけクロックを遅延させる、図２１のステップ２１０４の好適な実施態様を示すフロー図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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