(57)【特許請求の範囲】
【請求項１】
浮遊ゲート電極及び制御ゲート電極を備えた、情報を記録するための複数のセルトランジスタと、
前記セルトランジスタを制御／選択するためのセレクトトランジスタとを有する、電気的に情報の書込み／消去が可能な半導体記憶装置の製造方法であって、
半導体基板上に前記セルトランジスタのチャネル長及び前記セレクトトランジスタのチャネル長を決定する形状にパターニングされた、前記セルトランジスタのトンネリング酸化膜となる第１の絶縁膜及び前記浮遊ゲート電極となる第１のポリシリコン膜、並びにイオン注入工程でマスクとして用いるパッド酸化膜及び第２のポリシリコン膜を順次積層し、
前記パッド酸化膜及び前記第２のポリシリコン膜をマスクに用いて不純物イオンを注入し、前記セルトランジスタ及び前記セレクトトランジスタそれぞれのソース領域及びドレイン領域を同時に形成し、
前記セレクトトランジスタの形成領域及び前記セルトランジスタの形成領域の前記パッド酸化膜及び前記第２のポリシリコン膜をそれぞれ除去し、
前記第１のポリシリコン膜上に前記浮遊ゲート電極の上部となる第３のポリシリコン膜及び前記浮遊ゲート電極と前記制御ゲート電極間を絶縁するための第２の絶縁膜を形成した後、前記セレクトトランジスタの形成領域の前記第１の絶縁膜、前記第１のポリシリコン膜、前記第３のポリシリコン膜及び第２の絶縁膜をそれぞれ除去して、前記セレクトトランジスタのチャネル領域直上の前記半導体基板表面を露出させ、
該露出された前記半導体基板表面に前記セレクトトランジスタのゲート絶縁膜を形成し、
前記セルトランジスタの形成領域に前記制御ゲート電極を形成すると共に、該ゲート絶縁膜上に前記セレクトトランジスタのゲート電極を形成する半導体記憶装置の製造方法。
【請求項２】
論理演算回路からなる周辺回路部のトランジスタのゲート絶縁膜を前記セレクトトランジスタのゲート絶縁膜と同時に形成し、
前記周辺回路部のトランジスタのゲート電極を前記セレクトトランジスタのゲート電極と同時に形成する請求項１記載の半導体記憶装置の製造方法。
【請求項３】
前記セレクトトランジスタのゲート絶縁膜の膜厚を、
前記周辺回路部のうちの高耐圧が要求されるトランジスタのゲート絶縁膜と等しくする請求項２記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置の製造方法に関し、特に電気的に情報の書込み／消去が可能なフラッシュＥＥＰＲＯＭに用いて好適な半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】
電気的に情報の書込み／消去が可能な不揮発性の半導体記憶装置であるフラッシュＥＥＰＲＯＭは、情報を記録するためのメモリセル部に浮遊ゲート電極及び制御ゲート電極を備えた複数個のセルトランジスタと、セルトランジスタを制御・選択するためのセレクトトランジスタの２種類のトランジスタを有している。さらに実用的なフラッシュＥＥＰＲＯＭでは論理演算回路などの周辺回路部のトランジスタも同一基板上に形成される。
【０００３】
このようなフラッシュＥＥＰＲＯＭのうち、図１５に示すような、情報の記録／読み出しを行うためのデータ線にセルトランジスタが所定数毎に並列に接続され、それらと直列にセレクトトランジスタが接続された構成のものが知られている。図１５に示すような構成のフラッシュＥＥＰＲＯＭは、メモリセル部に対するアクセス速度はそれほど速くないが、デバイス面積が小さく、製造工程も比較的少なくて済むため、高集積化及び低コスト化が要求される、例えば、ＩＣカード用の記憶装置として用いられている。
【０００４】
以下では、図１５に示す構成のフラッシュＥＥＰＲＯＭを例にして従来の半導体記憶装置の構造や製造方法について説明する。図１５はフラッシュＥＥＰＲＯＭのメモリセル部の一構成例を示す回路図であり、図１６は図１５に示したフラッシュＥＥＰＲＯＭの構造を示す平面図である。
【０００５】
図１５に示すフラッシュＥＥＰＲＯＭのメモリセル部は、複数のセルトランジスタ（図１５では、Ｍ１０１〜Ｍ１６４、Ｍ２０１〜Ｍ２６４、Ｍ３０１〜Ｍ３６４、Ｍ４０１〜Ｍ４６４）が格子状に配列された構成である。また、メモリセル部は、データ線（図１５ではＤ１〜Ｄ４）と平行な方向にそれぞれ所定数（図１５では６４個）のセルトランジスタから成る複数のブロックに分割され、各セルトランジスタのソース及びドレインがブロック毎にそれぞれ共通に接続されている。セルトランジスタの制御ゲート電極は、図１５に示す横一列毎に、情報の記録位置を選択するためのワード線（Ｗ１〜Ｗ６４）に共通に接続されている。
【０００６】
また、各ブロックには、並列に接続された所定数のセルトランジスタを選択するためのセレクトトランジスタが２個ずつ設けられ、第１のセレクトトランジスタ（図１５では、Ｑ１１、Ｑ２１、Ｑ３１、Ｑ４１）はセルトランジスタのドレインとデータ線に設けられたコンタクト（図１５では、Ｊ１〜Ｊ４）間に挿入され、第２のセレクトトランジスタ（図１５では、Ｑ１２、Ｑ２２、Ｑ３２、Ｑ４２）はセルトランジスタのソースとコモンソース（ＣＳ：接地電位）間に挿入されている。なお、各ブロックの第１のセレクトトランジスタのゲート電極はそれぞれ第１の選択ゲート線（ＳＧ１）に共通に接続され、第２のセレクトトランジスタのゲート電極はそれぞれ第２の選択ゲート線（ＳＧ２）に共通に接続されている。
【０００７】
図１６に示すように、メモリセル部を構成する各ブロックはフィールド酸化膜によってそれぞれ分離されている。また、セルトランジスタ（図１６では、Ｍ１０１〜Ｍ１６４、Ｍ２０１〜Ｍ２６４）のソース領域（Ｓ）及びドレイン領域（Ｄ）はブロック毎にそれぞれ共通に形成され、それらは所定数のセルトランジスタを並列に接続するための配線材としても用いられている。
【０００８】
また、セルトランジスタのソース領域及びドレイン領域上には、それらと交差するようにして浮遊ゲート電極（不図示）及び制御ゲート電極が所定間隔毎に配置され、制御ゲート電極は図１６の横一列毎にそれぞれ共通に接続されてワード線としても用いられている。このソース領域とドレイン領域に挟まれた制御ゲート電極直下の領域が電流の流れるチャネル領域となる。
【０００９】
セルトランジスタのドレイン領域の一端は、第１のセレクトトランジスタ（図１６では、Ｑ１１、Ｑ２１）のソース領域（Ｓ）に接続され、第１の選択ゲート線（ＳＧ１）を挟んで対向する位置に第１のセレクトトランジスタのドレイン領域（Ｄ）が形成される。第１のセレクトトランジスタのドレイン領域には、データ線と接続するためのコンタクト（図１６では、Ｊ１、Ｊ２）が設けられている。なお、図１６では第２のセレクトトランジスタが図示されていないが、セルトランジスタのソース領域の一端に第１のセレクトトランジスタと同様の構成で形成される。
【００１０】
このような構成において、情報の記録／消去する場合は、所定の電圧が印加されたデータ線とワード線の交差する位置のセルトランジスタが選択され、選択されたセルトランジスタの浮遊ゲート電極への電荷の出入りによって情報の書込み／消去が行われる。また、浮遊ゲート電極に電荷が取り込まれることによるしきい値電圧の変化を検出することでセルトランジスタに記録された情報の読み出しを行う。
【００１１】
次に、図１５及び図１６に示したフラッシュＥＥＰＲＯＭの従来の製造方法について、図１７〜図２４を用いて説明する。
【００１２】
図１７〜図２４は、図１５及び図１６に示した半導体装置の従来の製造方法の手順を示す断面図である。なお、図１７〜図２４に示したセレクトトランジスタの構造は、図１６に示した平面図のＡ−Ａ’線断面を示したものであり、セルトランジスタの構造は、図１６に示した平面図のＢ−Ｂ’線断面を示したものである。
【００１３】
まず、ｐ型半導体から成る基板１０１上にシリコン窒化膜（Ｓｉ３Ｎ４）を形成し、所定の形状にパターニングしてその開口部を選択酸化し、素子を分離するための非活性領域であるフィールド酸化膜１０６を形成する。続いて、熱酸化法により基板１０１の表面にセレクトトランジスタのゲート絶縁膜１０２ａ、及びセルトランジスタのトンネリング酸化膜１０２ｂをそれぞれ成膜する。このとき、セレクトトランジスタには高耐圧が要求されるため、以下のようなマルチ酸化を行う。まず、所望の膜厚よりも薄く酸化膜が形成されるように基板１０１の表面を熱酸化する。このときの膜厚は、後でさらにセルトランジスタのトンネリング酸化膜１０２ｂを形成する際に増加する分を差し引いた厚さにする。次に、フォトレジストをセレクトトランジスタ部に形成してセルトランジスタ部の酸化膜をエッチング除去する。続いて、フォトレジストを除去し、セルトランジスタ部の酸化膜が所望の膜厚になるように熱酸化を行い、セレクトトランジスタのゲート絶縁膜１０２ａとセルトランジスタのトンネリング酸化膜１０２ｂをそれぞれ所望の膜厚で成膜する（図１７）。
【００１４】
次に、これらの上にセルトランジスタの浮遊ゲート電極となる第１のＮ型ポリシリコン膜１０３を成膜し、その上にパッド酸化膜１０４をＣＶＤ（Chemical Vapor Deposition）法によって成膜し、さらにその上に第２のＮ型ポリシリコン膜１０５を成膜する。なお、第２のＮ型ポリシリコン膜１０５は後工程のイオン注入時にマスクとして使用するものであるため、アモルファスシリコン膜またはシリコン窒化膜を代わりに成膜してもよい。続いて、第１のＮ型ポリシリコン膜１０３、パッド酸化膜１０４、及び第２のＮ型ポリシリコン膜１０５をそれぞれ所定の形状にパターニングする。このとき形成した第１のＮ型ポリシリコン膜１０３の幅がセルトランジスタとセレクトトランジスタのチャネル長をそれぞれ決定する（図１８）。
【００１５】
次に、第２のＮ型ポリシリコン膜１０５をマスクとして用い、例えば、砒素（Ａｓ）などの不純物を基板１０１にイオン注入し、熱拡散させてセルトランジスタとセレクトトランジスタのソース領域１０７及びドレイン領域１０８をそれぞれ形成する（図１９）。
【００１６】
続いて、第１のＮ型ポリシリコン膜１０３、パッド酸化膜１０４、及び第２のＮ型ポリシリコン膜１０５の側面を埋めるようにしてプラズマＣＶＤ法によりシリコン酸化膜（ＳｉＯ２）から成る拡散層上酸化膜１０９を成膜する（図２０）。
【００１７】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法とエッチバック法により拡散層上酸化膜１０９の上面を平坦化し、第２のＮ型ポリシリコン膜１０５を現出させる。このとき、拡散層上酸化膜１０９の埋め込まれ方によってはＣＭＰを行わずにエッチバックだけを行ってもよい。さらに、第２のＮ型ポリシリコン膜１０５及びパッド酸化膜１０４をそれぞれエッチング除去し、第１のＮ型ポリシリコン膜１０３の表面を露出させる（図２１）。なお、この工程の前に第１のＮ型ポリシリコン膜１０３の側面にある拡散層上酸化膜１０９の高さを調整するためのエッチング工程を行ってもよい。
【００１８】
次に、第１のＮ型ポリシリコン膜１０３上にセルトランジスタの浮遊ゲート電極の上部となる第３のＮ型ポリシリコン膜１１０を成膜し、セルトランジスタ部にフォトレジストを形成して、セレクトトランジスタ部の第１のＮ型ポリシリコン膜１０３及び第３のＮ型ポリシリコン膜１１０にそれぞれリン（Ｐ）などの不純物をイオン注入する。続いて、浮遊ゲート電極と後工程で形成する制御ゲート電極間の容量を大きくするためにセルトランジスタ部の第３のＮ型ポリシリコン膜１１０をウィング状にパターニングし、その上にＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜１１１をＣＶＤ法で成膜する（図２２）。
【００１９】
次に、セレクタトランジスタ部のＯＮＯ膜１１１に開口部１１４を設け（図２３）、セレクタトランジスタのゲート電極、及びセルトランジスタの制御ゲート電極となる第４のＮ型ポリシリコン膜１１２及び金属シリサイド膜（例えば、ＷＳｉ）１１３をＯＮＯ膜１１１上に成膜する。このようにすることで、セレクトトランジスタ部の第１のＮ型ポリシリコン膜１０３と第４のＮ型ポリシリコン膜１１２が開口部１１４を介して短絡される。
【００２０】
続いて、セレクトトランジスタ部及び周辺回路部をそれぞれフォトレジストで覆い、セルトランジスタのコントロールゲート、ＯＮＯ膜１１１、フローティングゲートを同時にパターニングする。最後に、セルトランジスタ部をフォトレジストで覆い、セレクトトランジスタ及び周辺回路のトランジスタのゲート電極（第４のＮ型ポリシリコン膜１１２及び金属シリサイド膜１１３）をパターニングする（図２４）。なお、金属シリサイド膜１１３は、必ずしも設ける必要はなく、第４のＮ型ポリシリコン膜１１２だけを成膜してもよい。また、図２３及び図２４では、セレクトトランジスタ部のチャネル領域の直上でＯＮＯ膜１１１に開口部１１４が設けられているが、実際の開口部１１４はフィールド酸化膜１０６上でＯＮＯ膜１１１に設けられる。
【００２１】
【発明が解決しようとする課題】
上記したような従来の半導体記憶装置では、セレクトトランジスタとセルトランジスタが同様の構造であるため、耐圧が異なるセルトランジスタのトンネリング酸化膜とセレクトトランジスタのゲート絶縁膜の膜厚を変えるための工程や、セレクトトランジスタの第１のＮ型ポリシリコン膜（セルトランジスタの浮遊ゲートに相当する）と第４のポリシリコン膜（セルトランジスタの制御ゲートに相当する）を短絡する工程が必要になり、製造工程が増えてコストが増大するという問題があった。
【００２２】
また、セレクトトランジスタのゲート電極に用いるポリシリコン膜の不純物濃度は抵抗を小さくして高速化するために濃くすることが望ましく、セルトランジスタの浮遊ゲート電極に用いるポリシリコン膜の不純物濃度は情報の消去不良や保持性能を向上させるために薄くすることが望ましいため、これらの不純物濃度を変えるための工程が必要になる。
【００２３】
このような問題を解決するため、例えば、セレクトトランジスタをセルトランジスタと同時に形成するのではなく、周辺回路部のトランジスタと同時に製造する方法が考えられる。
【００２４】
しかしながら、周辺回路部のトランジスタは、一般に、セレクトトランジスタよりもチャネル長を正確に管理する必要があるため、ゲート電極形成後に、それをマスクとしてイオン注入が行われ、ソース領域及びドレイン領域となる拡散層が形成される。したがって、セレクトトランジスタの拡散層をセルトランジスタの拡散層と同時に形成することができないため、図２５（ａ）に示すように、配線材としても用いられるセレクトトランジスタとセルトランジスタの拡散層の接続部に不純物が二重に注入されて耐圧が劣化したり、図２５（ｂ）に示すように不純物の未注入領域ができて接続が切れてしまうおそれがある。
【００２５】
本発明は上記したような従来の技術が有する問題点を解決するためになされたものであり、セレクトトランジスタのゲート絶縁膜の厚膜化や、セレクトトランジスタのゲート電極に用いるポリシリコン膜の不純物濃度の高濃度化を、少ない製造工程数で実現できる半導体記憶装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段】
上記目的を達成するため本発明の半導体記憶装置の製造方法は、  浮遊ゲート電極及び制御ゲート電極を備えた、情報を記録するための複数のセルトランジスタと、
前記セルトランジスタを制御／選択するためのセレクトトランジスタとを有する、電気的に情報の書込み／消去が可能な半導体記憶装置の製造方法であって、
半導体基板上に前記セルトランジスタのチャネル長及び前記セレクトトランジスタのチャネル長を決定する形状にパターニングされた、前記セルトランジスタのトンネリング酸化膜となる第１の絶縁膜及び前記浮遊ゲート電極となる第１のポリシリコン膜、並びにイオン注入工程でマスクとして用いるパッド酸化膜及び第２のポリシリコン膜を順次積層し、
前記パッド酸化膜及び前記第２のポリシリコン膜をマスクに用いて不純物イオンを注入し、前記セルトランジスタ及び前記セレクトトランジスタそれぞれのソース領域及びドレイン領域を同時に形成し、
前記セレクトトランジスタの形成領域及び前記セルトランジスタの形成領域の前記パッド酸化膜及び前記第２のポリシリコン膜をそれぞれ除去し、
前記第１のポリシリコン膜上に前記浮遊ゲート電極の上部となる第３のポリシリコン膜及び前記浮遊ゲート電極と前記制御ゲート電極間を絶縁するための第２の絶縁膜を形成した後、前記セレクトトランジスタの形成領域の前記第１の絶縁膜、前記第１のポリシリコン膜、前記第３のポリシリコン膜及び第２の絶縁膜をそれぞれ除去して、前記セレクトトランジスタのチャネル領域直上の前記半導体基板表面を露出させ、
該露出された前記半導体基板表面に前記セレクトトランジスタのゲート絶縁膜を形成し、
前記セルトランジスタの形成領域に前記制御ゲート電極を形成すると共に、該ゲート絶縁膜上に前記セレクトトランジスタのゲート電極を形成する方法である。
【００２８】
また、論理演算回路からなる周辺回路部のトランジスタのゲート絶縁膜を前記セレクトトランジスタのゲート絶縁膜と同時に形成し、
前記周辺回路部のトランジスタのゲート電極を前記セレクトトランジスタのゲート電極と同時に形成してもよく、
前記セレクトトランジスタのゲート絶縁膜の膜厚を、
前記周辺回路部のうちの高耐圧が要求されるトランジスタのゲート絶縁膜と等しくしてもよい。
【００３２】
上記のような半導体記憶装置の製造方法及び半導体記憶装置では、セレクトトランジスタのゲート電極のポリシリコン膜が１層になるため、従来のように２つのポリシリコン膜を短絡する工程やセルトランジスタの浮遊ゲート電極に相当するポリシリコン膜の抵抗を小さくするための不純物注入工程が不要になる。
【００３３】
【発明の実施の形態】
次に本発明について図面を参照して説明する。
【００３４】
本実施形態の半導体記憶装置の製造方法は、従来と同様にセレクトトランジスタとセルトランジスタを同時に形成する。また、セルトランジスタの制御ゲートを形成する前に、セレクトトランジスタのチャネル領域直上に在るポリシリコン膜や酸化膜を、一旦、全て取り去って基板表面を露出させ、その後、あらためて、セレクトトランジスタのゲート絶縁膜を形成し、その上にゲート電極をセルトランジスタの制御ゲート電極と同時に形成する方法である。なお、本実施形態の製造方法を適用するフラッシュＥＥＰＲＯＭの回路構成及び平面構造は従来と同様であるため、その説明は省略する。
【００３５】
まず、本発明の半導体装置の製造方法について図１〜図８を参照して説明する。図１〜図８は、本発明の半導体装置の製造方法のうち、セルトランジスタ及びセレクトトランジスタの製造手順を示す断面図である。
【００３６】
まず、ｐ型半導体から成る基板１上にシリコン窒化膜を形成し、所定の形状にパターニングしてその開口部を選択酸化し、素子を分離するための非活性領域であるフィールド酸化膜６を形成する。なお、素子分離領域は、シャロー・トレンチ・アイソレーション（ＳＴＩ）であってもよい。
【００３７】
続いて、熱酸化法により基板１の表面にシリコン酸化膜（ＳｉＯ２）を成膜する。ここで、セレクトトランジスタ部に形成されたシリコン酸化膜２ａは、後工程で除去される。また、セルトランジスタ部に形成されたシリコン酸化膜はトンネリング酸化膜２ｂとなる。
【００３８】
次に、シリコン酸化膜２ａ及びトンネリング酸化膜２ｂ上にセルトランジスタの浮遊ゲート電極となる第１のＮ型ポリシリコン膜３をそれぞれ成膜し、その上にパッド酸化膜４をＣＶＤ法によって成膜し、さらにその上に第２のＮ型ポリシリコン膜５を成膜する。なお、第２のＮ型ポリシリコン膜５は後工程のイオン注入時にマスクとして使用するものであるため、アモルファスシリコンまたはシリコン窒化膜を代わりに成膜してもよい。
【００３９】
続いて、第１のＮ型ポリシリコン膜３、パッド酸化膜４、及び第２のＮ型ポリシリコン膜５をそれぞれ所定の形状にパターニングする。このとき形成した第１のＮ型ポリシリコン膜３の幅がセルトランジスタとセレクトトランジスタのチャネル長をそれぞれ決定する（図１）。
【００４０】
次に、第２のＮ型ポリシリコン膜５をマスクとして用い、例えば、砒素（Ａｓ）などの不純物を基板１にイオン注入し、熱拡散させてセルトランジスタとセレクトトランジスタのソース領域７及びドレイン領域８をそれぞれ形成する（図２）。このとき、第１のＮ型ポリシリコン膜３、パッド酸化膜４、及び第２のＮ型ポリシリコン膜５の側面に絶縁膜によってサイドウォールを形成し、Ｎ型拡散層から成るソース領域７及びドレイン領域８をＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にしてもよい。
【００４１】
次に、第１のＮ型ポリシリコン膜３、パッド酸化膜４、及び第２のＮ型ポリシリコン膜５の側面を埋めるようにしてプラズマＣＶＤ法によりシリコン酸化膜からなる拡散層上酸化膜９を基板表面に成膜する。なお、本工程の前にセルトランジスタの第１のＮ型ポリシリコン膜３、パッド酸化膜４、及び第２のＮ型ポリシリコン膜５の側面は信頼性の高い熱酸化膜などで覆っておく。また、サイドウォールを形成する場合はその前に同様の熱酸化膜で覆っておく。これは、セルトランジスタの浮遊ゲート電極である第１のＮ型ポリシリコン膜３から拡散層上酸化膜９に電荷が漏れ出し、情報の保持性能が低下することを防止するための処理である。続いて、ＣＭＰとエッチバック法により拡散層上酸化膜９の上面を平坦化し、第２のＮ型ポリシリコン膜５を現出させる（図３）。このとき、拡散層上酸化膜９の埋め込まれ方によってはＣＭＰを行わずにエッチバックだけを行ってもよい。
【００４２】
次に、第２のＮ型ポリシリコン膜５及びパッド酸化膜４をそれぞれエッチング除去し、第１のＮ型ポリシリコン膜３の表面を露出させる（図４）。なお、この工程の前に第１のＮ型ポリシリコン膜３の側面にある拡散層上酸化膜９の高さを調整するためのエッチング工程を行ってもよい。
【００４３】
次に、第１のＮ型ポリシリコン膜３上にセルトランジスタの浮遊ゲート電極の上部となる第３のＮ型ポリシリコン膜１０を成膜し、浮遊ゲート電極と後工程で形成する制御ゲート電極間の容量を大きくするためにセルトランジスタ部の第３のＮ型ポリシリコン膜１０をウィング状にパターニングする。さらに、第３のＮ型ポリシリコン膜１０上にＯＮＯ膜１１をＣＶＤ法で成膜する（図５）。
【００４４】
続いて、セレクトトランジスタ部のＯＮＯ膜１１、第３のＮ型ポリシリコン膜１０、第１のＮ型ポリシリコン膜３、及びシリコン酸化膜２をそれぞれエッチング除去し、基板１の表面を露出させる（図６）。
【００４５】
次に、セレクトトランジスタ部の基板１の表面を熱酸化させてゲート絶縁膜１４を形成し（図７）、セレクタトランジスタのゲート電極、及びセルトランジスタの制御ゲート電極となる第４のＮ型ポリシリコン膜１２を、ゲート絶縁膜１４及びＯＮＯ膜１１上にそれぞれ成膜し、その上に金属シリサイド膜（例えば、ＷＳｉ）１３を成膜する。
【００４６】
続いて、セレクトトランジスタ部及び周辺回路部をそれぞれフォトレジストで覆い、セルトランジスタのコントロールゲート、ＯＮＯ膜１１、フローティングゲートを同時にパターニングする。最後に、セルトランジスタ部をフォトレジストで覆い、セレクトトランジスタ及び周辺回路のトランジスタのゲート電極（第４のＮ型ポリシリコン膜１２、金属シリサイド膜１３）をパターニングする（図８）。なお、金属シリサイド膜１３は、必ずしも設ける必要はなく、第４のＮ型ポリシリコン膜１２だけを成膜してもよい。
【００４７】
したがって、本実施形態の半導体装置の製造方法によれば、セレクトトランジスタのソース領域及びドレイン領域であるＮ型拡散層とセルトランジスタのソース領域及びドレイン領域であるＮ型拡散層を同時に形成しているため、セレクトトランジスタとセルトランジスタの接続部が切断したり、不純物が二重に注入されることがない。また、セレクトトランジスタのゲート電極は、従来のように二層構造のＮ型ポリシリコン膜を有していないため、２つのＮ型ポリシリコン膜を短絡させるための工程や、セルトランジスタの浮遊ゲート電極に相当する第１のＮ型ポリシリコン膜の抵抗を小さくするための不純物注入工程をなくすことができる。
【００４８】
よって、セレクトトランジスタのゲート絶縁膜の厚膜化や、セレクトトランジスタのゲート電極に用いるポリシリコン膜の不純物濃度の高濃度化を、少ない製造工程で実現できる。
【００４９】
ところで、上述したセルトランジスタ及びセレクトトランジスタと同時に周辺回路部のトランジスタを製造する場合、周辺回路部のトランジスタの製造工程は以下のようになる。
【００５０】
図９〜図１４は、本発明の半導体装置の製造方法のうち、周辺回路部のトランジスタの製造手順を示す断面図である。
【００５１】
まず、図１に示したセルトランジスタ及びセレクトトランジスタの製造工程と同時に、ｐ型半導体から成る基板１上にシリコン窒化膜を形成し、所定の形状にパターニングしてその開口部を選択酸化し、素子を分離するための非活性領域であるフィールド酸化膜６を形成する。
【００５２】
続いて、熱酸化法により基板１上にシリコン酸化膜（ＳｉＯ２）２ａ、及び第１のＮ型ポリシリコン膜３を成膜し、その上にパッド酸化膜４をＣＶＤ法によって堆積し、さらにその上に第２のＮ型ポリシリコン膜５を成膜する（図９）。
【００５３】
次に、図４に示した拡散層上酸化膜９の平坦化工程と同時に、第２のＮ型ポリシリコン膜５及びパッド酸化膜４をそれぞれエッチング除去し、第１のＮ型ポリシリコン膜３の表面を露出させる（図１０）。
【００５４】
続いて、図５に示した工程と同時に、第１のＮ型ポリシリコン膜３上に第３のＮ型ポリシリコン膜１０を堆積し、その上にＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜１１をＣＶＤ法により成膜する（図１１）。
【００５５】
次に、図６に示した工程と同時に、ＯＮＯ膜１１、第３のＮ型ポリシリコン膜１０、第１のＮ型ポリシリコン膜３、及びシリコン酸化膜２をそれぞれエッチング除去し、基板１の表面を露出させる（図１２）。
【００５６】
続いて、図７に示した工程と同時に、基板１の表面を熱酸化させ、周辺回路部のトランジスタのゲート絶縁膜を形成する。このとき、周辺回路部のトランジスタのうちの高耐圧が要求される高耐圧トランジスタについては、以下のようなマルチ酸化を行うことで厚膜化する。外部から供給される電源電圧Ｖｃｃで動作するＶｃｃ駆動トランジスタについてはゲート絶縁膜１５を厚膜化する必要はない。まず、所望の膜厚よりも薄く酸化膜が形成されるように基板１の表面を熱酸化する。このときの膜厚は、後でさらにＶｃｃ駆動トランジスタのゲート絶縁膜１５を形成する際に増加する分を差し引いた厚さにする。次に、フォトレジストを高耐圧トランジスタ部に形成してＶｃｃ駆動トランジスタ部の酸化膜をエッチング除去する。続いて、フォトレジストを除去し、Ｖｃｃ駆動トランジスタの酸化膜が所望の膜厚になるように熱酸化を行い、Ｖｃｃ駆動トランジスタのゲート絶縁膜１５と高耐圧トランジスタのゲート絶縁膜１６をそれぞれ所望の膜厚で成膜する（図１３）。なお、セレクトトランジスタのゲート絶縁膜１２は、高耐圧トランジスタと同様に本工程によって厚膜化する。
【００５７】
次に、周辺回路部のトランジスタのゲート電極となる第４のＮ型ポリシリコン膜１２及び金属シリサイド膜１３をゲート絶縁膜１５、１６上にそれぞれ成膜して、それぞれパターニングする。最後に、それらをマスクに砒素（Ａｓ）等の不純物を基板１にイオン注入して熱拡散させ、周辺回路部のトランジスタのソース領域１７及びドレイン領域１８をそれぞれ形成する（図１４）。
【００５８】
このように、周辺回路部のトランジスタのゲート絶縁膜及びゲート電極を形成する工程を、図１〜図８に示したセルトランジスタ及びセレクトトランジスタの製造工程と同時に行うことができるため、フラッシュＥＥＰＲＯＭ全体の製造工程をより削減することができる。
【００５９】
なお、本実施形態では、半導体記憶装置が有するＮチャネルトランジスタを例にしてその製造方法を説明しているが、不純物を変えることによりＰチャネルトランジスタに適用できることは言うまでもない。
【００６０】
【発明の効果】
本発明は以上説明したように構成されているので、以下に記載する効果を奏する。
【００６１】
セレクトトランジスタのゲート電極のポリシリコン膜が１層になるため、従来のように２つのポリシリコン膜を短絡する工程やセルトランジスタの浮遊ゲート電極に相当するポリシリコン膜の抵抗を小さくするための不純物注入工程が不要になる。したがって、セレクトトランジスタのゲート絶縁膜の厚膜化や、セレクトトランジスタのゲート電極に用いるポリシリコン膜の不純物濃度の高濃度化を、少ない製造工程数で実現できる。
【００６２】
また、セルトランジスタのソース領域及びドレイン領域となる第１の拡散層と、セレクトトランジスタのソース領域及びドレイン領域となる第２の拡散層とを同時に形成することで、セレクトトランジスタとセルトランジスタの接続部が切断したり、二重に不純物が注入されることがない。
【００６３】
さらに、周辺回路部のトランジスタのゲート絶縁膜をセレクトトランジスタのゲート絶縁膜と同時に形成し、周辺回路部のトランジスタのゲート電極をセレクトトランジスタのゲート電極と同時に形成することで、半導体記憶装置全体の製造工程をより低減することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法のうち、セルトランジスタ及びセレクトトランジスタの製造手順を示す断面図である。
【図２】本発明の半導体装置の製造方法のうち、セルトランジスタ及びセレクトトランジスタの製造手順を示す断面図である。
【図３】本発明の半導体装置の製造方法のうち、セルトランジスタ及びセレクトトランジスタの製造手順を示す断面図である。
【図４】本発明の半導体装置の製造方法のうち、セルトランジスタ及びセレクトトランジスタの製造手順を示す断面図である。
【図５】本発明の半導体装置の製造方法のうち、セルトランジスタ及びセレクトトランジスタの製造手順を示す断面図である。
【図６】本発明の半導体装置の製造方法のうち、セルトランジスタ及びセレクトトランジスタの製造手順を示す断面図である。
【図７】本発明の半導体装置の製造方法のうち、セルトランジスタ及びセレクトトランジスタの製造手順を示す断面図である。
【図８】本発明の半導体装置の製造方法のうち、セルトランジスタ及びセレクトトランジスタの製造手順を示す断面図である。
【図９】本発明の半導体装置の製造方法のうち、周辺回路部のトランジスタの製造手順を示す断面図である。
【図１０】本発明の半導体装置の製造方法のうち、周辺回路部のトランジスタの製造手順を示す断面図である。
【図１１】本発明の半導体装置の製造方法のうち、周辺回路部のトランジスタの製造手順を示す断面図である。
【図１２】本発明の半導体装置の製造方法のうち、周辺回路部のトランジスタの製造手順を示す断面図である。
【図１３】本発明の半導体装置の製造方法のうち、周辺回路部のトランジスタの製造手順を示す断面図である。
【図１４】本発明の半導体装置の製造方法のうち、周辺回路部のトランジスタの製造手順を示す断面図である。
【図１５】フラッシュＥＥＰＲＯＭのメモリセル部の一構成例を示す回路図である。
【図１６】図１５に示したフラッシュＥＥＰＲＯＭの構造を示す平面図である。
【図１７】図１５及び図１６に示した半導体装置の従来の製造方法の手順を示す断面図である。
【図１８】図１５及び図１６に示した半導体装置の従来の製造方法の手順を示す断面図である。
【図１９】図１５及び図１６に示した半導体装置の従来の製造方法の手順を示す断面図である。
【図２０】図１５及び図１６に示した半導体装置の従来の製造方法の手順を示す断面図である。
【図２１】図１５及び図１６に示した半導体装置の従来の製造方法の手順を示す断面図である。
【図２２】図１５及び図１６に示した半導体装置の従来の製造方法の手順を示す断面図である。
【図２３】図１５及び図１６に示した半導体装置の従来の製造方法の手順を示す断面図である。
【図２４】図１５及び図１６に示した半導体装置の従来の製造方法の手順を示す断面図である。
【図２５】図１５及び図１６に示した半導体装置のセルトランジスタ及びセレクトトランジスタを同時に製造しない場合の接続部の様子を示す模式図である。
【符号の説明】
１    基板
２ａ    シリコン酸化膜
２ｂ    トンネリング酸化膜
３    第１のＮ型ポリシリコン膜
４    パッド酸化膜
５    第２のＮ型ポリシリコン膜
６    フィールド酸化膜
７、１７    ソース領域
８、１８    ドレイン領域
９    拡散層上酸化膜
１０    第３のポリシリコン膜
１１    ＯＮＯ膜
１２    第４のＮ型ポリシリコン膜
１３  金属シリサイド膜
１４、１５、１６    ゲート絶縁膜
【図１】
0003563310.tif 000002
【図２】
0003563310.tif 000003
【図３】
0003563310.tif 000004
【図４】
0003563310.tif 000005
【図５】
0003563310.tif 000006
【図６】
0003563310.tif 000007
【図７】
0003563310.tif 000008
【図８】
0003563310.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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