(57)【特許請求の範囲】
【請求項１】
変調機能及びチャンネルコーダ／デコーダ・タスクを実行するプログラム可能の周辺プロセッサ（２５）と、
ＲＯＭ部分に変調器のための基本構成を記憶する表を含んでいる区分化ＲＡＭ／ＲＯＭメモリ（３０）とを備え、
前記区分化ＲＡＭ／ＲＯＭメモリは、前記周辺プロセッサと主プロセッサとの間に介在しており、
アドレスバスとデータバスが、前記周辺プロセッサと前記主プロセッサとの間で前記区分化ＲＡＭ／ＲＯＭメモリを相互接続しており、そして
前記周辺プロセッサ（２５）は、変調機能を実行するためのカウンタ（５５、５８、６２）、乗算器（６０、６３、６５、６６）、および加算器（６７、６８）を含むとともに、さらに、前記区分化ＲＡＭ／ＲＯＭメモリは、cos〔Θ（ｔ，α）〕の値を記憶する第１のＲＯＭ（５６）と、sin〔Θ（ｔ，α）〕の値を記憶する第２のＲＯＭ（５７）と、sinΘｎ｛＋１、０、−１｝信号を生成する第１の表（６１）と、cosΘｎ｛＋１、０、−１｝信号を生成する第２の表（６４）とを含んでいることを特徴とするディジタルセリュラ電話システムの変調器。
【請求項２】
前記周辺プロセッサにリンクしている回路ブロック（３７）を含み、当該回路ブロックは、前記周辺プロセッサにおいて変調されたサンプルの出力を受けるレジスタを含んでいる、請求項１に記載のディジタルセリュラ電話システムの変調器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、例えばＧＳＭ方法のような時分割多重アクセス（ＴＤＭＡ）方法を使用するディジタルセリュラ（cellular）電話システムに関する。
【０００２】
【従来の技術】
これらのシステにおいては、ベースバンドを処理するために３つの主機能を遂行しなければならない。即ち、
１．  音声コーディング／デコーディング、
２．  チャネルコーディング／デコーディング（ＣＲＣ／パリティコーディング、重畳（コンボリューション）コーディング、インタレーシング、デインタレーシング、ビタビデコーディング、パリティ検査／ＣＲＣ）、
３．  変調器／復調器、モデム。
である。
【０００３】
現在はこれらの機能を３つの分離した機能ユニットで実現している。
時分割多重アクセス（ＴＤＭＡ）方法の故に、これらのユニットの若干の動作時間比は極めて低い。
例えば、タスクを分割することができない要素である変調器は、一定の時間の間作動せしめられる専用オペレータで実現されている。
【０００４】
ＧＳＭシステムでは、この比の最大値は、変調器に関しては１２．５％であるが、総合では０．２％以下である。
現在の実例では、このオペレータに必要な回路資源を、不活動期間中に他のタスクを遂行させるために再使用することはできない。
このディジタル変調器オペレータは、通常は変換器に接近した線形部分内に実現されており、ディジタル／線形混合技術を必要とするが、これがディジタル部分に不利をもたらしている。
【０００５】
【発明の概要】
本発明は、組合わせることができるディジタル回路の動作に妥協を要求しない構造の変調器／復調器を提供することによって、上述の欠陥を解消する。
従って本発明の主題はディジタル変調器であって、このディジタル変調器は、同一回路を使用して変調機能とチャネルコーダ／デコーダタスクを遂行するプログラム可能な周辺プロセッサ（２５）を具備することを特徴とする。
【０００６】
このような配列を使用することにより回路資源の利用度を最適にすることが可能になり、この事実によって、対応集積回路の構造におけるシリコンフィーチュアリングの効率を改善する。
以下に添付図面に基づいて本発明の実施例を詳細に説明する。
【０００７】
【実施例】
図１に示す時分割多重アクセス型の端末は、ベコーダ（ vecoder）１を備えている。ベコーダ１は１つの入力にオーディオ信号を受け、出力３に出力信号としてオーディオ信号を供給する。
ベコーダ１は、例えばＧＳＭ型のＲＰＥ−ＬＴＰ  １３ＫＢＴ／Ｓのものである。
【０００８】
ベコーダ１は、コーダ／デコーダ４に接続されている。コーダ／デコーダ４の出力は変調器５に接続され、変調器５はその出力にＩ及びＱ信号を供給してこれらの信号を線形回路へ印加する。コーダ／デコーダ４の一方の入力は復調器６に接続されている。復調器６の入力は、線形回路から発したＩ及びＱ信号を受けている。
【０００９】
コーダ／デコーダ４は、例えば重畳コーディング及びビタビデコーディングを用いるビット操作コーダである。
変調器５はＲＯＭをベースにしており、一方復調器６は複素型ショートワードプロセッサを具備する。
回路１、４及び６は制御回路７に接続され、制御回路７は外部装置への通信出力を備えている。
【００１０】
図２に詳細に示されている変調器５は３段シフトレジスタ８を備え、このシフトレジスタ８の入力はコーダ／デコーダ４（図１）からの２進データを受け、出力は位相φ状態カウンタ９に接続されている。
４進カウンタ１０はサンプリングクロックからの入力信号を受ける。シフトレジスタ８は第２の出力に３ビット信号を供給する。
【００１１】
φ状態カウンタ９は、その出力に２ビット信号を供給する。
４進カウンタ１０は、その出力に２ビット信号を供給する。上記３つの回路の３ビット及び２ビット出力は、７ビットデコーダ１１の対応入力に接続されている。
デコーダ１１の出力は符号化された波形メモリ１２に接続されている。波形メモリ１２はＩ符号化された１２８語ＲＯＭ１３と、ＱＩ符号化された１２８語ＲＯＭ１４とに分割されている。
【００１２】
ＲＯＭ１３及び１４の出力は、バス制御回路１５に接続されている。バス制御回路１５の出力は、４進カウンタ１０に印加されるサンプリングクロック信号によって制御されているＱ及びＩ信号用ディジタル・アナログ変換器１６及び１７に接続されている。
変換器１６からのＱ信号のアナログ出力は線形位相フィルタ１８の入力に印加され、一方変換器１７の出力は別の線形位相フィルタ１９の入力に印加される。
【００１３】
フィルタ１８、１９の出力はそれぞれ乗算器２０及び２１に接続されている。乗算器２０及び２１は、信号 sin〔ωｏｔ〕及び cos〔ωｏｔ〕をも受け、それらの出力にＱ及びＩ信号を供給する。
本発明による復調器の周辺プロセッサは図３にブロック図で示されている。
復調器は周辺プロセッサ２５を備え、周辺プロセッサ２５は、プログラムを記憶しているＲＯＭ２６にアドレスバス２７及びプログラムバス２８を介して適切に接続されている。
【００１４】
ＲＯＭ２６内に記憶されているプログラムは、変調コード及びコーダコード（チャネル復調器）を含む。
例えばＤＳＰまたはマイクロコントローラ型であるプロセッサ２５は、２ポートＲＡＭ／ＲＯＭである区分化メモリ３０を介して主プロセッサ２９に接続されている。
【００１５】
更にプロセッサ２５は、試験及び調整線３１及び割り込み線３２を介して主プロセッサ２９に接続されている。
プロセッサ２５は、本願出願人による 1991 年 6月27日付フランス国特許出願91 07 985 号「命令の集合を少ない演算数で実行するプロトコルプロセッサ」に記載されている型のプロトコルプロセッサとすると有利である。
【００１６】
メモリ３０によるプロセッサ２５と２９との間の接続は、それぞれアドレスバス３３、３４及びデータバス３５、３６によって達成される。
区分化メモリ３０は、変調すべきローカル変数並びに記号を含む。また区分化メモリ３０はそのＲＯＭ部分に、変調器の基本構成を記憶する表をも含む。周辺プロセッサ２５は、変調されたサンプル（Ｉ、Ｑ）の出力（これらは周辺プロセッサのよって計数される）のためのレジスタを含む回路ブロック３７にも接続されている。
【００１７】
サンプルは、割り込み線３２によって固定される速度で供給される。
組立体のアーキテクチャは、変調器を使用するための割り込み待ち時間（２サイクル）及びシステム時間（２サイクル）をできる限り短縮するために最適化されている。
以下の表Ｉは擬似コードにおける変調プロセスを示す。
【００１８】
表Ｉ
変調器用主・副プログラム。
ループ回数＝SAM.N-A-TX; 送信される複数の記号からループ回数開始。
ループ回数＝０になるまで繰り返し
新記号を取り出し
SYMBを１瞬間左シフト；遅延線をシフト（遅延線は３ SYMB ）
遅延線 SYMB 内に新線を導入；
もし（新記号＝０）ならば
状態＝状態＋３２
そうでなければ
状態＝状態＋９６
もし終り
状態＝状態〔９６〕；状態をモジュロ９６でインクリメントさせる
Ｘ＝状態／SYMB連結；連結は２回左シフトさせた３有用ビット（２最上位ビットが状態、３最下位ビットが SYMB ）である
Ｘ＝Ｘ＋＃TABCOS；Ｘは送信されるサンプルバッファ（４サンプル）の表内のアドレスを含む
現ボーが送信されるまで待機：２最下位ビットＢが０まで待機
Ｂ＝Ｘ；送信されるバッファのアドレスは新ループ回数＝ループ回数−１
DOループ終り
変調器のためのサブプログラム割り込み
Ｂによってアドレスされたサンプルを外部レジスタへ出力
Ｂレジスタをインクリメント
復帰、割り込みから戻る。
【００１９】
0003545430.tif 000002
表IIは周辺プロセッサ内の対応ソフトウエアコードの一部分を示す。
【００２０】
0003545430.tif 000003
0003545430.tif 000004
0003545430.tif 000005
図４にＮ状態重畳回路の変形を示す。
【００２１】
この回路は、Ｎ回の畳み込みを巡回的に行う。
重畳回路は、Ｎ多項式Ｇi を積み重ねるようになっているＮレベルレジスタスタック４０を具備する。
レジスタスタック４０には、コーディングサイクル内の位置と、結果Ｇi またはＩの転送とを制御するスタックポインタ４１が付加されている。
【００２２】
Ｎ結果Ｇi またはＩは、Ｎビット出力レジスタ４２内へ順次に転送される。
スタック４０の出力は、Ｄn ×ｄn 回路４３及びＸＯＲ回路４４によって出力レジスタに接続されている。
最後に、Ｄレジスタ４５はＤn ×ｄn 回路４３に接続されている。
レジスタ４５の一方の入力はデータ入力であり、他方の入力は信号Ｒg Ｃk を受けている。
【００２３】
ＧＳＭＫ変調は、位相遷移がガウス形フィルタによって平滑されているＭＳＫ型の定包絡線変調である。
αを送信されるシーケンスとする。
α＝・・・αn-2 ，αn-1 ，αn ，αn+1 ，αn+2 ，・・・
送られる信号は次の形状である。
【００２４】
ｓ（ｔ，α）＝（２Ｅ）1/2 ／Ｔ cos〔２πfot ＋φ（ｔ，α）＋φｏ〕
２Ｅ／Ｔは、送られる記号当たりのエネルギを表す。
メッセージは位相情報φ（ｔ，α）内に含まれる。
φｏは任意位相である。
ＧＳＭの場合、αｉは全て同一の出現の確率を有し、２レベルアルファベットによって記述される。
【００２５】
濾波の場合のように、変調原理の定義によって、シーケンスαは事前変調フィルタに渡される。
ｇ（ｔ）をフィルタのパルス応答とする。
φ（ｔ，α）における最大位相偏位はΔφmax ＝（Ｍ−１）ｈπによって正規化される。但し、Ｍ＝２（２値アファベット  ＋１，−１）、ｈ＝変調指数である。即ち、
φ（ｔ，α）＝２πｈΣ+∞i=-∞αｉｑ（ｔ−ｉＴ）
ここに、ｑ（ｔ）＝∫T-∞ｇ（ｔ）ｄ（ｒ）
ＧＳＭ仕様によればｇ（ｔ）はガウス関数であり、その典型的な偏差は積ＢＴによって正規化される。ここに、Ｂは等価フィルタの幅（３ｄｂにおける）であり、Ｔは記号の持続時間である。
【００２６】
ｇ（ｔ）が時間的に制限されていることから、もしｔ＜０ならばｇ（ｔ）＝０であり、ｔ＞ＬＴの場合には定数（但し、Ｌ＝相関記号の数の制限長である）となるので、
0003545430.tif 000006
ｎＴにおける記号の出現φ（ｔ，α）は以下のように定義される。
【００２７】
Θ（ｔ，α）：ｎＴにおける（ｎ−１）の伝送を提供する相関状態ベクトルであって、可能な限り平滑されている。
２L-1 の考え得る相関状態が存在する。
Θｎ        ：位相状態Θｎ
変調器に関して送られる信号を以下に検討する。
【００２８】
この信号は次の形状で表すことができる。
ｓ（ｔ，α）＝（２Ｅ／Ｔ）1/2 ｛Ｉ(t) cos( 2πfot)−Ｑ(t)sin( 2 πfot)
ここに、Ｉ(t) ＝ cos〔φ（ｔ，α）〕
Ｑ(t) ＝ sin〔φ（ｔ，α）〕
但し、
φ（ｔ，α）＝Θ（ｔ，α）＋Θｎ
Ｉ(t) ＝ cos〔Θ（ｔ，α）〕・cos Θｎ−sin 〔Θ（ｔ，α）〕・sin Θｎ
Ｑ(t) ＝ cos〔Θ（ｔ，α）〕・sin Θｎ−sin 〔Θ（ｔ，α）〕・ocs Θｎ
Θ〔ｔ，α〕＝ 2πｈ〔Σnn-L+1 αi q(ｔ−ｉＴ）
ｑ（ｔ）は変調器フィルタのパルス応答であり、この応答はＬ係数によってモデル化され、従ってΘ（ｔ，α）は、
Ｌαｉのシーケンス
フィルタのＬ係数
によって定義される。
【００２９】
このフィルタの等価構造を図５に示す。
このフィルタは、フィルタの係数Ｑ１乃至ＱＬを含む列メモリ４６と、データシーケンスαｎ・・・αｎ−Ｌ＋１を含む行メモリ４７とを具備し、これらのメモリは行線４８及び列線４９によって接続されている。
データ及び係数は、線４８、４９の交点に配置されている乗算器５０における乗算によって組合され、加算器５１において合計される。加算器５１はその出力に信号Θ（ｔ，α）を発生する。
【００３０】
αｉ＝（＋１，−１）であることから、これらの乗算は転送、または反転の何れかによって置換される。
１つの変形によれば、係数の集合Ｑi によって重み付けされた２L の異なるシーケンスを有することが可能である。これらの２L の重み付けされたシーケンスは、アドレスベクトルがαｉベクトルに等価なＲＯＭメモリ（図示してない）から入手することができる。
【００３１】
サンプリングを遂行するためには、信号 cos〔Θ（ｔ，α）〕及び sin〔Θ（ｔ，α）〕を生成する必要がある。
最も簡単な方法は、 cos信号及び sin信号を記憶させておくことである。
記号当たり８乃至１６サンプルが必要であり、各サンプルは８ビットにわたって符号化されることが知られている。
【００３２】
ＧＭＳＫ変調器を図６に示す。
変調器は、データαｉのための入力シフトレジスタ５５を含み、このシフトレジスタはデータクロック信号Ｃｋによって制御されている。
シフトレジスタ５５の出力は、 cos〔Θ（ｔ，α）〕の値を記憶しているＲＯＭ５６の入力と、 sin〔Θ（ｔ，α）〕の値を記憶しているＲＯＭ５７の入力とに接続されている。各ＲＯＭは更に、サンプリングカウント回路５８の出力に接続されている。サンプリングカウント回路５８はサンプリングクロック信号５９によって制御される。
【００３３】
ＲＯＭ５６の出力は第１の乗算器６０の一方の入力に印加され、乗算器６０の他方の入力は sinΘｎ｛＋１，０，−１｝信号発生器回路６１に接続されている。発生器回路６１は、アップダウンカウンタ６２からの入力データによって制御される。
ＲＯＭ５６の出力は第２の乗算器６３の一方の入力にも印加され、乗算器６３の他方の入力は cosΘｎ｛＋１，０，−１｝信号発生器回路６４に接続されている。発生器回路６４も、アップダウンカウンタ６２によって制御される。
【００３４】
ＲＯＭ５７の出力は第３及び第４の乗算器６５、６６の入力に接続され、これらの乗算器の他方の入力はそれぞれ sinΘｎ信号発生器回路６１及び cosΘｎ信号発生器回路６４に接続されている。
第１の乗算器６０の出力に現れる cosΘ・sin Θｎ信号は第１の加算器６７に印加される。加算器６７の別の入力は、第４の乗算器６６の出力に現れる sinΘ・ cosΘｎ信号を受けている。
【００３５】
第２の乗算器６３からの cosΘ・cos Θｎ出力信号は第２の加算器６８に印加される。加算器６８の別の入力は第３の乗算器６５の出力に現れる sinΘ・sin Θｎ信号を受けている。
第１及び第２の加算器６７、６８の出力は、それぞれディジタル・アナログ（Ｄ／Ａ）変換器６９、７０の入力へ接続されている。これらの変換器は、それぞれのクロック入力７１、７２へ印加されるクロック信号によって制御される。
【００３６】
図６の変調器の動作は以下の通りである。
シーケンスαを記憶したシフトレジスタ５５の出力が復号され、考え得る２L の異なるシーケンスに対応する２L のページアドレスが生成される。
Ｌはコードの制限長及びシフトレジスタ５５内に記憶されているビットの数を表す。
【００３７】
各記号は、８ビットにわたって符号化されたｎサンプルによって符号化されている。語（ワード）の合計数は（２L ×ｎ）×２である。
cos 〔Θ（ｔ，α）〕記憶用ＲＯＭ５６及び sin〔Θ（ｔ，α）〕記憶用ＲＯＭ５７は、 cos〔Θ（ｔ，α）〕及び sin〔Θ（ｔ，α）〕の考え得る２L ×ｎの値を含んでいる（ここに、Θ（ｔ，α）は位相の相関部分を表す）。位相状態は２ビットカウンタ６２によって符号化される。
【００３８】
２進記号“１”は＋１に対応し、“０”は−１に対応する。
カウンタ６２はデータクロック信号によってインクリメントまたはデクレメントされる。もしαｉ＝１であればインクリメントされ、αｉ＝０であればデクレメントされる。
カウンタ６２の出力に発生し得る４つの状態はｎπ／２（２ｎ）に対応する。sin Θｎ及び cosΘｎの表は値｛＋１，０，−１｝だけを含んでいる。
【００３９】
前述したように、４つの乗算器６０、６３、６５、６６は、積、即ち cos〔Θ（ｔ，α）〕cos Θｎ、 cos〔Θ（ｔ，α）〕sin Θｎ、 sin〔Θ（ｔ，α）〕cos Θｎ及び sin〔Θ（ｔ，α）〕sin Θｎを発生する。
これらの乗算器の４つの出力は、加算器６７、６８において２つずつ加算されてＩ及びＱ信号が形成され、次いでＤ／Ａ変換されてアナログＩ及びＱ経路が形成される。
【００４０】
以下の表III は、アップダウンカウンタ６２の状態を示す。
表 III
状態 sin Θｎ cos Θｎ
０            ０          １
１          ＋１          ０
２            ０        −１
３          −１          ０
Ｄ／Ａ変換器を除く図６の変調器は２つの部分、即ち
* カウンタ（シフトレジスタ）５５、６２、５８、乗算器６０、６３、６５、６６、加算器６７、６８からなるオペレータ部分と、
* 表５６、５７、６１、６４からなる操作される部分と
に分割することができる。
【００４１】
周辺プロセッサ２５を有する図３の実施例の場合には、オペレータ部分はこの周辺プロセッサ内に実現され、操作される部分は区分化メモリ３０内に記憶され、そしてＩ及びＱ信号のサンプルは回路ブロック３７内に記憶される。
図７に、０にセットされた位相で初期化された格子（ trellis）を図式的に示す。
【００４２】
図７が示しているように、２進データは変調器によって、位相が若干数の異なる軌線を追随する定包絡線信号に変換される。図７には、送られる最初の４データ項目にわたって位相が追随できる全ての考え得る軌線が示されている。
便宜上、初期位相は０にセットされている。第１のデータ項目から、最初の２つの軌線は、直線軌線の２進“１”、またはアーチ形の軌線の２進“０”の何れかに対応する。爾後は、“１”を送ると位相が増大し、“０”を送ると位相が減少する。
【００４３】
図８は、図６のＧＭＳＫ変調器を用いて得られる位相の配列を示す。
変調された信号は複素面内におけるベクトルの回転に似ている。図８は、データ項目の中央におけるベクトルの終りの異なる位置を示す。
図９に、ＧＭＳＫ変調器の位相格子を示す。
図９は、送られる信号の位相にわたる“目の図（ diagram of the eye ）”を表している。この図では、位相は−π／２と１．５πとの間で計数される。
【図面の簡単な説明】
【図１】時分割多重アクセス型の端末のブロック図である。
【図２】公知のディジタル変調器のブロック図である。
【図３】本発明により図２の変調器に組込まれたプロセッサのブロック図である。
【図４】Ｎ状態重畳回路の実施例のブロック図である。
【図５】本発明による変調器の構造内のフィルタ機能の概要構造のブロック図である。
【図６】ＧＭＳＫ変調器の詳細図である。
【図７】０にリセットされた位相から始まる格子を表す図である。
【図８】ＧＭＳＫ位相配列を示す図である。
【図９】ＧＭＳＫ位相格子を表す図である。
【符号の説明】
１  ベコーダ
２  ベコーダの入力
３  ベコーダの出力
４  コーダ／デコーダ
５  変調器
６  復調器
７  制御回路
８  ３段シフトレジスタ
９  φ状態カウンタ
１０  ４進カウンタ
１１  ７ビットデコーダ
１２  符号化された波形メモリ
１３  Ｉ符号化された１２８語ＲＯＭ
１４  Ｑ符号化された１２８語ＲＯＭ
１５  バス制御回路
１６  Ｑ信号用Ｄ／Ａ変換器
１７  Ｉ信号用Ｄ／Ａ変換器
１８  フィルタ
１９  フィルタ
２５  周辺プロセッサ
２６  ＲＯＭ
２７  アドレスバス
２８  プログラムバス
２９  主プロセッサ
３０  区分化メモリ
３１  試験及び調整線
３２  割り込み線
３３  アドレスバス
３４  アドレスバス
３５  データバス
３６  データバス
３７  回路ブロック
４０  レジスタスタック
４１  スタックポインタ
４２  出力レジスタ
４３  Ｄn ×ｄn 回路
４４  ＸＯＲ回路
４５  Ｄレジスタ
４６  列メモリ
４７  行メモリ
４８  行線
４９  列線
５０  乗算器
５１  加算器
５５  入力シフトレジスタ
５６  cos 〔Θ（ｔ，α）〕ＲＯＭ
５７  sin 〔Θ（ｔ，α）〕ＲＯＭ
５８  サンプリングカウント回路
５９  サンプリングクロック信号
６０  乗算器
６１  sin Θｎ信号発生器回路
６２  アップダウンカウンタ
６３  乗算器
６４  cos Θｎ信号発生器回路
６５  乗算器
６６  乗算器
６７  加算器
６８  加算器
６９  Ｄ／Ａ変換器
７０  Ｄ／Ａ変換器
７１  Ｄ／Ａ変換器のクロック入力
７２  Ｄ／Ａ変換器のクロック入力
【図１】
0003545430.tif 000007
【図２】
0003545430.tif 000008
【図３】
0003545430.tif 000009
【図４】
0003545430.tif 000010
【図５】
0003545430.tif 000011
【図６】
0003545430.tif 000012
【図７】
0003545430.tif 000013
【図８】
0003545430.tif 000014
【図９】
0003545430.tif 000015