(57)【特許請求の範囲】
【請求項１】
最小発光単位のドットがマトリクス状に配置された平面表示板を表示データに基づく出力端子からの駆動電圧により駆動する集積回路装置において、
ドットの位置に対応するアドレス設定をして記憶された表示データが行ごとにパラレルに読み出される第１記憶部と、第１記憶部から読み出されたパラレルデータがシリアルデータに変換されるパラレル／シリアル変換部と、前記パラレルデータを読み出す行の順序を指定する第１データと前記パラレルデータをシリアルデータに変換するときのシリアル方向を指定する第２データとをアドレスに書込み読み出し可能な第２記憶部とを有し、
前記第２記憶部が前記第１記憶部の行アドレスと同数の行アドレスからなり、前記第１および第２データが前記第１記憶部の行アドレスに対応した複数のデータからなり、前記各第１データが前記第１記憶部の行アドレスのうち１つの行アドレスを規定するビット数のデータからなり、前記各第２データが前記シリアル方向を規定する１ビットのデータからなり、
前記第２記憶部の各行アドレスに所望の前記第１データおよび第２データを書込み、前記第２記憶部に書込まれた前記第１データおよび第２データを第１行目の行アドレスから順に読み出し、前記第２記憶部からの読み出しの順に前記第１記憶部から前記第１データで規定された行アドレスの前記パラレルデータを読み出し、前記パラレル／シリアル変換部で前記パラレルデータを前記第２データで規定されたシリアル方向のシリアルデータに変換することにより前記出力端子と前記第１記憶部のアドレスとの対応を任意に設定可能としたことを特徴とする集積回路装置。
【請求項２】
前記平面表示板がＭ（横）×Ｎ（縦）個の前記ドットを有し、ｍ（横）×ｎ（縦）個の前記ドットを有するＬ個の分割表示部に分割され、前記パラレルデータとしてｍビット単位にｎ個読み出し、前記平面表示板の１画面を前記分割表示部ごとにＬ回に時分割してダイナミック駆動することを特徴とする請求項１記載の集積回路装置。
【請求項３】
前記出力端子はｍ×ｎ個からなり、この出力端子と前記アドレスとの対応をｍ個単位に任意に設定可能としたことを特徴とする請求項２記載の集積回路装置。
【請求項４】
前記平面表示板はパネル基板に搭載された蛍光表示管からなり、前記各ドットがアノードを有し、このアノードを前記表示データにより駆動することを特徴とする請求項１記載の集積回路装置。
【請求項５】
前記平面表示板はパネル基板に搭載された蛍光表示管からなり、前記各ドットごとにアノードを有するとともに、前記分割表示部ごとにグリッドを有し、前記各グリッドに時分割でグリッド電圧を供給するごとに前記アノードを前記表示データに基づくアノード電圧により駆動することを特徴とする請求項２記載の集積回路装置。
【請求項６】
最小発光単位のドットがマトリクス状に配置された平面表示板と、表示データに基づく出力端子からの駆動電圧により前記平面表示板を駆動する集積回路装置とを具備した平面表示装置において、
前記集積回路装置は、ドットの位置に対応するアドレス設定をして記憶された表示データが行ごとにパラレルに読み出される第１記憶部と、第１記憶部から読み出されたパラレルデータがシリアルデータに変換されるパラレル／シリアル変換部と、前記パラレルデータを読み出す行の順序を指定する第１データと前記パラレルデータをシリアルデータに変換するときのシリアル方向を指定する第２データとをアドレスに書込み読み出し可能な第２記憶部とを有し、
前記第２記憶部が前記第１記憶部の行アドレスと同数の行アドレスからなり、前記第１および第２データが前記第１記憶部の行アドレスに対応した複数のデータからなり、前記各第１データが前記第１記憶部の行アドレスのうち１つの行アドレスを規定するビット数のデータからなり、前記各第２データが前記シリアル方向を規定する１ビットのデータからなり、
前記第２記憶部の各行アドレスに所望の前記第１データおよび第２データを書込み、前記第２記憶部に書込まれた前記第１データおよび第２データを第１行目の行アドレスから順に読み出し、前記第２記憶部からの読み出しの順に前記第１記憶部から前記第１データで規定された行アドレスの前記パラレルデータを読み出し、前記パラレル／シリアル変換部で前記パラレルデータを前記第２データで規定されたシリアル方向のシリアルデータに変換することにより前記出力端子と前記第１記憶部のアドレスとの対応を任意に設定可能としたことを特徴とする平面表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は平面表示板を駆動する集積回路装置および平面表示装置に関する。
【０００２】
【従来の技術】
平面表示装置であるドットキャラクタタイプの蛍光表示装置の従来の蛍光表示モジュールは、図８にその具体例を示すように平面表示板である蛍光表示管１００と蛍光表示管１００を駆動する集積回路装置３００とで構成されている。蛍光表示管１００は、分割表示部１１０としての１桁が５（横）×８（縦）個の最小発光単位のドットからなり英数字、カタカナ等を１５桁表示する機能を有し、その最小発光単位のドットを構成する５（横）×８（縦）個のアノード１０１（Ａ１〜Ａ４０）が各桁共通のアノード線１０２で各入力端子１０３（Ａ１〜Ａ４０）に引き出され、グリッド１０４（Ｇ１〜Ｇ１５）が桁電極として各桁ごとにグリッド線１０５で各入力端子１０６（Ｇ１〜Ｇ１５）に引き出されている。集積回路装置３００は、表示パターンに対応するアノード１０１を駆動するアノード電圧を出力端子３１１（ａ１〜ａ４０）から供給すると共に、各桁ごとのグリッド１０４を時分割駆動するグリッド電圧を出力端子３１２（ｇ１〜ｇ１５）から供給する。蛍光表示管１００と集積回路装置３００はプリント基板（図示せず）に実装され、蛍光表示管１００の入力端子１０３，１０６は集積回路装置３００の出力端子３１１，３１２にプリント基板上の配線３２５，３２６でそれぞれ接続される。
【０００３】
集積回路装置３００の回路構成は図５に示すように、蛍光表示管１００を表示するためのデータを含む各種信号が入出力される制御部３０１と、制御部３０１からの出力信号により表示データ等の書込みおよび読み出しをするＲＡＭや読み出しのみをするＲＯＭからなる記憶部３０２と、記憶部３０２から読み出され制御部３０１を介した表示データによりアノード電圧を出力するアノード駆動部３０３と、制御部３０１からのタイミング信号によりグリッド電圧を時分割で各桁のグリッド１０４に順次出力するグリッド駆動部３０４とを有している。制御部３０１には記憶部３０２からの表示データをカウント信号によりパラレルデータとして読み出す計数部３０５と、そのパラレルデータをシリアルデータに変換出力するパラレル／シリアル変換部３０６とを含んでいる。アノード駆動部３０３の出力側にはアノード電圧の出力端子３１１が接続され、グリッド駆動部３０４の出力側にはグリッド電圧の出力端子３１２が接続されている。
【０００４】
つぎにこの回路の動作を図６を併用して説明する。記憶部３０２には蛍光表示管１００の各桁ごとに表示する５（横）×８（縦）ビットの表示データが行アドレスＲ０〜Ｒ７×列アドレスＣ０〜Ｃ４に５（横）×８（縦）個のアノード１０１（Ａ１〜Ａ４０）に対応するアドレスで指定されて記憶されている。計数部３０５からカウント信号が記憶部３０２に供給されると記憶部３０２から表示しようとする桁の表示データとして列アドレスＣ０〜Ｃ４の５ビットごとに行アドレスＲ０から行アドレスＲ７までパラレルデータとして順次読み出される。読み出されたパラレルデータはパラレル／シリアル変換部３０６にて５ビットデータを列アドレスＣ０側からＣ４側へとシリアル化して出力される。このシリアルデータはアノード駆動部３０３に含まれるシフトレジスタに順次入力され５（横）×８（縦）ビットの表示データがすべて入力されると出力端子３１１（ａ１〜ａ４０）からアノードＡ１〜Ａ４０のアノード電圧として一斉に出力されると同時に制御部３０１からタイミング信号がグリッド駆動部３０４に供給され出力端子３１２（ｇ１〜ｇ１５）のうちタイミング信号に対応して駆動される桁に対応する出力端子のグリッド電圧が出力される。以下、同様にして、順次、グリッドの時分割によるダイナミック駆動により、各桁のアノード１０１とグリッド１０４にアノード電圧とグリッド電圧を供給していき所定の表示をする。
【０００５】
次に、集積回路装置３００と、この集積回路装置３００が裏面側に配置されるプリント基板３２０とを図７を参照して説明する。集積回路装置３００には、外周部に蛍光表示管１００の５（横）×８（縦）個のアノード１０１（Ａ１〜Ａ４０）に対応するアノード電圧の出力端子３１１（ａ１〜ａ４０）が半時計周りの順番位置に、１５桁分のグリッド１０４に対応するグリッド電圧の出力端子３１２（ｇ１〜ｇ１５）が時計周りの順番位置にそれぞれ設計段階で決められて配置され、図示しないが外周部の残りに入力端子や電源端子が配置されると共に、内部に上記構成の回路が各端子に電気的に接続されて配置されている。プリント基板３２０には集積回路装置３００の出力端子３１１（ａ１〜ａ４０），３１２（ｇ１〜ｇ１５）を実装するための入力端子３２１（ａ１〜ａ４０），３２２（ｇ１〜ｇ１５）と蛍光表示管１００の入力端子１０３（Ａ１〜Ａ４０），１０６（Ｇ１〜Ｇ１５）を実装するための出力端子３２３（Ａ１〜Ａ４０），３２４（Ｇ１〜Ｇ１５）とを配置して入力端子３２１，３２２と出力端子３２３，３２４との間をａ１〜ａ４０，ｇ１〜ｇ１５とＡ１〜Ａ４０，Ｇ１〜Ｇ１５とをそれぞれ対応させて配線３２５，３２６で接続している。
【０００６】
【発明が解決しようとする課題】
ところで、蛍光表示管の入力端子の配置は蛍光表示管の形やサイズを考慮して蛍光表示管のメーカにより設計される。一方、集積回路装置の各出力端子の配置は集積回路装置のメーカにより設計される。従って、蛍光表示モジュールのメーカにてプリント基板に蛍光表示管と集積回路装置を実装する際、集積回路装置メーカの設計段階で決められた出力端子位置に対応するプリント基板の入力端子と蛍光表示管メーカの設計段階で決められた入力端子位置に対応するプリント基板の出力端子との間を配線で接続することになる。蛍光表示モジュールのメーカにて蛍光表示管の入力端子の配置にシンプルな配線で対応可能なように集積回路装置メーカに集積回路装置の出力端子の配置を指定する場合は別として、汎用の集積回路装置を用いる場合は、集積回路装置メーカ側で決められた出力端子の配置に対応してプリント基板上の配線の引き回しを行わなければならない。例えば、図７に示すようにプリント基板上の入力端子３２１（ａ１〜ａ４０），３２２（ｇ１〜ｇ１５）および出力端子３２３（Ａ１〜Ａ４０），３２４（Ｇ１〜Ｇ１５）が配置されているとすると、グリッドの場合は入力端子３２２（ｇ１〜ｇ１５）と出力端子３２４（Ｇ１〜Ｇ１５）とが１対１で対向配置されているため配線３２６はシンプルとなり短くてすむが、アノードの場合は入力端子３２１（ａ１〜ａ４０）と出力端子３２３（Ａ１〜Ａ４０）とが必ずしも１対１で対向配置されていないため配線３２５の引き回しが複雑となっている。配線同士が交差しないように、一方をプリント基板３２０の表面と裏面とに配線している。また配線の引き回しは極力集積回路装置３００下で行っているが、どうしても入りきらない配線については集積回路装置３００の周辺で行わなければならないためプリント基板３２０上で配線領域が大きくなる。
本発明は上記問題点に鑑みてなされたものであり、アノード電圧の各出力端子
からの出力位置をユーザ側で任意に選択可能な集積回路装置を提供することにより、プリント基板上の配線をシンプルにし配線領域を縮小した平面表示装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
（１）本発明の集積回路装置は、最小発光単位のドットがマトリクス状に配置された平面表示板を表示データに基づく出力端子からの駆動電圧により駆動する集積回路装置において、ドットの位置に対応するアドレス設定をして記憶された表示データが行ごとにパラレルに読み出される第１記憶部と、第１記憶部から読み出されたパラレルデータがシリアルデータに変換されるパラレル／シリアル変換部と、前記パラレルデータを読み出す行の順序を指定する第１データと前記パラレルデータをシリアルデータに変換するときのシリアル方向を指定する第２データとをアドレスに書込み読み出し可能な第２記憶部とを有し、前記第２記憶部が前記第１記憶部の行アドレスと同数の行アドレスからなり、前記第１および第２データが前記第１記憶部の行アドレスに対応した複数のデータからなり、前記各第１データが前記第１記憶部の行アドレスのうち１つの行アドレスを規定するビット数のデータからなり、前記各第２データが前記シリアル方向を規定する１ビットのデータからなり、前記第２記憶部の各行アドレスに所望の前記第１データおよび第２データを書込み、前記第２記憶部に書込まれた前記第１データおよび第２データを第１行目の行アドレスから順に読み出し、前記第２記憶部からの読み出しの順に前記第１記憶部から前記第１データで規定された行アドレスの前記パラレルデータを読み出し、前記パラレル／シリアル変換部で前記パラレルデータを前記第２データで規定されたシリアル方向のシリアルデータに変換することにより前記出力端子と前記第１記憶部のアドレスとの対応を任意に設定可能としたことを特徴とする。
上記（１）の手段によれば、第２記憶部により表示データの読み出し順序とシリアル方向を指定することにより、集積回路装置の表示データ出力端子から平面表示板のマトリクス配置された最小発光単位のドットを駆動する表示データを出力するとき、ドットのアドレスと出力端子との対応を任意に設定可能であるので、モジュール組立時、平面表示板の表示データ入力端子と集積回路装置の表示データ出力端子とを１対１で対向配置でき、平面表示板の表示データ入力端子と集積回路装置の表示データ出力端子との電気的接続をシンプルな配線で行うことができる。
（２）本発明の集積回路装置は、上記（１）において、前記平面表示板がＭ（横）×Ｎ（縦）個の前記ドットを有し、ｍ（横）×ｎ（縦）個の前記ドットを有するＬ個の分割表示部に分割され、前記パラレルデータとしてｍビット単位にｎ個読み出し、前記平面表示板の１画面を前記分割表示部ごとにＬ回に時分割してダイナミック駆動することを特徴とする。
（３）本発明の集積回路装置は、上記（２）において、前記出力端子はｍ×ｎ個からなり、この出力端子と前記アドレスとの対応をｍ個単位に任意に設定可能としたことを特徴とする。
（４）本発明の集積回路装置は、上記（１）において、前記平面表示板はパネル基板に搭載された蛍光表示管からなり、前記各ドットがアノードを有し、このアノードを前記表示データにより駆動することを特徴とする。
（５）本発明の集積回路装置は、上記（２）において、前記平面表示板はパネル基板に搭載された蛍光表示管からなり、前記各ドットごとにアノードを有するとともに、前記分割表示部ごとにグリッドを有し、前記各グリッドに時分割でグリッド電圧を供給するごとに前記アノードを前記表示データに基づくアノード電圧により駆動することを特徴とする。
（６）本発明の平面表示装置は、最小発光単位のドットがマトリクス状に配置された平面表示板と、表示データに基づく出力端子からの駆動電圧により前記平面表示板を駆動する集積回路装置とを具備した平面表示装置において、前記集積回路装置は、ドットの位置に対応するアドレス設定をして記憶された表示データが行ごとにパラレルに読み出される第１記憶部と、第１記憶部から読み出されたパラレルデータがシリアルデータに変換されるパラレル／シリアル変換部と、前記パラレルデータを読み出す行の順序を指定する第１データと前記パラレルデータをシリアルデータに変換するときのシリアル方向を指定する第２データとをアドレスに書込み読み出し可能な第２記憶部とを有し、前記第２記憶部が前記第１記憶部の行アドレスと同数の行アドレスからなり、前記第１および第２データが前記第１記憶部の行アドレスに対応した複数のデータからなり、前記各第１データが前記第１記憶部の行アドレスのうち１つの行アドレスを規定するビット数のデータからなり、前記各第２データが前記シリアル方向を規定する１ビットのデータからなり、前記第２記憶部の各行アドレスに所望の前記第１データおよび第２データを書込み、前記第２記憶部に書込まれた前記第１データおよび第２データを第１行目の行アドレスから順に読み出し、前記第２記憶部からの読み出しの順に前記第１記憶部から前記第１データで規定された行アドレスの前記パラレルデータを読み出し、前記パラレル／シリアル変換部で前記パラレルデータを前記第２データで規定されたシリアル方向のシリアルデータに変換することにより前記出力端子と前記第１記憶部のアドレスとの対応を任意に設定可能としたことを特徴とする。
【０００８】
【発明の実施の形態】
以下に、本発明に基づき１実施例の集積回路装置４００を図８に示す蛍光表示管１００を駆動する能力を有するものとして図１乃至図４に参照して説明する。図１に回路構成を示すように、この集積回路装置４００は、蛍光表示管１００を表示するためのデータを含む各種信号が入力され生成される制御部４０１と、制御部４０１からの信号により表示データ等の書込みや読み出しをする記憶部４０２と、記憶部４０２から読み出され制御部４０１を介した表示データによりアノード電圧を出力するアノード駆動部４０３と、制御部４０１からのタイミング信号によりグリッド電圧を時分割で各桁のグリッド１０４に順次出力するグリッド駆動部４０４とを有している。制御部４０１には記憶部４０２からの表示データをカウント信号によりパラレルデータとして読み出す計数部４０５と、そのパラレルデータをシリアルデータに変換出力するパラレル／シリアル変換部４０６とを含んでいる。また、記憶部４０２には表示データを記憶するＲＡＭやＲＯＭからなる第１記憶部４０７と、第１記憶部４０７からの表示データの読み出し順序およびパラレル／シリアル変換部４０６からのシリアルデータのシリアル方向を指定するデータを記憶しこれらのデータが計数部４０５からのカウント信号により読み出されるＲＡＭからなる第２記憶部４０８とを含んでいる。アノード駆動部４０３の出力側にはアノード電圧の出力端子４１１（ａ１〜ａ４０）が接続され、グリッド駆動部４０４の出力側にはグリッド電圧の出力端子４１２（ｇ１〜ｇ１５）が接続されている。
【０００９】
次にこの集積回路装置４００の動作を説明する。図２に示すように、第１記憶部４０７には蛍光表示管１００の各桁ごとに表示する５（横）×８（縦）ビットの表示データが行アドレスＲ０〜Ｒ７×列アドレスＣ０〜Ｃ４に５（縦）×８（縦）個のアノード１０１（Ａ１〜Ａ４０）に対応するアドレスで指定されて記憶されている。また、第２記憶部４０８には、例えば図３に示すように、表示データを行アドレスＲ０〜Ｒ７の行ごとに列アドレスＣ０〜Ｃ４の５ビットを１バイトのパラレルデータとして読み出す順序を指定するデータを３ビットデータで行アドレスｒ０〜ｒ７×列アドレスｃ１〜ｃ３に、表示データを上記１バイトごとのパラレルデータからシリアルデータに変換するときのシリアル方向（Ｃ０から、または、Ｃ４から）を指定するデータを１ビットデータで行アドレスｒ０〜ｒ７×列アドレスｃ０に、それぞれ記憶されている。
【００１０】
計数部４０５から最初のカウント信号が第２記憶部４０８に供給されると第２記憶部４０８の行アドレスｒ０の列アドレスｃ０〜ｃ３のデータが読み出され、行アドレスｒ０の列アドレスｃ１〜ｃ３の３ビットデータ“１１１”は読み出し順序データとして第１記憶部４０７に供給されると同時に、列アドレスｃ０の１ビットデータ“１”はシリアル方向データとしてパラレル／シリアル変換部４０６に供給される。第１記憶部４０７に読み出し順序データ“１１１”が供給されると行アドレスＲ０〜Ｒ７のうちこの読み出し順序データ“１１１”に対応する行アドレスＲ７の列アドレスＣ０〜Ｃ４に記憶されているデータが読み出され、パラレル／シリアル変換部４０６に供給される。パラレル／シリアル変換部４０６に供給された行アドレスＲ７の列アドレスＣ０〜Ｃ４からのパラレルデータはパラレル／シリアル変換部４０６に供給された行アドレスｒ０のシリアル方向データ“１”に基づき、Ｃ４からＣ１の方向によりシリアル化されアノードＡ４０〜Ａ３６の表示データとして出力される。
【００１１】
計数部４０５から次のカウント信号が第２記憶部４０８に供給されると第２記憶部４０８の行アドレスｒ１の列アドレスｃ０〜ｃ３のデータが読み出され、行アドレスｒ１の列アドレスｃ１〜ｃ３の３ビットデータ“１１０”は読み出し順序データとして第１記憶部４０７に供給されると同時に、列アドレスｃ０の１ビットデータ“１”はシリアル方向データとしてパラレル／シリアル変換部４０６に供給される。第１記憶部４０７に読み出し順序データ“１１０”が供給されると行アドレスＲ０〜Ｒ７のうちこの読み出し順序データ“１１０”に対応する行アドレスＲ６の列アドレスＣ０〜Ｃ４に記憶されているデータが読み出され、パラレル／シリアル変換部４０６に供給される。パラレル／シリアル変換部４０６に供給された行アドレスＲ６の列アドレスＣ０〜Ｃ４からのパラレルデータはパラレル／シリアル変換部４０６に供給された行アドレスｒ１のシリアル方向データ“１”に基づき、Ｃ４からＣ１の方向によりシリアル化されアノードＡ３５〜Ａ３１の表示データとして出力される。
【００１２】
以下同様に、計数部４０５からカウント信号が第２記憶部４０８に供給されると第２記憶部４０８から列アドレスｃ０〜ｃ３ごとに行アドレスｒ２〜ｒ７の順序でデータが読み出され、列アドレスｃ１〜ｃ３のデータは読み出し順序データとして第１記憶部４０７に供給されると同時に、列アドレスｃ０のデータはシリアル方向データとしてパラレル／シリアル変換部４０６に供給される。第１記憶部４０７に読み出し順序データが供給されると行アドレスＲ０〜Ｒ７のうちこの読み出し順序データに対応する行アドレスの列アドレスＣ０〜Ｃ４に記憶されているデータが読み出され、パラレル／シリアル変換部４０６に供給される。パラレル／シリアル変換部４０６に供給された列アドレスＣ０〜Ｃ４からのパラレルデータはパラレル／シリアル変換部４０６に供給された列アドレスｃ０のデータに基づき、列アドレスｃ０からのシリアル方向データが０の場合、Ｃ０からＣ４の方向に、１の場合、Ｃ４からＣ１の方向によりシリアル化されアノードＡ６〜Ａ１０，Ａ１１〜Ａ１５，Ａ３０〜Ａ２６，Ａ２５〜Ａ２１，Ａ２０〜Ａ１６，Ａ５〜Ａ１の表示データとして順に出力される。
【００１３】
このシリアルデータはアノード駆動部４０３に含まれるシフトレジスタに順次入力され５（横）×８（縦）ビットの表示データがすべて入力されると出力端子４１１（ａ１〜ａ５）からアノードＡ４０〜Ａ３６、（ａ６〜ａ１０）からアノードＡ３５〜Ａ３１、（ａ１１〜ａ１５）からアノードＡ６〜Ａ１０、（ａ１６〜ａ２０）からアノードＡ１１〜Ａ１５、（ａ２１〜ａ２５）からアノードＡ３０〜Ａ２６、（ａ２６〜ａ３０）からアノードＡ２５〜Ａ２１、（ａ３１〜ａ３５）からアノードＡ２０〜Ａ１６、および（ａ３６〜ａ４０）からアノードＡ５〜Ａ１のアノード電圧として一斉に出力されると同時に制御部４０１からタイミング信号がグリッド駆動部４０４に供給され出力端子４１２（ｇ１〜ｇ１５）のうち表示しようとする桁に対応する出力端子４１２からグリッド電圧が出力される。以下、同様にして、順次、グリッドの時分割によるダイナミック駆動により、各桁に対応するアノード電圧とグリッド電圧を出力する。
【００１４】
次に、集積回路装置４００と、この集積回路装置４００が裏面側に配置されるプリント基板４２０とを図４を参照して説明する。尚、集積回路装置４００の出力端子４１１，４１２の配置は従来の集積回路装置３００での配置と同一とし、蛍光表示管１００の入力端子１０３，１０６の配置も従来実施例と同一とする。従って、プリント基板４２０に配置される集積回路装置４００の出力端子４１１，４１２を実装するための入力端子４２１，４２２と蛍光表示管１００の入力端子１０３，１０６を実装するための出力端子４２３，４２４との配置も従来実施例のプリント基板３２０での配置と同一とする。以上の条件での入力端子４２１，４２２と出力端子４２３，４２４との間の配線４２５，４２６について説明する。入力端子４２２と出力端子４２４間の配線４２６は従来と同様に接続されている。入力端子４２１と出力端子４２３間の配線４２５は、上記構成の回路の動作で説明したように、第２記憶部４０８のデータを図３に示すように設定すると、集積回路装置４００の出力端子４１１（ａ１〜ａ５），（ａ６〜ａ１０），（ａ１１〜ａ１５），（ａ１６〜ａ２０），（ａ２１〜ａ２５），（ａ２６〜ａ３０），（ａ３１〜ａ３５），（ａ３６〜ａ４０）がアノード１０１のＡ４０〜Ａ３６，Ａ３５〜Ａ３１，Ａ６〜Ａ１０，Ａ１１〜Ａ１５，Ａ３０〜Ａ２６，Ａ２５〜Ａ２１，Ａ２０〜Ａ１６，Ａ５〜Ａ１に対応するアノード電圧を出力するようになり、出力端子４１１のａ１〜ａ５，ａ６〜ａ１０，ａ１１〜ａ１５，ａ１６〜ａ２０，ａ２１〜ａ２５，ａ２６〜ａ３０，ａ３１〜ａ３５，ａ３６〜ａ４０が実装される各入力端子４２１と１対１で略対向して配置された出力端子４２３のＡ４０〜Ａ３６，Ａ３５〜Ａ３１，Ａ６〜Ａ１０，Ａ１１〜Ａ１５，Ａ３０〜Ａ２６，Ａ２５〜Ａ２１，Ａ２０〜Ａ１６，Ａ５〜Ａ１間でそれぞれ接続することが可能となる。
【００１５】
以上のように、最小発光単位のドットを構成するアノード１０１がマトリックス状に配置された蛍光表示管１００をアノード１０１の位置に対応するアドレス設定をした第１記憶部４０７から計数部４０５のカウント信号によりパラレルデータとして読み出しパラレル／シリアル変換部４０６によりシリアルデータとした表示データにより駆動する集積回路装置４００において、各パラレルデータの読み出し順序とシリアル方向とのデータを書込み読み出し可能な第２記憶部４０８を設け、この第２記憶部４０８から計数部４０５のカウント信号により読み出し順序とシリアル方向とのデータを読み出し、第１記憶部４０７からその読み出し順序データによりパラレルデータを読み出すと共にパラレル／シリアル変換部４０６でそのシリアル方向データにより各パラレルデータのシリアル方向を指定することにより集積回路装置４００からアノード電圧として表示データを出力する出力端子４１１と上記アドレスとの対応を任意に設定可能となる。
【００１６】
【発明の効果】
本発明によれば、第２記憶部により表示データの読み出し順序とシリアル方向を指定することにより、集積回路装置の表示データ出力端子から平面表示板のマトリクス配置された最小発光単位のドットを駆動する表示データを出力するとき、ドットのアドレスと出力端子との対応を任意に設定可能であるので、モジュール組立時、平面表示板の表示データ入力端子と集積回路装置の表示データ出力端子とを１対１で対向配置でき、平面表示板の表示データ入力端子と集積回路装置の表示データ出力端子との電気的接続をプリント基板の片面でのシンプルな配線で行うことができ配線領域も少なくてすむため、プリント基板の製造コストを安くすることができる。
【図面の簡単な説明】
【図１】本発明の１実施例である集積回路装置の回路ブロックの概略構成図。
【図２】図１の集積回路装置に含まれる第１記憶部からの表示データの読み出しの説明図。
【図３】図１の集積回路装置に含まれる第２記憶部での表示データの読み出し順番およびシリアル方向を指定するデータの読み出しの説明図。
【図４】図１の集積回路装置のプリント基板上での配置図。
【図５】従来の集積回路装置の回路ブロックの概略構成図。
【図６】図５の集積回路装置に含まれる記憶部からの表示データの読み出しの説明図。
【図７】図５の集積回路装置のプリント基板上での配置図。
【図８】蛍光表示モジュールの概略構造図。
【符号の説明】
１００  蛍光表示管
１０１  アノード
１０４  グリッド
１１０  分割表示部
４０１  制御部
４０２  記憶部
４０３  アノード駆動部
４０４  グリッド駆動部
４０５  計数部
４０６  パラレル／シリアル変換部
４０７  第１記憶部
４０８  第２記憶部
４１１  集積回路装置のアノード電圧出力端子
【図１】
0003558118.tif 000002
【図２】
0003558118.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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