(57)【特許請求の範囲】
【請求項１】
伝送路から供給される送信クロックを受けて受信クロックを再生するクロック再生方法であって、前記送信クロックに前記受信クロックを同期動作させるため、アダプティブクロック再生法を用いて前記送信クロックから前記受信クロックを再生するクロック再生方法において、
伝送路ジッタで生じた遅延変動量の予測値を、前記受信クロックと前記送信クロック何れからも独立した独立クロックを計数することにより求め、
該求めた予測値を前記アダプティブクロック再生法に適用する、
ステップを含み、これにより前記伝送路ジッタの抑制を図り前記伝送路ジッタの追従能力を向上させたことを特徴とするクロック再生方法。
【請求項２】
パケット交換ネットワーク内を伝送されてきたパケットより生成される伝送路ジッタを含有したＭＰＥＧデータ（ａ）を送信クロック（ｂ）に同期してバッファメモリ（１）に書き込ませ、該バッファメモリから平滑化されたＭＰＥＧデータを読み出すための受信再生クロック（ｃ）を再生する受信クロック生成装置において、
前記送信クロック（ｂ）を計数して送信書込計数値（ｆ）を生成する書込みカウンタ（２）と、
前記バッファメモリ（１）の滞留量が所与の一定値に達すると、前記受信再生クロック（ｃ）を生成する電圧制御水晶発振器（３）と、
前記受信再生クロック（ｃ）を計数して受信読出計数値（ｇ）を生成する読出しカウンタ（４）と、
前記パケット交換ネットワークの受信側において前記受信再生クロック（ｃ）と前記送信クロック（ｂ）何れからも独立した独立クロック（ｄ）から基準時間を計数して独立時間計数値（ｈ）を生成する発振器カウンタ（６）と、
前記送信書込計数値（ｆ）、前記受信読出計数値（ｇ）、および前記独立時間計数値（ｈ）に基づき前記電圧制御水晶発振器を制御するためのディジタル電圧制御信号（ｉ）を演算する演算手段（７，８，９）と、
前記ディジタル電圧制御信号（ｉ）にディジタル/アナログ変換を施して、電圧制御信号（ｅ）を前記電圧制御水晶発振器へ供給するＤ／Ａコンバータ（１０）と、
を具備することを特徴とする受信クロック生成装置。
【請求項３】
前記演算手段が、
前記送信書込計数値（ｆ）、前記受信読出計数値（ｇ）、および前記独立時間計数値（ｈ）に基づき伝送路遅延ジッタで生じた遅延変動量を予測して得た予測値を用いて前記電圧制御水晶発振器を制御するための前記ディジタル電圧制御信号（ｉ）を演算するＣＰＵ（７）と、
前記送信書込計数値（ｆ）、前記受信読出計数値（ｇ）、および前記独立時間計数値（ｈ）を前記ＣＰＵに通知するＣＰＵ通信制御部（８）と、
前記ＣＰＵの演算したディジタル電圧制御信号（ｉ）を前記ＣＰＵ通信制御部を介して受け取り格納するレジスタ（９）とを備え、
該レジスタに格納された前記ディジタル電圧制御信号（ｉ）を前記Ｄ／Ａコンバータへ供給する、請求項２に記載の受信クロック生成装置。
【請求項４】
前記パケット交換ネットワークが、前記パケットがＡＴＭセルであるＡＴＭネットワークである、請求項２に記載の受信クロック生成装置。
【請求項５】
前記パケット交換ネットワークがＩＰ網である、請求項２に記載の受信クロック生成装置。
【請求項６】
伝送路から供給される入力データを送信クロックに同期してバッファメモリに書き込ませ、該バッファメモリから出力データを読み出すための受信クロックを再生するクロック再生方法において、
受信側に独立発振器を持たせ、
該独立発振器のカウンタ値より基準時間を生成し、
該基準時間と前記送信クロックの計数値と前記受信クロックの計数値とに基づいて、伝送路ジッタで生じた遅延変動量を予測した制御を行って前記受信クロックを再生する
ステップを含むクロック再生方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック再生方法に関し、特に、パケット交換やＡＴＭ（ａｓｙｎｃｈｒｏｎｏｕｓ  ｔｒａｎｓｆｅｒ  ｍｏｄｅ）ネットワークなどに代表されるデータの遅延時間の揺らぎ（伝送路ジッタ）が多く、かつ送受信間クロックの網同期が確立しない環境において画像信号などの実時間伝送を実現するために、ジッタ抑圧を図って受信クロックを再生する方法に関するものである。
【０００２】
【従来の技術】
パケット交換やＡＴＭネットワークで通信を行う際、伝送路で生じるデータの遅延時間の揺らぎ（ジッタ）が問題となる。この「ジッタ」を抑制するために、受信側でバッファを持つ必要がある。
【０００３】
ここで、「ジッタ」とは、伝送されたパルスの時間的位置が正規の時点から前後に変動（位相変動）することをいう。ジッタによりパルス列は位相変調を受けるため、復調時にジッタ雑音となり伝送品質を劣化させる。ジッタは大別して、中継伝送路で生じる「伝送路ジッタ」と、多重化同期のためにパルススタッフ同期を適用した場合に生じる「スタッフジッタ」とに分けられる。本発明は「伝送路ジッタ」の抑制に係る。
【０００４】
またバッファの破綻を防止するために、バッファの書込みクロック（送信クロック）と読出しクロック（再生クロック）とを同期させる必要がある。しかしながら、ＡＴＭネットワークやパケット交換ネットワークでは、必ずしも送受信のクロックが同期する網同期が確立している保証は無い。
【０００５】
そのため、従来では、バッファの滞留量を常時監視し、バッファの滞留量が常に一定になるように再生クロックの制御を行う「アダプティブクロック再生法」が用いられている。尚、アダプティブクロック再生法の概念は、ＩＴＵ−Ｔ勧告Ｉ．３６３．１で定義されている。
【０００６】
一方、「伝送路ジッタ」ではないが「スタッフジッタ」を抑圧する技術が、従来から種々提案されている。例えば、特開平５−１４３０４号公報、特開平５−２０６９７６号公報、特開平７−１４３０８９号公報、特許第２９２３９０２号公報、や特許第３０５５４２５号公報等。
【０００７】
【発明が解決しようとする課題】
従来の「アダプティブクロック再生法」では、伝送路ジッタの影響を考慮していないので、大幅に伝送路ジッタを抑圧することが困難である。
【０００８】
一方、上述した公報は、「スタッフジッタ」を抑圧する技術的思想を開示しているに過ぎない。すなわち、上記公報と本発明とは、対象とする「ジッタ」の種類が異なることは明らかであるので、上記公報に記載された発明（技術的思想）を本発明に適用することは当業者といえども容易には行えないものと思料する。
【０００９】
したがって、本発明の目的は、伝送路ジッタの影響を考慮しない従来のアダプティブクロック再生法と比較して、大幅に伝送路ジッタの追従特性を改善することが可能なクロック再生方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、上記の目的を達成するために次のような技術的構成を採用する。
【００１１】
すなわち、本発明では、受信側に独立発振器を持たせ、この独立発振器のカウンタ値より基準時間を生成して、伝送路ジッタで生じた遅延変動量を予測した制御を行って受信クロックを再生している。
【００１２】
本発明の第１の態様によれば、伝送路から供給される送信クロックを受けて受信クロックを再生するクロック再生方法であって、送信クロックと受信クロックとは非同期で動作し、アダプティブクロック再生法を用いて送信クロックから受信クロックを再生するクロック再生方法において、伝送路ジッタで生じた遅延変動量の予測値を求め、この求めた予測値をアダプティブクロック再生法に適用する、ステップを含み、これにより伝送路ジッタの抑制を図り伝送路ジッタの追従能力を向上させたことを特徴とするクロック再生方法が得られる。
【００１３】
また、本発明の第２の態様によれば、パケット交換ネットワーク内を伝送されてきたパケットより生成される伝送路ジッタを含有したＭＰＥＧデータを送信クロックに同期してバッファメモリに書き込ませ、このバッファメモリから平滑化されたＭＰＥＧデータを読み出すための受信再生クロックを再生する受信クロック生成装置において、送信クロックを計数して送信書込計数値を生成する書込みカウンタと、バッファメモリの滞留量が所与の一定値に達すると、受信再生クロックを生成する電圧制御水晶発振器と、受信再生クロックを計数して受信読出計数値を生成する読出しカウンタと、パケット交換ネットワークの受信側において独立クロックから基準時間を計数して独立時間計数値を生成する発振器カウンタと、送信書込計数値、受信読出計数値、および独立時間計数値に基づき電圧制御水晶発振器を制御するためのディジタル電圧制御信号を演算する演算手段と、ディジタル電圧制御信号にディジタル／アナログ変換を施して、電圧制御信号を電圧制御水晶発振器へ供給するＤ／Ａコンバータと、を具備することを特徴とする受信クロック生成装置が得られる。
【００１４】
さらに、本発明の第３の態様によれば、伝送路から供給される入力データを送信クロックに同期してバッファメモリに書き込ませ、このバッファメモリから出力データを読み出すための受信クロックを再生するクロック再生方法において、受信側に独立発振器を持たせ、この独立発振器のカウンタ値より基準時間を生成し、この基準時間と送信クロックの計数値と受信クロックの計数値とに基づいて、伝送路ジッタで生じた遅延変動量を予測した制御を行って受信クロックを再生するステップを含むクロック再生方法が得られる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
本発明に係るクロック再生装置（受信クロック生成装置）について説明する前に、それが適用されるＭＰＥＧ（ｍｏｖｉｎｇ  ｐｉｃｔｕｒｅ  ｅｘｐｅｒｔｓ  ｇｒｏｕｐ）符号化／復号化システムについて図面を参照して説明する。
【００１７】
図４を参照すると、ＭＰＥＧ符号化／復号化システムは、送信装置１００と、受信装置２００と、それらを接続する伝送路３００とから構成される。送信装置１００は、ＭＰＥＧ符号化部１１０と、ＡＡＬ５生成部１２０と、ＡＴＭセル生成部１３０と、伝送路インタフェース部１４０とから構成されている。一方、受信装置２００は、伝送路インタフェース２１０と、ＡＴＭセル分解部２２０と、ＡＡＬ５分解部２３０と、ジッタ吸収処理部２４０と、ＭＰＥＧ復号化部２５０とから構成されている。
【００１８】
この技術分野で周知のように、ＭＰＥＧ−２規格に基づく信号をＡＴＭに接続する場合、ＡＴＭレイヤに直接サービス信号を接続するのではなく、ＡＡＬ（ＡＴＭ  Ａｄａｐｔａｔｉｏｎ  Ｌａｙｅｒ）を介して接続する。ＡＡＬとしてはタイプ１（ＡＡＬ１）からタイプ５（ＡＡＬ５）まで作られることになっており、マルチメディアサービスにはこのうち、ＡＡＬ１、ＡＡＬ２、ＡＡＬ５を使用することになっている。ＡＡＬ５はデータ通信やファイル転送などに適した機能を持っている。
【００１９】
換言すると、ＭＰＥＧ−２にはＡＴＭとの接続性が要求条件の１つとしてあり、そのためにトランスポートパケットの長さは１８８バイトとなり、ＡＴＭセルの実データ長４７バイトの４倍に設定されている。ＡＴＭセルの全データ長は５３バイトであり、ＭＰＥＧ／ＴＳをＡＴＭに効率良く接続できる。
【００２０】
送信装置１００において、ＭＰＥＧ符号化部１１０は画像データ（画像信号）を符号化してＭＰＥＧデータを出力する。ＡＡＬ５生成部１２０は、ＭＰＥＧデータから、１８８バイトの固定長パケットであるトランスポートストリーム（ＴＳ）パケットを生成する。ＡＴＭセル生成部１３０は、ＴＳパケットから、５３バイトのＡＴＭセルを生成する。ここで、ＡＴＭセルは６Ｍｂｐｓの伝送速度をもっている。伝送路インタフェース１４０は、ＡＴＭセルを１５０Ｍｂｐｓの伝送速度で伝送路３００を介して受信装置２００へ送信する。
【００２１】
ここで、伝送路３００を伝送する間に、ＡＴＭセルには伝送路ジッタが生じる。
【００２２】
受信装置２００では、伝送路インタフェース２１０は、１５０Ｍｂｐｓの伝送速度をもつＡＴＭセルを、伝送速度６Ｍｂｐｓの伝送速度のＡＴＭセルに変換する。ＡＴＭセル分解部２２０は、６ＭｂｐｓのＡＴＭセルを分解して、ＴＳパケットを得る。ＡＡＬ５分解部２３０は、ＴＳパケットを分解して、ＭＰＥＧデータと送信クロックとを出力する。
【００２３】
前述したように、伝送路３００中で伝送路ジッタが生じるので、ＡＡＬ５分解部２３０から出力されるＭＰＥＧデータおよび送信クロックにも伝送路ジッタが生じている。したがって、この伝送路ジッタを抑圧（吸収）する必要がある。その為に、受信装置２００はジッタ吸収処理部２４０を備えている。すなわち、ジッタ吸収処理部２４０は、入力するＭＰＥＧデータおよび送信クロックの生じている伝送路ジッタを抑圧（吸収）して、平滑化されたＭＰＥＧデータを出力する。ＭＰＥＧ復号化部２５０は、この平滑化されたＭＰＥＧデータを復号化して画像データ（画像信号）を出力する。
【００２４】
前述したように、従来のジッタ吸収処理部では、アダプティブクロック再生法により、バッファの滞留量を常時監視し、バッファの滞留量が常に一定となるように再生クロックの制御を行っていた。しかしながら、このアダプティブクロック再生法は、伝送路ジッタの影響を考慮していなので、大幅に伝送路ジッタを抑圧することが困難である。その為、従来では、上記再生クロック用のバッファとは別に、この伝送路ジッタを抑圧するための専用のバッファを設けていた。すなわち、２段のバッファを使用して伝送路ジッタを吸収（抑圧）していた。その為、従来のジッタ吸収処理部はハードウェア量が増加してしまう欠点がある。
【００２５】
図１を参照して、本発明の第１の実施の形態に係るクロック再生装置（受信クロック生成装置）１２について説明する。
【００２６】
図示のクロック再生装置１２は、ジッタ成分を含有したＭＰＥＧ（ｍｏｖｉｎｇ  ｐｉｃｔｕｒｅ  ｅｘｐｅｒｔｓ  ｇｒｏｕｐ）データ（入力データ）を送信クロック（書込みクロック）に同期してＦＩＦＯ（ｆｉｒｓｔ  ｉｎ  ｆｉｒｓｔ  ｏｕｔ）メモリバッファ（バッファメモリ）１に書き込ませ、この書き込んだデータをＦＩＦＯメモリバッファ１から平滑化されたＭＰＥＧデータ（出力データ）として読み出すために用いられる受信再生クロック（読出しクロック）を再生（生成）するための装置である。
【００２７】
クロック再生装置１２とＦＩＦＯバッファ１との組み合わせによって、図４に示すジッタ吸収処理部２４０が構成される。
【００２８】
クロック再生装置１２は、書込みカウンタ２と、電圧制御水晶発振器（ＶＣＸＯ）３と、読出しカウンタ４と、独立発振器５と、発振器カウンタ６と、中央処理装置（ＣＰＵ）７と、ＣＰＵ通信制御部８と、レジスタ９と、Ｄ／Ａコンバータ１０とを有する。
【００２９】
ＡＴＭネットワーク内を伝送されてきたＡＴＭセルより生成されるジッタ成分を含有したＭＰＥＧデータａは、送信クロックｂに同期してＦＩＦＯメモリバッファ１に書き込まれる。この際、送信クロックｂを書込みカウンタ２で計数して送信書込計数値ｆを生成する。送信書込計数値ｆは送信時間計数値とも呼ばれる。
【００３０】
ＦＩＦＯメモリバッファ１の滞留量が所与の一定値に達すると、後述するように電圧制御水晶発振器３から出力される受信再生クロックｃでＦＩＦＯメモリバッファ１の読み出しを開始する。この際、受信再生クロックｃを読出しカウンタ４で計数して受信読出計数値ｇを生成する。受信読出計数値ｇは受信時間計数値とも呼ばれる。
【００３１】
また同時に、独立発振器５から発振された独立クロックｄを発振器カウンタ６で計数して独立時間計数値ｈを生成する。これら送信書込計数値ｆ、  受信読出計数値ｇ、独立時間計数値ｈの３種のカウンタ計数値は、ＣＰＵ通信制御部８を介してＣＰＵ７へ通知される。
【００３２】
ＣＰＵ７では、後述するように、これら送信書込計数値ｆ、受信読出計数値ｇ、独立時間計数値ｈの３種のカウンタの計数値に基づき、電圧制御水晶発振器３を制御するためのディジタル電圧制御信号ｉを演算する。ＣＰＵ７は、この電圧制御信号ｉを再びＣＰＵ通信制御部８を通してレジスタ９に書き込んだ後、Ｄ／Ａコンバータ１０に出力する。
【００３３】
Ｄ／Ａコンバータ１０はディジタル電圧制御信号ｉにディジタル／アナログ変換を施し、電圧制御信号ｅを生成して電圧制御水晶発振器３の制御を行う。
【００３４】
次に、図１を参照して、クロック再生装置１２の動作について説明する。
【００３５】
伝送網にてジッタ成分を含有したＭＰＥＧデータａは、２個のトランスポートストリーム（ＴＳ）パケットを１フレームとしている。ＡＴＭ伝送では、この２個のＴＳパケットを８個のＡＴＭセルに分割して行っている。前述したように、各ＴＳパケットは１８８バイトの固定長をもち、各ＡＴＭセルの全データ長は５３バイトである。
【００３６】
ＣＰＵ７は、一定のＴＳフレーム到達毎（例えば、１０２４フレーム毎）に、書込みカウンタ２、読出しカウンタ４、発振器カウンタ６の各計数値である、送信書込計数値ｆ、受信読出計数値ｇ、独立時間計数値ｈをそれぞれ受信して、後述するように、ディジタル電圧制御信号ｉを演算する。
【００３７】
ここで、一定のＴＳフレーム到達単位毎における、送信書込計数値ｆの増加分をｄｅｌｔａ＿ｗｒｉｔｅ、受信読出計数値ｇの増加分をｄｅｌｔａ＿ｒｅａｄ、独立時間計数値ｈの増加分をｄｅｌｔａ０とそれぞれ定義する。
【００３８】
本発明では、ＣＰＵ７は、ｄｅｌｔａ０から伝送路ジッタの発生量を予測して、ジッタ分を考慮してディジタル電圧制御信号ｉの演算を行う。すなわち、ＣＰＵ７は、予測したジッタの発生量によって影響を受けた分の受信読出計数値ｇの偏差分をｅ＿ｃｏｕｎｔと定義して、伝送路ジッタの発生が生じなかったと仮定した場合における書込みクロック（送信クロック）ｂと読出しクロック（受信クロック）ｃとの位相比較関数を、以下の式より予測演算する。
【００３９】
0003555883.tif 000002
この位相比較関数ｎｉは、伝送路ジッタで生じた遅延変動量の予測値に相当する。この位相比較関数ｎｉの結果を用いることにより、伝送網のジッタ（伝送路ジッタ）によるディジタル電圧制御信号ｉへの外乱影響を抑圧する。こうして伝送路ジッタによる外乱を抑圧した上で、ＣＰＵ７は、送受信クロックの網同期が確立されない場合における受信再生クロックｃを、次式のｃｏｎｔで示すディジタル電圧制御信号ｉにより生成する。
【００４０】
0003555883.tif 000003
ここで、αは重み係数、ｄｉｆｆはＦＩＦＯメモリバッファ１の滞留量の設定値からのずれに比例した値である。すなわち、このｄｉｆｆは、送受信クロック間で網同期が確立されない場合でも、ＦＩＦＯメモリバッファ１が破綻を来さない様にフィードバック制御を行う制御量である。
【００４１】
図２を参照して、図１中のＣＰＵ７での動作について説明する。初期値として、前値送信時間（書込）計数値ｆ’、前値受信時間（読出）計数値ｇ’、および前値独立時間計数値ｈ’を０に設定する。
【００４２】
先ず、書込みカウンタ２で送信クロックｂの計数を開始し、ＣＰＵ１は、この送信書込計数値ｆをＣＰＵ通信制御部８を介して読込む（ステップＳ１）。引続いて、ＣＰＵ７は、この送信書込計数値ｆがＦＩＦＯ滞留量の設定値ｔａｒｇｅｔより大きいか否かを判断する（ステップＳ２）。送信書込計数値ｆがＦＩＦＯ滞留量の設定値ｔａｒｇｅｔより大きくなると、すなわち、ＦＩＦＯメモリバッファ１の滞留量が所与の一定値に達すると、ＣＰＵ７は、ＣＰＵ通信制御部８を介してレジスタ９に初期値としての予め定めたディジタル電圧制御信号ｉを書き込んで、Ｄ／Ａコンバータ１０を介して電圧制御水晶発振器３から受信再生クロックｃを生成させてＦＩＦＯメモリバッファ１の読出しを開始する。この際、読出しカウンタ４で受信再生クロックｃの計数を開始し、ＣＰＵ７は、この受信読出計数値ｇをＣＰＵ通信制御部８を介して読込む（ステップＳ３）。また、ＣＰＵ７は、独立発振器５を起動して、独立発振器５から独立クロックｄを発振させ、発振器カウンタ８で独立クロックｄの計数を開始する。この際、発振器カウンタ８で独立クロックｄの計数を開始し、ＣＰＵ７は、この独立時間計数値ｈをＣＰＵ通信制御部８を介して読込む（ステップＳ４）。
【００４３】
引続いて、ＣＰＵ７は、送信書込計数値ｆから前値送信時間計数値ｆ’を減算する（ｆ−ｆ’）ことにより、送信書込計数値ｆの増加分ｄｅｌｔａ＿ｗｒｉｔｅを求める（ステップＳ５）。ＣＰＵ７は、この送信書込計数値ｆの増加分ｄｅｌｔａ＿ｗｒｉｔｅが所定のＴＳフレーム数ｔｈ１に等しいか否かを判断する（ステップＳ６）。送信書込計数値ｆの増加分ｄｅｌｔａ＿ｗｒｉｔｅが所定のＴＳフレーム数ｔｈ１に等しいとき、ＣＰＵ７は、送信書込計数値ｆから受信読出計数値ｇを減算した値からさらにＦＩＦＯ滞留量の設定値ｔａｒｇｅｔを減算する（ｆ−ｇ−ｔａｒｇｅｔ）ことにより、制御量ｄｉｆｆを求める（ステップＳ７）。引続いて、ＣＰＵ７は、受信読出計数値ｇから前値受信時間計数値ｇ’を減算する（ｇ−ｇ’）ことにより、受信読出計数値ｇの増加分ｄｅｌｔａ＿ｒｅａｄを求めると共に、独立時間計数値ｈから前値独立時間計数値ｈ’を減算する（ｈ−ｈ’）ことにより、独立時間計数値ｈの増加分ｄｅｌｔａ０を求める（ステップＳ８）。そして、ＣＰＵ７は、送信書込計数値ｆを前値送信時間計数値ｆ’として、受信読出計数値ｇを前値送信時間計数値ｇ’として、独立時間計数値ｈを前値独立時間計数値ｈ’として保持する（ステップＳ９）。
【００４４】
それから、ＣＰＵ７は、独立時間計数値ｈの増加分ｄｅｌｔａ０から受信読出計数値ｇの増加分ｄｅｌｔａ＿ｒｅａｄを減算する（ｄｅｌｔａ０  −  ｄｅｌｔａ＿ｒｅａｄ）ことにより、上記位相比較関数ｎｉを求めると共に、この位相比較関数ｎｉに、制御量ｄｉｆｆに重み係数αを乗算して得られる値を加算する（ｎｉ  ＋  ｄｉｆｆ×α）ことにより、ディジタル電圧制御信号ｃｏｎｔを求める（ステップＳ１０）。そして、ＣＰＵ７は、このディジタル電圧制御信号ｃｏｎｔをＣＰＵ通信制御部８を通してレジスタ９に書き込む（ステップＳ１１）。
【００４５】
尚、ＦＩＦＯメモリバッファ１の容量が２０Ｋバイトの場合、ＦＩＦＯ滞留量の設定値ｔａｒｇｅｔとしては１０Ｋバイトが設定される。
【００４６】
上述した第１の実施の形態では、バッファメモリとしてＦＩＦＯメモリバッファ１を使用した例について述べているが、これに限定しないのは勿論である。
【００４７】
図３を参照して、本発明の第２の実施の形態に係るクロック再生装置（受信クロック生成装置）１２について説明する。
【００４８】
本第２の実施の形態では、図３に図示されるように、ＦＩＦＯメモリバッファ１を用いる代りにＲＡＭバッファ１Ａを用いている。この場合、ＲＡＭバッファ１Ａには、送信クロックｂおよび受信再生クロックｃの代りに、書込みカウンタ２から出力される送信書込計数値（書込みアドレス）ｆおよび読出しカウンタ４から出力される受信読出計数値（読出しアドレス）ｇが供給される。尚、ＲＡＭバッファ１Ａは、デュアルポートＳＲＡＭメモリであって良い。
【００４９】
次に、図５乃至図７を参照して、本発明の効果を定量的に示すために、コンピュータシミュレーションによる制御結果について説明する。図５乃至図７において、横軸は時間を示し、縦軸は偏差を示す。尚、横軸の時間に付してある数値は制御回数を示す。一方、縦軸の偏差における１は５０ｐｐｍを示している。
【００５０】
図５は最大０．０１ｍｓｅｃの伝送路ジッタに対して従来法を適用した結果を示したものである。ここで、従来法とは、本発明で示す伝送路ジッタの発生量によって影響を受けた分の受信読出計数値ｇの予測偏差分であるｅ＿ｃｏｕｎｔを考慮しないで、受信再生クロックｃを生成する方式である。すなわちディジタル電圧制御信号を、次式で計算する方式である。
【００５１】
ｃｏｎｔ’  ＝  ｄｅｌｔａ＿ｗｒｉｔｅ  −  ｄｅｌｔａ＿ｒｅａｄ  ＋  ｄｉｆｆ×α
従来法では、図５より明らかなように、０．０１ｍｓｅｃの伝送路ジッタに対しては、２０ｐｐｍだけ偏差して追従することが可能である。
【００５２】
一方、図６は最大１．５ｍｓｅｃの伝送路ジッタ、図７は最大１０ｍｓｅｃの伝送路ジッタに対して本発明による方法を適用した結果を示したものである。図６より明らかなように、本発明による方法は、１．５ｍｓｅｃの伝送路ジッタに対して僅かに２ｐｐｍだけ偏差して追従することが可能である。また、図７より明らかなように、１０ｍｓｅｃの伝送路ジッタに対しても３０ｐｐｍだけ偏差して追従することが可能である。
【００５３】
以上のコンピュータシミュレーション結果より、本発明による方法は、従来法に比べて、伝送路ジッタを充分に抑制（吸収）することができることは明らかである。
【００５４】
尚、本発明は、上述した実施の形態に限定されず、本発明の要旨を逸脱しない範囲内で種々の変更が可能なのはいうまでもない。たとえば、本発明は、上述した実施の形態で示したようなＡＴＭネットワークで生じる伝送路ジッタだけでなく、ＩＰ（ｉｎｔｅｒｎｅｔ  ｐｒｏｔｏｃｏｌ）網を始め一般のパケット交換ネットワーク全般で生じる伝送路ジッタに対しても適用することが可能である。また、上述した実施の形態では、入力データが固定長の場合についてのみ述べているが、可変長であっても良いのは勿論である。この場合、図４の受信装置２００のＡＡＬ５分解部２００は、入力データの長さを抽出してその情報をジッタ吸収処理部２４０（クロック再生装置１２）へ送出することになる。そして、クロック再生装置１２は、その長さ情報に基づいて、図２に示すステップＳ６における所定のＴＳフレーム数ｔｈ１を変化させれば良い。
【００５５】
【発明の効果】
以上の説明で明らかなように、本発明では、伝送路ジッタで生じた遅延変動量を予測した制御を行って受信クロックを再生しているので、伝送路ジッタを充分に抑制（吸収）することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるクロック再生装置（受信クロック生成装置）を示すブロック図である。
【図２】図１中のＣＰＵの動作を説明するためのフローチャートである。
【図３】本発明の第２の実施の形態によるクロック再生装置（受信クロック生成装置）を示すブロック図である。
【図４】本発明によるクロック再生装置が適用されるＭＰＥＧ符号化／復号化システムを示すブロック図である。
【図５】最大０，０１ｍｓｅｃの伝送路ジッタに対して従来法を適用したコンピュータシミュレーション結果を示す図である。
【図６】図１に示したクロック再生装置を、最大１．５ｍｓｅｃの伝送路ジッタに適用したコンピュータシミュレーション結果を示す図である。
【図７】図１に示したクロック再生装置を、最大１０ｍｓｅｃの伝送路ジッタに適用したコンピュータシミュレーション結果を示す図である。
【符号の説明】
１    ＦＩＦＯメモリバッファ
２    書込みカウンタ
３    電圧制御水晶発振器（ＶＣＸＯ）
４    読出しカウンタ
５    独立発振器
６    発振器カウンタ
７    中央処理装置（ＣＰＵ）
８    ＣＰＵ通信制御部
９    レジスタ
１０    Ｄ／Ａコンバータ
１２    クロック再生装置（受信クロック生成装置）
１００    送信装置
１１０    ＭＰＥＧ符号化部
１２０    ＡＡＬ５生成部
１３０    ＡＴＭセル生成部
１４０    伝送路インタフェース部
２００    受信装置
２１０    伝送路インタフェース部
２２０    ＡＴＭセル分解部
２３０    ＡＡＬ５分解部
２４０、２４０Ａ    ジッタ吸収処理部
２５０    ＭＰＥＧ復号化部
３００    伝送路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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