(57)【特許請求の範囲】
【請求項１】
炭化珪素基板に半導体素子を形成してなる炭化珪素半導体装置の製造方法であって、
前記半導体素子を形成する工程は、前記炭化珪素基板上に酸化膜を堆積し、この酸化膜をフォトリソグラフィ技術によりパターニングする工程を含むものであり、
炭化珪素の半導体層上にエピタキシャル層が形成された炭化珪素基板を用意する工程と、
前記用意された炭化珪素基板の端部を研磨する工程と、を有し、前記端部が研磨された前記炭化珪素基板を用いて前記半導体素子を形成する工程を行うことを特徴とする炭化珪素半導体装置の製造方法。
【請求項２】
前記端部を研磨する工程では、前記研磨を行わないときに前記炭化珪素基板の端部に前記酸化膜が異常堆積する幅よりも大きい幅で前記研磨を行うことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記端部を研磨する工程の後、前記半導体素子を形成する工程の前に、前記炭化珪素基板に熱処理を行って前記炭化珪素基板のそりを矯正する工程を設けたことを特徴とする請求項１又は２に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記そりを矯正する工程では、前記半導体素子を形成するいずれのプロセス温度よりも高い温度で前記熱処理を行うことを特徴とする請求項３に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素基板に半導体素子を形成してなる炭化珪素半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、炭化珪素（以下、ＳｉＣという）半導体装置をトレンチゲート型のＳｉＣパワーＭＯＳＦＥＴに用いたものが、特開平７−３２６７５５号公報、あるいは特開平８−７０１２４号公報に開示されている。このＳｉＣパワーＭＯＳＦＥＴは、低オン抵抗、高耐圧等の優れた特性を有するものである。図４に、その断面構成を示す。
【０００３】
表面の面方位が（０００１−）カーボン面である六方晶系のｎ＋  型単結晶ＳｉＣの半導体基板（低抵抗半導体層）１上に、ｎ−  型エピタキシャル層（高抵抗層）２とｐ型エピタキシャル層３が順次積層されて、ＳｉＣ基板１００を構成している。
ｐ型エピタキシャル層３内には半導体領域としてのｎ＋  ソース領域５が形成されており、このｎ＋  ソース領域５とｐ型エピタキシャル層３を貫通してｎ−  型エピタキシャル層２に達するトレンチ６が形成されている。トレンチ６内には、ゲート熱酸化膜７が形成され、その上にゲート電極層８（８ａ、８ｂ）が形成されている。さらに、層間絶縁膜９、ｎ＋  ソース領域５の表面、およびｐ型エピタキシャル層３の表面には、第１の電極層としてのソース電極層１０が形成され、半導体基板１の裏面には、第２の電極層としてのドレイン電極層１１が形成されている。
【０００４】
上記構成において、トレンチ６の側面６ａでのｐ型エピタキシャル層３の表面がチャネルとなっており、ゲート電極８に正電圧が印加されてチャネルが形成されると、ソース・ドレイン間に電流が流れる。
上記したＳｉＣパワーＭＯＳＦＥＴの製造方法を、特開平８−７０１２４号公報に開示されたものに従って概要説明する。
【０００５】
まず、図５に示すように、表面の面方位が（０００１−）カーボン面であるｎ＋  型単結晶ＳｉＣの半導体基板１上にｎ−  型エピタキシャル層２とｐ型エピタキシャル層３を順次積層し、ＳｉＣ基板（ウェハ）１００を形成する。この場合、半導体基板１の結晶軸を、ＳｉＣ基板１００の表面に垂直な軸に対し約３．５°〜８°傾けてあるため、ｐ型エピタキシャル層３の主表面の面方位は、略（０００１−）カーボン面となる。
【０００６】
この後、ＳｉＣ基板１００に半導体素子としてのＭＯＳＦＥＴを形成する。
まず、図６に示すように、ｐ型エピタキシャル層３に対しマスク材１２を用いてイオン注入法によりｎ＋  ソース領域５を形成する。次に、マスク材１２を除去した後、図７に示すように、マスク材１３を用いて反応性イオンエッチング（ＲＩＥ）法により、ｎ＋  ソース領域５とｐ型エピタキシャル層３を貫通しｎ−  型エピタキシャル層２に達するトレンチ６を形成する。
【０００７】
この後、図８に示すように、熱酸化法によりトレンチ内壁に犠牲酸化膜としての熱酸化膜１５を１１００℃で５時間程度の熱酸化工程により形成し、そして、図９に示すように、この熱酸化膜１５を弗酸により除去した後、マスク材１３を除去する。この熱酸化膜１５を除去することにより、トレンチ内壁のダメージ層が除去される。
【０００８】
次に、図１０に示すように、熱酸化法によりゲート熱酸化膜７を１１００℃で５時間程度の一度の熱酸化工程により形成する、この熱酸化によりトレンチ６の側面６ａに位置する厚さが５０ｎｍの薄いゲート熱酸化膜７ａと、トレンチ６の底面６ｂに位置する厚さが５００ｎｍの厚いゲート熱酸化膜７ｂが形成される。さらに、ｎ＋  ソース領域５上には厚さが５００ｎｍの厚いゲート熱酸化膜７ｃが形成される。
【０００９】
続いて、図１１に示すように、トレンチ６内を、第１及び第２ポリシリコン層８ａ、８ｂにより順次埋め戻す。
この後、第１及び第２ポリシリコン層８ａ、８ｂ上を含めたゲート熱酸化膜７上に、ＣＶＤ法により層間絶縁層９を形成し、ソースコンタクト予定位置のｎ＋  ソース領域５とｐ型エピタキシャル層３の表面上にあるゲート熱酸化膜７と層間絶縁層９を除去する。そして、ｎ＋  ソース領域５とｐ型エピタキシャル層３及び層間絶縁層９上にソース電極層１０を形成するとともに、半導体基板１の裏面にドレイン電極層１１を形成して、図４に示すＳｉＣパワーＭＯＳＦＥＴを完成させる。
【００１０】
【発明が解決しようとする課題】
本発明者らは、上記したＳｉＣパワーＭＯＳＦＥＴの製造方法において具体的に検討を進め、ｎ＋  ソース領域５を形成する場合のマスク材１２および層間絶縁膜９として、２〜４μｍの厚い酸化膜を堆積形成し、トレンチ６を形成する場合のマスク材１３として、０．２μｍのＳｉ３  Ｎ４  上に２〜４μｍの厚い酸化膜を堆積形成したところ、図１２に示すように、ＳｉＣ基板１００の端部において酸化膜（上記した厚い酸化膜を総称して符号２０で示す）の膜厚が１５μｍ程度になる異常堆積が発生することが判明した。なお、酸化膜２０は、ＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ  ）膜である。
【００１１】
マスク材１２、１３の形成、層間絶縁膜９のコンタクトホールの形成は、図１２に示すように、酸化膜２０上に厚さ１μｍのホトレジスト２１を形成し、その上にガラスマスク２２を設置し、フォトリソグラフィ技術を用いて、酸化膜２０をパターニングすることにより行うが、その際、上記した異常堆積が生じていると、ガラスマスク２２とホトレジスト２１との間にすき間ができるため、解像度が落ちてパターン精度が悪くなるという問題がある。
【００１２】
本発明は上記問題に鑑みたもので、堆積した酸化膜のパターン精度を良好にして、精度よくＳｉＣ半導体装置を製造できるようにすることを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、ＳｉＣ基板に半導体素子を形成してなるＳｉＣ半導体装置の製造方法であって、半導体素子を形成する工程は、ＳｉＣ基板上に酸化膜を堆積し、この酸化膜をフォトリソグラフィ技術によりパターニングする工程を含むものであり、ＳｉＣの半導体層上にエピタキシャル層が形成されたＳｉＣ基板を用意する工程と、そのＳｉＣ基板の端部を研磨する工程とを有し、この後、半導体素子を形成する工程を行うようにしたことを特徴としている。
【００１４】
この研磨工程を設けることにより、ＳｉＣ基板の端部で酸化膜の異常堆積が生じても酸化膜の異常な盛り上がりをなくすことができ、酸化膜をフォトリソグラフィ技術によりパターニングする場合のパターン精度を良好にして、精度よくＳｉＣ半導体装置を製造することができる。
この場合、請求項２に記載の発明のように、研磨を行わないときに酸化膜が異常堆積する幅よりも大きい幅で研磨を行うようにすれば、ＳｉＣ基板の端部での酸化膜の異常な盛り上がりを確実になくすことができる。
【００１５】
請求項３に記載の発明においては、研磨を行った後、ＳｉＣ基板に熱処理を行ってＳｉＣ基板のそりを矯正することを特徴としている。
ＳｉＣの半導体基板上にエピタキシャル層を形成した場合には、エピタキシャル層形成時に生じた内部応力によりＳｉＣ基板にそりが生じるが、上記した熱処理を行うことによりそりが矯正され、半導体素子を製造する場合のマスク合わせ精度を良好にすることができる。
【００１６】
請求項４に記載の発明においては、上記した熱処理を、半導体素子を形成するいずれのプロセス温度よりも高い温度で行うことを特徴としている。
従って、そりが矯正されたＳｉＣ基板を用いて、半導体素子を形成する場合に、ＳｉＣ基板のそりに変化がなく、マスク合わせずれの問題を生じることはない。
【００１７】
【発明の実施の形態】
以下、本発明をＳｉＣパワーＭＯＳＦＥＴに適用した場合の実施形態について説明する。
本実施形態では、図５の工程にて形成されたＳｉＣ基板１００に対し、端部研磨工程およびそり矯正工程を設けている。
【００１８】
すなわち、図１に示すように、ＳｉＣ基板１００の上下両面端部を約３０度の角度で幅５００μｍ以上の研磨を行う。なお、図１２で示した酸化膜２０の異常堆積の幅は、約３５０μｍであることが実験により確認されているので、それより大きな幅で研磨を行っている。このような研磨工程を設けることにより、ＳｉＣ基板１００の端部で酸化膜の異常堆積が生じても酸化膜の異常な盛り上がりをなくすことができるため、図６に示すマスク材１２の形成、図７に示すマスク材１３の形成、および層間絶縁膜９のコンタクトホールの形成時に、酸化膜を精度よくパターンニングすることができる。
【００１９】
この研磨工程を行った後、図２に示すように、ヒータ３０内にＳｉＣ基板１００を配設し、１５００℃で１０分間、アルゴン雰囲気中で熱処理する。ＳｉＣ基板１００は、半導体基板１上に薄膜のエピタキシャル層（エピタキシャル成長膜）が堆積形成されているため、エピタキシャル層形成時に生じた内部応力によりＳｉＣ基板１００にそりが生じる。このようなそりにより、半導体素子を製造する場合のマスク合わせにずれが生じる。そこで、上記した熱処理を行うことにより、エピタキシャル層２、３の形成時に生じた内部応力が緩和され、ＳｉＣ基板１００のそりが矯正される。
【００２０】
このように研磨工程およびそり矯正工程を行ったＳｉＣ基板１００に、図６以後のＭＯＳＦＥＴ形成工程を実施して、図４に示すＳｉＣパワーＭＯＳＦＥＴを完成させる。
なお、上記したＭＯＳＦＥＴはセル領域に集積化して形成されており、そのセル領域の外周にはガードリングが形成されている。このガードリングは次のようにして形成される。
【００２１】
図３に示すセル領域の外周部において、図７に示すトレンチ６の形成時に、同時に溝１６が形成される。そして、図８、図９に示す犠牲酸化膜１５の形成・除去処理を行った後、マスク材１７を形成して、イオン注入を行い、その後、１３００℃の熱処理を行ってガードリング１８を形成し、マスク材１７を除去する。
このガードリング１８の形成のための熱処理温度１３００℃が、図６以後のＭＯＳＦＥＴ形成工程におけるプロセス温度の中で最も高い温度となるが、それよりも図２に示すそり矯正のための熱処理温度の方を高くしているため、図６以後の工程においてＳｉＣ基板１００のそりが変化することはない。このため、図６以後の工程において、マスク合わせのずれの問題は生じない。なお、図２に示すそり矯正のための熱処理温度としては、１３００℃より高く２０００℃以下の温度が好ましい。
【００２２】
なお、上記した実施形態では、ＳｉＣ基板１００の上下両面端部を研磨するものを示したが、ＳｉＣ基板１００の上面端部のみを研磨するようにしてもよい。
また、ＳｉＣ基板１００に形成する半導体素子としては、上記したＭＯＳＦＥＴ以外の半導体素子であってもよい。
なお、本明細書において、六方晶系の単結晶ＳｉＣの面方位を表す場合、本来ならば所要の数字の上にバーを付した表現をとるべきであるが、表現手段に制約があるため、所要の数字の上にバーを付す表現の代わりに、所要数字の後ろに「−」を付して表現している。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるＳｉＣパワーＭＯＳＦＥＴの製造方法において、ＳｉＣ基板１００の上下両面端部を研磨する工程を説明するための断面図である。
【図２】図１に続く工程で、熱処理を行ってＳｉＣ基板１００のそりを矯正する工程を説明するための断面図である。
【図３】ガードリング１８を形成する工程を説明するための断面図である。
【図４】ＳｉＣパワーＭＯＳＦＥＴの断面図である。
【図５】ＳｉＣ基板１００を形成する工程を説明するための断面図である。
【図６】ＳｉＣ基板１００の表面にｎ＋  ソース領域５を形成する工程を説明するための断面図である。
【図７】図６に続く製造工程で、トレンチ６を形成する工程を説明するための断面図である。
【図８】図７に続く製造工程で、犠牲酸化膜１５を形成する工程を説明するための断面図である。
【図９】図８に続く製造工程で、犠牲酸化膜１５を除去する工程を説明するための断面図である。
【図１０】図９に続く製造工程で、ゲート熱酸化膜７を形成する工程を説明するための断面図である。
【図１１】図１０に続く製造工程で、ゲート電極層８（８ａ、８ｂ）を形成する工程を説明するための断面図である。
【図１２】酸化膜２０の異常堆積による問題点を説明するための図である。
【符号の説明】
１…低抵抗半導体層としての半導体基板、
２…高抵抗半導体層としてのｎ−  型エピタキシャル層、
３…第２導電型の半導体層としてのｐ型エピタキシャル層、
５…半導体領域としてのｎ＋  ソース領域、
６…トレンチ、７…ゲート熱酸化膜、８…ゲート電極層、
１０…第１の電極層としてのソース電極層、
１１…第２の電極層としてのドレイン電極層、１８…ガードリング、
３０…ヒータ、１００…ＳｉＣ基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003584637.tif 000010
【図１０】
0003584637.tif 000011
【図１１】
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【図１２】
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