(57)【特許請求の範囲】
【請求項１】
複数系統のクロックを切り替える為のタイミング信号とクロック選択信号を入力して複数の内部選択信号を出力する選択信号生成回路と、
前記複数の内部選択信号と入力クロック信号とを入力して、前記出力された内部選択信号に対応する出力クロック信号を出力するクロック選択回路とを備え、
前記内部選択信号が、出力クロック信号を第１のクロック信号から第２のクロック信号に切り替えるべく切り替えられた際に、前記第１及び第２のクロック信号に対応する入力クロック信号以外の入力を停止可能とし、
前記選択信号生成回路における前記内部選択信号の組で表される状態は、前記全ての内部選択信号が論理“０”である初期状態から開始して、何れか一つの入力クロック信号の論理レベルの変化により、対応する前記内部選択信号のみが論理“１”となる第１の状態に変化し、前記入力クロック信号が論理“０”の状態にある時に、前記第１の状態から別の内部選択信号の組で表される第２の状態に変化することを特徴とするクロック切り替え回路。
【請求項２】
複数系統のクロックを切り替える為のタイミング信号とクロック選択信号を入力して複数の内部選択信号を出力する選択信号生成回路と、
前記複数の内部選択信号と入力クロック信号とを入力して、前記出力された内部選択信号に対応する出力クロック信号を出力するクロック選択回路とを備え、
前記内部選択信号が、出力クロック信号を第１のクロック信号から第２のクロック信号に切り替えるべく切り替えられた際に、前記第１及び第２のクロック信号に対応する入力クロック信号以外の入力を停止可能とし、
前記タイミング信号は、複数系統の入力クロック信号と単一の出力クロック信号とで構成され、
前記選択信号生成回路は、前記クロック選択信号を前記出力クロック信号でラッチする第１の回路と、前記第１の回路の出力信号を非同期リセット入力に入力すると共にデータセット入力にも入力して前記入力クロック信号に同期して前記内部選択信号を出力する第２の回路とから構成されるクロック生成ブロックを、切り替え対象となるクロック信号数分用意して構成されることを特徴とするクロック切り替え回路。
【請求項３】
請求項２記載のクロック切り替え回路において、
前記第１の回路は、出力クロックが入力されるゲート制御端子ＧＮが論理“０”である間は、前記クロック選択信号をそのまま通過させ、前記ゲート制御端子ＧＮが論理“１”である間データを保持するように構成されたロースルーラッチであり、
前記第２の回路は、入力クロック信号の立ち下がりでトリガされるネガティブエッジ動作のＤタイプフリップフロップであることを特徴とするクロック切り替え回路。
【請求項４】
複数系統のクロックを切り替える為のタイミング信号とクロック選択信号を入力して複数の内部選択信号を出力する選択信号生成回路と、
前記複数の内部選択信号と入力クロック信号とを入力して、前記出力された内部選択信号に対応する出力クロック信号を出力するクロック選択回路とを備え、
前記内部選択信号が、出力クロック信号を第１のクロック信号から第２のクロック信号に切り替えるべく切り替えられた際に、前記第１及び第２のクロック信号に対応する入力クロック信号以外の入力を停止可能とし、
前記タイミング信号は、複数系統の入力クロック信号と、前記内部選択信号の論理和出力信号とで構成され、
前記選択信号生成回路は、前記クロック選択信号を前記出力クロック信号でラッチする第１の回路と、該第１の回路の出力信号を前記論理和出力信号でラッチする第２の回路と、前記第１の回路の出力信号を非同期リセット入力に入力すると共に前記第２の回路の出力をデータセット入力に入力して前記入力クロック信号に同期して前記内部選択信号を出力する第３の回路とから構成されるクロック生成ブロックを、切り替え対象となるクロック信号数分用意して構成されることを特徴とするクロック切り替え回路。
【請求項５】
請求項４記載のクロック切り替え回路において、
前記第１及び第２の回路は、出力クロックが入力されるゲート制御端子ＧＮが論理“０”である間は、前記クロック選択信号をそのまま通過させ、前記ゲート制御端子ＧＮが論理“１”である間データを保持するように構成されたロースルーラッチであり、
前記第３の回路は、入力クロック信号の立ち下がりでトリガされるネガティブエッジ動作のＤタイプフリップフロップであることを特徴とするクロック切り替え回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数のクロックを動的に切り替えるクロック切り替え回路に関する。
【０００２】
【従来の技術】
従来、複数のクロックを切り替えた際に、出力クロック信号にハザードが混入しない回路として、特許文献１の第２の実施形態のクロック切り替え回路（特許文献１の図６参照）があった。
【０００３】
【特許文献１】
特開２００１−３３２９６１号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、この文献に記載された回路では、２系統のクロックが共に動作していないと切り替え動作を行うことができず、３系統、４系統と切り替え対象のクロック数を増加させていく場合に、この回路を用いて構成すると、常に全クロックを同時に回路に供給しておく必要があり、省電力化対策の障害となっていた。
【０００５】
この発明は、上記従来の課題を解決し、省電力化対策を施したクロック切り替え回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この発明は、上記従来の課題を解決するために、複数系統のクロックを切り替える為のタイミング信号とクロック選択信号を入力して複数の内部選択信号を出力する選択信号生成回路と、前記複数の内部選択信号と入力クロック信号とを入力して、前記出力された内部選択信号に対応する出力クロック信号を出力するクロック選択回路とを備え、前記内部選択信号が、出力クロック信号を第１のクロック信号から第２のクロック信号に切り替えるべく切り替えられた際に、前記第１及び第２のクロック信号に対応する入力クロック信号以外の入力クロック信号の入力を停止可能としたことにより、クロック切り替えに必要ないクロック信号を停止させることができるので、消費電力削減を図ることができる。
【０００７】
【発明の実施の形態】
以下、本発明によるクロック切り替え回路を図面を参照して詳細に説明する。
［第１の実施の形態］
図１は第１の実施の形態に於けるクロック切り替え回路の構成図であり、３系統のクロックｃｌｋ１，ｃｌｋ２，ｃｌｋ３を切り替える構成となっている。１０１は３入力ＯＲゲート、１０２−１、１０２−２，１０２−３は、２入力ＡＮＤゲート、１０３−１，１０３−２，１０３−３は、入力信号Ｄとクロック入力ＣＫＮと非同期リセット信号ＲＮと出力信号Ｑを有するリセット入力付きネガティブエッジ動作のＤタイプフリップフロップ（以下Ｄ−ＦＦと省略）、１０４−１，１０４−２，１０４−３は入力信号Ｄとゲート制御信号ＧＮとゲート出力Ｑを有するロースルーラッチである。
【０００８】
リセット入力付きネガティブエッジ動作Ｄ−ＦＦ１０３−１，１０３−２，１０３−３は、リセット入力ＲＮが０の場合出力Ｑが０にリセットされ、クロック入力ＣＫＮの立ち下がりに同期して、出力Ｑが入力Ｄをセットする。
【０００９】
ロースルーラッチ１０４−１，１０４−２，１０４−３は、ゲート制御信号ＧＮが０の間はゲート出力Ｑからは入力信号Ｄがそのまま出力され、ＧＮが１の間はゲート出力Ｑの値を保持するように動作する。
【００１０】
図１において、ロースルーラッチ１０４−１，１０４−２，１０４−３の入力信号Ｄには、ｓｅｌ１、ｓｅｌ２、ｓｅｌ３が接続され、ゲート制御信号ＧＮには出力クロック信号ｃｌｋｏｕｔが接続される。Ｄ−ＦＦ１０３−１，１０３−２，１０３−３の入力信号Ｄと非同期リセット信号ＲＮにはそれぞれロースルーラッチ１０４−１、１０４−２，１０４−３の出力Ｑが接続され、クロック信号ＣＫＮにはそれぞれｃｌｋ１，ｃｌｋ２，ｃｌｋ３が接続される。
【００１１】
また、Ｄ−ＦＦ１０３−１，１０３−２，１０３−３の出力信号Ｑをそれぞれ、ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３と称する。２入力ＡＮＤゲート１０２−１には、ｃｌｋ１とｉｓｅｌ１が接続され、２入力ＡＮＤゲート１０２−２には、ｃｌｋ２とｉｓｅｌ２が接続され、２入力ＡＮＤゲート１０２−３には、ｃｌｋ３とｉｓｅｌ３が接続される。これらの２入力ＡＮＤゲートの出力信号は３入力ＯＲゲート１０１の入力信号として接続され、その出力がｃｌｋｏｕｔとなる。尚、ｓｅｌ１，ｓｅｌ２，ｓｅｌ３の信号は、同時にはいずれか一つの信号のみがレベル１となり（１−ｏｕｔ−ｏｆ−３）、同時に２以上の信号が１となることは無いものとする。
【００１２】
図２は、図１の回路の動作を示すタイムチャートであり、以下、この図を用いて図１の回路の動作説明を行う。先ず、ｓｅｌ１＝１（クロック信号ｃｌｋ１が選択されている状態の時に有効となる），ｓｅｌ２＝０，ｓｅｌ３＝０の状態で、クロック信号ｃｌｋ１とｃｌｋ２は動作状態にあるが、ｃｌｋ３は停止している。この状態では、ｉｓｅｌ１＝１、ｉｓｅｌ２＝ｉｓｅｌ３＝０なので、２入力ＡＮＤゲートのうち１０２−１の回路のみからクロック信号（ｃｌｋ１）が出力され、３入力ＯＲゲートからはｃｌｋ１信号がｃｌｋｏｕｔ信号として出力される。このｃｌｋｏｕｔ信号は、ロースルーラッチ１０４−１、１０４−２，１０４−３のゲート制御信号ＧＮに入力される。
【００１３】
次に、前述の状態から、図示しない制御回路の制御の下に、ｓｅｌ１＝０、ｓｅｌ２＝１（クロック信号ｃｌｋ２を選択する場合に有効となる）、ｓｅｌ３＝０と切り替わると、ｃｌｋ１＝０の状態の時にｃｌｋｏｕｔ＝０となり、ロースルーラッチ１０４−１の出力Ｑが０となり、Ｄ−ＦＦ１０３−１の非同期リセット入力ＲＮが０となるので、ｉｓｅｌ１＝０と遷移する。この変化は、ｃｌｋ１＝０である期間がｃｌｋ１＝０→ｃｌｋｏｕｔ＝０→ｉｓｅｌ１＝０と変化する時間より短くない限りｃｌｋ１＝０の間に実行されるため、次のｃｌｋ１＝１の期間がｃｌｋｏｕｔに出力されることは無い。また、ｃｌｋ１＝１の間は、ｉｓｅｌ１＝０と変化することは無いので、最後のｃｌｋ１から出力されるｃｌｋｏｕｔ＝１の期間が短くなることもない。よって、ｃｌｋｏｕｔ信号にハザードが出力されることは無い。
【００１４】
ｉｓｅｌ２が１となるのは、ｃｌｋｏｕｔが０となり、ロースルーラッチ１０４−２の出力Ｑが１となり、Ｄ−ＦＦの入力Ｄが１となり、その後にｃｌｋ２が立ち下がった時である。ｉｓｅｌ２＝１となる前からｃｌｋｏｕｔ＝０となっており、ｉｓｅｌ２＝１となった後もｃｌｋ２＝０の間はｃｋｌｏｕｔ＝０となるため、クロック切り替え時におけるｃｌｋｏｕｔ＝０の期間は、ｃｌｋ２＝０の期間より短くなることは無く、ハザードは出力されない。ｃｌｋ２が立ち下がるとｉｓｅｌ２＝１となり、ｃｌｋ２＝０の期間が極端に短くない限りｃｌｋ２の立ち上がりより前にｉｓｅｌ２＝１となるので、ｃｌｋｏｕｔ＝１の期間がｃｌｋ２＝１の期間より短くなることは無く、ｃｌｋｏｕｔにハザードは出力されない。このｃｌｋ１→ｃｌｋ２への切り替えの間ｃｌｋ３は停止していても動作には全く影響を与えない。
【００１５】
この実施の形態においては、３系統のクロック信号のうちいずれか１系統のクロックのみを選択して切り替えるため、ｓｅｌ１、ｓｅｌ２，ｓｅｌ３の信号は２つ以上が同時に１になることは無いという設定に成っている。
【００１６】
以上説明したように、この実施の形態によれば、以下のような効果が得られる。
（１）  ハザードを生じることなくクロックの切り替えを行うことが出来る。
（２）  対象となるクロック以外は停止していてもクロック切り替え動作に影響を与えないため、省電力化を図ることが出来る。
（３）  規則的な構造を持っているため、切り替えクロック数の増加を容易に行うことができる。
（４）  クロック選択信号を任意のタイミングで切り替えることが出来る。
【００１７】
［第２の実施の形態］
図３は、第２の実施の形態に於けるクロック切り替え回路の構成図であり、３入力ＯＲゲート２０１、２０６と、２入力ＡＮＤゲート２０２−１，２０２−２，２０２−３と、非同期リセット付きＤ−ＦＦ２０３−１，２０３−２，２０３−３、ロースルーラッチ２０４−１，２０４−２，２０４−３，２０５−１，２０５−２，２０５−３により構成されている。Ｄ−ＦＦとロースルーラッチは、第１の実施の形態におけるものと同様である。
【００１８】
Ｄ−ＦＦ２０３−１，２０３−２，２０３−３は、リセット入力ＲＮが０の場合出力Ｑが０にリセットされ、クロック入力ＣＫＮの立ち下がりに同期して入力Ｄの値が出力にセットされる。ロースルーラッチ２０４−１，２０４−２，２０４−３と２０５−１，２０５−２，２０５−３はゲート制御信号ＧＮが０の間は入力信号Ｄがそのまま出力され、ゲート制御信号ＧＮが１の間はゲート出力Ｑの値が保持される。
【００１９】
ロースルーラッチ２０５−１，２０５−２，２０５−３の入力信号Ｄには、それぞれｓｅｌ１，ｓｅｌ２，ｓｅｌ３が接続され、ゲート制御信号ＧＮにはそれぞれ入力クロック信号ｃｌｋ１，ｃｌｋ２，ｃｌｋ３が接続される。ロースルーラッチ２０４−１，２０４−２，２０４−３の入力信号Ｄには、それぞれロースルーラッチ２０５−１，２０５−２，２０５−３のゲート出力Ｑが接続され、ゲート制御信号ＧＮには３入力ＯＲゲート２０６の出力が接続される。
【００２０】
Ｄ−ＦＦ２０３−１，２０３−２，２０３−３の入力信号Ｄにはそれぞれロースルーラッチ２０４−１，２０４−２，２０４−３のゲート出力Ｑが接続され、非同期リセット信号ＲＮには、ロースルーラッチ２０５−１，２０５−２，２０５−３のゲート出力Ｑが接続され、クロック信号ＣＫＮにはそれぞれ、ｃｌｋ１，ｃｌｋ２，ｃｌｋ３が接続され、出力信号Ｑの名称をそれぞれｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３とする。
【００２１】
２入力ＡＮＤゲート２０２−１の入力にはｃｌｋ１とｉｓｅｌ１が接続され、２入力ＡＮＤゲート２０２−２の入力にはｃｌｋ２とｉｓｅｌ２が接続され、２入力ＡＮＤゲート２０２−３の入力にはｃｌｋ３とｉｓｅｌ３が接続される。３入力ＯＲゲート２０１の入力には、２入力ＡＮＤゲート２０２−１，２０２−２，２０２−３の出力が接続され、その出力が出力クロック信号ｃｌｋｏｕｔとなる。また３入力ＯＲゲート２０６の入力には、ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３が接続され、その出力はロースルーラッチ２０４−１，２０４−２，２０４−３のゲート制御信号ＧＮに接続される。
【００２２】
信号ｓｅｌ１，ｓｅｌ２，ｓｅｌ３は、クロック選択信号であり、同時にはいずれか一つの信号のみが１の値をとる１−ｏｕｔ−ｏｆ−３信号である。
【００２３】
以下、図３の回路の動作を説明する。尚、この回路の動作タイムチャートは図２に示したタイムチャートと同一であり、このタイムチャートを参照して動作を説明する。
【００２４】
先ず、ｓｅｌ１＝１，ｓｅｌ２＝０，ｓｅｌ３＝０の状態で、ｃｌｋ１，ｃｌｋ２，ｃｌｋ３がそれぞれのタイミングでクロックを入力している。この状態では、ｉｓｅｌ１＝１，ｉｓｅｌ２＝０，ｉｓｅｌ３＝０であるので、２入力ＡＮＤゲート２０２−１，２０２−２，２０２−３と３入力ＯＲゲート２０１とでマルチプレクサ回路を構成し、ｃｌｋ１が選択されてｃｌｋｏｕｔにはｃｌｋ１のクロック信号が出力される。
【００２５】
次に、ｓｅｌ１＝０，ｓｅｌ２＝１，ｓｅｌ３＝０と切り替わると、ｃｌｋ１が０である間に、ロースルーラッチ２０５−１の出力Ｑが０となり、Ｄ−ＦＦ２０３−１のリセット入力ＲＮが０となるので、ｉｓｅｌ１＝０と変化する。この変化はｃｌｋ１＝０の期間がロースルーラッチ２０５−１の遅延とＤ−ＦＦ２０３−１がリセットされる遅延より短くない限り、ｃｌｋ１＝０の間に行われるため、次のｃｌｋ１＝１の期間がｃｌｋｏｕｔに出力されることは無い。また、ｃｌｋ１＝１の間にはｉｓｅｌ１＝０と変化しないため、最後のｃｌｋ１から出力されるｃｌｋｏｕｔ＝１の期間が削られることもない。よって、ｃｌｋｏｕｔにハザードが出力されることはない。
【００２６】
次に、ｉｓｅｌ２＝１となるのは、一旦ｃｌｋ２＝０となり、ロースルーラッチ２０５−２の出力Ｑが１となり、ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３が全て０になり、３入力ＯＲゲート２０６の出力が０になり、ロースルーラッチ２０４−２の出力Ｑが１となり、その後にｃｌｋ２が立ち下がる時である。ｉｓｅｌ２＝１となる前からｃｌｋｏｕｔは０を出力しており、ｉｓｅｌ２＝１となった後もｃｌｋ２＝０の間はｃｌｋｏｕｔ＝０となる為、クロック切り替え期間のｃｌｋｏｕｔ＝０の時間はｃｌｋ２＝０である時間より短くなることは無く、ハザードは出力されない。ｃｌｋ２が立ち下がるとｉｓｅｌ２＝１となるので、ｃｌｋｏｕｔ＝１の期間がｃｌｋ２＝１の期間より短くなることはなく、ｃｌｋｏｕｔにハザードは出力されない。このｃｌｋ１→ｃｌｋ２への切り替えの間、ｃｌｋ３は何も影響を与えないため停止していても構わない。
【００２７】
ｓｅｌ１，ｓｅｌ２，ｓｅｌ３の正しい入力条件（１−ｏｕｔ−ｏｆ−３）が満足されず、複数のｓｅｌ信号が同時に１になった場合、図８に示すように、ｓｅｌ１＝１，ｓｅｌ２＝０，ｓｅｌ３＝０で、かつｉｓｅｌ１＝１，ｉｓｅｌ２＝０，ｉｓｅｌ３＝０と成っておりｃｌｋ１が選択されている状態で、ｓｅｌ２やｓｅｌ３が１に変化したとしても、３入力ＯＲゲート２０６の出力は１になっているため、ロースルーラッチ２０４−２，２０４−３の出力Ｑは０のまま保持される。よって、ｉｓｅｌ２，ｉｓｅｌ３が１に変化することは無くｃｌｋｏｕｔにｃｌｋ２やｃｌｋ３が混在することは無い。これは、全てのクロックが選択されていない状態ｉｓｅｌ１＝０，ｉｓｅｌ２＝０，ｉｓｅｌ３＝０の時に、複数のクロック選択信号ｓｅｌ１，ｓｅｌ２，ｓｅｌ３が１になっていない限り補償される。
【００２８】
以上のように、第２の実施の形態によれば、第１の実施の形態に於ける効果に加えて、クロックの選択信号が１−０ｕｔ−ｏｆ−３の信号からはずれた場合でも、全てのクロックが選択されていない状態の時に、同時に２つ以上の選択信号が有効に成っていない限り異常なクロックが出力されることは無い。
【００２９】
［第３の実施の形態］
図４は、この発明の第３の実施の形態におけるクロック切り替え回路の構成図であり、図１及び図３の回路図をより一般化した回路図となっている。この回路によれば、入力クロックは、ｃｌｋ１，ｃｌｋ２，ｃｌｋ３であり、内部選択信号は、ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３、出力クロックはｃｌｋｏｕｔである。選択信号生成回路３０３は、タイミング信号とクロック選択信号を入力して内部選択信号を生成する。
【００３０】
３０１は３入力ＯＲゲートであり、３０２−１，３０２−２，３０２−３は２入力ＡＮＤゲートである。この２入力ＡＮＤゲート３０２−１，３０２−２，３０２−３は、それぞれクロック信号ｃｌｋ１，ｃｌｋ２，ｃｌｋ３と内部選択信号ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３を入力して、それぞれの出力を３入力ＯＲゲート３０１に入力する。この３入力ＯＲゲート３０１の出力がｃｌｋｏｕｔとなる。
【００３１】
内部選択信号（ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３）は、（１、０，０）か（０，１，０）か（０，０，１）の１−０ｕｔ−ｏｆ−３の信号、或いは全て０となる初期状態（０，０，０）のみをとり、その変化は図５に示す状態遷移図のようになる。
【００３２】
図５に示されるように、（ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３）＝（０，０，０）の状態（初期状態）からは、ｃｌｋ１、ｃｌｋ２，ｃｌｋ３の各クロック信号が立ち下がりの時のみそれぞれ、（１，０，０）、（０，１，０）、（０，０，１）の各状態に遷移することができる。また、（ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３）＝（１，０，０）の状態からは、ｃｌｋ１＝０の時のみｉｓｅｌ１＝０となることが出来、同様に、（０，１，０）の状態からはｃｌｋ２＝０の時のみｉｓｅｌ２＝０となることができ、（０，０，１）の状態からはｃｌｋ３＝０の時のみｉｓｅｌ３＝０となることが出来る。
【００３３】
選択信号生成回路３０３は、上記条件を満たす内部選択信号ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３を、タイミング信号とクロック選択信号とから生成する回路であり、タイミング信号としては、第１の実施の形態におけるｃｌｋ１，ｃｌｋ２，ｃｌｋ３とｃｌｋｏｕｔが相当し、また、第２の実施の形態におけるｃｌｋ１，ｃｌｋ２，ｃｌｋ３とｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３を入力とする３入力ＯＲゲート２０６の出力が相当する。但し、これは一例に過ぎず、これ以外の信号の組み合わせでも良い。また、クロック選択信号とは、第１及び第２の実施の形態におけるｓｅｌ１，ｓｅｌ２，ｓｅｌ３であるが、必ずしも１−０ｕｔ−ｏｆ−３の信号である必要はない。
【００３４】
図６は、図４の回路の動作タイムチャートである。以下、この図を参照して図４の回路の動作を説明する。
【００３５】
先ず、（ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３）＝（１，０，０）の状態で、ｃｌｋ１，ｃｌｋ２，ｃｌｋ３がそれぞれのタイミングでクロック信号を入力している。この状態で、２入力ＡＮＤゲート３０２−１，３０２−２，３０２−３と３入力ＯＲゲート３０１で、マルチプレクサ回路を構成し、ｃｌｋ１が選択されｃｌｋｏｕｔにはｃｌｋ１のクロックが出力される。
【００３６】
クロック選択信号がｃｌｋ１からｃｌｋ２に切り替わると、選択信号生成回路３０３はｃｌｋ１が０の期間にｉｓｅｌ１を０に遷移させる。この遷移はｃｌｋ１＝０の期間に行われるため、選択信号の遅延差が大きくない限り次のｃｌｋ１＝１の期間がｃｌｋｏｕｔに出力されることはない。また、最後のｃｌｋ１から出力されるｃｌｋｏｕｔ＝１の期間が削られることもない。よって、ｃｌｋｏｕｔにハザードが出力されることは無い。このようにして、内部状態遷移図における（０，０，０）の状態となる。
【００３７】
次に選択信号生成回路３０３がｉｓｅｌ２を１にするのは、全てのクロックが選択されていない状態となってから、１回以上ｃｌｋ２の立ち下がりが有ったときである。その結果、クロック切り替え期間のｃｌｋｏｕｔ＝０の時間はｃｌｋ２＝０である時間より短くなることは無く、ハザードが出力されることは無い。ｃｌｋ２が立ち下がるとｉｓｅｌ２＝１となり、ｃｌｋ２＝０の期間が極端に短くない限りｃｌｋ２の立ち上がりより前にｉｓｅｌ２＝１となるので、ｃｌｋｏｕｔ＝１の期間がｃｌｋ２＝１の期間より短くなることはなくｃｌｋｏｕｔにハザードは出力されない。このｃｌｋ１→ｃｌｋ２への切り替えの間、ｃｌｋ３は何も影響を与えないため、停止していても良い。
【００３８】
以上説明したように、第３の実施の形態によれば、（１）ハザード無しのクロック切り替え、（２）切り替え対象のクロック以外のクロックは停止させることができる、という効果がある。
【００３９】
尚、本発明は前述の実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々変形させることが可能である。例えば、第３の実施の形態において３入力ＯＲゲート及び２入力ＡＮＤゲートをＮＡＮＤゲートなどの他のゲートに置き換えてもよい。
【００４０】
また、クロック切り替え区間をｃｌｋｏｕｔ＝０の状態で行っているが、３０１をＡＮＤゲート、３０２をＯＲゲート、内部選択信号ｉｓｅｌ１，ｉｓｅｌ２，ｉｓｅｌ３を（０，１，１）、（１，０，１）、（１，１，０）となる２−ｏｕｔ−ｏｆ−３信号、又は（１，１，１）となる信号に変更することで、クロック切り替え区間をｃｌｋｏｕｔ＝１の状態で行うことが可能である。
【００４１】
更に、第１〜３の実施の形態では、クロック系統が３系統の場合を示したが、任意のクロック数の場合にも適用可能である。
【００４２】
【発明の効果】
以上詳細に説明したように、本発明によれば、複数系統のクロックを切り替える為のタイミング信号とクロック選択信号を入力して複数の内部選択信号を出力する選択信号生成回路と、前記複数の内部選択信号と入力クロック信号とを入力して、前記出力された内部選択信号に対応する出力クロック信号を出力するクロック選択回路とを備え、前記内部選択信号が、出力クロック信号を第１のクロック信号から第２のクロック信号に切り替えるべく切り替えられた際に、前記第１及び第２のクロック信号に対応する入力クロック信号以外の入力クロック信号の入力を停止可能としたことにより、クロック切り替えに必要ないクロック信号を停止させることができるので、消費電力削減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるクロック切り替え回路の構成図である。
【図２】図１及び図３の回路の動作を示すタイムチャートである。
【図３】本発明の第２の実施の形態におけるクロック切り替え回路の構成図である。
【図４】本発明の第３の実施の形態におけるクロック切り替え回路の構成図である。
【図５】図４の選択信号生成回路における内部選択信号の状態遷移図である。
【図６】図４の回路の動作を示すタイムチャートである。
【図７】複数のｓｅｌ信号が同時に選択された場合のタイムチャートである。
【符号の説明】
１０１，２０１，２０６，３０１        ３入力ＯＲゲート
１０２−１，１０２−２，１０２−３    ２入力ＡＮＤゲート
１０３−１，１０３−２，１０３−３    Ｄタイプフリップフロップ
１０４−１，１０４−２，１０４−３    ロースルーラッチ
２０２−１，２０２−２，２０２−３    ２入力ＡＮＤゲート
２０３−１，２０３−２，２０３−３    Ｄタイプフリップフロップ
２０４−１，２０４−２，２０４−３、２０５−１，２０５−２，２０５−３
ロースルーラッチ
３０２−１，３０２−２，３０２−３    ２入力ＡＮＤゲート
３０３                                選択信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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