(57)【特許請求の範囲】
【請求項１】
回転体から２相の検出パルス列をフォトダイオードにより検出取り出して、Ａφ相およびＢφ相より成る２相の検出パルス列について、Ａφ検出パルス列がＨの状態にあるときのＢφ検出パルス列の立ち上がり端に対応するパルス、Ａφ検出パルス列がＬの状態にあるときのＢφ検出パルス列の立ち下がり端に対応するパルス、Ｂφ検出パルス列がＨの状態にあるときのＡφ検出パルス列の立ち下がり端に対応するパルス、Ｂφ検出パルス列がＬの状態にあるときのＡφ検出パルス列の立ち上がり端に対応するパルス、Ａφ検出パルス列がＨの状態にあるときのＢφ検出パルス列の立ち下がり端に対応するパルス、Ａφ検出パルス列がＬの状態にあるときのＢφ検出パルス列の立ち上がり端に対応するパルス、Ｂφ検出パルス列がＨの状態にあるときのＡφ検出パルス列の立ち上がり端に対応するパルス、Ｂφ検出パルス列がＬの状態にあるときのＡφ検出パルス列の立ち下がり端に対応するパルスをＣＷパルス列或いはＣＣＷパルス列として読み取る回転体の回転検出方法において、
Ａφ検出パルス列についてクロック信号に同期した同期化パルス列Ａφおよび反転同期化パルス列Ａ￣φを生成すると共に、同期化パルス列Ａφの立ち上がり端に対応する立ち上がり端パルス列および立ち下がり端に対応する立ち下がり端パルス列を生成し、
Ｂφ検出パルス列についてクロック信号に同期した同期化パルス列Ｂφおよび反転同期化パルス列Ｂ￣φを生成すると共に、同期化パルス列Ｂφの立ち上がり端に対応する立ち上がり端パルス列および立ち下がり端に対応する立ち下がり端パルス列を生成し、
同期化パルス列Ａφ、反転同期化パルス列Ａ￣φ、同期化パルス列Ａφの立ち上がり端パルス列および立ち下がり端パルス列、同期化パルス列Ｂφ、反転同期化パルス列Ｂ￣φ、同期化パルス列Ｂφの立ち上がり端パルス列および立ち下がり端パルス列に基づいてＣＷパルス列或いはＣＣＷパルス列を生成することを特徴とする回転体の回転検出方法。
【請求項２】
回転体から２相の検出パルス列をフォトダイオードにより検出取り出して回転体の回転を検出する回転体の回転検出装置において、
第１、第４および第５のＤ- ＦＦ回路１、４、５を具備し、第２および第３のリセット付Ｄ- ＦＦ回路２、３を具備し、第２のリセット付Ｄ- ＦＦ回路２のＱ出力端子は第４のＤ- ＦＦ回路４のＤ入力端子に接続すると共に第４のＤ- ＦＦ回路４のＱ￣出力端子は第２のリセット付Ｄ- ＦＦ回路２のＣＬＲ端子に接続しており、第３のリセット付Ｄ- ＦＦ回路３のＱ出力端子は第５のＤ- ＦＦ回路５のＤ入力端子に接続すると共に第５のＤ- ＦＦ回路４のＱ￣出力端子は第３のリセット付Ｄ- ＦＦ回路３のＣＬＲ端子に接続しており、Ａφ検出パルス列は第１のＤ- ＦＦ回路１のＤ入力端子、第２のリセット付Ｄ- ＦＦ回路２のＣＬＫ端子に印加されると共に、インバータ１１を介して第３のリセット付Ｄ- ＦＦ回路３に印加され、
第６、第９、第１０のＤ- ＦＦ回路６、９、１０を具備し、第７および第８のリセット付Ｄ- ＦＦ回路７、８を具備し、第７のリセット付Ｄ- ＦＦ回路７のＱ出力端子は第９のＤ- ＦＦ回路９のＤ入力端子に接続すると共に第９のＤ- ＦＦ回路９のＱ￣出力端子は第７のリセット付Ｄ- ＦＦ回路７のＣＬＲ端子に接続しており、第８のリセット付Ｄ- ＦＦ回路８のＱ出力端子は第１０のＤ- ＦＦ回路１０のＤ入力端子に接続すると共に第１０のＤ- ＦＦ回路１０のＱ￣出力端子は第８のリセット付Ｄ- ＦＦ回路８のＣＬＲ端子に接続しており、Ｂφ検出パルス列は第６のＤ- ＦＦ回路６のＤ入力端子、第７のリセット付Ｄ- ＦＦ回路７のＣＬＫ端子に印加されると共に、インバータ１２を介して第８のリセット付Ｄ- ＦＦ回路８に印加され、
第１のＮＡＮＤゲート３１の一方の入力端子は第１のＤ- ＦＦ回路１のＱ出力端子に接続する一方、他方の入力端子は第９のＤ- ＦＦ回路９のＱ出力端子に接続しており、第２のＮＡＮＤゲート３２の一方の入力端子は第１のＤ- ＦＦ回路１のＱ￣出力端子に接続する一方、他方の入力端子は第１０のＤ- ＦＦ回路１０のＱ出力端子に接続しており、第３のＮＡＮＤゲート３３の一方の入力端子は第６のＤ- ＦＦ回路６のＱ出力端子に接続する一方、他方の入力端子は第５のＤ- ＦＦ回路５のＱ出力端子に接続しており、第４のＮＡＮＤゲート３４の一方の入力端子は第６のＤ- ＦＦ回路６のＱ￣出力端子に接続する一方、他方の入力端子は第４のＤ- ＦＦ回路４のＱ出力端子に接続しており、第５のＮＡＮＤゲート４１の一方の入力端子は第６のＤ- ＦＦ回路６のＱ出力端子に接続する一方、他方の入力端子は第４のＤ- ＦＦ回路４のＱ出力端子に接続しており、第６のＮＡＮＤゲート４２の一方の入力端子は第６のＤ- ＦＦ回路６のＱ￣出力端子に接続する一方、他方の入力端子は第５のＤ- ＦＦ回路５のＱ出力端子に接続しており、第７のＮＡＮＤゲート４３の一方の入力端子は第１のＤ- ＦＦ回路１のＱ出力端子に接続する一方、他方の入力端子は第１０のＤ- ＦＦ回路１０のＱ出力端子に接続しており、第８のＮＡＮＤゲート４４の一方の入力端子は第１のＤ- ＦＦ回路１のＱ￣出力端子に接続する一方、他方の入力端子は第９のＤ- ＦＦ回路９のＱ出力端子に接続しており、
第２、第３、第７、第８のＤ- ＦＦ回路のＤ入力端子には信号として直流電圧が常に印加されており、
第１、第６のＤ- ＦＦ回路のＣＬＫ入力端子、第４、第５、第９、第１０のＤ- ＦＦ回路のＣＬＫ入力端子に接続するクロック信号源を具備することを特徴とする回転体の回転検出装置。
【請求項３】
フォトダイオードにより回転体から検出取り出される２相の検出パルス列であるＡφ検出パルス列およびＢφ検出パルス列の内の一方であるＡφ検出パルス列をセット端子Ｓに入力すると共に、他方のＢφ検出パルス列をリセット端子Ｒに入力してＣＷＡφ検出パルス列、ＣＷＢφ検出パルス列、ＣＣＷＡφ検出パルス列、ＣＣＷＢφ検出パルス列を発生するＲＳ- ＦＦ回路群を具備し、ＣＷＡφ検出パルス列およびＣＷＢφ検出パルス列、或はＣＣＷＡφ検出パルス列およびＣＣＷＢφ検出パルス列を入力して２相のＡφ検出パルス列およびＢφ検出パルス列を再生する選択出力回路を具備することを特徴とする回転体の回転検出装置の雑音除去回路。
【請求項４】
請求項３に記載される回転体の回転検出装置の雑音除去回路において、ＲＳ- ＦＦ回路群は、Ａφ検出パルス列がＳ入力端子に入力すると共にＢφ検出パルス列がＲ入力端子に入力する第１のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がインバータを介してＳ入力端子に入力すると共にＲ入力端子が第１のＲＳ- ＦＦ回路のＱ￣出力端子にインバータを介して接続する第２のＲＳ- ＦＦ回路を具備し、Ｓ入力端子が第１のＲＳ- ＦＦ回路のＱ出力端子にインバータを介して接続すると共にＢφ検出パルス列がインバータを介してＲ入力端子に入力する第３のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がＳ入力端子に直接入力すると共にＢφ検出パルス列がＲ入力端子にインバータを介して入力する第４のＲＳ- ＦＦ回路を具備し、Ｓ入力端子がインバータを介して第４のＲＳ- ＦＦ回路のＱ出力端子に接続すると共にＢφ検出パルス列がＲ入力端子に直接入力する第５のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がＳ入力端子にインバータを介して入力すると共にＲ入力端子がインバータを介して第４のＲＳ- ＦＦ回路のＱ￣出力端子に接続する第６のＲＳ- ＦＦ回路を具備し、第３のＲＳ- ＦＦ回路のＱ出力端子はインバータを介してＤ- ＦＦ回路のＤ入力端子に接続すると共に第１のＮＡＮＤゲートの一方の入力端子に接続し、第２のＲＳ- ＦＦ回路のＱ￣出力端子は第２のＮＡＮＤゲートの一方の入力端子にインバータを介して接続し、第６のＲＳ- ＦＦ回路のＱ￣出力端子はＤ- ＦＦ回路のＣＫ入力端子に接続すると共に第３のＮＡＮＤゲートの一方の入力端子に接続し、第５のＲＳ- ＦＦ回路のＱ出力端子は第４のＮＡＮＤゲートの一方の入力端子にインバータを介して接続し、選択出力回路について、第１のＮＡＮＤゲートの他方の入力端子と第３のＮＡＮＤゲートの他方の入力端子は相互に接続して、Ｄ- ＦＦ回路のＱ出力端子に接続すると共に、Ｑ￣出力端子は第４のＮＡＮＤゲートの他方の入力端子および第２のＮＡＮＤゲートの他方の入力端子に接続し、第１のＮＡＮＤゲートの出力端子および第４のＮＡＮＤゲートの出力端子は第５のＮＡＮＤゲートの各別の入力端子に接続し、第２のＮＡＮＤゲートの出力端子および第３のＮＡＮＤゲートの出力端子は第６のＮＡＮＤゲートの各別の入力端子に接続しているものであることを特徴とする回転体の回転検出装置の雑音除去回路。
【請求項５】
請求項２に記載される回転体の回転検出装置において、
Ａφ検出パルス列およびＢφ検出パルス列の内の一方のＡφ検出パルス列をセット端子Ｓに入力すると共に他方のＢφ検出パルス列をリセット端子Ｒに入力してＣＷＡφ検出パルス列およびＣＷＢφ検出パルス列を発生し、或いはＣＣＷＡφ検出パルス列およびＣＣＷＢφ検出パルス列を発生するＲＳ- ＦＦ回路群を有し、ＣＷＡφ検出パルス列およびＣＷＢφ検出パルス列、或いはＣＣＷＡφ検出パルス列およびＣＣＷＢφ検出パルス列を入力して２相のＡφ検出パルス列およびＢφ検出パルス列を選択出力回路を有する雑音除去回路を具備することを特徴とする回転体の回転検出装置。
【請求項６】
請求項５に記載される回転体の回転検出装置において、
雑音除去回路は、ＲＳ- ＦＦ回路群について、Ａφ検出パルス列がＳ入力端子に入力すると共にＢφ検出パルス列がＲ入力端子に入力する第１のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がインバータを介してＳ入力端子に入力すると共にＲ入力端子が第１のＲＳ- ＦＦ回路のＱ￣出力端子にインバータを介して接続する第２のＲＳ- ＦＦ回路を具備し、Ｓ入力端子が第１のＲＳ- ＦＦ回路のＱ出力端子にインバータを介して接続すると共にＢφ検出パルス列がインバータを介してＲ入力端子に入力する第３のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がＳ入力端子に直接入力すると共にＢφ検出パルス列がＲ入力端子にインバータを介して入力する第４のＲＳ- ＦＦ回路を具備し、Ｓ入力端子がインバータを介して第４のＲＳ- ＦＦ回路のＱ出力端子に接続すると共にＢφ検出パルス列がＲ入力端子に直接入力する第５のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がＳ入力端子にインバータを介して入力すると共にＲ入力端子がインバータを介して第４のＲＳ- ＦＦ回路のＱ￣出力端子に接続する第６のＲＳ- ＦＦ回路を具備し、第３のＲＳ- ＦＦ回路のＱ出力端子はインバータを介してＤ- ＦＦ回路のＤ入力端子に接続すると共に第１のＮＡＮＤゲートの一方の入力端子に接続し、第２のＲＳ- ＦＦ回路のＱ￣出力端子は第２のＮＡＮＤゲートの一方の入力端子にインバータを介して接続し、第６のＲＳ- ＦＦ回路のＱ￣出力端子はＤ- ＦＦ回路のＣＫ入力端子に接続すると共に第３のＮＡＮＤゲートの一方の入力端子に接続し、第５のＲＳ- ＦＦ回路のＱ出力端子は第４のＮＡＮＤゲートの一方の入力端子にインバータを介して接続し、選択出力回路について、第１のＮＡＮＤゲートの他方の入力端子と第３のＮＡＮＤゲートの他方の入力端子は相互に接続して、Ｄ- ＦＦ回路のＱ出力端子に接続すると共に、Ｑ￣出力端子は第４のＮＡＮＤゲートの他方の入力端子および第２のＮＡＮＤゲートの他方の入力端子に接続し、第１のＮＡＮＤゲートの出力端子および第４のＮＡＮＤゲートの出力端子は第５のＮＡＮＤゲートの各別の入力端子に接続し、第２のＮＡＮＤゲートの出力端子および第３のＮＡＮＤゲートの出力端子は第６のＮＡＮＤゲートの各別の入力端子に接続しているものであることを特徴とする回転体の回転検出装置。
【請求項７】
Ｄ入力端子にＡφ検出パルス列が入力される第１のＤ−ＦＦ１Ａを具備し、
Ｄ入力端子が第１のＤ−ＦＦ１ＡのＱ出力端子に接続する第２のＤ−ＦＦ２Ａを具備し、
Ｄ入力端子が第２のＤ−ＦＦ２ＡのＱ出力端子に接続する第３のＤ−ＦＦ３Ａを具備し、
Ｄ入力端子が第３のＤ−ＦＦ３ＡのＱ出力端子に接続する第４のＤ−ＦＦ４Ａを具備し、
Ｄ入力端子にＢφ検出パルス列が入力される第５のＤ−ＦＦ１Ｂを具備し、
Ｄ入力端子が第５のＤ−ＦＦ１ＢのＱ出力端子に接続する第６のＤ−ＦＦ２Ｂを具備し、
Ｄ入力端子が第６のＤ−ＦＦ２ＢのＱ出力端子に接続する第７のＤ−ＦＦ３Ｂを具備し、
Ｄ入力端子が第７のＤ−ＦＦ３ＢのＱ出力端子に接続する第８のＤ−ＦＦ４Ｂを具備し、
マスタクロック信号源ＭＣＬＫおよびマスタクロック信号ＣＫ２を１／２分周する分周Ｄ−ＦＦ４ｃを具備し、第１のＤ−ＦＦ１Ａのクロック端子ＣＬＫおよび第５のＤ−ＦＦ１Ｂのクロック端子ＣＬＫは分周Ｄ−ＦＦ４ｃのＱ出力端子に接続し、第２のＤ−ＦＦ２Ａのクロック端子ＣＬＫおよび第６のＤ−ＦＦ２Ｂのクロック端子ＣＬＫはインバータ２ｃを介してマスタクロック信号源ＭＣＬＫに接続し、第３のＤ−ＦＦ３Ａ、第４のＤ−ＦＦ４Ａ、第７のＤ−ＦＦ３Ｂ、第８のＤ−ＦＦ４Ｂ、分周Ｄ−ＦＦ４ｃそれぞれのクロック端子ＣＬＫはマスタクロック信号源ＭＣＬＫに直接接続し、
第１のＮＡＮＤゲート１１Ｃ、第２のＮＡＮＤゲート１２Ｃ、第３のＮＡＮＤゲート１３Ｃ、および第４のＮＡＮＤゲート１４Ｃを具備し、第２のＤ−ＦＦ２ＡのＱ出力端子は第１および第２のＮＡＮＤゲートのＡ入力端子に直接接続すると共に第３および第４のＮＡＮＤゲートのＢ入力端子にインバータ９ｃを介して接続し、第６のＤ−ＦＦ２ＢのＱ出力端子は第１および第４のＮＡＮＤゲートのＢ入力端子にインバータ８ｃを介して接続すると共に第２および第３のＮＡＮＤゲートのＢ入力端子に直接接続し、
第１の２-TO-４ラインデコーダ６Ａおよび第２の２-TO-４ラインデコーダ６Ｂを具備し、第１の２-TO-４ラインデコーダ６ＡのＡ入力端子は第３のＤ−ＦＦ３ＡのＱ出力端子に接続すると共にＢ入力端子は第７のＤ−ＦＦ３ＢのＱ出力端子に接続し、第２の２-TO-４ラインデコーダ６ＢのＡ入力端子は第４のＤ−ＦＦ４ＡのＱ出力端子に接続すると共にＢ入力端子は第８のＤ−ＦＦ４ＢのＱ出力端子に接続し、両ラインデコーダ６Ａ、６Ｂのイネーブル端子ＥＮは接地しており、
第１のＯＲゲート７Ａ、第２のＯＲゲート８Ａ、第３のＯＲゲート９Ａ、第４のＯＲゲート１０Ａ、第５のＯＲゲート７Ｂ、第６のＯＲゲート８Ｂ、第７のＯＲゲート９Ｂ、および第８のＯＲゲート１０Ｂを具備し、
第１のＯＲゲート７Ａの３個の入力端子はそれぞれ第４のＮＡＮＤゲート１４Ｃの出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ0出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ2出力端子に接続し、
第２のＯＲゲート８Ａの３個の入力端子はそれぞれ第１のＮＡＮＤゲート１１Ｃの出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ1出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ0出力端子に接続し、
第３のＯＲゲート９Ａの３個の入力端子はそれぞれ第３のＮＡＮＤゲート１３Ｃの出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ2出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ3出力端子に接続し、
第４のＯＲゲート１０Ａの３個の入力端子はそれぞれ第２のＮＡＮＤゲート１２Ｃの出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ3出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ1出力端子に接続し、
第５のＯＲゲート７Ｂの３個の入力端子はそれぞれ第３のＮＡＮＤゲート１３Ｃの出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ0出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ2出力端子に接続し、
第６のＯＲゲート８Ｂの３個の入力端子はそれぞれ第４のＮＡＮＤゲート１４Ｃの出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ1出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ0出力端子に接続し、
第７のＯＲゲート９Ｂの３個の入力端子はそれぞれ第２のＮＡＮＤゲート１２Ｃの出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ2出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ3出力端子に接続し、
第８のＯＲゲート１０Ｂの３個の入力端子はそれぞれ第１のＮＡＮＤゲート１１Ｃの出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ3出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ1出力端子に接続し、
第１のＯＲゲート７Ａ、第２のＯＲゲート８Ａ、第３のＯＲゲート９Ａ、および第４のＯＲゲート１０Ａの出力端子がそれぞれ接続する第１の４入力端子ＮＡＮＤゲート１５Ａを具備し、
第５のＯＲゲート７Ｂ、第６のＯＲゲート８Ｂ、第７のＯＲゲート９Ｂ、および第８のＯＲゲート１０Ｂの出力端子がそれぞれ接続する第２の４入力端子ＮＡＮＤゲート１５Ｂを具備することを特徴とする回転体の回転検出装置。
【請求項８】
請求項７に記載される回転体の回転検出回路において、
アップカウント入力端子に第１の４入力端子ＮＡＮＤゲート１５Ａの出力端子が接続すると共に、ダウンカウント入力端子に第２の４入力端子ＮＡＮＤゲート１５Ｂの出力端子が接続するアップダウンカウンタを具備することを特徴とする回転体の回転検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、回転体の回転検出方法およびこれを実施する装置に関し、特に、フォトダイオードにより検出取り出される２相の検出パルス列であるＡφ検出パルス列およびＢφ検出パルス列の各パルスの立ち上がり端および立ち下がり端に対応してパルス列を発生せしめる回転体の回転検出方法およびこれを実施する装置に関する。
【０００２】
【従来の技術】
回転体の回転検出回路の従来例を図１６を参照して説明する。ここで、回転体はリングレーザジャイロである。なお、同様の出力を発生する装置にはエンコーダその他の装置が知られている。
閉じた環状のガラスブロック１内に共振器１０を構成して陰極２と陽極２１および陽極２２間に電圧を印加することによりプラズマ放電が発生し、時計廻りＣＷレーザ光および反時計廻りＣＣＷレーザ光は環状光路１１に沿って半透過ミラー３１、３２、３３により反射しながら独立して伝播循環する。ＣＷレーザ光の一部は半透過ミラー３３を透過してコーナーキューブ３４において再帰反射し、半透過ミラー３５により反射して光検出器３６に入射する。ＣＣＷレーザ光は直接に光検出器３６に入射する。ところで、ＣＷレーザ光およびＣＣＷレーザ光は光検出器３６に入射する直前において干渉し、干渉縞を生成する。光検出器３６はこの干渉縞を検出する。
【０００３】
環状光路１１の中心を軸として角速度ωが入力されている場合、レーザ光が１周する間に光の出発点は移動することとなるので、レーザ光が環状光路１１を１周する時間は見かけ上相違する。即ち、入力角速度ωと同方向に循環するレーザ光については時間は見かけ上増加し、入力角速度ωと逆方向に循環するレーザ光については時間は見かけ上短縮する。ＣＷレーザ光およびＣＣＷレーザ光の間のこの１周に要する時間差は両レーザ光の周波数差となって現れる。
【０００４】
図１７を参照するに、以上の光検出器３６としてはデュアルフォトダイオード３６１、３６２が使用される。このデュアルフォトダイオード３６１、３６２は図１７（ｂ）に示される如くにカソードを相互に接続して逆極性に構成されている。両ダイオードの受光面距離は循環レーザ光の波長より小く設定される。光検出器３６は、図１７（ｂ）の等価回路を構成しているので、デュアルフォトダイオード３６１、３６２により検出される検出パルス列は９０゜位相のずれた２相の検出パルス列となる。なお、干渉縞の移動速度は上述したＣＷレーザ光およびＣＣＷレーザ光の１周に要する周波数差に比例し、移動方向は入力角速度ωの方向に依存する。
【０００５】
図１８を参照するに、リングレーザジャイロの検出パルス列は、９０゜位相のずれたＡφ検出パルス列およびＢφ検出パルス列である。ＣＷ方向入力角速度の場合、Ａφ検出パルス列の位相がＢφ検出パルス列の位相より９０゜進み、ＣＣＷ方向入力角速度の場合、Ｂφ検出パルス列の位相がＡφ検出パルス列の位相より９０゜進む。
【０００６】
この場合、Ａφ検出パルス列がＨの状態にあるときのＢφ検出パルス列の立ち上がり端に対応して或る小さい幅のパルスを発生し、これらをＣＷパルス列として出力する。そして、Ｂφ検出パルス列がＨの状態にある時のＡφ検出パルス列の立ち上がり端に対応して或る小さい幅のパルスを発生し、これらをＣＣＷパルス列として出力する。即ち、光の１波長について１パルスのパルスを発生している。
【０００７】
他の従来例を図１９および図２０を参照して説明する。図１９は図２０の回転体の回転検出回路の従来例の入出力タイミングチャートであり、ここで回転体は一方が他方に対して９０°進相し或いは９０°遅相する２個の信号であるＡφ検出パルス列およびＢφ検出パルス列を発生するリングレーザジャイロである。
図２０において、２１ＡはＡ相インバータであり、２１ＢはＢ相インバータである。２２ＡはＡ相ＮＡＮＤゲート、２２ＢはＢ相ＮＡＮＤゲートである。Ａ相ＮＡＮＤゲート２２ＡおよびＢ相ＮＡＮＤゲート２２ＢはＲＳ−ＦＦ（ＲＳ−ＦＦ）を構成している。２３ＡはＡ相単安定マルチバイブレータであり、抵抗ＲおよびコンデンサＣにより決定される或るパルス幅のパルスを発生する。２３ＢはＡ相単安定マルチバイブレータ２３Ａと同様の構成のＢ相単安定マルチバイブレータである。Ａ相単安定マルチバイブレータ２３Ａのイネーブル端子ＥｎはＢ相インバータ２１Ｂの出力端子に接続しており、Ｂφ検出パルス列が印加される。そして、Ｂ相単安定マルチバイブレータ２３Ｂのイネーブル端子ＥｎはＡ相インバータ２１Ａの出力端子に接続しており、Ａφ検出パルス列が印加される。
【０００８】
図２０の回転体の回転検出回路に図１９（ａ）のＡφ検出パルス列およびＢφ検出パルス列が入力されたものとする。図１９（ａ）は回転体であるリングレーザジャイロがＣＷ回転しているときのパルス信号入力を示し、Ａφ検出パルス列はＢφ検出パルス列と比較して９０°進相している場合を示す。Ａφ検出パルス列およびＢφ検出パルス列は共にＬレベルの初期状態の場合、ＮＡＮＤゲート２は、何れも、インバータ１によるＨレベルの反転出力が入力されるところから、出力端子Ｙから相手側のＮＡＮＤゲート２の入力端子ＢにＬレベルを出力している。
【０００９】
ここで、Ａφ検出パルス列の１発目が入力端子Ａφに到来したものとする。このＡφ検出パルス列の１発目はＡ相インバータ２１ＡによりＬレベルに反転されてＡ相ＮＡＮＤゲート２２Ａの入力端子Ａに入力される。そして、上述した通りの初期状態において、Ａ相ＮＡＮＤゲート２２Ａの入力端子ＢにはＬレベルが印加されているので、このＡ相ＮＡＮＤゲート２２Ａの出力端子ＹはＨレベルとなる。ところで、初期状態におけるＬレベルのＢφ検出パルス列はＢ相インバータ２１ＢにおいてＨレベルに反転されて、Ａ相単安定マルチバイブレータ２３Ａのイネーブル端子Ｅｎにも印加されているので、Ａ相単安定マルチバイブレータ２３Ａはイネーブル状態にある。この時、イネーブル状態にあるＡ相単安定マルチバイブレータ２３Ａは、Ａ相ＮＡＮＤゲート２２Ａの出力端子Ｙから先のＨレベルの信号が印加されてその立ち上がりによりトリガされ、抵抗ＲおよびコンデンサＣにより決定されるパルス幅のパルスを１発だけ発生出力する。なお、Ａφ検出パルス列が入力端子Ａφに到来している間、Ｂ相単安定マルチバイブレータ３Ｂはそのイネーブル端子ＥｎにＡ相インバータ２１ＡからＬレベルが印加されているのでＣＣＷ信号が出力されることはない。
【００１０】
次いで、Ｂφ検出パルス列の１発目が入力端子Ｂφに到来すると、これはＢ相インバータ２１ＢにおいてＬレベルに反転され、これはＡ相単安定マルチバイブレータ２３Ａのイネーブル端子Ｅｎに印加されてＡ相単安定マルチバイブレータ２３Ａは非イネーブル状態になる。この場合、入力端子ＡφにＡφ検出パルス列が到来しているので、Ｂ相単安定マルチバイブレータ２３Ｂはそのイネーブル端子ＥｎにＡ相インバータ２１ＡからＬレベルが印加されていて、このマルチバイブレータ２３ＢからＣＣＷ信号が出力されることはない。
【００１１】
Ａφ検出パルス列の１発目が立ち下がるとき、Ａ相単安定マルチバイブレータ２３Ａは非イネーブル状態にあるので、これからＣＷ信号が出力されることはない。
Ｂφ検出パルス列の１発目が立ち下がると、Ａφ検出パルス列およびＢφ検出パルス列は共にＬレベルの初期状態に復帰する。
【００１２】
図１９（ｂ）は回転体であるリングレーザジャイロがＣＣＷ回転しているときのパルス信号入力を示し、図１９（ａ）の場合とは逆に、Ｂφ検出パルス列はＡφ検出パルス列と比較して９０°進相している場合を示す。この図１９（ｂ）の場合も、図１９（ａ）の場合と同様にしてＢφ検出パルス列の立ち上がり時においてのみＣＣＷ信号を発生出力することができる。
【００１３】
以上の回転体の回転検出回路の従来例は、Ａφ検出パルス列とＢφ検出パルス列の内の９０°進相しているパルス信号の立ち上がり時においてのみＣＷ信号或いはＣＣＷ信号を発生出力するものである。
【００１４】
【発明が解決しようとする課題】
リングレーザジャイロは光路長が１０ｃｍのオーダーの極めて短いものともなると、ＣＷパルス列或はＣＣＷパルス列を、以上の通りに光の１波長について１パルスを発生することに依っては、読み取りの分解能（パルスウェイト）が劣化し、角速度を計算するに際して雑音に災いされ、航法計算に悪影響を及ぼす恐れが生ずる。リングレーザジャイロを高分解能のものとするには、リングレーザジャイロの出力するパルス列の読み取り数を増加して光の１波長当たりの発生パルスを増加する必要がある。即ち、リングレーザジャイロの場合、光路が囲む面積と光路長で決まるパルスウェイトが大きくなると分解能は劣化する。即ち、リングレーザジャイロのサイズが小さくなると、パルスウェイトは大きくなり、分解能は劣化する。現在使用しようとしている小型のリングレーザシャイロのパルスウェイトはおよそ４．  ８ｓｅｃ＾  程度である。角度に換算すると、４．  ８ｓｅｃ＾  とは１パルス当りの角度増分≒０．  ００１３゜である。単位時間当たりの入力パルス数を例えば４倍にすることができたものとするとパルスウェイトは１／４と小さくなる。角度増分は４．  ８ｓｅｃ＾  の１／４である１．  ２ｓｅｃ＾  ＝０．０００３３゜になり、分解能は４倍向上したことを意味する。
【００１５】
他の従来例は非同期の回転検出装置である。即ち、単安定マルチバイブレータ３を使用しているので、ノイズによりパルスを誤動作出力する恐れがある。そして、部品構成として抵抗ＲおよびコンデンサＣを必要とする単安定マルチバイブレータを使用していてモノリシックＩＣ化は困難であり、ＦＰＧＡ、Ｇ／Ａその他の小型化技術を適用するには不向きの構成の回転検出装置である。
【００１６】
この発明は、フォトダイオードにより検出取り出される２相の検出パルス列であるＡφ検出パルス列およびＢφ検出パルス列の各パルスの立ち上がり端および立ち下がり端に対応してパルス列を発生せしめて分解能を向上し、ノイズによる誤動作が少なく回路動作の安定性も優れており、汎用的な能動素子のみで構成することができる回転体の回転検出方法およびこれを実施する装置を提供するものである。
【００１７】
【課題を解決するための手段】
請求項１：回転体から２相の検出パルス列をフォトダイオードにより検出取り出して、Ａφ相およびＢφ相より成る２相の検出パルス列について、Ａφ検出パルス列がＨの状態にあるときのＢφ検出パルス列の立ち上がり端に対応するパルス、Ａφ検出パルス列がＬの状態にあるときのＢφ検出パルス列の立ち下がり端に対応するパルス、Ｂφ検出パルス列がＨの状態にあるときのＡφ検出パルス列の立ち下がり端に対応するパルス、Ｂφ検出パルス列がＬの状態にあるときのＡφ検出パルス列の立ち上がり端に対応するパルス、Ａφ検出パルス列がＨの状態にあるときのＢφ検出パルス列の立ち下がり端に対応するパルス、Ａφ検出パルス列がＬの状態にあるときのＢφ検出パルス列の立ち上がり端に対応するパルス、Ｂφ検出パルス列がＨの状態にあるときのＡφ検出パルス列の立ち上がり端に対応するパルス、Ｂφ検出パルス列がＬの状態にあるときのＡφ検出パルス列の立ち下がり端に対応するパルスをＣＷパルス列或いはＣＣＷパルス列として読み取る回転体の回転検出方法において、
【００１８】
Ａφ検出パルス列についてクロック信号に同期した同期化パルス列Ａφおよび反転同期化パルス列Ａ￣φを生成すると共に、同期化パルス列Ａφの立ち上がり端に対応する立ち上がり端パルス列および立ち下がり端に対応する立ち下がり端パルス列を生成し、Ｂφ検出パルス列についてクロック信号に同期した同期化パルス列Ｂφおよび反転同期化パルス列Ｂ￣φを生成すると共に、同期化パルス列Ｂφの立ち上がり端に対応する立ち上がり端パルス列および立ち下がり端に対応する立ち下がり端パルス列を生成し、
【００１９】
同期化パルス列Ａφ、反転同期化パルス列Ａ￣φ、同期化パルス列Ａφの立ち上がり端パルス列および立ち下がり端パルス列、同期化パルス列Ｂφ、反転同期化パルス列Ｂ￣φ、同期化パルス列Ｂφの立ち上がり端パルス列および立ち下がり端パルス列に基づいてＣＷパルス列或いはＣＣＷパルス列を生成する回転体の回転検出方法を構成した。
【００２０】
更に、請求項２：回転体から２相の検出パルス列をフォトダイオードにより検出取り出して回転体の回転を検出する回転体の回転検出装置において、第１、第４および第５のＤ- ＦＦ回路１、４、５を具備し、第２および第３のリセット付Ｄ- ＦＦ回路２、３を具備し、第２のリセット付Ｄ- ＦＦ回路２のＱ出力端子は第４のＤ- ＦＦ回路４のＤ入力端子に接続すると共に第４のＤ- ＦＦ回路４のＱ￣出力端子は第２のリセット付Ｄ- ＦＦ回路２のＣＬＲ端子に接続しており、第３のリセット付Ｄ- ＦＦ回路３のＱ出力端子は第５のＤ- ＦＦ回路５のＤ入力端子に接続すると共に第５のＤ- ＦＦ回路４のＱ￣出力端子は第３のリセット付Ｄ- ＦＦ回路３のＣＬＲ端子に接続しており、Ａφ検出パルス列は第１のＤ- ＦＦ回路１のＤ入力端子、第２のリセット付Ｄ- ＦＦ回路２のＣＬＫ端子に印加されると共に、インバータ１１を介して第３のリセット付Ｄ- ＦＦ回路３に印加され、第６、第９、第１０のＤ- ＦＦ回路６、９、１０を具備し、第７および第８のリセット付Ｄ- ＦＦ回路７、８を具備し、第７のリセット付Ｄ- ＦＦ回路７のＱ出力端子は第９のＤ- ＦＦ回路９のＤ入力端子に接続すると共に第９のＤ- ＦＦ回路９のＱ￣出力端子は第７のリセット付Ｄ- ＦＦ回路７のＣＬＲ端子に接続しており、第８のリセット付Ｄ- ＦＦ回路８のＱ出力端子は第１０のＤ- ＦＦ回路１０のＤ入力端子に接続すると共に第１０のＤ- ＦＦ回路１０のＱ￣出力端子は第８のリセット付Ｄ- ＦＦ回路８のＣＬＲ端子に接続しており、Ｂφ検出パルス列は第６のＤ- ＦＦ回路６のＤ入力端子、第７のリセット付Ｄ- ＦＦ回路７のＣＬＫ端子に印加されると共に、インバータ１２を介して第８のリセット付Ｄ- ＦＦ回路８に印加され、第１のＮＡＮＤゲート３１の一方の入力端子は第１のＤ- ＦＦ回路１のＱ出力端子に接続する一方、他方の入力端子は第９のＤ- ＦＦ回路９のＱ出力端子に接続しており、第２のＮＡＮＤゲート３２の一方の入力端子は第１のＤ- ＦＦ回路１のＱ￣出力端子に接続する一方、他方の入力端子は第１０のＤ- ＦＦ回路１０のＱ出力端子に接続しており、第３のＮＡＮＤゲート３３の一方の入力端子は第６のＤ- ＦＦ回路６のＱ出力端子に接続する一方、他方の入力端子は第５のＤ- ＦＦ回路５のＱ出力端子に接続しており、第４のＮＡＮＤゲート３４の一方の入力端子は第６のＤ- ＦＦ回路６のＱ￣出力端子に接続する一方、他方の入力端子は第４のＤ- ＦＦ回路４のＱ出力端子に接続しており、第５のＮＡＮＤゲート４１の一方の入力端子は第６のＤ- ＦＦ回路６のＱ出力端子に接続する一方、他方の入力端子は第４のＤ- ＦＦ回路４のＱ出力端子に接続しており、第６のＮＡＮＤゲート４２の一方の入力端子は第６のＤ- ＦＦ回路６のＱ￣出力端子に接続する一方、他方の入力端子は第５のＤ- ＦＦ回路５のＱ出力端子に接続しており、第７のＮＡＮＤゲート４３の一方の入力端子は第１のＤ- ＦＦ回路１のＱ出力端子に接続する一方、他方の入力端子は第１０のＤ- ＦＦ回路１０のＱ出力端子に接続しており、第８のＮＡＮＤゲート４４の一方の入力端子は第１のＤ- ＦＦ回路１のＱ￣出力端子に接続する一方、他方の入力端子は第９のＤ- ＦＦ回路９のＱ出力端子に接続しており、第２、第３、第７、第８のＤ- ＦＦ回路のＤ入力端子には信号として直流電圧が常に印加されており、第１、第６のＤ- ＦＦ回路のＣＬＫ入力端子、第４、第５、第９、第１０のＤ- ＦＦ回路のＣＬＫ入力端子に接続するクロック信号源を具備する回転体の回転検出装置を構成した。
【００２１】
ここで、請求項３：フォトダイオードにより回転体から検出取り出される２相の検出パルス列であるＡφ検出パルス列およびＢφ検出パルス列の内の一方であるＡφ検出パルス列をセット端子Ｓに入力すると共に、他方のＢφ検出パルス列をリセット端子Ｒに入力してＣＷＡφ検出パルス列、ＣＷＢφ検出パルス列、ＣＣＷＡφ検出パルス列、ＣＣＷＢφ検出パルス列を発生するＲＳ- ＦＦ回路群を具備し、ＣＷＡφ検出パルス列およびＣＷＢφ検出パルス列、或はＣＣＷＡφ検出パルス列およびＣＣＷＢφ検出パルス列を入力して２相のＡφ検出パルス列およびＢφ検出パルス列を再生する選択出力回路を具備する回転体の回転検出装置の雑音除去回路を構成した。
【００２２】
そして、請求項４：請求項３に記載される回転体の回転検出装置の雑音除去回路において、ＲＳ- ＦＦ回路群について、Ａφ検出パルス列がＳ入力端子に入力すると共にＢφ検出パルス列がＲ入力端子に入力する第１のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がインバータを介してＳ入力端子に入力すると共にＲ入力端子が第１のＲＳ- ＦＦ回路のＱ￣出力端子にインバータを介して接続する第２のＲＳ- ＦＦ回路を具備し、Ｓ入力端子が第１のＲＳ- ＦＦ回路のＱ出力端子にインバータを介して接続すると共にＢφ検出パルス列がインバータを介してＲ入力端子に入力する第３のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がＳ入力端子に直接入力すると共にＢφ検出パルス列がＲ入力端子にインバータを介して入力する第４のＲＳ- ＦＦ回路を具備し、Ｓ入力端子がインバータを介して第４のＲＳ- ＦＦ回路のＱ出力端子に接続すると共にＢφ検出パルス列がＲ入力端子に直接入力する第５のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がＳ入力端子にインバータを介して入力すると共にＲ入力端子がインバータを介して第４のＲＳ- ＦＦ回路のＱ￣出力端子に接続する第６のＲＳ- ＦＦ回路を具備し、第３のＲＳ- ＦＦ回路のＱ出力端子はインバータを介してＤ- ＦＦ回路のＤ入力端子に接続すると共に第１のＮＡＮＤゲートの一方の入力端子に接続し、第２のＲＳ- ＦＦ回路のＱ￣出力端子は第２のＮＡＮＤゲートの一方の入力端子にインバータを介して接続し、第６のＲＳ- ＦＦ回路のＱ￣出力端子はＤ- ＦＦ回路のＣＫ入力端子に接続すると共に第３のＮＡＮＤゲートの一方の入力端子に接続し、第５のＲＳ- ＦＦ回路のＱ出力端子は第４のＮＡＮＤゲートの一方の入力端子にインバータを介して接続し、選択出力回路について、第１のＮＡＮＤゲートの他方の入力端子と第３のＮＡＮＤゲートの他方の入力端子は相互に接続して、Ｄ- ＦＦ回路のＱ出力端子に接続すると共に、Ｑ￣出力端子は第４のＮＡＮＤゲートの他方の入力端子および第２のＮＡＮＤゲートの他方の入力端子に接続し、第１のＮＡＮＤゲートの出力端子および第４のＮＡＮＤゲートの出力端子は第５のＮＡＮＤゲートの各別の入力端子に接続し、第２のＮＡＮＤゲートの出力端子および第３のＮＡＮＤゲートの出力端子は第６のＮＡＮＤゲートの各別の入力端子に接続しているものである回転体の回転検出装置の雑音除去回路を構成した。
【００２３】
また、請求項５：請求項２に記載される回転体の回転検出装置において、Ａφ検出パルス列およびＢφ検出パルス列の内の一方のＡφ検出パルス列をセット端子Ｓに入力すると共に他方のＢφ検出パルス列をリセット端子Ｒに入力してＣＷＡφ検出パルス列およびＣＷＢφ検出パルス列を発生し、或いはＣＣＷＡφ検出パルス列およびＣＣＷＢφ検出パルス列を発生するＲＳ- ＦＦ回路群を有し、ＣＷＡφ検出パルス列およびＣＷＢφ検出パルス列、或いはＣＣＷＡφ検出パルス列およびＣＣＷＢφ検出パルス列を入力して２相のＡφ検出パルス列およびＢφ検出パルス列を選択出力回路を有する雑音除去回路を具備する回転体の回転検出装置を構成した。
【００２４】
更に、請求項６：請求項５に記載される回転体の回転検出装置において、
雑音除去回路は、ＲＳ- ＦＦ回路群について、Ａφ検出パルス列がＳ入力端子に入力すると共にＢφ検出パルス列がＲ入力端子に入力する第１のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がインバータを介してＳ入力端子に入力すると共にＲ入力端子が第１のＲＳ- ＦＦ回路のＱ￣出力端子にインバータを介して接続する第２のＲＳ- ＦＦ回路を具備し、Ｓ入力端子が第１のＲＳ- ＦＦ回路のＱ出力端子にインバータを介して接続すると共にＢφ検出パルス列がインバータを介してＲ入力端子に入力する第３のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がＳ入力端子に直接入力すると共にＢφ検出パルス列がＲ入力端子にインバータを介して入力する第４のＲＳ- ＦＦ回路を具備し、Ｓ入力端子がインバータを介して第４のＲＳ- ＦＦ回路のＱ出力端子に接続すると共にＢφ検出パルス列がＲ入力端子に直接入力する第５のＲＳ- ＦＦ回路を具備し、Ａφ検出パルス列がＳ入力端子にインバータを介して入力すると共にＲ入力端子がインバータを介して第４のＲＳ- ＦＦ回路のＱ￣出力端子に接続する第６のＲＳ- ＦＦ回路を具備し、第３のＲＳ- ＦＦ回路のＱ出力端子はインバータを介してＤ- ＦＦ回路のＤ入力端子に接続すると共に第１のＮＡＮＤゲートの一方の入力端子に接続し、第２のＲＳ- ＦＦ回路のＱ￣出力端子は第２のＮＡＮＤゲートの一方の入力端子にインバータを介して接続し、第６のＲＳ- ＦＦ回路のＱ￣出力端子はＤ- ＦＦ回路のＣＫ入力端子に接続すると共に第３のＮＡＮＤゲートの一方の入力端子に接続し、第５のＲＳ- ＦＦ回路のＱ出力端子は第４のＮＡＮＤゲートの一方の入力端子にインバータを介して接続し、選択出力回路について、第１のＮＡＮＤゲートの他方の入力端子と第３のＮＡＮＤゲートの他方の入力端子は相互に接続して、Ｄ- ＦＦ回路のＱ出力端子に接続すると共に、Ｑ￣出力端子は第４のＮＡＮＤゲートの他方の入力端子および第２のＮＡＮＤゲートの他方の入力端子に接続し、第１のＮＡＮＤゲートの出力端子および第４のＮＡＮＤゲートの出力端子は第５のＮＡＮＤゲートの各別の入力端子に接続し、第２のＮＡＮＤゲートの出力端子および第３のＮＡＮＤゲートの出力端子は第６のＮＡＮＤゲートの各別の入力端子に接続しているものである回転体の回転検出装置を構成した。
【００２５】
また、請求項７：Ｄ入力端子にＡφ検出パルス列が入力される第１のＤ−ＦＦ１Ａを具備し、Ｄ入力端子が第１のＤ−ＦＦ１ＡのＱ出力端子に接続する第２のＤ−ＦＦ２Ａを具備し、Ｄ入力端子が第２のＤ−ＦＦ２ＡのＱ出力端子に接続する第３のＤ−ＦＦ３Ａを具備し、Ｄ入力端子が第３のＤ−ＦＦ３ＡのＱ出力端子に接続する第４のＤ−ＦＦ４Ａを具備し、Ｄ入力端子にＢφ検出パルス列が入力される第５のＤ−ＦＦ１Ｂを具備し、Ｄ入力端子が第５のＤ−ＦＦ１ＢのＱ出力端子に接続する第６のＤ−ＦＦ２Ｂを具備し、Ｄ入力端子が第６のＤ−ＦＦ２ＢのＱ出力端子に接続する第７のＤ−ＦＦ３Ｂを具備し、Ｄ入力端子が第７のＤ−ＦＦ３ＢのＱ出力端子に接続する第８のＤ−ＦＦ４Ｂを具備し、マスタクロック信号源ＭＣＬＫおよびマスタクロック信号ＣＫ２を１／２分周する分周Ｄ−ＦＦ４ｃを具備し、第１のＤ−ＦＦ１Ａのクロック端子ＣＬＫおよび第５のＤ−ＦＦ１Ｂのクロック端子ＣＬＫは分周Ｄ−ＦＦ４ｃのＱ出力端子に接続し、第２のＤ−ＦＦ２Ａのクロック端子ＣＬＫおよび第６のＤ−ＦＦ２Ｂのクロック端子ＣＬＫはインバータ２ｃを介してマスタクロック信号源ＭＣＬＫに接続し、第３のＤ−ＦＦ３Ａ、第４のＤ−ＦＦ４Ａ、第７のＤ−ＦＦ３Ｂ、第８のＤ−ＦＦ４Ｂ、分周Ｄ−ＦＦ４ｃそれぞれのクロック端子ＣＬＫはマスタクロック信号源ＭＣＬＫに直接接続し、第１のＮＡＮＤゲート１１Ｃ、第２のＮＡＮＤゲート１２Ｃ、第３のＮＡＮＤゲート１３Ｃ、および第４のＮＡＮＤゲート１４Ｃを具備し、第２のＤ−ＦＦ２ＡのＱ出力端子は第１および第２のＮＡＮＤゲートのＡ入力端子に直接接続すると共に第３および第４のＮＡＮＤゲートのＢ入力端子にインバータ９ｃを介して接続し、第６のＤ−ＦＦ２ＢのＱ出力端子は第１および第４のＮＡＮＤゲートのＢ入力端子にインバータ８ｃを介して接続すると共に第２および第３のＮＡＮＤゲートのＢ入力端子に直接接続し、第１の２-TO-４ラインデコーダ６Ａおよび第２の２-TO-４ラインデコーダ６Ｂを具備し、第１の２-TO-４ラインデコーダ６ＡのＡ入力端子は第３のＤ−ＦＦ３ＡのＱ出力端子に接続すると共にＢ入力端子は第７のＤ−ＦＦ３ＢのＱ出力端子に接続し、第２の２-TO-４ラインデコーダ６ＢのＡ入力端子は第４のＤ−ＦＦ４ＡのＱ出力端子に接続すると共にＢ入力端子は第８のＤ−ＦＦ４ＢのＱ出力端子に接続し、両ラインデコーダ６Ａ、６Ｂのイネーブル端子ＥＮは接地しており、第１のＯＲゲート７Ａ、第２のＯＲゲート８Ａ、第３のＯＲゲート９Ａ、第４のＯＲゲート１０Ａ、第５のＯＲゲート７Ｂ、第６のＯＲゲート８Ｂ、第７のＯＲゲート９Ｂ、および第８のＯＲゲート１０Ｂを具備し、第１のＯＲゲート７Ａの３個の入力端子はそれぞれ第４のＮＡＮＤゲート１４Ｃの出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ0出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ2出力端子に接続し、第２のＯＲゲート８Ａの３個の入力端子はそれぞれ第１のＮＡＮＤゲート１１Ｃの出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ1出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ0出力端子に接続し、第３のＯＲゲート９Ａの３個の入力端子はそれぞれ第３のＮＡＮＤゲート１３Ｃの出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ2出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ3出力端子に接続し、第４のＯＲゲート１０Ａの３個の入力端子はそれぞれ第２のＮＡＮＤゲート１２Ｃの出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ3出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ1出力端子に接続し、第５のＯＲゲート７Ｂの３個の入力端子はそれぞれ第３のＮＡＮＤゲート１３Ｃの出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ0出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ2出力端子に接続し、第６のＯＲゲート８Ｂの３個の入力端子はそれぞれ第４のＮＡＮＤゲート１４Ｃの出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ1出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ0出力端子に接続し、第７のＯＲゲート９Ｂの３個の入力端子はそれぞれ第２のＮＡＮＤゲート１２Ｃの出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ2出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ3出力端子に接続し、第８のＯＲゲート１０Ｂの３個の入力端子はそれぞれ第１のＮＡＮＤゲート１１Ｃの出力端子、第２の２-TO-４ラインデコーダ６ＢのＹ3出力端子、第１の２-TO-４ラインデコーダ６ＡのＹ1出力端子に接続し、第１のＯＲゲート７Ａ、第２のＯＲゲート８Ａ、第３のＯＲゲート９Ａ、および第４のＯＲゲート１０Ａの出力端子がそれぞれ接続する第１の４入力端子ＮＡＮＤゲート１５Ａを具備し、第５のＯＲゲート７Ｂ、第６のＯＲゲート８Ｂ、第７のＯＲゲート９Ｂ、および第８のＯＲゲート１０Ｂの出力端子がそれぞれ接続する第２の４入力端子ＮＡＮＤゲート１５Ｂを具備する回転体の回転検出装置を構成した。
【００２６】
更に、請求項８：請求項７に記載される回転体の回転検出回路において、
アップカウント入力端子に第１の４入力端子ＮＡＮＤゲート１５Ａの出力端子が接続すると共に、ダウンカウント入力端子に第２の４入力端子ＮＡＮＤゲート１５Ｂの出力端子が接続するアップダウンカウンタを具備する回転体の回転検出装置を構成した。
【００２７】
【発明の実施の形態】
この発明の実施の形態を図を参照して説明する。
リングレーザジャイロは、図１７を参照して説明した通り、そのデュアルフォトダイオード３６１、３６２から、互いに９０゜位相のずれた２相のＡφ検出パルス列およびＢφ検出パルス列を発生する。ＣＷ方向入力加速度の場合、Ａφ検出パルス列の位相がＢφ検出パルス列の位相と比較して進み、ＣＣＷ方向入力加速度の場合、Ｂφ検出パルス列の位相がＡφ検出パルス列の位相と比較して進む。
【００２８】
この発明は、以上のリングレーザジャイロ検出パルス列から各回転方向について光の１波長当たり４個のパルスを発生してこれをＣＷパルス列およびＣＣＷパルス列とするものである。
（ＣＷパルス列として取り出されるパルス）
Ａφ検出パルス列がＨの状態にあるときのＢφ検出パルス列の立ち上がり端に対応するパルス
Ａφ検出パルス列がＬの状態にあるときのＢφ検出パルス列の立ち下がり端に対応するパルス
Ｂφ検出パルス列がＨの状態にあるときのＡφ検出パルス列の立ち下がり端に対応するパルス
Ｂφ検出パルス列がＬの状態にあるときのＡφ検出パルス列の立ち上がり端に対応するパルス
（ＣＣＷパルス列として取り出されるパルス）
Ａφ検出パルス列がＨの状態にあるときのＢφ検出パルス列の立ち下がり端に対応するパルス
Ａφ検出パルス列がＬの状態にあるときのＢφ検出パルス列の立ち上がり端に対応するパルス
Ｂφ検出パルス列がＨの状態にあるときのＡφ検出パルス列の立ち上がり端に対応するパルス
Ｂφ検出パルス列がＬの状態にあるときのＡφ検出パルス列の立ち下がり端に対応するパルス
ここで、図１を参照するに、１波長当たり４個のパルスを発生するに際して、先ず、デュアルフォトダイオードから出力されるＡφ検出パルス列およびＢφ検出パルス列を同期化パルス列に変換する。即ち、デュアルフォトダイオードから出力される検出パルス列の各パルスの立ち上がり端および立ち下がり端は通常は多少のずれが含まれているので、これら検出パルス列をクロック信号源から発生される基準のクロック信号ＣＬＫに同期させて立ち上がり端および立ち下がり端を時間に関して揃える。図１において、Ａφ検出パルス列およびＢφ検出パルス列の縦の２重線は立ち上がり端および立ち下がり端に多少のずれが含まれるパルス列であることを示している。ところで、同期化パルス列Ａφおよび同期化パルス列Ｂφは、立ち上がり端および立ち下がり端がクロック信号ＣＬＫに同期整列せしめられたので、同期化パルス列Ａφおよび同期化パルス列Ｂφの同期化立ち上がり端に対応する立ち上がり端パルスＡ↑およびＢ↑および立ち下がり端に対応する立ち下がり端パルスＡ↓およびＢ↓はクロック信号に同期して時間的に正確な位置に発生されたことになる。ここにおいて説明された同期化パルス列Ａφおよび同期化パルス列Ｂφの同期化立ち上がり端に対応する立ち上がり端パルスＡ↑およびＢ↑、および立ち下がり端に対応する立ち下がり端パルスＡ↓、Ｂ↓は、同期化パルス列Ａφおよび同期化パルス列Ｂφと共にＡＮＤゲートによりＡＮＤをとることによりＣＷパルス列或はＣＣＷパルス列を生成する信号として使用される。
【００２９】
図２を参照して具体的に説明すると、ＡＮＤゲート３１に同期化パルス列Ａφと同期化パルス列Ｂφ立ち上がり端に対応する立ち上がり端パルスＢ↑を入力すると、Ｂφ検出パルス列の立ち上がり端に対応するパルスを出力する。ＡＮＤゲート３２に反転同期化パルス列Ａ￣φと同期化パルス列Ｂφ立ち下がり端に対応する立ち下がり端パルスＢ↓を入力すると、Ｂφ検出パルス列の立ち下がり端に対応するパルスを出力する。ＡＮＤゲート３３に同期化パルス列Ｂφと同期化パルス列Ａφ立ち下がり端に対応する立ち下がり端パルスＡ↓を入力すると、Ａφ検出パルス列の立ち下がり端に対応するパルスを出力する。ＡＮＤゲート３４に反転同期化パルス列Ｂ￣φと同期化パルス列Ａφ立ち上がり端に対応する立ち上がり端パルスＡ↑を入力すると、Ａφ検出パルス列の立ち上がり端に対応するパルスを出力する。この通りにして得られた４個のＡＮＤゲートの出力はＯＲゲート３５を介して加算されて、ＣＷパルス列が生成されるに到る。
【００３０】
ここで、図３を参照するに、この入力の状態はＣＣＷパルス列が生成されるべき条件を意味するが、何れも、ＡＮＤゲートの出力はＨの状態となることができず、パルス列は生成されない。
図４を参照するに、結局、図３に図示される状態は、何れも、図２に図示される状態の何れにも該当しないので、ＣＷパルス列が生成されるときはＣＣＷパルス列が生成されないことを示している。逆に、図２に図示される状態は、何れも図３に図示される状態の何れにも該当しないので、ＣＣＷパルス列が生成されるときはＣＷパルス列が生成されない。以上の通りにしてＣＷパルス列およびＣＣＷパルス列を各別に分離して取り出すことができる。
【００３１】
この発明の実施例を図５を参照して具体的に説明する。
１、４および５は第１、第４および第５のＤ−  ＦＦ回路を示す。２および３は第２および第３のリセット付Ｄ−  ＦＦ回路を示す。第２のリセット付Ｄ−  ＦＦ回路２のＱ出力端子は第４のＤ−  ＦＦ回路４のＤ入力端子に接続すると共に、第４のＤ−  ＦＦ回路４のＱ￣出力端子は第２のリセット付Ｄ−  ＦＦ回路２のＣＬＲ端子に接続している。第３のリセット付Ｄ−  ＦＦ回路３のＱ出力端子は第５のＤ−  ＦＦ回路５のＤ入力端子に接続すると共に、第５のＤ−  ＦＦ回路４のＱ￣出力端子は第３のリセット付Ｄ−  ＦＦ回路３のＣＬＲ端子に接続している。そして、Ａφ検出パルス列は、第１のＤ−  ＦＦ回路１のＤ入力端子、第２のリセット付Ｄ−  ＦＦ回路２のＣＬＫ端子に印加されると共に、インバータ１１を介して第３のリセット付Ｄ−  ＦＦ回路３に印加される。
【００３２】
６、９および１０は第６、第９、第１０のＤ−  ＦＦ回路を示す。７および８は第７および第８のリセット付Ｄ−  ＦＦ回路を示す。第７のリセット付Ｄ−  ＦＦ回路７のＱ出力端子は第９のＤ−  ＦＦ回路９のＤ入力端子に接続すると共に、第９のＤ−  ＦＦ回路９のＱ￣出力端子は第７のリセット付Ｄ−  ＦＦ回路７のＣＬＲ端子に接続している。第８のリセット付Ｄ−  ＦＦ回路８のＱ出力端子は第１０のＤ−  ＦＦ回路１０のＤ入力端子に接続すると共に第１０のＤ−  ＦＦ回路１０のＱ￣出力端子は第８のリセット付Ｄ−  ＦＦ回路８のＣＬＲ端子に接続している。そして、Ｂφ検出パルス列は第６のＤ−  ＦＦ回路６のＤ入力端子、第７のリセット付Ｄ−  ＦＦ回路７のＣＬＫ端子に印加されると共にインバータ１２を介して第８のリセット付Ｄ−  ＦＦ回路８に印加される。
【００３３】
ここで、第２、第３、第７、第８のＤ−  ＦＦ回路のＤ入力端子には信号として直流電圧が常に印加されている。第１、第６のＤ−  ＦＦ回路のＣＬＫ入力端子、第４、第５、第９、第１０のＤ−  ＦＦ回路のＣＬＫ入力端子は４ＭＨＺ  のクロック信号を発生するクロック信号源５０に接続しており、このクロック信号に同期してラッチ、アンラッチを繰り返している。
【００３４】
図５における３１ないし３４は、それぞれ、図２において説明されたＡＮＤゲート３１ないし３４に対応するＮＡＮＤゲートを示し、４１ないし４４はそれぞれ図３において説明された４１ないし４４とに対応するＮＡＮＤゲートを示す。第１のＮＯＲゲート３５は図２において説明されたＯＲゲート３５に対応しており、第２のＮＯＲゲート４５は図３において説明されたＯＲゲート４５に対応している。
【００３５】
第１のＮＡＮＤゲート３１の一方の入力端子は第１のＤ−  ＦＦ回路１のＱ出力端子に接続して同期化パルス列Ａφが印加される一方、このＮＡＮＤゲート３１の他方の入力端子は第９のＤ−  ＦＦ回路９のＱ出力端子に接続して同期化パルス列Ｂφの立ち上がり端パルスＢ↑が印加される。
第２のＮＡＮＤゲート３２の一方の入力端子は第１のＤ−  ＦＦ回路１のＱ￣出力端子に接続して反転同期化パルス列Ａφが印加される一方、このＮＡＮＤゲート３２の他方の入力端子は第１０のＤ−  ＦＦ回路１０のＱ出力端子に接続して同期化パルス列Ｂφの立ち下がり端パルスＢ↓が印加される。
【００３６】
第３のＮＡＮＤゲート３３の一方の入力端子は第６のＤ−  ＦＦ回路６のＱ出力端子に接続して同期化パルス列Ｂφが印加される一方、このＮＡＮＤゲート３３の他方の入力端子は第５のＤ−  ＦＦ回路５のＱ出力端子に接続して同期化パルス列Ａφの立ち下がり端パルスＡ↓が印加される。
第４のＮＡＮＤゲート３４の一方の入力端子は第６のＤ−  ＦＦ回路６のＱ￣出力端子に接続して反転同期化パルス列Ｂφが印加される一方、このＮＡＮＤゲート３４の他方の入力端子は第４のＤ−  ＦＦ回路４のＱ出力端子に接続して同期化パルス列Ａφの立ち上がり端パルスＡ↑が印加される。
【００３７】
第５のＮＡＮＤゲート４１の一方の入力端子は第６のＤ−  ＦＦ回路６のＱ出力端子に接続して同期化パルス列Ｂφが印加される一方、このＮＡＮＤゲート４１の他方の入力端子は第４のＤ−  ＦＦ回路４のＱ出力端子に接続して同期化パルス列Ａφの立ち上がり端パルスＡ↑が印加される。
第６のＮＡＮＤゲート４２の一方の入力端子は第６のＤ−  ＦＦ回路６のＱ￣出力端子に接続して反転同期化パルス列Ｂφが印加される一方、このＮＡＮＤゲート４２の他方の入力端子は第５のＤ−  ＦＦ回路５のＱ出力端子に接続して同期化パルス列Ａφの立ち下がり端パルスＡ↓が印加される。
【００３８】
第７のＮＡＮＤゲート４３の一方の入力端子は第１のＤ−  ＦＦ回路１のＱ出力端子に接続して同期化パルス列Ａφが印加される一方、このＮＡＮＤゲート４３の他方の入力端子は第１０のＤ−  ＦＦ回路１０のＱ出力端子に接続して同期化パルス列Ｂφの立ち下がり端パルスＢ↓が印加される。
第８のＮＡＮＤゲート４４の一方の入力端子は第１のＤ−  ＦＦ回路１のＱ￣出力端子に接続して反転同期化パルス列Ａφが印加される一方、このＮＡＮＤゲート４４の他方の入力端子は第９のＤ−  ＦＦ回路９のＱ出力端子に接続して同期化パルス列Ｂφの立ち上がり端パルスＢ↑が印加される。
【００３９】
そして、第１、第６のＤ−  ＦＦ回路のＣＬＫ入力端子、第４、第５、第９、第１０のＤ−  ＦＦ回路のＣＬＫ入力端子は４ＭＨＺ  のクロック信号源が接続してクロック信号が入力されている。第２、第３、第７、第８のＤ−  ＦＦ回路のＤ入力端子には信号として直流電圧５Ｖが常に印加されている。
更に、第１のＮＡＮＤゲート３１、第２のＮＡＮＤゲート３２、第３のＮＡＮＤゲート３３および第４のＮＡＮＤゲート３４の４個のＮＡＮＤゲートの出力端子は第１のＮＯＲゲート３５の入力端子に接続しており、そして、第５のＮＡＮＤゲート４１、第６のＮＡＮＤゲート４２、第７のＮＡＮＤゲート４３および第８のＮＡＮＤゲート４４の４個のＮＡＮＤゲートの出力端子は第２のＮＯＲゲート４５の入力端子に接続している。
【００４０】
以上のリングレーザジャイロにおいて、Ａφ検出パルス列は第１のＤ−  ＦＦ回路１のＤ入力端子に入力され、クロック信号源からＣＬＫ入力端子に入力される４ＭＨＺ  のクロック信号に同期してＱ出力端子から同期化パルス列Ａφが出力されると共にＱ￣出力端子から反転同期化パルス列Ａ￣φが出力される。そして、Ａφ検出パルス列は第２のＤ−  ＦＦ回路２のＣＬＫ入力端子に入力され、この瞬間のＤ入力端子の正電位がＱ出力端子から第４のＤ−  ＦＦ回路４のＤ入力端子に入力され、これは第４のＤ−  ＦＦ回路４のＣＬＫ入力端子に入力されるクロック信号に同期してＱ出力端子から同期化パルス列Ａφの同期化立ち上がり端パルスＡ↑として出力される。また、Ａφ検出パルス列はインバータ、第３のＤ−  ＦＦ回路３、第５のＤ−  ＦＦ回路５を介して、クロック信号に同期して同期化パルス列Ａφの同期化立ち下がり端パルスＡ↓として出力される。
【００４１】
Ｂφ検出パルス列も、Ａφ検出パルス列の場合と同様に、第６のＤ−  ＦＦ回路６のＤ入力端子に入力され、クロック信号源からＣＬＫ入力端子に入力される４ＭＨＺ  のクロック信号に同期してＱ出力端子から同期化パルス列Ｂφが出力されると共に、Ｑ￣出力端子から反転同期化パルス列Ｂ￣φが出力される。そして、Ｂφ検出パルス列は第７のＤ−  ＦＦ回路７のＣＬＫ入力端子に入力され、この瞬間のＤ入力端子の正電位がＱ出力端子から第９のＤ−  ＦＦ回路９のＤ入力端子に入力され、これは第９のＤ−  ＦＦ回路９のＣＬＫ入力端子に入力されるクロック信号に同期してＱ出力端子から同期化パルス列Ｂφの同期化立ち上がり端パルスＢ↑として出力される。また、Ｂφ検出パルス列はインバータ、第８のＤ−  ＦＦ回路８、第１０のＤ−  ＦＦ回路１０を介して、クロック信号に同期して同期化パルス列Ｂφの同期化立ち下がり端パルスＢ↓として出力される。
【００４２】
以上の通りに出力された同期化パルス列Ａφ、反転同期化パルス列Ａ￣φ、同期化パルス列Ａφの同期化立ち上がり端パルスＡ↑、同期化パルス列Ａφの同期化立ち下がり端パルスＡ↓、同期化パルス列Ｂφ、反転同期化パルス列Ｂ￣φ、同期化パルス列Ｂφの同期化立ち上がり端パルスＢ↑、同期化パルス列Ｂφの同期化立ち下がり端パルスＢ↓の８個の信号は、第１のＮＡＮＤゲート３１ないし第４のＮＡＮＤゲート３４、第５のＮＡＮＤゲート４１ないし第８のＮＡＮＤゲート４４に上述した通りに入力され、ＮＯＲゲート３５を介してＣＷパルス列のみをＣＣＷパルス列とは区別して出力することができ、ＮＯＲゲート４５を介してＣＣＷパルス列のみをＣＷパルス列とは区別して出力することができることについては、図２ないし図４を参照して先に説明した通りである。
【００４３】
ここで、以上のリングレーザジャイロにおいて、リングレーザジャイロ本体から出力されるＡφ検出パルス列およびＢφ検出パルス列の立ち上がりおよび立ち下がり端近傍には雑音が含まれているので、これら検出パルス列を入力して前処理する雑音除去回路を付加することによりリングレーザジャイロの読み取りの分解能は増大し、信号の検出誤りは減少する。この雑音除去回路は、要約するに、９０の位相差を有する２相のＡφ検出パルス列およびＢφ検出パルス列の内の一方のＡφ検出パルス列をセット端子Ｓに入力すると共に他方のＢφ検出パルス列をリセット端子Ｒに入力してＣＷＡφ検出パルス列およびＣＷＢφ検出パルス列を発生し、或いはＣＣＷＡφ検出パルス列およびＣＣＷＢφ検出パルス列を発生するＲＳ−  ＦＦ回路群を有し、ＣＷＡφ検出パルス列およびＣＷＢφ検出パルス列、或いはＣＣＷＡφ検出パルス列およびＣＣＷＢφ検出パルス列を入力して２相のＡφ検出パルス列およびＢφ検出パルス列を選択出力する回路を有するものである。
【００４４】
以下、この雑音除去回路を図６を参照して説明する。
図６を参照するに、第１のＲＳ- ＦＦ回路１０１から第６のＲＳ- ＦＦ回路１０６に到るＲＳ−ＦＦ回路群について、リングレーザジャイロ本体から出力されるＡφ検出パルス列は第１のＲＳ- ＦＦ回路１０１のＳ入力端子に入力すると共に、第２のＲＳ- ＦＦ回路１０２のＳ入力端子にインバータ１０２Ｓを介して入力する。Ｂφ検出パルス列は第１のＦＦ回路１０１のＲ入力端子に入力すると共に、第３のＲＳ- ＦＦ回路１０３のＲ入力端子にインバータ１０３Ｒを介して入力する。
【００４５】
更に、Ａφ検出パルス列は第４のＲＳ−  ＦＦ回路１０４のＳ入力端子に入力すると共に、第６のＲＳ−  ＦＦ回路１０６のＳ入力端子にインバータ１０６Ｓを介して入力する。そして、Ｂφ検出パルス列は第４のＦＦ回路１０４のＲ入力端子にインバータ１０４Ｒを介して入力すると共に、第５のＲＳ−  ＦＦ回路１０５のＲ入力端子に直接入力する。
【００４６】
第１のＲＳ−  ＦＦ回路１０１のＱ出力端子はインバータ１０３Ｓを介して第３のＲＳ−  ＦＦ回路１０３のＳ入力端子に接続している。第１のＲＳ−  ＦＦ回路１０１のＱ￣出力端子はインバータ１０２Ｒを介して第２のＲＳ−  ＦＦ回路１０２のＲ入力端子に接続している。
第４のＲＳ−  ＦＦ回路１０４のＱ出力端子はインバータ１０５Ｓを介して第５のＲＳ−  ＦＦ回路１０５のＳ入力端子に接続している。第４のＲＳ−  ＦＦ回路１０４のＱ￣出力端子はインバータ１０６Ｒを介して第６のＲＳ−  ＦＦ回路１０６のＲ入力端子に接続している。
【００４７】
ここで、第３のＲＳ- ＦＦ回路１０３のＱ出力端子はインバータ１０７Ｄを介してＤ- ＦＦ回路１０７のＤ入力端子に接続すると共に、第１のＮＡＮＤゲート１１Ｎの一方の入力端子に接続している。
第２のＲＳ- ＦＦ回路１０２のＱ￣出力端子は第２のＮＡＮＤゲート１２Ｎの一方の入力端子にインバータを介して接続している。
【００４８】
第６のＲＳ- ＦＦ回路１０６のＱ￣出力端子はＤ- ＦＦ回路１０７のＣＫ入力端子に接続すると共に、第３のＮＡＮＤゲート１３Ｎの一方の入力端子に接続している。
第５のＲＳ- ＦＦ回路１０５のＱ出力端子は第４のＮＡＮＤゲート１４Ｎの一方の入力端子にインバータを介して接続している。
【００４９】
ここから、Ｄ- ＦＦ回路１０７から第６のＮＡＮＤゲート１６に到る選択出力回路について説明する。第１のＮＡＮＤゲート１１Ｎの他方の入力端子と第３のＮＡＮＤゲート１３Ｎの他方の入力端子は相互に接続し、Ｄ- ＦＦ回路１０７のＱ出力端子に接続されると共に、Ｑ￣出力端子は第４のＮＡＮＤゲート１４Ｎの他方の入力端子に接続している。
【００５０】
第１のＮＡＮＤゲート１１Ｎの出力端子および第４のＮＡＮＤゲート１４Ｎの出力端子は、第５のＮＡＮＤゲート１５Ｎの各別の入力端子に接続している。
第２のＮＡＮＤゲート１２Ｎの出力端子および第３のＮＡＮＤゲート１３Ｎの出力端子は、第６のＮＡＮＤゲート１６の各別の入力端子に接続している。
Ｂφ検出パルス列が９０゜進相していてＣＣＷ方向の角速度入力がなされている場合について、図７ないし図９のタイミングチャートをも参照して説明する。
【００５１】
先ず、第１のＲＳ- ＦＦ回路１０１の入出力について説明する。初期条件として、Ｓ入力端子の入力Ａφ＝０、Ｒ入力端子の入力Ｂφ＝０において、Ｑ出力端子の出力I＝１、Ｑ￣出力端子の出力II＝０であるものとする。Ｂφの立ち上がり端において、Ｓ＝０であってＲ＝１となるので、I＝０、II＝１となる。
【００５２】
Ａφの立ち上がり端において、Ｓ＝１、Ｒ＝１であるので、I＝１、II＝１となり、Ｂφの立ち下がり端において、Ｓ＝１、Ｒ＝０であるので、I＝１、II＝０となる。Ａφの立ち下がり端において、Ｓ＝０、Ｒ＝０であるので、I＝１  II＝０に保持される。これは初期条件に等しく、ここで、２発目のＢφが入力してその立ち上がり端を検出する。以降、これを出力I、IIに示される如く繰り返すことになる。
【００５３】
次いで、第４のＲＳ- ＦＦ回路１０４の入出力について説明する。初期条件として、Ｓ入力端子の入力Ａφ＝０、Ｒ入力端子の入力Ｂφ＝０において、Ｑ出力端子の出力III ＝０、Ｑ￣出力端子の出力IV＝１であるものとする。なお、第４のＲＳ- ＦＦ回路１０４のＲ入力端子にはインバータ１０４Ｒが前置されているので、入力は反転して１となっており、従って出力IV は１となる。
【００５４】
Ｂφの立ち上がり端において、Ｓ＝０であって、反転してＲ＝０であり、以前のIII＝０、IV＝１のままである。Ａφの立ち上がり端において、Ｓ＝１、Ｒ＝０であるので、III＝１、IV＝０となる。Ｂφの立ち下がり端において、Ｓ＝１、Ｒ＝１であるので、III＝１のままであり、IV＝１となる。
【００５５】
Ａφの立ち下がり端において、Ｓ＝０、Ｒ＝１であるので、ＩＩＩ＝０、ＶＩ＝１になる。これは初期条件に等しく、ここで２発目のＢφが入力してその立ち上がり端を検出する。以降、これを出力ＩＩＩ、ＶＩに示される如く繰り返すことになる。
第３のＲＳ−  ＦＦ回路１０３の入出力について説明する。第３のＲＳ−  ＦＦ回路１０３のＳ入力端子の入力は、第１のＲＳ−  ＦＦ回路１０１のＱ出力端子の出力Ｉ  がインバータ１０３Ｓにより反転された入力１’である。Ｒ入力端子の入力は入力Ｂφがインバータ１０３Ｒにより反転された入力２’である。第３のＲＳ−  ＦＦ回路１０３のＳ入力端子に入力１’が印加され、Ｒ入力端子に入力２’が印加された結果、Ｑ出力端子には出力１￣が生成される。
【００５６】
第２のＲＳ−  ＦＦ回路１０２の入出力について説明する。第２のＲＳ−  ＦＦ回路１０２のＳ入力端子の入力は、入力Ａφがインバータ１０２Ｓにより反転された入力３’である。Ｒ入力端子の入力は第１のＲＳ−  ＦＦ回路１０１のＱ￣出力端子の出力ＩＩがインバータ１０２Ｒにより反転された入力４’である。第２のＲＳ−  ＦＦ回路１０２のＳ入力端子に入力３’が印加され、Ｒ入力端子に入力４’が印加された結果、Ｑ￣出力端子に出力４￣が生成される。
【００５７】
第６のＲＳ−  ＦＦ回路１０６の入出力について説明する。第６のＲＳ−  ＦＦ回路１０６のＳ入力端子の入力は、入力Ａφがインバータ１０６Ｓにより反転された入力５’である。Ｒ入力端子の入力は第４のＲＳ−  ＦＦ回路１０４のＱ￣出力端子の出力ＩＶがインバータ１０６Ｒにより反転された入力６’である。第６のＲＳ−  ＦＦ回路１０６のＳ入力端子に入力５’が印加され、Ｒ入力端子に入力６’が印加された結果、Ｑ￣出力端子に出力６が生成される。
【００５８】
第５のＲＳ−  ＦＦ回路１０５の入出力について説明する。第５のＲＳ−  ＦＦ回路１０５のＳ入力端子の入力は、第４のＲＳ−  ＦＦ回路１０４のＱ出力端子の出力ＩＩＩ  がインバータ１０５Ｓにより反転された入力７’である。Ｒ入力端子には入力Ｂφが直接に入力８’として入力される。第５のＲＳ−  ＦＦ回路１０５のＳ入力端子に入力７’が印加され、Ｒ入力端子に入力８’が印加された結果、Ｑ出力端子には出力７￣が生成される。
【００５９】
ここで、第１のＮＡＮＤゲート１１Ｎの他方の入力端子と第３のＮＡＮＤゲート１３Ｎの他方の入力端子は相互に接続し、Ｄ- ＦＦ回路１０７のＱ出力端子に接続していて常に０とされている。従って、第１のＮＡＮＤゲート１１Ｎはその一方の入力端子の入力１の状態に無関係に出力は常に１である。同様に、第３のＮＡＮＤゲート１３Ｎもその一方の入力端子の入力６の状態に無関係に出力は常に１である。
【００６０】
Ｄ−  ＦＦ回路１０７の入出力について説明する。Ｄ−  ＦＦ回路１０７のＤ入力端子には、第３のＲＳ−  ＦＦ回路１０３のＱ出力端子の出力１￣がインバータ１０７Ｄにより反転された波形である入力１が入力される。ＣＫ入力端子には、第６のＲＳ−  ＦＦ回路１０６の出力端子Ｑ￣の出力６が入力される。ここで、Ｄ入力端子の入力１はＣＫ入力端子の入力６の立ち上がり端において常に０であるので、Ｄ−  ＦＦ回路１０７の出力端子Ｑの出力９は１となることはなくして常に０となる。従って、出力端子Ｑ￣の出力１０は常に１である。
【００６１】
第２のＮＡＮＤゲート１２Ｎについて説明するに、その一方の入力端子には第２のＲＳ- ＦＦ回路１０２の出力端子Ｑ￣の出力４￣を反転した出力４が印加されている。そして、その他方の入力端子にはＤ- ＦＦ回路１０７の出力端子Ｑ￣の出力１０が印加されており、これは常に１であるので、第２のＮＡＮＤゲート１２Ｎは一方の入力端子に印加される出力４を反転した波形１２を出力する。
【００６２】
第４のＮＡＮＤゲート１４Ｎについて説明するに、その一方の入力端子には第５のＲＳ−  ＦＦ回路１０５のＱ出力端子の出力７￣を反転した出力７が印加されている。そして、その他方の入力端子にはＤ−  ＦＦ回路１０７の出力端子Ｑ￣の出力１０が印加されており、これは常に１であるので、第４のＮＡＮＤゲート１４Ｎは一方の入力端子に印加される出力７を反転した波形１４を出力する。
【００６３】
第５のＮＡＮＤゲート１５Ｎについて説明するに、この回路の一方の入力端子には第１のＮＡＮＤゲート１１Ｎの出力１１が入力されると共に他方の入力端子には第４のＮＡＮＤゲート１４Ｎの出力１４が入力される。従って、第５のＮＡＮＤゲート１５Ｎの出力から出力１４が反転された波形が出力１５として出力される。この出力１５はＣＣＷＡφ検出パルス列に対応する検出パルス列であり、その立ち上がり端および立ち下がり端近傍における雑音が除去されたＣＣＷＡφ検出パルス列に対応する出力である。
【００６４】
第６のＮＡＮＤゲート１６について説明するに、この回路の一方の入力端子には第３のＮＡＮＤゲート１３Ｎの出力１３が入力されると共に、他方の入力端子には第２のＮＡＮＤゲート１２Ｎの出力１２が入力される。従って、第６のＮＡＮＤゲート１６の出力から出力１２が反転された波形が出力１６として出力される。この出力１６は、ＣＣＷＢφ検出パルス列に対応する検出パルス列であり、その立ち上がり端および立ち下がり端近傍における雑音が除去されたＣＣＷＢφ検出パルス列に対応する出力である。
【００６５】
検出パルス列の立ち上がり端および立ち下がり端近傍における雑音が何処において除去されたかをまとめると、以下の通りである。
ＣＣＷＢφ検出パルス列の立ち上がり端の雑音は第１のＲＳ−  ＦＦ回路１０１において除去され、そのＱ￣出力端子に出力ＩＩとして現れる。
ＣＣＷＢφ検出パルス列の立ち下がり端の雑音は第２のＲＳ−  ＦＦ回路１０２において除去され、そのＱ￣出力端子に出力４￣として現れる。
【００６６】
ＣＣＷＡφ検出パルス列の立ち上がり端の雑音は第４のＲＳ−  ＦＦ回路１０４において除去されてＱ出力端子から出力され、反転されて出力７’として示されている。
ＣＣＷＡφ検出パルス列の立ち下がり端の雑音は第５のＲＳ−  ＦＦ回路１０５において除去され、Ｑ出力端子に出力７￣として現れる。
【００６７】
以上の雑音除去回路の動作説明は、Ｂφ検出パルス列が９０゜進相しているＣＣＷ方向の角速度入力がなされている場合についての説明であったが、Ａφ検出パルス列が９０゜進相しているＣＷ方向の角速度入力がなされている場合も同様に説明することができる。
この発明の他の実施例を図１０および図１１を参照して説明する。図１１は図１０の続きである。
【００６８】
この回転体の回転検出回路は、その第１のＤ−ＦＦ１ＡのＤ入力端子に入力バッファ１ａを介してＡφ検出パルス列が入力される。第２のＤ−ＦＦ２ＡのＤ入力端子は第１のＤ−ＦＦ１ＡのＱ出力端子に接続している。第３のＤ−ＦＦ３ＡのＤ入力端子は第２のＤ−ＦＦ２ＡのＱ出力端子に接続している。第４のＤ−ＦＦ４ＡのＤ入力端子は第３のＤ−ＦＦ３ＡのＱ出力端子に接続している。
【００６９】
第５のＤ−ＦＦ１Ｂは、そのＤ入力端子に入力バッファ１ｂを介してＢφ検出パルス列が入力される。第６のＤ−ＦＦ２ＢのＤ入力端子は第５のＤ−ＦＦ１ＢのＱ出力端子に接続している。第７のＤ−ＦＦ３ＢのＤ入力端子は第６のＤ−ＦＦ２ＢのＱ出力端子に接続している。第８のＤ−ＦＦ４ＢのＤ入力端子は第７のＤ−ＦＦ３ＢのＱ出力端子に接続している。
【００７０】
ＭＣＬＫはマスタクロック信号源を示す。４ｃはマスタクロック信号ＣＫ２を１／２分周する分周Ｄ−ＦＦである。
以上のＤ−ＦＦのＣＬＲ端子は、何れも、Ｌレベルに設定されている。
第１のＤ−ＦＦ１Ａのクロック端子ＣＬＫおよび第５のＤ−ＦＦ１Ｂのクロック端子ＣＬＫは分周Ｄ−ＦＦ４ｃのＱ出力端子に接続している。第２のＤ−ＦＦ２Ａのクロック端子ＣＬＫおよび第６のＤ−ＦＦ２Ｂのクロック端子ＣＬＫはインバータ２ｃを介してマスタクロック信号源ＭＣＬＫに接続している。そして、第３のＤ−ＦＦ３Ａ、第４のＤ−ＦＦ４Ａ、第７のＤ−ＦＦ３Ｂ、第８のＤ−ＦＦ４Ｂ、分周Ｄ−ＦＦ４ｃそれぞれのクロック端子ＣＬＫはマスタクロック信号源ＭＣＬＫに直接接続している。
【００７１】
更に、第１のＮＡＮＤゲート１１Ｃ、第２のＮＡＮＤゲート１２Ｃ、第３のＮＡＮＤゲート１３Ｃ、および第４のＮＡＮＤゲート１４Ｃを具備している。ここで、第２のＤ−ＦＦ２ＡのＱ出力端子は、第１および第２のＮＡＮＤゲートのＡ入力端子に直接接続すると共に、第３および第４のＮＡＮＤゲートのＡ入力端子にインバータ９ｃを介して接続している。そして、第６のＤ−ＦＦ２ＢのＱ出力端子は、第１および第４のＮＡＮＤゲートのＢ入力端子にインバータ８ｃを介して接続すると共に、第２および第３のＮＡＮＤゲートのＢ入力端子に直接接続している。
【００７２】
６Ａは第１の２−ＴＯ−４ラインデコーダ、６Ｂは第２の２−ＴＯ−４ラインデコーダである。第１の２−ＴＯ−４ラインデコーダ６ＡのＡ入力端子は第３のＤ−ＦＦ３ＡのＱ出力端子に接続すると共にＢ入力端子は第７のＤ−ＦＦ３ＢのＱ出力端子に接続している。第２の２−ＴＯ−４ラインデコーダ６ＢのＡ入力端子は第４のＤ−ＦＦ４ＡのＱ出力端子に接続すると共にＢ入力端子は第８のＤ−ＦＦ４ＢのＱ出力端子に接続している。そして、両ラインデコーダ６Ａ、６Ｂのイネーブル端子ＥＮは接地されている。
【００７３】
ここで、第１のＯＲゲート７Ａ、第２のＯＲゲート８Ａ、第３のＯＲゲート９Ａ、第４のＯＲゲート１０Ａ、第５のＯＲゲート７Ｂ、第６のＯＲゲート８Ｂ、第７のＯＲゲート９Ｂ、および第８のＯＲゲート１０Ｂを具備している。
この第１のＯＲゲート７Ａの３個の入力端子はそれぞれ第４のＮＡＮＤゲート１４Ｃの出力端子、第１の２−ＴＯ−４ラインデコーダ６ＡのＹ０出力端子、第２の２−ＴＯ−４ラインデコーダ６ＢのＹ２出力端子に接続している。第２のＯＲゲート８Ａの３個の入力端子はそれぞれ第１のＮＡＮＤゲート１１Ｃの出力端子、第１の２−ＴＯ−４ラインデコーダ６ＡのＹ１出力端子、第２の２−ＴＯ−４ラインデコーダ６ＢのＹ０出力端子に接続している。第３のＯＲゲート９Ａの３個の入力端子は、それぞれ第３のＮＡＮＤゲート１３Ｃの出力端子、第１の２−ＴＯ−４ラインデコーダ６ＡのＹ２出力端子、第２の２−ＴＯ−４ラインデコーダ６ＢのＹ３出力端子に接続している。第４のＯＲゲート１０Ａの３個の入力端子はそれぞれ第２のＮＡＮＤゲート１２Ｃの出力端子、第１の２−ＴＯ−４ラインデコーダ６ＡのＹ３出力端子、第２の２−ＴＯ−４ラインデコーダ６ＢのＹ１出力端子に接続している。第５のＯＲゲート７Ｂの３個の入力端子はそれぞれ第３のＮＡＮＤゲート１３Ｃの出力端子、第２の２−ＴＯ−４ラインデコーダ６ＢのＹ０出力端子、第１の２−ＴＯ−４ラインデコーダ６ＡのＹ２出力端子に接続している。第６のＯＲゲート８Ｂの３個の入力端子は、それぞれ第４のＮＡＮＤゲート１４Ｃの出力端子、第２の２−ＴＯ−４ラインデコーダ６ＢのＹ１出力端子、第１の２−ＴＯ−４ラインデコーダ６ＡのＹ０出力端子に接続している。第７のＯＲゲート９Ｂの３個の入力端子はそれぞれ第２のＮＡＮＤゲート１２Ｃの出力端子、第２の２−ＴＯ−４ラインデコーダ６ＢのＹ２出力端子、第１の２−ＴＯ−４ラインデコーダ６ＡのＹ３出力端子に接続している。第８のＯＲゲート１０Ｂの３個の入力端子はそれぞれ第１のＮＡＮＤゲート１１Ｃの出力端子、第２の２−ＴＯ−４ラインデコーダ６ＢのＹ３出力端子、第１の２−ＴＯ−４ラインデコーダ６ＡのＹ１出力端子に接続している。
【００７４】
そして、第１のＯＲゲート７Ａ、第２のＯＲゲート８Ａ、第３のＯＲゲート９Ａ、および第４のＯＲゲート１０Ａの出力端子がそれぞれ接続する第１の４入力端子ＮＡＮＤゲート１５Ａを具備すると共に、第５のＯＲゲート７Ｂ、第６のＯＲゲート８Ｂ、第７のＯＲゲート９Ｂ、および第８のＯＲゲート１０Ｂの出力端子がそれぞれ接続する第２の４入力端子ＮＡＮＤゲート１５Ｂを具備している。
【００７５】
図１２および図１３をも参照するに、リングレーザジャイロから入力されるＡφ検出パルス列は入力端子Ａφに入力し、入力バッファ１ａを介してＤ−ＦＦ１Ａに送り込まれ、ここにおいてマスタクロック信号源ＭＣＬＫから供給される８ＭＨｚのマスタクロック信号ＣＫ２をＤ−ＦＦ４ｃにおいて１／２分周した４ＭＨｚのＣＫ１で同期化保持を実施され、出力端子Ｑから出力信号ＸＡとして出力される。この出力信号ＸＡをＤ−ＦＦ２Ａに入力し、インバータ２Ｃで反転したマスタクロック信号ＣＫ２でたたき、半クロック分に相当する６２．  ５ｎｓだけ遅らせ充分時間的余裕を持たせた出力信号をＡＰとする。
【００７６】
リングレーザジャイロから入力されるＢφ検出パルス列は入力端子Ｂφに入力し、入力バッファ１ｂを介してＤ−ＦＦ１Ｂに送り込まれ、ここにおいて８ＭＨｚのマスタクロック信号ＣＫ２をＤ−ＦＦ４ｃにおいて１／２分周した４ＭＨｚのＣＫ１で同期化保持を実施し、Ｄ−ＦＦ１Ｂの出力端子Ｑの信号をＸＢとし、Ｄ−ＦＦ２Ｂをマスタクロック信号ＣＫ２でたたき、半クロック分に相当する６２．  ５ｎｓだけ遅らせた充分時間的余裕を持たせた信号をＢＰとする。
【００７７】
Ｄ−ＦＦ２Ａの出力端子Ｑの出力信号ＡＰをＤ−ＦＦ３Ａの入力端子Ｄに入力し、マスタクロック信号ＣＫ２でたたき、マスタクロック信号ＣＫ２の半ＣＬＫ分に相当する６２．  ５ｎｓだけ遅らせた出力信号をＡＰＤ１とする。
Ｄ−ＦＦ２Ｂの出力端子Ｑの出力信号ＢＰをＤ−ＦＦ３Ｂの入力端子Ｄに入力し、マスタクロック信号ＣＫ２でたたき、マスタクロック信号ＣＫ２の半ＣＬＫ分に相当する６２．  ５ｎｓだけ遅らせた出力信号をＢＰＤ１とする。
【００７８】
Ｄ−ＦＦ３Ａの出力端子Ｑの出力信号ＡＰＤ１をＤ−ＦＦ４Ａの入力端子Ｄに入力し、マスタクロック信号ＣＫ２でたたき、マスタクロック信号ＣＫ２の１ＣＬＫ分に相当する１２５ｎｓだけ遅らせた出力信号をＡＰＤ２とする。
Ｄ−ＦＦ３Ｂの出力端子Ｑの出力信号ＢＰＤ１をＤ−ＦＦ４Ｂの入力端子Ｄに入力し、マスタクロック信号ＣＫ２でたたき、マスタクロック信号ＣＫ２の１ＣＬＫ分に相当する１２５ｎｓだけ遅らせた出力信号をＢＰＤ２とする。
【００７９】
Ｄ−ＦＦ３Ａの出力端子Ｑの出力信号ＡＰＤ１を２−ＴＯ−４ラインデコーダ６Ａの入力端子Ａに入力すると共にＤ−ＦＦ３Ｂの出力端子Ｑの出力信号ＢＰＤ１を２−ＴＯ−４ラインデコーダ６Ａの入力端子Ｂに入力し、イネーブル端子Ｅｎは接地ＧＮＤしてＨレベルにし、これら３個の入力信号でタイミング信号である４種類のデコード信号Ｙｄ１０、Ｙｄ１１、Ｙｄ１２、Ｙｄ１３を生成する。ここで、２−ＴＯ−４ラインデコーダ６Ａの真理値表は以下の通りである。
【００８０】
0003603137.tif 000002
Ｄ−ＦＦ４Ａの出力信号ＡＰＤ２を２−ＴＯ−４ラインデコーダ６Ｂの入力端子Ａに入力すると共にＤ−ＦＦ４Ｂの出力信号ＢＰＤ２を２−ＴＯ−４ラインデコーダ６Ｂの入力端子Ｂに入力し、イネーブル端子Ｅｎは接地ＧＮＤしてＨレベルにし、３個の入力信号からタイミング信号である４種類のデコード信号Ｙｄ２０、Ｙｄ２１、Ｙｄ２２、Ｙｄ２３を生成する。２−ＴＯ−４ラインデコーダ６Ｂの真理値表も２−ＴＯ−４ラインデコーダ６Ａの真理値表に対応している。
【００８１】
また、Ｄ−ＦＦ２Ａの出力端子Ｑの出力信号ＡＰおよびＤ−ＦＦ２Ｂの出力端子Ｑの出力信号ＢＰを、以下の通りに２入力のＮＡＮＤゲート１０Ｃ〜１３Ｃの入力端子Ａおよび入力端子Ｂに入力してタイミング信号ＮＰ１ないしＮＰ４を生成する。
ＮＡＮＤゲート１０Ｃの入力端子Ａに対して出力信号ＡＰを入力すると共に、入力端子Ｂに対して出力信号ＢＰをインバータ８Ｃを介して入力し、その出力端子Ｙにタイミング信号ＮＰ１を出力する。
【００８２】
ＮＡＮＤゲート１１Ｃの入力端子Ａに対して出力信号ＡＰを入力すると共に、入力端子Ｂに対して出力信号ＢＰを入力し、その出力端子Ｙにタイミング信号ＮＰ２を出力する。
ＮＡＮＤゲート１２Ｃの入力端子Ａに対して出力信号ＡＰをインバータ９Ｃを介して入力すると共に、入力端子Ｂに対して出力信号ＢＰを入力し、その出力端子Ｙにタイミング信号ＮＰ３を出力する。
【００８３】
ＮＡＮＤゲート１３Ｃの入力端子Ａに対して出力信号ＡＰをインバータ９Ｃを介して入力すると共に、入力端子Ｂに対して出力信号ＢＰをインバータ８Ｃを介して入力し、その出力端子Ｙにタイミング信号ＮＰ４を出力する。
ここで、ＣＷパルス信号を出力するＣＷ回転時の動作について説明する。
以上の通りにして得られたＮＡＮＤゲート１０ないし１３の出力するタイミング信号ＮＰと２−ＴＯ−４ラインデコーダ６Ａ、Ｂの出力するタイミング信号であるデコード信号Ｙｄを、ＯＲゲート７ないし１０を介してＮＡＮＤゲート１５Ａ、Ｂの入力に以下の通りに供給する。
【００８４】
▲１▼  ＯＲゲート８Ａに対してデコード信号Ｙｄ１１、デコード信号Ｙｄ２０、タイミング信号ＮＰ１が入力される。このタイミング信号ＮＰ１の立ち下がり、即ちＡＰの立ち上がり時から６２．  ５ｎｓ（８ＭＨｚのクロックの半分のパルス幅）遅れてマスタクロック信号の１周期のパルス幅に相当する１２５ｎｓのパルスを発生するタイミング信号が生成される。ここで、６２．  ５ｎｓ遅らせるのは１２５ｎｓの出力パルスを確実に取り込むためである。
【００８５】
▲２▼  ＯＲゲート１０Ａに対して、デコード信号Ｙｄ１３、デコード信号Ｙｄ２１、タイミング信号ＮＰ２が入力される。このタイミング信号ＮＰ２の立ち下がり、即ちＢＰの立ち上がり時から６２．  ５ｎｓ（８ＭＨｚのクロックの半分のパルス幅）遅れてマスタクロック信号の１周期のパルス幅に相当する１２５ｎｓのパルスを発生するタイミング信号が生成される。
【００８６】
▲３▼  ＯＲゲート９Ａに対してデコード信号Ｙｄ１２、デコード信号Ｙｄ２３、タイミング信号ＮＰ３が入力される。このタイミング信号ＮＰ３の立ち下がり、即ち、ＡＰの立ち下がり時から６２．  ５ｎｓ遅れてマスタクロック信号の１周期のパルス幅に相当する１２５ｎｓのパルスを発生するタイミング信号が生成される。
【００８７】
▲４▼  ＯＲゲート７Ａに対してデコード信号Ｙｄ１０、デコード信号Ｙｄ２２、タイミング信号ＮＰ４が入力される。このタイミング信号ＮＰ４の立ち下がり、即ちＢＰの立ち下がり時に対応してマスタクロック信号の１周期のパルス幅に相当する１２５ｎｓのパルスを発生するタイミング信号が生成される。
これらのタイミング信号は、ＯＲゲート７Ａ、８Ａ、９Ａ、１０Ａそれぞれの出力端子Ｙに負論理パルス列として出力される。これら負論理パルス列の出力は次いで、ＮＡＮＤゲート１５Ａの４個の入力端子Ａ、Ｂ、Ｃ、Ｄに入力される。ここで、結局、ＮＡＮＤゲート１５Ａの出力端子Ｙには、▲１▼ないし▲４▼に記載した通り、出力信号ＡＰおよび出力信号ＢＰそれぞれの立ち上がり、立ち下がりに同期したパルス信号が出力され、これが求められるべきＣＷパルス信号として出力バッファ１６ａを介して外部に読み出される。この場合、ＮＡＮＤゲート１５Ｂの４個の入力端子Ａ、Ｂ、Ｃ、Ｄは全てＨレベルにあり、従って、その出力は全てＬレベルにある。ＣＣＷ出力信号は生じない。
【００８８】
次いで、ＣＣＷパルス信号を出力するＣＣＷ回転時の動作について説明する。以上の通りにして得られたＮＡＮＤゲート１０ないし１３の出力するタイミング信号ＮＰと２−ＴＯ−４ラインデコーダ６Ａ、Ｂの出力するタイミング信号であるデコード信号Ｙｄを、ＯＲゲート７ないし１０を介してＮＡＮＤゲート１５Ａ、Ｂの入力に以下の通りに供給する。
【００８９】
▲１▼  ＯＲゲート７Ｂに対してデコード信号Ｙｄ１２、デコード信号Ｙｄ２０、タイミング信号ＮＰ３が入力される。このタイミング信号ＮＰ３の立ち下がり、即ち、ＢＰの立ち上がり時から６２．  ５ｎｓ遅れてマスタクロック信号の１周期のパルス幅に相当する１２５ｎｓのパルスを発生するタイミング信号が生成される。
【００９０】
▲２▼  ＯＲゲート９Ｂに対してデコード信号Ｙｄ１３、デコード信号Ｙｄ２２、タイミング信号ＮＰ２が入力される。このタイミング信号ＮＰ２の立ち下がり、即ち、ＡＰの立ち上がり時から６２．  ５ｎｓ遅れてマスタクロック信号の１周期のパルス幅に相当する１２５ｎｓのパルスを発生するタイミング信号が生成される。
【００９１】
▲３▼  ＯＲゲート１０Ｂに対して、デコード信号Ｙｄ１１、デコード信号Ｙｄ２３、タイミング信号ＮＰ１が入力される。このタイミング信号ＮＰ１の立ち下がり、即ち、ＢＰの立ち下がり時から６２．  ５ｎｓ遅れてマスタクロック信号の１周期のパルス幅に相当する１２５ｎｓのパルスを発生するタイミング信号が生成される。
【００９２】
▲４▼  ＯＲゲート８Ｂに対してデコード信号Ｙｄ１０、デコード信号Ｙｄ２１、タイミング信号ＮＰ４が入力される。このタイミング信号ＮＰ４の立ち下がり、即ち、ＡＰの立ち下がり時から６２．  ５ｎｓ遅れてマスタクロック信号の１周期のパルス幅に相当する１２５ｎｓのパルスを発生するタイミング信号が生成される。
【００９３】
これらのタイミング信号は、ＯＲゲート７Ｂ、８Ｂ、９Ｂ、１０Ｂそれぞれの出力端子Ｙに負論理パルス列として出力される。これら負論理パルス列の出力は次いで、ＮＡＮＤゲート１５Ｂの４個の入力端子Ａ、Ｂ、Ｃ、Ｄに入力される。ここで、結局、ＮＡＮＤゲート１５Ｂの出力端子Ｙには、▲１▼ないし▲４▼に記載した通り、出力信号ＢＰおよび出力信号ＡＰそれぞれの立ち上がり、立ち下がりに同期したパルス信号が出力され、これが求められるべきＣＣＷパルス信号として出力バッファ１６ｂを介して外部に読み出される。この場合、ＮＡＮＤゲート１５Ａの４個の入力端子Ａ、Ｂ、Ｃ、Ｄは全てＨレベルにあり、従って、その出力は全てＬレベルにある。ＣＣＷ出力信号が生ずることはない。
【００９４】
以上の説明においては、Ａφ検出パルス列およびＢφ検出パルス列は誤りなしに適正に発生して入力されていることを前提条件にしていた。ここで、図１４および図１５を参照するに、場合に依っては、一方の相のパルス信号が適正に得られずに常にＬレベルの状態となり、或いは常にＨレベルの状態となることがあって、他方の相にパルス信号が得られることがある。これに起因して回転体の回転検出回路の検出結果に誤差が発生することになる。ここで、この発明の他の実施例を説明するに、これはＣＷパルス信号出力端子とＣＣＷパルス信号出力端子にまたがってアップダウンカウンタを接続した回転体の回転検出回路である。アップダウンカウンタのアップカウント入力端子がＣＷパルス信号出力端子に接続する一方、ダウンカウント入力端子がＣＣＷパルス信号出力端子に接続している。ここで、アップダウンカウンタは、アップカウント入力端子に入力したパルス数とダウンカウント入力端子に入力したパルス数の差を取り込むカウンタである。一般に、アップの計数とダウンの計数を独立して実行し、カウンタ内において両者の差を計算する。
【００９５】
上述した通りにＣＷパルス信号出力端子とＣＣＷパルス信号出力端子にまたがってアップダウンカウンタを接続すると、Ｂφ検出パルス列がＨレベル或いはＬレベルであり、Ａφ検出パルス列に或る幅のパルスノイズが混入しても、これらパルスノイズはＣＷパルス信号出力端子とＣＣＷパルス信号出力端子の双方に等しく入力されるところから、ノイズの影響を受け難いものとすることができる。
【００９６】
【発明の効果】
以上の通りであって、従来の回転体の回転検出においては、そのＡφ検出パルス列がＨの状態にあるときのＢφ検出パルス列の立ち上がり端をＣＷパルス列として出力し、Ｂφ検出パルス列がＨの状態にあるときのＡφ検出パルス列の立ち上がり端をＣＣＷパルス列として出力するものであり、光の１波長について１パルスのパルスを発生しているものに過ぎなかったが、この発明は１波長について４個のパルスをパルス列として出力するものである。これにより、回転検出装置の出力するパルス列の読み取り数を従来例と比較して４倍に増加して読み取りの分解能を増大することができる。
【００９７】
そして、回転検出装置は、回転検出装置本体から出力される互いに９０゜位相のずれた２相のＡφ検出パルス列およびＢφ検出パルス列を入力して前処理する雑音除去回路を付加することにより、読み取りの分解能は更に増大し、信号の検出誤りは更に減少することとなる。
また、この発明による回転体の回転検出回路は、従来例の如く抵抗、コンデンサが必要なワンショット回路は使用せず、マスタクロック信号のみで同期化されたＤ−ＦＦと２−ＴＯ−４ラインデコーダ、ゲートＩＣのみで構成されるので、ノイズによる誤動作が少なく回路動作の安定性も優れており、汎用的な能動素子のみで構成することができるのでＦＰＧＡ、Ｇ／Ａ化は容易であり、小型化を図る上において好適である。
【００９８】
更に、ＣＷパルス信号出力端子とＣＣＷパルス信号出力端子にまたがってアップダウンカウンタを接続することにより、Ｂφ検出パルス列がＨレベル或いはＬレベルであり、Ａφ検出パルス列に或る幅のパルスノイズが混入しても、これらパルスノイズはＣＷパルス信号出力端子とＣＣＷパルス信号出力端子の双方に等しく入力されるところから、ノイズの影響を受け難いものとすることができる。
【図面の簡単な説明】
【図１】検出パルス列から同期化パルス、端パルスを生成するところを説明する図。
【図２】ＣＷ角速度入力時にＣＷパルスが生成されるところを説明する図。
【図３】ＣＷ角速度入力時にＣＣＷパルスは生成されないところを説明する図。
【図４】ＣＷパルスとＣＣＷパルスの発生の相互関係を示す図。
【図５】リングレーザジャイロの実施例を説明する図。
【図６】雑音除去回路の実施例を説明する図。
【図７】雑音除去回路の実施例の動作タイミングチャート。
【図８】図７の続き。
【図９】図８の続き。
【図１０】実施例を説明する図。
【図１１】図１０の続き。
【図１２】実施例の動作タイミングチャート。
【図１３】図１２の続き。
【図１４】実施例の動作タイミングチャート。
【図１５】図１４の続き。
【図１６】リングレーザジャイロ本体を説明する図。
【図１７】デュアルフォトダイオードを説明する図。
【図１８】従来例の検出パルス列を説明する図。
【図１９】従来例の動作タイミングチャート。
【図２０】従来例を説明する図。
【図１】
0003603137.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003603137.tif 000018
【図１７】
0003603137.tif 000019
【図１８】
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【図１９】
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【図２０】
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