(57)【特許請求の範囲】
【請求項１】
第１電圧レベルを有する第１ノードに接続されたゲート電圧クランプと、
該ゲート電圧クランプに接続された実質的に一定の電圧レベルを有する電圧基準であって、該ゲート電圧クランプが該電圧基準の該一定電圧レベルに対する前記第１ノードの前記第１電圧を制限する動作を行いうるようになっている前記電圧基準と、
前記第１ノードに、また第２電圧レベルを有する第２ノードに、接続されたゲート−ソース電圧クランプであって、前記第１ノードの前記第１電圧レベルに対する前記第２ノードの前記第２電圧レベルを制限する動作を行いうる前記ゲート−ソース電圧クランプと、
を含む、スナビング・クランプ回路網。
【請求項２】
電界効果トランジスタのゲートおよびソースの電圧レベルをクランプする方法であって、
該電界効果トランジスタのゲートにゲート電圧クランプを接続するステップと、
該ゲート電圧クランプに、実質的に一定の電圧レベルを有する電圧基準を接続するステップであって、それにより該ゲート電圧クランプが、該電圧基準の該実質的に一定の電圧レベルに対する前記ゲートの電圧レベルを制限する動作を行いうる、前記電圧基準を接続する前記ステップと、
前記電界効果トランジスタの、前記ゲートと、前記ソースと、にゲート−ソース電圧クランプを接続するステップであって、それにより該ゲート−ソース電圧クランプが、該ゲートの電圧レベルに対する該ソースの電圧レベルを制限する動作を行いうる、前記ゲート−ソース電圧クランプを接続する前記ステップと、
を含む、電界効果トランジスタのゲートおよびソースの電圧レベルをクランプする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般的には電子回路の分野に関し、特に、改良されたスナビング・クランプ回路網（ｓｎｕｂｂｉｎｇ  ｃｌａｍｐ  ｎｅｔｗｏｒｋ）および動作の方法に関する。
【０００２】
【従来の技術】
電子回路は一般に、電界効果トランジスタおよびバイポーラトランジスタをさまざまな目的に利用する。電子回路が半導体材料上に形成される時は、電子回路デバイスの物理的構造は、離散デバイスの場合には生じない問題の原因となりうる。例えば、シリコン上に形成されたトランジスタは、望ましくない電流経路および望ましくない寄生デバイスのトリガに悩まされうる。半導体基板上に形成されるべき電子回路を構成する際は、そのような望ましくない状況の発生を阻止することが重要である。例えば、電界効果トランジスタのゲートとソースとの間には、たとえゲートとソースとが理論的には絶縁されていても、有限の降伏電圧が存在する。
【０００３】
【発明が解決しようとする課題】
電界効果トランジスタのゲートの電圧レベルをクランプすることができ、また電界効果トランジスタのゲートの電圧レベルとソースの電圧レベルとの間の差をクランプすることができる、スナビング・クランプ回路網への要求が生じた。
【０００４】
【課題を解決するための手段】
本発明においては、従来の電子回路に関連する欠点および問題を実質的に解消または減少させるスナビング・クランプ回路網が提供される。
本発明の１実施例はスナビング・クランプ回路網を提供し、該スナビング・クランプ回路網は、第１電圧レベルを有する第１ノードに接続されたゲート電圧クランプを含む。実質的に一定の電圧レベルを有する電圧基準が、該ゲート電圧クランプに接続され、該ゲート電圧クランプは、該電圧基準の該一定電圧レベルに対する前記第１ノードの前記第１電圧を制限する動作を行いうる。ゲート−ソース電圧クランプが、前記第１ノードに、また第２電圧レベルを有する第２ノードに接続され、前記第１ノードの前記第１電圧レベルに対する前記第２ノードの前記第２電圧レベルを制限する動作を行いうる。
【０００５】
本発明のもう１つの実施例は、電界効果トランジスタのゲートおよびソースの電圧レベルをクランプする方法を提供し、該方法は以下の諸ステップを含む。ゲート電圧クランプが、該電界効果トランジスタのゲートに接続されるステップ。該ゲート電圧クランプに、実質的に一定の電圧レベルを有する電圧基準が接続され、該ゲート電圧クランプが、該電圧基準の該実質的に一定の電圧レベルに対する前記ゲートの電圧レベルを制限する動作を行いうるようになるステップ。前記電界効果トランジスタの、前記ゲートに、また前記ソースに、ゲート−ソース電圧クランプが接続され、該ゲート−ソース電圧クランプが、前記ゲートの電圧レベルに対する前記ソースの電圧レベルを制限する動作を行いうるようになるステップ。
【０００６】
【実施例】
本発明およびその利点のさらに完全な理解は、添付図面と共に以下の説明を参照することにより得られうる。添付図面において、同じ参照番号は同じ対象を指示する。
ｎチャネル電界効果トランジスタは、たとえゲートとソースとが理論的には絶縁されていても、ゲートとソースとの間に有限の降伏電圧レベルを有する。従って、ｎチャネル電界効果トランジスタのゲートとソースとの間の電圧レベルをクランプして、ゲートとソースとの間に降伏がないよう保証することが望ましい。このクランプは、ｎチャネル電界効果トランジスタのゲート上に負電圧を加えて該トランジスタをターンオフすることが所望される時に重要である。このクランプはまた、ｎチャネル電界効果トランジスタのドレイン対ソースの降伏をも保護しうる。
【０００７】
図１を参照すると、ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１０のドレインは正電源ＶＢＡＴ  に接続され、ゲートはノード１に接続され、ソースはノード２に接続されている。誘導性負荷１２は、ノード２と接地電位とに接続されている。スナビング・クランプ回路網１４は、ノード１とノード２とに接続されている。スナビング・クランプ回路網１４は、入力および出力を有するゲート電圧クランプ１６を含み、該出力はノード１に接続されている。スナビング・クランプ回路網１４はさらに、ノード１に接続された入力と、ノード２に接続された出力とを有するゲート−ソース電圧クランプ１８と、前記ゲート電圧クランプの入力に接続された出力を有する電圧基準２０と、を含む。
【０００８】
動作に際しては、Ｎ−ＦＥＴ１０は、正電源ＶＢＡＴ  とノード２との間のスイッチとして動作する。Ｎ−ＦＥＴ１０がターンオンされると、Ｎ−ＦＥＴ１０は、電流がＶＢＡＴ  からノード２へ流れうるようにする。Ｎ−ＦＥＴ１０は、ノード１の電圧レベルＶＧ  が、ノード２の電圧レベルＶＳ  に対しＮ−ＦＥＴ１０のスレショルド電圧より大きくなった時にターンオンされる。逆に、ノード１の電圧レベルＶＧ  が、ノード２の電圧レベルＶＳ  に対しＮ−ＦＥＴ１０のスレショルド電圧より小さくなった時は、Ｎ−ＦＥＴ１０はターンオフされ、ＶＢＡＴ  とノード２との間の開路として働く。図１の回路は、誘導性負荷１２の磁束を発生および消滅させる。Ｎ−ＦＥＴ１０を十分にターンオフして誘導性負荷１２の磁束を十分に、かつ高速で消滅させるためには、ＶＧ  およびノード２の電圧レベルＶＳ  を極めて負に駆動することが望ましい。この磁束消滅プロセスは、誘導性負荷１２のスナビングと呼ばれる。
【０００９】
スナビング・クランプ回路網１４は、スナビングに際してＶＧ  が負に低下する時、ＶＧ  がどのような電圧レベルまで低下するのかを制限するように動作し、またノード１とノード２との間の電圧レベルを制御する。ゲート電圧クランプ１６は、ＶＧ  が、電圧基準２０によって整定された正電圧基準より低い特定の電圧レベルに達するまで、ＶＧ  が低下しうるようにする。ゲート電圧クランプ１６は、いったんＶＧ  が、ＶＧ  のクランプされるべき該特定の電圧レベルに達すると、ＶＧ  を、電圧基準２０により整定された正電圧基準より低い電圧レベルにクランプする。ゲート電圧クランプ１６は、磁束消滅プロセスが完了してＶＧ  が上昇するまで、ＶＧ  を正電圧基準より低い特定電圧レベルに保持する。ゲート−ソース電圧クランプ１８は、ＶＧ  とＶＳ  との間の電圧差を制限する動作を行う。ＶＧ  がゲート電圧クランプ１６によってクランプされた後、誘導性負荷１２の磁束消滅により、ＶＳ  は負に低下し続ける。もしＶＳ  が、ますます負に低下し続けえたとすれば、ＶＧ  とＶＳ  との間の差は、Ｎ−ＦＥＴ１０のゲートとソースとの間の降伏を生ぜしめうる。ゲート−ソース電圧クランプ１８は、ＶＧ  とＶＳ  との電圧レベルの差がもし大きくなりすぎれば、該差を特定のレベルにクランプするよう動作する。このクランプは、Ｎ−ＦＥＴ１０のゲートとソースとの間の降伏が起こらないことを保証する。電圧基準２０は、ゲート電圧クランプに対し、ノード１の電圧レベルをクランプするための正電圧基準を供給する働きをもつ。ゲート電圧クランプ１６およびゲート−ソース電圧クランプ１８は、通常動作中において、また上述のスナビングに際し、電圧レベルをクランプする動作を行う。
【００１０】
図２は、本発明の教示に従って構成されたスナビング・クランプ回路網のもう１つの実施例を示す。図２は、図１を参照しつつ説明されたスナビング・クランプ回路網１４の特定の実施例を示している。図２の実施例においては、ゲート電圧クランプ１６は、第１ツェナダイオード２１および第２ツェナダイオード２２を含む。第１ツェナダイオード２１の陽極はノード１に接続され、陰極は第２ツェナダイオード２２の陽極に接続されている。第２ツェナダイオード２２の陽極は第１ツェナダイオード２１の陰極に接続され、陰極はノード３に接続されている。電圧基準２０は、ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）２４を含み、Ｎ−ＦＥＴ２４のドレインはノード３に接続され、ソースは正電源ＶＣＣに接続されている。Ｎ−ＦＥＴ２４のゲートは、Ｎ−ＦＥＴ２４のソースに接続されている。ゲート−ソース電圧クランプ１８は、第３ツェナダイオード２５および第４ツェナダイオード２６を含む。第３ツェナダイオード２５の陰極はノード１に接続され、陽極は第４ツェナダイオード２６に接続されている。第４ツェナダイオード２６の陰極は第３ツェナダイオード２５に接続され、陽極はノード２に接続されている。
【００１１】
動作に際しては、図２のスナビング・クランプ回路網１４は、ノード１の電圧レベルＶＧ  を制限し、またＶＧ  とノード２の電圧レベルＶＳ  との間の差をクランプする動作を行う。Ｎ−ＦＥＴ２４は、ＶＣＣに接続された陽極と、ゲート電圧クランプ１６に接続された陰極とを有するダイオードのように動作するよう構成されている。従って、電圧基準２０は、ＶＣＣよりも１ダイオードの電圧降下だけ低い電圧基準レベルをノード３に供給する。本発明の１実施例においては、ＶＣＣは約５ボルトである。ノード１の電圧レベルＶＧ  が負に低下する時、ツェナダイオード２１およびツェナダイオード２２は、ＶＧ  の電圧低下を制限する働きをする。ノード３の電圧レベルと、ノード１の電圧レベルとの間の差が、ツェナダイオード２１およびツェナダイオード２２の逆方向降伏を起こさせるのに十分な大きさになると、ＶＧ  は、ＶＣＣからダイオードの電圧降下を減じ、さらにツェナダイオード２１およびツェナダイオード２２の降伏電圧を減じたものに等しい電圧レベルにクランプされる。ＶＧ  がクランプされた後、ノード２の電圧レベルＶＳ  は、負に低下し続ける。ツェナダイオード２５およびツェナダイオード２６は、ＶＧ  とＶＳ  との間の差を制限する働きをもつ。ＶＧ  とＶＳ  との間の差がツェナダイオード２５およびツェナダイオード２６の降伏電圧に等しくなる点までＶＳ  が負に低下した時、ツェナダイオード２５およびツェナダイオード２６は降伏して、ＶＧ  とＶＳ  との間の差をクランプする。このようにして、ツェナダイオード２５およびツェナダイオード２６は、Ｎ−ＦＥＴ１０のゲート−ソース接合を保護する動作を行う。
【００１２】
図３ａは、ツェナダイオードの概略図である。ツェナダイオード２８は、ｎ井戸ノード２９と、陽極３０と、陰極３１と、を有する。ｎ井戸ノード２９は、ツェナダイオード２８のｎ井戸をバイアスするために用いられる。ツェナダイオード２８の陰極３１における電圧レベルはＶ１  であり、ツェナダイオード２８の陽極３０における電圧レベルはＶ２  である。ツェナダイオード２８は、Ｖ２  が、Ｖ１  よりダイオードの電圧降下だけ高い電圧レベルより高い時は、順方向にバイアスされる。ツェナダイオード２８は、通常のツェナダイオードの特性のように、該特性によって動作する。
【００１３】
図３ｂは、シリコン基板上に形成されたツェナダイオードの４層構造を示す。ｐ−  基板３２は接地電位に接続され、ｎ井戸３４はｐ−  基板３２内に形成されている。ｐ＋  領域３６およびｎ＋  領域３８は、ｎ井戸３４の内部に形成されている。ｎ＋  領域３８の電圧レベルはＶ１  であり、ｐ＋  領域３６の電圧レベルはＶ２  である。この構造は、ｐ＋  領域３６を陽極３０とし、ｎ＋  領域３８を陰極３１とし、ｎ井戸３４をｎ井戸ノード２９として、図３ａのツェナダイオード２８として動作する。
【００１４】
図４は、図３ｂの４層構造内に存在するシリコン制御整流器を示す。シリコン制御整流器は、正帰還モードで動作して集積装置を通って流れる望ましくない電流を作る、寄生デバイスであり。シリコン制御整流器４０は、ｐｎｐバイポーラトランジスタ４２およびｎｐｎバイポーラトランジスタ４４を有する。図３ｂのツェナダイオードのｐ−  基板３２は、ｐｎｐバイポーラトランジスタ４２のエミッタとして作用する。ｎ井戸３４は、ｐｎｐバイポーラトランジスタ４２のベースおよびｎｐｎバイポーラトランジスタ４４のコレクタとして働く。同様にしてｐ＋  領域３６は、ｐｎｐバイポーラトランジスタ４２のコレクタおよびｎｐｎバイポーラトランジスタ４４のベースとして作用する。最後に、ｎ＋  領域３８は、ｎｐｎバイポーラトランジスタ４４のエミッタとして作用する。ｐｎｐバイポーラトランジスタ４２のエミッタは、接地電位に接続されたｐ−  基板３２である。ｎｐｎバイポーラトランジスタ４４のエミッタは、電圧レベルＶ１  を有し、ツェナダイオードの陰極である。同様にして、ｎｐｎバイポーラトランジスタ４４のベースおよびｐｎｐバイポーラトランジスタ４２のコレクタは、電圧レベルＶ２  を有し、これらはツェナダイオードの陽極である。
【００１５】
動作に際し、シリコン制御整流器４０は、接地電位とＶ１  との間の電圧差が、ダイオードおよびバイポーラトランジスタのエミッタ−コレクタ飽和電圧降下よりも大きくなった時、接地からの電流をｎ＋  領域３８へ流す正帰還デバイスとして機能する。Ｖ１  がＶ２  よりも低く、かつＶ２  が接地電位よりも低い任意の時刻において、シリコン制御整流器は、それがトリガして絶えず増加して行く電流量を引込むようにバイアスされる。この状態においては、ｎｐｎバイポーラトランジスタ４４のベースエミッタ接合は、順方向にバイアスされる。これは電流を、ｎｐｎバイポーラトランジスタ４４のベースに流れ込ませる。ｎｐｎバイポーラトランジスタ４４は、ベースに流れ込む電流を増幅し、電流がコレクタからエミッタへ流れうるようにする。ｎｐｎバイポーラトランジスタ４４のコレクタにおける電流はまた、ｐｎｐバイポーラトランジスタ４２のベースにおける電流でもある。ｐｎｐバイポーラトランジスタ４２のエミッタベース接合は順方向にバイアスされているので、ｐｎｐバイポーラトランジスタ４２のベース電流は、電流をエミッタからコレクタへ移動させる。全体の構造は正帰還デバイスであり、図４の頂部から底部へ、絶えず増加して行く電流が流れる。電流は、シリコン制御整流器４０のバイアスにより、基板からｎ＋  領域へ引かれる。シリコン制御整流器のトリガは、望ましくない電流の副作用から生じる集積デバイスの焼き切れ、または他の故障を起こしうる。
【００１６】
ツェナダイオードがその降伏領域において動作している時、Ｖ２  の電圧レベルより高いＶ１  の電圧レベルは、ｎｐｎバイポーラトランジスタ４４のベースエミッタ接合のバイアスを逆転させる。通常これは、ｎｐｎバイポーラトランジスタ４４がコレクタからエミッタへ導電しないことを保証するはずである。従って、シリコン制御整流器４０はトリガしないはずである。しかし、ツェナダイオードが降伏し、Ｖ１  とＶ２  との間の電圧差をツェナ降伏レベルにクランプする前の期間においては、電圧Ｖ２  は明確に定まっていない。もしｎ井戸３４が浮動せしめられ、ｐ＋  領域３６が電圧基準に接続されていなければ、Ｖ２  はツェナダイオードが降伏するまで明確に定まらない。従って、シリコン制御整流器４０は、Ｖ１  が接地電位より低く低下する時トリガしうる。ｐｎｐバイポーラトランジスタ４２のベース−エミッタ接合におけるわずかな電圧降下が電流を流し、その時その電流がＶ２  をＶ１  よりわずかに高くして、ｎｐｎバイポーラトランジスタ４４のベースエミッタ接合を順方向にバイアスする。いったんこの状態が生じると、シリコン制御整流器４０は上述の正帰還様式でトリガする。本発明の教示により、ｎ井戸３４は、ｐ−  基板３２の電圧レベルより高い電圧レベルにバイアスされ、ｐ−  基板３２とｎ井戸３４との間の接合の順方向バイアスを阻止する。
【００１７】
図５は、本発明の教示に従って構成されたスナビング・クランプ回路網のもう１つの実施例を示す。ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１０のドレインは電源ＶＢＡＴ  に接続され、ゲートはノード１に接続され、ソースはノード２に接続されている。誘導性負荷１２は、ノード２と接地電位とに接続されている。ゲート電圧クランプ１６は、第１ツェナダイオード５０および第２ツェナダイオード５２を含む。ツェナダイオード５０および５２は、上述の４層構造によって形成されている。ツェナダイオード５０および５２は、図３ａ、図３ｂ、および図４に関連して論じられたように、シリコン制御整流器の点弧を阻止するようにｎ井戸をバイアスされる。第１ツェナダイオード５０の陽極はノード１に接続され、陰極は第２ツェナダイオード５２に接続されている。第２ツェナダイオード５２の陽極は第１ツェナダイオード５０に接続され、陰極はノード３に接続されている。第１ツェナダイオード５０および第２ツェナダイオード５２のｎ井戸ノードは、ノード４に接続されている。ゲート電圧クランプ１６は、ダイオード５４およびｐチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）５６を含む。ダイオード５４の陽極はノード１に接続され、陰極はノード４に接続されている。Ｐ−ＦＥＴ５６のゲートはノード１に接続され、ソースはノード４に接続され、ドレインは接地電位に接続されている。ゲート−ソース電圧クランプ１８は、第３ツェナダイオード５８および第４ツェナダイオード６０を含む。第３ツェナダイオード５８の陽極は第４ツェナダイオードの陰極に接続され、第３ツェナダイオード５８の陰極はノード１に接続されている。第４ツェナダイオード６０の陽極はノード２に接続され、第４ツェナダイオード６０の陰極は第３ツェナダイオード５８の陽極に接続されている。第３ツェナダイオード５８よび第４ツェナダイオード６０のｎ井戸ノードは、ノード３に接続されている。電圧基準２０は、ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）６２およびコレクタガードリング構造６４を含む。Ｎ−ＦＥＴ６２のドレインはノード３に接続され、ソースは正電圧源ＶＣＣに接続されている。コレクタガードリング構造６４は、ｎｐｎバイポーラトランジスタである。エミッタはノード３に接続され、ベースは接地電位に接続され、コレクタは正電圧源ＶＣＣに接続されている。図５に示されている全てのツェナダイオードは、これらのツェナダイオードの４層構造内のシリコン制御整流器の点弧を阻止するようにｎ井戸をバイアスされている。
【００１８】
動作に際し、第１ツェナダイオード５０および第２ツェナダイオード５２は、ノード１に対する負のクランプ電圧をセットアップする。ノード１の電圧レベルは、正電圧源ＶＣＣのダイオード降下だけ下のレベルに対して、ツェナダイオード５０およびツェナダイオード５２が許容するだけ大きく負になりうるのみである。ツェナダイオード５０およびツェナダイオード５２のｎ井戸は、ダイオード５４およびＰ−ＦＥＴ５６によりバイアスされる。ダイオード５４は、ノード４の電圧レベルがＶＧ  と共に上昇することは許容するが、ノード４の電圧レベルが負に低下することは許容しない。いったんＶＧ  が接地電位より低く低下すると、Ｐ−ＦＥＴ５６がターンオンされ、ノード４を接地電位に接続する。これにより、ツェナダイオード５０およびツェナダイオード５２のｎ井戸は接地電位に保持され、望ましくないｎ井戸への基板の順方向バイアスは阻止される。ダイオード５４は、電流がノード４からノード１へ流れ込むのを阻止し、またノード１の電圧レベルが負に低下することを可能ならしめる。
【００１９】
Ｎ−ＦＥＴ６２は高い降伏電圧を有し、そのボデーダイオード（ｂｏｄｙ  ｄｉｏｄｅ）を経て導電する。Ｎ−ＦＥＴ６２のソースは、正電源ＶＣＣに接続されている。１実施例においては、ＶＣＣは約５ボルトである。Ｎ−ＦＥＴ６２は正電位に接続されて、第１ツェナダイオード５０および第２ツェナダイオード５２に基準を供給し、第３ツェナダイオード５８および第４ツェナダイオード６０のｎ井戸にバイアスを与える。Ｎ−ＦＥＴ６２のゲートはＶＣＣに接続されているので、Ｎ−ＦＥＴ６２は常にオフ状態にある。この構成においては、Ｎ−ＦＥＴ６２は、陽極がＶＣＣにあり陰極がノード３にあるダイオードとして動作する。従って、Ｎ−ＦＥＴ６２は、ノード３の電圧レベルを、ＶＣＣの約１ダイオード電圧降下だけ下に保持する。コレクタガードリング構造６４は、Ｎ−ＦＥＴ６２の回りのガードリング構造である。コレクタガードリング構造６４は、犠牲ガードリング（ｓａｃｒｉｆｉｃｉａｌ  ｇｕａｒｄ−ｒｉｎｇ）であり、もし現れる供給基板電流があれば該電流に対して保護を加える。ガードリング構造は、スナビング・クランプ回路網の動作にとっては必要でなく、それは単に保護を追加するのみである。
【００２０】
第３ツェナダイオード５８および第４ツェナダイオード６０は、ノード１とノード２との間のクランプとして働く。ツェナダイオード５８およびツェナダイオード６０は、Ｎ−ＦＥＴ１０のゲート−ソース電圧を保護し、ＶＧ  とＶＳ  との間の差が定められた範囲内に留まることを保証する。第１および第２ツェナダイオード５０および５２の場合と同様に、第３および第４ツェナダイオード５８および６０もｎ井戸バイアスを有するように示されている。第３ツェナダイオード５８および第４ツェナダイオード６０のｎ井戸ノードは、ノード３に接続され、高電圧ｎ井戸を形成する。ノード３は、電圧基準２０によりＶＣＣの１ダイオード電圧降下だけ下のレベルに保持されるので、第３および第４ツェナダイオード５８および６０のｎ井戸は正電位に保持される。これは、ＶＳ  およびＶＧ  が負になった時、シリコン制御整流器（ＳＣＲ）構造が点弧しないように、ツェナダイオード５８およびツェナダイオード６０がバイアスされることを保証する。第１および第２ツェナダイオード５０および５２によってＶＧ  がクランプされた後、ＶＳ  が負になり続ければ、第３および第４ツェナダイオード５８および６０は、逆方向にバイアスされる。図４に関連して論じたように、ＶＧ  およびＶＳ  の双方が負で基板より低いので、ＳＣＲ問題が起こりうる。ノード３は接地電位より高く保たれているので、ＳＣＲはトリガしない。すなわち、第３ツェナダイオード５８および第４ツェナダイオード６０に関連する寄生ｐｎｐトランジスタは、ＳＣＲがトリガしないようにバイアスされている。動作に際し、図５の電子回路は、寄生基板電流またはＳＣＲのトリガによる故障を起こすことなく、ＶＧ  をクランプし、またＶＳ  をクランプしうる。
【００２１】
図６ａは、１回路接続形態における、本発明の教示に従って構成されたスナビング・クランプ回路網の使用を示す。ゲートドライブ８０は、ダイオード８２およびｐチャネル電界効果トランジスタ（Ｐ−ＦＥＴ）８４に接続されている。ダイオード８２の陰極はノード１に接続され、陽極はゲートドライブ８０に接続されている。Ｐ−ＦＥＴ８４のソースはノード１に接続され、ドレインはノード２に接続され、ゲートはゲートドライブに接続されている。出力パッド８６はノード２に接続され、ノード２への電気的接続を与える。ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１０のゲートはノード１に接続され、ソースはノード２に接続され、ドレインは正電源ＶＢＡＴ  に接続されている。本発明の教示に従って構成されたスナビング・クランプ回路網８８は、ノード１に、また出力パッド８６を経てノード２に、接続されている。誘導性負荷９０は、出力パッド８６と接地電位とに接続されている。
【００２２】
動作に際しては、ゲートドライブ８０は回路に電流を供給する。ダイオード８２は、ゲートドライブ８０の電圧が接地電位になる時、電荷がＮ−ＦＥＴ１０のゲートから移動するのを阻止する。Ｐ−ＦＥＴ８４は、ゲートドライブ８０の電圧が接地電位になってＰ−ＦＥＴ８４をターンオンした時、ノード１からノード２への放電路を与える。Ｎ−ＦＥＴ１０は、上述のようにスイッチとして働き、誘導性負荷９０の磁束を発生させ、また消滅させる。出力パッド８６は、この誘導性負荷のノード２への接続として働く。スナビング・クランプ回路網８８は、ノード１の電圧レベルが負になる時、電圧レベルＶＧ  をある指定された値にクランプする働きをもつ。スナビング・クランプ回路網８８はまた、ＶＧ  とＶＳ  との間の差をある指定された値にクランプする働きをもつ。
【００２３】
図６ｂは、もう１つの回路接続形態における、本発明の教示に従って構成されたスナビング・クランプ回路網を示す。ゲートドライブ８０は、ノード１に直接接続されている。Ｎ−ＦＥＴ１０およびスナビング・クランプ回路網８８は図６ａと同様に接続されており、出力パッド８６および誘導性負荷９０もまた同様である。図６ｂにおける相違は、抵抗９２がノード１とノード２との間に接続されていることである。
【００２４】
動作に際しては、抵抗９２はノード１からノード２への放電路電流を生ぜしめ、それによってＮ−ＦＥＴ１０をターンオフし、ソースおよびゲートの電圧ＶＳ  およびＶＧ  が負になることを可能にする。スナビング・クランプ回路網８８は、クランプが実現される前に、ＶＧ  を接地電位より低くする。その後、スナビング・クランプ回路網は、ＶＧ  をクランプし、またＶＧ  とＶＳ  との間の差をクランプする。
【００２５】
図６ｃは、もう１つの回路接続形態における、本発明の教示に従って構成されたスナビング・クランプ回路網を示す。図示されているように、ｎｐｎバイポーラトランジスタ９４は、図６ｂのＮ−ＦＥＴ１０を置換している。ゲートドライブ８０は、この場合もノード１に接続されている。抵抗９２は、ノード１とノード２との間に接続されている。スナビング・クランプ回路網８８は、前と同様に接続されており、出力パッド８６および誘導性負荷９０もまた同様である。
【００２６】
動作に際しては、ゲートドライブ８０は、ｎｐｎトランジスタ９４へのベース電流の供給を停止する。抵抗９２は、このｎｐｎトランジスタのエミッタ電圧であるＶＥ  を、該トランジスタのベース電圧であるＶＢ  に結合させ返す。これにより、ｎｐｎトランジスタ９２はオフ状態に保持される。ＶＢ  が負になる時、スナビング・クランプ回路網８８は、ＶＢ  をクランプ電圧に達するまで負にする。スナビング・クランプ回路網はまた、ＶＢ  とＶＥ  との間の差をも制限する。本発明のスナビング・クランプ回路網は、電力トランジスタのゲート、ソース、ベース、およびエミッタの電圧が負に駆動された時、ゲートまたはベース電圧をクランプし、またゲート−ソース電圧またはベース−エミッタ電圧をクランプしうる。スナビング・クランプ回路網の利点は、それがこれらの電圧を、回路の構造内の寄生デバイスまたは電流による回路のいかなる損失もない負電圧レベルにクランプしうることである。基板が接地電位に接続された共通の回路構造内において、負電圧は寄生基板電流およびシリコン制御整流器のトリガによる問題を生ぜしめる。本発明は、負電圧のクランプおよび制御を可能ならしめて、そのような望ましくない効果を阻止する。
【００２７】
図７は、本発明の教示に従って構成された集積高電圧側ドライバ回路を示す。図示されているように、ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１００のドレインは電源電圧ＶＢＡＴ  に接続され、ゲートはノード１に接続され、ソースはノード２に接続されている。ノード１の電圧レベルはＶＧ  であり、ノード２の電圧レベルはＶＳ  である。誘導性負荷１０２は、ノード２と接地電位とに接続されている。制御信号である制御１はノード１に、従ってＮ−ＦＥＴ１００のゲートに結合せしめられる。ターンオフ回路１０４は、図示されているように、ノード１と、ノード２と、ダイナミックバイアス回路１０６と、に接続されている。スナビング・クランプ回路網１０８は、図示されているように、ノード１と、ノード２と、ダイナミックバイアス回路１０６と、に接続されている。
【００２８】
動作に際しては、この集積高電圧側ドライバ回路は、誘導性負荷１０２を駆動する動作を行う。ターンオフ回路１０４の１つの可能な実施例は、１９９４年１月４日に本願と同時に出願された「ターンオフ回路（ＴＵＲＮ−ＯＦＦ  ＣＩＲＣＵＩＴ）」と題する特許出願第８／１７６，８１５号（テキサス・インスツルメンツ参考資料番号ＴＩ−１８３９３）に説明されており、その開示はここで参照されることにより本願の開示に、あたかもここに完全に記載されているかのように、取込まれる。ダイナミックバイアス回路１０６の１つの可能な実施例は、１９９４年１月４日に本願と同時に出願された「ダイナミックバイアス回路（ＤＹＮＡＭＩＣ  ＢＩＡＳＩＮＧ  ＣＩＲＣＵＩＴ）」と題する特許出願第８／１７７，８１１号（テキサス・インスツルメンツ参考資料番号ＴＩ−１７７４９）に説明されており、その開示はここで参照されることにより本願の開示に、あたかもここに完全に記載されているかのように、取込まれる。スナビング・クランプ回路網１０８は、その出願に説明されているように動作する。
【００２９】
図８は、本発明の教示に従って構成された集積高電圧側ドライバ回路を示す。ターンオフ回路１０４と、ダイナミックバイアス回路１０６と、スナビング・クランプ回路網１０８とは、図７に示され、かつ該図に関連して説明されているように接続されている。スナビング・クランプ回路網１０８は、図示されているようにノード１とノード３との間に接続された、第１ツェナダイオード１２０と、第２ツェナダイオード１２２と、第３ツェナダイオード１２４と、を有する。ツェナダイオード１２０、１２２、および１２４はｎ井戸ノードを有し、ダイナミックバイアス回路１０６によりｎ井戸をバイアスされる。ツェナダイオード１２６およびツェナダイオード１２８は、図示されているようにノード１とノード２との間に接続されている。ツェナダイオード１２６および１２８はｎ井戸ノードを有し、ノード３により該ｎ井戸をバイアスされる。ｎチャネル電界効果トランジスタ（Ｎ−ＦＥＴ）１３０は、図示されているように、ノード３と正電源ＶＣＣとに接続されている。Ｎ−ＦＥＴ１３０のゲートは、Ｎ−ＦＥＴ１３０のソースに接続されている。
【００３０】
図８のスナビング・クランプ回路網は、図５に関連して論じられた所と同様に動作する。相違は、コレクタガードリング構造がないことと、ツェナダイオード１２０、１２２、および１２４が、ダイナミックバイアス回路１０６によりｎ井戸をバイアスされることと、のみである。図８のスナビング・クランプ回路網１０８は、ノード１の電圧レベルＶＧ  を、ＶＣＣのレベルの、指定された電圧降下だけ下にクランプする動作を行う。いったんＶＧ  の電圧レベルがクランプされると、ツェナダイオード１２６および１２８は、ノード１とノード２との間の電圧差をクランプするように働く。このようにして、このスナビング・クランプ回路網は、ノード１の電圧レベルの負への低下を制御することができ、またＮ−ＦＥＴ１００のゲートソース接合に対する保護を行う。ダイナミックバイアス回路１０６の１つの可能な実施例の動作は、「ダイナミックバイアス回路（ＤＹＮＡＭＩＣ  ＢＩＡＳＩＮＧ  ＣＩＲＣＵＩＴ）」と題する特許出願第８／１７７，８１１号（テキサス・インスツルメンツ参考資料番号ＴＩ−１７７４９）に説明されている。ターンオフ回路１０４の１つの可能な実施例は、「ターンオフ回路（ＴＵＲＮ−ＯＦＦ  ＣＩＲＣＵＩＴ）」と題する本出願人の特許出願第８／１７６，８１５号（テキサス・インスツルメンツ参考資料番号ＴＩ−１８３９３）に説明されている。
【００３１】
以上、本発明を詳細に説明してきたが、添付の特許請求の範囲により定められる本発明の精神および範囲から逸脱することなく、これに対してさまざまな変更、置換、および改変がなされうることを理解すべきである。
【００３２】
以上の説明に関して更に以下の項を開示する。
（１）第１電圧レベルを有する第１ノードに接続されたゲート電圧クランプと、該ゲート電圧クランプに接続された実質的に一定の電圧レベルを有する電圧基準であって、該ゲート電圧クランプが該電圧基準の該一定電圧レベルに対する前記第１ノードの前記第１電圧を制限する動作を行いうるようになっている前記電圧基準と、
前記第１ノードに、また第２電圧レベルを有する第２ノードに、接続されたゲート−ソース電圧クランプであって、前記第１ノードの前記第１電圧レベルに対する前記第２ノードの前記第２電圧レベルを制限する動作を行いうる前記ゲート−ソース電圧クランプと、
を含む、スナビング・クランプ回路網。
【００３３】
（２）前記ゲート電圧クランプが、
第１陽極と、第１陰極と、を有する第１ツェナダイオードであって、該第１陽極が前記第１ノードに接続されている該第１ツェナダイオードと、
第２陽極と、第２陰極と、を有する第２ツェナダイオードであって、該第２陽極が前記第１ツェナダイオードの前記第１陰極に接続され、前記第２陰極が前記電圧基準に接続されている前記第２ツェナダイオードと、
を含む、第１項記載のスナビング・クランプ回路網。
【００３４】
（３）前記電圧基準が、
第１電流路と、第２電流路と、入力と、を有するトランジスタであって、該第１電流路が前記ゲート電圧クランプに接続されている該トランジスタと、
該トランジスタの前記第２電流路および前記入力に接続された正電圧源と、
を含む、第１項記載のスナビング・クランプ回路網。
【００３５】
（４）前記電圧基準が、
ドレインと、ソースと、ゲートと、を有するｎチャネル電界効果トランジスタであって、該ドレインが前記ゲート電圧クランプに接続されている該ｎチャネル電界効果トランジスタと、
該ｎチャネル電界効果トランジスタの前記ソースおよび前記ゲートに接続された正電圧源と、
を含む、第１項記載のスナビング・クランプ回路網。
【００３６】
（５）前記ゲート−ソース電圧クランプが、
第１陰極と、第１陽極と、を有する第１ツェナダイオードであって、該第１陰極が前記第１ノードに接続されている該第１ツェナダイオードと、
第２陰極と、第２陽極と、を有する第２ツェナダイオードであって、該第２陰極が前記第１ツェナダイオードの前記第１陽極に接続され、前記第２陽極が前記第２ノードに接続されている前記第２ツェナダイオードと、
を含む、第１項記載のスナビング・クランプ回路網。
【００３７】
（６）第１電圧レベルを有する第１ノードに接続されたゲート電圧クランプと、該ゲート電圧クランプに接続された実質的に一定の電圧レベルを有する電圧基準であって、該ゲート電圧クランプが該電圧基準の該一定電圧レベルに対する前記第１ノードの前記第１電圧を制限する動作を行いうるようになっている前記電圧基準と、
前記第１ノードと、第２電圧レベルを有する第２ノードと、前記電圧基準と、に接続され、前記第１ノードの前記第１電圧レベルに対する前記第２ノードの前記第２電圧レベルを制限する動作を行いうるゲート−ソース電圧クランプと、
を含む、スナビング・クランプ回路網。
【００３８】
（７）前記ゲート電圧クランプが、
陽極と、陰極と、ｎ井戸ノードと、を有する第１ツェナダイオードであって、該陽極が前記第１ノードに接続され、該ｎ井戸ノードが第３ノードに接続されている、前記第１ツェナダイオードと、
陽極と、陰極と、ｎ井戸ノードと、を有する第２ツェナダイオードであって、該陽極が前記第１ツェナダイオードに接続され、該陰極が前記電圧基準に接続され、該ｎ井戸ノードが前記第３ノードに接続されている、前記第２ツェナダイオードと、
前記第１ノードに接続された陽極と、前記第３ノードに接続された陰極と、を有するダイオードであって、該第３ノードから該第１ノードへ流れる電流を阻止する動作を行いうる該ダイオードと、
前記第１ノードに接続された入力と、前記第３ノードに接続された第１電流路と、接地電位に接続された第２電流路と、を有するトランジスタであって、前記第１ツェナダイオードの、また前記第２ツェナダイオードの、前記ｎ井戸ノードを動的にバイアスする動作を行いうる該トランジスタと、
を含む、第６項記載のスナビング・クランプ回路網。
【００３９】
（８）前記ゲート電圧クランプが、
前記第１ノードに接続された陽極と、陰極と、第３ノードに接続されたｎ井戸ノードと、を有する第１ツェナダイオードと、
該第１ツェナダイオードに接続された陽極と、前記電圧基準に接続された陰極と、前記第３ノードに接続されたｎ井戸ノードと、を有する第２ツェナダイオードと、
前記第１ノードに接続された陽極と、前記第３ノードに接続された陰極と、を有するショットキーダイオードであって、該第３ノードから該第１ノードへ流れる電流を阻止する動作を行いうる該ショットキーダイオードと、
前記第１ノードに接続された入力と、前記第３ノードに接続された第１電流路と、接地電位に接続された第２電流路と、を有するトランジスタであって、前記第１ツェナダイオードの、また前記第２ツェナダイオードの、前記ｎ井戸ノードを動的にバイアスする動作を行いうる該トランジスタと、
を含む、第６項記載のスナビング・クランプ回路網。
【００４０】
（９）前記ゲート電圧クランプが、
前記第１ノードに接続された陽極と、陰極と、第３ノードに接続されたｎ井戸ノードと、を有する第１ツェナダイオードと、
該第１ツェナダイオードに接続された陽極と、前記電圧基準に接続された陰極と、前記第３ノードに接続されたｎ井戸ノードと、を有する第２ツェナダイオードと、
前記第１ノードに接続された陽極と、前記第３ノードに接続された陰極と、を有するダイオードであって、該第３ノードから該第１ノードへ流れる電流を阻止する動作を行いうる該ダイオードと、
前記第１ノードに接続されたゲートと、前記第３ノードに接続されたソースと、接地電位に接続されたドレインと、を有するｐチャネル電界効果トランジスタであって、前記第１ツェナダイオードの、また前記第２ツェナダイオードの、前記ｎ井戸ノードを動的にバイアスする動作を行いうる前記ｐチャネル電界効果トランジスタと、
を含む、第６項記載のスナビング・クランプ回路網。
【００４１】
（１０）前記電圧基準が、
第１電流路と、第２電流路と、入力と、を有する第１トランジスタであって、該第１電流路が前記ゲート電圧クランプに接続されている該第１トランジスタと、
該トランジスタの前記第２電流路および前記入力に接続された正電圧源と、
前記正電圧源に接続された第１電流路と、前記第１トランジスタに接続された第２電流路と、接地電位に接続された入力と、を有する第２トランジスタと、
を含む、第６項記載のスナビング・クランプ回路網。
【００４２】
（１１）前記電圧基準が、
ドレインと、ソースと、ゲートと、を有するｎチャネル電界効果トランジスタであって、該ドレインが前記ゲート電圧クランプに接続されている該ｎチャネル電界効果トランジスタと、
該ｎチャネル電界効果トランジスタの前記ソースおよび前記ゲートに接続された正電圧源と、
該正電圧源に接続された第１電流路と、前記ｎチャネル電界効果トランジスタの前記ドレインに接続された第２電流路と、接地電位に接続された入力と、を有するトランジスタと、
を含む、第６項記載のスナビング・クランプ回路網。
【００４３】
（１２）前記電圧基準が、
第１電流路と、第２電流路と、入力と、を有する第１トランジスタであって、該第１電流路が前記ゲート電圧クランプに接続されている該第１トランジスタと、
該トランジスタの前記第２電流路および前記入力に接続された正電圧源と、
該正電圧源に接続されたコレクタと、前記第１トランジスタに接続されたエミッタと、接地電位に接続されたベースと、を有するｐｎｐバイポーラトランジスタと、
を含む、第６項記載のスナビング・クランプ回路網。
【００４４】
（１３）前記ゲート−ソース電圧クランプが、
前記第１ノードに接続された陰極と、陽極と、前記電圧基準に接続されたｎ井戸ノードと、を有する第１ツェナダイオードと、
該第１ツェナダイオードに接続された陰極と、前記第２ノードに接続された陽極と、前記電圧基準に接続されたｎ井戸ノードと、を有する第２ツェナダイオードと、
を含む、第６項記載のスナビング・クランプ回路網。
【００４５】
（１４）電界効果トランジスタのゲートおよびソースの電圧レベルをクランプする方法であって、
該電界効果トランジスタのゲートにゲート電圧クランプを接続するステップと、
該ゲート電圧クランプに、実質的に一定の電圧レベルを有する電圧基準を接続するステップであって、それにより該ゲート電圧クランプが、該電圧基準の該実質的に一定の電圧レベルに対する前記ゲートの電圧レベルを制限する動作を行いうる、前記電圧基準を接続する前記ステップと、
前記電界効果トランジスタの、前記ゲートと、前記ソースと、にゲート−ソース電圧クランプを接続するステップであって、それにより該ゲート−ソース電圧クランプが、該ゲートの電圧レベルに対する該ソースの電圧レベルを制限する動作を行いうる、前記ゲート−ソース電圧クランプを接続する前記ステップと、
を含む、電界効果トランジスタのゲートおよびソースの電圧レベルをクランプする方法。
【００４６】
（１５）ゲート電圧クランプを接続する前記ステップが、
第１陽極および第１陰極を有する第１ツェナダイオードであって、該第１陽極が前記電界効果トランジスタの前記ゲートに接続される該第１ツェナダイオードを含み、かつ、該第１ツェナダイオードの前記第１陰極に接続された第２陽極と、前記電圧基準に接続された第２陰極と、を有する第２ツェナダイオードを含むゲート電圧クランプを接続するステップ、
を含む、第１４項記載の方法。
【００４７】
（１６）電圧基準を接続する前記ステップが、
入力と、第１電流路と、第２電流路と、を有するトランジスタであって、該第１電流路が前記ゲート電圧クランプに接続される該トランジスタを含み、かつ、該トランジスタの前記入力および前記第２電流路に接続された正電圧源を含む電圧基準を接続するステップ、
を含む、第１４項記載の方法。
【００４８】
（１７）電圧基準を接続する前記ステップが、
入力と、第１電流路と、第２電流路と、を有するトランジスタであって、該第１電流路が前記ゲート電圧クランプに接続される該トランジスタを含み、かつ、該トランジスタの前記入力および前記第２電流路に接続された５ボルトの電圧源を含む電圧基準を接続するステップ、
を含む、第１４項記載の方法。
【００４９】
（１８）電圧基準を接続する前記ステップが、
ドレインと、ソースと、ゲートと、を有するｎチャネル電界効果トランジスタであって、該ドレインが前記ゲート電圧クランプに接続される該ｎチャネル電界効果トランジスタを含み、かつ、該ｎチャネル電界効果トランジスタの前記ソースおよび前記ゲートに接続された正電圧源を含む電圧基準を接続するステップ、を含む、第１４項記載の方法。
【００５０】
（１９）ゲート−ソース電圧クランプを接続する前記ステップが、
第１陰極および第１陽極を有する第１ツェナダイオードであって、該第１陰極が前記電界効果トランジスタの前記ゲートに接続される該第１ツェナダイオードを含み、かつ、第２陰極および第２陽極を有する第２ツェナダイオードであって、該第２陰極が前記第１ツェナダイオードの前記第１陽極に接続されており、該第２陽極が前記電界効果トランジスタの前記ソースに接続される、前記第２ツェナダイオードを含むゲート−ソース電圧クランプを接続するステップ、
を含む、第１４項記載の方法。
【００５１】
（２０）前記電界効果トランジスタがｎチャネル電界効果トランジスタを含む、第１４項記載の方法。
【００５２】
（２１）入力および出力を有するゲート電圧クランプ１６であって、該出力が第１ノードに接続されている該ゲート電圧クランプ１６と、該第１ノードに接続された入力および第２ノードに接続された出力を有するゲート−ソース電圧クランプ１８と、前記ゲート電圧クランプ１６の入力に接続された出力を有する電圧基準２０と、を含む、スナビング・クランプ回路網１４が開示される。
【図面の簡単な説明】
【図１】本発明の教示に従って構成されたスナビング・クランプ回路網を含む電子回路を示す。
【図２】本発明の教示に従って構成されたスナビング・クランプ回路網のもう１つの実施例を示す。
【図３】ａはツェナダイオードの概略図、ｂはシリコン基板上に形成されたツェナダイオードの４層構造を示す。
【図４】図３ｂの４層構造内に存在するシリコン制御整流器を示す。
【図５】本発明の教示に従って構成されたスナビング・クランプ回路網のもう１つの実施例を含む電子回路を示す。
【図６】ａ、ｂ、およびｃは、異なる回路接続形態内にある、本発明の教示に従って構成されたスナビング・クランプ回路網を示す。
【図７】本発明の教示に従って構成された集積高電圧側ドライバ回路を示す。
【図８】本発明の教示に従って構成されたスナビング・クランプ回路網のもう１つの実施例を含む集積高電圧側ドライバ回路を示す。
【符号の説明】
１０    ｎチャネル電界効果トランジスタ
１４    スナビング・クランプ回路網
１６    ゲート電圧クランプ
１８    ゲート−ソース電圧クランプ
２０    電圧基準
８８    スナビング・クランプ回路網
ＶＧ      ノード１の電圧レベル
ＶＳ      ノード２の電圧レベル
【図１】
0003597898.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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