(57)【特許請求の範囲】
【請求項１】
１メモリ動作モードとインタリーブマルチメモリ動作モードとで交互に書き込み読み出しメモリを作動させる方法において、
第１の状態と第２の状態をとることができる動作モード信号（４６）を供給し、
該動作モード信号（４６）が第１の状態をとっているときはメモリを１メモリ動作モードで作動させ、該動作モードでは、所定数のビットを含む１つのデータワードが読み出され、または書き込みイネーブル動作中、データワードの所定数のビットの一部分が書き込まれ、該書き込みにあたり個々のマスク信号によって、該所定数のビットの一部分を書き込むべきメモリ端子を表し、
前記動作モード信号（４６）が第２の状態をとっているときはメモリをインタリーブマルチメモリ動作モードで作動させ、該動作モードにおいて所定数のビットを含む１つのデータワードが書き込まれまたは読み出され、該動作モードでは、前記データワードのビットのそれぞれ異なる一部分がそれぞれ異なるメモリ端子を介して順次書き込まれまたは読み出され、該書き込みまたは読み出しにあたり個々の選択信号により、前記データワードのビットの該当する一部分をいずれのメモリ端子を介して書き込むのかまたは読み出すのかを決定し、
１メモリ動作モード中、制御ライン（４５）を介して前記マスク信号を伝送し、マルチメモリ動作モード中、同じ制御ライン（４５）を介して前記選択信号を伝送することを特徴とする、
書き込み読み出しメモリを作動させる方法。
【請求項２】
前記動作モード信号（４６）は１ｂｉｔの信号である、請求項１記載の方法。
【請求項３】
インタリーブマルチメモリ動作のための選択信号が、メモリセルに至るデータライン（３９）の特定のピンをマスクする、請求項１または２記載の方法。
【請求項４】
書き込みイネーブル動作のためのマスク信号が、メモリセルに至るデータライン（３９）の特定のピンをマスクし、それらのピンに供給されるビットはセルフィールドに書き込まれない、請求項１から３のいずれか１項記載の方法。
【請求項５】
書き込み読み出しメモリにおいて、
セルフィールド（３１）と制御ロジック（３３）と制御ライン（４５）と、データの書き込み読み出しのための複数の端子と、動作モード信号（４６）のための１つの端子とが設けられており、
前記制御ロジック（３３）により、前記複数の端子と前記セルフィールド（３１）におけるメモリセルとの間の接続が選択信号により設定され、
前記メモリは１メモリ動作モードで駆動されるように構成されており、該１メモリ動作モードにおいて前記動作モード信号（４６）は第１の状態をとり、該第１の状態では所定数のビットを含む１つのデータワードが読み出され、または書き込みイネーブル動作中、該データワードの所定数のビットの一部分が書き込まれ、該書き込みにあたり個々のマスク信号により、前記所定数のビットの一部分を書き込むべきメモリ端子が表され、
前記メモリはインタリーブマルチメモリ動作モードとなるよう構成されていて、該動作モードにおいて所定数のビットを含むデータワードが書き込まれまたは読み出され、該動作モードでは、前記データワードのビットのそれぞれ異なる部分が前記メモリのそれぞれ異なる端子を介して順次書き込まれまたは読み出され、該書き込みまたは読み出しにあたり個々の選択信号により、いずれのメモリ端子を介して前記データワードのビットの該当部分を書き込むのかまたは読み出すのかが表され、
前記制御ロジック（３３）は制御ライン（４５）を有しており、該制御ライン（４５）を介して、１メモリ動作モード中は前記マスク信号が伝送され、
前記制御ロジック（３３）によって、インタリーブマルチメモリ動作中は同じ制御ライン（４５）を介して前記選択信号が伝送されることを特徴とする、
書き込み読み出しメモリ。
【請求項６】
前記制御ライン（４５）に接続されたマルチプレクスユニット（３３４）が設けられており、該マルチプレクスユニット（３３４）は動作モード信号（４６）に従って、インタリーブマルチメモリ動作のための選択信号シーケンスと、書き込みイネーブル動作のためのマスク信号シーケンスを、前記制御ライン（４５）へ送出する、請求項５記載の書き込み読み出しメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、書き込み読み出しメモリおよび１メモリ動作モードとインタリーブマルチメモリ動作モードとで交互に書き込み読み出しメモリを作動させる方法に関する。
【０００２】
【従来の技術】
書き込み読み出しメモリ（ＲＡＭ）は、アドレスの設定に従いデータを格納でき、そのアドレスにおいて再びデータを読み出せるメモリである。この場合、ＲＡＭのメモリセルはマトリックス状に配置されており、その際、ある特定のメモリセルを選択するため、行デコーダもしくは列デコーダによってアドレスが確定される。そしてこのアドレスのところに、複数のビットから成る１つのワードを記憶させることができる。
【０００３】
Ｒａｍｂｕｓ  社により  ”Ｄｉｒｅｃｔ  ＲＤＲＡＭ”  の名称で  ２５６／２８８−Ｍｂｉｔ−ＤＲＡＭ  が知られており、これは１６ｂｉｔまたは１８ｂｉｔのワード幅で構成されている。このＤＲＡＭによれば、８００ＭＨｚまでの伝送レートをもつ高い信号速度が実現される。その際、このＤＲＡＭは２つのメインブロックと、メモリバンクおよび書き込み読み出し増幅器をもつコアブロックと、インタフェースブロックとから成り、このインタフェースブロックにより外部の制御装置は１．６ＧＢ／ｓの速度でコアブロックにアクセスすることができる。ＲＤＲＡＭにおける３２Ｍｂｙｔｅのコアブロックは３２個の１Ｍｂｙｔｅメモリバンクに分割されていて、これらはそれぞれ５１２個の列にまとめられている。各列は、それぞれ１６ｂｙｔｅをもつ１２８個のメモリユニットを有している。これらのメモリユニットは、ＲＤＲＡＭにおいてアドレッシング可能な最小データ単位である。インタフェースブロックは、信号の処理ならびにＲＤＲＡＭコアブロックへの信号転送のためのロジックを有しており、高速バスを介して制御装置と接続されている。この場合、ＲＤＲＡＭは１８個のデータピンを介してバスと接続されている。ここで１８個のデータピンは、バスを介してコアブロックにデータを書き込んだり読み出したりするために用いられ、ＲＤＲＡＭ内部においてデータ周波数の１／８で駆動される２本の３２ｂｉｔもしくは３６ｂｉｔのデータラインに向けて多重化される。インタフェースブロックをバスにつなぐさらに別の制御ピンの列は、制御装置が制御レジスタにアクセスできるようにするために用いられ、この制御レジスタはＲＤＲＡＭコンフィグレーションに関する情報を有しており、これによってメモリの動作モードが決定される。また、制御レジスタ内には、制御装置のためのＲＤＲＡＭのアドレスも格納されている。さらにインタフェースブロックにはアドレスピンが設けられており、これらのアドレスピンはＲＤＲＡＭにおけるメモリセルに対する行アクセスと列アクセスを制御する。アメリカ合衆国特許  ＵＳ  ５  ５１３  ３２７    には  Ｒａｍｂｕｓ  コンセプトの基本的な特徴が記載されている。
【０００４】
ＲＤＲＡＭは、８つのメモリユニットのグループで制御装置により高速バスを介して駆動され、そこでは２つの異なる動作モードが設けられている。１メモリ動作モード（Ｅｉｎ−Ｓｐｅｉｃｈｅｒ−Ｂｅｔｒｉｅｂｓｍｏｄｕｓ）では、そのつど常にただ１つのＤＲＡＭだけがバスにおいて制御装置の命令に応答する。その際、アドレスピンを介して、行アドレス信号ならびに列アドレス信号が個々のＲＤＲＡＭへ供給される。そして１８個のデータピンを介して、個々のＲＤＲＡＭのコアブロックへのデータ転送ならびにそこからのデータ読み出しが行われる。インタフェースブロックはコアブロックに行アクセスパルスＣＡＳと列アクセスパルスＲＡＳを供給し、これらによって行アクセスもしくは列アクセスのための時間条件が確定され、さらに書き込み読み出し信号が供給され、この信号によって、書き込みオペレーションまたは読み出しオペレーションを実行すべきか否かが決定される。さらに１メモリ動作モードには書き込みイネーブル機能（ＷＥ機能）が設けられており、その際、インタフェースブロックは１６個のＷＥ制御ラインを介して１８個のデータラインと並列にコアブロックと接続されている。その目的は、コアブロックへの書き込みにあたり１つのデータパケットにおける特定のビットをマスクしてセルフィールドに書き込まれないようにすべきか否かを決定する信号を、コアブロックへ送出するためである。
【０００５】
１メモリ動作モードのほか、ＲＤＲＡＭはインタリーブマルチメモリ動作モード（ｖｅｒｓｃｈｒａｅｎｋｔｅｒ  Ｍｅｈｒ−Ｓｐｅｉｃｈｅｒ−Ｂｅｔｒｉｅｂｓｍｏｄｕｓ）で駆動させることもできる。この動作モードでは、共通のバスを介して制御装置により駆動される複数のＲＤＲＡＭが、互いにインタリーブされたデータパケットをバスに送出したりバスから受信したりすることができる。インタリーブされたデータパケットをマルチメモリ動作モードによって、８つのＤＲＡＭから成るグループをバスにおいて共通に制御装置の１つの命令に対して応答させることができるようになる。この場合、インタリーブされたマルチメモリ動作モードの目的は、個々のＤＲＡＭから読み出されたりそこへ書き込まれたりする１つのデータパケットのビット数を制限することである。インタリーブされたマルチメモリ動作モードにおいて、バスへ送り出されたりバスから受け取ったりする１６ｂｉｔ長ないしは１８ｂｉｔ長のデータパケットは、８つの制御されるＤＲＡＭのうちそれぞれ２つもしくは３つのビットから成る。このような仕様の利点は、１つのデータパケット内で相前後するビットが障害を受けたとき、通常は訂正不可能であるそのようなエラーが、受信時にデータワードをデインタリーブすることで、ＤＲＡＭごとにそれぞれただ１つのビットに配分されることである。このような１ビットのエラーであれば、誤り訂正ソフトウェアを用いて制御装置により正すことができる。
【０００６】
インタリーブマルチメモリ動作モード（ＩＤＭモード）は  Ｒａｍｂｕｓ  社のＲＤＲＡＭでは、インタフェースブロックからコアブロックに対し付加的に８本のＩＤＭ制御ラインを設けるようにしてインプリメントされており、それらの制御ラインによって１８個のデータピンを、コアブロックへのデータワードの書き込みおよびそこからの読み出しのために個別に制御することができる。その際にピンの選択はＩＤＭデコーダによって実行され、このデコーダはインタフェースブロックから、１ｂｉｔのＩＤＭステータス信号と３ｂｉｔの選択信号を受け取る。ＩＤＭステータス信号により、ＤＲＡＭが１メモリ動作モードにあるのかインタリーブマルチメモリ動作モードにあるのかが確定され、３ｂｉｔの選択信号により、コアブロックへデータを入力したりそこから出力したりするためのピンが決定される。ＩＤＭステータス信号によりＩＤＭデコーダに対しインタリーブマルチメモリ動作モードであることが表されると、ＩＤＭデコーダは３ｂｉｔのＩＤＭ選択信号をデコーディングし、それによって１８本のデータラインの２つもしくは３つのピンを介してコアブロックへ書き込みを行ったり、コアブロックから読み出しを行ったりする。その際、書き込みオペレーション中は、ＩＤＭデコーダにより定められたピンを除いて、すべてのピンがマスクされる。また、読み出しオペレーション中は、ＩＤＭ選択信号のデコーディングにより得られた２つまたは３つのピンへコアブロックからデータが伝送される一方、残りのピンは論理値ゼロにセットされる。
【０００７】
Ｒａｍｂｕｓ  社によってインプリメントされたインタリーブマルチメモリ動作機能の欠点は、付加的なＩＤＭ制御ラインやＩＤＭデコーダによってＤＲＡＭチップ上の所要スペースが大きくなることである。
【０００８】
【発明が解決しようとする課題】
したがって本発明の課題は、チップ上で制御素子の占める所要スペースを最低限に抑えて、１メモリ動作モードとインタリーブマルチメモリ動作モードとで交互に、書き込み読み出しメモリを作動できるようにすることである。
【０００９】
【課題を解決するための手段】
本発明によればこの課題は、第１の状態と第２の状態をとることができる動作モード信号を供給し、該動作モード信号が第１の状態をとっているときはメモリを１メモリ動作モードで作動させ、該動作モードでは、所定数のビットを含む１つのデータワードが読み出され、または書き込みイネーブル動作中、データワードの所定数のビットの一部分が書き込まれ、該書き込みにあたり個々のマスク信号によって、該所定数のビットの一部分を書き込むべきメモリ端子を表し、前記動作モード信号が第２の状態をとっているときはメモリをインタリーブマルチメモリ動作モードで作動させ、該動作モードにおいて所定数のビットを含む１つのデータワードが書き込まれまたは読み出され、該動作モードでは、前記データワードのビットのそれぞれ異なる一部分がそれぞれ異なるメモリ端子を介して順次書き込まれまたは読み出され、該書き込みまたは読み出しにあたり選択信号により、前記データワードのビットの該当する一部分をいずれのメモリ端子を介して書き込むのかまたは読み出すのかを決定し、１メモリ動作モード中、制御ラインを介して前記マスク信号を伝送し、マルチメモリ動作モード中、同じ制御ラインを介して前記選択信号を伝送することを特徴とする、書き込み読み出しメモリを作動させる方法により解決される。
さらに上記の課題は、セルフィールドと制御ロジックと制御ラインと、データの書き込み読み出しのための複数の端子と、動作モード信号のための１つの端子とが設けられており、前記制御ロジックにより、前記複数の端子と前記セルフィールドにおけるメモリセルとの間の接続が選択信号により設定され、前記メモリは１メモリ動作モードで駆動されるように構成されており、該１メモリ動作モードにおいて前記動作モード信号は第１の状態をとり、該第１の状態では所定数のビットを含む１つのデータワードが読み出され、または書き込みイネーブル動作中、該データワードの所定数のビットの一部分が書き込まれ、該書き込みにあたり個々のマスク信号により、前記所定数のビットの一部分を書き込むべきメモリ端子が表され、前記メモリはインタリーブマルチメモリ動作モードとなるよう構成されていて、該動作モードにおいて所定数のビットを含むデータワードが書き込まれまたは読み出され、該動作モードでは、前記データワードのビットのそれぞれ異なる部分が前記メモリのそれぞれ異なる端子を介して順次書き込まれまたは読み出され、該書き込みまたは読み出しにあたり個々の選択信号により、いずれのメモリ端子を介して前記データワードのビットの該当部分を書き込むのかまたは読み出すのかが表され、前記制御ロジックは制御ラインを有しており、該制御ラインを介して、１メモリ動作モード中は前記マスク信号が伝送され、前記制御ロジックによって、インタリーブマルチメモリ動作中は同じ制御ラインを介して前記選択信号が伝送されることを特徴とする、書き込み読み出しメモリにより解決される。
【００１０】
【発明の実施の形態】
本発明の構成によれば、１メモリ動作モードにおける書き込みイネーブル動作を制御するためにも、インタリーブマルチメモリ動作を制御するためにも、同一の制御ラインを利用できるようになる。１メモリ動作モードの場合には書き込み読み出しメモリへの書き込み中、１つのデータワードにおける特定のビットがマスクされ、それらのビットはセルフィールドには書き込めない。また、インタリーブマルチメモリ動作モードの場合、他の書き込み読み出しメモリとインタリーブされたデータワードを生成できるようにするため、１つのデータワードにおける特定のビットがマスクされる。このことを実現できる理由は、書き込み読み出しメモリのインタリーブマルチメモリ動作中は、書き込みイネーブル動作を同時に使用することは許可されていないからである。したがって両方のモードの信号を相互に多重化することができ、その結果、ただ１つの制御ラインセットだけしか必要とされず、これによりチップ面積を節約できるようになる。Ｒａｍｂｕｓ  社により適用されているＤＲＡＭとは異なり、書き込みイネーブル動作の既存のＷＥ制御ラインを使用することで、インタリーブマルチメモリ動作モードのためのＩＤＭ制御ラインならびにそれに付随するＩＤＭデコーダを省略することができる。
【００１１】
次に、図面を参照しながら本発明について詳しく説明する。
【００１２】
【実施例】
以下では、書き込み読み出し用ダイナミックメモリ（ＤＲＡＭ）に基づき本発明について説明するが、他の書き込み読み出しメモリであっても本発明を適用することができる。
【００１３】
図１に示されているコンピュータシステムは、中央処理ユニット１、ＤＲＡＭ制御ユニット２および複数のＤＲＡＭ３を有している。中央処理ユニット１は、ＤＲＡＭ制御ユニット２へ命令を送出する。他方、ＤＲＡＭ制御ユニット２は、高速バス４を介してＤＲＡＭ３とデータを交換する。
【００１４】
図２には、図１に示されているＤＲＡＭのブロック図が示されている。ＤＲＡＭ３はメモリセルから成るマトリックス３１を有しており、これはバンクごとに配列されている。さらにインタフェースブロック３２が設けられており、これはメモリマトリックス３１へ信号を転送したり、そこからの信号を処理するための制御ロジック３３を有している。インタフェースブロック３２はさらに制御レジスタ３４を有しており、これはＤＲＡＭ３の動作を操作するＤＲＡＭ制御ユニット２からの制御情報を格納する。また、インタフェースブロック３２はインタフェースピン３５を介してバス４と接続されており、ピンの個数は、バス４のデータ幅とＤＲＡＭの接続されているコンピュータシステムが利用するバスプロトコルに依存する。
【００１５】
図３には、メモリマトリックス３１のメモリバンク３６とインタフェースブロック３２の制御ロジック３３との間におけるデータ交換の様子が描かれている。メモリマトリックス３１のメモリバンク３６は複数のデータユニットに分割されており、それらを個別にアドレッシングすることができる。有利な実施形態によれば、ＤＲＡＭは３２個の１Ｍｂｙｔｅメモリバンクに分割されており、それらのメモリバンクにはそれぞれ５１２個の列が含まれており、さらに各列は１２８個のデータユニットをもち、それらのデータユニットはそれぞれ１６ｂｙｔｅの大きさである。メモリバンク３６は（図示されていない）書き込み読み出し増幅器ないしはセンスアンプを介して制御され、他方、それらの増幅器はデータライン３９に接続される。図示の実施形態によれば、有利には１６本または１８本のデータライン３９を介して、メモリバンク３６と制御ロジック３３のデータ交換ユニット３３１との間でデータ交換が実行される。この場合、メモリバンク３６においてそのつどアドレッシングすべきデータユニットのアドレスは、行アドレスおよび列アドレスのための２本の制御ライン４０，４１を介して制御ロジック３３のアドレスロジックユニット３３２により決定される。制御ロジック３３の制御ユニット３３３は制御ライン４２，４３，４４を介して、行アクセスパルスＣＡＳ、列アクセスパスＲＡＳならびに書き込み読み出し信号Ｗ／Ｒを供給する。ＣＡＳおよびＲＡＳはそれぞれ、行アクセスもしくは列アクセスを指示する時間信号である。また、Ｗ／Ｒによって、書き込みオペレーションを実行するのか読み出しオペレーションを実行するのかが決定される。
【００１６】
制御ロジック３３はさらにマルチプレクスユニット３３４を有している。このマルチプレクスユニット３３４は、制御ライン４５を介してメモリマトリックス３１と接続されている。その際、この制御ライン４５の個数はデータライン３９の個数に対応する。マルチプレクスユニット３３４は、制御ユニット３３３により動作モード信号４６によって制御される。この動作モード信号４６は有利には１ビットの信号であって、これによりＤＲＡＭが１メモリ動作モード（（Ｅｉｎ−Ｓｐｅｉｃｈｅｒ−Ｂｅｔｒｉｅｂｓｍｏｄｕｓ）にあるのかインタリーブマルチメモリ動作モード（ｖｅｒｓｃｈｒａｅｎｋｔｅｒ  Ｍｅｈｒ−Ｓｐｅｉｃｈｅｒ−Ｂｅｔｒｉｅｂｓｍｏｄｕｓ）にあるのかが決定される。１メモリ動作モードは有利には論理値ゼロにより表されるのに対し、インタリーブマルチメモリ動作モードは論理値１によって表される。
【００１７】
１メモリ動作モードの場合、バス４における各ＤＲＡＭ３はＤＲＡＭ制御ユニット２により別個に制御され、その際、データライン３９を介して常に１つの完全なデータワードがメモリマトリックス３１から読み出され、もしくはそれが書き込まれる。制御ライン４５およびマルチプレクスユニット３３４は、１メモリ動作モードにおいてマスクビットの列を送出するために用いられ、これによってメモリマトリックス３１への書き込みオペレーション中、１つのデータワードにおける特定のビットをマスクすることができ、これによってそれらのビットはセルフィールドには書き込まれないようになる。
【００１８】
これに対しインタリーブマルチメモリ動作モードにおいて、動作モード信号４６が論理値１にセットされていることで、マルチプレクスユニット３３４に対しそのモードであることが通報され、その場合、マルチプレクスユニット３３４は制御ライン４５へ、インタリーブマルチメモリ動作機能のためにそれぞれ選択信号シーケンスを供給する。それらの選択信号によって、データラインのいずれのピンにおいてそのつどデータがメモリマトリックス３１に書き込まれるのか、もしくはそこから読み出されるのかが決定される。このような選択プロセスによって、バス４につながっている所定数のＤＲＡＭ３を、ＤＲＡＭ制御ユニットによって同時にアドレッシングすることができる。インタリーブマルチメモリ動作モードの場合、グループとしてアドレッシングされるＤＲＡＭ３の各々に対し、バス４を介して伝送されるデータパケットの個々のビットだけが割り当てられる。これにより、バス４を介して伝送される１つのデータパケットにおいて相前後する複数のビットが障害を受けたとき、そのエラーによっても、それらのビットがすべてただ１つのＤＲＡＭに割り当てられてしまい、もはや訂正できなくなるようなことが発生しない。マルチメモリ動作モードの場合、各データパケットはバスにおいて、共通にアドレッシングされるＤＲＡＭの個々のビットからそれぞれまとめられるので、１つのデータパケット内で相前後するビットが障害を受けても、そのようなエラーをデータパケットのデインタリーブによってＤＲＡＭごとにそれぞれただ１つのビットに配分することができ、そのようなビットであれば誤り訂正ソフトウェアを用いて正すことができる。このようにして、インタリーブマルチメモリ動作モードによれば誤り訂正が改善される。
【００１９】
インタリーブマルチメモリ動作の場合、ＤＲＡＭ３に対する書き込みイネーブル動作は許可されていない。したがって本発明の構成によれば同じ制御ライン４５を、インタリーブマルチメモリ動作のための選択信号によりＤＲＡＭ３を制御するためと、１メモリ動作モード中の書き込みイネーブル動作のためのマスク信号によりＤＲＡＭ３を制御するために使用することができる。したがって制御命令を伝送するために、同じ制御信号ラインが用いられる。これにより、両方の動作のために必要とされるチップ面積を著しく低減できるようになる。さらに、インタリーブマルチメモリ動作モードにおいてマスクすべきビットのデコーディングを行わなくてもよくなり、つまりはＩＤＭデコーダを設ける必要がなくなる。
【００２０】
図４に示されているように、個々の動作に必要とされるマスク信号をじかに制御ライン４５へ向けて多重化することができる。
【００２１】
これまで説明してきた実施形態の場合、インタリーブマルチメモリ動作モードにおいてＤＲＡＭは、制御ユニットの１つの命令に対し８つのＤＲＡＭが同時に応答するように駆動される。この場合、データライン３９を介してＤＲＡＭ３のメモリマトリックス３１へ２つまたは３つのピンを経由してデータが書き込まれたり、そこから読み出されたりするので、完全に１６ｂｉｔまたは１８ｂｉｔのデータワードが得られるようになる。この過程は少なくとも７回は繰り返されるので、８つのＤＲＡＭのすべてが１度は呼び出されることになり、つまりは個々のＤＲＡＭ各々における１つの完全なデータワードがそのつど書き込まれたり読み出されたりするようになる。
【００２２】
上記の説明、図面ならびに請求項に開示されている本発明の特徴は、それぞれ単独でも任意の組み合わせであっても本発明の実現のために様々な実施形態において重要な意味をもつものである。
【図面の簡単な説明】
【図１】本発明によるＤＲＡＭの使用されるコンピュータシステムを示す図である。
【図２】本発明によるＤＲＡＭのブロック図である。
【図３】本発明によるＤＲＡＭにおけるメモリ領域とインタフェースブロックとの接続について示す図である。
【図４】ＤＲＡＭにおける書き込みイネーブル動作ならびにインタリーブマルチメモリ動作を本発明に従って多重化する様子を示す図である。
【符号の説明】
１  中央処理ユニット
２  ＤＲＡＭ制御ユニット
３  ＤＲＡＭ
４  高速バス
３１  メモリセルマトリックス
３２  インタフェースブロック
３３  制御ロジック
３４  制御レジスタ
３５  インタフェースピン
３６  メモリバンク
３９  データライン
３３１  データ交換ユニット
３３２  アドレスロジックユニット
３３３  制御ユニット
３３４  マルチプレクスユニット
４２，４３，４４  制御ライン
４５  制御ライン
４６  動作モード信号
【図１】
0003563352.tif 000002
【図２】
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【図３】
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【図４】
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