(57)【特許請求の範囲】
【請求項１】
チップに形成された多数のＭＯＳ構造のトランジスタセルの電圧制御用端子を内部配線を介してコンタクト部でチップ上に形成された線状金属配線と共通接続し、各キャリア供給端子を上記内部配線の形成領域上方に絶縁状態で形成された面状金属配線と共通接続し、且つチップ表面を保護膜で被覆した構造の電力用半導体チップの少なくもチップ表面が樹脂により封止して構成される電力用半導体装置において、
前記内部配線の形成領域は、前記面状金属配線の形成領域下方内に設定され、前記コンタクト部は、前記面状金属配線の形成領域下方外において前記保護膜のクラック発生予想部位から外れた部位に対応して形成され、
前記内部配線は、前記コンタクト部形成領域のみに延設されて前記線状金属配線と接続されていることを特徴とする電力用半導体装置。
【請求項２】
前記チップは、バンプ電極により基板に接続されていることを特徴とする請求項１記載の電力用半導体装置。
【請求項３】
前記コンタクト部は、チップ表面の面方向において前記面状金属配線と接続されたバンプ電極とチップ表面中心とを接続する直線に対してバンプ電極中心を始点として４５度傾いた方向から外れた部位に設定されていることを特徴とする請求項２記載の電力用半導体装置。
【請求項４】
前記線状金属配線の下方に肉厚な絶縁層を形成したことを特徴とする請求項１乃至３の何れかに記載の電力用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電力用半導体チップを基板に接続した状態で樹脂で固着した電力用半導体装置に関する。
【０００２】
【従来の技術】
この種の半導体チップとして、チップに形成した多数のＭＯＳ構造のＦＥＴセルを並列接続したパワーＭＯＳＦＥＴが供給されている。このパワーＭＯＳＦＥＴは、チップに形成した多数のＭＯＳ構造のＦＥＴセルのゲート端子をゲートポリシリコン等の内部配線によりチップ上に形成されたゲートアルミニウム電極と共通接続し、ソース端子を内部配線上に絶縁状態で形成された面状のソースアルミニウム電極と共通接続し、チップの裏面側に共通ドレイン電極を形成した構造となっており、ゲートアルミニウム電極に電圧を与えると、内部配線を介してＦＥＴセルのゲート端子に電圧が印加され、それに応じて各ＦＥＴセルのソース電極から共通ドレイン電極にキャリア（電子）が供給されるようになっている。
【０００３】
【発明が解決しようとする課題】
近年、上述した構造のパワーＭＯＳＦＥＴを基板にフリップチップ実装することが行われている。このようなパワーＭＯＳＦＥＴとしては、共通ドレイン電極をチップ表面側に設けるアップドレイン構造を採用した上で、チップ表面に位置する各電極にバンプ電極を接続して構成する。
【０００４】
図１０は上述した構造のチップの平面を模式的に示したものである。この図１０において、チップ１には多数のＭＯＳ構造のＦＥＴセル（図示せず）が形成されており、それらの各ゲート端子はゲートポリシリコン配線２（図面では全体の形成領域を示す）により共通接続された状態でチップ１表面に形成されたゲートアルミニウム配線３にコンタクト部４で接続されている（図１１参照）。また、各ＦＥＴセルのソース端子はゲートポリシリコン配線２の形成領域上方に酸化シリコン層５（図１１参照）を介して形成された面状のソースアルミニウム配線６と共通接続されている。そして、ゲートアルミニウム配線３にはゲートバンプ電極７が接続され、ソースアルミニウム配線６上には複数のソースバンプ電極８が接続され、チップ１表面に設けられた共通ドレイン端子（図示せず）にはドレインバンプ電極９が接続されている。
【０００５】
そして、チップ１表面全体はパッシベーション膜１０（図１１参照）で保護されている。
以上のような構造のパワーＭＯＳＦＥＴによれば、基板にフリップチップ実装することができるので、製造工数を簡単化することができる。
【０００６】
ところで、チップ１と基板との熱膨張率は異なることから、周囲温度の大きな変化の繰返しによりチップ１が熱膨張或いは収縮を繰返すと、チップ１とバンプ電極７〜９との接合部位に大きな応力が集中し、バンプ電極７〜９がチップ１から剥がれてしまって製品の信頼性が失われてしまうという問題を生じる。
【０００７】
そこで、基板にフリップチップ実装されたチップ１の表面を樹脂により封止することにより、バンプ電極７〜９がチップ１から剥がれてしまうという不具合を防止するようにしている。
【０００８】
しかしながら、チップ１のチップ表面を樹脂により封止した場合には、チップ１と樹脂との熱膨張率の差から周囲温度の大きな変化の繰返しにより図１２に示すようにチップ１表面を保護するためのパッシベーション膜１０においてソースバンプ電極８の周辺からクラックを生じることがある。この場合、クラックの発生位置がソースアルミニウム配線６上であるときは、大きな支障を生じることはないものの、図１３に示すようにクラックがソースアルミニウム配線６からはみ出して深さ方向に進行したときはゲートポリシリコン配線２まで到達することがあり、このような場合は、半導体装置の信頼性が大きく低下してしまう要因となる。
このような不具合は、チップ１全体を樹脂で封止した場合であっても同様に生じることがある。
【０００９】
本発明は上記事情に鑑みてなされたもので、その目的は、多数のＭＯＳ構造のトランジスタセルが形成された電力用半導体チップの少なくともチップ表面を樹脂により封止した構成において、チップ表面の保護膜にクラックを生じた場合であっても、信頼性が低下してしまうことを防止できる電力用半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１の発明によれば、半導体チップに形成されたＭＯＳ構造のトランジスタセルの電圧制御用端子に電圧を与えると、内部配線を通じて電圧制御用端子に電圧が印加されるので、それに応じてキャリア供給端子と共通キャリア吸収端子との間にチャネルが形成され、キャリア供給端子からキャリア吸収端子にキャリアが供給される。
【００１１】
ここで、半導体チップの表面が樹脂により封止された状態では、周囲温度の大きな変化の繰返しにより、チップ表面を保護する保護膜にクラックが発生し、そのクラックが面状金属配線からはみ出して深さ方向に進行することがある。
【００１２】
しかしながら、本発明では、電圧制御用端子を共通接続するための内部配線の形成領域は面状金属配線の形成領域下方内となるように設定されているので、クラックが内部配線に到達することはない。
【００１３】
また、内部配線と線状金属配線とを接続するためのコンタクト部はクラックの発生予想部位から外れた部位に対応して形成されていると共に、内部配線はコンタクト部形成領域のみに延設されて線状金属配線と接続されているので、クラックがコンタクト部に内部配線に延設された内部配線に到達することはなく、製品の信頼性が低下することはない。
【００１４】
請求項２の発明によれば、チップ表面に設けられたバンプ電極を基板に接続する構成では、バンプ電極の周囲の保護膜からクラックが発生する傾向があることから、バンプ電極の周囲を避けてコンタクト部を設けることにより、クラックがコンタクト部まで延設された内部配線に到達することはない。
【００１５】
請求項３の発明によれば、チップ表面を保護するための保護膜に発生するクラックは、チップ表面の面方向において面状金属配線に接続されたバンプ電極とチップ表面中心とを接続する直線に対して略４５度傾いた方向に発生する傾向があるので、斯様な方向を避けた位置にコンタクト部を設けることにより、コンタクト部が面状金属配線の形成領域の下方からはみ出して設けられているにしても、コンタクト部に接続された内部配線にクラックが到達してしまうことを防止できる。
【００１６】
請求項４の発明によれば、絶縁層の存在により線状金属配線に印加される電圧によりチップに寄生ＭＯＳが発生することを防止できる。
【００１７】
【発明の実施の形態】
（第１実施例）
以下、本発明をフリップチップタイプのパワーＭＯＳＦＥＴに適用した第１実施例を図１乃至図８を参照して説明するに、従来技術と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。
【００１８】
図３はフリップチップタイプのパワーＭＯＳＦＥＴの構造を模式的に示している。この図３において、Ｎ＋基板１１上にはＮ−領域１２が形成され、そのＮ−領域１２においてＭＯＳＦＥＴのセル形成領域に対応してＰ−領域１３が形成されている。
【００１９】
Ｐ−領域１３間にはＶ溝部１４が形成され、Ｐ−領域１３においてＶ溝部１４の上部に隣接する部位にはＮ＋領域からなるソース端子１５（キャリア供給端子）が形成されている。
【００２０】
Ｖ溝部１４にはゲートポリシリコン配線２（内部配線）が酸化シリコン層５によりチップ１から絶縁された状態で形成されており、そのゲートポリシリコン配線２においてソース端子１５間に位置する部位がゲート端子（電圧制御用端子）に設定されている。
【００２１】
チップ１表面においてＭＯＳＦＥＴのセル形成領域にはソースアルミニウム配線６（面状金属配線）が形成されており、これにより、ソースアルミニウム配線６とＭＯＳＦＥＴのソース端子１５とが電気的に接続されている。
【００２２】
ＭＯＳＦＥＴのセル形成領域を囲繞するようにＰ−領域１６が形成され、そのＰ−領域１６の上面に肉厚なフィールド酸化層１７が形成されている。このフィールド酸化層１７の表面には酸化シリコン層５が形成され、その酸化シリコン層５の表面にゲートアルミニウム配線３（線状金属配線）が形成されている。この場合、フィールド酸化層１７の存在により、ゲートアルミニウム配線３に印加される電圧によりチップ１内に寄生ＭＯＳが発生してしまうことを防止できる。
【００２３】
Ｎ−領域１２の所定領域には表面からＮ＋基板１１に到達するＮ＋領域が形成されたアップドレイン構造となっており、斯様なアップドレイン構造の採用によりＭＯＳＦＥＴの共通ドレイン端子１８（共通キャリア吸収端子）がチップ１表面に形成されている。
そして、チップ１表面全体はパッシベーション膜１０（保護膜）により保護されている。
【００２４】
図２はチップ１の平面を模式的に示している。この図２が従来技術と異なる点は、ゲートポリシリコン配線２の形成領域はソースアルミニウム配線６の形成領域下方内に設定されていると共に（図５参照）、ゲートポリシリコン配線２はソースアルミニウム配線６の形成領域下方外に設けられた複数のコンタクト部１９のみに延設されてチップ１表面に形成されたゲートアルミニウム配線３と接続されていることである（図６参照）。
【００２５】
この場合、コンタクト部１９はソースバンプ電極８の中心とチップ１中心とを結ぶ線上に位置するように設定されている。換言すれば、チップ１表面の面方向においてソースバンプ電極８の中心とチップ１表面中心とを結ぶ直線に対して略４５度傾いた方向から外れた方向となる位置にコンタクト部１９が形成されている。
【００２６】
さて、上記構成のチップ１を図４に示すように基板２０にフリップチップ実装すると共に、チップ１表面を樹脂２１により封止することにより半導体装置を完成することができる。
【００２７】
ところで、以上のようにして完成された半導体装置にあっては、チップ１と樹脂２１との熱膨張率の差から周囲温度の大きな変化の繰返しによりチップ１表面を保護するためのパッシベーション膜１０において図７に示すようにソースバンプ電極８の周囲からクラックが発生し、そのクラックがソースアルミニウム配線６からはみ出して深さ方向に進行することがある。
【００２８】
しかしながら、本実施例においては、ゲートポリシリコン配線２の形成領域はソースアルミニウム配線６の形成領域下方内に設定されているので、クラックがチップ１内部に進行した場合であっても、図１に示すようにクラックがゲートポリシリコン配線２に到達することはない。
【００２９】
また、本実施例では、ゲートポリシリコン配線２とゲートアルミニウム配線３とを接続するコンタクト部４をソースアルミニウム配線６の形成領域下方外においてソースバンプ電極８に隣接して形成しているものの、ソースバンプ電極８の周辺から発生したクラックは、チップ１表面の面方向においてソースバンプ電極８の中心とチップ１表面中心とを結ぶ直線に対してバンプ電極中心を始点として略４５度傾いた方向に発生する傾向を有することが実験結果から判明しているので、ゲートポリシリコン配線２とゲートアルミニウム配線３とを接続するコンタクト部１９がソースバンプ電極８とチップ１中心とを接続する線上に設けられている本実施例では、クラックがコンタクト部１９のゲートポリシリコン配線２に到達することはない。
【００３０】
尚、図８は、周囲温度の大きな変化の繰返しによりソースバンプ電極８の周囲に位置するパッシベーション膜１０表面に生じる応力のＦＥＭ演算結果を示している。この場合、解析条件としては、温度変化を−４０℃〜１５０℃に設定して演算した。この応力解析から、ソースバンプ電極８に近くなる程大きな応力が発生すると共に、チップ１表面の面方向においてチップ１表面中心に対して４５度傾いた方向に大きな応力が作用してクラックが発生し易いことを確認した。
【００３１】
上記構成によれば、チップ１に多数形成されたＭＯＳ構造のＦＥＴセルのゲート端子を共通接続するためのゲートポリシリコン配線２の形成領域をソース端子を共通接続するためのソースアルミニウム配線６の形成領域下方内に設定するようにしたので、チップ１表面を保護するためのパッシベーション膜１０においてソースバンプ電極８の周囲から発生したクラックがソースアルミニウム配線６の形成領域からはみ出して深さ方向に進行するにしても、クラックがゲートポリシリコン配線２に到達することはない。従って、クラックが深さ方向に進行してゲートポリシリコン配線まで到達する虞がある状来技術のものと違って、半導体装置の信頼性が低下してしまうことを防止できる。
【００３２】
また、コンタクト部１９をクラックの発生予想部位から外れた位置に形成すると共に、ゲートポリシリコン配線２をコンタクト部１９の形成領域のみに延設してゲートアルミニウム配線３と接続するようにしたので、コンタクト部１９においてもクラックがゲートポリシリコン配線２に到達することはない。
【００３３】
さらに、ゲートアルミニウム配線３の下方にフィールド酸化層１７を形成するようにしたので、ゲートアルミニウム配線３に印加される電圧により寄生ＭＯＳが発生してしまうことを防止できる。
【００３４】
（第２実施例）
以下、本発明の第２実施例を図９を参照して説明するに、第１実施例と同一部分には同一符号を付して説明を省略し、異なる部分についてのみ説明する。この第２実施例は、本発明をフリップチップタイプのプレーナ形パワーＭＯＳＦＥＴに適用した実施例を示している。
【００３５】
即ち、プレーナ形パワーＭＯＳＦＥＴは、第１実施例のコンケーブ構造のパワーＭＯＳＦＥＴと同様にアップドレイン構造を採用することにより共通ドレイン端子１８をチップ１表面に形成することができるので、このような構造のパワーＭＯＳＦＥＴにも本発明を適用することができる。
【００３６】
本発明は、上記各実施例に限定されるものではなく、次のように変形または拡張できる。
バンプ電極により基板に接続する構成の半導体チップに代えて、ワイヤボンディングにより基板或いはリードフレームに接続してチップ全体を樹脂モールドする構成のものに適用するようにしてもよい。
【００３７】
半導体チップとしてＩＧＢＴに適用するようにしてもよい。この場合、エミッタがキャリア供給端子に相当し、コレクタがキャリア吸収端子に相当する。
また、ゲートポリシリコン配線２に代えて、抵抗値の低いシリサイドを用いるようにしてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施例におけるクラックの発生状態を示す要部の断面斜視図
【図２】各配線パターンを概略的に示すチップの平面図
【図３】チップを断面にして示す模式図
【図４】基板にフリップチップ実装されたチップを樹脂で固着した状態を概略的に示す縦断面図
【図５】要部の断面斜視図
【図６】コンタクト部の断面斜視図
【図７】クラックの発生状態を示す図２相当図
【図８】パッシベーション膜においてバンプ電極の周辺の応力分布を示す図
【図９】本発明の第２実施例を示す図２相当図
【図１０】従来例を示す図２相当図
【図１１】図５相当図
【図１２】図７相当図
【図１３】図１相当図
【符号の説明】
１はチップ、２はゲートポリシリコン配線（内部配線）、３はゲートアルミニウム配線（線状金属配線）、６はソースアルミニウム配線（面状金属配線）、７はゲートバンプ電極、８はソースバンプ電極、９はドレインバンプ電極、１０はパッシベーション膜（保護膜）、１５はソース端子（キャリア供給端子）、１８は共通ドレイン端子（共通キャリア吸収端子）、１９はコンタクト部、２０は基板、２１は樹脂である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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