(57)【特許請求の範囲】
【請求項１】
オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＮ型金属酸化膜半導体トランジスタと、オン時にチャネルが形成される半導体領域が電源に接続されたＰ型金属酸化膜半導体トランジスタを含むスタティック・ランダム・アクセスメモリ・セルを備えたことを特徴とするスタティック・ランダム・アクセスメモリ。
【請求項２】
請求項１に記載のスタティック・ランダム・アクセスメモリにおいて、
上記スタティック・ランダム・アクセスメモリ・セルにおける上記Ｐ型金属酸化膜半導体トランジスタのゲート酸化膜厚は、上記Ｎ型金属酸化膜半導体トランジスタのゲート酸化膜厚よりも厚くなっていることを特徴とするスタティック・ランダム・アクセスメモリ。
【請求項３】
請求項１に記載のスタティック・ランダム・アクセスメモリにおいて、
上記スタティック・ランダム・アクセスメモリ・セルにおける上記Ｐ型金属酸化膜半導体トランジスタのチャネルが形成される第１半導体領域は、上記Ｎ型金属酸化膜半導体トランジスタのチャネルが形成される第２半導体領域であるＰ型ウェルよりも深いＮ型ウェルで形成されて、上記第１，第２半導体領域は電気的に分離されていることを特徴とするスタティック・ランダム・アクセスメモリ。
【請求項４】
請求項１に記載のスタティック・ランダム・アクセスメモリにおいて、
オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＮ型金属酸化膜半導体トランジスタと、オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＰ型金属酸化膜半導体トランジスタを含む書き込み回路を備えたことを特徴とするスタティック・ランダム・アクセスメモリ。
【請求項５】
オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＮ型金属酸化膜半導体トランジスタを含むスタティック・ランダム・アクセスメモリ・セルと、
ゲート入力信号によって制御されると共に、ビット線の電位を高レベルにする第１Ｎ型金属酸化膜半導体トランジスタと、上記ゲート入力信号の反転信号によって制御されると共に、上記ビット線の電位を低レベルにする第２Ｎ型金属酸化膜半導体トランジスタと、を含む第１書き込み回路と、
上記ゲート入力信号の反転信号によって制御されると共に、反転ビット線の電位を高レベルにする第３Ｎ型金属酸化膜半導体トランジスタと、上記ゲート入力信号によって制御されると共に、上記反転ビット線の電位を低レベルにする第４Ｎ型金属酸化膜半導体トランジスタと、を含む第２書き込み回路を備えて、
上記第１乃至第４Ｎ型金属酸化膜半導体トランジスタは、オン時にチャネルが形成される半導体領域とゲートとが電気的に接続された金属酸化膜半導体トランジスタであることを特徴とするスタティック・ランダム・アクセスメモリ。
【請求項６】
請求項１あるいは請求項５に記載のスタティック・ランダム・アクセスメモリにおいて、
オン時にチャネルが形成される半導体領域とゲートとが電気的に接続された金属酸化膜半導体トランジスタを含む読み出し回路を備えたことを特徴とするスタティック・ランダム・アクセスメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スタティック・ランダム・アクセス・メモリ（以下、ＳＲＡＭと略称する）に関する。
【０００２】
【従来の技術】
近年、微細加工技術等の進展によって、ＬＳＩ（大規模集積回路）の高速化および高集積化が進んでいる。ところで、高速で動作するＬＳＩを実用化するためには、ＬＳＩの低消費電力化は重要な技術の一つである。すなわち、ＬＳＩを高速で動作させると消費電力は大きなものになり、ＬＳＩを安定して動作させるためには、セラミック・パッケージの採用や放熱フィン等が必要になり、コストが高くなってしまうのである。また、近年の携帯機器においては小型軽量化が進んでおり、電池での使用を長くすることからも低消費電力化は重要である。
【０００３】
従来、Ｎ型ＭＯＳ（金属酸化膜半導体）トランジスタ４個とＰ型ＭＯＳトランジスタ２個とで構成したＳＲＡＭセルが一般によく使われている。図９に、上記従来のＮ型ＭＯＳ（以下、ＮＭＯＳと略称する）トランジスタ４個とＰ型ＭＯＳ（以下、ＰＭＯＳと略称する）トランジスタ２個とで構成したＳＲＡＭセルの回路図を示す。また、図１０は、上記構成のＳＲＡＭセルを用いたＳＲＡＭ全体のレイアウトを示す。
【０００４】
図１０において、上記ＳＲＡＭ１は、入出力インターフェイス部２、上記ＳＲＡＭセルを敷き詰めたメモリ部３、アドレスデコーダ部４、データ書き込み読み出し制御部５で概略構成される。そして、上記メモリ部３を構成するＳＲＡＭセルは、図９に示すような構成を有している。すなわち、ビット線Ｂは第１ＮＭＯＳトランジスタ１１のソース（ドレイン）に接続され、ワード線ＷＬは第１ＮＭＯＳトランジスタ１１および第２ＮＭＯＳトランジスタ１２のゲートに接続され、反転ビット線ＢＸは第２ＮＭＯＳトランジスタ１２のソース（ドレイン）に接続されている。
【０００５】
上記第１ＮＭＯＳトランジスタ１１におけるビット線Ｂが接続されていない方のドレイン（ソース）Ｙには、第３ＮＭＯＳトランジスタ１３および第１ＰＭＯＳトランジスタ１５のゲートが接続され、さらに、第４ＮＭＯＳトランジスタ１４および第２ＰＭＯＳトランジスタ１６のドレインにも接続されている。
【０００６】
上記第２ＮＭＯＳトランジスタ１２における反転ビット線ＢＸが接続されていない方のドレイン（ソース）ＹＸには、第４ＮＭＯＳトランジスタ１４および第２ＰＭＯＳトランジスタ１６のゲートが接続され、さらに、第３ＮＭＯＳトランジスタ１３および第１ＰＭＯＳトランジスタ１５のドレインにも接続されている。
【０００７】
上記第３ＮＭＯＳトランジスタ１３および第４ＮＭＯＳトランジスタ１４のソースはＧＮＤに接続されており、第１ＰＭＯＳトランジスタ１５および第２ＰＭＯＳトランジスタ１６のソースはＶＤＤに接続されている。
【０００８】
上記構成において、上記第１ＮＭＯＳトランジスタ１１〜第４ＮＭＯＳトランジスタ１４の各ＭＯＳトランジスタがオンした場合にチャネルが形成される半導体領域は、ＧＮＤに接続されている。一方、第１ＰＭＯＳトランジスタ１５および第２ＰＭＯＳトランジスタ１６の各ＭＯＳトランジスタがオンした場合にチャネルが形成される半導体領域は、ＶＤＤに接続されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来のＳＲＡＭには以下のような問題がある。すなわち、ＳＲＡＭを低消費電力にするためには、動作電圧（ＶＤＤ）を下げることによって大きな効果が得られる。ところが、ＶＤＤを下げるとＭＯＳトランジスタの駆動電流が小さくなり、回路の遅延時間が大きくなって動作速度が低下してしまうのである。そこで、低電圧でもＭＯＳトランジスタの駆動電流があまり小さくならないようにＭＯＳトランジスタのスレッショルド電圧（Ｖｔｈ）を低くすることが考えられる。ところが、Ｖｔｈを低くするとＭＯＳトランジスタのリーク電流が増大して、スタンバイモードにしてもリーク電流があるために消費電力が大きくなるという問題がある。
【００１０】
そこで、この発明の目的は、低電圧で動作可能な低消費電力で面積の小さいＳＲＡＭを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明のＳＲＡＭは、オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＮＭＯＳトランジスタと、オン時にチャネルが形成される半導体領域が電源に接続されたＰＭＯＳトランジスタを含むＳＲＡＭセルを備えたことを特徴としている。
【００１２】
上記構成によれば、ＳＲＡＭセルに用いられているＭＯＳトランジスタは、オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＮＭＯＳトランジスタ（以下、このようなＭＯＳトランジスタをＤＴＭＯＳと言う）である。そのために、上記ＤＴＭＯＳで構成されたＮＭＯＳトランジスタ毎に、オン時にはスレッショルド電圧｜Ｖｔｈ｜が下がる一方、オフ時には｜Ｖｔｈ｜が高くなるように制御される。したがって、０．５Ｖでの低電圧動作が可能となり、オフ時のリーク電流の増大を防ぎ、本ＳＲＡＭにおける消費電力の低下が図られる。さらに、上記オン時の｜Ｖｔｈ｜が低いのでオン抵抗が低くなり、書き込み／読み出し速度が速くなる。あるいは、書き込み／読み出し速度を従来と同等に保つ場合には、オン抵抗が低くなる分だけ上記ＤＴＭＯＳのゲート幅を狭くして、本ＳＲＡＭの小面積化が図られる。
【００１３】
また、請求項２に係る発明は、請求項１に係る発明のＳＲＡＭにおいて、上記ＳＲＡＭセルにおけるＰＭＯＳトランジスタのゲート酸化膜厚は、上記ＮＭＯＳトランジスタのゲート酸化膜厚よりも厚くなっていることを特徴としている。
【００１４】
上記構成によれば、上記ＳＲＡＭセルにおけるＰＭＯＳトランジスタのオン抵抗が大きくなるため電流が低くなり、ＮＭＯＳトランジスタをより小さいトランジスタに構成できる。したがって、上記ＳＲＡＭセルは、さらに、小面積化、小リーク電流化、低消費電力化が図られる。
【００１５】
また、請求項３に係る発明は、請求項１に係る発明のＳＲＡＭにおいて、上記ＳＲＡＭセルにおける上記ＰＭＯＳトランジスタのチャネルが形成される第１半導体領域は、上記ＮＭＯＳトランジスタのチャネルが形成される第２半導体領域であるＰ型ウェルよりも深いＮ型ウェルで形成されて、上記第１，第２半導体領域は電気的に分離されていることを特徴としている。
【００１６】
上記構成によれば、上記ＳＲＡＭセルにおける上記ＰＭＯＳトランジスタは、当該ＰＭＯＳトランジスタのチャネル領域を構成すると共に、上記ＮＭＯＳトランジスタのチャネル領域と電気的に分離する深いＮ型ウェルのみの上に形成されている。そのために、上記ＰＭＯＳトランジスタを個々に分離するための浅いウェルの必要が無く、その分だけ上記ＳＲＡＭセルの面積が小さくなる。
【００１７】
また、請求項４に係る発明は、請求項１に係る発明のＳＲＡＭにおいて、オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＮＭＯＳトランジスタと、オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＰＭＯＳトランジスタを含む書き込み回路を備えたことを特徴としている。
【００１８】
上記構成によれば、書き込み回路を構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタは、オン抵抗が低くオフ時のリーク電流が抑えられるＤＴＭＯＳで構成されている。そのために、上記書き込み回路の低電圧動作，低消費電力化，書き込み速度の高速化，小面積化が図られる。
【００１９】
また、請求項５に係る発明は、オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＮＭＯＳトランジスタを含むＳＲＡＭセルと、ゲート入力信号によって制御されると共にビット線の電位を高レベルにする第１ＮＭＯＳトランジスタと，上記ゲート入力信号の反転信号によって制御されると共に上記ビット線の電位を低レベルにする第２ＮＭＯＳトランジスタとを含む第１書き込み回路と、上記ゲート入力信号の反転信号によって制御されると共に反転ビット線の電位を高レベルにする第３ＮＭＯＳトランジスタと，上記ゲート入力信号によって制御されると共に上記反転ビット線の電位を低レベルにする第４ＮＭＯＳトランジスタとを含む第２書き込み回路を備えて、第１乃至第４ＮＭＯＳトランジスタは，オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＭＯＳトランジスタであることを特徴としている。
【００２０】
上記構成によれば、上記ＳＲＡＭセルに対する書き込み時にビット線および反ビット線の電位を高レベルにするＭＯＳトランジスタは、上記ＤＴＭＯＳで構成されている。その結果、上記ビット線および反ビット線の高レベル時の電位が低くなり、更なる低消費電力化が図られる。
【００２１】
また、請求項６に係る発明は、請求項１あるいは請求項５に係る発明のＳＲＡＭにおいて、オン時にチャネルが形成される半導体領域とゲートとが電気的に接続されたＭＯＳトランジスタを含む読み出し回路を備えたことを特徴としている。
【００２２】
上記構成によれば、読み出し回路を構成するＭＯＳトランジスタは、オン抵抗が低くオフ時のリーク電流が抑えられるＤＴＭＯＳで構成されている。そのために、上記読み出し回路の低電圧動作，低消費電力化，読み出し速度の高速化，小面積化が図られる。特に、上記ＤＴＭＯＳで、読み出し時に上記ビット線および反ビット線をプリチャージすることによって、短時間に上記プリチャージが行われる。
【００２３】
【発明の実施の形態】
以下、この発明を図示の実施の形態により詳細に説明する。図１は、本実施の形態のＳＲＡＭを構成するＳＲＡＭセルの一例を表す回路図である。本実施の形態におけるＳＲＡＭセル２７も２個のＰＭＯＳトランジスタと４個のＮＭＯＳトランジスタとで構成されている。
【００２４】
ビット線Ｂは第１ＮＭＯＳトランジスタ２１のソース（ドレイン）に接続され、ワード線ＷＬは第１ＮＭＯＳトランジスタ２１および第２ＮＭＯＳトランジスタ２２のゲートに接続され、反転ビット線ＢＸは第２ＮＭＯＳトランジスタ２２のソース（ドレイン）に接続されている。
【００２５】
上記第１ＮＭＯＳトランジスタ２１におけるビット線Ｂが接続されていない方のドレイン（ソース）Ｙには、第３ＮＭＯＳトランジスタ２３および第１ＰＭＯＳトランジスタ２５のゲートが接続され、さらに、第４ＮＭＯＳトランジスタ２４および第２ＰＭＯＳトランジスタ２６のドレインにも接続されている。
【００２６】
上記第２ＮＭＯＳトランジスタ２２における反転ビット線ＢＸが接続されていない方のドレイン（ソース）ＹＸには、第４ＮＭＯＳトランジスタ２４および第２ＰＭＯＳトランジスタ２６のゲートが接続され、さらに、第３ＮＭＯＳトランジスタ２３および第１ＰＭＯＳトランジスタ２５のドレインにも接続されている。
【００２７】
上記第４ＮＭＯＳトランジスタ２４および第３ＮＭＯＳトランジスタ２３のソースにはＧＮＤが接続されており、第１ＰＭＯＳトランジスタ２５および第２ＰＭＯＳトランジスタ２６のソースにはＶＤＤが接続されている。
【００２８】
そして、本実施の形態においては、上記第１ＮＭＯＳトランジスタ２１〜第４ＮＭＯＳトランジスタ２４を上記ＤＴＭＯＳで構成している。一方、第１ＰＭＯＳトランジスタ２５および第２ＰＭＯＳトランジスタ２６の各ＭＯＳトランジスタがオンした場合にチャネルが形成される半導体領域を、図９に示す従来のＳＲＡＭセルと同様にＶＤＤに接続している。
【００２９】
図２は、上記構成を有するＳＲＡＭセル２７を記憶素子とするＳＲＡＭにおけるＳＲＡＭセルアレイ２８と書き込み回路および読み出し回路との接続関係を示す回路図である。ここで、書き込み回路２９，３１および読み出し回路３７を構成しているＭＯＳトランジスは、総てＤＴＭＯＳである。以下、図１および図２に示す回路を、ＶＤＤ＝０．５Ｖで動作させる場合について説明する。
【００３０】
先ず、上記ＳＲＡＭセル２７において、上記第１，第２ＮＭＯＳトランジスタ２１，２２はオフしており、第２ＰＭＯＳトランジスタ２６がオンする一方第４ＮＭＯＳトランジスタ２４がオフしてノードＹがＶＤＤレベルになり、第１ＰＭＯＳトランジスタ２５がオフする一方第３ＮＭＯＳトランジスタ２３がオンしてノードＹＸがＧＮＤレベルになった状態、つまりデータ“１”を記憶している状態に対して、データ“０”を書き込む場合について述べる。
【００３１】
上記書き込み回路２９，３１によって、ビット線ＢはＧＮＤ（０）レベルに、反転ビット線ＢＸはＶＤＤレベルに設定される。また、選択されたＳＲＡＭセル２７のワード線ＷＬはＶＤＤレベルになって、当該ＳＲＡＭセル２７の第１，第２ＮＭＯＳトランジスタ２１，２２は共にオンする。したがって、ノードＹの電位は、ＶＤＤとＧＮＤとの電位差（０．５Ｖ）を、第２ＰＭＯＳトランジスタ２６のオン抵抗（ＲＰ２）と、第１ＮＭＯＳトランジスタ２１のオン抵抗（ＲＮ１）と、ビット線ＢをＧＮＤレベルにしている書き込み回路２９のＮＭＯＳトランジスタ３０のオン抵抗（ＲＮＷ１）とで分割した電位になる。したがって、ノードＹの電位（ＶＹ）は、式（１）
ＶＹ＝０．５×（ＲＮ１＋ＲＮＷ１）／（ＲＰ２＋ＲＮ１＋ＲＮＷ１）  …（１）
で表される。そして、式（１）で表されるノードＹの電位ＶＹが第３ＮＭＯＳトランジスタ２３と第１ＰＭＯＳトランジスタ２５とで構成されるインバータを反転可能な低い電位になるように、第２ＰＭＯＳトランジスタ２６のオン抵抗（ＰＲ２）を大きく設定する一方、第１ＮＭＯＳトランジスタ２１のオン抵抗（ＲＮ１）とＮＭＯＳトランジスタ３０のオン抵抗（ＲＮＷ１）とを小さく設定してある。その結果、データ“０”書き込み時には、第３ＮＭＯＳトランジスタ２３と第１ＰＭＯＳトランジスタ２５とで構成されるインバータが反転して、ノードＹＸの電位はＶＤＤレベルになる。
【００３２】
そうすると、上記第２ＰＭＯＳトランジスタ２６と第４ＮＭＯＳトランジスタ２４とで構成されるインバータも反転し、第２ＰＭＯＳトランジスタ２６がオフする一方、第４ＮＭＯＳトランジスタ２４がオンするために、ノードＹの電位はＧＮＤレベルになる。つまり、選択ＳＲＡＭセル２７にはデータ“０”が書き込まれたことになる。その後、ワード線ＷＬをＧＮＤレベルにし、第１，第２ＮＭＯＳトランジスタ２１，２２をオフすることによって、データ“０”が記憶される。
【００３３】
次に、データ“０”を記憶しているＳＲＡＭセル２７に、データ“１”を書き込む場合について述べる。書き込み回路２９，３１によって、ビット線ＢはＶＤＤレベルに、反転ビット線ＢＸはＧＮＤレベルに設定される。また、選択されたＳＲＡＭセル２７のワード線ＷＬはＶＤＤレベルになって、当該ＳＲＡＭセル２７の第１，第２ＮＭＯＳトランジスタ２１，２２は共にオンする。したがって、ノードＹＸの電位は、ＶＤＤとＧＮＤとの電位差（０．５Ｖ）を、第１ＰＭＯＳトランジスタ２５のオン抵抗（ＲＰ１）と、第２ＮＭＯＳトランジスタ２２のオン抵抗（ＲＮ２）と、反転ビット線ＢＸをＧＮＤレベルにしている書き込み回路３１のＮＭＯＳトランジスタ３２のオン抵抗（ＲＮＷ２）とで分割した電位になる。したがって、ノードＹＸの電位（ＶＹＸ）は、式（２）
ＶＹＸ＝０．５×（ＲＮ２＋ＲＮＷ２）／（ＲＰ１＋ＲＮ２＋ＲＮＷ２）  …（２）
で表される。そして、上記式（２）で表されるノードＹＸの電位ＶＹＸが第４ＮＭＯＳトランジスタ２４と第２ＰＭＯＳトランジスタ２６とで構成されるインバータを反転可能な低い電位になるように、第１ＰＭＯＳトランジスタ２５のオン抵抗（ＰＲ１）を大きく設定する。一方、第２ＮＭＯＳトランジスタ２２のオン抵抗（ＲＮ２）とＮＭＯＳトランジスタ３２のオン抵抗（ＲＮＷ２）は小さく設定してある。その結果、データ“１”書き込み時には、第４ＮＭＯＳトランジスタ２４と第２ＰＭＯＳトランジスタ２６とで構成されるインバータが反転して、ノードＹの電位はＶＤＤレベルになる。
【００３４】
そうすると、上記第１ＰＭＯＳトランジスタ２５と第３ＮＭＯＳトランジスタ２３とで構成されるインバータも反転し、第１ＰＭＯＳトランジスタ２５がオフする一方、第３ＮＭＯＳトランジスタ２３がオンするために、ノードＹＸの電位はＧＮＤレベルになる。つまり、選択ＳＲＡＭセル２７にはデータ“１”が書き込まれたことになる。その後、ワード線ＷＬをＧＮＤレベルにし、第１，第２ＮＭＯＳトランジスタ２１，２２をオフすることによって、データ“１”が記憶される。
【００３５】
本実施の形態におけるＳＲＡＭセル２７を構成する第１ＮＭＯＳトランジスタ２１〜第４ＮＭＯＳトランジスタ２４は、上述のごとくＤＴＭＯＳである。さらに、書き込み回路２９，３１を構成するＮＭＯＳトランジスタ３０，３２及びＰＭＯＳトランジスタ３３，３４もＤＴＭＯＳである。ここで、上記ＤＴＭＯＳは、上述したように、オン時にチャネルが形成される半導体領域がゲートに接続されている。したがって、オン時における｜Ｖｔｈ｜が、図９に示す従来のＳＲＡＭセルにおける第１ＮＭＯＳトランジスタ１１〜第４ＮＭＯＳトランジスタ１４のごとくチャネルがＧＮＤである場合や通常のＰＭＯＳトランジスタのごとくチャネルがＶＤＤである場合よりも低くなり、オン抵抗が低くなる。一方、オフ時における｜Ｖｔｈ｜は、図９に示す従来のＳＲＡＭセルにおける第１ＮＭＯＳトランジスタ１１〜第４ＮＭＯＳトランジスタ１４や通常のＰＭＯＳトランジスタと同程度に高くなる。
【００３６】
したがって、上記ＤＴＭＯＳで構成された各ＭＯＳトランジスタ２１〜２４，３０，３２〜３４は、オン抵抗が小さく、オフ時のリーク電流が少ない。その結果、小面積で、低消費電力なＳＲＡＭセル２７を実現できる。また、書き込み速度が速く、小面積で、低消費電力な書き込み回路２９，３１を実現できるのである。
【００３７】
一方、上記ＳＲＡＭセル２７に記憶されたデータを読み出す場合には、書き込み回路２９のＮＭＯＳトランジスタ３０およびＰＭＯＳトランジスタ３３と、書き込み回路３１のＮＭＯＳトランジスタ３２およびＰＭＯＳトランジスタ３４とをオフし、アドレス信号が切り換わった直後にある期間だけ、ビット線Ｂと電源電圧ＶＤＤとの間に介設されて読み出し回路３７を構成するＮＭＯＳトランジスタ３５と、反転ビット線ＢＸと電源電圧ＶＤＤとの間に介設されて読み出し回路３７を構成するＮＭＯＳトランジスタ３６とをオンして、ビット線Ｂと反転ビット線ＢＸとを（ＶＤＤ−Ｖｔｈｎｏｎ）レベルまで引き上げる。そして、ビット線Ｂおよび反転ビット線ＢＸが（ＶＤＤ−Ｖｔｈｎｏｎ）レベルになるのに十分な期間が経過した後に、ＮＭＯＳトランジスタ３５，３６はオフされる。ここで、上記Ｖｔｈｎｏｎは、ＮＭＯＳトランジスタ３５およびＮＭＯＳトランジスタ３６のオン時におけるＶｔｈである。
【００３８】
こうして、上記ＮＭＯＳトランジスタ３５，３６がオフすると、選択されたワード線ＷＬがＶＤＤになって、選択ＳＲＡＭセル２７の第１ＮＭＯＳトランジスタ２１および第２ＮＭＯＳトランジスタ２２がオンし、ノードＹの電位がビット線Ｂに導出される一方、ノードＹＸの電位が反転ビット線ＢＸに導出される。
【００３９】
ここで、上記ＳＲＡＭセル２７にデータ“０”が記憶されている場合は、第１，第２ＮＭＯＳトランジスタ２１，２２がオンする前におけるノードＹのレベルはＧＮＤである。ところが、第１，第２ＮＭＯＳトランジスタ２１，２２がオンすると、ビット線Ｂは上述のごとく電位（ＶＤＤ−Ｖｔｈｎｏｎ）にプリチャージされているために、ノードＹの電位ＶＹは、第４ＮＭＯＳトランジスタ２４のオン抵抗をＲＮ４とすると、一時的に式（３）
ＶＹ＝（ＶＤＤ−Ｖｔｈｎｏｎ）×ＲＮ４／（ＲＮ１＋ＲＮ４）  …（３）
で表される電位になる。ここで、式（３）で表されるノードＹの電位ＶＹが第１ＰＭＯＳトランジスタ２５と第３ＮＭＯＳトランジスタ２３とで構成されたインバータの反転電圧を越えないように、第４ＮＭＯＳトランジスタ２４と第１ＮＭＯＳトランジスタ２１とのオン抵抗ＲＮ４およびＲＮ１が設定されている。したがって、ビット線Ｂのチャージ電荷はオン状態の第１ＮＭＯＳトランジスタ２１と第４ＮＭＯＳトランジスタ２４とを通ってディスチャージされ、ビット線ＢはＧＮＤレベルになる。
【００４０】
一方、上記反転ビット線ＢＸの電位は、ノードＹＸの電位がＶＤＤであるため（ＶＤＤ−Ｖｔｈｎｏｎ）のまま変わらない。したがって、読み出し回路３９のインバータ３８を介して出力Ｑのレベルは“Ｌ”になり、データ“０”が読み出されるのである。その後、ワード線ＷＬがＧＮＤレベルになって第１，第２ＮＭＯＳトランジスタ２１，２２はオフし、ＳＲＡＭセル２７に記憶されているデータは破壊されることなく保持される。
【００４１】
また、上記ＳＲＡＭセル２７にデータ“１”が記憶されている場合も同様に、第２ＮＭＯＳトランジスタ２２がオンした場合に、ノードＹＸの電位ＶＹＸは、第３ＮＭＯＳトランジスタ２３のオン抵抗をＲＮ３とすると、一時的に式（４）
ＶＹＸ＝（ＶＤＤ−Ｖｔｈｎｏｎ）×ＲＮ３／（ＲＮ２＋ＲＮ３）  …（４）
で表される電位になる。ここで、式（４）で表されるノードＹＸの電位ＶＹＸが第２ＰＭＯＳトランジスタ２６と第４ＮＭＯＳトランジスタ２４で構成されたインバータの反転電圧を越えないように、第３ＮＭＯＳトランジスタ２３と第２ＮＭＯＳトランジスタ２２とのオン抵抗ＲＮ３およびＲＮ２が設定されている。したがって、ＳＲＡＭセル２７に記憶されているデータは破壊されない。そして、反転ビット線ＢＸの電位はＧＮＤレベルであるため、インバータ３８で反転され、出力Ｑによってデータ“１”が読み出されるのである。
【００４２】
ここで、上記読み出し回路３７を構成するＮＭＯＳトランジスタ３５およびＮＭＯＳトランジスタ３６はＤＴＭＯＳで構成されている。したがって、オン抵抗は小さく、オフ時にはリーク電流が少ない特性を有している。したがって、ビット線Ｂおよび反ビット線ＢＸをプリチャージする際のプリチャージ時間を短くでき、小面積で、リーク電流も少なくできるのである。尚、読み出し回路３７をＤＴＭＯＳで成るＰＭＯＳトランジスタで構成しても同じ効果が得られる。また、読み出し回路３９を構成するインバータ３８を上記ＤＴＭＯＳで形成すれば、読み出し回路の更なる低消費電力化および読み出しの高速化を図ることができる。
【００４３】
通常、上記ＳＲＡＭセルでは、データ記憶時の消費電力を小さくするために各トランジスタのオフ時のリーク電流を小さく抑える必要があり、各ＭＯＳトランジスタの｜Ｖｔｈ｜はあまり小さくできない。したがって、図９に示す従来のＳＲＡＭセルにおいては、第１，第２ＮＭＯＳトランジスタ１１，１２のオン抵抗（ＲＮ１１，ＲＮ１２）と書き込み回路の２個のＮＭＯＳトランジスタ（図２におけるＮＭＯＳトランジスタ３０，３２に相当）のオン抵抗を小さくするためには、上記ＳＲＡＭセルおよび書き込み回路における４個のＮＭＯＳトランジスタのゲート幅を広くする必要があり、各ＮＭＯＳトランジスタの面積（つまりは、ＳＲＡＭセルの面積）が大きくなってしまう。
【００４４】
また、上記４個のＮＭＯＳトランジスタのゲート幅を広くしない場合は、ＳＲＡＭセルにおける第１，第２ＰＭＯＳトランジスタ１５，１６のオン抵抗を大きくする必要があり、そのためには両ＰＭＯＳトランジスタ１５，１６のゲート長を長くする必要がある。したがって、この場合にもＳＲＡＭセルの面積が大きくなってしまう。また、第１，第２ＰＭＯＳトランジスタ１５，１６のゲート長を長くした場合には、当該ＳＲＡＭセルにデータを書き込み／読み出す際における第１，第２ＮＭＯＳトランジスタ１１，１２のオン抵抗が大きいために、書き込み／読み出し時間が長くなると言う問題もある。
【００４５】
これに対して、本実施の形態においては、上記ＳＲＡＭセル２７における第１ＮＭＯＳトランジスタ２１〜第４ＮＭＯＳトランジスタ２４は、上述したようにＤＴＭＯＳで構成されている。したがって、上記４個のＮＭＯＳトランジスタ２１〜２４におけるオフ時のチャネル領域電圧はＧＮＤレベルであり、図９に示す従来のＳＲＡＭセルにおける第１ＮＭＯＳトランジスタ１１〜第４ＮＭＯＳトランジスタ１４と同じ特性を示す。これに対して、オン時のチャネル領域電圧はＶＤＤである。したがって、各ＮＭＯＳトランジスタ２１〜２４におけるオン時の｜Ｖｔｈ｜は、オフ時の｜Ｖｔｈ｜（すなわち、従来のＳＲＡＭセルにおける各ＮＭＯＳトランジスタ１１〜１４の｜Ｖｔｈ｜）より小さくなる。すなわち、従来のＳＲＡＭセルにおいては困難であった０．５Ｖという低い電圧での動作が可能となり、動作時の消費電力を小さくできるのである。さらに、上記オン抵抗はゲート電圧から｜Ｖｔｈ｜を差し引いた（ＶＧＳ−｜Ｖｔｈ｜）に逆比例することから、本実施の形態のＳＲＡＭセル２７における各ＮＭＯＳトランジスタ２１〜２４のオン抵抗は、従来のＳＲＡＭセルにおける各ＮＭＯＳトランジスタ１１〜１４のオン抵抗よりも小さくなる。したがって、従来のＳＲＡＭセルの場合よりも書き込み／読み出し速度を速くできるのである。また、従来のＳＲＡＭセルと同じ書き込み／読み出し速度でよいのであれば、従来のＳＲＡＭセルよりも面積を小さくできる。しかも、上記各ＮＭＯＳトランジスタ２１〜２４におけるオフ時のリーク電流は、従来のＳＲＡＭセルの各ＮＭＯＳトランジスタ１１〜１４におけるオフ時のリーク電流と同じであるため、スタンバイ時の消費電力増大の問題はないのである。
【００４６】
また、上記ＳＲＡＭセル２７における第１，第２ＰＭＯＳトランジスタ２５，２６のゲート酸化膜厚を、第１〜第４ＮＭＯＳトランジスタ２１〜２４のゲート酸化膜厚よりも厚くすることによって、第１，第２ＰＭＯＳトランジスタ２５，２６のオン抵抗を大きくして電流値を低くでき、第１ＮＭＯＳトランジスタ２１〜第４ＮＭＯＳトランジスタ２４をより小さいトランジスタで構成できる。したがって、その場合においては、さらに、小面積で、リーク電流も少なく、低消費電力のＳＲＡＭセルを提供できるのである。
【００４７】
図３は、図１に示すＳＲＡＭセル２７の部分断面図であり、ディープウェルとシャローウェルの二重ウェル構造になっている。第１，第３ＮＭＯＳトランジスタ２１，２３が形成されているシャローＰウェル４１，４２は、各ＭＯＳトランジスタ２１，２３毎にトレンチ４３とディープＮウェル４４とで電気的に分離されている。そして、第１ＮＭＯＳトランジスタ２１のゲートとシャローＰウェル４１とは接続され、第３ＮＭＯＳトランジスタ２３のゲートとシャローＰウェル４２とは接続されて、夫々ＤＴＭＯＳを形成している。さらに、ディープＮウェル４４はＶＤＤに接続されている。
【００４８】
また、上記第１ＰＭＯＳトランジスタ２５が形成されているシャローＮウェル４５はＶＤＤに接続される一方、ディープＰウェル４６はＧＮＤに接続されている。尚、第１ＰＭＯＳトランジスタ２５（第２ＰＭＯＳトランジスタ２６）を上記ＤＴＭＯＳで構成してもよいが、小面積でオン抵抗を大きくするためにはシャローＮウェル４５をＶＤＤに接続した方がよい。
【００４９】
図４は、図３におけるＳＲＡＭセル２７の構造を改良したものである。第１，第３ＮＭＯＳトランジスタ２１，２３が形成されているシャローＰウェル５１，５２は、各ＭＯＳトランジスタ２１，２３毎にトレンチ５３とディープＮウェル５４とで電気的に分離されている。そして、第１ＮＭＯＳトランジスタ２１のゲートとシャローＰウェル５１とは接続され、第３ＮＭＯＳトランジスタ２３のゲートとシャローＰウェル５２とは接続されて、夫々ＤＴＭＯＳを形成している。さらに、ディープＮウェル５４はＶＤＤに接続されている。
【００５０】
ここで、図３において、図３では表れていないが、上記第１，第２ＰＭＯＳトランジスタ２５，２６が形成されているシャローＮウェルは、各ＰＭＯＳトランジスタ毎にトレンチ４７とディープＰウェル４６とで電気的に分離されている。しかしながら、ＳＲＡＭセル２７における第１，第２ＰＭＯＳトランジスタ２５，２６のチャネルが形成される半導体領域はＶＤＤで共通であるため各ＰＭＯＳトランジスタ２５，２６毎にシャローＮウェル４５を分離する必要はない。
【００５１】
そこで、図４においては、上記シャローＰウェル５１，５２を分離するためのディープＮウェル領域５４（ＶＤＤの電圧が与えられている）に第１ＰＭＯＳトランジスタ２５と第２ＰＭＯＳトランジスタ２６とを形成するのである。こうすることによって、ＳＲＡＭセル２７の領域においては、シャローＮウェルおよびディープＰウェルを形成する必要がなく、図３に示す構造よりもＳＲＡＭセル２７の面積を小さくできるのである。
【００５２】
尚、図３および図４は、上記ＳＲＡＭセル２７をシリコン単結晶基板上に形成した場合の例であるが、図１に示すＳＲＡＭセル２７および図２に示すＳＲＡＭは、シリコン単結晶基板上に限らずＳＯＩ（シリコン・オン絶縁体）基板上にも形成可能である。また、図３および図４においては、第１ＮＭＯＳトランジスタ２１と第３ＮＭＯＳトランジスタ２３および第１ＰＭＯＳトランジスタ２５との関係について述べているが、他のＮＭＯＳトランジスタ２２，２４および第２ＰＭＯＳトランジスタ２６との関係についても同様である。
【００５３】
図５は、図１に示すＳＲＡＭセル２７における第１，第２ＰＭＯＳトランジスタ２５，２６の夫々を、第１抵抗６５および第２抵抗６６に置き換えたＳＲＡＭセル６７である。尚、第１ＮＭＯＳトランジスタ６１〜第４ＮＭＯＳトランジスタ６４は、夫々図１に示すＳＲＡＭセル２７における第１ＮＭＯＳトランジスタ２１〜第４ＮＭＯＳトランジスタ２４に相当する。ここで、上記第１，第２抵抗６５，６６は、高抵抗ポリシリコンや薄膜トランジスタ（ＴＦＴ）等で形成する。
【００５４】
上記構成のＳＲＡＭセル６７において、データ“１”が書き込まれている状態（ノードＹ→ＶＤＤ，ノードＹＸ→ＧＮＤ）にデータ“０”を書き込む場合には、第２抵抗６６の抵抗値をＲＰ２として、式（１）で表されるノードＹの電圧ＶＹが第１抵抗６５と第３ＮＭＯＳトランジスタ６３とで構成されるインバータを反転できる電圧になるようにする。また、データ“０”が書き込まれている状態（ノードＹ→ＧＮＤ，ノードＹＸ→ＶＤＤ）にデータ“１”を書き込む場合には、第１抵抗６５の抵抗値をＲＰ１として、式（２）で表されるノードＹＸの電圧ＶＹＸが第２抵抗６６と第４ＮＭＯＳトランジスタ６４とで構成されるインバータを反転できる電圧になるようにする。こうすることによって、図５に示すＳＲＡＭセル６７は、図１に示すＳＲＡＭセル２７と同様に動作してデータの書き込みを行うのである。
【００５５】
図６は、上記構成を有するＳＲＡＭセル６７を記憶素子とするＳＲＡＭにおけるＳＲＡＭセルアレイ６８と書き込み回路６９，７０との接続関係を示す回路図である。書き込み回路６９は、図２に示す書き込み回路２９のＰＭＯＳトランジスタ３３を、ＤＴＭＯＳ構造のＮＭＯＳトランジスタ７３に置き換えた構成を有する。一方、書き込み回路７０は、図２に示す書き込み回路３１のＰＭＯＳトランジスタ３４を、ＤＴＭＯＳ構造のＮＭＯＳトランジスタ７４に置き換えた構成を有する。尚、書き込み回路６９のＮＭＯＳトランジスタ７１は、図２に示す書き込み回路２９のＮＭＯＳトランジスタ３０に相当する。また、書き込み回路７０のＮＭＯＳトランジスタ７２は、図２に示す書き込み回路３１のＮＭＯＳトランジスタ３２に相当する。そして、ＮＭＯＳトランジスタ７３，７４のゲートには、ＮＭＯＳトランジスタ７１，７２のゲートへの入力信号ＷＢ，ＷＢＸの反転信号ＷＢＸ，ＷＢが入力される。
【００５６】
上記構成によれば、図２に示す書き込み回路２９，３１よりも回路が簡単になる。然も、ビット線Ｂおよび反転ビット線ＢＸの書き込み時における電位は（ＶＤＤ−Ｖｔｈｎｏｎ）レベルになるので、図２に示す書き込み回路２９，３１の場合（ＶＤＤ）に比べて低消費電力となる。
【００５７】
図７は、本実施の形態におけるＳＲＡＭセルを内蔵した半導体装置のレイアウトを示す。半導体装置８１は、外部とのインターフェイス部８２、論理回路部８３、ＳＲＡＭ部８４で概略構成される。ここで、論理回路部８３およびＳＲＡＭ部８４は０．５Ｖで動作する領域である。また、インターフェイス部８２は、０．５Ｖより高い電圧（例えば、３Ｖ）で動作する領域と、０．５Ｖで動作する領域との両方を備えている。つまり、外部から入力された３Ｖ振幅の入力信号を０．５Ｖ振幅の信号に変換して内部に供給する回路と、０．５Ｖ振幅の内部信号を３Ｖ振幅の信号に変換して外部に出力する回路とで構成されている。
【００５８】
図８は、上記インターフェイス部８２の一部分の断面図であり、ディープウェルとシャローウェルとの二重構造になっている。０．５Ｖで動作するＮＭＯＳトランジスタ９１およびＰＭＯＳトランジスタ９２は、シャローＰウェル９３およびシャローＮウェル９４に形成され、トレンチ９５とディープＮウェル９６およびディープＰウェル９７とで電気的に分離されている。これに対して、３Ｖで動作するＮＭＯＳトランジスタ１０１およびＰＭＯＳトランジスタ１０２は、ディープＰウェル１０３およびディープＮウェル１０４に形成されて電気的に分離されている。これは、３Ｖで動作するＭＯＳトランジスタ１０１，１０２は、外部と直接信号を送受するので、静電気耐圧等に対する信頼性を向上させるためである。勿論、ディープウェル９６，９７，１０３，１０４の周囲には、従来の半導体装置と同様に保護回路が構成されていることは言うまでもない。
【００５９】
上述のように、本実施の形態においては、ＳＲＡＭセル２７，６７を構成するＮＭＯＳトランジスタを、チャネル領域がゲートに接続されたＤＴＭＯＳで構成している。また、ＳＲＡＭセル２７，６７を用いたＳＲＡＭの書き込み回路２９，３１，６９，７０を構成する全ＭＯＳトランジスタ３０，３２，３３，３４，７１〜７４、及び、読み出し回路３７を構成するＮＭＯＳトランジスタ３５，３６を上記ＤＴＭＯＳで構成している。したがって、オン時の｜Ｖｔｈ｜をオフ時の｜Ｖｔｈ｜よりも低くでき、従来不可能であった０．５Ｖでの低電圧動作が可能となり、動作時の消費電力を小さくできる。これに対して、オフ時の｜Ｖｔｈ｜は、通常のＭＯＳトランジスタと同じである。したがって、オフ時のリーク電流を従来のＳＲＡＭセルと同等にして、スタンバイ時の消費電力の増大を防止できる。
【００６０】
また、上記ＤＴＭＯＳでなる各ＭＯＳトランジスタは、オン時の｜Ｖｔｈ｜が低いのでオン抵抗も小さい、したがって、上記ＤＴＭＯＳを用いていない従来のＳＲＡＭよりも書き込み／読み出し速度を速くできる。また、書き込み／読み出し速度が従来のＳＲＡＭの程度でよいのであれば、オン抵抗が小さい分だけ上記ＤＴＭＯＳのゲート幅を狭くでき、上記ＤＴＭＯＳの面積つまりはＳＲＡＭセルやＳＲＡＭの面積を狭くできるのである。
【００６１】
また、図６に示すＳＲＡＭの書き込み回路６９，７０では、ビット線Ｂおよび反転ビット線ＢＸの電位を高レベルにするトランジスタを上記ＤＴＭＯＳ構造のＮＭＯＳトランジスタで構成している。したがって、ビット線Ｂおよび反転ビット線ＢＸの書き込み時における電位を（ＶＤＤ−Ｖｔｈｎｏｎ）レベルにでき、図２に示すＳＲＡＭの書き込み回路６９，７０の場合（ＶＤＤ）よりも低消費電力にできるのである。
【００６２】
また、上記ＳＲＡＭセル２７，６７を内蔵した半導体装置におけるインターフェイス部８２を構成して０．５Ｖで動作するＭＯＳトランジスタ９１，９２のチャネル領域は、シャローウェル９３，９４で構成されている。これに対して、３Ｖで動作するＭＯＳトランジスタ１０１，１０２のチャネル領域は、ディープウェル１０３，１０４で構成されている。したがって、外部と直接信号を送受する上記３Ｖで動作するＭＯＳトランジスタ１０１，１０２の静電気耐圧等に対する信頼性を向上できる。
【００６３】
【発明の効果】
以上より明らかなように、請求項１に係る発明のＳＲＡＭは、オン時にはスレッショルド電圧｜Ｖｔｈ｜が低下する一方、オフ時には｜Ｖｔｈ｜が高くなる上記ＤＴＭＯＳで構成されるＮＭＯＳトランジスタと、チャネル領域が電源に接続されたＰＭＯＳトランジスタを含むＳＲＡＭセルを有するので、このＳＲＡＭセルの０．５Ｖでの低電圧動作を可能し、スタンバイ時のリーク電流の増大を防いで、消費電力の低下を図ることができる。さらに、オン時の｜Ｖｔｈ｜が低いのでオン抵抗を低くでき、書き込み／読み出し速度を速くできる。あるいは、書き込み／読み出し速度を従来と同等に保つ場合には、オン抵抗が低い分だけ上記ＤＴＭＯＳのゲート幅を狭くして、本ＳＲＡＭの小面積化を図ることができる。
【００６４】
また、請求項２に係る発明のＳＲＡＭは、上記ＳＲＡＭセルにおけるＰＭＯＳトランジスタのゲート酸化膜厚を、上記ＮＭＯＳトランジスタのゲート酸化膜厚よりも厚くしたので、上記ＰＭＯＳトランジスタのオン抵抗が大きくるため電流が低くなり、ＮＭＯＳトランジスタをより小さいトランジスタで構成できる。したがって、さらに、小面積、小リーク電流、低消費電力のＳＲＡＭセルを得ることができる。
【００６５】
また、請求項３に係る発明のＳＲＡＭは、上記ＳＲＡＭセルにおける上記ＰＭＯＳトランジスタのチャネルが形成される第１半導体領域を、上記ＮＭＯＳトランジスタのチャネルが形成される第２半導体領域であるＰ型ウェルよりも深いＮ型ウェルで形成し、上記第１，第２半導体領域を電気的に分離したので、上記ＰＭＯＳトランジスタを個々に分離するための浅いウェルを必要とはしない。したがって、その分だけ上記ＳＲＡＭセルの面積を小さくできる。
【００６６】
また、請求項４に係る発明のＳＲＡＭは、上記ＤＴＭＯＳで構成されたＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを含む書き込み回路を備えたので、この書き込み回路の低電圧動作，低消費電力化，書き込み速度の高速化，小面積化を図ることができる。
【００６７】
また、請求項５に係る発明のＳＲＡＭは、第１書き込み回路を、ゲート入力信号に基づいてビット線の電位を高レベルにする第１ＮＭＯＳトランジスタと、上記ゲート入力信号の反転信号に基づいて上記ビット線の電位を低レベルにする第２ＮＭＯＳトランジスタとを含んで構成する一方、第２書き込み回路を、上記ゲート入力信号の反転信号に基づいて反転ビット線の電位を高レベルにする第３ＮＭＯＳトランジスタと、上記ゲート入力信号に基づいて上記反転ビット線の電位を低レベルにする第４ＮＭＯＳトランジスタとを含んで構成すると共に、上記第１乃至第４ＮＭＯＳトランジスタを上記ＤＴＭＯＳで構成したので、上記ビット線および反転ビット線の高レベル時の電位を通常のＮＭＯＳトランジスタの場合よりも低くできる。したがって、この発明によれば、更なる低消費電力化を図ることができる。
【００６８】
また、請求項６に係る発明のＳＲＡＭは、上記ＤＴＭＯＳで構成されたＭＯＳトランジスタを含む読み出し回路を備えたので、この読み出し回路の低電圧動作，低消費電力化，読み出し速度の高速化，小面積化を図ることができる。特に、上記ＤＴＭＯＳで、読み出し時に上記ビット線および反ビット線をプリチャージすることによって、上記プリチャージを短時間に行うことができる。
【図面の簡単な説明】
【図１】この発明のＳＲＡＭを構成するＳＲＡＭセルの回路図である。
【図２】図１に示すＳＲＡＭセルを単位とするＳＲＡＭセルアレイと書き込み回路および読み出し回路との接続関係を示す図である。
【図３】図１に示すＳＲＡＭセルの部分断面図である。
【図４】図３とは異なる部分断面図である。
【図５】図１とは異なるＳＲＡＭセルの回路図である。
【図６】図５に示すＳＲＡＭセルを単位とするＳＲＡＭセルアレイと書き込み回路との接続関係を示す図である。
【図７】図１あるいは図５に示すＲＡＭセルを用いた半導体装置のレイアウトを示す図である。
【図８】図７におけるインターフェイス部の部分断面図である。
【図９】従来のＳＲＡＭセルの回路図である。
【図１０】ＳＲＡＭセルを用いたＳＲＡＭのレイアウトを示す図である。
【符号の説明】
２１，６１…第１ＮＭＯＳトランジスタ、
２２，６２…第２ＮＭＯＳトランジスタ、
２３，６３…第３ＮＭＯＳトランジスタ、
２４，６４…第４ＮＭＯＳトランジスタ、
２５…第１ＰＭＯＳトランジスタ、
２６…第２ＰＭＯＳトランジスタ、
２７，６７…ＳＲＡＭセル、            ２８，６８…ＳＲＡＭセルアレイ、
２９，３１，６９，７０…書き込み回路、
３０，３２，３５，３６，７１〜７４，９１，９４，１０１…ＮＭＯＳトランジスタ、
３３，３４，９２，１０２…ＰＭＯＳトランジスタ、
３７，３９…読み出し回路、            ３８…インバータ、
４１，４２，５１，５２，９３シャローＰウェル、
４３，４７，５３，９５…トレンチ、
４４，５４，９６，１０４…ディープＮウェル、
４５，９４…シャローＮウェル、
４６，９７，１０３…ディープＰウェル、
６５，６６…抵抗、                    ８１…半導体装置、
８２…インターフェイス部、          ８３…論理回路部、
８４…ＳＲＡＭ部、                  Ｂ…ビット線、
ＷＬ…ワード線、                    ＢＸ…反転ビット線。
【図１】
0003560480.tif 000002
【図２】
0003560480.tif 000003
【図３】
0003560480.tif 000004
【図４】
0003560480.tif 000005
【図５】
0003560480.tif 000006
【図６】
0003560480.tif 000007
【図７】
0003560480.tif 000008
【図８】
0003560480.tif 000009
【図９】
0003560480.tif 000010
【図１０】
0003560480.tif 000011