(57)【特許請求の範囲】
【請求項１】
半導体基板上に、幅の異なる複数のパターン部を、隣接するパターン部間に形成される溝状部の幅が所定の大きさになるように形成した後、溝状部に素子分離絶縁層を形成するに際し、
（イ）溝状部に素子分離絶縁層形成用絶縁膜をパターン部の上面より高位に埋込む工程と、
（ロ）次いで、少なくとも幅の狭いパターン部上面の絶縁膜を除去し、かつ溝状部の絶縁膜上面が前記幅の狭いパターン部の上面より下位になるまでエッチバックし、前記幅の狭いパターン部の上面及び側面と幅の広いパターン部の側面及びそれに続く上面の一部を露出させる工程と、
（ハ）露出させたパターン部の上面及び側面と溝状部の絶縁膜上面とにマスクをして幅の広いパターン部の上面に残存する絶縁膜を除去し、次いで、前記マスクを取り除くことで溝状部に素子分離絶縁層を形成する工程とを有する半導体装置の製造方法。
【請求項２】
半導体装置が、半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートと、このフローティングゲート上に層間容量膜を介して形成されたコントロールゲートとを有する半導体記憶装置であり、
半導体基板上の幅の異なる複数のパターン部が、半導体基板上に、トンネル酸化膜、フローティングゲートの一部となる第一の導電膜、第一の絶縁膜及び第二の絶縁膜を順次積層する膜積層工程と、これらの積層された各膜を順次パターニングするパターニング工程とで形成される請求項１に記載の半導体装置の製造方法。
【請求項３】
（ハ）の工程が、第二の絶縁膜と密着可能な第三の絶縁膜又は導電膜を形成し、第二の絶縁膜上に残存する素子分離絶縁層形成用絶縁膜の上方にある第三の絶縁膜又は導電膜を選択的に除去することでマスクを形成するマスク形成工程と、露出した素子分離絶縁層形成用絶縁膜を除去する素子分離絶縁層形成用絶縁膜除去工程と、マスクを形成した第三の絶縁膜及び第二の絶縁膜を除去するマスク除去工程とからなる請求項２に記載の半導体装置の製造方法。
【請求項４】
マスク形成工程の、第二の絶縁膜上に残存する素子分離絶縁層形成用絶縁膜の上方にある第三の絶縁膜又は導電膜の選択的除去が、残存する素子分離絶縁形成用絶縁膜の上方にある第三の絶縁膜又は導電膜を、フォトリソグラフィ技術により、レジストをマスクに反応性イオンエッチングして行われる請求項３に記載の半導体装置の製造方法。
【請求項５】
（ハ）の工程が、第二の絶縁膜と密着可能な第三の絶縁膜又は導電膜を形成し、第二の絶縁膜上に残存する素子分離絶縁形成用絶縁膜の少なくとも一部とその上方にある第三の絶縁膜又は導電膜とを選択的に除去することでマスクを形成するマスク形成工程と、素子分離絶縁層形成用絶縁膜の残部を除去する素子分離絶縁層形成用絶縁膜除去工程と、マスクを形成した第三の絶縁膜及び第二の絶縁膜を除去するマスク除去工程とからなる請求項２に記載の半導体装置の製造方法。
【請求項６】
マスク形成工程の、第二の絶縁膜上に残存する素子分離絶縁層形成用絶縁膜の少なくとも一部とその上方にある第三の絶縁膜又は導電膜との選択的除去が、
残存する素子分離絶縁層形成用絶縁膜の少なくとも一部とその上方にある第三の絶縁膜又は導電膜とを、フォトリソグラフィ技術により、レジストをマスクに反応性イオンエッチングして行われる請求項５に記載の半導体装置の製造方法。
【請求項７】
（ハ）の工程の、幅の広いパターン部の上面に残存する絶縁膜の除去が、
露出させたパターン部の上面及び側面と溝状部の絶縁膜上面とに、レジストをマスクにしてウェットエッチバック法か、又はこのウエットエッチバック法と反応性イオンエッチングとの組み合わせを用いて行われる請求項１に記載の半導体装置の製造方法。
【請求項８】
第三の絶縁膜又は導電膜が、無機膜である請求項３に記載の半導体装置の製造方法。
【請求項９】
第三の絶縁膜又は導電膜が、有機膜である請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、更に詳しくは、半導体基板上に、幅の異なる複数のパターン部としての凸部を、隣接する凸部間に形成される溝状部としての凹部の幅が所定の大きさになるように形成した後、凹部に素子分離絶縁層を形成する半導体装置の製造方法に関する。本発明は、特に、フローティングゲート及びコントロールゲートを有し、フローティングゲートに対して自己整合的にソース／ドレイン領域が非対称で構成され、かつ、ソース／ドレイン領域上に絶縁膜を配置する半導体記憶装置の製造に好適なものである。
【０００２】
【従来の技術】
半導体基板上にパターニングによって形成された溝状部、つまりパターン部としての凸部の間に形成された凹部にＣＶＤ絶縁膜を埋め込む方法として、凸部に配置された研磨に対するストッパー膜上及び凹部にそれぞれ堆積されたＣＶＤ絶縁膜をＣＭＰ法（化学的機械研磨法）を用いて平坦化するのが一般的である。そしてストッパー膜上のＣＶＤ絶縁膜は素子分離に必要な膜厚以上堆積されており、該膜厚分の研磨が必要となる。
しかし、ＣＭＰ法による問題点には、研磨量が増加すると広い素子分離用域が研磨され、膜減りする現象（Ｄｉｓｈｉｎｇ現象）があり、凹部に埋め込まれる絶縁膜の膜厚の確保が困難である。
このような問題に対し、特開平８−７８３８９号公報にＣＭＰ法の研磨量を少なくした手法が提案されている。この方法を従来の技術として、以下述べる。
【０００３】
図１７〜１９は、従来の実施の形態における半導体記憶装置の製造工程図である。
以下、図１７〜１９を用いて従来の半導体記憶装置の製造工程を説明する。
まず、Ｐ型半導体基板１の活性領域上に熱酸化法により、膜厚が１０ｎｍ程度のシリコン酸化膜からなる熱酸化膜２を形成した後、ＣＶＤ（化学気相成長）法により、膜厚が２００ｎｍのシリコン窒化膜５を堆積する。そして、図１７（ａ）に示すように、フォトリソグラフィ技術により、レジストマスクを用いて反応性イオンエッチングによりシリコン窒化膜５及び熱酸化膜２を順次エッチングし、更に半導体基板１をエッチングして半導体基板１内に３００ｎｍの溝１６１、１６３を形成する（図１７（ｂ））。次いで、それらの溝の内部に熱酸化法により、膜厚が２０ｎｍのシリコン酸化膜１７を形成する（図１７（ｃ））。その後、凸部上に後のストッパー層となるシリコン窒化膜５が残存した状態で、ＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長）法により、絶縁膜となるシリコン酸化膜１０１〜１０４を３５０ｎｍ程度堆積する（図７（ｄ））。これにより、シリコン窒化膜５上には三角形状シリコン酸化膜１０４乃至台形状シリコン酸化膜１０２を得る。また、凸状部シリコン酸化膜１０２、１０４と凹部シリコン酸化膜１０１、１０３とがストッパー層となるシリコン窒化膜５により分離される構成で形成する。次いで（図１８（ｅ））に示すように全面にＣＶＤ（化学気相成長）法により、後のエッチングマスク層となるシリコン窒化膜１５を２０ｎｍ堆積する。次いで凸状部シリコン酸化膜１０２、１０４上のマスク層１５の頭頂部を研磨法によって除去する（図１８（ｆ））。これに引き続き、ウェットエッチバック法（希釈弗酸）によって該マスク層１５の除去部分からシリコン酸化膜１０２ａ、１０４ａのエッチングを進行させ、ストッパー層であるシリコン窒化膜５１、５２の上面を完全に露出させる（図１９（ｇ））。この際、マスク層１５ａ、１５ｂで被覆されている溝凹部ではシリコン酸化膜１０１、１０３はこのウェットエッチバック工程ではエッチバックされない。その後、マスク層であるシリコン窒化膜１５ａ、１５ｂ及びストッパー層であるシリコン窒化膜５１、５２を熱リン酸にて除去し（図１９（ｈ））、平坦化仕上げを行う（図１９（ｉ））。
【０００４】
以下、図示を省略するが、ゲートカップリング比を上げるために、燐が不純物としてドープされた多結晶シリコン膜を堆積し、フォトリソグラフィ技術により、パターニングされたレジストをマスクにして反応性イオンエッチングにより多結晶シリコン膜をエッチングして上層フローティングゲートの加工を行う。ここでマスクの開口部は前記シリコン酸化膜の膜厚部の上方に位置し、後のコントロールゲート加工時のＯＮＯ膜エッチ量に耐えうることとなる。
その後、フローティングゲートとコントロールゲートとの間の誘電膜となるＯＮＯ膜を形成する。
【０００５】
次に、コントロールゲートの材料となるポリサイド膜を堆積する。そして、フォトリソグラフィ技術により、パターニングされたレジストをマスクに反応性イオンエッチングによりコントロールゲートの加工を行う。
次いで、レジストを除去した後、コントロールゲートをマスクにメモり素子分離用の不純物層を導入する。その後、公知の技術により、層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、半導体基板に形成された溝部の深さに対して必要とする素子分離膜厚が厚い場合、あるいは、半導体基板に溝部を形成せずにパターニングされた凹部に絶縁膜を埋め込む場合のように、半導体基板表面より上方に、埋め込み絶縁膜の上面を位置させようとしたとき、必然的に半導体基板溝部の深さより厚膜の絶縁膜を堆積する必要がある。また、半導体基板に溝部を形成せずにパターニングされた凹部に絶縁膜を埋め込む場合では、凹部に埋め込まれる絶縁膜の膜厚の確保のために凹部に埋め込まれる絶縁膜の上面を半導体基板上にパターニングされたストッパー膜の上面に対して上方に位置させた方が好ましく、そのためにストッパー膜上にある三角状もしくは台形状の酸化膜と凹部に埋め込まれる絶縁膜とがつながり、この状態でマスク層を堆積した場合、所望の形状が得られない。そこで特開平８−７８３８９号公報では凹部に埋め込まれる絶縁膜の膜厚を凹部に埋め込まれる絶縁膜の上面が半導体基板上にパターニングされたストッパー膜の上面に対して下方に位置させるよう限定しており、プロセスの制約が生じている。
【０００７】
また、この従来の技術のように埋め込み絶縁膜を堆積した後、ストッパー膜上にある三角状もしくは台形状の酸化膜と凹部に埋め込まれる絶縁膜とがつながらないように絶縁膜の堆積を行うには、ＨＤＰ−ＣＶＤのスパッタ成分を大きくする必要があり（スパッタ成分とはＡｒやＯ２などの原子によるスパッタされる成分であり、絶縁膜を分離するには、スパッタ成分を大きくし薄く成膜する必要がある）、基板もしくは素子へのダメージが大きくなる。さらに、従来の技術に示すストッパー膜５とマスク層１５の接続面は極めて小さくピンホールなどによる形成不良が発生しかねない。
【０００８】
さらに、半導体基板上にパターニングされた広いストッパー膜（言い換えれば広い活性領域）で囲まれて素子分離領域で分離された微細なストッパー膜パターン（言い換えれば微細な活性領域）の場合、図２０（ａ）に示すように、周囲の広いストッパー膜パターン５２の上面に対して、微細なストッパー膜パターン５３上になる三角状酸化膜が低く形成され、該微細パターンの上にあるマスク層１５ｃに対して研磨量が不足した状態となり、該マスク層１５ｃの頭頂部をＣＭＰ法を用いて制御よく開口することが困難になる（図２０（ｂ））。
【０００９】
その結果、微細なストッパー膜パターン上になる三角状酸化膜１０４ｃが除去されない状態図２０（ｃ）でマスク層１５ａ、１５ｃまたはストッパー膜５１、５２、５３を除去する際に該酸化膜１０４ｃがリフトオフされ、ダストの原因になる。
また、図２１（ａ）に示すように、広いストッパー膜パターン５２（活性領域）と広い素子分離領域１０３が混在している場合、広いストッパー膜パターン５２最上層のマスク層１５の除去を行えば、ＣＭＰ法の特性上、広い素子分離領域１０３の中央部においても最上層のマスク層１５が除去され、図２１（ｂ）のようなマスク層１５ｄが残存する。したがって、後のウェットエッチバック法（希釈弗酸）により素子分離領域の埋め込み酸化膜が１０３ｄのように侵食されてしまう（図２１（ｃ））。
以上より、従来の技術のように、ＣＭＰ法による研磨量が少なくなった場合においても、ＣＭＰ法を用いる限りパターンの疎密依存性が強く、図２０と図２１に示すパターンが混在する場合はなおさらのことである。
【００１０】
これに対し、本発明はプロセスの制約及びダメージが少なく、ＣＭＰ法を用いずに安定して良好な素子分離絶縁膜を形成する方法を提供するものである。
とりわけ、フローティングゲート及びコントロールゲートを有する半導体記憶装置においてフローティングゲートに対して自己整合的に絶縁膜を有するメモリセルの加工を容易かつ安定に行うことができる方法を提供するものである。
【００１１】
【課題を解決するための手段】
本発明は、半導体基板上に、幅の異なる複数のパターン部を、隣接するパターン部間に形成される溝状部の幅が所定の大きさになるように形成した後、溝状部に素子分離絶縁層を形成するに際し、（イ）溝状部に素子分離絶縁層形成用絶縁膜をパターン部の上面より高位に埋込む工程と、（ロ）次いで、少なくとも幅の狭いパターン部上面の絶縁膜を除去し、かつ溝状部の絶縁膜上面が前記幅の狭いパターン部の上面より下位になるまでエッチバックし、前記幅の狭いパターン部の上面及び側面と幅の広いパターン部の側面及びそれに続く上面の一部を露出させる工程と、（ハ）露出させたパターン部の上面及び側面と溝状部の絶縁膜上面とにマスクをして幅の広いパターン部の上面に残存する絶縁膜を除去し、次いで、前記マスクを取り除くことで溝状部に素子分離絶縁層を形成する工程とを有する半導体装置の製造方法を提供する。
ここで本発明におけるパターン部及び溝状部は、半導体基板上面より上方にパターンニングにより複数の凸部を形成することによって、パターン部を凸部で、溝状部を凸部間の凹部でそれぞれ形成されてもよいが、更に半導体基板上面部自体に凹部の一部又は全部を形成することによって形成されてもよい。
【００１２】
本発明において、溝状部、つまり凹部の幅が所定の大きさとは、その凹部に素子分離絶縁層を形成したときに、最小限の幅寸法で、素子分離に必要な絶縁性を得ることができるような大きさを意味し、具体的には、例えば、素子分離絶縁層が酸化膜で構成されているときには、１００〜３００ｎｍである。
【発明の実施の形態】
本発明に係る半導体装置が、半導体基板上にトンネル酸化膜を介して形成されたフローティングゲートと、このフローティングゲート上に層間容量膜を介して形成されたコントロールゲートとを有する半導体記憶装置である場合、その半導体記憶装置の製造方法は、素子分離絶縁層形成用絶縁膜を、パターン部としての凸部の間に形成される溝状部としての凹部に埋め込んだ後、等方エッチバックにより幅の狭い凸部上面（微細なストッパー膜上）の絶縁膜を完全に除去し、かつ該凹部に埋め込まれた絶縁膜の上面がストッパー膜の上面に対して下方に位置するまでエッチバックを行う。かくしてこのエッチバックにより、少なくともパターニングされたすべてのストッパー膜の上面の一部と側面の一部が露出することで上面に堆積するマスク（層）との密着性を向上させ、ストッパー膜上に残存する三角状もしくは台形状の酸化膜と凹部に埋め込まれる絶縁膜とが完全に分離されるよう構成される。
【００１３】
このように、十分大きくパターニングされたストッパー膜上のみに三角状もしくは台形状の酸化膜が残存するため、重ね合わせ精度を気にせず、レジストマスクにより該三角状もしくは台形状の酸化膜上方のマスク層を除去することで選択的にストッパー膜上に残存する三角状もしくは台形状の酸化膜を完全に除去することが可能となる。
以上のごとく、本発明によれば、パターニングされたストッパー膜間凹部に配置される埋め込み絶縁膜の膜厚を確保しつつＣＭＰ法を用いずに該凹部に絶縁膜を容易に埋め込むことができるわけである。
【００１４】
以下、具体的に図に示す各実施の形態に基づいて本発明を詳細に説明する。なお、これによって本発明が限定されるものではない。
（実施の形態１）
ここで、図１０は半導体記憶装置の平面図であり、また図１〜６はこの平面図のＸ方向、Ｙ方向に対応する断面図であり、更に詳しく言えば、各図の左側は図１０のＸ−Ｘ’断面における本発明の半導体記憶装置の製造工程図であり、各図の右側は図１０のＹ−Ｙ’断面における本発明の半導体記憶装置の製造工程図である。
【００１５】
以下、図１〜６を用いて本発明の実施の形態１の半導体記憶装置の製造工程を説明する。
まず、Ｐ型半導体基板１の活性領域上に熱酸化法により、膜厚が１０ｎｍ程度のシリコン酸化膜からなるトンネル酸化膜２を形成した後、フローティングゲートの材料となる燐が不純物としてドープされた、膜厚が５０ｎｍの第一の導電膜としての多結晶シリコン膜３、ＣＶＤ（化学気相成長）法により第一の絶縁膜となるシリコン酸化膜４を５０〜１５０ｎｍ程度堆積し、第二の絶縁膜となるシリコン窒化膜５を２００ｎｍ堆積する。そして、図１０及び図１（ａ）に示すように、フォトリソグラフィ技術により、レジストＲ１（フローティングゲート形成用）をマスクに反応性イオンエッチングによりシリコン窒化膜５、シリコン酸化膜４、多結晶シリコン膜３、トンネル酸化膜２を順次エッチングしてフローティングゲートの加工を行う。
【００１６】
次に、レジストＲ１を除去した後、フローティングゲートをマスクに不純物層８、９の導入を行う。例えば、砒素を注入角度０度、注入エネルギー５〜４０ＫｅＶ、ドーズ量５Ｅ１２〜５Ｅ１３／ｃｍ２注入した後（図１（ｂ））、砒素を注入角度マイナス７〜２５度、注入エネルギー５〜４０ＫｅＶ、ドーズ量１Ｅ１２〜１Ｅ１６／ｃｍ２斜めイオンの注入を行う（図１（ｃ））。この後、熱処理によって不純物を活性化し、ＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長）法により、素子分離絶縁層形成用絶縁膜となるシリコン酸化膜１０を４００〜６００ｎｍ程度堆積し（図１（ｄ））、等方エッチバックとしてのウエットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の全面をエッチバックし、微細にパターニングされたシリコン窒化膜５１の上面を完全に露出するようにする。
【００１７】
この時の微細パターン、つまり幅の狭い凸部の定義は、堆積されるＨＤＰ−ＣＶＤシリコン酸化膜１０の膜厚及び成膜条件で決まる。例えば、本実施例のようにＨＤＰ−ＣＶＤシリコン酸化膜１０の傾斜部の延長セント凸部上シリコン窒化膜５１もしくは５２パターンの上面が交わる位置がシリコン窒化膜５１もしくは５２パターンの端が重なる程度で、かつ、該傾斜角が基板表面に対して５０〜６０度程度となる条件を用いて、４００〜６００ｎｍ程度ＨＤＰ−ＣＶＤシリコン酸化膜１０を堆積した場合、微細パターンはおよそ５００〜８００ｎｍ程度までの幅を有するパターンである。
この時、上記の幅より大きくパターニングされたシリコン窒化膜５２上には三角もしくは台形状のシリコン酸化膜が残存するがシリコン窒化膜５２上面の一部と側面の一部は露出している。
【００１８】
次いで、全面にシリコン窒化膜からなる第三の絶縁膜としてのマスク層15を形成し、シリコン窒化膜51上面と側面の一部、シリコン窒化膜52上面の一部と側面の一部とを良好に密着することとなる（図２(e)）。次いで、図１０及び図２(f)に示すように、フォトリソグラフィ技術により、残存シリコン酸化膜102aの上方が開口されたレジストＲ２をマスクに反応性イオンエッチングによりシリコン窒化膜15を選択的に除去する。この工程により、埋め込み酸化膜101aはシリコン窒化膜51、52及び15aにより被覆され、残存シリコン酸化膜102aが一部露出した状態を得る。
【００１９】
このような状態でウェットエッチバック法（希釈弗酸）を用いることによってシリコン酸化膜１０２ａを選択的に除去することが可能となり、同時に埋め込み酸化膜１０１ａは保護されているため、膜厚の確保ができる（図２（ｇ））。ここで、埋め込み酸化膜１０１ａの膜厚ばらつきは、ＨＤＰ−ＣＶＤシリコン酸化膜１０の堆積膜厚ばらつきとシリコン酸化膜１０の全面エッチバック時のエッチングばらつきで決まり、ＣＭＰ法とウェットエッチバック法のばらつきが同等の場合においてもパターン疎密依存の少ないウェットエッチバック法の方が均一性に優れている。一般的には同一パターンでの面内均一性はＣＭＰ法（５〜１０％）よりウェットエッチバック法（３〜５％）の方が良好である。
【００２０】
続いて、シリコン窒化膜１５ａ及び５１、５２を熱リン酸にて除去し（図２（ｈ））、さらに、ウェットエッチバック方（希釈弗酸）によってシリコン酸化膜４を除去しつつ、シリコン酸化膜１０１ａのラウンドエッチを行う。このようにして、フローティングゲート間スペース部に上に凸で、かつ基板保護膜として十分な膜厚１００ｎｍ程度のシリコン酸化膜１０１ｂが形成される（図３（ｉ））。この後、ゲートカップリング比を上げるために、燐が不純物としてドープされた多結晶シリコン膜１１を１００ｎｍ堆積し（図３（ｊ））、フォトリソグラフィ技術により、パターニングされたレジストＲ３をマスクにして反応性イオンエッチングにより多結晶シリコン膜１１をエッチングして上層フローティングゲートの加工を行う（図３（ｋ））。ここでＲ３のマスクの開口部は前記シリコン酸化膜１０１ｂの膜厚部の上方に位置し、後のコントロールゲート加工時のＯＮＯ膜エッチ量に耐えうることとなる。
【００２１】
その後、フローティングゲートとコントロールゲートとの間の誘電膜となるＯＮＯ膜１２（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層）を形成する。即ち、熱酸化法により、フローティングゲート表面に６ｎｍのシリコン酸化膜を形成した後、ＣＶＤ（化学気相成長）法により８ｎｍのシリコン窒化膜を、更に６ｎｍのシリコン酸化膜を順次堆積する。
【００２２】
次に、コントロールゲートの材料となるポリサイド膜１３を２００ｎｍ堆積する。ポリサイドとしては、例えば、燐が不純物としてドープされた多結晶シリコン膜の１００ｎｍとタングステンシリサイド膜を１００ｎｍとを順次堆積したものが挙げられる。次に、フォトリソグラフィ技術により、パターニングされたレジストＲ４をマスクに反応性イオンエッチングによりコントロールゲートの加工を行う。即ち、コントロールゲートとなるポリサイド膜１３、ＯＮＯ膜１２及び多結晶シリコン膜１１ａ、多結晶シリコン膜３を順次エッチングする。
次いで、レジストＲ４を除去した後、コントロールゲートをマスクにメモり素子分離用の不純物層１４を導入する。例えば、硼素を注入角度０度、注入エネルギー１０〜４０ＫｅＶ、ドーズ量５Ｅ１２〜５Ｅ１３／ｃｍ２の注入を行う（図３（ｌ））。その後、公知の技術により、層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。
以上、実施の形態のように基板に溝を形成させずに隣接するゲート電極間に絶縁膜を設ける必要がある場合、詳しくは、ゲート電極側壁部分を薄く、コントロールゲート加工時のＯＮＯ膜エッチに晒される部分を厚く加工したい場合は、埋め込み最終段階で絶縁膜のラウンドエッチが必要であり、ラウンドエッチ量分、初期堆積膜厚を増やす必要がある。つまり素子間に埋め込む絶縁膜の膜厚確保が重要となる。実施例のように微細にパターニングされたシリコン窒化膜５１の上面のシリコン酸化膜１０を完全に露出しつつ凹部絶縁膜１０を堆積する必要がある。ゆえに、必然的に凹部と凸部のシリコン酸化膜１０がそれぞれつながってしまう。
【００２３】
このようにして形成されたソース／ドレイン非対称半導体記憶装置の等価回路図を図１１に示す。以下、回路及び動作原理を説明する。
図１１において、Ｔｒ．００〜Ｔｒ．３２はフローティングゲートを有するメモリセルであり、ＷＬ０〜３はメモリセルのコントロールゲートと接続されたワード線、ＢＬ０〜３はメモリセルのドレイン／ソース共通拡散配線層と接続されたビット線である。ワード線ＷＬ０はＴｒ．００，  Ｔｒ０１，  Ｔｒ．０２のコントロールゲートと、ワード線ＷＬ１はＴｒ．１０，Ｔｒ．１１，Ｔｒ．１２のコントロールゲートと（以下省略）それぞれ接続されている。また、ビット線ＢＬ１はＴｒ．０１，  Ｔｒ．１１，  Ｔｒ．２１，  Ｔｒ．３１のドレインもしくは、Ｔｒ．００，  Ｔｒ．１０，  Ｔｒ．２０，  Ｔｒ．３０のソースに接続されており、ビット線ＢＬはＴｒ．０２，  Ｔｒ．１２，  Ｔｒ．２２，  Ｔｒ．３２のドレインもしくはＴｒ．０１，  Ｔｒ．１１，  Ｔｒ．２１，  Ｔｒ．３１のソースとに接続されている。
【００２４】
また、図１１におけるＴｒ．１１を選択した時の読み出し、書き込み及び消去の動作電圧を図１２に示す。また、図１３はＴｒ．１１を選択し読み出す状態、図１４はＴｒ．１１を選択し書き込む状態、図１５はＴｒ．１１を含むワード線ＷＬ１に接続されたＴｒ．１０，１２を消去する状態を示す。
図１３及び図１２に基づき読み出し方法について説明する。メモリセルの書き込みの定義はＶｔｈ＜３Ｖで、消去の定義はＶｔｈ＞４Ｖである。この場合、コントロールゲートに３Ｖ印加、基板とドレインは接地、ソースに１Ｖ印加することでメモリセルの情報を読み出す。
【００２５】
図１４及び図１２に基づき書き込み方法について説明する。Ｔｒ．１１の書き込みには、図１２に示すように、コントロールゲートに−１２Ｖ印加、基板は接地、ドレインに４Ｖ印加することでドレイン拡散層とフローティングゲートのオーバーラップ領域の薄い酸化膜に流れるＦＮトンネル電流を用いてフローティングゲートから電子を引き抜くことにより行う。
この時、正の電圧が印加されたドレインと共通なＴｒ．１０のソースにも４Ｖの電圧が印可されるが、不純物濃度が薄いために基板側に空乏層が延び、実際のソース拡散層とフローティングゲートのオーバーラップ領域の薄い酸化膜に加わる電界がＦＮトンネル電流が発生するのに不充分となり、その結果、選択的にドレイン側（高濃度不純物層側）とオーバーラップしているフローティングゲートを有するメモリセルの書き込みが行われる。
【００２６】
図１５及び図１２に基づき消去方法について説明する。Ｔｒ．１１の消去には、図１２のような電圧が印可され、コントロールゲートに１２Ｖ印加されソース／ドレイン及び基板に−８Ｖ印加されることで、チャネル全体に流れるＦＮトン得る電流を用いてフローティングゲートへ電流を注入することにより行う。この際、Ｔｒ．１１とワード線ＷＬ１を介して接続されたＴｒ．１０，  Ｔｒ．１１のコントロールゲートとソース／ドレイン／基板との間の印加電圧状態は同じで選択されたワードラインに接続されたメモリセルは同時に消去される。
なお、本発明で使用できる第三の絶縁膜としては、上述のシリコン窒化膜のほかにシリコン酸化膜などのごとき無機膜などのごとき有機膜を挙げることができる。さらに第三の絶縁膜に代えてシリコン膜のごとき導電膜の使用が可能である。
【００２７】
（実施の形態２）
図４〜６の左側は図１０のＸ−Ｘ’断面における本発明の半導体記憶装置の製造工程図であり、図４〜６の右側は図１０のＹ−Ｙ’断面における本発明の半導体記憶装置の製造工程図である。
以下、図４〜６を用いて本発明の実施の形態２の半導体記憶装置の製造工程を説明する。
図５（ｅ）までは発明実施の形態１と同様であり、図１０及び図５（ｆ）に示すように、フォトリソグラフィ技術により、残存シリコン酸化膜１０２ａの上方が開口されたレジストＲ２をマスクに反応性イオンエッチングによりシリコン窒化膜１５及び残存シリコン酸化膜１０２ａの一部を除去する。この時、残存シリコン酸化膜１０２ａの下層にあるシリコン窒化膜５２はシリコン酸化膜４及び埋め込みシリコン酸化膜１０１ａが露出しない程度に膜減りしてもかまわない。この工程により、埋め込み酸化膜１０１ａはシリコン窒化膜５１、５２ａ及び１５ａにより被覆され、残存シリコン酸化膜１０２ａは一部除去された状態を得る。ゆえに、次工程のウェットエッチバック法（希釈弗酸）のエッチング量が削減できる。さらにレジストＲ２の境界をマスク層１５とシリコン窒化膜５２上面と密着している箇所に設定できた場合、上記反応性イオンエッチングにより残存シリコン酸化膜１０２ａが完全に除去されているため、ウェットエッチバック工程を削減できる。
【００２８】
（実施の形態３）
図７（ｄ）までは実施例１、２と同様であり、図８（ｅ）に示すようにウェットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の全面をエッチバックし、微細にパターニングされたシリコン窒化膜５１の上面を完全に露出するようにした後、図１０及び図８（ｆ）に示すように、フォトリソグラフィ技術により、残存シリコン酸化膜１０２ａの上方が開口されたレジストＲ２をマスクにウェットエッチバック法（希釈弗酸）を用いて残存シリコン酸化膜１０２ａを除去する。この時、反応性イオンエッチングとウェットエッチバック法（希釈弗酸）の組合せを用いてもよい。さらに好ましくは、レジストＲ２のパターニングの際、希釈弗酸に対して耐性のある、下地絶縁膜と密着性の強いレジストマスクを用いたほうがよい。本実施例においてはマスク層としてのＣＶＤ絶縁膜（例えばＳｉＮ）を堆積する工程と該ＣＶＤ絶縁膜をパターニングする工程（エッチング工程）が削減でき、コストの低下につながる。
【００２９】
（実施の形態４）
実施の形態４は実施の形態１のマスク層となる膜が異なるだけであり、図１〜３を用いて実施の形態４の半導体記憶装置の製造工程を説明する。
図１（ｄ）までは発明の実施の形態１、２と同様であり、図２（ｅ）に示すようにウェットエッチバック法（希釈弗酸）によってシリコン酸化膜１０の全面をエッチバックし、微細にパターニングされたシリコン窒化膜５１の上面を完全に露出するようにした後、下地残存シリコン酸化膜１０２ａとエッチングの選択比の大きな多結晶シリコン膜でマスク層１５を構成する。したがって、容易に図２（ｆ）の形状を得ることができる。また、後工程で用いるウェットエッチバック方（希釈弗酸）に対しても多結晶シリコン膜は高選択比を保ち、制御よく容易に所望の形状を得ることができる。
【００３０】
（実施の形態５）
実施の形態５を図１６を用いて詳細に説明する。
Ｐ型半導体基板上にシリコン酸化膜を介してパターニングされたシリコン窒化膜の間に素子分離絶縁膜となるシリコン酸化膜１０１ａを埋め込む際、少なくとも微細な凸部シリコン窒化膜５１の上方のシリコン酸化膜は完全に除去し、かつ、すべての凸部シリコン窒化膜５１、５２側面及び上面の一部が露出する状態で上記露出した凸部上面と側面及び凹部の絶縁膜上面に真ｓく層１５ａを設ける構造とすることで、シリコン窒化膜５１、５２とマスク層１５ａはそれぞれ２平面で密着し、このような状態でウェッチバック法（希釈弗酸）を用いることによってシリコン酸化膜１０２ａを選択的に除去することが可能となり、同時に埋め込み酸化膜１０１ａは保護されているため、膜厚の確保が容易に行えて、ＣＭＰ法を用いずに安定して良好な素子分離絶縁膜を形成することができる。
以上、実施の形態１から５に対して述べてきたが、半導体基板（自体）に溝を形成することによって凸部及び凹部を形成した場合に適用可能なことは言うまでもない。
【００３１】
【発明の効果】
本発明の半導体装置の製造方法によれば、素子分離絶縁層形成用絶縁膜を該凹部に埋め込んだ後、エッチバックにより幅の狭い凸部上面の、すなわち微細なストッパー膜上の絶縁膜を完全に除去し、かつ該凹部に埋め込まれた絶縁膜の上面がストッパー膜の上面に対して下方に位置するまでエッチバックを行うことにより、少なくともパターニングされたすべてのストッパー膜の上面の一部と側面の一部が露出することで上面に堆積するマスク層との密着性を向上させ、ストッパー膜上に残存する三角状もしくは台形状の酸化膜と凹部に埋め込まれる絶縁膜とが完全に分離され、それによってプロセスの制約及びダメージが少なく、ＣＭＰ法を用いずに、安定して良好な素子分離絶縁膜を形成できる。
特に半導体基板に溝部を形成せず、半導体基板上にパターニングされた凹部に絶縁膜を埋め込む半導体記憶装置の製造方法について具体的に述べれば、ＣＭＰ法による平坦化加工技術を用いずに、フローティングゲート間の凹部に埋め込み絶縁膜を配置でき、かつ、コントロールゲートの加工の際の基板保護膜として必要な絶縁膜の膜厚を確保できる。ゆえに容易で安定した加工が行え、コストが大幅に削減でき、安価な半導体記憶装置が実現できる。またＣＭＰ法特有の研磨時の残膜の疎密依存がなくなり、埋め込み後の絶縁膜厚のばらつきが抑制される。これにより、マスクの設計及びプロセスの組立てが容易となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法（実施の形態１）の（ａ）〜（ｄ）の段階を説明するための概略断面工程図である。
【図２】本発明の半導体装置の製造方法（実施の形態１）の（ｅ）〜（ｈ）の段階を説明するための概略断面工程図である。
【図３】本発明の半導体装置の製造方法（実施の形態１）の（ｉ）〜（ｌ）の段階を説明するための概略断面工程図である。
【図４】本発明の半導体装置の製造方法（実施の形態２）の（ａ）〜（ｄ）の段階を説明するための概略断面工程図である。
【図５】本発明の半導体装置の製造方法（実施の形態２）の（ｅ）〜（ｈ）の段階を説明するための概略断面工程図である。
【図６】本発明の半導体装置の製造方法（実施の形態２）の（ｉ）〜（ｌ）の段階を説明するための概略断面工程図である。
【図７】本発明の半導体装置の製造方法（実施の形態３）の（ａ）〜（ｄ）の段階を説明するための概略断面工程図である。
【図８】本発明の半導体装置の製造方法（実施の形態３）の（ｅ）〜（ｈ）の段階を説明するための概略断面工程図である。
【図９】本発明の半導体装置の製造方法（実施の形態３）の（ｉ）〜（ｌ）の段階を説明するための概略断面工程図である。
【図１０】本発明の半導体装置の製造方法を説明するための平面図である。
【図１１】本発明の半導体装置の製造方法を説明するための等価回路図である。
【図１２】本発明の半導体装置の動作原理を説明するための印加電圧関係図である。
【図１３】本発明の半導体装置の読み出し原理を説明するための模式断面図である。
【図１４】本発明の半導体装置の書き込み原理を説明するための模式断面図である。
【図１５】本発明の半導体装置の消去原理を説明するための模式断面図である。
【図１６】本発明に係る半導体装置を説明するための構造図である。
【図１７】従来の半導体装置の製造方法の（ａ）〜（ｃ）の段階を説明するための概略断面工程図である。
【図１８】従来の半導体装置の製造方法の（ｄ）〜（ｆ）の段階を説明するための概略断面工程図である。
【図１９】従来の半導体装置の製造方法の（ｇ）〜（ｉ）の段階を説明するための概略断面工程図である。
【図２０】従来の半導体装置の製造方法における解決課題を説明するための要部の概略断面工程図である。
【図２１】従来の半導体装置の製造方法における解決課題を説明するための要部の概略断面工程図である。
【符号の説明】
１  Ｐ型半導体基板
２  トンネル酸化膜
３  多結晶シリコン膜
４  シリコン酸化膜
５  ５１、５２、５３シリコン窒化膜
６、６ａ    熱酸化膜
７、７ａ    シリコン酸化膜
８、８ａ、８ｂ    低濃度不純物領域
９、９ａ、９ｂ    高濃度不純物領域
１０、１０１、１０２、１０３、１０４、１０１ａ、１０２ａ、１０３ａ、１０４ａ、１０１ｂ、１０２ｂ
、１０４ｃ  シリコン酸化膜
１１、１１ａ    多結晶シリコン膜
１２  ＯＮＯ膜
１３  ポリサイド膜
１４  素子分離要不純物層
１５、１５ａ、１５ｂ、１５ｃ    シリコン窒化膜マスク層
１６１、１６３  半導体基板溝部
１７  シリコン酸化膜
【図１】
0003558571.tif 000002
【図２】
0003558571.tif 000003
【図３】
0003558571.tif 000004
【図４】
0003558571.tif 000005
【図５】
0003558571.tif 000006
【図６】
0003558571.tif 000007
【図７】
0003558571.tif 000008
【図８】
0003558571.tif 000009
【図９】
0003558571.tif 000010
【図１０】
0003558571.tif 000011
【図１１】
0003558571.tif 000012
【図１２】
0003558571.tif 000013
【図１３】
0003558571.tif 000014
【図１４】
0003558571.tif 000015
【図１５】
0003558571.tif 000016
【図１６】
0003558571.tif 000017
【図１７】
0003558571.tif 000018
【図１８】
0003558571.tif 000019
【図１９】
0003558571.tif 000020
【図２０】
0003558571.tif 000021
【図２１】
0003558571.tif 000022