(57)【特許請求の範囲】
【請求項１】
ノーマルメモリセルに含まれる欠陥メモリセルを冗長メモリセルに置換する冗長置換手段を備えた半導体記憶装置において、
テスト用アドレスが入力されるテスト用入出力手段を備え、
前記テスト用入出力手段は、個別にアドレスが割り付けられる広領域アドレス空間と狭領域アドレス空間とに区画され、
前記広領域アドレス空間には、前記ノーマルメモリセルの一部を除くノーマルメモリセルのテスト用アドレスが割り付けられ、
前記狭領域アドレス空間には、前記一部のノーマルメモリセルのテスト用アドレスが割り付けられると共に、前記冗長メモリセルのテスト用アドレスが割り付けられている
ことを特徴とする半導体記憶装置。
【請求項２】
２のべき乗以外の数をノーマル入出力データとして、
前記ノーマル入出力データのうちの２のべき乗個のテスト用アドレスは、前記テスト用入出力手段の広領域アドレス空間に割り付けられ、
前記ノーマル入出力データの全数から前記２のべき乗個を除いた残りのノーマル入出力データのテスト用アドレスは、前記テスト用入出力手段の狭領域アドレス空間に割り付けられる
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記テスト用入出力手段の狭領域アドレス空間のアドレスに割り付けられた冗長メモリセルのデータは、前記冗長置換手段と前記テスト用入出力手段との双方に伝達される
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は冗長メモリセル空間を有する半導体記憶装置の改良に関するものである。
【０００２】
【従来の技術】
従来、ＤＲＡＭ等の大容量メモリのチップでは、チップの大型化に伴って、メモリセルの欠陥救済技術が採用されている。これにより、欠陥メモリセルの救済を行い、チップ良品を確保している。
【０００３】
また、メモリセルに対する欠陥救済技術によるチップ救済率も、トータルな検査コストを考えると、非常に重要であって、今日では欠陥メモリセルの救済率向上のために、欠陥メモリセルと置換される冗長メモリセルに対してもテストを実施して、その救済率の向上が図られている。
【０００４】
図６は、欠陥メモリセルを冗長メモリセルに置換する冗長置換回路を搭載した多ビット半導体記憶装置の一例のブロック図を示す。同図の半導体記憶装置では、ノーマルモードでの入出力データＩ／Ｏ(０)〜Ｉ／Ｏ(７)の数は合計８入出力データ数であり、テストモード時ではテストモード用追加アドレスを追加し、デコードすることにより、１つのデータ入出力ＰＤＩ／Ｏ(０)を行うものである。尚、ヒューズトリミング等による欠陥救済は行われていないものとして説明する。
【０００５】
図６において、１はノーマルメモリセル、２は冗長メモリセル、１０はノーマルメモリセル１のなかで欠陥のある欠陥メモリセルを冗長メモリセル２に置換するための冗長判定信号、１４は冗長メモリセル２にアクセス可能にする冗長メモリセル選択信号、３は前記冗長判定信号１０により欠陥メモリセルを冗長メモリセル２に置換する冗長判定回路である。
【０００６】
また、４はノーマルモード時にデータの入出力を行うノーマルモード用入出力回路、１３はテストモード時においてアドレス空間を拡張して入出力データ数を削減するためのテストモード用追加アドレス、６はテスト用入出力回路であって、テストモード時において、ノーマルモード時のアドレスに前記テストモード用追加アドレスを追加してデコードされたアドレスのノーマルメモリセル１又は冗長メモリセル２のデータを入出力するものである。８は前記冗長メモリセル２からのデータである冗長メモリセルデータ、９はモードをノーマルモードとテストモードとに切換えるテストモード選択信号、１１はノーマルモード時の入出力データ、１２はテストモード時の入出力データ、７はノーマルメモリセル１からのデータであるノーマルメモリセルデータである。
【０００７】
次に、前記図６の半導体記憶装置の動作を説明する。テストモード選択信号９によりテストモードに移行する。このテストモード時において、冗長メモリセル選択信号１４が非アクティブの場合には、通常のメモリ空間であるノーマルメモリセル１のデータのみしかアクセスしない。一方、冗長メモリセル選択信号１４がアクティブの場合には、冗長メモリセル２に対してアクセス可能となり、これにより冗長メモリセル２のテストが実施される。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体記憶装置では、冗長メモリセル空間をテストする場合には、ノーマルメモリセル空間と区別する必要上、冗長メモリセル空間に対してアクセスするための冗長メモリセル選択信号１４が必要であった。ここで、この冗長メモリセル選択信号１４を受ける冗長判定回路３の内部構成の一例を図７に示す。同図の冗長判定回路３では、冗長メモリセル選択信号１４が非アクティブの場合には、図８のようにメモリセル１側が選択される。一方、冗長メモリセル選択信号１４がアクティブの場合には、図９に示すようにノーマルメモリセル１の一部が切り離されると共に、冗長メモリセル２が選択される。即ち、冗長メモリセル２とノーマルメモリセル１との全体が同時に選択されることはない。
【０００９】
その結果、ノーマルメモリセル１と冗長メモリセル２とを同時にテストすることは困難であり、テスト効率の低下が発生していた。更に、ノーマルメモリセル１と冗長メモリセル２との間のショート検出のためのテストパターンも非常に複雑になり、多大な開発工数が発生するという技術的課題を有していた。
【００１０】
本発明はかかる点に鑑み、その目的は、冗長メモリセル空間を有する半導体記憶装置において、冗長メモリセル空間とノーマルメモリセル空間とを一括してテストできるようにして、テストの効率化及びテスト時の不良検出率の向上を図ることにある。
【００１１】
【課題を解決するための手段】
前記課題を解決するために、本発明の半導体記憶装置では、テストモード時において、冗長メモリセル空間専用のデータ入出力手段を設け、これにより、ノーマルメモリセルと冗長メモリセルとを一括して検査できるようにする。
【００１２】
即ち、請求項１記載の発明の半導体記憶装置は、ノーマルメモリセルに含まれる欠陥メモリセルを冗長メモリセルに置換する冗長置換手段を備えた半導体記憶装置において、テスト用アドレスが入力されるテスト用入出力手段を備え、前記テスト用入出力手段は、個別にアドレスが割り付けられる広領域アドレス空間と狭領域アドレス空間とに区画され、前記広領域アドレス空間には、前記ノーマルメモリセルの一部を除くノーマルメモリセルのテスト用アドレスが割り付けられ、前記狭領域アドレス空間には、前記一部のノーマルメモリセルのテスト用アドレスが割り付けられると共に、前記冗長メモリセルのテスト用アドレスが割り付けられていることを特徴とする。
【００１３】
加えて、請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、２のべき乗以外の数をノーマル入出力データとして、前記ノーマル入出力データのうちの２のべき乗個のテスト用アドレスは、前記テスト用入出力手段の広領域アドレス空間に割り付けられ、前記ノーマル入出力データの全数から前記２のべき乗個を除いた残りのノーマル入出力データのテスト用アドレスは、前記テスト用入出力手段の狭領域アドレス空間に割り付けられることを特徴とする。
【００１４】
また、請求項３記載の発明は、前記請求項１記載の半導体記憶装置において、前記テスト用入出力手段の狭領域アドレス空間のアドレスに割り付けられた冗長メモリセルのデータは、前記冗長置換手段と前記テスト用入出力手段との双方に伝達されることを特徴とする。
【００１５】
以上により、請求項１〜３記載の発明の半導体記憶装置では、テストモード時には、冗長メモリセルに対するアクセスが冗長メモリセル専用の入出力手段を介して行われるので、ノーマルメモリセル空間と冗長メモリセル空間とを同時にテストでき、テストの効率化が図られる。しかも、ノーマルメモリセル空間と冗長メモリセル空間とを同時にテストできるので、この両セル間のショートの検出も可能である。
【００１６】
また、前記請求項１〜３記載の発明では、例えばノーマルモード時でのデータ入出力数が２の乗数以外の数である場合には、テスト用入出力手段のアドレス空間が、ノーマルメモリセル用として広領域アドレス空間と狭領域アドレス空間とに区分され、そのうち狭領域アドレス空間に冗長メモリセルのアドレスが割り付けられるので、前記の作用に加えて、冗長メモリセル専用の入出力手段が不要になり、回路が簡素化される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１８】
（第１の実施の形態）
図１は本発明の第１の実施の形態における半導体記憶装置のブロック図を示す。同図の半導体記憶装置では、ノーマルモード時での入出力データ数は合計８入出力データ数Ｉ／Ｏ(０)~ Ｉ／Ｏ(７)であり、テストモード時ではテスト用追加アドレスが付加されて、デコードすることにより、合計２データＰＤＩ／Ｏ(０)、ＰＤＩ／Ｏ(１)を入出力するものである。尚、ヒューズトリミング等による欠陥救済は行わわれていないものとする。
【００１９】
図１において、１はノーマルメモリセル、２は冗長メモリセル、１０はノーマルメモリセル１中の欠陥メモリセルを冗長メモリセル２と置換するための冗長判定信号、３は前記冗長判定信号１０によりノーマルメモリセル１中の欠陥メモリセルを冗長メモリセル２に置換する冗長判定回路（冗長置換手段）、４はノーマルモード時にデータの入出力を行うノーマルモード用入出力回路、７はノーマルメモリセル１からの情報であるノーマルメモリセルデータである。
【００２０】
また、１３はテストモード時にアドレス空間を拡張して入出力データ数を削減するためのテストモード用追加アドレス、５はテスト用入出力回路であって、テストモード時に、ノーマルモード時のアドレスに前記テストモード用追加アドレス１３を追加してデコードされたアドレスのノーマルメモリセル１又は冗長メモリセル２のデータを入出力する。このテスト用入出力回路５には、ノーマルメモリセル用入出力回路６ａに加えて、別途、冗長メモリセル用入出力回路（冗長メモリセル用入出力手段）６ｂが配置される。この冗長メモリセル用入出力回路６ｂは、テストモード時おいて、前記冗長メモリセル２からの情報である冗長メモリセルデータ８のみを入出力するものである。９は動作モードをノーマルモードとテストモードとに切換えるテストモード選択信号、１１は前記ノーマルモード用入出力回路４に入出力されるノーマルモード入出力データ、１２は前記テスト用入出力回路５に入出力されるテストモード入出力データであって、２データＰＤＩ／Ｏ(０)、ＰＤＩ／Ｏ(１)から成る。
【００２１】
次に、前記図１の半導体記憶装置の動作を含めながら前記冗長判定回路３の内部構成を以下に説明する。
【００２２】
先ず、テストモード選択信号９をアクティブにする。これにより、テストモードへ移行する。テスト用入出力回路５では、ノーマルモード時のアドレスとテストモード用追加アドレスとにより、ノーマルメモリセル１及び冗長メモリセル２に対してアクセスされ、データが冗長判定回路３及びテスト用入出力回路５を経て２つのデータＰＤＩ／Ｏ(０)、ＰＤＩ／Ｏ(１)がテストモード入出力データ１２として入出力される。
【００２３】
ここで、冗長メモリセル２からの冗長メモリセルデータ８は、冗長判定回路３へ入力されると共に、テスト用入出力回路５内の冗長メモリセル用入出力回路６ｂにも入力される。図２は前記冗長判定回路３の内部構成を示す模式図である。従来の冗長判定回路３の内部構成を示す図７では、冗長メモリセル２をノーマルモード用入出力回路４と同じ構成のテスト用入出力回路５に接続する必要があるために回路構成が複雑であったが、本実施の形態の冗長判定回路３では、既述の通り冗長メモリセルデータ８はテスト用入出力回路５内に別途設けた冗長メモリセル用入出力回路６ｂにも入力されるので、冗長判定回路３内においてノーマルメモリセル空間を冗長メモリセル空間に繋ぎ換える必要がない。従って、従来のように冗長メモリセル選択信号１４を冗長判定回路３に入力することなく、冗長メモリセル２をテストすることが可能である。更に、ノーマルメモリセル１と冗長メモリセル２とを同時にテストするので、ノーマルメモリセル１と冗長メモリセル２間でのショートの検出も可能である。尚、ノーマルモード時には、冗長メモリセル用入出力回路６ｂは動作しないので、ノーマルモード時に影響を与えることはない。
【００２４】
(第２の実施の形態)
続いて、本発明の第２の実施の形態を説明する。図３は本実施の形態の半導体記憶装置のブロック図を示す。
【００２５】
図３の半導体記憶装置では、ノーマルモードの入出力データ（ノーマル入出力データ）Ｉ／Ｏ(０)〜Ｉ／Ｏ(８)の数は合計９であって、２の３乗＋１の個数のＩ／Ｏ数となっている。このＩ／Ｏ数を利用して、同図の半導体記憶装置では、前記第１の実施の形態で別途に設けた冗長メモリセル用入出力回路６ｂを不要とするものである。尚、本実施の形態においても、ヒューズトリミング等による欠陥救済は行われていないものとする。以下、具体的に説明する。
【００２６】
図３において、１はノーマルメモリセル、２は冗長メモリセル、１０はノーマルメモリセル１中の欠陥メモリセルを冗長メモリセル２と置換するための冗長判定信号、３は前記冗長判定信号１０により欠陥メモリセルを冗長メモリセル２に置換する冗長判定回路（冗長判定手段）、４はノーマルモード時にデータの入出力を行うノーマルモード用入出力回路である。また、７はノーマルメモリセル１からの情報であるノーマルメモリセルデータ、８は冗長メモリセル２からの情報である冗長メモリセルデータ、９は動作モードをノーマルモードとテストモードとに切換えるテストモード選択信号、１１はノーマルモード時の入出力データである。
【００２７】
更に、図３において、１３はテストモード時にアドレス空間を拡張して入出力データ数を削減するためのテストモード用追加アドレス、５はテスト用入出力回路（テスト用入出力手段）であって、テストモード時には、ノーマルモード時のアドレスに加えて前記テストモード用追加アドレスを受け、この両アドレスをテスト用アドレスとしてデコードして、対応するノーマルメモリセル１又は冗長メモリセル２にアクセスする。このテスト用入出力回路５は、相互に異なるアドレス空間に割り付けられた広領域アドレス空間５ａと狭領域アドレス空間５ｂとに区画される。この広領域アドレス空間５ａには、２の３乗個の入出力データＩ／Ｏ(０)〜Ｉ／Ｏ(７)に対応するアドレスが割り付けられ、前記狭領域アドレス空間５ｂには残り１個の入出力データＩ／Ｏ(８)に対応するアドレスが割り付けられる。テストモード時においては、前記広領域アドレス空間５ａは１つのデータＰＤＩ／Ｏ(０)を、狭領域アドレス空間５ｂは他の１つのデータＰＤＩ／Ｏ(１)を入出力する。この２つのデータＰＤＩ／Ｏ(０)、ＰＤＩ／Ｏ(１)によりテストモード時の入出力データ１２が構成される。
【００２８】
続いて、図３の半導体記憶装置の動作を以下に説明する。先ず、テストモード選択信号９をアクティブにすることにより、テストモードへ移行する。テスト入出力回路５は、ノーマルモード時のアドレスとテストモード用追加アドレス１３を入力し、デコードして、対応するノーマルメモリセル１又は冗長メモリセル２に対してアクセスし、テストモード入出力データ１２を入出力する。
【００２９】
ここで、冗長メモリセル２からの冗長メモリセルデータ８は、冗長判定回路３へ入力されると共に、図４にも示すようにテスト用入出力回路５の狭領域アドレス空間５ｂにも入力され、この狭領域アドレス空間５ｂを経てデータＰＤＩ／Ｏ(１)として入出力される。従って、図７に示した従来の冗長判定回路３のように冗長メモリセル選択信号１４の入力を必要とすることなしに、冗長メモリセル２をテストすることが可能である。また、ノーマルメモリセル１と冗長メモリセル２とを同時にテストするので、この両セル１、２間でのショートの検出も可能である。更に、前記第１の実施の形態において必要であった冗長メモリセル用入出力回路６ｂが不必要となるので、回路面積の削減が可能である。
【００３０】
(第３の実施の形態)
続いて、本発明の第３の実施の形態を説明する。図５は本実施の形態の半導体記憶装置における冗長判定回路等の内部ブロック図を示す。
【００３１】
同図において、１はノーマルメモリセル、２は冗長メモリセル、１０はノーマルメモリセル１中の欠陥メモリセルを冗長メモリセル２と置換するための冗長判定信号、３は前記冗長判定信号１０により欠陥メモリセルを冗長メモリセル２に置換する冗長判定回路、４はノーマルモード時にデータの入出力を行うノーマルモード用入出力回路、１４は本実施の形態に特徴的な冗長メモリセル選択信号であって、前記冗長メモリセル２及びこの冗長メモリセル２と物理的に連続したノーマルメモリセル１中のメモリセル１ａも選択するための信号である。
【００３２】
次に、本実施の形態の半導体記憶装置の動作と特徴的な構成を以下に説明する。本実施の形態では、テストモード時において冗長メモリセル選択信号１４により冗長メモリセル２がアクセスされる場合には、この冗長メモリセル２だけでなく、この冗長メモリセル２と物理的に連続したノーマルメモリセル１中のメモリセル１ａも同時にアクセスされるように同時アクセス回路（同時アクセス手段）１５が配置される。
【００３３】
従って、本実施の形態では、冗長メモリセル選択信号１４により冗長メモリセル２をテストする場合には、物理的に連続した冗長メモリセル空間とノーマルメモリセル空間とを同時にアクセスするので、この両セル間のショート等の不良個所を容易に検出することが可能である。
【００３４】
【発明の効果】
以上説明したように、請求項１〜３記載の発明の半導体記憶装置によれば、テストモード時には冗長メモリセル専用の入出力手段を介して冗長メモリセルにアクセスするようにしたので、ノーマルメモリセル空間と冗長メモリセル空間とを同時にテストでき、テストの効率化を図ることができると共に、このノーマルメモリセル空間と冗長メモリセル空間とのショートの検出を可能にできる効果を奏する。
【００３５】
また、前記請求項１〜３記載の発明によれば、テスト用入出力手段のアドレス空間を、ノーマルメモリセル用の広領域アドレス空間と狭領域アドレス空間とに区分し、前記狭領域アドレス空間に冗長メモリセルのアドレスを割り付けたので、前記請求項１及び２記載の発明の効果に加えて、冗長メモリセル専用の入出力手段を不要にして、回路の簡素化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置のブロック構成を示す図である。
【図２】同半導体記憶装置に備える冗長判定回路の構成を示す図である。
【図３】本発明の第２の実施の形態の半導体記憶装置のブロック構成を示す図である。
【図４】同半導体記憶装置に備えるテスト用入出力回路の構成を示す図である。
【図５】本発明の第３の実施の形態の半導体記憶装置に備える冗長判定回路の構成を示す図である。
【図６】従来の半導体記憶装置のブロック構成を示す図である。
【図７】従来の冗長判定回路の構成を示す図である。
【図８】冗長メモリセル選択信号が非アクティブの時における従来の冗長判定回路の動作を示す図である。
【図９】冗長メモリセル選択信号がアクティブの時における従来の冗長判定回路の動作を示す図である。
【符号の説明】
１       ノーマルメモリセル
１ａ     冗長メモリセルに物理的に連続するノーマルメモリセル
２       冗長メモリセル
３       冗長判定回路
４       ノーマルモード用入出力回路
５       テスト用入出力回路（テスト用入出力手段）
５ａ     広領域アドレス空間
５ｂ     狭領域アドレス空間
６ａ     ノーマルメモリセル用入出力回路
６ｂ     冗長メモリセル用入出力回路（冗長メモリセル用入出力手段）
７       ノーマルメモリセルデータ
８       冗長メモリセルデータ
９       テストモード選択信号
１０     冗長判定信号
１１     ノーマルモード入出力データ
１２     テストモード入出力データ
１３     テストモード用追加アドレス
１４     冗長メモリセル選択信号
１５     同時アクセス回路（同時アクセス手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003603055.tif 000008
【図８】
0003603055.tif 000009
【図９】
0003603055.tif 000010