(57)【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層の上に設けられた第１の絶縁膜と、
上記第１の絶縁膜上に設けられた第１のゲート電極と、
上記第１のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第２のゲート電極と、
上記第１のゲート電極と上記少なくとも１つの第２のゲート電極との間に介在する少なくとも１つの第２の絶縁膜と、
上記第１のゲート電極に対向して設けられた第３のゲート電極と、
上記第１のゲート電極と上記第３のゲート電極との間に介在する強誘電体膜と、
上記半導体層の一部に接続され、上記少なくとも１つの第２の電極に入力された入力信号に応じて出力信号を出力する出力部とを備え、
上記強誘電体膜の分極特性に応じて、上記入力信号と上記出力信号との相関関係を強め又は弱める学習機能を有し、
上記第３のゲート電極には、パルス状に電圧が印加され、
上記第３のゲート電極には、第１のゲート電極に対して正または負のパルス状の電圧が印加され、
上記出力部から出力される出力信号の評価を行う評価手段と、
上記評価手段の評価結果に応じて、上記第３のゲート電極に供給する信号を生成する信号生成回路と
をさらに備えていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記第３のゲート電極には、一定の電圧が供給されることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
上記第３のゲート電極には、上記第１の電極の電位に対して正又は負の電圧が印加されることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記半導体層内における上記第１のゲート電極の下方に位置する領域に電流が流れるための閾値電圧の絶対値よりも，上記強誘電体膜の分極を反転させるための抗電圧の絶対値の方が小さいことを特徴とする半導体装置。
【請求項５】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
上記少なくとも１つの第２のゲート電極に、上記半導体層内における上記第１のゲート電極の下方に位置する領域に電流が流れる範囲での最大入力電圧を印加したときに、上記第１のゲート電極と第３のゲート電極との間の電圧が上記強誘電体膜の抗電圧を超えないことを特徴とする半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記半導体層のうち上記第１のゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域と、
上記第１，第２の拡散領域にそれぞれ接続され、高低差のある第１，第２の電圧を供給するための第１，第２の電圧供給部とを備え、
上記出力部は上記第１の拡散領域に接続され、
上記出力部と上記第１の電圧供給部との間には、抵抗体として機能する抵抗性部材が介在していることを特徴とする半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
演算回路のニューロン素子として機能することを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
論理演算回路のニューロン素子として機能することを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
認識，判断を行なう人工知能システムに配置されていることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体装置において、
上記少なくとも１つの第２のゲート電極と、上記少なくとも１つの第２の絶縁膜とはそれぞれ同数の複数個設けられており、
複数の入力信号に応じて上記出力信号を出力することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置，特に人工神経回路網の要素となるニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置に関する。
【０００２】
【従来の技術】
近年の半導体集積回路技術の進展は目覚しく、単なるメモリ素子以外にも様々な高機能論理集積回路が開発されている。しかし、これらの論理回路は２値の信号を用いて演算を行なうという点で、ＬＳＩの出現以来、論理の進化は進んでいないとも言える。現在の半導体集積回路では、このような２値の演算では単純な数値計算に対しては非常に高速な演算が可能であるが、パターン認識や画像の処理といったむしろ人間には容易な演算には膨大な時間を要してしまうという不利益がある。
【０００３】
この従来ＬＳＩが不得手な演算処理を高速に行える素子として、生物の脳のように動作するコンピュータ、すなわち神経回路コンピュータ（ニューロコンピュータ）を開発しようという研究が一方で行われている。このニューロコンピュータは、多数のニューロン素子を神経回路のように接続した構造を有している。
【０００４】
従来のニューロン素子は、ほとんどがＣＭＩＳデバイスで製造されており、その場合、学習によって回路の動作を変化させていくという学習機能は持っていなかった。例えば、特許第３１２２７５６  号公報には、ＭＩＳＦＥＴのゲート電極に容量結合する多数の入力部を配置したＭＩＳ型ニューロン素子が記載されている。これは、容量結合を利用して、複数の入力端子の各信号強度と結合強度との積を入力部の数だけ足し合わせる演算を行うものであるが、演算結果を学習効果として保存する機能は有していない。
【０００５】
それに対し、近年、強誘電体の残留分極を用いて学習機能を実現するための第１の従来例に係る提案が出されてきている。例えば、特許第２９２９９０９  号公報には、ＭＩＳＦＥＴのゲート電極に容量結合する複数の入力部を配置したＭＩＳ型ニューロン素子において、入力部の全ての容量絶縁膜を強誘電体によって構成することが記載されている。また、特許第２９４２０８８  号公報には、ＭＩＳＦＥＴのゲート電極に容量結合する複数の入力部を配置したＭＩＳ型ニューロン素子において、出力側であるＭＩＳＦＥＴのゲート絶縁膜を強誘電体によって構成した素子が記載されている。
【０００６】
また、ＬＳＩは非常な速度で発達し、トランジスタの微細化と高集積化が進んでいる。しかし、トランジスタの微細化とチップ面積の巨大化により、歩留まりの向上が困難となっている。また、回路規模は非常に大規模になり、多品種少量生産のシステムＬＳＩが主流を占めているため、設計に多大な人員と時間を要してしまう。このため、開発期間の短縮化が容易ではなくなっている。このような問題を解決するものとして、リコンフィグラブル回路が注目されている。リコンフィグラブル回路とは、ＬＳＩの製造後に回路の仕様の変更を伴う書き換えを可能にする回路である。その一例として、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ  ）やＣＰＬＤ（Ｃｏｍｐｌｅｘ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ  ）などがあげられる。これらは、基本論理ブロックを多段に組み合わせて変更可能な論理回路を実現することを可能としている。つまり、このＦＰＧＡ／ＣＰＬＤでは、プログラム素子としてスイッチ素子やマルチプレクサを用い、これらの素子により基本論理回路の組み合わせで機能を決定している。しかし、これらの方式では、基本論理ブロックの冗長回路の占める面積が大きく、配線が長くなってしまう。一方、強誘電体を用いて、プログラム素子そのものが論理の変換を可能とする素子が提案されている（川口直一，尹聖民，徳光永輔：第６１回応用物理学会学術講演会講演予稿集６ａ−ｇ−１）。
【０００７】
図１１は、上記公報に記載されている第２の従来例に係るニューロン素子の等価回路図である。この例では、パルス信号によって、強誘電体キャパシタに残留電荷を生じさせて、この残留電荷を利用して、フローティングゲートの電位を制御することにより、ＮＯＲ回路とＮＡＮＤ回路との論理変換回路の実現を試みている。
【０００８】
図１１に示すように、このニューロン素子は、ｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ５１０）を備えている。ここで、ＮＭＩＳＦＥＴ５１０のゲート電極は、他の端子に接続されていないフローティング状態であるフローティングゲート５０６である。ソースは接地され、ドレインは出力端子５０９に接続されている。出力端子５０９は、電源電圧ＶDDを供給するための電源電圧供給端子５０７に負荷抵抗素子５０８を介して接続されている。
【０００９】
また、フローティングゲート５０６に容量結合する２個の入力端子５００，５０１と、入力端子５００，５０１とフローティングゲート５０６との間に介在する常誘電体キャパシタ５０３，５０４と、制御信号を受ける制御端子５０２と、制御端子５０２とフローティングゲート５０６との間に介在する強誘電体キャパシタ５０５とを備えている。
【００１０】
ここで、入力端子５００からの入力信号の論理をＸ１、入力端子５０１からの入力信号をＸ２、制御端子５０２の電荷量をＣＲ、フローティングゲート５０６の電荷量φＦ、出力端子５０９からの出力信号の論理をＹとする。また、ＮＭＩＳＦＥＴ５１０の閾値電圧を０Ｖとする。さらに、Ｘ１，Ｘ２を”１”としたとき、常誘電体キャパシタ５０３，５０４の各上部電極（入力端子側の電極）に電荷量Ｑ０が誘起されるものとする。
【００１１】
図１２は、制御端子５０２に負のパルス信号を加えたときの入力信号Ｘ１，Ｘ２に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【００１２】
まず、制御端子５０２に負の電圧のパルス信号を加えることにより、強誘電体キャパシタ５０５の上部電極に電荷量−Ｑ０／２の残留電荷を発生させる。このとき、フローティングゲート５０６の電荷量φＦは、図１２に示すようになる。このとき、フローティングゲート５０６の電荷が正であれば、ＳｉＯ2 ／Ｓｉ界面にチャネルが形成され、ＭＯＳトランジスタがＯＮとなるから、出力値Ｙは図１２に示す値になる。図１２からわかるように、このときの回路動作はＮＯＲ回路動作となる。
【００１３】
図１３は、制御端子５０２にさらに振幅の大きい負のパルス信号を加えたときの入力信号Ｘ１，Ｘ２に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【００１４】
まず、制御端子５０２にさらに振幅の大きい負の電圧のパルス信号を加えることにより、強誘電体キャパシタ５０５の上部電極に電荷量−３Ｑ０／２の残留電荷を発生させる。このとき、フローティングゲート５０６の電荷量φＦは、図１３に示すようになる。
【００１５】
フローティングゲート５０６の電荷が正であれば、ＳｉＯ2 ／Ｓｉ界面にチャネルが形成され、ＮＭＩＳＦＥＴ５１０がＯＮとなるから、出力値Ｙは図１３に示すようになる。図１３からわかるように、このときの回路動作はＮＡＮＤ回路動作となる。このように、強誘電体キャパシタの残留電荷を制御することによって、ＮＯＲ回路とＮＡＮＤ回路との論理変換回路であるプログラム素子が実現可能である。
【００１６】
また、第３の従来例として、従来のニューロコンピュータについて説明する。ニューロコンピュータの動作を説明するため、そのモデルとなった生体の脳の動作をまず簡単に説明する。
【００１７】
図１５は、脳の基本単位の構成を簡略化して示すブロック回路図である。同図において、６０１ａ，６０１ｂ，６０１ｃはニューロンであり、６０２ａ，６０２ｂ，６０２ｃは神経繊維である。６０３ａ，６０３ｂ，６０３ｃはシナプス結合とよばれ、例えば神経繊維６０２ａを伝わって来た信号にｗａという荷重を乗じ、ニューロン６０１ａに入力する。ニューロン６０１ａは入力された信号強度の線形和をとり、それらの合計値がある閾値をこえると神経細胞が活性化（発火）し、神経繊維６０２ｂに信号を出力する。合計値が閾値以下だとニューロンは信号を出力しない。このような比較的単純な積和演算が、非常に多く並列処理されることで、脳特有の情報処理が実現されると言われる。
【００１８】
このようなニューロンの動作の研究は、従来ソフトウェアとして研究が盛んに行われてきている。一方で、ハードウェアでこのニューロン機能を実現し最適化することで、高速な動作などを実現しようとする動きもある。このようなニューロン素子開発の例として、特許第２６６２５５９号公報に記載のニューロンＭＯＳＦＥＴ（νＭＯＳと略されている）が挙げられる。
【００１９】
図１６は、第３の従来例に係るνＭＯＳの構造を簡略化して示す模式図である。同図に示すように、νＭＯＳは、電界効果型トランジスタ（ＭＩＳＦＥＴ）のゲート電極となるフローティングゲートＦＧを備えており、かつ、フローティングゲートＦＧを下部電極とする複数のキャパシタＣＧを互いに並列に接続した構成を有する。このような構成により、νＭＯＳのゲート部は、キャパシタＣＧ，ＣＯを直列に接続した構成となるため、入力端子Ｇ１〜Ｇ４に入力された信号（電圧）は、直列キャパシタの電圧分配原理に基づいて、より容量の小さいνＭＯＳのゲート部に大きな電圧が分配されることとなる。入力端子Ｇ１〜Ｇ４に入力される信号の総和が増すほどゲート部に分配される電圧は大きくなり、νＭＯＳのドレイン電流は大きくなる。
【００２０】
この動作により、上述の脳のニューロンの動作が半導体装置の素子動作として表現されることになる。
【００２１】
一方、脳の機能を実現しようとした場合、もう一つの機能が必要となる。それは図１５でシナプスとして説明した機能であり、１つのニューロンに対して複数存在する入力に対してそれぞれ荷重を実現する機能である。このような荷重機能を有するニューロコンピュータのニューロン素子の従来例としては、例えば特許第３１２２７５６号公報に記載されている技術がある。
【００２２】
図１７は、特許公報に記載されている従来例のニューロン素子の構成を示す模式図である。同図において、６１１，６１２はそれぞれＮＭＯＳ及びＰＭＯＳトランジスタである。フローティングゲート６１３はＮＭＯＳのチャネル領域上にゲート酸化膜を介して設けられている。また、フローティングゲート６１３は、約５〜７ｎｍのＳｉＯ2 膜を介して電荷注入用電極６１６と対向している。配線６１７はＰＭＯＳトランジスタ６１１のゲート電極であると同時にＮＭＯＳトランジスタ６１１のフローティングゲートと、厚み約２０ｎｍのＳｉＯ2 膜を介して容量結合しており、ＮＭＯＳトランジスタ６１１のゲート電極の機能も担っている。６２０は配線である。電極６２１は、フローティングゲート６１３とは厚み２０ｎｍのＳｉＯ2 膜を介して容量結合している。ニューロン回路６３０は、多数の入力端子６２８ａ〜６２８ｄを有している。
【００２３】
図１７に示す従来のニューロン素子は、電荷注入用電極６１６からフローティングゲート６１３にトンネル電流により電荷を注入することでフローティングゲート６１３の電位を変化させている。これにより、ＮＭＯＳトランジスタ６１１の閾値電圧を変化させることができる。この効果により、配線６１９から配線６１７を経て入力される信号（電圧）により、ＮＭＯＳトランジスタ６１１が導通状態になる電圧レベルを変化させることが可能となる。これは、入力信号がニューロン回路のＯＮ（発火）へ与える影響を変化させることにほかならず、荷重を変化させるシナプス動作を実現するものである。なお、上記特許公報中における実施形態のシナプス回路は、ＮＭＯＳトランジスタ６１１とＰＭＯＳトランジスタ６１２とを結合して構成されているため、出力はＶＤＤとＧＮＤ（０Ｖ）の２値となる。
【００２４】
このような荷重係数を設定するためのトンネル電流の電荷量を正確に制御するために、この従来例では、注入制御電圧の絶対値のみならず、注入制御電圧パルス状に変化させたり、パルス幅やパルスの高さ、あるいはパルス数によりコントロールするとしている。
【００２５】
また、上記従来例では、ＮＭＯＳトランジスタの閾値電圧を変化させる手段として、上述のフローティングゲート型のＭＯＳトランジスタ以外にも、強誘電体膜を用いた不揮発性メモリ素子（強誘電体ゲートトランジスタ）を用いてもよいとしている。
【００２６】
図１８は、上記公報に記載されている従来の強誘電体ゲートトランジスタ構造を示す断面図である。同図において、６５６はＰ型のＳｉ基板、６５７は例えば５ｎｍのＳｉＯ2 膜である。６５８は強誘電体膜で、例えば膜厚３００ｎｍのＰＺＴ（Ｐｂ（Ｚｒx Ｔｉ1-x ）Ｏ2 ）を用いている。６５９は例えばＴｉの電極である。６６０ａ，６６０ｂはＮ+ 型のソース及びドレインである。同公報においては、ゲート電極６５９に正又は負のパルスを追加することにより強誘電体膜を分極させ、その分極の大きさによってトランジスタの閾値電圧を制御するとしている。
【００２７】
【発明が解決しようとする課題】
しかしながら、上記第１の従来例においては、以下のような課題があった。
【００２８】
第１に、ニューロン素子は、ある入力に対してニューロンから「１」もしくは「０」の出力があった場合、次回からさらに同じ出力を出しやすくする必要がある。すなわち、各ニューロンの出力状況を学習記憶しておく必要がある。ところが、特許第２９２９９０９  号公報に記載されているＭＩＳ型ニューロン素子では、各ニューロンの入力部が「１」もしくは「０」になったことは各入力部に設けられた強誘電体膜の残留分極で学習記憶できるが、当該ニューロンが「１」もしくは「０」を出力した情報を学習記憶することはできない。いくつかの入力部が「１」でも、出力が「１」，「０」のいずれかになるかを一義的に決定できないからである。
【００２９】
第２に、ニューロン素子に学習機能をもたせる場合、学習記憶をリセットもしくは弱める機能をも付加したいことがある。特許第２９４２０８８  号公報に記載されているＭＩＳ型ニューロン素子は、出力側ＭＩＳＦＥＴのゲート絶縁膜が強誘電体によって構成されているので、第１の課題であるニューロンの出力状態の学習記憶は可能となっている。ところが、この学習記憶情報をリセットもしくは弱めるためには、基板とゲート電極との間に通常のＭＩＳＦＥＴの動作とは異なる極性の電圧を印加して、強誘電体膜の分極を変化させる必要がある。このためには、各ＭＩＳ型ニューロン素子の基板部分を電気的に絶縁する必要があり、制御回路を含めて非常に複雑になる。
【００３０】
また、上記第２の従来例に係る論理変換回路（プログラム素子）として機能するニューロン素子においては、強誘電体キャパシタ５０５の強誘電体膜に生じる残留電荷がフローティングゲート５０６の電位φＦに影響されるという不具合があった。
【００３１】
ここで、強誘電体膜に印加される電圧（制御端子側を正とする）をＶｆｅｒｒとすると、Ｖｆｅｒｒは、下記式（１０１）
Ｖｆｅｒｒ＝ＣＲ−φＦ＝−φＦ                              （１０１）
により表される。
【００３２】
ここで、制御端子５０２にパルス信号が印加されていない領域に注目して、考察を進める。このとき、式（１０１）より、強誘電体膜に印加される電圧は、フローティングゲート５０６の電位φＦに依存していることが分かる。φＦは入力によって変動するので、式（１０１）より強誘電体膜に印加される電圧は必ず変動する。これにより、強誘電体膜に誘起される残留電荷が変動してしまうという不具合があった。この不具合について、図を参照しながら説明する。
【００３３】
図１４（ａ），（ｂ）は、それぞれ順に、第２の従来例に係るニューロン素子のフローティングゲートの電位の時間変化を示すタイミングチャート、及び強誘電体膜に印加される電圧の時間変化を示すタイミングチャートである。ここで、論理値”０”の電圧値を０Ｖ、論理値”１”の電圧値を５Ｖとする。入力端子５００，５０１にそれぞれ（０，０），（１，１），（０，１），（１，０）を入力した後、制御端子５０２に−１０Ｖのパルス信号を印加し、強誘電体キャパシタ５０５に残留電荷を誘起させる。その後、入力端子５００，５０１にそれぞれ（０，０），（１，１），（０，１），（１，０）の入力を繰り返し入力する。
【００３４】
このとき、図１４（ａ）からわかるように、強誘電体膜に印加される電圧は、パルス信号を加えない領域でも変動していることが分かる。つまり、図１４（ａ）の領域Ｒｘに示すように、パルス信号が印加される前の入力（０，１）に対するフローティングゲート５０６の電位φＦと、入力（１，０）に対する電位φＦとが互いに異なっている。これは、前述したように、入力端子に入力信号が印加されると、強誘電体キャパシタの強誘電体膜に印加される電圧が変動するためである。また、図１４（ａ）の領域Ｒｙに示すように、パルス信号が制御端子５０２に印加された後において、１回目と２回目の同じ入力に対するフローティングゲートの電位φＦが互いに異なっている。これも、入力端子に電圧が加えられると、強誘電体キャパシタの強誘電体膜に印加される電圧が一定しない結果、強誘電体キャパシタの残留電荷が変動するためである。
【００３５】
このように、第２の従来例のＮＯＲ回路とＮＡＮＤ回路との論理変換回路として機能するニューロン素子においては、強誘電体キャパシタの残留電荷が他の入力端子に加わる電圧によって変動する結果、強誘電体キャパシタで誘起される残留電荷を安定に保持できず、論理変換機能が不安定になってしまうという不具合があった。
【００３６】
また、上記第３の従来例に係るニューロコンピュータのシナプス回路を構成する第１の手法である図１７に示すトンネル電流を用いる構成においては、トンネル電流が電界強度に対して指数関数的に変化することを考えると、パルス幅やパルス高さ、さらにはパルス数によりトンネル電荷量を制御することは極めて困難である。
【００３７】
図１９は、電子が厚さ１０ｎｍの熱酸化シリコン膜をトンネリングする際の印加電圧とトンネル電流の相関を示す図である。同図に示すように、トンネル電流は指数関数的に増加する性質を有するため、従来例におけるフローティング電極への電荷の制御性は極めて難しいことが理解される。その結果、多段にかつ精度よく荷重係数を設定することが困難であった。ニューラルネットワークの演算処理においては、荷重係数の設定には精度が必要であるため、図１７に開示された手法では、細やかな荷重係数の設定は非常に困難であり、結果としてニューロン素子としての動作も、学習が収束しにくいなど、適正な動作が得られないという不具合がある。また、トンネル現象を実効的にデバイスで使用しうる電界強度は６ＭＶ／ｃｍ程度以上であり、結果として非常に高い駆動電圧が必要となってしまうという不具合もある。
【００３８】
さらに、図１８に示すような従来のシナプス回路を構成する第２の手法である強誘電体ゲートトランジスタについては、具体的な配線の接続形態や、駆動電圧の印加方法をどうするかという具体的な手段が講じられておらず、シナプスとしての適正な動作が得られるかどうかは疑問である。
【００３９】
本発明の第１の目的は、各ニューロンの出力状況を簡便に学習記憶でき、かつその学習記憶を容易にリセットもしくは弱める機構を組み込んだニューロン素子を提供することにある。
【００４２】
【課題を解決するための手段】
本発明の第１の半導体装置は、半導体層と、上記半導体層の上に設けられた第１の絶縁膜と、上記第１の絶縁膜上に設けられた第１のゲート電極と、上記第１のゲート電極に対向して設けられ、入力信号を受ける少なくとも１つの第２のゲート電極と、上記第１のゲート電極と上記少なくとも１つの第２のゲート電極との間に介在する少なくとも１つの第２の絶縁膜と、上記第１のゲート電極に対向して設けられた第３のゲート電極と、上記第１のゲート電極と上記第３のゲート電極との間に介在する強誘電体膜と、上記半導体層の一部に接続され、上記少なくとも１つの第２の電極に入力された入力信号に応じて出力信号を出力する出力部とを備え、上記強誘電体膜の分極特性に応じて、上記入力信号と上記出力信号との相関関係を強め又は弱める学習機能を有し、上記第３のゲート電極には、パルス状に電圧が印加され、上記第３のゲート電極には、第１のゲート電極に対して正または負のパルス状の電圧が印加され、上記出力部から出力される出力信号の評価を行う評価手段と、上記評価手段の評価結果に応じて、上記第３のゲート電極に供給する信号を生成する信号生成回路とをさらに備えている。
【００４３】
これにより、強誘電体膜の残留分極が半導体装置がＯＮするゲートバイアスを弱める方向に分極している場合には、負の学習効果を生じ、強誘電体膜の残留分極が半導体装置がＯＮするゲートバイアスを強める方向に分極している場合には、正の学習効果を生じる。特に負の学習機能を基本的な機能として有することになる。よって、多種の学習機能を備えたニューロン素子に適した半導体装置が得られる。
【００４４】
上記第３のゲート電極には、一定の電圧が供給されることにより、複雑な制御を行なうことなく、学習機能を発揮する半導体装置が得られる。
【００４５】
上記第３のゲート電極には、上記第１の電極の電位に対して正又は負の電圧が印加されることにより、半導体装置に正の学習機能又は負の学習機能を任意にもたせることができる。
【００４８】
上記半導体層内における上記第１のゲート電極の下方に位置する領域に電流が流れるための閾値電圧の絶対値よりも，上記強誘電体膜の分極を反転させるための抗電圧の絶対値の方が小さいことが好ましい。
【００４９】
上記少なくとも１つの第２のゲート電極に、上記半導体層内における上記第１のゲート電極の下方に位置する領域に電流が流れる範囲での最大入力電圧を印加したときに、上記第１のゲート電極と第３のゲート電極との間の電圧が上記強誘電体膜の抗電圧を超えないことが好ましい。
【００５０】
上記半導体層のうち上記第１のゲート電極の両側方に位置する領域に形成された第１，第２の拡散領域と、上記第１，第２の拡散領域にそれぞれ接続され、高低差のある第１，第２の電圧を供給するための第１，第２の電圧供給部とを備え、上記出力部は上記第１の拡散領域に接続され、上記出力部と上記第１の電圧供給部との間には、抵抗体として機能する抵抗性部材が介在していることが好ましい。
【００５１】
上記半導体装置は、演算回路のニューロン素子、特に、論理演算回路のニューロン素子として機能させることが好ましい。
【００５２】
また、半導体装置は、認識，判断を行なう人工知能システムに配置されていることが好ましい。
【００５３】
上記少なくとも１つの第２のゲート電極と、上記少なくとも１つの第２の絶縁膜とはそれぞれ同数の複数個設けられており、複数の入力信号に応じて上記出力信号を出力することが好ましい。
【００８４】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置のニューロン素子の回路構成を示す模式図である。図３は、本実施形態のニューロン素子のキャパシタ部分のみを取り出したときの等価回路図である。
【００８５】
本実施形態のニューロン素子は、ソース端子２と、ドレイン端子３と、ゲート絶縁膜６と、ゲート電極とを有するｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ１）を備えている。ここで、ＮＭＩＳＦＥＴ１のゲート電極は、他の端子に接続されていないフローティング状態であるフローティングゲート４である。ソース端子２は、ＮＭＩＳＦＥＴ１の基板領域と共に接地され、ドレイン端子３は出力端子１０に接続されている。出力端子１０は、電源電圧ＶＤＤを供給するための電源電圧供給部に負荷抵抗素子９を介して接続されている。
【００８６】
また、フローティングゲート４に容量結合するｎ個の信号入力部５が設けられている。信号入力部５は、入力端子５ａと、入力端子５ａに接続される入力ゲート電極５ｂと、入力ゲート電極５ｂとフローティングゲート４との間に介在する常誘電体膜５ｃとによって構成されている。つまり、入力ゲート電極５ｂとフローティングゲート４とは、常誘電体膜５ｃによって容量結合している。
【００８７】
入力ゲート電極５ｂとフローティングゲート４との間の容量は、常誘電体膜５ｃの材料，厚み及び面積によって定まる。各入力ゲート電極５ｂとフローティングゲート４との間の容量は、すべて同じであってもよいし、重み付けのためにそれぞれが異なっていてもよい。
【００８８】
また、分極用電圧を受ける電圧端子７ａと、フローティングゲート４に強誘電体膜８を挟んで対向する分極用電極７ｂとを有する学習記憶部７が設けられている。学習記憶部７の電圧端子７ａには、通常、０Ｖの一定電圧（接地電圧）が印加される。
【００８９】
ここで、ｎ個の信号入力部５の各入力ゲート電極５ｂと、フローティングゲート４との間の容量をＣ１  〜Ｃｎ  とする。また、フローティングゲート４と半導体基板の間の容量をＣ０  とし、フローティングゲート４と学習記憶部７との間の実効容量をＣＭ  とし、強誘電体膜８の残留分極をＱＭ  とする。また、フローティングゲート４の電位をＶＦ  、学習記憶部７の電位をＶＭ  とすると、近似的には、下記式（１）
0003578749.tif 000002
が成立する。
【００９０】
図２は、強誘電体膜８の残留分極の電圧依存性（ヒステリシスループ）を示す図である。なお、本実施形態においては、強誘電体膜４において半導体基板側に正の電荷が生じるような分極を正の分極とする。図２から、強誘電体膜に抗電圧＋Ｖｃ又は−Ｖｃが印加されたときに、分極が反転することがわかる。また、印加電圧を０に戻したときの残留分極は、＋Ｐｒ又は−Ｐｒとなる。
【００９１】
次に、各入力部５の容量Ｃ１  〜Ｃｎ  と、学習記憶部−フローティングゲート間の実効容量ＣＭ  と、フローティングゲート−半導体基板間の容量Ｃ０  とを調整することにより、ＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨと、強誘電体膜８の抗電圧Ｖｃとがほぼ等しくなるように素子を設計する。ｎ個の信号入力部５の入力値の合計がある値になると、フローティングゲート４の電位ＶＦ  がＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨを越え、ＮＭＩＳＦＥＴ１はＯＮとなり、ソース端子２とドレイン端子３との間に電流が流れ、導通状態となる。この時、ソース端子２とドレイン端子３との間の抵抗は負荷抵抗素子９よりも小さくなり、出力端子１０の出力電圧はほとんど０Ｖとなる。一方、強誘電体膜８の抗電圧ＶｃはＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨとほぼ等しく設計されているため、ＮＭＩＳＦＥＴ１がＯＮすると同時に、強誘電体膜８の分極は＋ＱＭ  から−ＱＭ  に反転し、−２ＱＭ  だけ変化する。
【００９２】
以上の作用について、図１に示す回路と図３に示す等価回路図を参照しながら説明する。ただし、前述の通り、ゲート絶縁膜６はフローティングゲート４をゲート電極とするＮＭＩＳＦＥＴのゲート絶縁膜を示す。このＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨは、強誘電体膜８の抗電圧Ｖｃとほぼ等しく設計されており、フローティングゲート４の電圧が正方向にＶｃを越えるとＮＭＩＳＦＥＴ１はＯＮとなり、それ以外はＯＦＦとなる。
【００９３】
信号入力部５にいろいろな電圧が印加されると、フローティングゲート４の電圧は前述の式（１）で表されるＶＦ  となる。前述の通り、フローティングゲート４をゲート電極とするＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨは強誘電体膜８の抗電圧Ｖｃとほぼ等しく設計されている。よって、信号入力部５に全部０Ｖの状態からいろいろな正の電圧が印加されて、フローティングゲート４の電圧が閾値電圧ＶＴＨを越えると、ＮＭＩＳＦＥＴ１がＯＮする。それと同時に、強誘電体膜８の両端には抗電圧Ｖｃを越える電圧が印加され、強誘電体膜８の分極は反転を開始する。信号入力部５の電圧が再度全部０Ｖに戻ると、強誘電体膜８の分極は結局＋ＱＭ  から−ＱＭ  に反転したことになり、−２ＱＭ  だけ変化する。なお、ＱＭ  とは、図２に示すＰｒに強誘電体膜の面積を乗じたものである。このとき、フローティングゲート４の電圧は以上の電圧操作を行なう前と比較して、２ＱＭ  ／（Ｃ１＋Ｃ２＋…＋Ｃｎ＋ＣＭ＋Ｃ０）だけ負の電圧になる。
【００９４】
よって、次にＮＭＩＳＦＥＴ１がＯＮするためには、フローティングゲート４の電圧ＶＦ  が初期状態よりも２ＱＭ  ／（Ｃ１＋Ｃ２＋…＋Ｃｎ＋ＣＭ＋Ｃ０  ）だけ大きくなるような電圧を信号入力部５に印加する必要がある。これは、言い換えれば、強誘電体膜８の残留分極が、ＮＭＩＳＦＥＴ１のＯＮしたことを学習記憶し、負の方向に抑制していることと同じになる。よって、図１に示す回路を１つの人工ニューロンとして考えると、本実施形態を用いれば、人工ニューロンが「１」もしくは「０」を出力した情報を学習記憶することが可能となる。この場合、ｎ個の信号入力部５の電圧はアナログ値でも、ＨもしくはＬのデジタル値でもどちらでもよい。
【００９５】
図４は、図１に示す回路において、２つの信号入力部５を設けた場合の動作波形例を示す図である。電源電圧ＶＤＤは５Ｖとし、学習記憶部７の電圧端子７ａの電圧は０Ｖとしている。２つの信号入力部５の電圧Ｖ１，Ｖ２を同時に０Ｖから５Ｖにすると、図４に示すように、出力端子１０の電圧ＶＯＵＴ  は５Ｖから約０．５Ｖになる。さらに、２つの信号入力部５の電圧Ｖ１，Ｖ２を同時に０Ｖにした後、再度、同時に５Ｖにすると、出力電圧ＶＯＵＴ  は５Ｖから約１．４Ｖになる。すなわち、１回目の入力時に約０．５Ｖになったのに対し、２回目の入力時は約１．４Ｖにまでしか降下しない。これは、ＮＭＩＳＦＥＴ１がＯＮしにくくなっていることを示しており、強誘電体膜１０８の残留分極が、ＮＭＩＳＦＥＴ１のＯＮしたことを学習記憶し、抑制していることと同じになる。
【００９６】
さらに、学習記憶部７の分極用電極７ｂに、強誘電体膜８に−Ｖｃ以上の電圧が印加されるような正の電圧を印加すると、強誘電体膜８の残留分極は−ＱＭ  から＋ＱＭ  へ反転して、＋２ＱＭ  だけ変化するので、初期状態へ戻る。分極用電極７ｂにもう少し小さな電圧を印加すると、電圧に応じて減少する強誘電体膜８の分極量が変化する。これは、ニューロンの学習記憶情報をリセットする動作と言える。よって、本実施形態を用いれば、ＮＭＩＳＦＥＴ１の構造に関係なく、学習記憶部７の電圧を制御するだけで簡便にニューロンの学習記憶情報をリセットする動作が可能となる。本実施形態を用いれば、各ＭＩＳ型ニューロン素子の基板部分を電気的に絶縁したり、非常に複雑な制御回路を設計したりする必要がない。
【００９７】
よって、本実施形態により、各ニューロンの出力状況を簡便に学習記憶でき、かつその学習記憶を容易にリセットもしくは弱める機構を組み込んだニューロン素子として機能する半導体装置を簡便な方法で提供することができる。
【００９８】
−第１の変形例−
本実施形態のＭＩＳ型ニューロン素子は、学習記憶情報を保持する学習記憶部７を１つしか備えていないが、複数個の学習記憶部７を備えていてもよい。
【００９９】
図５は、複数個の学習記憶部を複数設けた第１の実施形態の第１の変形例に係る半導体装置であるニューロン素子の構成を示す模式図である。この変形例に係るニューロン素子は、分極用電圧を受ける電圧端子７Ａａと、フローティングゲート４に強誘電体膜８Ａを挟んで対向する分極用電極７Ａｂとを有する学習記憶部７Ａに加えて、分極用電圧を受ける電圧端子７Ｂａと、フローティングゲート４に強誘電体膜８Ｂを挟んで対向する分極用電極７Ｂｂとを有する学習記憶部７Ｂを備えている。その他の構成は、図１に示す構成と同じである。
【０１００】
この変形例の場合、２つの学習記憶部７Ａ，７Ｂとフローティングゲート４との間に介在する強誘電体膜８Ａ，８Ｂとの容量の比率は同じでもよいし、異なっていてもよい。また、この変形例では、学習記憶部７Ａ，７Ｂ及び強誘電体膜８Ａ，８Ｂをフローティングゲート４の両端部に配置したが、学習記憶部７Ａ，７Ｂ及び強誘電体膜８Ａ，８Ｂの配置部位は、学習記憶部７Ａ，７Ｂの機能に影響を与えない。
【０１０１】
この変形例によると、学習記憶部７Ａと学習記憶部７Ｂとを互いに独立な電圧で制御することで、分極の制御を多段に行なうことができ、さらに高精度の又は多様な学習記憶を実現することができる。
【０１０２】
よって、この変形例によっても、各ニューロンの出力状況を簡便に学習記憶でき、かつその学習記憶を容易にリセットもしくは弱める機構を組み込んだニューロン素子として機能する半導体装置を簡便な方法で提供することができる。
【０１０３】
−第２の変形例−
本実施形態では、ＮＭＩＳＦＥＴ１と負荷抵抗素子９との組み合わせで回路を構築したが、負荷抵抗素子９の代わりに、ｐ型ＭＩＳトランジスタを用いることもできる。
【０１０４】
図６は、第１の実施形態の第２の変形例に係る半導体装置であるニューロン素子の構成を示す模式図である。この変形例に係るニューロン素子は、図１に示す構造における負荷抵抗素子９に代えて、ＮＭＩＳＦＥＴ１に直列に接続されるｐチャネル型ＭＩＳトランジスタ１１（ＰＭＩＳＦＥＴ１１）を備えている。そして、ＰＭＩＳＦＥＴ１１のソース端子１２は電源電圧ＶＤＤを供給する電源電圧供給部に接続され、ＰＭＩＳＦＥＴ１１のドレイン端子１３は、ＮＭＩＳＦＥＴ１のドレイン端子３に接続されている。出力端子１０は、ＮＭＩＳＦＥＴ１のドレイン端子３及びＰＭＩＳＦＥＴ１１のドレイン端子１３に接続されている。また、フローティングゲート４は、ＮＭＩＳＦＥＴ１及びＰＭＩＳＦＥＴ１１に跨って設けられており、フローティングゲート４とＰＭＩＳＦＥＴ１１の基板領域との間には、常誘電体膜１６が介在している。
【０１０５】
この変形例によると、前述のＮＭＩＳＦＥＴと負荷抵抗素子との組み合わせ回路で説明した中で、フローティングゲートと半導体基板の間の容量をＣ０  としたのに対して、ｐ型ＭＩＳＦＥＴ１１を用いる場合は、ＮＭＩＳＦＥＴ１とＰＭＩＳＦＥＴ１１とに跨っているフローティングゲート４と半導体基板との間の容量の和をＣ０  とすれば、上記式（１）と同様の関係が成立する。
【０１０６】
（第２の実施形態）
第１の実施形態では、ＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨと、強誘電体膜８の抗電圧Ｖｃとをほぼ等しくなるよう素子を設計したが、第１の実施形態とは異なる方式で素子設計をすることもできる。本実施形態においては、第１の実施形態と同じ回路構成を採りながら、異なる方式で設計した素子について、図１と図７とを参照しながら説明する。すなわち、本実施形態のニューロン素子の回路構成は、図１に示す通りである。
【０１０７】
図７は、第１の実施形態とは異なる方式を採用した時の強誘電体膜８の残留分極の電圧依存性（ヒステリシスループ）を示す図である。例えば、ＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨが強誘電体膜８の抗電圧Ｖｃよりも小さく、ｎ個の信号入力部５の入力電圧が最大値を取った時のフローティングゲート４の電位ＶＦ  が抗電圧Ｖｃ以下になるよう、素子の設計を行なうことができる。ｎ個の信号入力部５とフローティングゲート４との間に介在する各常誘電体膜５ｃの容量はすべて同じ容量でもよいし、重み付けのために互いに異なる容量にしてもよい。
【０１０８】
図１に示すニューロン素子において、ｎ個の信号入力部５の全ての入力電圧が最大値を取った時、フローティングゲート４の電位ＶＦ  はＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨよりも大きくなるため、ＮＭＩＳＦＥＴ１はＯＮとなり、ソース端子２とドレイン端子３との間に電流が流れ、ＮＭＩＳＦＥＴ１は導通状態となる。この時、ソース端子２とドレイン端子３との間の抵抗は負荷抵抗素子９よりも小さくなり、出力端子１０の出力電圧はほとんど０Ｖとなる。一方、強誘電体膜８の抗電圧ＶｃはＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨよりも大きく設計されているため、ＮＭＩＳＦＥＴ１がＯＮしても、強誘電体膜８の分極状態は少し変化するが、大きくは変わらない。
【０１０９】
図７において、ｎ個の信号入力部５の全ての入力電圧が０Ｖの時はフローティングゲート４の電位ＶＦ  も０Ｖであり、強誘電体膜８の残留分極は初期化後の最初の状態であるＡ点にある。この後、ｎ個の信号入力部５の全ての入力電圧が最大値を取った時でも、フローティングゲート４の電位ＶＦ  は強誘電体膜８の抗電圧Ｖｃより小さいので、分極状態はＣ点に移動するのみであり、ｎ個の信号入力部５の全ての入力電圧が０に戻った時は、分極状態はＢ点に移動する。よって、残留分極はＡ点とＢ点の残留分極差Ｘだけ変化する。このように、残留分極が小さくなるので、ＮＭＩＳＦＥＴ１がＯＮしにくくなる方向に変化したことになる。よって、次にＮＭＩＳＦＥＴ１をＯＮさせるためには、ＶＦ  はＸ／（Ｃ１＋Ｃ２＋．．．＋Ｃｎ＋ＣＭ＋Ｃ０）だけ大きいことが必要となり、言い換えれば、強誘電体膜８の残留分極が、ＮＭＩＳＦＥＴ１のＯＮしたことを学習記憶し、再度ＮＭＩＳＦＥＴ１がＯＮするのが抑制されることになる。
【０１１０】
ｎ個の信号入力部５のうち，いくつかの信号入力部５が最高電圧を取らない場合は、残留分極は、フローティングゲート４の電位ＶＦ  に応じてＡ点とＣ点との間のどこかに位置する。また、全ての信号入力部５の電圧を０Ｖに戻した時は、残留分極はＡ点とＢ点との間のどこかに位置する。フローティングゲート４の電位ＶＦ  が徐々に大きくなるように、ｎ個の信号入力部５の全ての電圧が変化する場合は、全ての信号入力部５の電圧を０Ｖに戻した時の残留分極が徐々に小さくなるように変化する。これは、学習強化が行われていることと同じになる。
【０１１１】
一方、フローティングゲート４の電位ＶＦ  がある値を取った後、徐々に小さくようにｎ個の信号入力部５の全ての電圧が変化する場合は、全ての信号入力部５の電圧を０Ｖに戻した時の残留分極は変化せず、学習強化はされない。
【０１１２】
さらに高度の学習強化を行う場合は、学習記憶部７にフローティングゲート４に対して負の電圧を印加し、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加されるようにする。印加時間は、強誘電体膜８の分極反転が生じるのに要する時間以上であれば、任意の時間でよい。例えば、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加される時間が１００ｎｓ程度のパルスでもよい。この時、図７に示すヒステリシス特性において、強誘電体膜８の両端に印加されている電圧は、パルス電圧の印加前は０Ｖなので、残留分極は、Ａ点とＢ点との間のどこかに位置する。パルス印加中は、強誘電体膜８の両端に印加されている電圧がＶｃより大きくなるため、分極状態はＤ点に移る。パルス印加後は、印加電圧が０Ｖに戻るため、分極状態はＥ点に移る。当初、分極状態がＡ点にあったとすると、Ｙだけ残留分極が変化し、正から負の方向に大きく分極する。よって、ｎ個の信号入力部５の入力電圧が、より大きくなければＮＭＩＳＦＥＴ１がＯＮしないようになる。これは、学習記憶部７に印加したパルスによりＮＭＩＳＦＥＴ１がさらにＯＮしにくくなることを意味しており、負の学習が強化され、大きな抑制がされたことと同値である。
【０１１３】
続いて、正の学習を行う機能について説明する。先に説明したのと同様の手順で、学習記憶部７に電圧を印加するが、この場合は、学習記憶部７にフローティングゲート４に対して正の電圧を印加し、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加されるようにする。印加時間は、強誘電体膜８の分極反転が生じるのに要する時間以上であれば、任意に設定することができる。例えば、強誘電体膜８の両端にＶｃ以上の電圧が印加される時間が１００ｎｓ程度のパルス信号を強誘電体膜８の両端に印加してもよい。この時、図７に示すヒステリシス特性において、強誘電体膜８の両端に印加されている電圧は、パルス電圧の印加前は印加電圧が０Ｖなので、分極状態はＥ点に位置する。パルス信号の印加中は、強誘電体膜８の両端に印加されている電圧が抗電圧−Ｖｃを越えるため、分極状態はＦ点へ移る。また、パルス信号の印加後は、印加電圧が０Ｖに戻るため、分極状態はＡ点へ移る。当初Ｅ点にあった分極状態がＡ点に移ったのであるから、Ｙだけ残留分極が変化し、負から正の方向に大きく分極する。よって、ｎ個の信号入力部５の入力電圧がより小さくてもＮＭＩＳＦＥＴ１がＯＮするようになる。これは、学習記憶部７に印加したパルスによりＮＭＩＳＦＥＴ１がさらにＯＮしやすくなることを意味しており、正の学習がされたことになる。
【０１１４】
また、この時のパルス信号の電圧を強誘電体膜８の両端に抗電圧Ｖｃ未満の電圧が印加されるように少し小さく設定すると、パルス信号の印加前にＥ点にあった分極状態は、パルス信号の印加中はＧ点へ移り、パルス信号の印加後は、印加電圧が０Ｖに戻るため、分極状態はＨ点へ移る。当初、Ｅ点にあった分極状態がＨ点へ移ったのであるから、Ｚだけ残留分極が変化し、負の分極が若干減少する。よって、各信号入力部５の入力電圧が若干小さくてもＮＭＩＳＦＥＴ１がＯＮするようになる。これは、学習記憶部７に印加されたパルス信号によりＮＭＩＳＦＥＴ１が少しＯＮしやすくなることを意味しており、正の弱い学習がされたことになる。
【０１１５】
以上のように、本実施形態によると、学習記憶部７に印加する電圧を制御することで、学習の強化や抑制をいろんな割合で行うことができる。本実施形態により、ＮＭＩＳＦＥＴ１に関係なく、学習記憶部７の電圧を制御するだけで簡便にニューロンの学習記憶情報の強化や抑制をいろんな割合で行うことが可能となる。しかも、本実施形態により、各ＭＩＳ型ニューロン素子の基板部分を電気的に絶縁したり、非常に複雑な制御回路を設計したりする必要がない。
【０１１６】
よって、本実施形態を用いれば、各ニューロンの出力状況を簡便に学習記憶でき、かつその学習記憶を容易に強化・抑制する機構を組み込んだニューロン素子を簡便な方法で提供することができる。さらに、このニューロン素子を組み合わせて演算回路を構成することで、ニューロン素子を形成することもできるし、このニューロン素子を用いて学習機能を有する半導体応用機器を実現することもできる。さらに、この半導体応用機器を用いて、認識、判断等の高度なことを行うシステム、いわば人工知能システムを実現することも可能となる。
【０１１７】
なお、本実施形態では、ＮＭＩＳＦＥＴ１と負荷抵抗素子９との組み合わせによって回路を構築したが、第１の実施形態と同様に、負荷抵抗素子９の代わりにｐ型ＭＩＳトランジスタを用いることもできる。
【０１１８】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る半導体装置であるニューロン素子及び制御回路の構成を示す模式図である。
【０１１９】
本実施形態では、第１の実施形態におけるニューロン素子に加えて、制御回路を備えている。本実施形態の制御回路は、出力端子１０に接続され、第１の出力信号Ｖｏｕｔ１を受ける論理回路２１と、論理回路２１に接続され論理回路２１から出力される第２の出力信号Ｖｏｕｔ２を受ける次段の論理回路２２と、各種データを内蔵する評価回路２３と、学習記憶部７に供給するパルス信号を発生するためのパルス信号発生回路２４とを備えている。
【０１２０】
本実施形態におけるＮＭＩＳＦＥＴ１の基本的な構成及び動作は、第１又は第２の実施形態で説明したとおりである。
【０１２１】
出力端子１０から出力される第１の出力信号Ｖｏｕｔ１は、論理回路２１を通った後、第２の出力信号Ｖｏｕｔ２となり、さらに次段の論理回路２２に伝送される。第１の実施形態で説明したように、ｎ個の信号入力部５の入力値の合計がある値になると、フローティングゲート４の電位ＶＦ  がＮＭＩＳＦＥＴ１の閾値電圧ＶＴＨを越え、ＮＭＩＳＦＥＴ１はＯＮとなり、ソース端子２とドレイン端子３との間に電流が流れ、導通状態となる。ＮＭＩＳＦＥＴ１がＯＮした時、第１の出力信号Ｖｏｕｔ１は１から０に変化する。
【０１２２】
また、評価回路２３により、第２の出力信号Ｖｏｕｔ２と評価回路２３に格納されている評価用基準値とが比較され、その結果の評価信号Ｓｅｖが論理回路２１にフィードバックされる。評価信号Ｓｅｖは、第２の出力信号Ｓｏｕｔ２が回路全体の信号出力が求める結果に近いかどうかを評価した結果出力される信号であり、評価信号Ｓｅｖは、これを必要とする他のニューロン素子全てに供給することができる。評価信号Ｓｅｖは、例えば、第２の出力信号Ｖｏｕｔ２が求める結果（評価用基準値）と近い場合は正の電圧信号であり、第２の出力信号Ｖｏｕｔ２が求める結果（評価用基準値）と非常にかけ離れた場合は負の電圧信号であり、その中間である場合は０Ｖの信号であるとする。つまり、第１の出力信号Ｖｏｕｔ１を学習強化するか、抑制するかの判断が評価信号Ｓｅｖを用いて論理回路２１で行われる。
【０１２３】
例えば、ＮＭＩＳＦＥＴ１がＯＮして第１の出力信号Ｖｏｕｔ１が０Ｖに近く、評価信号Ｓｅｖが正の電圧信号である場合、第１の出力信号Ｖｏｕｔ１を強化するために、論理回路２１からは正の教師信号Ｓｐｔがパルス信号発生回路２４に供給される。このとき、パルス信号発生回路２４から、第１の出力信号Ｖｏｕｔ１と正の教師信号Ｓｐｔとを受けて、学習記憶部７に供給する学習信号Ｓｌｎとして、学習を強化するための正電圧のパルス信号が出力される。したがって、強誘電体膜８の両端には、負方向の強い電界が印加される。よって、正電圧のパルス信号が印加された後除かれたときには、強誘電体膜８の残留分極は負となり、かつその絶対値が増大することになる。これは、入力部５に正の入力信号を受けたときにＮＭＩＳＦＥＴ１がＯＮしやすくなることを意味している。すなわち、正電圧のパルス信号である学習信号Ｓｌｎにより、ＮＭＩＳＦＥＴ１がＯＮしやすくなって、正の学習が強化されたことを意味する。学習信号Ｓｌｎの印加時間は、強誘電体膜８の分極反転が生じるのに要する時間以上であればよい。例えば、学習信号Ｓｌｎは、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加される時間が１００ｎｓ程度になるようなパルス信号でもよい。
【０１２４】
同様に、ＮＭＩＳＦＥＴ１がＯＦＦであり第１の出力信号Ｖｏｕｔ１が電源電圧に近く、評価信号Ｓｅｖが正の電圧信号である場合、第１の出力信号Ｖｏｕｔ１を強化するために、論理回路２１からは正の教師信号Ｓｐｔがパルス信号発生回路２４に供給される。パルス信号発生回路２４では、第１の出力信号Ｖｏｕｔ１と正の教師信号Ｓｐｔとを受けて、学習記憶部７に供給する学習信号Ｓｌｎとして、学習を強化するための負電圧のパルス信号が出力される。
【０１２５】
一方、ＮＭＩＳＦＥＴ１がＯＮして第１の出力信号Ｖｏｕｔ１が０Ｖに近く、評価信号Ｓｅｖが負の電圧の場合、第１の出力信号Ｖｏｕｔ１を弱めるために、論理回路２１からは負の教師信号Ｓｎｔがパルス信号発生回路２４に供給される。このとき、パルス信号発生回路２４から、第１の出力信号Ｖｏｕｔ１と負の教師信号Ｓｎｔとを受けて、学習記憶部７に供給する学習信号Ｓｌｎとして、学習を弱める（抑制する）ための負電圧のパルス信号が出力される。したがって、強誘電体膜８の両端には、正方向の強い電界が印加される。よって、負電圧のパルス信号が印加された後除かれたときには、強誘電体膜８の残留分極は正となり、かつその絶対値が増大することになる。これは、入力部５に正の入力信号を受けたときにＮＭＩＳＦＥＴ１がＯＮしにくくなることを意味している。すなわち、負電圧のパルス信号である学習信号Ｓｌｎにより、ＮＭＩＳＦＥＴ１がＯＮしにくくなって、学習が弱められた（抑制された）ことを意味する。学習信号Ｓｌｎの印加時間は、強誘電体膜８の分極反転が生じるのに要する時間以上であればよい。例えば、学習信号Ｓｌｎは、強誘電体膜８の両端に抗電圧Ｖｃ以上の電圧が印加される時間が１００ｎｓ程度になるようなパルス信号でもよい。
【０１２６】
同様に、ＮＭＩＳＦＥＴ１がＯＦＦであり第１の出力信号Ｖｏｕｔ１が電源電圧に近く、評価信号Ｓｅｖが負の電圧信号である場合、第１の出力信号Ｖｏｕｔ１を弱めるために、論理回路２１からは負の教師信号Ｓｎｔがパルス信号発生回路２４に供給される。パルス信号発生回路２４では、第１の出力信号Ｖｏｕｔ１と負の教師信号Ｓｎｔとを受けて、学習記憶部７に供給する学習信号Ｓｌｎとして、学習を弱めるための正電圧のパルス信号が出力される。
【０１２７】
以上のように、出力端子１０からの出力信号Ｓｏｕｔ１，Ｓｏｕｔ２に応じて、学習信号Ｓｌｎの電圧を制御することで、第２の実施形態と同様に、学習の強化や抑制をいろんな割合で行うことができる。
【０１２８】
なお、評価信号Ｓｅｖが０Ｖの場合は論理回路２１からは、正の教師信号Ｓｐｔも負の教師信号Ｓｎｔも出力しないため、学習信号Ｓｌｎは０Ｖのままであり、学習の強化や抑制は行われない。
【０１２９】
以上述べた通り、学習信号Ｓｌｎとしては正電圧のパルス信号も、負電圧のパルス信号も用いることができる。その際、ＮＭＩＳＦＥＴ１は通常動作モードで使用でき、ＮＭＩＳＦＥＴ１の基板領域の電圧を制御する必要もない。
【０１３０】
よって、本実施形態のニューロン素子によると、複雑な制御回路を用いることなく、簡便に強誘電体膜８を用いた学習の強化・抑制を行うことができる。よって、本実施形態のニューロン素子を多数組み合わせることにより、各ニューロン素子の出力状態を簡便に学習記憶でき、かつ、その学習記憶を容易に強化もしくは弱める機構を組み込んだニューロン素子を簡便な方法で提供することができる。
【０１３１】
なお、本実施形態では、ＮＭＩＳＦＥＴ１と負荷抵抗素子９との組み合わせでニューロン素子の回路を構築したが、第２の実施形態と同様に、負荷抵抗素子９の代わりに、ｐ型ＭＩＳトランジスタを用いることもできる。また、評価信号Ｓｅｖは正の電圧，負の電圧，０Ｖの３種類としたが、評価信号Ｓｅｖの電圧をアナログ値もしくはパルス数などにより諧調調整することにより、学習信号Ｓｌｎの電圧をアナログ的に制御することができ、さらに精度の高い学習強化・抑制を行うことができる。
【０１３２】
（第４の実施形態）
第１〜第３の実施形態では、本発明を主として出力抑制型のニューロン素子に適用した例について説明したが、本実施形態においては、本発明を、主として出力強化型、または出力抑制型と出力強化型との選択が可能なタイプのニューロン素子に適用した例について説明する。
【０１３３】
図９は、本発明の第４の実施形態に係る半導体装置であるニューロン素子の構成を示す模式図である。
【０１３４】
本実施形態のニューロン素子は、ソース端子３２と、ドレイン端子３３と、ゲート絶縁膜３６と、ゲート電極４１とを有するｎチャネル型ＭＩＳトランジスタ（ＮＭＩＳＦＥＴ３１）を備えている。ソース端子３２は、ＮＭＩＳＦＥＴ３１の基板領域と共に接地され、ドレイン端子３３は出力端子４０に接続されている。出力端子４０は、電源電圧ＶＤＤを供給するための電源電圧供給部に負荷抵抗素子３９を介して接続されている。
【０１３５】
また、ＮＭＩＳＦＥＴ３１のゲート電極４１に強誘電体膜３８を挟んで対向するフローティング電極３４が設けられている。そして、フローティング電極３４に容量結合するｎ個の信号入力部３５が設けられている。信号入力部３５は、入力端子３５ａと、入力端子３５ａに接続される入力ゲート電極３５ｂと、入力ゲート電極３５ｂとフローティング電極３４との間に介在する常誘電体膜３５ｃとによって構成されている。つまり、入力ゲート電極３５ｂとフローティング電極３４とは、常誘電体膜３５ｃによって容量結合している。
【０１３６】
入力ゲート電極３５ｂとフローティング電極３４との間の容量は、常誘電体膜３５ｃの材料，厚み及び面積によって定まる。各入力ゲート電極３５ｂとフローティング電極３４との間の容量は、すべて同じであってもよいし、重み付けのためにそれぞれが異なっていてもよい。
【０１３７】
また、分極用電圧を受ける電圧端子３７ａと、フローティング電極３４に常誘電体３７ｃを挟んで対向する電極３７ｂとを有する学習記憶部３７が設けられている。学習記憶部３７の電圧端子３７ａには、通常、０Ｖの一定電圧（接地電圧）が印加される。
【０１３８】
なお、第３の実施形態と同様に、出力端子４０の信号は論理回路（図示せず）へ伝送される。
【０１３９】
ここで、第１の実施形態で説明したように、ｎ個の信号入力部３５の入力値の合計がある値になると、ゲート電極４１の電位ＶＦ  がＮＭＩＳＦＥＴ３１の閾値電圧ＶＴＨを越え、ＮＭＩＳＦＥＴ３１はＯＮとなり、ソース端子３２とドレイン端子３３との間に電流が流れ、導通状態となる。ＮＭＩＳＦＥＴ３１がＯＮした時、出力端子４０の電圧は電源電圧ＶＤＤから０に変化する。ゲート電極４１の電位ＶＦ  がＮＭＩＳＦＥＴ３１の閾値電圧ＶＴＨになった時に、強誘電体膜３８の両端には抗電圧Ｖｃが印加されるように、強誘電体膜３８の容量と、ＮＭＩＳＦＥＴ３１のゲート容量と、ｎ個の信号入力部３５の各常誘電体膜３５ｃと、学習記憶部３７の常誘電体膜３７ｃの容量とを最適化した設計をしておく。すると、ＮＭＩＳＦＥＴ３１がＯＮすると同時に強誘電体膜３８の分極は−ＱＭから＋ＱＭへ反転し、＋２ＱＭだけ大きくなる。よって、次にＮＭＩＳＦＥＴ３１をＯＮさせるためには、フローティング電極３４の電位ＶＦ  は２ＱＭ／（Ｃ１＋Ｃ２＋．．．＋Ｃｎ＋ＣＭ＋Ｃ０）だけ小さくてもよいことになる。これは、言い換えれば、強誘電体膜３８の残留分極が、ＮＭＩＳＦＥＴ３１のＯＮしたことを学習記憶し、出力を強化していることと同じになる。この学習をリセットするためには、学習記憶部３７に信号入力部３５に対して負の電圧を印加すればよい。
【０１４０】
本実施形態では、出力強化型のニューロン素子の構成について説明したが、出力抑制型と出力強化型とを配線もしくはトランジスタを用いて選択する方法もある。
【０１４１】
図１０（ａ）〜（ｃ）は、それぞれ順に、本発明の第４の実施形態の変形例に係る半導体装置であるニューロン素子の切り換え配線前の構成、出力抑制型に配線されたときの構成、出力強化型に配線されたときの構成を示す模式図である。
【０１４２】
図１０（ａ）に示すように、切り換え配線前においては、ＮＭＩＳＦＥＴ３１のゲート電極４１と、フローティングゲート３４と、強誘電体膜３８を挟む２つの電極とは接続されていない。また、学習記憶部３７の電圧端子３７ａと電極３７ｂとも互いに接続されていない。
【０１４３】
１つの方法は、図１０（ｂ）に示すように、強誘電体膜３８を挟む２つの電極と、学習記憶部３７の電圧端子３７ａ，電極３７ｂを接続するように配線する方法である。言い換えると、学習記憶部３７の電圧端子３７ａ中に強誘電体膜３８を介在させるのである。このように接続することにより、第１の実施形態と同様に、電圧端子３７ａに０Ｖの一定電圧を印加すると、学習記憶部３７は学習を弱める負の学習機能を有することになる。
【０１４４】
もう１つの方法は、図１０（ｃ）に示すように、強誘電体膜３８を挟む２つの電極をゲート電極４１とフローティング電極３４とを接続するように配線する方法である。言い換えると、強誘電体膜３８をゲート電極４１とフローティング電極３４との間に介在させるのである。このように接続することにより、第４の実施形態と同様に、電圧端子３７ａに０Ｖの一定電圧を印加すると、学習記憶部３７は学習を強める正の学習機能を有することになる。
【０１４５】
なお、この変形例においては、強誘電体膜３８と、ゲート電極４１，フローティング電極３４及び学習記憶部３７との接続関係を配線によって切り替える構成としたが、配線を施しておいて、各経路にスイッチングトランジスタを介設することにより、図１０（ｂ）又は（ｃ）に示す接続関係に切り替えることも可能である。その場合には、使用の途中で機能を変更することができる。
【０２９２】
【発明の効果】
本発明により、高い学習機能，論理変換機能，荷重制御機能などを有するニューロン素子，電位発生装置，論理変換回路などとして機能する半導体装置の提供をはかることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置のニューロン素子の回路構成を示す模式図である。
【図２】強誘電体膜の残留分極の電圧依存性（ヒステリシスループ）を示す図である。
【図３】第１の実施形態のニューロン素子のキャパシタ部分のみを取り出したときの等価回路図である。
【図４】図１に示す回路において、２つの信号入力部を設けた場合の動作波形例を示す図である。
【図５】複数個の学習記憶部を複数設けた第１の実施形態の第１の変形例に係る半導体装置であるニューロン素子の構成を示す模式図である。
【図６】第１の実施形態の第２の変形例に係る半導体装置であるニューロン素子の構成を示す模式図である。
【図７】第１の実施形態とは異なる方式を採用した時の強誘電体膜の残留分極の電圧依存性（ヒステリシスループ）を示す図である。
【図８】本発明の第３の実施形態に係る半導体装置であるニューロン素子及び制御回路の構成を示す模式図である。
【図９】本発明の第４の実施形態に係る半導体装置であるニューロン素子の構成を示す模式図である。
【図１０】（ａ）〜（ｃ）は、それぞれ順に、本発明の第４の実施形態の変形例に係る半導体装置であるニューロン素子の切り換え配線前の構成、出力抑制型に配線されたときの構成、出力強化型に配線されたときの構成を示す模式図である。
【図１１】従来の公報に記載されている第２の従来例に係るニューロン素子の等価回路図である。
【図１２】従来例における制御端子に負のパルス信号を加えたときの入力信号に対する各部の電荷量を出力信号の論理値とを表にして示す図である。
【図１３】従来例における制御端子にさらに振幅の大きい負のパルス信号を加えたときの入力信号に対する各部の電荷量を出力信号Ｙの論理値とを表にして示す図である。
【図１４】（ａ），（ｂ）は、それぞれ順に、従来例に係るニューロン素子のフローティングゲートの電位の時間変化を示すタイミングチャート、及び強誘電体膜に印加される電圧の時間変化を示すタイミングチャートである。
【図１５】脳の基本単位の構成を簡略化して示すブロック回路図である。
【図１６】従来例に係るνＭＯＳの構造を簡略化して示す模式図である。
【図１７】特許公報に記載されている従来例のニューロン素子の構成を示す模式図である。
【図１８】特許公報に記載されている従来の強誘電体ゲートトランジスタ構造を示す断面図である。
【図１９】電子が厚さ１０ｎｍの熱酸化シリコン膜をトンネリングする際の印加電圧とトンネル電流の相関を示す図である。
【符号の説明】
１    ＮＭＩＳＦＥＴ
２    ソース端子
３    ドレイン端子
４    フローティングゲート
５    信号入力部
５ａ  入力端子
５ｂ  入力ゲート電極
５ｃ  常誘電体膜
６    ゲート絶縁膜
７    学習記憶部
７ａ  電圧端子
７ｂ  分極用電極
８    強誘電体膜
９  負荷抵抗素子
１０  出力端子
１１  ＰＭＩＳＦＥＴ
１２  ソース端子
１３  ドレイン端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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