(57)【特許請求の範囲】
【請求項１】
第１の電圧で動作する第１の外部回路に接続される入力信号端子と、
上記第１の電圧よりも高い第２の電圧で動作する第２の外部回路に接続される出力信号端子と、
入力部が上記入力信号端子に接続され出力部が上記出力信号端子に接続されて、上記第２の電圧で動作する論理ゲートと、
上記入力信号端子と論理ゲートの入力部の少なくとも一部との間に介設され、上記入力信号端子の電位が上記第１の電圧よりも低い所定電位以下のときにオンし、上記論理ゲートの入力部の少なくとも一部の電位が上記所定電位を越えるとオフするスイッチ回路と、
上記出力信号端子の電位状態に応じて上記論理ゲートの入力部の電位を上記第２の電圧に引き上げるフィードバック回路とを備え、
上記スイッチ回路は、
上記入力信号端子−論理ゲート間に介設され、ゲートが上記第１の電圧の電源に接続されるスイッチングトランジスタと、
上記スイッチングトランジスタのゲートと上記第１及び第２の電圧の電源の間に介設される２つのＮチャネル型ＭＯＳトランジスタを含み、
上記２つのＮチャネル型ＭＯＳトランジスタのソースはそれぞれ上記第１の電圧の電源と第２の電圧の電源とに接続され、上記２つのＮチャネル型ＭＯＳトランジスタの一方のゲートと他のソースとがそれぞれ互いに接続されていることを特徴とするレベルシフト回路。
【請求項２】
請求項１記載のレベルシフト回路において、
上記フィードバック回路は、
第２の電圧の電源と上記論理ゲートの入力部との間に接続され、ゲートが上記論理ゲートの出力部に接続されるＰチャネル型ＭＯＳトランジスタであることを特徴とするレベルシフト回路。
【請求項３】
請求項１又は２記載のレベルシフト回路において、
上記論理ゲートは、上記第２の電圧の電源と接地電源との間で順に直列接続されるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを有するＣＭＯＳインバータであり、
上記ＣＭＯＳインバータのＰチャネル型ＭＯＳトランジスタのドレインと上記Ｎチャネル型ＭＯＳトランジスタのドレインとに共通に上記出力信号端子が接続され、
上記論理ゲートの入力部は、上記Ｐチャネル型ＭＯＳトランジスタのゲートと上記Ｎチャネル型ＭＯＳトランジスタのゲートとで構成されていることを特徴とするレベルシフト回路。
【請求項４】
請求項３記載のレベルシフト回路において、
上記ＣＭＯＳインバータのＰチャネル型ＭＯＳトランジスタのゲートは上記スイッチ回路及び上記フィードバック回路に接続される一方、上記ＣＭＯＳインバータのＮチャネル型ＭＯＳトランジスタのゲートは上記スイッチ回路とフィードバック回路から切り離されて上記入力信号端子に接続されていることを特徴とするレベルシフト回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電源電圧の異なる回路を接続する際に使用するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
近年、電子機器の低消費電力化の要望に伴いＬＳＩ内部回路の電源電圧が３Ｖやそれ以下の低い電圧になってきている。それにともない、内部回路の電源電圧が３Ｖで外部のＬＳＩが５Ｖ動作品で５Ｖ振幅の入力が要求される場合等が生じ、３Ｖやそれ以下の振幅を５Ｖ振幅に昇圧するレベルシフト回路が必要となる。
【０００３】
従来のレベルシフト回路について説明する。
【０００４】
図７は、従来のレベルシフト回路であり、６０１は低電圧（例えば３Ｖ）動作回路からの入力信号端子であり、６０２は高電圧（例えば５Ｖ）動作回路への出力信号端子である。６２１は低電圧電源（例えば３Ｖ）に接続される第１電源端子であり、６２２は高電圧電源（例えば５Ｖ）に接続される第２電源端子である。６０３及び６０４はＰチャネル型ＭＯＳトランジスタ（以下Ｐｃｈトランジスタという）であって、該各Ｐｃｈトランジスタ６０３，６０４のソースはいずれも第２電源端子６２２に接続されている。６０５及び６０６はＮチャネル型ＭＯＳトランジスタ（以下Ｎｃｈトランジスタ）であって、該各Ｎｃｈトランジスタ６０５，６０６のソースは接地電源（０Ｖ）に接続されている。６０７は低電圧（例えば３Ｖ）で動作するインバータであり、６０８及び６０９は回路の内部ノードである。
【０００５】
以上のように構成されたレベルシフト回路について、以下その動作について説明する。
【０００６】
入力信号端子６０１にＬレベル（０Ｖ）からＨレベル（３Ｖ）に変化する信号が入力されると、この信号がＮｃｈトランジスタ６０６のゲートに入力され、そのゲート−ソース間電圧が上昇し、同トランジスタ６０６のオン抵抗が低下する。内部ノード６０９の電位はＰｃｈトランジスタ６０４とＮｃｈトランジスタ６０６の抵抗比で決まっているため、Ｎｃｈトランジスタ６０６のオン抵抗の低下により内部ノード６０９の電位は低下に転じる。
【０００７】
一方、Ｎｃｈトランジスタ６０５のゲートには、インバータ６０７を介して入力信号の反転信号が入力されるため、そのゲート−ソース間電圧が低下し、同トランジスタ６０５のオン抵抗が上昇する。内部ノード６０８の電位もＰｃｈトランジスタ６０３とＮｃｈトランジスタ６０５の抵抗比で決まっており、Ｎｃｈトランジスタ６０５のオン抵抗の上昇により内部ノード６０８の電位は上昇に転ずる。
【０００８】
内部ノード６０９の電位低下により、Ｐｃｈトランジスタ６０３のゲート−ソース間電圧が上昇し、同トランジスタ６０３のオン抵抗が低下するため、内部ノード６０８の電位は更に上昇する。また、内部ノード６０８の電位上昇により、Ｐｃｈトランジスタ６０４のゲート−ソース間電圧が低下し、同トランジスタ６０４のオン抵抗が上昇するため、内部ノード６０９の電位は更に下降する。
【０００９】
そして、ついには、Ｐｃｈトランジスタ６０４はオフ状態となり、内部ノード６０９の電位は０Ｖとなる。また、Ｐｃｈトランジスタ６０３はオン状態となり、内部ノード６０８の電位は５Ｖとなる。これにより、出力信号端子６０２の電位は０Ｖとなる。
【００１０】
また、入力信号端子６０１にＨレベル（３Ｖ）からＬレベル（０Ｖ）に変化する信号を入力した時は、上記と逆の動作となり、出力信号端子６０２は５Ｖとなる。
【００１１】
以上のような動作により、出力信号端子６０２には入力端子６０１への入力信号の反転信号が現れ、この反転信号の振幅は５Ｖとなる。
【００１２】
【発明が解決しようとする課題】
しかしながら、上記従来のレベルシフト回路の構成では、低電圧動作回路からの入力信号の反転信号を生成する低電圧動作のインバータが必要となる。ＬＳＩ上に低電圧動作のインバータを作るには、低電圧電源に接続したＮウェル内にＰｃｈトランジスタを配置しなければならず、そのＮウェルを別個に作る分だけＬＳＩのパターン面積が大きくなってしまうという問題があった。
【００１３】
一方、高電圧電源に接続されるＮウェル内に上記Ｐｃｈトランジスタを配置する方法も考えられるが、この場合は、基板バイアス効果によりＰｃｈトランジスタのドレイン電流が低下してしまうので、ゲート幅の大きなトランジスタが必要となり、やはりＬＳＩのパターン面積が大きくなってしまう。また、上記低電圧動作のインバータに供給するための低電圧電源の配線が必要であり、これによってもＬＳＩの面積を縮小するのが困難であるという問題があった。
【００１４】
本発明は斯かる点に鑑みてなされたものであり、その目的は、消費電力が小さく、かつＬＳＩのパターン面積の小さいレベルシフト回路を提供することにある。
【００１５】
【課題を解決するための手段】
上記問題点を解決するために、本発明のレベルシフト回路は、低電圧動作回路から高電圧動作の論理ゲートにＨレベルを入力した時、フィードバック回路により上記論理ゲートの入力電位を高電圧電源の電位まで引き上げ、同時に上記論理ゲートの入力から低電圧動作回路への電流の逆流を防止するスイッチ回路を備える構成である。
【００１６】
具体的に請求項１の発明の発明の講じた手段は、レベルシフト回路を、第１の電圧で動作する第１の外部回路に接続される入力信号端子と、上記第１の電圧よりも高い第２の電圧で動作する第２の外部回路に接続される出力信号端子と、入力部が上記入力信号端子に接続され出力部が上記出力信号端子に接続されて、上記第２の電圧で動作する論理ゲートと、上記入力信号端子と論理ゲートの入力部の少なくとも一部との間に介設され、上記入力信号端子の電位が上記第１の電圧よりも低い所定電位以下のときにオンし、上記論理ゲートの入力部の少なくとも一部の電位が上記所定電位を越えるとオフするスイッチ回路と、上記出力信号端子の電位状態に応じて上記論理ゲートの入力部の電位を上記第２の電圧に引き上げるフィードバック回路とを設ける構成としたものである。さらに、上記スイッチ回路として、上記入力信号端子−論理ゲート間に介設され、ゲートが上記第１の電圧の電源に接続されるスイッチングトランジスタを設けたものである。さらに、上記請求項３または請求項４記載のレベルシフト回路において、スイッチ回路に、上記スイッチングトランジスタのゲートと上記第１及び第２の電圧の電源の間に介設される２つのＮチャネル型ＭＯＳトランジスタをさらに設け、上記２つのＮチャネル型ＭＯＳトランジスタのソースはそれぞれ上記第１の電圧の電源と第２の電圧の電源とに接続され、上記２つのＮチャネル型ＭＯＳトランジスタの一方のゲートと他のソースとがそれぞれ互いに接続されているように構成したものである。
【００１７】
請求項２の発明の講じた手段は、請求項１記載のレベルシフト回路において、上記フィードバック回路を、第２の電圧の電源と上記論理ゲートの入力部との間に接続され、ゲートが上記論理ゲートの出力部に接続されるＰチャネル型ＭＯＳトランジスタで構成したものである。
【００１８】
請求項３の発明の講じた手段は、請求項１又は２記載のレベルシフト回路において、上記論理ゲートを、上記第２の電圧の電源と接地電源との間で順に直列接続されるＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを有するＣＭＯＳインバータとする。そして、ＣＭＯＳインバータのＰチャネル型ＭＯＳトランジスタのドレインと上記Ｎチャネル型ＭＯＳトランジスタのドレインとに共通に上記出力信号端子に接続する。さらに、上記論理ゲートの入力部を、上記Ｐチャネル型ＭＯＳトランジスタのゲートと上記Ｎチャネル型ＭＯＳトランジスタのゲートとで構成したものである。
【００１９】
請求項４の発明の講じた手段は、請求項３記載のレベルシフト回路において、上記ＣＭＯＳインバータのＰチャネル型ＭＯＳトランジスタのゲートを上記スイッチ回路及び上記フィードバック回路に接続する一方、上記ＣＭＯＳインバータのＮチャネル型ＭＯＳトランジスタのゲートを上記スイッチ回路とフィードバック回路から切り離されて上記入力信号端子に接続したものである。
【００２０】
【作用】
以上の構成によって、各請求項の発明では、下記の作用が得られる。
【００２１】
請求項１、２又は３の発明では、入力信号端子からスイッチ回路を介して高電圧動作の論理ゲートにＨレベルが入力されると、フィードバック回路により上記論理ゲートの入力部の電位が第２の電圧と同じ電位まで引き上げられる。同時に、スイッチ回路がオフ状態となり、論理ゲートの入力部から入力信号端子への電流の逆流が阻止されるので、入力信号端子からの信号の反転信号を生成することなく、論理ゲートの出力部から第２電圧の信号が出力される。したがって、低電圧動作のインバータを配置する必要がないので、低電圧電源に接続されるウェル領域を形成する必要がなくなり、ＬＳＩのパターン面積が低減される。
【００２２】
また、スイッチングトランジスタのソース・ドレインの電位が第１の電圧からスイッチングトランジスタのしきい値を差し引いた値である所定値よりも低くなると、スイッチングトランジスタがオンとなる。一方、スイッチングトランジスタの論理ゲートのソース・ドレインの電位が上記所定値よりも高くなると、スイッチングトランジスタがオフとなる。したがって、論理ゲートの入力部の電位が高電圧である第２の電圧に上昇したときでも、低電圧側の入力信号端子に電流が逆流することがなく、レベルシフト回路の円滑な動作が維持されることになる。
【００２３】
また、第２の電圧の供給がオフ状態で入力信号端子の電位がＨレベルのときでも、スイッチ回路に付加された２つのＮチャネルＭＯＳトランジスタの動作によってスイッチングトランジスタがオフとなるので、入力端子側から高電圧電源への電流の流入が阻止される。しかも、２つのＮチャネルＭＯＳトランジスタはいずれもスイッチングトランジスタと直列に接続されてはいないので、抵抗として機能することはなく、高速動作が維持される。
【００２４】
請求項４の発明では，ＣＭＯＳインバータのＮｃｈＭＯＳトランジスタには入力信号端子から直接第１の電圧の振幅を持つ入力信号が供給されるので、スイッチ回路のしきい値分だけＮｃｈＭＯＳトランジスタの電位が高くなる。したがって、その分ＣＭＯＳインバータのスイッチング電圧を低く設定することが可能となり、ＣＭＯＳトランジスタのＮｃｈトランジスタの寸法の縮小が可能となる。また、ＣＭＯＳインバータのＮｃｈＭＯＳトランジスタのゲートに入力信号端子から直接入力信号が印加されることで、ＮｃｈＭＯＳトランジスタのターンオフ時間が短くなり、動作速度が向上する。
【００２５】
【実施例】
以下、本発明の実施例について、図面を参照しながら説明する。
【００２６】
（第１実施例）
図１は本発明の第１実施例におけるレベルシフト回路の回路図である。
【００２７】
同図において、１０１は低電圧（例えば３Ｖ）動作回路からの入力信号端子であり、１０２は高電圧（例えば５Ｖ）動作回路への出力信号端子である。１２１は低電圧電源（例えば３Ｖ）に接続される第１電源端子であり、１２２は高電圧電源（例えば５Ｖ）に接続される第２電源端子である。そして、上記各端子間には、スイッチ回路１０３と、フィードバック回路１０４と、論理ゲートとして機能するＣＭＯＳインバータ１０５とが配設されている。
【００２８】
上記スイッチ回路１０３内には、Ｎｃｈトランジスタであるスイッチングトランジスタ１０９が配設されている。該スイッチングトランジスタ１０９は、上記第１電源端子１２１を介して低電圧電源に接続されるゲートと、上記入力信号端子に接続されるソースと、上記ＣＭＯＳインバータ１０５に接続されるドレインとからなる。つまり、スイッチングトランジスタ１０９の閾値電圧をＶｔｎとすると、ソース又はドレインの電位が（３−Ｖｔｎ）以上の時に、スイッチングトランジスタ１０９がオフ状態となる。
【００２９】
上記フィードバック回路１０４内には、Ｐｃｈトランジスタ１０６が配置されている。該Ｐｃｈトランジスタ１０６は、出力信号端子１０２に接続されるゲートと、第２電源端子１２２に接続されるソースと、ＣＭＯＳインバータ１０５に接続されるドレインとからなる。つまり、Ｐｃｈトランジスタ１０６の閾値電圧をＶｔｐとすると、ゲートの電位が（５−｜Ｖｔｐ｜）のときに、ドレインの電位が５Ｖに引き上げられる。
【００３０】
上記ＣＭＯＳインバータ１０５には、上記第２電源端子１２２と接地電源との間に直列に接続されるＰｃｈトランジスタ１０７及びＮｃｈトランジスタ１０８が配設されている。Ｐｃｈトランジスタ１０７は、スイッチ回路１０３のスイッチングトランジスタ１０９のドレインに接続されるゲートと、第２電源端子１２２を介して高電圧電源に接続されるソースと、出力信号端子１０２に接続されるドレインとからなり、出力振幅は５Ｖである。Ｎｃｈトランジスタ１０８は、スイッチ回路１０３のスイッチングトランジスタ１０９のドレインに接続されるゲートと、接地電源に接続されるソースと、出力信号端子１０２に接続されるドレインとからなる。
【００３１】
また、１２０は上記スイッチ回路１０３とＣＭＯＳインバータ１０５間の回路間の中間ノードである。
【００３２】
以上のように構成されたレベルシフト回路について、以下、図１を参照しながらその動作を説明する。
【００３３】
（１）  入力信号端子１０１にＬレベル（０Ｖ）からＨレベル（３Ｖ）に変化する信号が入力された場合
スイッチングトランジスタ１０９はソース又はドレインの電位が（３−Ｖｔｎ）以上になるとオフ状態となるので、中間ノード１２０の電位は（３−Ｖｔｎ）まで上昇する。したがって、ＣＭＯＳインバータ１０５のスイッチング電圧を（３−Ｖｔｎ）より低くしておくことにより、ＣＭＯＳインバータ１０５からインバータ動作によりＬレベルが出力される。ただし、この段階ではＰｃｈトランジスタ１０７、Ｎｃｈトランジスタ１０８が両方オン状態であるため、ＣＭＯＳインバータ１０５の出力電圧は０Ｖにはなっていない。
【００３４】
次に、Ｐｃｈトランジスタ１０６がオン状態になるため、中間ノード１２０の電位は更に上昇し、５Ｖに達する。中間ノード１２０の電位が５ＶになるとＰｃｈトランジスタ１０７はオフ状態となるので、ＣＭＯＳインバータ１０５の出力レベルは０Ｖになり、出力信号端子１０２の電位は０Ｖとなる。
【００３５】
（２）  入力信号端子１０１にＨレベル（３Ｖ）からＬレベル（０Ｖ）に変化する信号が入力された場合
スイッチングトランジスタ１０９はソースの電位が０Ｖとなるためオン状態となり、中間ノード１２０の電位は低下する。中間ノード１２０の電位をＶ120、スイッチングトランジスタ１０９のオン抵抗をＲ109、Ｐｃｈトランジスタ１０６のオン抵抗をＲ106とすると、中間ノード電位Ｖ120は、下記式
Ｖ120＝５＊Ｒ109／（Ｒ109＋Ｒ106）
で決定される。従って、スイッチングトランジスタ１０９のオン抵抗Ｒ109をＰｃｈトランジスタ１０６のオン抵抗Ｒ106に対して十分低く設定しておくことにより、中間ノード電位Ｖ120はＣＭＯＳインバータ１０５のスイッチング電圧以下となり、ＣＭＯＳインバータ１０５からインバータ動作によりＨレベルが出力される。ただし、この段階ではＰｃｈトランジスタ１０７、Ｎｃｈトランジスタ１０８が両方オン状態であるため、ＣＭＯＳインバータ１０５の出力電圧は５Ｖにはなっていない。
【００３６】
その後、Ｐｃｈトランジスタ１０６のゲート電位が低下して抵抗Ｒ106が大きくなると、中間ノード電位Ｖ120が一層低下し、ＣＭＯＳインバータ１０５の出力電圧が一層５Ｖに近付くように作用する。そして、ＣＭＯＳインバータ１０５の出力電圧が（５−｜Ｖｔｐ｜）以上になると、Ｐｃｈトランジスタ１０６がオフ状態となるので、中間ノード１２０の電位は０Ｖとなり、ＣＭＯＳインバータ１０５の出力電圧は５Ｖとなる。すなわち、出力信号端子１０２の電位は５Ｖとなり、Ｈレベルが出力される。
【００３７】
以上のように、本実施例によれば、出力信号端子１０２には入力信号端子１０１の反転信号が現れ、その振幅は５Ｖとなり、レベルシフト動作を行う。しかも、従来例のように低電圧動作回路からの入力信号の反転信号を生成する必要がないので、低電圧動作のインバータは必要ない。従って、低電圧電源に接続されるＮウェルを形成する必要もないため、ＬＳＩのパターン面積を小さくすることができる。また、低電圧電源からの配線についても、スイッチングトランジスタ１０９のゲートには低電圧電源の電位を与えるだけで電流を流す必要がないので、低電圧電源の配線は最小線幅でよく、これによってもＬＳＩのパターン面積を低減することができる。さらに、トランジスタの個数についても、従来例でのトランジスタの個数が６個であるのに対して、本発明の本実施例では４個と少なくすることができるので、ＬＳＩのパターン面積は極めて小さくなる。
【００３８】
（第２実施例）
次に、第２実施例について、図２を参照しながら説明する。図２は本発明の第２実施例におけるレベルシフト回路の回路図である。
【００３９】
本実施例のレベルシフト回路では、上記図１に示す第１実施例のレベルシフト回路と異なり、Ｎｃｈトランジスタ１０８のゲートが、スイッチ回路１０３及びフィードバック回路１０４と切り離されて、直接、低電圧動作回路からの入力信号端子１０１に接続されている。
【００４０】
その他の構成は図１に示すレベルシフト回路の構成と同様であり、図１と同一の機能を有するものには同一の符号を付してその詳細な説明を省略する。
【００４１】
以上のように構成されたレベルシフト回路について、以下、図２を参照しながら、その動作を説明する。
【００４２】
（１）  入力信号端子１０１にＬレベル（０Ｖ）からＨレベル（３Ｖ）に変化する信号が入力された場合
スイッチングトランジスタ１０９はソース又はドレインの電位が（３−Ｖｔｎ）以上になるとオフ状態となるので、中間ノード１２０の電位は（３−Ｖｔｎ）まで上昇する。この時、ＣＭＯＳインバータ１０５においては、Ｐｃｈトランジスタ１０７のゲート電位は（３−Ｖｔｎ）であるが、Ｎｃｈトランジスタ１０８のゲートは直接入力信号端子１０１に接続されているので電位は３Ｖである。したがって、Ｎｃｈトランジスタ１０８がオンとなり、出力信号端子１０２には低レベルが出力される。
【００４３】
（２）  入力信号端子１０１にＨレベル（３Ｖ）からＬレベル（０Ｖ）に変化する信号が入力された場合
Ｐｃｈトランジスタ１０７もＮｃｈトランジスタ１０８も、ゲート電圧はともに０Ｖとなるので、第１実施例と同じ動作となる。
【００４４】
以上のように、本実施例においては、上記第１実施例と同様に、入力信号の反転信号を生成する必要がないので、低電圧動作のインバータは必要ない。従って、低電圧電源に接続したＮウェルも必要ないため、ＬＳＩのパターン面積を小さくすることができる。また、低電圧電源の配線についても、スイッチングトランジスタ１０９のゲートには低電圧電源の電位を与えるだけで電流を流す必要がないので、低電圧電源の配線は最小線幅でよく、これによってもＬＳＩのパターン面積を小さくできる。トランジスタの個数についても、従来例でのトランジスタの個数が６個であるのに対して、本発明の本実施例では４個と少なくすることができる。
【００４５】
加えて、本実施例では、Ｎｃｈトランジスタ１０８のゲートが入力信号端子１０１に直接接続されているので、第１実施例と比べて、ゲート電位はＶｔｎだけ高い。このため、上記（１）の動作において、Ｎｃｈトランジスタ１０８のドレイン電流が増加し、結果として、ＣＭＯＳインバータ１０５のスイッチング電圧を低くしやすい。すなわち、第１実施例と同じスイッチングレベルを得るのに、Ｎｃｈトランジスタ１０８のゲート幅が小さくてすみ、ＬＳＩのパターン面積を小さくすることができる。また、Ｎｃｈトランジスタ１０８のゲート電圧はスイッチングトランジスタ１０９のしきい値Ｖｔｎの影響を受けないため、製造ばらつきに対して、動作範囲を広くできる。
【００４６】
また、第２実施例では、Ｎｃｈトランジスタ１０８のゲートには、抵抗となるスイッチングトランジスタ１０９を介することなく入力信号が印加されるので、上記（２）の動作において、Ｎｃｈトランジスタ１０８がオフ状態になるのに必要な時間が短くて済む。従って、レベルシフト回路の動作速度としては、第２実施例のほうが第１実施例より速い。
【００４７】
（第３実施例）
次に、第３実施例について、図３を参照しながら説明する。図３は、第３実施例におけるレベルシフト回路の回路図である。
【００４８】
本実施例では、上記図１の構成に加え、入力信号端子１０１とスイッチングトランジスタ１０９との間に、ゲートが第２電源端子１２２を介して高電圧電源に接続されるＮｃｈトランジスタ１１０が介設されている。
【００４９】
その他の構成は上記第１図に示すレベルシフト回路の構成と同じであり、図１と同一の機能を有するものには同一の符号を付してその詳細な説明を省略する。
【００５０】
以上のように構成されたレベルシフト回路について、以下、図３を参照しながらその動作を説明する。ただし、本実施例における動作は、上記第１実施例における動作と略同様であるので、上記第１実施例と異なる点のみ説明する。
【００５１】
各電源端子１２１，１２２から低電圧並びに高電圧が供給されているときは、Ｎｃｈトランジスタ１１０は等価的に抵抗として働くので、動作は第１実施例と同様である。しかし、高電圧が供給されなくなり０Ｖとなった時、第１実施例では低電圧動作回路からのＨレベル（３Ｖ）の信号が、Ｐｃｈトランジスタ１０７を通して高電圧電源へ流れ込んでしまう虞れがある。これに対して、第３実施例においては、高電圧が供給されなくなり０Ｖとなった時は、Ｎｃｈトランジスタ１１０がオフ状態となる。このため、入力信号端子１０１は高インピーダンス状態であり、低電圧動作回路から高電圧電源への電流の流入を防止できる。
【００５２】
以上のように、本実施例においては、上記第１実施例と同様に、入力信号の反転信号を生成する必要がなく、ＬＳＩのパターン面積を小さくすることができる。低電圧電源の配線が最小線幅でよいのも同様である。更に、本実施例では、高電圧電源からの供給電圧が０Ｖとなった時でも、低電圧動作回路から高電圧電源への電流の流入を防止できる特長を有する。
【００５３】
なお、本実施例では、高電圧電源に接続されるゲートを有するＮｃｈトランジスタ１１０を、入力信号端子１０１とスイッチングトランジスタ１０９との間に介設した構成となっているが、スイッチングトランジスタ１０９とＣＭＯＳインバータ１０５の間にＮｃｈトランジスタを介設する構成としてもよい。
【００５４】
（第４実施例）
次に、第４実施例について、図４を参照しながら説明する。図４は第４実施例におけるレベルシフト回路の回路図である。
【００５５】
本実施例では、上記図１に示す構成と異なり、スイッチングトランジスタ１０９のゲートと第１電源端子１２１との間にＮｃｈトランジスタ１１１が、スイッチングトランジスタ１０９のゲートと第２電源端子１２２との間にＮｃｈトランジスタ１１２がそれぞれ介設されている。上記各トランジスタ１１１，１１２のドレインがスイッチングトランジスタ１０９のゲートに接続され、Ｎｃｈトランジスタ１１１のソースは第１電源端子１２１に、Ｎｃｈトランジスタ１１２のソースは第２電源端子１２２にそれぞれ接続されている。また、Ｎｃｈトランジスタ１１１のゲートはＮｃｈトランジスタ１１２のソースに、Ｎｃｈトランジスタ１１２のゲートはＮｃｈトランジスタ１１１のソースにそれぞれ接続されている。
【００５６】
その他の構成は、上記図１に示す構成と同じであり、図１と同一の機能を有するものには同一の符号を付してその詳細な説明を省略する。
【００５７】
以上のように構成されたレベルシフト回路について、以下、図４を参照しながらその動作を説明する。ただし、本実施例における基本的な動作は上記第１実施例の動作と略同じであるので、第１実施例の動作と異なる部分のみ説明する。
【００５８】
各端子１２１，１２２を介して低電圧電源から３Ｖが供給され、高電圧電源から５Ｖが供給されている時は、Ｎｃｈトランジスタ１１１のゲートの電位が５Ｖであり、Ｎｃｈトランジスタ１１１はオン状態である。この時、Ｎｃｈトランジスタ１１２において、ソースの電位は５Ｖであり、ゲートの電位は３Ｖであるが、ドレインの電位はＮｃｈトランジスタ１１１の作用により３Ｖであり、オフ状態である。Ｎｃｈトランジスタ１１１がオン状態であることにより、スイッチングトランジスタ１０９のゲートには３Ｖが印加される。従って、この状態においては、第４実施例におけるレベルシフト回路の動作については、第１実施例と同様である。しかし、高電圧が供給されなくなり０Ｖになると、Ｎｃｈトランジスタ１１１のゲートの電位が０Ｖとなり、Ｎｃｈトランジスタ１１１はオフ状態となる。一方、Ｎｃｈトランジスタ１１２のソースの電位が０Ｖに、ゲートの電位が３Ｖとなり、Ｎｃｈトランジスタ１１２はオン状態となる。この作用により、スイッチングトランジスタ１０９のゲートの電位が０Ｖとなり、スイッチングトランジスタ１０９はオフ状態となる。このため、入力信号端子１０１は高インピーダンス状態となり、低電圧動作回路から高電圧電源への電流の流入を防止することができる。
【００５９】
以上のように、本実施例においては、上記第１実施例と同様に、入力信号の反転信号を生成する必要がなく、ＬＳＩのパターン面積を小さくすることができる。低電圧電源の配線が最小線幅でよいのも同様である。更に、本実施例では、高電圧電源からの供給電圧が０Ｖとなった時でも、低電圧動作回路から高電圧電源への電流の流入を防止できる特長を有する。更に加えて、第４実施例のように、入力信号端子１０１とスイッチングトランジスタ１０９の間に、Ｎｃｈトランジスタ１１０を挿入しないので、入力信号端子１０１と中間ノード１２０間の抵抗を小さくすることができ、高速動作が可能である。
【００６０】
（第５実施例）
次に、第５実施例について、図５を参照しながら説明する。図５は第５実施例におけるレベルシフト回路の回路図である。
【００６１】
本実施例におけるレベルシフト回路の構成は、図２に示すレベルシフト回路の構成に加え、上記第３実施例と同様に、スイッチ回路１０３のスイッチングトランジスタ１０９と入力信号端子１０１との間に、Ｎｃｈトランジスタ１１０が介設されている。
【００６２】
本実施例においても、高電圧電源からの供給電圧が０Ｖとなった時でも、Ｎｃｈトランジスタ１１０がオフ状態となるので、入力信号端子１０１は高インピーダンス状態であり、低電圧動作回路から高電圧電源への電流の流入を防止できる。
【００６３】
また、第３実施例と比べて、Ｎｃｈトランジスタ１０８のゲート電位はＶｔｎだけ高く、このため、Ｎｃｈトランジスタ１０８のドレイン電流が増加し、結果として、ＣＭＯＳインバータ１０５のスイッチング電圧を低くしやすいという第２実施例と同様の効果を有する。
【００６４】
なお、上記Ｎｃｈトランジスタ１１０は、スイッチングトランジスタ１０９とＣＭＯＳインバータ１０５との間に介設してもよいことはいうまでもない。
【００６５】
（第６実施例）
次に、第６実施例について、図６を参照しながら説明する。図６は、第６実施例におけるレベルシフト回路の回路図である。
【００６６】
本実施例におけるレベルシフト回路は、上記図２に示す第２実施例のレベルシフト回路の構成に加え、上記第４実施例と同様に、スイッチングトランジスタ１０９と各電源端子１２１，１２２との間にそれぞれＮｃｈトランジスタ１１１，１１２が介設されている。
【００６７】
本実施例では、上記第２実施例と第４実施例との効果が併せて得られる。
【００６８】
【発明の効果】
請求項１、２又は３の発明によれば、ＬＳＩのパターン面積の低減を図ることができる。また、スイッチングトランジスタのオン・オフ特性を利用してレベルシフト回路の円滑な動作を実現することができる。また、高速動作を維持しながら、第２の電圧の供給がオフ状態のときにおける入力端子側から論理ゲートの入力部への電流の流入を防止することができる。
【００６９】
請求項４の発明によれば，ＬＳＩの面積の低減と動作速度の向上とを図ることができる
【図面の簡単な説明】
【図１】第１実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図２】第２実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図３】第３実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図４】第４実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図５】第５実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図６】第６実施例におけるレベルシフト回路の構成を示す電気回路図である。
【図７】従来のレベルシフト回路の構成を示す電気回路図である。
【符号の説明】
１０１    入力信号端子
１０２    出力信号端子
１０３    スイッチ回路
１０４    フィードバック回路
１０５    ＣＭＯＳインバータ
１０６    Ｐｃｈトランジスタ
１０７    Ｐｃｈトランジスタ
１０８    Ｎｃｈトランジスタ
１０９    スイッチングトランジスタ
１２０    中間ノード
１２１    第１電源端子
１２２    第２電源端子
６０１    入力信号端子
６０２    出力信号端子
６０３    Ｐｃｈトランジスタ
６０４    Ｐｃｈトランジスタ
６０５    Ｎｃｈトランジスタ
６０６    Ｎｃｈトランジスタ
６０７    低電圧動作インバータ
６０８    内部ノード
６０９    内部ノード
６２１    第１電源端子
６２２    第２電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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