(57)【特許請求の範囲】
【請求項１】
データ記憶用のメモリセルがｍ行、ｎ列（ｍ，ｎは１以上の整数）に配置されたリードセルアレイと、
選択時にオン状態となるレファレンス用のｎ個のメモリセルからなる１行のレファレンスセルと、
前記リードセルアレイにおける同一行のリードセルの制御ゲートに、それぞれ共通に接続されたｍ本のワード線と、
前記１行のレファレンスセルの制御ゲートに、共通に接続された１本のレファレンスワード線と、
読み出し時に前記ワード線、及びレファレンスワード線に昇圧電位を付与する昇圧回路と、
前記ワード線、及びレファレンスワード線の電源として、前記昇圧回路の出力電位と書き込み用電源からの出力電位とを切換える電源切換え回路とを具備し、
前記電源切換え回路は、書き込み動作を除く動作期間において、前記書込み用電源からの任意の値に設定可能な電位を出力するテストモードを備え、
前記テストモードにおいて、前記レファレンスワード線を非選択状態にする制御回路を具備することを特徴とする不揮発性半導体メモリ。
【請求項２】
前記不揮発性半導体メモリは、フリップフロップ型のセンスアンプを具備し、プリチャージされたビット線電圧のディスチャージにおける電圧変化を検出することにより、読み出し動作を行うことを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記電源切替え回路は、読み出し動作と書き込み動作とを切り換える切替え信号及び前記テストモードを選択するモード信号を入力する２入力ＮＯＲ回路と、前記２入力ＮＯＲ回路の出力に、インバータを介して並列に接続された第１、第２のレベルシフタと、前記２入力ＮＯＲ回路の出力に並列に接続された第３、第４のレベルシフタと、直列に接続された第１乃至第４のＭＯＳトランジスタとからなり、
前記第１、第３のレベルシフタの電源端子には、前記書き込み用電源が接続され、前記第２、第４のレベルシフタの電源端子には、前記昇圧回路の出力が接続され、前記第１乃至第４のレベルシフタの出力は、前記直列に接続された第１乃至第４のＭＯＳトランジスタのゲートにそれぞれ接続され、
前記直列に接続された第１乃至第４のＭＯＳトランジスタのドレイン側の電源端子には、前記書き込み用電源の出力が接続され、前記直列に接続された第１乃至第４のＭＯＳトランジスタのソース側の電源端子には、前記昇圧回路の出力が接続され、
前記第１、第３のＭＯＳトランジスタの基板は、それぞれのドレインに接続され、前記第２、第４のＭＯＳトランジスタの基板は、それぞれのソースに接続され、前記第２、第３のＭＯＳトランジスタの接続点から前記書き込み用電源の出力電位及び昇圧回路の出力電位のいずれかを出力することを特徴とする請求項１又は２に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体メモリに係り、特に昇圧回路により供給される昇圧電源でワード線を駆動し、かつ、プリチャージされたビット線電圧のディスチャージにおける電圧変化を検出することにより、読み出し動作を行う低電圧、低消費電力の不揮発性半導体メモリに使用されるものである。
【０００２】
【従来の技術】
従来、フリップフロップ型のセンスアンプを備え、プリチャージ／ディスチャージ方式で読み出し動作を行う不揮発性半導体メモリ（以下ＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙと呼ぶ）が知られている。ここでプリチャージ／ディスチャージ方式とは、プリチャージされたビット線電圧のディスチャージにおける電圧変化を検出するＥＰＲＯＭの読み出し方法をいう。
【０００３】
図５に示す回路構成に基づき、前記ＥＰＲＯＭの動作原理を説明する。なお、本明細書においては、ＥＰＲＯＭの読み出し動作を発明の対象とするので、通常メモリセルアレイと呼ばれる記憶領域を、記憶データが書き込まれたリードセルアレイと、リードセルの記憶状態を読みだす際に比較として用いる複数のレファレンスセルとに別けて説明する。
【０００４】
図５は、リードセルアレイ、複数のレファレンスセル、及びセンスアンプからなる不揮発性半導体メモリの回路構成の一部である。中央部にセンスアンプ１０を備え、その上下に、Ｉ型（イントリンシック型）トランジスタ１と、カラムセレクトトランジスタ２と、ｍ行、ｎ列（ｍ，ｎは１以上の整数）の浮遊ゲートトランジスタからなるＮＯＲ型のリードセルアレイ３と、同様にｎ個の浮遊ゲートトランジスタからなる１行のＮＯＲ型のレファレンスセル４と、ディスチャージトランジスタ５と、ワード線６と、レファレンスワード線６ａと、ソース線７と、ビット線８とからなるメモリ面Ａ、１１と、メモリ面Ｂ、１２とが、プリチャージトランジスタ９を含むセンスアンプ１０に対して互いに鏡像関係となるように配置される。
【０００５】
ここでワード線は、同一行のリードセルの制御ゲートに、それぞれ共通に接続されたｍ本のワード線６と、前記１行のレファレンスセルの制御ゲートに共通に接続された１本のレファレンスワード線６ａとから構成される。なお、ビット線は、前記リードセルの列（カラム）を選択するカラムセレクトトランジスタを介して、ｎ本のビット線８から構成される。
【０００６】
Ｉ型トランジスタ１は、特にチヤネルイオン注入を行わず、ゲートに１Ｖ程度の固定バイアスＶＢＩＡＳを加えたＮ型ＭＯＳトランジスタであって、プリチャージトランジスタ９を介してビット線８にプリチャージ電圧を印加する際、電源電圧（ＶＣＣ）が直接ビット線に加わらないよう、バッファとしての役割を果たすものである。なおビット線８は、カラムアドレスデコーダの出力をカラムセレクトトランジスタ２のゲートに入力することにより選択される。
【０００７】
さらに行（ロー）アドレスデコーダの出力をワード線に入力し、選択されたワード線６と選択されたビット線８とに接続された読み出し対象のリードセル（以下選択リードセルと呼ぶ）３が、図５のメモリ面Ａに丸囲みで示されている。
【０００８】
選択リードセル３の読み出しは次のように行う。読み出し動作の前に、あらかじめ選択リードセル３には、例えば“０”又は“１”データの書き込みが行われる。
【０００９】
ＮＯＲ型のＥＰＲＯＭでは、前記リードセル３及びレファレンス４は中性しきい値が全て一定の正の値となるように設計される。ここで中性しきい値とは、浮遊ゲートへの電子注入を行わない状態（消去状態）のセルのしきい値をいう。
【００１０】
“０”書き込み状態では、セルを構成するトランジスタの浮遊ゲートに電子注入が行われ、選択ゲートセル３のしきい値は中性しきい値からさらに正方向にシフトする。“１”書き込み状態では、浮遊ゲートへの電子注入は行われず消去状態の正の中性しきい値が維持される。
【００１１】
図５に示す回路において、例えばメモリ面Ａの選択リードセル３を読み出す揚合、メモリ面Ｂに丸囲みで示された前記選択リードセル３に対応するレファレンスセル（以下選択レファレンスセルと呼ぶ）４が選択される。
【００１２】
読み出しに先立ちメモリ面Ａ，Ｂのディスチャージトランジスタ５をオフとし、あらかじめ、センスアンプ１０の入力に接続されたプリチャージトランジスタ９のゲートにプリチャージ信号生成回路から転送されたプリチャージ信号、ＰＲ（バー）を入力することにより、Ｉ型トランジスタ１及びカラムセレクトトランジスタ２を介して、メモリ面Ａ、Ｂの選択ビット線にプリチャージ電圧が供給される。
【００１３】
次にメモリ面Ａの選択ワード線６とメモリ面Ｂのレファレンスワード線６ａとに読みだし電圧を付与し、ディスチャージトランジスタ５をディスチャージ信号ＤＩＳによりオン状態にすれば、メモリ面Ａ、Ｂにおけるプリチャージされた選択ビット線８が、それぞれ選択リードセルと選択レファレンスセルとを介して放電される。
【００１４】
前記メモリ面Ａ、Ｂにおけるプリチャージされた選択ビット線８の電圧は、フリップフロップ（以下Ｆ／Ｆと略称する）接続された２個のＮＯＲゲートからなるセンスアンプ１０の入力にそれぞれ接続され、その２値出力Ｆ／Ｆ−ＯＵＴ１  及びＦ／Ｆ−ＯＵＴ２  により、選択リードセル３への書き込み状態が、レファレンスセル４と比較して読み出される。
【００１５】
ここで、フリップフロップ回路からなるセンスアンプ１０の読み出し動作について、さらに詳細に説明する。リードセル３とレファレンスセル４との違いは、リードセル３を構成する浮遊ゲートトランジスタのトランスコンダクタンスｇｍ  の値が、レファレンスセル４に比べて大きく設計されることである。
【００１６】
選択リードセル３が“１”書き込み状態にあるときは、浮遊ゲートへの電子注入は行われず、その中性しきい値は選択レファレンスセル４に等しい正の値となる。読み出しは選択ワード線６とレファレンスワード線６ａに正の読み出し電圧を与えて両者をオン状態とし、プリチャージされたビット線８の放電電流を比較することにより行う。
【００１７】
しかし、選択リードセル３の方がｇｍ  の値が大きく設計されているので、ビット線８のプリチャージ状態が同じであれば選択リードセル側のビット線８の電荷がより早くディスチャージされ、センスアンプ１０の選択リードセル側の入力電圧が選択リファレンスセル側の入力電圧に比べて小となり、ディスチャージ開始後、選択リードセル側のビット線電位が先にＦ／Ｆ回路のしきい値を越え、センスアンプ１０の出力Ｆ／Ｆ−ＯＵＴ１  が“０”から“１”に反転する。
【００１８】
一方、選択リードセル３が“０”書き込み状態にあるときは、浮遊ゲートへの電子注入が行われるのでしきい値は中性しきい値からさらに正側にシフトし、選択ワード線６に読み出し電圧を印加した状態で、選択リードセル６はオフとなる。したがって常にオン状態であるレファレンス側のビット線電位が先にＦ／Ｆの回路しきい値を越え、Ｆ／Ｆ−ＯＵＴ２  が“０”→“１”に反転し、仮に選択リードセル側のビット線電位が、オフ・リーク等により、その後Ｆ／Ｆ回路のしきい値を越えたとしても、Ｆ／Ｆ−ＯＵＴ１  の“０”状態が維持される。
【００１９】
このように、センスアンプを構成するＦ／Ｆ回路の出力Ｆ／Ｆ−ＯＵＴ１  の“１”又は“０”状態（Ｆ／Ｆ−ＯＵＴ２  の“０”又は“１”状態）により、選択リードセル３への“１”書き込み又は“０”書き込み状態がＦ／Ｆ回路に読み出される。
【００２０】
一般に使用されるカレントミラー回路を用いた差動増幅型のセンスアンプは、回路構成が複雑であるため最適化された動作電圧範囲から外れると特性劣化がいちじるしいのに対し、Ｆ／Ｆ回路からなる前記センスアンプ１０は、単純なＮＯＲゲートでセルの出力を受けるため、広い電圧範囲で動作することができる。
【００２１】
さらに、ワード線昇圧により、昇圧回路を用いて電源電圧ＶＣＣからの昇圧電位をセルのワード線及びレファレンスワード線に印加することにより、低い電源電圧での読み出し動作を可能としてきた。
【００２２】
しかし、このような従来の読み出し方法では、低い電源電圧における読み出しマージンを確保するため前記ワード線昇圧を行っているので、例えば、不揮発性半導体メモリの紫外線消去（以下ＵＶ消去と呼ぶ）後におけるしきい値Ｖｔｈの低いリードセル３に対しては、緩い条件で読み出しを行うこととなり、消去後のベリファイ（消去されたかどうかの読み出しによるチェック）としては、読み出しマージンを確保するという意味での厳しい条件で、読み出すことができないという問題点があった。
【００２３】
また、ＵＶ消去後のリードセルの評価・解析のことを考慮すれば、前記ワード線昇圧方式ではワード線電位を外部から変化することができず、さらに、従来のフリップフロップ型のセンスアンプ１０を用いて、選択リードセル３とレファレンスセル４とを比較する方法では、選択リードセル３のみのしきい値Ｖｔｈをモニターすることができないという問題点があった。
【００２４】
【発明が解決しようとする課題】
上記したように、従来の不揮発性メモリ、とくにプリチャージ／ディスチャージ方式を用いたＵＶ消去型ＥＰＲＯＭの読み出し動作において、Ｆ／Ｆ回路からなるセンスアンプの２入力に、それぞれリードセル及びレファレンスセルが接続されたビット線の電位を入力し、さらに、ワード線及びレファレンスワード線に昇圧電位を与えることにより、低い電源電圧及び低消費電力での動作を可能にし、電圧範囲の広い読み出し動作を実現してきた。
【００２５】
しかし、この読み出し動作では、リードセルのしきい値Ｖｔｈやセル電流Ｉｃｅｌｌ等の状態を詳細にモニターすることができず、とくにＵＶ消去後のリードセルが動作マージンを確保するに十分な程度に消去されたか否かをベリファイすることができないという問題点があった。
【００２６】
本発明は上記の問題点を解決すべくなされたもので、リードセルのしきい値Ｖｔｈやセル電流Ｉｃｅｌｌ等を詳細にモニターすることができ、かつ、ＵＶ消去後のリードセルが動作マージンを確保するに十分な程度に消去されたか否かをベリファイすることができるＥＰＲＯＭを提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明のＥＰＲＯＭは、リードセルのしきい値Ｖｔｈやセル電流Ｉｃｅｌｌをチェックすることができるテストモードを備え、前記テストモードにおいてワード線駆動用レベルシフタの電源を書き込み電圧ＶＰＰの電源に切り替え、ワード線の電位を任意の値にして読み出すことにより、セルのしきい値Ｖｔｈやセル電流Ｉｃｅｌｌをモニターすることを可能にし、ＵＶ消去後のしきい値ばらつき等による読み出し不良セルを正確に選別することを特徴とする。
【００２８】
また、前記テストモードにおいて、Ｆ／Ｆ回路からなるセンスアンプをシングルエンド方式とする（差動入力を単一入力とする）ことにより、レファレンスセルのばらつきの影響を回避し、レファレンスセルの特性と関係なくリードセルのしきい値Ｖｔｈ及びセル電流Ｉｃｅｌｌをモニターすることを可能にする。
【００２９】
具体的には、本発明の態様の不揮発性半導体メモリは、データ記憶用のメモリセルがｍ行、ｎ列（ｍ，ｎは１以上の整数）に配置されたリードセルアレイと、選択時にオン状態となるレファレンス用のｎ個のメモリセルからなる１行のレファレンスセルと、前記リードセルアレイにおける同一行のリードセルの制御ゲートに、それぞれ共通に接続されたｍ本のワード線と、前記１行のレファレンスセルの制御ゲートに、共通に接続された１本のレファレンスワード線と、読み出し時に前記ワード線、及びレファレンスワード線に昇圧電位を付与する昇圧回路と、前記ワード線、及びレファレンスワード線の電源として、前記昇圧回路の出力電位と書き込み用電源からの出力電位とを切換える電源切換え回路とを具備し、前記電源切換え回路は、書き込み動作を除く動作期間において、前記書込み用電源からの任意の値に設定可能な電位を出力するテストモードを備え、前記テストモードにおいて、前記レファレンスワード線を非選択状態にする制御回路を具備することを特徴とする。
【００３０】
また、前記不揮発性半導体メモリは、フリップフロップ型のセンスアンプを具備し、プリチャージされたビット線電圧のディスチャージにおける電圧変化を検出することにより、読み出し動作を行うことを特徴とする。
【００３１】
また、好ましくは前記電源切替え回路は、読み出し動作と書き込み動作とを切り換える切替え信号及び前記テストモードを選択するモード信号を入力する２入力ＮＯＲ回路と、前記２入力ＮＯＲ回路の出力に、インバータを介して並列に接続された第１、第２のレベルシフタと、前記２入力ＮＯＲ回路の出力に並列に接続された第３、第４のレベルシフタと、直列に接続された第１乃至第４のＭＯＳトランジスタとからなり、
前記第１、第３のレベルシフタの電源端子には、前記書き込み用電源の出力が接続され、前記第２、第４のレベルシフタの電源端子には、前記昇圧回路の出力が接続され、前記第１乃至第４のレベルシフタの出力は、前記直列に接続された第１乃至第４のＭＯＳトランジスタのゲートにそれぞれ接続され、
前記直列に接続された第１乃至第４のＭＯＳトランジスタのドレイン側の電源端子には、前記書き込み用電源の出力が接続され、そのソース側の電源端子には、前記昇圧回路の出力が接続され、前記第１、第３のＭＯＳトランジスタの基板は、それぞれのドレインに接続され、前記第２、第４のＭＯＳトランジスタの基板は、それぞれのソースに接続され、
前記第２、第３のＭＯＳトランジスタの接続点から前記書き込み用電源の出力電位及び昇圧回路の出力電位のいずれかを出力することを特徴とする。
【００３２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明の第１の実施の形態に係るＥＰＲＯＭの回路構成を示している。図１において、図５と同一部分には同一の参照番号を付し、詳細な説明を省略する。
【００３３】
メモリ面Ａ、Ｂ及びセンスアンプ１０は、周辺回路として、カラムアドレス信号を受けるカラムデコーダ１３と、その出力レベルを制御するレベルシフタ１４と、ローアドレス信号及びメモリ面Ａ、Ｂの選択信号ＳＬＣＴ１  を受けて、ワード線６を選択するローデコーダ１５と、その出力レベルを制御するレベルシフター１６と、
メモリ面Ａ、Ｂの選択信号ＳＬＣＴ０  、及び書き込み時にレファレンスワード線を強制的に非選択にする信号ＥＶＰＰを入力し、レファレンスワード線６ａを選択するレファレンスセルワード線選択回路１７と、その出力レベルを制御するレベルシフター１８と、
プリチャージトランジスタ９にプリチャージ信号ＰＲ（バー）を入力するプリチャージ生成回路１９と、Ｉ型トランジスタ１に一定のバイアス電圧ＶＢＩＡＳを供給するバイアス回路２０と、ディスチャージトランジスタ５にディスチャージ信号ＤＩＳを出力するディスチャージ信号生成回路２１とを備えている。
【００３４】
先にのべたように、従来、昇圧回路２２を用いて電源電圧ＶＣＣを昇圧してＶＢＢを出力し、これをワード線及びレファレンスワード線に印加することにより、低い電源電圧まで動作する読み出し動作範囲の広いＥＰＲＯＭを実現してきた。
【００３５】
しかし、一般に昇圧回路２２ではＶＣＣの電圧を連続的に変化することができず、ワード線の電位を任意の値にして読み出すことにより、セルのしきい値をモニターすることができなかった。
【００３６】
そこで、本発明のＥＰＲＯＭでは、新たにＭＯＤＥ信号により動作する電源切替え回路２３を増設し、外部から任意に設定可能な書き込み電圧ＶＰＰを入力し、前記ＭＯＤＥ信号より通常動作モードとテストモードとを切り替え、テストモードにおいてレベルシフタ１６、１８を介して、それぞれワード線及びレファレンスワード線に印加する電圧を任意に設定できるようにした。
【００３７】
図２を用いて、ＭＯＤＥ信号によりＳＷＲを切り替える電源切替え回路２３の一例について説明する。従来、ＳＷＲは読み出し時にＶＣＣの昇圧電位ＶＢＢ、書込み時に書き込み電圧ＶＰＰを出力するよう切換え動作をしていたのに対し、図２の回路では、ＭＯＤＥ信号が“１”のときに、ＳＷＲとして外部から任意に設定可能な書き込み電圧ＶＰＰを出力するようになっている。即ち、ＭＯＤＥ信号を“１”にすると、ローデコーダ１５のレベルシフタ１６の電源をＶＰＰとし、ワード線のレベルを任意の電位に設定することを可能にする。
【００３８】
図２に示す電源切替え回路２３は、通常動作モードにおいて読み出し動作と書き込み動作とを切り換える切替え信号ＳＷ、及び前記通常動作モードとテストモードとを選択する信号ＭＯＤＥを入力する２入力ＮＯＲ回路２４と、前記２入力ＮＯＲ回路２４の出力に、インバータ２５を介して並列に接続された第１、第２のレベルシフタ２６、２７と、前記２入力ＮＯＲ回路２４の出力に並列に接続された第３、第４のレベルシフタ２８、２９と、直列に接続された第１乃至第４のＭＯＳトランジスタ３０乃至３３とからなる。なお、前記レベルシフタ２６乃至２９はいずれも反転論理のレベルシフタである。
【００３９】
前記第１、第３のレベルシフタ２６、２８の電源端子には、前記書き込み用電源の出力ＶＰＰが接続され、前記第２、第４のレベルシフタ２７、２９の電源端子には、前記昇圧回路の出力ＶＢＢが接続され、前記第１乃至第４のレベルシフタ２６乃至２９の出力は、前記直列に接続された第１乃至第４のＰ型ＭＯＳトランジスタ３０乃至３３のゲートにそれぞれ接続され、
前記直列に接続された第１乃至第４のＰ型ＭＯＳトランジスタ３０乃至３３のドレイン側の（３０側の）電源端子には、前記書き込み用電源の出力ＶＰＰが接続され、ソース側の（３３側の）の電源端子には、前記昇圧回路の出力ＶＢＢが接続され、前記第１、第３のＰ型ＭＯＳトランジスタの基板は、それぞれのドレインに接続され、前記第２、第４のＰ型ＭＯＳトランジスタの基板は、それぞれのソースに接続され、前記第２、第３のＰ型ＭＯＳトランジスタの接続点から前記書き込み用電源の出力電位ＶＰＰ及び昇圧回路の出力電位ＶＢＢのいずれかを出力ＳＷＲとして出力する。
【００４０】
このようにして、ＭＯＤＥが“０”の通常動作モードの場合には、読み出し動作時にＳＷが“０”となり、ＳＷＲにはＶＣＣの昇圧電位ＶＢＢが出力され、書き込み動作時にＳＷが“１”となり、ＳＷＲには書き込み電圧ＶＰＰが出力される。
【００４１】
また、ＭＯＤＥが“１”のテストモードの場合には、ＳＷＲには書き込み電圧ＶＰＰが出力され、先にのべたようにＶＰＰは外部で任意の値に設定することができるので、これをワード線及びレファレンスワード線に付与することにより、ＵＶ消去後のセルのしきい値をモニターすることができる。
【００４２】
次に、図３を用いてセル電流Ｉｃｅｌｌとワード線の電圧レベルＶｇ  との関係について説明する。なお、セル電流ＩｃｅｌｌがゼロとなるＶｇ  の値がセルのしきい値Ｖｔｈに相当する。
【００４３】
前述のようにワード線の電圧レベルＶｇ  を任意に設定可能とすることにより、通常の読み出し時におけるワード線の電圧レベルＶｇ  より低い電圧で、換言すれば読み出しマージンをより厳しくした条件で、ＵＶ消去後にセルの浮遊ゲートに残留した注入電子によるしきい値の僅かな変化を読み出し、ＵＶ消去後のしきい値をベリファイすることができる。
【００４４】
図３において、横軸はワード線に印加する電圧レベルＶｇ  （ゲート電圧）、縦軸はセル電流Ｉｃｅｌｌ（ドレイン電流）である。実線は“１”書き込みセルとレファレンスセルのゲート電圧とドレイン電流との関係を模式的に示している。両者の中性しきい値は設計上等しくされているので、横軸のＰ点で共にドレイン電流が立ち上がるが、先に述べたように、レファレンスセルに比べて“１”書き込みセルのトランスコンダクタンスｇｍ  が大きいため、“１”書き込みセルがより急峻なドレイン電流Ｉｃｅｌｌの立ち上がりを示す。
【００４５】
これに対して図３に破線で示す“０”書き込みセルは、浮遊ゲートに電子が注入されるので、“１”書き込みセルに比べてしきい値が正の方向にシフトし、ドレイン電流の立ち上がりがＱ点に移動する。しかし、トランスコンダクタンスｇｍ  の値には変化がないので、“０”書き込みセルのドレイン電流と“１”書き込みセルのドレイン電流とは、ＰからＱへの平行移動の関係になる。なお、図３の横軸の点Ｐと点Ｑの電圧の値は、それぞれレファレンスセルの中性しきい値と“０”書き込みメモリセルのしきい値に相当する。
【００４６】
図３において、前述のようにワード線のレベルを任意に設定可能とすることにより、通常の読み出し時におけるワード線レベルより低い電位でのベリファイを行うことが可能になる。このとき、読み出し時におけるリードセル側のビット線とレファレンスセル側のビット線とに流れる電流（両セルのドレイン電流）の差と、ベリファイ時における前記電流の差が、それぞれ縦の矢印Ｒ、Ｖで示されている。
【００４７】
このとき、前記“１”書き込みセル（消去状態が維持されるセル）がＵＶ消去の際、消去状態が不十分であれば、図３の“１”書き込みセルの横軸との交点ＰがＱ側に移動し、これに伴い前記矢印Ｒ、Ｖの長さは共に減少する。このとき、ベリファイ時におけるリードセルとレファレンスセルの電流の差を示す矢印Ｖの減少率の方が、読み出し時におけるリードセルとレファレンスセルの電流の差を示す矢印Ｒの減少率に比べて大きい。
【００４８】
両者の減少率の相違はベリファイ時のワード線レベルＶｇ  が小さいほど顕著であり、場合によっては符号の反転を生じることもある。このことから、ベリファイ時のワード線レベルを小さくするほど、ＵＶ消去における消去状態が不十分なセルをベリフアイ動作により検出し易くなることがわかる。
【００４９】
以上のべたように、リードセルとレファレンスセルに流れるセル電流の差に着目すれば、間接的にセルのしきい値をモニターすることが可能となり、また、読み出し電圧に比べてベリファイ電圧を低くすることにより、リードセルに生じた僅かなしきい値の増加を極めて高い感度でモニターすることができる。すなわち、ＵＶ消去後において、しきい値が読み出しマージンの直近にある不完全な消去状態のセルの存在を容易に判別することができるので、消去不良セルによる読み出し不良の発生や、過剰書き込み等を未然に防止することができる。
【００５０】
さらに、図４に示すように、前記ＭＯＤＥ信号が“１”のときにレファレンスセル側の選択信号を非選択とする回路と組み合わせることにより、レファレンスセルのしきい値ばらつきの影響がなくなり、純粋にリードセルのしきい値に対応したセンスアンプの入力データが得られる。
【００５１】
すなわち図４において、ＭＯＤＥ信号が“１”であれば、ＮＯＲゲート２４の出力は“０”となり、レファレンスセルワード線選択回路１７の出力はメモリ面Ａ、Ｂの選択信号ＳＬＣＴ１  と無関係になる。
【００５２】
また、ＭＯＤＥ信号が“０”であれば、前記選択信号ＳＬＣＴ１  がレファレンスセルワード線選択回路１７とレベルシフタ１８とを介してレフアレンスワード線６ａを選択する。
【００５３】
レファレンスワード線が非選択となれば、センスアンプ１０はシングルエンド型増幅器として動作するので、リードセルのしきい値のみに対応した出力が得られる。このようにすれば、ＵＶ消去後におけるわずかなしきい値シフトを容易にモニターできるばかりでなく、とくに“０”書き込み側（セルのしきい値が高い側）においてもレファレンスセルの影響がなくなり、“０”書き込み状態のベリファイを正確に行うことが可能になる。
【００５４】
なお本発明は上記の実施の形態に限定されることはない。例えば第１の実施の形態において、２値データの書き込み、読み出し動作するＥＰＲＯＭについて説明したが、本発明の電源切り替え回路を変形すれば、多値データについても同様に動作するＥＰＲＯＭを提供することができる。また前記電源切替え回路のレベルシフタは反転論理である場合について説明したが、Ｐ型ＭＯＳトランジスタをＮ型に変更すれば、非反転論理のレベルシフタを用いることができる。
【００５５】
また、第１の実施の形態において、ＵＶ消去後のしきい値変化をモニターする場合について説明したが、必ずしもＵＶ消去に限定されるものではない。電気的消去可能なＥＥＰＲＯＭ  （Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ
Ｍｅｍｏｒｙ）の場合にも同様に実施することができる。
【００５６】
また、第１の実施の形態において、ＮＯＲ型のセルアレイを有する場合について説明したが、周辺回路を変更すれば本発明の読み出し動作をＮＡＮＤ型のセルアレイに適用することができる。その他本発明の要旨を逸脱しない範囲で種々変形して実施することができる。
【００５７】
【発明の効果】
上述したように本発明のＥＰＲＯＭによれば、低い電源電圧・低消費電力で動作可能な不揮発性半導体メモリ、特に昇圧回路により供給される昇圧電源でワード線を駆動し、プリチャージ／ディスチャージ方式により読み出しを行うメモリにおいて、ワード線の電位を外部より任意に与えることが可能となり、ワード線の電位を任意に設定して読み出すことにより、間接的にセルのしきい値をモニターすることが可能となり、例えばＵＶ消去後のセルのしきい値ばらつきによる読み出し不良セルを正確に選別することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＥＰＲＯＭの回路構成を示す図。
【図２】本発明の電源切換え回路の構成を示す図。
【図３】セル電流とワード線レベルとの関係を示す図。
【図４】レファレンスワード線を非選択とする回路の部分構成図。
【図５】従来のＥＰＲＯＭのセルアレイとセンスアンプの構成を示す図。
【符号の説明】
１…Ｉ型トランジスタ
２…カラムセレクトトランジスタ
３…リードセル群
４…レファレンスセル群
５…ディスチャージトランジスタ
６…ワード線
６ａ…レフアレンスワード線
７…ソース線
８…ビット線
９…プリチャージトランジスタ
１０…センスアンプ
１１…メモリ面Ａ
１２…メモリ面Ｂ
１３…カラムデコーダ
１４、１６、１８…レベルシフタ
１５…ローデコーダ
１７…レファレンスセルのワード線選択回路
１９…プリチャージ信号生成回路
２０…バイアス回路
２１…ディスチャージ信号生成回路。
２２…昇圧回路
２３…電源切り替え回路
２５…インバータ
２６…ＮＯＲ回路
２６〜２９…レベルシフタ
３０〜３３…ＰＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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