(57)【特許請求の範囲】
【請求項１】
ビットラインにおけるデータ“０”のレベルとデータ“１”のレベルとの間にリファレンスレベルを設定してメモリデバイスの読み出しを行うようにしたセンス回路において、データ“０”のレベル寄りの第１のリファレンスレベルにて出力を反転させる第１のセンスアンプと、データ“１”のレベル寄りの第２のリファレンスレベルにて出力を反転する第２のセンスアンプと、前回のセンス動作時の前記両センスアンプの出力データに基づいて両センスアンプのうち早く反転する方のセンスアンプ出力を選択する出力切替え器と、を備え、前記出力切替え器は、前回のセンス動作時のセンスアンプ出力をラッチするラッチ部と、第１のセンスアンプと出力バッファとの間に配置された第１のトランスファーゲートと、第２のセンスアンプと出力バッファとの間に配置された第２のトランスファーゲートとを有し、センス動作前の前記両センスアンプの出力データに基づいて決定された前記ラッチ部の出力にて早く動作する方のセンスアンプに接続されているトランスファーゲートをＯＮにするように構成されていることを特徴とするセンス回路。
【請求項２】
前記出力切替え器は、ビットラインの振幅が十分でないためにセンス動作で前記両センスアンプのうち一方しか反転しなかった場合に次のセンス動作は反転した側のセンスアンプを選択するように構成されていることを特徴とする請求項１に記載のセンス回路。
【請求項３】
第１及び第２のセンスアンプをカレントミラー型で構成するとともに、そのビットライン側構成部分は一つとしリファレンス側構成部分は第１及び第２のリファレンスレベルの各々を生成する二つの回路部分により構成していることを特徴とする請求項１又は２に記載のセンス回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路等で用いられるセンス回路に関する。
【０００２】
【従来の技術】
例えば、ＥＰ−ＲＯＭには、本体ＲＯＭと同じ回路構成のダミーセル及びこのダミーセルによるリファレンスレベルと本体ＲＯＭとの出力を検出するセンスアンプから成るメモリ読出のためのセンス回路が設けられている（特公平２−４９５１９号公報（Ｇ１１Ｃ  １７／１８）参照）。
【０００３】
そして、従来のセンス回路では、ビットラインデータにおける“０”のレベルと“１”のレベルとの略中間値に一つのリファレンスレベルを設定している。
【０００４】
【発明が解決しようとする課題】
ところで、上記センス回路におけるセンス時間を短くするために、例えばリファレンスレベルをビットラインデータにおける“１”のレベルに近づけることにより、ビットラインデータが“１”→“０”に変化する場合のセンス時間を短縮することができるが、これでは、ビットラインデータが“０”→“１”に変化する場合のセンス時間が長くなってしまう。また、その逆に、リファレンスレベルをビットラインデータにおける“０”のレベルに近づけると、ビットラインデータが“０”→“１”に変化する場合のセンス時間が短くなるが、ビットラインデータが“１”→“０”に変化する場合のセンス時間が長くなってしまう。
【０００５】
本発明は、上記の事情に鑑み、ビットラインデータが“１”→“０”に変化する場合及びビットラインデータが“０”→“１”に変化する場合の双方のセンス時間を短くできるセンス回路を提供することを目的とする。
【０００６】
本発明のセンス回路は、上記の課題を解決するために、ビットラインにおけるデータ“０”のレベルとデータ“１”のレベルとの間にリファレンスレベルを設定してメモリデバイスの読み出しを行うようにしたセンス回路において、データ“０”のレベル寄りの第１のリファレンスレベルにて出力を反転させる第１のセンスアンプと、データ“１”のレベル寄りの第２のリファレンスレベルにて出力を反転する第２のセンスアンプと、前回のセンス動作時の前記両センスアンプの出力データに基づいて両センスアンプのうち早く反転する方のセンスアンプ出力を選択する出力切替え器と、を備え、前記出力切替え器は、前回のセンス動作時のセンスアンプ出力をラッチするラッチ部と、第１のセンスアンプと出力バッファとの間に配置された第１のトランスファーゲートと、第２のセンスアンプと出力バッファとの間に配置された第２のトランスファーゲートとを有し、センス動作前の前記両センスアンプの出力データに基づいて決定された前記ラッチ部の出力にて早く動作する方のセンスアンプに接続されているトランスファーゲートをＯＮにするように構成されていることを特徴とする。
【０００８】
また、前記出力切替え器は、ビットラインの振幅が十分でないためにセンス動作で前記両センスアンプのうち一方しか反転しなかった場合に次のセンス動作は反転した側のセンスアンプを選択するように構成されていてもよい。
【０００９】
また、第１及び第２のセンスアンプをカレントミラー型で構成するとともに、そのビットライン側構成部分は一つとしリファレンス側構成部分は第１及び第２のリファレンスレベルの各々を生成する二つの回路部分により構成してもよいものである。
【００１０】
【作用】
上記第１の構成によれば、ビットラインが“１”→“０”に変化する場合には、データ“１”のレベル寄りの第２のリファレンスレベルが設定されている第２のセンスアンプの方が第１のセンスアンプよりも早く動作し、その逆にビットラインが“０”→“１”に変化する場合には、データ“０”のレベル寄りの第１のリファレンスレベルが設定されている第１のセンスアンプの方が第２のセンスアンプよりも早く動作し、両センスアンプのうち早く動作した方が選択されてその出力がセンス出力とされるため、ビットラインの変化の方向にかかわらずセンス時間の短縮が図れることになる。そして、センスアンプ出力がトランスファーゲートを通して出力バッファに予め接続されているため、出力切替えに要する時間を省くことができる。
【００１２】
上記第２の構成によれば、ビットラインの振幅が十分でないために、センスアンプの一方のみが反転する状態を経て再びその前回の状態に戻ったとしても、前記一方のみが反転した状態におけるセンス出力がなされるとともにセンスアンプの切替えは行われないことによって、前回の状態に戻る際のセンス動作も正確に早く行われることになる。
【００１３】
上記第３の構成によれば、カレントミラー型で構成したセンスアンプのビットライン側構成部分を共用するので、二つのセンスアンプをフルセットで構成する場合の消費電力の増大が回避されることになる。
【００１４】
【実施例】
以下、本発明をその実施例を示す図に基づいて説明する。
【００１５】
図１は、本発明のセンス回路１の概略構成を示したブロック図である。このセンス回路１は、ビットラインデータにおける“０”レベルと“１”レベルとの間にリファレンスレベルを設定してメモリデバイスの読み出しを行うものであり、第１のセンスアンプ２と、第２のセンスアンプ３と、出力切替え器４とを備えて構成されている。
【００１６】
第１のセンスアンプ２は、ビットラインデータにおける“０”レベル寄りの第１のリファレンスレベル（以下、ｒｅｆ１と略記する）にて反転するようになっている。また、第２のセンスアンプ３は、ビットラインデータにおける“１”レベル寄りの第２のリファレンスレベル（以下、ｒｅｆ２と略記する）にて反転するようになっている。
【００１７】
出力切替え器４は、第１のセンスアンプ２の出力（ＯＵＴ１）及び第２のセンスアンプ３の出力（ＯＵＴ２）を入力し、センス動作前の両センスアンプ２，３の出力データに基づいて両センスアンプ２，３のうち早く動作する方のセンスアンプ出力を選択してセンス出力とするようになっている。
【００１８】
図２は、上記の出力切替え器４の構成を示したブロック図である。第１のトランスファーゲート５（以下、ＴＧ５と略記する）は第１のセンスアンプ２の出力部に、第２のトランスファーゲート６（以下、ＴＧ６と略記する）は第２のセンスアンプ３の出力部に各々接続されるとともに他端側は出力バッファ（図示せず）に接続され、更に、これらＴＧ５，ＴＧ６は、ラッチ部７の出力及びインバータ８による反転出力によってどちらか一方だけがＯＮするようになっている。具体的には、上記ラッチ部７の出力（ＯＵＴ）が“０”のときはＴＧ５がＯＮでＴＧ６はＯＦＦとなり、“１”のときはＴＧ６がＯＮでＴＧ５がＯＦＦとなる。このように、センスアンプ出力がＴＧ５，６を通して出力バッファに予め接続されているため、出力切替えに要する時間を省くことができる。
【００１９】
図３は、上記のラッチ部７の構成を示した回路図である。ラッチ部７は、ＴＧ５，６に入力部（ＩＮ）が接続された第１のＣ−ＭＯＳゲート（以下、ＣＩ１と略記する）と、このＣＩ１の出力部に接続された第１ラッチ部１０と、この第１のラッチ部１０の出力部に接続された第３のＣ−ＭＯＳゲート（以下、ＣＩ３と略記する）と、このＣＩ３の出力部に接続された第２のラッチ部１１とを備え、この第２のラッチ部１１の出力（ＯＵＴ）を前記ＴＧ２，３における選択信号とするようになっている。
【００２０】
第１のラッチ部１０は、インバータ１０ａと二つのＮＯＲゲート１０ｂ，１０ｃと第２のＣ−ＭＯＳゲート（以下、ＣＩ２と略記する）とを備える。また、第２のラッチ部１１は、インバータ１１ａと第４のＣ−ＭＯＳゲート（以下、ＣＩ４と略記する）とを備えている。
【００２１】
上記のＣＩ１〜４のうち、ＣＩ１とＣＩ４は、αが“１”のときＯＮし、αが“０”のときＯＦＦする（即ち、回路からの切り離される）ようになっている。一方、ＣＩ２とＣＩ３は、αが“０”のときＯＮし、αが“１”のときＯＦＦする（即ち、回路からの切り離される）ようになっている。なお、上記のαは、前述のＯＵＴ１（図ではＡとして表している）とＯＵＴ２（図ではＢとして表している）との排他的論理和である。なお、上記αおよびその反転値α−１を生成する回路は、図示を省略している。
【００２２】
また、前記の二つのＮＯＲゲート１０ｂ，１０ｃにおいて、ＮＯＲゲート１０ｂの一方の入力端子にはインバータ１０ａの出力が入力され、他方の入力端子にはＯＵＴ１とＯＵＴ２のアンド出力（Ａ・Ｂ）が入力される。そして、ＮＯＲゲート１０ｃの一方の入力端子にはＮＯＲゲート１０ｂの出力が入力され、他方の入力端子にはＯＵＴ１とＯＵＴ２の各々の反転値のアンド出力（Ａ−１・Ｂ−１）が入力されるようになっている。なお、上記アンド出力（Ａ・Ｂ）及び各々の反転値のアンド出力（Ａ−１・Ｂ−１）を生成する回路についてもその図示を省略している。
【００２３】
次に、上記の如く構成されたラッチ部７の動作を図４を用いて説明する。
【００２４】
図４において、（ａ）にはビットラインのデータのレベル変化を示し、（ｂ）には第１のセンスアンプ２の出力であるＯＵＴ１のタイムチャートを示し、（ｃ）には第２のセンスアンプ３の出力であるＯＵＴ２のタイムチャートを示し、（ｄ）にはα，α−１，（Ａ・Ｂ），（Ａ−１・Ｂ−１）の値を示し、（ｅ）にはＣＩ１〜ＣＩ４のＯＮ・ＯＦＦ状態を示し、（ｆ）には前記ラッチ部７の主要なポイントにおける出力状態等を示し、（ｇ）にはセンス出力ＯＵＴ３がＯＵＴ１とＯＵＴ２のどちらの出力になっているか、即ち、ＡかＢかを示し、（ｈ）にはセンス出力ＯＵＴ３の出力状態を示している。
【００２５】
（状態１）
ビットラインデータが“０”レベルから“１”レベルに変化しようとする状態であり、ＯＵＴ１もＯＵＴ２も“０”の状態である。このとき、ＣＩ１はＯＦＦであり回路から切り離され、また、ＣＩ２はＯＮであることから、Ｎ２点の出力は“０”にＮ１点の出力は“１”になる。そして、ＣＩ３がＯＮであるため、Ｎ３はＮ２を反転した値“１”となり、ＣＩ４がＯＦＦでインバータ１１ａにより反転されるため、選択信号であるＯＵＴは“０”となる。このため、ＴＧ５が選択されることになり、第１のセンスアンプ２の出力であるＯＵＴ１がセンス出力ＯＵＴ３とされる状態となる。
【００２６】
そして、次の状態２に進むときにおいてはＯＵＴ１とＯＵＴ２のうち先にＯＵＴ１の方が“１”に反転することになるが、上記のごとく、ＯＵＴ１の出力がセンス出力ＯＵＴ３とされていることによって、次の状態２に進むときのセンス動作が早く行われることになる。
【００２７】
（状態２）
ビットラインデータがｒｅｆ１に達すると、ＯＵＴ１は“１”になり、上記の如く“１”のセンス出力が早くなされることになる。また、ビットラインデータはｒｅｆ２に達してはいないので、ＯＵＴ２は“０”のままである。このとき、ＣＩ１はＯＮでＣＩ２がＯＦＦとなるので、ＩＮの値（ここではＯＵＴ１の値）が反転されてＮ１は“０”に、Ｎ２も“０”になるが、ＣＩ３がＯＦＦされＣＩ４がＯＮしているため、前状態のＯＵＴ出力が維持されることになり、選択信号ＯＵＴは“０”のままである。このため、ＴＧ５が選択されたままであり、第１のセンスアンプ２の出力であるＯＵＴ１がセンス出力（ＯＵＴ３）として出力し続けられる。
【００２８】
（状態３）
ビットラインデータがｒｅｆ２に達すると、ＯＵＴは“１”のままで更にＯＵＴ２も“１”となる。このとき、ＣＩ１はＯＦＦでＣＩ２がＯＮであることから、Ｎ２点の出力は“１”に、Ｎ１点の出力は“０”になる。そして、ＣＩ３がＯＮであるため、Ｎ３はＮ２を反転した値“０”となり、ＣＩ４がＯＦＦでインバータ１１ａにより反転されるため、選択信号ＯＵＴは“１”となる。このため、ＴＧ６が選択されることになるが、このときＴＧ６の出力であるＯＵＴ２も“１”になっているため、センス出力ＯＵＴ３には変化はない。
【００２９】
そして、上記のごとく、ＴＧ６が選択されてＯＵＴ２をセンス出力ＯＵＴ３とする状態になっていることにより、次の状態４に進むときのセンス動作が早く行われることになる。
【００３０】
（状態４）
状態４では、ビットラインデータの振幅が不十分な場合を想定している。ビットラインデータがレベル“１”側からｒｅｆ２に達すると、ＯＵＴ２は“０”になり、上記の如く“０”のセンス出力が早くなされることになる。また、ビットラインデータはｒｅｆ１に達してはいないので、ＯＵＴ１は“１”のままである。このとき、ＣＩ１はＯＮでＣＩ２がＯＦＦとなるので、ＩＮの値（ここではＯＵＴ２の値）が反転されてＮ１は“１”に、Ｎ２は“０”になるが、ＣＩ３がＯＦＦされＣＩ４がＯＮしているため、前状態のＯＵＴ出力が維持されることになり、選択信号ＯＵＴは“１”のままでＴＧ６が選択されたままである。ＴＧ６の選択状態は変わらないが、ＴＧ６の出力であるＯＵＴ２は“０”になっているため、センス出力ＯＵＴ３は“０”になる。
【００３１】
そして、上記のごとく、ＴＧ６が選択されてＯＵＴ２をセンス出力ＯＵＴ３とする状態になっていることにより、次の状態５に進むときのセンス動作が早く行われることになる。また、ノイズ等によりビットラインレベルが一時的にｒｅｆ１とｒｅｆ２の中間に入り、再び元のレベルに戻った場合でも、第１ラッチ部１０で直列に接続された２個のＮＯＲ回路１０ｂ，１０ｃによりＯＵＴの極性が決定されるため、ＯＵＴの極性は正しく保たれる。
【００３２】
（状態５）
ビットラインデータがｒｅｆ１に至らないままｒｅｆ２に達すると、ＯＵＴ１が“１”でＯＵＴ２も“１”となり、前述の状態３と同じ状態となる。この状態では、状態４に引き続いてＯＵＴが“１”でＴＧ６が選択されている。ＴＧ６の選択状態は変わらないが、ＴＧ６の出力であるＯＵＴ２は“１”になっているため、センス出力ＯＵＴ３は“１”になる。
【００３３】
そして、上記の如く、ＴＧ６が選択されてＯＵＴ２をセンス出力ＯＵＴ３とする状態になっていることにより、次の状態６に進むときのセンス動作が早く行われることになる。
【００３４】
（状態６）
ビットラインデータがレベル“１”側からｒｅｆ２に達すると、ＯＵＴ２は“０”になり、そのセンス出力が早くなされることになる。また、ビットラインデータはｒｅｆ１に達してはいないので、ＯＵＴ１は“１”のままである。このとき、前状態のＯＵＴ出力が維持されることになり、ＯＵＴは“１”のままでＴＧ６が選択されたままである。ＴＧ６の選択状態は変わらないが、ＴＧ６の出力であるＯＵＴ２は“０”になるため、センス出力ＯＵＴ３は“０”になる。
【００３５】
（状態７）
状態７では、前述の状態１と同じ状態、即ち、ＯＵＴ１もＯＵＴ２も“０”の状態であり、ＴＧ５が選択されることになる。ＴＧの選択状態は状態６とで異なることになるが、ＴＧ５の出力であるＯＵＴ１は“０”であるのでセンス出力ＯＵＴ３は“０”のままである。
【００３６】
そして、上記の如く、ＴＧ５が選択されてＯＵＴ１をセンス出力ＯＵＴ３とする状態となることにより、次の状態８に進むときのセンス動作が早く行われることになる。
【００３７】
（状態８）
状態８では、前記状態４とは逆の方向に変化する場合でビットラインデータの振幅が不十分な場合を想定している。ビットラインデータがレベル“０”側からｒｅｆ１に達すると、ＯＵＴ１は“１”になり、この“１”のセンス出力が早くなされることになる。また、ビットラインデータはｒｅｆ２に達してはいないので、ＯＵＴ２は“０”のままである。従って、前状態のＯＵＴ出力が維持されることになり、ＯＵＴは“０”のままでＴＧ５が選択されたままである。ＴＧ５の選択状態は変わらないが、ＴＧ５の出力であるＯＵＴ１は“１”になっているため、センス出力ＯＵＴ３は“１”になる。
【００３８】
そして、上記のごとく、ＴＧ５が選択されてＯＵＴ１をセンス出力ＯＵＴ３とする状態になっていることにより、次の状態９に進むときのセンス動作が早く行われることになる。
【００３９】
（状態９）
ビットラインデータがｒｅｆ２に至らないままｒｅｆ１に達すると、ＯＵＴ１が“０”でＯＵＴ２も“０”となり、前述の状態７と同じ状態となる。この状態では、状態８に引き続いてＯＵＴが“０”でＴＧ５が選択されている。ＴＧ５の選択状態は変わらないが、ＴＧ５の出力であるＯＵＴ１は“０”になっているため、センス出力ＯＵＴ３は“０”になる。
【００４０】
そして、上記の如く、ＴＧ５が選択されてＯＵＴ１をセンス出力ＯＵＴ３とする状態になっていることにより、次の状態に進むときのセンス動作が早く行われることになる。
【００４１】
以上説明した状態１〜状態９の動作で明らかなように、ビットラインが“１”→“０”に変化する場合には、“１”レベル寄りのｒｅｆ２が設定されている第２のセンスアンプ３の方が第１のセンスアンプ２よりも早く動作し、その逆にビットラインが“０”→“１”に変化する場合には、“０”レベル寄りのｒｅｆ１が設定されている第１のセンスアンプ２の方が第２のセンスアンプ３よりも早く動作し、両センスアンプ２，３のうち早く動作した方が選択されてその出力がセンス出力とされるため、ビットラインの変化の方向にかかわらずセンス時間の短縮が図れることになる。
【００４２】
更に、ビットラインデータの振幅が不十分な場合、即ち、前述の状態４、或いは状態８で示したように、二つのセンスアンプ２，３のうち一方しか反転しなかった場合、センス出力は行うが出力切替えは行わないことにより、次回のセンス反転時にも早くセンス動作を行うことができる。
【００４３】
また、上記の実施例では、二つのフルセット構成のセンスアンプ２，３を用いているが、図５に示すように、センスアンプを電流センスタイプのカレントミラー型で構成するとともに、そのビットライン側構成部分２０は一つとし、リファレンス側構成部分は、第１リファレンスレベル（ｒｅｆ１）を生成する回路部分２１と、第２のリファレンスレベル（ｒｅｆ２）を生成する回路部分２２とにより構成するようにしてもよいものである。別言すれば、通常のカレントミラー型のセンスアンプ構成（２０，２１）に、別のリファレンス側構成部分（２２）を付加する構成としてもよい。
【００４４】
このように構成することにより、カレントミラー型で構成したセンスアンプのビットライン側構成部分２０を共用することになるので、ビットライン側ロードの電流ｉが半減でき、二つのセンスアンプをフルセットで構成する場合の消費電力の増大が回避されることになる。
【００４５】
また、センスアンプを電圧センスタイプのカレントミラー型で構成する場合には、図５中のゲート入力（図中のＸ点で示す）に直接ビットライン及びダミーラインを接続することにより、同様の効果が得られる。
【００４６】
【発明の効果】
以上のように、本発明によれば、ビットラインデータが“１”→“０”に変化する場合及びビットラインデータが“０”→“１”に変化する場合の双方のセンス時間を短くできる。また、その出力切替えに要する時間を省くことができる。更に、ビットラインデータの振幅が不十分となる場合でもセンス時間短縮を確保することができる。また、二種類のリファレンスレベルを設定するためにフルセットのセンスアンプを設ける場合の消費電力増大といった問題も回避することができる。
【図面の簡単な説明】
【図１】本発明のセンス回路を示すブロック図である。
【図２】図１の出力切替え器を示すブロック図である。
【図３】図２のラッチ部を示す回路図である。
【図４】図３のラッチ部の動作等を説明するための説明図である。
【図５】本発明のセンス回路で用いることができる省電力消費型のセンスアンプを示す回路図である。
【符号の説明】
１    センス回路
２    第１のセンスアンプ
３    第２のセンスアンプ
４    出力切替え器
５    第１のトランスファーゲート
６    第２のトランスファーゲート
７    ラッチ部
１０  第１ラッチ部
１１  第２ラッチ部
２０  ビットライン側構成部分
２１  第１のリファレンスレベルを生成する回路部分
２２  第２のリファレンスレベルを生成する回路部分
【図１】
0003574672.tif 000002
【図２】
0003574672.tif 000003
【図３】
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【図４】
0003574672.tif 000005
【図５】
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