(57)【特許請求の範囲】
【請求項１】
半導体基板（６１）上に複数の転送電極（６５）が配置される電荷結合素子において、
所定の電圧の外部電圧（ＶＧ  ）が入力される外部入力端子（１０）と、
前記転送電極（６５）に並んで前記半導体基板（６１）上に配置され、前記転送電極（６５）と同一の層に形成される浮遊ゲート（３４）を有する不揮発性メモリ素子（１５）を含み、
メモリ素子（１５）の浮遊ゲート（３４）に蓄積される電荷量に応じて前記外部入力端子（１０）に入力される外部電圧（ＶＧ  ）を、外部電圧値以下の電圧に調整し、調整した電圧を出力する電圧調整部（２）とを備えたことを特徴とする電荷結合素子。
【請求項２】
前記メモリ素子（１５）は、２層構造の前記転送電極（６５，６６）の下層側と同一の層に形成される浮遊ゲート（３４）及び上層側と同一の層に形成される制御ゲート（３５）とを有することを特徴とする請求項１記載の電荷結合素子。
【請求項３】
前記メモリ素子（１５）は、前記転送電極（６５）と同一の層に形成される浮遊ゲート（３４）及び前記転送電極（６５）に電力を供給する配線と同一の層に形成される制御ゲート（３５）とを有することを特徴とする請求項１記載の電荷結合素子。
【請求項４】
前記電圧調整部（２）は、前記外部入力端子（１０）に入力される外部電圧（ＶＧ  ）が印加される直列接続の複数の抵抗（１２〜１４）と、各抵抗（１２〜１４）の接続点に接続され、その浮遊ゲート（３４）に蓄えられた電荷によりオン／オフ制御されて前記抵抗（１２〜１４）の接続点を選択的に接地するメモリ素子（１５〜１７）とで構成されることを特徴とする請求項１に記載の電荷結合素子。
【請求項５】
２層構造を成す第１及び第２の転送電極（６５，６６）を有する電荷転送部と、少なくとも一部が互いに重畳される浮遊ゲート（３４）及び制御ゲート（３５）を有するメモリ素子（１５）とが同一の半導体基板（６１）に配置される電荷結合素子の製造方法であって、
前記電荷転送部の第１の転送電極（６５）と同時に前記メモリ素子（１５）の浮遊ゲート（３４）を形成する第１の工程と、
前記電荷転送部の第２の転送電極（６６）と同時に前記メモリ素子（１５）の制御ゲート（３５）を形成する第２の工程とを含むことを特徴とする電荷結合素子の製造方法。
【請求項６】
転送電極（６５、６６）及びこの転送電極（６５、６６）上に配置される電力供給用の配線を有する電荷転送部と、少なくとも一部が互いに重畳される浮遊ゲート（３４）及び制御ゲート（３５）を有するメモリ素子（１５）とが同一の半導体基板（６１）に配置される電荷結合素子の製造方法であって、
前記電荷転送部の転送電極（６５、６６）と同時に前記メモリ素子（１５）の浮遊ゲート（３４）を形成する第１の工程と、
前記電力供給用の配線と同時に前記メモリ素子（１５）の制御ゲート（３５）を形成する第２の工程とを含むことを特徴とする電荷結合素子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は電荷結合素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
図６は、従来のフレームトランスファ型のＣＣＤ固体撮像素子の模式図である。ＣＣＤ固体撮像素子５０は電荷結合素子であって、撮像部５１と蓄積部５２と水平転送部５３と出力部５４とから構成されている。撮像部５１には、２次元配列された受光素子よりなる受光画素が形成され、照射された被写体映像に応じた情報電荷を発生する。この情報電荷は、撮像部５１から蓄積部５２へ１画面単位で転送され、蓄積部５２により一旦蓄積される。
【０００３】
更に、情報電荷は、蓄積部５２から１行単位で水平転送部５３を介して出力部５４へ出力される。出力部５４は、情報電荷の電荷量を電圧値に変換し、その変換した電圧値を画像信号Ｙｔとして出力するようになっている。
【０００４】
上記のようなＣＣＤ固体撮像素子５０においては、撮像部５１の各受光素子から溢れ出す情報電荷が隣合う受光画素に混入する所謂ブルーミングを抑圧するために、過剰な電荷を吸収するオーバーフロードレインが設けられる。オーバーフロードレインには、受光画素を分離する分離領域内にドレインを設けて過剰電荷を吸収させる横型方式と、基板そのものをドレインとして働かせて過剰電荷を基板深部に沈めさせる縦型方式とがある。近年では、受光画素の高密度化に有利な縦型方式が多く採用される傾向にある。
【０００５】
図７は、撮像部５１の断面図を示している。Ｎ型のシリコン基板６１の表面側にＰ型のウェル６２が設けられ、このウェル６２の表面にＮ型の埋め込み領域６３が設けられて埋め込みチャネル構造が形成される。そして、この埋め込み領域６３上に酸化膜６４を介して２層構造の複数の転送電極６５，６６が互いに平行に配列されている。この転送電極６５，６６は、一部が重なり合った２層構造を成し、２相の転送クロックφ１，φ２がそれぞれ印加される。一方、シリコン基板６１には、基板バイアス電圧ＶＮ  が印加されている。尚、Ｐ型のウェル６２は接地電位（０Ｖ）となっている。
【０００６】
図８は、撮像部５１のポテンシャルの状態を示す図である。撮像部５１のポテンシャルは、印加される転送クロックφ１，φ２、基板バイアス電圧ＶＮ  に基づいて図８の実線で示すように、埋め込み領域６３内で極小となり、ウェル６２で極大となるように形成される。埋め込み領域６３内のポテンシャルは、転送電極６５，６６に印加される電圧、即ち、転送クロックφ１，φ２の電圧によって制御される。そして、各転送電極６５，６６に印加される転送クロックφ１，φ２に応答して情報電荷の蓄積及び転送を行なうようになっている。
【０００７】
一方、ウェル６２内のポテンシャルは、基板バイアス電圧ＶＮ  によって制御され、埋め込み領域６３の情報電荷がシリコン基板６１側へ流れる障壁を形成している。即ち、基板バイアス電圧ＶＮ  の電圧を下げると、図８の一点鎖線で示すようにポテンシャルが変化し、障壁が低くなる。すると、情報電荷は容易に障壁を越えて、蓄積される情報電荷が減少する。従って、この障壁の高さと埋め込み領域６３のポテンシャルの深さとの差が情報電荷の蓄積容量を示すことになる。
【０００８】
即ち、ポテンシャルの障壁の高さがあまり低いと、転送される電荷量が少なくなり、充分な画像信号Ｙｔを得ることができなくなってしまう。一方、障壁が高いと、転送される電荷が多くなりすぎて、画像信号Ｙｔが飽和してしまう場合がある。そのため、基板バイアス電圧ＶＮ  を調整し、障壁の高さを適宜に設定する必要がある。
【０００９】
【発明が解決しようとする課題】
しかしながら、素子にはバラツキがあるため、同じ電圧の基板バイアス電圧ＶＮ  を印加しても障壁の高さが異なってしまうので、基板バイアス電圧ＶＮ  を素子毎に調整し、障壁の高さを設定する必要がある。そのため、ＣＣＤ固体撮像素子５０を使用する場合、ＣＣＤ固体撮像素子５０に対してポテンショメータ（図示せず）を介して基板バイアス電圧ＶＮ  を入力している。そして、ＣＣＤ固体撮像素子５０で撮影した画像を見ながらポテンショメータを操作し、適切な画像信号Ｙｔとなるように基板バイアス電圧ＶＮ  を調整する必要がある。そのため、基板バイアス電圧ＶＮ  の調整が面倒であるという問題がある。
【００１０】
一方、基板バイアス電圧ＶＮ  を内部で調整する調整用回路を備えたＣＣＤ固体撮像素子も提案されている。その調整回路には、複数の抵抗よりなる分圧抵抗と、複数のヒューズとが設けられ、その複数のヒューズを適宜切断することにより分圧抵抗の分圧比を変更し、基板バイアス電圧ＶＮ  を調整するようになっている。しかしながら、調整用回路を形成するためのプロセスの追加が必要となり、製造が面倒であるという問題がある。
【００１１】
本発明は上記問題点を解決するためになされたものであって、製造プロセスを追加することなく、使用者による調整の手間を省くことができる電荷結合素子を提供することを目的とする。また、そのような電荷結合素子を容易に製造できる製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、半導体基板上に複数の転送電極が配置される電荷結合素子において、所定の電圧の外部電圧が入力される外部入力端子と、前記転送電極に並んで前記半導体基板上に配置され、前記転送電極と同一の層に形成される浮遊ゲートを有する不揮発性メモリ素子を含み、メモリ素子の浮遊ゲートに蓄積される電荷量に応じて前記外部入力端子に入力される外部電圧を、外部電圧値以下の電圧に調整し、調整した電圧を出力する電圧調整部とを備えている。
【００１３】
請求項２に記載の発明は、請求項１記載の電荷結合素子において、前記メモリ素子は、２層構造の前記転送電極の下層側と同一の層に形成される浮遊ゲート及び上層側と同一の層に形成される制御ゲートとを有している。
【００１４】
請求項３に記載の発明は、請求項１記載の電荷結合素子において、前記メモリ素子は、前記転送電極と同一の層に形成される浮遊ゲート及び前記転送電極に電力を供給する配線と同一の層に形成される制御ゲートとを有している。
【００１５】
請求項４に記載の発明は、請求項１記載の電荷結合素子において、前記電圧調整部は、前記外部入力端子に入力される外部電圧が印加される直列接続の複数の抵抗と、各抵抗の接続点に接続され、その浮遊ゲートに蓄えられた電荷によりオン／オフ制御されて前記抵抗の接続点を選択的に接地するメモリ素子とで構成される。
【００１６】
請求項５に記載の発明は、２層構造を成す第１及び第２の転送電極を有する電荷転送部と、少なくとも一部が互いに重畳される浮遊ゲート及び制御ゲートを有するメモリ素子とが同一の半導体基板に配置される電荷結合素子の製造方法であって、前記電荷転送部の第１の転送電極と同時に前記メモリ素子の浮遊ゲートを形成する第１の工程と、前記電荷転送部の第２の転送電極と同時に前記メモリ素子の制御ゲートを形成する第２の工程とを含んでいる。
【００１７】
請求項６に記載の発明は、転送電極及びこの転送電極上に配置される電力供給用の配線を有する電荷転送部と、少なくとも一部が互いに重畳される浮遊ゲート及び制御ゲートを有するメモリ素子とが同一の半導体基板に配置される電荷結合素子の製造方法であって、前記電荷転送部の転送電極と同時に前記メモリ素子の浮遊ゲートを形成する第１の工程と、前記電力供給用の配線と同時に前記メモリ素子の制御ゲートを形成する第２の工程とを含んでいる。
【００１８】
【作用】
従って、請求項１に記載の発明によれば、外部入力端子に所定の電圧の外部電圧が入力される。電圧調整部は、半導体基板上に転送電極と並んで配置され、メモリ素子が設けられている。不揮発性メモリ素子を含むメモリ素子は、転送電極と同一の層に形成される浮遊ゲートと制御ゲートとを有している。電圧調整部は、メモリ素子の浮遊ゲートに蓄積される電荷量に応じて外部入力端子に入力される外部電圧の電圧を調整し、その調整した電圧を出力する。
【００１９】
請求項２に記載の発明によれば、メモリ素子は、浮遊ゲートと制御ゲートとを有している。浮遊ゲートは、２層構造の転送電極の下層側と同一の層に形成され、制御ゲートは上層側と同一の層に形成される。
【００２０】
請求項３に記載の発明によれば、メモリ素子は、浮遊ゲートと制御ゲートとを有している。浮遊ゲートは転送電極と同一の層に形成され、制御ゲートは転送電極に電力を供給する配線と同一の層に形成される。
【００２１】
請求項４に記載の発明によれば、電圧調整部は、外部入力端子に入力される外部電圧が印加される直列接続の複数の抵抗と、各抵抗の接続点に接続され、その浮遊ゲートに蓄えられた電荷によりオン／オフ制御されて各抵抗の接続点を選択的に接地するメモリ素子とで構成される。
【００２２】
請求項５に記載の発明によれば、半導体基板上には電荷転送部とメモリ素子とが配置される。電荷転送部は、２層構造を成す第１及び第２の転送電極を有している。メモリ素子は、少なくとも一部が互いに重畳される浮遊ゲート及び制御ゲートを有している。そして、電荷転送部の第１の転送電極と同時にメモリ素子の浮遊ゲートが形成され、電荷転送部の第２の転送電極と同時にメモリ素子の制御ゲートが形成される。
【００２３】
請求項６に記載の発明によれば、半導体基板上には電荷転送部とメモリ素子とが配置される。電荷転送部は、転送電極及びこの転送電極上に配置される電力供給用の配線を有している。メモリ素子は、少なくとも一部が互いに重畳される浮遊ゲート及び制御ゲートを有している。そして、電荷転送部の第１の転送電極又は第２の転送電極と同時にメモリ素子の浮遊ゲートが形成され、電力供給用の配線と同時にメモリ素子の制御ゲートが形成される。
【００２４】
【実施例】
以下、本発明をＣＣＤ固体撮像素子に具体化した一実施例を図面に従って説明する。
【００２５】
尚、本実施例において、図に示した従来例と同じ構成部材については符号を等しくしてその詳細な説明を省略する。
図１は、ＣＣＤ固体撮像素子のチップを示す平面図である。チップ１上には、撮像部５１、蓄積部５２、水平転送部５３、出力部５４及び電圧調整部２が形成されている。電圧調整部２は、分圧回路であって、予め設定された分圧比により外部から入力された所定の電圧の外部電圧ＶＧ  を分圧し、その分圧して得た電圧を基板バイアス電圧ＶＮ  としてシリコン基板６１に印加するようになっている。
【００２６】
図２は、電圧調整部２の回路図である。電圧調整部２には、外部入力端子１０が設けられている。外部端子１０には、チップ１外部から所定の電圧（本実施例では４０Ｖ）が印加されている。
【００２７】
外部入力端子１０には複数の抵抗（本実施例では４個）１１〜１４が直列に接続されている。抵抗１１と抵抗１２との間にはシリコン基板６１が接続されている。各抵抗１２〜１４にはメモリ素子１５〜１７のドレインがそれぞれ接続されている。即ち、抵抗１２，１３間にはメモリ素子１５のドレインが、抵抗１３，１４間にはメモリ素子１６のドレインが、抵抗１４にはメモリ素子１７のドレインがそれぞれ接続されている。
【００２８】
メモリ素子１５〜１７は、浮遊ゲートを有するＮチャネルＭＯＳトランジスタよりなる不揮発性メモリ素子であって、その浮遊ゲートに蓄えられる電荷に応じてオン・オフ制御することができるようになっている。各メモリ素子１５〜１７は、通常にはその浮遊ゲートには電荷が蓄積されておらずにオンとなっており、各浮遊ゲートに電荷を蓄積することによりオフに制御することができるようになっている。
【００２９】
各メモリ素子１５〜１７のソースは接地され、制御ゲートには読み出し電圧ＶＲ  がそれぞれ印加されている。すると、各メモリ素子１５〜１７は、そのオン・オフ状態により各メモリ素子１５〜１７に接続された抵抗１２〜１４を接地するようになっている。
【００３０】
メモリ素子１５〜１７全てがオフ状態にあるとき、シリコン基板６１には抵抗１１を介して外部電圧ＶＧ  がそのまま印加される。メモリ素子１５がオン状態のとき、抵抗１２，１３間が接地される。すると、外部入力端子１０から入力された外部電圧ＶＧ  は、抵抗１１，１２により分圧され、その分圧された電圧がシリコン基板６１へ出力される。同様に、メモリ素子１５がオフ状態であってメモリ素子１６がオン状態のとき、抵抗１３，１４間が接地される。すると、外部入力端子１０から入力された外部電圧ＶＧ  は、抵抗１１〜１３により分圧され、その分圧された電圧がシリコン基板６１へ出力される。また、メモリ素子１５，１６がオフ状態であってメモリ素子１７がオン状態のとき、抵抗１４が接地される。すると、外部入力端子１０から入力された外部電圧ＶＧ  は、抵抗１１〜１４により分圧され、その分圧された電圧がシリコン基板６１へ出力される。
【００３１】
即ち、メモリ素子１５〜１７のオン・オフ状態を適宜選択することにより、抵抗１１〜１４による分圧比を選択する。その選択した分圧比により外部電圧ＶＧ  を分圧し、シリコン基板６１へ印加することができる。従って、外部電圧ＶＧ  の電圧をメモリ素子１５〜１７のオン・オフ状態により制御することができるようになっている。
【００３２】
図３は、ＣＣＤ固体撮像素子の断面図であって、（ａ）は撮像部５１、（ｂ）は出力部５４に形成されたＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳという）２０、（ｃ）は電圧調整部２のメモリ素子１５の断面図である。
【００３３】
ＮＭＯＳ２０は、撮像部５１と同様に、シリコン基板６１上には、Ｐ型のウェル２１が形成されている。ウェル２１上には、Ｎ型のドレイン領域２２とソース領域２３が形成されている。ドレイン領域２２とソース領域２３の不純物の濃度は、撮像部５１に形成されたＮ型の埋め込み領域６３の濃度よりも高くなっている。そのドレイン領域２２とソース領域２３との間のチャネル上には酸化膜６４を介してゲート層２４が形成されている。また、ドレイン領域２２とソース領域２３にはコンタクト２５が形成されている。
【００３４】
メモリ素子１５は、撮像部５１、出力部５４のＮＭＯＳ２０と同様に、シリコン基板６１上には、Ｐ型のウェル３１が形成されている。ウェル３１上には、ＮＭＯＳ２０と同様にＮ型のドレイン領域３２とソース領域３３が形成され、そのドレイン領域３２とソース領域３３の不純物濃度は、ＮＭＯＳ２０のドレイン領域２２、ソース領域２３と同じ不純物濃度となっている。
【００３５】
そのドレイン領域３２とソース領域３３との間にはチャネルが形成され、そのチャネルとソース領域３３との上方には酸化膜６４を介して浮遊ゲート３４が形成されている。浮遊ゲート３４は、その一端がソース領域３３上に配置され、他端はチャネルのほぼ半分を覆うように配置されている。ドレイン領域３２とチャネルの上方には酸化膜６４を介して制御ゲート３５が形成されている。制御ゲート３５は、その一端がドレイン上に配置され、他端は浮遊ゲートのほぼ半分を覆うように形成されている。そして、メモリ素子は浮遊ゲート３４と制御ゲート３５を有し、撮像部５１の転送電極６５，６６と同様に２層ゲート構造となっている。
【００３６】
ドレイン領域３２とソース領域３３とには、ＮＭＯＳ２０と同様に、コンタクト２５がそれぞれ形成されている。
尚、メモリ素子１６，１７の構造はメモリ素子１５と同様に形成されているので、メモリ素子１６，１７の説明を省略する。
【００３７】
図４は、メモリ素子１５をオフに制御するときの概略回路図である。
メモリ素子１５のソースには、第１の書き込み電圧ＶＷ１（本実施例では１２Ｖ）を印加し、ドレインを接地する。そして、メモリ素子１５のゲートには、第２の書き込み電圧ＶＷ２（本実施例では２Ｖ）を印加する。すると、浮遊ゲートの電位はソースに印加される第１の書き込み電圧ＶＷ１に応じた電位（本実施例では１０Ｖ程度になると予測される）に上昇する。このとき、浮遊ゲートの真下のチャネルはオン状態、制御ゲートの真下のチャネルはわずかなオン状態となる。その結果、両ゲート間の真下のチャネル中央部にだけ高電界がかかり、電荷（ホット・エレクトロン）が浮遊ゲートに注入され蓄えられる。その結果、メモリ素子１５はオフとなる。そして、浮遊ゲートは酸化膜６４により絶縁されているので、この浮遊ゲートに蓄えられた電荷は、そのまま保持される。
【００３８】
尚、メモリ素子１６，１７をオフに制御する場合の説明は、メモリ素子１５をオフに制御する場合と同じであるので、その説明を省略する。
次に、上記のように構成されたＣＣＤ固体撮像素子の作用について説明する。
【００３９】
先ず、各メモリ素子１５〜１７を抵抗１２〜１４から切り離しておき、従来と同様にＣＣＤ固体撮像素子の外部入力端子１０にポテンショメータ（図示せず）を接続する。そして、画像信号Ｙｔが適切な値となるようにポテンショメータを調整し、その時に外部入力端子１０に印加される電圧を測定する。
【００４０】
次に、外部入力端子１０に所定の外部電圧ＶＧ  が印加された場合に抵抗１１〜１４により分圧した電圧が先に測定した電圧と等しくなるようにメモリ素子１５〜１７を適宜オフ状態にする。例えば、抵抗１１〜１３により分圧した電圧が先に測定した電圧と等しくなるとすると、抵抗１３，１４間を接地すればよいことになる。即ち、メモリ素子１５をオフ状態、メモリ素子１６をオン状態に保持すれば外部電圧ＶＧ  を抵抗１１〜１３で分圧し、その分圧した電圧をシリコン基板６１へ出力することができる。従って、メモリ素子１５の浮遊ゲートに電荷を蓄えてオフ状態に制御し、他のメモリ素子１６，１７をオン状態に保持する。
【００４１】
すると、メモリ素子１６はオン状態であるので、抵抗１３，１４間が接地される。その結果、外部入力端子１０に印加される外部電圧ＶＧ  は、抵抗１１〜１３により分圧され、その分圧された電圧が抵抗１１，１２間からシリコン基板６１へ印加される。そして、メモリ素子１５のオフ状態は、保持されるので、所定の電圧の外部電圧ＶＧ  が外部入力端子１０に印加されれば、シリコン基板６１に適切な基板バイアス電圧ＶＮ  が印加されることになる。従って、ＣＣＤ固体撮像素子を使用しようとする場合、使用者は外部入力端子１０に所定の電圧の外部電圧ＶＧ  が印加されるだけでよいので、従来のように面倒な調整が不要となる。
【００４２】
次に、上記のように構成されたＣＣＤ固体撮像素子の製造方法について説明する。
Ｎ型のシリコン基板６１にボロンイオン等のＰ型不純物を注入し、撮像部５１のＰ型のウェル６２、ＮＭＯＳ２０のＰ型ウェル２１、メモリ素子１５のＰ型ウェル３１を同時に形成する。次に、所望の形状のレジスト膜（図示せず）を形成し、リン等のＮ型不純物を注入し、撮像部５１のＰ型のウェル６２に濃度の低いｎ型半導体の埋め込み領域６３を形成する。
【００４３】
次に、撮像部５１，ＮＭＯＳ２０，メモリ素子１５に酸化膜６４を形成する。その酸化膜６４上に多結晶シリコン膜を形成する。その多結晶シリコン膜をエッチングして撮像部５１の１層目の転送電極６５とＮＭＯＳ２０のゲート層２４とメモリ素子１５の浮遊ゲート３４とを同時に形成する。
【００４４】
更に、撮像部５１，ＮＭＯＳ２０，メモリ素子１５に酸化膜６４を形成する。その酸化膜６４上に多結晶シリコン膜を形成し、その多結晶シリコン膜をエッチングして撮像部５１の２層目の転送電極６６とメモリ素子１５の制御ゲート３５とを同時に形成する。
【００４５】
次に、ＮＭＯＳ２０のゲート層２４と、メモリ素子１５の浮遊ゲート３４及び制御ゲート３５をマスクとしてＮ型不純物を注入し、熱拡散によりＮＭＯＳ２０とメモリ素子１５のＰ型ウェル２１，３１に濃度の高いｎ型半導体のドレイン領域２２，３２及びソース領域２３，３３を形成する。
【００４６】
従って、メモリ素子１５は、撮像部５１又は出力部５４のＮＭＯＳ２０と同じ工程により形成されるので、ＣＣＤ固体撮像素子を製造する工程が増加することはない。また、メモリ素子１５を撮像部５１又は出力部５４のＮＭＯＳ２０と同時に形成することができるので、ＣＣＤ固体撮像素子を製造する時間は従来に比べて増加することはない。
【００４７】
このように、本実施例においては、抵抗１１〜１４とメモリ素子１５〜１７とからなる電圧調整部２を設け、予め適切な基板バイアス電圧ＶＮ  を測定し、その測定した電圧となるようにメモリ素子１５〜１７をオン・オフ制御する。そして、メモリ素子１５〜１７のオン・オフに基づいて抵抗１１〜１４の分圧比を調整し、その調整した分圧比により外部から印加される所定の電圧の外部電圧ＶＧ  を分圧し、基板バイアス電圧ＶＮ  としてシリコン基板６１へ印加するようにした。
【００４８】
その結果、使用者は所定の電圧の外部電圧ＶＧ  を印加するだけでＣＣＤ固体撮像素子を使用することができるので、面倒な調整が不要となり、容易にＣＣＤ固体撮像素子を使用することができる。
【００４９】
また、メモリ素子１５〜１７は、撮像部５１又は出力部５４と同じ工程により形成することができるので、ＣＣＤ固体撮像素子の製造工程の増加を抑えることができる。
【００５０】
尚、本発明は上記実施例に限定されるものではなく、以下のように実施してもよい。
１）上記実施例の電圧調整部２は、所定の電圧から外部電圧ＶＧ  から所望の電圧の基板バイアス電圧ＶＮ  を生成するものならば何でもよい。例えば、図５に示すように、外部入力端子１０に抵抗４０とメモリ素子１５を直列に接続し、抵抗４０とメモリ素子１５との間にシリコン基板６１を接続する。メモリ素子１５は、その浮遊ゲート３４に蓄えられた電荷の量に応じてソース−ドレイン間の抵抗値が変化するようになっている。従って、外部入力端子１０に入力された外部電圧ＶＧ  を抵抗４１とメモリ素子１５とで分圧し、その分圧した電圧を基板バイアス電圧ＶＮ  としてシリコン基板６１へ印加するようにする。
【００５１】
メモリ素子１５は、そのソース−ドレイン間の抵抗値を確認しながら浮遊ゲート３４へ電荷を注入する。そして、メモリ素子１５のソース−ドレイン間の抵抗値が最適な基板バイアス電圧ＶＮ  を生成することができる分圧比となるような抵抗値となったときに電荷の注入を停止するようにすればよい。この構成により、電圧調整部２の構造が簡単になる。
【００５２】
２）本発明を、インタライン転送方式のＣＣＤ固体撮像素子に具体化する。
３）上記実施例の抵抗１１〜１４の数を適宜変更する。その際、メモリ素子の数を変更した抵抗の数に応じて変更することはいうまでもない。
【００５３】
４）上記実施例では、シリコン基板６１に印加する基板バイアス電圧ＶＮ  を調整する電圧調整部２としたが、調整が必要な他の電圧を調整する電圧調整部に具体化する。
【００５４】
例えば、水平転送部５３から出力部５４への電荷の転送を制御する出力制御ゲートの電圧や、出力部５４に設けられるソースフォロワ回路のゲイン制御電圧等の設定が上げられる。
【００５５】
５）ＣＣＤ固体撮像素子の他、ＣＣＤ遅延素子等のＣＣＤを応用した素子に具体化する。例えば、ＣＣＤ遅延素子では、動作点の調整や出力のゲイン調整、さらには遅延量の設定変更等の制御手段として採用できる。また、１つの基板上に複数の独立したラインセンサを設けるオートフォーカス用センサでは、各ラインセンサ間の特性のばらつきを補正する手段として採用できる。
【００５６】
６）浮遊ゲート３４を転送電極６５と同一の層に形成し、制御ゲート３５を転送電極６５上に配置される電力供給用の配線と同一の層に形成するようにしてもよい。この場合、電力供給用の配線がアルミニウム等の金属で形成されると、制御ゲート３５も同じ金属となるが、メモリ素子１５の動作に問題はない。このように制御ゲート３５を転送電極６５上の配線と同一の層に形成するようにすれば、転送電極６５，６６が１層構造でもメモリ素子１５を形成することができる。
【００５７】
以上、この発明の実施例について説明したが、上記実施例から把握できる請求項以外の技術的思想について、以下にその効果とともに記載する。
請求項１又は請求項２に記載の電荷結合素子において、前記電圧調整部（２）は、浮遊ゲート３４を有し、その浮遊ゲート３４に蓄えられた電荷の量に応じた抵抗値となるメモリ素子１５と、そのメモリ素子１５に直列に接続され、前記外部入力端子１０から入力する外部電圧ＶＧ  を分圧する抵抗４０とから構成される。この構成により、電圧調整部の構成を簡単にすることができる。
【００５８】
【発明の効果】
以上詳述したように本発明によれば、容易に製造することができ、使用者による調整の手間を省くことが可能な電気結合素子を提供することができる。また、そのような電荷結合素子を容易に製造することができる製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明を具体化した一実施例のＣＣＤ固体撮像素子の平面図である。
【図２】一実施例の電圧調整部の回路図である。
【図３】（ａ）は撮像部の一部断面図、（ｂ）は出力部のＮチャネルＭＯＳトランジスタの断面図、（ｃ）はメモリ素子の断面図である。
【図４】メモリ素子をオフに制御する場合の概念図である。
【図５】別の電圧調整部の回路図である。
【図６】従来のフレームトランスファ型のＣＣＤ固体撮像素子の概略平面図である。
【図７】撮像部の一部断面図である。
【図８】撮像部のポテンシャルの状態を示す図である。
【符号の説明】
２  電圧調整部
１０  外部入力端子
１２〜１４，４０  抵抗
１５  不揮発性メモリ素子
３４  浮遊ゲート
３５  制御ゲート
６１  半導体基板
６５，６６  転送電極
ＶＧ    外部電圧
【図１】
0003588143.tif 000002
【図２】
0003588143.tif 000003
【図３】
0003588143.tif 000004
【図４】
0003588143.tif 000005
【図５】
0003588143.tif 000006
【図６】
0003588143.tif 000007
【図７】
0003588143.tif 000008
【図８】
0003588143.tif 000009