(57)【特許請求の範囲】
【請求項１】
ＭＯＳ構造トランジスタをスイッチング素子として用いて昇圧／降圧の動作を行い、所望の電圧を出力する電圧生成回路と、
前記ＭＯＳ構造トランジスタのゲートに印加される電圧レベルが所定電圧以上であるか否かを検出する検出回路と、
前記検出の結果に応じて前記検出回路から出力される信号と、前記電圧生成回路の動作状態への移行を指示する信号とから、前記電圧生成回路を構成する前記ＭＯＳ構造トランジスタの動作を制御する制御信号を生成する制御回路と、
を具備することを特徴とするレギュレータ回路。
【請求項２】
前記ＭＯＳ構造トランジスタのゲートに印加される電圧レベルを、生成して出力する回路をさらに具備することを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
ＭＯＳ構造トランジスタをスイッチング素子として用いて昇圧／降圧の動作を行い、第１の所望電圧を生成する電圧生成回路と、
ＭＯＳ構造トランジスタをスイッチング素子として用いて、前記電圧生成回路により生成された前記第１の所望電圧を昇圧し、第２の所望電圧を生成する昇圧回路と、
前記第１の所望電圧及び第２の所望電圧を出力するか否かを切り換える出力スイッチ回路と、
前記電圧生成回路を構成する前記ＭＯＳ構造トランジスタ及び前記昇圧回路を構成する前記ＭＯＳ構造トランジスタのゲートに印加される電圧レベルを生成して出力する電圧出力回路と、
前記電圧出力回路より出力された電圧レベルが所定電圧以上であるか否かを検出する検出回路と、
前記検出の結果に応じて前記検出回路から出力される信号と、前記電圧生成回路の動作状態への移行を指示する信号とから、前記電圧生成回路、前記昇圧回路、及び出力スイッチ回路を構成する前記ＭＯＳ構造トランジスタの動作を制御する制御信号を生成する制御回路と、
を具備することを特徴とするレギュレータ回路。
【請求項４】
前記電圧生成回路における昇圧／降圧の動作は、ＰＷＭ方式により行われることを特徴とする請求項１乃至３のいずれか１つに記載のレギュレータ回路。
【請求項５】
前記検出回路における所定電圧は、前記ＭＯＳ構造トラジスタのしきい値以上の電圧であることを特徴とする請求項１乃至４のいずれか１つに記載のレギュレータ回路。
【請求項６】
前記検出回路は、
検出すべき電圧と接地電位との間に直列に接続された第１及び第２の抵抗と、
前記第１及び第２の抵抗の接続点がゲートに接続されたＭＯＳ構造トランジスタを有し、
前記ＭＯＳ構造トランジスタのソースには接地電位が供給され、そのドレインには電流電圧変換素子を介して電源電圧が供給されていることを特徴とする請求項１乃至５のいずれか１つに記載のレギュレータ回路。
【請求項７】
前記検出回路は、
検出すべき電圧と接地電位との間に直列に接続された第１及び第２の抵抗と、
前記第１及び第２の抵抗の接続点が第１の入力端子に接続され、基準電圧が第２の入力端子に供給された演算増幅器とを有することを特徴とする請求項１乃至５のいずれか１つに記載のレギュレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＰＷＭ方式の昇圧または降圧の機能を備えたレギュレータに関し、特にＭＯＳ構造のトランジスタをスイッチング素子に使用したスイッチングレギュレータに関するものである。
【０００２】
【従来の技術】
入力電圧ＶＤＤの変化によらずに一定電圧を出力するために、昇圧あるいは降圧機能を備えたＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）方式のスイッチングレギュレータが従来より用いられている。このスイッチングレギュレータは、近年、半導体集積回路として形成されている。
【０００３】
このようなスイッチングレギュレータにおいては、内蔵した小型バッテリの出力を入力電圧ＶＤＤとして使用することが多い。このため、動作時間を長くするために、低消費電力化を進めることが要求される。そこで、スイッチング素子としてバイポーラ構造のトランジスタを使用したときに発生するベース電流によるロスをなくすために、通常、バイポーラ構造のトランジスタに換えてＭＯＳ構造のトランジスタが使用されている。
【０００４】
ここで、ＭＯＳトランジスタを使用した場合、ゲートには電流が流れないという利点がある。しかし、別の問題として、効率を上げるためにゲートに十分に高い電圧を印加する必要がでてくる。よって、前記レギュレータ回路においては、ＭＯＳトランジスタのゲートをドライブするための電圧を別に生成する必要がある。
【０００５】
また、レギュレータシステムによっては、単一の電圧のみではなく、使用するＩＣ、ＬＳＩなどの電子部品に応じて、複数の電圧を供給することも要求される。さらに、仕様によっては通常動作状態にないとき（以下スタンバイ時と記す）でも、マイコンなどの一部の電子部品へは一定の電圧を供給し続けることが要求される。この場合、必要とする電流値は通常動作時に比べて十分に少ない値であり、スイッチングレギュレータでは効率が悪くなってしまうため、シリーズレギュレータを使用して電流の供給が行われる。
【０００６】
以下に、従来のスイッチングレギュレータについて説明する。図９は、従来のスイッチングレギュレータの構成を示す回路図である。
【０００７】
このスイッチングレギュレータでは、通常動作時にのみ、出力電圧Ｖｏ１、Ｖｏ２を負荷に供給し、また通常動作時とスタンバイ時のいずれも出力電圧Ｖｏ３を負荷に供給する。ｎチャネルＭＯＳトランジスタ（以下ｎＭＯＳトランジスタ）Ｍ１とｎＭＯＳトランジスタＭ２がスイッチングレギュレータの降圧動作を、ｎＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４が昇圧動作を行う。このとき、ｎＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２には、互いに逆相のＰＷＭ波が入力される。ｎＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４にも、互いに逆相のＰＷＭ波が入力される。
【０００８】
出力電圧Ｖｏ３が低下した場合、ｎＭＯＳトランジスタＭ１及びｎＭＯＳトランジスタＭ３に入力されるＰＷＭ波のデューティ（Ｄｕｔｙ）が広がって出力電圧Ｖｏ３を上昇させる。逆に、出力電圧Ｖｏ３が上昇した場合は、ＰＷＭ波のデューティが狭くなって出力電圧Ｖｏ３を低下させる。このようにして、出力電圧Ｖｏ３に安定した電圧が得られる。スタンバイ時には、ｎＭＯＳトランジスタＭ１〜Ｍ４はオフ状態になり、ｐチャネルＭＯＳトランジスタ（以下ｐＭＯＳトランジスタ）Ｍ５のゲート電圧をリニアに制御することでこのｐＭＯＳトランジスタＭ５をオン状態にし、出力電圧Ｖｏ３に電圧を供給する。
【０００９】
ｎＭＯＳトランジスタＭ６は、通常動作時にスイッチ回路１０３の切り換えによりオン状態になり、出力電圧Ｖｏ１に電圧を供給する。また、出力電圧Ｖｏ２には、ｎＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８によって昇圧された電圧が、これも通常動作時のみ供給される。前に述べたように、これらｎＭＯＳトランジスタＭ１〜Ｍ４、Ｍ６〜Ｍ８のゲートには効率を上げるために十分に高い電圧を供給する必要がある。このための電圧を、コイルＬ５、ｎＭＯＳトランジスタＭ９、ダイオードＤ１を使った昇圧回路で生成する。
【００１０】
ここで、このスイッチングレギュレータがスタンバイ状態から通常動作状態に移行するときを考えてみる。この切り換えは、マイコンなどからのコントロール信号によって行われる。
【００１１】
まず、スタンバイ状態では、各出力電圧ＶＧ、Ｖｏ１、Ｖｏ２はそれぞれオフ状態となっている。
【００１２】
スタンバイ状態から動作状態に切り換える信号ＳＴＮが“Ｈ”→“Ｌ”となったとき、スイッチングレギュレータが動作状態となり、各出力電圧ＶＧ、Ｖｏｌ、Ｖｏ２が出力される。出力電圧ＶＧは、クロック回路１０１、１０２、１０４、及びスイッチ回路１０３からｎＭＯＳトランジスタＭ１〜Ｍ４、Ｍ６〜Ｍ８に出力される信号の電圧レベルとなる。図９に示す回路では、ＳＴＮ信号が“Ｈ”→“Ｌ”になったとき、各出力電圧ＶＧ、Ｖｏ１、Ｖｏ２は同時に起動しようとするが、一般にレギュレータ回路では、出力電圧の平滑化のための容量の存在等により、起動時に大電流が瞬時に流れ込む。通常、電源に使用される小型バッテリには、無視できない内部インピーダンスが存在する。このインピーダンスは、バッテリを使用するに従って増大していく。よって、起動時に大電流が流れると、入力電圧ＶＤＤとして実際に出力される電圧値がその分低下することになる。
【００１３】
【発明が解決しようとする課題】
しかしながら、ＭＯＳトランジスタの素子特性のばらつき、特にしきい値電圧（Ｖｔｈ）のばらつきによっては、この影響を受けて図１０の実線に示すように、電圧ＶＧが十分に上昇しない場合がある。この場合、各ｎＭＯＳトランジスタＭ１〜Ｍ４、Ｍ６〜Ｍ８に供給されるゲート電圧は十分に上昇しない。
【００１４】
このような状態になると、各ｎＭＯＳトランジスタのオン抵抗も低下せず、ｎＭＯＳトランジスタのドレイン〜ソース間で望ましくない電圧降下が生じてしまい、出力電圧Ｖｏ１、Ｖｏ２に十分な電圧が得られない。スイッチングレギュレータはこれらのＭＯＳトランジスタがスイッチとして動作するという前提で設計されており、本来のレギュレータシステムとして正常な動作状態に入ることができないまま停止してしまう。
【００１５】
この現象は、スタンバイ状態から動作状態に切り換える信号ＳＴＮを用いずに、入力電圧ＶＤＤを投入することで通常動作状態に起動する場合でも、同様に発生する。この場合は、出力電圧Ｖｏ３も初期状態ではオフであるため、スタンバイ状態から通常動作状態に移行するときよりもさらにシステムは不安定になりやすい。つまり、スタンバイ状態を有しないレギュレータシステムにおいても、同様の問題があるといえる。
【００１６】
そこでこの発明は、前記課題に鑑みてなされたものであり、起動時及びモード切り換え時に、内蔵された素子の特性のばらつきに影響されることなく、誤動作を防止し安定した動作が可能なレギュレータ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、この発明に係る一態様のレギュレータ回路は、ＭＯＳ構造トランジスタをスイッチング素子として用いて昇圧／降圧の動作を行い、所望の電圧を出力する電圧生成回路と、前記ＭＯＳ構造トランジスタのゲートに印加される電圧レベルが所定電圧以上であるか否かを検出する検出回路と、前記検出の結果に応じて前記検出回路から出力される信号と、前記電圧生成回路の動作状態への移行を指示する信号とから、前記電圧生成回路を構成する前記ＭＯＳ構造トランジスタの動作を制御する制御信号を生成する制御回路とを具備することを特徴とする。
【００１８】
この発明に係る他の態様のレギュレータ回路は、ＭＯＳ構造トランジスタをスイッチング素子として用いて昇圧／降圧の動作を行い、第１の所望電圧を生成する電圧生成回路と、ＭＯＳ構造トランジスタをスイッチング素子として用いて、前記電圧生成回路により生成された前記第１の所望電圧を昇圧し、第２の所望電圧を生成する昇圧回路と、前記第１の所望電圧及び第２の所望電圧を出力するか否かを切り換える出力スイッチ回路と、前記電圧生成回路を構成する前記ＭＯＳ構造トランジスタ及び前記昇圧回路を構成する前記ＭＯＳ構造トランジスタのゲートに印加される電圧レベルを生成して出力する電圧出力回路と、前記電圧出力回路より出力された電圧レベルが所定電圧以上であるか否かを検出する検出回路と、前記検出の結果に応じて前記検出回路から出力される信号と、前記電圧生成回路の動作状態への移行を指示する信号とから、前記電圧生成回路、前記昇圧回路、及び出力スイッチ回路を構成する前記ＭＯＳ構造トランジスタの動作を制御する制御信号を生成する制御回路とを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。
【００２２】
図１は、この発明の実施の形態のレギュレータ回路の構成を示す回路図である。
【００２３】
図１に示すレギュレータ回路は、電圧生成回路１１、出力スイッチ回路１２、昇圧回路１３、電圧出力回路１４、検出回路１５、ＮＯＲ回路１６を有する。
【００２４】
前記電圧生成回路１１は、ＭＯＳ構造トランジスタ（以下ＭＯＳトランジスタ）をスイッチング素子として用い、入力電圧ＶＤＤを使って昇圧及び降圧の動作を行い、第１の所望電圧を生成する。なお、電圧生成回路１１は、昇圧及び降圧の一方のみを行うものであってもよい。前記昇圧回路１３は、ＭＯＳトランジスタをスイッチング素子として用いて、電圧生成回路１１により生成された第１の所望電圧を昇圧し、第２の所望電圧を生成する。前記出力スイッチ回路１２は、前記第１の所望電圧及び第２の所望電圧を出力するか否かを切り換える回路である。
【００２５】
前記電圧出力回路１４は、入力電圧ＶＤＤを昇圧して、電圧生成回路１１を構成するＭＯＳトランジスタ、及び昇圧回路１３を構成するＭＯＳトランジスタのゲートに印加する電圧レベルを生成して出力する。前記検出回路１５は、電圧出力回路１４より出力された電圧レベルが所定電圧以上であるか否か、すなわち前記ＭＯＳトランジスタのしきい値電圧以上であるか否かを検出する。前記ＮＯＲ回路１６は、検出回路１５の検出結果に応じて検出回路１５から出力される信号と、動作状態への移行を指示する信号との論理和否定演算を行い、電圧生成回路１１、昇圧回路１３、及び出力スイッチ回路１２の動作を制御する制御信号を出力する。なお以下では、半導体集積回路が通常動作状態に移行するための待機状態を有しており、こうしたスタンバイ状態から通常動作状態へ移行する場合の動作を説明するが、図１に示すレギュレータ回路は、電源の投入により通常動作状態に移行するときにも全く同様に適用できる。
【００２６】
次に、図１に示すレギュレータ回路の接続を詳細に説明する。
【００２７】
図１に示すように、入力電圧ＶＤＤはｎＭＯＳトランジスタＭ１のドレインに入力され、このｎＭＯＳトランジスタＭ１のソースはコイルＬ１の一端に接続されると共に、ｎＭＯＳトランジスタＭ２のドレインに接続される。ｎＭＯＳトランジスタＭ１のゲート、及びｎＭＯＳトランジスタＭ２のゲートは、それぞれクロック回路２１に接続される。そして、クロック回路２１より、ｎＭＯＳトランジスタＭ１のゲートにはクロック信号φ１が入力され、ｎＭＯＳトランジスタＭ２のゲートにはクロック信号／φ１が入力される。前記／は反転信号であることを示す。クロック回路２１には、クロック信号φ１、／φ１の出力を制御するＳＴＮ．ＤＥＴ信号が入力される。
【００２８】
前記コイルＬ１の他端は、ｎＭＯＳトランジスタＭ３のドレインに接続されると共に、ｎＭＯＳトランジスタＭ４のソースに接続される。ｎＭＯＳトランジスタＭ４のドレインは、コイルＬ２の一端に接続されると共に、コンデンサＣ１の一端、ｐＭＯＳトランジスタＭ５のドレインにそれぞれ接続される。ｐＭＯＳトランジスタＭ５のソースには、入力電圧ＶＤＤが入力される。ｐＭＯＳトランジスタＭ５のゲートには、ＳＴＮ．ＤＥＴ信号が入力される。
【００２９】
前記ｎＭＯＳトランジスタＭ３のゲート、及びｎＭＯＳトランジスタＭ４のゲートは、それぞれクロック回路２２に接続される。そして、クロック回路２２より、ｎＭＯＳトランジスタＭ３のゲートにはクロック信号φ２が入力され、ｎＭＯＳトランジスタＭ４のゲートにはクロック信号／φ２が入力される。クロック回路２２には、クロック信号φ２、／φ２の出力を制御するＳＴＮ．ＤＥＴ信号が入力される。コイルＬ２の他端は、コンデンサＣ２の一端に接続される。そして、コイルＬ２の他端からは、出力電圧Ｖｏ３が出力される。以上の回路ブロックが前記電圧生成回路１１を構成する。
【００３０】
前記コイルＬ２の他端は、ｎＭＯＳトランジスタＭ６のドレインに接続される。ｎＭＯＳトランジスタＭ６のゲートはスイッチ回路２３に接続され、このゲートにはスイッチ回路２３よりＳ１信号が入力される。スイッチ回路２３には、Ｓ１信号の出力を制御するＳＴＮ．ＤＥＴ信号が入力される。さらに、ｎＭＯＳトランジスタＭ６のソースは、コンデンサＣ３の一端に接続される。そして、ｎＭＯＳトランジスタＭ６のソースからは、出力電圧Ｖｏ１が出力される。以上の回路ブロックが前記出力スイッチ回路１２を構成する。
【００３１】
前記ｎＭＯＳトランジスタＭ６のソースは、コイルＬ３の一端に接続される。このコイルＬ３の他端は、ｎＭＯＳトランジスタＭ７のドレインに接続されると共に、ｎＭＯＳトランジスタＭ８のソースに接続される。ｎＭＯＳトランジスタＭ７のゲート、及びｎＭＯＳトランジスタＭ８のゲートは、それぞれクロック回路２４に接続される。そして、クロック回路２４より、ｎＭＯＳトランジスタＭ７のゲートにはクロック信号φ３が入力され、ｎＭＯＳトランジスタＭ８のゲートにはクロック信号／φ３が入力される。クロック回路２４には、クロック信号φ３、／φ３の出力を制御するＳＴＮ．ＤＥＴ信号が入力される。
【００３２】
前記ｎＭＯＳトランジスタＭ８のドレインは、コイルＬ４の一端に接続されると共に、コンデンサＣ４の一端に接続される。コイルＬ４の他端は、コンデンサＣ５の一端に接続される。そして、コイルＬ４の他端からは、出力電圧Ｖｏ２が出力される。以上の回路ブロックが前記昇圧回路１３を構成する。
【００３３】
また、前記入力電圧ＶＤＤはコイルＬ５の一端に入力される。このコイルＬ５の他端は、ｎＭＯＳトランジスタＭ９のドレインに入力されると共に、ダイオードＤ１のアノードに接続される。ｎＭＯＳトランジスタＭ９のゲートは、クロック回路２５に接続される。そして、クロック回路２５より、ｎＭＯＳトランジスタＭ９のゲートにはクロック信号φ０が入力される。このクロック回路２５には、クロック信号φ０の出力を制御するスタンバイ信号ＳＴＮが入力される。ダイオードＤ１のカソードはコンデンサＣ６の一端に入力されると共に、このカソードからは出力電圧ＶＧが出力される。以上の回路ブロックが前記電圧出力回路１４を構成する。前記クロック回路２１、２２、２４及び２５の構成は後で詳述する。
【００３４】
前記ダイオードＤ１のカソードから出力される出力電圧ＶＧは、検出回路１５の入力部に入力される。この検出回路１５の出力部は、ＮＯＲ回路１６の第１端子に接続される。ＮＯＲ回路１６の第２端子には、スタンバイ信号ＳＴＮが入力される。そして、ＮＯＲ回路１６の出力部からは、前記ＳＴＮ．ＤＥＴ信号が出力される。
【００３５】
なお、ｎＭＯＳトランジスタＭ２、Ｍ３、Ｍ７、及びＭ９のそれぞれのソースには接地電位が供給される。また、コンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、及びＣ６のそれぞれの他端にも接地電位が供給される。
【００３６】
次に、図１に示すレギュレータ回路の動作について説明する。
【００３７】
このスイッチングレギュレータでは、通常動作時にのみ、出力電圧Ｖｏ１、Ｖｏ２を負荷に供給し、また通常動作時とスタンバイ時のいずれも出力電圧Ｖｏ３を負荷に供給する。ｎＭＯＳトランジスタＭ１とｎＭＯＳトランジスタＭ２がスイッチングレギュレータの降圧動作を行い、ｎＭＯＳトランジスタＭ３とｎＭＯＳトランジスタＭ４が昇圧動作を行う。このとき、ｎＭＯＳトランジスタＭ１のゲートには、ＰＷＭ波であるクロック信号φ１が入力され、ｎＭＯＳトランジスタＭ２のゲートには、クロック信号φ１の逆相のＰＷＭ波であるクロック信号／φ１が入力される。ｎＭＯＳトランジスタＭ３のゲートとｎＭＯＳトランジスタＭ４のゲートにも、逆相のＰＷＭ波であるクロック信号φ２とクロック信号／φ２がそれぞれ入力される。
【００３８】
通常動作時において、出力電圧Ｖｏ３が低下した場合、ｎＭＯＳトランジスタＭ１のゲート及びｎＭＯＳトランジスタＭ３のゲートにそれぞれ入力されるクロック信号φ１、クロック信号φ２のデューティ（Ｄｕｔｙ）が広がって出力電圧Ｖｏ３を上昇させる。逆に、出力電圧Ｖｏ３が上昇した場合は、前記クロック信号φ１、クロック信号φ２のデューティが狭くなって出力電圧Ｖｏ３を低下させる。このようにして、出力電圧Ｖｏ３が安定した電圧となる。
【００３９】
スタンバイ時には、ｎＭＯＳトランジスタＭ１〜Ｍ４はオフ状態になり、またｐＭＯＳトランジスタＭ５のゲート電圧をリニアに制御することによりｐＭＯＳトランジスタＭ５をオン状態にし、出力電圧Ｖｏ３に電圧を供給する。
【００４０】
また、通常動作時には、ｎＭＯＳトランジスタＭ６はオン状態になり、出力電圧Ｖｏ１に電圧が供給される。また、ｎＭＯＳトランジスタＭ７とｎＭＯＳトランジスタＭ８によって昇圧された電圧が出力電圧Ｖｏ２に、これも通常動作時のみ供給される。
【００４１】
前に述べたように、これらｎＭＯＳトランジスタＭ１〜Ｍ４、Ｍ６〜Ｍ８のゲートには、効率を上げるために、これらトランジスタを確実に導通状態にするような十分に高い電圧を供給する必要がある。このための電圧ＶＧを、コイルＬ５、ｎＭＯＳトランジスタＭ９、ダイオードＤ１を使った電圧出力回路１４で生成する。
【００４２】
ここで、このスイッチングレギュレータがスタンバイ状態から通常動作状態に移行するときを考えてみる。この状態の切り換えは、マイコンなどからのコントロール信号によって行われる。ここでは、このコントロール信号をＳＴＮ信号として説明する。ＳＴＮ信号は、“Ｈ”のときにスタンバイ状態を指示し、“Ｌ”のときに動作状態を指示する信号である。
【００４３】
まず、スタンバイ状態では、各出力電圧ＶＧ、Ｖｏ１、Ｖｏ２はいずれも出力されない状態となっている。スタンバイ状態から動作状態に切り換える、ＳＴＮ信号が“Ｈ”→“Ｌ”となったとき、クロック回路２５からクロック信号φ０がｎＭＯＳトランジスタＭ９のゲートに出力される。この結果、電圧ＶＧが昇圧され、検出回路１５に入力される。
【００４４】
図２または図３に、この検出回路１５の回路図を示す。検出回路１５の構成は後で詳述する。この検出回路１５では、電圧ＶＧが所定電位以上になったとき、詳しくは電圧ＶＧがｎＭＯＳトランジスタＭ１〜Ｍ４、Ｍ６〜Ｍ８のしきい値電圧を十分に上回ったとき、すなわち電圧ＶＧがｎＭＯＳトランジスタＭ１〜Ｍ４、Ｍ６〜Ｍ８を確実にオン状態（導通状態）にするゲート電圧以上になったとき、検出回路１５から出力されるＤＥＴ信号が“Ｌ”となり、ＮＯＲ回路１６の第１端子に入力される。このとき、ＮＯＲ回路１６の第２端子には、“Ｌ”のＳＴＮ信号が入力されている。この結果、ＮＯＲ回路１６の出力であるＳＴＮ．ＤＥＴ信号は“Ｌ”から“Ｈ”に変わる。
【００４５】
前記ＳＴＮ．ＤＥＴ信号は、クロック回路２１、２２、２４、及びスイッチ回路２３にそれぞれ入力されている。前記クロック回路２１は、ＳＴＮ．ＤＥＴ信号が“Ｌ”のとき、ｎＭＯＳトランジスタＭ１、Ｍ２のゲートに接地電位を供給し、これらｎＭＯＳトランジスタＭ１、Ｍ２をオフ状態にする。そして、クロック回路２１は、ＳＴＮ．ＤＥＴ信号が“Ｈ”になったとき、前述したように、クロック信号φ１をｎＭＯＳトランジスタＭ１のゲートに、クロック信号／φ１をｎＭＯＳトランジスタＭ２のゲートにそれぞれ出力する。
【００４６】
前記クロック回路２２は、ＳＴＮ．ＤＥＴ信号が“Ｌ”のとき、ｎＭＯＳトランジスタＭ３、Ｍ４のゲートに接地電位を供給し、これらｎＭＯＳトランジスタＭ３、Ｍ４をオフ状態にする。そして、クロック回路２２は、ＳＴＮ．ＤＥＴ信号が“Ｈ”になったとき、前述したように、クロック信号φ２をｎＭＯＳトランジスタＭ３のゲートに、クロック信号／φ２をｎＭＯＳトランジスタＭ４のゲートにそれぞれ出力する。
【００４７】
前記スイッチ回路２３は、ＳＴＮ．ＤＥＴ信号が“Ｌ”のとき、ｎＭＯＳトランジスタＭ６のゲートに接地電位を供給し、ｎＭＯＳトランジスタＭ６をオフ状態にする。一方、ＳＴＮ．ＤＥＴ信号が“Ｈ”になったとき、ｎＭＯＳトランジスタＭ６のゲートに電位ＶＧを供給し、ｎＭＯＳトランジスタＭ６をオン状態にする。
【００４８】
さらに、前記クロック回路２４は、ＳＴＮ．ＤＥＴ信号が“Ｌ”のとき、ｎＭＯＳトランジスタＭ７、Ｍ８のゲートに接地電位を供給し、これらｎＭＯＳトランジスタＭ７、Ｍ８をオフ状態にする。そして、前記クロック回路２４は、ＳＴＮ．ＤＥＴ信号が“Ｈ”になったとき、前述したように、クロック信号φ３をｎＭＯＳトランジスタＭ７のゲートに、クロック信号／φ３をｎＭＯＳトランジスタＭ８のゲートにそれぞれ出力する。
【００４９】
なお、クロック回路２１、２２、２４から出力されるクロック信号φ１、φ２、φ３の電圧レベルは、電圧出力回路１４にて昇圧された電圧ＶＧの電圧レベルとなる。これにより、ｎＭＯＳトランジスタＭ１〜Ｍ４、ｎＭＯＳトランジスタＭ６〜Ｍ８のオン状態、オフ状態の切り換えを確実に行うことができる。
【００５０】
また、ｐＭＯＳトランジスタＭ５のゲートには、ＳＴＮ．ＤＥＴ信号が入力される。スタンバイ時、すなわちＳＴＮ．ＤＥＴ信号が“Ｌ”のときには、ｐＭＯＳトランジスタＭ５のゲート電圧がリニアに制御され、このｐＭＯＳトランジスタＭ５がオン状態に保たれる。動作状態、すなわちＳＴＮ．ＤＥＴ信号が“Ｈ”のときには、ｐＭＯＳトランジスタＭ５のゲート電圧が“Ｈ”になり、このｐＭＯＳトランジスタＭ５がオフ状態になる。
【００５１】
このように、前記ＮＯＲ回路１６から出力されるＳＴＮ．ＤＥＴ信号により、電圧生成回路１１、出力スイッチ回路１２、及び昇圧回路１３におけるスタンバイ状態と動作状態の切り換えを制御する。そして、図４に示すように、出力電圧Ｖｏ１、Ｖｏ２の立ち上がりを、電圧ＶＧの立ち上がりより遅延させる。すなわち、電圧ＶＧが立ち上がった後、出力電圧Ｖｏ１、Ｖｏ２が立ち上がるようにする。この機能により、各トランジスタのオン抵抗が十分に低下してから本来のスイッチングレギュレータ回路を起動することが可能となり、起動時の不具合を防止することができる。
【００５２】
次に、前記検出回路１５の構成について説明する。
【００５３】
図２は、検出回路の構成例を示す回路図である。
【００５４】
図２に示すように、ｎＭＯＳトランジスタＭ１０のドレインには抵抗Ｒ０を介して入力電圧ＶＤＤが入力され、そのソースには接地電位が供給されている。ｎＭＯＳトランジスタＭ１０のゲートは、直列接続された抵抗Ｒ１と抵抗Ｒ２との間に接続される。抵抗Ｒ１には電圧ＶＧが入力され、抵抗Ｒ２には接地電位が供給されている。なおここでは、抵抗Ｒ０の換えて、他の電流電圧変換素子を用いることもできる。
【００５５】
このように構成された回路では、電圧ＶＧが抵抗Ｒ１、Ｒ２で分圧され、ｎＭＯＳトランジスタＭ１０のゲートに電圧ＶＲ１が供給される。そして、電圧ＶＲ１がｎＭＯＳトランジスタＭ１０のしきい値電圧以上になったとき、ｎＭＯＳトランジスタＭ１０がオンし、ＤＥＴ信号として“Ｌ”（接地電位）が出力される。
【００５６】
また図３は、検出回路１５の他の構成例を示す回路図である。
【００５７】
図３に示すように、演算増幅器ＯＰ１の非反転入力端子には基準電圧ＶＲＥＦ１が供給され、この演算増幅器ＯＰ１の反転入力端子には直列接続された抵抗Ｒ３と抵抗Ｒ４との接続点が接続されている。抵抗Ｒ３には電圧ＶＧが供給され、抵抗Ｒ４には接地電位が供給されている。
【００５８】
このように構成された回路では、電圧ＶＧが抵抗Ｒ３、Ｒ４で分圧され、演算増幅器ＯＰ１の反転入力端子に電圧ＶＲ３が供給される。この演算増幅器ＯＰ１では、電圧ＶＲ３と基準電圧ＶＲＥＦ１とが比較され、電圧ＶＲ３が基準電圧ＶＲＥＦ１以上になったとき、演算増幅器ＯＰ１からＤＥＴ信号として“Ｌ”（接地電位）が出力される。
【００５９】
次に、前記クロック回路２１、２２、２４及び２５の構成について説明する。
【００６０】
図５は、クロック回路２１、２２の構成を示す回路図である。
【００６１】
図５に示すように、所定の第１の鋸波ＳＳ１が比較回路ＯＰ３の非反転入力端子に入力され、所定の第２の鋸波ＳＳ２が比較回路ＯＰ４の非反転入力端子に入力される。また、直列接続された抵抗Ｒ５、Ｒ６の接続点が、演算増幅器ＯＰ２の非反転入力端子に接続される。抵抗Ｒ５には出力電圧Ｖｏ３が供給され、抵抗Ｒ６には接地電位が供給される。演算増幅器ＯＰ２の反転入力端子には、出力電圧Ｖｏ３を監視するための基準電圧ＶＲＥＦ２が供給されている。
【００６２】
前記演算増幅器ＯＰ２の出力であるＥＲＲ信号は、比較回路ＯＰ３、ＯＰ４の反転入力端子にそれぞれ入力される。そして、比較回路ＯＰ３、ＯＰ４より、このＥＲＲ信号と第１、第２の鋸波ＳＳ１、ＳＳ２との比較結果がＰＷＭ信号としてそれぞれ出力される。これらＰＷＭ信号は、それぞれ一対の互いに逆極性のバッファ回路ＢＦ１、ＩＶ１とバッファ回路ＢＦ２、ＩＶ２に入力される。
【００６３】
前記バッファ回路ＢＦ１の出力はＡＮＤ回路ＡＤ１の第１端子に入力され、以下それぞれ、バッファ回路ＩＶ１の出力はＡＮＤ回路ＡＤ２の第１端子に、バッファ回路ＢＦ２の出力はＡＮＤ回路ＡＤ３の第１端子に、バッファ回路ＩＶ２の出力はＡＮＤ回路ＡＤ４の第１端子に入力される。これらＡＮＤ回路ＡＤ１〜ＡＤ４の各々の第２端子には、ＳＴＮ．ＤＥＴ信号が入力される。そして、これらＡＮＤ回路ＡＤ１〜ＡＤ４の各々の出力端子より、クロック信号φ１、／φ１、φ２、／φ２がそれぞれ出力される。
【００６４】
このように構成された回路では、出力電圧Ｖｏ３が抵抗Ｒ５、Ｒ６で分圧され、演算増幅器ＯＰ２の非反転入力端子に電圧ＶＲ５が入力される。ここで、出力電圧Ｖｏ３が設定値より低下すると、抵抗Ｒ５、Ｒ６の分圧である電圧ＶＲ５も低下する。すると、電圧ＶＲ５と基準電圧ＶＲＥＦ２との差電圧であるＥＲＲ信号も低下して、比較回路ＯＰ３、ＯＰ４の各々の反転入力端子に供給される。この結果、第１の鋸波ＳＳ１、第２の鋸波ＳＳ２と比較されるＥＲＲ信号の電圧レベルが低下するため、比較回路ＯＰ３、ＯＰ４からそれぞれ出力されるＰＷＭ信号のデューティが広がる。これらＰＷＭ信号は、逆極性のバッファ回路ＢＦ１、ＩＶ１と、バッファ回路ＢＦ２、ＩＶ２をそれぞれ通ってＡＮＤ回路ＡＤ１〜ＡＤ４の各々の第１端子に入力される。
【００６５】
ここで、ＡＮＤ回路ＡＤ１〜ＡＤ４の各々の第２端子には、ＳＴＮ．ＤＥＴ信号が入力されている。このＳＴＮ．ＤＥＴ信号は、通常動作状態では“Ｈ”であるため、ＡＮＤ回路ＡＤ１〜ＡＤ４の各々の第１端子に入力されたＰＷＭ信号がそれぞれクロック信号φ１、／φ１、φ２、／φ２として出力される。このとき、ＡＮＤ回路ＡＤ１〜ＡＤ４には電圧ＶＧが供給されており、クロック信号φ１、／φ１、φ２、／φ２の電圧レベルは電圧ＶＧとなる。これにより、出力電圧Ｖｏ３の電圧が上昇する。
【００６６】
また、出力電圧Ｖｏ３が設定値より上昇すると、電圧ＶＲ５と基準電圧ＶＲＥＦ２との差電圧であるＥＲＲ信号が上昇する。この結果、第１の鋸波ＳＳ１、第２の鋸波ＳＳ２と比較されるＥＲＲ信号の電圧レベルが上昇するため、比較回路ＯＰ３、ＯＰ４からそれぞれ出力されるＰＷＭ信号のデューティが狭くなる。
【００６７】
そして、同様に、これらＰＷＭ信号は、逆極性のバッファ回路ＢＦ１、ＩＶ１と、バッファ回路ＢＦ２、ＩＶ２をそれぞれ通ってＡＮＤ回路ＡＤ１〜ＡＤ４の各々の第１端子に入力される。ＳＴＮ．ＤＥＴ信号は、通常動作状態では“Ｈ”であるため、ＡＮＤ回路ＡＤ１〜ＡＤ４の各々の第１端子に入力されたＰＷＭ信号がそれぞれクロック信号φ１、／φ１、φ２、／φ２として出力される。このとき、クロック信号φ１、／φ１、φ２、／φ２の電圧レベルは電圧ＶＧである。これにより、出力電圧Ｖｏ３の電圧が低下する。
【００６８】
なお、スタンバイ状態では、ＳＴＮ．ＤＥＴ信号が“Ｌ”であるため、クロック信号φ１、／φ１、φ２、／φ２は、すべて常に接地電位となる。
【００６９】
図６は、クロック回路２４の構成を示す回路図である。
【００７０】
図６に示すように、所定の第３の鋸波ＳＳ３が比較回路ＯＰ６の非反転入力端子に入力される。また、直列接続された抵抗Ｒ７、Ｒ８の接続点が、演算増幅器ＯＰ５の非反転入力端子に接続される。抵抗Ｒ７には出力電圧Ｖｏ２が供給され、抵抗Ｒ８には接地電位が供給される。演算増幅器ＯＰ５の反転入力端子には、出力電圧Ｖｏ２を監視するための基準電圧ＶＲＥＦ３が供給されている。
【００７１】
前記演算増幅器ＯＰ５の出力であるＥＲＲ信号は、比較回路ＯＰ６の反転入力端子に入力される。そして、比較回路ＯＰ６より、このＥＲＲ信号と第３の鋸波ＳＳ３との比較結果がＰＷＭ信号として出力される。このＰＷＭ信号は、一対の互いに逆極性のバッファ回路ＢＦ３、ＩＶ３にそれぞれ入力される。
【００７２】
前記バッファ回路ＢＦ３の出力はＡＮＤ回路ＡＤ５の第１端子に入力され、バッファ回路ＩＶ３の出力はＡＮＤ回路ＡＤ６の第１端子に入力される。これらＡＮＤ回路ＡＤ５、ＡＤ６の各々の第２端子には、ＳＴＮ．ＤＥＴ信号が入力される。そして、これらＡＮＤ回路ＡＤ５、ＡＤ６の各々の出力端子より、クロック信号φ３、／φ３がそれぞれ出力される。
【００７３】
このように構成された回路では、出力電圧Ｖｏ２が抵抗Ｒ７、Ｒ８で分圧され、演算増幅器ＯＰ５の非反転入力端子に電圧ＶＲ７が入力される。ここで、出力電圧Ｖｏ２が設定値より低下すると、抵抗Ｒ７、Ｒ８の分圧である電圧ＶＲ７も低下する。すると、電圧ＶＲ７と基準電圧ＶＲＥＦ３との差電圧であるＥＲＲ信号も低下して、比較回路ＯＰ６の反転入力端子に供給される。この結果、第３の鋸波ＳＳ３と比較されるＥＲＲ信号の電圧レベルが低下するため、比較回路ＯＰ６から出力されるＰＷＭ信号のデューティが広がる。このＰＷＭ信号は、逆極性のバッファ回路ＢＦ３、ＩＶ３をそれぞれ通ってＡＮＤ回路ＡＤ５、ＡＤ６の各々の第１端子に入力される。
【００７４】
ここで、ＡＮＤ回路ＡＤ５、ＡＤ６の各々の第２端子には、ＳＴＮ．ＤＥＴ信号が入力されている。このＳＴＮ．ＤＥＴ信号は、通常動作状態では“Ｈ”であるため、ＡＮＤ回路ＡＤ５、ＡＤ６の各々の第１端子に入力されたＰＷＭ信号がそれぞれクロック信号φ３、／φ３として出力される。このとき、ＡＮＤ回路ＡＤ５、ＡＤ６には電圧ＶＧが供給されており、クロック信号φ３、／φ３の電圧レベルは電圧ＶＧとなる。これにより、出力電圧Ｖｏ２の電圧が上昇する。
【００７５】
また、出力電圧Ｖｏ２が設定値より上昇すると、電圧ＶＲ７と基準電圧ＶＲＥＦ３との差電圧であるＥＲＲ信号が上昇する。この結果、第３の鋸波ＳＳ３と比較されるＥＲＲ信号の電圧レベルが上昇するため、比較回路ＯＰ６から出力されるＰＷＭ信号のデューティが狭くなる。
【００７６】
そして、同様に、このＰＷＭ信号は、逆極性のバッファ回路ＢＦ３、ＩＶ３をそれぞれ通ってＡＮＤ回路ＡＤ５、ＡＤ６の各々の第１端子に入力される。ＳＴＮ．ＤＥＴ信号は、通常動作状態では“Ｈ”であるため、ＡＮＤ回路ＡＤ５、ＡＤ６の各々の第１端子に入力されたＰＷＭ信号がそれぞれクロック信号φ３、／φ３として出力される。このとき、クロック信号φ３、／φ３の電圧レベルは電圧ＶＧである。これにより、出力電圧Ｖｏ２の電圧が低下する。
【００７７】
なお、スタンバイ状態では、ＳＴＮ．ＤＥＴ信号が“Ｌ”であるため、クロック信号φ３、／φ３は常に接地電位となる。
【００７８】
図７は、クロック回路２５の構成を示す回路図である。
【００７９】
図７に示すように、所定の第４の鋸波ＳＳ４が比較回路ＯＰ８の非反転入力端子に入力される。また、直列接続された抵抗Ｒ９、Ｒ１０の接続点が、演算増幅器ＯＰ７の非反転入力端子に接続される。抵抗Ｒ９には電圧ＶＧが供給され、抵抗１０には接地電位が供給される。演算増幅器ＯＰ７の反転入力端子には、出力電圧ＶＧを監視するための基準電圧ＶＲＥＦ４が供給されている。
【００８０】
前記演算増幅器ＯＰ７の出力であるＥＲＲ信号は、比較回路ＯＰ８の反転入力端子に入力される。そして、比較回路ＯＰ８より、このＥＲＲ信号と第４の鋸波ＳＳ４との比較結果がＰＷＭ信号として出力される。このＰＷＭ信号は、逆極性のバッファ回路ＩＶ４に入力される。
【００８１】
前記バッファ回路ＩＶ４の出力はＮＯＲ回路ＮＲ１の第１端子に入力される。このＮＯＲ回路ＮＲ１の第２端子には、ＳＴＮ信号が入力される。そして、ＮＯＲ回路ＮＲ１の出力端子より、クロック信号φ０が出力される。
【００８２】
このように構成された回路では、電圧ＶＧが抵抗Ｒ９、Ｒ１０で分圧され、演算増幅器ＯＰ７の非反転入力端子に電圧ＶＲ９が入力される。ここで、電圧ＶＧが設定値より低下すると、抵抗Ｒ９、Ｒ１０の分圧である電圧ＶＲ９も低下する。すると、電圧ＶＲ９と基準電圧ＶＲＥＦ４との差電圧であるＥＲＲ信号も低下して、比較回路ＯＰ８の反転入力端子に供給される。この結果、第４の鋸波ＳＳ４と比較されるＥＲＲ信号の電圧レベルが低下するため、比較回路ＯＰ８から出力されるＰＷＭ信号のデューティが広がる。このＰＷＭ信号は、逆極性のバッファ回路ＩＶ４を通ってＮＯＲ回路ＮＲ１の第１端子に入力される。
【００８３】
ここで、ＮＯＲ回路ＮＲ１の第２端子には、ＳＴＮ信号が入力されている。このＳＴＮ信号は、通常動作状態では“Ｌ”であるため、ＮＯＲ回路ＮＲ１の第１端子に入力されたＰＷＭ信号の反転信号がクロック信号φ０として出力される。これにより、電圧ＶＧの電圧が上昇する。
【００８４】
また、電圧ＶＧが設定値より上昇すると、電圧ＶＲ９と基準電圧ＶＲＥＦ４との差電圧であるＥＲＲ信号が上昇する。この結果、第４の鋸波ＳＳ４と比較されるＥＲＲ信号の電圧レベルが上昇するため、比較回路ＯＰ８から出力されるＰＷＭ信号のデューティが狭くなる。
【００８５】
そして、同様に、このＰＷＭ信号は、逆極性のバッファ回路ＩＶ４を通ってＮＯＲ回路ＮＲ１の第１端子に入力される。ＳＴＮ信号は、通常動作状態では“Ｌ”であるため、ＮＯＲ回路ＮＲ１の第１端子に入力されたＰＷＭ信号の反転信号がクロック信号φ０として出力される。これにより、出力電圧ＶＧの電圧が低下する。
【００８６】
なお、スタンバイ状態では、ＳＴＮ信号が“Ｈ”であるため、クロック信号φ０は常に接地電位となる。
【００８７】
また、その他の実施の形態のレギュレータ回路として、図８に示すような構成としてもよい。
【００８８】
図８は、その他の実施の形態のレギュレータ回路の構成を示す回路図である。
【００８９】
前述した図１に示す実施の形態は、出力電圧Ｖｏ１、Ｖｏ２、Ｖｏ３を出力するものであるが、図８に示す実施の形態は、図１に示す回路において、出力電圧Ｖｏ２を生成する昇圧回路１３を含まない回路である。その他の構成については、図１に示す実施の形態と同様である。
【００９０】
以上説明したように前記実施の形態によれば、複数のＭＯＳトランジスタを有するスイッチングレギュレータにおいて、各トランジスタのオン抵抗が十分に低下してから本来のスイッチングレギュレータ回路を起動することが可能となり、起動時の不具合を防止することができる。
【００９１】
【発明の効果】
以上述べたようにこの発明によれば、起動時及びモード切り換え時に、内蔵された素子の特性のばらつきに影響されることなく、誤動作を防止し安定した動作が可能なレギュレータ回路を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態のレギュレータ回路の構成を示す回路図である。
【図２】前記実施の形態のレギュレータ回路における検出回路の構成例を示す回路図である。
【図３】前記実施の形態のレギュレータ回路における検出回路の他の構成例を示す回路図である。
【図４】この発明の実施の形態のレギュレータ回路における生成電圧のタイミングを示す図である。
【図５】前記実施の形態のレギュレータ回路におけるクロック回路２１、２２の構成例を示す回路図である。
【図６】前記実施の形態のレギュレータ回路におけるクロック回路２４の構成例を示す回路図である。
【図７】前記実施の形態のレギュレータ回路におけるクロック回路２５の構成例を示す回路図である。
【図８】この発明の他の実施の形態のレギュレータ回路の構成を示す回路図である。
【図９】従来のレギュレータ回路の構成を示す回路図である。
【図１０】従来の前記レギュレータ回路における生成電圧のタイミングを示す図である。
【符号の説明】
１１…電圧生成回路
１２…出力スイッチ回路
１３…昇圧回路
１４…電圧出力回路
１５…検出回路
１６…ＮＯＲ回路
２１…クロック回路
２２…クロック回路
２３…スイッチ回路
２４…クロック回路
２５…クロック回路
【図１】
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【図２】
0003579325.tif 000003
【図３】
0003579325.tif 000004
【図４】
0003579325.tif 000005
【図５】
0003579325.tif 000006
【図６】
0003579325.tif 000007
【図７】
0003579325.tif 000008
【図８】
0003579325.tif 000009
【図９】
0003579325.tif 000010
【図１０】
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