(57)【特許請求の範囲】
【請求項１】
パターン発生回路（１３）より発生した並列パターンを順次多重化して高速のパターンを生成し、接近検出回路（３１）とクロック切り替え回路（２８）と中間リタイミング回路（２７）を有して、この中間リタイミング回路（２７）の多重化段以前の遅延時間（τ０＋τ１＋，，＋τｍ−１）を相殺するクロックエッジの自動切り替え回路を有する広帯域パルスパターン発生回路において、
入力クロック（１１）の周波数を測定し、前回位相反転動作時の周波数値と比較して所定周波数差を越える周波数変化か否かを検出し、この検出信号で測定中状態か調整中状態かを識別し、クロック切り替え回路（２８）の位相反転動作の許可／禁止を制御するクロック周波数差検出部（５０）手段を設け、
以上を具備していることを特徴とした広帯域パルスパターン発生器。
【請求項２】
クロック周波数差検出部（５０）手段は、
多重化に使う入力クロックの周波数（ｆｃｌｋ）を測定する手段を設け、
この周波数（ｆｃｌｋ）と前回の周波数値（５６ｏｌｄ）と比較して、所定周波数差以上を検出したときに、調整中状態とみなしてクロック切り替え回路（２８）の自動切り替え動作を許可し、逆に所定周波数差未満を検出したときに、測定中状態とみなしてクロック切り替え回路（２８）の自動切り替え動作を禁止する手段を設け、
この自動切り替え動作が反転したときの周波数値（５６ｏｌｄ）を保持する保持手段を設け、
以上を具備していることを特徴とした請求項１記載の広帯域パルスパターン発生器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、数十ＧＨｚに至るパターンの発生器において、パターン発生部より発生した並列パターンを順次多重化して高速のパターンを生成する場合に使用される多重化用クロックのエッジを自動切り替えする回路の動作安定化に関する。
【０００２】
【従来の技術】
従来技術の例としては、先願の平成２年特許願第２１８４５４号による広帯域パルスパターン発生器がある。図４に、この広帯域パルスパターン発生器の構成図を示す。このパルスパターンを被試験対象（ＤＵＴ）に供給し、主にＤＵＴのビット誤りの測定用に使用されるパターン発生器である。
本構成は、パターン発生回路１３と、多重化回路１４１〜１４ｎと、中間リタイミング回路２７と、１／２分周回路１２１〜１２ｎと、遅延回路１５１〜１５ｎ、１５ｒと、クロック切り替え回路２８と、接近検出回路３１とで構成している。
【０００３】
パターン発生回路１３は、２のｎ乗ビットの並列データをメモリから読みだして出力するパターンを発生、あるいはＰＲＢＳ（Ｐｓｅｕｄｏ  Ｒａｎｄｏｍ  Ｂｉｎａｒｙ  Ｓｅｑｕｅｎｃｅ）の疑似ランダムパターンを発生する。
入力クロック１１は、外部から与えられるクロックであって、未知の周期のクロックレートであり、その範囲は、例えば５０ＭＨｚ〜１０ＧＨｚの広帯域に及び、使用者が調整中状態には随時変更できる。但し、このクロック１１は、ＤＵＴのビット誤りの測定中状態では一定クロックレートで試験される。
【０００４】
この広帯域の入力クロック１１のどのクロックレートでも正しく多重化し、リタイミングして出力する為に、各多重化回路に供給するクロックは、パターン発生回路１３からの回路素子や配線遅延によるパターンデータの遅れと同じ時間（τ０、τ０＋τ１、τ０＋τ１＋τ２、  、  、τ０＋τ１＋，，＋τｍ−１、τｍ、τｍ＋，，＋τｎ−１、τｍ＋，，＋τｎ）を待たせる為の遅延回路（１５１〜１５ｎ）が必要である。しかし、従来においては、後段になる程長い遅延量が必要であり、かつ高速である為、ジッタの少ない高品質のクロックを供給する必要があるが、ここの回路では、回路の工夫により接近検出回路３１とクロック切り替え回路２８と中間リタイミング回路２７を設けて、この段以前の遅延時間（τ０＋τ１＋，，＋τｍ−１）を相殺（キャンセル）する回路が挿入してある。
【０００５】
この接近検出回路３１とクロック切り替え回路２８と中間リタイミング回路２７に付いての動作を簡単に説明する。詳細については、平成２年特許願第２１８４５４号を参照されたい。
接近検出回路３１は、一致検出回路３２と、平均値回路３３と、コンパレータ３４と、Ｔフリップフロップ３５とで構成している。
先願発明によれば、中間リタイミング回路２７におけるリタイミングクロックとその入力パターンの変換点とが接近し過ぎると正しいリタイミングを行うことができないので、このリタイミングクロックとパターン変換点とが所定値以上互いに接近すると、これが検出手段で検出される。この検出出力に対し、多重化制御するためのクロックを作る分周回路へ供給するクロックの位相を反転する。と説明されている。以上の手段でこの段以前の遅延時間（τ０＋τ１＋，，＋τｍ−１）を相殺している。
【０００６】
このクロック切り替え回路２８は、クロックレートの条件を変えている場合、即ち、調整中状態に安定にリタイミングできるクロック側に切り替え動作をさせるものである。測定中状態では、入力クロック１１のクロックレートは一定であり、このときはクロック切り替えが生じてはならない。もし、クロック切り替え動作が発生すると、試験不能の状態に陥ることになるからである。
【０００７】
【発明が解決しようとする課題】
上記説明のように構成されたリタイミング回路において、この接近検出回路３１は、測定中状態でも常に動作している。このことは、例えば入力クロック１１のクロックレートのわずかな変化や温度変化等で、リタイミングクロックとパターン変換点とが所定値以上互いに接近し、これを接近検出回路３１が検出する場合がある。この状態でも多重化回路は正常動作している場合が多い。それにもかかわらず、クロックの位相を反転させてしまうこととなる。
このクロック反転は、発生出力中のビットストリームを一瞬不定状態のパターンを出力することになる。このように、測定中状態での不安定要素を内在させ、測定に悪影響をもたらす場合が生じることは利用上好ましくない。
【０００８】
そこで、本発明が解決しようとする課題は、ＤＵＴのビット誤り測定中状態では、クロック１１が一定したクロックレートで試験されることに着目して、測定中状態であるか否かを検出し、クロック切り替え回路２８の動作を許可／禁止する機能を追加して、測定中状態での不安定動作の発生を防止して安定した広帯域パルスパターン発生器を実現することを目的とする。
【０００９】
【課題を解決する為の手段】
上記課題を解決するために、本発明の構成では、入力クロック１１の周波数を測定し、前回位相反転動作時の周波数値と比較して所定周波数差を越える周波数変化か否かを検出し、この検出信号で測定中状態か調整中状態かを識別し、クロック切り替え回路２８の位相反転動作の許可／禁止を制御するクロック周波数差検出部５０手段を設ける構成手段にする。
これにより、パターン発生回路１３より発生した並列パターンを順次多重化して高速のパターンを生成し、接近検出回路３１とクロック切り替え回路２８と中間リタイミング回路２７を有して、この中間リタイミング回路２７の多重化段以前の遅延時間τ０＋τ１＋，，＋τｍ−１を相殺するクロックエッジの自動切り替え回路を有する広帯域パルスパターン発生回路が、測定中状態での不安定動作の発生を防止して安定した広帯域パルスパターン発生器を実現する。
【００１０】
クロック周波数差検出部５０手段としては、多重化に使う入力クロックの周波数ｆｃｌｋを測定する手段を設け、この周波数ｆｃｌｋと前回の周波数値５６ｏｌｄと比較して、所定周波数差以上を検出したときに、調整中状態とみなしてクロック切り替え回路２８の自動切り替え動作を許可し、逆に所定周波数差未満を検出したときに、測定中状態とみなしてクロック切り替え回路２８の自動切り替え動作を禁止する手段を設け、この自動切り替え動作が反転したときの周波数値５６ｏｌｄを保持する保持手段を設ける構成がある。
このクロック周波数差検出部５０手段の一具体構成としては、基準ゲート時間発生部５２と、パルス化部５３と、周波数カウント部５４と、カウント値ラッチレジスタ５６と、減算器５８と、比較器５９と、フリップフロップ６０、６１と、ＥＸＮＯＲゲート６２と、ＡＮＤゲート６３の構成要素でなる。
【００１１】
【作用】
クロック周波数差検出部５０は、一定時間毎に入力クロック１１の周波数を測定し、前回の周波数値と比較して所定割合以上変化した場合に、クロック切り替え回路２８の位相反転動作の許可／禁止の制御をする作用がある。
ＡＮＤゲート７０とクロック周波数差検出部５０によって、調整中状態か測定中状態かを判断して、測定中状態時にクロック切り替え回路２８の動作を禁止する役割を持つ。これにより、測定中状態でのクロック切り替え回路２８の不安定動作を防止する役割がある。
【００１２】
【実施例】
本発明の実施例は、入力クロック１１の周波数変化の有無を検出してクロック切り替え回路２８の動作を自動的に禁止する機能を追加した例である。
図１に示す広帯域パルスパターン発生器の構成図に示すように、従来の構成にクロック周波数差検出部５０とＡＮＤゲート７０を追加した構成でなる。
ＡＮＤゲート７０は、コンパレータ３４の出力端とＴフリップフロップ３５のクロック入力端の間に挿入して、Ｔフリップフロップ３５が反転動作するのを禁止させ、また、クロック周波数差検出部５０は、入力クロックを分周した中速クロック信号５０ｉｎを受けて、このクロック周波数の変動の有無を検出し、この出力信号、即ち位相反転イネーブル信号６０ｅｎｂをＡＮＤゲート７０の一端に接続して、位相反転動作の許可／禁止を制御している。
【００１３】
図２のクロック周波数差検出部５０の内部構成図例と、図３の動作タイミング図を示して、この動作を説明する。
クロック周波数差検出部５０は、一定時間毎に入力クロック１１の周波数を測定し、元の周波数値と比較して所定割合以上変化した場合に、クロック切り替え回路２８の動作を有効にする位相反転イネーブル信号５０ｅｎｂを出力するものである。この回路構成は、基準ゲート時間発生部５２と、パルス化部５３と、周波数カウント部５４と、カウント値ラッチレジスタ５６と、減算器５８と、比較器５９と、フリップフロップ６０、６１と、ＥＸＮＯＲゲート６２と、ＡＮＤゲート６３とでなる。
【００１４】
基準ゲート時間発生部５２は、周波数カウント部５４にカウント期間の基準ゲート時間を供給する１６ビット分周器であって、基準クロック５１（例えば１０ＭＨｚ）を受けて所定の分周値５２ｄｉｖで分周した分周時間信号５２ｇａｔｅを繰り返し発生し、これを周波数カウント部５４のカウントイネーブル端と、パルス化部５３に供給する。ここで、分周値５２ｄｉｖは、ＣＰＵ（コンピュータ）から任意に設定できる値であって、中速クロック信号５０ｉｎのクロック周波数に対応して、１６ビット分周器がオーバーフローしない値、かつ所望の分解能（例えば０．２％以下）のカウント値が得られるように値を設定しておく。
【００１５】
パルス化部５３は、分周時間信号５２ｇａｔｅをパルス化するものであって、このパルス５３ｐｌｓを周波数カウント部５４のリセット入力端と、フリップフロップ６０、６１のクロック入力端と、ＡＮＤゲート６３の一方の入力端に供給している。
【００１６】
周波数カウント部５４は、中速クロック信号５０ｉｎを受けてカウントする周波数カウンタであって、パルス５３ｐｌｓを受けて、初期値＝０にクリアした後、分周時間信号５２ｇａｔｅがハイレベル時に中速クロック信号５０ｉｎのクロック数をカウントする。この分周時間信号５２ｇａｔｅがローレベル時には、カウント値５４ｃｎｔを保持し、これを減算器５８の一方の入力端と、カウント値ラッチレジスタ５６に供給する。
【００１７】
減算器５８は、カウント値ラッチレジスタ５６が保持している以前のカウンタ値５６ｏｌｄと、カウント値５４ｃｎｔの両者を減算し、結果の減算値５８ｓｕｂを比較器５９の一方の入力端に供給する。
比較器５９は、上記減算値５８ｓｕｂと、比較値５７ｃｍｐを比較し、減算値５８ｓｕｂが大きい場合にハイレベル信号をフリップフロップ６０の入力端に供給する。ここで、比較値５７ｃｍｐは、ＣＰＵから任意に設定できる値であって、例えば中速クロック信号５０ｉｎの周波数変化の割合が２〜５％程度となる所望の値を予め設定しておく。
【００１８】
フリップフロップ６０は、比較器５９の出力信号をラッチ保持するものであって、この出力信号である位相反転イネーブル信号６０ｅｎｂをＡＮＤゲート７０の一端に供給してクロック切り替え回路２８の動作を自動的に禁止制御する。この位相反転イネーブル信号６０ｅｎｂがハイレベルのときは調整中状態でありクロック切り替え回路２８の動作を許可し、また、ローレベルのときは測定中状態であり、クロック切り替え回路２８の動作は禁止状態にする。
【００１９】
フリップフロップ６１とＥＸＮＯＲゲート６２とＡＮＤゲート６３により、カウント値ラッチレジスタ５６を更新するロードパルス信号５６ｌｄを生成する。即ち、フリップフロップ６１は、フリップフロップ６０の信号をシフトして、前回の位相反転イネーブル信号６０ｅｎｂを保持する。そして、各々をＥＸＮＯＲゲート６２に入力して今回と前回の信号の変化があったかを検出し、これをＡＮＤゲート６３でパルス化して、カウント値ラッチレジスタ５６へロードパルス信号５６ｌｄを供給し、カウント値５４ｃｎｔは次回の比較データ用として更新保存される。
【００２０】
これらから、分周値５２ｄｉｖと比較値５７ｃｍｐを所望の値に設定しておくことで、入力クロック１１の周波数の変動割合が所望の割合（例えば周波数比で２〜５％）以下を検出した場合に、クロック切り替え回路２８の動作を自動的に禁止して、測定中状態での不安定動作の発生を防止して安定した広帯域パルスパターン発生器を実現できる。
【００２１】
上記実施例の説明では、クロック周波数差検出部５０の入力クロック信号として、１／２分周回路１２ｎ−ｍからの分周クロックを中速クロック信号５０ｉｎとして受ける例で説明していたが、入力クロック１１をカウントできれば良いので、入力クロック１１を直接受けても良いし、あるいは何れかの１／２分周回路からのクロック信号を受けても良く、これに対応した分周値５２ｄｉｖ値を設定すれば良く、同様にして実施できる。
【００２２】
上記実施例の説明では、クロック周波数差検出部５０の内部構成を上記説明の各構成要素で実現した一例で説明したが、これを実現する他の同等なるクロック周波数差検出手段に置き換えてた構成としても良い。
また、フリップフロップ６０の出力状態である位相反転イネーブル信号６０ｅｎｂの動作状態を表示するインジケータを表示パネルに追加して設けても良い。
【００２３】
上記実施例の説明では、クロック周波数差検出部５０によってのみ、クロック切り替え回路２８の動作を許可／禁止する制御形態であったが、所望により、この機能に加えて、外部からの手動入力により強制的にクロック切り替え回路２８の動作を許可／禁止する制御機能を併用して設けても良い。
【００２４】
【発明の効果】
本発明は、以上説明したように構成されているので、下記に記載されるような効果を奏する。
ＡＮＤゲート７０は、クロック周波数差検出部５０からの位相反転イネーブル信号６０ｅｎｂを受けて、Ｔフリップフロップ３５が反転動作するのを制御する効果がある。
クロック周波数差検出部５０は、一定時間毎に入力クロック１１の周波数を測定し、前回の周波数値と比較して所定割合以上変化した場合に、クロック切り替え回路２８の位相反転動作の許可／禁止の制御信号を生成する効果がある。
これらによって、調整中状態か測定中状態かを判断して、クロック切り替え回路２８の動作を許可／禁止する機能を実現し、測定中状態での不安定動作の発生を防止して安定した広帯域パルスパターン発生器が実現できる効果がある。
【図面の簡単な説明】
【図１】本発明の、広帯域パルスパターン発生器の構成図である。
【図２】本発明の、クロック周波数差検出部５０の内部構成図例である。
【図３】本発明の、クロック周波数差検出部５０の動作タイミング図である。
【図４】従来の、広帯域パルスパターン発生器の構成図である。
【符号の説明】
１１              クロック
１２１、１２ｎ      １／２分周回路
１３              パターン発生回路
１４１、１４ｎ      多重化回路
１５１、１５ｎ、１５ｒ  遅延回路
２７              中間リタイミング回路
２８              クロック切り替え回路
３１              接近検出回路
３２              一致検出回路
３３              平均値回路
３４              コンパレータ
３５              Ｔフリップフロップ
５０              クロック周波数差検出部
５０ｉｎ            中速クロック信号
５０ｅｎｂ、６０ｅｎｂ  位相反転イネーブル信号
５１              基準クロック（例えば１０ＭＨｚ）
５２              基準ゲート時間発生部
５２ｄｉｖ            分周値
５２ｇａｔｅ          分周時間信号
５３              パルス化部
５３ｐｌｓ            パルス
５４              周波数カウント部
５４ｃｎｔ            カウント値
５６ｏｌｄ            カウンタ値
５６              カウント値ラッチレジスタ
５６ｌｄ            ロードパルス信号
５７ｃｍｐ            比較値
５８              減算器
５８ｓｕｂ            減算値
５９              比較器
６０、６１        フリップフロップ
６２              ＥＸＮＯＲゲート
６３、７０        ＡＮＤゲート
【図１】
0003545085.tif 000002
【図２】
0003545085.tif 000003
【図３】
0003545085.tif 000004
【図４】
0003545085.tif 000005