(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたフィールドシールド酸化膜と、該フィールドシールド酸化膜上に形成されたフィールドシールドゲート電極とを備えたフィールド分離構造によってＭＯＳトランジスタを電気的に分離する半導体装置の製造方法であって、
(ａ)前記半導体基板を準備する工程と、
(ｂ)前記半導体基板上に、前記フィールドシールド酸化膜および前記フィールドシールドゲート電極を選択的に形成した後、前記フィールドシールドゲート電極の側壁にサイドウォール酸化膜を形成する工程と、
(ｃ)前記工程(ｂ)の後であって、前記ＭＯＳトランジスタのゲート電極の形成前に、前記半導体基板の露出表面上に、一旦、犠牲酸化膜を形成した後、当該犠牲酸化膜を除去する工程とを備え、
前記工程(ａ)は、
絶縁性基板上に形成されたＳＯＩ層を備えたＳＯＩ基板を準備する工程であって、
前記フィールドシールド酸化膜および前記犠牲酸化膜は、前記ＳＯＩ層上に形成され、
前記工程(ａ)は、
前記ＳＯＩ層に、第１導電型の不純物を第１の濃度となるようにイオン注入する工程を含み、
前記工程(ｃ)は、
(ｃ−１)前記犠牲酸化膜を形成した後、前記犠牲酸化膜を介して、前記ＳＯＩ層に、第２導電型の不純物を前記第１の濃度よりも低い第２の濃度となるようにイオン注入する工程を備える、半導体装置の製造方法。
【請求項２】
半導体基板上に形成されたフィールドシールド酸化膜と、該フィールドシールド酸化膜上に形成されたフィールドシールドゲート電極とを備えたフィールド分離構造によってＭＯＳトランジスタを電気的に分離する半導体装置の製造方法であって、
(ａ)前記半導体基板を準備する工程と、
(ｂ)前記半導体基板上に、前記フィールドシールド酸化膜および前記フィールドシールドゲート電極を選択的に形成した後、前記フィールドシールドゲート電極の側壁にサイドウォール酸化膜を形成する工程と、
(ｃ)前記工程(ｂ)の後であって、前記ＭＯＳトランジスタのゲート電極の形成前に、前記半導体基板の露出表面上に、一旦、犠牲酸化膜を形成した後、当該犠牲酸化膜を除去する工程とを備え、
前記工程(ａ)は、
絶縁性基板上に形成されたＳＯＩ層を備えたＳＯＩ基板を準備する工程であって、
前記フィールドシールド酸化膜および前記犠牲酸化膜は、前記ＳＯＩ層上に形成され、
前記工程(ａ)は、
前記ＳＯＩ層に、第１導電型の不純物を第１の濃度となるようにイオン注入する工程を含み、
前記工程(ｂ)は、
(ｂ−１)前記サイドウォール酸化膜の形成に先だって、前記フィールドシールドゲート電極をマスクとして、前記ＳＯＩ層に、第２導電型の不純物を前記第１の濃度よりも低い第２の濃度となるようにイオン注入する工程を備える半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、フィールド分離構造を有した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図４４にフィールド分離構造を有する従来の半導体装置の平面構成を示す。図４４において、ＭＯＳトランジスタの活性領域ＡＲを規定するとともに、フィールド分離構造を構成するフィールドシールド（以後、ＦＳと略記）ゲート電極１が矩形環状をなすように形成され、当該ＦＳゲート電極１の上部には、ＦＳゲート電極１を２分するようにＭＯＳトランジスタのゲート電極２が形成されている。
【０００３】
ゲート電極２の両側面の外側に位置する活性領域ＡＲは、それぞれソース・ドレイン（以後、Ｓ／Ｄと略記）領域３となる領域であり、当該Ｓ／Ｄ領域３の上部には、アルミニウムを主成分とするＳ／Ｄ電極４が形成されている。また、Ｓ／Ｄ電極４とＳ／Ｄ領域３との間には、コンタクトホール５が複数形成されている。
【０００４】
なお、ＦＳゲート電極１とゲート電極２との間、Ｓ／Ｄ領域３とＳ／Ｄ電極４との間には絶縁層等が存在するが、便宜的にそれらを省略し、主要な構成が一覧できるようにしている。
【０００５】
図４４におけるＡ−Ａ線での断面構成を図４５に示す。なお、図４５においては、バルクシリコン基板上に形成されたＭＯＳトランジスタおよびＦＳゲート電極の構成を示している。
【０００６】
図４５において、シリコン基板ＳＢの表面上にゲート電極２が形成されている。ゲート電極２は、シリコン基板ＳＢの表面に接して形成されたゲート酸化膜２１、該ゲート酸化膜２１の上部に形成されたポリシリコン層２２を備え、該ポリシリコン層２２の上部にはサリサイド層２３が形成され、これらの側面にはサイドウォール酸化膜２４が形成されている。そして、ゲート電極２の左右側面の外側に位置するシリコン基板ＳＢの表面内には、Ｓ／Ｄ領域３を構成するＳ／Ｄ層３１および低ドープドレイン層（以後ＬＤＤ層と呼称）３２が形成されている。また、Ｓ／Ｄ層３１の表面はサリサイド層３３で覆われている。
【０００７】
そして、Ｓ／Ｄ領域３の外側に位置するシリコン基板ＳＢの表面上には、ＦＳゲート電極１が形成されている。ＦＳゲート電極１は、シリコン基板ＳＢの表面に接して形成されたＦＳゲート酸化膜１１、該ＦＳゲート酸化膜１１の上部に形成されたポリシリコン層１２、該ポリシリコン層１２の上部に形成されたＦＳ上部酸化膜１３を備え、これらの側面にはサイドウォール酸化膜１４が形成されている。なお、ＦＳゲート電極１の構成をフィールド分離構造と呼称し、ポリシリコン層１２をＦＳゲート電極と呼称する場合もある。
【０００８】
また、ＦＳゲート電極１、ゲート電極２、Ｓ／Ｄ領域３を覆うように層間絶縁膜９が形成されている。そして、Ｓ／Ｄ電極４とＳ／Ｄ領域３との間の層間絶縁膜９を貫通してコンタクトホール５が形成され、該コンタクトホール５内に導電体が充填されており、Ｓ／Ｄ電極４とＳ／Ｄ領域３とが電気的に接続されている。
【０００９】
次に、図４６〜図５１を用いて製造工程について説明する。まず、シリコン基板（チャネル注入済み）ＳＢ上に、ＦＳゲート酸化膜１１、ポリシリコン層１２、ＦＳ上部酸化膜１３を順に積層する。そして、図４６に示すように、レジストマスクＲ１を用いて上記積層体のパターニングを行って、ＦＳゲート電極１を形成する。なお、ＦＳゲート酸化膜１１は、例えばＣＶＤ法により、７００℃の温度条件で、１００〜１０００オングストロームの厚さに形成する。また、ポリシリコン層１２は、例えばＣＶＤ法により、６００〜８００℃程度で、１００〜１０００オングストロームの厚さに形成する。なお、ポリシリコン層１２は、不純物としてリン（Ｐ）を１×１０２０／ｃｍ３程度含むように形成される。また、ＦＳ上部酸化膜１３は、例えばＣＶＤ法により、７００℃の温度条件で、５００〜２０００オングストロームの厚さに形成する。
【００１０】
次に、図４７に示す工程において、レジストマスクＲ１を除去した後に、サイドウォール酸化膜１４を形成する。サイドウォール酸化膜１４の形成手順は、ＦＳゲート電極１を覆うように酸化膜を形成し、当該酸化膜を異方性エッチング（ドライエッチング）で選択的に除去することで自己整合的に得られる。しかし、この場合、図４７に領域Ｘで示す部分のシリコン基板ＳＢの表面に、異方性エッチングによるダメージが残ってしまうという問題があった。なお、この問題点に関しては、後に、図５６および図５７を用いて詳細に説明する。
【００１１】
次に、シリコン基板ＳＢの表面にゲート酸化膜２１を形成し、当該ゲート酸化膜２１およびＦＳゲート電極１を覆うようにポリシリコン層２２を形成する。そして、図４８に示すように、ポリシリコン層２２上の所定位置にレジストマスクＲ２を形成し、当該レジストマスクＲ２を用いてポリシリコン層２２のパターニングを行う。
【００１２】
そして、図４９に示す工程において、ポリシリコン層２２をマスクとして、イオン注入法により自己整合的にＬＤＤ層３２を形成する。なお、この場合のイオン注入は、ヒ素（Ａｓ）あるいはリンイオンを３０〜７０ＫｅＶのエネルギーで、ドーズ量が１×１０１３〜４×１０１４／ｃｍ２となる注入条件で行う。また、注入角度が４５〜６０度となるようにし、さらにシリコン基板を回転させながら連続的に注入を行う。
【００１３】
次に、図５０に示すように、ゲート電極２の側壁に、サイドウォール酸化膜２４を形成する。サイドウォール酸化膜２４の形成手順は、ゲート電極２を覆うように５００〜８００オングストロームの厚さの酸化膜を形成し、当該酸化膜を異方性エッチング（ドライエッチング）で選択的に除去することで自己整合的に得られる。
【００１４】
その後、ＦＳゲート電極１およびゲート電極２をマスクとしてイオン注入法によりＳ／Ｄ層３１の形成をおこなう。このイオン注入は、ヒ素あるいはリンイオンを３０〜７０ＫｅＶのエネルギーで、ドーズ量が４×１０１４〜７×１０１５／ｃｍ２となる注入条件で行う。
【００１５】
次に、図５１に示すように、ゲート電極２の上部表面およびＳ／Ｄ領域３の表面のみに自己整合的にサリサイド膜２３および３３を形成する。なお、このサリサイド膜２３および３３は、コバルトシリサイドやチタンシリサイド、あるいはタングステンシリサイドなど、いかなるシリサイド膜であっても構わない。
【００１６】
その後、ＦＳゲート電極１、ゲート電極２、Ｓ／Ｄ領域３を覆うように層間絶縁膜９を形成し、Ｓ／Ｄ領域３上の層間絶縁膜９を貫通してコンタクトホール５を形成し、該コンタクトホール５内に導電体を充填するとともに、その上にアルミニウムを主成分としたＳ／Ｄ電極４を形成することで図４４および図４５に示すような、フィールド分離構造を有する従来の半導体装置が得られる。
【００１７】
次に、図４４におけるＢ−Ｂ線での断面構成を図５２に示す。図５２において、２つのＦＳゲート電極１の間のシリコン基板ＳＢの表面にはゲート酸化膜２１が形成され、当該ゲート酸化膜２１およびＦＳゲート電極１を覆うようにポリシリコン層２２が形成されている。そして、ポリシリコン層２２の上部にはサリサイド膜２３が形成されている。なお、ゲート酸化膜２１の下部のシリコン基板ＳＢ内には、装置動作時にチャネル領域が形成されることになる。
【００１８】
また、ＦＳゲート電極１、ゲート電極２、Ｓ／Ｄ領域３を覆うように層間絶縁膜９が形成され、ゲート電極２の端部上の層間絶縁膜９を貫通してコンタクトホール５が形成され、該コンタクトホール５内に導電体が充填されており、ゲート電極２とゲート配線層６とが電気的に接続されている。
【００１９】
次に、図５３〜図５５を用いて製造工程について説明する。まず、シリコン基板ＳＢ上に、ＦＳゲート酸化膜（フィールドシールド酸化膜）１１、ポリシリコン層１２、ＦＳ上部酸化膜１３を順に積層する。そして、図５３に示すように、レジストマスクＲ１を用いて上記積層体のパターニングを行って、ＦＳゲート電極１を形成する。なお、この工程は図４６を用いて説明した工程に対応するので、重複する説明は省略する。
【００２０】
次に、図５４に示す工程において、レジストマスクＲ１を除去した後に、サイドウォール酸化膜１４を形成する。サイドウォール酸化膜１４の形成手順は、ＦＳゲート電極１を覆うように酸化膜を形成し、当該酸化膜を異方性エッチング（ドライエッチング）で選択的に除去することで自己整合的に得られる。
【００２１】
ここで、図５４に領域Ｙで示す部分のシリコン基板ＳＢの表面に、異方性エッチングによるダメージが残ってしまう。これは、図４７に示した領域Ｘで示す部分に発生するダメージと同じである。なお、この問題点に関しては、後に、図５６および図５７を用いて詳細に説明する。
【００２２】
次に、図５５に示す工程において、シリコン基板ＳＢの表面にゲート酸化膜２１を形成し、当該ゲート酸化膜２１およびＦＳゲート電極１を覆うようにゲート電極２の本体となるポリシリコン層２２を形成する。なお、ポリシリコン層２２の形成工程は、図４８を用いて説明した工程に対応するので、重複する説明は省略する。このとき、図５４に領域Ｙで示す部分のシリコン基板ＳＢの表面のダメージに起因して、図５５に領域Ｚで示す部分に不具合が発生するが、この問題点に関しては、後に、図５８を用いて詳細に説明する。
【００２３】
そして、図５１を用いて説明したように、ゲート電極２の上部表面およびＳ／Ｄ領域３（図示せず）の表面のみに自己整合的にサリサイド膜２３および３３（図示せず）を形成し、ＦＳゲート電極１、ゲート電極２を覆うように層間絶縁膜９を形成し、ゲート電極２の端部上の層間絶縁膜９を貫通してコンタクトホール５を形成し、該コンタクトホール５内に導電体が充填するとともに、その上にアルミニウムを主成分としたゲート配線層６を形成することで図４４および図４５に示すような、フィールド分離構造を有する従来の半導体装置が得られる。
【００２４】
なお、フィールドシールドゲートについて先行技術を調査したところ、以下に示す文献を入手したので、以下にそれらの概要を示す。
特開平７−２７３１８５号公報には、シールドゲート酸化膜の端部の肥大化防止を目的とした構成が示されているが、ＭＯＳトランジスタが形成される半導体基板の表面が、フィールドシールド酸化膜が形成される半導体基板の表面よりも低い位置にあるといった構成は示されておらず、それによる作用効果も示されていない。
【００２５】
特開平２−１３７３３５号公報および特開平６−２０４２３７号公報には、ゲート酸化膜の端部が厚くなった構成が示されているが、フィールドシールド酸化膜の端縁部の厚みについての記載はなく、また、ＭＯＳトランジスタが形成される半導体基板の表面が、フィールドシールド酸化膜が形成される半導体基板の表面よりも低い位置にあるといった構成は示されておらず、それによる作用効果も示されていない。
【００２６】
特開昭５６−１０４４４６号公報および特開昭５７−３６８４２号公報には素子間分離用半導体層の不純物濃度が高濃度になった構成が示されているが、ＳＯＩ基板に固有の問題点についての記載はなく、また、ＭＯＳトランジスタが形成される半導体基板の表面が、フィールドシールド酸化膜が形成される半導体基板の表面よりも低い位置にあるといった構成は示されておらず、フィールドシールドゲート電極の下部のＳＯＩ層の電気抵抗を下げるといった作用効果も示されていない。
【００２７】
【発明が解決しようとする課題】
フィールド分離構造を有する従来の半導体装置は、以上説明したような構成を有し、以上説明したような製造方法で製造されていたので、以下に説明するような問題点を有していた。
【００２８】
図５６は、図４７および図５４に示した、領域Ｘおよび領域Ｙの構成を詳細に示す図である。図５６は、ＦＳゲート電極１の側面に、異方性エッチング（ドライエッチング）によりサイドウォール酸化膜１４を形成した直後の状態を示している。
【００２９】
サイドウォール酸化膜１４を形成する場合、指向性に優れた異方性エッチングを行う必要から、ドライエッチングを使用することになるが、オーバーエッチングによりシリコン基板ＳＢの表面が除去される可能性がある。
【００３０】
特に、サイドウォール酸化膜１４の端縁部においては、他の部分よりも除去される量が多く、シリコン基板ＳＢが部分的に抉れたような状態になる。この原因の１つとしては、エッチャント（エッチング種）の密度の局所的な偏りが考えられている。そのため、図５６に示すように、サイドウォール酸化膜１４の端縁部近傍のシリコン基板ＳＢの表面に窪みＤＰが形成される。
【００３１】
そして、サイドウォール酸化膜１４の形成工程の後に、図４８を用いて説明したように、シリコン基板ＳＢの表面にゲート酸化膜２１を形成するが、ゲート酸化膜２１の形成に先だって、シリコン基板ＳＢの表面に形成された自然酸化膜をウエットエッチングにより除去する必要がある。このとき、自然酸化膜とともに、ＦＳ上部酸化膜１３およびサイドウォール酸化膜１４も若干除去されることになる。この状態を図５７に示す。
【００３２】
図５７において、自然酸化膜除去前のＦＳ上部酸化膜１３およびサイドウォール酸化膜１４の位置を破線で示す。図５７に示すように、ＦＳ上部酸化膜１３およびサイドウォール酸化膜１４が後退することによって、サイドウォール酸化膜１４の周囲にエッジ部ＥＰが形成されることになる。
【００３３】
このような状態において、ゲート酸化膜２１およびポリシリコン層２２の形成を行った結果を図５８に示す。なお、図５８は図５５に領域Ｚで示す部分の詳細図である。
【００３４】
図５８に示すように、エッジ部ＥＰの上部にゲート酸化膜２１が形成されることになる。ゲート酸化膜２１の厚さは薄く、５０〜１００オングストローム程度であり、エッジ部ＥＰ上においてはさらに薄くなっている場合がある。また、エッジ部ＥＰには電界が集中することで、電界強度が高くなり、ゲート酸化膜２１の厚さが薄いことと相俟って、ゲート酸化膜２１が破損する可能性が高くなる。
【００３５】
その結果、ゲート酸化膜に対する信頼性が低下し、ひいてはフィールド分離構造を有するＭＯＳトランジスタに対する信頼性が低下するという問題があった。
【００３６】
なお、このような問題は、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板上に形成されたフィールド分離構造を有するＭＯＳトランジスタにおいても同様であった。
【００３７】
また、以上の説明では簡単に説明するに止めたが、ＳＯＩ基板あるいはバルクシリコン基板においては、Ｓ／Ｄ層やＬＤＤ層の形成に先だって、チャネル注入を行っている。このチャネル注入においても、従来の方法では以下に説明するような問題点があった。以下、図５９〜図６４を用いてＳＯＩ基板上に形成されたフィールド分離構造を有するＣＭＯＳトランジスタの製造工程を例に採って、チャネル注入時の問題点について説明する。
【００３８】
図５９に示すようにＳＯＩ基板ＯＢ上にＦＳゲート電極１を形成し、ＳＯＩ基板ＯＢをＮＭＯＳトランジスタ形成領域ＮＲとＰＭＯＳトランジスタ形成領域ＰＲとに区分する。このとき、ＦＳゲート電極１と同じ構造のマスク合わせマークＡＬも併せて形成する。なお、ＳＯＩ基板ＯＢは、シリコン基板ＳＢと、その上部に形成された埋め込み酸化層ＯＸとで構成される絶縁性基板と、該絶縁性基板の上に形成されたＳＯＩ層（シリコンの単結晶層）ＳＬとで構成されている。
【００３９】
また、ＦＳゲート電極１の形成に伴って、サイドウォール酸化膜１４の端縁部近傍のＳＯＩ層ＳＬが抉れるといった問題が発生することは先に説明した通りである。
【００４０】
次に、図６０に示す工程において、ＮＭＯＳトランジスタ形成領域ＮＲにレジストマスクＲ３を形成し、ＰＭＯＳトランジスタ形成領域ＰＲにチャネル注入を行ってチャネル注入領域ＣＤＰを形成する。この注入には、例えばリンイオンを使用する。
【００４１】
次に、図６１に示す工程において、ＰＭＯＳトランジスタ形成領域ＰＲにレジストマスクＲ４を形成し、ＮＭＯＳトランジスタ形成領域ＮＲにチャネル注入を行ってチャネル注入領域ＣＤＮを形成する。この注入には、例えばボロンイオンを使用する。なお、マスク合わせマークＡＬは、図６０および図６１に示すように、レジストマスクＲ３およびＲ４の形成位置を合わせるために使用される。
【００４２】
ここで、チャネル注入後のＦＳゲート電極１の近傍の状態を図６２に示す。図６２に示すように注入された不純物（ＰあるいはＢ）は、破線ＩＰで示す位置に注入ピークを有している。すなわち、ＦＳゲート電極１が形成されていないＳＯＩ層ＳＬでは中間位置に注入ピークを有し、ＦＳゲート電極１においてはポリシリコン層１２の内部に注入ピークを有している。これは、ＳＯＩ層ＳＬに適したエネルギーで注入を行うのでこのような分布になっているが、ＦＳゲート電極１の下部のＳＯＩ層ＳＬ中にもチャネル注入したい場合には、注入エネルギーをさらに高めてイオン注入を行う必要がある。この注入を行った結果を図６３に示す。
【００４３】
図６３に破線ＩＰで示すように、注入された不純物（ＰあるいはＢ）は、ＦＳゲート電極１の下部のＳＯＩ層ＳＬ中に注入ピークを有し、ＦＳゲート電極１が形成されていない部分では埋め込み酸化層ＯＸ中に注入ピークが形成されている。
【００４４】
以上説明した２回のイオン注入によって得られたチャネル注入領域を図６４に示す。図６４に示すように、ＦＳゲート電極１が形成されていない部分のＳＯＩ層ＳＬ中およびＦＳゲート電極１の下部のＳＯＩ層ＳＬ中においては、それぞれほぼ所望の濃度のチャネル注入領域ＣＤ１およびＣＤ２が形成されているが、サイドウォール酸化膜１４下部のＳＯＩ層ＳＬ中においては所望の不純物濃度に達していない。
【００４５】
このように従来は、ＦＳゲート電極１を形成した後にチャネル注入を行っていたので、ＦＳゲート電極１の下部の半導体層にもチャネル注入を行う場合には、注入エネルギーを高めて、ＦＳゲート電極１を貫通させる必要があった。従って、ＦＳゲート電極１が形成されていない部分においては、ＳＯＩ基板ＯＢを使用する場合は、不純物が埋め込み酸化層ＯＸにも注入される可能性があり、また、ＦＳゲート電極１のサイドウォール酸化膜１４の下部においては所望の不純物濃度に達しないという問題があった。
【００４６】
本発明は上記のような問題点を解消するためになされたもので、フィールド分離構造を有するＭＯＳトランジスタおよびその製造方法において、ゲート酸化膜に対する信頼性を向上するとともに、チャネル注入に伴う不具合を解消した構成の製造方法を提供する。
【００５４】
【課題を解決するための手段】
本発明に係る請求項１記載の半導体装置の製造方法は、半導体基板上に形成されたフィールドシールド酸化膜と、該フィールドシールド酸化膜上に形成されたフィールドシールドゲート電極とを備えたフィールド分離構造によってＭＯＳトランジスタを電気的に分離する半導体装置の製造方法であって、前記半導体基板を準備する工程(ａ)と、前記半導体基板上に、前記フィールドシールド酸化膜および前記フィールドシールドゲート電極を選択的に形成した後、前記フィールドシールドゲート電極の側壁にサイドウォール酸化膜を形成する工程(ｂ)と、前記工程(ｂ)の後であって、前記ＭＯＳトランジスタのゲート電極の形成前に、前記半導体基板の露出表面上に、一旦、犠牲酸化膜を形成した後、当該犠牲酸化膜を除去する工程とを備え、前記工程(ａ)が、絶縁性基板上に形成されたＳＯＩ層を備えたＳＯＩ基板を準備する工程であって、前記フィールドシールド酸化膜および前記犠牲酸化膜は、前記ＳＯＩ層上に形成され、前記工程(ａ)は、前記ＳＯＩ層に、第１導電型の不純物を第１の濃度となるようにイオン注入する工程を含み、前記工程(ｃ)は、前記犠牲酸化膜を形成した後、前記犠牲酸化膜を介して、前記ＳＯＩ層に、第２導電型の不純物を前記第１の濃度よりも低い第２の濃度となるようにイオン注入する工程(ｃ−１)を備える。
【００５７】
本発明に係る請求項２記載の半導体装置の製造方法は、半導体基板上に形成されたフィールドシールド酸化膜と、該フィールドシールド酸化膜上に形成されたフィールドシールドゲート電極とを備えたフィールド分離構造によってＭＯＳトランジスタを電気的に分離する半導体装置の製造方法であって、前記半導体基板を準備する工程(ａ)と、前記半導体基板上に、前記フィールドシールド酸化膜および前記フィールドシールドゲート電極を選択的に形成した後、前記フィールドシールドゲート電極の側壁にサイドウォール酸化膜を形成する工程(ｂ)と、前記工程(ｂ)の後であって、前記ＭＯＳトランジスタのゲート電極の形成前に、前記半導体基板の露出表面上に、一旦、犠牲酸化膜を形成した後、当該犠牲酸化膜を除去する工程(ｃ)とを備え、前記工程(ａ)が、絶縁性基板上に形成されたＳＯＩ層を備えたＳＯＩ基板を準備する工程であって、前記フィールドシールド酸化膜および前記犠牲酸化膜は、前記ＳＯＩ層上に形成され、前記工程(ａ)が、前記ＳＯＩ層に、第１導電型の不純物を第１の濃度となるようにイオン注入する工程を含み、前記工程(ｂ)は、前記サイドウォール酸化膜の形成に先だって、前記フィールドシールドゲート電極をマスクとして、前記ＳＯＩ層に、第２導電型の不純物を前記第１の濃度よりも低い第２の濃度となるようにイオン注入する工程(ｂ−１)を備えている。
【００６２】
【発明の実施の形態】
＜実施の形態１＞
＜１−１．装置構成＞
本発明に係る半導体装置およびその製造方法の実施の形態１について、図１〜図９を用いて説明する。
【００６３】
図１にフィールド分離構造を有する半導体装置の平面構成を示す。図１において、ＭＯＳトランジスタの活性領域ＡＲを規定するとともに、フィールド分離構造を構成するフィールドシールド（以後、ＦＳと略記）ゲート電極１０が矩形環状をなすように形成され、当該ＦＳゲート電極１０の上部には、ＦＳゲート電極１０を２分するようにＭＯＳトランジスタのゲート電極２０が形成されている。
【００６４】
ゲート電極２０の両側面の外側に位置する活性領域ＡＲは、それぞれソース・ドレイン（以後、Ｓ／Ｄと略記）領域３０となる領域であり、当該Ｓ／Ｄ領域３０の上部には、アルミニウムを主成分とするＳ／Ｄ電極４０が形成されている。また、Ｓ／Ｄ電極４０とＳ／Ｄ領域３０との間には、コンタクトホール５０が複数形成されている。
【００６５】
なお、ＦＳゲート電極１０とゲート電極２０との間、Ｓ／Ｄ領域３０とＳ／Ｄ電極４０との間には絶縁層等が存在するが、便宜的にそれらを省略し、主要な構成が一覧できるようにしている。
【００６６】
図１におけるＢ−Ｂ線での断面構成を図２に示す。なお、図２においては、バルクシリコン基板上に形成されたＭＯＳトランジスタおよびＦＳゲート電極の構成を示している。
【００６７】
図２において、２つのＦＳゲート電極１０の間のシリコン基板ＳＢの表面にはゲート酸化膜２０１が形成され、当該ゲート酸化膜２０１およびＦＳゲート電極１０を覆うようにポリシリコン層２０２が形成されている。そして、ポリシリコン層２０２の上部にはサリサイド膜２０３が形成されている。なお、ゲート酸化膜２０１の下部のシリコン基板ＳＢ内には、装置動作時にチャネル領域が形成されることになる。
【００６８】
ＦＳゲート電極１０は、シリコン基板ＳＢの表面に接して形成されたＦＳゲート酸化膜（フィールドシールド酸化膜）１０１、該ＦＳゲート酸化膜１０１の上部に順に形成されたＦＳ下部窒化膜（耐酸化性膜の第１の絶縁膜）１０２、ポリシリコン層１０３、ＦＳ上部窒化膜（耐酸化性膜の第２の絶縁膜）１０４、ＦＳ上部酸化膜１０５を備えており、これらの側面にはサイドウォール酸化膜１０６が形成されている。なお、ＦＳゲート電極１０の構成をフィールド分離構造と呼称し、ポリシリコン層１０３をＦＳゲート電極と呼称する場合もある。また、ＦＳゲート電極１０の端縁部の近傍において構成上の特徴を有しており、それについては、後に、製造工程を示す図３〜図９を用いて詳細に説明する。
【００６９】
また、ＦＳゲート電極１０、ゲート電極２０、Ｓ／Ｄ領域３０（図示せず）を覆うように層間絶縁膜９０が形成され、ゲート電極２０の端部上の層間絶縁膜９０を貫通してコンタクトホール５０が形成され、該コンタクトホール５０内に導電体が充填されており、ゲート電極２０とゲート配線層６０とが電気的に接続されている。
【００７０】
＜１−２．製造方法＞
以下、図３〜図９を用いて、フィールド分離構造を有する半導体装置の製造方法について説明する。なお、以下の説明においては、ＦＳゲート電極１０部分の製造工程を中心にして説明する。
【００７１】
まず、シリコン基板ＳＢ（チャネル注入済み）上に、ＦＳゲート酸化膜１０１、ＦＳ下部窒化膜１０２、ポリシリコン層１０３、ＦＳ上部窒化膜１０４、ＦＳ上部酸化膜１０５を順に形成する。
【００７２】
ここで、ＦＳゲート酸化膜１０１は、ＣＶＤ法あるいは熱酸化により、１００〜１０００オングストロームの厚さに形成する。ＦＳ下部窒化膜１０２は、例えばＣＶＤ法により、１００〜５００オングストロームの厚さに形成する。ポリシリコン層１０３は、例えばＣＶＤ法により、６００〜８００℃程度で、５００〜１０００オングストロームの厚さに形成する。なお、ポリシリコン層１０３は、不純物としてリン（Ｐ）を１×１０２０／ｃｍ３程度含むように形成される。また、ＦＳ上部窒化膜１０４は、例えばＣＶＤ法により、１００〜５００オングストロームの厚さに形成する。また、ＦＳ上部酸化膜１０５は、例えばＣＶＤ法により、７００℃の温度条件で、５００〜１０００オングストロームの厚さに形成する。
【００７３】
そして、図３に示す工程において、ＦＳ上部酸化膜１０５の上部にレジストマスクＲ１１を選択的に形成し、ＦＳ上部酸化膜１０５からＦＳ下部窒化膜１０２までを選択的に除去する。ここで、ＦＳゲート酸化膜１０１を残すのは、エッチングによるシリコン基板ＳＢのダメージを低減するためである。
【００７４】
次に、レジストマスクＲ１１を除去した後、図４に示す工程において、サイドウォール酸化膜１０６となる酸化膜１０７をＣＶＤ法により形成する。
【００７５】
次に、図５に示す工程において、酸化膜１０７を異方性ドライエッチングにより除去することで、ＦＳ下部窒化膜１０２、ポリシリコン層１０３、ＦＳ上部窒化膜１０４、ＦＳ上部酸化膜１０５で構成される積層体の側面にサイドウォール酸化膜１０６が形成されることになる。なお、この工程において、サイドウォール酸化膜１０６の外側のＦＳゲート酸化膜１０１も除去されるが、その際に、サイドウォール酸化膜１０６の端縁部近傍のシリコン基板ＳＢが抉られ、窪みＤＰが形成されることになる。
【００７６】
次に、図６に示す工程において、シリコン基板ＳＢの表面に犠牲酸化膜ＳＯを形成する。この犠牲酸化膜ＳＯは、ＣＶＤ法あるいは熱酸化により、７５０〜１２００℃の温度条件で、１００〜５００オングストロームの厚さに形成する。
【００７７】
犠牲酸化膜ＳＯは、露出したシリコン基板ＳＢの表面に形成されることはもちろんだが、ＦＳゲート電極１０に覆われたシリコン基板ＳＢの表面にも形成され、結果としてＦＳゲート酸化膜１０１の厚さを増やすことになる。
【００７８】
すなわち、図６に示すように、ＦＳゲート電極１０の端縁部である、サイドウォール酸化膜１０６の下部においてＦＳゲート酸化膜１０１の厚さが厚くなる。これは、犠牲酸化膜ＳＯの形成において、酸化剤である酸素がサイドウォール酸化膜１０６の下部にまで侵入し、シリコン基板ＳＢを酸化するためである。
【００７９】
なお、このように、ＦＳゲート電極１０の端縁部においてＦＳゲート酸化膜１０１の厚さを厚くすることで、ＦＳゲートの信頼性を向上させることができる。
【００８０】
すなわち、一般に、ＣＶＤ法で形成した酸化膜（ＣＶＤ酸化膜）の信頼性（耐絶縁性など）は熱酸化膜より低いため、ＦＳゲート酸化膜１０１をＣＶＤ法で形成することには問題があった。しかし、犠牲酸化膜ＳＯの形成において、ＦＳゲート電極１０の端縁部のＦＳゲート酸化膜１０１の厚さも厚くなるので、電界の集中が発生しやすい端縁部においても、絶縁破壊が防止され、熱酸化膜と同等な信頼性を得ることができる。ここで、ＦＳゲート電極１０の端縁部のＦＳゲート酸化膜１０１の厚みは、犠牲酸化膜ＳＯの厚みによってある程度調整することができるのに対し、ゲート酸化膜の形成に伴ってＦＳゲート酸化膜が不随的に厚くなる場合には、ゲート酸化膜の厚さを任意に選べないので、このような厚さの調整はできない。
【００８１】
なお、酸素はサイドウォール酸化膜１０６よりもさらに内側に侵入するが、ポリシリコン層１０３の上下主面はＦＳ上部窒化膜１０４およびＦＳ下部窒化膜１０２で覆われているので、ポリシリコン層１０３が酸化され、ポリシリコン層１０３の厚みが減少することが防止される。なお、ポリシリコン層１０３の厚みが減少しても、特に問題にならなければ、例えば、ポリシリコン層１０３の厚みが十分厚く形成されている場合などには、ＦＳ上部窒化膜１０４およびＦＳ下部窒化膜１０２は設けなくても良い。
【００８２】
また、図６に示すように犠牲酸化膜ＳＯの形成により、サイドウォール酸化膜１０６の端縁部近傍の窪みＤＰの落差が緩和されることになる。この現象を、図５に示す窪みＤＰにおけるエッジ部ＥＰに着目して説明すれば、エッジ部ＥＰにはＦＳゲート酸化膜１０１側および窪みＤＰの側壁から酸素が侵入し、エッジ部ＥＰのシリコンが最も多く消費される。その結果、エッジ部ＥＰが丸みを帯びて、窪みＤＰの落差も緩和され、平坦化されることになる。
【００８３】
なお、犠牲酸化膜ＳＯを形成することでシリコン基板ＳＢの表面のシリコンが消費されるので、犠牲酸化膜ＳＯを除去するとシリコンが消費された分だけシリコン基板ＳＢの表面が後退することになる。この部分にはゲート電極が形成されるが、シリコン基板ＳＢの表面が後退した分だけ、ゲート電極と層間絶縁膜を介して形成される配線層との距離を広げることができ、寄生容量を低減でき、動作の高速化、消費電力の低減が可能な半導体装置が得られる。
【００８４】
また、この犠牲酸化膜ＳＯの形成の前後に、ＦＳゲート酸化膜１０１およびＦＳ上部酸化膜１０５のアニールを行う。アニール条件としては、アニール温度１０００〜１２００℃で、アニール時間１０〜６０分である。
【００８５】
このアニールの目的は、エッチングのダメージを除去するとともに、ＦＳゲート酸化膜１０１およびＦＳ上部酸化膜１０５をＣＶＤ法で形成した場合、後の工程のウエットエッチングにおいて、ＣＶＤ酸化膜、すなわちＦＳゲート酸化膜１０１およびＦＳ上部酸化膜１０５ののエッチングレートを向上させ、熱酸化膜と同等なレベルにするためである。（通常、ＣＶＤ酸化膜のエッチングレートは、熱酸化膜より低い）。
【００８６】
次に、図７に示す工程において、犠牲酸化膜ＳＯをウエットエッチングにより除去する。この場合、ＦＳゲート電極１０の端縁部のシリコン基板ＳＢには窪みは存在していない。
【００８７】
次に、図８に示す工程において、ゲート酸化膜の形成に先だって、全面に渡ってウエットエッチングを施す。これは、シリコン基板ＳＢの表面に形成された自然酸化膜を除去するためであり、このとき、自然酸化膜とともに、ＦＳ上部酸化膜１０５およびサイドウォール酸化膜１０６も若干除去され、後退することになる。図８においては、自然酸化膜除去前のＦＳ上部酸化膜１０５およびサイドウォール酸化膜１０６の位置を破線で示す。図８に示すように、ＦＳ上部酸化膜１０５およびサイドウォール酸化膜１０６が後退しても、サイドウォール酸化膜１０６の周囲にエッジ部は形成されない。
【００８８】
この結果、図９に示すように、ゲート酸化膜２０１を形成しても、サイドウォール酸化膜１０６の周囲のエッジ部に起因する不具合は発生せず、フィールド分離構造を有する半導体装置において、ゲート酸化膜に対する信頼性を向上できる。
【００８９】
なお、図９に示す工程において、ゲート酸化膜２０１の上部にゲート電極の本体となるポリシリコン層２０２を形成し、さらに、その後、ゲート電極２０の上部表面およびＳ／Ｄ領域（図示せず）の表面のみに自己整合的にサリサイド膜（図示せず）を形成し、ＦＳゲート電極１０、ゲート電極２０、Ｓ／Ｄ領域３０を覆うように層間絶縁膜９０を形成することで、図１および図２に示す本発明に係るフィールド分離構造を有する半導体装置が得られる。
【００９０】
なお、特開平７−２７３１８５号公報においては、シールドゲート酸化膜の端部が肥大化した構成が従来例として示されているが、本願発明のようにＭＯＳトランジスタが形成される半導体基板の表面が、フィールドシールド酸化膜が形成される半導体基板の表面よりも低い位置にあるといった構成は示されておらず、それによる作用効果も示されていない。また、特開平２−１３７３３５号公報および特開平６−２０４２３７号公報においては、ゲート酸化膜の端部の厚みについては示されているが、本願発明のようにフィールドシールド酸化膜の端縁部の厚みについての記載はなく、また、本願発明のようにＭＯＳトランジスタが形成される半導体基板の表面が、フィールドシールド酸化膜が形成される半導体基板の表面よりも低い位置にあるといった構成は示されておらず、それによる作用効果も示されていない。
【００９１】
＜１−３．変形例＞
以上説明した本発明に係る実施の形態１においては、図３および図４を用いた説明では、ＦＳ上部酸化膜１０５の上部にレジストマスクＲ１１を選択的に形成し、当該レジストマスクＲ１１を用いて、ＦＳ上部酸化膜１０５からＦＳ下部窒化膜１０２までを選択的に除去する例について説明したが、レジストマスクＲ１１でＦＳ上部酸化膜１０５のみをパターニングし、残りの膜についてはＦＳ上部酸化膜１０５をマスクとしてパターニングしても良い。
【００９２】
このようにすることで、レジストマスクＲ１１を使用した場合に生じる不具合を低減できる。すなわち、レジストマスクＲ１１を使用すると、レジストマスクＲ１１から放出される不純物がその下部の膜の側壁に付着し、当該膜の幅寸法が大きくなる現象が発生する。これを多層に渡って繰り返すと、多層構造の断面形状が階段状になり、レジストマスクＲ１１の形状が正確に反映されなくなるという可能性があった。しかし、レジストマスクＲ１１の使用を制限することで、このような不具合の発生を低減することができる。
【００９３】
また、図３および図４を用いた説明では、ＦＳゲート酸化膜１０１を除去することなく、サイドウォール酸化膜１０６となる酸化膜１０７をＣＶＤ法により形成する例について示したが、ＦＳゲート酸化膜１０１を除去した後に、サイドウォール酸化膜１０６となる酸化膜１０７を形成しても良い。この場合も、ＦＳゲート電極１０の端縁部のシリコン基板ＳＢには窪みが形成されるが、犠牲酸化膜ＳＯの形成によって窪みを解消できることは言うまでもない。
【００９４】
＜実施の形態２＞
図１〜図９を用いて説明した、本発明に係る実施の形態１においては、バルクシリコン基板上に形成されたフィールド分離構造を有する半導体装置について説明したが、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板上に形成されたフィールド分離構造を有する半導体装置においても、ＦＳゲート電極のサイドウォール酸化膜の形成後に、シリコン基板の表面に犠牲酸化膜を形成することで、ゲート酸化膜の信頼性の向上とＦＳゲート酸化膜の信頼性の向上を図ることができることは言うまでもないが、上記手法は、ＳＯＩデバイスにおいてはさらなる作用効果も有している。
【００９５】
ＳＯＩデバイスはチャネルがフローティング状態になる構造を有しているので、基板浮遊効果（チャネルがフローティングであるが故に引き起こされる現象）により、例えばドレイン耐圧が劣化するという問題点がある。この問題を解決するため、基板電極（ボディ電極）を設けて、基板、すなわちチャネルの電位を固定する方法が有効である。そして、ボディ電極を設けるための構成としては、フィールド分離構造を有した半導体装置が最も適している。
【００９６】
＜２−１．装置構成＞
図１０にフィールド分離構造を有するＳＯＩデバイスの一例の平面図を示す。図１０において、平面視形状が矩形のＦＳゲート電極１１０に、開口部ＯＰ１が設けられ、そこがＭＯＳトランジスタの活性領域ＡＲとなっている。そして、当該活性領域ＡＲを２分するようにＭＯＳトランジスタのゲート電極２１０が形成されている。ゲート電極２１０の両側面の外側に位置する活性領域ＡＲは、それぞれ、Ｓ／Ｄ領域３１０となる領域である。なお、Ｓ／Ｄ領域３１０にはコンタクトホール５１０が接続される構成となっている。
【００９７】
また、ゲート電極２１０の長手方向の端縁部はＦＳゲート電極１１０上にまで延在し、当該端縁部には、コンタクトホール５１０が接続される構成となっている。
【００９８】
また、開口部ＯＰ１とは別個に開口部ＯＰ２が設けられ、そこにはボディ電極を接続するためのコンタクトホール５１０が接続される構成となっている。
【００９９】
ここで、図１１および図１２に、図１０におけるＡ−Ａ線およびＢ−Ｂ線での断面構成をそれぞれ示す。
【０１００】
図１１において、ＦＳゲート電極１１０は、ＳＯＩ基板ＯＢの上に形成されている。ＳＯＩ基板ＯＢは、シリコン基板ＳＢと、その上部に形成された埋め込み酸化層ＯＸとで構成される絶縁性基板と、該絶縁性基板の上に形成されたＳＯＩ層（シリコンの単結晶層）ＳＬとで構成されている。そしてＦＳゲート電極１１０は、ＳＯＩ層ＳＬの表面に接して形成されたＦＳゲート酸化膜１１１、該ＦＳゲート酸化膜１１１の上部に順に形成されたＦＳ下部窒化膜１１２、ポリシリコン層１１３、ＦＳ上部窒化膜１１４、ＦＳ上部酸化膜１１５を備えており、これらの側面にはサイドウォール酸化膜１１６が形成されている。
【０１０１】
なお、このＳＯＩ基板ＯＢは、ＳＩＭＯＸ法で形成されたものでもウエハ張合せ法で形成されたもの、またいかなる形成方法で形成されたＳＯＩ基板であっても構わない。
【０１０２】
そして、ＦＳゲート電極１１０の上部には、部分的にポリシリコン層２１２が形成され、当該ポリシリコン層２１２の上部にはサリサイド膜２１３が形成されている。
【０１０３】
また、ＦＳゲート電極１１０に設けられた開口部ＯＰ２の底部のＳＯＩ層ＳＬの表面にはボディ電極となるサリサイド膜２１３が形成され、ＦＳゲート電極１１０および開口部ＯＰ２を覆うように層間絶縁膜９１０が形成されている。そして、開口部ＯＰ２のサリサイド膜２１３の上部およびポリシリコン層２１２上のサリサイド膜２１３の上部には、層間絶縁膜９１０を貫通してコンタクトホール５１０が形成されている。
【０１０４】
図１２において、２つのＦＳゲート電極１１０の間のＳＯＩ層ＳＬの表面にはゲート酸化膜２１１が形成され、当該ゲート酸化膜２１１上部からＦＳゲート電極１１０の一部上部を覆うようにポリシリコン層２１２が形成されている。そして、ポリシリコン層２１２の上部にはサリサイド膜２１３が形成されている。
【０１０５】
ＦＳゲート電極１１０およびゲート電極２１０の上部には層間絶縁膜９１０が形成され、ポリシリコン層２１２の端縁部は、層間絶縁膜９１０を貫通してコンタクトホール５１０が形成されている。
【０１０６】
ここで、図１０に示すような構成の半導体装置において、基板電位の固定がどれだけ確実にできるかは、トランジスタのチャネルとボディ電極との間の抵抗値で決まる。すなわち、ＦＳゲート電極の下部のＳＯＩ層の抵抗値で決まることになる。
【０１０７】
なお、ＦＳゲート電極の下部のＳＯＩ層の抵抗値は、ＳＯＩ層の膜厚と、その不純物濃度、およびトランジスタのチャネルとボディ電極との間の距離に左右される。すなわち、図１１におけるＳＯＩ層ＳＬの膜厚と、その不純物濃度、およびサリサイド膜２１３からポリシリコン層２１２の下部のＳＯＩ層ＳＬまでの距離に左右される。なお、図１０においては、開口部ＯＰ２の端縁部と、ゲート電極２１０の本体部との最短距離Ｌを、トランジスタのチャネルとボディ電極との間の距離としている。
【０１０８】
ＦＳゲート電極の下部のＳＯＩ層の抵抗値を低減するには、上記最短距離Ｌをできるだけ短くすることも必要であるが、装置構成の関係上それが難しい場合には、ＳＯＩ層ＳＬの膜厚を厚くするか、ＳＯＩ層ＳＬの不純物濃度を高めることになる。
【０１０９】
しかし、トランジスタ特性の最適化のためには、ＳＯＩ層ＳＬの膜厚には制限がある。例えば、約１０００オングストローム程度にする必要がある。
【０１１０】
また、ＳＯＩ層ＳＬの不純物濃度は、チャネル領域の濃度に合わせて設定されるため、あまり高濃度に設定できない。
【０１１１】
しかし、本発明に係る実施の形態１において説明した、シリコン基板の表面に犠牲酸化膜を形成するという手法は、これらの条件を満足させた上で、ＦＳゲート電極の下部のＳＯＩ層の抵抗値を低減することができるものである。
【０１１２】
以下、製造工程を参照しながら、ＦＳゲート電極の下部のＳＯＩ層の抵抗値を低減する構成について説明する。
【０１１３】
＜２−２．製造方法＞
図１３〜図１７に、フィールド分離構造を有する半導体装置の製造方法について説明する。なお、以下の説明においては、図１２に示すＦＳゲート電極１１０部分の製造工程を中心にして説明する。
【０１１４】
なお、ＳＯＩ基板ＯＢ上に、ＦＳゲート酸化膜１１１、ＦＳ下部窒化膜１１２、ポリシリコン層１１３、ＦＳ上部窒化膜１１４、ＦＳ上部酸化膜１１５を順に形成し、これらの側壁にサイドウォール酸化膜１１６を形成するまでの工程、すなわち図１３までの工程は、図３〜図５を用いて説明した本発明に係る実施の形態１の半導体装置の製造方法とほぼ同様であるので、重複する説明は省略する。
【０１１５】
ここで、異なる点は、実施の形態１においてはＦＳゲート電極１０の形成に先だって、シリコン基板ＳＢ内に、チャネル領域に適した濃度となるように不純物を注入（チャネル注入）するのに対し、本実施の形態においては、ＦＳゲート電極１１０を形成するのに先だって、ＳＯＩ層ＳＬ内にチャネル領域に適した濃度よりも高い濃度となるように不純物を注入することである。例えば、ＮＭＯＳトランジスタを形成する場合には、不純物としてボロン（Ｂ）を使用し、エネルギー１０〜３０ＫｅＶで、ドーズ量が１×１０１２〜５×１０１３／ｃｍ２となる条件で注入を行う。
【０１１６】
なお、図１３に示す工程において、サイドウォール酸化膜１１６の端縁部近傍のＳＯＩ層ＳＬが抉られ、窪みＤＰが形成されることも、バルクシリコン基板上にＦＳゲート電極を形成する場合と同様である。
【０１１７】
次に、図１４に示す工程において、ＳＯＩ層ＳＬの表面に犠牲酸化膜ＳＯを形成する。この犠牲酸化膜ＳＯの形成方法も実施の形態１と同様であるので、説明は省略する。
【０１１８】
そして、犠牲酸化膜ＳＯの形成により、ＦＳゲート電極１１０の端縁部のＦＳゲート酸化膜１１１の厚さも厚くなるので、熱酸化膜と同等な信頼性が得られるという効果、サイドウォール酸化膜１１６の端縁部近傍の窪みＤＰの落差が緩和され、エッジ部が発生しないのでゲート酸化膜の信頼性が向上するという効果は実施の形態１と同様である。
【０１１９】
さらに、犠牲酸化膜ＳＯがＳＯＩ層ＳＬ中の不純物を吸収するという作用を積極的に利用することで、チャネル領域（図１４中ではＦＳゲート電極１１０の下部以外のＳＯＩ層ＳＬ内）の不純物濃度は、チャネル領域に適した濃度に設定し、ＦＳゲート電極１１０の下部のＳＯＩ層ＳＬ内の不純物濃度は、ＦＳゲート電極の形成前に設定した高い濃度（当初の濃度）を保つという効果が得られる。
【０１２０】
すなわち、図１４に矢印で示すように、犠牲酸化膜ＳＯによってＳＯＩ層ＳＬ内の不純物が吸収されるので、チャネル領域においては不純物濃度がＦＳゲート電極の形成前に設定した濃度よりも低くなる。ここで、犠牲酸化膜ＳＯによる不純物の吸収量を考慮し、チャネル領域においては不純物が吸収されることで適正な不純物濃度となるように当初の濃度を設定しておけば良い。
【０１２１】
このように、犠牲酸化膜ＳＯがＳＯＩ層ＳＬ中の不純物を吸収するという作用を積極的に利用することで、チャネル領域の不純物濃度は適正値を保つという条件を満たした上で、ＦＳゲート電極１１０の下部のＳＯＩ層ＳＬ内の不純物濃度を高くすることができ、ＦＳゲート電極の下部のＳＯＩ層の抵抗値を低減することができる。
【０１２２】
また、犠牲酸化膜ＳＯの形成により、ＳＯＩ層ＳＬ表面のシリコンが消費され、犠牲酸化膜ＳＯを除去することで、その分だけＳＯＩ層ＳＬの表面が後退することを積極的に利用すれば、ＦＳゲート電極１１０の下部のＳＯＩ層ＳＬの厚みは厚く、チャネル領域のＳＯＩ層ＳＬの厚みは適正値にすることができる。
【０１２３】
図１５に示す工程において、犠牲酸化膜ＳＯを除去するが、その結果、チャネル領域とＦＳゲート電極１１０の下部とでＳＯＩ層ＳＬの厚みに差が生じる。すなわち、チャネル領域のＳＯＩ層ＳＬの厚みはＬ１であるのに対し、ＦＳゲート電極１１０の下部の厚みは、Ｌ１よりも厚いＬ２となっている。
【０１２４】
ここで、ＳＯＩ層ＳＬを形成する工程では、ＳＯＩ層ＳＬの厚みを、トランジスタの動作特性に適した厚みであるＬ１よりも厚いＬ２に設定しておき、犠牲酸化膜ＳＯを除去することで、厚みがＬ１となるように犠牲酸化膜ＳＯの厚みを設定すれば良い。
【０１２５】
このようにすることで、チャネル領域のＳＯＩ層ＳＬの厚みは適正値を保つという条件を満した上で、ＦＳゲート電極１１０の下部のＳＯＩ層ＳＬの厚みを厚くすることができ、ＦＳゲート電極の下部のＳＯＩ層の抵抗値を低減することができる。
【０１２６】
なお、図１６および図１７に示す工程は、実施の形態１において図８および図９を用いて説明した工程と同様に、ゲート酸化膜の形成に先だって、全面に渡ってウエットエッチングを施す工程、およびゲート酸化膜２１１、ポリシリコン層２１２を形成する工程を示しており、重複する説明は省略する。
【０１２７】
なお、特開昭５６−１０４４４６号公報および特開昭５７−３６８４２号公報においては、素子間分離用半導体層の不純物濃度が高濃度になった構成が示されているが、ＳＯＩ基板に固有の問題点についての記載はなく、また、本願発明のようにＭＯＳトランジスタが形成される半導体基板の表面が、フィールドシールド酸化膜が形成される半導体基板の表面よりも低い位置にあるといった構成は示されておらず、本願発明のようにフィールドシールドゲート電極の下部のＳＯＩ層の電気抵抗を下げるといった作用効果も示されていない。
【０１２８】
＜実施の形態３＞
＜３−１．装置構成＞
本発明に係る実施の形態２においては、犠牲酸化膜ＳＯがＳＯＩ層ＳＬ中の不純物を吸収するという作用を積極的に利用する構成について説明したが、犠牲酸化膜ＳＯだけではＳＯＩ層ＳＬ中の不純物を十分に吸収できないほど不純物濃度が高い場合には、チャネル注入イオンとは反対の導電型のイオンを注入するようにしても良い。
【０１２９】
すなわち、ＦＳゲート電極１１０の下部のＳＯＩ層ＳＬの不純物濃度をできるだけ高くしたい場合を想定する。
【０１３０】
この場合、ＦＳゲート電極１１０を形成するのに先だって、ＳＯＩ層ＳＬ内にチャネル領域に適した濃度よりもはるかに高い濃度となるように不純物を注入する。例えば、ＮＭＯＳトランジスタを形成する場合には、不純物としてボロンを使用し、エネルギー１０〜３０ＫｅＶで、ドーズ量が１×１０１２〜１×１０１４／ｃｍ２となる条件で注入を行う。
【０１３１】
ここで、例えば、ドーズ量が１×１０１４／ｃｍ２である場合、高濃度すぎて犠牲酸化膜ＳＯによる吸収だけでは、チャネル領域に適した濃度が得られず、適切なトランジスタのしきい値電圧が得られないなどの問題が生じる。
【０１３２】
このような場合、ＳＯＩ層ＳＬ中でボロンとは反対の導電型となるイオンをチャネル領域に注入することで、ボロンによる作用を打ち消して、実質的にチャネル領域の不純物濃度を低減させることができる。
【０１３３】
以下、製造工程を参照しながら、ＦＳゲート電極の下部のＳＯＩ層の抵抗値を低減する構成について説明する。
【０１３４】
＜３−２．製造方法＞
図１８〜図２２に、フィールド分離構造を有する半導体装置の製造方法について説明する。なお、以下の説明においては、図１２に示すＦＳゲート電極１１０部分の製造工程を中心にして説明する。
【０１３５】
なお、図１８までの工程は、図３〜図５を用いて説明した本発明に係る実施の形態１の半導体装置の製造方法とほぼ同様であるので、重複する説明は省略する。
【０１３６】
ここで、異なる点は、実施の形態１においてはＦＳゲート電極１０の形成に先だって、シリコン基板ＳＢ内に、チャネル領域に適した濃度となるように不純物を注入（チャネル注入）するのに対し、本実施の形態においては、ＦＳゲート電極１１０を形成するのに先だって、ＳＯＩ層ＳＬ内にチャネル領域に適した濃度よりもはるかに高い濃度となるように不純物を注入することである。例えば、ＮＭＯＳトランジスタを形成する場合には、不純物としてボロン（Ｂ）を使用し、エネルギー１０〜３０ＫｅＶで、ドーズ量が１×１０１４／ｃｍ２となる条件で注入を行う。
【０１３７】
次に、図１９に示す工程において、ＳＯＩ層ＳＬの表面に犠牲酸化膜ＳＯを形成する。この犠牲酸化膜ＳＯの形成方法も実施の形態１と同様であるので、説明は省略する。
【０１３８】
そして、犠牲酸化膜ＳＯの形成により、ＦＳゲート電極１１０の端縁部のＦＳゲート酸化膜１１１の厚さも厚くなるので、熱酸化膜と同等な信頼性が得られるという効果、サイドウォール酸化膜１１６の端縁部近傍の窪みＤＰの落差が緩和され、エッジ部が発生しないのでゲート酸化膜の信頼性が向上するという効果は実施の形態１と同様である。
【０１３９】
なお、この場合、犠牲酸化膜ＳＯがＳＯＩ層ＳＬ中の不純物を吸収するという作用を積極的に利用することで、チャネル領域（図１９中ではＦＳゲート電極１１０の下部以外のＳＯＩ層ＳＬ内）の不純物が減少するが、不純物濃度が実施の形態１に比べて高いので、犠牲酸化膜ＳＯだけでは、チャネル領域の不純物濃度を適切な値にできない。
【０１４０】
そこで、ＳＯＩ層ＳＬの厚みが１０００オングストロームである場合、チャネル領域の濃度を５×１０１７／ｃｍ３に設定したい場合には、リンイオンを犠牲酸化膜ＳＯ形成後に、９．５×１０１３／ｃｍ２注入すれば良い。すなわち、ボロンイオンのドーズ量からリンイオンのドーズ量を差し引いて、残るボロンイオンのドーズ量に対応して、チャネル領域の不純物濃度が設定されることになる。
【０１４１】
なお、リンイオンの注入量は、犠牲酸化膜ＳＯによる不純物の吸収量や、リンイオンの注入エネルギーを考慮して決定すれば良い。
【０１４２】
この結果、チャネル領域における不純物濃度は５×１０１７／ｃｍ３程度となり、ＦＳゲート電極１１０の下部のＳＯＩ層ＳＬの不純物濃度は、１×１０１９／ｃｍ３程度となって、チャネル領域の不純物濃度は適正値を保つという条件を満たした上で、ＦＳゲート電極１１０の下部のＳＯＩ層ＳＬ内の不純物濃度を高くすることができ、ＦＳゲート電極の下部のＳＯＩ層の抵抗値を低減することができる。
【０１４３】
なお、図２０〜図２２に示す工程は、実施の形態１において図７〜図９を用いて説明した工程と同様に、犠牲酸化膜ＳＯを除去する工程、ゲート酸化膜の形成に先だって、全面に渡ってウエットエッチングを施す工程、およびゲート酸化膜２１１、ポリシリコン層２１２を形成する工程を示しており、重複する説明は省略する。また、図２０〜図２２においては、リンイオンの注入領域ＩＲを示している。
【０１４４】
なお、図１９に示すリンイオンの注入を行った後に、ＳＯＩ層ＳＬ内の注入ダメージを回復させるために、温度６００〜８００゜Ｃで１０〜６０分のアニールを行っても良い。
【０１４５】
＜３−３．変形例＞
以上説明した実施の形態３では、犠牲酸化膜ＳＯ形成後に、ＳＯＩ層ＳＬ内のチャネル領域の不純物とは反対の導電型の不純物を導入する例を示したが、サイドウォール酸化膜１１６の形成前にこの注入を行っても良い。
【０１４６】
以下、図２３および図２４を用いて、この工程について説明する。まず、ＳＯＩ基板ＯＢ（高濃度チャネル注入済み）上に、ＦＳゲート酸化膜１１１、ＦＳ下部窒化膜１１２、ポリシリコン層１１３、ＦＳ上部窒化膜１１４、ＦＳ上部酸化膜１１５を順に形成し、図２３に示すように、ＦＳ上部酸化膜１１５の上部にレジストマスクＲ２１を選択的に形成し、ＦＳ上部酸化膜１１５からＦＳ下部窒化膜１１２までを選択的に除去する。
【０１４７】
そして、ＦＳゲート酸化膜１１１の上部から、リンあるいはヒ素イオンを注入する。注入条件は実施の形態３と同様である。
【０１４８】
次に、レジストマスクＲ２１を除去した後、図２４に示す工程において、サイドウォール酸化膜１１６となる酸化膜１１７をＣＶＤ法により形成する。以後、の工程、すなわち、サイドウォール酸化膜１１６を形成し、犠牲酸化膜ＳＯを形成した後、ゲート電極２１０を形成する工程は、図５〜図９を用いて説明した実施の形態１と同様である。
【０１４９】
このように、サイドウォール酸化膜１１６の形成前に、ＳＯＩ層ＳＬ内のチャネル領域の不純物とは反対の導電型の不純物を注入することにより、リンイオンの注入を行った後に行う、ＳＯＩ層ＳＬ内の注入ダメージを回復させるためのアニール工程を、犠牲酸化膜ＳＯの形成の前後に行う、ＦＳ上部酸化膜１１５のエッチングレート向上のためのアニール工程で兼用することが可能となり、アニールの回数を削減することができる。
【０１５０】
また、比較的厚い酸化膜（１００〜１０００オングストローム）であるＦＳゲート酸化膜１１１の上部からイオン注入を行うので、イオン注入装置から飛んでくる不要な物質がＦＳゲート酸化膜１１１によって遮断され、ＳＯＩ層ＳＬに到達することが防止されるので、ＳＯＩ層ＳＬが汚染されることを防止できる。
【０１５１】
＜実施の形態４＞
以上、説明した実施の形態１〜３では、主にＮＭＯＳトランジスタに本発明を適用する例について説明した。しかし、本発明はＰＭＯＳトランジスタ、あるいはＣＭＯＳトランジスタに適用しても良いことはもちろんである。
【０１５２】
以下、本発明に係る実施の形態４として、本発明によりＣＭＯＳトランジスタを形成する例について説明する。なお、本実施の形態においては、ＳＯＩ基板上にＣＭＯＳトランジスタを形成する例を示し、ＦＳゲート電極の下部のＳＯＩ層の抵抗値を低減するために、犠牲酸化膜ＳＯ形成後に、ＳＯＩ層ＳＬ内のチャネル領域の不純物とは反対の導電型の不純物を導入する例を示す。
【０１５３】
また、本実施の形態においては、ＦＳゲート電極の形成位置を確認する重ね合わせ検査マークについても説明する。
【０１５４】
＜４−１．装置構成＞
図２５にフィールド分離構造を有するＣＭＯＳトランジスタの平面構成を示す。図２５において、ＮＭＯＳトランジスタ形成領域ＮＲには、活性領域ＮＡＲおよびボディ電極形成領域ＮＢＲを規定するとともに、フィールド分離構造を構成するＦＳゲート電極１２０が矩形環状をなすように形成され、活性領域ＮＡＲの上部には、活性領域ＮＡＲを２分するようにＮＭＯＳトランジスタのゲート電極２２０が形成されている。
【０１５５】
ゲート電極２２０の両側面の外側に位置する活性領域ＮＡＲは、それぞれＳ／Ｄ領域３２０となる領域であり、当該Ｓ／Ｄ領域３２０には、コンタクトホール５２０がそれぞれ形成されている。また、ゲート電極２２０の長手方向の端縁部およびＦＳゲート電極１２０の角部にもコンタクトホール５２０が形成されている。
【０１５６】
また、ＮＭＯＳトランジスタ形成領域ＮＲには、ＦＳゲート電極の形成位置を確認する重ね合わせ検査マークＭＫ１およびＭＫ２が配列形成されている。
【０１５７】
ＮＭＯＳトランジスタ形成領域ＮＲの隣に形成された、ＰＭＯＳトランジスタ形成領域ＰＲには、ＰＭＯＳトランジスタの活性領域ＰＡＲを規定するとともに、フィールド分離構造を構成するＦＳゲート電極１３０が矩形環状をなすように形成され、活性領域ＰＡＲの上部には、活性領域ＰＡＲを２分するようにＰＭＯＳトランジスタのゲート電極２３０が形成されている。
【０１５８】
ゲート電極２３０の両側面の外側に位置する活性領域ＰＡＲは、それぞれＳ／Ｄ領域３３０となる領域であり、当該Ｓ／Ｄ領域３３０には、コンタクトホール５３０がそれぞれ形成されている。また、ゲート電極２３０の長手方向の端縁部にもコンタクトホール５３０が形成されている。なお、ＦＳゲート電極１３０に近接するコンタクトホール５３０は、図示しないボディ電極に接続されている。
【０１５９】
そして、ＮＭＯＳトランジスタ形成領域ＮＲおよび、ＰＭＯＳトランジスタ形成領域ＰＲはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）層ＬＬによって電気的に分離されている。
【０１６０】
なお、ＮＭＯＳトランジスタ形成領域ＮＲおよびＰＭＯＳトランジスタ形成領域ＰＲ上には絶縁層等が存在するが、便宜的にそれらを省略し、主要な構成が一覧できるようにしている。
【０１６１】
図２５におけるＡ−Ａ線での断面構成を図２６に示す。図２６において、ＳＯＩ基板ＯＢ上に全ての構成が形成されている。ＳＯＩ基板ＯＢは、シリコン基板ＳＢの上部に形成された埋め込み酸化層ＯＸと、当該埋め込み酸化層ＯＸの上に形成されたＳＯＩ層ＳＬとで構成されている。なお、このＳＯＩ基板ＯＢは、ＳＩＭＯＸ法で形成されたものでもウエハ張合せ法で形成されたもの、またいかなる形成方法で形成されたＳＯＩ基板であっても構わない。
【０１６２】
そして、ＮＭＯＳトランジスタ形成領域ＮＲにおいて、ＦＳゲート電極１２０は、ＳＯＩ層ＳＬの表面に接して形成されたＦＳゲート酸化膜１２１、該ＦＳゲート酸化膜１２１の上部に順に形成されたＦＳ下部窒化膜１２２、ポリシリコン層１２３、ＦＳ上部窒化膜１２４、ＦＳ上部酸化膜１２５を備えており、これらの側面にはサイドウォール酸化膜１２６が形成されている。
【０１６３】
２つのＦＳゲート電極１２０の間にはゲート電極２２０が形成されている。ゲート電極２２０は、ＳＯＩ層ＳＬの表面に接して形成されたゲート酸化膜２２１、該ゲート酸化膜２２１の上部に形成されたポリシリコン層２２２を備え、該ポリシリコン層２２２の上部にはサリサイド層２２３が形成され、これらの側面にはサイドウォール酸化膜２２４が形成されている。そして、ゲート電極２２０の左右側面の外側に位置するＳＯＩ層ＳＬの表面内は、Ｓ／Ｄ領域３２０となっている。なおＳ／Ｄ領域３２０内には、Ｓ／Ｄ層およびＬＤＤ層が形成されているが、図示は省略する。Ｓ／Ｄ領域３２０の表面はサリサイド層３２３で覆われている。また、ボディ電極形成領域ＮＢＲのＳＯＩ層ＳＬの表面もサリサイド層２２３で覆われ、ボディ電極ＢＤ１となっている。
【０１６４】
重ね合わせ検査マークＭＫ１およびＭＫ２（図示せず）は、ＬＯＣＯＳ層ＬＬ１で構成されており、ＬＯＣＯＳ層ＬＬ１の上部には、フィールド分離構造を構成するＦＳゲート電極１２０と同じ構造のＦＳゲート電極積層体ＦＧが形成されている。
【０１６５】
ＰＭＯＳトランジスタ形成領域ＰＲにおいて、２つのＦＳゲート電極１３０の間のＳＯＩ層ＳＬの表面にはゲート酸化膜２３１が形成され、当該ゲート酸化膜２３１上部からＦＳゲート電極１３０の一部上部を覆うようにポリシリコン層２３２が形成されている。そして、ポリシリコン層２３２の上部にはサリサイド膜２３３が形成され、これらの側壁にはサイドウォール酸化膜２３４が形成されている。また、ＦＳゲート電極１３０に隣接するＳＯＩ層ＳＬの表面がサリサイド層２３３で覆われ、ボディ電極ＢＤ２となっている。
【０１６６】
ＦＳゲート電極１３０は、ＳＯＩ層ＳＬの表面に接して形成されたＦＳゲート酸化膜１３１、該ＦＳゲート酸化膜１３１の上部に順に形成されたＦＳ下部窒化膜１３２、ポリシリコン層１３３、ＦＳ上部窒化膜１３４、ＦＳ上部酸化膜１３５を備えており、これらの側面にはサイドウォール酸化膜１３６が形成されている。
【０１６７】
ＦＳゲート電極１３０およびゲート電極２３０の上部には層間絶縁膜９３０が形成され、Ｓ／Ｄ領域３２０およびボディ電極ＢＤ１にはコンタクトホール５２０が、ゲート電極２３０およびボディ電極ＢＤ２には層間絶縁膜９３０を貫通してコンタクトホール５３０が接続されている。
【０１６８】
＜４−２．製造方法＞
以下、図２７〜図４２を用いてフィールド分離構造を有する半導体装置の製造方法について説明する。
【０１６９】
図２７に示す工程において、まず、ＳＯＩ基板ＯＢのＳＯＩ層ＳＬの表面に、ＣＶＤ法あるいは熱酸化により、厚さ１００〜３００オングストロームの酸化膜を形成ＯＦ１を形成する。この際の温度条件は、いずれの手法においても８００℃程度である。
【０１７０】
次に、例えばＣＶＤ法により７００℃程度の温度条件で、厚さ１０００〜２０００オングストロームの窒化膜ＮＦ１を形成する。そして、窒化膜ＮＦ１の上部にレジストマスクＲ３１を形成する。
【０１７１】
次に、レジストマスクＲ３１を用いて、窒化膜ＮＦ１をドライエッチングによりパターニングする。そして、図２８に示すように、レジストマスクＲ３１を除去した後、窒化膜ＮＦ１をマスクとしてＬＯＣＯＳ酸化を行い、ＬＯＣＯＳ層ＬＬを形成することでＳＯＩ層ＳＬを電気的に分割する。ここでは、ラッチアップの抑制のために、ＮＭＯＳトランジスタ形成領域ＮＲとＰＭＯＳトランジスタ形成領域ＰＲとに分割している。また、この際、重ね合わせ検査マークＭＫ１およびＭＫ２を構成する、ＬＯＣＯＳ層ＬＬ１も形成される。そして、ＬＯＣＯＳ酸化後、窒化膜ＮＦ１を熱リン酸で除去する。
【０１７２】
次に、図２９に示す工程において、ＰＭＯＳトランジスタ形成領域ＰＲにレジストマスクＲ３２を形成し、ＮＭＯＳトランジスタ形成領域ＮＲにチャネル注入を行う。この注入は、例えば、ボロンイオンをエネルギー１０〜３０ＫｅＶで、ドーズ量が１×１０１２〜１×１０１４／ｃｍ２となる条件で行う。
【０１７３】
その後、図３０に示す工程において、ＮＭＯＳトランジスタ形成領域ＮＲにレジストマスクＲ３３を形成し、ＰＭＯＳトランジスタ形成領域ＰＲにチャネル注入を行う。この注入は、例えば、リンイオンをエネルギー２０〜６０ＫｅＶで、ドーズ量が１×１０１２〜１×１０１４／ｃｍ２となる条件で行う。
【０１７４】
このように、ＦＳゲート電極を形成する前にチャネル注入を行うので、チャネル注入領域の不純物濃度を均一にすることができ、また、注入エネルギーはＳＯＩ層ＳＬに合わせるので、不純物が埋め込み酸化層ＯＸに注入されることはない。
【０１７５】
なお、チャネル注入領域の不純物濃度を部分的に調整する場合には、本発明に係る実施の形態２において説明したように犠牲酸化膜ＳＯによって不純物を吸収させたり、本発明に係る実施の形態３において説明したように、チャネル注入イオンとは反対の導電型のイオンを注入することで実質的に不純物濃度を低減させても良い。この方法については後の工程で説明する。
【０１７６】
ここで、重ね合わせ検査マークＭＫ１およびＭＫ２を構成するＬＯＣＯＳ層ＬＬ１は、図２９および図３０に示すように、レジストマスクＲ３２およびＲ３３の形成位置を合わせるためにも使用される。
【０１７７】
なお、これらの注入工程の後に、窒素雰囲気で８２０℃で約５〜３０分のアニールを行うことで、ＳＯＩ層ＳＬの結晶性のばらつきを解消し、トランジスタ特性の均一性を向上させるようにしても良い。
【０１７８】
次に、酸化膜ＯＦ１を除去した後、図３１に示す工程において、ＦＳゲート電極１２０および１３０を形成する。なお、ＦＳゲートの形成方法については図１８〜図２２を用いて実施の形態３において詳細に説明しているので、ここでは省略する。
【０１７９】
なお、ＦＳゲートの形成に際しては、形成位置のずれを防止するため、ＦＳゲート形成用のレジストマスクの位置合わせを正確に行う必要がある。そのために、ＬＯＣＯＳ層ＬＬ１で形成された重ね合わせ検査マークＭＫ１およびＭＫ２（図示せず）を用いて位置ずれを確認しながら、露光用マスクの配置を決定する。この重ね合わせ検査マークＭＫ１およびＭＫ２の使用方法については後に説明する。
【０１８０】
なお、ＦＳゲート電極１２０および１３０の形成に際しては、サイドウォール酸化膜１２６および１３６の端縁部近傍のＳＯＩ層ＳＬが抉れるので、ＳＯＩ層ＳＬの表面に犠牲酸化膜ＳＯを形成する。
【０１８１】
そして、図３２に示す工程において、ＰＭＯＳトランジスタ形成領域ＰＲにレジストマスクＲ３４を形成し、ＮＭＯＳトランジスタ形成領域ＮＲに、ＮＭＯＳトランジスタのチャネル領域に注入した不純物とは反対の導電型の不純物を注入する。例えば、ＳＯＩ層ＳＬの厚さが１０００オングストロームであるならば、チャネル注入においてボロンイオンのドーズ量が１×１０１４／ｃｍ２である場合には、リンイオンを９．５×１０１３／ｃｍ２注入すれば、チャネル領域の不純物濃度は実質的には５×１０１７／ｃｍ３程度となる。一方、ＦＳゲート電極１２０の下部のＳＯＩ層ＳＬの不純物濃度は１×１０１９／ｃｍ３程度を保つことになる。
【０１８２】
図３３に示す工程において、ＮＭＯＳトランジスタ形成領域ＮＲにレジストマスクＲ３５を形成し、ＰＭＯＳトランジスタ形成領域ＰＲに、ＰＭＯＳトランジスタのチャネル領域に注入した不純物とは反対の導電型の不純物を注入する。ここでは、ボロンイオンを注入することになる。
【０１８３】
次に、犠牲酸化膜ＳＯを除去した後、図３４に示す工程において、ゲート酸化を行い、ＳＯＩ層ＳＬの表面に、ゲート酸化膜２２１および２３１となる酸化膜ＯＦ２を形成する。その後、ゲート電極となるポリシリコン層ＰＳを１０００〜３０００オングストロームの厚さに形成する。
【０１８４】
次に、図３５に示す工程において、ＰＭＯＳトランジスタ形成領域ＰＲにレジストマスクＲ３６を形成し、ＮＭＯＳトランジスタ形成領域ＮＲのポリシリコン層ＰＳに不純物イオンを注入する。ここで、注入イオンとしてはリンあるいはヒ素を使用し、エネルギー５〜２０ＫｅＶで、ドーズ量が３×１０１５〜８×１０１５／ｃｍ２となるように注入を行う。
【０１８５】
次に、図３６に示す工程において、ＮＭＯＳトランジスタ形成領域ＮＲにレジストマスクＲ３７を形成し、ＰＭＯＳトランジスタ形成領域ＰＲのポリシリコン層ＰＳに不純物イオンを注入する。ここで、注入イオンとしてはボロンを使用し、エネルギー５〜２０ＫｅＶで、ドーズ量が３×１０１５〜８×１０１５／ｃｍ２となるように注入を行う。
【０１８６】
これらの注入により、トランジスタの閾値電圧の調整を行うとともに、ゲート電極の低抵抗化を図るものである。なお、注入した不純物の活性化のために、例えば８５０゜Ｃ程度で２０分程度のアニールを行っても良い。また、このアニール工程は、後に説明するソース・ドレイン注入工程の後に行っても良い。
【０１８７】
次に、図３７に示す工程において、ポリシリコン層ＰＳに窒素イオン注入を行うことで、ＭＯＳトランジスタのゲート酸化膜の信頼性を向上させることができる。この窒素注入は、エネルギーが５〜３０ＫｅＶで、ドーズ量が３×１０１４〜１２×１０１４／ｃｍ２の条件で行う。
【０１８８】
次に、ポリシリコン層ＰＳおよび酸化膜ＯＦ２をパターニングして、ポリシリコン層２２２およびポリシリコン層２３２、ゲート酸化膜２２１および２３１を形成して、ゲート電極２２０および２３０を形成する。
【０１８９】
その後、図３８に示す工程において、ＰＭＯＳトランジスタ形成領域ＰＲにレジストマスクＲ３８を形成し、ＮＭＯＳトランジスタ形成領域ＮＲのＳＯＩ層ＳＬ内にＬＤＤ注入を行う。ここで、注入イオンとしては、例えばヒ素を使用し、エネルギー５〜２０ＫｅＶで、ドーズ量が０．１×１０１２〜１０×１０１２／ｃｍ２となるように注入を行う。
【０１９０】
次に、図３９に示す工程において、ＮＭＯＳトランジスタ形成領域ＮＲにレジストマスクＲ３９を形成し、ＰＭＯＳトランジスタ形成領域ＰＲのＳＯＩ層ＳＬ内にＬＤＤ注入を行う。ここで、注入イオンとしては、例えばボロンを使用し、エネルギー５〜２０ＫｅＶで、ドーズ量が０．１×１０１２〜１０×１０１２／ｃｍ２となるように注入を行う。なお、これらの注入後に、７５０〜８５０℃で、数分間のアニールを行っても良い。
【０１９１】
その後、ゲート電極２２０および２３０の側壁にのみサイドウォール酸化膜２２２４および２３４を形成する。そして、図４０に示す工程において、ＰＭＯＳトランジスタ形成領域ＰＲにレジストマスクＲ４０を形成し、ＮＭＯＳトランジスタ形成領域ＮＲのＳＯＩ層ＳＬ内にソース・ドレイン注入を行う。ここで、注入イオンとしては、例えばヒ素を使用し、エネルギー５〜２０ＫｅＶで、ドーズ量が１×１０１４〜５０×１０１４／ｃｍ２となるように注入を行う。
【０１９２】
次に、図４１に示す工程において、ＮＭＯＳトランジスタ形成領域ＮＲにレジストマスクＲ４１を形成し、ＰＭＯＳトランジスタ形成領域ＰＲのＳＯＩ層ＳＬ内にソース・ドレイン注入を行う。ここで、注入イオンとしては、例えばボロンを使用し、エネルギー５〜２０ＫｅＶで、ドーズ量が１×１０１４〜５０×１０１４／ｃｍ２となるように注入を行う。
【０１９３】
次に、図４２に示す工程において、サリサイド工程を行い、ゲート電極２２０および２３０の上部およびＳＯＩ層ＳＬの表面にサリサイド膜２２３、２３３、３２３を形成する。なお、このサリサイド膜２２３、２３３、３２３は、コバルトシリサイドやチタンシリサイド、あるいはタングステンシリサイドなど、いかなるシリサイド膜であっても構わない。
【０１９４】
その後、ＮＭＯＳトランジスタ形成領域ＮＲおよびＰＭＯＳトランジスタ形成領域ＰＲ上に層間絶縁膜９３０を形成し、コンタクトホール５２０、５３０を形成し、アルミニウムを主成分とする配線を形成することで図２５および図２６に示すＣＭＯＳトランジスタが得られる。
【０１９５】
＜４−３．重ね合わせ検査マークについて＞
ここで、図４３を用いて、重ね合わせ検査マークＭＫ１およびＭＫ２の使用方法について説明する。
【０１９６】
図４３は、図２５に示す重ね合わせ検査マークＭＫ１およびＭＫ２を拡大した図であり、図３１に示す工程において、上部方向から見た図を示している。
【０１９７】
図４３において、重ね合わせ検査マークＭＫ１およびＭＫ２の上部にはＦＳゲート電極１２０および１３０と同じＦＳゲート電極積層体ＦＧが形成されている。
【０１９８】
ＦＳゲート電極積層体ＦＧは、重ね合わせ検査マークＭＫ１およびＭＫ２の平面視形状と相似形をなしている。これは、ＦＳゲート電極１２０および１３０を形成する際のレジストマスクのパターン形状を反映している。
【０１９９】
そして、ＦＳゲート電極１２０および１３０を形成する際のレジストマスクのパターン形状とは、すなわち露光マスクのパターン形状であるので、図４３においては露光マスクのパターン形状が、検査マークＭＫ１およびＭＫ２に投影されていると考えることができる。
【０２００】
ここで、ＦＳゲート電極積層体ＦＧの配列間隔Ｓ１（すなわち、露光マスクのパターン間隔）と、重ね合わせ検査マークＭＫ１およびＭＫ２の配列間隔Ｓ２とは異なっている。もし、露光マスクの位置ずれがあれば、それぞれ５つずつある重ね合わせ検査マークＭＫ１およびＭＫ２において、中央部の重ね合わせ検査マークＭＫ１およびＭＫ２においては、露光マスクのパターン形状が左右のどちらか、あるいは上下のどちらかにずれているはずである。このずれを確認（例えば目視により）することで、露光マスクと被照射面（すなわち半導体基板）の位置ずれを修正することができる。
【０２０１】
重ね合わせ検査マークＭＫ１およびＭＫ２は、このように使用するので、その上部にはＦＳゲート電極１２０および１３０と同じ積層体が形成されることになる。
【０２０９】
【発明の効果】
本発明に係る請求項１および２記載の半導体装置の製造方法によれば、半導体基板上に犠牲酸化膜を形成することで、サイドウォール酸化膜の形成に際して、サイドウォール酸化膜の端縁部近傍に発生した半導体基板の窪みを修復することができ、半導体基板の窪みに起因するＭＯＳトランジスタのゲート酸化膜の不具合発生を防止して、ゲート酸化膜に対する信頼性を向上できる。また、犠牲酸化膜がフィールドシールド酸化膜の端縁部の厚みを厚くするとともに、ＭＯＳトランジスタが形成される半導体基板の表面を酸化により消費するので、当該表面を、フィールドシールド酸化膜が形成される半導体基板の表面よりも低い位置に後退させることができる。また、犠牲酸化膜が半導体層中の不純物を吸収する性質を積極的に利用することで、半導体基板の不純物濃度を場所によって任意に異ならせることができる。また、フィールドシールドゲート電極の下部のＳＯＩ層内の不純物濃度が、ＳＯＩ層内に形成されるＭＯＳトランジスタのチャネル領域の不純物濃度よりも高い構成に適した製造方法を得ることができる。
【図面の簡単な説明】
【図１】フィールド分離構造を有する半導体装置の平面構成を示す図である。
【図２】本発明に係る実施の形態１の半導体装置の構成を説明する断面図である。
【図３】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図４】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図５】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図６】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図７】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図８】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図９】本発明に係る実施の形態１の半導体装置の製造工程を示す図である。
【図１０】フィールド分離構造を有するＳＯＩデバイスの平面構成を示す図である。
【図１１】本発明に係る実施の形態２の半導体装置の構成を説明する断面図である。
【図１２】本発明に係る実施の形態２の半導体装置の構成を説明する断面図である。
【図１３】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１４】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１５】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１６】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１７】本発明に係る実施の形態２の半導体装置の製造工程を示す図である。
【図１８】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図１９】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図２０】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図２１】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図２２】本発明に係る実施の形態３の半導体装置の製造工程を示す図である。
【図２３】本発明に係る実施の形態３の半導体装置の製造工程の変形例を示す図である。
【図２４】本発明に係る実施の形態３の半導体装置の製造工程の変形例を示す図である。
【図２５】本発明に係る実施の形態４の半導体装置の構成を説明する平面図である。
【図２６】本発明に係る実施の形態４の半導体装置の構成を説明する断面図である。
【図２７】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図２８】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図２９】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３０】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３１】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３２】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３３】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３４】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３５】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３６】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３７】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３８】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図３９】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図４０】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図４１】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図４２】本発明に係る実施の形態４の半導体装置の製造工程を示す図である。
【図４３】重ね合わせ検査マークの使用方法を説明する図である。
【図４４】フィールド分離構造を有する半導体装置の平面構成を示す図である。
【図４５】従来の半導体装置の構成を説明する断面図である。
【図４６】従来の半導体装置の製造工程を示す図である。
【図４７】従来の半導体装置の製造工程を示す図である。
【図４８】従来の半導体装置の製造工程を示す図である。
【図４９】従来の半導体装置の製造工程を示す図である。
【図５０】従来の半導体装置の製造工程を示す図である。
【図５１】従来の半導体装置の製造工程を示す図である。
【図５２】従来の半導体装置の構成を説明する断面図である。
【図５３】従来の半導体装置の製造工程を示す図である。
【図５４】従来の半導体装置の製造工程を示す図である。
【図５５】従来の半導体装置の製造工程を示す図である。
【図５６】従来の半導体装置の問題点を説明する図である。
【図５７】従来の半導体装置の問題点を説明する図である。
【図５８】従来の半導体装置の問題点を説明する図である。
【図５９】従来のチャネル注入工程を示す図である。
【図６０】従来のチャネル注入工程を示す図である。
【図６１】従来のチャネル注入工程を示す図である。
【図６２】従来のチャネル注入工程の問題点を説明する図である。
【図６３】従来のチャネル注入工程の問題点を説明する図である。
【図６４】従来のチャネル注入工程の問題点を説明する図である。
【符号の説明】
１０，１１０，１２０，１３０  ＦＳゲート電極、２０  ゲート電極、３０  Ｓ／Ｄ領域、１０１，１１１，１２１，１３１  ＦＳゲート酸化膜、１０２，１１２，１２１，１３１  ＦＳ下部窒化膜、１０３，１１３，１２３，１３３  ポリシリコン層、１０４，１１４，１２４，１３４  ＦＳ上部窒化膜、１０５，１１５，１２５，１３５  ＦＳ上部酸化膜、１０６，１１６，１２６，１３６  サイドウォール酸化膜、Ｒ１１，Ｒ２１，Ｒ３１  レジストマスク、ＳＯ  犠牲酸化膜、ＬＬ，ＬＬ１  ＬＯＣＯＳ層、ＭＫ１，ＭＫ２  重ね合わせ検査マーク、ＦＧ  ＦＳゲート電極積層体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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