(57)【特許請求の範囲】
【請求項１】
複数の半導体チップが格子状に配列されたウエハを所定のウエハ製造装置で製造する製造ラインと、
前記半導体チップの電気的特性を検査するウエハ用テスタと、
前記半導体メモリの冗長メモリヘの冗長アドレスを決定し、該冗長アドレスに対応するヒューズを切断するトリミング装置と、
前記冗長アドレスと、ウェハ工程におけるロット番号，ウェハ番号，チップ番号からなるチップ位置情報と、を関連づけて記憶するウェハ検査情報記憶手段と、
前記ウエハ用テスタよリ出力される第１検査結果と前記ウエハ上のチップ位置情報とを関連付けて記憶するウエハ検査情報記憶手段と、
前記ウエハを個々の前記半導体チップに分割し、パッケージに封入された半導体験置を製造するパッケージ組立装置と、
前記半導体装置の電気的特性を検査する製品用テスタと、
パッケージヘ封入された後に前記半導体装置の前記ウエハ上の位置情報を、ウェハ検査情報記憶手段から検出するチップ位置検出手段と、
前記製品用テスタより出力される第２検査結果と前記チップ位置検出手段により検出された前記ウエハ上のチップ位置情報とを関連付けて記憶するウエハ検査情報記憶手段と、
前記第１と第２検査結果および前記チップ位置情報に基づき前記ウエハ用テスタで不良と判定された位置情報と前記製品用テスタで不良と判定された位置情報とをまとめてウエハに対応した位置の不良分布を生成する不良分布生成装置とを具備し、
前記不良分布に基づき不良原因を推定することを特徴とする半導体生産システム。
【請求項２】
複数の半導体メモリが格子状に配列されたウエハを所定のウエハ製造装置で製造する製造ラインと、
前記半導体メモリの電気的特性を検査するウエハ用テスタと、
前記半導体メモリの冗長メモリヘの冗長アドレスを決定し、該冗長アドレスに対応するヒューズを切断するトリミング装置と、
前記冗長アドレスと前記ウエハ上の位置情報とを関連付けて記憶するウエハ検査情報記憶手段と、
前記ウエハを個々の前記半導体チップに分割し、パッケージに封入された半導体装置を製造するパッケージ組立装置と、
チップ分割後の前記半導体メモリの電気的特性を検査するとともに置換アドレスを読み出す製品用テスタと、
読み出した該置換アドレスと前記冗長アドレスとを比較することにより位置情報を推定する位置推定手段と、
前記製品用テスタより出力される第２検査組果と前記位置検出手段により検出された前記位置情報とを関連付けて記憶する製品検査情報記憶手段と、
前記第２検査結果を前記位置情報に対応させて不良分布を作成する不良分布作成装置とを具備し、
前記不良分布に基づき不良原因を推定することを特徴とする半導体生産システム。
【請求項３】
複数の半導体メモリが格子状に配列されたウエハを所定のウエハ製造装置で製造する製造ラインと、
前記半導体メモリの電気的特性を検査するウエハ用テスタと、前記半導体メモリの冗長メモリヘの置換アドレスを決定し、該置換アドレスに対応するヒューズを切断するトリミング装置と、
前記置換アドレスと前記ウエハ上の位置情報とを関連付けて記憶する位置情報記憶手段と、
前記ウエハを個々の前記半導体メモリに分割し、パッケージに封入された半導体メモリを製造するパッケージ組立装置と、
前記半導体メモリの電気的特性を検査するとともに置換アドレスを読み出す製品用デスタと、
読み出した該置換アドレスと前記位置情報記憶手段に記憶された前記置換アドレスとを比較することにより位置情報を推定する位置推定手段と、
前記ウエハ用テスタより出力される第１の検査結果と前記製品用テスタより出力される第２検査結果と前記位置検出手段により検出された前記ウエハ上のチップ位置情報とを関連付けて記憶する製品検査情報記憶手段と、
前記第１と第２検査結果および前記チップ位置情報に基づき、前記ウエハ用テスタで不良と判定された位置情報と前記製品用テスタで不良と判定された位置情報とをまとめて不良分布を作成する不良分布作成装置とを具備し、
前記不良分布に基づき不良原因を推定することを特徴とする半導体生産システム。
【請求項４】
製造された半導体装置の検査結果にもとづき不良発生箇所を推定するようにした半導体生産システムにおいて、
前記半導体装置のパッケージヘ封止された後に、この半導体装置における所定の回路に予め書かれている位置情報を電気的に読み出す位置情報読出手段と、
このチップデータに基づき、この半導体装置のウエハ工程におけるロット番号、ロット内のウエハ番号及びこのウエハにおける位置情報を抽出する位置情報抽出手段と、チップ分割前後の検査結果を１つの不良分布にまとめて作成し、チップ分割後に不良となった原因を推定する不良原因推定手段と
を具備し、
前記位置情報が、不良メモリセルと置き換えた置換アドレスであり、ウエハ状態における半導体装置の良否の検査において、前記位置情報と前記置換アドレスとの関係を示す対照表を作成する対照表作成手段を具備し、前記位置情報抽出手段がパッケージに封止された組立後の前記半導体装置から読み出したアドレスデータに基づき、この半導体装置の位置情報を、前記対照表から抽出することを特徴とする半導体生産システム。
【請求項５】
パッケージに封止された後の半導体装置の検査において、不良と判定された半導体装置の前記位置情報に基づき、ウエハ工程における不良の原因を推定する堆定手段を具備することを特徴とする請求項４記載の半導体生産システム。
【請求項６】
製造された半導体装置の検査結果にもとづき不良発生箇所を推定するようにした半導体生産システムにおいて、
前記半導体装置のパッケージヘ封止された後に、この半導体装置における所定の回路に予め書かれている位置情報を電気的に読み出す位置情報読出手段と、
このチップデータに基づき、この半導体装置のウエハ工程におけるロット番号、ロット内のウエハ番号及びこのウエハにおける位置情報を抽出する位置情報抽出手段と、チップ分割前後の検査結果を１つの不良分布にまとめて作成し、チップ分割後に不良となった原因を推定する不良原因推定手段と、
記憶回路と、
ウエハ状態における半導体装置の良否の試験時点において、トリミングデータを前記記憶回路へ書き込むデータ書込手段と、
前記記憶回路から前記トリミングデータを読み出すデータ読出手段と、前記位置情報と前記トリミングデータとの関係を示す対照表を作成する対照表作成手段とを具備し、
前記位置情報抽出手段が前記半導体装置から読み出したトリミングデータに基づき、このトリミングデータに対応する半導体装置の前記位置情報を、前記対照表から抽出することを特徴とする半導体生産システム。
【請求項７】
パッケージに封止された後の半導体装置の検査において、不良と判定された半導体装置の前記位置情報に基づき、ウエハ工程における不良の原因を推定する堆定手段を具備することを特徴とする請求項６記載の半導体生産システム。
【請求項８】
ウエハ上のチップの位置を推定するチップ位置解析手段と、不良となった半導体チップの分布を生成する不良分布作成手段と、前記分布から不良原因を推定する不良原因推定手段とからなり、
前記チップ位置解析手段が半導体メモリの置換アドレスに基づいてウエハ上の位置を推定するようにしたことを特徴とする不良解析装置。
【請求項９】
ウエハを複数の半導体メモリチップに分割する前と後の不良分布をウエハ上の位置に対応させて表示するようにしたことを特徴とする請求項８記載の不良解析装置。
【請求項１０】
ウエハを複数の半導体メモリチップに分割した後に、この半導体メモリチップが各々記憶している、冗長回路により置換された置換アドレスと、チップの位置情報との関係を示す対照表とに基づいて、この半導体メモリチップのウエハ上の位置情報を推定することを特徴とする半導体装置の生産方法。
【請求項１１】
前記位置情報に基づき、半導体テスタにより不良となった前記半導体メモリチップのウエハ上での分布を推定することを特徴とする請求項１０に記載の半導体装置の生産方法。
【請求項１２】
前記分布から、半導体メモリチップの製造ラインにおける不良の原因となった製造装置を推定することを特徴とする請求項１１に記載の半導体装置の生産方法。
【請求項１３】
複数のプロセス工程を経てウエハ上に半導体装置を形成するウエハ工程と、
前記半導体メモリの冗長メモリヘの冗長アドレスを決定し、該冗長アドレスに対応するヒューズを切断するトリミング工程と、
前記冗長アドレスと、半導体装置のサンプル番号，ウェハ工程におけるロット番号，ウェハ番号，チップ番号からなるチップ位置情報と、をウェハ検査情報記憶手段に関連づけて記憶する検査情報記憶工程と、
ウエハ状態において前記ウエハの検査を行うウエハテスト工程と、
前記ウエハから半導体装置をチップとして切り出し、検査でパスしたチップのみをパッケージに封止する組立工程と、
パッケージ状態において検査を行い良品の選別を行う組立品テスト工程と、
この組立品テスト工程において不良品と判定された半導体装置における所定の回路に予め書かれている冗長アドレスを電気的に読み出すチップデータ読み出し工程と、
この冗長アドレスに基づき、ウェハ検査情報記憶手段からこの半導体装置の前記ウエハ工程におけるロット番号、ロット内におけるウエハ番号及びこのウエハにおけるチップ座標とからなる位置情報を抽出する位置情報抽出工程と
を有することを特徴とする半導体装置の生産方法。
【請求項１４】
前記ウエハ番号及び前記位置情報から不良原因となるプロセス工程を推定する推定工程を有し、前記ロット番号からロットの各プロセス工程の処理日時を検出し、ウエハ工程における各プロセス工程における処理品質の工程管理が行われることを特徴とする請求項１３記載の半導体装置の生産方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、ウエハを複数のチップに分割した後に不良となった半導体装置の不良原因を推定する半導体生産システムとその生産方法および不良解析装置に関するものである。
【０００２】
【従来の技術】
近年、電子機器のライフサイクルは年々短くなり、開発者は短期間に電子機器の設計を完了させて、タイムリーに市場に供給することが求められている。また、電子機器に搭載される半導体装置の機能は向上し、チップ上に形成される回路の高集積化が精力的に行われる一方、半導体装置の低価格化が一層求められている。
【０００３】
通常、半導体装置は、数十種類の製造装置（以下、製造ラインという）を用い、半導体ウエハに対して所定のプロセス工程（ウエハ工程）が施されて製造されている。半導体装置が低価格で安定的に供給されるためには、１枚のウエハから得られる良品の数（以下、収量という）、また、その比率（以下、歩留まりという）を上げなければならない。
製造装置は一般に複雑な機構を有しており、数多くの歩留まり悪化要因を含んでいる。また、製造装置の使い方やプロセス工程の条件設定により、歩留まりは大きく左右される。
【０００４】
新たに開発された半導体装置を量産開始する場合、あるいは、新たな製造装置を製造ラインに追加した場合など、製造ラインの管理者は不良原因を解析して、製造ラインやプロセス工程を改善し、所望の歩留まりに収束するよう努力している。
また、所望の歩留まりに収束した後も、製造ラインの管理者は製造ラインを常にモニタし、歩留まり悪化の兆しを事前にキャッチし、安定した歩留まりを維持するよう努めている。
【０００５】
このように、高集積化に必要な複数のプロセス工程の開発、及びこのプロセス工程の安定化を迅速に行わなければ、必要とされる半導体装置を効果的なタイミングにおいて安定して出荷することが困難である。
このため、半導体装置の製造に必要な製造ラインやプロセス工程の開発、及び安定化には、半導体装置の不良解析を行い、この不良解析の結果得られる不良原因と、その要因である製造ラインやプロセス工程の不具合を直していくことが不可欠である。
【０００６】
しかしながら、１つの半導体装置ができるまでには、数１０もの製造装置と数１００ものプロセス工程があり、どの製造装置またはプロセス工程で不良が発生したかをいかに速く特定するかが大きな問題となる。不良原因の特定方法として、不良となった半導体装置のウエハ上における不良分布、及びこのロットにおけるウエハ位置の不良依存性などにより行うことが知られている。
すなわち、不良となった半導体装置のチップのウエハ上における分布、及びこのウエハのロットにおける位置により、半導体装置が不良となる原因となった製造装置やプロセス工程を推定することが可能である。
【０００７】
特開平１１−４５９１９号公報（以下、第１従来技術という）には、複数の製造装置から構成される製造ラインおよび所望の製造工程（プロセス工程）で半導体基板（ウエハ）を製造するとき、製造された複数の半導体基板について各半導体基坂上に発生した不良の位置を検査装置で検査する検査工程と、該検査工程で検査された各半導体基板上の不良の位置データを半導体基板上に対して設定された格子状の画素からなる画像データ上に座標指定し、該画像データ上において格子状の画素毎に不良の個数を複数の半導体基板について加算して不良分布画像データを作成する不良分布画像データ作成工程と、該不良分布画像データ作成工程で作成された不良分布画像データを、複数用意された不良の発生原因が推定可能な事例データベースと照合解析して不良の発生原因を究明する不良解析工程とに基づいて行うことが開示されている。
【０００８】
例えば、図２３に示すように、ウエハ１００上の不良分布がパターン１１１であれば、過去に作成した事例データベースと照合解析することにより、工程Ａに原因があり、パターン１１３であれば工程Ｃに原因があると推定できる。
また、１つのロットを複数の同一種類の製造装置（製造号機Ａ及び製造号機Ｂ）で枚葉式に処理する工程があった場合、図２４に示されるように、製造号機Ｂによる不良分布のパターン１１５が、製造号機Ａのパターン１１４より多いと、製造号機Ｂ原因があると推定できる。
【０００９】
また、第１従来技術には明示されていないが、図２５に示すように、同じ時に処理された全てのロットにおいて、ウエハ１００の下部領域１０２に不良となる半導体装置が集中して存在することがある。この場合、レジスト除去や酸化膜除去における浸漬型のウェットエッチング工程が不良原因であると推定される。その理由は、この工程においてウエハをエッチング液に浸漬して引き上げるとき、ウエハは上部より下部の半導体装置の方が長い時間浸漬され、かつ、引き上げたときエッチング液が下部方向に流れ、ウエハ下部領域１０２のパターンや薄膜が余計にエッチングされることになるためである。
また、ウエハ１００の周辺領域に不良となる半導体装置が集中して存在することがある。これはプラズマエッチング装置が不良原因であると推定され、その理由は、周辺領域で電界が不均一になるためである。
【００１０】
さらに、ウエハ番号Ｗ１において不良と判定された半導体装置の数が、同一ロットの他のウエハ番号Ｗ２〜Ｗ２５に比較して大幅に多くなった場合、パッチ式のプロセス工程が原因であると推定される。例えば、図２６に示すように、ウエハ番号Ｗ１〜Ｗ２５がキャリア５０２に面方向に一列に並べられ、処理槽５００内において処理液５０１によりウェットエッチングが行われる。このとき、ウエハ番号Ｗ１〜Ｗ２５は矢印Ａの方向が半導体装置の回路が形成された表面となっている。ウエハ番号Ｗ２〜Ｗ２５のウエハは表面側の空間が狭いので反応済みのエッチング液が滞留するのに対して、ウエハ番号Ｗ１のウエハは他のウエハと比較して多くの新鮮な処理液が存在するので、エッチングの進行が早くなる。
【００１１】
特開平１０−３３９９４３号公報（以下、第２従来技術という）には、マスクまたはレチクルを用いて投影露光を行う工程を有する半導体装置の製造方法において、被露光半導体ウエハ上のチップ位置特定のためにチップ座標を用い、被露光半導体ウエハ上に分布している不良チップのチップ座標データから、当該不良がマスクまたはレチクルに起因するものか否かを判断し、マスクまたはレチクルの欠陥の位置検出を短時間で容易に行えるようにしたことが開示されている。
【００１２】
例えば、図２７に示すように、ウエハ１００上の半導体装置が周期的に不良と判定される場合、マスクまたはレチクル１０１に起因することが推定される。いま、４つの半導体装置用パターン（露光単位）が１つのレチクル１０１に形成され、特定の領域１０１ａに欠陥があるとする。このレチクル１０１を用いてステッパによりウエハ上のレジストに焼き付けると、図２７に示すように、ウエハ上で露光単位内の特定の位置が周期的に不良となる。なお、図２７で「×」印の付いているチップが不良チップを示している。
【００１３】
上述したように、ウエハにおける不良と判定された半導体装置のチップ位置依存、及びロットにおけるウエハの位置依存に基づき、不良原因となったプロセス工程を推定することができる。
現在、プロセス工程に対する不良解祈は、半導体装置が不良となった原因のプロセス工程の推定を、ウエハ状態における検査の結果に基づき行っている。
【００１４】
その後、ウエハ用テスタで所定の検査項目をＰＡＳＳした半導体装置だけをパッケージに封入・組立する。この状態の半導体装置を組立品と呼ぶ。その後、この組立品を組立品用テスタで更に検査する。このとき、検査項目がウエハ状態の検査より多くなるので、ウエハ用テスタで除去できなかった不良が選別され、同時に、組立段階に生じた不良も選別除去される。これらの検査に合格した半導体装置だけが製品として出荷される。
【００１５】
【発明が解決しようとする課題】
しかしながら、ウエハ状態における半導体装置の検査は、高価な検査装置（ウエハ用テスタ）を用いて行われる。プローブに浮遊容量があることや、半導体装置の高速化にウエハ用テスタの高速化が間に合わないなどの理由により、高邁な動作検査をウエハ状態で行うことができない。また、高い電圧をかけて行う耐圧検査、常温／低温／高温の環境で行う環境テストなどの特殊な検査項目もウエハ状態で行うには効率が悪い。さらに、ウエハ状態では複数の半導体装置が同一の半導体基坂上に形成されているので、他のチップからの干渉が生じる様な検査項目などを行うことができないという問題がある。
【００１６】
また、限られた数のプローブを介して制御信号やデータなどを半導体装置の入出力用のパッドに与えるため、多数の半導体装置を同時に検査することができない。言い換えれば、ウエハ状態における半導体装置の検査には、一度に検査できる半導体装置の数が限られるため、多くの動作及び電気特性の検査を行うと生産効率が低下する欠点もある。これにより、ウエハ状態における半導体装置の検査を増加させられない背景がある。
【００１７】
たとえば、ウエハ状態で１チップずつ検査が行われる場合、生産性を確保するためには、限られた検査項目だけを選び、検査項目として２０項目を検査時間５分で行わなければならない。これに対して、組立品は６４〜１２８個を検査用基板に実装して多数の検査用基板を並列に検査することができるので、検査項目が４００項目あって検査時間が２時間要しても、半導体装置１個あたりに要する時間は短くすることができる。
【００１８】
組立後の検査において不良と判定される半導体装置は、ウエハ検査での不良率に比べれば多くはないが、ある程度の割合で存在する。ウエハ段階における不良率低減だけでなく、組立品の不良率を速やかに低減することが必要である。しかし、一旦、パッケージに組み立てると、組立品はウエハ状態における位置情報を有していないので、第１、第２従来技術のようなプロセス工程の推定が行えないという欠点がある。
【００１９】
このため、ウエハ状態において良品と判断された半導体装置の中には、パッケージに封止した組立後に、上述した試験において不良と判定される半導体装置が多く存在するため、従来の不良原因となるプロセス工程の推定には、正確なプロセス工程の推定が行えないという欠点がある。
すなわち、ウエハ状態の試験の結果だけでは、不良の原因となるプロセ工程の推定に用いられる半導体装置のデータとして、実際の解析に必要なデータ数としては不十分であることが考えられる。
【００２０】
以上の欠点を解決するため、特開平４−２８８８１１号公報（以下、第３従来技術という）には、ウエハ情報、及びこのウエハにおける半導体装置のチップ位置情報をウエハ工程の段階で、各チップに特有なパターンデータとして半導体装置のチップ表面に形成しておき、市場不良となった半導体装置のウエハ情報などを得る方法が開示されている。
しかしながら、第３従来技術を利用して、パッケージ組立後に、半導体装置が不良と判定されたとき、パッケージの樹脂を除去し、上記パターンデータを顕微鏡により、逐一確認しながらウエハ情報などを読み取り、ウエハ上の不良と判定された半導体装置の不良分布を生成する必要がある。
【００２１】
このため、上記ウエハ上におけるチップの位置確認方法には、解析する必要のある全ての半導体装置のパッケージの封止の樹脂を除去する必要があるため、非常な時間が必要となるという欠点がある。
さらに、上記ウエハ上におけるチップの位置確認方法には、解析者が顕微鏡で一つずつチップのパターンデータを読み取っていくため、同様にパターンデータの読み取りに時間がかかり、かつパターンデータの読み取り違いが起こる可能性が高いという欠点がある。
また、一旦パッケージの樹脂を除去すると、半導体装置の表面が樹脂を除去する液で侵される、半導体チップと外部端子とを接続するためのボンディングワイヤが外れたりするため、組立品の電気的検査を行うことは事実上不可能となり、どの特性が不良となったのか検査できなくなる。
【００２２】
特開平１１−４５８３９号公報（以下、第４従来技術という）には、所在のウエハに所定の回路機能を有する多数の半導体チップ領域を形成した後、各チップ領域を分割する前に、チップ領域毎に設けた記憶素子などにウエハ上のチップ位置情報を付与することで、各半導体チップの製造プロセス履歴すなわち製造データと半導体チップの特性データとの関連付けを容易化し、チップ実装後の半導体製品の歩留まり改善を従来より格段に容易化可能にすることが開示されている。
【００２３】
第４従来技術は、組立後に不良となった半導体装置が、ウエハ段階でどのような製造プロセス履歴と特性データであったかを知ることで不良解析を短期間で行うようにするものである。しかし、第４従来技術には、不良解析の手順について示唆する記載はなく、また第１、第２従来技術を適用することも考えられていない。
【００２４】
仮に、組立後の検査の結果とウエハの位置情報を関連付けたとしても、不良の原因となるプロセス工程の推定に用いられる不良品のデータ数としては不十分である。すなわち、組立品の不良数は前述のようにウエハ段階の不良数に比べて少ないので、ウエハ位置に対応させて不良分布を描いても、どの不良分布パターンに対応するか判断するだけの解祈に必要なデータが得られないことがあり、不良分布パターンを誤認することがあった。
また、第４従来技術は、ウエハの位置情報を半導体装置本来の機能とは別に設けられなければならず、半導体装置のチップサイズが大きくなり、低価格化を阻害するという問題もある。
【００２５】
本発明はこのような背景の下になされたもので、パッケージ組立後の半導体装置であっても、ウエハにおける半導体装置のチップ位置情報、ウエハ位置情報、ロット情報を取得することができ、また、少量の不良数であっても不良分布パターンを誤認することなく解析することができ、不良原因のプロセス工程の改善を迅速に行え、チップの歩留まりを速く向上させられ、かつ、パッケージの樹脂を除去せずに、半導体装置のチップのロット情報、ウエハ情報及びこのウエハにおけるチップの位置情報を抽出することが可能な半導体生産システムを提供することにある。
また、他の目的は、半導体装置が本来有する機能を利用して、ウエハにおける半導体装置のチップ位置情報、ウエハ位置情報、ロット情報を取得することができるようにしたウエハ情報取得方法を提供することにある。
【００２６】
【課題を解決するための手段】
請求項１記載の発明は、複数の半導体チップが格子状に配列されたウエハを所定のウエハ製造装置で製造する製造ラインと、前記半導体チップの電気的特性を検査するウエハ用テスタと、前記半導体メモリの冗長メモリヘの冗長アドレスを決定し、該冗長アドレスに対応するヒューズを切断するトリミング装置と、前記冗長アドレスと、ウェハ工程におけるロット番号，ウェハ番号，チップ番号からなるチップ位置情報と、を関連づけて記憶するウェハ検査情報記憶手段と、前記ウエハ用テスタよリ出力される第１検査結果と前記ウエハ上のチップ位置情報とを関連付けて記憶するウエハ検査情報記憶手段と、前記ウエハを個々の前記半導体チップに分割し、パッケージに封入された半導体験置を製造するパッケージ組立装置と、前記半導体装置の電気的特性を検査する製品用テスタと、パッケージヘ封入された後に前記半導体装置の前記ウエハ上の位置情報を、ウェハ検査情報記憶手段から検出するチップ位置検出手段と、前記製品用テスタより出力される第２検査結果と前記チップ位置検出手段により検出された前記ウエハ上のチップ位置情報とを関連付けて記憶するウエハ検査情報記憶手段と、前記第１と第２検査結果および前記チップ位置情報に基づき前記ウエハ用テスタで不良と判定された位置情報と前記製品用テスタで不良と判定された位置情報とをまとめてウエハに対応した位置の不良分布を生成する不良分布生成装置とを具備し、前記不良分布に基づき不良原因を推定することを特徴とする。
【００２８】
請求項２記載の発明は、半導体生産システムにおいて、複数の半導体メモリが格子状に配列されたウエハを所定のウエハ製造装置で製造する製造ラインと、前記半導体メモリの電気的特性を検査するウエハ用テスタと、前記半導体メモリの冗長メモリヘの冗長アドレスを決定し、該冗長アドレスに対応するヒューズを切断するトリミング装置と、前記冗長アドレスと前記ウエハ上の位置情報とを関連付けて記憶するウエハ検査情報記憶手段と、前記ウエハをダイシングして個々の前記半導体チップに分割し、パッケージに封入された半導体装置を製造するパッケージ組立装置と、前記半導体メモリの電気的特性を検査するとともに置換アドレスを読み出す製品用テスタと、読み出した該置換アドレスと前記冗長アドレスとを比較することにより位置情報を推定する位置推定手段と、前記製品用テスタより出力される第２検査組果と前記位置検出手段により検出された前記位置情報とを関連付けて記憶する製品検査情報記憶手段と、前記第２検査結果を前記位置情報に対応させて不良分布を作成する不良分布作成装置とを具備し、前記不良分布に基づき不良原因を推定することを特徴とする。
【００２９】
請求項３記載の発明は、半導体生産システムにおいて、複数の半導体メモリが格子状に配列されたウエハを所定のウエハ製造装置で製造する製造ラインと、前記半導体メモリの電気的特性を検査するウエハ用テスタと、前記半導体メモリの冗長メモリヘの置換アドレスを決定し、該置換アドレスに対応するヒューズを切断するトリミング装置と、前記置換アドレスと前記ウエハ上の位置情報とを関連付けて記憶する位置情報記憶手段と、前記ウエハを個々の前記半導体メモリに分割し、パッケージに封入された半導体メモリを製造するパッケージ組立装置と、チップ分割後の前記半導体メモリの電気的特性を検査するとともに置換アドレスを読み出す製品用デスタと、読み出した該置換アドレスと前記位置情報記憶手段に記憶された前記置換アドレスとを比較することにより位置情報を推定する位置推定手段と、前記ウエハ用テスタより出力される第１の検査結果と前記製品用テスタより出力される第２検査結果と前記位置検出手段により検出された前記ウエハ上のチップ位置情報とを関連付けて記憶する製品検査情報記憶手段と、前記第１と第２検査結果および前記チップ位置情報に基づき、前記ウエハ用テスタで不良と判定された位置情報と前記製品用テスタで不良と判定された位置情報とをまとめて不良分布を作成する不良分布作成装置とを具備し、前記不良分布に基づき不良原因を推定することを特徴とする。
【００３０】
請求項４記載の発明は、製造された半導体装置の検査結果にもとづき不良発生箇所を推定するようにした半導体生産システムにおいて、前記半導体装置のパッケージヘ封止された後に、この半導体装置における所定の回路に予め書かれている位置情報を電気的に読み出す位置情報読出手段と、このチップデータに基づき、この半導体装置のウエハ工程におけるロット番号、ロット内のウエハ番号及びこのウエハにおける位置情報を抽出する位置情報抽出手段と、チップ分割前後の検査結果を１つの不良分布にまとめて作成し、チップ分割後に不良となった原因を推定する不良原因推定手段とを具備し、前記位置情報が、不良メモリセルと置き換えた置換アドレスであり、ウエハ状態における半導体装置の良否の検査において、前記位置情報と前記置換アドレスとの関係を示す対照表を作成する対照表作成手段を具備し、前記位置情報抽出手段がパッケージに封止された組立後の前記半導体装置から読み出したアドレスデータに基づき、この半導体装置の位置情報を、前記対照表から抽出することを特徴とする。
【００３１】
請求項５記載の発明は、請求項４記載の半導体生産システムにおいて、パッケージに封止された後の半導体装置の検査において、不良と判定された半導体装置の前記位置情報に基づき、ウエハ工程における不良の原因を推定する堆定手段を具備することを特徴とする。
【００３３】
請求項６記載の発明は、製造された半導体装置の検査結果にもとづき不良発生箇所を推定するようにした半導体生産システムにおいて、前記半導体装置のパッケージヘ封止された後に、この半導体装置における所定の回路に予め書かれている位置情報を電気的に読み出す位置情報読出手段と、このチップデータに基づき、この半導体装置のウエハ工程におけるロット番号、ロット内のウエハ番号及びこのウエハにおける位置情報を抽出する位置情報抽出手段と、チップ分割前後の検査結果を１つの不良分布にまとめて作成し、チップ分割後に不良となった原因を推定する不良原因推定手段と、記憶回路と、ウエハ状態における半導体装置の良否の試験時点において、トリミングデータを前記記憶回路へ書き込むデータ書込手段と、前記記憶回路から前記トリミングデータを読み出すデータ読出手段と、前記位置情報と前記トリミングデータとの関係を示す対照表を作成する対照表作成手段とを具備し、前記位置情報抽出手段が前記半導体装置から読み出したトリミングデータに基づき、このトリミングデータに対応する半導体装置の前記位置情報を、前記対照表から抽出することを特徴とする。
【００３４】
請求項７記載の発明は、請求項６記載の半導体生産システムにおいて、パッケージに封止された後の半導体装置の検査において、不良と判定された半導体装置の前記位置情報に基づき、ウエハ工程における不良の原因を推定する堆定手段を具備することを特徴とする。
【００３５】
請求項８記載の発明は、ウエハ上のチップの位置を推定するチップ位置解析手段と、不良となった半導体チップの分布を生成する不良分布作成手段と、前記分布から不良原因を推定する不良原因推定手段とからなり、前記チップ位置解析手段が半導体メモリの置換アドレスに基づいてウエハ上の位置を推定するようにしたことを特徴とする。
【００３６】
請求項９記載の発明は、不良解析装置において、ウエハを複数の半導体メモリチップに分割する前と後の不良分布をウエハ上の位置に対応させて表示するようにしたことを特徴とする請求項８記載の不良解析装置。
【００３７】
請求項１０記載の発明は、半導体装置の生産方法において、ウエハを複数の半導体メモリチップに分割した後に、この半導体メモリチップが各々記憶している、冗長回路により置換された置換アドレスと、チップの位置情報との関係を示す対照表とに基づいて、この半導体メモリチップのウエハ上の位置情報を推定することを特徴とする。
【００３８】
請求項１１記載の発明は、請求項１０に記載の半導体装置の生産方法において、前記位置情報に基づき、半導体テスタにより不良となった前記半導体メモリチップのウエハ上での分布を推定することを特徴とする。
【００３９】
請求項１２記載の発明は、請求項１１に記載の半導体装置の生産方法において、前記分布から、半導体メモリチップの製造ラインにおける不良の原因となった製造装置を推定することを特徴とする。
【００４０】
請求項１３記載の発明は、半導体装置の生産方法において、複数のプロセス工程を経てウエハ上に半導体装置を形成するウエハ工程と、前記半導体メモリの冗長メモリヘの冗長アドレスを決定し、該冗長アドレスに対応するヒューズを切断するトリミング工程と、前記冗長アドレスと、ウェハ工程におけるロット番号，ウェハ番号，チップ番号からなるチップ位置情報と、をウェハ検査情報記憶手段に関連づけて記憶する検査情報記憶工程と、ウエハ状態において前記ウエハの検査を行うウエハテスト工程と、前記ウエハから半導体装置をチップとして切り出し、検査でパスしたチップのみをパッケージに封止する組立工程と、パッケージ状態において検査を行い良品の選別を行う組立品テスト工程と、この組立品テスト工程において不良品と判定された半導体装置における所定の回路に予め書かれている冗長アドレスを電気的に読み出すチップデータ読み出し工程と、この冗長アドレスに基づき、ウェハ検査情報記憶手段からこの半導体装置の前記ウエハ工程におけるロット番号、ロット内におけるウエハ番号及びこのウエハにおけるチップ座標とからなる位置情報を抽出する位置情報抽出工程とを有することを特徴とする。
【００４１】
請求項１４記載の発明は、請求項１３記載の半導体装置の生産方法において、前記ウエハ番号及び前記位置情報から不良原因となるプロセス工程を推定する推定工程を有し、前記ロット番号からロットの各プロセス工程の処理日時を検出し、ウエハ工程における各プロセス工程における処理品質の工程管理が行われることを特徴とする。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。図１は本発明の第１実施形態による半導体生産システムの構成図、図２は半導体生産システムの流れ図を示す。
図１において、ウエハ製造ライン２０は、様々な半導体プロセスを処理する製造装置から構成さる。図２のプロセス工程ＳＡ１において、このウエハ１００の表面にトランジスタ素子や配線が形成され、半導体装置が製造される。通常、２０〜５０枚のウエハ１００が１つのキャリアに収納され、これを１つの処理単位（以下、ロットという）としてウエハ製造ライン２０に投入され、所定の製造装置で所定のウエハ工程が施される。各ロットには、所定のウエハ工程ロット番号（以下、特に指定しないかぎりロット番号と記す）が付与される。
【００４３】
付与されたロット番号は、キャリアに表示されるとともに、製造履歴情報ファイル２１に記録される。製造履歴情報ファイル２１には、図４に示すように、製造対象の半導体装置の製品名、ロット番号、処理対象のウエハ番号、このウエハに対して処理したプロセス工程の工程名、処理した日時（製造日時）、プロセス工程に使用した装置の番号（製造号機）、プロセス工程の製造条件やその仕様書番号などが保存される。ここで、製造履歴情報ファイル２１、後述のウエハ検査情報ファイル２３、及び組立品検査情報ファイル２８において、１行分の情報をレコードと呼ぶ。
【００４４】
図３は、ウエハ製造ライン２０の具体的な構成例を示す。ウエハ製造ライン２０は、レジスト塗布装置２０ａ、露光装置２０ｂ、現像装置２０ｃ、エッチング装置２０ｄ、イオン注入装置２０ｅ、成膜装置２０ｆ、ＣＭＰ装置２０８、洗浄装置２０ｈなどから構成される。各製造装置２０ａ〜２０ｈは、半導体装置の生産性を向上させるため、複数台の同一機種が設置されることが多く、各製造装置には号機番号（１号機、２号機、…）が付与される。
【００４５】
投入されたウエハ１００は、搬送装置２０ｊによって各製造装置２０ａ〜２０ｈ間を移動して、所定の順序で所定のプロセス工程ＳＡ１が施される。その製造履歴は、通信ライン２０ｋを介して製造履歴情報ファイル２１に保存される。
図１に戻り、ウエハ製造ライン２０で製造されたウエハ１００の表面には、複数の半導体装置が格子状に配置されている。以下、パッケージに組み立てる前の半導体装置を半導体チップまたは単にチップと呼ぶ。半導体チップの形成が完了したウエハは、ウエハ用テスタ２２で電気的特性が検査される。検査方法は半導体チップに形成された入出力パッドにプローブを接触させて、所定の検査信号を供給し、その出力が所定の規格内（ＰＡＳＳ）か規格外（ＦＡＩＬ）かを判定する。
【００４６】
各半導体チップにはウエハ上の座標またはシリアル番号が付与されており、これをチップ番号と呼ぶ。ウエハ検査工程ＳＡ２（図２）において、ウエハ用テスタ２２で検査された結果は、チップ番号とともにウエハ検査情報ファイル２３に保存される。ウエハ検査情報ファイル２３には、図５に示すように、チップ情報と検査情報とからなり、チップ情報は、製品名、ロット番号、ウエハ番号、チップ番号、検査項目、検査日時、検査に使用したウエハ用テスタ２２の番号（検査号機）、検査条件やその仕様書番号、検査結果、総合的なＰＡＳＳ／ＦＡＩＬ判定結果などが保存される。
【００４７】
工程ＳＡ３において、ウエハ用テスタ２２でＦＡＩＬと判定されたチップには、選別機２４でマークなどが印されて、後の工程で廃棄される。また、全てのウエハ１００の検査が終了した時点で、不良分布生成工程ＳＡ１１、不良原因推定工程ＳＡ１２、不良原因除去工程ＳＡ１３に移る。この工程は第１従来技術と同じである。
【００４８】
工程ＳＡ３において、ウエハ用テスタ２２でＰＡＳＳと判定されたチップには、チップ情報書込装置２５でチップ番号などが書き込まれる（図２  工程ＳＡ４）。各チップには、図６に示すチップ情報記憶回路が形成されており、同図（Ａ）は不揮発性メモリ素子ＥＰ１〜ＥＰｎを用いた例、同図（Ｂ）はヒューズ素子ＦＰ１〜ＦＰｎを用いた例を示す。
【００４９】
図６（Ａ）に示すチップ情報記憶回路は、不揮発性メモリ素子ＥＰ１〜ＥＰｎと読み書き回路ＥＤ１〜ＥＤｎとで構成される。選択信号ＳＥＬが活性化されることにより、読み書き回路ＥＤ１〜ＥＤｎが動作する。書込時には、プローブなどによりデータパスＤＯ１〜ＤＯｎに所定の信号を与えることで、不揮発性メモリ素子ＥＰ１〜ＥＰｎにチップ情報を書き込むことができる。また、読出時には、不揮発性メモリ素子ＥＰ１〜ＥＰｎに記憶されたチップ情報が読み書き回路ＥＤ１〜ＥＤｎを介してデータバスＤＯ１〜ＤＯｎに読み出される。
【００５０】
図６（Ｂ）に示すチップ情報記憶回路は、ヒューズ素子ＦＰ１〜ＦＰｎと読み書き回路ＦＤ１〜ＦＤｎとで構成される。書込時には、ヒューズ素子をレーザトリミング装置３により切断／非切断することによりチップ情報を書き込むことができる。また、読出時には、選択信号ＳＥＬを活性化することにより、読出回路ＦＤ１〜ＦＤｎが動作し、ヒューズ素子ＦＰ１〜ＦＰｎに記憶されたチップ情報が読出回路ＦＤ１〜ＦＤｎを介してデータバスＤＯ１〜ＤＯｎに読み出される。
【００５１】
図１、図２に戻り、以上の処理が終了したウエハ１００は、パッケージ組立装置２６内のダイシング装置で複数のチップに分割される。ウエハ用テスタ２２でＰＡＳＳと判定されたチップは、パッケージ組立装置２６でリードフレームにマウントされ、樹脂などで封入される（図２  工程ＳＡ５）。以下、樹脂封入された半導体装置を組立品という。組立品には、組立工程の処理単位毎に組立ロット番号が付与される。また、パッケージ表面にはウエハ工程ロット番号と組立ロット番号との組み合わせで決定される製造ロット番号がマークされる。
【００５２】
組立品は、組立品用テスタ２７で直流特性試験（ＤＣテスト）、動作試験（ＡＣテスト）及び加速試験（寿命試験）などが行われる（図２  工程ＳＡ６）。ＤＣテストは、組立品の各端子が所定の直流規格を満たしているか否かを試験するもので、例えば回路電流、ハイレベル／ローレベル出力電圧、ハイレベル／ローレベル出力電流などがある。ＤＣテストは、ＡＣテストや寿命試験に比べて高速に短時間で検査できるので、これらの試験に先立ち実施され、不良と判定された組立品はＡＣテストや寿命試験が省略されることもある。
【００５３】
ＡＣテストは、所定の信号パターンを組立品に入力して、出力に期待される信号パターンが出力されるか否かを試験することで、組立品が所望の機能を実現することを確かめる。
加速試験は、組立品の初期不良を除去するためのもので、例えば、高電源電圧を所定時間印加するバイアス試験、高温／低温保管試験、プレッシャークッカ試験などがある。
【００５４】
組立品用テスタ２７で検査された結果は、組立品検査情報ファイル２８に保存される。組立品検査情報ファイル２８は、図７に示すように、組立品チップ情報と組立品検査情報とからなり、組立品チップ情報は、製品名、ロット番号、組立品ロット番号、ウエハ番号、チップ番号、サンプル番号からなり、組立品検査情報は、検査項目、検査日時、検査に使用した組立品用テスタ２７の番号（検査号機）、検査条件やその仕様書番号、検査結果、総合的な良品（ＰＡＳＳ）／不良品（ＦＡＩＬ）の判定結果などが保存される。なお、この段階では、チップ番号とサンプル番号は保存されない。
【００５５】
工程ＳＡ７において、組立品用テスタ２７で良品と判定された組立品は、選別機２９を通過し、製品３０として出荷される（図２  工程ＳＡ８）。不良品と判定された組立品は選別機２９でサンプル番号が付与され、組立品検査情報ファイル２８の所定のレコードにサンプル番号が保存される。また、不良品はチップ情報書込装置２５で書き込まれたチップ番号がチップ情報読取装置３２によって読み出される（図２  工程ＳＡ２１）。このチップ番号は、組立品検査情報ファイル２８内のサンプル番号に対応したレコードに保存される（図７）。
工程ＳＡ２２において、データ数が不足と判定された場合、即ち、不良分布として表示される点の数が少ない場合には、次工程ＳＡ２５で不良分布データベース３５とのパターンマッチングが正確に行うことができなくなり、誤った不良原因が推定されることになる。これを防止するため、ウエハ検査情報ファイルと結合（マージ）して不良分布を表示することが望ましい（図２  工程ＳＡ２３）。
【００５６】
不良分布生成装置３２は、ウエハ検査情報ファイル２３と組立品検査情報ファイル２８より判定結果がＦＡＩＬと判定されたレコードを抽出し、所望の処理を施して、１つのウエハ上のチップ番号位置に対応させて不良の分布を表示装置３３に表示させたり、この分布を１ロット分累積して表示させたり、ウエハ番号別に不良の分布を表示させたり、ロット番号別の不良発生率の推移を表示させたりする（図２  工程ＳＡ２４）。
不良分布データベース３５には、不良分布のパターンと、これに対応した不良原因、不良を発生させる製造装置やプロセス工程が予め保存されている。
不良原因推定装置３４は、不良分布生成装置３２によって得られた不良分布と不良分布データベース３５に保存されている不良分布とを比較して、最も近い不良原因を抽出する（図２  工程ＳＡ２５）。
【００５７】
ウエハ製造ライン２０のライン管理者は、この抽出結果をもとに不良原因と推定された製造装置やプロセス工程を調べる。この不良原因が、ウエハ段階の不良原因除去工程ＳＡ１３で既に対策済みであれば、工程ＳＡ２６において、工程ＳＡ２８に移る。工程ＳＡ２６において、未対策であれば、ウエハ製造ライン２０やプロセス工程ＳＡ１の不良個所を突き止めて、不良原因を解消する（図２  工程ＳＡ２７）。
【００５８】
工程ＳＡ２８において、他の検査項目において分析すべき不良（ＦＡＩＬ）が残っている場合には、工程ＳＡ２２に戻り、他の検査項目について不良分布を生成し、工程ＳＡ２２〜ＳＡ２７を繰り返す。他の検査項目において分析すべき不良（ＦＡＩＬ）が残っていない場合には、不良解析の処理を終了する。
【００５９】
次に、図８をもとに不良分布生成工程ＳＡ２４と不良原因推定工程ＳＡ２５の詳細な流れ図を説明する。
工程ＳＡ２４ａにおいて、不良分布生成装置３２は、組立品検査情報ファイル２８及び／又はウエハ検査情報ファイル２３より検査情報とチップ情報を取得する。
工程ＳＡ２４ｂにおいて、不良分布生成装置３２は、不良（ＦＡＩＬ）となった検査項目を検査項目毎にロット番号別、ウエハ番号別に分類する。所定の検査項目について、ウエハ番号と不良発生数との関係を求めると、図１０のパターンＫ、Ｌに示すようなグラフを表示させることができる。このグラフは特定のロット番号だけを表示させることもできるし、各ロットの不良発生数を累積した結果を表示させることもできる。この結果によって、所定のロットにおける不良発生がウエハの位置、又は処理順番に依存性を有するか否かを分析することができる。
工程ＳＡ２４ｃにおいて、不良分布生成装置３２は、所定ロットの１つのウエハ番号内で不良（ＦＡＩＬ）となった検査項目を検査項目毎にウエハ番号毎にチップ番号順に配列しなおす。
【００６０】
所定の検査項目について、チップ番号に対応したウエハ上の位置と不良項目との関係、または該位置と不良発生数との関係を求めると、図９のパターンＡ〜Ｄ等に示すようなウエハに対応させた不良位置を表示させることができる。この不良位置は特定のウエハ番号だけを表示させることもできるし、各ウエハや各ロットの不良発生数を累積した結果を表示させることもできる。この結果によって、所定のウエハ又は所定のロットにおける不良発生がチップ位置に依存するか否かを分析することができる。
工程ＳＡ２４ｄにおいて、不良分布生成装置３２は、所定の検査項目について、不良（ＦＡＩＬ）となった数量をロット毎に、ウエハ番号毎に、又はチップ番号毎に分類する。
【００６１】
所定の検査項目について、不良発生数の時系列的変化を求めると、図１０のパターンＰに示すような製造日時などに対応させた不良発生数の推移を表示させることができる。この不良発生数は特定のロット番号、ウエハ番号、チップ番号だけを表示させることもできるし、各チップ、各ウエハや各ロットの不良発生数を累積した結果を表示させることもできる。この分析によって、不良発生数の時系列的変化を把握することで、装置の消耗品が故障したり、処理液の処理能力が無くなる前にウエハ製造ライン２０やウエハプロセス工程ＳＡ１を保守することができる。このため、大量の不良発生を未然に防止でき、半導体装置の安定供給が可能になる。
【００６２】
工程ＳＡ２５ａにおいて、不良原因推定装置３４は、不良分布生成装置３２によって得られた不良分布と不良分布データベース３５に保存されている不良分布パターンＡ、Ｂ、…、Ｐ、…とを比較して、最も近い不良分布パターンを抽出する。不良分布データベース３５には、図９と図１０に示すように、不良分布のパターンＡ、Ｂ、…、Ｐ、…と、これに対応した不良原因、改善すべき製造装置やプロセス工程などが予め保存されている。
【００６３】
例えば、抽出された不良分布パターンがパターンＡに近似していたとすると、レジストやＳＯＧなどのように液体を回転塗布する装置ＳＡ２５ａに不良原因があると推定される。その他の不良分布パターン８、…、Ｐ、…についても、同様に、不良原因ＳＡ２５ｂ〜ＳＡ２５ｈ…を推定することができる。
一方、第４従来技術のように、加速度センサ程度の簡単な構造であれば、製造装置の数やプロセス工程数は少ないので、不良となった組立品のウエハ段階での製造プロセス履歴と特性データを知ることで、比較的容易に不良原因を推定することができる。しかし、半導体装置のように製造装置が数１００、プロセス工程が数１０００もあると、ウエハ段階での製造プロセス履歴と特性データを知ることができたとしても、不良原因を突き止めるまでにはかなりの時間を要することになる。
【００６４】
これに対して、本実施形態によれば、不良分布をもとに不良原因を推定できるので、短時間に不良原因を突き止めることが可能になる。また、不良数が少なくて、どの不良分布に対応するか判断できない場合には、ウエハ検査情報ファイルとマージすることで、不良分布とのパターンマッチングを間違えることなく判定することができる。
【００６５】
また、ＤＲＡＭチップに生成された容量素子の電荷保持特性は、測定に時間がかかるので、ウエハ段階で検査するには非効率的である。このため、複数の組立品を試験用基板に挿入して、同時に検査することで、組立品１個当たりの検査時間を短縮している。このようなウエハ段階でＦＡＩＬとならない検査項目は、第１従来技術では分析することができず、この検査項目がどの製造装置やプロセス工程で不良となったかを容易に、しかも短期間に推定することができなかった。
本実施形態によれば、組立品の検査結果であってもチップ情報をもとに、ウエハ上のチップ位置やウエハ位置に対応させて不良分布を表示させることができるので、不良を引き起こした製造装置やプロセス工程を容易に、しかも短期間に推定することがでる。
【００６６】
次に、図１１は、本発明の第２の実施形態による半導体装置生産システム（図１１）の構成例を説明する。ここで、上記第１の実施形態と同様な構成については同一の符号を付し、詳細な説明を省略する。
以下、生産される半導体装置を、複数のメモリセルと、欠陥を有するメモリセル（以下、欠陥セルとする）を置き換え可能なメモリセルからなる冗長回路とを有するメモリ、例えばＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）として説明していく。
【００６７】
ウエハ１００は、ウエハ製造ライン２０に投入され、所定のプロセス工程が施され、ウエハ表面に複数の半導体メモリが形成される。
ここで、ウエハ製造ライン２０とは、ウエハをチップに分割するプロセス工程までの段階を指し、イオンインプランテーション工程（不純物注入工程），拡散工程，薄膜堆積工程，レジスト塗布工程，露光工程，エッチング工程，及びバックグラインド工程等の、ウエハ表面にトランジスタを形成するプロセス工程の全てを含む。
【００６８】
そして、ステップ２０のウエハ製造ラインの工程が終わると、ＬＳＩテスタ１は、ＣＰＵ，記憶部及びメモリ等から構成され、この記憶部に記憶された試験プログラムに従い、ウエハ状態（ウエハ工程後）のチップとしての半導体装置に対して動作試験（ＡＣテスト）及び直流的特性試験（ＤＣテスト）を行う。
また、ＬＳＩテスタ１は、従来例と同様に、ウエハ状態における半導体メモリの試験を行い、メモリセルアレイ（チップ）におけるフェイルした欠陥セルの欠陥セル検査情報（ビットマップのデータ）を、チップ単位で、欠陥セル検査情報ファイル４に保存する。
【００６９】
そして、置換アドレス決定装置２は、ウエハ毎に入力されるビットマップのデータに基づき、ウエハの各チップ毎にフェイルとなったビットを、効率的に救済するため、ワード線及びビット線の組み合わせを解析する。
次に、置換アドレス決定装置２は、ワード線及びビット線を各々冗長ワード線と冗長ビット線とに置き換えるため、上記解析結果から得られたワード線のアドレス及びビット線のアドレスから、各々のワード線のアドレス及びビット線に対応するヒューズアドレスを図１２に示すフォーマットのヒューズアドレスファイルで、ウエハ工程のロット毎に決定する。
ここで、ウェハ段階のトリミング装置３に供給するビットマップのデータをもとに算出した置換のためのアドレスを「冗長アドレス」と定義し、後に述べる組立品から抽出した「冗長アドレス」のことを「置換アドレス」と定義する。
【００７０】
置換アドレス決定装置２は、欠陥セル検査情報ファイル４から入力される欠陥セルの欠陥セル検査情報に基づき、欠陥セルを冗長回路の冗長ワード線で置き換えるか。または冗長ビットでの置き換えるかを決定する。すなわち置換アドレス決定装置２は、いずれが不良ビットの救済を効率的に（冗長ビット線及び冗長ワード線への置き換え本数を少なく）行えるかの解析を、順次入力されるチップ毎に行う。冗長アドレスの決定は、ウエハ内の全チップ、ロット内の全ウエハに対して行われる。
【００７１】
ここで、置き換え可能なメモリセルは、冗長ワード線に接続され、ワード線方向に配設された冗長メモリセル領域と、冗長ビット線に接続されて、ビット線方向に配設された冗長メモリセル領域とで構成されている。これらの、冗長メモリセル領域は、各々複数からなる。
【００７２】
例えば、複数有る欠陥セルの内、３個が１本のワード線上に存在している場合、ワード線を冗長ワード線へ置換すれば、１本の置き換えで済むが、ビット線を冗長ビット線へ置換した場合、３本必要になるため、ワード線を冗長ワード線と置換した方が使用本数の効率が良くなる。置換アドレス決定装置２は、上述したように、ビットマップの複数の欠陥セルを、冗長メモリセルのメモリセルと置換する場合、欠陥セルを効率的に置換する冗長ワード線と冗長ビット線との組み合わせの決定を行う。
【００７３】
さらに、置換アドレス決定装置２は、上記解析結果として選択されたビット線及びワード線の各々と置き換えられる各々の冗長ビット線及び冗長ワード線を、対応するワード線及びビット線のアドレスと同一のアドレスとするヒューズアドレスを生成する。
【００７４】
すなわち、冗長ワード線及び冗長ビット線は、後に詳細に説明するが、各々冗長アドレスを設定するための複数のヒューズからなるアドレス設定回路を有している。このヒューズのなかから所望のアドレスに対応した所定のヒューズを切断することで、冗長アドレスを任意に設定することが出来る。
置換アドレス決定装置２は、上記置き換えるワード線及びビット線のアドレスのデータに基づき、どのヒューズを切断するかを指定するヒューズアドレスを生成し、生成したヒューズアドレスをトリミング装置３へ出力する。また、置換アドレス決定装置２は、このヒューズアドレスをヒューズ情報ファイル５へに保存する。
【００７５】
そして、置換アドレス決定装置２は、このヒューズアドレスファイルをトリミング装置３へ出力するとともに、ヒューズ情報ファイル５へ記憶させる。
また、チップ位置解析装置４２は、冗長回路におけるヒューズのグループ分け、すなわち、冗長ワード線及び冗長ビット線のアドレスを設定するヒューズのグループが各々どのヒューズ番号のヒューズから構成されているかを示す図１４のテーブルフォーマットデータを生成し、上記ヒューズアドレスファイルと関連づけて冗長アドレステーブルファイル４４へ記憶させる。
【００７６】
次に、トリミング装置３は、入力されるヒューズアドレスファイルに基づき、ウエハ工程のロットのウエハ毎に、ウエハの各チップの冗長回路におけるヒューズの切断を、レーザにより順次行う。
そして、置換アドレス決定装置２は、上述のように、ＬＳＩテスタ１で検査されたビットマップに基づき作成された、所定のロットのヒューズファイルを、図１１に示すトリミング装置３へ出力し、かつ、このヒューズファイルをヒューズ情報ファイル５へ記憶させる。
トリミング装置３は、入力されたヒューズファイルに基づき、ウエハ毎に各チップの対応するヒューズをレーザにより切断する。
【００７７】
トリミング装置３は、ヒューズファイルに基づき、各ウエハ毎に、ウエハにおける半導体装置のチップのヒューズをレーザにより切断し、ワード線及びビット線を冗長ワード線，冗長ビット線への置換設定を行う。
各ウエハは、上記ワード線及びビット線を冗長ワード線，冗長ビット線への置換が終了したのち、冗長ワード線と冗長ビット線とへの置き換えが決められたとおりに行われていることを確認するため、再度、ウエハ用テスタ２２を用いて、半導体装置の試験を行う。ウエハ用テスタ２２は、ＬＳＩテスタ１と同じであってもよい。この試験でフェイル（ＦＡＩＬ）と判定されたチップにはマークを印して、後の工程で廃棄される。
この試験でパス（ＰＡＳＳ）と判定されたチップは、パッケージ組立装置２６により、チップ単位にカッターにより切断／分離され、チップ単位でプラスチック樹脂などによりパッケージングされ、組み立てられる。
【００７８】
組立品用テスタ２７は、この組み立てられた半導体装置に対して、ウエハ状態では行えなかった試験、すなわち、高速な動作試験，高い電圧をかけて行う耐圧試験，長時間を要する常温／低温／高温の環境で行う加速（寿命）試験及びウエハの基板を介して、ウエハ状態においては他の半導体装置のチップからの干渉が生じる様な試験などを実行する。
この組立後の試験において、ウエハ状態の試験項目ではＰＡＳＳと判定された半導体装置の中から、選別機２９で再度試験を行い、追加された試験項目や組立不良に対しては不良品と判定される半導体装置が検出される。
ここで、不良品と判定された組立品には、そのロット内でユニークなサンプル番号をパッケージに付して（捺印して）おく。また、このサンプル番号を組立品検査情報ファイル２８に記憶させておく。
【００７９】
次に、ウエハ用テスタ２２は、トリミング装置３で冗長のためのヒューズを切断するレーザ処理を行った後に、ウエハ上の各チップのテストを行う。
この結果、再度ビット不良が検出されたチップは、次の工程において完全な不良チップとして廃棄される。
これにより、冗長回路により救済された半導体装置のチップがパッケージに封止され、組み立てられる。このとき、パッケージ表面に組立ロットの番号と、製品名等が捺印される。
【００８０】
そして、組立品用テスタ２７により、この組立品に対して、ウエハ状態では行えなかった試験、すなわち、高速な動作試験，高い電圧を書けて行う耐圧試験，常温／低温／高温の環境で行う環境テスト及びウエハの基板を介して、他のチップからの干渉が生じる様な試験などが実行される。
この組立後の試験において、ウエハ状態の試験ではＰＡＳＳと判定された半導体装置の中から、追加された試験項目に対しては不良となる半導体装置が検出される。
【００８１】
次に、置換アドレス読取装置４１を用いて、この不良となった組立品から、置換アドレスを抽出し、図１９に示す置換アドレス情報ファイル４３を各チップ毎に生成する。
そして、製造における歩留まりの向上を目的とし不良解析を行う。そして、不良となった組立品を用いて、ウエハ工程のいずれのプロセス工程が原因で不良となるかの解析を不良原因推定装置３４により行う。
【００８２】
ここで、不良原因推定装置３４ロットは、不良分析データベース３５の不良パターンのデータに基づき、ロットにおけるウエハの位置情報やウエハにおける不良チップの発生パターン（位置情報）により、異常なプロセス工程が推定可能であることを利用し、チップの不良原因がウエハ工程のいずれのプロセス工程の異常に起因するのかの推定を行う。
したがって、上記異常プロセスの推定作業のため、半導体素子のロットにおけるウエハの位置情報及びこのウエハにおけるチップの位置情報を求めることが必要となる。
そして、選別機２９で良品と判定された組立品は、半導体メモリの製品３０として出荷される。
【００８３】
次に、図１１をもとに、半導体メモリの生産における不良解析工程の概要を説明する。半導体メモリの生産においては、非同期に以下に述べる不良解析が行われる。
置換アドレス読取装置４１は、組立品のテスト時に追加された検査項目の検査において、不良と判定された組立品に対して後述のロールコールを行い、置換アドレスを抽出する。なお、置換アドレス読取装置４１として、組立品用テスタ２７の検査プログラムを変更することにより、組立品用テスタ２７が組立品から置換アドレスを読み取ることもできる。
【００８４】
また、チップ位置解析装４２は、組立後の試験により不良品と判定された組立品について、上記置換アドレスデータを置換アドレス情報ファイル４３から読み出し、この置換アドレスデータに記述された置換アドレスの組み合わせに一致するチップ番号を、図１１に示す冗長アドレステーブルファイル４４に記憶されている冗長アドレステーブルから検索する。
【００８５】
さらに、チップ位置解析装置４２は、検索されたチップ情報を、組立品検査情報ファイル２８内のサンプル番号が一致するレコード（記憶領域）に記憶する。図２０の組立品検査情報ファイル２８には、組立後のパッケージに封止された半導体装置のサンプル番号と、ウエハ工程における半導体装置のチップのロット番号，ウエハ番号及びチップ番号との関係が示されている。
【００８６】
ここで、置換アドレス情報ファイル４３におけるレコードには、サンプル番号の情報が含まれている。
これにより、チップ位置解析装置４２は、置換アドレス情報ファイル４３のフレコードから、上記サンプル番号を抽出する。
そして、チップ位置解析装置４２は、このサンプル番号と、冗長アドレステーブルにおいて検索された、このサンプル番号の半導体装置の冗長アドレスの組み合わせに一致するチップ番号とを対応させ、組立品検査情報ファイル２８へ書き込む。
【００８７】
例えば、チップ位置解析装置４２は、冗長アドレステーブルファイル４４の冗長アドレステーブルに記述されている、ウエハ工程のロット番号”ＣＢ９５−３０３０”，ウエハ番号”０１”及びチップ番号”０６，３１”の冗長アドレスの組み合わせ｛Ｘ／３，４，Ａ，Ｃ，Ｄ，…  Ｙ／１，５，７，９，Ａ，…｝が、置換アドレス情報ファイル４３のサンプル番号”１”に対応するレコードに記述されている置換アドレスの組み合わせ｛Ｘ／３，４，Ａ，Ｃ，Ｄ，…  Ｙ／１，５，７，９，Ａ，…｝と一致したことを検出したとする。
ここで、「Ｘ／３，４，Ａ，Ｃ，Ｄ，…」は、ワード線における冗長アドレスの組み合わせを示し、「Ｙ／１，５，７，９，Ａ，…」はビット線における冗長アドレスの組み合わせを示している。
【００８８】
このとき、チップ位置解析装置４２は、組立後のパッケージに封止されたサンプル番号”１”の半導体装置を、ウエハ工程のロット番号”ＣＢ９５−３０３０”，ウエハ番号”０１”及びチップ番号”０６，３１”のチップとして検出し、このサンプル番号”１”の”１”の文字列と、ロット番号の”ＣＢ９５−３０３０”，ウエハ番号の”０１”及びチップ番号の”０６，３１”の文字列とを対応付けて、組立品検査情報ファイル２８へ書き込む。
【００８９】
すなわち、図２０において、組立品検査情報ファイル２８には、「ウエハ工程ロット番号」の項目として、領域Ｒ４０１にウエハ工程のロット番号を示す「ＣＢ９５−３０３０」の文字列、「組立ロット番号」の項目として、領域Ｒ４０２に組立工程のロット番号を示す”３５ｅｒ００８”の文字列、「ウエハ番号」の項目として、領域Ｒ４０３に、識別子”Ｗ”とウエハ番号”０１”の文字列、「チップ番号」の項目として、領域Ｒ４０４にチップ番号”Ｃ０６，３１”の文列、「サンプル番号」の項目として、領域Ｒ５０５に組立後の半導体装置のサンプル番号を示す”１”の文字列が、チップ位置解析装置４２により記述される。
【００９０】
また、不良分布生成装置３２は、図２０の組立品検査情報ファイル２８に基づき、フェイルとなった半導体装置の不良原因が、ウエハ工程における何れのプロセス工程の不具合に起因しているかを解析するための統計処理を行う。
すなわち、不良分布生成装置３２は、図２０の組立品検査情報ファイル２８からウエハ毎にチップ番号を読み出し、このチップ番号に含まれる位置座標に基づき、図２１に示すフェイルチップ分布表を生成する。
【００９１】
このフェイルチップ分布表は、領域Ｒ６０１に識別子”Ｗ”とウエハ番号”０１”との文字列が表示され、領域Ｒ６０２にウエハにおける縦方向のチップ座標を示す”５”〜”１５”の文字列が記述され、領域Ｒ６０３にウエハにおける横方向のチップ座標を示す”１０”〜”３５”の文字列が記述されている。
例えば、サンプル番号１の半導体装置がロット番号”ＣＢ９５−３０３０”，ウエハ番号”０１”，チップ番号”０６，３１”であるため、図２１のチップ分布表に表示すると、チップ番号”０６，３１”の文字列において、「０６」が縦方向のチップ座標を示し、「３１」が横方向のチップ座標を示すため、マークＲ６０５の位置に、不良分布生成装置３２により記述される。
【００９２】
同様に、サンプル番号２の半導体装置がロット番号”ＣＢ９５−３０３０”，ウエハ番号”０１”，チップ番号”０６，３２”であるため、図２１のチップ分布表に表示すると、マークＲ６０６の位置に、冗長アドレス決定装置２により記述される。これらのマークＲ６０５及びマークＲ６０６などのマークが、フェイルチップを示している。この分布表は、冗長アドレス決定装置２により、表示装置３３に表示される。
【００９３】
さらに、不良分布生成装置３２は、ウエハ毎に生成された上記チップ分布表を、ロット毎に重ね合わせることで、ウエハのどの領域にフェイルチップの分布が集中しているかを検出する。不良分布を作成したとき、不良数が少なくで分布パターンが特定できないことがある。この場合、ウエハ段階の検査項目であるウエハ検査情報ファイル２３と組立品検査情報ファイル２８とをマージして不良分布を作成してもよい。このようにすることで、不良分布パターンの情報量が増えるので、不良分布パターンの特定が容易になり、不良原因の推定ミスを低減できる。
【００９４】
そして、不良原因推定装置３４は、ロット単位で重ね合わされたチップ分布表のマークのパターンと、予め不良分布データベース３５に記憶されている、不良原因となるプロセス工程に特有のウエハのフェイルパターンとを比較することにより、最も近いフェイルパターンを有するプロセス工程に不良原因が有ると推定し、出力装置にロット単位で重ね合わされたチップ分布表のマークのパターンと推定結果のプロセス工程の名称とを表示装置３３へ表示する。
【００９５】
なお、このとき、ウエハ工程終了後のウエハ状態におけるフェイルとなった半導体装置のチップのウエハにおけるフェイルとなったチップの分布を、上記チップ分布表に含め、プロセス工程の不良原因を推定するフェイルパターンと比較することで、より確度の高いプロセス工程の不良解析が可能となる。
【００９６】
以下に、使用される各ファイルのフォーマットについて順次説明する。
置換アドレス決定装置２がトリミング装置３へ出力するヒューズアドレスのフォーマットは、例えば、図１２に示す形式をしている。
領域Ｒ１には「製品名」の文字列が記述され、領域Ｒ２には、”ＬＯＴ  ＮＯ”，”ＬＯＴ  ＮＡＭＥ”の文字列として、識別子”ＬＯＴ  ＮＯ”の文字列及びロット番号”ＬＯＴ  ＮＡＭＥ”の文字列とが記述されている。
【００９７】
そして、領域Ｒ３には、識別子”ＷＸＸ０１”の文字列として、識別子”Ｗ”とウエハ番号”ＸＸ０１”とが記述されている。
続いて、領域Ｒ４，領域Ｒ５，・・・・・・の行には、上記ウエハ番号のウエハにおけるチップの順番に、それぞれ”ＦＹ１０１”，”ＦＹ１０２”，・・・・・・の文字列として、識別子”Ｆ”とＶｒｅｆ  ＦＵＳＥ番号”Ｙ１０１”，”Ｙ１０２”，…とが記述されている。
【００９８】
また、領域Ｒ６には「チップ番号」が記述され、この文字データは識別子“Ｃ”とチップ番号“Ａ００１”とで構成される。
続いて、領域Ｒ７。領域Ｒ８、‥‥‥の行には、切断されるヒューズの番号を示すＲｏｗ  ＦＵＳＥ番号が各チップ毎に番号順に記述されている（Ｒｏｗ  ＦＵＳＥ番号のヒューズアドレス列）。この文字データは、識別子“Ｆ”とＦＵＳＥ番号“Ｂ１０１”，“ＦＢ１０２“，‥‥‥とで構成される。ＲｏｗＦＵＳＥ番号は、リタンダンシ回路における冗長ワード線のアドレス設定用のヒューズと対応している。ここで、各文字データは「：」により区切られている。
【００９９】
同様に、領域Ｒ９、領域Ｒ１０、‥‥‥の行には、切断されるヒューズの番号を示すＣｏ｜  ＦＵＳＥ番号が各チップ毎に番号順に記述されている（Ｃｏｌ  ＦＵＳＥ番号のヒューズアドレス列）。この文字データは、識別子“Ｆ”とＦＵＳＥ番号“Ｃ１０１”、“Ｃ１０２“，‥‥‥とで構成される。  Ｃｏｌ  ＦＵＳＥ番号は、リタンダンシ回路における冗長ビット線のアドレス設定用のヒューズと対応している。
そして、領域Ｒ１１には、次のチップの番号を示す文字列として、識別子”Ｃ”とチップ番号”Ａ００１”の文字列が記述されている。
【０１００】
以下、上述した順に、領域Ｒ１２〜領域Ｒ１５には、各々チップ番号，Ｒｏｗ  ＦＵＳＥ番号及びＣｏｌ  ＦＵＳＥ番号が記述されている。
次に、領域Ｒ１６には、１枚目のウエハのチップ番号，Ｒｏｗ  ＦＵＳＥ番号及びＣｏｌ  ＦＵＳＥ番号の終了識別子を示す”／Ｅ”の文字列が、ウエハ情報の終了識別子として記述されている。
【０１０１】
そして、領域Ｒ１７には、次のウエハ番号を示す識別子”Ｗ”とウエハ番号”ＸＸ０２”の文字列が記述されている。
以下、１枚目のウエハ番号”ＸＸ０１”の場合と同様に、領域Ｒ２５に示されるウエハ情報の終了識別子”／Ｅ”の文字列の部分まで、すなわち、領域Ｒ１８〜Ｒ２４までに、２枚目のウエハ番号”ＸＸ０２”のＶｒｅｆ  ＦＵＳＥ番号，各チップに対応したＲｏｗ  ＦＵＳＥ番号及びＣｏｌ  ＦＵＳＥ番号が各々記述されている。
さらに、以下同様に、領域Ｒ２に記述されているロット番号「（”ＬＯＴ  ＮＡＭＥ”）」のロットのウエハにおける各ＦＵＳＥ番号が順次記述されている。
【０１０２】
また、上記説明で用いた各ＦＵＳＥ番号は、図１３に示すヒューズの番号を示している。図１３は、１本の冗長ワード線のアドレスを設定するヒューズ回路の構成例を示す概念図である。通常、冗長ワード線は複数準備されている。簡単化のため、ワード線に対するアドレス信号を、アドレス信号Ａ０〜アドレス信号Ａ３の４本として構成している。このアドレス信号の実際の本数は、メモリ容量及びメモリの配列の構成により異なる。冗長ビット線におけるヒューズ回路も図１３と同様な構成をしている。
【０１０３】
この図１３において、図１２におけるＲｏｗ  ＦＵＳＥ番号は、ヒューズＦ１０１〜ヒューズＦ１０８に相当している。
すなわち、外部から入力されるアドレス信号Ａ０は図示しないデコーダにより、同一信号のアドレス信号Ａ０と反転信号のアドレス信号Ａ０Ｂとする相補的な信号として、ｎチャネル型ＭＯＳ（金属−酸化膜−半導体）トランジスタのトランジスタＴＲ１〜トランジスタＴＲ８の対応するトランジスタのゲートに各々入力される。例えば、アドレス信号Ａ０はトランジスタＴＲ１のゲートに入力され、アドレス信号Ａ０ＢはトランジスタＴＲ２のゲートに入力されている。
【０１０４】
また、ヒューズＦ１０１の一端はトランジスタＴＲ１のドレインへ接続され、ヒューズＦ１０１の他端は抵抗ＲＲを介して所定の電圧の電源へ接続されている。同様に、ヒューズＦ１０２〜ヒューズＦ１０８の一端は各々トランジスタＴＲ２，…，トランジスタＴＲ８のドレインへ接続され、ヒューズＦ１０２〜ヒューズＦ１０８の他端は抵抗ＲＲを介して所定の電圧の電源へ接続されている。
そして、トランジスタＴＲ１〜トランジスタＴＲ８のソースは、接地されている。また、各ヒューズＦ１０１〜ヒューズＦ１０８の他端と抵抗ＲＲとの接続点は、インバータＭ１の入力端子へ接続されている。インバータＭ１及びインバータＭ２は、ワード信号ＷＤのレベル調整及び波形整形を行う。
【０１０５】
例えば、置換アドレス決定装置２は、ＬＳＩテスタ１で検査されたウエハ番号”０００１”のビットマップにおいて、アドレス信号｛Ａ３，Ａ２，Ａ１，Ａ０｝＝｛０，０，１，１｝のワード線を、冗長ワード線へ置換することを決定した場合、このアドレス信号｛０，０，１，１｝からヒューズアドレスを生成する。
すなわち、アドレス信号｛０，０，１，１｝が入力された場合、置換アドレス決定装置２は、ワード信号ＷＤが「Ｈ」レベルとなるように、ヒューズＦ１０１〜ヒューズＦ１０８の中から切断するヒューズを決定する。
【０１０６】
アドレス信号｛０，０，１，１｝が入力された場合、「Ｈ」レベルとなるアドレス信号のアドレス列は、アドレス列｛Ａ３Ｂ，Ａ２Ｂ，Ａ１，Ａ０｝である。このとき、アドレス列「｛Ａ３Ｂ，Ａ２Ｂ，Ａ１，Ａ０｝」と相補の関係にあるアドレス列｛Ａ３，Ａ２，Ａ１Ｂ，Ａ０Ｂ｝が「Ｌ」レベルであるため、トランジスタＴＲ２，トランジスタＴＲ４，トランジスタＴＲ５及びトランジスタＴＲ７は、オフ状態で電流は流れない。
【０１０７】
このため、このアドレス列｛Ａ３Ｂ，Ａ２Ｂ，Ａ１，Ａ０｝がゲートに入力されるトランジスタに接続されているヒューズを切断することで電流経路が無くなり、トランジスタＴＲ１，トランジスタＴＲ４，トランジスタＴＲ５及びトランジスタＴＲ８がオン状態となっても、電流が流れないため、ワード信号ＷＤは「Ｈ」レベルとなる。
【０１０８】
したがって、冗長アドレス決定装置２は、アドレス信号｛０，０，１，１｝に対応するワード線を、冗長ワード線に置換するためのヒューズアドレスを、ヒューズ番号の番号列｛Ｆ１０８，Ｆ１０６，Ｆ１０３，Ｆ１０１｝とする。
また、他の置換対象となったワード線のアドレス信号がアドレス信号「｛１，１，０，０」である場合、冗長アドレス決定装置２は、冗長ワード線に置換するためのヒューズアドレスを、ヒューズ番号の番号列｛Ｆ１１５，Ｆ１１３，Ｆ１１２，Ｆ１１０｝とする。
同様に、冗長アドレス決定装置２は、上記ビットマップに基づき、ビット線を冗長ビット線と置換するための、冗長ビット線を置換するビット線のアドレスに対応させるための、ヒューズ番号の番号列｛ＦＣ１０１，ＦＣ１０２，ＦＣ１０３，ＦＣ１０４｝を生成する。
【０１０９】
また、半導体記憶装置内部で使用する電源電圧（内部電源電圧）を所定の電圧とするため、半導体記憶装置はリファレンス電圧Ｖｒｅｆを生成し、この電圧を基に内部電源電圧を生成している。リファレンス電圧Ｖｒｅｆは、トランジスタのしきい値電圧Ｖｔを基準に生成するが、しきい値電圧Ｖｔは一般に製造ラインのプロセス工程に依存してばらついてしまう。このため、ＬＳＩテスタ１でしきい値電圧Ｖｔを測定して、リファレンス電圧Ｖｒｅｆの電圧レベルが所定の電圧になるよう調整する必要がある。この調整もヒューズを切断することで所定の電圧に調整する。
すなわち、冗長アドレス決定装置２は、半導体装置のチップ毎にＬＳＩテスタ１で検査されたしきい値電圧Ｖｔに基づき、所定のリファレンス電圧Ｖｒｅｆとなるよう切断するＶｒｅｆ  ＦＵＳＥ番号の番号列を決定する。例えばチップ番号“ＣＡ００１”の番号列｛ＦＹ１０１、ＦＹ１０２、ＦＹ１０３、ＦＹ１０４、…｝のように、Ｖｒｅｆ  ＦＵＳＥ番号の番号列を対応するチップ毎に生成する。
【０１１０】
また、置換アドレス決定装置２は、ヒューズ番号の番号列を連続的に出力するため、例えば、Ｒｏｗ  ＦＵＳＥ番号の番号列とすると図１２においては「．．．；Ｒｏｗ  ＦＵＳＥ番号（Ｆ１０１）；Ｒｏｗ  ＦＵＳＥ番号（Ｆ１０３）；Ｒｏｗ  ＦＵＳＥ番号（Ｆ１０６）；Ｒｏｗ  ＦＵＳＥ番号（Ｆ１０８）；Ｒｏｗ  ＦＵＳＥ番号（Ｆ１１０）；Ｒｏｗ  ＦＵＳＥ番号（Ｆ１１２）；Ｒｏｗ  ＦＵＳＥ番号（Ｆ１１３）；Ｒｏｗ  ＦＵＳＥ番号（Ｆ１１５）；．．．」のヒューズアドレス列として記述される。
【０１１１】
このため、チップ位置解析装置４２は、上記ヒューズアドレス列において、例えば、冗長ワード線を置換するワード線に対応させるＲｏｗ  ＦＵＳＥ番号及びＣｏｌ  ＦＵＳＥ番号の番号列の区切りを示す、番号列の開始されるヒューズ番号を、使用された冗長ワード線順にヒューズ開始番号が記述された図１４に示すテーブルフォーマットデータを生成し、このテーブルフォーマットデータを冗長アドレステーブルファイル４４へ格納する。
【０１１２】
このとき、Ｃｏｌ  ＦＵＳＥ番号の構成がＦ５１１から始まり、Ｒｏｗ  ＦＵＳＥ番号と同様に４ビット構成のアドレス信号とする。
そして、ヒューズ番号Ｆ１０１〜ヒューズ番号Ｆ１０８をグループＧＲ１とし、ヒューズ番号Ｆ１０９〜ヒューズ番号Ｆ１１０をグループＧＲ２とし、…、ヒューズ番号Ｆ５０１〜ヒューズ番号Ｆ５０８をグループＧＬ１とし、ヒューズ番号Ｆ５０９〜ヒューズ番号Ｆ５１０をグループＧＬ２とし、…とする。
ここで、Ｆ５０１，Ｆ５０２，Ｆ５０３，Ｆ５０４，…は、ＦＹ１０１，ＦＹ１０２，ＦＹ１０３，ＦＹ１０４，…に対応する。
【０１１３】
したがって、図１４において、領域５１にはグループＧＲ１の先頭のヒューズ番号がヒューズＦ１０１であることを示すＲｏｗ  Ｆｕｓｅ先頭番号”Ｆ１０１，ＧＲ１”の文字列が記述され、領域５２にはグループＧＲ２の先頭のヒューズ番号がヒューズＦ１０９であることを示す「Ｒｏｗ  Ｆｕｓｅ先頭番号”Ｆ１０９，ＧＲ２”の文字列が記述されている。
以下、同様に、冗長ワード線の置換のためのヒューズに対応する、各グループを構成するヒューズの先頭番号が記述されている。
【０１１４】
また、図１４において、領域６１にはグループＧＬ１の先頭のヒューズ番号がヒューズＦ５０１であることを示すＣｏｌ  Ｆｕｓｅ先頭番号”Ｆ５０１，ＧＬ１”の文字が記述され、領域６２にはグループＧＬ２の先頭のヒューズ番号がヒューズＦ５０９であることを示すＣｏｌ  Ｆｕｓｅ先頭番号”Ｆ５０９，ＧＬ２”の文字列が記述されている。
以下、同様に、冗長ビットの置換のためのヒューズに対応する、各グループを構成するヒューズの先頭番号が記述されている。
【０１１５】
そして、チップ位置解析装置４２は、図１４のテーブルフォーマットに記述された先頭のヒューズ番号により、図１２におけるＲｏｗ  Ｆｕｓｅ番号のヒューズアドレス列及びＣｏｌ  Ｆｕｓｅ番号のヒューズアドレス列を、各々切断されるＲｏｗ  Ｆｕｓｅ番号，または切断されるＣｏｌ  Ｆｕｓｅ番号で構成されるヒューズアドレスのグループに分割するのに用いる。
【０１１６】
また、チップ位置解析装置４２は、図１２に示すヒューズファイルを加工し、図１５に示す中間ファイルを生成する。この図１５に示すように、この中間ファイルは、図１２のヒューズファイルの「；」で区切られた文字列を、１行に記述されるように変換されたファイルである。ここで、Ｒｏｗ  Ｆｕｓｅ番号またはＣｏｌ  Ｆｕｓｅ番号は、各々上述したヒューズＦ１０１〜ヒューズＦ１０８及びヒューズＦ５０１〜ヒューズＦ５０８を用いている。
【０１１７】
さらに、冗長アドレス決定装置２は、上記中間ファイルから冗長アドレスを生成する。
ここで、冗長アドレスは、冗長ワード線及び冗長ビット線へ置換されたワード線，ビット線のアドレスを示す。
チップ位置解析装置４２は、冗長アドレステーブルファイル４４に記憶されているテーブルフォーマットデータに基づき、図１５に示す中間ファイルにおけるヒューズアドレス列を、各々切断されるＲｏｗ  Ｆｕｓｅ番号，または切断されるＣｏｌ  Ｆｕｓｅ番号で構成されるヒューズアドレスのグループに分割する。
例えば、チップ位置解析装置４２は、切断されるＲｏｗ  Ｆｕｓｅ番号で構成されるヒューズアドレスを、グループＧＲ１｛Ｆ１０８，Ｆ１０５，Ｆ１０４，Ｆ１０１｝，グループＧＲ２｛Ｆ１１５，Ｆ１１３，Ｆ１１２，Ｆ１１０｝，…に分割する。
【０１１８】
そして、チップ位置解析装置４２は、分割されたヒューズアドレスのグループを冗長アドレスへの変換処理を行う。
例えば、チップ位置解析装置４２は、グループＧＲ１のＲｏｗ  Ｆｕｓｅ番号のグループＧＲ１｛Ｆ１０８，Ｆ１０５，Ｆ１０４，Ｆ１０１｝において、ヒューズ番号が奇数の場合「１」に変換し、ヒューズ番号が偶数の場合「０」に変換する。
同様に、冗長アドレス決定装置２は、他のグループの分割されたヒューズアドレスを「０」または「１」のデータに変換する。
【０１１９】
そして、チップ位置解析装置４２は、変換されたグループＧＲ１｛０，１，０，１｝，グループＧＲ２｛１，１，０，０｝，…を、１６進数の表示に変換し、各々グループＧＲ１｛３｝，グループＧＲ２｛Ａ｝として冗長アドレスとする。
同様に、チップ位置解析装置４２は、変換されたグループＧＬ１｛１，１，０，０｝，グループＧＬ２｛０、０、０、１｝，…を、１６進数の表示に変換し、各々グループＧＬ１｛Ａ｝，グループＧＬ２｛１｝として冗長アドレスとする。
【０１２０】
次に、図２２を用いて、ヒューズファイルから置換アドレスに変換する方法について説明する。
チップ位置解析装置４２は、例えば、ロットにおけるウエハの毎に、図１６に示すフォーマットの冗長アドレステーブルを生成する。この冗長アドレステーブルは、冗長アドレスと、ロット番号，ウエハ番号及びチップ番号との関係を示すテーブルとなっている。
そして、チップ位置解析装置４２は、生成した冗長アドレステーブルを冗長アドレステーブルファイル４４へ格納する。
図１６において、領域Ｒ６０には、この冗長アドレステーブルの生成された日付が、「ＤＡＴＡ」の項目により「ＸＸＸＸ」の文字列で年月日において記述される。領域Ｒ６１には、ウエハ工程におけるウエハの属するロット番号が、「ＬｏｔＮＡＭＥ」の項目として、「ＣＢ９５−３０３０」の文字列により記述される。この「ＬｏｔＮＡＭＥ」の項目は、図１２における”ＬＯＴ  ＮＯ”，”ＬＯＴ  ＮＡＭＥ”に対応している。
【０１２１】
また、領域Ｒ６２には、上記ロット番号のロットにおけるウエハの番号が、「ＷａｆｅｒＮｕｍｂｅｒ」の項目で、”Ｗ０１”の文字列により」記述されている。この「ＷａｆｅｒＮｕｍｂｅｒ」の項目は、図１２の識別子”Ｗ”とロット番号”ＸＸ０１”との項目に対応している。
領域６３には、上記ウエハにおけるチップの座標を示すチップ番号が、「ＣｈｉｐＮａｍｅ」の項目で、”Ｃ０６，３１”の文字列により記述されている。この「ＣｈｉｐＮａｍｅ」の項目は、図１２の識別子”Ｃ”とチップ番号”Ａ００１”とに対応している。
【０１２２】
領域Ｒ６４には、チップ番号”６０，３１”のチップの電圧Ｖｒｅｆの電圧値の調整におけるヒューズアドレスに基づく数値が、「Ｖｒｅｆｎｕｍｂｅｒ」の項目で”４”の文字列により記述されている。
領域Ｒ６５には、冗長アドレス（置き換えるワード線のアドレス）が書き込まれるヒューズグループの番号であるグループＧＲ１を示す「ＧＲ１」の文字列と、上記冗長アドレスを示す”３”の文字列とが記述されている。すなわち、上述のヒューズアドレスの説明にあるように、グループＧＲ１におけるヒューズが、置き換えられるワード線のアドレス”３”を示すように切断され、このグループＧＲ１に対応する冗長ワード線のアドレスが”３”となり、ワード線が冗長ワード線に置換される。
【０１２３】
同様に、領域Ｒ６６には、冗長アドレスが書き込まれるヒューズグループの番号であるグループＧＲ２を示す”ＧＲ２”の文字列と、上記冗長アドレスを示す”Ａ”の文字列とが記述されている。
また、領域Ｒ６７には、冗長アドレスが書き込まれるヒューズグループの番号であるグループＧＲ３を示す”ＧＲ３”の文字列と、このヒューズグループの冗長ワード線が使用されていないことを示す”−”の文字列とが記述されている。
以下、グループＧＲ４以降も、上述したグループＧＲ１〜グループＧＲ３と同様に、使用されたグループ番号の下には冗長アドレスの文字列が示され、使用されないグループの下には、”−”の文字列が記述されている。
【０１２４】
また、領域Ｒ６８には、冗長アドレス（置き換えるチップ線のアドレス）が書き込まれるヒューズグループの番号であるグループＧＬ１を示す”ＧＬ１”の文字列と、上記冗長アドレスを示す”Ａ”の文字列とが記述されている。すなわち、上述のヒューズアドレスの説明にあるように、グループＧＬ１におけるヒューズが、置き換えられるビット線のアドレス”Ａ”を示すように切断され、このグループＧＬ１に対応する冗長ビット線のアドレスが”Ａ”となり、ビット線が冗長ビット線に置換される。
【０１２５】
同様に、領域Ｒ６９には、冗長アドレスが書き込まれるヒューズグループの番号であるグループＧＬ２を示す”ＧＬ２”の文字列と、上記冗長アドレスを示す”１”の文字列が記述されている。
以下、グループＧＬ３以降も、上述したグループＧＲ１〜グループＧＲ３，グループＧＬ１，グループＧＬ２と同様に、使用されたグループ番号の下には冗長アドレスの文字列が示され、使用されないグループの下には、”−”の文字列が記述されている。
【０１２６】
領域７１には、「ＣｈｉｐＮａｍｅ」の項目として、次のチップ番号を示す”Ｃ０６，３２”の文字列が記述されている。
また、領域７２には、チップ番号”６０，３２”のチップの電圧Ｖｒｅｆの電圧値の調整におけるヒューズアドレスに基づく数値が、「Ｖｒｅｆｎｕｍｂｅｒ」の項目で”４”の文字列により記述されている。
以下、同様に、チップ番号”Ｃ０６，３２”のチップにおける冗長アドレスと、この冗長アドレスが書き込まれたヒューズグループの番号とが、冗長ワード線，冗長ビット線の順に記述されている。
【０１２７】
このように、上記冗長アドレステーブルには、ファイルに対応するウエハにおける全ての半導体装置のチップについて、このチップの位置（座標）を示すチップ番号に対応する冗長アドレスが記述されている。
したがって、各チップ番号に対応する冗長アドレスの組み合わせが、ウエハ工程におけるロット番号，ウエハ番号及びチップ番号に対応するデータを示している。
【０１２８】
すなわち、冗長アドレスの組み合わせは、各チップにおける欠陥セルのアドレスを示すビットマップから抽出される組み合わせ、すなわち置換されるワード線及びビット線のアドレス組み合わせであり、半導体装置のチップ毎に異なる確率が非常に高い。言い換えれば、ロットにおける全てのチップにおいて、同一の冗長アドレスを有する半導体装置のチップが存在する確率はほとんどないと言える。
【０１２９】
この理由は、上述で説明したウエハ番号”Ｏ１”のチップ番号”Ｃ０６，３１”と、ウエハ番号”Ｏ１”のチップ番号”Ｃ０６，３２”とが等しいチップに判定されるためには、ワード線における冗長アドレスと、ビット線における冗長アドレスとが等しいことが必要となる。
例えば、上記チップ番号”Ｃ０６，３１”の領域７０に記述されているグループＧＲ７の項目が、上記チップ番号”Ｃ０６，３２”において、”４”以外の文字列または”−”の文字列であれば、チップ番号”Ｃ０６，３１”とチップ番号”Ｃ０６，３２”とは異なるチップと判定される。
【０１３０】
また、上述の説明では、説明上ビット線およびワード線のアドレスを４ビットずつとして説明してきたが、実際のデバイスではもっと多い。たとえば、半導体装置が１２８Ｍビットでデータバスの幅が８ビットであるとする。このときワード線のアドレスを示すアドレス信号線は０〜１１の１２本であり、ビット線のアドレスを示すアドレス信号線は０−９の１０本である。この信号線をリダンダンシの使用領域で区切って使用する。
【０１３１】
たとえば、ワード線のアドレスを示すアドレス信号線は０−８の中から８本を選んで２の８乗＝２５６アドレス分、ビット線のアドレスを示すアドレス信号線は０−９の中から８本選んで２の８乗＝２５６アドレス分である。このような区切り（ｓｅｔ）がおのおの１２８あり、合計で２５６（ｓｅｔ）ある。なお、データバス幅８ビットや、アドレス信号線の数はこれに限定されることはない。
【０１３２】
本特許に限らず一般的に、０−８の９本の中から８本選ぶのは、たいてい最下位０を除くという意味である。最下位ビットを除けは、アドレスの隣は同時に置換される。置換の原因となるゴミなどが不良を引き起こすとき互いに隣ワードやビットをも不良にする確率は高いから、隣は同時に置換されることは都合が良い。
【０１３３】
さて、２５６アドレスを選ぶことのできるリダンダンシのｓｅｔは先に述ベたように２５６ｓｅｔ存在する。デバイスの出来上がりにもよるが、大抵は１００ｓｅｔ程使用してＰＡＳＳとなる。逆に言うと、２５６ｓｅｔのリダンダンシ回路を用意する回路設計をしたということは、個数にしてその半分程度を使う様な設計にしたはずである。
【０１３４】
なぜならば、ＰＡＳＳの為に１０ｓｅｔで良いならば、２５６ｓｅｔはリダンダンシ回路の準備過剰で無駄な設計をしたことになる。また、Ｐａｓｓの為に３００ｓｅｔ必要ならば、２５６ｓｅｔは設計段階での準備不足になってしまう。２５６アドレスの値をとる１００ｓｅｔのリダンダンシ回路の組合わせが何通りあるか計算する。１００ｓｅｔを２５６ｓｅｔから選び出すコンビネーションは
Ａ≦２５６Ｃ１００＝２５６！／１００！                            …式１
通りである。（Ｃはｃｏｎｂｉｎａｔｉｏｎ）
さらに、２５６アドレスをとるｓｅｔが１００ｓｅｔあるので、その組み合わせは
Ｂ＝２５６１００＝１０（１００×ｌｏｇ（２５６））＝１０８００×ｌｏｇ２＝１０２４０    …式２
通りである。
【０１３５】
すなわち、Ａ、Ｂのとりうる事象はＡ×Ｂ通りあり、天文学的数字である。しかし、式１は冗長アドレス決定プログラムの救済計算ルーチンの作り方によって変わる。リダンダンシ回路では、式１は自由であるが、それを実際に使うときには救済計算によって制約されて２５６！／１００！より小さい。例えば、ＲＯＷアドレスから救済計算をするとＲＯＷ側の冗長メモリが優先的に使用されるが、ＣＯＬＵＭＮから計算するとＲＯＷ側はあまり使われない。完全にランダムに選ばれるのではないから、救済計算の方法によってＡは減ってしまうのである。しかし、式１は少なくとも何百通りもあるし、確実にＡ＝１より小さくなることは絶対にありえない。
仮に、Ａ＝１としたとしても、冗長アドレスの組合わせは最低でも
ＡＸＢ≧１×Ｂ＝１０２４０                                                                        …式３
通りある。
【０１３６】
従って、ロットにおけるウエハの枚数が２５枚で、ウエハ１枚当たりのチップ数が２００としても、１ロットにおける総チップ数は、５０００個となり、冗長アドレスの組み合わせ数に比較すると非常に少ない数となる。
このため、上記冗長アドレスの組み合わせは、多数の人間のなかから一人の人間を特定する指紋と同様に、複数のロットに含まれるチップ全てを母集団とした場合、特定のロット番号のロットにおける特定のウエハの何れかのチップ、すなわち、この母集団における１つのチップの特定（識別）を可能とする。
【０１３７】
以上のことから、ロット数を考慮したとしても、複数のチップが同一の冗長アドレスの組み合わせを有することは、ほぼ無いと言える。
また、複数のチップが同一の冗長アドレスの組み合わせを有したとしても、この組み合わせを有するチップの数が上記理由より非常に少ないことが予想されるため、総チップ数を母集団とし、ウエハ工程における各プロセス工程の異常を検知する統計処理を行う場合、上記組み合わせを有するチップの数は、この統計処理における計算上のノイズとして処理することができる。
【０１３８】
また、チップ位置解析装置４２は、図２２のフローチャートに従い、上記ヒューズ情報ファイル５から、各チップの冗長アドレスを抽出する。
以下、図２２のフローチャートを用い、このヒューズアドレスファイルから各チップの冗長アドレスを抽出する処理の説明を行う。
ここで、チップ位置解析装置４２は、ＣＰＵとメモリとから構成され、ＣＰＵがメモリに記憶されているプログラムに従った処理を行う。
【０１３９】
ステップＳ１０１において、チップ位置解析装置４２は、ヒューズ情報ファイル５からヒューズアドレスデータを、冗長アドレステーブルファイル４４からテーブルファイルデータを、内部に設けられた記憶部に読み込む。
次に、ステップＳ１０２において、冗長アドレス決定装置２は、読み込んだヒューズアドレスファイルから図１５の中間ファイルを生成する。
【０１４０】
次に、ステップＳ１０３において、チップ位置解析装置４２は、上記中間ファイルから製品名、ロット番号等のヘッダー情報、例えば製品名「１２８Ｍ／ＳＤＲＡＭ（１２８Ｍビット・シンクロナスＤＲＡＭ）」，ロット番号”ＣＢ９５−３０３０”の文字列を読み取り、内部の記憶部の所定の領域に格納する。
【０１４１】
次に、ステップＳ１０４において、チップ位置解析装置４２は、中間ファイルから１行分のデータ、すなわち、ウエハ番号”０００１”の文字列を読み込む。
【０１４２】
次に、ステップＳ１０５において、チップ位置解析装置４２は、ステップＳ１０４で読み込んだ文字列が、新たなウエハ番号を示しているか否かの判定を行う。
このとき、文字列の先頭にある識別子が”Ｗ”であるため、チップ位置解析装置４２は新たなウエハ番号であると判定し、処理をステップＳ１０６へ進める。
一方、チップ位置解析装置４２は、識別子が”Ｗ”以外であった場合、処理をステップＳ１０８へ進める。
【０１４３】
次に、ステップＳ１０６において、チップ位置解析装置４２は、ステップＳ１０４で読み込まれた識別子”Ｗ”とウエハ番号”０００１”との文字列から、ウエハ番号”０００１”を抽出し、このウエハ番号”０００１”を上記記憶部の所定の領域へ記憶させる。
【０１４４】
次に、ステップＳ１０７において、チップ位置解析装置４２は、中間ファイルから１行分のデータ、すなわち、識別子”Ｆ”とＶｒｅｆ  ＦＵＳＥ番号”Ｙ１０１”との文字列を読み込む。
そして、チップ位置解析装置４２は、読み込まれた文字列、すなわち、識別子”Ｆ”が、ウエハ情報の終了を示す識別子”／Ｅ”の文字列と等しいか否かの判定を行う。
このとき、識別子”Ｆ”とＶｒｅｆ  ＦＵＳＥ番号”Ｙ１０１”との文字列と、終了の識別子”／Ｅ”の文字列とが異なるため、チップ位置解析装置４２は、読み込んだ文字列が識別子”／Ｅ”と異なると判定し、処理をステップＳ１０９へ進める。
【０１４５】
次に、ステップＳ１０９において、チップ位置解析装置４２は、チップ番号を示す文字列となるまで、電圧Ｖｒｅｆの電圧レベル設定用のヒューズ番号を示す、識別子”Ｆ”とＶｒｅｆ  ＦＵＳＥ番号”Ｙ１０２”，…とを読み込み、文字列「チップ番号」が検出されたとき、読み込んだ全てのＶｒｅｆ  ＦＵＳＥ番号”Ｙ１０１”，Ｖｒｅｆ  ＦＵＳＥ番号”Ｙ１０２”，…を記憶部の所定の領域に記憶させ、チップ番号の行の文字列、すなわち、識別子”Ｃ”とチップ番号”Ａ００１”との文字列を読み込む。
【０１４６】
そして、チップ位置解析装置４２は、読み込まれた識別子”Ｆ”とチップ番号”Ａ００１”との文字列から、チップ番号”Ａ００１”を抽出し、このチップ番号”Ａ００１”を記憶部の所定の領域へ記憶させる。
【０１４７】
次に、ステップＳ１１０において、上記記憶部に記憶されているヒューズ番号のＶｒｅｆ  ＦＵＳＥ番号”Ｙ１０１”，Ｖｒｅｆ  ＦＵＳＥ番号”Ｙ１０２”，…の番号列の組み合わせに基づき、Ｖｒｅｆ番号を生成する。このヒューズ番号の番号列の組み合わせと、Ｖｒｅｆ番号との関係は、予め記憶部に読み込まれて保持されている。
【０１４８】
次に、ステップＳ１１１において、チップ位置解析装置４２は、中間ファイルから１行分のデータ、すなわち、Ｒｏｗ  ＦＵＳＥ番号”Ｆ１０１”の文字列を読み込む。そして、冗長アドレス決定装置２は、このチップ番号の次に読み込まれた文字列が終了の識別子”／Ｅ”であるか否かを判定する。
このとき、読み込まれた文字列のＲｏｗ  ＦＵＳＥ番号”Ｆ１０１”が”／Ｅ”と一致しないため、チップ位置解析装置４２は、読み込まれた文字列が”／Ｅ”でないと判定し、処理をステップＳ１１２へ進める。
【０１４９】
次に、ステップＳ１１２において、チップ位置解析装置４２は、次のチップ番号を示す文字列が検出するまで、ヒューズ番号のＲｏｗ  ＦＵＳＥ番号”Ｆ１０１”，Ｒｏｗ  ＦＵＳＥ番号”Ｆ１０２”，…，Ｃｏｌｗ  ＦＵＳＥ番号”Ｆ５０１”，Ｃｏｌｗ  ＦＵＳＥ番号”Ｆ５０２”，…を読み込み、テーブルファイルに従い、ヒューズ番号を冗長ワード線及び冗長ビット線に対応したヒューズのグループに分割し、各々のヒューズのグループから冗長アドレスを生成する。
【０１５０】
例えば、チップ位置解析装置４２は、ヒューズ番号の番号列｛Ｆ１０１，Ｆ１０３，Ｆ１０６，Ｆ１０８，Ｆ１１０，Ｆ１１２，Ｆ１１３，Ｆ１１５，…，Ｆ５００，Ｆ５０２，Ｆ５０５，Ｆ５０７，Ｆ５０９，Ｆ５１２，Ｆ５１４，Ｆ５１６，…｝から、テーブルフォーマットデータに基づき番号列を分割し、ヒューズ番号の並べ替えを行い、ヒューズのグループＧＲ１｛Ｆ１０８，Ｆ１０６，Ｆ１０３，Ｆ１０１｝，グループＧＲ２｛Ｆ１１５，Ｆ１１３，Ｆ１１２，Ｆ１１０｝，…，グループＧＬ１｛Ｆ５０７，Ｆ５０５，Ｆ５０２，Ｆ５００｝，グループＧＬ２｛Ｆ５１６，Ｆ５１４，Ｆ５１２，Ｆ５０９｝，…を生成する。
【０１５１】
そして、チップ位置解析装置４２は、上記各グループＧＲ１〜グループＧＬ２において、ヒューズ番号が奇数の場合にデータ「１」に変換し、ヒューズ番号が偶数の場合にデータ「０」に変換し、グループＧＲ１｛０，０，１，１｝，グループＧＲ２｛１，１，０，０｝，…，グループＧＬ１｛１，１，０，０｝，グループＧＬ２｛０，０，０，１｝，…を生成する。
【０１５２】
次に、チップ位置解析装置４２は、各グループＧＲ１，…グループＧＬ２，…のビットの配列を１６進数に変換して、グループＧＲ１｛３｝，グループＧＲ２｛Ａ｝，…，グループＧＬ１｛Ａ｝，グループＧＬ２｛１｝，…として、冗長アドレスを生成する。
そして、チップ位置解析装置４２は、処理をステップＳ１１３へ進める。
【０１５３】
次に、ステップＳ１１３において、チップ位置解析装置４２は、求めた冗長アドレスの組み合わせを、チップ番号”Ａ００１”、すなわちチップ番号”Ｃ０６，３１”に対応させて、冗長アドレステーブルファイル４４に記憶されている図１６の冗長アドレステーブルへ書き込む。
このとき、チップ位置解析装置４２は、記憶部に記憶されているロット番号”Ｃ９５−３０３０”及びウエハ番号”０００１”のデータも、チップ番号”Ｃ０６，３１”と合わせて、冗長アドレスの組み合わせに対応させて、冗長アドレステーブルへ書き込む。
【０１５４】
次に、ステップＳ１１４において、チップ位置解析装置４２は、次の行の文字列、すなわち、識別子”Ｃ”とチップ番号”Ａ００２”との文字列を読み込む。
そして、チップ位置解析装置４２は、読み込まれた文字列がチップ番号を示すか否かの判定を行う。
このとき、読み込まれた文字列がチップ番号”Ａ００２”であるため、チップ位置解析装置４２は、読み込まれた文字列がチップ番号を示し、まだチップ情報（チップ番号、ヒューズ番号）が残っていると判定して、処理をステップＳ１０９へ進める。
【０１５５】
そして、チップ位置解析装置４２は、以降、ステップＳ１１４において、チップ番号でなくウエハ番号の終了を示す文字列”／Ｅ”が検出されるまで、ステップＳ１０９〜ステップＳ１１４の処理を繰り返して行い、得られた冗長アドレスの組み合わせを対応するチップ番号とともに、冗長アドレステーブルファイル４４に記憶されている冗長アドレステーブルへ、順次書き込む。
【０１５６】
そして、ステップＳ１１４において、チップ位置解析装置４２は、終了を示す文字列”／Ｅ”が検出されると、１枚のウエハの処理が終了したことを検知し、処理をステップＳ１１５へ進める。
【０１５７】
次に、ステップＳ１１５において、チップ位置解析装置４２は、次の行の文字列を読み込み、ヒューズアドレスファイルの最後であるか否か、例えば「ＥＯＦ（エンド・オブ・ファイル）」が検出されたか否かの判定を行う。
このとき、チップ位置解析装置４２は、ウエハ番号を示す識別子”Ｗ”とウエハ番号”０００２”との文字列を読み込んだとすると、ヒューズアドレスファイルの最後でないことを確認し、処理をステップＳ１０４へ進める。
【０１５８】
次に、チップ位置解析装置４２は、ステップＳ１１５において、ヒューズアドレスファイルの最後であることが検出されるまで、すなわち、ロット番号”ＣＢ９５−３０３０”のロットの全てのウエハの冗長アドレスの生成が終了するまで、ウエハ番号”０００２”以降の冗長アドレスの生成を、上述したように、ステップＳ１０４〜ステップＳ１１５の処理を繰り返して行う。
そして、チップ位置解析装置４２は、次の行の文字列を読み込み、ヒューズアドレスファイルの最後であることを検出した場合、例えば「ＥＯＦ」が検出された場合、冗長アドレスの生成の処理（図２２のフローチャート）を終了する。
【０１５９】
以下、置換アドレス読取装置４１における、組み立てられた半導体装置（組立品）からの置換アドレスの抽出方法（ロールコール法）について、図１７及び図１８を用いて説明する。
図１７は、メモリセルアレイと、冗長用のメモリセルとの構成を示す概念図である。図１８は、置換アドレス読取装置４１における冗長アドレスの抽出の流れを示すフローチャートである。
【０１６０】
図１７において、領域１００に記述されている文字列”０”〜文字列”Ｆ”は列方向に配置されたワード線のアドレスを示しており、領域２００に記述されている文字列「０」〜文字列「Ｆ」は行方向に配置されたビット線のアドレスを示している。そして、ワード線とビット線との交差点にメモリセルが配置されている。例えば、メモリセルＭＣＦＦは、ワード線Ｆとビット線Ｆとの交点に配置されている。
【０１６１】
ＲＸは冗長ワード線に対応する冗長メモリセル領域を示しており、ＲＹは冗長ビット線に対応する冗長メモリセル領域を示している。
冗長メモリセル領域ＲＸは、グループＧＲ１，グループＧＲ２，…に各々対応した冗長ワード線に接続されたメモリのブロックに分離されている。
同様に、冗長メモリセル領域ＲＹは、グループＧＬ１，グループＧＬ２，…に各々対応した冗長ビット線に接続されたメモリのブロックに分離されている。
【０１６２】
以下、図１８のフローチャートに従って、置換アドレス読取装置４１における冗長アドレスの抽出処理を説明する。以下に説明されるステップ毎の動作は、内部に設けられた記憶部に記憶されている測定プログラムに従い、置換アドレス読取装置４１のＣＰＵが動作し、必要なデータの演算処理、及びＣＰＵが測定に必要な測定回路を制御する順序を示している。
ステップＳ１において、置換アドレス読取装置４１の記憶部には、試験対象となる半導体装置のカタログに載せられているスペックに基づき、試験で半導体装置へ入力させる入力電圧／入力電流値の値、動作時における速度を測定するためのタイミングのデータ、半導体装置を動作させるパターンなどの測定条件が設定される。
【０１６３】
次に、ステップＳ２において、置換アドレス読取装置４１は、上記ＣＰＵにより、半導体装置の動作をノーマルモードに設定する。
ここで、ノーマルモードとは、欠陥フェイルビットが冗長回路に置換されて、書き込み及び読み出しの動作が行われる状態を示している。
すなわち、置換アドレス読取装置４１により、半導体装置のメモリセルにデータを書き込む場合、冗長ワード線に置き換えられていないワード線がアクセスされたときは、このワード線に接続されたメモリセルにデータを書き込み、置き換えられたワード線がアクセスされたときは、ワード線に対応したメモリセルにデータを書き込まずに、このワード線のアドレスが書き込まれたグループ、すなわち冗長ワード線に対応するメモリセルにデータが書き込まれる。
【０１６４】
例えば、ワード線３に対応する列のメモリセル領域にデータを書き込むと、置換されたグループＧＲ１に対応する行のメモリセル領域にデータが書き込まれる。しかしながら、書き込む側（置換アドレス読取装置４１）は、この指定されたワード線が置換されているか否か、及びどのヒューズのグループに置き換えられているかの意識を持たずに行う。当然のことながら、メモリセルに記憶されているデータを読み出す場合も同様に、読み出す側（置換アドレス読取装置４１）は、この指定されたワード線が置換されているか否か、及びどのヒューズのグループに置き換えられているかの意識を持たない。
【０１６５】
次に、ステップＳ３において、置換アドレス読取装置４１は、１ビット線分のメモリセル、例えば、列（ビット線方向、図１７では横方向）のメモリセル領域Ｒ２０１のメモリ全てに、「Ｈ」レベルのデータを書き込む。
また、メモリセル領域において、ワード線３がグループＧＲ１に対応する冗長ワード線に置換され、ワード線ＡがグループＧＲ２に対応する冗長ワード線に置換され、また、ワード線４，ワード線Ｃ及びワード線Ｄも他の冗長ワード線と置換されている。
【０１６６】
このため、メモリセルＭＣ３０及びメモリセルＭＣＡ０に書き込まれた「Ｈ」レベルのデータは、実際には、それぞれ冗長メモリセル領域ＲＸのメモリセルＭＧＲ１，メモリセルＭＧＲ２に書き込まれている。
また、他のメモリセルＭＣ４０，メモリセルＭＣＣ０及びメモリセルＭＣＤ０に書き込まれた「Ｈ」レベルのデータも同様に、冗長メモリセル領域ＲＸにおける、置換された冗長ワード線に対応するメモリセルに各々書き込まれる。
【０１６７】
次に、ステップＳ４において、置換アドレス読取装置４１は、ＣＰＵにより、半導体装置の動作をテストモードに設定する。
ここで、テストモードは、ワード線０〜ワード線Ｆ，及びビット線０〜ビット線Ｆにより決まるアドレスを使用せずに、冗長メモリセル領域ＲＸ及び冗長メモリセル領域ＲＹの特定のアドレスのメモリセルにデータを書き込むモードを示している。
【０１６８】
すなわち、半導体装置の所定の複数のピンに特定のパターンのデータを与えることにより、冗長メモリセル領域ＲＸ及び冗長メモリセル領域ＲＹが通常のアドレスデコーダから分離され、冗長メモリセル領域ＲＸ及び冗長メモリセル領域ＲＹに対するテスト用のデコーダに切り替わる。これにより半導体装置は、書き込む側（置換アドレス読取装置４１）が意識して、特定の冗長メモリセル領域ＲＸ及び冗長メモリセル領域ＲＹの特定のアドレスのメモリセルにデータが書き込める状態となる。
【０１６９】
次に、ステップＳ５において、置換アドレス読取装置４１は、一番目のヒューズのグループであるグループＧＲ１に対応するメモリ領域の１ビット線分のメモリセル、すなわちメモリセルＭＧＲ１に、「Ｌ」レベルのデータを書き込む。
これにより、メモリセルＭＧＲ１に記憶されているデータは、「Ｈ」レベルから「Ｌ」レベルへ書き換えられる。
【０１７０】
次に、ステップＳ６において、置換アドレス読取装置４１は、半導体装置の動作モードを、テストモードからノーマルモードへ設定し直す。
【０１７１】
次に、ステップＳ７において、置換アドレス読取装置４１は、１ビット線分のメモリセル全て、すなわちメモリセル領域２０１のメモリセル全てのデータを読み出し、順次、読み出されたデータが初めに書き込まれた「Ｈ」レベルのデータか否かの判定を行い、欠陥セルに対応する冗長ワード線のアドレスを、図示しないフェイルメモリへ書き込む。
このとき、メモリセルＭＧＲ１に記憶されているデータが「Ｌ」レベルに書き換えられている。
このため、置換アドレス読取装置４１は、半導体装置がノーマルモードであるので、グループＧＬ１に対応する冗長ワード線のアドレスとして、置換されたワード線３のアドレス「３」をフェイルメモリに書き込む。
【０１７２】
次に、ステップＳ８において、置換アドレス読取装置４１は、フェイルメモリを検索して、フェイルとなったメモリセルがあるか否か、すなわち、半導体装置が試験にパスしたか否かの判定を行う。
このとき、置換アドレス読取装置４１は、フェイルメモリにアドレスのデータが存在するため、処理をステップＳ９へ進める。
【０１７３】
次に、ステップＳ９において、置換アドレス読取装置４１は、フェイルメモリに記憶されているワード線３のアドレス「３」を読み出す。このアドレス「３」が冗長アドレスとなる。
すなわち、ノーマルモードにおいて、１ビット線分のメモリセル全てに「Ｈ」レベルのデータを書き込むことにより、置換されていないワード線に対応するメモリセルには、そのまま「Ｈ」レベルのデータが書き込まれる。
【０１７４】
一方、置換されているワード線に対応するメモリセル、例えば、上記で説明に使用したメモリセルＭＣ３０に書き込まれた「Ｈ」レベルのデータは、ステップＳ３に記載したように、冗長メモリセル領域ＲＸにおいて、置換アドレス読取装置４１により、ワード線３と置換されたグループＧＲ１の冗長ワード線に対応するメモリセルＭＧＲ１に書き込まれる。
【０１７５】
そして、置換アドレス読取装置４１は、半導体装置の動作状態をテストモードに変更し、冗長メモリセル領域ＲＸのメモリセルＭＧＲ１に「Ｌ」レベルのデータを書き込む。
そして、置換アドレス読取装置４１は、半導体装置の動作状態をノーマルモードに戻し、ビット線０に対応するメモリセル領域Ｒ２０１のメモリセル全てのデータを読みだし、「Ｈ」レベルのデータから「Ｌ」レベルのデータへ変化しているメモリセルを検出することで、メモリセルＭＧＲ１に対応するグループＧＲ１の冗長ワード線と置換された、ワード線３を検出することが出来る。
【０１７６】
次に、ステップＳ１０において、置換アドレス読取装置４１は、検出されたワード線３のアドレス「３」を、ワード線の置換アドレスとして、図１１の置換アドレス情報ファイル４３へ出力する。図１９は、抽出された置換アドレスの値と、ヒューズのグループを構成するヒューズ番号との対応を示すテーブルであり、サンプル番号毎に生成される。図１９に示す置換アドレス情報ファイル４３は、サンプル番号”ＳＰ００１”に対応している。
【０１７７】
例えば、領域Ｒ３０１には、置換アドレス読取装置４１により、グループＧＲ１を構成する「ヒューズＦ１０１〜ヒューズＦ１０８」の文字列がＦＵＳＥの項目で記述され、グループＧＲ１に対応する冗長アドレスの項目として、”３”の文字列が記述される。
そして、置換アドレス読取装置４１は、処理をステップＳ１２へ進める。
【０１７８】
次に、ステップＳ１２において、置換アドレス読取装置４１は、冗長メモリセル領域ＲＸに、他の冗長ワード線が有るか否かの判定を行う。
置換アドレス読取装置４１は、上記判定の結果、次の冗長ワード線、すなわちグループＲＧ２に対応する冗長ワード線があるため、ステップＳ１に処理を戻す。
ここで、ステップＳ１〜ステップＳ４までは、各ステップともに、上述した内容と同様の処理が行われる。
【０１７９】
そして、ステップＳ５において、置換アドレス読取装置４１は、二番目のヒューズのグループであるグループＧＲ２に対応するメモリ領域の１ビット線分のメモリセル、すなわちメモリセルＭＧＲ２に、「Ｌ」レベルのデータを書き込む。これにより、メモリセルＭＧＲ２に記憶されているデータは、「Ｈ」レベルから「Ｌ」レベルへ書き換えられる。
【０１８０】
そして、ステップＳ６〜ステップＳ９までは、各ステップともに、上述した内容と同様の処理が行われる。
次に、ステップＳ１０において、置換アドレス読取装置４１は、検出されたワード線Ａのアドレス「Ａ」を、ワード線の置換アドレスとして、置換アドレス情報ファイル４３へ格納する。
【０１８１】
例えば、領域Ｒ３０２には、置換アドレス読取装置４１により、グループＧＲ２を構成する「ヒューズＦ１０９〜ヒューズＦ１１６」の文字列が「ＦＵＳＥ」の項目で記述され、グループＧＲ２に対応する「冗長（リダンダンシ）アドレス」の項目として、「Ａ」の文字列が記述される。
そして、置換アドレス読取装置４１は、処理をステップＳ１２へ進める。
【０１８２】
次に、ステップＳ１２において、置換アドレス読取装置４１は、冗長メモリセル領域ＲＸに、他の冗長ワード線が有るか否かの判定を行う。
置換アドレス読取装置４１は、上記判定の結果、次の冗長ワード線、すなわちグループＲＧ３に対応する冗長ワード線があるため、ステップＳ１に処理を戻す。
ここで、ステップＳ１〜ステップＳ４までは、各ステップともに、上述した内容と同様の処理が行われる。
【０１８３】
そして、ステップＳ５において、置換アドレス読取装置４１は、三番目のヒューズのグループであるグループＧＲ３に対応するメモリ領域の１ビット線分のメモリセル、すなわちメモリセルＭＧＲ３に、「Ｌ」レベルのデータを書き込む。これにより、メモリセルＭＧＲ３に記憶されているデータは、「Ｈ」レベルから「Ｌ」レベルへ書き換えられる。
しかしながら、グループＧＲ３に対応する冗長ワード線が、どのワード線との置換にも使用されていないため、メモリセル領域Ｒ２０１の何れのメモリセルが記憶しているデータも変化しない。
【０１８４】
そして、ステップＳ６及びステップＳ７までは、各ステップともに、上述した内容と同様の処理が行われる。
次に、ステップＳ８において、メモリセル領域Ｒ２０１の何れのメモリセルのデータも「Ｈ」レベルであるため、置換アドレス読取装置４１は、フェイルメモリにアドレスのデータが存在しないことを検出し、処理をステップＳ１１へ進める。
【０１８５】
次に、ステップＳ１１において、置換アドレス読取装置４１は、フェイルメモリにアドレスのデータが存在しないため、グループＧＲ３に対応する冗長ワード線が、何れのワード線とも置換されていないことを検出し、このグループＧＲ３に対応する冗長ワード線が使用されていないことを示す文字列「ＵＮＵＳＥ」を、置換アドレス情報ファイル４３へ格納する。
【０１８６】
例えば、領域Ｒ３０３には、置換アドレス読取装置４１により、グループＧＲ３を構成する「ヒューズＦ１１７〜ヒューズＦ１２４」の文字列が「ＦＵＳＥ」の項目で記述され、グループＧＲ３に対応する「冗長アドレス」の項目として、「ＵＮＵＳＥ」の文字列が記述される。
そして、置換アドレス読取装置４１は、処理をステップＳ１２へ進める。
【０１８７】
そして、置換アドレス読取装置４１は、上述したステップＳ１〜ステップＳ１２までの処理を繰り返し、全ての冗長メモリセル領域ＲＸ、すなわち全ての冗長ワード線に対して、置換アドレスを抽出した後、冗長メモリセルＲＹ、すなわち冗長ビット線の置換アドレスの抽出処理を開始する。
ここで、冗長ワード線の置換アドレスの抽出処理と、冗長ビット線の置換アドレスの抽出処理との処理内容は同様である。
【０１８８】
冗長ビット線の置換アドレスの抽出処理が、冗長ワード線の置換アドレスの抽出処理と異なる点のみを下記に示し、フローチャート全体の説明は省略する。
まず、ステップＳ３において、置換アドレス読取装置４１は、１ワード線分のメモリセル、例えば、行（ワード線方向、図１７では縦方向）のメモリセル領域Ｒ１０１のメモリ全てに、「Ｈ」レベルのデータを書き込む。
また、メモリセル領域において、ビット線１がグループＧＬ２に対応する冗長ワード線に置換され、ビット線ＡがグループＧＬ１に対応する冗長ビット線に置換され、また、ビット線５，ビット線７及びビット線９も他の冗長ビット線と置換されている。
【０１８９】
このため、メモリセルＭＣ０Ａ及びメモリセルＭＣ０１に書き込まれた「Ｈ」レベルのデータは、実際には、それぞれ冗長メモリセル領域ＲＹのメモリセルＭＬＲ２，メモリセルＭＧＬ１に書き込まれている。
また、他のメモリセルＭＣ０５，メモリセルＭＣ０７及びメモリセルＭＣ０９に書き込まれた「Ｈ」レベルのデータも同様に、冗長メモリセル領域ＲＹにおける、置換された冗長ビット線に対応するメモリセルに各々書き込まれる。
【０１９０】
ステップＳ５において、置換アドレス読取装置４１は、一番目のヒューズのグループであるグループＧＬ１に対応するメモリ領域の１ワード線分のメモリセル、すなわちメモリセルＭＧＬ１に、「Ｌ」レベルのデータを書き込む。
これにより、メモリセルＭＧＬ１に記憶されているデータは、「Ｈ」レベルから「Ｌ」レベルへ書き換えられる。
【０１９１】
ステップＳ７において、置換アドレス読取装置４１は、１ワード線分のメモリセル全て、すなわちメモリセル領域２０１のメモリセル全てのデータを読み出し、順次、読み出されたデータが初めに書き込まれた「Ｈ」レベルのデータか否かの判定を行い、不良となったメモリセルのビットに対応する冗長ビット線のアドレスを、図示しないフェイルメモリへ書き込む。
【０１９２】
このとき、メモリセルＭＧＬ１に記憶されているデータが「Ｌ」レベルに書き換えられている。
このため、置換アドレス読取装置４１は、半導体装置がノーマルモードであるので、グループＧＬ１に対応する冗長ビット線のアドレスとして、置換されたビット線Ａのアドレス「Ａ」をフェイルメモリに書き込む。
【０１９３】
ステップＳ１０において、置換アドレス読取装置４１は、検出されたビット線Ａのアドレス「Ａ」を、ビット線の冗長アドレスとして、図１１に示す置換アドレス情報ファイル４３へ格納する。図１９は、抽出された置換アドレスの値と、ヒューズのグループを構成するヒューズ番号との対応を示すテーブルであり、サンプル番号毎に生成される。図１９に示す置換アドレス情報ファイル４３は、サンプル番号”ＳＰ００１”に対応している。
【０１９４】
例えば、領域Ｒ３５１には、置換アドレス読取装置４１により、グループＧＬ１を構成する「ヒューズＦ５０１〜ヒューズＦ５０８」の文字列が「ＦＵＳＥ」の項目で記述され、グループＧＬ１に対応する「冗長アドレス」の項目として、「Ａ」の文字列が記述される。
以下同様に、置換アドレス読取装置４１は、ステップＳ１〜ステップＳ１２を繰り返し実行し、全ての冗長メモリセル領域ＲＹ、すなわち全ての冗長ビット線に対して、置換アドレスを抽出した後、１つの組立品に対する置換アドレスの処理を終了する。
そして、順次、上述したように各チップの置換アドレスの抽出を、ロット全てのウエハに対して行う。
【０１９５】
上述してきたように、本発明によれば、置換アドレス情報ファイル４３における置換アドレスの組み合わせと、同一の組み合わせの冗長アドレスを有するチップを、冗長アドレステーブルから検索することで、組立後の半導体素子のパッケージを破壊せずに、チップのロット番号，ウエハ番号及びチップ番号を検出することが出来る。
【０１９６】
これにより、本発明によれば、電気的な置換アドレス読取装置４１におけるロールコール法を利用して、置換アドレスを読み取り、ロット番号，ウエハ番号及びチップ番号を検出する冗長アドレスの生成が行えるので、多数の半導体装置の組立品の評価をパッケージに封入したままの状態で、異常な製造装置やプロセス工程の推定が非常に短時間に行うことが可能となる。
また、本発明によれば、正確な、ウエハ工程におけるロット内でのウエハの位置情報及びウエハ内でのチップの位置情報が得られるため、異常な製造装置やプロセス工程を高い確度で推定することが可能となる。
【０１９７】
そして、上記不良解析から得られた異常のある製造装置やプロセス工程の情報をウエハ工程にフィードバックすることにより、ウエハ工程における異常な製造装置やプロセス工程の修正への対応が高速化する事が出来る。
従って、本発明は、新たなプロセスの立ち上げ（開発），新たな製造装置の導入や新製品の投入等や現在用いられているプロセスのプロセス管理に用いることで、不良原因の早期発見が行え、半導体装置を安定して製造できる効果がある。
【０１９８】
また、ウエハ工程における各プロセス工程の品質管理において、ロット番号からロットの各プロセス工程の処理の日時が特定でき、不良原因となったプロセス工程の異常の究明に、周囲の環境などのプロセス自体の要因を解析することも可能となる。
【０１９９】
また、上述の説明において、冗長アドレス決定装置２が、ヒューズアドレスから冗長アドレスを生成する構成を示したが、冗長アドレス決定装置２が決定した置換するアドレスを、直接置換アドレス情報ファイル４３に出力することも可能である。
すなわち、段落番号「００３７」における置換されるアドレス信号｛Ａ３，Ａ２，Ａ１，Ａ０｝＝｛０，０，１，１｝を１６進数とし、冗長アドレス「３」とする構成も可能である。
【０２００】
上述してきたように、第２の実施形態では、チップに分割した後のチップ位置情報を冗長回路の置換アドレスをもとに検出するようにしたので、第３の従来技術や第４の従来技術のようにチップに専用のチップ位置情報記憶領域を設ける必要がなく、また、ウエハ製造ラインに製造装置やプロセス工程を追加する必要がない。
このため、工程数やチップサイズを増大させることなく、半導体装置の製造コストは上昇しない。
【０２０１】
また、トリミング装置に出力するヒューズ情報をもとに置換アドレスを算出するようにしたので、フェイルビットマップ情報を記憶しておくような従来技術に比較して、保存しておく情報量を大幅に低減できる。例えば、１２８Ｍビットの半導体メモリのフェイルマップ情報は、８ビットを１語（１バイト）として保存しても、１チップ当たり１６Ｍバイト、２００チップ／１ウエハでは３．２Ｇバイト、５０ウエハ／１ロットでは１６Ｇバイトにもなる。これに対して本実施形態では、１チップ当たり０．１ｋバイト（＝平均１００置換アドレス×８ビット）、２００チップ／１ウエハ当たりでは２０ｋバイト、１ロット／５０ウエハでは１Ｍバイトですむ。
【０２０２】
さらに、置換アドレス情報を利用して、不良分布を作成し、この分布をもとに不良原因を推定することもできる。
このため、置換アドレス情報を保存しておくことで、ウエハ状態におけるチップ位置情報と不良解析用の情報とを兼用することが可能になり、少ない記憶情報でウエハ製造ラインの生産管理が可能になる。
【０２０３】
【発明の効果】
本発明によれば、不良と判定された組立品のチップの位置情報を、チップに保持されているチップデータから解析するようにしたので、ウエハ工程において半導体装置の不良原因となる製造装置やプロセス工程の異常を短期間に推定することができる。また、ロットにおけるウエハの位置及びウエハにおけるチップの位置の情報からをもとに不良原因を高い確度で推定できるため、異常のある製造装置やプロセス工程の改善を迅速に行え、チップの歩留まりを早く向上させられる。さらに、パッケージの樹脂を除去せずに、ＬＳＩテスタ等により電気的に半導体装置のチップデータを読み出し、この読み出されたチップデータと、すでに登録されているロット情報，ウエハ情報及びこのウエハにおけるチップの位置情報とを関連づけることで、不良の分布パターンを得ることができ、ウエハ工程における異常な製造装置やプロセス工程の推定が、短時間に大量の半導体装置のチップを解析に用いて行うことができる。その結果、半導体装置を安定して生産することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体装置生産システムの構成例を示すブロック図である。
【図２】本発明の第の実施形態による半導体装置生産システムの動作の流れを示すフローチャートである。
【図３】図１におけるウエハ製造ライン２０の具体的な構成例を示す概念図である。
【図４】図１における製造履歴情報ファイル２１の構成例を示す図である。
【図５】図１におけるウエハ検査情報ファイル２３の構成例を示す図である。
【図６】第１の実施形態による半導体装置生産システムにおいてウエハ上に形成されるチップ情報記憶回路の構成例を示す概念図である。
【図７】図１における組立品検査情報ファイル２８の構成例を示す図である。
【図８】図２における不良分布生成工程ＳＡ２４と不良原因推定工程ＳＡ２５とを説明する詳細なフローチャートである。
【図９】図１の不良分析データベース３５に記憶されている不良チップの分布のパターンである。
【図１０】図１の不良分析データベース３５に記憶されている不良チップの分布のパターンである。
【図１１】本発明の第２の実施形態による半導体装置生産システムの構成例を示すブロック図である。
【図１２】本発明における冗長アドレス決定装置２がヒューズの切断箇所を示すヒューズアドレスのフォーマット構成を示す図である。
【図１３】１本の冗長ワード線のアドレスを設定するヒューズ回路の構成例を示す概念図である。
【図１４】冗長ワード線順にヒューズ開始番号が記述されたテーブルフォーマットファイルの構成を示す図である。
【図１５】置換アドレス決定装置２の出力する中間ファイルの構成を示す図である。
【図１６】置換アドレス決定装置２の出力する冗長アドレステーブルのフォーマットを示す図である。
【図１７】メモリセルアレイと冗長用のメモリセルとの構成を示す概念図である。
【図１８】図１のＬＳＩテスタ１における冗長アドレスの抽出の流れを示すフローチャートである。
【図１９】置換アドレス読み取り装置４１の出力する置換アドレス情報ファイル４３の構成を示す図である。
【図２０】組立品用テスタ２７の出力する組立品検査情報ファイル２８の構成を示す図である。
【図２１】不良分布生成装置３２の出力するフェイルチップ分布表の構成を示す図である。
【図２２】各チップのロット番号，ウエハ番号及びチップ番号に対応する冗長アドレスを、ウエハ工程後の半導体装置のチップのヒューズアドレスから生成する処理の流れを示すフロチャートである。
【図２３】従来例における不良解析の工程を示す概念図である。
【図２４】従来例における不良解析の工程を示す概念図である。
【図２５】不良と判定された半導体装置のチップの配置個所を示すウエハの表面の概念図である。
【図２６】側面から見た、ボート（ウエハを複数固定する器具）におけるウエハ位置を示す概念図である。
【図２７】不良と判定された半導体装置のチップの配置個所を示すウエハの表面の概念図である。
【符号の説明】
１  ＬＳＩテスタ
２  置換アドレス決定装置
３  トリミング装置
４  欠陥セル検査情報ファイル
５  ヒューズ情報ファイル
２０  ウエハ製造ライン
２１  製造履歴情報ファイル
２２  ウエハ用テスタ
２６  パッケージ組立装置
２７  組立品用テスタ
２８  組立品検査情報ファイル
３２  不良分布生成装置
３３  表示装置
３４  不良原因推定装置
４１  置換アドレス読取装置
４２  チップ位置解析装置
４３  置換アドレス情報ファイル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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