(57)【特許請求の範囲】
【請求項１】
複数の信号線の一つを選択的に低電位にディスチャージして駆動するために該複数の信号線の各々に接続されたスイッチ回路を含む半導体集積回路であり、該スイッチ回路の各々は、
コレクタが高電位電源に接続され、エミッタが上記複数の信号線のうちの対応する信号線に接続された該対応する信号線のチャージ用の第１のバイポーラトランジスタと、
エミッタが共通の電流源に接続され、コレクタが該対応する信号線に接続された該対応する信号線のディスチャージ用の第２のバイポーラトランジスタと、
一端が上記対応する信号線に接続され、他端が上記第２のバイポーラトランジスタのベースに接続されたスイッチと、
上記スイッチをオン・オフ制御することにより上記第２のバイポーラトランジスタを介して上記対応する信号線のディスチャージ動作を制御するための肯定出力端子と、上記第１バイポーラトランジスタをオン・オフ制御することにより上記対応する信号線のチャージ動作を制御する否定出力端子とを有する論理回路と、
上記論理回路の肯定出力端子と上記スイッチの制御端子との間に配置されたＭＯＳトランジスタと、アノードが上記スイッチの制御端子に接続され、カソードが共通のバイアス用電流源に接続されたダイオードとで構成されるレベルシフト回路と、を有することを特徴とする半導体集積回路。
【請求項２】
上記ダイオードは、上記スイッチの制御端子にドレインとゲートが接続され、ソースに上記共通のバイアス用電流源が接続された第２のＭＯＳトランジスタで構成されることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、例えばメモリのワード線のような大きな負荷を有する信号線を高速に駆動するのに適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、メモリの高集積化に伴い、ワード線及びビット線に接続されるメモリセル数が増大し、ワード線及びビット線の浮遊容量が大きくなってきている。メモリのアクセス時間を短縮するためにはこれら浮遊容量の充放電時間を短縮することが重要である。このため、バイポーラＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）では、特開昭５９−１３２４９０号公報に記載のような高速のワード線放電回路が多数提案されている。しかし、これらの放電回路はワード線の信号が高電位の時、常にワード線に電流を流す回路形式であるため、ワード線の電位が低下する問題があった。
【０００３】
この問題を解決するため、発明者らは既に図７に示す半導体集積回路を提案している（特開平２−２６５０９５号）。同図において、Ｗはワード線、ＱＷはワード線駆動用トランジスタ、ＱＤＣは放電用トランジスタ、ＭＮは該放電用トランジスタＱＤＣのオン・オフを制御するスイッチ用ＭＯＳトランジスタ、ＩＤＣは放電電流用の電流源であり複数の該放電用トランジスタＱＤＣのエミッタが接続されている。ＤＲは上記ワード線駆動用トランジスタＱＷ及びスイッチ用ＭＯＳトランジスタＭＮを駆動する論理ゲートである。ここで、該論理ゲートＤＲは相補信号（ＯＲ，ＮＯＲ）を出力するＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）回路を例として示している。そして、出力信号ＮＯＲで上記ワード線駆動用トランジスタＱＷを駆動し、出力信号ＯＲで上記スイッチ用ＭＯＳトランジスタＭＮを駆動する回路構成である。
【０００４】
従来回路の動作電位を図８に示す。図７及び図８を用いて従来回路の動作を説明する。条件としてワード線の信号振幅が２Ｖ、論理ゲートの相補出力の信号振幅が２Ｖ、バイポーラトランジスタのベース・エミッタ間電圧が０．８Ｖ、ＭＯＳトランジスタの耐圧が３．０Ｖとする。ここで論理ゲートＤＲの入力ＸＤ１，ＸＤ２が低電位（例えば−２．８Ｖ）の時、ワード線Ｗは高電位（−０．８Ｖ）となり、ＭＯＳトランジスタＭＮのゲートは低電位（−２．０Ｖ）で駆動されオフとなるため、放電用トランジスタＱＤＣもオフとなり放電電流はワード線に流れない。一方、ワード線Ｗが高電位から低電位に切り換わる時及びワード線が低電位（−２．８Ｖ）の時、ＭＯＳトランジスタＭＮは高電位（０Ｖ）で駆動されオンとなるため、放電用トランジスタＱＤＣもオンとなり放電電流がワード線に流れる。
【０００５】
以上のようにワード線が高電位の時、ワード線には放電電流が流れないため、選択されたワード線の電位が低下するという問題が生じない。しかも、ワード線が高電位から低電位に切り換わる時は放電電流が流れるので、ワード線の高電位から低電位への切り換わりを高速化することができる。
【０００６】
【発明が解決しようとする課題】
しかし、図８に示すように、従来の半導体集積回路ではワード線Ｗが低電位（−２．８Ｖ）の時、ＭＯＳトランジスタＭＮのゲート・ドレイン間にかかる電圧は２．８Ｖと大きい。これに対しＭＯＳトランジスタの耐圧が２．８Ｖ以上であれば問題はない。ところが近年、ＭＯＳトランジスタの負荷駆動性能を向上するために（スイッチング動作を高速化するために）、ゲート酸化膜厚を薄くする傾向にある。これに伴いＭＯＳトランジスタの耐圧が小さくなる傾向にあり、例えばＭＯＳトランジスタの耐圧が２．８Ｖ以下の場合は図７の構成を有する従来の半導体集積回路の使用が困難となる。対策として、ワード線の信号振幅を小さくする方法があるが、この場合、メモリセルの書き込み特性の高速化が難しくなる。また、ＭＮのような一部のＭＯＳトランジスタに対してだけ特別な高耐構造を採用することも可能であるが、それには製造に用いるフォトマスク数の増大など製造プロセスを複雑化しなければならないから、回路的な手段を講ずることができない場合にだけプロセス的な手段を講ずるのが得策である。
【０００７】
上述のＭＯＳトランジスタＭＮによるワード線ディスチャージの構成は、ビット線を選択するカラムスイッチの制御線に対するディスチャージの構成にも採用され、この場合も上記同様にスイッチＭＯＳトランジスタの耐圧の問題が有る。
【０００８】
本発明の目的は、ワード線等の信号線の信号振幅を小さくせずに、信号線を選択的にディスチャージするためのスイッチの制御信号の信号レベルを上記スイッチの耐圧よりも低くし、しかも、上記信号線の非ディスチャージ期間には当該信号線に放電電流が流れないことを保証することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、エミッタが電流源（ＩＤＣ）に接続され、コレクタが負荷（Ｗ）に接続された第１のバイポーラトランジスタ（ＱＤＣ）と、一端が上記負荷に接続され他端が上記トランジスタのベースに接続されたスイッチ（ＭＮ）と、上記スイッチのオン・オフを制御することで上記第１のバイポーラトランジスタを介して上記負荷に流れる電流を制御する論理回路（ＤＲ）とを含む半導体集積回路において、上記論理回路の出力を受けるレベルシフト回路（ＬＳ）を設け、レベルシフト回路の出力を前記スイッチの制御端子に接続する。上記スイッチには、第１のＭＯＳトランジスタ（ＭＮ）を採用することができる。上記負荷は、メモリセルの選択端子が接続されたワード線、又はメモリセルのデータ端子が接続されたビット線を選択するカラムスイッチの選択制御線などの信号線とされる。上記レベルシフト回路は、例えば、上記論理回路の出力とスイッチの制御端子との間に配置された第２のＭＯＳトランジスタ（ＭＮ２）と、上記スイッチの制御端子にアノードが接続されたダイオード（ＱＤ）と、上記ダイオードのカソードに接続されたバイアス用電流源（ＩＤＣ２）とを含んで構成することができる。前記ダイオードは、自らのドレインとゲートを接続した所謂ダイオード接続された第３のＭＯＳトランジスタに置き換えることも可能である。
【００１２】
上記した手段によれば、ワード線等の信号線を選択的にディスチャージするためのスイッチの制御信号の信号レベルは、レベルシフト回路によって低くされ、第１のＭＯＳトランジスタのようなスイッチのゲート・ドレイン間電圧を当該トランジスタの耐圧よりも低くするように作用する。このとき、ワード線等の信号線の信号振幅を小さくする必要はない。上記信号線の非ディスチャージ期間には当該信号線に放電電流が流れないことを保証するから、選択レベルに駆動されたワード線に代表されるように、選択レベルにされた信号線の電位が不所望に低下するという問題を生じない。また、ワード線に代表される信号線が選択レベルである高電位から非選択レベルである低電位に切り換わる時は前記第１のバイポーラトランジスタを介して放電電流が流れるので、ワード線等の信号線の高電位から低電位（即ち選択レベルから非選択レベル）への切り換わりを高速化することができる。このため、本発明を半導体メモリのワード線に適用する場合には、メモリのアクセス時間を短縮化することができる。
【００１３】
【発明の実施の形態】
図６には本発明に係る半導体集積回路の一例であるバイポーラＲＡＭのような半導体メモリが全体的に示される。同図に示される半導体メモリ１は、メモリセルアレイ２、ロウデコーダ及びワードドライバ３、ロウアドレスバッファ４、センス回路５、カラムデコーダ及びドライバ６、カラムアドレスバッファ７、読み出し書き込み制御回路８、出力バッファ９を有する。メモリセルアレイ２は、選択端子がワード線に、データ入出力端子が相補ビット線に接続された多数のメモリセルを有し、それらメモリセルはマトリクス状に配置されている。ロウアドレスバッファ４はロウアドレス信号を内部相補アドレス信号に変換し、これを受けるロウデコーダ及びワードドライバ３が内部相補アドレス信号を解読し、それによって選ばれるワード線を選択レベルに駆動する。カラムアドレスバッファ７はカラムアドレス信号を内部相補アドレス信号に変換し、これをカラムデコーダ及びドライバ６で解読する。相補ビット線は、カラムデコーダ及びドライバ６による解読結果にしたがって選択される。このようにして、ロウアドレス信号およびカラムアドレス信号で指定されるメモリセルが選択されることになる。
【００１４】
前記読み出し書き込み制御回路は、ライトイネーブル信号ＷＥｂ及びデータ入力信号ＤＩに応答して、前記選択されたメモリセルに対して、読み出し、又は書き込みの制御を行う。選択されたメモリセルから読み出された信号は、センス回路５及び出力バッファ９を経てデータ出力信号ＤＯとしてメモリの外部に出力される。チップ選択信号ＣＳｂは、チップ非選択時には読み出し書き込み制御回路８及び出力バッファ９を介して読み出し及び書き込みを禁止する。
【００１５】
図６の例ではＤＩ，ＤＯが１ビットのように図示されているが、実際にはメモリセルアレイ２は複数群に分割されており、各群毎にＤＩ，ＤＯが設けられているものと理解されたい。
【００１６】
上記半導体メモリ１は、単結晶シリコンのような１個の半導体基板に形成されている。
【００１７】
図１には図６の半導体メモリにおけるワード線駆動回路の詳細な一例が示される。ワード線駆動回路は前記ロウデコーダ及びワードドライバ３に内蔵されており、図１ではワード線１本分の構成が例示されている。図７の構成に比べてレベルシフト回路ＬＳが追加されている。
【００１８】
図１において、Ｗはワード線、ＱＷはワード線駆動用トランジスタ（ｎｐｎバイポーラトランジスタ）、ＱＤＣは放電用トランジスタ（ｎｐｎバイポーラトランジスタ）、ＭＮは該放電用トランジスタＱＤＣのオン・オフを制御するｎチャンネル型のスイッチ用ＭＯＳトランジスタ、ＩＤＣは放電電流用の電流源であり複数の該放電用トランジスタＱＤＣのエミッタが接続されている。ＤＲは上記ワード線駆動用トランジスタＱＷ及びスイッチ用ＭＯＳトランジスタＭＮを駆動する論理回路としての論理ゲートである。該論理ゲートＤＲは相補信号（ＯＲ，ＮＯＲ）を出力するＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）回路として示されている。即ち、この論理ゲートＤＲはｎｐｎ型バイポーラトランジスタＱ１〜Ｑ３と、負荷抵抗ＲＣＬ，ＲＣＲと、電流源ＩＣＳとから構成され、入力ＸＤ１，ＸＤ２に対して論理和と負論理和を採り、夫々の結果を信号ＯＲ，ＮＯＲとして出力する。そして、出力信号ＮＯＲで上記ワード線駆動用トランジスタＱＷを駆動し、出力信号ＯＲを受けるレベルシフト回路ＬＳの出力信号ＯＲｓで上記スイッチ用ＭＯＳトランジスタＭＮを駆動する。尚、前記信号ＸＤ１，ＸＤ２は１本のワード線Ｗに対応されたロウアドレス信号のデコード信号として位置付けることができ、特に制限されないが、信号振幅は−２．８Ｖ〜−２．２Ｖとされる。
【００１９】
前記レベルシフト回路ＬＳの構成を説明する。ＭＮ２はＭＯＳトランジスタ、ＱＤはダイオード、ＩＤＣ２はバイアス電流源である。ここでＭＯＳトランジスタＭＮ２のソース（或はドレイン）は、論理ゲートＤＲの出力信号ＯＲ出力に接続され、ドレイン（或はソース）は、前記スイッチ用ＭＯＳトランジスタＭＮのゲートに接続され、ゲートはグランドＧＮＤに接続されている。また、レベルシフト回路ＬＳの出力信号はＯＲｓとして図示されている。前記ＭＯＳトランジスタＭＮ２のドレイン（或いはソース）にはダイオードＱＤのアノードが接続され、バイアス電流源ＩＤＣ２にはダイオードＱＤのカソードが複数個接続されている構成である。
【００２０】
図２には図１の回路の動作電位の一例が示される。図１及び図２を用いてレベル回路ＬＳの動作を説明する。条件としてワード線Ｗの信号振幅が２Ｖ、論理ゲートＤＲの相補出力ＯＲ，ＮＯＲの信号振幅が２Ｖ、バイポーラトランジスタのベース・エミッタ間電圧が０．８Ｖとする。これは従来例の時と同様であるが、ＭＯＳトランジスタの耐圧は従来の３．０Ｖから２．０Ｖに小さくなった場合を想定する。
【００２１】
ここで論理ゲートＤＲの入力ＸＤ１，ＸＤ２が低電位（例えば−２．８Ｖ）の時、ワード線Ｗは高電位（−０．８Ｖ）となる。さらに、論理ゲートＤＲの出力信号ＯＲは該論理ゲートＤＲの駆動電流ＩＣＳにより低電位（−２．０Ｖ）となる。同時にスイッチ用ＭＯＳトランジスタＭＮのゲート電位（出力信号ＯＲｓのレベル）は、ＭＯＳトランジスタＭＮ２を介して駆動電流ＩＣＳにより放電されるため低電位（−２．０Ｖ）となる。したがって、スイッチ用ＭＯＳトランジスタＭＮはオフとなるため、放電用トランジスタＱＤＣもオフとなり放電電流はワード線に流れない。
【００２２】
一方、ワード線Ｗが高電位から低電位に切り換わる時及びワード線が低電位（−２．８Ｖ）の時、論理ゲートＤＲの出力信号ＯＲは高電位（０Ｖ）となる。この時、バイアス電流ＩＤＣ２によりＭＯＳトランジスタＭＮ２のゲート・ソース間には、当該ＭＯＳトランジスタＭＮ２の閾値電圧０．８Ｖ分の電位差を生ずる。このためスイッチ用ＭＯＳトランジスタＭＮのゲートレベル（出力信号ＯＲｓのレベル）は、高電位（−０．８Ｖ）となる。ここで、前記従来例の場合、このスイッチ用ＭＯＳトランジスタＭＮのゲート電位は０Ｖであるため、ゲート・ドレイン間にかかる電圧は２．８Ｖとなり、ＭＯＳトランジスタの耐圧２．０Ｖを満足することができない。しかし図１の構成を採用すれば、スイッチ用ＭＯＳトランジスタＭＮのゲート・ドレイン間にかかる電圧は２．０Ｖであるため、耐圧２．０Ｖを満足することができる。またこの場合も、スイッチ用ＭＯＳトランジスタＭＮはオンとなるため、放電用トランジスタＱＤＣもオンとなり放電電流がワード線に流れる。
【００２３】
以上のように、図１の構成によればスイッチ用ＭＯＳトランジスタＭＮのゲート・ドレイン間にかかる電圧は２．０Ｖであり、ＭＯＳトランジスタの耐圧２．０Ｖを満足することができる。しかも、ワード線が高電位の時、ワード線には放電電流が流れず、選択されたワード線の電位が低下するという問題が生じない。また、ワード線が高電位から低電位に切り換わる時は放電電流が流れるので、ワード線の高電位から低電位への切り換わりを高速化することができる。
【００２４】
尚、前述のダイオードＱＤは、自らのゲートとドレインを短絡した所謂ダイオード接続されたＭＯＳトランジスタに置き換え、当該ＭＯＳトランジスタのソースにバイアス用電流源（或は任意の電圧源）を接続する構成を採用してもよい。
【００２５】
図３には図６の半導体メモリにおけるワード線駆動回路の更に別の例が示される。図３の構成は、図１に比べてレベルシフト回路ＬＳの構成が相違される。図３に示されるレベルシフト回路ＬＳは、ｎｐｎ型のバイポーラトランジスタＱＥＦのベースが論理ゲートＤＲの出力信号ＯＲを受け、エミッタが電流源ＩＤＣ３に接続され、当該エミッタから前記信号ＯＲｓを出力する。すなわち、エミッタフォロア回路でスイッチ用ＭＯＳトランジスタＭＮのゲートを駆動する。この構成ではワード線と同数の電流源ＩＤＣ３が必要であり、ワード線数が多いとエミッタフォロア電流による消費電流は大きくなることに注意しなければならない。図３の回路構成によれば、トランジスタＱＥＦのベース・エミッタ間電圧（０．８Ｖ）により、スイッチ用ＭＯＳトランジスタＭＮのゲート（ＯＲｓ出力）の高電位は、図１の構成と同様、−０．８Ｖとなり、それと同様の動作及び効果が得られる。
【００２６】
尚、電流源ＩＤＣ３は抵抗でもよい。また、ダイオード接続されたＭＯＳトランジスタを用いてもよく、トランジスタＱＥＦのエミッタにゲートとドレインが接続され、ソースに任意の電圧源が接続された構成でもよい。また、エミッタフォロア電流による消費電流を低減するために、エミッタフォロア電流をできるだけ小さくし、ベースとエミッタの間にスピードアップ用容量を設けた構成にしてもよい。
【００２７】
図４にはレベルシフト回路ＬＳの更に別の例が示される。図４の回路構成は、図１の回路構成とほとんど同じである。異なる点は、新たにｎチャンネル型のＭＯＳトランジスタＭＮ３が設けられていることである。ＭＯＳトランジスタＭＮ３のドレインは放電用トランジスタＱＤＣのベースに接続され、そのゲートはワード線Ｗに接続され、ソースは任意の電圧源（例えば−３Ｖの電圧源）に接続されている。
【００２８】
図４の構成においても図１と同様の動作及び効果が得られることは明らかである。更に、ワード線Ｗが高電位の時、ＭＯＳトランジスタＭＮ３がオンとなるため、放電用トランジスタＱＤＣのベース部は低インピーダンスとなり、ノイズ耐性が強くなる。即ち、ワード線Ｗが高電位のとき、例えば図１の回路構成ではＭＯＳトランジスタＭＮのソースからトランジスタＱＤＣのベースまではフローティング状態（高インピーダンス状態）にされ、クロストークなどによるノイズの影響でトランジスタＱＤＣのベース電圧が不所望に高くされる事が有る。これに対して、図４の構成では、ワード線Ｗが高電位のとき、ＭＯＳトランジスタＭＮのソースからトランジスタＱＤＣのベースはＭＯＳトランジスタＭＮ３によって−３Ｖのような電源に接続され低インピーダンス状態にされているから、クロストークなどによるノイズの影響を受け難い。尚、上記ＭＯＳトランジスタＭＮ３は図３の回路構成にも適用することができる。
【００２９】
図５にはレベルシフト回路ＬＳのその他の例が示される。今まで説明した回路構成では、論理ゲートＤＲは相補出力を発生する回路とした。これに対して図５では、論理ゲートＤＲの出力は一つの極性の信号ＯＲとされる。この場合、論理ゲートＤＲの出力信号ＯＲがレベルシフト回路ＬＳの入力にされることは前記の回路構成と同じである。しかしながら、図１乃至図４の説明で明らかなように、ワード線駆動用トランジスタＱＷはレベルシフト回路ＬＳの入力と逆極性の信号で駆動される必要がある。このため、論理ゲートＤＲの出力信号ＯＲ出力をインバータＩＮＶで反転させてワード線駆動用トランジスタＱＷを駆動している。このインバータＩＮＶは、例えばコンプリメンタリＭＯＳトランジスタで形成されたインバータである。以上により、ワード線駆動用トランジスタＱＷ及びレベルシフト回路ＬＳは、図１の構成と同じ条件での駆動が可能となる。従って、図１の回路構成を採用した場合と同様の動作及び効果が得られる。
【００３０】
尚、以上説明した回路に示されるＭＯＳトランジスタはｎチャンネル型、バイポーラトランジスタはｎｐｎ型としたが、トランジスタの導電型はそれに限定されず、回路構成と共に適宜変更可能である。また、以上の説明では、本発明をメモリのワード線放電回路に適用した例を述べてきたが、本発明は、これに限るものでなく、大きな負荷を駆動する回路に同様に適用できる。例えば、相補ビット線をセンス回路に選択的に接続するスイッチトランジスタの制御線を駆動する回路等に適用する事ができる。本発明は、バイポーラＲＡＭに適用される場合に限定されず、ＭＯＳメモリ、マイクロコンピュータなどの論理ＬＳＩにオンチップされた半導体メモリ等に広く適用することができる。
【００３１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３２】
すなわち、ワード線等の信号線の信号振幅を小さくしなくても、ワード線等の信号線を選択的にディスチャージするためのスイッチの制御信号の信号レベルを、レベルシフト回路によって低くでき、第１のＭＯＳトランジスタのようなスイッチのゲート・ドレイン間電圧を当該トランジスタの耐圧よりも低くすることができる。上記信号線の非ディスチャージ期間には当該信号線に放電電流が流れないことを保証するから、選択レベルに駆動されたワード線に代表されるように、選択レベルにされた信号線の電位が不所望に低下するという問題を生じない。また、ワード線に代表される信号線が選択レベルである高電位から非選択レベルである低電位に切り換わる時は前記第１のＭＯＳトランジスタを介して放電電流が流れるので、ワード線等の信号線の高電位から低電位（即ち選択レベルから非選択レベル）への切り換わりを高速化することができる。このため、本発明を半導体メモリのワード線に適用する場合にはメモリのアクセス時間を短縮化することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一例であるバイポーラＲＡＭのような半導メモリに含まれるワード線駆動回路のレベルシフト回路の第１の例を示す回路図である。
【図２】図１の回路の動作電位の一例を示す電位図である。
【図３】ワード線駆動回路に含まれるレベルシフト回路にエミッタフォロア回路を用いた第２の例を示す回路図である。
【図４】ワード線駆動回路に含まれるワード線ディスチャージ回路の別の例を示す回路図である。
【図５】ワード線駆動回路に含まれる論理回路の別の例を示す回路図である。
【図６】本発明に係る半導体集積回路の一例であるバイポーラＲＡＭのような半導体メモリを全体的に示すブロック図である。
【図７】従来のワード線駆動回路の一例を示す回路図である。
【図８】図７に示される回路の動作電位を示す電位図である。
【符号の説明】
ＬＳ  レベルシフト回路
ＭＮ  スイッチ用ＭＯＳトランジスタ
Ｗ  ワード線
ＱＷ  ワード線駆動用トランジスタ
ＱＤＣ  放電用トランジスタ
ＩＤＣ  放電電流用の電流源
ＤＲ  論理ゲート
１  半導体メモリ
２  メモリセルアレイ
３  ロウデコーダ及びワードドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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