(57)【特許請求の範囲】
【請求項１】
正転入力と反転帰還入力、および反転入力と正転帰還入力から成る２組の入力差動対と、１組の出力差動対と、上記出力差動対の平均直流レベルを決定するバランスレベル入力とを備えるオペアンプの前記正転入力を第１の入力とし、前記反転入力を第２の入力とし、正転出力を第１の出力とし、反転出力を第２の出力とし、
第１の受動素子を前記反転帰還入力と大地との間に接続し、第１の受動素子と等しいインピーダンスを有する第２の受動素子を前記正転帰還入力と大地との間に接続し、第３の受動素子を前記反転帰還入力と前記正転出力との間に接続し、第３の受動素子と等しいインピーダンスを有する第４の受動素子を前記正転帰還入力と前記反転出力との間に接続し、
前記第１および第２の受動素子として抵抗と容量を直列に接続した回路を備え、前記第３および第４の受動素子として可変抵抗を備えて差動型可変ハイパスフィルタを形成し、
該差動型可変ハイパスフィルタの差動出力にそれぞれ等値の抵抗の一端を接続し、前記各抵抗の他端をそれぞれ差動出力とし、前記差動型可変ハイパスフィルタの第１または第２の受動素子である抵抗容量直列接続回路と等インピーダンス値を有する回路を、前記各抵抗の他端である差動出力間に備える、
ことを特徴とする可変ハイパスフィルタ。
【請求項２】
正転入力と反転帰還入力、および反転入力と正転帰還入力から成る２組の入力差動対と、１組の出力差動対と、上記出力差動対の正転出力の平均直流レベルを決定する第１のバランスレベル入力と、反転出力の平均直流レベルを決定する第２のバランスレベル入力を備えるオペアンプの前記正転入力を第１の入力とし、前記反転入力を第２の入力とし、正転出力を第１の出力とし、反転出力を第２の出力とし、
第１の受動素子を前記反転帰還入力と大地との間に接続し、第１の受動素子と等しいインピーダンスを有する第２の受動素子を前記正転帰還入力と大地との間に接続し、第３の受動素子を前記反転帰還入力と前記正転出力との間に接続し、第３の受動素子と等しいインピーダンスを有する第４の受動素子を前記正転帰還入力と前記反転出力との間に接続し、前記２つのバランス入力の片方に定電圧レベルを入力し、もう片方に可変レベルを入力し、
前記第１および第２の受動素子として抵抗と容量を直列に接続した回路を備え、前記第３および第４の受動素子として可変抵抗を備えて差動型可変ハイパスフィルタを形成し、
該差動型可変ハイパスフィルタの差動出力にそれぞれ等値の抵抗の一端を接続し、前記各抵抗の他端をそれぞれ差動出力とし、前記差動型可変ハイパスフィルタの第１または第２の受動素子である抵抗容量直列接続回路と等インピーダンス値を有する回路を、前記各抵抗の他端である差動出力間に備える、
ことを特徴とする可変ハイパスフィルタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は可変ハイパスフィルタに係わり、特に、同軸または平衡ケーブルによりＰＣＭ（Pulse Code Modulation)信号を伝送するシステムの受信端において、伝送路による損失を自動的に等化し、信号を再生する為の伝送路損失等化回路用の可変ハイパスフィルタに関する。
【０００２】
【従来技術】
同軸または平衡ケーブルによりＰＣＭ信号を伝送する信号伝送システムにおいて、信号波形は伝送路を伝搬してゆくにつれて歪むと共にレベルが低下する。このため、適所に伝送路による損失を自動的に等化し、信号を再生するための伝送路損失等化回路が設けられている。
図３７は従来の伝送路損失等化回路の構成図である。１１は伝送路損失と逆特性を持ち、波形整形する等化部であり、利得制御信号ＧＣＳのレベルに応じて利得を可変する一次ハイパスフィルタである√ｆ  ＡＧＣ回路１１ａと、フラットなｆ特を維持しながら利得制御信号ＧＣＳのレベルに応じて利得を可変する増幅回路であるフラットＡＧＣ回路１１ｂと、主に上記２段の増幅系で発生した熱雑音を減衰するためのローパスフィルタ（ＬＰＦ１）１１ｃと、等化出力の直流成分と基準電圧Ｖｒｅｆ４の差に応じた信号を出力する差動増幅器１１ｄを備えている。
【０００３】
１２は等化制御部であり、等化出力波形のピーク値を検出するピーク検出部１２ａと、等化出力波形のピーク値と基準電圧Ｖｒｅｆ１の差に応じた信号を利得制御信号ＧＣＳとして出力する差動増幅器１２ｂを有している。
１３はスライサであり、等化出力波形と基準電圧Ｖｒｅｆ２を比較してタイミング抽出用パルスＴＥＰを出力する第１のコンパレータ１３ａと、等化出力波形と基準電圧Ｖｒｅｆ３を比較してデータパルスＤＴＰを出力する第２のコンパレータ１３ｂを有している。タイミング抽出用パルスＴＥＰは図示しないＰＬＬ回路に入力され、データクロックパルスとなり、該データクロックパルスに同期してデータパルスＤＴＰの”１”，”０”が出力される。尚、両極性信号（ＡＭＩ等）の場合は、正負２種の出力となるので、計４個のコンパレータと参照レベルが必要になる。
【０００４】
１４は√ｆＡＧＣ回路１１ａの時定数を決定する等化回路網、１５はローパスフィルタ１１ｃの時定数を決定するＬＰＦ回路網、１６は等化出力波形を直流に変換するローパスフィルタである。等化部１１、等化制御部１２、スライサ１３は集積回路内部に設けられ、等化回路網１４、ＬＰＦ回路網１５、ローパス１６は集積回路に外付けされている。
【０００５】
【発明が解決しようとする課題】
（１）  問題点１
図３８は√ｆＡＧＣ回路１１ａの構成図であり、１１ａ−１はオペアンプ、１１ａ−２は帰還用の可変抵抗、１１ａ−３は抵抗、１１ａ−４はコンデンサである。√ｆＡＧＣ回路１１ａのｆ特は図３９に示すように、可変抵抗ｒＸを大きくすると高域の利得が上昇し、√ｆに従って減衰する高域の伝送路損失を補償するようになっている。ＭＯＳプロセスで実現する場合、上記可変抵抗１１ａ−２には、ドレーン・ソース間のインピーダンスがゲート電圧レベルによって可変されるものが用いられる。ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ  ＶＯＬ  ＳＣ．２１  ＮＯ．１  ＦＥＢＲＵＡＲＹ  １９８６の図６には様々なバリエーションが報告されている。
従来の√ｆＡＧＣ回路では、オペアンプが単相出力（Ｓｉｎｇｌｅ−Ｅｎｄｅｄ）であるため、電源電圧変動、グランドバウンス（大地電圧変動）、電源雑音、大地雑音の影響が大きい問題がある。
【０００６】
ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ  ＶＯＬ  ＶＯｌ．２３  ＮＯ．６  ＤＥＣＥＭＢＥＲ  １９８８には、１組の差動入力対と１組の差動出力対を備えた差動型オペアンプが報告されているが、このタイプの差動型オペアンプでは、図３８の√ｆＡＧＣ回路のような非反転増幅回路を差動で実現することは出来ない。又、上記文献には、２組の差動入力対と１組の差動出力対を備えた差動型オペアンプの報告もあるが、この場合では出力と帰還用入力が集積回路内部で直結されており、そのため用途がボルテージホロワに限られる。
【０００７】
（２）  問題点２
一般的に、集積回路内に伝送路損失等化回路を構築する場合は、図４０（ａ）に示すように√ｆＡＧＣ回路１１ａとフラットＡＧＣ回路１１ｂを一段ずつ設けた簡易型等化回路が用いられる。すなわち、図４０（ｂ）、図４０（ｃ）に示すｆ特を持つ両回路を接続し、図４０（ｄ）に示す総合ｆ特を得る。
この場合、√ｆＡＧＣ１１ａの時定数を決定する抵抗、容量といった受動素子は、集積回路の外部に構築されなくてはならない問題がある（図３７の等化回路網１４を参照）。これは、集積回路内素子に比べ、外付け部品の製造バラツキは極めて小さく、また温度変動に対してもより安定している為である。集積回路内素子が設計標準値に対し大きくばらついた場合、図４０（ｄ）のｆ特は周波数軸に対し平行に移動し、そのため等化偏差は極めて大きくなり等化出力のアイ開口率は小さくなる。また、例えばバラツキが小さい外部部品を用いた場合でも、図４０（ｄ）より明らかなように、伝送路長の違いが顕著であり、長距離ほど等化偏差が大きくなる。
【０００８】
（３）問題点３
図４１は様々な伝送路長に対する伝送損失等化回路の構成図であり、同期系１次群（１．５４４Ｍｂｐｓ）を例として説明する。図中、１は送信波を発生する送信波発生部、２は伝送路、３は入力信号レベルをＩＣレベルに減衰すると共に、終端整合する減衰回路、４は短距離用の再生集積回路（短距離用再生ＩＣ）、５は中長距離用の再生集積回路（長距離用再生ＩＣ）である。
従来は、主に局内の装置間を結ぶ短距離用（図４１（ａ））と、主に中継器に用いられる中長距離用（図４１（ｂ））の２種類を用意し、伝送路長によって使い分けていた。
この場合、短距離用の再生集積回路（短距離用再生ＩＣ）４には、伝送路損失等化回路が内蔵されないものが多かった。これは、短距離の伝送路での損失は小さく（０〜６ｄＢ；ＩＴＵ−１  ＪＴ−Ｉ４３１  ＩＳＤＮ一次群速度  ユーザ網インタフェースレイヤ１仕様  ４．４節参照）、アイ劣化も伝送に差し支えない程度である為である。また、特に同期系１次群では、伝送路損失の数ｄＢ分を打ち消すオーバーシュートおよびアンダーシュートを送信波形に与える予等化を行う為（上記文献の図  ４−１パルスマスク参照）、等化回路の必要性はさらに低いためである。
【０００９】
一方、中長距離伝送では、最大受信レベルが小さいため、再生集積回路５の前段に短距離用のように減衰回路３は不要であるが、等化回路は必須である。
近年、長距離伝送では、平衡または同軸ケーブルと中継器を用いたものに代わり光ファイバによる伝送が主要になっている。一方で、光ファイバによる伝送は光／電気、電気／光変換器が高価であるため、より経済的な平衡または同軸ケーブル伝送で短距離から中距離までをカバーしようとする要求が強くなってきている。このため、従来技術で以上のような要求を満足するために、図４１（ｃ）に示すような対策が講じられている。
しかし、長距離用再生集積回路５は大きな入力信号を扱えないので減衰回路３が必要となる。また、伝送路長と無関係に伝送路損失等化を行うには、短距離伝送路損失に相当するローパスフィルタ６を減衰回路３の後段に挿入し、送信波に与えられた予等化成分を除去する必要がある。このため、問題点２で指摘した受動素子に加え、これらの減衰回路３およびローパスフィルタ６を構成する受動素子が、再生集積回路の外部に必要となる問題がある。
【００１０】
（４）問題点４
従来は、フラットな周波数特性の利得変化を得る手段として図４２に示すようにフラットＡＧＣ回路１１ｂが用いられることが多い。
かかる構成では、入力レベルとは無関係に信号が減衰回路３で減衰される。このため、伝送距離が長い場合には、増幅系の入力レベルは極めて小さくなり、増幅段で発生する熱雑音は大きなものになってしまう。このため結果的に等化回路のダイナミックレンジを制限していることになる。
【００１１】
（５）問題点５
図４３は直流オフセットをキャンセルする為の構成説明図であり、１１は等化部、１６は等化出力波形を直流にする外付けのローパスフィルタである。
単相の信号を扱う場合、スライサ１３において参照レベル（ｖｒｅｆ２，３）と等化出力の直流成分とが一定の電圧差を維持するようにするために、図４３（ａ）に示すように直流帰還が行われる。また、差動の信号を扱う場合には、正負の等化出力の直流成分が等しくなるように、図４３（ｂ）、（ｃ）に示すような直流帰還が行われる。図４３（ｃ）では、アンプとして、入力差動対とは別に補助入力差動対を備えたものが用いられる。
これらの例では、等化出力の直流成分を取り出す方法として、出力信号をローパスフィルタ１６に通している。この方法では、ローパスフィルタ１６の時定数を大きく取る必要があり、該ローパスフィルタを構成する素子を集積回路外部に構築しなくてはならない問題がある。尚、一般的に、集積回路内に構築できる抵抗、容量に許容される値は、外部素子に比べて極めて小さい。
【００１２】
（６）問題点６
スライサ回路１３において、両極性信号を単相で処理し、正負二つの参照レベルでスライスすると、図４４に示すように正負のパルスのデューティのバランスが良くない。すなわち、正規の参照レベルＶｒｅｆ１′，Ｖｒｅｆ２′に同方向にオフセットＶｏｆが重畳されると、参照レベルはＶｒｅｆ１，Ｖｒｅｆ２に変化し、スライサデータのパルス幅（デューティ）に差が出てしまい、バランスが悪くなる。
【００１３】
（７）  問題点７
スライサ回路を構成するコンパレータには入力オフセットがあり、ＣＭＯＳの場合、特に大きく数十ｍＶ程度である。これらのオフセットは、実質的なアイ開口率を下げ、スライスデータのパルス幅の正負バランスを悪化させる問題がある。
ＭＯＳ差動対のオフセットをキャンセルする方法としては、ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ  ＶＯＬ  ２７  ＮＯ．８  ＡＵＧＵＳＴ  １９９２  、Ａｎ  Ｏｆｆｓｅｔ  ｒｅｄｕｃｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ｕｓｅ  ｗｉｔｈ  ＣＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｏｍｐａｒａｔｏｒｓ  ａｎｄ  Ａｍｐｌｉｆｉｅｒｓ，  ｐａｇｅｓ  １１６８−１１７５およびＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ  ＶＯＬ  ３０  ＮＯ．２  ＦＥＢＲＵＡＲＹ  １９９５  、Ａ  Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｒｅｃｉｓｉｏｎ  Ａｍｐｌｉｆｉｅｒ，  ｐａｇｅｓ  １２０−１２８がある。しかし前者では複雑なディジタル制御が行われ、また後者はオペアンプであり負帰還回路として用いなくてはならないため、どちらも本スライサには不向きである。
【００１４】
（８）  問題点８
図４５は従来のピーク検出回路１２ａの構成図であり、１２ａ−１は等化出力信号と保持しているピーク信号の大小を比較するコンパレータあるいは差動アンプ、１２ａ−２は等化出力信号の方がピーク信号より大きいときオンし、小さいときオフするスイッチ、１２ａ−３はピーク保持用のコンデンサ、１２ａ−４はコンデンサ充電用の定電流ｉ１の電流源、１２ａ−５はコンデンサ放電用の定電流ｉ２（＜ｉ１）の電流源である。
基本的な動作は、出力よりも高いレベルが入力するとスイッチ１２ａ−２がＯＮになり、コンデンサ１２ａ−３に電流ｉ１が流れ込み出力レベルが上昇する。出力よりも小さなレベルが入力するとスイッチ１２ａ−２がオフになり、コンデンサ１２ａ−３に充電されている電荷が放電され、レベルが下降する。以上は、単相型であるが、差動でも基本的な動作は同じである。
図４５の構成では、放電電流は、入出力に関わらず一定である。このため、入力データのパターンのパルス密度（”１”の比率）によって波形が変化することになる。これを防ぐため、従来では、コンデンサ１２ａ−３を外部に設けて時定数を大きくしなければならない問題があった。
【００１５】
以上より、本発明の目的は、電源電圧変動、大地電圧変動、電源雑音、大地雑音の影響をおさえることができるようにすることである。
本発明の目的は、短距離から中距離までの伝送路長に対応でき、しかも、伝送路長によらない等化波形が得られるようにすることである。
【００１７】
【課題を解決するための手段】
上記目的は、正転入力と反転帰還入力、および反転入力と正転帰還入力から成る２組の入力差動対と、１組の出力差動対と、出力差動対の平均直流レベルを決定するバランスレベル入力を備えたオペアンプ、あるいは、正転入力と反転帰還入力、および反転入力と正転帰還入力から成る２組の入力差動対と、１組の出力差動対と、出力差動対の正転出力の平均直流レベルを決定する第１のバランスレベル入力と、反転出力の平均直流レベルを決定する第２のバランスレベル入力とを備えたオペアンプを用いた可変ハイパスフィルタを有する伝送路損失等化回路により達成される。
又、上記目的は、上記オペアンプの正転入力を第１の入力とし、反転入力を第２の入力とし、正転出力を第１の出力とし、反転出力を第２の出力とし、第１の受動素子を反転帰還入力と大地との間に接続し、第１の受動素子と等しいインピーダンスを有する第２の受動素子を正転帰還入力と大地との間に接続し、第３の受動素子を反転帰還入力と正転出力との間に接続し、第３の受動素子と等しいインピーダンスを有する第４の受動素子を正転帰還入力と反転出力との間に接続してなる差動型非反転増幅回路を用いた可変ハイパスフィルタを有する伝送路損失等化回路により達成される。
更に、上記目的は、上記差動型非反転増幅回路の第１および第２の受動素子として抵抗と容量を直列に接続した回路を備え、上記差動型非反転増幅回路の第３および第４の受動素子として可変抵抗を備えて差動型の可変ハイパスフィルタを形成し、該差動型可変ハイパスフィルタの差動入力を差動入力として備え、該差動型可変ハイパスフィルタの差動出力にそれぞれ等値の抵抗の一端を接続し、前記各抵抗の他端をそれぞれ差動出力とし、前記差動型可変ハイパスフィルタの第１または第２の受動素子である抵抗容量直列接続回路と等インピーダンス値を有する回路を、前記差動出力間に備える可変ハイパスフィルタを有する伝送路損失等化回路により達成される。
【００２１】
【発明の実施の形態】
（Ａ）全体の構成
図１は本発明の伝送路損失等化回路の全体の構成図であり、集積回路で構成されている。２１は伝送路損失と逆特性を持ち、波形整形する等化部であり、利得制御信号ＧＣＳのレベルに応じて利得を可変する一次ハイパスフィルタである√ｆ  ＡＧＣ回路３１と、フラットなｆ特を維持しながら利得制御信号ＧＣＳのレベルに応じて利得を可変する増幅回路であるフラットＡＧＣ回路３２等を備えている。２２は利得制御部であり、等化出力波形のピーク値を検出し、該ピーク値に基づいて利得制御信号ＧＣＳを出力する。２３はスライサ回路であり、差動の等化正転出力信号と差動の等化反転出力信号を入力され、正転側及び反転側におけるデータパルスＤＴＰ，ＤＴＰ′、タイミング抽出用パルスＴＥＰ、ＴＥＰ、ピーク値検出用の等化制御用パルスＥＱＣ，ＥＱＣ′をそれぞれ出力する。２４は等化出力の直流成分（単相信号の場合）あるいは正転と反転の直流レベルの差（差動信号の場合）を検出して等化部２１の入力側に帰還するＤＣ帰還レベル検出部、２５は伝送信号レベルを減衰する減衰回路である。
【００２２】
入力側伝送路より到来した信号は減衰回路２５で所定レベル減衰した後、等化部２１に入力する。等化部２１は伝送路の損失特性と逆特性で入信号を等化してスライサ回路２３に入力する。スライサ回路２３は入力信号よりデータパルス、タイミング抽出用パルス、ピーク値検出用の等化制御用パルスを発生する。図示しないデータ再生部はタイミング抽出用パルスに同期してデータパルスを読み取って出力側伝送路に送出する。
利得制御回路２２は等化出力のピーク値を検出し、該ピーク値に基づいて等化部２１の√ｆＡＧＣ３１、フラットＡＧＣ３２のゲインを制御する利得制御信号ＧＣＳを出力し、等化部２１は等化出力のピーク値が一定レベルになるようにゲインを制御する。又、ＤＣ帰還レベル検出部２４は、たとえば正転と反転の直流レベルの差（差動信号の場合）を検出して等化部２１の入力側に帰還し、該差が零となるように制御する。
【００２３】
（Ｂ）等化部
（ａ）√ｆＡＧＣ回路及び等化回路網の集積回路内蔵化
図２（ａ）に示すように√ｆＡＧＣ回路を従来と同一構成とし（図３４参照）、かかる√ｆＡＧＣ回路３１ａ〜３１ｃを図２（ｂ）に示すように複数段集積回路内部に構築し、又、等化回路網（Ｒ、Ｃ、ｒｘ）３１ｄも集積回路内部素子を用いる。すなわち、個々の√ｆＡＧＣ回路（可変フィルタ）３１ａ〜３１ｃを、単相出力オペアンプ３１ａ−１と、オペアンプの負側入力と出力との間に設けられた可変抵抗３１ａ−２と、上記オペアンプの負側入力と大地との間に設けられ、第１の抵抗３１ａ−３と第１の容量３１ａ−４を直列に接続した直列回路とで構成し、各√ｆＡＧＣ回路（可変フィルタ）３１ａ〜３１ｃを複数段カスコード接続して集積回路内部に備え、かつ、各√ｆＡＧＣ回路の第１の抵抗と第１の容量、および可変抵抗をそれぞれ集積回路内部に備えて√ｆＡＧＣ回路３１を構成する。
【００２４】
かかるカスコード接続の√ｆＡＧＣによれば、１段のみを用いる図３４の従来技術に比べ、等化曲線を細かく設定することが可能になる。図３は√ｆ  ＡＧＣを３段用いた√ｆＡＧＣ回路３１の周波数特性（ｆ特）、図４は等化回路２１の総合周波数特性である。
図４より明らかなように、伝送損失とほぼ近似した周波数特性を等化回路に持たせることができる。この結果、従来技術のものに比べ、極めて等化偏差が小さく、伝送距離による差も少ない。また、等化偏差が小さいので、集積回路内部素子の製造バラツキにも対応可能である。なぜならば、伝送路損失曲線Ｌ（ｆ，ｌ）は（ｆは周波数、ｌは距離）、
Ｌ（ｆ−△ｆ，ｌ）≒Ｌ（ｆ，ｌ＋△ｌ）
なる特性を持つためである。集積回路路内部素子の製造バラツキにより、等化曲線が周波数軸方向に△ｆずれても、その曲線は異なる伝送距離ｌ＋△ｌに対応する。結果として、従来技術に比べ、より小さい等化偏差を、外部素子無しに実現できる。以上により従来の問題点２が解決できる。
【００２５】
（ｂ）短距離から中距離までの伝送路長への対応
図５に示すように減衰回路２５を集積回路（伝送路損失等化回路）内部の初段に設け、その後段に、可変抵抗値ｒｘによりローパス、フラット、ハイパスと変化する√ｆＡＧＣ等化回路３１を設ける。尚、図５において、３５は送信波発生部、３６は伝送路、３７は受信端、３８は終端抵抗である。
ローバス、フラット、ハイパスと変化する√ｆＡＧＣ等化回路３１としては、図６（ａ）のような可変フィルタを用いる。この可変フィルタは、単相出力オペアンプ３１ａ−１を備え、オペアンプの正側入力を入力とし、オペアンプの負側入力と出力との間に可変抵抗（ｒｘ）３１ａ−２を備え、上記オペアンプの負側入力と大地との間に、第１の抵抗（Ｒ）３１ａ−３と第１の容量（Ｃ）３１ａ−４を直列に接続した回路を備え、上記第１の抵抗３１ａ−３と同じ値を持つ第２の抵抗３１ａ−５と、第１の容量３１ａ−４と同じ値を持つ第２の容量３１ａ−６とを直列に接続した回路を、出力と大地との間に備え、出力と上記オペアンプ出力との間に第３の抵抗３１ａ−７を備えて構成されている。かかる可変フィルタは、図６（ｂ）に示すように、ｒＸ＝ｒ０のときフラットなｆ特となり、ｒＸ＞ｒ０でハイパス型、ｒＸ＜ｒ０でローパス型となる。
【００２６】
利得制御信号ＧＣＳにより可変抵抗ｒｘの値が制御され、ローバス、フラット、ハイパスのいずれかの特性になる。
減衰回路２５を集積回路内部に設けることで、減衰回路を構成する外部素子の分だけ、外部素子数を削減できる。また、ローパス、フラット、ハイパスと変化する√ｆＡＧＣ等化回路を用いることで、送信波に加えられた予等化成分の影響を受けること無く、伝送路長に依らない等化波形が得られる。よって、従来の問題点３で指摘した外部素子は不要となる。
【００２７】
（ｃ）周波数特性がフラットな利得変化を得る手段
図７に示すように、周波数特性がフラットな利得変化を得る手段として、入力段に可変減衰回路２５′を設け、フラットＡＧＣに代えてゲイン固定のフラットアンプ３２′を設ける。図８は可変減衰回路２５′の回路例である。なお、ｒ１側を可変にする方法もあるが、√ｆＡＧＣ回路３１と連動させて等化回路を構成するにはｒ２側を可変にする。
この図７の構成によれば、最小受信レベル入力時、可変減衰器２５′のゲインが上昇し、従来技術（図３８）に比べて信号振幅が増大する。この結果、フラットゲイン固定アンプ３２′の出力が、減衰器のゲイン上昇分だけ上昇し、従来技術に比べて熱雑音が減少し、その分だけダイナミックレンジを拡大でき、従来の問題点４を解決できる。
【００２８】
（ｄ）√ｆＡＧＣ回路等に適用できる差動型非反転増幅回路
図９（ａ）は本発明にかかわる差動型非反転増幅回路の構成図であり、図９（ｂ）に対比のために従来の単相型非反転増幅回路を並置して示している。
図９（ａ）において、１０１は正転入力と反転帰還入力、および反転入力と正転帰還入力から成る２組の入力差動対と、１組の出力差動対と、上記出力差動対の平均直流レベルを決定するバランスレベル入力を備え、出力差動対より、バランス入力レベルを中心とするバランスの取れた差動信号を出力する差動オペアンプである。差動型非反転増幅回路１００は、差動オペアンプ１０１の正転入力を第１の入力とし、反転入力を第２の入力とし、正転出力を第１の出力とし、反転出力を第２の出力とし、第１の受動素子（Ｚ１）１０２を反転帰還入力と大地との間に接続し、第１の受動素子１０２と等しいインピーダンスを有する第２の受動素子１０３を正転帰還入力と大地との間に接続し、第３の受動素子（Ｚ２）１０４を反転帰還入力と正転出力との間に接続し、第３の受動素子と等しいインピーダンスを有する第４の受動素子１０５を正転帰還入力と反転出力との間に接続して構成されている。
【００２９】
図１０は差動オペアンプ１０１の構成例であり、二対差動入力・差動出力電流ミラー型オペアンプの構成を有している。図中、１０１ａは差動入力段、１０１ｂはカスコード段、１０１ｃはコモンモード帰還差動対、１０１ｄはコモンモード検出器、１０１ｅ，１０１ｆは位相補償コンデンサ、１０１ｇ，１０ｈは出力バッファ、ＭはＭＯＳ  ＦＥＴ、ｂｉａｓ１，  ｂｉａｓ２はバイアス入力端子、ｂａｌはバランス入力端子である。
【００３０】
差動入力段１０１ａは、正転入力ｉｐと反転帰還入力ｆｂｎ、および反転入力ｉｎと正転帰還入力ｆｂｐの２組の差動対１０１ａ−１，１０１ａ−２と、これら２組の差動対の正転側同士を流れる電流の和をミラーするミラー手段１０１ａ−３と、反転側同士を流れる電流の和をミラーするミラー手段１０１ａ−４を備え、正転および反転の差動信号はカレントミラーによってそれぞれ正負のカスコード段１０１ｂに伝えられる。カスコード段１０１ｂは上記２つの電流和がミラーされる正転側及び反転側のカスコード増幅段１０１ｂ−１，１０１ｂ−２と、コモンモード差動対１０１ｃの片側を流れる電流がミラーされる正転側及び反転側のカスコード増幅段１０１ｂ−３，１０１ｂ−４を備えている。カスコード段１０１ｂの正転側出力部及び反転側出力部にはそれぞれ位相補償コンデンサ１０１ｅ，１０１ｆが接続され、出力バッファ１０１ｇ，１０１ｈを介して１組の差動出力（正転出力ｏｐ、反転出力ｏｎ）が出力されるようになっている。尚、出力バッファ１０１ｇ，１０１ｈは後段に接続される回路のインピーダンスが大きい場合には省略することができる。
【００３１】
コモンモード検出器１０１ｄは、差動出力の平均レベル（カスコード段のコモンモード）を検出してコモンモード帰還差動対１０１ｃにフィードバックする。コモンモード帰還差動対１０１ｃは、コモンモードとバランス入力とを２つの入力とする１組の差動対１０１ｃ−１と、該差動対の片側を流れる電流を正転及び反転側のカスコード段にミラーするミラー手段１０１ｃ−２を有している。
差動入力段１０１ａにおける正転及び反転の差動信号はカレントミラーによってそれぞれ正負のカスコード段に伝えられ、カスコード段１０１ｂではそれぞれの差動信号の増幅を行って、出力バッファ１０１ｇ、１０１ｈを介して正転出力ｏｐ、反転出ｏｎをそれぞれ出力する。コモンモード検出器１０１ｄは、差動出力の平均レベルを検出してコモンモード帰還差動対１０１ｃにフィードバックし、コモンモード帰還差動対１０１ｃは、バランス入力レベルとコモンモード（平均レベル）との比較を行い、カレントミラーによってカスコード段に伝える。この結果、バランス入力レベルとコモンモードとの差に応じてカスコード段のゲインが制御され、コモンモードがバランス入力レベルに等しくなる。又、この差動オペアンプを用いれば、出力差動対の直流レベルをバランス入力レベルと等しくすることが可能である。
【００３２】
図１１は差動オペアンプの別の構成図であり、図１０と同一部分には同一符号を付している。図１０の差動オペアンプと異なる点は、図１０では入力差動対で得られる電流和をカスコード段に電流ミラーしているのに対して、図１１では、電流和をカスコード段から電流フォールドしている。
【００３３】
図９（ａ）の差動型非反転増幅回路を図２（ａ），図６（ａ）の√ｆＡＧＣ回路に適用すれば、差動型の等化が可能になり、従来の問題点１を解決することができる。図１２は差動型非反転増幅回路を用いて構成した差動型可変ハイパスフィルタの例であり、図９（ａ）の差動型非反転増幅回路における第１および第２の受動素子１０２，１０３を抵抗Ｒと容量Ｃの直列回路で置き換え、第３および第４の受動素子１０４，１０５として可変抵抗ｒｘで置き換えたものである。この差動型可変ハイパスフィルタは差動型の√ｆＡＧＣ回路として使用することができる。
【００３４】
図１３は図６（ａ）の√ｆＡＧＣ回路を差動型可変ハイパスフィルタを用いて構成した例である。差動型可変ハイパスフィルタの差動出力端子にそれぞれ等値の２つの抵抗ｒ０の一端を接続し、各抵抗ｒ０の他端をそれぞれ差動出力とし、又、差動型可変ハイパスフィルタの第１または第２の受動素子である抵抗容量直列回路１００ａ，１００ｂと等インピーダンス値を有する回路１００ｃを、差動出力端子間に設けたものである。
また、図１０の作動アンプを用いることにより出力差動対の直流レベルをバランス入力レベルと等しくすることが可能な差動型ボルテージフォロワ構成することもできる。
図１４（ａ）はかかる差動型ボルテージフォロワの構成例であり、図１０の差動オペアンプの正転入力ｉｐを正転入力として備え、反転入力ｉｎを反転入力として備え、又、正転出力ｏｐと反転帰還入力ｆｂｎとを短絡しこれを正転出力として備え、反転出力ｏｎと正転帰還入力ｆｂｐとを短絡しこれを反転出力として備えた構成を有している。尚、図１４（ｂ）に単相における従来のボルテージフォロワを示す。
【００３５】
（ｅ）√ｆＡＧＣ回路等に適用できる差動型非反転増幅回路の別の例
図１５は本発明にかかわる差動型非反転増幅回路の別の構成図であり、図９（ａ）と同一部分には同一符号を付している。図９（ａ）の差動型非反転増幅回路と異なる点は、２つのバランス入力を備え、バランス入力レベルの片方を固定し、他方のバランス入力を可変にした点である。可変する方の入力バランスレベルは、差動出力のオフセット量の情報を持つものとする。すなわち、可変する方の入力バランスレベルは、オフセット量に応じて変化する。
図１６は、図１５の差動オペアンプ１０１の構成例であり、図１０と同一部分には同一符号を付している。図１０と異なる点は、コモンモード帰還差動対１０１ｃを、（１）バランス入力ｂａｌｎ、ｂａｌｐ及びコモンモードの３つを入力とする差動対１０１ｃ−１′と、（２）  該差動対１０１ｃ−１′のバランス入力側をそれぞれ流れる電流を正転及び反転側のカスコード段に電流ミラーにより帰還する電流ミラー手段１０１ｃ−２、１０１ｃ−３で構成した点である。
【００３６】
図１７は図１５の差動オペアンプ１０１の別の構成例であり、図１６と同一部分には同一符号を付している。図１６と異なる点は、図１６では入力差動対で得られる電流和をカスコード段に電流ミラーしているのに対して、図１７では、電流和をカスコード段から電流フォールドしている。
図１８は図１５の差動オペアンプ１０１の更に別の構成例であり、図１６と同一部分には同一符号を付している。図１６と異なる点は、コモンモード帰還差動対１０１ｃを、（１）出力のコモンモードと正バランス入力ｂａｌｐからなる第１の差動対と、出力のコモンモードと負バランス入力ｂａｌｎからなる第２の差動対を備えた４入力の差動対１０１ｃ−１″と、（２）  該差動対１０１ｃ−１″の正負バランス入力側をそれぞれ流れる電流を正転及び反転側のカスコード段に電流ミラーにより帰還する電流ミラー手段１０１ｃ−２、１０１ｃ−３で構成した点である。
【００３７】
図１９は図１５の差動オペアンプ１０１の更に別の構成例である。図１６と異なる点は、コモンモード帰還差動対１０１ｃを、（１）出力のコモンモードと正バランス入力ｂａｌｐからなる第１の差動対と、出力のコモンモードと負バランス入力ｂａｌｎからなる第２の差動対を備えた４入力の差動対１０１ｃ−１″と、（２）  該差動対１０１ｃ−１″の正負バランス入力側をそれぞれ流れる電流を正転及び反転側のカスコード段に電流ミラーにより帰還する電流ミラー手段１０１ｃ−２、１０１ｃ−３と、（４）  それぞれのカスコード段から電流フォールドして帰還させる電流フォールド手段１０１ｃ−４で構成した点である。
なお、以上のオペアンプの構成において、ＰチャンネルＦＥＴとＮチャンネルＦＥＴを逆にすることにより、あるいは、一段もしくは複数段の電流ミラー手段、電流フォールド手段を介してカスコード段へ電流ミラーしたり、カスコード段から電流フォールドすることにより、オペアンプを実現することもできる。
【００３８】
図１５の差動型非反転増幅回路によれば、正負両出力間の直流オフセットがキャンセルされる方向に、可変入力バランスレベルが変化し、直流オフセットがキャンセルされる。
図１５の差動型非反転増幅回路は図９（ａ）の差動型非反転増幅回路と同様に図２（ａ），図６（ａ）の√ｆＡＧＣ回路に適用すれば、差動型の等化ができるようになる。又、図１１のように受動素子１０２〜１０５を抵抗、コンデンサ、可変抵抗で置き換えることにより、差動型可変ハイパスフィルタを構成し、差動型の√ｆＡＧＣ回路として使用することができ、更に、図１３と同様に構成して差動型の√ｆＡＧＣ回路を構成することもできる。更に又、図１４（ａ）のように構成することにより、差動型ボルテージフォロワを構成することもできる。
また、差動型非反転増幅回路を多段に接続するときは、図２０に示すように初段を図１５の差動型非反転増幅回路とし、２段目以下を図９（ａ）の差動型非反転増幅回路とすることにより、最終段の出力直流オフセット量を初段の可変バランス入力に帰還し、オフセットをキャンセルすることができる。
【００３９】
（Ｂ）スライサ回路
（ａ）スライサ回路の構成
従来のスライサ回路から出力されるスライサデータのパルス幅（デューティ）は一定にならず差が出てしまい、バランスが悪い。
そこで、図２１に示すように、コンパレータ２３ａ〜２３ｃ，２３ａ′〜２３ｃ′と、その前段に設けられた抵抗分割レベルシフタ２３ｄ、２３ｄ′とでスライサ回路２３を構成し、信号同士の比較によって、データパルスＤＴＰ，ＤＴＰ′、タイミング抽出用パルスＴＥＰ，ＴＥＰ′及び等化制御用パルスＥＱＣ，ＥＱＣ′をそれぞれ出力するようにする。
抵抗分割レベルシフタ２３ｄは第１の入力端子ＩＮ１と第１のコンパレータ２３ａの正側入力との間に第１の抵抗ｒ１を備え、第１のコンパレータ２３ａの正側入力と第２のコンパレータ２３ｂの正側入力との間に第２の抵抗ｒ２を備え、第２のコンパレータ２３ｂの正側入力と第３のコンパレータ２３ｃの正側入力との間に第３の抵抗ｒ４を備え、第３のコンパレータ２３ｃの正側入力と大地との間に第４の抵抗ｒ４を備えている。
【００４０】
又、抵抗分割レベルシフタ２３ｄ′は第２の入力端子ＩＮ２と第４のコンパレータ２３ａ′の正側入力との間に第１の抵抗と同値の第５の抵抗ｒ１を備え、第４のコンパレータ２３ａ′の正側入力と第５のコンパレータ２３ｂ′の正側入力との間に第２の抵抗と同値の第６の抵抗ｒ２を備え、第５のコンパレータ２３ｂ′の正側入力と第６のコンパレータ２３ｃ′の正側入力との間に第３の抵抗と同値の第７の抵抗ｒ３を備え、第６のコンパレータ２３ｃ′の正側入力と大地との間に第４の抵抗と同値の第８の抵抗ｒ４を備えている。
更に、第１のコンパレータ２３ａと第２のコンパレータ２３ｂと第３のコンパレータ２３ｃの負側入力は第２の入力端子ＩＮ２に接続され、第４のコンパレータ２３ａ′と第５のコンパレータ２３ｂ′と第６のコンパレータ２３ｃ′の負側入力は第１の入力端子ＩＮ１と接続されている。
【００４１】
上記、レベルシフタとしては図２２に示すレベルシフタ２３ｅ，２３ｅ′も用いられている。このレベルシフタ２３ｅ，２３ｅ′において、２３ｅ−１〜２３ｅ−３は抵抗でありそれぞれｒ１〜ｒ３の値を有するもの、２３ｅ−４は定電流源である。
図２２におけるデータパルスＤＴＰを発生するコンパレータ２３ａのタイムチャートを図２３に示し、又、タイミング抽出用パルスＴＥＰを発生するコンパレータ２３ｂのタイムチャートを図２４に示し、さらに、等化出力のピーク値を検出する際に使用する等化制御用パルスＥＱＣを発生するコンパレータ２３ｃのタイムチャートを図２５に示す。コンパレータ２３ａ′、２３ｂ′、２３ｃ′も同様のスライスを行う。
【００４２】
（ｂ）  レベルシフタの電流源
ところで、図２１の抵抗分割型のレベルシフタでは、シフト量が等化出力の直流成分に依存する。このため、等化出力の直流成分が変動すると、等化回路が目標とする信号出力レベルが変動し、等化偏差を生じる。また、図２２定電流を用いたレベルシフタは、抵抗の素子バラツキによってシフト量が変化するため、製造バラツキにより等化偏差を生じる。
そこで、製造バラツキに関わらず一定の等化出力振幅を得るために、図２２の電流源として、図２６に示す電流源を用いる。
図２６において、４１はオペアンプであり、オペアンプ４１の正側入力に安定化電圧Ｖ０が印加され、オペアンプ４１の負側入力と大地との間には集積回路内部素子である抵抗Ｒが接続され、オペアンプ出力端子にはＮチャネル  ＭＯＳＦＥＴ４２のゲートが接続され、オペアンプ４１の負側入力とＮチャネル  ＭＯＳＦＥＴ４２のソースが接続されている。ＮチャネルＭＯＳＦＥＴ４２のドレーンより定電流が取り出せるようになっているが、図２６の電流源では更に、ＮチャネルＭＯＳＦＥＴ４２のドレーンにカレントミラー回路４３，４４が接続され、カレントミラー回路４４より定電流を取り出すようにしている。
【００４３】
かかる電流源においては、オペアンプ４１の負入力端子に安定化電圧Ｖ０に等しいレベルが発生する。よって集積回路内抵抗Ｒには、Ｖ０／Ｒの電流が流れ、この電流はカレントミラー手段４３，４４を通じて出力される。
集積回路の内部に構築される抵抗の製造バラツキによる係数ｋは、同一チップ内ではほぼ一定であり、図２６の抵抗Ｒおよび図２２の抵抗ｒ１，ｒ２，ｒ３はそれぞれ、以下のように表すことができる。
Ｒ  ＝ｋ・Ｒ０
ｒ１＝ｋ・ｒ１０
ｒ２＝ｋ・ｒ２０
ｒ３＝ｋ・ｒ３０
よって、ｒ１，ｒ２，ｒ３においてシフトされるレベルはそれぞれ
0003576702.tif 000002
となり、これらは全て製造バラツキとは無関係な値となる。
【００４４】
以上のように、抵抗Ｒおよび抵抗ｒ１，ｒ２，ｒ３を同一チップ内に形成すれば、製造バラツキとは無関係に一定のレベルシフトを行うことができ、製造バラツキによる等化偏差を抑えることができる。
また、カレントミラーとして図２７に示す回路を用いれば、より正確なレベルシフトが可能である。
【００４５】
（ｃ）カレントミラー
図２７はカレントミラーの実施例であり、図２７（ａ）はカスコード型のカレントミラー、図２７（ｂ）は３段カスコード型カレントミラー、図２７（ｃ）はウィルソン型カレントミラー回路である。
カスコード型カレントミラー回路は、▲１▼第１のＮチャネルＭＯＳＦＥＴ５１ａと第２のＮチャネルＭＯＳＦＥＴ５１ｂと第３のＮチャネルＭＯＳＦＥＴ５１ｃと第４のＮチャネルＭＯＳＦＥＴ５１ｄを備え、▲２▼第１のＮチャネルＭＯＳＦＥＴ５１ａのドレーンを入力端子として、又、第３のＮチャネルＭＯＳＦＥＴ５１ｃのドレーンを出力端子として有し、▲３▼第１のＮチャネルＭＯＳＦＥＴ５１ａのドレーンとゲートおよび第３のＮチャネルＭＯＳＦＥＴ５１ｃのゲートを接続し、▲４▼第１のＮチャネルＭＯＳＦＥＴ５１ａのソース、第２のＮチャネルＭＯＳＦＥＴ５１ｂのドレーンとゲート、および第４のＮチャネルＭＯＳＦＥＴ５１ｄのゲートを接続し、▲５▼第３のＮチャネルＭＯＳＦＥＴ５１ｃのソースと第４のＮチャネルＭＯＳＦＥＴ５１ｄのドレーンを接続し、▲６▼第２のＮチャネルＭＯＳＦＥＴ５１ｂのソースと大地との間を接続し、第４のＮチャネルＭＯＳＦＥＴ５１ｄのソースと大地との間を接続して構成されている。
【００４６】
３段カスコード型カレントミラー回路は、▲１▼第１のＮチャネルＭＯＳＦＥＴ５２ａと第２のＮチャネルＭＯＳＦＥＴ５２ｂと第３のＮチャネルＭＯＳＦＥＴ５２ｃと第４のＮチャネルＭＯＳＦＥＴ５２ｄと第５のＮチャネルＭＯＳＦＥＴ５２ｅと第６のＮチャネルＭＯＳＦＥＴ５２ｆを備え、▲２▼第１のＮチャネルＭＯＳＦＥＴ５２ａのドレーンを入力として、又、第４のＮチャネルＭＯＳＦＥＴ５２ｄのドレーンを出力として備え、▲３▼第１のＮチャネルＭＯＳＦＥＴ５２ａのドレーンとゲートおよび第４のＮチャネルＭＯＳＦＥＴ５２のゲートを接続し、▲３▼第１のＮチャネルＭＯＳＦＥＴ５１ａのソース、第２のＮチャネルＭＯＳＦＥＴ５２ｂのドレーンとゲート、および第５のＮチャネルＭＯＳＦＥＴ５２ｅのゲートを接続し、▲４▼第２のＮチャネルＭＯＳＦＥＴ５２ｂのソース、第３のＮチャネルＭＯＳＦＥＴ５２ｃのドレーンとゲート、および第６のＮチャネルＭＯＳＦＥＴ５２ｆのゲートを接続し、▲５▼第４のＮチャネルＭＯＳＦＥＴ５２ｄのソースと第５のＮチャネルＭＯＳＦＥＴ５２ｅのドレーンを接続し、▲６▼第５のＮチャネルＭＯＳＦＥＴ５２ｅのソースと第６のＮチャネルＭＯＳＦＥＴ５２ｆのドレーンを接続し、▲７▼第３のＮチャネルＭＯＳＦＥＴ５２ｃのソースと大地との間を接続し、第６のＮチャネルＭＯＳＦＥＴ５２ｆのソースと大地との間を接続して構成されている。
【００４７】
ウィルソン型カレントミラー回路は、▲１▼第１のＮチャネルＭＯＳＦＥＴ５３ａと第２のＮチャネルＭＯＳＦＥＴ５３ｂと第３のＮチャネルＭＯＳＦＥＴ５３ｃを備え、▲２▼第１のＮチャネルＭＯＳＦＥＴ５３ａのドレーンと第２のＮチャネルＭＯＳＦＥＴ５３ｂのゲートを接続し、これを入力として備え、▲３▼第１のＮチャネルＭＯＳＦＥＴ５３ａのゲート、第２のＮチャネルＭＯＳＦＥＴ５３ｂのソースおよび第３のＮチャネルＭＯＳＦＥＴ５３ｃのドレーンとゲートを接続し、▲４▼第１のＮチャネルＭＯＳＦＥＴ５３ａのソースと大地との間を接続し、第３のＮチャネルＭＯＳＦＥＴのソースと大地との間を接続し、▲５▼第２のＮチャネルＭＯＳＦＥＴ５３ｂのドレーンを出力として備えて構成されている。
【００４８】
（Ｃ）利得制御回路
（ａ）利得制御回路の構成
図２８は利得制御回路２２の構成図である。２２ａは充電用である第１の電流源、２２ｂは第１の電流源を制御する第１のスイッチ、２２ｃは放電用である第２の電流源、２２ｄは第２の電流源を制御する第２のスイッチ、２２ｅは等化部（利得可変回路）２１の出力信号振幅が基準レベルを上回るときに第１のスイッチ２２ｂをオンにするオア回路、２２ｆは等化部の出力がハイレベルとなる毎に所定時間だけ第２のスイッチ２２ｄをオンするスイッチ制御回路、２２ｇは第１の電流源２２ａよりの充電電流と第２の電流源２２ｃへの放電電流の差を積分する積分回路、２２ｈは積分回路の出力を等化部２１の利得制御信号ＧＣＳとして出力するローパスフィルタである。尚、ローパスフィルタ２２ｈは前段のチャージポンプで十分な時定数が得られる場合は不要である。
【００４９】
オア回路２２ｅは、スライサ回路２３から出力される等化制御用パルスＥＱＣ、ＥＱＣ′のいずれかがハイレベルになるとハイレベルのスイッチオン信号を出力し、第１のスイッチ２２ｂをオンする。スイッチ制御回路２２ｆはオア回路２２ｆ−１とパルサ２２ｆ−２を有し、オア回路２２ｆ−１はスライサ回路２３から出力されるデータパルスＤＴＰ，ＤＴＰ′のいずれかがハイレベルになるとハイレベルの信号を出力し、パルサ２２ｆ−２はオア回路２２ｆ−１の出力の立上りを検出して所定時間幅のスイッチオン信号を出力し、第２のスイッチ２２ｄをオンする。
等化部２１から出力される等化出力のピークが大きいとき、第１のスイッチ２２ｂがオンしている期間が長くなり、ピークが小さいとき、第１のスイッチ２２ｂがオンしている期間が短くなる。一方、第２のスイッチ２２ｄは一定の期間オンする。従って、ピーク値が大きいときには充電電流が放電電流より大きくなって積分出力が大きくなり、ピーク値が小さいときには放電電流が小さくなって積分出力が減小する。これにより、ピーク値の大小に応じた利得制御信号ＧＣＳが出力し、等化部２１は該利得制御信号ＧＣＳに基づいて等化出力のピークが一定になるようにゲインを制御する。
以上のように、本発明の利得制御回路によれば、外部素子を用いること無く、又、入力データのパルス密度に依存しない等化制御が可能になり、従来の問題点８を解決することができる。
【００５０】
（ｂ）入力断検出回路
図２９は入力断検出回路の構成図であり、利得可変回路（等化部）の出力がハイレベルになったとき、リセットするタイマ２２ｉと、タイマの出力によって制御される第３のスイッチ２２ｊと、第３のスイッチがオンになると積分回路２２ｇを構成するコンデンサＣ１に蓄えられた電荷を放電する第３の電流源２２ｋと、利得制御回路の出力と参照電圧とを比較するコンパレータ（またはヒステリシスコンパレータ）２２ｍを備え、コンパレータまたはヒステリシスコンパレータの出力により入力断を検出するものである。
【００５１】
等化部２１よりデータが出力されなければ等化制御用パルスＥＱＣ，ＥＱＣ′及びデータパルスＤＴＰ，ＤＴＰ′は出力されず、積分回路２２ｇには充電も放電も行われない。このため、利得制御信号ＧＣＳのレベルは変わらず、利得制御信号ＧＣＳのレベルを参照レベルと比較することにより入力断を検出することはできない。そこで、データパルスＤＴＰ，ＤＴＰ′の入力によってリセットされるタイマ２２ｉを設け、タイマ２２ｉの出力で制御される放電流源２２ｋを設ける。タイマ２２ｉは、放電流源２２ｉ−１と、コンデンサ２２ｉ−２と、データパルスＤＴＰ，ＤＴＰ′がハイレベルの期間オンするスイッチ２２ｉ−３と、コンパレータ２２ｉ−４を有している。データパルスＤＴＰ，ＤＴＰ′がハイレベルになると、スイッチ２２ｉ−３がオンし、コンデンサ２２ｉ−２が充電される。この結果、コンデンサの端子電圧Ｖ１は基準電圧Ｖｒｅｆ１より大きくなり、第３のスイッチ２２ｊはオンしない。又、このとき、利得制御信号ＧＣＳのレベルは基準電圧Ｖｒｅｆ２より大きいため、入力断アラームは出力しない。
【００５２】
一方、データパルスＤＴＰ，ＤＴＰ′の入力が途絶えると、スイッチ２２−３がオフし、コンデンサ２２ｉ−２に充電されている充電電荷が放電し、コンデンサの端子電圧が低下する。コンデンサの端子電圧Ｖ１が基準電圧Ｖｒｅｆ１より小さくなる前にデータパルスＤＴＰ，ＤＴＰ′が到来すると、スイッチ２２ｉ−３がオンし、コンデンサ２２ｉ−２が充電され、コンデンサの端子電圧Ｖ１は基準電圧Ｖｒｅｆ１より小さくならない。しかし、データパルスＤＴＰ，ＤＴＰ′の入力が所定期間以上途絶えると、コンデンサの端子電圧Ｖ１が放電により低下し、基準電圧Ｖｒｅｆ１より小さくなる。コンデンサの端子電圧Ｖ１が基準電圧Ｖｒｅｆ１より小さくなると、スイッチ２２ｊがオンし、積分回路２２ｇから放電が生じ、利得制御信号ＧＣＳのレベルが除々に下がり、参照レベルＶｒｅｆ２を下回るとコンパレータ２２ｍより入力断アラームが出力され、データ断が検出できる。
図３０に入力断検出のタイムチャートである。
【００５３】
（Ｄ）ＤＣ帰還レベル検出
（ａ）原理
等化出力の直流レベルは、正側ピークと負側ピークの差に比例する。換言すれば、等化出力の直流レベルは、スライサ回路２３より出力される正側の等化制御用パルスＥＱＣと負側の等化制御用パルスＥＱＣ′のパルス幅に比例する。従って、ＥＱＣ，ＥＱＣ′のパルス幅を検出できれば、等化出力の直流レベルを検出できる。
（ｂ）ＤＣ帰還レベル検出回路
図３１は上記原理に基づいてＤＣ帰還レベルを検出するＤＣ帰還レベル検出回路の構成図である。図中、２４ａは充電用である第１の電流源、２４ｂは正側の等化制御用パルスＥＱＣがハイレベルの時オンして第１の電流源を制御する第１のスイッチ、２４ｃは放電用である第２の電流源、２４ｄは負側の等化制御用パルスＥＱＣ′がハイレベルの時オンして第２の電流源を制御する第２のスイッチ、２４ｅは第１の電流源２４ａよりの充電電流と第２の電流源２４ｃへの放電電流の差を積分する積分回路、２４ｆはローパスフィルタである。尚、ローパスフィルタ２４ｆは前段のチャージポンプで十分な時定数が得られる場合は不要である。
【００５４】
正側の等化制御用パルスＥＱＣがハイレベルになると、スイッチ２４ｂがオンし、積分回路２４ｅは充電される。一方、負側の等化制御用パルスＥＱＣ′がハイレベルになると、スイッチ２４ｄがオンし、積分回路２４ｅは放電を開始する。差動の等化正転出力信号の直流レベルが反転出力の直流レベルを上回っているときは充電される電荷が放電される電荷を上回り、逆に反転出力の直流レベルが正転出力の直流レベルを上回っているときは放電される電荷が充電される電荷を上回る。以上より、積分回路２４ｅより正側の等化制御用パルスＥＱＣと負側の等化制御用パルスＥＱＣ′のパルス幅の差に比例した電圧、すなわち、正転側と反転側の直流レベルの差に比例した電圧が出力され、等化部２１に直流帰還される。これにより、等化部２１は該直流レベルの差が零となるように制御し、正転と反転の直流レベルが等しくなったところで安定する。
充電および放電を制御するパルスのパルス幅と、充電電流および放電電流の値を十分小さく設定すれば、従来の直流帰還回路のように大きな外部素子（ローパスフィルタ）は不要となり、従来の問題点５を解決できる。
【００５５】
（ｃ）ＤＣ帰還レベル検出回路の適用例
図３２〜図３４はＤＣ帰還レベル検出回路の適用例であり、直流オフセットをキャンセルするもので、２１は等化部、２３はスライサ回路、２４はＤＣ帰還レベル検出回路である。
図３２においては、差動対入力を備えるアンプ７１の正側に正転信号（等化入力）を加え、ＤＣ帰還レベル検出回路２４の出力を差動対入力の負側に入力した構成を有している。
図３３においては、差動対入力と補助差動対入力とを有する差動増幅器７２の差動対に差動信号を入力し、補助差動対入力の正側に参照電圧Ｖｒｅｆを印加し、直流帰還レベル検出回路２４の出力を上記補助差動対入力の負側に入力する構成を有している。
【００５６】
図３４においては、正転入力と反転帰還入力、および反転入力と正転帰還入力から成る２組の入力差動対と、１組の出力差動対と、２つのバランス入力を備えたオペアンプ７３の第１のバランス入力に参照電圧を印加し、直流帰還レベル検出回路２４の出力を第２のバランス入力に入力する構成を有している。
【００５７】
（Ｅ）スライサ回路に適用できる自動オフセットキャンセルコンパレータ
（ａ）自動オフセットキャンセルコンパレータ
図３５はスライサ回路２３を構成する各コンパレータに適用できる自動オフセットキャンセルコンパレータの構成図である。
このコンパレータは、正側入力端子ＩＮｐ、負側入力ＩＮｎ及び出力端子ＯＵＴを備え、更に差動入力と補助差動入力を有する増幅回路８１と、第１の状態φ１において増幅回路８１の差動入力の正側ｉｐと負側ｉｎを短絡し、第２の状態φ２において負側入力ＩＮｎと増幅回路８１の差動入力の負側ｉｎを短絡する第１のスイッチ手段８２と、第１状態φ１において増幅回路８１の出力ｏｕｔと増幅回路の補助差動入力の負側ａｉｎを抵抗Ｒを介して接続し、出力端子ＯＵＴと大地を短絡し、第２の状態φ２において、出力端子ＯＵＴと増幅回路８１の出力ｏｕｔとを短絡する第２，第３のスイッチ手段８３，８４を備え、正側入力端子ＩＮｐと増幅回路の差動入力の正側ｉｐを接続し、増幅回路８１の補助差動入力の正側ａｉｐに参照レベルＶｒｅｆを印加し、増幅回路８１の補助差動入力の負側に電荷保存回路８５を接続し、増幅回路の出力ｏｕｔと第２のスイッチ手段８３との間に位相補償回路８６を接続して構成されている。位相補償回路８６は位相余裕が十分あれば不要である。
【００５８】
時間帯φ１（第１状態、オフセットキャンセル・モード）において、コンパレータの正負の入力ｉｐ，ｉｎが短絡される。又、増幅回路８１の出力は抵抗Ｒを介して負側補助入力ａｉｎに帰還され、出力レベルは参照電圧レベルＶｒｅｆと等しくなり、コンパレータ出力はローレベル（”Ｌ”）に固定される。尚、位相補償回路８６は帰還による発振を防止する。
時間帯φ１の動作時における増幅回路８１の負側補助入力ａｉｎのレベルは電荷保存回路８５に保存され、時間帯φ１以外の時間帯φ２（第２状態、通常モード）において２つの入力レベルが等しいとき、コンパレータの出力レベルはＶｒｅｆとなる。従って参照電圧レベルＶｒｅｆを、次段ディジタル回路の閾値Ｖｔｈの近傍に設定すれば、コンパレータの入力オフセットをキャンセルすることができる。コンパレータの利得を十分大きくすれば、ＶｒｅｆとＶｔｈとのオフセットは、差動入力オフセットに換算すれば極めて小さくなる。
【００５９】
（ｂ）スライサ回路のコンパレータへの適用
図２２の６個のコンパレータ２３ａ〜２３ｃ′に図３５のコンパレータを用いる。正転側のデータパルス出力用の第１コンパレータ２３ａの出力が”Ｈ”の時間帯をφ１とし（図３６のタイムチャート参照）、この間、第４〜第６コンパレータ２３ａ′〜２３ｃ′をオフセットキャンセル・モードにする。同様に、反転側のデータパルス出力用の第４コンパレータ２３ａ′の出力が”Ｈ”の時間帯をφ２とし、この間、第１〜第３コンパレータ２３ａ〜２３ｃをオフセットキャンセル・モードにする。
【００６０】
すなわち、第４〜第６のコンパレータ２３ａ′〜２３ｃ′は、時間帯φ１において、第１状態（オフキャンセルモード）となり、φ１以外の時間帯で第２状態（通常モード）になる。又、第１〜第３のコンパレータ２３ａ〜２３ｃは、時間帯φ２において、第１状態（オフキャンセルモード）となり、φ２以外の時間帯で第２状態（通常モード）になる。
時間帯φ１の間、第４〜第６のコンパレータ２３ａ′〜２３ｃ′が”Ｈ”になることはあり得ないので、オフセットキャンセル・モードにしても問題はない。同様に、時間帯φ２の間、第１〜第３コンパレータ２３ａ〜２３ｃをオフセットキャンセル・モードにしても問題はない。
以上のようにすれば、入力オフセットを十分小さく抑えて、連続信号である等化出力波形をスライスすることができ、従来の問題点７を解決することができる。
以上、本発明を実施例により説明したが、本発明は請求の範囲に記載した本発明の主旨に従い種々の変形が可能であり、本発明はこれらを排除するものではない。
【００６１】
【発明の効果】
以上本発明によれば、差動型非反転増幅回路を用いた可変ハイパスフィルタを構成でき、かかる可変ハイパスフィルタを伝送路損失等化回路の等化部の√ｆＡＧＣに適用することにより差動型の等化が可能になり、従来問題となっていた電源電圧変動、大地電圧変動、電源雑音、大地雑音の影響をなくすことができる。
また、本発明によれば、送信波に加えられた予等化成分の影響を受けること無く、伝送路長に依らない等化波形を得ることができる。
【図面の簡単な説明】
【図１】本発明の伝送路損失等化回路の構成図である。
【図２】√ｆＡＧＣ回路である。
【図３】√ｆＡＧＣのｆ特性である。
【図４】等化回路の総合周波数特性である。
【図５】本発明による装置間伝送路、短中距離化への対応説明図である。
【図６】ローパス〜フラット〜ハイパスに可変する√ｆＡＧＣである。
【図７】周波数特性がフラットな利得変化を得る構成図である。
【図８】可変減衰回路の一例である。
【図９】非反転増幅回路である。
【図１０】差動オペアンプの構成図である。
【図１１】差動オペアンプの別の構成図である。
【図１２】差動型可変ハイパスフィルタの構成図である。
【図１３】ローパス／フラット／ハイパスに可変する差動型の√ｆＡＧＣ回路である。
【図１４】ボルテージフォロワである。
【図１５】差動型非反転増幅回路の別の構成図である。
【図１６】差動オペアンプの構成図である。
【図１７】差動オペアンプの別の構成図である。
【図１８】差動オペアンプの更に別の構成図である。
【図１９】差動オペアンプの更に別の構成図である。
【図２０】差動型非反転増幅回路の縦続構成図である。
【図２１】差動型スライサ（コンパレータ）の第１の構成図である。
【図２２】差動型スライサ（コンパレータ）の第２の構成図である。
【図２３】データパルス出力用コンパレータの動作説明用タイムチャートである。
【図２４】タイミング抽出用パルスを出力するコンパレータの動作説明用タイムチャートである。
【図２５】等化制御用パルスを出力するためのコンパレータの動作説明用タイムチャートである。
【図２６】レベルシフタのシフト量を一定にする為の電流源の一例である。
【図２７】カレントミラーである。
【図２８】本発明による利得制御である。
【図２９】入力断検出回路である。
【図３０】入力断検出アラームタイムチャートである。
【図３１】ＤＣ帰還レベル検出回路の構成図である。
【図３２】ＤＣ帰還レベル検出回路の第１の適用例である。
【図３３】ＤＣ帰還レベル検出回路の第２の適用例である。
【図３４】ＤＣ帰還レベル検出回路の第３の適用例である。
【図３５】自動オフセットキャンセルコンパレータである。
【図３６】オフセットキャンセルのタイムチャートである。
【図３７】従来技術による伝送路損失等化回路の構成例である。
【図３８】√ｆＡＧＣ回路である。
【図３９】√ｆＡＧＣ回路のｆ特である。
【図４０】簡易型等化回路の構成図である。
【図４１】様々な伝送路長に対する構成図である。
【図４２】ｆ特がフラットな利得変化を得る手段である。
【図４３】直流オフセットをキャンセルするための構成図である。
【図４４】両極性信号の単相処理説明図である。
【図４５】従来のピーク検出回路の構成（単相）である。
【符号の説明】
２１・・等化部
２２・・利得制御回路
２３・・スライサ回路
２４・・ＤＣ帰還レベル検出部
２５・・減衰回路
３１・・√ｆＡＧＣ
３２・・フラットＡＧＣ
ＧＣＳ・・ゲイン制御信号
【図１】
0003576702.tif 000003
【図２】
0003576702.tif 000004
【図３】
0003576702.tif 000005
【図４】
0003576702.tif 000006
【図５】
0003576702.tif 000007
【図６】
0003576702.tif 000008
【図７】
0003576702.tif 000009
【図８】
0003576702.tif 000010
【図９】
0003576702.tif 000011
【図１０】
0003576702.tif 000012
【図１１】
0003576702.tif 000013
【図１２】
0003576702.tif 000014
【図１３】
0003576702.tif 000015
【図１４】
0003576702.tif 000016
【図１５】
0003576702.tif 000017
【図１６】
0003576702.tif 000018
【図１７】
0003576702.tif 000019
【図１８】
0003576702.tif 000020
【図１９】
0003576702.tif 000021
【図２０】
0003576702.tif 000022
【図２１】
0003576702.tif 000023
【図２２】
0003576702.tif 000024
【図２３】
0003576702.tif 000025
【図２４】
0003576702.tif 000026
【図２５】
0003576702.tif 000027
【図２６】
0003576702.tif 000028
【図２７】
0003576702.tif 000029
【図２８】
0003576702.tif 000030
【図２９】
0003576702.tif 000031
【図３０】
0003576702.tif 000032
【図３１】
0003576702.tif 000033
【図３２】
0003576702.tif 000034
【図３３】
0003576702.tif 000035
【図３４】
0003576702.tif 000036
【図３５】
0003576702.tif 000037
【図３６】
0003576702.tif 000038
【図３７】
0003576702.tif 000039
【図３８】
0003576702.tif 000040
【図３９】
0003576702.tif 000041
【図４０】
0003576702.tif 000042
【図４１】
0003576702.tif 000043
【図４２】
0003576702.tif 000044
【図４３】
0003576702.tif 000045
【図４４】
0003576702.tif 000046
【図４５】
0003576702.tif 000047