(57)【特許請求の範囲】
【請求項１】
入力された包含パケットが被包含パケットを含んでいるかどうかを識別し、当該被包含パケットを含んでいる包含パケットに対しては、当該被包含パケットの多重分離処理、当該被包含パケットのヘッダに対するヘッダ処理、及び多重分離された各被包含パケットを交換処理用の交換用包含パケットに対してマッピングするマッピング処理を行う入力パケット処理回路と、
当該交換用包含パケット及び前記被包含パケットを含んでいない交換用包含パケットの交換処理を行う交換スイッチと、
交換処理を受けて当該交換スイッチから出力された交換用包含パケットが被包含パケットを含んでいるかどうかを識別し、当該被包含パケットを含んでいる交換用包含パケットに対しては、当該被包含パケットの多重分離処理、多重分離された当該被包含パケットを交換用包含パケットとは異なる包含パケットにマッピングする再マッピング処理を行う出力パケット処理回路とを備える交換装置において、
前記入力パケット処理回路は、
前記マッピング処理に際して、複数の被包含パケットのパケット長の合計が１つの交換用包含パケットのペイロード長を越えず、なおかつ、それら複数の被包含パケットがヘッダ情報に共通点を持つ限り当該１つの交換用包含パケットに当該複数の被包含パケットをマッピングする被包含パケット充填手段を具備することを特徴とする交換装置。
【請求項２】
請求項１の交換装置において、
前記ヘッダ情報は、前記被包含パケットのヘッダが持つアドレス情報及び／又はサービス品質クラス情報であり、
前記マッピング処理を受ける前の段階で、前記被包含パケットを一時的に蓄積する一時蓄積手段を当該ヘッダ情報に応じて複数設けておき、
前記被包含パケット充填手段は同じ一時蓄積手段に蓄積されている被包含パケットにつき、予め計算することにより、前記１つの交換用包含パケットのペイロード長に応じて、当該交換用包含パケットにマッピングする前記複数の被包含パケットの数を求めることを特徴とする交換装置。
【請求項３】
請求項１の交換装置において、
請求項１又は２の交換装置において、
前記交換用包含パケットが、前記再マッピング処理を行うために出力パケット処理回路で使用する再マッピング用情報が同じであることを条件に複数の被包含パケットを包含している場合、当該交換用包含パケットのヘッダにはこの再マッピング用情報が格納されていることを特徴とする交換装置。
【請求項４】
請求項１又は２の交換装置において、
前記交換用包含パケットが、複数の被包含パケットを包含している場合、包含している各被包含パケットに対応した前記再マッピング処理を行うために出力パケット処理回路で使用する複数の再マッピング用情報を、外部に付加していることを特徴とする交換装置。
【請求項５】
請求項１又は２の交換装置において、
前記交換用包含パケットが、複数の被包含パケットを包含している場合、包含している各被包含パケットに対応した前記再マッピング処理を行うために出力パケット処理回路で使用する複数の再マッピング用情報を、内部に付加していることを特徴とする交換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は交換装置に関し、例えばＡＡＬ２レイヤでの交換処理とＡＴＭレイヤでの交換処理の双方を実行するＡＴＭ交換機などに適用して好適なものである。
【０００２】
【従来の技術】
従来、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ：非同期転送モード）交換機においては、全ての情報につきセルと呼ばれる固定長データ単位で交換／伝送等の処理が行われている。セルは５バイトのヘッダおよび４８バイトのペイロードから成る。
【０００３】
一方、移動体通信システムをはじめとして、いくつかのＡＴＭ交換技術を用いる通信サービスでは、音声を高効率で圧縮可能な音声符号化方式を用いる方向で検討が進められている。
【０００４】
例えば、ＩＴＵ−Ｔ（国際電気通信連合−電気通信標準化部門）勧告Ｇ．７２９（ＣＳ−ＡＣＥＬＰ）と呼ばれる音声符号化方式を使用すると、６４ｋｂｐｓ音声を８ｋｂｐｓまたはそれ以下の速度レートに圧縮することが可能である。
【０００５】
しかしこの場合、６４ｋｂｐｓ音声の場合のセル組立遅延時間が約６ｍｓであるとすると、８ｋｂｐｓの速度でＡＴＭセルのペイロード部を完全に音声で満たすにはその８倍に相当する約４８ｍｓの遅延が生じることになる。
【０００６】
セル組立遅延時間の短縮のため、ＡＴＭセルのペイロード部を完全に音声情報が満たさない段階でセルを送出することにより、セル組立遅延時間の短縮が図れるが、セルペイロードに無駄な領域が生じ効率の低下を招いてしまう。
【０００７】
このような問題を解決するために新しいＡＡＬ（ＡＴＭ  Ａｄａｐｔａｔｉｏｎ  Ｌａｙｅｒ）としてＩＴＵ勧告Ｉ．３６３．２によりＡＡＬ２レイヤ仕様が勧告化された。また、関連する勧告としてＩ．３６６．１があり、データストリームのような音声より長い情報フレームを分割してＡＡＬ２上に乗せるための仕様も規定されている。
【０００８】
このＡＡＬ２の適用により上記の問題は解決される訳だが、ＡＡＬ２をＡＴＭ交換機にて扱う場合、ＡＴＭセル単位での交換機能に加え、ＡＡＬ２のコネクション単位での交換、すなわち、ＣＰＳパケット単位での交換機能が必要となる。このような交換機能を備えた従来の交換機としては、特開平１１−７４８９２号公報に記載されたものがある。
【０００９】
このセル交換機は、入力された包含パケット（例えばＡＴＭセル）が被包含パケット（例えばＣＰＳパケット）を含んでいるかどうかを識別し、当該被包含パケットを含んでいる包含パケットに対しては、当該被包含パケットの多重分離処理、当該被包含パケットのヘッダに対するヘッダ処理、及び多重分離された各被包含パケットを交換処理用の交換用包含パケットに対してマッピングするマッピング処理を行う入力パケット処理回路（入力ポート）と、当該交換用包含パケット及び前記被包含パケットを含んでいない交換用包含パケットの交換処理を行う交換スイッチ（例えばセル交換スイッチ）と、交換処理を受けて当該交換スイッチから出力された交換用包含パケットが被包含パケットを含んでいるかどうかを識別し、当該被包含パケットを含んでいる交換用包含パケットに対しては、当該被包含パケットの多重分離処理、多重分離された当該被包含パケットを交換用包含パケットとは異なる包含パケットにマッピングする再マッピング処理を行う出力パケット処理回路とを備えている。
【００１０】
このセル交換機によれば、従来のＡＴＭセルのためのセル交換スイッチの構成を特別の構成とすることなく、ＣＰＳパケット（ショートパケット）を含まないＡＴＭセルとＣＰＳパケットを含むＡＴＭセルの双方を取り扱うことができるようになった。
【００１１】
当該セル交換機１０の構成を図２に示す。
【００１２】
図２において、セル交換機１０はＡＴＭスイッチ１０８の入力側に、複数の入力ＡＴＭセル処理回路１００（第１番目）〜１０１（第ｎ番目）を有し、ＡＴＭスイッチ１０８の出力側に複数の出力ＡＴＭセル処理回路１２０（第１番目）〜１１５（第ｎ番目）を備えている。
【００１３】
ここでＡＴＭスイッチ１０８は前記セル交換スイッチに対応する構成要素で、ごく一般的なＡＴＭスイッチである。
【００１４】
各入力ＡＴＭセル処理回路の内部構成は共通なので、第１番目の入力ポートに接続されている第１番目の入力ＡＴＭセル処理回路１００についてだけ説明する。
【００１５】
入力ＡＴＭセル処理回路（前記入力パケット処理回路に対応）１００は入力ＡＴＭセルヘッダ処理回路１０２と、入力ＡＴＭセル振り分け回路１０３と、入力ＡＡＬ２処理回路１０４と、セルバッファ１０５，１０６と、入力ＡＴＭセル多重化回路１０７とを備えている。
【００１６】
当該入力ＡＴＭセルヘッダ処理回路１０２は、入力されたＡＴＭセルの先頭部に交換機１０内の処理のために使用されるスイッチングタグを付加する回路で、例えば図４（Ａ）は当該付加まえのＡＴＭセルを示し、同図（Ｂ）は当該付加の後のＡＴＭセルを示している。
【００１７】
図４（Ａ）において、ＡＴＭセル２３１はＡＴＭセルペイロード２３２と、ＡＴＭセルヘッダ２３３とから成り、図４（Ｂ）において交換機内ＡＴＭセル２４１は交換機内ＡＴＭセルペイロード２４２と、交換機内ＡＴＭセルヘッダ２４３と、前記スイッチングタグ２４４から成る。スイッチングタグ２４４は当該ＡＴＭセル２３１のペイロード２３２がＣＰＳパケットを含んでいるかどうかを表示するＣＰＳパケット識別子を備えている。
【００１８】
前記入力ＡＴＭセル振り分け回路１０３はスイッチングタグ２４４のＣＰＳパケット識別子を参照することにより、交換機内ＡＴＭセルを振り分ける回路である。この振り分けでは、ＣＰＳパケットを含む交換機内ＡＴＭセルは入力ＡＡＬ２処理回路１０４側に振り分け、含まない交換機内ＡＴＭセルは入力ＡＴＭセルバッファ回路１０６側に振り分ける。
【００１９】
入力ＡＡＬ２処理回路１０４はＡＡＬ２レイヤの処理、すなわちＩＴＵ−Ｔ勧告Ｉ．３６３．２に従うＡＡＬ２レイヤの終端処理を行う回路である。このＡＡＬ２レイヤの終端処理では、個々のＣＰＳパケットの多重分離処理、および交換機内ＡＴＭセルのペイロード部へのマッピング処理が行われる。
【００２０】
入力ＡＡＬ２処理回路１０４には入力側から順番に、ＣＰＳパケットレイヤ処理回路１０４Ａ、ＣＰＳパケットヘッダ処理回路１０４Ｂ、ＣＰＳパケット変換回路１０４Ｃが内蔵されている。
【００２１】
最初のＣＰＳパケットレイヤ処理回路１０４Ａは、ＡＡＬ２レイヤの処理のうち、ＣＰＳパケットの多重分離を分担し、あわせて、当該多重分離に供した交換機内ＡＴＭセルのヘッダを次段のＣＰＳパケットヘッダ処理回路１０４Ｂに与える。
【００２２】
ＣＰＳパケットレイヤ処理回路１０４Ａは、ＣＰＳパケットヘッダに含まれているＡＡＬ２レイヤレベルでのコネクション識別子であるＣＩＤ（Ｃｈａｎｎｅｌ  ＩＤ）を参照して、ヘッダ処理を行うものである。このヘッダ処理では例えば当該ＣＩＤが変換される。
【００２３】
入力ＡＡＬ２処理回路１０４内で最後のＣＰＳパケット変換回路１０４Ｃは、ＣＰＳパケットを交換機内ＡＴＭセルのペイロード部に詰め込む（マッピング）動作を行うものである。このマッピング動作は、前記ＡＴＭスイッチ１０８が、ＣＰＳパケットについても通常のＡＴＭセルと同様に交換処理を実行可能となるようにするための処理である。
【００２４】
図３（Ａ）に示すような状態で入力ＡＴＭセルヘッダ処理回路１０２に入力されたＡＴＭセル３０１のＣＰＳパケット３０２，３０３は、このマッピング動作の結果、図３（Ｂ）、（Ｃ）に示す交換機内ＣＰＳパケット２および交換機内ＣＰＳパケット１のように、別個の交換機内ＡＴＭセルのペイロード３１１と３２１に挿入される。交換機内ＡＴＭセルは通常のＡＴＭセルの先頭にスイッチングタグ３１３、３２３を付加した構造を持っている。
【００２５】
ＣＰＳパケットの長さについては、Ｉ．３６３．２勧告で、デフォルトで最大４８バイトと規定されているため、通常、このマッピングに際して、１つのＣＰＳパケットが長すぎるために交換機内ＡＴＭセルのペイロード部にマッピングできないという問題が発生することはない。
【００２６】
なお、図３（Ａ）において、符号３０４はＣＰＳパケット制御フィールド、３０５はＡＴＭセルヘッダ、３０６はＡＴＭセルヘッダである。
【００２７】
次に、図２において、上述した出力ＡＴＭセル処理回路の内部構成は共通なので、第１番目の出力ポートに接続されている第１番目の出力ＡＴＭセル処理回路１２０についてだけ説明する。
【００２８】
出力ＡＴＭセル処理回路（前記出力パケット処理回路に対応）１２０は出力ＡＴＭセル振り分け回路１０９と、出力ＡＡＬ２処理回路１１０と、出力ＡＴＭセルバッファ１１１，１１２と、出力ＡＴＭセル多重化回路１１３と、出力ＡＴＭセルヘッダ処理回路１１４とを備えている。
【００２９】
ＡＴＭセル振り分け回路１０９は、入力された交換機内ＡＴＭセルのスイッチングタグに書かれたＣＰＳパケット識別情報をもとに、ＣＰＳパケットを含む交換機内ＡＴＭセルであるかどうかを判断し、ＣＰＳパケットを含む交換機内ＡＴＭセルについてはその交換機内ＡＴＭセルから、スイッチングタグを除去したＡＴＭセルを出力ＡＡＬ２処理回路１１０に供給する。
【００３０】
出力ＡＡＬ２処理回路１１０はＡＡＬ２レイヤの処理を行う回路である。出力ＡＡＬ２処理回路１１０には入力側から順番に、ＣＰＳパケット変換回路１１０Ａ、ＣＰＳパケットレイヤ処理回路１１０Ｂが内蔵されている。
【００３１】
最初のＣＰＳパケット変換回路１１０Ａは、入力されているＡＴＭセルのペイロードに挿入されているＣＰＳパケットを取り出して次段のＣＰＳパケットレイヤ処理回路１１０Ｂに供給する回路である。
【００３２】
ＣＰＳパケットを受け取ったＣＰＳパケットレイヤ処理回路１１０Ｂは、相前後して当該ＣＰＳパケット変換回路１１０Ａから入力された連続する複数のＣＰＳパケットを１つのＡＴＭセルのペイロードに挿入し得るかどうかを確認しつつ、１又は複数のＣＰＳパケットを１個のＡＴＭセルのペイロードに多重し、例えば図３（Ａ）に示したようなフォーマットのＡＴＭセル３０１を組み立てて出力する回路である。
【００３３】
【発明が解決しようとする課題】
ところが、上記構成のセル交換機ではＡＡＬ２コネクションのＡＴＭセルより個々のＣＰＳパケットを取り出し、１つのＣＰＳパケットを１つの交換機内ＡＴＭセルのペイロードヘマッピングし、当該交換機内ＡＴＭセル単位でＡＴＭスイッチによる交換処理を受けていた。
【００３４】
したがって、ＣＰＳセルの大きさが交換機内ＡＴＭセルのペイロード部より小さくなる分無効な領域ができる。
【００３５】
特に、圧縮された音声では、１つのＣＰＳパケットは当該ペイロード部（４８バイト）よりかなり小さい。例えば、Ｇ．７２９によるＣＯＤＥＣを使用した場合、情報長は１０バイトとなり、ＣＰＳパケットヘッダ３バイトと合わせても１３バイトにしかならず、３５（＝４８−１３）バイトの無効領域ができることになる。
【００３６】
すなわち、この無効領域の大きさに応じて、セル交換機のリソースが無駄に使用され、交換容量が低下する割合が増大し、不利益の程度を大きくすることになる。
【００３７】
【課題を解決するための手段】
かかる課題を解決するため、本発明は、入力された包含パケットが被包含パケットを含んでいるかどうかを識別し、当該被包含パケットを含んでいる包含パケットに対しては、当該被包含パケットの多重分離処理、当該被包含パケットのヘッダに対するヘッダ処理、及び多重分離された各被包含パケットを交換処理用の交換用包含パケットに対してマッピングするマッピング処理を行う入力パケット処理回路と、当該交換用包含パケット及び前記被包含パケットを含んでいない交換用包含パケットの交換処理を行う交換スイッチと、交換処理を受けて当該交換スイッチから出力された交換用包含パケットが被包含パケットを含んでいるかどうかを識別し、当該被包含パケットを含んでいる交換用包含パケットに対しては、当該被包含パケットの多重分離処理、多重分離された当該被包含パケットを交換用包含パケットとは異なる包含パケットにマッピングする再マッピング処理を行う出力パケット処理回路とを備える交換装置において、前記入力パケット処理回路は、前記マッピング処理に際して、複数の被包含パケットのパケット長の合計が１つの交換用包含パケットのペイロード長を越えず、なおかつ、それら複数の被包含パケットがヘッダ情報に共通点を持つ限り当該１つの交換用包含パケットに当該複数の被包含パケットをマッピングする被包含パケット充填手段を具備することを特徴とする。
【００３８】
【発明の実施の形態】
（Ａ）実施形態
本発明にかかる交換装置を、ＡＡＬ２レイヤでの交換処理とＡＴＭレイヤでの交換処理の双方を実行するＡＴＭ交換機に適用した場合を例に、第１〜第３の実施形態について説明する。
【００３９】
従来は１つの交換機内ＡＴＭセルのペイロードには必ず１つのＣＰＳパケットをマッピングしていたが、第１の実施形態では、該当するＣＰＳパケットの長さに応じ、できるだけ多くの数のＣＰＳパケットを１つの交換機内ＡＴＭセルのペイロードにマッピングすることを特徴とする。
【００４０】
換言するなら、本実施形態は、連続するＣＰＳパケットの宛先情報が同じで、なおかつ対応するＶＰＩ、ＶＣＩが同じであれば、パケット長の合計がＡＴＭセルのペイロード内に収容できる範囲でできるだけ多くの連続するＣＰＳパケットを、同一の交換機内ＡＴＭセルのペイロード部へ挿入することを特徴とするものとしてとらえることができる。
【００４１】
（Ａ−１）第１の実施形態の構成
図１および図８は本実施形態のＡＴＭ交換機１５を示す構成図である。図１は入力側の構成を示し、図８は出力側の構成を示す。当該ＡＴＭ交換機１５にはＣＰＳパケットを含むＡＴＭセルと、ＣＰＳパケットを含まないＡＴＭセルの両方が入力され得る。
【００４２】
図１において、ＡＴＭスイッチ回路４０７は前記ＡＴＭスイッチ１０８と同様、前記セル交換スイッチに対応する構成要素で、ごく一般的なＡＴＭスイッチである。
【００４３】
Ｎ×Ｍ構成の当該ＡＴＭスイッチ回路４０７の入力側には破線で囲んで示したＮ個の入力ポート１−１〜１−Ｎが配置され、それぞれＡＴＭスイッチ回路４０７の入力端子１〜Ｎに接続されている。各入力ポートの内部構成は実質的に同じなのでここでは入力ポート１−１について説明する。
【００４４】
入力ポート１−１は入力ＡＴＭセル処理回路４００と、入力ＣＰＳパケットバッファ回路４０１と、送出情報選択回路４０２と、ヘッダ変換テーブル４０３と、制御回路４０４と、内部ＡＴＭセルヘッダ送出回路４０５と、パッドパターン送出回路４０６と、入力ＣＰＳパケットバッファ管理回路４０８と、タイマ回路４０９と、入力セルバッファ回路４１０と、入力端子４１１と、出力端子４１２とを備えている。
【００４５】
次にこれら各部の接続関係について説明する。
【００４６】
前記入力端子４１１は入力ＡＴＭセル処理回路４００に接続され、ＡＴＭセル処理回路４００は制御回路４０４、入力ＣＰＳパケットバッファ回路４０１および入力セルバッファ回路４１０に接続されている。
【００４７】
また入力ＣＰＳパケットバッファ回路４０１は、送出情報選択回路（セレクタ）４０２に接続されるとともに、制御回路４０４に接続されている。入力セルバッファ回路４１０は送出情報選択回路４０２に接続されるとともに、制御回路４０４に接続されている。
【００４８】
前記内部ＡＴＭセルヘッダ送出回路４０５およびパッターン送出回路４０６は送出情報選択回路４０２に接続されるとともに、制御回路４０４に接続されている。送出情報選択回路４０２は、出力端子４１２を介してＡＴＭスイッチ回路４０７に接続されるとともに、制御回路４０４に接続されている。ヘッダ変換テーブル４０３、入力ＣＰＳパケットバッファ管理回路４０８およびタイマ回路４０９は制御回路４０４に接続されている。
【００４９】
なお、制御回路４０４は、当該ＡＴＭ交換機１５の中央処理装置としてのプロッセサとは別に各入力ポートごとに配置されているプロッセサである。
【００５０】
機能面において、前記入力ＡＴＭセル処理回路４００は、ヘッダ変換テーブル４０３の内容に応じたヘッダ変換（ＶＰＩ／ＶＣＩ値の変換処理）などを入力されたＡＴＭセルに対して行う通常のＡＴＭレイヤ処理を実行する機能とともに、当該ＡＴＭセルがＣＰＳパケットを含んでいるかどうかを、前記ＶＣＩ値および／またはＶＰＩ値のコネクション情報に基づいて識別する機能を備えている。
【００５１】
さらに入力ＡＴＭセル処理回路４００では、ＣＰＳパケットのヘッダが持つＣＩＤ（Ｃｈａｎｎｅｌ  ＩＤ（チャネル識別子）＝ＣＰＳパケット識別子）の情報を制御回路４０４に送り、制御回路４０４や入力ＣＰＳパケットバッファ管理回路４０８に、１つの交換機内ＡＴＭセルのペイロードに充填する（複数の）ＣＰＳパケットを識別する基礎を与える。
【００５２】
なお、当該入力ＡＴＭセル処理回路４００がＣＰＳパケットを含んでいない入力ＡＴＭセルに対して行う処理は、図２のセル交換機２０よりもまえのＡＴＭ交換機で一般的に行われていた処理と同じである。
【００５３】
ヘッダ変換テーブル４０３はＶＰＩ、ＶＣＩなどの入力ＡＴＭセルのヘッダ情報すなわちヘッダ変換まえのヘッダ情報と、ヘッダ変換後のヘッダ情報との対応関係を記憶している記憶手段である。
【００５４】
前記内部ＡＴＭセルヘッダ送出回路４０５は、内部ＡＴＭセルヘッダ、すなわちスイッチングタグを生成、出力する回路である。
【００５５】
ただし内部ＡＴＭセルヘッダ送出回路４０５は、制御回路４０４と送出情報選択回路４０２がＣＰＳパケットを含む交換機内ＡＴＭセルを送出しようとする場合には、スイッチングタグだけでなく当該交換機内ＡＴＭセルのヘッダをも生成、出力する。
【００５６】
バッファ４１０にはＡＴＭセルヘッダも含めてＡＴＭセルが蓄積されているが、バッファ４０１には、ＣＰＳパケットだけしか蓄積されておらず、ＡＴＭセルヘッダの情報が存在しないからである。パケットの全体の長さは統一（本実施形態では５４バイトに統一）しておくと、ＡＴＭスイッチ回路４０７が画一的な動作を行う上で都合がよい。
【００５７】
これらバッファ４１０、４０１は、いわゆるＦＩＦＯ（先入れ先出しタイプのメモリ）を主体とする回路である。
【００５８】
スイッチングタグの内容はＡＴＭスイッチ回路４０７が内部ＡＴＭセル（交換機内ＡＴＭセル）をスイッチングするときに参照するスイッチング情報と、当該交換機内ＡＴＭセルがそのペイロード部にＣＰＳパケットを含んでいるかどうかを示すＣＰＳパケット識別子とを有する。
【００５９】
スイッチングタグはもっぱら、当該ＡＴＭ交換機の内部だけで使用されるものであり、ＡＴＭ交換機１５内部の処理に適合するようにどのような構成を持たせてもよい。したがって当該ＡＴＭ交換機１５の作り方等に依存してその必要ビット数が決まる。本実施形態では、スイッチングタグは１バイトとする。
【００６０】
前記入力ＣＰＳパケットバッファ回路４０１はＣＰＳパケット用の単なるバッファとしての機能に加えて、ＣＰＳパケットの宛先情報、対応ＶＰＩ、ＶＣＩ情報およびＣＰＳパケットヘッダ内に表示されているＣＰＳパケットの長さ情報を制御回路４０４を経由して、入力ＣＰＳパケットバッファ管理回路４０８に送る機能も装備している。
【００６１】
前記パッドパターン送出回路４０６は所定のパッドパターンを生成、出力する回路である。パッドパターンとはペイロード内のパッドパターンを持つエリアが有効な情報を持っていない無効領域であることを示すためのパターンである。
【００６２】
パッドパターンとしてはマシンがパッドパターンであることを一義的に認識することができる限りにおいてどのようなパターンでも使用可能であるが、例えばＣＩＤとしてオール“０”のパターンを許容しない規約にしたがう場合には、パッドパターンはオール“０”であってよい。
【００６３】
外部から当該交換機１５に入力されるＡＴＭセルや当該交換機１５から外部に送出されるＡＴＭセルのペイロードには、このパッドパターンのほかに、スタートパターン（図５（Ａ）参照）を持つフィールドが存在する。
【００６４】
スタートパターンは、あるペイロード内で最初のＣＰＳパケットヘッダが存在する位置を一義的に指定するポインタである。１つのＣＰＳパケットが複数のＡＴＭセルのペイロードにまたがってマッピングされることもあり得るので、当該スタートパターンが必要になる。
【００６５】
５４バイトの交換機内ＡＴＭセルを組み立てるために、前記送出情報選択回路４０２が実行するセレクタ動作すなわち、前記バッファ４０１、バッファ４１０、当該内部ＡＴＭセルヘッダ送出回路４０５、またはパッドパターン送出回路４０６の４つの出力を同時には一つだけ選択する動作を繰り返す。
【００６６】
タイマ回路４０９の時間管理下でこのセレクタ動作を制御回路４０４がコントロールすることにより、順次に、５４バイトの交換機内ＡＴＭセルが生成され、出力端子４１２から逐次、送出されて行く。
【００６７】
また、入力ＣＰＳパケットバッファ管理回路４０８は、入力ＡＴＭセル処理回路４００においてＡＴＭセルから取り出された各ＣＰＳパケットを一時的に蓄積するバッファ４０１の動作を管理するための回路である。バッファ４０１への蓄積（書き込み）やバッファ４０１からの読み出しはＣＰＳパケット単位で行わなければならず、しかもＣＰＳパケットは可変長であるため、固定長のＡＴＭセルを蓄積するバッファ４１０に対する制御とは異なる制御が必要になる。
【００６８】
入力ＣＰＳパケットバッファ管理回路４０８は当該読み出し時に、ＡＴＭスイッチ回路４０７内をルーティングする交換機内ＡＴＭセルの組立に関する指示を、制御回路４０４を介して、入力ＣＰＳパケットバッファ回路４０１をはじめ関連部位に対して出す機能を持つ。
【００６９】
さらに詳しくは、入力ＣＰＳパケットバッファ管理回路４０８は入力ＣＰＳパケットバッファ回路４０１内に蓄積されているＣＰＳパケットの宛先情報と対応ＶＰＩ、ＶＣＩ情報を制御回路４０４を介して受け取り、連続するＣＰＳパケットを同じ交換機内ＡＴＭセルに充填することができるかどうかを調べる。
【００７０】
そして、連続するＣＰＳパケットが同一の宛先、同一ＶＰＩ、ＶＣＩの場合は、同一の交換機内ＡＴＭセルペイロード部にそれらのＣＰＳパケットを乗せることが可能かどうかを計算する。すなわち、連続する複数のＣＰＳパケットが同一の宛先と同一の対応ＶＰＩ、ＶＣＩをもち、そのＣＰＳパケット長の合計が４８バイト（ＡＴＭセルのペイロード長）を越えないかどうかを調べる。
【００７１】
ここで、宛先が同一とは、当該交換機１５のＡＴＭスイッチ回路４０７の全出力ポートのなかで送出される出力ポートが同一であるということである。したがって宛先とは、図８のＭ個の出力ポート１０−１〜１０−Ｍのなかで、一義的に特定された１つの出力ポートのことである。宛先が同一になるＣＰＳパケットはそのヘッダ情報に共通点を持つＣＰＳパケットであって、必ずしも最終的に到達する最末端の端末が同じであることを要しない。
【００７２】
なお、ＣＰＳパケットが到達する最末端の端末が同じになるには、例えば対応ＶＰＩ、ＶＣＩ、およびＣＩＤが同一であり、必要な場合には（入力ポートを識別する）物理回線番号も同一であることを要する。
【００７３】
また、対応ＶＰＩ、ＶＣＩが同一とは、そのＣＰＳパケットを包含して入力されてきた入力ＡＴＭセルのヘッダが持つＶＰＩ、ＶＣＩが同一であることを意味する。この同一とは、当該ＡＴＭ交換機１５の内部におけるローカルな意味での同一である。
【００７４】
この対応ＶＰＩ、ＶＣＩ同一の条件は、前記出力ポートにおける処理に各ＣＰＳパケットに対応するＶＰＩ、ＶＣＩの情報が必要になるために付加したものである。上述した従来のセル交換機では、１つのＣＰＳパケットを１つの交換機内ＡＴＭセルのペイロードヘマッピングしていたために、考慮する必要のなかった条件である。
【００７５】
いわゆるＩＭＴ−２０００（第３世代通信システム）などのノードでは、対応ＶＰＩ、ＶＣＩが同じＣＰＳパケットを連続的に出力する傾向があるので、当該ＶＰＩ、ＶＣＩの条件を付加したとしても複数のＣＰＳパケットを同一の交換機内ＡＴＭセルに詰め込む頻度はそれほど低下することはない。
【００７６】
すべての条件が満たされて複数のＣＰＳパケットを１つの交換機内ＡＴＭセルのペイロードにマッピングする場合、連続する複数のＣＰＳパケット長の合計が４８バイトを越えないかどうかの計算に用いた情報に基づき、入力ＣＰＳパケットバッファ管理回路４０８は、入力ＣＰＳパケットバッファ回路４０１からのＣＰＳパケットの送出（読み出し）タイミングについて制御回路４０４に指示する。
【００７７】
この時、入力ＣＰＳパケットバッファ管理回路４０８は、送出ＣＰＳパケット長の合計値を一緒に制御回路４０４に与える。
【００７８】
さらに、交換機内ＡＴＭセルの送出タイミングについては、入力ＣＰＳパケットバッファ回路４０１内での遅延時間をある程度の時間内に抑えるため、前記タイマ回路４０９により常時、時間監視を行い、これに基づく通知を入力ＣＰＳパケットバッファ管理回路４０８が受け、交換機内ＡＴＭセルの送出タイミングに反映している。
【００７９】
上述した図８において、ＡＴＭスイッチ回路４０７の出力側には破線で囲んで示したＭ個の出力ポート１０−１〜１０−Ｍが配置され、それぞれＡＴＭスイッチ回路４０７の出力端子１〜Ｍに接続されている。なお、当該Ｍは通常、前記Ｎに等しい。
【００８０】
各出力ポートの内部構成は実質的に同じなのでここでは出力ポート１０−１について説明する。
【００８１】
出力ポート１０−１は入力端子４５０と、交換機内ＡＴＭセル終端回路４５１と、出力ＡＴＭセル処理回路４５２と、出力端子４５３と、ヘッダ変換テーブル４５４と、制御回路４５５とを備えている。
【００８２】
次にこれら各部の接続関係について説明する。
【００８３】
前記入力端子４５０はＡＴＭスイッチ回路４０７を交換機内ＡＴＭセル終端回路４５１に接続している。交換機内ＡＴＭセル終端回路４５１は、出力ＡＴＭセル処理回路４５２に接続するとともに、制御回路４５５に接続されている。出力ＡＴＭセル処理回路４５２は、出力端子４５３に接続するとともに、制御回路４５５に接続されている。制御回路４５５は、前記接続以外に、ヘッダ変換テーブル４５４に接続されている。
【００８４】
なお、制御回路４５５は前記制御回路４０４と同様に、当該ＡＴＭ交換機１５の中央処理装置としてのプロッセサとは別に各出力ポートごとに配置されているプロッセサである。
【００８５】
機能面において、交換機内ＡＴＭセル終端回路４５１は、入力された交換機内ＡＴＭセルのスイッチングタグに書かれたＣＰＳパケット識別子を調べることで、該当交換機内ＡＴＭセルが、ＣＰＳパケットを含むか否かを判定する機能を持つ回路である。
【００８６】
さらに交換機内ＡＴＭセル終端回路４５１は、ＣＰＳパケットを含むセルであれば、交換機内ＡＴＭセルから個々のＣＰＳパケットを取り出し、ＣＰＳパケットを含まないセルであればＣＰＳパケットの取り出し処理は行わずに、ヘッダ変換を実行する。
【００８７】
このヘッダ変換では、入力された交換機内ＡＴＭセルのＡＴＭヘッダ情報（ＶＰＩ／ＶＣＩ値）および各ＣＰＳパケットのヘッダ情報（ＣＩＤ値）を、制御回路４５５を介してヘッダ変換テーブル４５４へ送り、ＣＰＳパケットのＣＩＤ値を変換する。交換機内ＡＴＭセル終端回路４５１でこのヘッダ変換を終えたＣＰＳパケットとＡＴＭセルは、出力ＡＴＭ処理回路４５２へ送出される。
【００８８】
出力ＡＴＭ処理回路４５２は、当該ＣＰＳパケットおよびＡＴＭセルに対してＡＡＬ２レイヤ処理およびＡＴＭレイヤの処理を行い、標準の５３バイトのＡＴＭセルとして出力端子４５３へ送出する回路である。
【００８９】
この出力ＡＴＭ処理回路４５２における処理により、できるだけ多くのＣＰＳパケットが、１つのＡＴＭセルのペイロードにマッピングされることになる。これは、上述した従来のセル交換機１０内の出力ＡＡＬ２処理回路１１０、バッファ１１１，１１２、出力ＡＴＭセル多重化回路１１３、および出力ＡＴＭセルヘッダ処理回路１１４で行われている処理と同様な処理である。
【００９０】
以下、上記のような構成を有する第１の実施形態の動作について説明する。
【００９１】
（Ａ−２）第１の実施形態の動作
図１の例えば入力端子４１１に到着したＡＴＭセルに対しては、入力ＡＴＭセル処理回路４００において上述した処理が行われ、ＣＰＳパケットは入力ＣＰＳパケットバッファ回路４０１に蓄積され、ＣＰＳパケットを含まないＡＴＭセルは入力セルバッファ４１０に蓄積される。
【００９２】
制御回路４０４に制御された送出情報選択回路４０２は、例えばＣＰＳパケットを含まない交換機内ＡＴＭセルを送出する場合には、１バイトに相当する時間だけ内部ＡＴＭセルヘッダ送出回路４０５を選択して、５３バイトに相当する時間だけバッファ４１０を選択することになる。これによりＣＰＳパケットを含まない５３バイトのＡＴＭセルの先頭に１バイトのスイッチングタグが付加された交換機内ＡＴＭセルが組み立てられ、出力端子４１２を介してＡＴＭスイッチ回路４０７の入力端子１に供給される。
【００９３】
ＣＰＳパケットを含む交換機内ＡＴＭセルを送出する場合の送出情報選択回路４０２の選択は、交換機内ＡＴＭセルヘッダの５バイトとそのスイッチングタグの１バイトの合わせて６バイトに相当する時間だけ内部ＡＴＭセルヘッダ送出回路４０５を選択したあと、バッファ４０１に切り替わる。
【００９４】
バッファ４０１の選択時間は、当該交換機内ＡＴＭセルのペイロードにどれだけの長さのＣＰＳパケットをいくつ充填するかによって変化する。
【００９５】
上述したＧ．７２９によるＣＯＤＥＣを使用した圧縮音声の情報長１０バイト、ＣＰＳパケットヘッダ３バイトの合計１３バイトの例では、１つの交換機内ＡＴＭセルのペイロードに、対応するＶＰＩ、ＶＣＩが同じの合計３つのＣＰＳパケット、すなわち３９バイト分のＣＰＳパケットを詰め込むことができる。
【００９６】
この場合には、前記バッファ４０１の選択時間は、当該３９バイトに相当する時間となる。
【００９７】
交換機内ＡＴＭセルのペイロードにどれだけの長さのＣＰＳパケットをいくつ充填（多重）するかに関する計算は、予め制御回路４０４が実行し、当該計算の結果は、入力ＣＰＳパケットバッファ管理回路４０８に格納しておくことになる。
【００９８】
次に選択されるパッドパターン送出回路４０６の選択時間は、前記バッファ４０１の選択時間に応じて変化する。３９バイト分の３つのＣＰＳパケットを詰め込む例では、パッドパターンの長さは９（＝４８−３９）バイトで、その選択時間も当該９バイトに相当する時間となる。
【００９９】
この９バイトの選択時間の終了時点では、３９バイト分の３つのＣＰＳパケットを包含した５４バイトの交換機内ＡＴＭセルは、出力端子４１２からＡＴＭスイッチ回路４０７の入力端子１に向かう伝送路上に組み立てられて伝送されている。
【０１００】
当該交換機内ＡＴＭセルの構造はちょうど、後述する図５（Ａ）のＡＴＭセルからスタートパターンを除去するとともに、その先頭に１バイトのスイッチングタグを付加したような状態である。
【０１０１】
次に、以上の一連の動作のうちで入力されたＡＴＭセルが複数のＣＰＳパケットを包含している場合であって、当該複数のＣＰＳパケットを宛先別、対応ＶＰＩ、ＶＣＩ別に異なる交換機内ＡＴＭセルに充填する部分の動作について、図５を参照しながら詳説する。この動作は、主として、入力ＣＰＳパケットバッファ管理回路４０８によって行われる。
【０１０２】
図５（Ａ）において、前記入力ＡＴＭセル処理回路４００に外部から供給され、まだ処理回路４００による何の処理も受けていないＡＴＭセル５００Ａは、ＡＴＭセルヘッダ５０７とＡＴＭセルペイロード５０１から成る。
【０１０３】
このうちペイロード５０１は、スタートパターン（スタートフィールド）５０６と、３つのＣＰＳパケット５０３〜５０４と、パッドパターン（パッドフィールド）５０２から構成されている。
【０１０４】
ペイロード５０１内での３つＣＰＳパケットの順番は、先頭のヘッダ５０７に近いほうから、ＣＰＳパケット５０５、ＣＰＳパケット５０４、ＣＰＳパケット５０３の順番となっている。
【０１０５】
したがってバッファ４０１にはこの順番で蓄積され、読み出しもこの順番で行われる。
【０１０６】
同一のＡＴＭセル５００Ａに充填されて入力されたのであるから、これら３つのＣＰＳパケットには、ＡＴＭヘッダ５０７の持つ同じＶＰＩ、ＶＣＩが対応していて、対応ＶＰＩ、ＶＣＩ同一の条件は満たしている。
【０１０７】
なお、図５（Ａ）において、４８バイトのペイロード５０１のすべてのフィールドは通常、必ず、スタートパターン５０６、３つのＣＰＳパケット５０３〜５０５、パッドパターン５０２のいずれかに該当する。この点は、図５（Ｂ）、（Ｃ）など、その他の交換機内ＡＴＭセルのペイロードについても当てはまる。
【０１０８】
図５（Ｂ）および（Ｃ）は、送出情報選択回路４０２の出力端子４１２からＡＴＭスイッチ回路４０７の入力端子１に向かう伝送路上にある交換機内ＡＴＭセルである。
【０１０９】
図５（Ｂ）において、交換機内ＡＴＭセル５００Ｂはスイッチングタグ５２６と、ＡＴＭセルヘッダ５２５と、ＡＴＭセルペイロード５２１から成る。
【０１１０】
このうちペイロード５２１は２つのＣＰＳパケット５２３、５２４と、パッドパターン５２２とから構成されている。ＣＰＳパケットの順番は、最初がＣＰＳパケット５２４で、次がＣＰＳパケット５２３である。
【０１１１】
また、図５（Ｃ）において、交換機内ＡＴＭセル５００Ｃはスイッチングタグ５３５と、ＡＴＭセルヘッダ５３４と、ＡＴＭセルペイロード５３１から成る。
【０１１２】
このうちペイロード５３１は１つのＣＰＳパケット５３３と、パッドパターン５３２から構成されている。
【０１１３】
出力端子４１２から送出される順番は、まず図５（Ｂ）の交換機内ＡＴＭセル５００Ｂは送出され、その次に図５（Ｃ）の交換機内ＡＴＭセル５００Ｃが送出される。
【０１１４】
ここで、ＡＴＭセル５００Ａ、５００Ｂ、５００Ｃの関係を、１つの入力ＡＴＭセル５００Ａに対応して２つの交換機内ＡＴＭセル５００Ｂ、５００Ｃが生成されるものとすると、各ＡＴＭセルが包含するＣＰＳパケットの対応関係は、例えば図５（Ａ）〜（Ｃ）に矢印で示したような関係となる。
【０１１５】
すなわち、最初の交換機内ＡＴＭセル５００Ｂのペイロード５２１内で最初のＣＰＳパケット５２４は、ＡＴＭセル５００Ａのペイロード５０１内で最初のＣＰＳパケット５０５に対応し、２番目のＣＰＳパケット５２３はＡＴＭセル５００Ａのペイロード５０１で２番目のＣＰＳパケット５０４に対応する。また、次の交換機内ＡＴＭセル５００Ｃのペイロード５３１内のＣＰＳパケット５３３は、前記ＡＴＭセル５００Ａのペイロード５０１内で３番目のＣＰＳパケット５０３に対応する。
【０１１６】
この場合、交換機内ＡＴＭセル５００Ｂが含む２つのＣＰＳパケット５２４，５２３はその宛先が同じＣＰＳパケットであり、交換機内ＡＴＭセル５００Ｃが含む１つのＣＰＳパケットはこれらのＣＰＳパケット５２４，５２３とは宛先が異なるＣＰＳパケットである。対応ＶＰＩ、ＶＣＩが同一であっても、宛先の異なるＣＰＳパケットは同一の交換機内ＡＴＭセルに詰め込むことはできないため、このようなＣＰＳパケットの分配が行われる。
【０１１７】
１つのＡＴＭセル５００Ａの入力に対応して２つの交換機内ＡＴＭセル５００Ｂ、５００Ｃを生成し、出力する動作は次のようになる。
【０１１８】
まず、ＡＴＭセル５００Ａに対応する入力ＡＴＭセル処理回路４００の処理の結果、３つのＣＰＳパケットがペイロード５０１内の順番にしたがってバッファ４０１に蓄積される。
【０１１９】
そして交換機内ＡＴＭセル５００Ｂの生成の際には、送出情報選択回路４０２のバッファ４０１の選択時間は、２つのＣＰＳパケット５２４，５２３に対応する時間となり、その選択のあとはパッドパターン５２２を形成するために４０６を選択して交換機内ＡＴＭセル５００Ｂの生成が完了する。
【０１２０】
引き続いて、送出情報選択回路４０２は、交換機内ＡＴＭセル５００Ｃのスイッチングタグ５３５とヘッダ５３４を形成するために内部ＡＴＭセルヘッダ送出回路４０５を選択するようになる。以降はすでに説明した動作を終えて交換機内ＡＴＭセル５００Ｃの組み立てが終わる。
【０１２１】
そして、まずは交換機内ＡＴＭセル５００Ｂが、つづいて交換機内ＡＴＭセル５００Ｃが、ＡＴＭスイッチ回路４０７の入力端子１に供給され、それぞれＡＴＭスイッチ回路４０７内を交換（ルーティング）されることになる。
【０１２２】
なお、この例では、ＡＴＭセル５００Ａが含む３つのＣＰＳパケットのうち、１番目５０５と２番目５０４の宛先情報および対応するＶＰＩ、ＶＣＩが同一であって最初の交換機内ＡＴＭセル５００Ｂにまとめたが、もしも２番目５０４と３番目５０３の宛先と対応ＶＰＩ、ＶＣＩが同一であれば、２つ目の交換機内ＡＴＭセル５００Ｃに２番目５０４と３番目５０３の２つのＣＰＳパケットをまとめることになる。
【０１２３】
また、もし、１番目５０５、２番目５０４、３番目５０３の宛先と、対応ＶＰＩ、ＶＣＩが同じであれば、これら３つは同じ交換機内ＡＴＭセルに包含されることになるため、入力されたＡＴＭセルとこのＡＴＭセルに対応する交換機内ＡＴＭセルの構造上の相違点は、（ＶＰＩ、ＶＣＩが変換されるほかは、）実質的に、スイッチングタグの有無だけになる。
【０１２４】
さらに、３つのＣＰＳパケット５０５〜５０３のなかに宛先が同一のＣＰＳパケットが１組もなければ、当然、１つひとつが別個の交換機内ＡＴＭセルにマッピングされ、３つの交換機内ＡＴＭセルが組み立てられることになる。
【０１２５】
また、もしも、１番目５０５と３番目５０３の宛先情報が同一でがある場合、本実施形態は、２番目５０４だけを除外して１番目５０５と３番目５０３だけを１つの交換機内ＡＴＭセル内にまとめる手段を持たないので、１番目５０５、２番目５０４、３番目５０３の１つひとつを別の交換機内ＡＴＭセルにマッピングすることになる。
【０１２６】
さらに、以上の例では入力されたＡＴＭセル５００Ａは１つであったが、入力されたＡＴＭセル５００Ａが複数の場合についても、同様な動作が行われ得る。
【０１２７】
複数の入力ＡＴＭセルのペイロードに含まれていた複数のＣＰＳパケットの取り扱いには、入力ＡＴＭセルが同じであったかどうかと無関係に時系列に入力されるＣＰＳパケットの流れだけに注目して、以上の例で述べたいずれかのケースを組み合わせることによって対応することができる。
【０１２８】
一方、出力側の動作については、従来のセル交換機１０の出力ＡＴＭセル処理回路１２０などについて既に説明した動作と実質的に同様である。
【０１２９】
すなわち、ＡＴＭスイッチ回路４０７から到着する交換機内ＡＴＭセルは、入力端子４５０を介して交換機内ＡＴＭセル終端回路４５１に入力されて処理され、さらに出力ＡＴＭセル処理回路４５２で処理を受けたあと、出力端子４５３から外部へ送出される。
【０１３０】
出力ＡＴＭセル処理回路４５２の処理では、前記ＡＴＭセル５００Ａのような構造が形成される。
【０１３１】
すなわち、ＡＴＭスイッチ回路４０７の出力端子１を介して出力ＡＴＭセル処理回路４５２に到着した複数のＣＰＳパケットが１つのＡＴＭセルのペイロードに収納できるかどうか、すなわちペイロードからスタートパターンの１バイトを減算した４７（＝４８−１）バイト未満であるかどうかを調べて、収納し得る場合には、１つのＡＴＭセル内にできるだけ多くの数のＣＰＳパケットを充填することで、例えばＡＴＭセル５００ＡのようなＡＴＭセルが生成される。
【０１３２】
（Ａ−３）第１の実施形態の効果
以上のように、本実施形態によれば、ＣＰＳパケットを個別に交換機内ＡＴＭセルのペイロード部に挿入する場合に比べ、ＡＴＭスイッチ回路４０７の前後の処理の効率が向上し、単位時間内に交換処理できるＣＰＳパケットの数が増加して交換容量が増大する。
【０１３３】
すなわち、本実施形態ではＡＴＭ交換機のリソースを効率的に活用することが可能となる。
【０１３４】
例えば、上述したＧ．７２９によるＣＯＤＥＣを使用した情報長１０バイト、ＣＰＳパケットヘッダ３バイトの例では、本実施形態によれば、１つの交換機内ＡＴＭセルのペイロードに、当該ＣＰＳパケットが３つ詰め込まれるため、無効領域は、９（＝４８−１３×３）バイトとなる。従来の無効領域３５バイトと比べてほぼ４分の１ほどに低減している。
【０１３５】
（Ｂ）第２の実施形態
本実施形態は、第１の実施形態について述べた１番目（のＣＰＳパケット）５０５と３番目５０３の宛先情報が同一である場合に、２番目５０４だけを除外して１番目５０５と３番目５０３だけを１つの交換機内ＡＴＭセル内にまとめる手段を提供するものである。
【０１３６】
第１の実施形態ではこの場合の対応として、１番目５０５、２番目５０４、３番目５０３の１つひとつを別の交換機内ＡＴＭセルにマッピングするか、あるいは３つのＣＰＳパケット５０５〜５０３のすべてを１つの交換機内ＡＴＭセルにマッピングするしかなかった。
【０１３７】
１つひとつを別の交換機内ＡＴＭセルにマッピングした場合には交換容量が犠牲になる。
【０１３８】
また、３つのＣＰＳパケット５０５〜５０３のすべてを１つの交換機内ＡＴＭセルにマッピングした場合には、せっかく備えているＮ×ＭのＡＴＭスイッチ回路のハードウエア、および複数の出力ポートについて利用効率が低下するなどの不利益が生じる。
【０１３９】
本実施形態ではこのような不利益を解消することができる。
【０１４０】
すなわち、本実施形態は、同一宛先、同一対応ＶＰＩ、ＶＣＩのＣＰＳパケットは連続していなくても、１つの交換機内ＡＴＭセルのペイロードに充填することを特徴とする。
【０１４１】
（Ｂ−１）第２の実施形態の構成および動作
本実施形態のＡＴＭ交換機２０の全体的な構成において、入力側は図６に示す通り図１と同じで、出力側は図８とまったく同じである。
【０１４２】
ただし本実施形態では、各入力ポートの内部構成が第１の実施形態とは相違し、図６に示すような構成となっている。
【０１４３】
本実施形態の各入力ポートの内部構成は実質的に同じなので、図６では入力ポート１−１Ａだけについて内部構成を図示している。入力ポート１−１Ａは、前記入力ポート１−１に対応する。
【０１４４】
図６において、入力ポート１−１Ａは入力ＡＴＭセル処理回路６００と、交換機内セル組立回路６０１と、内部ＡＴＭセルヘッダ送出回路６０６と、パッドパターン送出回路６０７と、送出情報選択回路６０８と、ヘッダ変換テーブル６０９と、入力セルバッファ回路６１０と、タイマ回路６１１と、入力ＣＰＳパケットバッファ管理回路６１２と、制御回路６１３と、入力端子６２１と、出力端子６２２とを備えている。
【０１４５】
このうち入力ＡＴＭセル処理回路６００は前記入力ＡＴＭセル処理回路４００に対応し、内部ＡＴＭセルヘッダ送出回路６０６は前記内部ＡＴＭセルヘッダ送出回路４０５に対応し、パッドパターン送出回路６０７は前記パッドパターン送出回路４０６に対応し、送出情報選択回路６０８は前記送出情報選択回路４０２に対応し、ヘッダ変換テーブル６０９は前記ヘッダ変換テーブル４０３に対応し、入力セルバッファ回路６１０は前記入力セルバッファ４１０に対応し、タイマ回路６１１は前記タイマ回路４０９に対応し、入力ＣＰＳパケットバッファ管理回路６１２は入力ＣＰＳパケットバッファ管理回路４０８に対応し、制御回路６１３は前記制御回路４０４に対応し、入力端子６２１は前記入力端子４１１に対応し、出力端子６２２は前記出力端子４１２に対応するので、これらの詳しい説明は省略する。
【０１４６】
前記交換機内セル組立回路６０１の内部には、入力ＣＰＳパケット振り分け回路６０２と、Ｘ個の入力ＣＰＳパケットバッファ回路（１）６０３〜（Ｘ）６０５が設けられている。
【０１４７】
入力ＡＴＭセル処理回路６００が入力端子６２１を介して入力されたＡＴＭセルがＣＰＳパケットを含むかどうかを判定すると、ＣＰＳパケットを含まないＡＴＭセルは入力セルバッファ回路６１０に蓄積される。
【０１４８】
ＣＰＳパケットを含むＡＴＭセルは入力ＡＴＭセル処理回路６００においてＡＡＬレイヤまで処理され、個々のＣＰＳパケットが取り出される。
【０１４９】
取り出されたＣＰＳパケットは、個々のＣＰＳパケットの宛先情報、対応ＶＰＩ、ＶＣＩ情報とともに交換機内セル組立回路６０１へ送られる。
【０１５０】
この際、個々のＣＰＳパケットの宛先は、ＶＰＩ／ＶＣＩ値およびＣＰＳパケットヘッダに含まれているＣＩＤ（ＣＩＤ：Ｃｈａｎｎｅｌ  ＩＤ＝ＣＰＳパケット識別子）により一意に決定され、この情報はヘッダ変換テーブル６０９に記憶されている。またこのとき、必要に応じてＣＩＤも、ＡＴＭレイヤのＶＰＩ／ＶＣＩ値を変換するのと同様に書き換え動作が行われる。
【０１５１】
交換機内セル組立回路６０１では、入力されたＣＰＳパケットの宛先情報をもとに、入力ＣＰＳパケット振り分け回路６０２において、ＣＰＳパケットの宛先毎にＣＰＳパケットを入力ＣＰＳパケットバッファ回路（１）６０３〜入力ＣＰＳパケットバッファ回路（Ｘ）６０５に振り分ける。
【０１５２】
ＣＰＳパケットは宛先毎に振り分けられているので、同じ入力ＣＰＳパケットバッファ回路に蓄積されているＣＰＳパケットは全て同じ宛先を目指すことになる。すなわち、対応ＶＰＩ、ＶＣＩさえ同じであれば、同じ交換機内ＡＴＭセルのペイロードに乗せてルーティングすることができるわけである。
【０１５３】
ここで、ＣＰＳパケットバッファ回路の数Ｘは、宛先数に等しいものとする。宛先数とは、ＡＴＭスイッチ回路４０７Ａの出力ポート数を指すものである。ＡＴＭスイッチ回路４０７Ａは前記ＡＴＭスイッチ回路４０７とまったく同一のＡＴＭスイッチであり、前記Ｎ×Ｍ構成を持つので、当該出力ポート数は前記Ｍである。
【０１５４】
ＣＰＳパケットが入力ＣＰＳパケットバッファ回路（１）６０３〜（Ｘ）６０５に振り分けられ蓄積されると、各ＣＰＳパケットの宛先情報、対応ＶＰＩ、ＶＣＩ情報およびＣＰＳパケットヘッダ内に表示されているＣＰＳパケットの長さ情報が、制御回路６１３を経由して、入力ＣＰＳパケットバッファ管理回路６１２に送られる。
【０１５５】
入力ＣＰＳパケットバッファ管理回路６１２は、１つのバッファ４０１だけを管理していた前記入力ＣＰＳパケットバッファ管理回路４０８と異なり、Ｘ個の入力ＣＰＳパケットバッファ回路（１）６０３〜（Ｘ）６０５の状態等を管理しなければならない。その他の点で入力ＣＰＳパケット管理回路６１２の動作は前記入力ＣＰＳパケット管理回路４０８の動作と同様である。
【０１５６】
本実施形態ではこのようなＸ個のバッファ６０３〜６０５と、内部ＡＴＭセルヘッダ送出回路６０６と、パッドパターン送出回路６０７とのあいだで、制御回路６１３に制御された送出情報選択回路６０８が選択切替えを行うことで、交換機内ＡＴＭセルが組み立てられる。
【０１５７】
この動作を図７を用いて説明する。
【０１５８】
図７において、バッファ６０３内に最も早く蓄積されたＣＰＳパケットは、ＣＰＳパケット７１２で、これにつづいてＣＰＳパケット７１１，７１０が蓄積されている。
【０１５９】
同様にバッファ６０４内には、ＣＰＳパケット７１５，７１４，７１３がこの順番に蓄積され、バッファ６０５内にはＣＰＳパケット７１６が蓄積されている。
【０１６０】
図７において、交換機内ＡＴＭセル７５０はスイッチングタグ７５３、交換機内ＡＴＭセルヘッダ７５２を持ちそのペイロード内には、先頭から順番に、ＣＰＳパケット７１２、７１１、７１０の３つのＣＰＳパケットが収納され、最後にパッドパターン７５１が置かれている。
【０１６１】
同様に、交換機内ＡＴＭセル７６０はスイッチングタグ７６２、交換機内ＡＴＭセルヘッダ７６１、ＣＰＳパケット７１５、７１４、７１３をこの順番に備えており、交換機内ＡＴＭセル７７０は、スイッチングタグ７７３、交換機内ＡＴＭセルヘッダ７７２、ＣＰＳパケット７１６、パッドパターン７７１をこの順番に備えている。
【０１６２】
なお、交換機内ＡＴＭセル７６０の３つのＣＰＳパケット７１５〜７１３のパケット長の合計は、ちょうど４８バイトで、パッドフィールドの挿入が不要な例である。当該交換機内ＡＴＭセル７６０の組み立てに際しては、送出情報選択回路６０８が最後にパッドパターン送出回路６０７を選択する必要はない。
【０１６３】
出力端子６２２からＡＴＭスイッチ４０７Ａの入力端子１に向かう伝送路上で前記交換機内ＡＴＭセル７５０を組み立てるには、送出情報選択回路６０８の選択は、内部ＡＴＭセルヘッダ送出回路７０３、バッファ６０３、パッドパターン送出回路７０４の順番に切り替えることになるが、当該バッファ６０３の選択時間は、３つのＣＰＳパケット７１２〜７１２を連続的に読み出すことができる時間となる。
【０１６４】
交換機内ＡＴＭセル７６０、７７０の組立てもほぼ同様にして行われるが、交換機内ＡＴＭセル７６０の場合は、バッファ６０４の選択時間でＣＰＳパケット７１５，７１４を読み出し、交換機内ＡＴＭセル７７０の場合はバッファ６０５の選択時間で１つのＣＰＳパケット７１６を読み出すことになる。パッドパターン送出回路６０７の選択時間も、当然、バッファの選択時間に応じて変化する。
【０１６５】
このような入力ポート１−１Ａによれば、第１の実施形態の入力ポート１−１が組み立てることができたあらゆる交換機内ＡＴＭセルを生成することができることは明らかである。
【０１６６】
加えて、入力ポート１−１Ａによれば、入力ポート１−１が組み立てることができなかった構造の交換機内ＡＴＭセルを生成することができる。
【０１６７】
すなわち、各バッファ６０３〜６０５には宛先別にＣＰＳパケットが蓄積されるため、上述した図５（Ａ）のＡＴＭセル５００Ａで、１番目のＣＰＳパケット５０５と３番目のＣＰＳパケット５０３の宛先情報が同一で、２番目５０４だけが異なる場合に、２番目５０４だけを除外して１番目５０５と３番目５０３だけを１つの交換機内ＡＴＭセル内にまとめることができる。
【０１６８】
なぜなら、ＡＴＭセル５００Ａで１番目のＣＰＳパケット５０５と３番目のＣＰＳパケット５０３の宛先が同一であり、２番目のＣＰＳパケットの宛先が異なれば、１番目と３番目のＣＰＳパケット５０５、５０３はこの順番で該当するバッファに蓄積され、２番目のＣＰＳパケット５０４だけは当該バッファとは別のバッファに蓄積されるからである。また、同一のＡＴＭセル５００Ａに包含されていたのであるから、ＣＰＳパケット５０５とＣＰＳパケット５０３の対応ＶＰＩ、ＶＣＩは当然、同一であるからである。
【０１６９】
例えば１番目と３番目のＣＰＳパケット５０５，５０３が蓄積されるバッファがバッファ６０４で、２番目のＣＰＳパケット５０４が蓄積されるバッファがバッファ６０５であるとすると、交換機内ＡＴＭセル７６０が含むＣＰＳパケット７１５が当該１番目のＣＰＳパケット５０５に相当し、ＣＰＳパケット７１４が当該３番目のＣＰＳパケット５０３に相当し得る。そして前記２番目のＣＰＳパケット５０４は、交換機内ＡＴＭセル７７０が含むＣＰＳパケット７１６に相当し得る。
【０１７０】
ただしこの場合、交換機内ＡＴＭセル７６０の最後のＣＰＳパケット７１３は、入力ＡＴＭセル５００Ａのあとに外部から入力されたＡＴＭセルが含んでいたＣＰＳパケットに対応する。
【０１７１】
なお、ＡＴＭ交換機２０の出力ポートについては構成も機能も、図８に示した第１の実施形態の出力ポート１０−１などとまったく同一なので、その説明は省略する。
【０１７２】
（Ｂ−２）第２の実施形態の効果
以上のように、本実施形態によれば、第１の実施形態の効果とまったく同様の効果を得ることができる。
【０１７３】
加えて、本実施形態によれば、例えばＡＴＭセル５００Ａで１番目のＣＰＳパケット５０５と３番目のＣＰＳパケット５０３の宛先が同一で、２番目のＣＰＳパケットの宛先だけが異なるという上述したケース、すなわち同一宛先のＣＰＳパケットが連続していないケースでも、同一宛先のＣＰＳパケットは、対応ＶＰＩ、ＶＣＩが同一であれば、１つの交換機内ＡＴＭセルのペイロードにまとめて充填することができる。
【０１７４】
これにより本実施形態では、第１の実施形態が待つ交換容量上の不利益や、Ｎ×ＭのＡＴＭスイッチ回路のハードウエアおよび複数の出力ポートなどのＡＴＭ交換機のリソースについての利用効率の低下を防止することができる。
【０１７５】
すなわち、本実施形態では、第１の実施形態と比較していっそう交換容量が上昇し、ＡＴＭ交換機のリソースの利用効率が高まる。
【０１７６】
（Ｃ）第３の実施形態
第２の実施形態では、宛先別に入力ＣＰＳパケットバッファ回路を設けたが、本実施形態では、同じ宛先のなかでもＱｏＳ（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ：サービス品質クラス）ごとに別なバッファを用意することを特徴とする。
【０１７７】
（Ｃ−１）第３の実施形態の構成および動作
本実施形態のＡＴＭ交換機３０の構成は、その入力側も出力側も第２の実施形態のＡＴＭ交換機２０と同様であるので本実施形態の説明にも図６および図８を使用するが、本実施形態のＡＴＭ交換機３０は第２の実施形態のＡＴＭ交換機２０とは技術的に相違するので別な符号３０を付して区別する。
【０１７８】
同様に、第２の実施形態と比較して本実施形態の特徴となる構成要素には、別な符号を付して第２の実施形態の対応する構成要素と区別する。
【０１７９】
すなわち、図６において、本実施形態のＡＴＭ交換機３０の交換機内セル組立回路には符号６０１Ａを付し、各入力ＣＰＳパケットバッファ回路にはそれぞれ符号６０３Ａ〜６０５Ａを付する。
【０１８０】
交換機内セル組立回路６０１Ａは前記交換機内セル組立回路６０１に対応し、バッファ６０３Ａは前記バッファ６０３に対応し、バッファ６０４Ａは前記バッファ６０４に対応し、バッファ６０５Ａは前記バッファ６０５に対応する。
【０１８１】
次にこれらの技術的な相違点について説明する。
【０１８２】
第２の実施形態では交換機内セル組立回路６０１内の入力ＣＰＳパケットバッファ回路６０３〜６０５は、ＡＴＭ交換機の宛先ポート（出力ポート）毎に配置する構成となっていた（ここで言う入力ＣＰＳパケットバッファ回路の配置とは、物理的な配置に限定するものではなく、論理的な配置方法もその意味に含むものである）。
【０１８３】
これに対し、第３の実施形態では、同一の宛先ポートを目指すＣＰＳパケットであっても、ＱｏＳ（Ｑｕａｌｉｔｙ  ｏｆ  Ｓｅｒｖｉｃｅ）の違い等の別により、入力ＣＰＳパケットバッファ回路を設ける構成をとるものである。
【０１８４】
同一の宛先出カポートを目指すＣＰＳパケットのなかにＱｏＳの相違、例えば遅延時間に関する条件の厳しいＣＰＳパケットと、条件の緩いＣＰＳパケットが混在している場合、第２の実施形態ではこれらのＣＰＳパケットは同一のバッファに蓄積されたので、その取り扱いに相違を持たせることは困難であった。
【０１８５】
しかし本実施形態では、組立回路６０１Ａにおいて、ＱｏＳの相違するＣＰＳパケットは同一宛先であっても異なるバッファに蓄積されるので、その取り扱いに相違を持たせることは容易である。
【０１８６】
実装レベルでは、一般的に本実施形態のバッファ６０３Ａ〜６０５Ａの数は、第２の実施形態のバッファ６０３〜６０５の数よりも多くなると考えられるが、その数は、何種類のＱｏＳクラスを交換機３０において制御するかによって決定される。
【０１８７】
ＱｏＳクラスの種類を、すべての宛先につき、例えば遅延時間の厳しいクラスと緩いクラスの２クラスとする場合、入力ＣＰＳパケットバッファ回路６０３Ａ〜６０５Ａの総数は、［宛先出カポート数］×２となる。本実施形態の交換機３０においても、図８に示すように出力ポート数はＭ個なので、バッファ６０３Ａ〜６０５Ａの総数は、２Ｍ個となる。これは第２の実施形態のバッファ６０３〜６０５の総数の２倍に相当する数である。
【０１８８】
換言するなら、本実施形態では、宛先情報とＱｏＳクラス情報を特定することによってはじめて、一義的に１つの入力ＣＰＳパケットバッファ回路が特定されることになる。
【０１８９】
また、本実施形態の交換機３０においては、個々のＣＰＳパケットのＱｏＳクラスの情報は、前記ＶＰＩ、ＶＣＩ、ＣＩＤによって一意に決定される宛先の情報、および対応ＶＰＩ、ＶＣＩ情報とともに、ヘッダ変換テーブル６０９に記憶される。
【０１９０】
ＱｏＳクラスの情報を得るまで、およびその後に、入力ＡＴＭセル処理回路６００で行われる処理は、第２の実施形態と同様である。
【０１９１】
入力ＡＴＭセル処理回路６００からＣＰＳパケットの供給を受ける組立回路６０１Ａの入力ＣＰＳパケット振り分け回路６０２は、各ＣＰＳパケットを宛先毎、ＱｏＳクラス毎に、前記の２Ｍ個のバッファ６０３Ａ〜６０５Ａに振り分けることになる。
【０１９２】
本実施形態の入力ＣＰＳパケットバッファ管理回路６１２や制御回路６１３では、例えば前記遅延時間の条件の厳しいクラスを、交換機内ＡＴＭセルの組立て遅延時間が短いクラスとして解釈し直し、遅延時間の条件の緩いクラスを当該組立遅延時間が長いクラスとして解釈し直した上で、予めこれらの組立遅延時間の長短を各入力ＣＰＳパケットバッファ回路毎に定義し設定しておく。
【０１９３】
そして実際の運用状態でトラヒィック密度が高まってきた場合などには、組立遅延時間の短い入力ＣＰＳパケットバッファ回路を組立遅延時間の長い入力ＣＰＳパケットバッファ回路よりも優先して読み出し制御する。
【０１９４】
また、タイマ回路６１１により制限される交換機内ＡＴＭセル組立時間も、組立時間が短く設定された入力ＣＰＳパケットバッファ回路については、他よりも設定時間を短くし、遅延時間を制御する。
【０１９５】
ここに明示した以外の動作は、第２の実施形態の動作と同じである。
【０１９６】
本実施形態において、１つの交換機内ＡＴＭセルに充填されるＣＰＳパケットに要求される条件は、宛先同一、サービスクラス同一、および対応ＶＰＩ、ＶＣＩ同一の３つになる。
【０１９７】
なお、サポートするＱｏＳクラスの種類は、前記２クラスよりも多くてもよいことは当然であるが、すべての宛先についてＱｏＳクラスの数が同数である必要もない。出力ポートごとに、例えばＱｏＳクラスの数が２クラスの出力ポートと１クラスの出力ポートが混在するような構成も可能である。
【０１９８】
この場合、組立回路６０１Ａに内蔵されるバッファ６０３Ａ〜６０５Ａの構成は、例えば出力ポート１０−１に対応するバッファは、２クラスに対応して２つ設置し、出力ポート１０−Ｍに対応するバッファは１クラスに対応して１つだけ設置するというような構成も可能である。
【０１９９】
（Ｃ−２）第３の実施形態の効果
以上のように、本実施形態によれば、第２の実施形態の効果とまったく同様の効果を得ることができる。
【０２００】
加えて、本実施形態によれば、ＣＰＳパケットの交換動作においてＱｏＳ等を多彩に制御することが可能で、細やかなサービスを柔軟にサポートする信頼性の高いＡＴＭ交換機を提供することができる。
【０２０１】
（Ｄ）他の実施形態
上記の第１の実施形態と同等な処理は、例えば図２に示した従来のセル交換機１０と同様なハードウエアを用いてそのソフトウエアを変更することによっても実現することができる。
【０２０２】
従来は１つの交換機内ＡＴＭセルのペイロードには必ず１つのＣＰＳパケットをマッピングしていたところを、該当するＣＰＳパケットの長さに応じ、できるだけ多くのＣＰＳパケットを１つの交換機内ＡＴＭセルのペイロードにマッピングするようにすればよい。
【０２０３】
なお、本発明は、１つのＣＰＳパケットが複数のＡＴＭセルのペイロードにまたがってマッピングされるケースも前記スタートパターンを用いて取り扱うことができる。
【０２０４】
また、第１〜第３の実施形態において、１つの交換機内ＡＴＭセルに複数のＣＰＳパケットを詰め込むにあたり、対応ＶＰＩ、ＶＣＩ同一の条件を設定したが、本発明では、このような条件を用いない構成も可能である。
【０２０５】
例えばその１つは、交換機内ＡＴＭセルの構成要素として、５３バイトのＡＴＭセルとスイッチングタグに加え、当該交換機内ＡＴＭセルに詰め込まれているＣＰＳパケットに対応するＶＰＩ、ＶＣＩ情報を書き込むための情報フィールドを付加するものである（外部付加）。
【０２０６】
外部付加の場合の交換機内ＡＴＭセルの一例を図９（Ａ）に示す。
【０２０７】
図９（Ａ）において、交換機内ＡＴＭセル９００Ａは４８バイトのペイロードＰＬと５バイトのＡＴＭヘッダＡＨ９０８からなる５３バイトのＡＴＭセルの構造に加えて、ＡＴＭヘッダＡＨ９０８と１バイトのスイッチングタグＳＴのあいだに、ＶＰＩ、ＶＣＩを格納する情報フィールドＰＣ１（９０５）、ＰＣ２（９０６）、ＰＣ３（９０７）を備えている。
【０２０８】
そして当該交換機内ＡＴＭセル９００ＡのペイロードＰＬ内には、３つのＣＰＳパケット９０１〜９０３が含まれている（ＣＨはＣＰＳパケットヘッダ）。
【０２０９】
例えば情報フィールドＰＣ１はＣＰＳパケット９０１に対応するＶＰＩ、ＶＣＩを持つフィールドで、情報フィールドＰＣ２はＣＰＳパケット９０２に対応するＶＰＩ、ＶＣＩを持つフィールドで、情報フィールドＰＣ３はＣＰＳパケット９０３に対応するＶＰＩ、ＶＣＩを持つフィールドであってよい。
【０２１０】
ただし、当該ＰＣ１〜ＰＣ３とＣＰＳパケット９０１〜９０３の対応関係はこれに限定しない。例えばＰＣ１にＣＰＳパケット９０３に対応するＶＰＩ、ＶＣＩを持たせ、ＰＣ２にＣＰＳパケット９０２に対応するＶＰＩ、ＶＣＩを持たせ、ＰＣ３にＣＰＳパケット９０１に対応するＶＰＩ、ＶＣＩを持たせるような構成も可能である。
【０２１１】
また、ＰＣ１〜ＰＣ３の配置位置は図示の例に限定せず、スイッチングタグＳＴの前に配置したり、ペイロードＰＬの後に配置するような構成も可能である。さらに、ＰＣ１〜ＰＣ３と同様な情報フィールドを１つの交換機内ＡＴＭセル９００Ａに４つ以上付加してもよい。
【０２１２】
なお、この例では、ＡＴＭヘッダ９０８を活用していないが、ＡＴＭヘッダ９０８のルーティングビットとして、当該ペイロードＰＬに詰め込む１つのＣＰＳパケットに対応するＶＰＩ、ＶＣＩを書き込むようにすれば、交換機内ＡＴＭセル９００ＡはＶＰＩ、ＶＣＩを書き込むための情報フィールドを全部で４つ確保できる。
【０２１３】
これにより交換機内ＡＴＭセル９００Ａは、最大で４つのＣＰＳパケットをペイロードＰＬに詰め込んでも、出力ポートは情報フィールドのＶＰＩ、ＶＣＩを参照して、ＣＰＳパケットの詰め換えを行うことができる。
【０２１４】
入力ポートで同一の交換機内ＡＴＭセルに包含されたあとスイッチングされ、出力ポートに伝送されてきたＣＰＳパケットであっても、この詰め換えによって、異なるＡＴＭセルに詰め込まれ得る。そしてこのＡＴＭセルが、ＡＴＭ交換機の外部に送出される。
【０２１５】
対応ＶＰＩ、ＶＣＩ同一の条件を用いないもう１つの例は、このように外部に情報フィールドを付加するのではなく、ＡＴＭセルのペイロードの内部に当該情報フィールドを設定するものである（内部付加）。
【０２１６】
内部付加の場合の交換機内ＡＴＭセルの一例を図９（Ｂ）に示す。
【０２１７】
図９（Ｂ）において、交換機内ＡＴＭセル９００Ｂは４８バイトのペイロードＰＬと５バイトのＡＴＭヘッダＡＨ９１３からなる５３バイトのＡＴＭセルの構造に、１バイトのスイッチングタグＳＴ１を付加しただけの構成である。
【０２１８】
したがって、交換機内ＡＴＭセル９００Ｂの長さおよび外形的な構成は上述した第１〜第３の実施形態で用いた交換機内ＡＴＭセルと同じである。
【０２１９】
交換機内ＡＴＭセル９００ＢのペイロードＰＬ１に含まれているＰＣ１（９１４）、ＰＣ２（９１５）は、前記交換機内ＡＴＭセル９００ＡのＰＣ１（９０５）、ＰＣ２（９０６）に相当する情報フィールドである。
【０２２０】
ペイロードＰＬ１に含まれているＣＰＳパケット９１０、９１１に対応するＶＰＩ、ＶＣＩがＰＣ１（９１４）、ＰＣ２（９１５）に格納される。
【０２２１】
ＡＴＭヘッダ９１３のルーティングビットも活用すれば情報フィールドが３つになり、交換機内ＡＴＭセル９００Ｂは最大で３つのＣＰＳパケットを包含することができる。
【０２２２】
また、ＰＣ１（９１４）、ＰＣ２（９１５）の配置位置（ペイロードＰＬ１の中であればどこでもよい）やその数、あるいはＣＰＳパケットとの対応関係について図示の例に限定しない点は、交換機内ＡＴＭセル９００Ａの場合と同様である。
【０２２３】
内部付加の場合には、交換機内ＡＴＭセル９００Ｂに包含するＣＰＳパケットの長さや数に応じて情報フィールドの数を増減させることが可能である点で、外部付加よりも有利な面があるが、そのような処理は入力ポートにとって大きな負荷となる可能性もある。
【０２２４】
外部付加の場合は、交換機内ＡＴＭセルが長くなる分だけ交換容量が低下してしまい、内部付加の場合はＣＰＳパケットを収容するためのペイロードの一部が情報フィールドに占有されてやはり交換容量が低下する。
【０２２５】
また、ＡＴＭスイッチ回路にとっては、常に同じ長さの交換機内ＡＴＭセルを処理するほうが都合がよいため、外部付加の場合、１つの交換機内ＡＴＭセルのペイロードに収容されたＣＰＳパケットの数が最大である場合と同じだけの情報フィールドを常に付加しておくことになり、この点でも交換容量は低下する。
【０２２６】
ＣＰＳパケットの長さは最も短い場合、４バイトのものもあり得る。４バイトのＣＰＳパケットなら、最大で１２個を１つの交換機内ＡＴＭセルペイロードに詰め込むことができるが、情報フィールドを常に１２個分付加するとなると交換容量の低下も大幅なものとなる。このため、外部付加はＣＰＳパケットの長さの最小値が、例えば１３バイトなどの値に制限されている状況で使用したほうが有利である。
【０２２７】
ところで、外部付加や内部付加についてのこのような交換容量の低下は第１〜第３の実施形態と比較してのものであり、従来のセル交換機と比較すれば、外部付加でも内部付加でも、高い交換容量を達成することが可能である。
【０２２８】
さらに、第１〜第３の実施形態では、ＩＭＴ−２０００のように、ネットワーク中で当該ＡＴＭ交換機１５（２０，３０）に隣接するノードが、同一のＶＰＩ、ＶＣＩのＡＴＭセルを連続的に出力する傾向を持つことを前提とすると高い交換容量が得られるが、このような前提がない場合には、外部付加や内部付加の交換容量のほうが高くなる可能性もある。
【０２２９】
一方、第１〜第３の実施形態では、ＡＴＭセルがＣＰＳパケットを包含するＡＴＭ通信を例に説明したが、本発明において、パケットを包含するパケットがＡＴＭセルのような固定長のパケットであることは必須の要件ではなく、パケットに包含されるパケットがＣＰＳパケットのように可変長のパケットであることも必須の要件ではない。
【０２３０】
本発明は、ある種のパケットに他種のパケットを多重する操作が行われる通信のための交換装置において、広く適用することが可能である。
【０２３１】
換言するなら、本発明は、入力された包含パケットが被包含パケットを含んでいるかどうかを識別し、当該被包含パケットを含んでいる包含パケットに対しては、当該被包含パケットの多重分離処理、当該被包含パケットのヘッダに対するヘッダ処理、及び多重分離された各被包含パケットを交換処理用の交換用包含パケットに対してマッピングするマッピング処理を行う入力パケット処理回路（入力ポート）と、当該交換用包含パケット及び前記被包含パケットを含んでいない交換用包含パケットの交換処理を行う交換スイッチと、交換処理を受けて当該交換スイッチから出力された交換用包含パケットが被包含パケットを含んでいるかどうかを識別し、当該被包含パケットを含んでいる交換用包含パケットに対しては、当該被包含パケットの多重分離処理、多重分離された当該被包含パケットを交換用包含パケットとは異なる包含パケットにマッピングする再マッピング処理を行う出力パケット処理回路とを備える交換装置において、広く適用することができる。
【０２３２】
【発明の効果】
以上のように、本発明によれば、１つの交換用包含パケットに可及的多数の被包含パケットがマッピングされるため、交換装置における処理の効率が高まり、交換容量の向上、交換装置のリソースの利用効率アップが期待できる。
【図面の簡単な説明】
【図１】第１の実施形態にかかるＡＴＭ交換機の入力側の構成を示すブロック図である。
【図２】従来のＡＴＭ交換機の全体構成を示すブロック図である。
【図３】従来のＡＴＭ交換機の動作説明図である。
【図４】従来のＡＴＭ交換機の動作説明図である。
【図５】第１〜第３の実施形態のＡＴＭ交換機の動作説明図である。
【図６】第２および第３の実施形態のＡＴＭ交換機における入力側の構成を説明するブロック図である。
【図７】第２および第３の実施形態のＡＴＭ交換機の動作説明図である。
【図８】第１〜第３の実施形態のＡＴＭ交換機の出力側の構成を示すブロック図である。
【図９】他の実施形態で使用する交換機内ＡＴＭセルの構成を示す概略図である。
【符号の説明】
１−１〜１−Ｎ、１−１Ａ〜１−ＮＡ…入力ポート、１−１〜１−Ｍ…出力ポート、１５、２０，３０…ＡＴＭ交換機、４００、６００…入力ＡＴＭセル処理回路、４０１、６０３〜６０５、６０３Ａ〜６０５Ａ…入力ＣＰＳパケットバッファ回路、４０４、６１３…制御回路、４０５、６０６…内部ＡＴＭセルヘッダ送出回路、４０７…ＡＴＭスイッチ回路、４０８、６１２…入力ＣＰＳパケットバッファ管理回路、５００Ａ…ＡＴＭセル、５００Ｂ、５００Ｃ、９００Ａ、９００Ｂ…交換機内ＡＴＭセル、５０３〜５０５、５２３，５２４，５３３…ＣＰＳパケット、５２６，５３５…スイッチングタグ、６０１、６０１Ａ…交換機内セル組立回路、６１２…入力ＣＰＳパケットバッファ管理回路、９０５〜９０７、９１４，９１５…情報フィールド。
【図１】
0003583025.tif 000002
【図２】
0003583025.tif 000003
【図３】
0003583025.tif 000004
【図４】
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【図５】
0003583025.tif 000006
【図６】
0003583025.tif 000007
【図７】
0003583025.tif 000008
【図８】
0003583025.tif 000009
【図９】
0003583025.tif 000010