(57)【特許請求の範囲】
【請求項１】
高電位の電源が供給される高電位側の電源端子と、低電位の電源が供給される低電位側の電源端子と、前記高電位側の電源端子が設けられた高電位側の電源セル及び前記低電位側の電源端子が設けられた低電位側の電源セルを含む複数の入出力セルと、内部セルと、第１の配線層と、前記第１の配線層の上方に形成される第２の配線層と、前記第１の配線層と前記第２の配線層を絶縁する層間絶縁膜と、前記層間絶縁膜内に形成され前記第１の配線層と前記第２の配線層を接続する開口部と、前記第１の配線層を経て前記高電位側の電源端子と前記低電位側の電源端子との間に、電気的に接続されたカソード及びアノードを有する保護ダイオードと、を有する半導体集積回路装置であって、
前記低電位側の電源端子から前記内部セルへの前記低電位側の電源供給配線は、
少なくとも前記第１の配線層、第１の前記開口部、前記第２の配線層、第２の前記開口部、前記第１の配線層、第３の前記開口部、前記第２の配線層、第４の前記開口部、前記第１の配線層の順で配線されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲートアレイ又はエンベデッドアレイ等の半導体集積回路に関し、特に、静電気に対する保護回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
ゲートアレイ又はエンベデッドアレイ等の半導体集積回路においては、入出力セル領域に電源セルが配置されることが多い。図５は、このような入出力セル領域を含む従来の半導体集積回路を示す模式図である。図５に示すように、電源セルとして、高電位側の電源電圧ＶＤＤが印加されるＶＤＤ端子を含むＶＤＤセルと、低電位側の電源電圧ＶＳＳが印加されるＶＳＳ端子を含むＶＳＳセルとが配置されている。従来、ＶＳＳセルにおいては、ＶＳＳ端子から直接内部セル領域に電源が伝わるように接続されていた（経路１）。また、ＶＤＤセルには、ＶＤＤ−ＶＳＳ間の静電保護回路（ダイオード）が形成されており、電源端子に静電気が印加されたときに、静電保護回路を介して静電気を外部に逃がすことができるような構造になっていた（経路２）。
【０００３】
このような静電保護回路を設ける理由について、以下に説明する。例えば、生体に帯電する静電気は正の電荷を持つが、生体が半導体集積回路に触れた際に正の電荷をもつ静電気がＶＳＳ端子に印加されると、ＶＤＤ端子とＶＳＳ端子との間に逆電圧が発生し、内部セルのトランジスタが破壊されることがある。このため、通常の電源セルには上記のような静電保護回路が設けられることが多い。
【０００４】
【発明が解決しようとする課題】
しかしながら、ＶＳＳ端子に過大な電圧を有する静電気が加わったときには、静電保護回路により静電気を外部に逃がすより先に、ＶＳＳ端子に直接接続されている内部セルに静電気が伝わってしまい、内部セルが静電破壊を起こすことがあった。
【０００５】
そこで、上記の点に鑑み、本発明は、ＶＳＳセルに過大な静電気が加わったときでも、静電気が内部セルに伝わるより先に、静電保護回路を通して静電気を外部に逃がし、内部セルの静電破壊を防ぐことができる半導体集積回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
以上の課題を解決するため、本発明の半導体集積回路は、高電位の電源が供給される高電位側の電源端子と、低電位の電源が供給される低電位側の電源端子と、前記高電位側の電源端子が設けられた高電位側の電源セル及び前記低電位側の電源端子が設けられた低電位側の電源セルを含む複数の入出力セルと、前記高電位側の電源端子及び前記低電位側の電源端子にそれぞれ接続された複数の配線を含む第１の配線層と、配線層を絶縁する層間絶縁膜と、前記第１の配線層と前記層間絶縁膜を挟んで形成され、前記層間絶縁膜に設けられた開口を通して前記第１の配線層に電気的に接続された配線層であって、前記低電位側の電源端子と異なる層であり、かつ前記高電位側の電源端子と異なる層である第２の配線層と、前記第１の配線層を介して前記高電位側の電源端子及び前記低電位側の電源端子にそれぞれ電気的に接続されたカソード及びアノードを有する保護ダイオードと、前記高電位または低電位の電源端子に接続された前記第１の配線層からなる第１配線と、前記第２の配線層からなる第２配線と、前記第１の配線層からなる第３配線とを介して前記高電位側の電源端子または前記低電位側の電源端子に電気的に接続された内部セルと、を具備することに関係する。
【０００７】
また、本発明の半導体集積回路は、さらに前記内部セルが、前記低電位側の電源セルに設けられた前記第１の配線層と、前記第２の配線層と、前記低電位側の電源セル以外の入出力セルに設けられた前記第１の配線層とを介して前記低電位側の電源端子に電気的に接続されたことに関係する。
また、本発明の半導体集積回路は、前記低電位側の電源端子と前記内部セルとの接続は、さらに前記第２の配線層からなる第４配線とを介して行われ、前記第２配線と前記第４配線とは平行であることに関係する。
【０００８】
本発明によれば、ＶＳＳ端子からの電流を、一旦上位配線層へ迂回させるため、ＶＳＳセルに過大な電圧を有する静電気が加わった時でも、静電気が内部セルに伝わるより先に、静電保護回路を通して静電気を外部に逃がし、内部セルの静電破壊を防ぐことができる。
【０００９】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は本発明に係る半導体集積回路の一部を示す平面図であり、図２は図１のＸ−Ｘ’における断面図、図３は図１のＹ−Ｙ’における断面図である。なお、図１においては、層間絶縁膜を省略している。
【００１０】
この半導体集積回路は、概略的には次のように形成される。まず、シリコン等の半導体基板上にゲート絶縁膜を介してゲート電極を形成する。次に、ゲート電極の両側の半導体基板内に、ソース／ドレインとなる不純物拡散領域が形成される。これらはトランジスタを構成する。更に、トランジスタが形成された半導体基板上に、層間絶縁膜が形成され、層間絶縁膜には所定の部分に開口が設けられる。続いて、層間絶縁膜上に配線層が設けられ、エッチングにより配線がパターン形成される。更に層間絶縁膜形成〜配線層形成〜エッチングを繰り返すことにより、所望の回路が形成される。
【００１１】
図１〜図３におけるＡＬＡ、ＡＬＢ、ＡＬＣ、ＡＬＤは、それぞれ第１層〜第４層のアルミニウム配線層を表している。また、図２を参照すると、Ｘ−Ｘ’断面は、電源電圧ＶＳＳが印加されるＶＳＳ端子を含むＶＳＳセルの断面であり、ＶＳＳ端子より伝わってきた静電気を直接内部ロジック領域に伝えないよう、アルミニウム配線ＡＬＡ１が分断されている。さらに、図３を参照すると、Ｙ−Ｙ’断面は入力セルの断面であり、開口ＶＩＡ１及びアルミニウム配線ＡＬＢ１を伝わってきた信号をアルミニウム配線ＡＬＢ２に伝えるための通路をＡＬＡ２により形成している。
【００１２】
図１において、低電位側の電源電圧ＶＳＳが印加されるＶＳＳ端子に加わった静電気が流れる経路には、以下の２通りがある。
【００１３】
（１）ＶＳＳ端子〜アルミニウム配線ＡＬＡ１〜開口ＶＩＡ１〜アルミニウム配線ＡＬＢ１〜開口ＶＩＡ２〜アルミニウム配線ＡＬＡ２〜開口ＶＩＡ３〜アルミニウム配線ＡＬＢ２〜開口ＶＩＡ４〜アルミニウム配線ＡＬＡ３〜内部セル
（２）ＶＳＳ端子〜アルミニウム配線ＡＬＡ１〜層間絶縁膜の開口ＶＩＡ１〜アルミニウム配線ＡＬＢ１〜開口ＶＩＡ５〜アルミニウム配線ＡＬＡ４〜保護ダイオード１０
上記（１）と（２）の経路は、開口ＶＩＡ２まで共通である。
Ｖｓｓ端子に印加された静電気は、一旦ＡＬＢ層を介しているので、ダイレクトにＡＬＡ層を通して内部セルに入る場合と比べて、保護ダイオードに流れる電流を多くすることができ内部セルが静電気にさらされることを防止できる。
【００１４】
ところで、ＶＤＤセルに設けられた保護ダイオード１０は、図４に示す通り、Ｎチャネルトランジスタによって構成される。通常の電源電圧が印加されると、保護ダイオード１０が逆バイアスされるため、保護ダイオード１０には電流が流れず、電流は経路（１）の方へ流れて内部セルに入力される。一方、正の静電気がＶＳＳ端子に印加されると、保護ダイオード１０が順方向にバイアスされるため、保護ダイオード１０に電流が流れる。即ち、静電気は、経路（２）を伝わって、ＶＤＤ端子を通じて外部へ逃げる。従って、このような保護回路を用いれば、過大な電圧を有する静電気が印加された場合のみ、選択的に電流を外部へ逃がすことができる。
【００１５】
【発明の効果】
以上述べた様に、本発明によれば、ＶＳＳ端子からの電流を、一旦上位配線層へ迂回させるため、ＶＳＳセルに過大な電圧を有する静電気が加わった時でも、静電気が内部セルに伝わるより先に、静電保護回路を通して静電気を外部に逃がし、内部セルの静電破壊を防ぐことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の一部を示す平面図である。
【図２】図１のＸ−Ｘ’における断面図である。
【図３】図１のＹ−Ｙ’における断面図である。
【図４】図１の半導体集積回路における保護ダイオードの構成を示す図である。
【図５】従来の半導体集積回路を示す模式図である。
【符号の説明】
１０  保護ダイオード
ＡＬＡ  第１層のアルミニウム配線
ＡＬＢ  第２層のアルミニウム配線
ＡＬＣ  第３層のアルミニウム配線
ＡＬＤ  第４層のアルミニウム配線
ＡＬＡ１〜ＡＬＡ４、ＡＬＢ１〜ＡＬＢ３  アルミニウム配線
ＶＩＡ１〜ＶＩＡ６  層間絶縁膜開口
【図１】
0003589158.tif 000002
【図２】
0003589158.tif 000003
【図３】
0003589158.tif 000004
【図４】
0003589158.tif 000005
【図５】
0003589158.tif 000006