(57)【特許請求の範囲】
【請求項１】
第１の電極パッドと第１の配線層と第１の素子領域とを主面に有する第１の半導体素子と、前記第１の半導体素子と対向するように配置された第２の電極パッドと第２の配線層と第２の素子領域とを主面に有する第２の半導体素子とを備え、前記第２の半導体素子が前記第１の半導体素子よりも面積が大きく、かつ前記第２の半導体素子上において前記第１の配線層および前記第１の素子領域と重なる位置から離れた位置に、前記第２の配線層および前記第２の素子領域を形成してなる半導体装置であって、前記第２の電極パッド数が前記第１の電極パッド数よりも多く、かつ前記第２の素子領域の面積が、前記第２の半導体素子の面積から前記第１の配線層および前記第１の素子領域の合計面積を差し引いた面積よりも小さいことを特徴とする半導体装置。
【請求項２】
第２の素子領域に、紫外線照射による消去が可能でかつ書き換え可能なメモリが形成されている請求項１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子部品の実装分野におけるマルチチップモジュール等に適用される半導体装置に関する。
【０００２】
【従来の技術】
近年、電子部品においては、電子機器の小型化、高機能化、および動作速度の高速化に対応してモジュール化が進行している。これらのマルチチップモジュールにおいては、半導体素子上にさらに別の半導体素子を搭載して１つのパッケージ内に納めた半導体装置を配線基板上に搭載したものが提案されている。
【０００３】
以下図面を参照しながら、複数個の半導体素子を積層した従来の半導体装置の一例について説明する。図１８は従来の半導体装置の断面構造を示す図であり、図１９はその接合工程を示す図である。
【０００４】
従来の半導体装置は、第１の電極パッド９２とパッシベーション膜９４とを形成した第１の半導体素子９１を、第２の電極パッド９７とパッシベーション膜９９とを形成した第２の半導体素子９６上に搭載した構造を有する。ただし、第１の電極パッド９２と第２の電極パッド９７とは、これらの上にそれぞれ形成されたバリアメタル９３、９８を介して、半田からなる金属突起すなわちバンプ９５を用いたフリップチップ実装法により結合されている。なお、バンプ９５を電解めっきで形成した場合には、バンプ９５と第１および第２の電極パッド９２、９７との密着性をよくするため、通常バンプ９５とこれらの電極パッド９２、９７との間にバリアメタル９３、９８が設けられている。さらに、第１の半導体素子９１と第２の半導体素子９６との間には、エポキシ系、アクリル系、またはシリコン系の絶縁樹脂１００が注入されている。
【０００５】
次に、第１の半導体素子９１と第２の半導体素子９６とを接合する工程について説明する。まず、図１９の工程（ａ）に示すように、第１の半導体素子９１上に、ＥＢ蒸着法等を用いてＴｉ、ＰｄまたはＡｕからなるバリアメタル層９３が形成される。次に工程（ｂ）に示すように、第１の電極パッド９２を除く部分がフォトリソグラフィー技術により、フォトレジスト１０１で覆われる。そして、工程（ｃ）に示すように、電極パッド９２上方のバリアメタル層９３上に、電解めっき法等により、バンプ９５となるＰｂまたはＳｎ半田が形成される。さらに、工程（ｄ）に示すように、フォトレジスト１０１が除去された後、バリアメタル層９３の電極パッド上を除く部分が王水、フッ酸等により除去される。同様の工程により、第２の半導体素子９６上にもバリアメタル９８が形成される。
【０００６】
次に、工程（ｅ）に示すように、第１の半導体素子９１のバンプ９５と第２の半導体素子９６のバリアメタル９３とが位置合わせされた後、加圧および加熱により両者が結合される。そして、工程（ｆ）に示すように、絶縁樹脂１００が第１の半導体素子９１と第２の半導体素子９６との間に注入され、絶縁樹脂１００が硬化させられて第２の半導体素子９６上への第１の半導体素子９１の搭載が完了する。
【０００７】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、第１の半導体素子と第２の半導体素子との間隔を１００μｍ以下に狭くしようとすると、それぞれの半導体素子上の主面に形成されている配線層を流れる信号が相互に干渉し合うため、クロストークノイズが発生する。このため、半導体装置が誤動作するという課題があった。
【０００８】
クロストークノイズ信号の大きさをソース信号の大きさの１０％以内に抑制しようとすると、２つの半導体素子を横方向に並べて配列した場合でさえ３００μｍ以上の間隔が必要であることが報告されている。したがって、２つの半導体素子を上下方向に積層した場合には、少なくとも数百μｍ以上の間隔が必要であると考えられ、１００μｍ以下に狭くすることは極めて困難な課題であった。
【０００９】
本発明の目的は、第１の半導体素子の配線層と第２の半導体素子の配線層との間のクロストークノイズの発生を低減できる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の請求項１に記載の半導体装置は、第１の電極パッドと第１の配線層と第１の素子領域とを主面に有する第１の半導体素子と、前記第１の半導体素子と対向するように配置された第２の電極パッドと第２の配線層と第２の素子領域とを主面に有する第２の半導体素子とを備え、前記第２の半導体素子が前記第１の半導体素子よりも面積が大きく、かつ前記第２の半導体素子上において前記第１の配線層および前記第１の素子領域と重なる位置から離れた位置に、前記第２の配線層および前記第２の素子領域を形成してなる半導体装置であって、前記第２の電極パッド数が前記第１の電極パッド数よりも多く、かつ前記第２の素子領域の面積が、前記第２の半導体素子の面積から前記第１の配線層および前記第１の素子領域の合計面積を差し引いた面積よりも小さい半導体装置である。
【００１１】
また、第２の素子領域に、紫外線照射による消去が可能でかつ書き換え可能なメモリが形成されている半導体装置である。
【００１２】
この構成によれば、第１の半導体素子の下方には第２の半導体素子の配線層および素子領域が存在しない構成であるため、クロストークノイズが零または誤動作を生じないレベルにまで低減される。
【００１３】
【発明の実施の形態】
まず、本発明の第１の実施の形態について図面を参照しながら説明する。図１は、第１の実施の形態における半導体装置の半導体素子接合部における構造を示すものである。この半導体装置は、第１の電極パッド２、第１の配線層９および第１の電極パッド２を除く部分を被覆する絶縁部材としてのパッシベーション膜３が形成された第１の半導体素子１  を、第２の電極パッド６が形成された第２の半導体素子５上に搭載したものである。ただし、第２の半導体素子５  には、第２の電極パッド６を除く部分を覆う絶縁部材としての絶縁層８が形成され、さらにこの絶縁層８上における第２の配線層１０の上方部分に、導電部材である導体層７が形成されている。また、第１の電極パッド２と第２の電極パッド６とは、接続部材である金属突起を構成するバンプ４  で電気的に結合されている。
【００１４】
なお、この半導体装置をパッケージする場合など、必要に応じて第１の半導体素子１  と第２の半導体素子５との間に、エポキシ系、アクリル系、またはシリコーン系の絶縁樹脂を設けてもよい。たとえば、この半導体装置をベアチップの状態で配線基板上に搭載する場合には、両半導体素子１、５間に絶縁樹脂を注入しておく。リードフレームを用いてパッケージする場合には、この半導体装置を金型内に挿入した後、金型に絶縁樹脂を注入する。
【００１５】
図２は第２の半導体素子５上における第２の電極パッド６と導体層７との配置関係を示す図である。導体層７には突出したグランド端子１１が設けられ、このグランド端子１１は第２の電極パッド６の内の１つと接続されている。なお、グランド端子１１は必ずしも必要ではない。しかしながら、グランド端子１１を形成してこれを接地するほうが、より確実にクロストークノイズが低減され、好ましい。導体層７は、絶縁層８上に形成する代わりにパッシベーション膜３上に形成してもよく、また、絶縁層８上およびパッシベーション膜３上の両方に形成してもよい。導体層７は、少なくとも第１の配線層９および第２の配線層１０を覆うように設けられていればよい。
【００１６】
図３に第１の半導体素子１と第２の半導体素子５との接合方法の一例を示す。まず、工程（ａ）に示すように、絶縁層８上にＡｌ−Ｓｉ−Ｃｕ合金からなる導体膜１２をスパッタリングにより形成する。次に、工程（ｂ）に示すように、図２に示す形状の導体層７を形成するため、グランド端子１１となる第２の電極パッド６の開口部分および配線層１０の上方部分をフォトレジストにより覆った後、ドライエッチング法を用いて導体膜１２の不要部分を除去する。なお、グランド端子１１が不要な場合は除去すればよい。導体膜１２の材料としては、Ａｌ−Ｓｉ−Ｃｕ合金が配線材料に使用されているから、これと同じ材料を用いることが製造上有利である。しかしながら、導体膜１２の材料は必ずしもこれに限定されるものではなく、他の導電材料を用いてもよい。
【００１７】
次に、工程（ｃ）に示すように、第１の半導体素子１の第１の電極パッド２上に、無電解めっき法により、例えばＮｉコアＡｕバンプからなる金属突起のバンプ４を形成する。その後、工程（ｄ）に示すように、バンプ４と第２の電極パッド６とが対向するように第１の半導体素子１と第２の半導体素子５とを配置する。そして、工程（ｅ）に示すように、加圧および加熱治具１３を用い、第１の半導体素子１と第２の半導体素子５とを加圧および加熱する。このときの加圧条件はバンプ１個あたり０．１グラムから１００グラム程度の圧力であり、加熱条件は２５０℃から４５０℃までの温度である。この加圧および加熱により、Ａｕ−Ａｌ合金接合を行う。
【００１８】
なお、Ａｕ−Ａｕ接合の場合、すなわち、両方の電極パッド２、６上にＮｉコアＡｕバンプを形成した場合あるいは第２の電極パッド６  上にＡｕがコートされている場合も、加圧加熱条件はＡｕ−Ａｌ合金接合の場合の条件と同じである。はんだ合金接合の場合の条件は、加熱温度が６０℃から２５０℃までの範囲で、加圧力は半導体素子１  自身の重量から数グラムまでの範囲の圧力で十分である。また、このような合金接合以外にも、ＣＯＧ法として広く知られている絶縁樹脂を介した接合法を用いたＭＢＢ（マイクロバンプボンディング）法等のフリップチップ法を用いることもできる。
【００１９】
上記のように本実施の形態における半導体装置では、２個の半導体素子（第１の半導体素子及び第２の半導体素子）を金属突起を介して接続され、その際に上記の２つの半導体素子間に導体層７が形成されているため、クロストークノイズを低減することができる。また、従来の半導体装置の製造法における工程中で導体層７を形成することができるため、余分な装置等を導入する必要がない。
【００２０】
図４は、図３に示す導体層の形成方法を変えた接合方法を示す図である。この方法の場合は、図４の工程（ａ）に示すように、まず、グランド端子１１と接続される電極パッド以外の電極パッド６をフォトレジスト１４により覆う。次に、工程（ｂ）に示すように、無電解めっき法によりＳｎ／Ｐｄ／Ｎｉの３層構造の導体膜１２を絶縁層８上に形成する。そして、フォトレジスト１４を除去し、導体膜１２を形成する。この導体膜１２をそのまま導体層として用いる。その後の工程（ｃ）、（ｄ）、（ｅ）は、図３に示す工程（ｃ）、（ｄ）、（ｅ）と同じである。図４の場合は、無電解めっき法により導体層１２が形成されている点、および導体層１２が第２の配線層１０の上面だけでなく第２の電極パッド６  の周辺部にも設けられている点が図３の場合とは異なる。
【００２１】
なお、導体層１２には、上記Ｓｎ／Ｐｄ／Ｎｉの３層構造のもの以外にも、ＡｇやＳｎの金属層あるいはＳｎ／Ｐｄの２層構造の無電解めっき可能な金属層を用いることができる。さらに、これらの２層あるいは３層構造の金属層を熱処理により合金化したＳｎ−ＰｄあるいはＳｎ−Ｐｄ−Ｎｉ合金層を用いてもよい。また、導体層１２は、必ずしも第２の電極パッド６を除く全面に形成される必要はなく、少なくとも第１の配線層９および第２の配線層１０を覆うように形成されればよい。
【００２２】
この図４に示す接合方法では、半導体装置の製造工程中で導体層を形成する必要がないため、無電解めっき処理を行う装置さえあれば、どのような完成されたベアチップであっても容易に導体層を形成することができる。
【００２３】
なお、図３および図４に示す接合方法では、バンプ４にＮｉコアＡｕバンプを用いた例を示したが、これ以外にＡｕバンプや、Ｓｎ−Ｐｂ、Ｉｎ−Ｓｎ合金等から構成されるはんだバンプ等を用いてもよい。さらに、転写バンプ法による形成も可能である。バンプ４の直径は、ＮｉコアＡｕバンプおよびＡｕバンプの場合は５μｍから１００μｍの範囲に、はんだバンプの場合は１００μｍ程度である。クロストークノイズをより減少させるために両電極パッド２，６間の間隔をより広くする場合には、第２の半導体素子５の第２の電極パッド６上にもバンプを形成することが好ましい。この場合は、工程（ａ）、（ｂ）の前に工程（ｃ）を第２の半導体素子５  に対して行う。
【００２４】
次に、本発明の第２の実施の形態について図面を参照しながら説明する。図５は、第２の実施の形態における半導体装置の断面構造を示すものである。ただし、図５において、図１に示す部材と同じ部材には同一符号を付してあり、その説明は省略する。図５に示す半導体装置では、第１の半導体素子１  と第２の半導体素子５との間に、導電部材である導体層１８を形成した絶縁部材である絶縁フィルム１６を配置している。第１の電極パッド２と第２の電極パッド６との接続は、バンプ４ａ、４ｂを介して、絶縁フィルム１６に形成した接続部材である金属突起１７により行われている。
【００２５】
図６は、絶縁フィルム１６上に形成された金属突起１７および導体層１８の配置を示す平面図である。１９は、絶縁フィルム１６上に形成された金属突起１７のうち、グランド端子に接続される金属突起を示す。
【００２６】
図７は、この半導体装置における半導体素子の接合方法の一例を示す工程図である。まず、工程（ａ）に示すように、第２の半導体素子５上にアクリル系、エポキシ系、あるいはシリコーン系よりなる絶縁樹脂２０を塗布する。そして、工程（ｂ）に示すように、Ａｕの金属突起１７および導体層１８を有するポリイミドからなる絶縁フィルム１６を、位置合わせをしながら絶縁樹脂２０上に配置する。なお、金属突起１７には、Ａｕ以外に、ＮｉコアＡｕ等の金属、またはＳｎ−Ｐｂ、Ｉｎ−Ｓｎ等のはんだが用いられる。金属突起１７の代わりに、必要に応じて、導体フィラーを混入したペースト等よりなる導電突起を用いることもできる。ただし、この導電突起は金属突起よりも電気抵抗が大きいため、金属突起の方が好ましい。
【００２７】
次に、工程（ｃ）に示すように、絶縁フィルム１６上にアクリル系、エポキシ系、またはシリコーン系の絶縁樹脂２２を塗布する。そして、工程（ｄ）に示すように、電極パッド２上に形成されたバンプ４ａと絶縁フィルム１６上の金属突起１７とを位置合わせしながら、第１の半導体素子１を絶縁樹脂２２上に配置する。その後、図３の工程（ｅ）と同様の加圧、加熱方法および条件により、第１の半導体素子１と第２の半導体素子５とを接合する。
【００２８】
なお、絶縁フィルム１６がポリエチレンなどのようにポリイミドよりも耐熱性に劣る材料から構成され、金属突起１７が数十℃程度の加熱温度で接合可能なＳｎ−Ｉｎ系の低融点はんだから構成される場合には、はんだ合金接合を行い、また同時に絶縁樹脂２０、２２を硬化させて第１の半導体素子１  を第２の半導体素子５上に搭載する。また、絶縁樹脂２０、２２が光硬化性絶縁樹脂である場合は、加圧、加熱ツール１３を用いて第１の半導体素子１と第２の半導体素子５とを加圧しながら紫外線を照射し、絶縁樹脂２０、２２を硬化させながら第１の半導体素子１を第２の半導体素子５上に搭載することも可能である。
【００２９】
一方、突起１７が導体フィラーを混入したペーストから構成されている場合には、絶縁樹脂２０、２２に光硬化性絶縁樹脂を用い、加圧、加熱ツール１３を用いて第１の半導体素子１と第２の半導体素子５を加圧しながら紫外線を照射し、絶縁樹脂２０、２２を硬化させて第１の半導体素子１  を第２の半導体素子５上に搭載する。
【００３０】
本実施の形態では、第１の半導体素子１と第２の半導体素子５との間に絶縁フィルム１６上に設けた導体層１８を介在させる構造を有しているため、クロストークノイズを大きく低減することができる。また、半導体素子の製造工程とは別の工程において絶縁フィルム上にあらかじめ金属突起を形成しておくことができるため、量産性に優れるという効果を有する。
【００３１】
なお、本実施の形態ではグランド端子を第１の半導体素子または第２の半導体素子上に形成したが、外部回路にグランド端子を形成し、このグランド端子に導体層１８を接続しても同様の効果が得られることは言うまでもない。
【００３２】
次に、本発明の第３の実施の形態について図面を参照しながら説明する。図８は、第３の実施の形態における半導体装置の断面構造を示すものである。ただし、図８において、図１に示す部材と同じ部材には同一符号を付してあり、その説明は省略する。図８に示す半導体装置は、第１の半導体素子１と第２の半導体素子５との間に、絶縁部材である絶縁樹脂２４、２５に埋め込まれた導電部材である銅の導体箔２３を配置したものである。導体箔２３には、銅箔の他、アルミ箔など導電性金属箔を用いることができる。
【００３３】
図９は、この半導体装置における半導体素子の接合方法の一例を示す工程図である。まず、工程（ａ）に示すように、第１の半導体素子１  上の第１の電極パッド２上に、無電解めっき法によりＮｉコアＡｕバンプのバンプ４ａを形成する。また、第２の半導体素子５の第２の電極パッド６上にも同様のバンプ４ｂを形成する。なお、バンプ４ａ、４ｂには、ＮｉコアＡｕバンプ以外に、Ａｕ等の金属、またはＳｎ−Ｐｂ、Ｉｎ−Ｓｎ等のはんだを用いることができる。バンプ４ａ、４ｂの直径は、ＮｉコアＡｕバンプ、Ａｕバンプの場合は５μｍから１００μｍ、はんだバンプの場合は１００μｍ程度である。
【００３４】
次に、工程（ｂ）に示すように、アクリル系、エポキシ系、あるいはシリコーン系よりなる絶縁樹脂２４をパッシベーション膜３  上に塗布する。そして、工程（ｃ）に示すように、絶縁樹脂２４上にバンプ４ａ以外の部分の第１の半導体素子１  上を覆う形状を有する銅箔の導体箔２３を配置する。さらに、工程（ｄ）に示すように、導体箔２３上にアクリル系、エポキシ系、シリコ−ン系等の絶縁樹脂２５を塗布する。
【００３５】
次に、工程（ｅ）に示すように、バンプ４ａとバンプ４ｂとを位置合わせする。そして、加圧、加熱ツール１３を用いて第１の半導体素子１  と第２の半導体素子５とをバンプ１個あたり０．１グラムから１００グラム程度の圧力、２５０℃から４５０℃程度の温度で加圧、加熱してＡｕ−Ａｕ接合する。なお、バンプを半導体素子１、５のうちの一方にのみ形成したＡｕ−Ａｌ合金接合の場合も、加圧加熱条件は上記Ａｕ−Ａｕ接合の場合と同じである。はんだ合金接合の場合は、６０℃から２５０℃までの加熱温度、半導体素子５自身の重量から数グラムまでの範囲の圧力で加圧、加熱する。このとき、絶縁樹脂２４、２５を同時に硬化させて第２の半導体素子５を第１の半導体素子１上に搭載する。なお、絶縁樹脂２４、２５が光硬化性絶縁樹脂である場合は、加圧、加熱ツール１３を用いて第１の半導体素子１  および第２の半導体素子５を加圧しながら紫外線を照射して絶縁樹脂２４、２５を硬化させ、第２の半導体素子５を第１の半導体素子１  上に搭載することも可能である。
【００３６】
上記のように本実施の形態における半導体装置では、２個の半導体素子を金属突起を介して接続し、その際に上記の２つの半導体素子間に導体箔が保持されているため、第１の配線層９と第２の配線層１０との間に生じるクロストークノイズを低減することができる。また、前述した第１及び第２の実施の形態における導体層に代えて導体箔を載置することにより、上記第１及び第２の実施の形態に比較して容易にクロストークノイズ低減の効果を得ることができる。
【００３７】
次に、本発明の第４の実施の形態について、図面を参照しながら説明する。図１０は、第４の実施の形態における半導体装置の半導体素子接合部の断面構造を示す図である。第１の半導体素子３１には、第１の電極パッド３２と第１のパッシベーション膜３３と配線層を含む第１の素子領域３４とが形成されている。第１の半導体素子３１よりも面積の大きい第２の半導体素子３５には、第２の電極パッド３６と第２のパッシベーション膜３７と配線層を含む第２の素子領域３８と外部回路に接続するためのパッド３６ａが形成されている。ただし、第２の素子領域３８は、第１の半導体素子３１とは重ならない位置に形成されている。第１の電極パッド３２と第２の電極パッド３６とは金属突起すなわちバンプ３９により電気的に接続されている。第１の半導体素子３１と第２の半導体素子３５との間隙及びその周辺には、絶縁樹脂４０が充填されている。なお、絶縁樹脂４０は必須の構成部材ではなく、必要に応じて設ければよい。
【００３８】
図１１に、この半導体装置における２つの半導体素子の搭載方法を示す。まず、工程（ａ）に示すように、第１の半導体素子３１の電極パッド３２上に無電解めっき法を用いてＮｉコアＡｕよりなるバンプ３９を形成する。バンプ３９はＡｕバンプ、またはＳｎ−Ｐｂ、Ｉｎ−Ｓｎ等から構成されるはんだバンプでもよい。また、転写バンプ法による形成も可能である。バンプ３９の径は、ＮｉコアＡｕバンプ、Ａｕバンプの場合は５μｍから１００μｍ、はんだバンプの場合は１００μｍ程度のものを用いる。また、バンプ３９は第１の半導体素子３１上および第２の半導体素子３５上の両方に形成してもよい。
【００３９】
次に、工程（ｂ）に示すように、第１の電極パッド３２と第２の電極パッド３６とをバンプ３９を介して位置合わせする。そして、工程（ｃ）に示すように、加圧、加熱ツール１３を用いて、第１の半導体素子３１を第２の半導体素子３５上に搭載する。このとき、バンプ１個あたり０．１グラムから１００グラムまでの範囲の加圧力、および２５０℃から４５０℃までの範囲の温度で加圧加熱し、Ａｕ−Ａｌ合金接合する。なお、Ａｕ−Ａｕ接合の場合の加圧加熱条件もＡｕ−Ａｌ合金接合における条件と同じである。はんだ合金接合の場合は、６０℃から２５０℃までの範囲の加熱温度、半導体素子３１自身の重量から数グラムまでの範囲の加圧力である。合金接合以外にも、ＣＯＧ法として広く知られている絶縁樹脂を介した接合法を用いたＭＢＢ法等のフリップチップ法を用いてもよい。
【００４０】
次に、工程（ｄ）に示すように、第１の半導体素子３１と第２の半導体素子３５との間隙およびその周辺部に絶縁樹脂４０を注入し、硬化させる。なお、絶縁樹脂４０が光硬化性絶縁樹脂である場合は、加圧、加熱ツール１３を用いて第１の半導体素子３１および第２の半導体素子３５を加圧しながら紫外線を照射して絶縁樹脂４０を硬化させ、第２の半導体素子３５を第１の半導体素子３１上に搭載することも可能である。
【００４１】
このように、第１の素子領域３４の下方位置には配線層を含む第２の素子領域３８が形成されていないため、第１の素子領域３４と第２の素子領域３８との間のクロストークノイズの発生を抑えることができる。
【００４２】
次に、本発明の第５の実施の形態について、図面を参照しながら説明する。図１２に示す第５の実施の形態は、図１０に示す第４の実施の形態の変形例で、汎用ＭＣＵ（マイクロコンピュータ）からなる第１の半導体素子４１を、メモリおよびロジック回路を有する第２の半導体素子４２上に搭載したＥＰＲＯＭモジュールである。なお、図１２において、図１０に示す部材と同じ部材には同一符号を付しており、その説明は省略する。ＥＰＲＯＭ４３およびロジック回路４４は、第１の半導体素子４１と重ならない第２の半導体素子４２上の位置に形成されている。また、ロジック回路４４は他のメモリを含んでいてもよい。さらに、本実施の形態においても、図１０に示す絶縁樹脂４０を必要に応じて充填してもよい。
【００４３】
第１の半導体素子４１と第２の半導体素子４２とを接合する方法は、図１１に示す工程（ａ）から工程（ｃ）までの工程と同じであり、その説明を省略する。
【００４４】
本実施の形態では、ＥＰＲＯＭ４３およびロジック回路４４が、第２の半導体素子４２上における第１の半導体素子４１と重ならない位置に形成されているため、導体層を設けなくてもクロストークノイズの発生が抑えられる。さらに、ＥＰＲＯＭが第１の半導体素子の下方に形成されている従来の半導体装置とは異なり、この半導体装置ではＥＰＲＯＭ４３の上方が開放されているため、上方から紫外線を照射してＥＰＲＯＭ４３のプログラムやデータを容易に消去および書き換えすることができる。なお、少なくともＥＰＲＯＭ４３が第１の半導体素子４１と重ならない位置に形成されている場合には、紫外線照射による消去が可能である。また、ロジック回路４４が第１の半導体素子４１の下方に形成されている場合には、第１の半導体素子４１と第２の半導体素子４２との間に導体層を設けることにより、クロストークノイズの発生を抑えることができる。
【００４５】
次に、本発明の第６の実施の形態について、図面を参照しながら説明する。図１３に示す第６の実施の形態は、図１０に示す第４の実施の形態のもう１つの変形例で、汎用ＭＣＵからなる第１の半導体素子４５を、ＩＣＥ（インサーキットエミュレータ）素子からなる第２の半導体素子４６上に搭載したＩＣＥモジュールである。なお、図１３において、図１０に示す部材と同じ部材には同一符号を付しており、その説明は省略する。
【００４６】
ＩＣＥ回路およびメモリからなる回路４７は、第１の半導体素子４５と重ならない第２の半導体素子４６上の位置に形成されている。なお、パッド３６ａはユーザー用の外部端子であり、第２の電極パッド３６とパッド３６ａとの合計数を第１の電極パッド３２の数よりも多くしている。また、回路４７の面積が第２の半導体素子４６の面積から汎用ＭＣＵの面積を差し引いた面積よりも小さくなるように、回路４７を形成している。
【００４７】
第１の半導体素子４５と第２の半導体素子４６とを接合する方法は、図１１に示す工程（ａ）から工程（ｃ）までの工程と同じであり、その説明を省略する。
【００４８】
本実施の形態の場合も、ＩＣＥ回路およびメモリからなる回路４７が、第２の半導体素子４６上における第１の半導体素子４５と重ならない位置に形成されているため、クロストークノイズの発生が抑えられる。
【００４９】
次に、本発明の第７の実施の形態について、図面を参照しながら説明する。図１４は、第７の実施の形態における半導体装置を第１の半導体素子５１の真上から透視した場合の平面構造を示したものである。第１の半導体素子５１上には、第１の電極パッド５２および第１の素子領域（図示せず）と重なる第１の配線５３が形成されている。第２の半導体素子５５上には、第２の電極パッド５６および第２の素子領域（図示せず）と重なる第２の配線５７が形成されている。そして、第１の半導体素子５１と第２の半導体素子５５とが、配線５３の方向と配線５７の方向とがほぼ直交するように配置されている。第１の電極パッド５２と第２の電極パッド５６とは、金属突起すなわちバンプ５４により接続されている。第１の半導体素子５１と第２の半導体素子５５との間隙及びその周辺には、絶縁樹脂５８が充填されている。なお、絶縁樹脂５８は必須の構成部材ではなく、必要に応じて設ければよい。
【００５０】
第１の半導体素子５１と第２の半導体素子５５とを接合する方法は、図１１に示す工程（ａ）から工程（ｄ）までの工程と同じであり、その説明を省略する。
【００５１】
このように、第１の半導体素子５１と第２の半導体素子５５とを、配線５３の方向と配線５７の方向とがほぼ直交するように配置することにより、配線５３と配線５７との間に発生するクロストークノイズを著しく低減させることができる。なお、配線５３の方向と配線５７の方向との交差角度が直角からずれるとともに、クロストークノイズは増大する。したがって、配線５３の方向と配線５７の方向とをほぼ直交させることが最も好ましい。しかしながら、本発明はこの直交配置に限定されるものではなく、クロストークノイズの大きさが半導体装置に誤動作が生じないレベルであれば、配線５３の方向と配線５７の方向との交差角度を直角よりも小さくすることができる。ただし、両者の方向が平行である場合はクロストークノイズが最も大きく、好ましい配置ではない。
【００５２】
次に、本発明の第８の実施の形態について、図面を参照しながら説明する。図１５（ａ）は、第８の実施の形態における半導体装置の断面および回路を示す模式図である。第１の半導体素子６１上には、第１の電極パッド６２および第１の素子領域（図示せず）と重なる第１の配線６３が形成されている。第２の半導体素子６５上には、第２の電極パッド６６および第２の素子領域（図示せず）と重なる第２の配線６７が形成されている。そして、第１の配線６３と第２の配線６７とが接触しないように、第１の電極パッド６２と第２の電極パッド６６とが金属突起すなわちバンプ６４を介して接続されている。なお、第１の半導体素子６１と第２の半導体素子６５とを接合する方法は、図１１に示す工程（ａ）から工程（ｃ）までの工程と同じであり、その説明を省略する。
【００５３】
図１５（ｂ）は、第１の配線６３および第２の配線６７の長さがともに１ｍｍで、かつ両配線６３、６７の方向が互いに平行である場合の等価回路を示す図である。図１５（ｂ）には、第１の配線６３の抵抗６８、インダクタンス６９、および対基板容量７０が示され、第２の配線６７の抵抗７１、インダクタンス７２、および対基板容量７３が示され、配線６３、６７間に誘起される相互インダクタンス７４および相互容量７５が示されている。
【００５４】
相互インダクタンス７４と相互容量７５とにより誘起されるクロストークノイズを抑えるため、本実施の形態では第１の半導体素子６１の駆動電圧と第２の半導体素子６５の駆動電圧との差が、両者のうちの駆動電圧の低い方の半導体素子が持つしきい値電圧より小さくなるようにしている。例えば、第２の半導体素子６５の駆動電圧が２Ｖであり、かつオンとオフとが１Ｖを境に決定される場合には、第１の半導体素子６１の駆動電圧を３Ｖ未満とする。この場合は、両者の駆動電圧差が１Ｖ未満となってしきい値１Ｖよりも小さくなるため、クロストークノイズが小さくなる。
【００５５】
比較例として、図１６に、第２の半導体素子６５の駆動電圧Ｑ２  が２Ｖ、第１の半導体素子６１の駆動電圧Ｑ１  が５Ｖの場合、それぞれの入力バッファ直前のクロストークノイズＱ３  の発生状態を示す。この場合は、駆動電圧差が３Ｖであり、低い駆動電圧Ｑ２  よりも大きいので明らかにしきい値よりも大きく、クロストークノイズＱ３  が第２の半導体素子６５の配線６７上に大きく誘起されていることがわかる。
【００５６】
次に、図１７に、第１の半導体素子６１の駆動電圧Ｑ４および第２の半導体素子６５の駆動電圧Ｑ５がともに３．３Ｖの場合のそれぞれの入力バッファ直前のクロストークノイズＱ６の発生状態を示す。この場合、駆動電圧の差が０Ｖであり、明らかにしきい値よりも小さく、クロストークノイズＱ６が半導体装置の動作に影響を与えないレベルとなっていることがわかる。
【００５７】
このように、第１の半導体素子６１と第２の半導体素子６５とを対向させ、かつバンプ６４を介して電気的に接続した構造において、第１の半導体素子６１の駆動電圧と第２の半導体素子６５の駆動電圧との差が駆動電圧の小さい方の半導体素子のしきい値電圧より小さい場合には、第１の半導体素子６１および第２の半導体素子６５の配線間に発生するクロストークノイズを半導体装置が誤動作しないレベルにまで低減することができる。
【００５８】
【発明の効果】
以上の説明から明かなように、本発明によれば、第１の半導体素子と第２の半導体素子との間隔を狭くした場合でも、両半導体素子の配線間に発生するクロストークノイズを零または誤動作が生じないレベルにまで低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の断面図
【図２】同実施の形態における第２の半導体素子の上面図
【図３】同実施の形態における半導体装置の第１の製造方法を示す工程図
【図４】同実施の形態における半導体装置の第２の製造方法を示す工程図
【図５】本発明の第２の実施の形態における半導体装置の断面図
【図６】同実施の形態における第２の半導体素子の上面図
【図７】同実施の形態における半導体装置の製造方法を示す工程図
【図８】本発明の第３の実施の形態における半導体装置の断面図
【図９】同実施の形態における半導体装置の製造方法を示す工程図
【図１０】本発明の第４の実施の形態における半導体装置の断面図
【図１１】同実施の形態における半導体装置の製造方法を示す工程図
【図１２】本発明の第５の実施の形態における半導体装置の断面図
【図１３】本発明の第６の実施の形態における半導体装置の断面図
【図１４】本発明の第７の実施の形態における半導体装置の透視平面図
【図１５】（ａ）本発明の第８の実施の形態における半導体装置の概略概念図
（ｂ）同実施の形態における半導体装置の配線間の等価回路図
【図１６】比較例における第１の半導体素子と第２の半導体素子とに異なる駆動電圧を負荷したときの信号波形の関係を示す特性図
【図１７】本発明の第８の実施の形態における第１の半導体素子と第２の半導体素子とに同じ駆動電圧を負荷したときの信号波形の関係を示す特性図
【図１８】従来の半導体装置の断面図
【図１９】従来の半導体装置の製造方法を示す工程図
【符号の説明】
１，３１，４１，４５，５１，６１  第１の半導体素子
２，３２，５２，６２  第１の電極パッド
３  パッシベーション膜（絶縁部材）
４  バンプ（接続部材）
５，３５，４２，４６，５５，６５  第２の半導体素子
６，３６，３６ａ，５６，６６  第２の電極パッド
７，１８  導体層（導電部材）
８  絶縁層（絶縁部材）
９，５３，６３  第１の配線層
１０，５７，６７  第２の配線層
１１  グランド端子
１２  導体膜（導電部材）
１６  絶縁フィルム（絶縁部材）
１７，１９  金属突起（接続部材）
２３  導体箔（導電部材）
２４，２５  絶縁樹脂（絶縁部材）
３４  第１の素子領域
３８  第２の素子領域
４３  ＥＰＲＯＭ（第２の素子領域）
４４  ロジック回路（第２の素子領域）
４７  回路（第２の素子領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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