(57)【特許請求の範囲】
【請求項１】
基板上に半導体装置を形成する方法であって：
中間誘電層上にバリア層（８１）を形成する段階であって、前記半導体装置の前記中間誘電層は、前記中間誘電層上の誘電膜（７３）中に少なくとも１つのインレイ開口部（７４，７５）を有し、かつ前記誘電膜は第１上面を有する、前記バリア層（８１）を形成する段階；
導電性合金を含むシード層（８２）を前記バリア層（８１）上に形成する段階；
前記シード層（８２）上に前記インレイ開口部を完全に満たさないように銅または金属の導電性材料の膜（８３）を形成する段階；
前記銅または金属の導電性材料の膜（８３）上に銅と、インジウム，炭素，パラジウム，チタン，鉄およびマグネシウムからなるグループから選択された合金エレメントと、を含む銅合金キャッピング膜（８４）を前記インレイ開口部を完全に満たすように形成する段階；および
前記バリア層（８１），前記シード層（８２），前記銅または金属の導電性材料の膜（８３）および前記銅合金キャッピング膜（８４）の一部を除去して、少なくとも１つのインレイ構造（９１，９２）を画定する段階であって、前記少なくとも１つのインレイ構造（９１，９２）が第２上面を有し、前記第２上面が前記第１上面と実質的に平面を形成する段階；
前記シード層（８２）および前記銅合金キャッピング膜（８４）から前記銅または金属の導電性材料の膜（８３）の表面および界面へ合金成分の拡散を促進させるために前記基板をアニーリングする段階；
前記第１および第２上面上に誘電層（１００１）を形成する段階であって、前記誘電層（１００１）は前記第１および第２上面の反対側に上面を、前記第１および第２上面に接する底面を有する、段階；および
前記誘電層に開口部（１００２）を形成し、前記インレイ構造の部分を露出する段階であって、前記開口部（１００２）に隣接する前記誘電層の底部分は前記銅合金キャッビング膜（８４）上に横たわる、段階；
を含むことを特徴とする方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般に半導体装置に関し、さらに詳しくは、半導体装置における相互接続構造とその形成方法とに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
集積回路は、半導体装置製造業者によって、ますます寸法が小さくなっている。相互接続プロセスの発達、特にインレイ相互接続（ｉｎｌａｉｄ  ｉｎｔｅｒｃｏｎｎｅｃｔ）技術は、回路寸法をさらに小さくするために模索される分野である。しかし、相互接続の寸法を小さくすると、対応して回路の電流密度が上がり、電気移動（エレクトロマイグレーション）に関する問題が起こる。この結果、時間の経過と共に回路に抵抗および信頼性において不可逆的な変化が起こることがある。
【０００３】
現在、電流密度の増大の結果として起こる問題を克服するために、アルミニウムの代替品として銅が検証されている。銅は、固有抵抗が低く耐電気移動性が改善されていることを含めて、アルミニウムよりも本来的に優れる。しかし、高度な相互接続技術においてアルミニウムの代替品として銅を用いても電気移動の問題を全面的に回避できない。相互接続の寸法が小さくなり続ける限り、電気移動は信頼性上の懸念となる。
【０００４】
さらに、相互接続を形成する際に銅を用いると信頼性に関して新たな問題が起こる。銅はポリイミドなどの酸化物含有薄膜や保護膜ポリマに対する粘着性が低い。これは、ビアおよび相互接続を形成する間に問題となるだけでなく、完成された半導体装置を組み立て実装する際にも問題となる。ボンド・パッドを形成するために本質的には純粋な銅薄膜を用いる場合にも、粘着性に関して信頼性の問題が報告されている。この問題には、銅のボンド・パッドとその上にあるパッシベーション薄膜との間の粘着性が弱いために起こる不良が含まれる。
【０００５】
【実施例】
導電性相互接続部が基板上に形成される。ある実施例においては、粘着／バリア層，銅合金シード層および銅膜が基板上に堆積されてアニーリングされる。代替の実施例においては、銅含有膜が基板上に堆積されてアニーリングされる。さらに別の実施例においては、粘着／バリア層，シード層，導電膜および銅合金キャッピング膜が基板上に堆積される。この実施例ではアニーリングは任意で実施される。堆積およびアニーリングの段階は、共通の処理プラットフォームにおいて実行することができる。
【０００６】
図１は、第１相互接続レベルを画定するために部分的に処理された半導体装置を示す。半導体装置は、半導体装置基板１０，電界分離領域１０２，トランジスタ１１８，導電性プラグ１１２および誘電層１１０によって構成される。トランジスタ１１８は、ドーピング領域１０４，ゲート誘電膜１０６およびゲート電極１０８を備える。本明細書で用いられるには、半導体装置基板１０は、単結晶半導体ウェハ，絶縁体上半導体基板（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）または半導体装置を形成するために用いられるその他の任意の基板によって構成される。
【０００７】
ある実施例においては、ゲート電極１０８はポリシリコン層である。あるいは、ゲート電極１０８は、タングステンまたはモリブデンなどの金属層，窒化チタン，窒化タングステンなどの窒化金属層およびそれらの組み合わせとすることができる。さらに、ゲート電極１０８は、ポリシリコン膜上にある、ケイ化タングステン，ケイ化チタンおよびケイ化コバルトなどの金属ケイ化物で構成されるポリサイド膜とすることができる。
【０００８】
ゲート電極１０８の形成に続き、第１中間誘電（ＩＬＤ：  ｉｎｔｅｒｌｅｖｅｌ  ｄｉｅｌｅｃｔｒｉｃ）層１１０が基板１０上に形成され、パターニングされてコンタクト開口部を形成する。ある実施例においては、第１ＩＬＤ層１１０は、テトラエトキシシラン（ＴＥＯＳ：  ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）をソース気体として用いて形成されるプラズマ付着酸化物の薄膜である。あるいは、第１ＩＬＤ層１１０は、窒化シリコン膜，燐酸シリケート・ガラス（ＰＳＧ：  ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜，硼酸燐酸シリケート・ガラス（ＢＰＳＧ：  ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜，酸窒化シリコン膜，ポリイミド膜，低ｋ誘電体またはそれらの組み合わせとすることができる。
【０００９】
パターニングに続いて、誘電層１１０内にコンタクト開口部が形成される。コンタクト開口部は、チタン／窒化チタン（Ｔｉ／ＴｉＮ）およびタンタル／窒化タンタル（Ｔａ／ＴａＮ）などの粘着／バリア層１１４と、タングステンなどの導電性充填材料１１６とを用いて形成導電性プラグ１１２によって構成される。堆積後に、導電性充填材料１１６とその下にある粘着／バリア層１１６の部分が、従来のエッチングまたは化学機械研磨法を用いて除去され、導電性プラグ１１２が形成される。あるいは、導電性プラグ１１２は、コンタクト充電材料としてドーピング・シリコンを用いて、粘着／バリア層１１４を用いて、あるいは用いずに形成することもできる。
【００１０】
導電性プラグ１１２の形成後、第２粘着／バリア層１２２および第２導電膜１２４が導電性プラグ１１２および誘電層１１０上に形成される。ある実施例においては、第２粘着／バリア層１２２はＴａ／ＴａＮを用いて形成され、導電膜１２４は銅，アルミニウムなどを用いて形成される。第２粘着／バリア層１２２と第２導電膜１２４とを組み合わせると第１相互接続レベル１２が形成される。プロセスのこの時点までは、図１に図示される装置を形成するために従来の方法が用いられる。
【００１１】
次に、図２に示されるように第１相互接続レベル１２上にパッシベーション層２１が形成される。ある実施例においては、パッシベーション層２１は、プラズマ付着窒化シリコン膜である。あるいは、パッシベーション層２１は、プラズマ付着酸窒化シリコン膜，窒化硼素膜などとすることもできる。パッシベーション層２１は、相互接続レベル１２内で、金属原子が、この後に相互接続レベル１２上に堆積される誘電膜内に拡散する確率を小さくするために用いられる。たとえば、相互接続レベル１２が銅で構成される場合、パッシベーション層２１は銅拡散バリアとして機能する。
【００１２】
図２は、粘着／バリア層１２２上に形成される中間誘電層（ＩＬＤ）２０をさらに示す。ある実施例においては、中間誘電層２０は、誘電膜２２，中間エッチストップ膜２３，誘電膜２４およびハードマスク膜２５によって構成される。
【００１３】
誘電膜２２は、ＴＥＯＳをソース気体として用いて形成されるプラズマ付着酸化物の薄膜とすることができる。あるいは、誘電膜２２は、ＰＳＧ膜，ＢＰＳＧ膜，ＳＯＧ膜，低誘電率（低ｋ）絶縁体などとすることもできる。本明細書については、低ｋ絶縁体は、約３．５未満の誘電率を有する材料である。中間エッチストップ膜２３は、プラズマ付着酸窒化シリコンの薄膜とすることができる。あるいは、中間エッチストップ膜２３は、プラズマ付着窒化シリコン膜，窒化硼素膜などとすることもできる。誘電膜２４は、ＴＥＯＳをソース気体として用いて形成されるプラズマ付着酸化物の薄膜とすることができる。あるいは、誘電膜２４は、ＰＳＧ膜，ＢＰＳＧ膜，ＳＯＧ膜，低誘電率（低ｋ）絶縁体などとすることもできる。異なる誘電材料を用いて中間誘電膜２０を形成する必要はない。たとえば、中間誘電膜２０は、プラズマ付着酸化物，ＰＳＧ，ＢＰＳＧ，ＳＯＧ，ポリイミド，低誘電率絶縁体などの単独の誘電性材料を用いて形成することができる。誘電膜２４上にはハードマスク膜２５が存在する。ある実施例においては、ハードマスク膜２５は、プラズマ付着酸窒化シリコン膜である。あるいは、ハードマスク膜２５は、プラズマ付着窒化シリコン膜，窒化硼素膜などとすることもできる。
【００１４】
図３において、中間誘電層２０とパッシベーション層２１の部分がパターニングされ、二重インレイ開口部３０が形成される。図３に示されるように、二重インレイ開口部３０は、相互接続部３１とビア部３２とによって構成され、ビア部３２が導電性相互接続部１２の部分を露出する。ビア先トレンチ後（ＶＦＴＬ：  ｖｉａ−ｆｉｒｓｔ  ｔｒｅｎｃｈ−ｌａｓｔ）処理と合致するパターニング・プロセスを用いると、ハードマスク膜２５は、誘電膜２４がエッチングされてエッチストップ膜２３内にビア開口部を画定する間に誘電膜を保護し、エッチストップ２３は誘電膜２４内に二重インレイ開口部の相互接続部分を形成する際に誘電膜２２を保護する。
【００１５】
図４では、粘着／バリア層４１が二重インレイ開口部３０内に形成される。ある実施例においては、粘着／バリア層は窒化タンタル膜である。あるいは、粘着／バリア層４１は、窒化チタン膜，窒化タングステン膜，窒化タンタル・シリコン膜，タンタル膜，チタン・タングステン膜などとすることもできる。通常、粘着／バリア層４１は従来のスパタリング法を用いて堆積される。あるいは、粘着／バリア層４１を視準スパタリング，イオン化スパタリングまたは化学蒸着プロセスを用いて形成することもできる。
【００１６】
次に、シード層４２と導電膜４３が粘着／バリア層４１上に形成される。ある実施例においては、シード層４２は銅とマグネシウムによって構成される。あるいは、インジウム，スズ，クロミウム，亜鉛，炭素，ジルコニウム，パラジウム，チタン，鉄，ニオビウム，マグネシウムなどの他の合金材料または合金材料の組み合わせを用いることもできる。代替の実施例においては、シード層４２は銅，ニッケル，スズなど、基本的に単独の元素によって構成することもできる。
【００１７】
シード層４２を形成する方法は変わる。ある実施例においては、シード層４２は、約２原子パーセントのマグネシウムと約９８原子パーセントの銅とによって構成されるスパタリング・ターゲットを伴う物理的蒸着（ＰＶＤ：  ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）プロセスを用いて形成される。シード層４２は、あるいは、イオン化ＰＶＤ，ロングスロー（ｌｏｎｇ  ｔｈｒｏｗ）ＰＶＤまたは視準ＰＶＤなどを含む他のＰＶＤ堆積・プロセスを用いて堆積することも、化学蒸着（ＣＶＤ）プロセスや無電解めっきまたは電解めっきなどのめっきプロセスを用いて堆積することもできる。シード層４２は、粘着／バリア層４１上に広がる連続膜として堆積され、二重インレイ開口部３０内に形成される。ある実施例においては、シード層４２は約１５０〜２５０ナノメータの範囲の厚みに堆積される。しかし、シード層は導電膜の充分なめっきが行えるだけの充分な厚みに形成し、なおかつ二重インレイ開口部３０のコーナー端部を超えてシード層４２が過剰に横方向に育ったり、二重インレイ相互接続開口部（３０）の底に後で空隙が形成されることを阻止するだけの充分な薄さで形成しなければならないことは、当業者には理解頂けよう。
【００１８】
導電膜４３がシード層４２上に形成される。導電膜４３は、二重インレイ開口部３０を充分に充たすだけの厚みを有する。ある実施例においては、導電膜は従来の電解めっき法を用いて堆積される銅である。銅は約６００ナノメータの厚みにめっきされるが、これは二重インレイ開口部のトレンチ部の厚みの約１．５倍である。あるいは、導電膜４３は、無電解めっき，ＣＶＤ，ＰＶＤまたはＣＶＤとＰＶＤとの組み合わせを含む他の堆積プロセスによっても形成することができる。
【００１９】
図５は、矢印４５によって示されるアニーリング段階中の図４の構造を示す。アニーリング段階により、シード層から導電膜４３内に合金成分４４が拡散する。シード層４２から導電膜４３内への合金成分４４の拡散により、シード層４２と導電膜４３全体に合金成分４４が再配分される。合金成分４４の再配分がシード層４２および導電膜４３全体で均一になり、シード層４２内ではより密度が高くなる。すなわち、使用される合金材料とアニーリング条件とに応じて、シード層４２と導電膜４３の表面および界面において塊状に集中する。
【００２０】
アニーリングと、その後の合金成分４４を導電膜４３内に組み込む結果として、利点が得られる。この利点には、導電膜の抵抗特性とその粘着性の改善が含まれる。アニーリングによりシード層４２と導電膜４３の表面組成，形態および微細構造が変わる。摂氏３００度超に温度を維持することで、合金成分４４の導電膜４３の表面および界面への移動が促進される。酸素原子にさらされると、酸化合金膜が形成される。この酸化合金膜により、導電膜４３と、これに続き堆積されるパッシベーション層を含む隣接膜との粘着性が促進される。アニーリングを用いて合金成分４４を拡散させる実施例においては、アニーリングを摂氏約３００〜４５０度の炉内で２０〜３０分間実施する。
【００２１】
あるいは、アニーリングを合金非含有導電膜上で実行して、相互接続の電気移動の信頼性を改善することもできる。バリア層および本質的に単一の材料からなる導電膜を用いて導電性相互接続部を形成する実施例においては、基板を摂氏約２００度で約５分間アニーリングするとよい。あるいは、基板を摂氏２５０〜４００度の範囲で少なくとも１分間アニーリングして、処理能力を改善する手段とすることもできる。アニーリングは、窒素雰囲気，減圧雰囲気または真空雰囲気内で実行して、被露出面の酸化を最小限に抑えることもできる。この実施例においては、本質的に単一の材料からなる導電膜の例には、電解めっき銅膜，ＣＶＤ堆積銅膜などを伴う無電解めっき銅シード層が含まれる。
【００２２】
抵抗および電気移動のデータを用いて測定されるパラメータ試験は、アニーリング段階の結果として改善がなされたことを示す。薄膜抵抗の低減および膜全体の抵抗分布の改善および電気移動に関する改善は、アニーリング中の粒子成長と銅膜の高密度化に負うものである。アニーリングに先立ち、銅の粒子構造および粒子配向は膜全体で可変する。可変性の高い粒子構造および配向に関する異なる不良モードがすべて電気移動不良を起こす。銅をアニーリングすることにより、薄膜内の粒子構造分布がさらに均一になり、このような粒子構造に関する電気移動不良の変動はそれに応じてより狭い分布となる。
【００２３】
従って、シード層と導電膜をアニーリングを行なう結果として得られる利点は、導電膜を堆積する前にシード層をアニーリングを行なうことにより得られる。これは、摂氏約２００〜４００度の温度範囲でシード層を堆積することによりその場で実行することができる。また、まずシード層を堆積し、その後で摂氏約２００〜４００度の温度範囲において約１〜５分間アニーリングを行ない、その後で導電層を堆積することにより実行することもできる。
【００２４】
本発明の実施例により、アニーリング段階は、急速加熱アニーリング（ＲＴＡ：  ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ），ホットプレート，加熱チャックまたは炉を用いて実行することができる。アニーリング・ステーションはクラスタ・ツールの一部として処理の流れに組み込むことができ、この場合、シード層の堆積段階，導電膜の堆積段階，回転リンス乾燥（ＳＲＤ：  ｓｐｉｎ−ｒｉｎｓｅ−ｄｒｙ）およびアニーリング段階またはこれらの段階の任意の組み合わせを単独の処理プラットフォーム上ですべて実行することができる。同様に、これらの段階を単独のウェハまたはバッチ・ウェハの処理動作として実行することができる。
【００２５】
図６においては、導電膜４３，シード層４２および粘着／バリア層４１の部分が従来の化学機械的研磨プロセスを用いて除去され、相互接続開口部３０内に相互接続部６０が形成される。あるいは、相互接続部６０は、イオン・ミリング，反応性イオン・エッチングおよびプラズマ・エッチングなどの従来のエッチング法を用いるか、エッチング法と研磨法とを組み合わせて用いて形成することもできる。
【００２６】
合金成分４４がシード層４２から導電膜４３内に拡散される実施例においては、代わりに、相互接続の形成後にアニーリングを実施することもできる。代替の実施例においては、導電膜４３，シード層４２および粘着／バリア層４１の部分を除去して相互接続部を形成した後に、摂氏約３００〜４５０度の炉で基板を約２０〜３０分間アニーリングを行なう。アルゴン，ヘリウム，窒素などの相対的に不活性の雰囲気をアニーリング中に用いて、誘電膜２４と導電性相互接続部とが酸化される確率を下げることができる。アニーリング段階中に、合金成分はシード層４２から導電膜４３内に拡散する。あるいは、前述の急速加熱アニーリング（ＲＴＡ），ホット・プレート・アニーリングまたは炉アニーリング・プロセスを用いてアニーリングを実施してもよい。このアニーリング段階は、導電性相互接続部の形成段階の後に実行される点が、前述のアニーリングとは異なる。しかし、最終的な製品は前述の相互接続部６０と基本的に同じ利点を有する導電性相互接続部となる。
【００２７】
図７は、さらに半導体装置を示し、これにはパッシベーション層７０，中間誘電層（ＩＬＤ）７７およびハードマスク層７６が含まれる。ＩＬＤ層７７は、さらに下部誘電膜７１，中間エッチストップ膜７２および上部誘電膜７３を備える。パッシベーション層７０，ＩＬＤ層７７およびハードマスク層７６は、パッシベーション層２１，ＩＬＤ層２０およびハードマスク膜２５を形成するために用いられる方法と同様の方法を用いて形成される。二重インレイ開口部７４がハードマスク層７６，ＩＬＤ層７７およびパッシベーション層７０内に形成され、相互接続部６０の部分を露出する。二重インレイ開口部７４は、二重インレイ開口部３０を形成するための前述の方法と同様の方法を用いて形成される。
【００２８】
本発明の実施例により、一重インレイ開口部７５も二重インレイ構造７４の形成中に形成される。ある実施例においては、一重インレイ開口部７５は、半導体装置のボンド・パッドを形成するために用いられる。エッチングを行なって一重インレイ開口部７５を画定する間、二重インレイ開口部７４の相互接続トレンチ部分を画定するために用いられるエッチストップ膜７２は、下部誘電膜７１の部分の除去を阻止することも行う。
【００２９】
図８は、さらに半導体装置基板を示し、粘着／バリア層８１，シード層８２，二重インレイ構造を完全に充たし一重インレイ構造を部分的に充たす導電膜８３および導電性合金キャッピング膜８４を備える。ある実施例においては、粘着／バリア層８１は、窒化タンタル膜であり、ハードマスク層７６上であって、図７で画定される二重インレイ開口部７４および一重インレイ開口部７５の両方の中に形成される。あるいは、粘着／バリア層８１は、窒化タングステン膜，窒化タンタル・シリコン膜，タンタル膜，タンタル・タングステン膜などとすることもできる。粘着／バリア層８１は、従来のスパタリングまたは化学蒸着法を用いて堆積することができる。
【００３０】
粘着／バリア層８１の上にはシード層８２がある。この特定の実施例においては、シード層８２は銅シード層であり、ＰＶＤプロセスを用いて約１５０〜２５０ナノメータの範囲の厚みまで堆積される。あるいはシード層８２を導電性合金として堆積し、他の従来の堆積法を用いることもできる。合金材料の例には、インジウム，スズ，クロミウム，亜鉛，パラジウム、炭素，ジルコニウム，チタン，鉄，ニオビウムなどがある。
【００３１】
シード層８２の上には、導電膜８３がある。通常は、導電膜８３を形成するために電解めっき・プロセスが用いられる。この特定の実施例においては、導電膜８３は約３００〜５００ナノメータの厚みまで電解めっきされた銅膜である。あるいは、導電膜８３を、ＰＶＤまたはＣＶＤプロセスを用いて形成したり、アルミニウムまたは金などの他の導電性材料を用いて形成することもできる。
【００３２】
本発明の実施例により、導電膜は、二重インレイ開口部７４を充たすのには充分であるが、一重インレイ開口部７５を完全には充たさない厚みを有する。
【００３３】
図８を参照して、導電膜８３の総厚は誘電膜７３の最上レベルより下にある。尺度通り描かれない一重インレイ開口部の横寸法は、二重インレイ開口部よりかなり大きい。たとえば、一重インレイ開口部の寸法は全体が２５〜５０ミクロンの範囲であり、二重インレイ開口部は約０．３５ミクロンより小さい。一重インレイ開口部７５は、幅が広いので一部分が充填されるにすぎない。
【００３４】
導電膜８３の上には、導電性合金キャッピング膜８４がある。本発明の実施例により、導電性合金キャッピング膜８４は導電膜８３上に形成される銅マグネシウム合金である。導電性合金キャッピング膜８４は、約２．０原子パーセントのマグネシウムと約９８原子パーセントの銅とを含有する銅マグネシウム・スパタリング・ターゲットを伴うＰＶＤプロセスを用いて堆積される。あるいは、図８に示されるように、導電性合金キャッピング膜８４は、他の従来の堆積法を用いて、インジウム，スズ，クロミウム，亜鉛，ジルコニウム，パラジウム，炭素，チタン，鉄，ニオビウムなどの他の合金材料により形成することもできる。導電性合金キャッピング膜８４は誘電膜７３上部の下になる一重インレイ構造の部分を完全に充たす。銅合金キャッピング膜８４は、前記では導電膜８３により完全には充たされなかった一重インレイ開口部の部分を完全に埋めるように堆積される。
【００３５】
あるいは、銅合金キャッピング膜８４を、前述のＰＶＤプロセスを用いて形成することもできる。このときプロセス温度は摂氏約３００〜４５０度の範囲にある。昇温すると、一重インレイ構造および二重インレイ構造の両方において、導電膜８３内への合金元素の拡散が促進され、前述の電気移動および粘着に関する利点が得られる。あるいは、複合銅合金キャッピング膜８４と導電膜８３をその後の処理段階中にアニーリングを行ない、同様の全体的な利点を得ることもできる。
【００３６】
図９においては、導電性合金キャッピング膜８４，導電膜８３，シード層８２および粘着／バリア層８１の部分が、従来の化学機械的研磨プロセスを用いて除去され、二重インレイ開口部７４内に相互接続部９１が、一重インレイ開口部７５内にボンド・パッド９２が形成される。あるいは、相互接続部９１とボンド・パッド９２とを、イオン・ミリング，反応性イオン・エッチングおよびプラズマ・エッチングなどの従来のエッチング法を用いるか、あるいはエッチング法と研磨法の両方を組み合わせて用いることにより形成することもできる。
【００３７】
導電性相互接続部９１は、導電性粘着／バリア層８１，シード層８２および導電膜８３の残りの部分によって構成される。ボンド・パッド９２は、導電性粘着／バリア層８１，シード層８２，導電膜８３および導電性合金キャッピング膜８４の残りの部分によって構成される。
【００３８】
図１０は、半導体装置をさらに示し、導電性相互接続部９１，ハードマスク層７６およびボンド・パッド９２の部分の上にある追加のパッシベーション層１００１を備える。ある実施例においては、パッシベーション層１００１は１０〜２０ナノメータのプラズマ強化窒化物（ＰＥＮ：  ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ｎｉｔｒｉｄｅ）膜上にある２５０〜３５０ナノメータの酸窒化シリコン膜によって構成される。図１０に示されるように、パッシベーション層１００１がエッチングされ、ボンド・パッド９２の部分を露出する下開口部１００２を形成する。パッシベーション膜は、従来のプラズマまたは湿式エッチング処理法を用いてエッチングされる。
【００３９】
図１１は、さらに半導体装置を示し、パッシベーション層１００１上にあるポリイミド膜１１０２を備える。ある実施例においては、ポリイミド膜は、従来のスピンオン・プロセスを用いて形成され、約２．５〜３．５ミクロンの範囲の厚みまで堆積される。次に、従来の処理を用いて上開口部１１０３がポリイミド膜内に形成される。本発明の実施例により、また図１１に示されるように、上開口部１１０３は下開口部１００２よりも大きい。これらの寸法は、半導体装置の設計および実装要件と、開口部を形成するために用いられるプロセスおよび装置によって決まる。パッシベーション膜１００１の部分はボンド・パッド９２内の導電性合金キャッピング膜８４の部分まで延在し、その上に広がる。次に、導電性相互接続バンプ１１０４がボンド・パッド９２とパッシベーション膜部分の上と形成される。この後、導電性バンプ１１０４は、半導体装置から半導体パッケージへの接続部となる。
【００４０】
導電性合金キャッピング膜８４が存在するために、パッシベーション膜とボンド・パッドとの界面におけるパッシベーション膜のボンド・パッドに対する粘着性が良好になる。パッシベーション膜１１０１部分上の導電性相互接続バンプ１１０４の部分は、パッシベーション膜とボンド・パッドとの界面ではがれにくくなる。よって、合金キャッピング膜８４の存在によりダイ・ボンドの信頼性が改善される。これによって、半導体装置全体の信頼性が良くなる。
【００４１】
かくして、本発明の実施例により、従来技術に対して少なくとも３つの利点が提供されることは明らかである。これらの利点には、導電性相互接続部の抵抗分布における改善と、金属相互接続部の電気移動性能における改善と、上部および隣接する薄膜に関する相互接続部の粘着特性における改善とが含まれる。
【００４２】
上記の説明においては、本発明は特定の実施例を参照して説明された。しかし、請求項に明記される本発明の範囲から逸脱せずに種々の修正および変更が可能であることは当業者には明白であろう。従って、説明および図面は、制限的な意味ではなく事例として見なされるべきであり、これらすべての修正は本発明の範囲に包含されるものとする。利点，その他の長所および問題に対する解決策は、特定の実施例に関して説明された。しかし、これらの利点，長所および問題解決法と、利点，長所または解決法を生み出すことのできる、あるいはより顕著になる任意の要素は、任意のあるいは全請求項の決定的な、必須のまたは不可欠な機能または要素と解釈されるべきではない。
【図面の簡単な説明】
本発明は、添付の図面において例として説明されるが、それに制限されない。図面内では同様の参照番号は同様の要素を指す。
図面内の要素は簡単明瞭にするために図示され、必ずしも同尺に描かれないことは当業者には理解頂けよう。たとえば、図面内の一部の要素の寸法は他の要素に対して誇張されており、本発明の実施例の理解を助ける役割をする。
【図１】第１相互接続レベルを画定するために部分的に処理された半導体装置の部分の断面図である。
【図２】粘着／バリア層形成後の図１の基板と中間誘電膜の断面図である。
【図３】中間誘電膜内に二重インレイ開口部を形成した後の図２の基板の断面図である。
【図４】二重インレイ開口部内に粘着／バリア層，シード層および導電膜を堆積した後の図３の基板の断面図である。
【図５】図４の基板の断面図を示し、さらにシード層から導電膜内に合金成分を再配分するためのアニーリング段階を示す。
【図６】二重インレイ相互接続構造を形成後の図５の基板の断面図である。
【図７】第２中間誘電膜を堆積し、さらに上部二重インレイ開口部および一重インレイ開口部を形成した後の図６の基板の断面図である。
【図８】上部二重インレイ開口部および一重インレイ開口部上に、粘着／バリア層，シード層，導電膜および導電性合金キャッピング膜を堆積した後の図７の基板の断面図である。
【図９】二重インレイ相互接続構造およびボンド・パッド構造を形成した後の図８の基板の断面図である。
【図１０】パッシベーション膜と、ボンド・パッドの部分を露出するパッシベーション膜内の開口部とを形成した後の図９の基板の断面図である。
【図１１】実質的に完成された装置を形成した後の図１０の基板の断面図である。
【符号の説明】
１０  基板
１２  相互接続レベル
２０，７７，１１０  誘電層
２１，７０  パッシベーション層
２２，２４，７１，７３  誘電膜
２３，７２  エッチストップ膜
２５，７６  ハードマスク膜
４１，８１，１１４，１２２  粘着／バリア層
４２，８２  シード層
４３，８３，１２４  導電膜
４４  合金成分
８４  導電性合金キャッピング膜
１０２  電界分離領域
１０４  ドーピング領域
１０６  ゲート誘電膜
１０８  ゲート電極
１１２  導電性プラグ
１１６  導電性充填材料
１１８  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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