(57)【特許請求の範囲】
【請求項１】
ソース接地の第１ＦＥＴとゲート接地の第２ＦＥＴとをカスコード接続した高周波可変利得増幅器において、
前記第１ＦＥＴのゲート端子に印加されるバイアス電圧Ｖｇと前記第２ＦＥＴのゲート端子に印加されるバイアス電圧Ｖｃについて、あらかじめ実測して求めた前記高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線に基づいて、その一方のバイアス電圧を他方のバイアス電圧の変化に連動して同方向へ変化させる電圧制御回路を備える
ことを特徴とする高周波可変利得増幅器。
【請求項２】
請求項１に記載の高周波可変利得増幅器において、
前記電圧制御回路は、
前記第１ＦＥＴのゲート端子と前記第２ＦＥＴのゲート端子との間を接続する第１抵抗素子と、一端が前記第１ＦＥＴのゲート端子に接続される第２抵抗素子とを備え、
前記第２抵抗素子の他端に印加するバイアス電圧Ｖｓと前記第２ＦＥＴのゲート端子に印加するバイアス電圧Ｖｃとでもって前記第１ＦＥＴのゲート端子に印加するバイアス電圧Ｖｇを発生する構成であり、
前記第１および第２抵抗素子の値は、前記バイアス電圧Ｖｇと前記バイアス電圧Ｖｃの変化が、前記あらかじめ実測して求めた前記高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線を直線近似した関係になるように設定される
ことを特徴とする高周波可変利得増幅器。
【請求項３】
請求項１に記載の高周波可変利得増幅器において、
前記電圧制御回路は、
前記第１ＦＥＴのゲート端子と前記第２ＦＥＴのゲート端子との間を接続する第１抵抗素子と、一端が前記第２ＦＥＴのゲート端子に接続される第２抵抗素子とを備え、
前記第２抵抗素子の他端に印加するバイアス電圧Ｖｓと前記第１ＦＥＴのゲート端子に印加するバイアス電圧Ｖｇとでもって前記第２ＦＥＴのゲート端子に印加するバイアス電圧Ｖｃを発生する構成であり、
前記第１および第２抵抗素子の値は、前記バイアス電圧Ｖｇと前記バイアス電圧Ｖｃの変化が、前記あらかじめ実測して求めた前記高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線を直線近似した関係になるように設定される
ことを特徴とする高周波可変利得増幅器。
【請求項４】
請求項１に記載の高周波可変利得増幅器において、
前記電圧制御回路は、
ドレイン端子が前記第２ＦＥＴのゲート端子に接続され、ソース端子が前記第１ＦＥＴのゲート端子に接続され、ゲート端子が第１抵抗素子を介して前記ドレイン端子に接続されるとともに、第２抵抗素子及び第３抵抗素子の直列回路を介して前記ソース端子に接続される第３ＦＥＴを備え、
前記第３ＦＥＴは、前記第２ＦＥＴのゲート端子に印加するバイアス電圧Ｖｃと前記第２抵抗素子と第３抵抗素子との接続端に印加するバイアス電圧Ｖｂとを第１抵抗素子と第２抵抗素子との電圧分圧回路で分圧した電圧値を動作点電圧とし、第３抵抗素子によって前記第１ＦＥＴのゲート端子に印加するバイアス電圧Ｖｇを発生する構成であり、
前記第１から第３抵抗素子の値は、前記バイアス電圧Ｖｇと前記バイアス電圧Ｖｃの変化が、前記あらかじめ実測して求めた前記高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線を近似した関係になるように設定される
ことを特徴とする高周波可変利得増幅器。
【請求項５】
請求項４に記載の高周波可変利得増幅器において、
前記第３ＦＥＴのドレイン端子と前記第２ＦＥＴのゲート端子との間を第４抵抗素子で接続し、前記第３ＦＥＴのドレイン端子に第５抵抗素子の一端を接続し、
前記第３ＦＥＴの動作点電圧を、前記第５抵抗素子の他端に印加するバイアス電圧Ｖｓと前記第２抵抗素子と第３抵抗素子との接続端に印加するバイアス電圧Ｖｂとでもって規定する構成であり、
前記第１から第５抵抗素子の値は、前記バイアス電圧Ｖｇと前記バイアス電圧Ｖｃの変化が、前記あらかじめ実測して求めた前記高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線を近似した関係になるように設定される
ことを特徴とする高周波可変利得増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばアレイアンテナのように多数の素子アンテナをそれぞれ所定の振幅で励振するために必要となるカスコード接続ＦＥＴを用いた高周波可変利得増幅器に関し、特に利得変化時に生じる高周波信号の通過位相の変化を低減した高周波可変利得増幅器に関するものである。
【０００２】
【従来の技術】
アレイアンテナのように多数の素子アンテナを用いるアンテナでは、素子アンテナの種類・配列及び励振の仕方により種々の機能が得られる特長があり、衛星通信や移動体通信などの需要拡大に伴ってその用途が拡大している。フェーズドアレイアンテナは、多数の素子アンテナをそれぞれ所定の振幅位相で励振するために、高周波信号の振幅を制御する高周波可変利得増幅器と高周波信号の通過位相を制御する移相器が必要となる。
【０００３】
図１１は、高周波可変利得増幅器と移相器を用いた送信用フェーズドアレイアンテナの構成を示す。２１は入力端子、２２は電力分配器、２３，２４，２５，２６は移相器、２７，２８，２９，３０は高周波可変利得増幅器、３１，３２，３３，３４はアンテナである。
入力端子２１から入力された高周波信号は、電力分配器２２で移相器２３，２４，２５，２６にそれぞれ分配され、所要の出力位相に調整される。次に、高周波可変利得増幅器２７，２８，２９，３０で所要の出力振幅に調整され、それぞれアンテナ３１，３２，３３，３４から出力される。
【０００４】
この場合、高周波可変利得増幅器の利得を変化させた場合に増幅器内で信号の通過位相も変化すると、利得を変化させた場合にはその都度移相器による通過位相の微調整作業が必要となる。
図１２は、従来のカスコード接続ＦＥＴを用いた高周波可変利得増幅器の構成を示す。この高周波可変利得増幅器は、入力端子１、入力整合回路２、カスコード接続されたソース接地のＦＥＴ３及びゲート接地のＦＥＴ４、出力整合回路５、出力端子６を備える。
【０００５】
入力端子１は、入力整合回路２を介してＦＥＴ３のゲート端子に接続される。ＦＥＴ３は、ソース端子が接地され、ドレイン端子がＦＥＴ４のソース端子に接続される。ＦＥＴ３のゲート端子には、ゲートバイアス電圧Ｖｇが入力整合回路２を介して印加される。
ＦＥＴ４は、ゲート端子がキャパシタ７を介して接地され、ドレイン端子が出力整合回路５を介して出力端子６に接続される。ＦＥＴ４では、ゲート端子にゲートバイアス電圧Ｖｃが印加され、ドレイン端子にドレインバイアス電圧Ｖｄが出力整合回路５を介して印加される。キャパシタ７は、ＦＥＴ４のゲートを高周波帯で接地するために十分大きな容量値を有している。
【０００６】
なお、入力整合回路２と出力整合回路５は、それぞれインダクタとキャパシタの組合せ回路である。したがって、入力整合回路２に印加されるゲートバイアス電圧Ｖｇは、そのままＦＥＴ３のゲート端子に加わり、出力整合回路５に印加されるドレインバイアス電圧Ｖｄは、そのままＦＥＴ４のドレイン端子に加わる。入力端子１から入力された高周波入力信号は、カスコード接続されたＦＥＴ３及びＦＥＴ４で順次増幅され、出力端子６から出力される。このとき、カスコード接続されたＦＥＴ３及びＦＥＴ４の両者とも飽和領域で動作するバイアス条件に設定した場合に大きな利得が得られる。この状態から利得を減少させるには、ＦＥＴ４のゲート端子に印加されるゲートバイアス電圧Ｖｃを小さくし、ドレインバイアス電圧ＶｄのうちＦＥＴ３のドレイン端子にかかるドレインバイアス電圧配分Ｖｄ１を小さくしてＦＥＴ３の相互コンダクタンスを小さくする動作を行えば良い。
【０００７】
【発明が解決しようとする課題】
図１３は、従来の高周波可変利得増幅器においてゲートバイアス電圧Ｖｃを変化させた場合の小信号入力時の利得及び通過位相の変化の実測値を示す。ＦＥＴ３及びＦＥＴ４は、両者ともゲート幅が３００μｍのＧａＡｓＭＥＳＦＥＴであり、測定周波数はｌ．９ＧＨｚである。ドレインバイアス電圧Ｖｄは、４Ｖであり、ゲートバイアス電圧Ｖｇは、−ｌＶで一定である。図１３において、ゲートバイアス電圧Ｖｃが０．７５Ｖのときに利得が最大値（１９ｄＢ）になり、このときの通過位相を基準にすると、ゲートバイアス電圧Ｖｃを小さくした場合に利得が減少するとともに通過位相も遅れることがわかる。
【０００８】
例えば、ゲートバイアス電圧Ｖｃが−２．２５Ｖのときに利得が−１５ｄＢ、通過位相が−６５゜になる。つまり、３４ｄＢの利得変化で６５゜の位相変化が生じることになる。これは、ゲートバイアス電圧Ｖｃを小さくした場合にＦＥＴ３にかかるドレインバイアス電圧配分Ｖｄ１が小さくなり、ＦＥＴ３の動作点が飽和領域から線形領域に移動するため、増幅器内で高周波信号の通過位相の急激な変化が生じるからである。
【０００９】
このため、従来のカスコード接続ＦＥＴを用いた高周波可変利得増幅器においては、利得を変化させた場合に出力位相も大きく変化するため、利得を変化させた場合にはその都度移相器による通過位相の微調整作業が必要となるという問題点があった。
本発明の目的は、利得変化時に生じる高周波信号の通過位相の変化を低減し、例えばアレイアンテナのように多数の素子アンテナをそれぞれ所定の振幅で励振する場合に、移相器による微調整作業を不要にできる高周波可変利得増幅器を提供することにある。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、ソース接地の第１ＦＥＴとゲート接地の第２ＦＥＴとをカスコード接続した高周波可変利得増幅器において、第１ＦＥＴのゲート端子に印加されるバイアス電圧Ｖｇと第２ＦＥＴのゲート端子に印加されるバイアス電圧Ｖｃについて、あらかじめ実測して求めた高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線に基づいて、その一方のバイアス電圧を他方のバイアス電圧の変化に連動して同方向へ変化させる電圧制御回路を備えることを特徴とする。
【００１１】
即ち、電圧制御回路は、第１ＦＥＴのゲート端子に印加されるバイアス電圧と第２ＦＥＴのゲート端子に印加されるバイアス電圧との一方のバイアス電圧が例えば小さくなると、それに連動して他方のバイアス電圧を減少させる。これにより、利得変化時に生じる高周波信号の通過位相の変化を低減できる。
請求項２に記載の発明は、請求項１に記載の高周波可変利得増幅器において、電圧制御回路は、第１ＦＥＴのゲート端子と第２ＦＥＴのゲート端子との間を接続する第１抵抗素子と、一端が第１ＦＥＴのゲート端子に接続される第２抵抗素子とを備え、第２抵抗素子の他端に印加するバイアス電圧Ｖｓと第２ＦＥＴのゲート端子に印加するバイアス電圧Ｖｃとでもって第１ＦＥＴのゲート端子に印加するバイアス電圧Ｖｇを発生する構成であり、第１および第２抵抗素子の値は、バイアス電圧Ｖｇとバイアス電圧Ｖｃの変化が、あらかじめ実測して求めた高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線を直線近似した関係になるように設定されることを特徴とする。
【００１２】
即ち、電圧制御回路は、第２ＦＥＴのゲート端子に印加するバイアス電圧の変化に連動して第１ＦＥＴのゲート端子に印加する適切なバイアス電圧を発生できる。
請求項３に記載の発明は、請求項１に記載の高周波可変利得増幅器において、電圧制御回路は、第１ＦＥＴのゲート端子と第２ＦＥＴのゲート端子との間を接続する第１抵抗素子と、一端が第２ＦＥＴのゲート端子に接続される第２抵抗素子とを備え、第２抵抗素子の他端に印加するバイアス電圧Ｖｓと第１ＦＥＴのゲート端子に印加するバイアス電圧Ｖｇとでもって第２ＦＥＴのゲート端子に印加するバイアス電圧Ｖｃを発生する構成であり、第１および第２抵抗素子の値は、バイアス電圧Ｖｇとバイアス電圧Ｖｃの変化が、あらかじめ実測して求めた高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線を直線近似した関係になるように設定されることを特徴とする。
【００１３】
即ち、電圧制御回路は、第１ＦＥＴのゲート端子に印加するバイアス電圧の変化に連動して第２ＦＥＴのゲート端子に印加する適切なバイアス電圧を発生できる。
請求項４に記載の発明は、請求項１に記載の高周波可変利得増幅器において、電圧制御回路は、ドレイン端子が第２ＦＥＴのゲート端子に接続され、ソース端子が第１ＦＥＴのゲート端子に接続され、ゲート端子が第１抵抗素子を介してドレイン端子に接続されるとともに、第２抵抗素子及び第３抵抗素子の直列回路を介してソース端子に接続される第３ＦＥＴを備え、第３ＦＥＴは、第２ＦＥＴのゲート端子に印加するバイアス電圧Ｖｃと第２抵抗素子と第３抵抗素子との接続端に印加するバイアス電圧Ｖｂとを第１抵抗素子と第２抵抗素子との電圧分圧回路で分圧した電圧値を動作点電圧とし、第３抵抗素子によって第１ＦＥＴのゲート端子に印加するバイアス電圧Ｖｇを発生する構成であり、第１から第３抵抗素子の値は、バイアス電圧Ｖｇとバイアス電圧Ｖｃの変化が、あらかじめ実測して求めた高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線を近似した関係になるように設定されることを特徴とする。
【００１４】
即ち、電圧制御回路は、第３ＦＥＴの非線形特性を利用して広い利得可変範囲において第１ＦＥＴのゲート端子に印加する適切なバイアス電圧を発生できる。
請求項５に記載の発明は、請求項４に記載の高周波可変利得増幅器において、第３ＦＥＴのドレイン端子と第２ＦＥＴのゲート端子との間を第４抵抗素子で接続し、第３ＦＥＴのドレイン端子に第５抵抗素子の一端を接続し、第３ＦＥＴの動作点電圧を、第５抵抗素子の他端に印加するバイアス電圧Ｖｓと第２抵抗素子と第３抵抗素子との接続端に印加するバイアス電圧Ｖｂとでもって規定する構成であり、第１から第５抵抗素子の値は、バイアス電圧Ｖｇとバイアス電圧Ｖｃの変化が、あらかじめ実測して求めた高周波可変利得増幅器の小信号入力時での利得を変化させたときの通過位相の変化が最小となるバイアス電圧Ｖｇとバイアス電圧Ｖｃとの関係曲線を近似した関係になるように設定されることを特徴とする。
【００１５】
即ち、電圧制御回路は、第３ＦＥＴの動作点を任意に設定して第１ＦＥＴのゲート端子に印加する適切なバイアス電圧を発生できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００１７】
（第１実施形態）
図１は、請求項１に対応する実施形態の高周波可変利得増幅器の構成を示す。なお、図１２に示す従来例と同一構成部分には、同一符号名称を付してある。以下の各実施形態において同じである。この第１実施形態の高周波可変利得増幅器は、図１２に示した従来の高周波可変利得増幅器において、ソース接地のＦＥＴ３のゲート端子とゲート接地のＦＥＴ４のゲート端子との間に、電圧制御回路８を設けたものである。
【００１８】
電圧制御回路８は、ＦＥＴ３（またはＦＥＴ４）のゲート端子に印加されるバイアス電圧Ｖｇ（またはＶｃ）を変化させた場合にそれと連動して同方向に変化するバイアス電圧Ｖｃ（またはＶｇ）を発生し、それをＦＥＴ４（またはＦＥＴ３）のゲート端子に印加する動作を行う。
入力端子１から入力された高周波入力信号は、カスコード接続されたＦＥＴ３及びＦＥＴ４で順次増幅され、出力端子６から出力される。このとき、ＦＥＴ４のバイアス電圧Ｖｃを小さくして利得を減少させた場合に、電圧制御回路８は、図２に示すように、それに連動して減少する適切なバイアス電圧Ｖｇを発生し、それをＦＥＴ３のゲート端子に印加する。これにより、図３に示すように、増幅器内で発生する通過位相の変化を低減することができる。
【００１９】
図２は、ゲートバイアス電圧Ｖｃを変化させた場合に電圧制御回路８で発生すべきゲートバイアス電圧Ｖｇの変化の実測値を示す。即ち、図２は、ゲートバイアス電圧Ｖｃを０．７５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化させ、それぞれの電圧において増幅器内の遅延位相を最小にするゲートバイアス電圧Ｖｇを求め、プロットしたものである。したがって、図２に示すゲートバイアス電圧Ｖｃとゲートバイアス電圧Ｖｇとの関係曲線は、この第１実施形態の電圧制御回路８の入出力特性を示すことになる。
【００２０】
図３は、ゲートバイアス電圧Ｖｃを変化させた場合の小信号入カ時の利得及び通過位相の変化の実測値を示す。図３において、ゲートバイアス電圧Ｖｃが０．７５Ｖのときの利得は１９ｄＢである。このときの通過位相を基準にすると、ゲートバイアス電圧Ｖｃを小さくした場合でも利得は減少するが通過位相はほとんど変化しないことがわかる。
【００２１】
例えば、ゲートバイアス電圧Ｖｃが−２．７５Ｖのときの利得は−１５ｄＢである。したがって、図２に示す特性の電圧制御回路８を用いれば、この利得変化の範囲内での通過位相の変化は、３゜以内に改善できる。つまり、従来構成と比較して、同じ利得減衰量３４ｄＢを得るのに通過位相の変化が６５゜から３゜に改善できることがわかる。
【００２２】
（第２実施形態）
図４は、請求項２に対応する実施形態の高周波可変利得増幅器の構成を示す。この第２実施形態の高周波可変利得増幅器は、第１実施形態の電圧制御回路８を第１抵抗素子Ｒ１と第２抵抗素子Ｒ２との電圧分圧回路で構成し、ＦＥＴ４のゲート端子に印加するゲートバイアスＶｃを変化させた場合に、電圧分圧回路がそれに連動してＦＥＴ３のゲート端子に印加するゲートバイアス電圧Ｖｇを発生するようにしたものである。
【００２３】
第１抵抗素子Ｒ１は、ＦＥＴ３のゲート端子とＦＥＴ４のゲート端子との間を接続する。第２抵抗素子Ｒ２は、一端がＦＥＴ３のゲート端子に接続され、他端にバイアス電圧Ｖｓが印加される。したがって、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２との電圧分圧回路は、式（１）に示す関係式に従ってゲートバイアス電圧Ｖｇを発生する。なお、式（１）において、Ｒ１は第１抵抗素子Ｒ１の抵抗値、Ｒ２は第２抵抗素子Ｒ２の抵抗値である。
【００２４】
Ｖｇ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝Ｖｃ＋｛Ｒ１／（Ｒ１＋Ｒ２）｝Ｖｓ
・・  （１）
つまり、図２に示した曲線を式（１）で示される一次直線で近似し、所要の利得変化が得られる範囲で、第１抵抗素子Ｒ１の抵抗値、第２抵抗素子Ｒ２の抵抗値及びバイアス電圧Ｖｓの値を決定することにより、利得変化時の通過位相の変化を低減することができる。
【００２５】
図５は、第２実施形態の高周波可変利得増幅器においてゲートバイアス電圧Ｖｃを変化させた場合に電圧制御回路である電圧分圧回路で発生するゲートバイアス電圧Ｖｇの変化の実測値を示す。ここで、第１抵抗素子Ｒ１の抵抗値は６００Ω、第２抵抗素子Ｒ２の抵抗値は１５０Ω、バイアス電圧Ｖｓは−ｌ．４３Ｖである。なお、バイアス回路に流れる電流値は３ｍＡ以下であった。
【００２６】
図６は、従来構成と第２実施形態の高周波可変利得増幅器においてゲートバイアス電圧Ｖｃを０．７５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化させた場合の小信号入力時の利得と通過位相の変化の実測値の比較を示す。
図６において、ゲートバイアス電圧Ｖｃが０．７５Ｖのときの利得は１９ｄＢである。このときの通過位相を基準にすると、ゲートバイアス電圧Ｖｃを小さくした場合に通過位相の変化を低減することができることがわかる。
【００２７】
例えば、ゲートバイアス電圧Ｖｃが−２．２５Ｖのときの利得は−６ｄＢであり、この利得変化の範囲内での通過位相の変化は６゜以内に改善されている。また、ゲートバイアス電圧Ｖｃが−２．５Ｖのときの利得は−１４ｄＢであり、この利得変化の範囲での通過位相の変化は２１゜以内に改善されている。
【００２８】
（第３実施形態）
図７は、請求項３に対応する実施形態の高周波可変利得増幅器の構成を示す。この第３実施形態の高周波可変利得増幅器は、第１実施形態の電圧制御回路８を第１抵抗素子Ｒ１と第２抵抗素子Ｒ２との電圧分圧回路で構成し、ＦＥＴ３のゲート端子に印加するゲートバイアスＶｇを変化させた場合に、電圧分圧回路がそれに連動してＦＥＴ４のゲート端子に印加するゲートバイアス電圧Ｖｃを発生するようにしたものである。
【００２９】
第１抵抗素子Ｒ１は、ＦＥＴ３のゲート端子とＦＥＴ４のゲート端子との間を接続する。第２抵抗素子Ｒ２は、一端がＦＥＴ４のゲート端子に接続され、他端にバイアス電圧Ｖｓが印加される。したがって、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２との電圧分圧回路は、式（２）に示す関係式に従ってゲートバイアス電圧Ｖｃを発生する。なお、式（２）おいて、Ｒ１は第１抵抗素子Ｒ１の抵抗値、Ｒ２は第２抵抗素子Ｒ２の抵抗値である。
【００３０】
Ｖｃ＝｛Ｒ２／（Ｒ１＋Ｒ２）｝Ｖｇ＋｛Ｒ１／（Ｒ１＋Ｒ２）｝Ｖｓ・・  （２）
したがって、図２に示した曲線を式（２）で示される一次直線で近似し、所要の利得変化が得られる範囲で、第１抵抗素子Ｒ１の抵抗値、第２抵抗素子Ｒ２の抵抗値抵抗値及びバイアス電圧Ｖｓの値を決定することにより、利得変化時の通過位相の変化を第２実施形態と同様に低減することができる。
【００３１】
（第４実施形態）
図８は、請求項４、５に対応する実施形態の高周波可変利得増幅器の構成を示す。この第４実施形態の高周波可変利得増幅器は、第１実施形態の電圧制御回路８をＦＥＴ９で構成し、ＦＥＴ４のゲート端子に印加するゲートバイアスＶｃを変化させた場合に、ＦＥＴ９の非線形特性を利用してＦＥＴ３のゲート端子に印加するゲートバイアス電圧Ｖｇを図２に示した曲線に近い形で発生できるようにしたものである。
【００３２】
即ち、ＦＥＴ９は、ゲート端子が第１抵抗素子Ｒ１を介してドレイン端子に接続されるとともに、第２抵抗素子Ｒ２及び第３抵抗素子Ｒ３の直列回路を介してソース端子とＦＥＴ３のゲート端子とに接続され、ドレイン端子が第４抵抗素子Ｒ４を介して第２ＦＥＴのゲート端子に接続される。そして、このドレイン端子には第５抵抗素子Ｒ５の一端が接続され、第５抵抗素子Ｒ５の他端には、バイアス電圧Ｖｓが印加される。また、第２抵抗素子Ｒ２と第３抵抗素子Ｒ３の接続端には、バイアス電圧Ｖｂが印加される。
【００３３】
したがって、ＦＥＴ９のドレインのバイアス電圧Ｖａは、第４抵抗素子Ｒ４と第５抵抗素子Ｒ５からなる電圧分圧回路が、ゲートバイアス電圧Ｖｃとバイアス電圧Ｖｓを分圧して形成する。また、ＦＥＴ９のゲートバイアス電圧は、第１抵抗素子Ｒ１と第２抵抗素子Ｒ２からなる電圧分圧回路が、バイアス電圧Ｖａとバイアス電圧Ｖｂを分圧して形成する。そして、第３抵抗素子Ｒ３は、ＦＥＴ９に流れる電流を電圧に変換し、ゲートバイアス電圧Ｖｇを取り出す電流−電圧変換素子として機能している。
【００３４】
以上の構成において、第１抵抗素子Ｒ１の抵抗値、第２抵抗素子Ｒ２の抵抗値、
第３抵抗素子Ｒ３の抵抗値、第４抵抗素子Ｒ４の抵抗値、第５抵抗素子Ｒ５の抵抗値及びバイアス電圧Ｖｂ、Ｖｓの値を適切に設定することで、ＦＥＴ４のゲート端子に印加するゲートバイアス電圧Ｖｃを変化させてＦＥＴ９の動作点を変化させることができ、ＦＥＴ３のゲート端子に印加するゲートバイアス電圧Ｖｇを非線形に変化させることができる。これにより、所要の利得変化が得られる範囲で図２に示した曲線を図９に示すように近似することにより、図１０に示すように利得変化時の通過位相の変化を低減することができる。
【００３５】
図９は、ゲートバイアス電圧Ｖｃを０．７５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化させた場合に電圧制御回路であるＦＥＴ９が発生するゲートバイアス電圧Ｖｇの変化の実測値を示す。ここに、第１抵抗素子Ｒ１の抵抗値は１１００Ω、第２抵抗素子Ｒ２の抵抗値は４００Ω、第３抵抗素子Ｒ３の抵抗値は６５０Ω、第４抵抗素子Ｒ４の抵抗値は２１０Ω、第５抵抗素子Ｒ５の抵抗値は７５０Ω、バイアス電圧Ｖｓは０．７５Ｖ、バイアス電圧Ｖｂは−２．１Ｖ、ＦＥＴ９のゲート幅は１００μｍである。なお、バイアス回路に流れる電流値は４ｍＡ以下であった。
【００３６】
図１０は、従来構成と第４実施形態の高周波可変利得増幅器においてゲートバイアス電圧Ｖｃを０．７５Ｖから−２．７５Ｖまで０．２５Ｖ間隔で変化させた場合の小信号入力時の利得と通過位相の変化の実測値の比較を示す。
ゲートバイアス電圧Ｖｃが０．７５Ｖのときの利得は１９ｄＢであり、このときの通過位相を基準にすると、ゲートバイアス電圧Ｖｃを小さくした場合に通過位相の変化を低減することができることがわかる。
【００３７】
例えば、ゲートバイアス電圧Ｖｃが−２．５Ｖのときに利得は−８ｄＢであり、この利得変化の範囲での通過位相の変化は７゜以内に改善されている。また、ゲートバイアス電圧Ｖｃが−２．７５Ｖのときの利得は−１８ｄＢであり、この利得変化の範囲での通過位相の変化は２１゜以内に改善されている。
ところで、図８の構成は、請求項５に対応するが、ＦＥＴ４のゲートバイアス電圧ＶｃとＦＥＴ９のドレインのバイアス電圧Ｖａとを等しくすることが可能であるので、第４抵抗素子Ｒ４と第５抵抗素子Ｒ５は省略することができる。即ち、請求項４に対応する実施形態である。この場合には、Ｒ４，Ｒ５の２つの抵抗素子とバイアス電圧Ｖｓが不要となる分、回路の簡素化が図れる。
【００３８】
ここで、図２に示した曲線の近似に関し、この第４実施形態では、ＦＥＴ９の非線形特性を利用した電流・電圧変換回路を適用して曲線近似を行うので、電圧分圧回路で一次直線近似を行う第２実施形態及び第３実施形態の場合よりも所要の電圧値を広範囲に亘って近似することができ、利得変化時の位相変化量を広範囲に低減することが可能となる利点を有する。
【００３９】
【発明の効果】
以上説明したように、請求項１に記載の発明は、従来のカスコード接続ＦＥＴを用いた高周波可変利得増幅器において、ソース接地の第１ＦＥＴのゲート端子に印加されるバイアス電圧とゲート接地の第２ＦＥＴのゲート端子に印加されるバイアス電圧との一方のバイアス電圧を、他方のバイアス電圧の変化に連動して同方向へ変化させる電圧制御回路を備えるので、第１ＦＥＴのゲート端子に印加されるバイアス電圧と第２ＦＥＴのゲート端子に印加されるバイアス電圧との一方のバイアス電圧が例えば小さくなると、それに連動して他方のバイアス電圧を減少させることができ、利得変化時に生じる高周波信号の通過位相の変化を低減できる。したがって、フェーズドアレイアンテナへの利用のように移相器と併用する場合に、利得変化時に生じる高周波信号の通過位相の変化の移相器による微調整作業を不要とした高周波可変利得増幅器を実現できる。
【００４０】
請求項２、３に記載の発明は、請求項１に記載の高周波可変利得増幅器において、電圧制御回路を２つの抵抗素子からなる電圧分圧回路で構成でき、本発明を適用した高周波利得可変増幅器の構成を複雑化させないようにできる。
請求項４、５に記載の発明は、請求項１に記載の高周波可変利得増幅器において、電圧制御回路を、非線形特性を有するＦＥＴで構成してあるので、広い利得変化範囲について適切なバイアス電圧を発生させることが可能となる。
【図面の簡単な説明】
【図１】請求項１に対応する実施形態の高周波利得可変増幅器の構成を示す図である。
【図２】ゲートバイアス電圧Ｖｃを変化させた場合に第１実施形態の電圧制御回路が発生すべきゲートバイアス電圧Ｖｇの変化の実測値を示す図である。
【図３】第１実施形態の高周波可変利得増幅器においてゲートバイアス電圧Ｖｃを変化させた場合の小信号入力時の利得及び通過位相の変化の実測値を示す図である。
【図４】請求項２に対応する実施形態の高周波利得可変増幅器の構成を示す図である。
【図５】ゲートバイアス電圧Ｖｃを変化させた場合に第２実施形態の電圧制御回路（電圧分圧回路）が発生するゲートバイアス電圧Ｖｇの変化の実測値を示す図である。
【図６】従来構成と第２実施形態の高周波可変利得増幅器においてゲートバイアス電圧Ｖｃを変化させた場合の小信号入力時の利得及び通過位相の変化の実測値の比較図である。
【図７】請求項３に対応する実施形態の高周波利得可変増幅器の構成を示す図である。
【図８】請求項４、５に対応する実施形態の高周波利得可変増幅器の構成を示す図である。
【図９】ゲートバイアス電圧Ｖｃを変化させた場合に第４実施形態の電圧制御回路（ＦＥＴ）が発生するゲートバイアス電圧Ｖｇの変化の実測値を示す図である。
【図１０】従来構成と第４実施形態の高周波可変利得増幅器においてゲートバイアス電圧Ｖｃを変化させた場合の小信号入力時の利得及び通過位相の変化の実測値の比較図である。
【図１１】高周波可変利得増幅器と移相器を用いた送信用フェーズドアレイアンテナの構成を示す図である。
【図１２】従来のカスコード接続ＦＥＴを用いた高周波可変利得増幅器の構成を示す図である。
【図１３】従来の高周波可変利得増幅器においてゲートバイアス電圧Ｖｃを変化させた場合の小信号入力時の利得及び通過位相の変化の実測値を示す図である。
【符号の説明】
１  入力端子
２  入力整合回路
３  ソース接地ＦＥＴ
４  ゲート接地ＦＥＴ
５  出力整合回路
６  出力端子
７  キャパシタ
８  電圧制御回路
９  ＦＥＴ
Ｒ１  第１抵抗素子
Ｒ２  第２抵抗素子
Ｒ３  第３抵抗素子
Ｒ４  第４抵抗素子
Ｒ５  第５抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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