(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを構成素子として含む、高集積化した半導体装置において、
前記ＭＯＳトランジスタのソース・ドレイン部のＬＤＤ層より、前記ＬＤＤ層に隣接した素子分離領域上に、所定の幅張り出した選択エピタキシャル層を有し、該選択エピタキシャル層上に形成された層間絶縁膜を介して前記ソース・ドレイン部にゲート電極サイドウォールをエッチングストッパとする自己整合コンタクトホールを設けたことを特徴とする半導体装置。
【請求項２】
前記所定の幅は、パターンの合わせ精度間隔であることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
ＭＯＳトランジスタを構成素子として含む、高集積化した半導体装置の製造方法において、
半導体基板に素子分離領域を形成する工程と、
前記ＭＯＳトランジスタのゲート電極部を形成する工程と、
前記ＭＯＳトランジスタのソース・ドレイン部に、イオン注入法によりＬＤＤ層を形成する工程と、
前記ゲート電極部の側壁にサイドウォール絶縁膜を形成する工程と、
選択エピタキシャル結晶成長法により、前記ソース・ドレイン部のＬＤＤ層より、選択エピタキシャル層を形成する工程と、
イオン注入法により、前記選択エピタキシャル層にイオン注入をして、前記選択エピタキシャル層を低抵抗化する工程と、
層間絶縁膜を堆積する工程と、
前記層間絶縁膜にゲート電極サイドウォールをエッチングストッパとする自己整合コンタクトホールを形成し、前記コンタクトホール部に前記選択エピタキシャル層と接続する電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記選択エピタキシャル層は、前記ＬＤＤ層より選択エピタキシャル結晶成長をさせ、前記ＬＤＤ層に隣接する前記素子分離領域上に前記選択エピタキシャル層をパターンの合わせ精度間隔の幅で張り出させ、前記素子分離領域上の前記選択エピタキシャル層が所定の幅となるまで選択エピタキシャル結晶成長を行うことを特徴とする、請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、さらに詳しくは、ＭＯＳトランジスタを構成素子として含む、高集積化した半導体装置のＭＯＳトランジスタ部のソース・ドレイン部に特徴を有する、高集積化した半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、ＭＯＳトランジスタ型半導体装置の高速化，高集積化に伴い、半導体装置の各構成素子は益々微細化が進み、例えばＭＯＳトランジスタのゲート電極長などはハーフミクロン以下となってきている。この為、高速化、高集積化した半導体装置の作製においては、微細加工技術の開発のみでなく、ＭＯＳトランジスタのショートチャネル効果等を考慮したＭＯＳトランジスタ自体の構成の開発や、低抵抗の配線技術の開発等が盛んに行われている。
この様な高速化、高集積化した半導体装置およびその製造方法を、図２を参照して説明する。
【０００３】
まず、図２（ａ）に示すように、Ｐ型の半導体基板１１表面部にトレンチ素子分離領域１２を形成し、その後熱酸化によりゲート酸化膜１３形成し、ＣＶＤ法によりポリシリコン膜１４の堆積し、更にスパッタリング法によりＣｏ膜を堆積し、その後、熱処理を行って、ポリシリコン膜１４とＣｏ膜を反応させて、高融点金属シリサイド膜であるＣｏＳｉ２  膜１５を形成する。更にその後、ＣＶＤ法によりＣＶＤＳｉＯ２  膜１６を形成する。
【０００４】
次に、フォトリソグラフィ技術とＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等を用いて、ＣＶＤＳｉＯ２  膜１６／ＣｏＳｉ２  膜１５／ポリシリコン膜１４／ゲート酸化膜１３をパターニングして、ＭＯＳトランジスタ部１に、ポリシリコン膜１４とＣｏＳｉ２  膜１５とで構成するポリサイドゲート電極２ａを持つゲート電極部２を形成する。その後、半導体基板１１表面に、イオン注入法によるＡｓイオンを注入して、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）層１７を形成する。
【０００５】
次に、図２（ｂ）に示すように、ＣＶＤ法によりＣＶＤＳｉＯ２  膜を堆積した後、ＲＩＥ等での異方性エッチングにより、ＣＶＤＳｉＯ２  膜をエッチバックして、ゲート電極部２の側壁にサイドウォール酸化膜１８を形成する。その後、イオン注入法によりＡｓイオンを注入し、更に注入したイオンの活性化等の熱処理を行うことで、ＭＯＳトランジスタ部１のソース・ドレイン部３に、ＬＤＤ層１７を持つソース・ドレイン層１９を形成すると同時に、ポリシリコン膜１４は注入されたＡｓイオンにより低抵抗のポリシリコン膜１４となる。
【０００６】
次に、図２（ｃ）に示すように、自己整合型コンタクトホール形成時のサイドウォール酸化膜１８形状維持を目的とする、ＣＶＤ法等によりＳｉＮ膜２１を堆積し、更にＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等による層間絶縁膜２２を堆積する。その後、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法等を用いて、層間絶縁膜２２の平坦化処置を行った後、パターニングしたフォトレジストをマスクして、ＲＩＥ等による層間絶縁膜２２／ＳｉＮ膜２１のエッチングを行い、ソース・ドレイン部３等にコンタクトホール２３を形成する。なお、このコンタクトホール２３は、図２（ｃ）に示すように、ゲート電極部２側のみの、部分的な自己整合型コンタクトホール２３である。
【０００７】
次に、ソース・ドレイン部３等の電極形成を行う。この電極形成は、まず始めに、ソース・ドレイン層１９とのオーミック性確保とソース・ドレイン層１９部の低抵抗化のための後述するＴｉＳｉ２  膜２０を形成する。このＴｉＳｉ２  膜２０形成は、まずスパッタリング法等によりＴｉ膜を堆積し、その後、低温の熱処理を行う。この低温の熱処理で、ソース・ドレイン部３のシリコンとＴｉ膜とが反応し、ソース・ドレイン部に低温安定相で高抵抗であるＣ４９相のＴｉＳｉ２  膜を形成する。その後コンタクトホール２３側壁や層間絶縁膜２２表面等の未反応のＴｉ膜を、硫酸と過酸化水素水の混合液等により除去する。更にその後、高温の熱処理を行って、Ｃ４９相のＴｉＳｉ２  膜を相転移させ、高温安定相で低抵抗のＣ５４相のＴｉＳｉ２  膜２０を形成する。
その後、反応性スパッタリング法等によるバリア膜とするＴｉＮ膜２４を堆積し、更にＣＶＤ法によりブランケットＷ膜２５を堆積した後、エッチバックを行い、コンタクトホール２３部にブランケットＷ膜２５とＴｉＮ膜２４による埋め込みプラグ、所謂タングステンプラグ２６を形成する。
上述の様にして、ソース・ドレイン層１９等の電極が形成される。
【０００８】
その後は、図面は省略するが、ＴｉＮ膜やＡｌ合金膜を堆積した後、パターニングして配線を形成し、更にパッシベーション膜等を堆積した後パッド部の窓開け等を行って、半導体装置を作製する。
【０００９】
上述の様にして、高集積化、高速化した半導体装置を作製するが、この半導体装置では、ソース・ドレイン部３へのコンタクトホール２３を形成する際、トレンチ素子分離領域１２とコンタクトホール２３間には、図２（ｃ）に示すような、パターンの合わせ精度に相当する間隔、即ち合わせマージンΔＬと同等又はそれ以上の距離を取る必要がある。
もし、合わせマージンΔＬと同等の距離を取らずに半導体装置の設計をし、パターンの合わせずれを起こしてコンタクトホールが形成されると、図３に示すように、ＴｉＳｉ２  膜２０形成工程で、ソース・ドレイン層１９とトレンチ素子分離領域１２との境界部における歪みのために、この境界部におけるＴｉの異常反応や異常拡散等が起こり、ＴｉＳｉ２  膜２０の異常部２７を形成する。この異常部２７が形成されると、ソース・ドレイン層１９への電圧印加時に、接合リーク電流増加を起こす虞がある。
【００１０】
上述のような理由で、ソース・ドレイン層１９等へのコンタクトホール２３形成には、合わせマージンΔＬを取って半導体装置が設計されるため、同一寸法のＭＯＳトランジスタを２次元的に配置した構成部を有するメモリ等の半導体装置における、１個のＭＯＳトランジスタ部１の長さＬ１  は、図２（ｃ）に示すように、合わせマージンΔＬの２倍の長さを余分にとる必要がある。従って半導体装置の高集積化に対する阻害する要因となるという問題がある。
また、上記の半導体装置では、素子分離領域をトレンチ素子分離領域としたが、半導体基板１１表面より上方に素子分離領域の絶縁膜があるＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）素子分離領域を用い、自己整合型コンタクトホールの形成により、半導体装置の高集積化を図る方法もあるが、ＬＯＣＯＳ素子分離領域の幅を狭くすること自体が困難なため、半導体装置の高集積化が難しいだけでなく、コンタクトホールを完全な自己整合型コンタクトホールとすると、ＬＯＣＯＳ素子分離領域周縁部においては上述したトレンチ素子分離領域１２周縁部と同様の現象が起こり、ソース・ドレイン部の接合リーク電流増加を起こす虞がある。
【００１１】
【発明が解決しようとする課題】
本発明は、上述した半導体装置およびその製造方法における問題点を解決することをその目的とする。即ち本発明の課題は、ソース・ドレインのコンタクトホールと素子分離領域領域間に、パターンの合わせ精度に相当する間隔を取らない、高集積化した半導体装置およびその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置は、上述の課題を解決するために提案するものであり、ＭＯ Ｓトランジスタを構成素子として含む、高集積化した半導体装置において、ＭＯＳトランジスタのソース・ドレイン部のＬＤＤ層より、ＬＤＤ層に隣接した素子分離領域上に、所定の幅張り出した選択エピタキシャル層を有し、該選択エピタキシャル層上に形成された層間絶縁膜を介して前記ソース・ドレイン部にゲート電極サイドウォールをエッチングストッパとする自己整合コンタクトホールを設けたことを特徴とするものである。
【００１３】
また、本発明の半導体装置の製造方法は、ＭＯＳトランジスタを構成素子として含む、高集積化した半導体装置において、半導体基板に素子分離領域を形成する工程と、ＭＯＳトランジスタのゲート電極部を形成する工程と、ＭＯＳトランジスタのソース・ドレイン部に、イオン注入法によりＬＤＤ層を形成する工程と、ゲート電極部の側壁にサイドウォール絶縁膜を形成する工程と、選択エピタキシャル結晶成長法により、ソース・ドレイン部のＬＤＤ層より、選択エピタキシャル層を形成する工程と、イオン注入法により、選択エピタキシル層にイオン注入をして、選択エピタキシャル層を低抵抗化する工程と、層間絶縁膜を堆積する工程と、層間絶縁膜にゲート電極サイドウォールをエッチングストッパとする自己整合コンタクトホールを形成し、前記コンタクトホール部に前記選択エピタキシャル層と接続する電極を形成する工程とを有することを特徴とするものである。
【００１４】
本発明によれば、ＭＯＳトランジスタ部のソース・ドレイン部のＬＤＤ層より、選択エピタキシャル層を成長させ、ソース・ドレイン層に隣接した素子分離領域上にまで張り出させ、この素子分離領域上の選択エピタキシャル層の幅を、パターンの合わせ精度の寸法に略等しくすることで、コンタクトホール底部が素子分離領域周縁部と直接交差しない構成にでき、従ってＴｉＳｉ２  膜形成時にソース・ドレイン層にＴｉＳｉ２  膜の異常部ができず、ソース・ドレイン層の接合リーク電流増加が抑制できる。
また、ソース・ドレイン部のＬＤＤ層上部に形成される選択エピタキシャル層が、ソース・ドレイン部の高濃度層となるので、接合の浅いソース・ドレイン層のＭＯＳトランジスタと同等となり、ＭＯＳトランジスタのショートチャネル効果による特性悪化の抑制効果もある。
【００１５】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明で参照した図２中の構成部分と同様の構成部分には、同一の参照符号を付すものとする。
【００１６】
本実施例は、ＭＯＳトランジスタを構成素子として含む、高集積化した半導体装置およびその製造方法に本発明を適用した例であり、これを図１を参照して説明する。
まず、図１（ａ）に示すように、Ｐ型の半導体基板１１表面に素子分離領域、例えばトレンチ素子分離領域１２を、ＲＩＥ等によるトレンチの形成と、ＣＶＤ法による絶縁膜、例えばＣＶＤＳｉＯ２  を堆積した後にエッチバックする方法でのトレンチへのＣＶＤＳｉＯ２  膜の埋め込みとにより形成する。
次に、熱酸化により、半導体基板１１表面にゲート酸化膜１３を膜厚約６ｎｍ程度形成する。その後、減圧ＣＶＤ法等を用いて、膜厚約２００ｎｍ程度のポリシリコン膜１４を堆積し、更にその後スパッタ装置を用いて高融点金属、例えばＣｏをスパッタリングさせて、Ｃｏ膜を膜厚約２０ｎｍ程度堆積し、続いて熱処理により、Ｃｏ膜とポリシリコン膜１４を反応させて、高融点金属シリサイド膜であるＣｏＳｉ２  膜１５を形成する。その後ＣＶＤ法により絶縁膜、例えばＣＶＤＳｉＯ２  膜１６を膜厚約２００ｎｍ程度堆積する。
【００１７】
次に、フォトリソグラフィ技術とＲＩＥ法等を用いて、ＣＶＤＳｉＯ２  膜１６／ＣｏＳｉ２  膜１５／ポリシリコン膜１４／ゲート酸化膜１３をパターニングして、ＭＯＳトランジスタ部１に、ポリシリコン膜１４とＣｏＳｉ２  膜１５とで構成するポリサイドゲート電極２ａを持つゲート電極部２を形成する。
その後、半導体基板１１表面に、イオン注入、例えばＡｓイオンを用い、打ち込みエネルギーを約２５ｋｅＶ、ドーズ量約２Ｅ１３／ｃｍ２  でのイオン注入をして、ＬＤＤ層１７を形成する。
【００１８】
次に、図１（ｂ）に示すように、ＣＶＤ法により膜厚約２００ｎｍの絶縁膜、例えばＣＶＤＳｉＯ２  膜を堆積した後、ＲＩＥ等での異方性エッチングにより、ＣＶＤＳｉＯ２  膜をエッチバックして、ゲート電極部２の側壁にサイドウォール酸化膜１８を形成する。
その後、選択エピタキシャル結晶成長法を用いて、ソース・ドレイン部のＬＤＤ層１７よりエピタキシャル成長させて、膜厚約１５０ｎｍ程度の選択エピタキシャル層３１を形成する。この選択エピタキシャル層３１は、エピタキシャル成長時に、ＬＤＤ層１７より横方向にも成長してトレンチ素子分離領域１２上方にも張り出した形状となり、選択エピタキシャル層３１の膜厚が約１５０ｎｍの時にはトレンチ素子分離領域１２上に張り出した選択エピタキシャル層３１の幅は、約１００ｎｍ程度となる。
【００１９】
次に、ポリサイドゲート電極２ａのポリシリコン膜およびソース・ドレイン部３の選択エピタキシャル層３１に、イオン注入法により、ドーパントとなる不純物イオンをイオン注入する。このイオン注入条件は、例えばＡｓイオンを用い、打ち込みエネルギー約２０ｋｅＶ、ドーズ量約３Ｅ１５／ｃｍ２  とする。その後、イオン注入したイオンの活性化のための熱処理を、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法を用いて、温度約１０００°Ｃ、時間約１０秒程度で行う。
【００２０】
次に、図１（ｃ）に示すように、自己整合型コンタクトホール形成時のサイドウォール酸化膜１８形状維持を目的とする、ＣＶＤ法等によりＳｉＮ膜２１を膜厚約５０ｎｍ程度堆積し、更にＢＰＳＧ膜等による層間絶縁膜２２を膜厚約７００ｎｍ程度堆積する。
その後、ＣＭＰ法等を用いて、層間絶縁膜２２の平坦化処置を行った後、パターニングしたフォトレジストをマスクして、ＲＩＥ等による層間絶縁膜２２／ＳｉＮ膜２１のエッチングを行い、ソース・ドレイン部３等にコンタクトホール２３を形成する。なお、この場合のコンタクトホール２３は、図１（ｃ）に示すように、ゲート電極部２側のみの、部分的な自己整合型コンタクトホール２３である。
【００２１】
次に、ソース・ドレイン部３等の電極形成を行う。この電極形成は、まず始めに、ソース・ドレイン層１９とのオーミック性確保とソース・ドレイン層１９部の低抵抗化のための後述するＴｉＳｉ２  膜２０を形成する。このＴｉＳｉ２  膜２０形成は、まずコリメータ板を用いるスパッタリング法等により、微細なコンタクトホール２３底部にほぼ均一なＴｉ膜を膜厚約３０ｎｍ程度形成する。
その後、ＲＴＡ法による窒素雰囲気中での熱処理、例えば約６００°Ｃで６０秒間程行い、コンタクトホール２３底部のＴｉ膜と選択エピタキシャル層３１のシリコンを反応させて、選択エピタキシャル層３１表面に低温安定相で高抵抗であるＣ４９相のＴｉＳｉ２  膜を形成する。
次に、コンタクトホール２３側壁や層間絶縁膜２２表面等の未反応のＴｉ膜を、硫酸と過酸化水素水の混合液等により除去する。その後、高温の熱処理を行って、Ｃ４９相のＴｉＳｉ２  膜を相転移させ、高温安定相で低抵抗のＣ５４相のＴｉＳｉ２  膜２０を形成する。
【００２２】
次に、反応性スパッタリング法等によるバリア膜とするＴｉＮ膜２４を膜厚約５０ｎｍ程度堆積し、更にＣＶＤ法によりブランケットＷ膜２５を膜厚約３００ｎｍ程度堆積した後、ＲＩＥ等によりエッチバックを行い、コンタクトホール２３部にブランケットＷ膜２５とＴｉＮ膜２４による埋め込みプラグ、所謂タングステンプラグ２６を形成する。
上述の様にして、ソース・ドレイン層１９等の電極が形成される。
なお、タングステンプラグ２６は、選択タングステンＣＶＤ法により形成してもよい。
【００２３】
その後は、図面は省略するが、ＴｉＮ膜やＡｌ合金膜を堆積した後、パターニングして配線を形成し、更にパッシベーション膜等を堆積した後パッド部の窓開け等を行って、半導体装置を作製する。
【００２４】
上述の高集積化、高速化した半導体装置においては、ソース・ドレイン部のＬＤＤ層１７より選択エピタキシャル成長させ、トレンチ素子分離領域１２上に張り出させた選択エピタキシャル層３１を有するために、コンタクトホール２３底部と、トレンチ素子分離領域１２とＬＤＤ層との境界部とが直接接することはなく、従ってＴｉＳｉ２  膜２０形成時に、図３に示すようなＴｉＳｉ２  膜２０の異常部２７は発生しない。
なお、パターンの合わせマージンΔＬ、例えば５０ｎｍ程度のコンタクトホール２３の合わせずれがあっても、トレンチ素子分離領域１２上に張り出させた選択エピタキシャル層３１が約１００ｎｍあるので、選択エピタキシャル層３１とトレンチ素子分離領域１２の境界部にＴｉ膜が接することはなく、この境界部からのＴｉＳｉ２  膜２０の異常部は形成されない。
【００２５】
従って、本実施例の半導体装置のＭＯＳトランジスタ部１においては、図２（ｃ）に示す従来の半導体装置のＭＯＳトランジスタ部１のように、コンタクトホール２３とトレンチ素子分離領域１２間に、パターンの合わせマージンΔＬに相当する余分な間隔を設ける必要がないために、ＭＯＳトランジスタ部の長さＬ２  を（Ｌ１  −２ΔＬ）程度に縮小することができ、半導体装置の高集積化を可能にする。
【００２６】
以上、本発明を実施例により説明したが、本発明はこれら実施例に何ら限定されるものではない。
例えば、本発明の実施例では、素子分離領域をトレンチ素子分離領域として説明したが、ＬＯＣＯＳ素子分離領域としてもよい。
また、本発明の実施例ではＭＯＳトランジスタ部のゲート電極としてポリシリコン膜とＣｏＳｉ２  膜によるポリサイドゲート電極を用いて説明したが、ポリシリコン膜とＴｉＳｉ２  膜、ＰｔＳｉ２  膜、その他の高融点金属シリサイド膜とによるポリサイドゲート電極を用いてもよい。
また、本発明の実施例では、ソース・ドレイン部の選択エピタキシャル層とタングステンプラグとのオーミック性や選択エピタキシャル層の低抵抗化のためにＴｉＳｉ２  膜を用いて説明したが、ＣｏＳｉ２  膜、ＰｔＳｉ２  膜、その他の高融点金属シリサイド膜を用いてもよい。
その他、本発明の技術的思想の範囲内で、半導体装置の製造工程における製造装置やプロセス条件は適宜変更が可能である。
【００２７】
【発明の効果】
以上の説明から明らかなように、本発明のＭＯＳトランジスタを構成素子として含む、高集積化した半導体装置は、ソース・ドレイン部のＬＤＤ層より選択エピタキシャル結晶成長を行い、素子分離領域上部に張り出させた選択エピタキシャル層を形成し、この選択エピタキシャル層部にコンタクトホール形成および電極形成を行うことで、ソース・ドレイン部の接合リーク電流増加のない高集積化した半導体装置が作製できる。
また、ソース・ドレイン部のＬＤＤ層上部に形成される選択エピタキシャル層が、ソース・ドレイン部の高濃度層となるので、接合の浅いソース・ドレイン層のＭＯＳトランジスタと同等となり、ＭＯＳトランジスタのショートチャネル効果による特性悪化の抑制効果もある。
【図面の簡単な説明】
【図１】本発明を適用した実施例の工程を工程順に説明する、半導体装置の概略断面図で、（ａ）はゲート電極部を形成し、ＬＤＤ層を形成した状態、（ｂ）は選択エピタキシャル層を形成し、その後選択エピタキシャル層やゲート電極部のポリシリコン膜にイオン注入をし、活性化のための熱処理をした状態、（ｃ）はコンタクトホールにタングステンプラグを形成した状態である。
【図２】従来の半導体装置の製造方法を工程順に説明する、半導体装置の概略断面図で、（ａ）はゲート電極部を形成し、ＬＤＤ層を形成した状態、（ｂ）はサイドウォール酸化膜を形成し、イオン注入によりソース・ドレイン層を形成した状態、（ｃ）はコンタクトホールにタングステンプラグを形成した状態である。
【図３】従来の半導体装置におけるコンタクトホール底部がトレンチ素子分離領域周縁部に接する場合の問題を説明するための、半導体装置の概略断面図である。
【符号の説明】
１…ＭＯＳトランジスタ部、２…ゲート電極部、２ａ…ポリサイドゲート電極、３…ソース・ドレイン部、１１…半導体基板、１２…トレンチ素子分離領域、１３…ゲート酸化膜、１４…ポリシリコン膜、１５…ＣｏＳｉ２  膜、１６…ＣＶＤＳｉＯ２  膜、１７…ＬＤＤ層、１８…サイドウォール酸化膜、１９…ソース・ドレイン層、２０…ＴｉＳｉ２  膜、２１…ＳｉＮ膜、２２…層間絶縁膜、２３…コンタクトホール、２４…ＴｉＮ膜、２５…ブランケットＷ膜、２６…タングステンプラグ、２７…異常部、３１…選択エピタキシャル層
【図１】
0003598693.tif 000002
【図２】
0003598693.tif 000003
【図３】
0003598693.tif 000004