(57)【特許請求の範囲】
【請求項１】
変調方式にＯＦＤＭ方式を用いた地上波デジタル放送を受信する放送受信機においてガードインターバルの期間長を推定するガード相関器であって、受信ＯＦＤＭ変調波を１ＯＦＤＭの有効シンボル期間遅延させる１ＯＦＤＭシンボル期間遅延器と、受信ＯＦＤＭ変調波と１ＯＦＤＭシンボル期間遅延器からの出力とを乗算する乗算器と、最も短いガードインターバルの期間長を単位としてそれぞれ該単位のｎ（ｎ＝自然数）倍の期間乗算器の出力を遅延させる遅延器と、各遅延器からの出力を前記単位の期間遅延させ、かつその遅延信号を遅延期間にわたって加算する遅延加算器と、遅延加算器の出力に基づいてガードインターバルの期間長を推定するガードインターバル判定器とを備えたことを特徴とするガード相関器。
【請求項２】
請求項１記載のガード相関器において、遅延器は乗算器からの出力を入力とするシフトレジスタであることを特徴とするガード相関器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は変調方式に直交周波数分割多重（ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｉｎｇ））方式を用いた地上波デジタル放送を受信する放送受信機に用いるガード相関器に関し、さらに詳細にはガードインターバルの期間長を推定するガード相関器に関する。
【０００２】
【従来の技術】
ＯＦＤＭ信号には図４（ａ）に示す如くガードインターバルと呼ばれる冗長部分が存在する。これはマルチパスの影響を軽減するためのものである。ＯＦＤＭフレームはガード期間と有効シンボル期間と構成され、ガードインターバルａ、ｂ、ｃは有効シンボル期間の最後１／ｘ（さらにいえば、ＩＳＤＢ−Ｔ（Ｔｅｒｒｅｓｔｒｉａｌ）では１ＯＦＤＭの有効シンボル期間におけるサンプル数の１／ｘ、ただしｘ＝４、８、１６、３２のいずれかである）期間の部分が有効シンボルの先頭に付加される形で生成される。１／ｘが大きいほど伝送レートは落ちるが、マルチパスに対して強くなる。このガードインターバルを使用してガード相関を検出し、ＩＳＤＢ−Ｔの送信モード判定やＡＦＣ動作に利用する。
【０００３】
ガードインターバルに基づき送信モードを検出するためには、図４（ｂ）に示すように、受信した変調波とそれを１ＯＦＤＭシンボル期間分の遅延時間τだけ遅延させた信号との自己相関を取ることによって、図４（ｃ）に示すようにピークを検出している。
【０００４】
一方、変調方式にＯＦＤＭ方式を用いた地上波デジタル放送を受信する受信機において、受信動作開始当初に、ガードインターバルの期間長を調べる必要がある。ガードインターバルの期間長を調べるには、上記の相関範囲をＯＦＤＭフレームの有効シンボル期間長の１／ｘ、すなわちＯＦＤＭフレームの有効シンボル期間長の１／４、１／８、１／１６、１／３２にして、どれが確からしいピークを示しているかを調べることによって行われる。
【０００５】
そこで従来のガード相関器は、図５に示すように、受信ＯＦＤＭ変調波を１ＯＦＤＭシンボル期間遅延器１によって１ＯＦＤＭの有効シンボル期間遅延させ、受信ＯＦＤＭ変調波と１ＯＦＤＭシンボル期間遅延器１からの出力信号とを乗算器２によって乗算し、乗算器２からの出力信号を１ＯＦＤＭの有効シンボル期間におけるサンプル数）×１／４、１／８、１／１６、１／３２の期間遅延加算器２２、２３、２４においてそれぞれ遅延させ、この遅延信号を遅延期間にわたって遅延加算器２２、２３、２４において加算して、加算出力のピークが出力される周期に基づいてガードインターバル判定器２６によりガードインターバルの期間長を判定している。
【０００６】
本明細書において、１ＯＦＤＭの有効シンボル期間におけるサンプル数）×１／ｘの期間を１／ｘ幅とも記す。ここで、１／３２幅が最も短いガードインターバルの期間長に対応している。
【０００７】
ここで、１ＯＦＤＭシンボル期間遅延器１と乗算器２と遅延加算器２２とは相関範囲が１／４幅である自己相関器を構成し、１ＯＦＤＭシンボル期間遅延器１と乗算器２と遅延加算器２３とは相関範囲が１／８幅である自己相関器を構成し、１ＯＦＤＭシンボル期間遅延器１と乗算器２と遅延加算器２４とは相関範囲が１／１６幅である自己相関器を構成し、１ＯＦＤＭシンボル期間遅延器１と乗算器２と遅延加算器２４とは相関範囲が１／３２幅である自己相関器を構成している。
【０００８】
【発明が解決しようとする課題】
しかし、上記した従来のガード相関器によれば、４つの異なった遅延時間遅延させた遅延信号を遅延期間にわたって加算する遅延加算器が必要となって、回路規模が大きくなってしまうという問題点がある。
【０００９】
本発明は、回路規模を小さくしたガード相関器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明にかかるガード相関器は、変調方式にＯＦＤＭ方式を用いた地上波デジタル放送を受信する放送受信機においてガードインターバルの期間長を推定するガード相関器であって、受信ＯＦＤＭ変調波を１ＯＦＤＭの有効シンボル期間遅延させる１ＯＦＤＭシンボル期間遅延器と、受信ＯＦＤＭ変調波と１ＯＦＤＭシンボル期間遅延器からの出力とを乗算する乗算器と、最も短いガードインターバルの期間長を単位としてそれぞれ該単位のｎ（ｎ＝自然数）倍の期間乗算器の出力を遅延させる遅延器と、各遅延器からの出力を前記単位の期間遅延させ、かつその遅延信号を遅延期間にわたって加算する遅延加算器と、遅延加算器の出力に基づいてガードインターバルの期間長を推定するガードインターバル判定器とを備えたことを特徴とする。
【００１１】
本発明にかかるガード相関器によれば、受信ＯＦＤＭ変調波が１ＯＦＤＭシンボル期間遅延器により１ＯＦＤＭの有効シンボル期間遅延され、乗算器において１ＯＦＤＭシンボル期間遅延器の出力と受信ＯＦＤＭ変調波とが乗算され、最も短いガードインターバルの期間長を単位としてそれぞれ該単位のｎ（ｎ＝自然数）倍の期間、乗算器の出力が遅延器によって遅延され、各遅延器からの出力が前記単位の期間遅延されかつその遅延信号が遅延期間にわたって遅延加算器によって加算され、遅延加算器の出力に基づいてガードインターバル判定器によりガードインターバルの期間長が推定される。
【００１２】
ここで、本発明にかかるガード相関器によれば、遅延器は最も短いガードインターバルの期間長を単位としてそれぞれ該単位のｎ（ｎ＝自然数）倍の期間、乗算器の出力を遅延する遅延器で構成され、さらに遅延加算器は同一の期間入力を遅延して遅延信号を加算する同一の構成ですむため、回路規模が小さくて済む。
【００１３】
また、遅延器を乗算器の出力を入力とするシフトレジスタによって構成してもよく、このようにしたときは遅延器の構成が簡単になる。
【００１４】
【発明の実施の形態】
以下、本発明にかかるガード相関器を実施の形態によって説明する。
【００１５】
図１は、本発明にかかるカード相関器の構成を示すブロック図である。
【００１６】
本発明の実施の一形態にかかるカード相関器２０は、図１に示すように、受信ＯＦＤＭ変調波を１ＯＦＤＭシンボル期間遅延器１によって１ＯＦＤＭの有効シンボル期間遅延させ、受信ＯＦＤＭ変調波と１ＯＦＤＭシンボル期間遅延器１からの出力信号とを乗算器２によって乗算し、乗算器２からの出力信号を１／３２幅遅延器４、２／３２幅遅延器６、３／３２幅遅延器８、４／３２幅遅延器１０、５／３２幅遅延器１２、６／３２幅遅延器１４および７／３２幅遅延器１６に供給してそれぞれの遅延器による遅延時間、１／３２幅、２／３２幅、３／３２幅、４／３２幅、５／３２幅、６／３２幅、７／３２幅遅延させる。
【００１７】
乗算器２からの出力は１／３２幅遅延加算器３に供給して１／３２幅の期間遅延させ、この遅延信号を遅延期間すなわち１／３２幅にわたって加算を行い、１／３２幅遅延器４からの出力は１／３２幅遅延加算器５に供給して１／３２幅の期間遅延させ、この遅延信号を遅延期間すなわち１／３２幅にわたって加算を行い、２／３２幅遅延器６からの出力は１／３２幅遅延加算器７に供給して１／３２幅の期間遅延させ、この遅延信号を遅延期間すなわち１／３２幅にわたって加算を行い、３／３２幅遅延器８からの出力は１／３２幅遅延加算器９に供給して１／３２幅の期間遅延させ、ここ遅延信号を遅延期間すなわち１／３２幅にわたって加算を行う。
【００１８】
同様に、４／３２幅遅延器１０からの出力は１／３２幅遅延加算器１１に供給して１／３２幅の期間遅延させ、この遅延信号を遅延期間すなわち１／３２幅にわたって加算を行い、５／３２幅遅延器１２からの出力は１／３２幅遅延加算器１３に供給して１／３２幅の期間遅延させ、この遅延信号を遅延期間すなわち１／３２幅にわたって加算を行い、６／３２幅遅延器１４からの出力は１／３２幅遅延加算器１５に供給して１／３２幅の期間遅延させ、この遅延信号を遅延期間すなわち１／３２幅にわたって加算を行い、７／３２幅遅延器１６からの出力は１／３２幅遅延加算器１７に供給して１／３２幅の期間遅延させ、ｋの遅延信号を遅延期間すなわち１／３２幅にわたって加算を行う。
【００１９】
１／３２幅遅延加算器３、５、７、９、１１、１３、１５および１７からの加算出力はガードインターバル判定器１８に供給し、ガードインターバルの期間長を判定する。
【００２０】
ガードインターバル判定器１８におけるガードインターバルの期間長の判定は、１／３２幅遅延加算器３からの各時点における出力によって１／３２幅のガードインターバル時間長判定のためのデータとし、１／３２幅遅延加算器３および５からの各時点における出力を加算した値によって１／１６（＝１／３２＋１／３２）幅のガードインターバル時間長判定のためのデータとし、１／３２幅遅延加算器３、５、７および９からの各時点における出力を加算した値によって１／８幅のガードインターバル時間長判定のためのデータとし、１／３２幅遅延加算器３、５、７、９、１１、１３、１５および１７からの各時点における出力を加算した値によって１／４幅のガードインターバル時間長判定のためのデータとしして、各判定のためのデータのピークが出力される周期に基づいてガードインターバルの期間長を判定する。
【００２１】
次に、上記の作用を図２に基づいて具体的に説明する。説明を簡単にするため、１／３２幅を４サンプル分の期間として説明する。
【００２２】
乗算器２の出力が、１サンプル期間の時間間隔で時刻ｔ０、ｔ１、ｔ２、ｔ３、…のときに出力Ｄ０、Ｄ１、Ｄ２、Ｄ３、…とすると、１／３２幅遅延加算器３の入力は…、…、…、…、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…となり、２／３２幅遅延器６の出力、すなわち１／３２幅遅延加算器７の入力は…、…、…、…、…、…、…、…、Ｄ０、Ｄ１、Ｄ２、Ｄ３、…となる。
【００２３】
例えば時刻ｔ３１において、１／３２遅延加算器３の入力はＤ３１であり、１／３１遅延器４の出力は４シンボル分遅れたＤ２７であり、１／３２幅遅延器１２の出力は２０シンボル分遅れたＤ１１である。また、例えば時刻ｔ３１において、１／３２遅延加算器３の出力は４シンボル分を加算した（Ｄ２８＋Ｄ２９＋Ｄ３０＋Ｄ３１）であり、１／３２遅延加算器５の出力は４シンボル分を加算した（Ｄ２４＋Ｄ２５＋Ｄ２６＋Ｄ２７）であり、１／３２遅延加算器１３の出力は４シンボル分を加算した（Ｄ８＋Ｄ９＋Ｄ１０＋Ｄ１１）である。
【００２４】
これらの様子は横軸を時刻にとって各遅延器、各遅延加算器の出力を表せば図２に示す如くになる。
【００２５】
したがって、ガードインターバル判定器１８において、例えば時刻ｔ３３を例に取れば、１／３２幅のガードインターバル時間長判定のためのデータは（Ｄ３０＋Ｄ３１＋Ｄ３２＋Ｄ３３）であり、１／１６幅のガードインターバル時間長判定のためのデータは（Ｄ２６＋Ｄ２７＋Ｄ２８＋Ｄ２９＋Ｄ３０＋Ｄ３１＋Ｄ３２＋Ｄ３３）である。１／８幅のガードインターバル時間長判定のためのデータ、１／４幅のガードインターバル時間長判定のためのデータについては省略するが、これらのデータについては容易に理解されよう。
【００２６】
なお、本実施の一形態では１／３２〜７／３２幅遅延器４、６、８、１０、１２、１４、１６が設けてあるが、これは図３に示すように乗算器２からの出力が供給されるシフトレジスタ２１にて構成した７／３２幅遅延器１つで実現することもできて構成は簡単になる。
【００２７】
さらに、７／３２幅遅延出力のあとに１／３２幅遅延加算器があるので、必要になる遅延量は１／４幅となる。従来の方法でも１／４幅遅延加算器では内部的に１／４幅遅延器が入っているので、必要になる遅延量は同じで増加することはない。
【００２８】
またさらに、従来の方法によるときは、１／４幅、１／８幅、１／１６幅、１／３２幅の４つの遅延加算器が必要であって、合計すると１５／３２幅の加算を実行する必要がある。例えば、ＩＳＤＢ−Ｔモード１の場合、１ＯＦＤＭシンボルは２０４８サンプルであるから９６０回の加算を必要とする。これに対してガード相関器２０によれば１／３２幅の遅延加算器が８つなので８／３２幅の加算実行ですむ。したがって例えば、ＩＳＤＢ−Ｔモード１の場合、５１２回の加算回数となり、８／１５の計算回数の節約になる。また、同じ構成の１／３２幅遅延加算器を複数使うので、より回路を単純化することができる。
【００２９】
これは、例えば図２において、時刻ｔ３１における１／３２幅遅延加算器３の出力と時刻ｔ３５の１／３２遅延加算器５の出力とは同じである。同様に、時刻ｔ３１における１／３２幅遅延加算器５の出力と時刻ｔ３５の１／３２遅延加算器７の出力とは同じであり、さらに時刻ｔ３２における１／３２幅遅延加算器３の出力と時刻ｔ３６の１／３２遅延加算器５の出力とは同じであり、時刻ｔ３２における１／３２幅遅延加算器５の出力と時刻ｔ３６の１／３２遅延加算器７の出力とは同じである。
【００３０】
これらから、１／３２幅遅延加算器５の出力は１／３２幅遅延加算器３の出力を１／３２幅遅延させたものということができて、同じ構成の１／３２幅遅延加算器を複数使うので、より回路を単純化することができることになる。
【００３１】
上記のように、ガード相関器２０によれば従来のガード相関器より加算回数を８／１５に減らすことができるという効果がある。
【００３２】
【発明の効果】
以上説明したように本発明にかかるガード相関器によれば、加算回数を減らすことができ、かつ回路規模を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかるガード相関器の構成を示すブロック図である。
【図２】本発明の実施の一形態にかかるガード相関器の作用の説明図である。
【図３】本発明の実施の一形態にかかるガード相関器における遅延器の他の構成を示すブロック図である。
【図４】ガード相関の説明図である。
【図５】従来のガード相関器の構成を示すブロック図である。
【符号の説明】
１  １ＯＦＤＭシンボル期間遅延器
２  乗算器
３、５、７、９、１１、１３、１５および１７  １／３２幅遅延加算器
４  １／３２幅遅延器
６  ２／３２幅遅延器
８  ３／３２幅遅延器
１０  ４／３２幅遅延器
１２  ５／３２幅遅延器
１４  ６／３２幅遅延器
１６  ６／３２幅遅延器
１８  ガードインターバル判定器
２１  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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