(57)【特許請求の範囲】
【請求項１】
直列に接続された複数のＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタに接続されたＮＭＯＳトランジスタとを備えたＳＯＩ構造のＣＭＯＳ回路において、
上記ＰＭＯＳトランジスタは、ボディが、ゲートに接続されたものであり、
上記ＮＭＯＳトランジスタは、ボディが、グランドに接続された低側基準電位配線に接続されたＳＯＩ構造のＣＭＯＳ回路において、
上記ＰＭＯＳトランジスタのボディとゲートとを接続する、上記ボディの電位の下限値を、電源電位と、電源電位からビルトイン電位を引いた値との間の値にする電位制限回路を備えたことを特徴とするＳＯＩ構造のＣＭＯＳ回路。
【請求項２】
直列に接続された複数のＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタに接続されたＮＭＯＳトランジスタとを備えたＳＯＩ構造のＣＭＯＳ回路において、
上記ＰＭＯＳトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、上記ボディの電位を、電源電位と、電源電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、
上記ＮＭＯＳトランジスタは、ボディが、グランドに接続された低側基準電位配線に接続されたものである
ことを特徴とするＳＯＩ構造のＣＭＯＳ回路。
【請求項３】
直列に接続された複数のＰＭＯＳトランジスタと、上記ＰＭＯＳトランジスタに接続されたＮＭＯＳトランジスタとを備えたＳＯＩ構造のＣＭＯＳ回路において、
上記ＮＭＯＳトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、上記ボディの電位を、接地電位と、接地電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、
上記ＰＭＯＳトランジスタは、ボディが、電源に接続された高側基準電位配線に接続されたものである
ことを特徴とするＳＯＩ構造のＣＭＯＳ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、直列に接続された複数のＰＭＯＳトランジスタを備えたＳＯＩ構造のＣＭＯＳ回路に関するものである。
【０００２】
【従来の技術】
大規模集積回路（以下、ＬＳＩという）の高性能化は留まることを知らず、回路の高集積化、高速化が進行している。それにつれて、消費電力が増大している。最新のマイクロプロセッサでは、消費電力が数十ワットに達する製品も存在する。消費電力の増大により、チップ内部で発生する熱量が信頼性に影響するという問題、発熱対策として冷却用ファンなどを設けた場合に製造コストが増大するという問題、携帯情報端末機器に用いた場合に電池時間が低減するため使い勝手が悪くなるという問題などが生じている。そこで、エレクトロニクス業界およびユーザの双方にとって、ＬＳＩの性能を維持しつつ、消費電力を低減することが、急務の技術課題となっている。
【０００３】
消費電力を低減するために、最も有効な対策は、電源電圧を低くすることである。しかし、電源電圧を低くすると、ＭＯＳトランジスタの速度性能が低下し、回路の動作速度が低下してしまう。そこで、これまで、ＣＭＯＳ回路に対して、電源電圧を低くしても、動作速度が低下しないように、種々の対策が提案されてきた。最近、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造のＣＭＯＳ回路が注目されている。
【０００４】
ＳＯＩ構造のＣＭＯＳ回路の利点として、以下の３つを挙げることができる。第１に、文献１「“ＳＯＩ技術の研究開発動向”，応用物理，第６４巻，第１１号，ｐ１１０４−１１１０（１９９５）」の１１０６頁、右欄の２行目から８行目に記載されているように、ＳＯＩ構造のＣＭＯＳ回路は埋め込み酸化膜を備えているため寄生容量が小さく、従って、負荷の充放電に要する時間が短くなり動作速度が速くなるという点である。すなわち、電源電圧を低くしても、回路の動作速度を高く維持することができるという点である。
【０００５】
第２に、文献１の１１０６頁、右欄の２３行目から３３行目に記載されているように、電源電圧を低くしても基板バイアス電位によりＭＯＳトランジスタのしきい値電圧が上昇しないためＭＯＳトランジスタのスイッチング速度が低下せず、従って、電源電圧を低くしても、回路の動作速度を高く維持することができるという点である。
【０００６】
第３に、文献２「“Ａ  Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  ＭＯＳＦＥＴ（ＤＴＭＯＳ）  ｆｏｒ  Ｕｌｔｒａ−Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｏｐｅｒａｔｉｏｎ”，ＩＥＤＭ９４，ｐ８０９−８１２（１９９４）」に記載されているように、ＭＯＳトランジスタのボディの電位を制御することにより電源電圧を低くしてもＭＯＳトランジスタの電流駆動能力を維持することができ、従って、電源電圧を低くしても、回路の動作速度を高く維持することができるという点である。
【０００７】
図１４は従来のＳＯＩ構造のＣＭＯＳ回路の構成図である。図１４はＮＯＲ回路を示している。図１４において、１０１，１０２は第１，第２のＰＭＯＳトランジスタ、１０３，１０４は第１，第２のＮＭＯＳトランジスタである。また、１０５は電源に接続された高側基準電位配線、１０６はグランドに接続された低側基準電位配線である。また、Ａ，Ｂは信号が入力する第１，第２の入力端子、Ｃは信号が出力する出力端子である。
【０００８】
図１４に示す従来の回路では、第１，第２のＰＭＯＳトランジスタ１０１，１０２および第１，第２のＮＭＯＳトランジスタ１０３，１０４のボディを各トランジスタのゲートに接続することによって、電源電圧が低い場合でも、回路の動作速度を高く維持している。
【０００９】
【発明が解決しようとする課題】
従来のＳＯＩ構造のＣＭＯＳ回路は以上のように構成されているので、電源電圧を低くしても、回路の動作速度を高く維持することができる。しかし、このような従来のＳＯＩ構造のＣＭＯＳ回路でも、以下に示す課題がある。すなわち、一般に、ＮＭＯＳトランジスタのシリコン中での電子の移動度はＰＭＯＳトランジスタのシリコン中での正孔（以下、ホールという）の移動度に比べて約２倍大きく、従って、文献３「日経マイクロデバイス，９月号，１９９４年」の１５３頁、図１１に示されているように、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの寸法が等しい場合、ＮＭＯＳトランジスタの電流値はＰＭＯＳトランジスタの電流値に比べて約２倍大きいが、回路が高集積化し電源電圧が低くなると移動度の乖離はさらに大きくなり、電流値の乖離もそれにつれてさらに大きくなる。その結果、ＮＯＲ回路などの直列に接続された複数のＰＭＯＳトランジスタを備えているＣＭＯＳ回路の論理しきい値が電源電位と接地電位との中間値からずれるため、回路動作に余裕がなくなりノイズに対する耐性が低くなる。また、出力信号の立ち上がりと立ち下がりの遷移時間が極端に異なるようになるため、高性能のＬＳＩを設計し製造することが困難となり回路の信頼性が低くなる。
【００１０】
このような課題に対して、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの寸法を変更することにより対処する方法もあるが、その場合には、効率的なトランジスタの配置や配線が困難となるため、回路のレイアウトが複雑となるなどの新たな課題も生じる。
【００１１】
この発明は上記のような課題を解決するためになされたもので、論理しきい値を電源電位と接地電位との中間値に近づけることができるＳＯＩ構造のＣＭＯＳ回路を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るＳＯＩ構造のＣＭＯＳ回路は、ＰＭＯＳトランジスタのボディとゲートとを接続する、ボディの電位の下限値を、電源電位と、電源電位からビルトイン電位を引いた値との間の値にする電位制限回路を備えたものである。
【００１４】
この発明に係るＳＯＩ構造のＣＭＯＳ回路は、ＰＭＯＳトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、ボディの電位を、電源電位と、電源電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、ＮＭＯＳトランジスタのボディをグランドに接続された低側基準電位配線に接続したものである。
【００１５】
この発明に係るＳＯＩ構造のＣＭＯＳ回路は、ＮＭＯＳトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、ボディの電位を、接地電位と、接地電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、ＰＭＯＳトランジスタのボディを電源に接続された高側基準電位配線に接続したものである。
【００１６】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＳＯＩ構造のＣＭＯＳ回路を示す構成図である。図１はＮＯＲ回路を示している。図１において、１，２は第１，第２のＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、３，４は第１，第２のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ）である。また、５は電源に接続された電源電位ＶＤＤの高側基準電位配線、６はグランドに接続された接地電位ＶＳＳの低側基準電位配線である。また、Ａ，Ｂは信号が入力する第１，第２の入力端子、Ｃは信号が出力する出力端子である。
【００１７】
図１に示すこの発明の実施の形態１の回路では、第１，第２のＰＭＯＳトランジスタ１，２を直列に接続し、第１，第２のＮＭＯＳトランジスタ３，４を第２のＰＭＯＳトランジスタ２に接続している。
【００１８】
また、第１，第２のＰＭＯＳトランジスタ１，２のボディを各トランジスタのゲートに接続し、第１，第２のＮＭＯＳトランジスタ３，４のボディを低側基準電位配線６に接続している。
【００１９】
また、第１の入力端子Ａを第１のＰＭＯＳトランジスタ１のゲートおよび第１のＮＭＯＳトランジスタ３のゲートに接続し、第２の入力端子Ｂを第２のＰＭＯＳトランジスタ２のゲートおよび第２のＮＭＯＳトランジスタ４のゲートに接続している。
【００２０】
次に動作について説明する。
第１のＰＭＯＳトランジスタ１のゲートに接地電位ＶＳＳのＬ信号が入力し、第１のＰＭＯＳトランジスタ１がＯＮ状態となるとき、第１のＰＭＯＳトランジスタ１のボディが接地電位ＶＳＳとなり、第１のＰＭＯＳトランジスタ１のしきい値電圧が低くなるため、電流駆動能力が高くなる。
【００２１】
また、第１のＰＭＯＳトランジスタ１のゲートに電源電位ＶＤＤのＨ信号が入力し、第１のＰＭＯＳトランジスタ１がＯＦＦ状態となるとき、第１のＰＭＯＳトランジスタ１のボディが電源電位ＶＤＤとなり、第１のＰＭＯＳトランジスタ１のしきい値電圧が高くなるため、リーク電流が減少する。
【００２２】
同様に、第２のＰＭＯＳトランジスタ２のゲートにＬ信号が入力し、第２のＰＭＯＳトランジスタ２がＯＮ状態となるとき、第２のＰＭＯＳトランジスタ２のボディが接地電位ＶＳＳとなり、第２のＰＭＯＳトランジスタ２のしきい値電圧が低くなるため、電流駆動能力が高くなる。
【００２３】
また、第２のＰＭＯＳトランジスタ２のゲートにＨ信号が入力し、第２のＰＭＯＳトランジスタ２がＯＦＦ状態となるとき、第２のＰＭＯＳトランジスタ２のボディが電源電位ＶＤＤとなり、第２のＰＭＯＳトランジスタ２のしきい値電圧が高くなるため、リーク電流が減少する。
【００２４】
一方、第１のＮＭＯＳトランジスタ３のゲートにＬ信号が入力しても、Ｈ信号が入力しても、第１のＮＭＯＳトランジスタ３のしきい値電圧は変化しないため、電流駆動能力、リーク電流は変化しない。
【００２５】
以上のように、この実施の形態１によれば、第１，第２のＰＭＯＳトランジスタ１，２のボディを各トランジスタのゲートに接続し、第１，第２のＮＭＯＳトランジスタ３，４のボディを低側基準電位配線６に接続している。このため、第１，第２のＰＭＯＳトランジスタ１，２がＯＮ状態のとき、第１，第２のＰＭＯＳトランジスタ１，２の電流駆動能力が高くなるのに対して、第１，第２のＮＭＯＳトランジスタ３，４がＯＮ状態のときでも、第１，第２のＮＭＯＳトランジスタ３，４の電流駆動能力は高くならず、第１，第２のＰＭＯＳトランジスタ１，２の電流駆動能力が第１，第２のＮＭＯＳトランジスタ３，４の電流駆動能力に近づき、第１，第２のＰＭＯＳトランジスタ１，２の電流値と第１，第２のＮＭＯＳトランジスタ３，４の電流値の乖離が小さくなる。従って、第１，第２のＰＭＯＳトランジスタ１，２および第１，第２のＮＭＯＳトランジスタ３，４の寸法を変更することなしに、ＣＭＯＳ回路の論理しきい値が電源電位ＶＤＤと接地電位ＶＳＳとの中間値側に補正されるため、回路動作に余裕が生まれノイズに対する耐性が高くなる効果が得られる。また、出力信号の立ち上がりおよび立ち下がりの遷移時間の差が小さくなるため、高性能のＬＳＩを設計し製造することが容易となり回路の信頼性が高くなる効果が得られる。
【００２６】
また、第１，第２のＰＭＯＳトランジスタ１，２は、ＯＮ状態となるとき、電流駆動能力が高く、ＯＦＦ状態となるとき、リーク電流が低い理想的なトランジスタ動作をする効果が得られる。
【００２７】
実施の形態２．
上記実施の形態１では、第１，第２のＰＭＯＳトランジスタ１，２のボディを各トランジスタのゲートに直接接続しているため、電源電位ＶＤＤがビルトイン電位ＶＢＬより大きい場合、第１，第２のＰＭＯＳトランジスタ１，２のソースとボディとの間にビルトイン電位ＶＢＬ以上の電圧がかかる場合がある。すなわち、電源電位ＶＤＤがビルトイン電位ＶＢＬより大きい場合、第１，第２のＰＭＯＳトランジスタ１，２のゲートにＬ信号が入力するとき、第１，第２のＰＭＯＳトランジスタ１，２のボディが接地電位ＶＳＳとなり、ソースが電源電位ＶＤＤとなるため、ソースとボディとの間にビルトイン電位ＶＢＬ以上の電圧がかかる。このとき、第１，第２のＰＭＯＳトランジスタ１，２は、ボディがベース、ソース，ドレインがエミッタ，コレクタとして機能する寄生バイポーラ動作をするため、正常な動作ができなくなる。
【００２８】
この実施の形態２では、電源電位ＶＤＤがビルトイン電位ＶＢＬより大きい場合でも、第１，第２のＰＭＯＳトランジスタ１，２のソースとボディとの間にビルトイン電位ＶＢＬ以上の電圧がかかることがないように、第１，第２のＰＭＯＳトランジスタ１，２のボディを各トランジスタのゲートに電位制限回路を介して接続する場合について説明する。
【００２９】
図２はこの発明の実施の形態２によるＳＯＩ構造のＣＭＯＳ回路を示す構成図である。図２はＮＯＲ回路を示している。図２において、７は第１のＰＭＯＳトランジスタ１のボディとゲートとを接続する第１の電位制限回路（電位制限回路）、８は第２のＰＭＯＳトランジスタ２のボディとゲートとを接続する第２の電位制限回路（電位制限回路）である。その他の構成要素は図１に同一符号を付して示したものと同等である。
【００３０】
図３はこの発明の実施の形態２によるＳＯＩ構造のＣＭＯＳ回路に用いる第１，第２の電位制限回路の構成図である。図３において、９はゲートとドレインとが接続された第３のＰＭＯＳトランジスタである。また、Ｄは第１のＰＭＯＳトランジスタ１のゲートあるいは第２のＰＭＯＳトランジスタ２のゲートと接続する接続端子であり、Ｅは第１のＰＭＯＳトランジスタ１のボディあるいは第２のＰＭＯＳトランジスタ２のボディと接続する接続端子である。
【００３１】
図３に示すこの発明の実施の形態２によるＳＯＩ構造のＣＭＯＳ回路に用いる第１，第２の電位制限回路７，８は、第３のＰＭＯＳトランジスタ９のしきい値電圧を変えることにより、グランドを基準としたボディの電位の下限値ＶＨを、電源電位ＶＤＤと、電源電位ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の値にするものである。すなわち、第３のＰＭＯＳトランジスタ９のしきい値電圧を変えることにより、ボディの電位の下限値ＶＨを、図４に示すように、直線ＶＨ＝ＶＤＤと直線ＶＨ＝ＶＤＤ−ＶＢＬとの間の値にするものである。なお、図４の縦軸はＶＨであり、横軸はＶＤＤである。
【００３２】
例えば、第１のＰＭＯＳトランジスタ１のゲートに図５（Ａ）に示す上限が電源電位ＶＤＤであり下限が接地電位ＶＳＳであるパルス信号が入力する場合、第１のＰＭＯＳトランジスタ１のボディの電位は、図５（Ｂ）に示すように、パルス信号の電位がＶＨ以下のときＶＨとなり、パルス信号の電位がＶＨより大きいときパルス信号と同じ電位となる。なお、図５（Ａ）の縦軸は入力信号の電位であり、図５（Ｂ）の縦軸はボディの電位であり、図５（Ａ），（Ｂ）の横軸は時間である。
【００３３】
以上のように、この実施の形態２によれば、第１，第２のＰＭＯＳトランジスタ１，２のボディを各トランジスタのゲートに電位制限回路を介して接続し、第１，第２のＮＭＯＳトランジスタ３，４のボディを低側基準電位配線６に接続しているので、実施の形態１と同様の効果が得られる。
【００３４】
また、第１，第２のＰＭＯＳトランジスタ１，２のボディを各トランジスタのゲートに電位制限回路を介して接続しているので、電源電位ＶＤＤがビルトイン電位ＶＢＬより大きい場合でも正常に動作する効果が得られる。
【００３５】
実施の形態３．
図６はこの発明の実施の形態３によるＳＯＩ構造のＣＭＯＳ回路を示す構成図である。図６はＮＯＲ回路を示している。図６において、１０は第１，第２のＰＭＯＳトランジスタ１，２のボディと高側基準電位配線５とを接続するボディ電位発生回路である。その他の構成要素は図１に同一符号を付して示したものと同等である。
【００３６】
図７はこの発明の実施の形態３によるＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路の構成図である。図７において、１１，１２は第４，第５のＰＭＯＳトランジスタ、１３〜１５は第１〜第３のキャパシタ、１６はコイル、１７は抵抗である。また、Ｆは高側基準電位配線５と接続する接続端子、Ｇは第１，第２のＰＭＯＳトランジスタ１，２のボディと接続する接続端子、Ｈはグランドと接続する接続端子である。
【００３７】
図７に示すこの発明の実施の形態３によるＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路１０は、交互にオン・オフさせる第４，第５のＰＭＯＳトランジスタ１１，１２のオン・オフ時間を変えることにより、ソースを基準としたボディの電位ＶＨを、電源電位ＶＤＤと、電源電位ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の一定の値にするものである。すなわち、第４，第５のＰＭＯＳトランジスタ１１，１２のオン・オフ時間を変えることにより、ボディの電位ＶＨを、図８に示すように、直線ＶＨ＝ＶＤＤと直線ＶＨ＝ＶＤＤ−ＶＢＬとの間の一定の値にするものである。なお、図８の縦軸はＶＨであり、横軸はＶＤＤである。
【００３８】
以上のように、この実施の形態３によれば、第１，第２のＰＭＯＳトランジスタ１，２のボディを高側基準電位配線５にボディ電位発生回路１０を介して接続し、第１，第２のＮＭＯＳトランジスタ３，４のボディを低側基準電位配線６に接続している。このため、第１，第２のＰＭＯＳトランジスタ１，２がＯＮ状態のとき、第１，第２のＰＭＯＳトランジスタ１，２の電流駆動能力が高くなるのに対して、第１，第２のＮＭＯＳトランジスタ３，４がＯＮ状態のときでも、第１，第２のＮＭＯＳトランジスタ３，４の電流駆動能力は高くならず、第１，第２のＰＭＯＳトランジスタ１，２の電流駆動能力が第１，第２のＮＭＯＳトランジスタ３，４の電流駆動能力に近づき、第１，第２のＰＭＯＳトランジスタ１，２の電流値と第１，第２のＮＭＯＳトランジスタ３，４の電流値の乖離が小さくなる。従って、実施の形態１と同様の効果が得られる。
【００３９】
また、第１，第２のＰＭＯＳトランジスタ１，２のボディを各トランジスタのゲートに接続していないため、第１，第２のＰＭＯＳトランジスタ１，２のゲートに入力する信号の寄生容量が実施の形態１および実施の形態２の場合より小さくなる効果が得られる。
【００４０】
また、第１，第２のＰＭＯＳトランジスタ１，２のボディを高側基準電位配線５にボディ電位発生回路１０を介して接続しているので、第１，第２のＰＭＯＳトランジスタ１，２のボディの電位ＶＨが一定の値となり、実施の形態１および実施の形態２のように第１，第２のＰＭＯＳトランジスタ１，２のボディの電位ＶＨが変化する場合より、正確な回路シミュレーションを実現でき、信頼性の高い回路を設計し、製造することが容易となる効果が得られる。これは、ボディの電位ＶＨが変化する場合、トランジスタの電気特性が複雑に変化するためである。
【００４１】
なお、図７に示すボディ電位発生回路１０で、ボディの電位ＶＨを、電源電位ＶＤＤと、電源電位ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の一定の値にすることができない場合には、図９に示すように、図７に示す回路に、ゲートとドレインとが接続された第６のＰＭＯＳトランジスタ１８を接続することにより、ボディの電位ＶＨを、電源電位ＶＤＤと、電源電位ＶＤＤからビルトイン電位ＶＢＬを引いた値との間の一定の値にすることができる。
【００４２】
実施の形態４．
図１０はこの発明の実施の形態４によるＳＯＩ構造のＣＭＯＳ回路を示す構成図である。図１０はＮＯＲ回路を示している。図１０において、１９は第１，第２のＮＭＯＳトランジスタ３，４のボディと高側基準電位配線５とを接続するボディ電位発生回路である。その他の構成要素は図１に同一符号を付して示したものと同等である。
【００４３】
図１１はこの発明の実施の形態４によるＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路の構成図である。図１１において、２０，２１は第３，第４のＮＭＯＳトランジスタ、２２は奇数個のインバータを直列に接続した構成のリング発振回路、２３は第４のキャパシタである。また、Ｉは第１，第２のＮＭＯＳトランジスタ３，４のボディと接続する接続端子、Ｊはグランドと接続する接続端子である。高側基準電位配線５はリング発振回路２２の各インバータと接続する。
【００４４】
図１１に示すこの発明の実施の形態４によるＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路１９は、第３，第４のＮＭＯＳトランジスタ２０，２１のしきい値電圧を変えることにより、ソースを基準としたボディの電位ＶＨを、接地電位ＶＳＳと、接地電位ＶＳＳからビルトイン電位ＶＢＬを引いた値との間の一定の値にするものである。すなわち、第３，第４のＮＭＯＳトランジスタのオン・オフ時間を変えることにより、ボディの電位ＶＨを、図１２に示すように、直線ＶＨ＝ＶＳＳと直線ＶＨ＝ＶＳＳ−ＶＢＬとの間の一定の値にするものである。なお、図１２の縦軸はＶＨであり、横軸はＶＤＤである。
【００４５】
以上のように、この実施の形態４によれば、第１，第２のＮＭＯＳトランジスタ３，４のボディを高側基準電位配線５にボディ電位発生回路１９を介して接続し、第１，第２のＰＭＯＳトランジスタ１，２のボディを低側基準電位配線６に接続している。このため、第１，第２のＰＭＯＳトランジスタ１，２がＯＮ状態のときでも、第１，第２のＰＭＯＳトランジスタ１，２の電流駆動能力が高くならないのに対して、第１，第２のＮＭＯＳトランジスタ３，４がＯＮ状態のとき、第１，第２のＮＭＯＳトランジスタ３，４の電流駆動能力は低くなり、第１，第２のＮＭＯＳトランジスタ３，４の電流駆動能力が第１，第２のＰＭＯＳトランジスタ１，２の電流駆動能力に近づき、第１，第２のＰＭＯＳトランジスタ１，２の電流値と第１，第２のＮＭＯＳトランジスタ３，４の電流値の乖離が小さくなる。従って、第１，第２のＰＭＯＳトランジスタ１，２および第１，第２のＮＭＯＳトランジスタ３，４の寸法を変更することなしに、ＣＭＯＳ回路の論理しきい値が電源電位ＶＤＤと接地電位ＶＳＳとの中間値側に補正されるため、回路動作に余裕が生まれノイズに対する耐性が高くなる効果が得られる。また、出力信号の立ち上がりおよび立ち下がりの遷移時間の差が小さくなるため、高性能のＬＳＩを設計し製造することが容易となり回路の信頼性が高くなる効果が得られる。
【００４６】
また、第１，第２のＮＭＯＳトランジスタ３，４のボディを高側基準電位配線５にボディ電位発生回路１９を介して接続しているので、第１，第２のＮＭＯＳトランジスタ３，４のしきい値電圧が高くなりリーク電流が小さくなる効果が得られる。
【００４７】
なお、図１１に示すボディ電位発生回路１９では、ボディ電位ＶＨを、接地電位ＶＳＳと、接地電位ＶＳＳからビルトイン電位ＶＢＬを引いた値との間の一定の値にすることができない場合には、図１３に示すように、図１１に示す回路に、ゲートとドレインとが接続された第５のＮＭＯＳトランジスタ２４を接続することにより、ボディの電位ＶＨを、接地電位ＶＳＳと、接地電位ＶＳＳからビルトイン電位ＶＢＬを引いた値との間の一定の値にすることができる。
【００４８】
この発明の関連技術として、ＰＭＯＳトランジスタのボディを正の一定の電位とする例およびＮＭＯＳトランジスタのボディを負の一定の電位とする例が特開平３−６６１５９号公報および特開平９−５５６５２号公報に示されているが、これらの公報にはボディの電位の大きさについて何ら示されていない。
【００４９】
【発明の効果】
以上のように、この発明によれば、ＳＯＩ構造のＣＭＯＳ回路を、ＰＭＯＳトランジスタのボディとゲートとを接続する、ボディの電位の下限値を、電源電位と、電源電位からビルトイン電位を引いた値との間の値にする電位制限回路を備えるように構成したので、電源電位がビルトイン電位より大きい場合でも正常に動作する効果がある。
【００５１】
この発明によれば、ＳＯＩ構造のＣＭＯＳ回路を、ＰＭＯＳトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、ボディの電位を、電源電位と、電源電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、ＮＭＯＳトランジスタのボディがグランドに接続された低側基準電位配線に接続するように構成したので、ＣＭＯＳ回路の論理しきい値が電源電位と接地電位との中間値側に補正され、回路動作に余裕が生まれノイズに対する耐性が高くなる効果がある。
また、出力信号の立ち上がりおよび立ち下がりの遷移時間の差が小さくなり、高性能のＬＳＩを設計し製造することが容易となり回路の信頼性が高くなる効果がある。
さらに、ＰＭＯＳトランジスタのボディの電位が一定の値となり、正確な回路シミュレーションを実現でき、信頼性の高い回路を設計し、製造することが容易となる効果がある。
【００５２】
この発明によれば、ＳＯＩ構造のＣＭＯＳ回路を、ＮＭＯＳトランジスタのボディと、電源に接続された高側基準電位配線とを接続する、ボディの電位を、接地電位と、接地電位からビルトイン電位を引いた値との間の一定の値にするボディ電位発生回路を備え、ＰＭＯＳトランジスタのボディが電源に接続された高側基準電位配線に接続するように構成したので、ＣＭＯＳ回路の論理しきい値が電源電位と接地電位との中間値側に補正され、回路動作に余裕が生まれノイズに対する耐性が高くなる効果がある。また、出力信号の立ち上がりおよび立ち下がりの遷移時間の差が小さくなり、高性能のＬＳＩを設計し製造することが容易となり回路の信頼性が高くなる効果がある。また、ＮＭＯＳトランジスタのしきい値電圧が高くなりリーク電流が小さくなる効果が得られる。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＳＯＩ構造のＣＭＯＳ回路を示す構成図である。
【図２】この発明の実施の形態２によるＳＯＩ構造のＣＭＯＳ回路を示す構成図である。
【図３】この発明の実施の形態２によるＳＯＩ構造のＣＭＯＳ回路に用いる第１，第２の電位制限回路を示す構成図である。
【図４】ＰＭＯＳトランジスタのボディの電位の下限の範囲を示すグラフ図である。
【図５】この発明の実施の形態２によるＳＯＩ構造のＣＭＯＳ回路の動作説明図である。
【図６】この発明の実施の形態３によるＳＯＩ構造のＣＭＯＳ回路を示す構成図である。
【図７】この発明の実施の形態３によるＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路を示す構成図である。
【図８】ＰＭＯＳトランジスタのボディの電位の範囲を示すグラフ図である。
【図９】この発明の実施の形態３によるＳＯＩ構造のＣＭＯＳ回路に用いる他のボディ電位発生回路を示す構成図である。
【図１０】この発明の実施の形態４によるＳＯＩ構造のＣＭＯＳ回路を示す構成図である。
【図１１】この発明の実施の形態４によるＳＯＩ構造のＣＭＯＳ回路に用いるボディ電位発生回路を示す構成図である。
【図１２】ＮＭＯＳトランジスタのボディの電位の範囲を示すグラフ図である。
【図１３】この発明の実施の形態４によるＳＯＩ構造のＣＭＯＳ回路に用いる他のボディ電位発生回路を示す構成図である。
【図１４】従来のＳＯＩ構造のＣＭＯＳ回路を示す構成図である。
【符号の説明】
１，２  第１，第２のＰＭＯＳトランジスタ（ＰＭＯＳトランジスタ）、３，４  第１，第２のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタ）、５  高側基準電位配線、６  低側基準電位配線、７，８  第１，第２の電位制限回路（電位制限回路）、１０，１９  ボディ電位発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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