(57)【特許請求の範囲】
【請求項１】
縦続接続された複数段の基本遅延ステージの各段より所定の遅延出力を導出できる第１の回路を備えた遅延回路であって、
上記第１の回路と縦続接続され、上記第１の回路の基本遅延ステージと同じ構成の基本遅延ステージと、当該基本遅延ステージの入出力部に設けられた２つの遅延導出回路とを有し、これら遅延導出回路の出力を加算して基本遅延ステージの遅延時間の１．５倍の遅延時間をもって入力信号を遅延可能な１．５遅延ステージを備えた第２の回路
を有する遅延回路。
【請求項２】
上記第２の回路は、信号入力ラインに対して、上記１．５遅延ステージと並列に接続された基本遅延ステージと、切換信号の入力に応じて当該基本遅延ステージまたは上記１．５遅延ステージの出力信号のうちのいずれかを選択して出力する選択回路とを有し、
かつ、外部信号の指示に応じて、上記切換信号を上記選択回路に出力する制御回路
を有する請求項１記載の遅延回路。
【請求項３】
上記基本遅延ステージは、ベースに信号が入力される一対の差動増幅用トランジスタと、当該一対の差動増幅用トランジスタに駆動電流を供給する電流源とを有し、
上記第２の回路は、上記基本遅延ステージの入力側および出力側にそれぞれ接続された一対の差動増幅用トランジスタと、当該入力側および出力側の一対の差動増幅用トランジスタに、上記基本遅延ステージの電流源の電流値の中間の電流値の駆動電流を供給する電流源と、上記入力側および出力側の一対の差動増幅用トランジスタの各出力が共通に接続された共通出力回路とを有する
請求項１記載の遅延回路。
【請求項４】
上記第１の回路は、切換信号の入力に応じて各基本遅延ステージの出力信号または当該基本ステージへの入力信号のうちのいずれかを選択して出力する選択回路とを有し、
かつ、外部信号の指示に応じて、上記切換信号を上記選択回路に出力する制御回路
を有する請求項１記載の遅延回路。
【請求項５】
上記第１の回路は、複数段の基本遅延ステージの各段間に接続された一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに電流源から動作電流を供給する電流スイッチとを有する複数の差動増幅器と、上記複数の差動増幅器の一対の差動増幅用トランジスタの各出力に共通に接続された共通出力回路とを有し、
かつ、外部信号の指示に応じて、上記第１の回路の複数の差動増幅器の電流スイッチを選択的に制御して一対の差動増幅器を作動させる制御回路
を有する請求項１記載の遅延回路。
【請求項６】
上記第１の回路は、初段の基本遅延ステージの入力側に、一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに電流源から動作電流を供給する電流スイッチとを備え、出力が当該第１の回路の共通出力回路に接続された差動増幅器を有する
請求項５記載の遅延回路。
【請求項７】
上記第１の回路の複数の差動増幅器の電流スイッチは共通の電流源に接続され、当該共通電流源から動作電流を供給する
請求項５記載の遅延回路
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延時間を任意に設定可能な遅延回路に関するものである。
【０００２】
【従来の技術】
出願人は、特開平４−１７４１０号公報に開示されているような、遅延特性の直線性に優れ、ＩＣテスター等に好適な遅延回路を提案した。
【０００３】
具体的には、この遅延回路は、遅延すべき入力信号が供給される入力端子と、Ｎ段（Ｎ≧２）からなり互いに縦続接続された複数段の遅延ステージと、これら複数段の遅延ステージの各段間に接続されるとともに、一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに共通電流源から動作電流を供給する電流スイッチとを有する複数の差動増幅器と、上記複数の差動増幅器の一対の差動増幅用トランジスタの各出力に共通に接続された共通出力端子と、上記複数の差動増幅器の電流スイッチを選択的に制御する制御回路とを有している。
【０００４】
このような構成を有する遅延回路は、複数の差動増幅器のいずれの電流スイッチを選択した場合でも、差動増幅器による遅延量は一定になるので遅延特性の直線性が良好になるとともに、単一の共通電流源を用いるので消費電力の低減を図れるという利点がある。
【０００５】
【発明が解決しようとする課題】
ところが、上述した遅延回路では、遅延ステージの遅延時間をτＣとした場合に、分解能τＣを０．５τＣに精度アップしようとすると、１ステップ遅延時間を０．５τＣにしなければならず、分解能τＣに対して大幅な消費電力アップとなる。また、大幅な素子数の増大を招く。
【０００６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、消費電力の増大および素子数の増大を抑止でき、精度のよい０．５τＣ分解能を持つ遅延回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、縦続接続された複数段の基本遅延ステージの各段より所定の遅延出力を導出できる第１の回路を備えた遅延回路であって、上記第１の回路と縦続接続され、上記第１の回路の基本遅延ステージと同じ構成の基本遅延ステージと、当該基本遅延ステージの入出力部に設けられた２つの遅延導出回路とを有し、これら遅延導出回路の出力を加算して基本遅延ステージの遅延時間の１．５倍の遅延時間をもって入力信号を遅延可能な１．５遅延ステージを備えた第２の回路を有する。
【０００８】
また、本発明の遅延回路では、上記第２の回路は、信号入力ラインに対して、上記１．５遅延ステージと並列に接続された基本遅延ステージと、切換信号の入力に応じて当該基本遅延ステージまたは上記１．５遅延ステージの出力信号のうちのいずれかを選択して出力する選択回路とを有し、かつ、外部信号の指示に応じて、上記切換信号を上記選択回路に出力する制御回路を有する。
【０００９】
また、本発明の遅延回路では、上記基本遅延ステージは、ベースに信号が入力される一対の差動増幅用トランジスタと、当該一対の差動増幅用トランジスタに駆動電流を供給する電流源とを有し、上記第２の回路は、上記基本遅延ステージの入力側および出力側にそれぞれ接続された一対の差動増幅用トランジスタと、当該入力側および出力側の一対の差動増幅用トランジスタに、上記基本遅延ステージの電流源の電流値の中間の電流値の駆動電流を供給する電流源と、上記入力側および出力側の一対の差動増幅用トランジスタの各出力が共通に接続された共通出力回路とを有する。
【００１０】
また、本発明の遅延回路では、上記第１の回路は、切換信号の入力に応じて各基本遅延ステージの出力信号または当該基本ステージへの入力信号のうちのいずれかを選択して出力する選択回路とを有し、かつ、外部信号の指示に応じて、上記切換信号を上記選択回路に出力する制御回路を有する。
【００１１】
また、本発明の遅延回路では、上記第１の回路は、複数段の基本遅延ステージの各段間に接続された一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに電流源から動作電流を供給する電流スイッチとを有する複数の差動増幅器と、上記複数の差動増幅器の一対の差動増幅用トランジスタの各出力に共通に接続された共通出力回路とを有し、かつ、外部信号の指示に応じて、上記第１の回路の複数の差動増幅器の電流スイッチを選択的に制御して一対の差動増幅器を作動させる制御回路を有する。
【００１２】
本発明の遅延回路によれば、第２の回路において、第１の回路を構成する縦続接続された基本遅延ステージと同じ遅延ステージの入出力部に設けられた遅延導出回路の出力が加算されて、精度の良い１．５  τＣ遅延時間が生成される。
また、１．５遅延ステージの出力と基本遅延ステージの出力が切換信号に応じて切り換えられる。これにより、精度の良い０．５ステップ遅延回路を実現できる。
また、精度の良い０．５ステップ分解能プログラマブル遅延回路を構成することができる。
【００１３】
【発明の実施の形態】
図１は、本発明に係る遅延回路の一実施形態を示す回路図である。
図１に示すように、本遅延回路１０は、縦続接続された複数段の基本遅延ステージの各段より所定の遅延出力を導出できる第１の回路としてのτＣステップ遅延回路２０と、遅延時間をτＣと１．５τＣで任意に切り換え可能な第２の回路としての０．５τＣステップ遅延回路３０とを縦続接続して構成され、τＣステップ遅延回路２０の遅延時間の調整は、制御回路４０による切換信号Ｓ４０１  〜Ｓ４０ｎ  に基づいて行い、０．５τＣステップ遅延回路３０野遅延時間の切り換えは制御回路４０による切換信号Ｓ５００  に基づいて行うように構成されている。
図１の遅延回路１０は、τＣステップ遅延回路２０の前段に０．５τＣステップ遅延回路３０が縦続接続された構成例である。
【００１４】
τＣステップ遅延回路２０は、図２に示すように、遅延時間がτＣに設定された複数段（たとえばＮ段、ただしＮ≧２）の、たとえば逆相の信号を入出力する２入力２出力の基本遅延ステージＧ２０１  ，Ｇ２０２  ，Ｇ２０３  ，・・，（Ｇ２０Ｎ  ：図示せず）、差動増幅用ｎｐｎ型トランジスタＱＤ２０１  ，ＱＤ２０２  、ＱＤ２０３  ，ＱＤ２０４  、ＱＤ２０５  ，ＱＤ２０６  、ＱＤ２０７  ，ＱＤ２０８  、・・、電流スイッチ用ｎｐｎ型トランジスタＱＳ２０１  ，ＱＳ２０２  ，ＱＳ２０３  ，ＱＳ２０４，・・，（ＱＳ２０Ｎ  ：図示せず）、出力用ｎｐｎ型トランジスタＱＯ２０１  ，ＱＯ２０２  、共通電流源Ｉ２０１  、出力段用電流源Ｉ２０２  ，Ｉ２０３  、および負荷用抵抗素子Ｒ２０１  ，Ｒ２０２  により構成されている。
【００１５】
トランジスタＱＤ２０１  およびＱＤ２０２  はエミッタ同士が接続され、ベースが前段の０．５τＣステップ遅延回路３０の２出力とτＣステップ遅延回路２０の初段の第１遅延ステージＧ２０１  との正負の２入力との間にそれぞれ接続され、各コレクタは共通出力段のトランジスタＱＯ２０１  、ＱＯ２０２  のベースにそれぞれ接続されている。また、エミッタ同士の接続点が電流スイッチとしてのトランジスタＱＳ２０１  のコレクタに接続されている。
【００１６】
そして、各遅延ステージの段間にも一対の差動用トランジスタのベースが接続されている。
すなわち、第１遅延ステージＧ２０１  の正側出力と第２遅延ステージＧ２０２  の正側入力との間にトランジスタＱＤ２０３  のベースが接続され、第１遅延ステージＧ２０１  の負側出力と第２遅延ステージＧ２０２  の負側入力との間にトランジスタＱＤ２０４  のベースが接続されている。トランジスタＱＤ２０３  とＱＤ２０４  のエミッタ同士が接続され、その接続点が電流スイッチとしてのトランジスタＱＳ２０２  のコレクタに接続されている。また、トランジスタＱＤ２０３  ，Ｑ２０４  の各コレクタは共通出力段のトランジスタＱＯ２０１  、ＱＯ２０２  のベースにそれぞれ接続されている。
第２遅延ステージＧ２０２  の正側出力と第３遅延ステージＧ２０３  の正側入力との間にトランジスタＱＤ２０５  のベースが接続され、第２遅延ステージＧ２０２  の負側出力と第３遅延ステージＧ２０６  の負側入力との間にトランジスタＱＤ２０６  のベースが接続されている。トランジスタＱＤ２０５  とＱＤ２０６  のエミッタ同士が接続され、その接続点が電流スイッチとしてのトランジスタＱＳ２０３  のコレクタに接続されている。また、トランジスタＱＤ２０５  ，Ｑ２０６  の各コレクタは共通出力段のトランジスタＱＯ２０１  、ＱＯ２０２  のベースにそれぞれ接続されている。
以下同様にして、各遅延ステージの段間に差動増幅用トランジスタのベースが接続されている。
【００１７】
また、各差動増幅用トランジスタＱＤ２０１  ，ＱＤ２０３  ，ＱＤ２０５  ，ＱＤ２０７  ，・・、のコレクタは抵抗素子Ｒ２０１  を介して、トランジスタＱＤ２０２  ，ＱＤ２０４  ，ＱＤ２０６  ，ＱＤ２０８  、・・、のコレクタは抵抗素子Ｒ２０２  を介して電源電圧ＶＣＣの共通の供給端子ＴＶＣＣ  に接続されている。
また、電流スイッチとしてのトランジスタＱＳ２０１  ，ＱＳ２０２  ，ＱＳ２０３  ，ＱＳ２０４  ，・・、のエミッタは電流値Ｉｒｅｆ  の共通電流源Ｉ２０１  に接続されている。そして、トランジスタＱＳ２０１  のベースは切換端子ＴＳＷ１  に接続され、トランジスタＱＳ２０２  のベースは切換端子ＴＳＷ２  に接続され、トランジスタＱＳ２０３  のベースは切換端子ＴＳＷ３  に接続され、そして図示しないトランジスタＱＳ２０Ｎ  のベースが切換端子ＴＳＷＮ  に接続される。
【００１８】
さらに、出力用トランジスタＱＯ２０１  ，ＱＯ２０２  のコレクタは電源電圧ＶＣＣの共通の供給端子ＴＶＣＣ  に接続されている。トランジスタＱＯ２０１  のエミッタは電流源Ｉ２０２  に接続されているとともに、出力端子Ｔ／ＯＵＴに接続されている。トランジスタＱＯ２０２  のエミッタは電流源Ｉ２０３  に接続されているとともに、出力端子ＴＯＵＴ  に接続されている。
【００１９】
上記構成において、差動増幅用トランジスタＱＤ２０１  ，ＱＤ２０２  および電流スイッチ用トランジスタＱＳ２０１  により第１差動増幅器Ｄ２０１  が構成されている。同様に、差動増幅用トランジスタＱＤ２０３  ，ＱＤ２０４  および電流スイッチ用トランジスタＱＳ２０２  により第２差動増幅器Ｄ２０２  が構成され、差動増幅用トランジスタＱＤ２０５  ，ＱＤ２０６  および電流スイッチ用トランジスタＱＳ２０３  により第３差動増幅器Ｄ２０３  が構成され、差動増幅用トランジスタＱＤ２０７  ，ＱＤ２０８  および電流スイッチ用トランジスタＱＳ２０４  により第４差動増幅器Ｄ２０４  が構成される。
【００２０】
これら、差動増幅器Ｄ２０１  ，Ｄ２０２  ，Ｄ２０３  ，Ｄ２０４  ，・・、は制御回路４０からの切換信号Ｓ４０１  ，Ｓ４０２  ，Ｓ４０３  ，Ｓ４０４  ，・・、により選択的に切り換えられて作動制御される。
具体的には、たとえば第１差動増幅器Ｄ２０１  が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０を通過し、時間τＣまたは１．５τＣだけ遅延作用を受けた信号が増幅されそのまま出力される。
第２差動増幅器Ｄ２０２  が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０を通過し、τＣまたは１．５τＣだけ遅延作用を受けた信号が第１遅延ステージＧ２０１  でさらに時間τＣだけ遅延され、全体で２τＣまたは２．５τＣだけ遅延された信号が増幅されて出力される。
同様に、第３差動増幅器Ｄ２０３  が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０を通過、時間τＣまたは１．５τＣだけ遅延作用を受けた信号が第１および第２遅延ステージＧ２０１  ，Ｇ２０２  でさらに時間２τＣだけ遅延され、全体で３τＣまたは３．５τＣだけ遅延された信号が増幅されて出力される。
【００２１】
図３は、上記した構成を有するτＣステップ遅延回路２０の遅延特性を示す図である。
図３において、横軸は切換信号の入力タイミングを、縦軸は遅延時間をそれぞれ表している。
図３から明らかなように、図１のτＣステップ遅延回路２０は、τＣの刻み幅で直線性が非常に良好である。
【００２２】
また、図４は、遅延時間τＣの基本遅延ステージの具体的な構成例を示す回路図である。
この基本遅延ステージＧ（τＣ）は、図４に示すように、差動増幅用ｎｐｎ型トランジスタＱＤ１０１  ，ＱＤ１０２  、電流スイッチ用ｎｐｎ型トランジスタＱＳ１０１  、出力用ｎｐｎ型トランジスタＱＯ１０１  ，ＱＯ１０２  、電流値２ｉの電流源Ｉ１０１  、、電流値Ｉの電流源Ｉ１０２  ，Ｉ１０３  、および抵抗素子Ｒ１０１  ，Ｒ１０２  により構成されている。
【００２３】
トランジスタＱＤ１０１  のベースが正側入力端子Ｔｉｎに接続され、トランジスタＱＤ１０２  のベースが負側入力端子Ｔ／ｉｎ  に接続され、両トランジスタＱＤ１０１  ，ＱＤ１０２  のエミッタ同士が接続され、その接続点がトランジスタＱＳ１０１  のコレクタに接続されている。トランジスタＱＤ１０１  のコレクタは抵抗素子Ｒ１０１  を介して電源電圧ＶＣＣの供給端子ＴＶＣＣ  に接続されているとともに、トランジスタＱＯ１０１  のベースに接続されている。トランジスタＱＤ１０２のコレクタは抵抗素子Ｒ１０２  を介して電源電圧ＶＣＣの供給端子ＴＶＣＣ  に接続されているとともに、トランジスタＱＯ１０２  のベースに接続されている。
トランジスタＱＳ１０１  のベースは基準信号Ｖｒｅｆの供給端子Ｔｒｅｆ  に接続され、エミッタが電流源Ｉ１０１  に接続されている。
さらに、トランジスタＱＯ１０１  のエミッタは電流源Ｉ１０２  に接続されているとともに、出力端子Ｔ／ｏｕｔに接続されている。トランジスタＱＯ１０２  のエミッタは電流源Ｉ１０３  に接続されているとともに、出力端子Ｔｏｕｔ  に接続されている。
【００２４】
０．５τＣステップ遅延回路３０は、逆相の信号が入力される遅延時間がτＣに設定された２入力２出力の遅延ステージＧ３０１  、逆相の信号が入力される遅延時間が１．５τＣに設定された２入力２出力の遅延ステージＧ３０２  、および遅延ステージＧ３０１  またはＧ３１１  で遅延された信号のいずれかを制御回路４０による切換信号Ｓ５００  の入力レベルに応じて選択し、次段のτＣステップ遅延回路２０に出力する選択回路としてのマルチプレクサ（ＭＵＸ）Ｍ３０１  により構成されている。
【００２５】
マルチプレクサＭ３０１  は、たとえば切換信号５００  がハイレベルで供給されるとτＣ遅延ステージＧ３０１  の出力を選択し、ローレベルで供給されると１．５τＣ遅延ステージＧ３１０  の出力を選択して、次段のτＣステップ遅延回路２０に出力する。
【００２６】
遅延時間がτＣの遅延ステージＧ３０１  は、図４の示す回路構成と同様の回路構成を有しており、逆相の入力信号を差動増幅用トランジスタＱＤ１０１  ，ＱＤ１０２  で増幅し、トランジスタＱＰ１０１  ，ＱＯ１０２  のエミッタフォロワからなる出力バッファを介し、τＣだけ遅延させてマルチプレクサＭ３０１  に出力する。
【００２７】
遅延時間が１．５τＣの遅延ステージＧ３０１  は、たとえば図５に示すように、図４に示す構成と同様の回路構成を有する遅延時間がτＣの遅延ステージＧ３０２  、差動増幅用ｎｐｎ型トランジスタＱＤ３０１  ，ＱＤ３０２  、ＱＤ３０３  ，ＱＤ３０４  、電流スイッチ用ｎｐｎ型トランジスタＱＳ３０１  ，ＱＳ３０２  、出力用ｎｐｎ型トランジスタＱＯ３０１  ，ＱＯ３０２  、電流値ｉの電流源Ｉ３０１  ，Ｉ３０２  、電流値Ｉの電流源Ｉ３０３  ，Ｉ３０４  および抵抗素子Ｒ３０１  ，Ｒ３０２  により構成されている。
【００２８】
トランジスタＱＤ３０１  およびＱＤ３０２  はエミッタ同士が接続され、ベースが逆相の信号Ｖｉｎ，Ｖ／ｉｎ  の入力端子Ｔｉｎ，Ｔ／ｉｎ  （実際には入力信号ＶＩＮ，Ｖ／ＩＮ  の入力端子ＴＩＮ，Ｔ／ＩＮ  ）と遅延ステージＧ３０２  の正負の２入力との間にそれぞれ接続され、各コレクタは共通出力段のトランジスタＱＯ３０１  、ＱＯ３０２  のベースにそれぞれ接続されている。また、エミッタ同士の接続点が電流スイッチとしてのトランジスタＱＳ３０１  のコレクタに接続されている。
トランジスタＱＤ３０３  およびＱＤ３０４  はエミッタ同士が接続され、ベースが遅延ステージＧ３０２  の正負の２出力にそれぞれ接続され、各コレクタは共通出力段のトランジスタＱＯ３０１  、ＱＯ３０２  のベースにそれぞれ接続されている。また、エミッタ同士の接続点が電流スイッチとしてのトランジスタＱＳ３０２  のコレクタに接続されている。
【００２９】
また、各差動増幅用トランジスタＱＤ３０１  ，ＱＤ３０３  のコレクタは抵抗素子Ｒ３０１  を介して、トランジスタＱＤ３０２  ，ＱＤ３０４  のコレクタは抵抗素子Ｒ３０２  を介して電源電圧ＶＣＣの共通の供給端子ＴＶＣＣ  にそれぞれ接続されている。
また、電流スイッチとしてのトランジスタＱＳ３０１  ，ＱＳ３０２  のエミッタはそれぞれ電流源Ｉ３０１  ，Ｉ３０２  に接続され、ベースは基準信号Ｖｒｅｆの供給端子Ｖｒｅｆ  に共通に接続されている。
【００３０】
さらに、出力用トランジスタＱＯ３０１  ，ＱＯ３０２  のコレクタは電源電圧ＶＣＣの共通の供給端子ＴＶＣＣ  に接続されている。トランジスタＱＯ３０１  のエミッタは電流源Ｉ３０３  に接続されているとともに、マルチプレクサＭ３０１  の入力に接続されている。トランジスタＱＯ３０２  のエミッタは電流源Ｉ３０４  に接続されているとともに、マルチプレクサＭ３０１  の入力に接続されている。
【００３１】
この１．５τＣ遅延ステージＧ３１０  は、電流スイッチとしてのトランジスタＱＳ３０１  ，ＱＳ３０２  のベースに共通の基準信号Ｖｒｅｆを供給、すなわち両トランジスタＱＳ３０１  ，ＱＳ３０２  のベース電位を同一レベルに保持し、基本遅延ステージＧ３０２  の入力側の差動増幅器と出力側の差動増幅器を出力を加算（ワイヤードオア）することにより、１．５τＣなる遅延時間を得ている。
【００３２】
ここで、上記構成を有する１．５τＣ遅延ステージＧ３１０  による遅延時間調整について、図６および図７を参照して説明する。
図６は、図５の遅延ステージＧ３１０  の電流スイッチとしてのトランジスタＱＳ３０１  ，ＱＳ３０２  のベースにそれぞれ調整信号ＶＡＤＪ  、Ｖ／ＡＤＪを供給し、かつ、トランジスタＱＳ３０１  ，ＱＳ３０２  のエミッタをそれぞれ電流源Ｉ３０１  ，Ｉ３０２  に接続し、これらエミッタと電流源との接続点同士が抵抗素子Ｒ３０３  を介して接続した構成を示している。なお、トランジスタＱＳ３０１  のベースは調整端子ＴＡＤＪ  に接続され、トランジスタＱＳ３０２  のベースは調整端子Ｔ／ＡＤＪに接続されている。
【００３３】
また、図７は、図６において調整信号Ｖ／ＡＤＪ、ＶＡＤＪ  間（Ｖ／ＡＤＪ−ＶＡＤＪ  ）の電圧を可変した場合の図６の遅延ステージの出力遅延時間の変化量を示す図である。
図７において、横軸がＶ／ＡＤＪ、ＶＡＤＪ  間（Ｖ／ＡＤＪ−ＶＡＤＪ  ）の電圧を、縦軸が遅延時間をそれぞれ表している。
【００３４】
今、制御回路４０による調整信号ＶＡＤＪ  およびＶ／ＡＤＪのレベルが、ＶＡＤＪ  ＞＞Ｖ／ＡＤＪの関係を満足し、トランジスタＱＳ３０１  のエミッタ電流が２ｉのときの遅延時間をτＣとすると、Ｖ／ＡＤＪ＞＞ＶＡＤＪ  で、トランジスタＱＳ３０２  のエミッタ電流が２ｉの時の遅延時間は２τＣであることは明らかである。
図７からわかるように、調整信号ＶＡＤＪ  およびＶ／ＡＤＪの電圧レベルを相補的に変えることにより、１．５τＣ遅延ステージＧ３１０  によって、最大２τｃをもって任意の時間を設定することができる。
そして、ＶＡＤＪ  ＝Ｖ／ＡＤＪの関係を満足するとき、すなわちＶ／ＡＤＪ−ＶＡＤＪ  ＝０のとき１．５τＣの遅延時間を得ることができる。
したがって、図５の回路においては、電流スイッチとしてのトランジスタＱＳ３０１  ，ＱＳ３０２  のベースに同じ信号Ｖｒｅｆを供給し、両トランジスタＱＳ３０１  ，ＱＳ３０２  のベース電位を同一レベルに保持することにより、１．５τＣなる遅延時間を得ている。
【００３５】
制御回路４０は、外部信号ＳＥＸＴ  を受けて、τＣステップ遅延回路２０の上述した電流スイッチを選択的に作動制御するための切換信号Ｓ４０１  ，Ｓ４０２  ，Ｓ４０３  ，Ｓ４０４  ，・・をτＣステップ遅延回路２０に選択的に出力するとともに、０．５τＣステップ遅延回路３０の出力を選択的に切り換えるための切換信号Ｓ５０をマルチプレクサＭ３０１  に出力する。
【００３６】
次に、上記構成による動作を説明する。
図示しない外部装置から、遅延時間を指示する外部信号ＳＥＸＴ  が制御回路４０に供給される。制御回路４０では、外部信号ＳＥＸＴ  の指示に従って遅延時間を設定すべく、ハイレベルまたはローレベルの切換信号Ｓ５００  が０．５τＣステップ遅延回路２０に出力され、また、指示に従って一の切換信号Ｓ４０１  〜Ｓ４０Ｎ  が選択されてτＣステップ遅延回路３０に出力される。
【００３７】
０．５τＣステップ遅延回路３０では、逆相の入力信号ＶＩＮ，Ｖ／ＩＮ  がτＣ遅延ステージＧ３０１  および１．５τＣ遅延ステージＧ３１０  に並列に入力され、それぞれのステージでτＣおよび、１．５τＣだけ遅延されてマルチプレクサＭ３０１  に入力される。
このとき、切換信号Ｓ５００  がハイレベルで供給されている場合には、τＣ遅延ステージＧ３０１  の出力が選択されて次段のτＣステップ遅延回路２０に出力される。一方、切換信号Ｓ５００  がローレベルで供給されている場合には、１．５τＣ遅延ステージＧ３１０  の出力が選択されて次段のτＣステップ遅延回路２０に出力される。
【００３８】
τＣステップ遅延回路２０では、たとえば制御回路４０により切換信号Ｓ４０１  が供給され、第１差動増幅器Ｄ２０１  が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０においてτＣまたは１．５τＣの遅延作用を受けた信号が増幅され、全体でτＣまたは１．５τＣだけ遅延されて出力される。
また、切換信号Ｓ４０２  が供給され、第２差動増幅器Ｄ２０２  が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０においてτＣまたは１．５τＣの遅延作用を受けた信号が、第１遅延ステージＧ２０１  でさらに時間τＣだけ遅延され、全体で２τＣまたは２．５τＣだけ遅延された信号が増幅されて出力される。
さらにまた、切換信号Ｓ４０３  が供給され、第３差動増幅器Ｄ２０３  が選択され作動状態にあるときには、０．５τＣステップ遅延回路３０においてτＣまたは１．５τＣの遅延作用を受けた信号が、第１および第２遅延ステージＧ２０１  ，Ｇ２０２  でさらに時間２τＣだけ遅延され、全体で３τＣまたは３．５τＣだけ遅延された信号が増幅されて出力される。
【００３９】
以上のように、本実施形態によれば、縦続接続された複数段の基本遅延ステージの各段より所定の遅延出力を導出できる第１の回路としてのτＣステップ遅延回路２０と、遅延時間をτＣと１．５τＣで任意に切り換え可能な第２の回路としての０．５τＣステップ遅延回路３０とを縦続接続して構成し、０．５τＣステップ遅延回路３０は基本ステージＧ３０１  と、遅延時間がτＣの基本遅延ステージと回路構成が同じ基本遅延ステージの入出力部に遅延導出回路を設け、その出力を加算するこにより１．５τＣの遅延時間を得る１．５τＣ遅延ステージＧ３１０  と、切換信号Ｓ５００  に基づいて基本遅延ステージＧ３０１  または１．５τＣ遅延ステージＧ３１０  の出力のいずれかを選択して出力するマルチプレクサＭ３０１  を有するので、精度の良い１．５τＣ遅延時間を生成でき、簡単な構成で、消費電力の増大および素子数の増大を抑止でき、精度のよい０．５τＣ分解能を持つ遅延回路を実現できる。
また、１．５τＣ遅延ステージＧ３１０  の出力とτＣ遅延ステージＧ３０１  の出力をマルチプレクサＭ３０１  で選択して出力するので、精度の良い０．５τＣステップ遅延回路を構成することができる。
また、τＣステップ遅延回路２０と０．５τＣステップ遅延回路３０を組み合わせることにより、精度の良い０．５τＣ分解能プログラマブル遅延回路を構成することができる。
また、高速信号処理遅延回路にも最適である。
【００４０】
なお、本実施形態では、図５に示すように、τＣステップ遅延回路２０において、各遅延ステージＧ２０１  ，Ｇ２０２  ，Ｇ２０３  ，・・、の入力側および出力側に各差動増幅器Ｄ２０１  ，Ｄ２０２  ，Ｄ２０３  ，Ｄ２０４  ，・・を設けた構成を例に説明したが、これに限定されるものではない。
たとえば、図８に示すように、各遅延ステージＧ２０１  ，Ｇ２０２  ，Ｇ２０３  ，・・、の入力側および出力側にマルチプレクサＭ２０１  ，Ｍ２０２  ，Ｍ２０３  を設けるように構成しても、上述した効果と同様の効果を得ることができる。
【００４１】
この場合、マルチプレクサＭ２０１  は切換信号Ｓ５０１  がハイレベルのときは第１遅延ステージＧ２０１  の出力を選択し、ローレベルの場合は入力信号を次段の第２遅延ステージＧ２０２  およびマルチプレクサＭ２０２  に出力する。
マルチプレクサＭ２０２  は切換信号Ｓ５０２  がハイレベルのときは第２遅延ステージＧ２０２  の出力を選択し、ローレベルの場合は前段のマルチプレクサＭ２０１  の出力を次段の第３遅延ステージＧ２０３  およびマルチプレクサＭ２０３  に出力する。
そして、マルチプレクサＭ２０３  は切換信号Ｓ５０３  がハイレベルのときは第３遅延ステージＧ２０３  の出力を選択し、ローレベルの場合は前段のマルチプレクサＭ２０２  の出力を選択して信号ＶＯＵＴ  ，Ｖ／ＯＵＴとして出力端子ＴＯＵＴ  、Ｔ／ＯＵＴから出力する。
【００４２】
【発明の効果】
以上説明したように、本発明によれば、簡単な構成で、消費電力の増大および素子数の増大を抑止でき、精度のよい０．５τＣ分解能を持つ遅延回路を実現できる。
また、高速信号処理遅延回路にも最適である。
【図面の簡単な説明】
【図１】本発明に係る遅延回路の一実施形態を示す回路図である。
【図２】本発明に係るτＣステップ遅延回路の具体的な構成例を示す回路図である。
【図３】τＣステップ遅延回路の遅延特性を示す図である。
【図４】遅延時間がτＣである遅延ステージの具体的な構成例を示す回路図である。
【図５】遅延時間が１．５τＣである遅延ステージの具体的な構成例を示す回路図である。
【図６】１．５τＣ遅延ステージの遅延時間調整を説明するための図である。
【図７】調整信号Ｖ／ＡＤＪ、ＶＡＤＪ  間（Ｖ／ＡＤＪ−ＶＡＤＪ  ）の電圧を可変した場合の図６の遅延ステージの出力遅延時間の変化量を示す図である。
【図８】本発明に係るτＣステップ遅延回路の他の構成例を示す回路図である。
【符号の説明】
１０…遅延回路、２０，２０ａ…τＣステップ遅延回路、３０…０．５τＣステップ遅延回路、４０…制御回路、ＱＤ１０１  ，ＱＤ１０２  …差動増幅用ｎｐｎ型トランジスタ、ＱＳ１０１  …電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ１０１  ，ＱＯ１０２  …出力用ｎｐｎ型トランジスタ、Ｉ１０１  …電流値２ｉの電流源、Ｉ１０２  ，Ｉ１０３  …電流値Ｉの電流源、Ｒ１０１  ，Ｒ１０２  …負荷用抵抗素子、Ｇ２０１  ，Ｇ２０２  ，Ｇ２０３  ，・・，…基本遅延ステージ、ＱＤ２０１  ，ＱＤ２０２  、ＱＤ２０３  ，ＱＤ２０４  、ＱＤ２０５  ，ＱＤ２０６  、ＱＤ２０７  ，ＱＤ２０８  ，・・，…差動増幅用ｎｐｎ型トランジスタ、ＱＳ２０１  ，ＱＳ２０２  ，ＱＳ２０３  ，ＱＳ２０４，・・，…電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ２０１  ，ＱＯ２０２  …出力用ｎｐｎ型トランジスタ、Ｉ２０１  …共通電流源、Ｉ２０２  ，Ｉ２０３  …出力段用電流源、Ｒ２０１  ，Ｒ２０２  …負荷用抵抗素子、Ｍ２０１  〜Ｍ２０３  …マルチプレクサ、Ｇ３０１  …基本遅延ステージ、Ｇ３１０  …１．５τＣ遅延ステージ、Ｍ３０１  …マルチプレクサ、ＱＤ３０１  ，ＱＤ３０２  、ＱＤ３０３  ，ＱＤ３０４  …差動増幅用ｎｐｎ型トランジスタ、ＱＳ３０１  ，ＱＳ３０２  …電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ３０１  ，ＱＯ３０２  …出力用ｎｐｎ型トランジスタ、Ｉ３０１  ，Ｉ３０２  …電流値ｉの電流源、Ｉ３０３  ，Ｉ３０４  …電流値Ｉの電流源、Ｒ３０１  ，Ｒ３０２  ，Ｒ３０３  …抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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