(57)【特許請求の範囲】
【請求項１】
中央に位置したダイパッドと、前記ダイパッドの左側及び右側に各々位置して２列のボールパッドアレイを各々有する第１ボールパッド領域及び第２ボールパッド領域とを含むＣＳＰ半導体素子であって、
前記第１ボールパッド領域はＴＳＯＰで右側に位置するパッドらを具備し、
前記第２ボールパッド領域はＴＳＯＰで左側に位置するパッドらを具備し、
前記第１ボールパッド領域の第１列はＴＳＯＰの偶数番号ピンを下の番号から順に具備して第２列はＴＳＯＰの奇数番号ピンを下の番号から順に具備し、
前記第２ボールパッド領域の第１列はＴＳＯＰの偶数番号ピンを上の番号から順に具備して第２列はＴＳＯＰの奇数番号ピンを上の番号から順に具備することを特徴とするＣＳＰ半導体素子。
【請求項２】
前記ＴＳＯＰの偶数及び奇数番号ピンはダイパッドと連結されないＮＣピンに沿ってボールパッド配置順序が変わることを特徴とする請求項１記載のＣＳＰ半導体素子。
【請求項３】
前記ダイパッドはシングルパッドアレイを持つことを特徴とする請求項１記載のＣＳＰ半導体素子。
【請求項４】
前記ダイパッドはダブルパッドアレイを持つことを特徴とする請求項１記載のＣＳＰ半導体素子。
【請求項５】
中央に位置したダイパッドと、前記ダイパッドの左側及び右側に各々位置して２列のボールパッドアレイを各々持つ第１ボールパッド領域及び第２ボールパッド領域とを含むＣＳＰ半導体素子であって、
前記第１ボールパッド領域はＴＳＯＰで右側に位置するパッドらを具備し、
前記第２ボールパッド領域はＴＳＯＰで左側に位置するパッドらを具備し、
前記第１ボールパッド領域の第１列はＴＳＯＰの奇数番号ピンを下の番号から順に具備し、第２列はＴＳＯＰの偶数番号ピンを下の番号から順に具備し、
前記第２ボールパッド領域の第１列はＴＳＯＰの奇数番号ピンを上の番号から順に具備し、第２列はＴＳＯＰの偶数番号ピンを上の番号から順に具備することを特徴とするＣＳＰ半導体素子。
【請求項６】
前記ＴＳＯＰの偶数及び奇数番号ピンはダイパッドと連結されないＮＣピンによりボールパッド配置順序が変わることを特徴とする請求項５記載のＣＳＰ半導体素子。
【請求項７】
前記ダイパッドはシングルパッドアレイを持つことを特徴とする請求項５記載のＣＳＰ半導体素子。
【請求項８】
前記ダイパッドはダブルパッドアレイを持つことを特徴とする請求項５記載のＣＳＰ半導体素子。
【請求項９】
中央に位置したダイパッドと、前記ダイパッドの左側及び右側に各々位置して２列のボールパッドアレイを各々有する第１ボールパッド領域及び第２ボールパッド領域とを含むＣＳＰ半導体素子であって、
前記第１ボールパッド領域は第１及び第２列のボールパッドアレイを有し、ＴＳＯＰの右側に位置するパッドらが前記第１及び第２列に順に１つずつ割り当てられ、第１列は第２列よりＴＳＯＰピンの上の番号が割り当てられ、
前記第２ボールパッド領域は第３及び第４列のボールパッドアレイを有し、ＴＳＯＰの左側に位置するパッドらが前記第３及び第４列に順に１つずつ割り当てられ、第３列は第４列よりＴＳＯＰピンの上の番号が割り当てられることを特徴とするＣＳＰ半導体素子。
【請求項１０】
前記ＣＳＰボールパッドはダイパッドと連結しないＮＣパッドをさらに含むことを特徴とする請求項９記載のＣＳＰ半導体素子。
【請求項１１】
前記ダイパッドはシングルパッドアレイを持つことを特徴とする請求項９記載のＣＳＰ半導体素子。
【請求項１２】
前記ダイパッドはダブルパッドアレイを持つことを特徴とする請求項９記載のＣＳＰ半導体素子。
【請求項１３】
外部パッケージとの連結のための少なくとも１列のＬＯＣパッドを有する構造の半導体装置において、同じダイをＴＳＯＰと共用できるようにするＣＳＰピンの配置方法であって、
前記ＴＳＯＰの左側ピンらを複数のボールパッドアレイを有するＣＳＰの右側パッドに割り当てるものであって、前記ＴＳＯＰの左側ピンらを前記ＣＳＰボールパッドアレイの各行に順に順次的に割り当てる第１段階と、
前記ＴＳＯＰの右側ピンらを複数のボールパッドアレイを有するＣＳＰの右側パッドに割り当てるものであって、前記ＴＳＯＰの右側ピンらを前記ＣＳＰボールパッドアレイの各行に順に順次的に割り当てる第２段階と
を包含する同じダイをＴＳＯＰと共用できるようにするＣＳＰピン配置方法。
【請求項１４】
前記ＣＳＰの左側及び右側パッドのボールの配列は複数の行に対し各々２列（左側に２列、右側に２列）で配列されたことを特徴とする同じダイをＴＳＯＰと共用できるようにする請求項１３記載のＣＳＰピン配置方法。
【請求項１５】
前記第１段階は、
前記ＴＳＯＰの左側ピンを前記ＣＳＰの右側パッドの複数の行に対し最上位行から最下位行まで順に対応するピンを割り当てるものであって、前記各行で優先的に第１列（左側列）にピンを割り当ててから第２列（右側列）にピンを割り当て、
前記第２段階は、
前記ＴＳＯＰの右側ピンを前記ＣＳＰの左側パッドの複数の行に対し最上位行から最下位行まで順に相応するピンを割り当てるものであって、前記各行で優先的に第４列（右側列）にピンを割り当ててから第３列（左側列）にピンを割り当てることを特徴とする同じダイをＴＳＯＰと共用できるようにする請求項１４記載のＣＳＰピン配置方法。
【請求項１６】
前記ＣＳＰの左側及び右側パッドのボールの配列は複数の行に対し各々３列（左側に３列、右側に３列）で配列されたことを特徴とする請求項１３記載の同じダイをＴＳＯＰと共用できるようにするＣＳＰピン配置方法。
【請求項１７】
前記第１段階は、
前記ＴＳＯＰの左側ピンを前記ＣＳＰの右側パッドの複数の行に対し最上位行から最下位行まで順に対応するピンを割り当てるものであって、前記各行で優先的に第１列（左側列）にピンを割り当てて、第２列（中間列）にピンを割り当ててから第３列（右側列）にピンを割り当て、
前記第２段階は、
前記ＴＳＯＰの右側ピンを前記ＣＳＰの左側パッドの複数の行に対し最上位行から最下位行まで順に対応するピンを割り当てるものであって、前記各行で優先的に第６列（右側列）にピンを割り当てて、第５列（中間列）にピンを割り当ててから第４列（左側列）にピンを割り当てることを特徴とする請求項１６記載の同じダイをＴＳＯＰと共用できるようにするＣＳＰピン配置方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高集積半導体メモリチップのパッケージに関し、特にＴＳＯＰ（薄型スモールアウトラインパッケージ：Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）及びＣＳＰ（チップサイズパッケージ：Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）のピン配置構造及びＣＳＰのピン配置方法に関する。
【０００２】
【従来の技術】
近年、高速動作チップまたは入出力（Ｉ／Ｏ）ピンが多いチップにおいて、半導体回路及びインタフェースの安定した動作のために、ＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）などの新しいパッケージ技術が採択されている。
【０００３】
一般に、半導体メモリ関連製品等のパッケージの形態、ピンの個数及び配置等に関する標準は、米国電子工業協会（ＥＩＡ：Ｅｌｅｃｔｒｏｎｉｃ  Ｉｎｄｕｓｔｒｉｅｓ  Ａｓｓｏｃｉａｔｉｏｎ）傘下機構のＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｖｉｃｅ  ＥｎｇｉｎｅｅｒｉｎｇＣｏｕｎｃｉｌ）で討議して決定されている。
【０００４】
図１は、従来の６６ピンＴＳＯＰチップのピン配置構造を例示した平面図である。図１に図示された通り、従来のＴＳＯＰピン配置構造においては、左側１及び右側２に各々３３個のピンが配置されている。
【０００５】
また、図２は、ＥＩＡＪ（Ｅｌｅｃｔｒｏｎｉｃｓ  Ｉｎｄｕｓｔｒｙ  Ａｓｓｏｃｉａｔｉｏｎ  Ｊａｐａｎ：日本標準化機構）で提案されたＣＳＰピンローテーションを説明する図であり、図１の従来ＴＳＯＰ６６ピンチップのピン配置構造に対応するＣＳＰ６０ピン配置構造を平面的に示している。
【０００６】
図１及び図２において、ダイ（ｄｉｅ）１０、ボール（ｂａｌｌ）２０、ＴＳＯＰの左側ピン１、ＴＳＯＰの右側ピン２、ＣＳＰ左側パッド３、ＣＳＰ右側パッド４が示されている。図１のＴＳＯＰピンローテーションと図２のＣＳＰピンローテーションとの相互関係を注意深くみれば次の通りである。
【０００７】
図１の左側ピンらは図２の右側列に配列され、図１の右側ピンらは図２の左側列に配列されていることがわかる。さらに、図１のＶＳＳピンとＤＱ１５ピンとは図２の第１行目に、図１のＤＱ１４ピンとＶＳＳＱピンとは図２の第２行目に順に配列されている。しかし、図２の点線で表示された第２行、５行、及び１５行目のピンローテーション（図面の矢印方向が逆転されている部分）が既存のＴＳＯＰピンローテーション（図１）と相異なることが容易に理解される。
【０００８】
すなわち、第２行、５行及び１５行目以外の行ではＣＳＰピンローテーションの偶数番号のピンが先に配置される反面、第２行、５行及び１５行目ではＣＳＰピンローテーションの奇数番号のピンが先に配置される。このようなピンローテーションでは、第２行目及び第３行目のボール間と、第５行目及び第６行目のボール間とにおいて、二つの配線（ｒｏｕｔｉｎｇ  ｌａｙｅｒ）が存在するようになっており、製造工程が困難になるという問題が生じる。
【０００９】
【発明が解決しようとする課題】
従って、このような従来のＣＳＰピンローテーションによれば、ＴＳＯＰ用に設計及び生産されたダイを共用できないだけでなく、ボールとボールとの間の配線設計が相対的に難しく、設計及び製作時に多くの費用を必要とし、特にそういう配線構造が信号干渉（ｓｉｇｎａｌ  ｉｎｔｅｒｆｅｒｅｎｃｅ）の原因になって性能低下を招くという問題があった。
【００１０】
また、図３に示すＣＳＰピンローテーションは、米国のマイクロン（Ｍｉｃｒｏｎ）社が提案したピンローテーションであり、ＬＯＣ（Ｌｅａｄ  Ｏｎ  Ｃｅｎｔｅｒ）パッドアレイがシングルパッドアレイ（ｓｉｎｇｌｅ  ｐａｄ  ａｒｒａｙ）である場合にはボール間に二つのワイヤーが通る問題は排除できるが、チップそのものがダブルパッドアレイ（ｄｏｕｂｌｅ  ｐａｄ  ａｒｒａｙ）を採択している場合にはチップの左右に割り当てられたピンの位置がＴＳＯＰとは異なるので、その適用が不可能になる問題点があった。すなわち、図４に図示した通り、二列で配列されたパッドにおいて、ある一つのパッドが反対側のピンと連結されるという不合理な構造が発生し、実質的にダブルパッドアレイには適用することができないという問題点があった。
【００１１】
本発明は上記従来の問題点を解決するためになされたものであり、チップダイパッドをピンと連結させるにあたって、上記ダイパッドアレイがＴＳＯＰ及びＣＳＰピンローテーションに全て適用可能になったメモリ素子のピン配置方法及び配置構造を提供することをその目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、ＣＳＰ半導体素子において、中央に位置したダイパッドと、上記ダイパッド左側及び右側に各々位置して２列のボールパッドアレイを各々持つ第１ボールパッド領域及び第２ボールパッド領域を含んで、上記第１ボールパッド領域はＴＳＯＰで右側に位置するパッドらを具備し、上記第２ボールパッド領域はＴＳＯＰで左側に位置するパッドらを具備し、上記第１ボールパッド領域の第１列はＴＳＯＰの偶数番号ピンを下の番号から順に具備して第２列はＴＳＯＰの奇数番号ピンを下の番号から順に具備し、上記第２ボールパッド領域の第１列はＴＳＯＰの偶数番号ピンを上の番号から順に具備して第２列はＴＳＯＰの奇数番号ピンを上の番号から順に具備することを特徴とする。
【００１３】
或いは、外部パッケージとの連結のための少なくとも１列のＬＯＣ（Ｌｅａｄ  Ｏｎ  Ｃｈｉｐ）パッドを有する構造の半導体装置において、同じダイをＴＳＯＰと共用できるようにする、本発明のＣＳＰピンの配置方法は、前記ＴＳＯＰの左側ピンらを複数のボールパッドアレイを有するＣＳＰの右側パッドに割り当てるものであって、前記ＴＳＯＰの左側ピンらを前記ＣＳＰボールパッドアレイの各行に順に順次的に割り当てる第１段階と、前記ＴＳＯＰの右側ピンらを複数のボールパッドアレイを有するＣＳＰの右側パッドに割り当てるものであって、前記ＴＳＯＰの右側ピンらを前記ＣＳＰボールパッドアレイの各行に順に順次的に割り当てる第２段階とを包含し、そのことによって上記目的を達成する。
【００１４】
【発明の実施の形態】
以下、図５から図１１を参照して、本発明の望ましい実施例を詳細に説明する。
【００１５】
図５は図１に示すＴＳＯＰと互換性を持つようにした本発明のＣＳＰ６０ピンチップのピン配置構造を説明する図であり、６４Ｍ  ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）６０ピンＣＳＰバージョン（ｖｅｒｓｉｏｎ）の平面図である。
【００１６】
図において、参照符号７はＣＳＰ左側パッドを表し、参照符号８はＣＳＰ右側パッドを表す。本発明が適用されるチップは、半導体ダイ（ｄｉｅ）上に外部パッケージとの連結のためのＬＯＣ（Ｌｅａｄ  Ｏｎ  Ｃｅｎｔｅｒ）パッドを有しており、ひとつまたは複数の列で構成されたパッドアレイを具備し得る。また、上記チップはボールパッド及びリードフレームにより連結することができ、上記ボールパッド及びボールピンがＰＣＢ（プリント回路基板：ｐｒｉｎｔ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）あるいは金属配線（ｍｅｔａｌ  ｌａｙｅｒ）により連結するようにされる。
【００１７】
図３と図５とに示すピンローテーションを比較すると、次のような差異点がわかる。すなわち、図３に示す構成では第２行、５行及び１５行目で他の配列と反対の逆転現象が発生しているが、図５に示す本発明の構成ではそういう逆転現象が全くないということに注目する必要がある。このようなピン配列の逆転は、可能なかぎりデータのスキュー（ｓｋｅｗ）を防止するためデータピンを外側に配置させるために発生している。しかしながら、このような逆転現象ではデータスキューを完壁には排除できない。なぜなら、ダイパッドの位置上あらゆるデータピンを外側に位置させることができなくて必然的に一部のデータピンが内側に位置することになるからである。
【００１８】
本発明においては、このようなデータピンの位置ルールを無視してＴＳＯＰの配列と一致させることによって、別途ＴＳＯＰ及びＣＳＰ専用ダイパッドを設計する必要がないという利点が得られる。図３に示す構成で完壁にデータスキューを防止できなければ、最終データの出力は最も遅い出力ピンのデータに左右されるので、本発明のようにデータピン配置ルールを無視しても大きな支障はない。
【００１９】
本発明の実施例を具体的に注意深くみるために、図１に示すＴＳＯＰピンローテーションと図５に示すＣＳＰピンローテーションとを具体的に注意深くみれば次の通りである。まず、図１に示すＴＳＯＰピンローテーションにおいて右側２のピンらは図５の左側パッド７に皆位置するようになっている。
【００２０】
また、図１における偶数番号のピンらは、図５において左側７の各行の第１番目に配置され、奇数番号のピンらは第２番目に順に配置される。例えば、上記ＴＳＯＰの左側ピン１らがＣＳＰの右側パッド８の２列で配列されたボールに割り当てられると仮定すると、上記ＴＳＯＰの左側ピンは各々それに対応する上記ＣＳＰの右側パッドの第１行第２列、第１行第１列、第２行第２列、第２行第１列、第３行第２列、第３行第１列、第４行第２列、第４行第１列、・・・、第１５行第２列、第１５行第１列のボールに各々順に割り当てられる。また、上記ＴＳＯＰの右側ピン２がＣＳＰの左側パッド７の２列で配列されたボールに割り当てられると仮定すると、上記ＴＳＯＰの右側ピンは各々それに対応する上記ＣＳＰの左側パッドの第１行第１列、第１行第２列、第２行第１列、第２行第２列、第３行第１列、第３行第２列、第４行第１列、第４行第２列、・・・、第１５行第１列、第１５行第２列のボールに各々順に割り当てられる。
【００２１】
従って、ＣＳＰ左側パッドの第１列はＴＳＯＰの偶数番号ピンを下の番号から順に（すなわち、番号の大きい方から順番に）具備し、第２列はＴＳＯＰの奇数番号ピンを下の番号から順に（すなわち、番号の大きい方から順番に）具備し、ＣＳＰ右側パッドの第１列はＴＳＯＰの偶数番号ピンを上の番号から順に（すなわち番号の小さい方から順番に）具備し、第２列はＴＳＯＰの奇数番号ピンを上の番号から順に（すなわち番号の小さい方から順番に）具備している。
【００２２】
また、上記ＴＳＯＰの右側ピン２がＣＳＰの左側パッド８の３列で配列されたボールに割り当てられるとすると、上記ＴＳＯＰの右側ピンは上記ＣＳＰの左側パッドの第１行第１列、第１行第２列、第１行第３列、第２行第１列、第２行第２列、第２行第３列、第３行第１列、第３行第２列、第３行第３列、第４行第１列、第４行第２列、第４行第３列、・・・、１５行１列、１５行２列、１５行３列の順に割り当てられる。もちろん、左側及び右側パッドの列らは互いに変わって配置されることもあり、ダイパッドと連結されないＮＣ（ｎｏｃｏｎｎｅｃｔｉｏｎ）ピンらは配置の時考慮しないで配置順序を変更することも可能である。
【００２３】
図面に図示された通り、本実施例に係るチップのピン配置形態はＴＳＯＰダイ（ｄｉｅ）の配置形態に対応し、１５個の行と４個の列（左側２列、右側２列）とで形成されている。このような本発明のピン配置順序によれば、従来のＴＳＯＰとは全的に互換可能で、特にこの場合にはボールとボールのピッチ間に常に単一の配線（ｓｉｎｇｌｅ  ｒｏｕｔｉｎｇ  ｌａｙｅｒ）だけ存在するように出来るという長所がある。
【００２４】
結果的に、ＶＳＳＱピンが外側に位置してＤＱ１４及びＤＱ１０ピンが内側に位置することで、ボールとボールとの間に二つのワイヤーが通ることを防止できる。したがって、このようなピン配置構造を適用すれば、ダイパッドを設計する際にＴＳＯＰ及びＣＳＰに対する形成方法を別途に考慮する必要がないという利点が得られる。
【００２５】
本発明は二つの列を有するＣＳＰについて説明したが、３つ以上の列を有するＣＳＰでも同じ方法のボールパッドを具現できる。
【００２６】
また、本実施例では６４Ｍ，ＤＤＲ，ＳＤＲＡＭのピンアウト（ｐｉｎｏｕｔ）の場合を例を上げたが、ＬＯＣタイプのあらゆるパッケージに適用可能である。
【００２７】
その例として、図６は本発明に係る６４Ｍ，ＳＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図であり、Ｘ４、Ｘ８、及びＸ１６の各マルチビットＳＤＲ，ＳＤＲＡＭのピン配置構造を示す。
【００２８】
同様に、図７は本発明に係る１２８Ｍ，ＳＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図であり、Ｘ４、Ｘ８、及びＸ１６の各マルチビットＳＤＲ，ＳＤＲＡＭのピン配置構造を示す。
【００２９】
図８は本発明に係る２５６Ｍ，ＳＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図であり、Ｘ４、Ｘ８、及びＸ１６の各マルチビットＳＤＲ，ＳＤＲＡＭのピン配置構造を示す。
【００３０】
図９は本発明に係る６４Ｍ，ＤＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図として、Ｘ４、Ｘ８、及びＸ１６の各マルチビットＤＤＲ，ＳＤＲＡＭのピン配置構造を示す。
【００３１】
図１０は本発明に係る１２８Ｍ，ＤＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図であり、Ｘ４、Ｘ８、及びＸ１６の各マルチビットＤＤＲ，ＳＤＲＡＭのピン配置構造を示す。
【００３２】
図１１は本発明に係る２５６Ｍ，ＤＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図であり、Ｘ４、Ｘ８、及びＸ１６の各マルチビットＤＤＲ，ＳＤＲＡＭのピン配置構造を示す。また、上記したような本発明は単一ＬＯＣタイプのパッドアレイだけでなく、二重またはその以上のＬＯＣタイプのパッドアレイにも適用可能である。
【００３３】
本発明の技術思想は望ましい実施例によって具体的に記述されたが、上記実施例はその説明のためのものであり、限定のためのものではない。
【００３４】
また、本発明の技術分野の当業者であれば本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができる。
【００３５】
【発明の効果】
本発明によれば、上記したような配置構造及び配置方法により、パッケージタイプ（ＴＳＯＰ、ＣＳＰ）に依存しないチップの具現が支援され、生産された一つの同一ダイ（ｄｉｅ）に対してＴＳＯＰまたはＣＳＰのうち所望のパッケージタイプを選択的に利用できるように互換性を付与すると共に、ボールピッチ間に単一の配線（ｓｉｎｇｌｅｒ  ｏｕｔｉｎｇｌａｙｅｒ）が配置されるようにして配線設計を容易にするだけでなく、設計及び製作費用を低減できる、非常に優れた利点が得られる。
【図面の簡単な説明】
【図１】従来のＴＳＯＰ６６ピンチップのピン配置構造を例示した平面図である。
【図２】図１に示す構造に対応する既存のＣＳＰ６０ピンチップのピン配置構造を説明するための平面図である。
【図３】図１に示す構造に対応する既存の別のＣＳＰ６０ピンチップのピン配置構造を説明する平面図である。
【図４】図３に示すピンローテーションを二重ダイパッド構造に適用する場合に発生する問題点を説明するための平面図である。
【図５】図１に示すＴＳＯＰと互換性を持つようにピンを配置した本発明に係るＣＳＰ６０ピンチップの配置構造を説明するための平面図である。
【図６】本発明に係る６４Ｍ，ＳＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図である。
【図７】本発明に係る１２８Ｍ，ＳＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図である。
【図８】本発明に係る２５６Ｍ，ＳＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図である。
【図９】本発明に係る６４Ｍ，ＤＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図である。
【図１０】本発明に係る１２８Ｍ，ＤＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図である。
【図１１】本発明に係る２５６Ｍ，ＤＤＲ，ＳＤＲＡＭの６０ピンＣＳＰピン配置構造を示した一実施例の平面図である。
【符号の説明】
７  ＣＳＰ左側パッド
８  ＣＳＰ右側パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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