(57)【特許請求の範囲】
【請求項１】
メモリ・セルのデータの記憶状態に応じた電圧と、リファレンス・セルの擬似的なデータの記憶状態に応じた電圧との電圧差に基づいて、前記メモリ・セルに記憶されたデータが読み出される不揮発性半導体記憶装置であって、
前記リファレンス・セルは、前記擬似的なデータが書き込まれた状態の第１のリファレンス・セルと、前記擬似的なデータが消去された状態の第２のリファレンス・セルとからなり、
前記データを読み出すための信号によりオンして前記メモリ・セルに電流を供給する第１の駆動トランジスタと同一の構造及び同一の特性を有し、前記信号によりオンして前記第１及び第２のリファレンス・セルに電流を供給する第２及び第３の駆動トランジスタと、
前記第１の駆動トランジスタの出力電圧が第１の入力端に供給され、前記第２及び第３の駆動トランジスタの出力電圧の中間が第２の入力端に供給され、前記電圧差を検出するセンス・アンプと、
前記第１の駆動トランジスタの出力を増幅して前記電圧差を検出する前記センス・アンプの第１の入力端に直接供給する第１のバッファと、
前記第２及び第３の駆動トランジスタの出力をそれぞれ増幅し、その中間を前記センス・アンプの第２の入力端に直接供給する第２のバッファと
を備えてなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１及び第２のリファレンス・セルと、前記第２及び第３の駆動トランジスタと、前記第２のバッファとは、複数個のメモリ・セルに共通して設けられていることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電源を切ってもメモリ・セルに記憶されたデータが保持される不揮発性半導体記憶装置に関し、詳しくは、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
図３は、従来の不揮発性半導体記憶装置の要部の電気的構成例を示す回路図である。
この例の不揮発性半導体記憶装置は、メモリ・セル１ｍ（ｍ＝１，２，…，Ｍ）と、選択セル２１ｍ及び２２ｍと、ワード線３と、第１及び第２のカラム線４１及び４２と、ワード線駆動回路５と、カラム選択回路６１及び６２と、読出回路７と、インバータ８と、読出駆動部９ｍと、リファレンス部１０と、センス・アンプ１１ｍと、データバス１２とから概略構成されている。なお、この例は、データの読み出しに関する回路であり、データの書き込み及び消去に関する回路は図示していない。
【０００３】
メモリ・セル１ｍは、通常のゲート（コントロール・ゲート）の他に、周囲から電気的に絶縁されたフローティング・ゲートを有するＭＯＳトランジスタからなり、互いのコントロール・ゲートがワード線３を介して接続される共に、ワード線３を介してワード線駆動回路５の出力端に接続されている。各メモリ・セル１ｍは、コントロール・ゲートにドレインに印加されている電圧より充分高い電圧（１０〜２０Ｖ）が印加されると、電子がドレインからフローティング・ゲートに貯えられ（書き込み）、コントロール・ゲートに印加される電圧の極性が変更されると、フローティング・ゲートに貯えられていた電子がドレインに移動する（消去）。したがって、各メモリ・セル１ｍのフローティング・ゲートに電子が貯えられていない場合には、外部からのデータ読み出しのコマンドが供給されることによりワード線駆動回路５によってワード線３に”Ｈ”レベルの信号が印加されると、コントロール・ゲートに”Ｈ”レベルの信号が印加され、メモリ・セル１ｍは、オンする。これに対し、フローティング・ゲートに電子が貯えられている場合には、ワード線駆動回路５によってワード線３に”Ｈ”レベルの信号が印加されることにより、コントロール・ゲートに”Ｈ”レベルの信号が印加されても、フローティング・ゲートに貯えられている電子の負電荷によってチャネルが誘起されにくくなり、メモリ・セル１ｍは、オンせずオフのまま、すなわち、しきい電圧ＶＴが高くなる。このオン状態とオフ状態が”０”及び”１”の１ビットのデータに対応している。
【０００４】
選択セル２１ｍは、ＭＯＳトランジスタからなり、互いのゲートが第１のカラム線４１を介して接続される共に、第１のカラム線４１を介してカラム選択回路６１の出力端に接続されている。カラム選択回路６１は、外部から供給されるアドレスを第１段階のデコーディングによりデコードした結果、当該第１のカラム線４１が選択された場合には、当該第１のカラム線４１に”Ｈ”レベルの信号を印加する。これにより、選択セル２１ｍは、ゲートに”Ｈ”レベルの信号が印加されるので、オンしてメモリ・セル１ｍからデータを読み出すためのパスを形成する。
選択セル２２ｍは、ＭＯＳトランジスタからなり、互いのゲートが第２のカラム線４２を介して接続される共に、第２のカラム線４２を介してカラム選択回路６２の出力端に接続されている。カラム選択回路６２は、外部から供給されるアドレスを第２段階のデコーディングによりデコードした結果、当該第２のカラム線４２が選択された場合には、当該第２のカラム線４２に”Ｈ”レベルの信号を印加する。これにより、選択セル２２ｍは、ゲートに”Ｈ”レベルの信号が印加されるので、オンしてメモリ・セル１ｍからデータを読み出すためのパスを形成する。
【０００５】
読出回路７は、外部からデータ読み出しのコマンドが供給されると、データ読み出しの開始を示す”Ｈ”レベルの信号をインバータ８、読出駆動部９ｍ及びリファレンス部１０に供給する。インバータ８は、読出回路７から供給される”Ｈ”レベルの信号を”Ｌ”レベルの信号に反転して読出駆動部９ｍ及びリファレンス部１０に供給する。
読出駆動部９ｍは、駆動トランジスタ１３ｍと、パス形成トランジスタ１４ｍと、パス遮断トランジスタ１５ｍと、ノア・ゲート１６ｍとから概略構成されている。
駆動トランジスタ１３ｍは、ＭＯＳトランジスタからなり、読出回路７から供給される”Ｈ”レベルの信号によりオンして、センス・アンプ１１ｍの第１の入力端にメモリ・セル１ｍのオン状態又はオフ状態に応じた電圧ＶＤｍを印加する。パス形成トランジスタ１４ｍは、ＭＯＳトランジスタからなり、ノア・ゲート１６ｍから供給される”Ｈ”レベルの信号によりオンして、メモリ・セル１ｍからデータを読み出すためのパスを形成する。パス遮断トランジスタ１５ｍは、ＭＯＳトランジスタからなり、インバータ８から供給される”Ｈ”レベルの信号によりオンして、メモリ・セル１ｍからデータを読み出すためのパスを遮断する。ノア・ゲート１６ｍは、第１の入力端にインバータ８の出力信号が供給され、第２の入力端がパス形成トランジスタ１４ｍのソースと接続され、インバータ８の出力信号及びパス形成トランジスタ１４ｍのソースの電圧がいずれも”Ｌ”レベルの場合に、”Ｈ”レベルの信号を出力し、パス形成トランジスタ１４ｍをオンする。
【０００６】
リファレンス部１０は、リファレンス・セル２１と、選択セル２２１及び２２２と、ワード線駆動回路２３と、カラム選択回路２４１及び２４２と、駆動トランジスタ２５と、パス形成トランジスタ２６と、パス遮断トランジスタ２７と、ノア・ゲート２８とから概略構成されている。
リファレンス・セル２１は、メモリ・セル１ｍと同一構造及び同一特性のＭＯＳトランジスタであり、フローティング・ゲートに電子が貯えられていない状態、すなわち、オン状態に予め設定されている。選択セル２２１は選択セル２１ｍと、選択セル２２２は選択セル２２ｍと、ワード線駆動回路２３はワード線駆動回路５と、カラム選択回路２４１はカラム選択回路６１と、カラム選択回路２４２はカラム選択回路６２と、パス形成トランジスタ２６はパス形成トランジスタ１４ｍと、パス遮断トランジスタ２７はパス遮断トランジスタ１５ｍと、ノア・ゲート２８はノア・ゲート１６ｍとそれぞれ同一構造及び同一特性である。これは、センス・アンプ１１ｍが差動増幅器により形成されているため、その第１の入力端に接続される負荷と、その第２の入力端に接続される負荷とをできるだけ等しくするためのである。
【０００７】
一方、読出駆動部９ｍが１個のメモリ・セル１ｍ当たり１個設けられているのに対し、Ｍ個のセンス・アンプ１１ｍ当たり１個のリファレンス部１０が設けられているので、駆動トランジスタ２５は、電流駆動能力を確保するために、通常、駆動トランジスタ１３ｍのサイズの２〜３倍のサイズを有している。駆動トランジスタ２５は、読出回路７から供給される”Ｈ”レベルの信号によりオンして、センス・アンプ１１ｍの第２の入力端にリファレンス・セル２１のオン状態に応じた電圧ＶＲを印加する。
センス・アンプ１１ｍは、上記したように、差動増幅器からなり、読出駆動部９ｍから供給される電圧ＶＤｍとリファレンス部１０から供給される電圧ＶＲとの差を検出・増幅してデータバス１２を介してデータを外部に出力する。
【０００８】
このような従来の不揮発性半導体記憶装置の定常的な特性は、図４に示すように、駆動トランジスタ１３ｍの電圧・電流特性が曲線ａで表され、駆動トランジスタ２５の電圧・電流特性が曲線ｂで表される。すなわち、駆動トランジスタ１３ｍと駆動トランジスタ２５とではそのサイズに応じて電流駆動能力が異なるため、特性曲線の傾きが異なる。以下、その理由について説明する。
メモリ・セル１ｍのフローティング・ゲートに電子が貯えられていない場合、駆動トランジスタ１３ｍ、パス形成トランジスタ１４ｍ、選択セル２１ｍ及び２２ｍをオンさせると共に、メモリ・セル１ｍのコントロール・ゲートに”Ｈ”レベルの信号を印加すると、メモリ・セル１ｍがオン状態となるので、駆動トランジスタ１３ｍがセンス・アンプ１１ｍの第１の入力端に印加する電圧ＶＤｍは、電源電圧ＶＣＣからパス形成トランジスタ１４ｍ、選択セル２１ｍ及び２２ｍ並びにメモリ・セル１ｍのオン抵抗の合計に応じた電圧だけ電圧降下して電圧ＶＤｏｎとなり、駆動トランジスタ１３ｍには、図４に点Ａで示すように、電流Ｉｏｎが流れる。
【０００９】
これに対し、メモリ・セル１ｍのフローティング・ゲートに電子が貯えられている場合、駆動トランジスタ１３ｍ、パス形成トランジスタ１４ｍ、選択セル２１ｍ及び２２ｍをオンさせると共に、メモリ・セル１ｍのコントロール・ゲートに”Ｈ”レベルの信号を印加しても、メモリ・セル１ｍはオフ状態のままであるので、駆動トランジスタ１３ｍがセンス・アンプ１１ｍの第１の入力端に印加する電圧ＶＤｍは、電源電圧ＶＣＣにほぼ等しくなり、駆動トランジスタ１３ｍには、図４に点Ｂで示すように、ほとんど電流が流れない。
このように、メモリ・セル１ｍがオン状態の場合には、電圧ＶＤｍは電圧ＶＤｏｎとなり、メモリ・セル１ｍがオフ状態の場合には、電圧ＶＤｍは略電源電圧ＶＣＣとなるので、センス・アンプ１１ｍにおいてメモリ・セル１ｍがオン状態かオフ状態かを検出するために、リファレンス・セル２１がオン状態である場合に駆動トランジスタ２５がセンス・アンプ１１ｍの第２の入力端に印加する電圧ＶＲが電圧ＶＤｏｎと略電源電圧ＶＣＣとの中間となる（図４の点Ｃ参照）ような電圧・電流特性を有するように、駆動トランジスタ２５のサイズを設定しているのである。
【００１０】
【発明が解決しようとする課題】
ところで、上記した従来の不揮発性半導体記憶装置においては、パス形成トランジスタ１４ｍ、選択セル２１ｍ及び２２ｍがオンした場合、メモリ・セル１ｍが直接センス・アンプ１１ｍの第１の入力端に接続されることになるので、メモリ・セル１ｍがオン状態の場合には、メモリ・セル１ｍ自体がセンス・アンプ１１ｍの第１の入力端に印加される電圧ＶＤｍを電源電圧ＶＣＣから電圧ＶＤｏｎまで引き下げることになる。
しかし、近年の不揮発性半導体記憶装置の高密度化、素子の微細化に伴ってメモリ・セル１ｍに流れる電流は、１０〜２０μＡと非常に少ないため、メモリ・セル１ｍが電圧ＶＤｍを電源電圧ＶＣＣから電圧ＶＤｏｎまで引き下げのに時間がかかってしまい、データの読み出し時間が遅くなるという欠点があった。
【００１１】
また、上記した従来の不揮発性半導体記憶装置においては、１個のリファレンス部１０でＭ個のセンス・アンプ１１ｍを駆動するため、駆動トランジスタ２５のサイズを駆動トランジスタ１３ｍのサイズの２〜３倍としているので、過渡的な特性において、以下に示すような問題があった。
すなわち、データの読み出しが開始されると、センス・アンプ１１ｍの第１及び第２の入力端にそれぞれ印加される電圧ＶＤｍ及び電圧ＶＲは、選択セル２１ｍ及び２２ｍ並びに選択セル２２１及び２２２がオンする（これらはいずれもほぼ同時にオンする）まで（時刻ｔ１）は、図５に示すように、ほぼ同様な経過で上昇していく。
ところが、上記したように、駆動トランジスタ２５のサイズが大きく、電流駆動能力が大きいため、選択セル２１ｍ及び２２ｍ並びに選択セル２２１及び２２２がオンしてからは、電圧ＶＲは、曲線ｃで示すように、電圧ＶＤｍよりその傾斜が急になって上昇していく。
そして、ワード線３に”Ｈ”レベルの信号が印加される（時刻ｔ２）と、電圧ＶＲについては、ワード線駆動回路２３がダミーであるので、時刻ｔ２までと変わらない傾斜で上昇していき、飽和状態となる。一方、電圧ＶＤｍについては、メモリ・セル１ｍのフローティング・ゲートに電子が貯えられていない場合には、メモリ・セル１ｍがオン状態となるので、多少下降していく（図５の曲線ａ参照）のに対し、メモリ・セル１ｍのフローティング・ゲートに電子が貯えられている場合には、メモリ・セル１ｍがオフ状態のままであるので、さらに上昇していく（図５の破線の曲線ｂ参照）。
したがって、時刻ｔ３以降でなければ、電圧ＶＲに対して電圧ＶＤｍの高低が正確に判定できない、すなわち、時刻ｔ２から時刻ｔ３まではデータをデータ・バス４４に供給することができないので、この場合にも、読み出し時間がかかってしまう。
【００１２】
さらに、上記した従来の不揮発性半導体記憶装置においては、センス・アンプ１１ｍが差動増幅器であるにもかかわらず、差動入力の一方にだけ重い負荷が加えられるので、オフセット電圧が発生するなど、アンバランスな状態となりやすい。したがって、センス・アンプ１１ｍの２つの入力端において、アンバランスな状態になった場合には、メモリ・セル１ｍのオン状態又はオフ状態のいずれかを検出するマージンが少なくなってしまい、正確にデータの検出・増幅ができなくなるという問題もあった。このアンバランスな状態が発生するのを防止する１つの手段として、１個のリファレンス部１０が接続されるセンス・アンプ１１ｍの個数Ｍを少なくすることが考えられるが、その場合には、不揮発性半導体記憶装置の高密度化の妨げになってしまう。
【００１３】
また、上記した従来の不揮発性半導体記憶装置においては、メモリ・セル１ｍがオフ状態の場合には、駆動トランジスタ１３ｍをオンしてもほとんど電流が流れないようにしなければ、メモリ・セル１ｍのオフ状態を検出するマージンが少なくなってしまうので、データの書き込み時には、メモリ・セル１ｍのフローティング・ゲートに電子をドレインから充分に貯える必要がある。しかし、フローティング・ゲートに電子を充分に貯えるには、時間がかかるため、書き込み時間が長くなってしまうという問題もあった。
【００１４】
この発明は、上述の事情に鑑みてなされたもので、データの書き込み時間も読み出し時間も短縮できると共に、メモリ・セルのオン状態又はオフ状態の検出マージンを確保でき、しかも、不揮発性半導体記憶装置の高密度化も実現できる不揮発性半導体記憶装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、メモリ・セルのデータの記憶状態に応じた電圧と、リファレンス・セルの擬似的なデータの記憶状態に応じた電圧との電圧差に基づいて、前記メモリ・セルに記憶されたデータが読み出される不揮発性半導体記憶装置に係り、前記リファレンス・セルが、前記擬似的なデータが書き込まれた状態の第１のリファレンス・セルと、前記擬似的なデータが消去された状態の第２のリファレンス・セルとからなり、前記データを読み出すための信号によりオンして前記メモリ・セルに電流を供給する第１の駆動トランジスタと同一の構造及び同一の特性を有し、前記信号によりオンして前記第１及び第２のリファレンス・セルに電流を供給する第２及び第３の駆動トランジスタと、前記第１の駆動トランジスタの出力電圧が第１の入力端に供給され、前記第２及び第３の駆動トランジスタの出力電圧の中間が第２の入力端に供給され、前記電圧差を検出するセンス・アンプと。前記第１の駆動トランジスタの出力を増幅して前記電圧差を検出する前記センス・アンプの第１の入力端に直接供給する第１のバッファと、前記第２及び第３の駆動トランジスタの出力をそれぞれ増幅し、その中間を前記センス・アンプの第２の入力端に直接供給する第２のバッファとを備えてなることを特徴としている。
【００１６】
請求項２記載の発明は、請求項１記載の不揮発性半導体記憶装置に係り、前記第１及び第２のリファレンス・セルと、前記第２及び第３の駆動トランジスタと、前記第２のバッファとは、複数個のメモリ・セルに共通して設けられていることを特徴としている。
【００２１】
【作用】
この発明の構成によれば、データの書き込み時間も読み出し時間も短縮することができる。また、メモリ・セルのオン状態又はオフ状態の検出マージンを確保することができる。さらに、不揮発性半導体記憶装置の高密度化も実現することができる。
【００２２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
図１は、この発明の一実施例である不揮発性半導体記憶装置の要部の電気的構成を示す回路図である。
この例の不揮発性半導体記憶装置は、メモリ・セル３１ｎ（ｎ＝１，２，…，Ｎ）と、選択セル３２１ｎ及び３２２ｎと、ワード線３３と、第１及び第２のカラム線３４１及び３４２と、ワード線駆動回路３５と、カラム選択回路３６１及び３６２と、読出回路３７と、インバータ３８と、読出駆動部３９ｎと、バッファ４０ｎと、パス遮断トランジスタ４１１及び４１２と、リファレンス部４２と、センス・アンプ４３ｎと、データバス４４とから概略構成されている。なお、この例は、データの読み出しに関する回路であり、データの書き込み及び消去に関する回路は図示していない。
【００２３】
メモリ・セル３１ｎは、コントロール・ゲート及びフローティング・ゲートを有するＭＯＳトランジスタからなり、互いのコントロール・ゲートがワード線３３を介して接続される共に、ワード線３３を介してワード線駆動回路３５の出力端に接続されている。メモリ・セル３１ｎ及びワード線駆動回路３５のデータの書き込み及び消去に関する動作については、上記したメモリ・セル１ｎ及びワード線駆動回路５のデータの書き込み及び消去に関する動作と略同様であるので、その説明を省略する。
選択セル３２１ｎは、ＭＯＳトランジスタからなり、互いのゲートが第１のカラム線３４１を介して接続される共に、第１のカラム線３４１を介してカラム選択回路３６１の出力端に接続されている。カラム選択回路３６１は、外部から供給されるアドレスを第１段階のデコーディングによりデコードした結果、当該第１のカラム線３４１が選択された場合には、当該第１のカラム線３４１に”Ｈ”レベルの信号を印加する。これにより、選択セル３２１ｎは、ゲートに”Ｈ”レベルの信号が印加されるので、オンしてメモリ・セル３１ｎからデータを読み出すためのパスを形成する。
選択セル３２２ｎは、ＭＯＳトランジスタからなり、互いのゲートが第２のカラム線３４２を介して接続される共に、第２のカラム線３４２を介してカラム選択回路３６２の出力端に接続されている。カラム選択回路３６２は、外部から供給されるアドレスを第２段階のデコーディングによりデコードした結果、当該第２のカラム線３４２が選択された場合には、当該第２のカラム線３４２に”Ｈ”レベルの信号を印加する。これにより、選択セル３２２ｎは、ゲートに”Ｈ”レベルの信号が印加されるので、オンしてメモリ・セル３１ｎからデータを読み出すためのパスを形成する。
【００２４】
読出回路３７は、外部からデータの読み出しのコマンドが供給されると、データ読み出しの開始を示す”Ｈ”レベルの信号をインバータ３８、読出駆動部３９ｎ及びリファレンス部４２に供給する。インバータ３８は、読出回路３７から供給される”Ｈ”レベルの信号を”Ｌ”レベルの信号に反転して読出駆動部３９ｎ、バッファ４０ｎ、パス遮断トランジスタ４１１及び４１２及びリファレンス部４２に供給する。
読出駆動部３９ｎは、駆動トランジスタ５１ｎと、パス形成トランジスタ５２ｎと、パス遮断トランジスタ５３ｎと、ノア・ゲート５４ｎとから概略構成されている。
駆動トランジスタ５１ｎは、ＭＯＳトランジスタからなり、読出回路３７から供給される”Ｈ”レベルの信号によりオンして、バッファ４０１の入力端にメモリ・セル３１ｎのオン状態又はオフ状態に応じた電圧ＶＭｎを印加する。パス形成トランジスタ５２ｎは、ＭＯＳトランジスタからなり、ノア・ゲート５４ｎから供給される”Ｈ”レベルの信号によりオンして、メモリ・セル３１ｎからデータを読み出すためのパスを形成する。パス遮断トランジスタ５３ｎは、ＭＯＳトランジスタからなり、インバータ３８から供給される”Ｈ”レベルの信号によりオンして、メモリ・セル３１ｎからデータを読み出すためのパスを遮断する。ノア・ゲート５４ｎは、第１の入力端にインバータ３８の出力信号が供給され、第２の入力端がパス形成トランジスタ５２ｎのソースと接続され、インバータ３８の出力信号及びパス形成トランジスタ５２ｎのソースの電圧がいずれも”Ｌ”レベルの場合に、”Ｈ”レベルの信号を出力し、パス形成トランジスタ５２ｎをオンする。
【００２５】
バッファ４０１は、パワーＭＯＳトランジスタ５５ｎ及び５６ｎと、定電流源を構成するＭＯＳトランジスタ５７ｎとから概略構成され、入力電圧ＶＭｎを緩衝及び増幅して出力電圧ＶＤｎとしてセンス・アンプ４３１の第１の入力端に印加する。
パス遮断トランジスタ４１１及び４１２は、インバータ３８の出力信号によりオンして、センス・アンプ４３１の第１及び第２の入力端を接地する、すなわち、データの読み出しが行われない場合には、センス・アンプ４３１の入力電圧ＶＤｍ及びＶＲを０Ｖにする。
【００２６】
リファレンス部４２は、リファレンス・セル６１１及び６１２と、選択セル６２１１、６２１２、６２２１及び６２２２と、ワード線駆動回路６３と、カラム選択回路６４１及び６４２と、駆動トランジスタ６５１及び６５２と、パス形成トランジスタ６６１及び６６２と、パス遮断トランジスタ６７１及び６７２と、ノア・ゲート６８１及び６８２と、パワーＭＯＳトランジスタ６９１、６９２、７０１及び７０２と、定電流源を構成するＭＯＳトランジスタ７１１及び７１２とから概略構成されている。
【００２７】
リファレンス・セル６１１及び６１２は、メモリ・セル３１ｎと同一構造及び同一特性のＭＯＳトランジスタであり、リファレンス・セル６１１はフローティング・ゲートに電子が貯えられていない状態、すなわち、オン状態に、リファレンス・セル６１２はフローティング・ゲートに電子が貯えられている状態、すなわち、オフ状態に、それぞれ予め設定されている。
選択セル６２１１及び６２１２は選択セル３２１ｎと、選択セル６２２１及び６２２２は選択セル３２２ｎと、ワード線駆動回路６３はワード線駆動回路３５と、カラム選択回路６４１はカラム選択回路３６１と、カラム選択回路６４２はカラム選択回路３６２と、駆動トランジスタ６５１及び６５２は駆動トランジスタ５１ｎと、パス形成トランジスタ６６１及び６６２はパス形成トランジスタ５２ｎとそれぞれ同一構造及び同一特性である。同様に、パス遮断トランジスタ６７１及び６７２はパス遮断トランジスタ５３ｎと、ノア・ゲート６８１及び６８２はノア・ゲート５４ｎと、パワーＭＯＳトランジスタ６９１、６９２、７０１及び７０２はパワーＭＯＳトランジスタ５５ｎ及び５６ｎと、ＭＯＳトランジスタ７１１及び７１２はＭＯＳトランジスタ５７ｎとそれぞれ同一構造及び同一特性である。
これは、センス・アンプ４３ｎが差動増幅器により形成されているため、その第１の入力端に接続される負荷と、その第２の入力端に接続される負荷とをできるだけ等しくするためのである。
【００２８】
駆動トランジスタ６５１は、読出回路３７から供給される”Ｈ”レベルの信号によりオンして、パワーＭＯＳトランジスタ７０１のゲートにリファレンス・セル６１１のオン状態に応じた電圧ＶＲｏｎを印加する。同様に、駆動トランジスタ６５２は、読出回路３７から供給される”Ｈ”レベルの信号によりオンして、パワーＭＯＳトランジスタ７０２のゲートにリファレンス・セル６１２のオフ状態に応じた電圧ＶＲｏｆｆを印加する。
パワーＭＯＳトランジスタ６９１及び７０１と、定電流源を構成するＭＯＳトランジスタ７１１とは、駆動トランジスタ６５１の出力電圧ＶＲｏｎを緩衝及び増幅する。一方、パワーＭＯＳトランジスタ６９２及び７０２と、定電流源を構成するＭＯＳトランジスタ７１２とは、駆動トランジスタ６５２の出力電圧ＶＲｏｆｆを緩衝及び増幅する。すなわち、パワーＭＯＳトランジスタ６９１、６９２、７０１及び７０２と、ＭＯＳトランジスタ７１１及び７１２とは、バッファ７２を構成している。
【００２９】
したがって、パワーＭＯＳトランジスタ７０１のバッファの出力電流を電流Ｉ１とし、パワーＭＯＳトランジスタ７０２の出力電流を電流Ｉ２とすると、ＭＯＳトランジスタ７１１及び７１２それぞれによって構成される定電流源には、式（１）に示すように、電流Ｉ１と電流Ｉ２とを平均した電流ＩＲが流れる。
これにより、センス・アンプ４３ｎの第２の入力端には、式（２）に示すように、リファレンス・セル６１１のオン状態に応じた電圧ＶＲｏｎと、リファレンス・セル６１２のオフ状態に応じた電圧ＶＲｏｆｆとの中間の電圧ＶＲが印加されることになる。
【００３０】
【数１】
ＩＲ＝（Ｉ１＋Ｉ２）／２…（１）
【００３１】
【数２】
ＶＲ＝（ＶＲｏｎ＋ＶＲｏｆｆ）／２…（２）
【００３２】
センス・アンプ４３ｎは、上記したように、差動増幅器からなり、バッファ４０ｎから供給される電圧ＶＤｎとリファレンス部４２から供給される電圧ＶＲとの差を検出・増幅してデータバス４４を介してデータを外部に出力する。
【００３３】
上記したように、センス・アンプ４３ｎの第２の入力端に、リファレンス・セル６１１のオン状態に応じた電圧ＶＲｏｎと、リファレンス・セル６１２のオフ状態に応じた電圧ＶＲｏｆｆとの中間の電圧ＶＲが印加される（式（２））ので、電圧ＶＲは、常に、メモリ・セル３１ｎがオン状態である場合における電圧ＶＤｏｎと、メモリ・セル３１ｎがオフ状態である場合における電圧ＶＤｏｆｆとの中間に自動的に設定される。これにより、メモリ・セル３１ｎのオン状態及びオフ状態を検出するマージンをいずれも充分に確保することができる。
さらに、上記したように、電圧ＶＲは、常に、電圧ＶＤｏｎと電圧ＶＤｏｆｆとの中間に自動的に設定されるため、電圧ＶＤｏｆｆは電圧ＶＲよりわずかに高ければ良いので、メモリ・セル３１ｎをオフ状態とするためには、駆動トランジスタ５１ｎをオンした際にほとんど電流が流れないようにするほど充分に、メモリ・セル３１ｎのフローティング・ゲートに電子を貯える必要はない。したがって、データの書き込み時間を従来に比べて短縮することができる。
【００３４】
また、この例では、バッファ４０ｎを設けることにより、パス形成トランジスタ５２ｎ、選択セル３２１ｎ及び選択セル３２２ｎがオンした場合、メモリ・セル３１ｎが直接センス・アンプ４３ｎの第１の入力端に接続されないようにしている。したがって、メモリ・セル３１ｎは、オン状態の場合、駆動トランジスタ５１ｎのソースに印加される電圧ＶＭｎを電源電圧ＶＣＣから所定の電圧まで引き下げれば良いので、データの読み出し時間を従来に比べて短縮することができる。
【００３５】
さらに、この例では、センス・アンプ４３ｎの２つの入力端には、バッファ４０ｎ及びリファレンス部４２内部のバッファ７２を介してすべて同一構造及び同一特性を有する回路素子が接続されるので、従来のような、オフセット電圧が発生する等のアンバランスな状態が発生しにくい。したがって、このアンバランスな状態に起因して、メモリ・セル３１ｎのオン状態及びオフ状態を検出するマージンがいずれかにかたよるという事態の発生が抑えられる。これにより、正確にデータの検出・増幅ができ、信頼性が向上する。
加えて、リファレンス部４２内部にバッファ７２を設けており、このバッファ７２を構成するパワーＭＯＳトランジスタ７０１及び７０２が負荷としてのセンス・アンプ４３ｎの第２の入力端を駆動するので、１個のリファレンス部４２に接続可能なセンス・アンプ４３ｎの個数Ｎを従来の個数Ｍ（例えば、Ｍ＝１６）よりも少なくとも２倍（例えば、Ｎ＝３２）とすることができる。これにより、不揮発性半導体記憶装置の高密度化に貢献することができる。
【００３６】
次に、上記構成の不揮発性半導体記憶装置の過渡的な特性について、図２を参照して、説明する。
まず、データの読み出しが開始されると、センス・アンプ４３ｎの第１及び第２の入力端にそれぞれ印加される電圧ＶＤｎ及び電圧ＶＲは、選択セル３２１ｎ及び３２２ｎ、選択セル６２１１及び６２２１並びに選択セル６２１２及び６２２２がオンする（これらはいずれもほぼ同時にオンする）まで（時刻ｔ１）は、図２に示すように、ほぼ同様な経過で上昇していく。
次に、時刻ｔ１からワード線３３に”Ｈ”レベルの信号が印加される（時刻ｔ２）までについても、電圧ＶＤｎ及び電圧ＶＲは、図２に示すように、ほぼ同様な経過で上昇していく。これは、バッファ４０ｎによって電圧ＶＭｎが増幅されて電圧ＶＤｎとしてセンス・アンプ４３ｎの第１の入力端に印加されると共に、読出駆動部３９ｎの各回路素子と同一構造及び同一構成を有する回路素子によって構成されたリファレンス部４２の内部で生成された電圧ＶＲｏｎ及びＶＲｏｆｆがバッファ７２によって増幅され、その平均が電圧ＶＲとしてセンス・アンプ４３ｎの第２の入力端に印加されているので、電圧・電流特性が略等しいからである。
そして、ワード線３３に”Ｈ”レベルの信号が印加される（時刻ｔ２）と、電圧ＶＲについては、ワード線駆動回路６３がダミーであるので、時刻ｔ２までと変わらない傾斜で上昇していき、飽和状態となる。一方、電圧ＶＤｎについては、メモリ・セル３１ｎのフローティング・ゲートに電子が貯えられていない場合には、メモリ・セル３１ｎがオン状態となるので、多少下降していく（図２の曲線ａ参照）のに対し、メモリ・セル３１ｎのフローティング・ゲートに電子が貯えられている場合には、メモリ・セル３１ｎがオフ状態のままであるので、さらに上昇していく（図２の破線の曲線ｂ参照）。
したがって、時刻ｔ２以降であれば、曲線ａ〜ｃが点Ａから３方向に別れて行くので、図５に示す従来のように、ワード線３３に”Ｈ”レベルの信号が印加されてから曲線ｂが曲線ｃを越えるまでの時間（ｔ３−ｔ２）待機しなくても、直ちに電圧ＶＲに対して電圧ＶＤｎの高低が正確に判定でき、データをデータ・バス４４に供給することができる。
これにより、読み出し時間を従来に比べて短縮することができる。
【００３７】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の実施例においては、バッファ４０ｎ及び７２並びに電圧ＶＲｏｎ及びＶＲｏｆｆを生成する回路を設けると共に、駆動トランジスタ６５１及び６５２を駆動トランジスタ５５ｎと同一構造及び同一特性とする例を示したが、これに限定されない。例えば、バッファ４０ｎと、パワーＭＯＳトランジスタ６９１、７０１及びＭＯＳトランジスタ７１１からなるバッファと、電圧ＶＲｏｎを生成する回路とを設けると共に、駆動トランジスタ６５１を駆動トランジスタ５５ｎと同一構造及び同一特性とする構成、あるいは電圧ＶＲｏｎ及びＶＲｏｆｆを生成する回路を設けると共に、駆動トランジスタ６５１及び６５２を駆動トランジスタ５５ｎと同一構造及び同一特性とする構成でも良い。
また、上述の実施例においては、バッファ４０ｎをパワーＭＯＳトランジスタ５５ｎ及び５６ｎ並びにＭＯＳトランジスタ５７１により構成すると共に、バッファ７２をパワーＭＯＳトランジスタ６９１、６９２、７０１及び７０２並びにＭＯＳトランジスタ７１１及び７１２により構成する例を示したが、これに限定されない。要するに、バッファ４０ｎ及び７２は、入力インピーダンスが高く、出力インピーダンスが低くて、入力側に直接負荷が接続されずに、充分に高い電流駆動能力が得られるならば、どのような構成でも良い。
【００３８】
【発明の効果】
以上説明したように、この発明の構成によれば、疑似的なデータが書き込まれた状態の第１のリファレンス・セルと、疑似的なデータが消去された状態の第２のリファレンス・セルとを設けると共に、メモリ・セルのデータを読み出すための信号によりオンしてメモリ・セルに電流を供給する第１の駆動トランジスタと同一の構造及び同一の特性を有し、上記信号によりオンして第１及び第２のリファレンス・セルに電流を供給する第２及び第３の駆動トランジスタとを設けて、第２及び第３の駆動トランジスタの出力電圧の平均をセンス・アンプの第２の入力端に供給するようにしたので、データの書き込み時間も読み出し時間も短縮することができる。
また、センス・アンプの第２の入力端に供給される電圧は、常に、メモリ・セルのオン状態における電圧と、メモリ・セルにデータがオフ状態における電圧との中間に自動的に設定されるので、メモリ・セルのオン状態及びオフ状態の検出マージンを充分に確保することができる。これにより、センス・アンプが正確にデータを検出及び増幅することができ、信頼性が向上する。
さらに、この発明の別の構成によれば、メモリ・セルのデータを読み出すための信号によりオンしてメモリ・セルに電流を供給する第１の駆動トランジスタと同一の構造及び同一の特性を有し、上記信号によりオンしてリファレンス・セルに電流を供給する第２の駆動トランジスタと、第１の駆動トランジスタの出力を増幅してセンス・アンプの第１の入力端に供給する第１のバッファと、第２の駆動トランジスタの出力を増幅してセンス・アンプの第２の入力端に供給する第２のバッファとを設けたので、共通に設けるメモリ・セルの個数を従来より多くすることができ、不揮発性半導体記憶装置の高密度化を実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施例である不揮発性半導体記憶装置の要部の電気的構成を示す回路図である。
【図２】同装置の過渡的な特性の一例を説明するための波形図である。
【図３】従来の不揮発性半導体記憶装置の要部の電気的構成例を示す回路図である。
【図４】同装置の定常的な特性の一例を説明するための特性図である。
【図５】同装置の過渡的な特性の一例を説明するための波形図である。
【符号の説明】
３１ｎ            メモリ・セル
３９ｎ            読出駆動部
４０ｎ            バッファ（第１のバッファ）
４２            リファレンス部
４３ｎ            センス・アンプ
５１ｎ，６５１，６５２  駆動トランジスタ（第１〜第３の駆動トランジスタ）
６１１，６１２      リファレンス・セル（第１及び第２のリファレンス・セル）
【図１】
0003578661.tif 000002
【図２】
0003578661.tif 000003
【図３】
0003578661.tif 000004
【図４】
0003578661.tif 000005
【図５】
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