(57)【特許請求の範囲】
【請求項１】
非同期通信に使用され異なる伝送経路毎にそれぞれ異なる伝送経路識別情報が設定される固定長データを処理する固定長データ処理装置であって、
処理対象の固定長データを識別するために必要な登録情報を該伝送経路に共通で保持する登録情報保持部と、
少なくとも該登録情報保持部における該登録情報に基づいて、受信した固定長データが処理対象の固定長データであるか否かを識別し、該固定長データが処理対象の固定長データであると識別すると、当該固定長データに基づいて該非同期通信の障害管理のためのデータ処理を該伝送経路対応で行なうデータ処理部とをそなえ、
該データ処理部が、
処理対象の固定長データのうち終端すべき終端対象の固定長データを識別するために必要な終端情報を該伝送経路に共通で保持する終端情報保持部と、
該登録情報保持部及び該終端情報保持部における各情報に基づいて、少なくとも、受信した固定長データが処理対象及び終端対象のデータであり、且つ、該伝送経路の警報状態を通知するための警報データであるか否かを該伝送経路対応で識別する識別部と、
該識別部において該固定長データが該警報データであると識別されると当該警報データに基づいて該伝送経路についての警報状態情報を該伝送経路対応で保持・管理する警報管理部と、
該警報管理部において該伝送経路対応で保持・管理されている該警報状態情報に基づいて他の固定長データ処理装置に通知すべき警報データを該伝送経路対応で生成する警報データ生成部と、
該警報データ生成部で生成された該警報データを、該識別部にて終端する必要が無いと識別され該他の固定長データ処理装置に向けて通過させるべき固定長データ流の空き領域に挿入する挿入処理部とをそなえていることを特徴とする、固定長データ処理装置。
【請求項２】
非同期通信に使用され異なる伝送経路毎にそれぞれ異なる伝送経路識別情報が設定される固定長データを処理する固定長データ処理装置であって、
処理対象の固定長データを識別するために必要な登録情報を該伝送経路に共通で保持する登録情報保持部と、
少なくとも該登録情報保持部における該登録情報に基づいて、受信した固定長データが処理対象の固定長データであるか否かを識別し、該固定長データが処理対象の固定長データであると識別すると、当該固定長データに基づいて該非同期通信の障害管理のためのデータ処理を該伝送経路対応で行なうデータ処理部とをそなえ、
該データ処理部が、
該固定長データの長さに同期した処理タイミングに従って該データ処理を行なうように構成されるとともに、
処理対象の固定長データのうち終端すべき終端対象の固定長データを識別するために必要な終端情報を該伝送経路に共通で保持する終端情報保持部と、
該登録情報保持部及び該終端情報保持部における各情報に基づいて、少なくとも、受信した固定長データが処理対象及び終端対象のデータであり、且つ、該伝送経路の警報状態を通知するための警報データであるか否かを該伝送経路対応で識別する識別部と、
該識別部において該固定長データが該警報データであると識別されると当該警報データに基づいて該伝送経路についての警報状態情報を該伝送経路対応で保持・管理する警報管理部と、
該警報管理部において該伝送経路対応で保持・管理されている該警報状態情報に基づいて他の固定長データ処理装置に通知すべき警報データを該伝送経路対応で生成する警報データ生成部と、
該警報データ生成部で生成された該警報データを、該識別部にて終端する必要が無いと識別され該他の固定長データ処理装置に向けて通過させるべき固定長データ流の空き領域に挿入する挿入処理部とをそなえていることを特徴とする、固定長データ処理装置。
【請求項３】
非同期通信に使用され異なる伝送経路毎にそれぞれ異なる伝送経路識別情報が設定される固定長データを処理する固定長データ処理装置であって、
処理対象の固定長データを識別するために必要な登録情報を該伝送経路に共通で保持する登録情報保持部と、
少なくとも該登録情報保持部における該登録情報に基づいて、受信した固定長データが処理対象の固定長データであるか否かを識別し、該固定長データが処理対象の固定長データであると識別すると、当該固定長データに基づいて該非同期通信の障害管理のためのデータ処理を該伝送経路対応で行なうデータ処理部とをそなえ、
複数の固定長データがそれぞれ複数の伝送装置で扱われる場合に、
該データ処理部が、
該伝送装置に固有の伝送装置識別情報に基づいて、上記の各処理を該伝送装置に共通で行なうように構成されるとともに、
処理対象の固定長データのうち終端すべき終端対象の固定長データを識別するために必要な終端情報を該伝送経路に共通で保持する終端情報保持部と、
該登録情報保持部及び該終端情報保持部における各情報に基づいて、少なくとも、受信した固定長データが処理対象及び終端対象のデータであり、且つ、該伝送経路の警報状態を通知するための警報データであるか否かを該伝送経路対応で識別する識別部と、
該識別部において該固定長データが該警報データであると識別されると当該警報データに基づいて該伝送経路についての警報状態情報を該伝送経路対応で保持・管理する警報管理部と、
該警報管理部において該伝送経路対応で保持・管理されている該警報状態情報に基づいて他の固定長データ処理装置に通知すべき警報データを該伝送経路対応で生成する警報データ生成部と、
該警報データ生成部で生成された該警報データを、該識別部にて終端する必要が無いと識別され該他の固定長データ処理装置に向けて通過させるべき固定長データ流の空き領域に挿入する挿入処理部とをそなえていることを特徴とする、固定長データ処理装置。
【請求項４】
非同期通信に使用され異なる伝送経路毎にそれぞれ異なる伝送経路識別情報が設定される固定長データを処理する固定長データ処理装置であって、
処理対象の固定長データを識別するために必要な登録情報を該伝送経路に共通で保持する登録情報保持部と、
少なくとも該登録情報保持部における該登録情報に基づいて、受信した固定長データが処理対象の固定長データであるか否かを識別し、該固定長データが処理対象の固定長データであると識別すると、当該固定長データに基づいて該非同期通信の障害管理のためのデータ処理を該伝送経路対応で行なうデータ処理部とをそなえ、
該データ処理部が、
該固定長データの長さに同期した処理タイミングに従って該データ処理を行なうように構成されるとともに、複数の固定長データがそれぞれ複数の伝送装置で扱われる場合に、該伝送装置に固有の伝送装置識別情報に基づいて、上記の各処理を該伝送装置に共通で行なうように構成され、且つ、
処理対象の固定長データのうち終端すべき終端対象の固定長データを識別するために必要な終端情報を該伝送経路に共通で保持する終端情報保持部と、
該登録情報保持部及び該終端情報保持部における各情報に基づいて、少なくとも、受信した固定長データが処理対象及び終端対象のデータであり、且つ、該伝送経路の警報状態を通知するための警報データであるか否かを該伝送経路対応で識別する識別部と、
該識別部において該固定長データが該警報データであると識別されると当該警報データに基づいて該伝送経路についての警報状態情報を該伝送経路対応で保持・管理する警報管理部と、
該警報管理部において該伝送経路対応で保持・管理されている該警報状態情報に基づいて他の固定長データ処理装置に通知すべき警報データを該伝送経路対応で生成する警報データ生成部と、
該警報データ生成部で生成された該警報データを、該識別部にて終端する必要が無いと識別され該他の固定長データ処理装置に向けて通過させるべき固定長データ流の空き領域に挿入する挿入処理部とをそなえていることを特徴とする、固定長データ処理装置。
【請求項５】
該登録情報保持部が、ＲＡＭを用いて構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の固定長データ処理装置。
【請求項６】
該登録情報保持部が、
少なくとも該伝送経路識別情報に基づくアドレスに従って該登録情報を保持するように構成されるとともに、
該識別部が、
受信した固定長データの伝送経路識別情報に基づくアドレスを生成するアドレス生成部をそなえ、
該アドレス生成部で生成されたアドレスを該登録情報保持部に対して指定することにより該登録情報保持部から受信した固定長データの識別に必要な登録情報を読み出すように構成されていることを特徴とする、請求項１〜５のいずれか1項に記載の固定長データ処理装置。
【請求項７】
該アドレス生成部が、
該登録情報保持部のアドレスの桁数に応じて該伝送経路識別情報の一部を用いて該登録情報保持部に対して指定すべきアドレスを生成するように構成されていることを特徴とする、請求項６記載の固定長データ処理装置。
【請求項８】
該終端情報保持部が、ＲＡＭを用いて構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の固定長データ処理装置。
【請求項９】
該終端情報保持部が、
該伝送経路識別情報の一部分を該終端情報の格納位置を示すアドレスとして、該伝送経路識別情報の残り部分を該終端情報として記憶するように構成されていることを特徴とする、請求項１〜４のいずれか1項又は請求項８に記載の固定長データ処理装置。
【請求項１０】
複数の固定長データがそれぞれ複数の伝送装置で扱われる場合であって、該伝送経路が仮想パスと該仮想パスに属する仮想チャンネルとで指定され、
該警報管理部が、
該仮想パスについての警報状態情報を該伝送装置に固有の伝送装置識別情報対応で保持する仮想パス用警報状態保持部と、
該仮想チャンネルについての警報状態情報を該伝送装置識別情報対応で保持する仮想チャンネル用警報状態保持部とをそなえていることを特徴とする、請求項１〜４のいずれか１項に記載の固定長データ処理装置。
【請求項１１】
該仮想パス用警報状態保持部および該仮想チャンネル用警報状態保持部が、それぞれ、ＲＡＭを用いて構成されていることを特徴とする、請求項１０記載の固定長データ処理装置。
【請求項１２】
該警報管理部が、
該仮想パス用警報情報保持部および該仮想チャンネル用警報情報保持部における該警報状態情報を解除しうる解除処理部をそなえていることを特徴とする、請求項１０又は請求項１１に記載の固定長データ処理装置。
【請求項１３】
該仮想パス用警報状態保持部および該仮想チャンネル用警報状態保持部が、それぞれ、該警報状態情報を保持してからの経過時間情報を該警報状態情報と組にして保持しうるように構成されるとともに、
該解除処理部が、
該仮想パス用警報状態保持部および該仮想チャンネル用警報状態保持部における該経過時間情報を監視し、所定時間が経過した警報状態情報を解除するように構成されていることを特徴とする、請求項１２記載の固定長データ処理装置。
【請求項１４】
該解除処理部が、
該警報データよりも通知優先度の高い上位警報データの受信が該識別部にて識別されると、該仮想パス用警報状態保持部および該仮想チャンネル用警報状態保持部における該警報状態情報を解除するように構成されていることを特徴とする、請求項１２又は請求項１３に記載の固定長データ処理装置。
【請求項１５】
該仮想パス用警報状態保持部が、該警報データ生成部での該警報データの生成時間間隔を規定する生成時間情報を該警報状態情報と組にして保持しうるように構成されるとともに、
該警報データ生成部が、
該仮想パス用警報状態保持部における該生成時間情報に従って所定の時間間隔で該警報データの生成処理を行なうように構成されていることを特徴とする、請求項１０記載の固定長データ処理装置。
【請求項１６】
該警報管理部が、
該仮想チャンネル用警報状態保持部において該警報状態情報の解除対象となりうる仮想チャンネルが属する仮想パスについての情報を保持する仮想パス情報保持部をそなえ、
該解除処理部が、
該仮想パス情報保持部に保持された該仮想パスについての情報をもった仮想パス用の警報データを受信すると、該仮想チャンネル用警報状態保持部における当該仮想パスに属する仮想チャンネルについての警報状態情報を解除するように構成されていることを特徴とする、請求項１２記載の固定長データ処理装置。
【請求項１７】
該仮想パス情報保持部が、
複数のＲＡＭをそなえ、該仮想パスについての情報をそれぞれ複数の仮想チャンネルからなる複数の仮想チャンネル群対応で該複数のＲＡＭに分割して保持するように構成されるとともに、
該解除処理部が、
該複数のＲＡＭから該仮想パスについての情報を所定周期内にそれぞれ読み出して該仮想パス用の警報データが該仮想パス情報保持部に保持された該仮想パスについての情報をもっているか否かを照合するように構成されていることを特徴とする、請求項１６記載の固定長データ処理装置。
【請求項１８】
該登録情報保持部が、
該警報データを生成するのに必要な警報データ生成用情報を該伝送経路対応で保持するように構成されるとともに、
該警報データ生成部が、
該警報管理部で該伝送経路対応で保持・管理されている該警報状態情報を検索して検出する警報状態情報検出部と、
該警報状態情報検出部で検出された該警報状態情報を基に生成すべき該警報データに必要な警報データ生成用情報を該登録情報保持部において検索して検出する警報データ生成用情報検出部とをそなえ、
上記の各検出部で検出された各情報に基づいて該警報データを生成するように構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の固定長データ処理装置。
【請求項１９】
該固定長データが所定の伝送装置で扱われる場合に、
該登録情報保持部が、
該警報データ生成用情報を該伝送装置に固有の伝送装置識別情報対応で保持するように構成されるとともに、
該警報状態情報検出部及び該警報データ生成用情報検出部が、それぞれ、上記の情報検索を該伝送装置識別情報に基づいて該伝送装置対応で個別に行なうように構成されていることを特徴とする、請求項１８記載の固定長データ処理装置。
【請求項２０】
該識別部が、
受信した固定長データが廃棄すべきデータであるか否かを識別するように構成されるとともに、
該挿入処理部が、
該識別部にて廃棄すべきデータであると識別された固定長データの代わりに、該警報データ生成部で生成された該警報データを挿入するように構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の固定長データ処理装置。
【請求項２１】
該固定長データが所定の伝送装置で扱われる場合に、
該挿入処理部が、
該伝送装置に固有の伝送装置識別情報に基づいて該警報データの挿入処理を該伝送装置対応で個別に行なうように構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の固定長データ処理装置。
【請求項２２】
該データ処理部が、
少なくとも該登録情報保持部における該登録情報に対する該識別部からのアクセスタイミングと、該登録情報保持部における該警報データ生成用情報に対する該警報データ生成部からのアクセスタイミングとの重複を所定の優先順位に従って調停する調停制御部をそなえていることを特徴とする、請求項１８記載の固定長データ処理装置。
【請求項２３】
下り固定長データのマッピングされた下りチャンネル信号から該下り固定長データをデマッピングする機能をもった複数の下り物理インタフェースと、上り固定長データのマッピングされる上りチャンネル信号に該上り固定長データをマッピングする機能をもった複数の上り物理インタフェースとの間に介装される固定長データ処理装置であって、
処理対象の固定長データを識別するために必要な登録情報を該伝送経路に共通で保持する登録情報保持部と、
該下り物理インタフェースから該下り固定長データを該下りチャンネル信号別に選択的に受信し、少なくとも該登録情報保持部における該登録情報に基づいて、受信した固定長データが処理対象の固定長データであるか否かを識別する識別部と、
該識別部により該固定長データが処理対象の固定長データであると識別されると、当該固定長データに基づいて該非同期通信の障害管理のためのデータ処理を該伝送経路対応で行なって、該上り固定長データとして該上り物理インタフェースのいずれかへ選択的に送信されるべき警報データを生成する警報データ生成部とをそなえていることを特徴とする、固定長データ処理装置。
【発明の詳細な説明】
【０００１】
（目次）
発明の属する技術分野
従来の技術（図４８〜図４９）
発明が解決しようとする課題（図４９）
課題を解決するための手段
発明の実施の形態（図１〜図４７）
（１）システム構成の説明（図１〜図２１）
（１−１）ＵＴＯＰＩＡ２０−１の説明〔図３（ａ）〕
（１−２）ＵＴＯＰＩＡ１０−１の説明〔図３（ｂ）〕
（１−３）ＵＴＯＰＩＡ１０の説明〔図４（ａ）〕
（１−４）ＵＴＯＰＩＡ２０の説明〔図４（ｂ）〕
（１−５）ＡＬＭセルの終端及び発生処理の説明
（２）セル処理部の説明（図２２〜図３９）
（３）ＬＢ処理部の説明（図４０〜図４７）
（４）ＡＴＭ処理装置の動作概要の説明
（５）その他
発明の効果
【０００２】
【発明の属する技術分野】
本発明は、固定長データ処理装置に関し、特に、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）セルと呼ばれる５３バイトの固定長データを用いてＡＴＭ通信の保守運用管理〔ＯＡＭ（Ｏｐｅｒａｔｉｏｎ，Ａｄｍｉｎｉｓｔｒａｔｉｏｎ  ａｎｄ  Ｍａｉｎｔｅｎａｎｃｅ）〕を行うのに好適な、固定長データ処理装置に関する。
【０００３】
【従来の技術】
今日必要とされてきた高速度（大容量）通信，画像等の可変速度型通信，１対１，１対ｎ（ｎは２以上），ｎ対ｎ等の多種類の接続形態をもつ通信方式に対応する為のＢ−ＩＳＤＮ（Ｂｒｏａｄｂａｎｄ  ａｓｐｅｃｔｓ  ｏｆ  ＩＳＤＮ）  通信網の実現に向けてＡＴＭ技術の導入がなされつつある。
【０００４】
例えば、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）  伝送網〔北米では、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）  と呼ばれる〕においても、ＳＤＨ伝送フレーム〔ＳＴＭ（（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｆｅｒ  Ｍｏｄｕｌｅ），ＳＯＮＥＴではＳＴＳ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｐｏｒｔ  Ｓｉｇｎａｌ）と呼ばれる〕のペイロード部分に、様々な通信サービスの信号をＡＴＭセル（非同期通信用の固定長データ）としてマッピング（格納）して伝送することが試みられている。
【０００５】
ところで、近年、このようなＳＤＨ伝送フレーム（以下、単に「伝送フレーム」と言うことがある）にＡＴＭセルをマッピングして伝送する場合、ＳＤＨ網においても、伝送フレームにマッピングされたＡＴＭセルをＡＴＭセル単位で識別してＡＴＭ通信レベルでの保守運用管理〔ＯＡＭセルの終端処理等データ（セル）処理〕を行なうことが要求されている。
【０００６】
このため、例えば、図４８に示すＳＤＨ伝送網を形成するリングネットワーク１′では、ＳＤＨ伝送装置２′，３′の間に、上述したようなセルの処理を行なうためのＡＴＭ処理装置４′を介装することが必要であり、各ＳＤＨ伝送装置２′，３′には、それぞれ、ＡＴＭセルをマッピングしたり伝送フレームからＡＴＭセルを取り出したり（デマッピング）したりする機能が必要になるが、通常、リングネットワーク１′（ＳＤＨ伝送装置２′，３′）には、この図４８に示すように、下位階層の複数の伝送拠点となるＳＤＨ伝送装置９′−１〜９′−ｎ（ｎは２以上の整数）が収容されるので、ＡＴＭ処理装置４  ′では、上記のセル処理をこれらの伝送拠点別に行なう必要がある。
【０００７】
具体的には、各ＳＤＨ伝送装置９′−１  〜９′−ｎで扱われる低次の伝送フレーム〔ＳＤＨ伝送装置２′，３′（高次の伝送フレーム内）では、ＳＴＳチャンネル♯ｉ（但し、ｉ＝１〜ｎ）として区別される〕別に行なう必要がある。
このため、ＳＤＨ伝送装置２′，３′には、例えば、図４９に示すように、ＳＴＳチャンネル♯ｉの数に応じて、それぞれアップストリーム（ＵｐＳｔｒｅａｍ）方向，ダウンストリーム（ＤｏｗｎＳｔｒｅａｍ）方向の伝送フレームからＡＴＭセルを取り出してＡＴＭセル処理部４′−ｉへ出力するデマッピング部２′ｄ，３′ｄ及びＡＴＭセル処理部４′−ｉからのＡＴＭセルをＵｐＳｔｒｅａｍ方向，ＤｏｗｎＳｔｒｅａｍ方向の伝送フレームに格納（マッピング）して他の伝送装置へ出力するマッピング部２′ｍ，３′ｍを有するマッピング／デマッピング（ＭＡＰ／ＤＥＭＡＰ）  部２′−１〜２′−ｎ，３′−１〜３′−ｎがそなえられ、ＡＴＭ処理装置４′には、ＳＴＳチャンネル♯ｉの数に応じたＡＴＭセル処理部（データ処理部）４′−１〜４′−ｎがそなえられる。
【０００８】
これにより、ＳＤＨ伝送装置２′，３′では、マッピング／デマッピング（ＭＡＰ／ＤＥＭＡＰ）  部２′−１〜２′−ｎ，３′−１〜３′−ｎによって、上記ＡＴＭセルのマッピング／デマッピング処理をＳＴＳチャンネル♯ｉ別に行うことができ、ＡＴＭ処理部４′−ｉでは上記セル処理をＳＴＳチャンネル♯ｉ別に行うことができる。
【０００９】
つまり、このＡＴＭ処理装置４′は、各ＳＤＨ伝送装置９′−１〜９′−ｎが扱う伝送フレーム（ＳＴＳチャンネル♯ｉ）のＡＴＭセルに対するセル処理をそれぞれ専用のＡＴＭセル処理部４′−ｉによってＳＴＳチャンネル♯ｉ別にシリアルに行なうようになっているのである。
例えば、ＳＤＨ伝送装置３′の下位階層にある各ＳＤＨ伝送装置９′−１〜９′−ｎからのＡＴＭセルは、ＳＤＨ伝送装置３′のマッピング／デマッピング部３′−１〜３′−ｎにてＳＴＳチャンネル♯ｉ別に伝送フレームから取り出されて、それぞれＡＴＭ処理装置４′の装置内基準セル周期に従って対応する各ＡＴＭ処理部４′−ｉへ送られる。
【００１０】
そして、各ＡＴＭセルは、ＳＴＳチャンネル♯ｉ別の各ＡＴＭ処理部４′−ｉにて上記のセル処理が施された後に、マッピング／デマッピング部２′−１〜２′−ｎにて伝送フレームにマッピングされて、ＳＤＨ伝送装置２′の下位階層に収容されるＳＤＨ伝送装置９′−１〜９′−ｎへ伝送される。
ところで、各ＡＴＭ処理部４′−ｉでは、ＡＴＭセルの識別処理を行なって、主に、ＯＡＭセルのＡＬＭ（アラーム）セルについての障害管理ＡＩＳ（Ａｌａｒｍ  Ｉｎｄｉｃａｔｉｏｎ  Ｓｉｇｎａｌ）  やＲＤＩ（Ｒｅｍｏｔｅ  Ｄｅｆｅｃｔ  Ｉｎｄｉｃａｔｉｏｎ）セルの終端など〕を行なっている。
【００１１】
例えば、ＡＴＭ処理装置４′は、あるＶＰ／ＶＣコネクション内で故障が発生したことを表すＯＡＭ（ＡＬＭ）セル（ＶＰ／ＶＣ−ＡＩＳ）を受信すると下流へ同様のＡＩＳを通知したり、ＡＩＳよりも上位のアラーム（ＳＯＮＥＴアラーム等）を受信するとＶＰ／ＶＣ−ＡＩＳ／ＲＤＩセルを発生してそれぞれ所望の通知先へ送出するようになっている。
【００１２】
このため、各ＡＴＭ処理部４′−ｉは、図４９に示すように、例えば、セル識別部４′ａ，セル発生部４′ｂ，ＤｏｗｎＳｔｒｅａｍ用のセル挿入部４′ｃ，ＵｐＳｔｒｅａｍ用のセル挿入部４′ｄ及びマイコンＩ／Ｆ部４′ｅをそなえている。
ここで、セル発生部４′ｂでは、ＡＬＭセル（ＶＰ−ＡＩＳ，ＶＣ−ＡＩＳ）の発生を行ない、ＤｎＳセル挿入部４′ｃを通してＤｏｗｎＳｔｒｅａｍ中にセルを送出する。一方、折り返し側のＡＬＭセル（ＶＰ−ＲＤＩ，ＶＣ−ＲＤＩ）は、ＵｐＳ  セル挿入部４′ｄを通してＵｐＳｔｒｅａｍ中に送出される。
【００１３】
また、マイコンＩ／Ｆ部４′ｅは、システムＣＰＵから運用チャンネル，運用環境等の設定及び保守管理情報（ＡＬＭ情報など）の収集に用いる為のインタフェースをそなえている。
そして、ＡＴＭ処理部４′−１〜４′−ｉから出力されたＡＬＭセル等は再びマッピング／デマッピング部２′−１〜２′−ｎにおいて伝送フレーム中にマッピングされ、ＡＬＭセルの受信先である他の装置に送信されるようになっている。
【００１４】
【発明が解決しようとする課題】
ところで、上記ＡＴＭ処理部４′−ｉのセル識別部４′ａでは、ＯＡＭ（ＡＬＭ）セル（ＶＰ／ＶＣ−ＡＩＳ）のセルを識別するための情報を保持して、その情報と比較して受信セルを識別するようになっていると考えられるが、各チャンネル〔ＡＴＭ通信の仮想チャンネル（ＶＰ／ＶＣ）〕毎に、識別情報を保持すると、例えば、１ＳＴＳチャンネル内の１０２４チャンネル分の識別情報を個々にそなえると、装置規模が大きくなる。
【００１５】
特に、１対ｎ，ｎ対ｎの超大容量伝送，可変速度通信などネットワーク構成（接続形態）が複雑になると、このようなＡＴＭセルの識別情報も必然と多くなり、装置規模の増大を免れない。
また、上記のようにネットワーク構成が複雑になると、各局装置間でＯＡＭ以外にネットワーク内の導通試験を行う必要があるが、図４９に示すＡＴＭ処理装置４′では、ＡＬＭセルの障害管理を行うのみで、ＡＴＭセルベースでの導通試験は行なわれていないため、ネットワークの運用を継続しながら適宜に局間の接続確認を行なうことができない。
【００１６】
本発明は、上記のような課題を解決することを目的として創作されたものであり、ＡＴＭセル等の固定長データを扱う通信網において固定長データを識別するための大量の情報を効率良く保持して、固定長データを処理できる固定長データ処理装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
このため、本発明の固定長データ処理装置は、処理対象の固定長データを識別するために必要な登録情報を伝送経路に共通で保持する登録情報保持部と、少なくとも上記登録情報保持部における上記登録情報に基づいて、受信した固定長データが処理対象の固定長データであるか否かを識別し、上記固定長データが処理対象の固定長データであると識別すると、上記固定長データに基づいて上記非同期通信の障害管理のためのデータ処理を上記伝送経路対応で行なうデータ処理部とをそなえている。
【００１８】
また、上記データ処理部は、上記固定長データの長さに同期した処理タイミングに従って上記データ処理を行なうように構成することとしてもよい。
また、複数の固定長データがそれぞれ複数の伝送装置で扱われる場合に、上記データ処理部は、上記伝送装置に固有の伝送装置識別情報に基づいて、上記の各処理を上記伝送装置に共通で行なうように構成してもよい。
【００１９】
さらに、上記データ処理部は、処理対象の固定長データのうち終端すべき終端対象の固定長データを識別するために必要な終端情報を上記伝送経路に共通で保持する終端情報保持部と、上記登録情報保持部及び上記終端情報保持部における各情報に基づいて、少なくとも、受信した固定長データが処理対象及び終端対象のデータであり、且つ、上記伝送経路の警報状態を通知するための警報データであるか否かを上記伝送経路対応で識別する識別部と、上記識別部において上記固定長データが上記警報データであると識別されると上記警報データに基づいて上記伝送経路についての警報状態情報を上記伝送経路対応で保持・管理する警報管理部と、上記警報管理部において上記伝送経路対応で保持・管理されている上記警報状態情報に基づいて他の固定長データ処理装置に通知すべき警報データを上記伝送経路対応で生成する警報データ生成部と、上記警報データ生成部で生成された上記警報データを、上記識別部にて終端する必要が無いと識別され上記他の固定長データ処理装置に向けて通過させるべき固定長データ流の空き領域に挿入する挿入処理部とをそなえている（以上、請求項１〜４）。
【００２０】
ここで、上記登録情報保持部が、ＲＡＭを用いて構成するのがよい（請求項５）。
また、上記登録情報保持部は、少なくとも上記伝送経路識別情報に基づくアドレスに従って上記登録情報を保持するように構成してもよく、上記識別部は、受信した固定長データの伝送経路識別情報に基づくアドレスを生成するアドレス生成部をそなえ、上記アドレス生成部で生成されたアドレスを上記登録情報保持部に対して指定することにより上記登録情報保持部から受信した固定長データの識別に必要な登録情報を読み出すように構成してもよい（請求項６）。
【００２１】
また、上記アドレス生成部は、上記登録情報保持部のアドレスの桁数に応じて上記伝送経路識別情報の一部を用いて上記登録情報保持部に対して指定すべきアドレスを生成するように構成することもできる（請求項７）。
ここで、上記終端情報保持部が、ＲＡＭを用いて構成するのがよい（請求項８）。
【００２２】
また、上記終端情報保持部は、上記伝送経路識別情報の一部分を上記終端情報の格納位置を示すアドレスとして、上記伝送経路識別情報の残り部分を上記終端情報として記憶するように構成することもできる（請求項９）。
また、上記伝送経路は、仮想パスと上記仮想パスに属する仮想チャンネルとで指定でき、上記警報管理部は、上記仮想パスについての警報状態情報を伝送装置に固有の伝送装置識別情報対応で保持する仮想パス用警報状態保持部と、上記仮想チャンネルについての警報状態情報を上記装置識別情報対応で保持する仮想チャンネル用警報状態保持部とをそなえて構成することもできる（請求項１０）。
【００２３】
ここで、上記仮想パス用警報状態保持部および上記仮想チャンネル用警報状態保持部は、それぞれ、ＲＡＭを用いて構成するのがよい（請求項１１）。
また、上記警報管理部は、上記仮想パス用警報情報保持部および上記仮想チャンネル用警報情報保持部における上記警報状態情報を解除しうる解除処理部をそなえて構成してもよい（請求項１２）。
【００２４】
また、上記仮想パス用警報状態保持部および上記仮想チャンネル用警報状態保持部は、それぞれ、上記警報状態情報を保持してからの経過時間情報を上記警報状態情報と組にして保持しうるように構成してもよく、上記解除処理部は、上記仮想パス用警報状態保持部および上記仮想チャンネル用警報状態保持部における上記経過時間情報を監視し、所定時間が経過した警報状態情報を解除するように構成してもよい（請求項１３）。
【００２５】
上記解除処理部は、上記警報データよりも通知優先度の高い上位警報データの受信が上記識別部にて識別されると、上記仮想パス用警報状態保持部および上記仮想チャンネル用警報状態保持部における上記警報状態情報を解除するように構成することもできる（請求項１４）。
また、上記仮想パス用警報状態保持部は、上記警報データ生成部での上記警報データの生成時間間隔を規定する生成時間情報を上記警報状態情報と組にして保持しうるように構成するのがよく、上記警報データ生成部は、上記仮想パス用警報状態保持部における上記生成時間情報に従って所定の時間間隔で上記警報データの生成処理を行なうように構成することもできる（請求項１５）。
【００２６】
また、上記警報管理部は、上記仮想チャンネル用警報状態保持部において上記警報状態情報の解除対象となりうる仮想チャンネルが属する仮想パスについての情報を保持する仮想パス情報保持部をそなえてもよく、上記解除処理部は、上記仮想パス情報保持部に保持された上記仮想パスについての情報をもった仮想パス用の警報データを受信すると、上記仮想チャンネル用警報状態保持部における上記仮想パスに属する仮想チャンネルについての警報状態情報を解除するように構成することもできる（請求項１６）。
【００２７】
また、上記仮想パス情報保持部は、複数のＲＡＭをそなえるのがよく、上記仮想パスについての情報をそれぞれ複数の仮想チャンネルからなる複数の仮想チャンネル群対応で上記複数のＲＡＭに分割して保持するように構成することもできて、上記解除処理部が、上記複数のＲＡＭから上記仮想パスについての情報を所定周期内にそれぞれ読み出して上記仮想パス用の警報データが上記仮想パス情報保持部に保持された上記仮想パスについての情報をもっているか否かを照合するように構成することもできる（請求項１７）。
【００２８】
また、上記登録情報保持部は、上記警報データを生成するのに必要な警報データ生成用情報を上記伝送経路対応で保持するように構成することができるとともに、上記警報データ生成部は、上記警報管理部で上記伝送経路対応で保持・管理されている上記警報状態情報を検索して検出する警報状態情報検出部と、上記警報状態情報検出部で検出された上記警報状態情報を基に生成すべき上記警報データに必要な警報データ生成用情報を上記登録情報保持部において検索して検出する警報データ生成用情報検出部とをそなえ、上記の各検出部で検出された各情報に基づいて上記警報データを生成するように構成することもできる（請求項１８）。
【００２９】
ここで、上記固定長データが所定の伝送装置で扱われる場合に、上記登録情報保持部は、上記警報データ生成用情報を上記伝送装置に固有の伝送装置識別情報対応で保持するように構成することができるとともに、上記警報状態情報検出部及び上記警報データ生成用情報検出部が、それぞれ、上記の情報検索を上記伝送装置識別情報に基づいて上記伝送装置対応で個別に行なうように構成することもできる（請求項１９）。
【００３０】
また、上記識別部は、受信した固定長データが廃棄すべきデータであるか否かを識別するように構成されるとともに、上記挿入処理部は、上記識別部にて廃棄すべきデータであると識別された固定長データの代わりに、上記警報データ生成部で生成された上記警報データを挿入するように構成することもできる（請求項２０）。
【００３１】
また、上記固定長データが所定の伝送装置で扱われる場合に、上記挿入処理部は、上記伝送装置に固有の伝送装置識別情報に基づいて上記警報データの挿入処理を上記伝送装置対応で個別に行なうように構成することもできる（請求項２１）。
また、上記データ処理部は、少なくとも上記登録情報保持部における上記登録情報に対する上記識別部からのアクセスタイミングと、上記登録情報保持部における上記警報データ生成用情報に対する上記警報データ生成部からのアクセスタイミングとの重複を所定の優先順位に従って調停する調停制御部をそなえるのがよい（請求項２２）。
さらに、本発明の固定長データ処理装置（請求項２３）は、下り固定長データのマッピングされた下りチャンネル信号から該下り固定長データをデマッピングする機能をもった複数の下り物理インタフェースと、上り固定長データのマッピングされる上りチャンネル信号に該上り固定長データをマッピングする機能をもった複数の上り物理インタフェースとの間に介装される装置であって、処理対象の固定長データを識別するために必要な登録情報を該伝送経路に共通で保持する登録情報保持部と、該下り物理インタフェースから該下り固定長データを該下りチャンネル信号別に選択的に受信し、少なくとも該登録情報保持部における該登録情報に基づいて、受信した固定長データが処理対象の固定長データであるか否かを識別する識別部と、該識別部により該固定長データが処理対象の固定長データであると識別されると、当該固定長データに基づいて該非同期通信の障害管理のためのデータ処理を該伝送経路対応で行なって、該上り固定長データとして該上り物理インタフェースのいずれかへ選択的に送信されるべき警報データを生成する警報データ生成部とをそなえたことを特徴としている。
【００３２】
なお、本発明に関連する他の固定長データ処理装置は、非同期通信についての導通状態を確認するための導通試験処理の実施要求を発生しうる要求発生部と、上記要求発生部から上記実施要求を受けると、導通試験用の固定長データを生成して上記固定長データを上記伝送装置を介して他の固定長データ処理装置との間で送受信することにより、上記導通試験処理を実施し、上記導通試験処理の処理結果を上記要求発生部に通知する導通試験処理部とをそなえていることを特徴とする。
【００３３】
更に、上記導通試験処理部は、上記固定長データの長さに同期した処理タイミングに従って上記導通試験処理を行なうように構成されるのがよい。
ここで、複数の伝送装置で扱われる複数の上記固定長データに上記固定長データの伝送経路についての伝送経路識別情報が設定されている場合に、上記導通試験処理部は、上記伝送経路識別情報に基づいて上記導通試験処理を上記伝送経路に共通で行なうように構成することもできる。
【００３４】
また、上記固定長データが所定の伝送装置で扱われる場合に、上記導通試験処理部は、上記伝送装置に固有の伝送装置識別情報に基づいて、上記導通試験処理を上記伝送装置対応で行なうように構成することもできる。
また、上記導通試験処理部は、上記他の固定長データ処理装置から受信した導通試験用の固定長データが、自己で生成した折り返しを要求する導通試験用の固定長データが上記他の固定長データ処理装置で折り返されて受信されたデータであると、上記導通状態が正常である旨を上記処理結果として上記要求発生部に通知するように構成することもできる。
【００３５】
ここで、上記導通試験処理部は、上記他の固定長データ処理装置から受信した導通試験用の固定長データが上記他の固定長データ処理装置で生成された折り返しを要求するデータであると、上記固定長データを上記他の固定長データ処理装置へ折り返すように構成することもできる。
また、上記要求発生部は、少なくとも、上記導通試験用の固定長データを生成するために必要な生成用データと、上記他の固定長データ処理装置から受信した導通試験用の固定長データの内容を確認するために必要な確認用データとを含む導通試験処理用の設定データを上記実施要求として生成するように構成してもよく、上記導通試験処理部は、上記要求発生部から上記設定データを受信するインタフェース部と、上記インタフェース部で受信された上記設定データを保持する設定データ保持部と、上記要求発生部から上記実施要求を受けると、上記設定データ保持部における上記生成用データに基づいて導通試験用の固定長データを生成して上記他の固定長データ処理装置に向けて送信する導通試験用データ生成処理部と、上記他の固定長データ処理装置から導通試験用の固定長データを受信すると、上記設定データ保持部における上記確認用データに基づいて、少なくとも、上記導通試験用の固定長データが、上記導通試験用データ生成処理部で生成した上記折り返しを要求する導通試験用の固定長データが上記他の固定長データ処理装置で折り返されて受信された折り返しデータであるか、上記他の固定長データ処理装置で生成された折り返しを要求する折り返し要求データであるかを確認する確認処理部と、上記確認処理部において、受信した上記導通試験用の固定長データが上記折り返しデータであると確認されると、上記導通状態が正常である旨を上記導通試験処理の処理結果として上記インタフェース部を介して上記要求発生部に通知する通知処理部と、上記確認処理部において、受信した上記導通試験用の固定長データが上記折り返し要求データであると確認されると、上記導通試験用の固定長データを上記他の固定長データ処理装置への折り返しデータとして折り返すための折り返し処理を実施する折り返し処理部とをそなえてもよい。
【００３６】
ここで、上記設定データ保持部は、上記導通試験用の固定長データに設定されている上記固定長データの伝送経路識別情報対応で上記の各データを保持するように構成されていてもよい。
さらに、上記設定データ保持部は、少なくとも２系統のポートを有するデュアルポートＲＡＭを用いて構成されるとともに、上記導通試験用データ生成処理部が、上記デュアルポートＲＡＭの一方の系統のポートを通じて上記生成用データを読み出すように構成され、且つ、上記確認処理部が、上記デュアルポートＲＡＭの他方の系統のポートを通じて上記確認用データを読み出すように構成されてもよい。
【００３７】
また、上記導通試験処理部は、上記導通試験用データ生成部で生成した上記折り返しを要求する導通試験用の固定長データが送信されると所定周期でカウントアップするカウントデータを保持するカウントデータ保持部をそなえるとともに、上記確認処理部は、上記カウントデータ保持部における上記カウントデータを監視して、上記導通試験用データ生成処理部で生成した上記導通試験用の固定長データが所定時間内に上記他の固定長データ処理装置から受信されたか否かを確認するように構成され、且つ、上記導通試験用データ生成部は、上記確認処理部にて上記導通試験用の固定長データが上記所定時間内に受信されなかったと確認されると、上記導通試験用の固定長データの再生成処理を行なうように構成することもできる。
【００３８】
ここで、上記確認処理部は、上記導通試験用データ生成部による上記再生成処理の実施回数を確認するように構成されるとともに、上記通知処理部が、上記確認処理部にて上記再生成処理の実施回数が規定回数に達したことが確認されると、上記導通状態が異常である旨を上記導通試験処理の処理結果として上記要求発生部に通知するように構成することもできる。
【００３９】
さらに、上記要求発生部は、上記確認処理部に対して上記規定回数を通知するように構成することもできる。
また、上記カウントデータ保持部は、上記設定データ保持部において少なくとも上記確認用データが保持されているアドレス領域と同一アドレス領域に上記カウントデータを保持するように構成されるとともに、上記確認処理部は、上記設定データ保持部及び上記カウントデータ保持部に対して共通のアドレス領域を指定することにより、上記確認用データと上記カウントデータとを読み出して、各データに基づいて上記の確認処理を行なうように構成することもできる。
【００４０】
また、上記設定データ保持部は、上記カウントデータを上記生成用データ及び上記確認用データと組にして保持するように構成することもできる。
また、上記設定データ保持部は、上記導通試験処理の処理状態を管理するための処理状態管理データを上記伝送経路識別情報対応で保持するように構成することもでき、上記導通試験用データ生成処理部，上記確認処理部，上記通知処理部及び上記折り返し処理部は、それぞれ、受信した上記導通試験用の固定長データに設定されている上記伝送経路識別情報と上記データ保持部における上記処理状態管理データとに基づいて、上記の処理を複数種類の伝送経路毎に独立して行なうように構成することもできる。
【００４１】
ここで、上記設定データ保持部が、上記処理状態管理データとして上記導通試験用の固定長データの生成待ち状態を表す生成待ち表示データを保持するように構成されるとともに、導通試験用データ生成処理部が、上記設定データ保持部に対して上記生成待ち表示データが保持されている伝送経路識別情報を複数種類検索する生成待ち識別情報検索部と、上記生成待ち識別情報検索部で検索された複数種類の伝送経路識別情報を保持する伝送経路識別情報保持部とをそなえ、上記伝送経路識別情報保持部に保持された複数種類の伝送経路識別情報に基づいて複数種類の伝送経路についての導通試験用の固定長データを連続して生成するように構成することもできる。
【００４２】
また、上記導通試験データ生成処理部は、生成した導通試験用の固定長データに、少なくとも、上記固定長データの生成時刻についての時刻データを設定するとともに、上記時刻データを上記確認データの一部として上記設定データ保持部に書き込むように構成されるとともに、上記確認処理部は、上記他の固定長データ処理装置から受信した上記導通試験用の固定長データに、上記設定データ保持部に書き込んだ上記時刻データと同一の時刻データが設定されていると、上記導通試験用の固定長データが、上記他の固定長データ処理装置で折り返されて受信されたデータであると確認するように構成することもできる。
【００４３】
また、上記要求発生部は、導通試験処理対象の複数種類の固定長データの伝送経路毎に上記設定データを生成して外インタフェース部に送信した後、転送トリガを上記インタフェース部に与えるように構成されるとともに、上記確認処理部は、上記インタフェース部に対する上記転送トリガを契機に、上記設定データをまとめて上記インタフェース部から読み出して上記設定データ時部に書き込むように構成することもできる。
【００４４】
ここで、上記インタフェース部は、上記設定データ保持部に保持すべき上記要求発生部からの上記設定データを、上記導通試験用の固定長データに設定される伝送経路識別情報に対して共通に保持するレジスタをそなえるとともに、上記確認処理部は、上記転送トリガを契機にして、上記伝送経路識別情報に基づくアドレスを、上記レジスタに保持された上記設定データの上記設定データ保持部への書き込み位置を示すアドレスとして生成するアドレス生成部をそなえ、上記アドレス生成部によって生成される上記アドレスに従って上記設定データを上記レジスタから読み出すように構成することもできる。
【００４５】
さらに、上記インタフェース部は、上記設定データの上記レジスタから上記設定データ保持部への書き込み中には、上記要求発生部からのアクセスを禁止するように構成することもできる。
また、上記インタフェース部は、上記要求発生部からの上記設定データの誤りを検出する誤り検出部と、上記誤り検出部で上記設定データの誤りが検出されると、上記誤りを修正するデータ修正部とをそなえることもできる。
【００４６】
また、上記折り返し処理部での折り返し処理によって上記他の固定長データ処理装置へ折り返すべき上記折り返しデータを、上記他の固定長データ処理装置への固定長データ流の空き領域に挿入する挿入部をそなえることもできる。
ここで、上記挿入部は、上記固定長データ流の入力断状態を検出する入力断状態検出部と、上記入力断状態検出部で上記入力断状態が検出されると、上記他の固定長データ処理装置へ向けて障害状態を通知するための警報データを定期的に生成する警報生成部とをそなえ、上記入力断状態検出部で上記入力断状態が検出されると、上記折り返しデータを上記警報生成部で定期的に生成される警報データ流の空き領域に挿入するように構成することもできる。
【００４７】
また、上記挿入部は、上記折り返しデータを保持する折り返しデータ保持部をそなえ、上記折り返しデータ保持部は、上記折り返しデータのうちの一部のデータのみを保持するように構成することもできる。
ここで、上記挿入部は、上記折り返しデータ保持部で保持されない上記一部のデータ以外に付加すべき付加データを上記挿入時に生成して上記付加データを、上記挿入時に上記折り返しデータ保持部で保持されている上記一部のデータに付加するように構成することもできる。
【００４８】
また、上記挿入部は、上記導通試験処理部から上記折り返しデータが上記他の固定長データ処理装置へ折り返すべきデータではなかったことが通知されると、上記折り返しデータ保持部に保持された上記データを削除するように構成することもできる。
また、上記挿入部は、上記導通試験用の折り返しデータ以外に上記固定長データ流の空き領域に挿入すべき挿入用の固定長データが存在する場合に、上記折り返しデータと上記挿入用の固定長データとの挿入タイミングの調停を行なう調停回路をそなえることもできる。
【００４９】
ここで、上記調停回路は、上記折り返しデータの挿入タイミングを最優先させるように構成することもできる。
また、上記挿入部は、上記導通試験用の固定長データが所定の伝送装置で扱われる場合に、上記伝送装置に固有の伝送装置識別情報に基づいて、上記の挿入処理を上記伝送装置対応で個別に行なうように構成することもできる。
【００５０】
ここで、上記挿入部は、前回、上記の挿入処理を行なった伝送装置識別情報とは異なる伝送装置識別情報に基づいて次回の挿入処理を行なうように構成することもできる。
また、上記挿入部は、上記伝送装置対応で上記の挿入処理を禁止しうるように構成することもできる。
【００５１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（１）システム構成の説明
図１は、本発明の実施の形態に係る固定長データ処理装置が適用されるＳＤＨ伝送網を形成するリングネットワーク１の構成を示すブロック図であり、この図１に示すリングネットワーク１では、画像データや音声データを提供しうるビデオサーバ６を収容することで、遠隔地の加入者（ユーザ）７のビデオ視聴要求に応じてこのビデオサーバ６から加入者（ユーザ）７に映画等の所望の画像や音声を任意の時間に提供することのできるＶＯＤ（Ｖｉｄｅｏ  Ｏｎ  Ｄｅｍａｎｄ）  システムを実現することができる。
【００５２】
以下、このＶＯＤサービスにより、大量の情報がリングネットワーク１内を伝送される場合を前提に説明する。
なお、図１に示すリングネットワーク１は、ビデオサーバ６と加入者７との間でＳＤＨ伝送フレームを伝送するためのＳＤＨ伝送装置２，３，５をそなえており、各ＳＤＨ伝送装置２，３の下位階層にはリングネットワーク１で扱う伝送フレーム（例えば、ＳＴＳ−１２，４８等）よりも伝送速度の低い低次の伝送フレーム〔ＳＤＨ伝送装置２，３（高次の伝送フレーム内）では、ＳＴＳチャンネル♯ｉとして区別され、例えば、ＳＴＳ−３ｃ等〕を扱うＳＤＨ伝送装置９−１〜９−ｎが収容されている。
【００５３】
そして、このリングネットワーク１には、ＳＤＨ伝送フレームにＡＴＭセルをマッピングして伝送し、伝送フレームにマッピングされたＡＴＭセルをＡＴＭセル単位で識別してＡＴＭ通信レベルでの保守運用管理を行なうために、ＳＤＨ伝送装置２，３の間にＡＴＭ処理装置（固定長データ処理装置）４が設けられている。
【００５４】
但し、本発明の実施の形態に係るＡＴＭ処理装置４は、図２に示すように、各ＳＴＳチャンネル♯ｉ用のマッピング／デマッピング部２−ｉ，３−ｉに共通のＡＴＭセル処理部４−１を有しており、このＡＴＭセル処理部４−１によって、各ＳＴＳチャンネル♯ｉのＡＴＭセルに対する処理を各ＳＴＳチャンネル♯ｉに共通に行なえるようになっている。
【００５５】
なお、この図２に示すようにＳＤＨ伝送装置２，３には、各ＳＴＳチャンネル♯ｉ別にＡＴＭセルのマッピング・デマッピング処理を行なうとともに、ＡＴＭセル処理部４−１との間でＡＴＭセルの遣り取りを行なうためのマッピング／デマッピング部２−ｉ，３−ｉがそなえられている。ここで、マッピング／デマッピング部３−ｉには、ＤｏｗｎＳｔｒｅａｍの伝送フレームからＡＴＭセルを取り出すデマッピング部３ｄ及びＡＴＭセル処理部４−１から出力されたＡＴＭセルをＵｐＳｔｒｅａｍの伝送フレームに格納するマッピング部３ｍがそなえられる他、ＡＴＭ処理装置４内のＤｏｗｎＳｔｒｅａｍ側のインタフェース部１０とデータのやり取りを行なうインタフェース部２０−１とＵｐＳｔｒｅａｍ側のインタフェース部２０とデータのやり取りを行なうインタフェース部１０−１もそなえて構成されている。また、マッピング／デマッピング部２−ｉも、ＵｐＳｔｒｅａｍの伝送フレームからＡＴＭセルを取り出すデマッピング部２ｄ及びＡＴＭセル処理部４−１から出力されたＡＴＭセルをＤｏｗｎＳｔｒｅａｍの伝送フレームに格納するマッピング部２ｍがそなえられる他、ＡＴＭ処理装置４内のＤｏｗｎＳｔｒｅａｍ側のインタフェース部２０とデータのやり取りを行なうインタフェース部１０−１とＵｐＳｔｒｅａｍ側のインタフェース部１０とデータのやり取りを行なうインタフェース部２０−１もそなえて構成されている。
【００５６】
一方、図２に示すＡＴＭ処理装置４には、ＡＴＭセル処理部４−１，デュアルポートラム７０，シングルポートラム９４及びシステムＣＰＵとしてのマイクロコンピュータ〔マイコン（μ−ＣＯＭ）〕９５がそなえられる。
ここで、ＡＴＭセル処理部４−１は、主に、ＡＴＭセルの識別処理を行なってＯＡＭセルのＡＬＭ（アラーム）セルについての障害管理〔ＡＩＳ（Ａｌａｒｍ  Ｉｎｄｉｃａｔｉｏｎ  Ｓｉｇｎａｌ）  やＲＤＩ（Ｒｅｍｏｔｅ  Ｄｅｆｅｃｔ  Ｉｎｄｉｃａｔｉｏｎ）セルの終端等〕を行なうものであるが、本発明の実施の形態では、後述するＡＴＭセルによる導通試験（Ｌｏｏｐｂａｃｋ；  以下において「ＬＢ」と言う場合がある）を行なえるようにもなっている。
【００５７】
このため、ＡＴＭセル処理部４−１は、マッピング／デマッピング部２−１〜２−ｎ，３−１〜３−ｎのインタフェース部１０−１，２０−１とＡＴＭセルのやり取りを行なうインタフェース部１０，２０と、セル処理部３０と、ＬＢ処理部４０と、後述する外付けのデュアルポートラム７０と情報のやり取りを行なうインタフェース（ＤＵＡＬ  ＰＯＲＴ  ＲＡＭ  Ｉ／Ｆ）部６０と、アップストリーム用のセル挿入部（以下、「ＵｐＳ  セル挿入部」と言う）８０と、受信セルを識別するに必要な情報等を保持するシングルポートラム９４との間で情報のやり取りを行なうエントリラム（ＥＮＴＲＹ−ＲＡＭ）  インタフェース部（「ＲＡＭアクセス調停部」と言う場合がある）９１とＰＭについての各種設定等の情報をマイコン９５との間でやり取りして各部へ通知するマイコンインタフェース部（「マイコンＩ／Ｆ部」と言う場合がある）９２とをそなえて構成される。
【００５８】
なお、このＡＴＭセル処理部４−１には、セルの廃棄状態やセルの流通状態を監視するパフォーマンスモニタリング（Ｐｅｒｆｏｒｍａｎｃｅ  Ｍｏｎｉｔｏｒｉｎｇ；以下、「ＰＭ」と言う場合ある）処理部５０もそなえられている。
ここで、図２に示すインタフェース部１０（受信用）は、本実施形態ではＵＴＯＰＩＡ（Ｕｎｉｖｅｒｓａｌ  Ｔｅｓｔ  ＆  Ｏｐｅｒａｔｉｏｎ  ＰＨＹ  Ｉｎｔｅｒｆａｃｅ  ｆｏｒ  ＡＴＭ）を用いて構成されており、ＵＴＯＰＩＡインタフェース規格に基づき、任意のマッピング／デマッピング部（物理レイヤ）２−ｉ，３−ｉからセルを非同期で受信し、受信したセルをＡＴＭセル処理部４−１内の基準タイミングに従ってセル処理部３０へ送出するようになっている。
【００５９】
また、図２に示すインタフェース部２０（送信用）も、ＵＴＯＰＩＡを用いて構成されており、ＵＴＯＰＩＡインタフェース規格に基づき、任意のマッピング／デマッピング部（物理レイヤ）２−ｉ，３−ｉへセルを非同期で送信するようになっている。なお、マッピング／デマッピング部２−ｉ，３−ｉ（物理レイヤ）内のインタフェース部１０−１（受信用）及びインタフェース部２０−１（送信用）も、ＵＴＯＰＩＡを用いて構成される。
【００６０】
以下、ＵＴＯＰＩＡ１０，１０−１，２０，２０−１について詳述する。
（１−１）ＵＴＯＰＩＡ２０−１の説明
図３（ａ）は上記のマッピング／デマッピング部２−ｉ，３−ｉ（物理レイヤ）内の送信用のＵＴＯＰＩＡ２０−１の詳細構成例を示すブロック図で、この図３（ａ）に示すように、本ＵＴＯＰＩＡ２０−１は、書き込み処理部２１−１，データ保持部２２−１，中間制御部２４−１及び外部インタフェース部２３−１をそなえて構成されている。
【００６１】
ここで、データ保持部２２−１は、デマッピング部２ｄ（３ｄ）でデマッピングされたセルを保持するもので、ここでは、ＡＴＭ処理装置４でのデータ処理が停滞することにより外部インタフェース部２３−１でのセルの読み出し処理が停止する可能性があることを考慮して、複数のセルを保持することのできるデータ保持用バッファ２２−１ａをそなえて構成されている。
【００６２】
また、書き込み処理部２１−１は、デマッピング部２ｄ（３ｄ）でデマッピングされたセルを、順次、上記のデータ保持用バッファ２２−１ａに書き込むもので、このために、カウンタ２１−１ａと書き込み制御部２１−１ｂとをそなえて構成されている。
ここで、カウンタ２１−１ａは、デマッピング部２ｄ（３ｄ）からのセル入力を表すセル到着フラグ（Ｈレベル）をトリガにしてそのカウント値がセルの長さに応じたクロック分だけカウントアップするものであり、書き込み制御部２１−１ｂは、このカウンタ２１−１ａの出力（カウント値）に従ってデータ保持用バッファ２２−１ａに対する書き込み制御を行なうことにより、デマッピング部２ｄ（３ｄ）から送信されたセルを１セルずつ、順次、データ保持用バッファ２２−１ａに書き込むものである。
【００６３】
また、中間制御部２４−１は、上記のデータ保持用バッファ２２−１ａで保持されているセルの数（保有状況）を監視してＡＴＭ処理装置４（ＵＴＯＰＩＡ１１Ａ）へ送信すべきセルの有無を管理するもので、このために、本実施形態では図３（ａ）に示すように、セルカウント部（ＣＴＲ）２４−１ａをそなえて構成されている。なお、符号２４−１ｂで示すものはクロック乗り換え部である。
【００６４】
そして、上記のセルカウント部２４−１ａは、上記の書き込み制御部２１−１ｂによってセルがデータ保持用バッファ２２−１ａに書き込まれる毎に受信される「プラス１要求（受信完了信号）」に応じてそのカウント値をカウントアップする一方、外部インタフェース部２３−１の送信チャンネル決定部２３−１ｃ（後述）によってデータ保持用バッファ２２−１ａからセルが読み出される毎に受信される「マイナス１要求（送信完了信号）」に応じてそのカウント値をカウントダウンするもので、このカウント値が１以上であれば、データ保持用バッファ２２−１ａにセルが保持されていることが分かるようになっている。
【００６５】
なお、クロック乗り換え部２４−１ｂは、セルカウント部２４−１ａに通知される上記の「プラス１要求」と「マイナス１要求」の各クロックの整合をとるもので、ここでは、外部インタフェース部２３−１（ＡＴＭ処理装置４）側の動作クロックに従って通知される上記「マイナス１」要求のクロックを書き込み処理部２１−１（デマッピング部２ｄ（３ｄ）側）の基本動作クロックにクロック乗り換えさせることで、上記の各要求のクロックの整合をとるようになっている。
【００６６】
ただし、このクロック乗り換え部２４−１ｂは、外部インタフェース部２３−１がＡＴＭ処理装置４側から受信される書き込み処理部２１−１側とは異なるクロックで動作しているために必要なもので、基本的に、書き込み処理部２１−１と外部インタフェース部２３−１とが同じクロックを受けて動作している場合には必要ないものである。
【００６７】
さらに、外部インタフェース部２３−１は、上記のデータ保持用バッファ２２−１ａに保持されているセルを読み出してＡＴＭ処理装置４側へ送信するもので、ここでは、例えば図３（ａ）に示すように、クラブ（ｃｌａｖ）生成部２３−１ａ，カウンタ２３−１ｂ，送信チャンネル決定部２３−１ｃ及びクロック乗り換え部２３−１ｄをそなえて構成されている。
【００６８】
ここで、クラブ生成部２３−１ａは、ＡＴＭ処理装置４（ＵＴＯＰＩＡ１１Ａ）からのアドレス（Ａｄｄｒ）信号が自己が扱うＳＴＳチャンネル♯ｉを示し自己がセルの受信対象のＵＴＯＰＩＡ２０−１としてＡＴＭ処理装置４によって指定されると、セルカウント部２４−１ａのカウント値が１以上か否かを判断し、このカウント値が１以上で送信すべきセルが有ればその旨をクラブ信号（Ｈレベル）によってＡＴＭ処理装置４（ＵＴＯＰＩＡ１０）に通知するものである。
【００６９】
また、送信チャンネル決定部２３−１ｃは、データ保持部２２−１のデータ保持用バッファ２２−１ａに保持されているセルを読み出すもので、クラブ生成部２３−１ａによる上記の通知に対してＵＴＯＰＩＡ１０から送信許可を受けると〔イネーブル（Ｅｎ）信号がＨレベルになると〕、データ保持用バッファ２２−１ａからセルを１つ読み出してそのセルをセルの読み出し（送信）開始を表す信号ＳＯＣ（Ｈレベル）とともにＵＴＯＰＩＡ１０に送信するようになっている。
【００７０】
また、カウンタ２３−１ｂは、この送信チャンネル決定部２３−１ｃによるセルの読み出し（上記の送信開始信号ＳＯＣのＨレベル）を契機（トリガ）にしてそのカウント値がセルの長さに応じたクロック分だけカウントアップするもので、送信チャンネル決定部２３−１ｃは、このカウント値を監視することにより読み出し中のセルの最後を判別して、次の読み出し処理を行なうようになっている。
【００７１】
さらに、クロック乗り換え部２３−１ｄは、クラブ生成部２３−１ａに入力されるセルカウント部２４−１ａからのセルの有無を表す信号のクロックを、外部インタフェース部２３−１（ＡＴＭ処理装置４側）の基本動作クロックにクロック乗り換えさせるものである。なお、このクロック乗り換え部２３−１ｄも、中間制御部２４−１におけるものと同様に、書き込み処理部２１−１と外部インタフェース部２３−１とが同じクロックを受けて動作している場合には必要ない。
【００７２】
上述のごとく構成されたマッピング／デマッピング部２−ｉ，３−ｉ（物理レイヤ）内の送信用のＵＴＯＰＩＡ２０−１では、デマッピング部２ｄ（３ｄ）でＳＴＳフレームから取り出されたセルが書き込み制御部２１−１ｂによって、順次、データ保持用バッファ２２−１ａに書き込まれてゆく。このとき、中間制御部２４−１は、セルのデータ保持用バッファ２２−１ａへの書き込み毎に書き込み制御部２１−１ｂから出力される「プラス１要求」に応じてセルカウント部２４−１ａのカウント値がカウントアップする。
【００７３】
一方、外部インタフェース部２３−１では、送信チャンネル決定部２３−１ｃが、アドレス（Ａｄｄｒ）信号が自己が扱うＳＴＳチャンネル♯ｉを示し自己がセルの受信対象のＵＴＯＰＩＡ２０−１としてＡＴＭ処理装置４側（ＵＴＯＰＩＡ１０）から指定されると、クラブ生成部２３−１ａが、中間制御部２４−１のセルカウント部２４−１ａのカウント値が１以上であるか否かを判断し、１以上であればクラブ信号をＨレベルにして、送信すべきセルを保有している旨をＵＴＯＰＩＡ１０に通知する。
【００７４】
そして、上記の通知に対してＵＴＯＰＩＡ１０からセルの送信許可が受信されると（アドレス信号に自己が扱うＳＴＳチャンネル♯ｉが示されており、且つ、イネーブル信号がＨレベルになると）、送信チャンネル決定部２３−１ｃが、データ保持用バッファ２２−１ａからのセルの読み出しを開始して読み出し開始信号ＳＯＣをＨレベルにするとともに、カウンタ２３−１ｂのカウント値に従って、データ保持用バッファ２２−１ａからセルを１つだけ読み出す。
【００７５】
送信チャンネル決定部２３−１ｃは、データ保持用バッファ２２−１ａからセルを読み出すと、中間制御部２４−１のセルカウント部２４−１ａへ「マイナス１要求」を送出し、セルカウント部２４−１ａは、この「マイナス１要求」を受けるとカウント値を１つカウントダウンする。
その後、ＵＴＯＰＩＡ１０からのアドレス信号が自己が扱うＳＴＳチャンネル♯ｉを示す毎に、ＵＴＯＰＩＡ２０−１は、データ保持用バッファ２２−１ａにセルが保持されている限り、上記の送信（読み出し）処理を繰り返し行なうことによって、データ保持用バッファ２２−１ａに保持されているセルを、順次、読み出してＵＴＯＰＩＡ１０（ＡＴＭ処理装置４）へ送信する。
（１−２）ＵＴＯＰＩＡ１０−１の説明
図３（ｂ）は上記のマッピング／デマッピング部２−ｉ，３−ｉ（物理レイヤ）内の送信用のＵＴＯＰＩＡ１０−１の詳細構成例を示すブロック図で、この図３（ｂ）に示すように、本ＵＴＯＰＩＡ１０−１は、外部インタフェース部１１−１，データ保持部１２−１，中間制御部１４−１及び読み出し処理部１３−１をそなえて構成されている。
【００７６】
ここで、データ保持部１２−１は、ＡＴＭ処理装置４で処理されたセルを保持するもので、この場合も、マッピング部２ｍ（３ｍ）でのマッピング処理が停滞することにより読み出し処理部１３−１でのセルの読み出し処理が停止する可能性があることを考慮して、複数のセルをセル単位で保持することのできるデータ保持用バッファ１２−１ａをそなえて構成されている。
【００７７】
また、外部インタフェース部１１−１は、ＡＴＭ処理装置４で処理されたセルを受信してそのセルを上記のデータ保持用バッファ１２−１ａに保持させる（書き込む）もので、ここでは、図３（ｂ）に示すように、クラブ生成部１１−１ａ，カウンタ１１−１ｂ，書き込み制御部１１−１ｃ及びクロック乗り換え部１１−１ｄをそなえて構成されている。
【００７８】
ここで、クラブ生成部１１−１ａは、アドレス（Ａｄｄｒ）信号が自己が扱うＳＴＳチャンネル♯ｉを示し自己がセルの受信対象のＵＴＯＰＩＡ１０−１としてＡＴＭ処理装置４（ＵＴＯＰＩＡ２０）によって指定されると、中間制御部１４−１のセルカウント部１４−１ａ（後述）のカウント値に基づいてデータ保持用バッファ１２−１ａに空きがある（セルを受信する余裕がある）か否かを判別し、空きがあればその旨をクラブ信号（Ｈレベル）によってＵＴＯＰＩＡ２０に通知するものである。
【００７９】
また、カウンタ１１−１ｂは、ＵＴＯＰＩＡ２０からのセルの送信開始信号ＳＯＣのＨレベルをトリガにしてそのカウント値がセルの長さに応じたクロック分だけカウントアップするもので、書き込み制御部１１−１ｃは、このカウンタ１１−１ｂのカウント値を監視することにより受信セルの最後を判別して、順次、次の受信セルに対する書き込み処理を行なえるようになっている。
【００８０】
さらに、書き込み制御部１１−１ｃは、上記のクラブ生成部１１−１ａによるデータ保持用バッファ１２−１ａの空きについての通知に対してＵＴＯＰＩＡ２０から受信許可を受けると（イネーブル信号がＨレベルとなると）、上記のカウンタ１１−１ｂのカウント値に従って、受信セルをデータ保持用バッファ１２−１ａに書き込むものである。なお、クロック乗り換え部１１−１ｄは、クラブ生成部１１−１ａに入力されるセルカウント部１４−１ａからの空きの有無を表す信号のクロックを、外部インタフェース部１１−１（ＡＴＭ処理装置４側）の基本動作クロックにクロック乗り換えさせるものである。
【００８１】
また、中間制御部１４−１は、上記のデータ保持用バッファ１２−１ａで保持されているセルの数（保有状況）を監視してマッピング部２ｍ（３ｍ）側へ送信すべきセルの有無とデータ保持用バッファ１２−１ａの空きとを管理するもので、このために、セルカウント部（ＣＴＲ）１４−１ａをそなえて構成されている。なお、符号１４−１ｂで示すものはクロック乗り換え部である。
【００８２】
ここで、上記のセルカウント部１４−１ａも、上記のカウンタ１１−１ｂによってセルがデータ保持用バッファ１２−１ａに書き込まれる毎に受ける「プラス１要求」に応じてそのカウント値をカウントアップする一方、読み出し制御部１３−１ａ（後述）によってデータ保持用バッファ１２−１ａからセルが読み出される毎に受ける「マイナス１要求」に応じてそのカウント値をカウントダウンするもので、このカウント値が１以上であればデータ保持用バッファ１２−１ａにセルが保持されていることが分かり、さらに、このカウント値がデータ保持用バッファ１２−１ａの容量値未満であればデータ保持用バッファ１２−１ａに空きが有ることが分かるようになっている。
【００８３】
なお、上記のクロック乗り換え部１４−１ｂも、セルカウント部１４−１ａに通知される書き込み制御部１１−１ｃからの「プラス１要求」と読み出し制御部１３−１ａからの「マイナス１要求」の各クロックの整合をとるもので、この場合も、外部インタフェース部１１−１と読み出し処理部１３−１とが同じクロックを受けて動作している場合には必要ない。
【００８４】
さらに、上記の読み出し処理部１３−１は、マッピング部２ｍ（３ｍ）からのセルの送信要求（読み出しフラグ）に応じてデータ保持用バッファ１２−１ａからセルを、順次、読み出すもので、このために、図３（ｂ）に示すように、読み出し制御部１３−１ａとカウンタ１３−１ｂとをそなえて構成されている。
ここで、カウンタ１３−１ｂは、マッピング部２ｍ（３ｍ）からの読み出しフラグ（Ｈレベル）をトリガにしてそのカウント値をセルの長さに応じたクロック分だけカウントアップするものであり、読み出し制御部１３−１ａは、データ保持用バッファ１２−１ａにセルが保持されている限り、このカウンタ１３−１ｂのカウント値に従って、データ保持用バッファ１２−１ａからセルを１つずつ、順次、読み出すものである。なお、この読み出し制御部１３−１ａは、セルを１つ読み出す毎に上記の「マイナス１要求」を中間制御部１４−１のセルカウント部１４−１ａに送出する。
【００８５】
上述のごとく構成されたマッピング／デマッピング部２−ｉ，３−ｉ（物理レイヤ）内の送信用のＵＴＯＰＩＡ１０−１では、ＡＴＭ処理装置４（ＵＴＯＰＩＡ２０）からのアドレス（Ａｄｄｒ）信号が自己が扱うＳＴＳチャンネル♯ｉを示し自己がセルの受信対象のＵＴＯＰＩＡ１０−１として指定されると、クラブ生成部１１−１ａが、中間制御部１４−１のセルカウント部１４−１ａのカウント値を基にデータ保持用バッファ１２−１ａに空きがあるか否かを判断し、空きがあればクラブ信号をＨレベルにしてその旨をＵＴＯＰＩＡ２０に通知する。
【００８６】
この通知に対してＵＴＯＰＩＡ２０からセルの受信許可が受信されると（イネーブル信号がＨレベルになると）、書き込み制御部１１−１ｃが、ＵＴＯＰＩＡ２０からの送信開始信号ＳＯＣのＨレベルをトリガにしてカウントアップを始めるカウンタ１１−１ｂのカウント値に従って、受信したセル（ＤＡＴＡ）をデータ保持用バッファ１２−１ａに書き込む。
【００８７】
このとき、書き込み制御部１１−１ｃは、データ保持用バッファ１２−１ａにセルを１つ書き込む毎に中間制御部１４−１のセルカウント部１４−１ａへ「プラス１要求」を送出し、セルカウント部１４−１ａは、この「プラス１要求」を受けるとカウント値を１つカウントアップする。
その後、ＵＴＯＰＩＡ２０からのアドレス信号が自己が扱うＳＴＳチャンネル♯ｉを示す毎に、ＵＴＯＰＩＡ１０−１は、データ保持用バッファ１２−１ａに空きが有る限り、上記の受信（書き込み）処理を繰り返し行なうことによって、データ保持用バッファ１２−１ａにセルを、順次、書き込んでゆく。
【００８８】
一方、読み出し処理部１３−１では、マッピング部２ｍ（３ｍ）からの読み出しフラグがＨレベルになると、これをトリガにしてカウンタ１３−１ｂがカウントアップを開始し、これに伴って、読み出し制御部１３−１ａが、データ保持用バッファ１２−１ａにセルが保持されている限り、カウンタ１３−１ｂのカウント値に従ってデータ保持用バッファ１２−１ａからセルを、順次、読み出してマッピング部２ｍ（３ｍ）へ送出する。なお、読み出し制御部１３−１ａは、セルを１つ読み出す毎に中間制御部１４−１のセルカウント部１４−１ａに「マイナス１要求」を出力する。
（１−３）ＵＴＯＰＩＡ１０の説明
図４（ａ）は上記のＡＴＭ処理装置４（ＡＴＭレイヤ）内の受信用のＵＴＯＰＩＡ１０の詳細構成例を示すブロック図で、この図４（ａ）に示すように、本ＵＴＯＰＩＡ１０は、外部インタフェース部１１，データ保持部１２，中間制御部１３及び読み出し処理部１４をそなえて構成されている。
【００８９】
ここで、データ保持部１２は、マッピング／デマッピング部２−ｉ，３−ｉ（物理レイヤ）側の上記ＵＴＯＰＩＡ２０−１から送信されてくるセルを保持するもので、この場合も、後述するＵＴＯＰＩＡ２０でのデータ処理が停滞することにより読み出し処理部１４でのセルの読み出し処理が停止する可能性があることを考慮して、複数のセルをセル単位で保持することのできるデータ保持用バッファ１２ａをそなえて構成されている。
【００９０】
また、中間制御部１３は、上記のデータ保持用バッファ１２ａで保持されているセルの数（保有状況）を監視して後述するセル処理部３０へ出力すべきセルの有無とデータ保持用バッファ１２ａの空きとを管理するとともに、データ保持用バッファ１２ａに保持されているセルのＳＴＳチャンネル＃ｉを管理するもので、このために、ＳＴＳチャンネル保持用バッファ１３ａとセルカウント部（ＣＴＲ）１３ｂとをそなえて構成されている。
【００９１】
ここで、ＳＴＳチャンネル保持用バッファ１３ａは、上記のデータ保持用バッファ１２ａに保持されたセルのＳＴＳチャンネル＃ｉを保持することにより管理するもので、後述するように、外部インタフェース部１１の受信チャンネル決定部（書き込み制御部）１１ｃ（後述）で決定されたＳＴＳチャンネル＃ｉが書き込まれるようになっている。
【００９２】
つまり、上記のデータ保持用バッファ１２ａ及びＳＴＳチャンネル保持用バッファ１３ａは、それぞれで、セルとそのセルのＳＴＳチャンネル＃ｉ〔物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）についての識別情報）とを記憶しうるようになっている。
また、セルカウント部１３ｂは、バッファ１３ａに保持されているセル数をＳＴＳチャンネル＃ｉ毎にカウントするもので、ＳＴＳチャンネル＃ｉ毎にカウンタ（図示しない）をそなえ、受信チャンネル決定部１１ｃ及び読み出し制御部１４ａ（後述）によるデータ保持用バッファ１２ａに対するセルの書き込み／読み出し毎に受ける「プラス１要求」／「マイナス１要求」に応じて対応するカウンタ（図示しないＳＴＳチャンネル＃ｉ毎にカウンタ）のカウント値がカウントアップ／カウントダウンすることによって、各ＳＴＳチャンネル＃ｉ毎のセルの保有数が管理されるようになっている。
【００９３】
さらに、外部インタフェース部（受信インタフェース部）１１は、任意のマッピング／デマッピング部２−ｉ，３−ｉ（物理レイヤ）からのセルを受信してそのセルとＳＴＳチャンネル＃ｉとを対応付けてバッファ１２ａ，１３ａに書き込むことにより、受信したセルをＳＴＳチャンネル＃ｉ別に管理するものである。そして、この外部インタフェース部１１は、ここでは、ＵＴＯＰＩＡ２０−１におけるセルの保有状況に基づいて任意のＵＴＯＰＩＡ２０−１に対してセルの送信許可を与えることによりそのＵＴＯＰＩＡ２０−１からセルを受信するように構成されており、図４（ａ）に示すように、有効チャンネル保持部１１ａ，カウンタ１１ｂ及び受信チャンネル決定部１１ｃをそなえて構成されている。
【００９４】
ここで、有効チャンネル保持部１１ａは、受信チャンネル決定部１１ｃがセルの受信対象のＵＴＯＰＩＡ２０−１をアドレス信号によりポーリング（シリアルに）指定したときに、各ＵＴＯＰＩＡ２０−１から返信されてくる送信すべきセルを保有しているか否かを表すクラブ（Ｃｌａｖ）信号（例えば、保有している場合はＨレベル、保有していない場合はＬレベル）をそれぞれ保持することにより、ＳＴＳチャンネル＃ｉ毎のセルの保有状況情報を記憶するものである。
【００９５】
また、受信チャンネル決定部１１ｃは、この有効チャンネル保持部１１ａに保持された保有状況情報と、セルカウント部１３ｂでＳＴＳチャンネル＃ｉ毎に管理されているデータ保持用バッファ１２ａの空き情報とに基づいてセルの受信対象のＳＴＳチャンネル＃ｉ〔ＵＴＯＰＩＡ２０−１〕を決定して、決定した受信ＳＴＳチャンネル＃ｉのＵＴＯＰＩＡ２０−１に対してイネーブル信号（Ｈレベル）及び受信ＳＴＳチャンネル＃ｉを示すアドレス信号を送出する（送信許可を与える）ことにより、そのＵＴＯＰＩＡ２０−１からセルを受信し、受信したセルをデータ保持用バッファ１２ａに書き込むとともに、決定した上記受信ＳＴＳチャンネル＃ｉをＳＴＳチャンネル保持用バッファ１３ａに書き込むものである。
【００９６】
つまり、上記の受信チャンネル決定部１１ｃは、複数のＵＴＯＰＩＡ２０−１〔物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）〕からセルの保有状況についての通知をシリアルに受けることにより上記のイネーブル信号（Ｈレベル）を与えるべきＵＴＯＰＩＡ２０−１を決定するように構成されているのである。なお、この受信チャンネル決定部１１ｃは、セル及びＳＴＳチャンネル＃ｉをそれぞれ１つ書き込む毎に上記の「プラス１要求」をセルカウント部１３ｂに送出する。
【００９７】
さらに、カウンタ１１ｂは、ＵＴＯＰＩＡ２０−１からのセルの送信開始信号ＳＯＣ（Ｈレベル）をトリガにしてそのカウント値をセルの長さに応じたクロック分だけカウントアップするもので、受信チャンネル決定部１１ｃは、このカウンタ１１ｂのカウント値を監視することにより受信セルの最後を判別し、そのタイミング（決定タイミング）で、次回の受信ＳＴＳチャンネル＃ｉの決定を開始するようになっている。
【００９８】
また、読み出し処理部１４は、上記の外部インタフェース部１１によってデータ保持用バッファ１２ａに書き込まれたセルを読み出すとともに、そのセルに対応するＳＴＳチャンネル＃ｉをＳＴＳチャンネル保持用バッファ１３ａから読み出して、それぞれを後述するセル処理部３０へ出力するもので、図４（ａ）に示すように、読み出し制御部１４ａ及びカウンタ１４ｂをそなえて構成されている。
【００９９】
ここで、カウンタ１４ｂは、セル処理部３０（後述）からの読み出しフラグ（Ｈレベル）をトリガにしてそのカウント値をセルの長さに応じたクロック分だけカウントアップするものであり、読み出し制御部１４ａは、データ保持用バッファ１２ａにセルが保持されている限り、このカウンタ１４ｂのカウント値が初期値になる毎に、データ保持用バッファ１２ａからセルを、順次、読み出すものである。なお、この読み出し制御部１４ａは、セルを１つ読み出す毎に上記の「マイナス１要求」をセルカウント部１３ｂに送出する。
【０１００】
ただし、本実施形態では、セル処理部３０（後述）が上記の読み出しフラグをセルの長さ単位（１セル単位）で送出するようになっている。
以下、上述のごとく構成された本実施形態のＡＴＭ処理装置４（ＡＴＭレイヤ）内の受信用のＵＴＯＰＩＡ１０の動作について詳述する。
まず、外部インタフェース部１１の受信チャンネル決定部１１ｃが、対向するマッピング／デマッピング部２−ｉ，３−ｉ内の送信用のＵＴＯＰＩＡ２０−１のいずれかに対して順番（シリアル）にアドレス信号を送出することによりセルの受信対象のＵＴＯＰＩＡ２０−１をポーリング指定してゆく。
【０１０１】
ＵＴＯＰＩＡ２０−１では、上記のアドレス信号により自己がセルの受信対象のＵＴＯＰＩＡ２０−１として指定されると、それぞれ、外部インタフェース部２３−１のクラブ生成部２３−１ａ（図３（ａ）参照）が、セルの保有状況（送信すべきセルを保有しているか否か）をクラブ信号により本ＵＴＯＰＩＡ１０（外部インタフェース部１１）へ返信する。
【０１０２】
すると、外部インタフェース部１１では、このクラブ信号を有効チャンネル保持部１１ａにて上記の指定順にシリアルに受け取ってＳＴＳチャンネル番号＃ｉ毎のセルの保有状況情報を記憶し、その記憶内容を受信チャンネル決定部１１ｃに表示する。
受信チャンネル決定部１１ｃは、この記憶内容（セルの保有状況情報）と中間制御部１３のセルカウント部１３ｂで各ＳＴＳチャンネル＃ｉ毎に管理されているデータ保持用バッファ１２ａの空きの有無とに基づいて、セルの受信対象のＵＴＯＰＩＡ２０−１（ＳＴＳチャンネル＃ｉ）を決定し、決定したＵＴＯＰＩＡ２０−１に対してイネーブル信号（Ｈレベル）及びアドレス信号を送出する。
【０１０３】
つまり、本外部インタフェース部１１は、各物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）用のＵＴＯＰＩＡ２０−１におけるセルの保有状況をポーリングして各ＵＴＯＰＩＡ２０−１のセルの保有状況についての通知（クラブ信号）をシリアルに受けることにより、各ＳＴＳチャンネル＃ｉ毎のセルの保有状況を確認し、各ＳＴＳチャンネル＃ｉのうちのどのＳＴＳチャンネル＃ｉのマッピング／デマッピング部２−ｉ，３−ｉ（ＵＴＯＰＩＡ２０−１）に対してセルの送信を許可するかを決定するのである。
【０１０４】
そして、ＵＴＯＰＩＡ２０−１では、送信チャンネル決定部２３−１ｃによるセルの読み出し処理が開始され、外部インタフェース部１１では、ＵＴＯＰＩＡ２０−１の送信チャンネル決定部２３−１ｃから送られてくる、セルの読み出し開始信号ＳＯＣ（Ｈレベル）をトリガにしてカウンタ１１ｂが動作（カウントアップ）する。
【０１０５】
すると、このカウンタ１１ｂのカウント値に従って、受信チャンネル決定部１１ｃが、各バッファ１２ａ，１３ａに対する書き込み制御を行ない、受信セルがデータ保持部１２のデータ保持用バッファ１２ａに書き込まれるとともに、そのセルのＳＴＳチャンネル＃ｉが中間制御部１３のＳＴＳチャンネル保持用バッファ１３ａに書き込まれる。
【０１０６】
なお、このとき、受信チャンネル決定部１１ｃは、セルを１つデータ保持用バッファ１２ａに書き込む毎に、セルの保有数についての「プラス１要求」を中間制御部１３のセルカウント部１３ｂに送出し、セルカウント部１３ｂでは、この「プラス１要求」を受ける毎に、ＳＴＳチャンネル＃ｉのカウント値をカウントアップして、データ保持用バッファ１２ａに保持されているセルの数についての情報を更新する。
【０１０７】
一方、読み出し処理部１４では、随時、中間制御部１３のセルカウント部１３ｂの各カウント値を参照してデータ保持用バッファ１２ａにおけるセルの有無を監視しており、データ保持用バッファ１２ａにセルが保持されていれば、データ保持用バッファ１２ａからセルを古く書き込まれたものから順に読み出すとともに、読み出したセルに対応するＳＴＳチャンネル＃ｉをＳＴＳチャンネル保持用バッファ１３ａから読み出して、それぞれをセル処理部３０（ＵｐＳセル挿入部８０）へ出力する。
【０１０８】
なお、このとき、読み出し制御部１４ａは、データ保持用バッファ１２ａから１つセルを読み出す毎に、セルの保有数についての「マイナス１要求」をセルカウント部１３ｂに送出しており、セルカウント部１３ｂは、この「マイナス１要求」を受ける毎に、対応するＳＴＳチャンネル＃ｉのカウント値をカウントダウンしてそのＳＴＳチャンネル＃ｉのセルの保有数についての情報を更新するとともに、次のＳＴＳチャンネル保持用バッファ１３ａへのＳＴＳチャンネル＃ｉの書き込み位置を１つ前の位置に戻してゆく。
【０１０９】
つまり、上記の外部インタフェース部１１，データ保持部１２及び中間制御部１３は、複数の物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）のうちの任意の物理レイヤからセルを受信してそのセルを物理レイヤについての識別情報としてのＳＴＳチャンネル＃ｉに基づいてＳＴＳチャンネル＃ｉ別に管理する受信データ管理部として機能し、読み出し処理部１４は、この受信データ管理部で管理されているセルをＳＴＳチャンネル＃ｉとともに後述するセル処理部３０へ送信するようになっているのである。
【０１１０】
このように、読み出し処理部１４では、例えば、図５（ａ）に示す物理レイヤ（マッピング／デマッピング部３−ｉ）から非同期のタイミングで受信されるダウンストリーム側の受信セル（Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）をセルの長さに同期したタイミング（ＡＴＭセル処理部４−１内の基準タイミング；セル同期）でセル処理部３０（後述）へ出力するようになる（図５（ｃ），（ｄ）参照）。
【０１１１】
また、図５（ｂ）に示す物理レイヤ（マッピング／デマッピング部２−ｉ）から非同期のタイミングで受信されるアップストリーム側の受信セル（Ｕ１，Ｕ２，Ｕ３，Ｕ４）も図５（ｃ）に示すＡＴＭセル処理部４−１内の基準タイミングに乗せ換えられて、図５（ｄ）及び（ｅ）に示すようにセル処理部３０（ＵｐＳセル挿入部８０）（後述）へと送られる。
【０１１２】
つまり、ＡＴＭセル処理部４−１内でのアップストームとダウンストリームとを伝送するＡＴＭセル流のタイミング（セルの先頭位置）が同じになる。
なお、ＡＴＭセル処理部４−１内の基準タイミングは、２８クロック（ＣＬＫ）を１周期として生成され、この１周期は１セル（５３バイト）を処理する範囲とする。この２８クロックを１周期とするのは、５３バイトのセルを１６ビットのパラレル処理を行なうと２７クロックで１セル処理できることとなるが、シングルポートラム９４へのアクセスを例えば、４クロックに１回のアクセス処理とすると割り切れないためで、このように２８クロックを１周期としている。従って、１セルの処理が１６ビットでパラレル処理を行なわない時や、シングルポートラム９４へのアクセスタイミングを変えたときには、基準タイミングのクロック数が異なる。なお、以下、２８クロックを１周期とする場合を前提に説明するが、他のクロック数を１周期とすることも可能である。
（１−４）ＵＴＯＰＩＡ２０の説明
次に、図４（ｂ）は上記ＡＴＭ処理装置４（ＡＴＭレイヤ）内の送信用のＵＴＯＰＩＡ２０の詳細構成を示すブロック図で、この図４（ｂ）に示すように、本ＵＴＯＰＩＡ２０は、書き込み処理部２１，データ保持部２２，中間制御部２３及び外部インタフェース部２４をそなえて構成されている。
【０１１３】
ここで、データ保持部２２は、セル処理部３０（ＵｐＳセル挿入部８０）（後述）から出力されるセルを保持するもので、マッピング部２ｍ（３ｍ）でのマッピング処理が停滞することにより外部インタフェース部２４でのセルの読み出し処理が停止する可能性があることを考慮して、複数のセルを保持することのできるデータ保持用バッファ２２ａをそなえて構成されている。
【０１１４】
また、中間制御部２３は、上記のデータ保持用バッファ２２ａで保持されているセルの数（保有状況）を監視してＵＴＯＰＩＡ１０−１へ出力すべきセルの有無を管理するとともに、データ保持用バッファ２２ａに保持されているセルのＳＴＳチャンネル＃ｉを管理するもので、このために、ＳＴＳチャンネル保持用バッファ２３ａとセルカウント部（ＣＴＲ）２３ｂとをそなえて構成されている。
【０１１５】
ここで、ＳＴＳチャンネル保持用バッファ２３ａは、上記のデータ保持用バッファ２２ａに保持されたセルのＳＴＳチャンネル＃ｉを保持することにより管理するもので、後述する書き込み処理部２１の書き込み制御部２１ａによって、セル処理部３０（ＵｐＳセル挿入部８０）（後述）からセルとともに出力されるＳＴＳチャンネル＃ｉが書き込まれるようになっている。
【０１１６】
つまり、上記のデータ保持用バッファ２２ａ及びＳＴＳチャンネル保持用バッファ２３ａは、それぞれで、セルとそのセルのＳＴＳチャンネル＃ｉ〔物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）についての識別情報）とを記憶しうる送信用記憶部としての機能を果たしているのである。
なお、セルカウント部２３ｂは、バッファ２２ａに保持されているセル数をＳＴＳチャンネル＃ｉ毎にカウントするもので、このために、ＳＴＳチャンネル＃ｉ毎にカウンタ（図示しない）を有しており、書き込み制御部２１ａ（後述）及び送信チャンネル決定部（読み出し制御部）２４ａ（後述）によるバッファ２２ａに対するセルの書き込み／読み出し毎に受ける「プラス１要求」／「マイナス１要求」に応じて対応するカウンタ（図示しないＳＴＳチャンネル＃ｉ毎のカウンタ）のカウント値がカウントアップ／カウントダウンすることによって、各ＳＴＳチャンネル＃ｉ毎のセルの保有数が管理されるようになっている。
【０１１７】
また、書き込み処理部２１は、セル処理部３０（ＵｐＳセル挿入部８０）（後述）で処理されたセルを受信して、順次、データ保持用バッファ２２ａに書き込むとともに、そのセルのＳＴＳチャンネル＃ｉを、順次、ＳＴＳチャンネル保持用バッファ２３ａに書き込むもので、このために、図４（ｂ）に示すように、カウンタ２１ｂと書き込み制御部２１ａとをそなえて構成されている。
【０１１８】
ここで、カウンタ２１ｂは、セル処理部３０（ＵｐＳセル挿入部８０）（後述）からのセル入力を表すセル到着フラグ（Ｈレベル）をトリガにしてカウントアップするものであり、書き込み制御部２１ａは、このカウンタ２１ｂの出力（カウント値）に従って各バッファ２２ａ，２３ａに対する書き込み制御を行なうことにより、セル処理部３０（ＵｐＳセル挿入部８０）（後述）からのセルをデータ保持用バッファ２２ａに書き込むとともに、セル処理部３０（ＵｐＳセル挿入部８０）（後述）からのＳＴＳチャンネル＃ｉをＳＴＳチャンネル保持用バッファ２３ａに書き込むものである。
【０１１９】
つまり、上記の書き込み処理部２１は、ＵＴＯＰＩＡ１０−１〔対向する物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）〕へ送信すべきセルとＳＴＳチャンネル＃ｉとをセル処理部３０（ＵｐＳセル挿入部８０）（後述）から受信して、そのセルとＳＴＳチャンネル＃ｉとを対応付けてバッファ２２ａ，２３ａに書き込むことにより受信したセルをＳＴＳチャンネル♯ｉ別に管理する。
【０１２０】
さらに、外部インタフェース部２４は、対向する物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）側（ＵＴＯＰＩＡ１０−１）へ送信すべきセルをデータ保持用バッファ２２ａから読み出してそのＵＴＯＰＩＡ１０−１へ送信するもので、ここでは、ＵＴＯＰＩＡ１０−１におけるセルの上記保有状況（セルの受信余裕）に基づいて任意のＵＴＯＰＩＡ１０−１に対してセルの受信許可を与えて、セルを送信する許可送信型送信インタフェース部として構成されている。
【０１２１】
そして、図４（ｂ）に示すように、この外部インタフェース部２４は、さらに、有効チャンネル保持部２４ｂ，カウンタ２４ｃ，送信チャンネル決定部２４ａをそなえて構成されている。
ここで、有効チャンネル保持部２４ｂは、送信チャンネル決定部２４ａがセルの送信対象のＵＴＯＰＩＡ１０−１をアドレス信号によりポーリング（シリアルに）指定したときに、各ＵＴＯＰＩＡ１０−１から返信されてくるセルの保有状況（受信余裕）を表すクラブ（Ｃｌａｖ）信号（例えば、余裕がある場合はＨレベル、余裕が無い場合はＬレベル）をそれぞれ保持することにより、ＳＴＳチャンネル＃ｉ毎のセルの保有状況（受信可能）情報を記憶するものである。
【０１２２】
また、送信チャンネル決定部２４ａは、この有効チャンネル保持部２４ｂに保持された情報とＳＴＳチャンネル保持用バッファ２３ａに保持されたＳＴＳチャンネル＃ｉに基づいてセルの送信対象の物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）側（ＵＴＯＰＩＡ１０−１）を決定し、決定したＵＴＯＰＩＡ１０−１に対してアドレス信号（ＳＴＳチャンネル＃ｉを示す信号）及びイネーブル信号（Ｈレベル）を送出したのち（受信許可を与えたのち）、データ保持用バッファ２２ａからセルを読み出してそのＵＴＯＰＩＡ１０−１へ送信するものである。
【０１２３】
つまり、上記の送信チャンネル決定部２４ａは、複数のＵＴＯＰＩＡ１０−１〔物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）〕からセルの保有状況についての通知をシリアルに受けることにより上記のイネーブル信号（Ｈレベル）を与えるべきＵＴＯＰＩＡ１０−１を決定するのである。なお、この送信チャンネル決定部２４ａは、セルをそれぞれ１つ読み出す毎に上記の「マイナス１要求」をセルカウント部２３ｂに送出する。
【０１２４】
また、カウンタ２４ｃは、ＵＴＯＰＩＡ１０−１へのセルの送信開始信号ＳＯＣ（Ｈレベル）をトリガにしてそのカウント値をセルの長さに応じたクロック分だけカウントアップするもので、上記の送信チャンネル決定部２４ａは、このカウンタ２４ｃのカウント値を監視することにより送信セルの最後を判別し、そのタイミング（決定タイミング）で、次回の送信チャンネル（ＳＴＳチャンネル＃ｉ）の決定を開始するようになっている。
【０１２５】
上述のごとく構成された本実施形態のＡＴＭ処理装置４（ＡＴＭレイヤ）内の送信用のＵＴＯＰＩＡ２０では、セル処理部３０（ＵｐＳセル挿入部８０）（後述）からセル到着フラグを受けると、書き込み処理部２１のカウンタ２１ｂがカウントアップを開始し、このカウンタ２１ｂのカウント値に従ってデータ保持部２２のデータ保持用バッファ２２ａ及び中間制御部２３のＳＴＳチャンネル保持用バッファ２３ａに対する書き込み制御をそれぞれ行なうことにより、セル処理部３０（ＵｐＳセル挿入部８０）（後述）から出力されたセルとそのセルのＳＴＳチャンネル＃ｉが、順次、各バッファ２２ａ，２３ａに書き込まれてゆく。
【０１２６】
なお、このとき、書き込み制御部２１ａは、セルをデータ保持用バッファ２２ａに１つ書き込む毎に、セルの保有数についての「プラス１要求」を中間制御部２３のセルカウント部２３ｂに送出しており、セルカウント部２３ｂは、この「プラス１要求」を受ける毎に、対応するカウンタ（図示しないＳＴＳチャンネル＃ｉ毎のカウンタ）のカウント値を更新するとともに、ＳＴＳチャンネル保持用バッファ２３ａへのＳＴＳチャンネル＃ｉの書き込み位置を、順次、次の位置に更新してゆく。
【０１２７】
一方、外部インタフェース部２４では、送信チャンネル決定部２４ａが、対向する物理レイヤ用のＵＴＯＰＩＡ１０−１のいずれかに対して順番（シリアル）にアドレス信号を送出することによりセルの送信対象のＵＴＯＰＩＡ１０−１をポーリング指定してゆく。
ＵＴＯＰＩＡ１０−１では、上記のアドレス信号により自己がセルの送信対象のＵＴＯＰＩＡ１０−１として指定されると、それぞれ、外部インタフェース部１１−１のクラブ生成部１１−１ａ（図３（ｂ）参照）が、セルの保有状況（セルを受信する余裕があるか否か）をクラブ信号により本ＵＴＯＰＩＡ２０（外部インタフェース部２４）へ返信する。
【０１２８】
すると、外部インタフェース部２４では、このクラブ信号を有効チャンネル保持部２４ｂにて上記の指定順にシリアルに受け取ってＳＴＳチャンネル＃ｉ毎のセルの保有状況情報を記憶し、その記憶内容を送信チャンネル決定部２４ａに表示する。
送信チャンネル決定部２４ａは、この記憶内容（セルの保有状況情報）と、中間制御部２３のセルカウント部２３ｂでＳＴＳチャンネル＃ｉ毎に管理されているデータ保持用バッファ２２ａにおけるセルの有無と、中間制御部２３のＳＴＳチャンネル保持用バッファ２３ａに記憶されているＳＴＳチャンネル＃ｉとに基づいて、セルの送信対象のＳＴＳチャンネル＃ｉ〔物理レイヤ（ＵＴＯＰＩＡ１０−１）〕を決定する。
【０１２９】
つまり、本外部インタフェース部２４は、各物理レイヤ〔ＵＴＯＰＩＡ１０−１〕におけるセルの保有状況（セルの受信余裕）をポーリングして各物理レイヤ〔ＵＴＯＰＩＡ１０−１〕から上記セルの保有状況についての通知（クラブ信号）をシリアルに受けることにより、各ＳＴＳチャンネル＃ｉ毎のセルの保有状況を確認し、各物理レイヤ〔ＵＴＯＰＩＡ１０−１〕のうちのどの物理レイヤ〔ＵＴＯＰＩＡ１０−１〕に対してセルの受信を許可するかを決定するのである。
【０１３０】
そして、送信チャンネル決定部２４ａは、決定した送信ＳＴＳチャンネル＃ｉのＵＴＯＰＩＡ１０−１に対してアドレス信号及びイネーブル信号（Ｈレベル）を送出したのち、データ保持用バッファ２２ａからセルを読み出して、そのセルを読み出し開始信号ＳＯＣとともに上記ＵＴＯＰＩＡ１０−１へ送信する。
なお、このとき、送信チャンネル決定部２４ａは、データ保持用バッファ２２ａから１つセルを読み出す毎に、セルの保有数についての「マイナス１要求」をセルカウント部２３ｂに送出しており、セルカウント部２３ｂは、この「マイナス１要求」を受ける毎に、対応するＳＴＳチャンネル＃ｉのカウント値をカウントダウンしてそのＳＴＳチャンネル＃ｉのセルの保有数についての情報を更新するとともに、次のＳＴＳチャンネル保持用バッファ２３ａへのＳＴＳチャンネル＃ｉの書き込み位置を１つ前の位置に戻してゆく。
【０１３１】
つまり、上記の書き込み処理部２１，データ保持部２２及び中間制御部２３は、後述するセル処理部３０（ＵｐＳセル挿入部８０）で処理されたセルを物理レイヤ（マッピング／デマッピング部２−ｉ，３−ｉ）についての識別情報としてのＳＴＳチャンネル＃ｉに基づいて物理レイヤ別に管理し、外部インタフェース部２４は、管理されているセルを上記ＳＴＳチャンネル＃ｉに基づいて任意の物理レイヤへ送信するようになっているのである。
【０１３２】
ところで、図２に示すＤＰ−ＲＡＭＩ／Ｆ部６０は、外部のＤＰ−ＲＡＭ７０とのインタフェースをとるものであり、セル処理部３０からのＡＬＭ（ＡＩＳ，ＲＤＩ）情報のＤＰ−ＲＡＭ７０への書き込みと、マイコン９５からＤＰ−ＲＡＭ７０へ設定されたＰＭ処理に関係する情報の読み出し及びＰＭ処理部５０からマイコン９５に通知すべき情報の書き込みとを行なうようになっている。なお、ＤＰ−ＲＡＭ７０は、ＳＴＳ−３ｃを例えば４チャンネル分扱う場合、図６に示すようにＳＴＳ−３ｃ〔ＳＴＳチャンネル♯ｉ（ｉ＝１〜４）〕毎にＶＰ−ＡＩＳ／ＲＤＩ，ＶＰ−ＡＩＳ／ＲＤＩ等の情報を保持しうるように構成される。
【０１３３】
更に、ＵｐＳセル挿入部（挿入部）８０は、ＵｐＳｔｒｅａｍ側のセル流の空き領域に、セル処理部３０からのＡＬＭセル挿入要求と、ＬＢ処理部４０からのＬＢセル挿入要求と、ＰＭ処理部５０からのＰＭセル挿入要求に応じて各セルの挿入とを行なうものである他、ＵｐＳｔｒｅａｍ側のセル流を断を検出すると、ＡＬＭを発生するものでもある。
【０１３４】
このため、図７に示すように、ＵｐＳセル挿入部８０は、ＵｐＳアラーム発生部８０−１，セル挿入部８０−２をそなえて構成されている。
ここで、ＵｐＳアラーム発生部８０−１は、ＡＬＭセルを発生させるものであり、図７に示すように、要求発生部８０−１ａ，インクリメント部８０−１ｂ，発生部８０−１ｃ，タイマ部８０−１ｄをそなえて構成される。
【０１３５】
要求発生部８０−１ａは、入力断が検出されると、エントリＲＡＭ９４（後述）やＶＰ情報保持ＲＡＭ３７（後述）に対してのチェック要求をＲＡＭアクセス調停部９１やセル処理部３０に出力し、セル処理部３０等から受信したエントリ情報やＶＰ終端情報を基に、ＡＩＳセルを生成するか判断して、生成する時は、ＡＩＳ情報を発生部８０−１ｃに送出するものであり、インクリメント部８０−１ｂは、ＶＰＩ（Ｖｉｒｔｕａｌ  Ｐａｔｈ  Ｉｄｅｎｔｉｆｉｅｒ）  ／ＶＣＩ（Ｖｉｒｔｕａｌ  Ｃｈａｎｎｅｌ  Ｉｄｅｎｔｉｆｉｅｒ）を修正するものであり、タイマ部８０−１ｄは、ＡＩＳセルを生成する間隔時間を保持するものであり、入力断状態が検出されると発生部８０−１ｃは、ＡＩＳセルを生成してセル挿入部８０−２へ送出するものである。
【０１３６】
なお、入力断状態が検出されると、タイマ部８０−１ｄは、１ｓ（秒）タイマをスタートさせて、インクリメント部８０−１ｂがＶＰＩ“０００ｈ  （ｈ：ｈｅｘ  ）”，ＶＣＩ“０００ｈ  ”にセットし、そのＶＰＩ／ＶＣＩを基に要求発生部８０−１ａがＶＰ情報保持ＲＡＭ３７やエントリＲＡＭ９４に対してチェック要求を出力し、読み出された情報を基に、ＡＩＳセルを生成するか判断し、生成するときは、発生部８０−１ｃから生成ＡＩＳセルが出力される。
【０１３７】
ここで、図８に示す入力断検出時のアラームセルの発生を説明するためのフローチャートであり、タイマ部８０−１ｄが、入力断状態を検出する（ステップｕ１）と、インクリメント部８０−１ｂは、ＶＰＩ“０００ｈ”（ｈ又はＨは１６進），ＶＣＩ“０００ｈ”，ＳＴＳチャンネル♯ｉ“００”をそれぞれセットする（ステップｕ２〜ステップｕ５）。
【０１３８】
そして、要求発生部８０−１ａは、ＶＣＩが“０００ｈ”であるか判断し（ステップｕ６）、該当する時はＶＰモードのチェックを要求を出力し（ステップｕ６のＹＥＳルートからステップｕ１６）、ＶＰ終端情報ＲＡＭ３７から読み出されたデータからＶＰモードである（終端設定されている）か判断（ステップｕ１７）する。ＶＰモードの設定如何に関わらず、要求発生部８０−１ａは、エントリチェック要求を出力して（ステップｕ１７のＹＥＳルートからステップｕ２１、もしくは、ステップｕ１７のＮＯルートからステップｕ１８）、エントリ設定されているか判断するようになっている（ステップｕ１９，ｕ２２）。
【０１３９】
ＶＰ終端且つエントリ設定されている場合、要求発生部８０−１ａは、ＶＰ−ＡＩＳセルの発生要求を発生部８０−１ｃへ出力して、発生要求出力後は５Ｃｅｌｌ待ち（ｗａｉｔ）状態となる（ステップｕ２２のＹＥＳルートからステップｕ２３）一方、ＶＰ終端の対象に該当せず且つエントリ設定されている場合、要求発生部８０−１ａは、ＶＣ−ＡＩＳセルの発生要求を発生部８０−１ｃへ出力し、発生要求出力後は５Ｃｅｌｌ待ち（ｗａｉｔ）状態となる（ステップｕ１９のＹＥＳルートからステップｕ２０）。エントリ設定されていないとき（ステップｕ１９，ｕ２２でＮＯルートと判定されたとき）や発生要求を発生部８０−１ｃへ出力後、要求発生部８０−１ａは、ＳＴＳチャンネル♯ｉの値をカウントアップする（ステップｕ１９からステップｕ９，ステップｕ２０からステップｕ９，ステップｕ２２からステップｕ９，ステップｕ２３からステップｕ９）。
【０１４０】
なお、ここで、要求発生部８０−１ａがＶＰ−ＡＩＳ／ＶＣ−ＡＩＳ発生要求を発生部８０−１ｃへ出力するに際して、生成セル情報としてＡＩＳ情報が、要求発生部８０−１ａから発生部８０−１ｃへ送信される。
また、先のＶＣＩが“０００ｈ”に該当しないときは、要求発生部８０−１ａは、更に、ＶＣＩが“３”，“４”，“６”のいずれかに該当するか判断し（ステップｕ６のＮＯルートからステップｕ７）、いずれにも該当しないときは、そのときのＶＰＩ／ＶＣＩがＶＰモード設定されているか判断する（ステップｕ７のＮＯルートからステップｕ８）。ここで、ＶＰモードに該当しないときは、要求発生部８０−１ａは、エントリチェック要求を出力する（ステップｕ８のＮＯルートからステップｕ１８）。ここで、ＶＰモードに該当するときやＶＣＩが“３”，“４”，“６”のいずれかに該当するときは、要求発生部８０−１ａは、ＳＴＳチャンネル♯ｉの値をカウントアップ処理に移行する（ステップｕ７からステップｕ９、もしくは、ステップｕ８からステップｕ９）。
【０１４１】
そして、要求発生部８０−１ａは、カウントアップしたＳＴＳチャンネル♯ｉの値が最大値か判断し（ステップｕ１０）、最大値に至るまで（ステップｕ１０でＹＥＳと判定されるまで）上記の処理が繰り返されて（ステップｕ６〜ｕ１０，ｕ１６〜ｕ２３）、ＶＣＩ値が順次カウントアップされる（ステップｕ１１）。
【０１４２】
そして、要求発生部８０−１ａは、カウントアップしたＶＣＩ値が最大値か判断し（ステップｕ１２）、最大値に至るまで（ステップ１２でＹＥＳと判定されるまで）上記の処理が繰り返されて、ＶＰＩ値が順次カウントアップされる（ステップｕ１３）。
さらに、要求発生部８０−１ａは、カウントアップしたＶＰＩ値が最大値か判断し（ステップｕ１４）最大値に至るまで（ステップｕ１４でＹＥＳと判定されるまで）上記の処理が繰り返される（ステップｕ４〜ｕ１４，ｕ１６〜ｕ２３）。その後、タイマ値が更新される（ステップｕ１５）。
【０１４３】
上記のように、ＵｐＳセル挿入部８０は、最小セル挿入間隔を満たしながら、入力断検出時にＡＩＳセル流をつくり出し、ＡＩＳセルをつくり出す際に、入力断検出中において各ＶＰＩ／ＶＣＩについてＶＰ  ＭＯＤＥ  チェックとエントリチェックを繰り返し行ない、条件を満たせば対応するＡＩＳセルの発生要求を出力するように動作する。なお、入力断状態がフローチャートの開始と継続の条件である。
【０１４４】
このように、ＵｐＳアラーム発生部８０−１は、ＵｐＳｔｒｅａｍ側の入力断を検出する入力断検出部と他のＡＴＭ処理装置４に向けてＡＩＳセルを定期的に生成する警報生成部として機能する。
次に、図７に示すセル挿入部８０−２は、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ１０（図２参照）から送られてくるセル流中の空きセル領域に対し、セル処理部３０，ＬＢ処理部４０，ＰＭ処理部５０から送られてくるセルを挿入するものである。
【０１４５】
このため、セル挿入部８０−２は、例えば、図７に示すように、選択部８０−２ａ，ＵＳＥＲセル情報部８０−２ｂ，調停回路部８０−２ｃ，ＣＲＣ挿入部８０−２ｄ，２８進カウンタ８０−２ｅ，ＦＩＦＯ部８０−２ｆをそなえて構成される。
ここで、選択部８０−２ａは、セル流を選択するものであり、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ１０（図２参照）からのセル流かＵｐＳアラーム発生部８０−１からのセル流を選択するようになっており、入力段検出時以降では、主信号を通常のセル流からＵｐＳセルアラーム発生部８０−１にて生成されるＡＩＳセル流に切り替えて出力するようになっている。
【０１４６】
また、調停回路部（調停回路）８０−２ｃは、折り返しＬＢセル以外にＡＴＭセル流の空き領域に挿入すべき挿入用のＡＴＭセルが存在する場合に、折り返しＬＢセルと挿入用のＡＴＭセルとの挿入タイミングの調停を行なうものであり、ＦＩＦＯ部８０−２ｆに保持されているデータを優先的に出力し、ＦＩＦＯ８０−２ｆに折り返しセルデータが準備されていないときに、セル処理部３０，ＬＢ処理部４０，ＰＭ処理部５０からの挿入セルを出力するようになっている。
【０１４７】
具体的に、この調停回路部８０−２ｃは、挿入対象のセルの挿入要求信号の到着順に管理を行ない、到着順に出力するようになっており、同着時には、優先順位の高いものから出力するようになっている。
このため、調停回路部８０−２ｃは、到着したセル挿入要求信号をコード化して管理しており、各コードとして、セル処理部３０，ＬＢ処理部４０，ＰＭ処理部５０からの発生要求を優先度の高いをものから値の大きなコードを与えるようになっているが、ＦＩＦＯ部８０−２ｆからのデータは、最優先で挿入するため到着順管理の対象外となっている。なお、要求が無いことは、“０”で表現する。
【０１４８】
以下の表１は、到着順管理のコード例を示すものである。
【０１４９】
【表１】
0003595690.tif 000002
【０１５０】
ここで、上記表１に示す優先度２〜５に示すセルのコードは、図９に示すように、メモリ８０−２ｖでＳＴＳチャンネル♯ｉ毎に保持されており、調停回路部８０−２ｃは、ＦＩＦＯ部８０−２ｆに折り返しデータが準備できていない場合、到着順管理されたコード（上記表１）をメモリ８０−２ｖから読み出すようになっている。
【０１５１】
また、コードを読み出すに際して、調停回路部８０−２ｃは、各ＳＴＳチャンネル♯ｉの先頭のコードの中で最も優先順位の高いものを選択するようになっている。
例えば、図９に示すメモリ８０−２ｖが、１番目にＳＴＳチャンネル♯２内でのＰＭ（ＦＭセル以外）セルの挿入要求が発生し、２番目にＳＴＳチャンネル♯２内でのＲＤＩセルの挿入要求が発生し、３番目にＳＴＳチャンネル♯４内でのＬＢセルの挿入要求が発生し、さらに、４番目にＳＴＳチャンネル♯３内でのＬＢセルの挿入要求が発生のコードを保持していると仮定して説明すると、調停回路部８０−２ｃは、ＳＴＳチャンネル♯１〜♯４毎に保持されているコード先頭のうち、一番優先順位の高いＳＴＳチャンネル♯４内のＬＢセルのコード“１１１”を選択し、ＬＢ処理部４０へ挿入許可信号出力するようになっている。
【０１５２】
次にコードを読み出すときは、調停回路部８０−２ｃは、先に選択したＳＴＳチャンネル♯４以外のＳＴＳチャンネル♯１〜♯３を選択するようになっており、ＳＴＳチャンネル♯１が優先されるが、ＳＴＳチャンネル♯１内のコードはメモリ８０−２ｖにて保持されていない状態（空き状態）であるため、次のＳＴＳチャンネル♯２のコードを優先的に選択するようになっている。
【０１５３】
なお、調停回路部８０−２ｃは、挿入禁止対象のＳＴＳチャンネル♯ｉ内のコードを選択から除くようになっており、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ２０からセル挿入禁止信号を受信している間は、挿入禁止対象のＳＴＳチャンネル♯ｉの主信号は、一時中断される。
さらに、ＣＲＣ部８０−２ｄは、調停回路からの主信号に演算したＣＲＣ−１０情報を付加して、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ２０（図２参照）へ出力するものである。ここでは、例えば、後述のＤＰ−ＲＡＭ８０−２ｇにて保持されないデータ〔後述の図１０中（２３〜２８）〕を付加して、付加したデータ中にＣＲＣを演算して付加するようになっている。
【０１５４】
また、ＦＩＦＯ部８０−２ｆは、セル処理部３０にて発生したＶＰ−ＲＤＩ又はＶＣ−ＲＤＩ情報，対向のＡＴＭ処理装置４へ折り返すＬＢセル情報を保持し、到着した順に出力するものであり、図７に示すように、ＦＩＦＯ部８０−２ｆは、ＤＰ−ＲＡＭ８０−２ｇ，折り返し書き換え部８０−２ｈ，書き込み制御部８０−２ｓ，読み出し制御部８０−２ｔ，位相監視部８０−２ｕをそなえて構成されている。
【０１５５】
ここで、ＤＰ−ＲＡＭ（折り返しデータ保持部）８０−２ｇは、折り返しのＬＢセルデータやＲＤＩセルデータを保持するもの（以下、「ＦＩＦＯ」と言う場合がある）で、例えば、図１０（ａ）及び図１０（ｂ）に示すように、折り返しデータのうちの一部のデータ〔図１０（ａ）及び図１０（ｂ）中（１〜２２）の領域〕のみを保持するように構成されており、図１０（ａ）は、ＲＤＩセルの保持例を示し、図１０（ｂ）は、ＬＢセルの保持例を示している。
【０１５６】
なお、このＤＰ−ＲＡＭ８０−２ｇは、ここでは、１１０ｗｏｒｄｓ×１６ビットのデュアルポートＲＡＭ（ＤＰ−ＲＡＭ）により構成されており、図１０（ａ），図１０（ｂ）に示す折り返しデータ（ＲＤＩセル，ＬＢセル）を５セル分（１セル分２２ｗｏｒｄｓ）保持できるようになっている。
そして、折り返しセルのデータは、書き込み制御部８０−２ｓの制御によりＤＰ−ＲＡＭ８０−２ｇに書き込まれ、読み出し制御部８０−２ｔの制御によりＤＰ−ＲＡＭ８０−２ｇから読み出されるようになっている。図１１は、これらの書き込み制御部８０−２ｓ及び読み出し制御部８０−２ｔの構成を示すブロック図である。
【０１５７】
ここで、書き込み制御部８０−２ｓは、折り返し書き込み要求時、折り返しＣｅｌｌデータをＤＰ−ＲＡＭ８０−２ｇに書き込むものである他、キャンセル信号を受信することで受信した折り返しデータを削除するものである。
このため、図１１に示すように、本書き込み制御部８０−２ｓは、２２進カウンタ８０−２ｓ１，５段カウンタ８０−２ｓ２，アドレス変換部８０−２ｓ３，♯−ＭＥＭ８０−２ｓ４をそなえて構成されている。
【０１５８】
ここで、２２進カウンタ８０−２ｓ１は、折り返し要求時、２２進カウントを行ってＤＰ−ＲＡＭ８０−２ｇへのアドレスを与えるものであり、ＦＩＦＯ−ＦＵＬＬ信号を受けた時、折り返し要求を無効とし、カウントを行なわないようになっている。
また、５段カウンタ８０−２ｓ２は、２２進カウンタ８０−２ｓ１のキャリーアウト信号を受けて５進カウントを行なうことにより、ＦＩＦＯの段数管理を行なうものであるが、ＲＤＩ削除要求（キャンセル信号）やＬＢ削除要求（キャンセル信号）を受信すると、カウント値の更新を停止することにより、そのときにＤＰ−ＲＡＭ８０−２ｇに書き込まれたＲＤＩセルやＬＢセルの削除処理を行なうようにもなっている。
【０１５９】
例えば、５段カウンタ８０−２ｓ２は、取り込み終了間際に折り返しセルの最終判断結果（ＡＩＳ，ＬＢ，折り返し判定）から生成したＦＩＦＯの削除要求が無ければ、５段カウント値をイクンリメントし、削除要求があれば、段数のインクリメントは行なわれず、ＦＩＦＯ８０−２ｇへの書き込みが無かったことにより、次の書き込み要求時には上書きされる。なお、ＬＢ削除要求は、折り返しＬＢセルが他の固定長データ処理装置４へ折り返すべきデータに該当しないときにＬＢ処理部４０から送信される。
【０１６０】
このように、セル挿入部８０−２は、ＬＢ処理部４０からＦＩＦＯ８０−２ｇに保持する折り返しデータが他のＡＴＭ処理装置４へ折り返すべきデータではなかったことが通知されると、ＦＩＦＯ８０−２ｇに保持された折り返しデータを削除するようになっている。
次に、アドレス変換部８０−２ｓ３は、２２進カウント値（５ビット）×５段カウント値（３ビット）を７ビット（０〜１０９）に変換するものであり、♯−ＭＥＭ８０−２ｓ４は、折り返し要求時に折り返しセルのＳＴＳチャンネル♯ｉ番号を保持するものである。
【０１６１】
ここで、図１２は、書き込み制御部８０−２ｓの動作を説明するためのタイムチャートであり、折り返しセルの特定部分のデータを取り込むため２２進カウンタ８０−２ｓ１が動作し、ＦＩＦＯ８０−２ｇへのアドレスを与える。取り込み終了間際に折り返しセルの最終判断結果（ＡＩＳ，ＬＢ折り返し判定）から生成したＦＩＦＯの削除要求信号が無ければ、５段カウンタ８０−２ｓ２が５段カウント値をインクリメントし、削除要求があれば、段数インクリメントはしない。
【０１６２】
この場合、ＦＩＦＯ８０−２ｇへの書き込みは無かったこととなり、次の書き込み要求時には上書きされることになる。読み出しは調停後の発生許可信号により動作する。
一方、読み出し制御部８０−２ｔは、折り返し挿入許可時、ＤＰ−ＲＡＭ８０−２ｇに書き込まれた折り返しＣｅｌｌデータを読み出すものであり、図１１に示すように、２２進カウンタ８０−２ｔ１，５段カウンタ８０−２ｔ２，アドレス変換部８０−２ｔ３及び♯−ＭＥＭ８０−２ｔ４をそなえて構成されている。
【０１６３】
ここで、２２進カウンタ８０−２ｔ１は、折り返しＣｅｌｌ挿入時、２２進カウントを行うものであり、５段カウンタ８０−２ｔ２は、ＦＩＦＯの段数管理を行なうものであり、２２進カウンタ８０−２ｔ１のキャリーアウト信号を受けて、５進カウントを行うようになっている。また、アドレス変換部８０−２ｔ３は、２２進カウント値（５ビット）×５段カウント値（３ビット）を７ビット（０〜１０９）に変換するものであり、及び♯−ＭＥＭ８０−２ｔ４は、挿入要求中にＦＩＦＯ８０−２ｇの先頭セルのＳＴＳチャンネル♯ｉ情報を保持するものであり、２ビット×５段のフリップフロップで構成される。
【０１６４】
なお、図１３は、読み出し制御部８０−２ｔの読み出し制御の動作を説明するためのタイムチャートであり、ＦＩＦＯ８０−２ｇに保持する折り返しセルの発生許可信号の受信を機に、２２進カウンタ８０−２ｔ１がカウントしてＦＩＦＯ８０−２ｇのアドレスを与え、そのアドレスにより指定される領域から、折り返しセルのデータが順次出力される。
【０１６５】
次に、図７に示す位相監視部８０−２ｕは、ＤＰ−ＲＡＭ８０−２ｇへの書き込みアドレスと読み出しアドレスの位相差の監視を行なうものであり、ＦＩＦＯ８０−２ｇ内のデータの保持状態によりＦＩＦＯ−ＦＵＬＬ，ＦＩＦＯ−ｅｍｐｔｙを発生するようになっている。
ここで、ＦＩＦＯ−ＦＵＬＬは、ＤＰ−ＲＡＭ８０−２ｇへの書き込みが行なえないことを示し、書き込み制御部８０−２ｓにて、書き込み要求信号を無効とする働きをもっており、また、ＦＩＦＯ−ｅｍｐｔｙは、ＤＰ−ＲＡＭ８０−２ｇ内に保持している折り返し可能なＣｅｌｌデータが存在するときは調停回路部８０−２ｃに対して折り返しＣｅｌｌ挿入要求としてこの信号を出力するようになっている。
【０１６６】
なお、図１４と図１５とは、それぞれ位相監視部８０−２ｕの動作を説明するためのタイムチャートであり、図１４中のタイミングαに示すように、２８進カウンタ値が“２７”のとき、挿入許可信号が“Ｈ”且つＦＩＦＯ−ｆｕｌｌ信号が“Ｈ”で読み出し５段カウント値が書き込みの５段カウント値と等しい条件を満たすと、ＦＩＦＯ−ｆｕｌｌ信号を“Ｌ”にし、また、タイミングβに示すように、２８進カウンタ値が“３”のとき、折り返し要求“Ｈ”，削除要求“Ｌ”及びＦＩＦＯ−ｆｕｌｌ信号“Ｌ”で読み出し５段カウント値が書き込みの５段カウント値と等しい条件を満たすと、ＦＩＦＯ−ｆｕｌｌ信号を“Ｈ”にするようになっている。
【０１６７】
一方、図１５中にタイミングγで示すように、２８進カウンタ値が“２７”のとき、挿入許可信号“Ｈ”且つＦＩＦＯ−ｅｍｐｔｙ信号が“Ｌ”で読み出し５段カウント値が書き込みの５段カウント値より小さい条件を満たすと、ＦＩＦＯ−ｅｍｐｔｙ信号を“Ｈ”にし、タイミングωに示すように、２８進カウンタ値が“３”のとき、折り返し要求“Ｈ”，削除要求“Ｌ”及びＦＩＦＯ−ｅｍｐｔｙ信号“Ｈ”で読み出し５段カウント値が書き込みの５段カウント値より小さい条件を満たすと、ＦＩＦＯ−ｅｍｐｔｙ信号を“Ｌ”にするようになっている。
【０１６８】
また、図７に示す折り返し書き換え部８０−２ｈは、ＤｏｗｎＳｔｒｅａｍ側のＵＴＯＰＩＡ１０から出力されが折り返しセルデータを受信して、折り返し情報〔Ｌｏｏｐｂａｃｋ  Ｉｎｄｉｃａｔｉｏｎ；図４４参照）“１”を“０”に書き換えるものである。
次に、図２に示すＥＮＴＲＹ−ＲＡＭ  Ｉ／Ｆ  （調停制御部）９１は、エントリＲＡＭ９４へのアクセス要求が複数併存するときに、例えば、予め定められたＲＡＭアクセスの優先順位に基づいた調停（タイミングの調停）を行ってエントリＲＡＭ９４へのアクセス処理を行なうものである。ここで、下記の表２は、エントリＲＡＭ９４へのアクセス優先順位例を示す。
【０１６９】
【表２】
0003595690.tif 000003
【０１７０】
ここで、図１６は、エントリＲＡＭ９４へのアクセスタイミングを説明するためのタイムチャートであり、この図１６に示すように、所定のアクセスタイミング（上記表２中Ａ〜Ｇのいずれかに示す契機）に複数のアクセス要求があった時、上記表２に示す優先順位に従って、エントリＲＡＭ９４へのアクセスが行なわれるようになっている。なお、受信エントリチェックを行うためのエントリＲＡＭ９４へのアクセス契機は、アクセスタイミングＡと定まっている。
【０１７１】
また、マイコンＩ／Ｆ部９２（「マイコンインタフェース部」とも言う）は、マイコン９５とのインタフェースをとるもので、マイコン９５からシステム運用モードの設定，運用チャンネルの設定等が送られ、それらの情報はＡＴＭセル処理部４−１内へ通知される。なお、マイコンＩ／Ｆ部９２は、後述するＬＢ処理部４０のマイコン転送Ｉ／Ｆ部４２−１（図４５参照）とマイコン９５とのデータの送受信の中継を行なうものであり、ＬＢ処理用の設定データやリトライ数等の情報をマイコン９５から受信してＬＢ処理部４０のマイコン転送Ｉ／Ｆ部４２−１へ送信するようになっている他、エントリ情報等をマイコン９５から受信してエントリＲＡＭ９４へ送信するようにもなっている。
【０１７２】
ここで、このマイコンＩ／Ｆ部９２は、マイコン９５からＬＢ処理部４０への設定データ（後述）を保持し、又、ＬＢ処理部４０から読み出された設定データを保持するようになっている。このため、マイコンＩ／Ｆ部９２は、図１７に示すように、マイコンレジスタ９２−１をそなて構成されており、このマイコンレジスタ９２−１は、設定データを保持するもので、例えば、図１８に示すように所定の領域に所定の情報を保持するようになっている。以下、図１８に示す情報が保持されている領域をビットマップと言う。
【０１７３】
ここで、図１８に示すビットマップは、書き込み設定か読み出し設定かを示す情報（Ｒ／Ｗ），ＳＴＳチャンネル♯ｉ情報（ＳＴＳ−３ｃ．ＮＯ），内部ＲＡＭアドレス（後述の図１９中「ｄ−１６」参照），ソフトウェアにより設定されるマイコン９５のアクセスを禁止する情報〔ＨＡ（ＨＡビットと言う場合がある）〕，ＶＰＩ／ＶＣＩ，Ｅ／Ｓ，ＬＢセルの折り返し地点を示す情報（Ｌｏｃａｔｉｏｎ  ＩＤ）  ，  マイコン９５への通知用の内部コード（  後段の表５参照）が保持される。
【０１７４】
なお、図２０は、マイコンレジスタのアクセスタイミングを説明するためのタイムチャートであり、この図２０に示すように、マイコン９５からＬＢ処理部４０への書き込み制御の場合、マイコン９５は、ＨＡビットが“Ｌ”であることを検出すると、ビットマップ上に“Ｗ”を書き込む他、ＳＴＳチャンネル♯ｉ情報や内部ＲＡＭアドレス，ＶＰＩ／ＶＣＩ，Ｅ／Ｓ（Ｅｎｄ−ｔｏ  Ｅｎｄ／Ｓｅｇｍｅｎｔ；図１９参照）等の情報を書き込んだ後、ＨＡビットを“Ｈ”に設定する。
【０１７５】
そして、これらの情報は、マイコンレジスタ９２−１からＬＢ処理部４０へ送信されるが、図１８に示すビットマップ中“１４Ｈ（Ｈ：ｈｅｘ）”〜“１６Ｈ”に保持されているデータが、図１８に示すＳＴＳチャンネル♯ｉのＤＰ−ＲＡＭ４４（後述；図４０参照）のアドレス（内部アドレス）により特定される領域（後述；図４１参照）に書き込まれるようになっている。
【０１７６】
ＬＢ処理部４０からマイコン９５へ設定データを読み出す制御の場合、マイコン９５は、ＨＡビットが“Ｌ”であることを検出すると、ビットマップ上に“Ｒ”を書き込む他、ＳＴＳチャンネル♯ｉ情報や内部ＲＡＭアドレス，ＶＰＩ／ＶＣＩを書き込むようになっている。そして、これらの情報がマイコンレジスタ９２−１からＬＢ処理部４０へ送信され、所望のＤＰ−ＲＡＭ４４（後述；図４０参照）から読み出された設定データは、ビットマップ上に保持され、マイコン９５は、ビットマップ上に保持さてているデータを読み出すようになっている。
【０１７７】
なお、この図２０に示すように、ＨＡビット“Ｈ”のときは、マイコン９５からのアクセスが禁止されており、例えば、ＬＢ処理部４０からマイコンレジスタ９２−１へデータが転送されている時には、マイコン９５はビットマップ上のデータを書き換えることはできないようになっていて、１チャンネル毎に設定データの書き換え制御や読み出し制御が行われる。
【０１７８】
更に、マイコンＩ／Ｆ部９２は、マイコン９５から設定されたデータ通知するために、例えば、マイコンＩ／Ｆ部９２は、図２１に示す設定／通知部９２−２をそなえて構成されている。この設定／通知部９２−２は、マイコンレジスタ９２−１からのデータをＰＭ処理部５０に通知する一方、ＰＭ通知部５０からの読み出しデータをマイコン９５へ通知するもので、データの誤りを検出すると、その誤りを修正するようにもなっている。
【０１７９】
このため、本設定／通知部９２−２は、例えば、図２１に示すように、第１レジスタ９２−２ａ，第２レジスタ９２−２ｂ，第３レジスタ９２−２ｃ，変換部９２−２ｄ，エッジ検出部９２−２ｅ，アクセス要求部９２−２ｆ，ＳＥＬ９２−２，９２−２ｐ，９２−２ｈ，ＡＮＤ回路９２−２ｌ，９２−２ｓ，９２−２ｗ，デコード回路９２−２ｋ，フリップフロップ９２−２ｒ，微分回路９２−２ｔをそなえて構成されている。
【０１８０】
ここで、第１レジスタ９２−２ａは、マイコンレジスタ９２−１又はＬＢ処理部４０から読み出されたＲ／Ｗ，ＳＴＳチャンネル♯ｉ，ＬＢアドレスを保持するもので、第２レジスタ９２−２ｂは、ＶＰＩ／ＶＣＩ，Ｅ／Ｓ，ロケーションＩＤ（Ｌｏｃａｔｉｏｎ  ＩＤ）  ，内部ＣＯＤＥを保持するものである。
また、変換部（検出部，修正部）９２−２ｄは、マイコン９５からの設定データの誤りを検出し、誤りを修正するものであり、マイコン９５から設定されたＥ／Ｓ情報が、“００”或いは“０１”であるとき、ＶＣＩ情報を所定の情報に変換するものであり、例えば、Ｅ／Ｓが“００”であれば、ＶＣＩを“４”に変換し、またＥ／Ｓが“０１”であれば、ＶＣＩを“３”に変換するようになっている。
【０１８１】
上記の構成により、図２０に示すような、設定データの転送処理が行なわれるようになっている。
なお、図２に示すＰＧ部９３は、ＡＴＭセル処理部４−１内の基準タイミングを生成するものである。
次に、ＰＭ処理部５０は、セル処理部３０（後述）で受信されたセルに基づいてＡＴＭ通信の運用状態を監視するための監視処理を行なうものであり、具体的には、セル処理部３０及びＰＭ部５０で識別されたセルのマイコン９５への通知，折り返し要求，ＰＭ用のカウントやマイコン９５からのＰＭ設定によるＰＭセル送出要求を行なうものである。
【０１８２】
また、図２に示すエントリＲＡＭ（登録情報保持部）９４は、処理の対象となるＡＴＭセルを識別するために必要な情報（登録情報）を伝送経路（ＶＰＩ／ＶＣＩ）毎に区別して、複数のチャンネルに共通で保持するもので、例えば、図１９に示すように、ＶＰＩ／ＶＣＩに基づく１８ビットにより指定されるアドレス領域に、エントリ情報や終端情報等の各種のデータを格納するように構成されている。
【０１８３】
具体的に、このエントリＲＡＭ９４のアドレスには、上位２ビットのＳＴＳチャンネル♯ｉ番号と、ＶＰＩの一部のビットとＶＣＩの一部のビットとを合わせた計１６ビットが用いられ、ＳＴＳチャンネル♯ｉ毎、ＶＰＩ／ＶＣＩ毎に上記の登録情報を保持できるようになっている。つまり、エントリＲＡＭ９４は、ＳＴＳチャンネル♯ｉ別にエントリ情報を保持し、各ＳＴＳチャンネル♯ｉの対応領域内で更にチャンネル毎にエントリ情報を保持するようになっている。
【０１８４】
また、エントリＲＡＭ９４のアドレス１８ビットは、後述のアドレス生成／アクセス要求部３１ｂ−２（図２６参照）にて生成生成されるようになっている。なお、ＶＰＩのビット数とＶＣＩのビット数とは可変であり、マイコン９５からの設定によりＳＴＳチャンネル♯ｉ別に設定することができる。
以下、例として、マイコン９５の設定によりＡＴＭ通信の仮想チャンネル総数１０２４チャンネルを含んだ１ＳＴＳチャンネル♯ｉ（１５５Ｍ／ｓ  ）当たり、ＰＭ処理を６４チャンネル分，ＬＢ処理を３２チャンネルをそれぞれ処理対象とする場合を前提に説明する。
【０１８５】
エントリＲＡＭ９４のデータは、図１９に示すように、ＶＰＩ／ＶＣＩがエントリされているかを示す１ビット（図１９中に「ｄ−１２」と表記）と、ＶＣ（ＶＰＩ／ＶＣＩ）終端されているかを示す１ビット（図１９中に「ｄ−１３」と表記）と、ＯＡＭセル検出時において何も処理せず通過させることを示す１ビット（図１９中に「ｄ−１４」と表記）と、本来終端点ではなく特定のチャンネルだけ終端させたい場合があれば、そのポイント（Ｅｎｄ−ｔｏ−Ｅｎｄ／Ｓｅｇｍｅｎｔ）であることを示す２ビット（図１９中に「ｄ−１５」と表記）と、ＶＰＩ／ＶＣＩがＬＢ対象となる３２チャンネルの何チャンネルに当たるかを示す５ビット（図１９中に「ｄ−１６」と表記）と、ＶＰＩ／ＶＣＩがＶＣ−ＡＩＳ／ＲＤＩ検出対象となる６４チャンネル中の何チャンネル目にあたるかを示す６ビット（図１９中に「ｄ−１７」と表記）を用いて構成されている。
【０１８６】
なお、上記図１９中に「ｄ−１２」が“Ｈ”であるときは、エントリ中であることを示し、また「ｄ−１３」が“Ｈ”であるときは、ＶＰＩ／ＶＣＩがＥｎｄ−ｔｏ−Ｅｎｄ設定となり、また、「ｄ−１４」が“Ｈ”であるときは、ＯＡＭセル検出時に処理せずに通過させることを意味する。また、図１９中に「ｄ−１５」には、２ビットを用いて４状態を示すことができるが下記の表３に示すように、“０１”，“１１”の２状態のみ判断を行ない、それ以外の状態は無効（Ｓｅｇｍｅｎｔ指定無し）  として取り扱うようになっている。
【０１８７】
【表３】
0003595690.tif 000004
【０１８８】
また、後述するアラーム管理部３２では、前記したＶＣ終端の対象となるチャンネルの警報状態の情報をＶＣ管理ＲＡＭ３２ｄ（図２７参照）を用いて保持しているが、本実施形態において１ＳＴＳチャンネル♯ｉ内のＶＣ終端対象となるチャンネル数（６４チャンネル）が、ＳＴＳチャンネル♯ｉ内に含まれるチャンネル数（計１０２４チャンネル）に比して少なくなっており、例えば、ＶＣ警報状態の情報を保持するＶＣ管理ＲＡＭ３２ｄのアドレスをＶＣＩの一部を用いて構成することととすると、データを保持しない領域が多くなる。このため、「ｄ−１６」には、ＶＣ終端の対象となる各チャンネルの警報状態がＶＣ管理ＲＡＭ３２ｄの領域上、連続的に保持されるように、ＶＣ終端の対象となるチャンネルの警報状態が保持されるＶＣ管理ＲＡＭ３２ｄのアドレスを保持するようになっており、換言すると、アドレスを変換する情報を保持するようになっている。
【０１８９】
なお、ＬＢ処理の対象となるチャンネル（３２チャンネル）に対しても、同様に、アドレス変換を行なうようになっている。
ところで、図２に示すセル処理部３０（データ処理部）は、固定長データを受信して固定長データに対して所望のデータ処理を施すもので、例えば、セル同期後（図５参照）のデータ（セル）の識別及びＡＬＭ（アラーム）セルの終端／発生処理を行なうようになっており、ＬＢ処理部４０（導通試験処理部）は、導通試験を行なうものであり、具体的には、セル処理部３０及びＬＢ処理部４０で識別されたＬＢセル（導通試験用のセル）のＵｐＳｔｒｅａｍ側への折り返し要求や、マイコン９５からのＬＢ設定によるＬＢセル送出要求をＵｐＳセル挿入部８０に対して行なうようになっている。
【０１９０】
以下、これらのセル処理部３０とＬＢ処理部４０とに関して、別々に説明をする。なお、以下において、符号が同じものについては、同様の機能を有するものであることを意味する。
ここで、セル処理部３０等の説明をする前に、ＡＬＭ（アラーム）セルの終端／発生処理について先に説明する。
（１−５）ＡＬＭ（アラーム）セルの終端及び発生処理の説明
例えば、図２に示すＡＴＭ処理装置４が、ＤｏｗｎＳｔｒｅａｍ側からＶＰ−ＡＩＳセルを受信すると、その受信したＡＩＳセルのＶＰが終端の対象となっているかを確認し、そのＶＰが終端の対象となっている場合には、そのＶＰ−ＡＩＳセルを廃棄する一方で、ＶＰの配下にある終端の対象となっているＶＣについてＶＣ−ＡＩＳをマッピング／デマッピング部２の方へ出力するとともに、終端の対象となっているＶＣについてＶＣ−ＲＤＩセルをＵｐＳｔｒｅａｍ側へ折り返して、マッピング／デマッピング部３の方へ出力する。なお、受信したＡＩＳセルがＶＰ終端の対象に当たらないとき、そのＶＰ−ＡＩＳセルは、そのままＡＴＭ処理装置４を通過してマッピング／デマッピング部２へ出力される。
【０１９１】
一方、ＤｏｗｎＳｔｒｅａｍ側から受信したセルがＶＣ−ＡＩＳでＶＣ終端の対象となっているとき、ＶＣ−ＡＩＳセルは廃棄される一方で、ＶＣ−ＲＤＩセルが、ＵｐＳｔｒｅａｍ側へ折り返されてマッピング／デマッピング部３の方へ出力される。ここで、受信ＡＩＳセルのＶＣが、ＶＣ終端の対象に当たらないときは、そのＶＣ−ＡＩＳセルは、そのままＡＴＭ処理装置４を通過してマッピング／デマッピング部２へ出力される。
【０１９２】
他方、ＤｏｗｎＳｔｒｅａｍ側からＳＯＮＥＴアラーム（ＶＰ−ＡＩＳやＶＣ−ＡＩＳよりも優先度の高い上位アラーム）が検出されたときには、ＡＴＭ処理装置４は、終端の対象となる全てのＶＰとＶＣについてマッピング／デマッピング部２側へＶＰ−ＡＩＳセルとＶＣ−ＡＩＳセルとを出力する一方で、ＶＰ−ＲＤＩセルとＶＣ−ＲＤＩセルとをＵｐＳｔｒｅａｍ側へ折り返されてマッピング／デマッピング部３の方へ出力するようになっている。
（２）セル処理部の説明
セル処理部（データ処理部）３０は、上述したようにセル同期後のデータ（セル）の識別及びＡＬＭセルの終端／発生処理を行なうものであり、このため、図２２に示すように、セル処理部３０は、セル識別部３１，アラーム管理部３２，ＡＬＭセル発生部３３，シフトレジスタ３６，ＶＰ終端情報ＲＡＭ３７，２８進カウンタ３８及びセル挿入／廃棄部３９をそなえて構成されている。
【０１９３】
ここで、ＶＰ終端情報ＲＡＭ（終端情報保持部）３７は、処理対象のＡＴＭセルのうち終端すべき終端対象のＡＴＭセルを識別するために必要な終端情報をＶＰＩ／ＶＣＩに共通で保持するものであり、ＶＰ終端情報ＲＡＭ３７は、例えば、図２３に示すアドレスにより指定される領域に、図２４に示すデータを格納するように構成されている。
【０１９４】
具体的に、ＶＰ終端情報ＲＡＭ３７のアドレスは、上位２ビット（図２３中に「ａ−７」と表記）にＳＴＳチャンネル♯ｉ番号を用い、残りの４ビット（図２３中に「ａ−８」と表記）をＶＰＩの８ビットの一部分（上位５ビット）を用いて構成される。
また、ＶＰ終端情報ＲＡＭ３７のデータは、図２４に示すように、アドレス（図２３参照）により指定される領域に、８つのＶＰに対する各ＶＰモード情報（ＶＰ終端するか否の情報）を保持するようになっている。各ＶＰモード情報は、ＶＰ終端するか否かを示す情報であるため１ビットで示すことができ、“Ｈ”であればＶＰモードであることを示し、“Ｌ”であれば、非ＶＰモードを示すようになっている。
【０１９５】
これらの８つのＶＰに対するＶＰモード情報が同一アドレス上に保持されるが、アドレス（図２３参照）に用いられないＶＰＩの下位３ビットにより、保持されている８つのＶＰモード情報の内のいずれかを特定して読み出すようになっている。例えば、ＶＰＩの下位３ビットが「０００  」であれば、図２４中に「ｄ−１２ａ」と表記する領域に保持されるビットを読み出し，「１００  」ならば図２４中に「ｄ−１２ｅ」と表記する領域に保持されるビットを読み出されるようになっている。
【０１９６】
このＶＰ終端情報ＲＡＭ３７へのアクセス契機は、受信セルのＶＰＩによるＶＰモードのチェックに伴う読み出し，マイコン９５からのＶＰモードの設定に伴う読み出し／書き込み，ＤｏｗｎＳｔｒｅａｍ側にＶＰ−ＡＩＳセル発生時の任意のＶＰのＶＰモードチェックに伴う読み出し，ＵｐＳｔｒｅａｍ側へＶＰ−ＡＩＳセ発生時の任意のＶＰモードチェックに伴う読み出し等の処理を行なうときである。
【０１９７】
また、セル識別部（識別部）３１は、エントリＲＡＭ９４及びＶＰ終端情報ＲＡＭ３７における各情報を読み出し、読み出した情報に基づいて、少なくとも、受信したＡＴＭセルが処理対象及び終端対象のデータであり、且つ、伝送経路の警報状態を通知するためのＶＰ−ＡＩＳ，ＶＰ−ＲＤＩ，ＶＣ−ＡＩＳ，ＶＰ−ＲＤＩ（警報データ）であるか否かをＶＰＩ／ＶＣＩ対応で識別するものである。
【０１９８】
このため、本セル識別部３１は、図２６に示すように、ドロップ部３１ａ−ｊ（ｊ＝１〜４），アドレス生成／アクセス要求部３１ｂ−ｋ（ｋ＝１，２）及びセル識別処理部３１ｃをそなえて構成されている。
ここで、各ドロップ部３１ａ−ｊは、ＵＴＯＰＩＡ１０から受信したＡＴＭセルのヘッダーから所定の情報を抽出するもので、具体的には、ドロップ部３１ａ−１はＶＰの情報（ＶＰＩ）を、ドロップ部３１ａ−２はＶＣの情報（ＶＣＩ）を、ドロップ部３１ａ−３はＰＴＩ／ＣＬＰの情報を、それぞれドロップ部３１ａ−４はＯＡＭタイプ（Ｔｙｐｅ）／ファンクションタイプ（Ｆｕｎｃｔｉｏｎ  Ｔｙｐｅ）  の情報を、ヘッダーから抽出するようになっている。
【０１９９】
次に、アドレス生成／アクセス要求部３１ｂ−１は、ドロップ部３１ａ−１で抽出されたＶＰＩを基に、ＶＰ終端情報ＲＡＭ３７用のアドレスを生成し、生成したアドレスで指定される領域上に格納されている情報を読み出すリード要求（アクセス要求）を行なうものである。
また、アドレス生成／アクセス要求部（アドレス生成部）３１ｂ−２は、ＳＴＳチャンネル♯ｉの情報とドロップ部３１ａ−１，３１ａ−２で抽出されたＡＴＭセルのＶＰＩ／ＶＣＩとを基にエントリＲＡＭ９４用のアドレスを生成するとともに、そのアドレスで指定されるエントリＲＡＭ９４の領域に保持されている情報に対するリード要求（アクセス要求）を行なうようになっている。
【０２００】
例えば、ＶＰの最大ビット数８の内の６ビットとＶＣの最大ビット数１６の内の１０ビットとを足して、ＳＴＳチャンネル♯ｉ番号を除く１６ビットのアドレスを生成するようになっており、マイコン９５からの設定によりＶＰのビット数が６でエントリＲＡＭ９４のアドレスが”０１０１００１１１１０１１００１０１”である場合、上位２ビット”０１”がＳＴＳチャンネル♯２であり、その次の６ビット”０１００１１”がＶＰであり、下位１０ビット”１１０１１００１０１”がＶＣに当たる。
【０２０１】
次に、図２６に示すセル識別処理部３１ｃは、ＶＰ終端情報保持ＲＡＭ３７，エントリＲＡＭ９４からそれぞれ返ってきたデータ，ドロップ部３１ａ−３にて抽出されたＰＴＩ／ＣＬＰの情報及びドロップ部３１ａ−４にて抽出されたＯＡＭタイプ（Ｔｙｐｅ）／ファンクションタイプ（Ｆｕｎｃｔｉｏｎ  Ｔｙｐｅ）  の各情報を基に受信セルがどのような種別のセルであるか、廃棄すべきか等を判別するものである。
【０２０２】
なお、このセル識別処理部３１ｃは、セル識別結果として、廃棄すべき旨の情報、ＯＡＭセル（特に、ＡＬＭセル）を受信した旨の情報等を、アラーム管理部３２，セル挿入／廃棄部３９等へ出力するようになっている。
そして、このセル識別部３１では、アラーム（セル）を検出した旨は、アラーム管理部３２に伝えるようになっており、廃棄セルを検出したときは、その受信した廃棄すべきセルの廃棄要求が、セル挿入／廃棄部３９に伝えられる。また、受信したセルの内容は、セル識別部３１からＰＭ処理部５０へ伝えられる。
【０２０３】
なお、このセル識別部３１は、受信したセルを識別する際に、エントリラムインタフェース（  エントリラム  Ｉ／Ｆ）  部９１（後述）に受信セルのエントリ情報等を読み出すリード要求を出し、そのリード要求に対するリードデータは、ＥＮＴＲＹ−ＲＡＭ  Ｉ／Ｆ  部９１（後述）にてエントリＲＡＭ９４から読み出されセル識別部３１に渡される。
【０２０４】
次に、図２２に示すアラーム管理部（警報管理部）３２は、セル識別部３１においてＡＴＭセルが警報セル（警報データ）であると識別されるとその警報セルに基づいて警報状態情報をＶＰＩ／ＶＣＩ対応で保持・管理するものである。
このため、アラーム管理部３２は、例えば図２７に示すように、ＶＰ管理インタフェース部３２ａ，ＶＰ管理ＲＡＭ３２ｂ，ＶＣ管理インタフェース部３２ｃ，ＶＣ管理ＲＡＭ３２ｄ，終端ＶＣ管理部３２ｅ，終端ＶＣ管理ＲＡＭ３２，タイマ／ＡＬＭクリア部３２ｇ及び転送制御部３２ｈをそなえて構成されている。
【０２０５】
ここで、ＶＰ管理ＲＡＭ（仮想パス用警報状態保持部）３２ｂは、ＶＰ（仮想パス）についての警報状態情報をＶＰＩ対応で保持するもので、ＶＰ管理インタフェース部３２ａの発生管理部３２ａ１（後述）又はアラーム解除／クリア部３２ａ３（後述）の制御によって、ＶＰ警報状態を示すデータを保持するようになっている。
【０２０６】
このＶＰ管理ＲＡＭ３２ｂは、例えば、図２８に示すアドレスにより指定される領域に、図２９に示すようなデータを格納するように構成されている。
具体的に、ＶＰ管理ＲＡＭ３２ｂのアドレスは、アドレスの上位２ビット（図２８中に「ａ−１」と表記）にＳＴＳチャンネル♯ｉを用いて、残りの８ビット（図２８中に「ａ−２」と表記）にＡＬＭセルのＶＰＩ（８ビット）を用いて構成されている。ただし、ＶＰＩが８ビット未満の場合は、上位ビットに“０”を付加する。
【０２０７】
また、ＶＰ管理ＲＡＭ３２ｂに保持されるデータは、ＶＰ−ＡＩＳ状態を示すビット（図２９中に「ｄ−１」と表記）と、ＶＰ−ＡＩＳ状態若しくはＳＯＮＥＴアラーム状態（上位レベルの警報状態）になって最初の５００ｍｓｅｃ以内に警報セルを送出したか否かを示すビット（図２９中に「ｄ−２」と表記）と、１秒間隔に警報セルを送出する旨を示すビット（図２９中に「ｄ−３」と表記）と、ＶＰ−ＡＩＳ用解除タイマカウント（２．５秒カウンタ）値を保持するビット（図２９中に「ｄ−４」と表記）と、ＶＰ−ＲＤＩ状態を示すビット（図２９中に「ｄ−５」と表記）と、ＶＰ−ＲＤＩ用解除タイマカウント（２．５秒カウンタ）値を保持するビット（図２９中に「ｄ−６」と表記）として構成される。
【０２０８】
なお、ＶＰ−ＡＩＳ用及びＶＰ−ＲＤＩ用の各解除タイマカウント値は、後述するアラーム解除／クリア部３２ａ３により、１５６ｍｓｅｃ単位でカウントアップされるようになっている。以下、図２９中のｄ−２の領域に保持される情報を５００ミリフラグ（５００ｍＦ）、図２９中のｄ−３の領域に保持される情報を１秒フラグ（１ｓＦ）、言う場合がある。
【０２０９】
次に、ＶＰ管理インタフェース３２ａは、ＶＰ管理ＲＡＭ３２ｂへのアクセスを行なって、ＶＰ管理ＲＡＭ３２ｂに保持されているＶＰ警報状態を管理するものである。なお、ＶＰ管理インタフェース３２ａのＶＰ管理ＲＡＭ３２ｂへのアクセス契機としては、警報セル到着時のアラームのセット，ユーザーセル等の到着時のアラームの解除，時間経過に伴うアラームの解除，上位アラームによる下位アラームのクリア，アラームセル発生部３３（後述）からのアラームの有無の確認等がある。
【０２１０】
このため、図２７に示すように、ＶＰ管理インタフェース３２ａは、発生管理部３２ａ１，アラーム状態読出部３２ａ２及びアラーム解除／クリア部３２ａ３をそなえて構成されている。
ここで、発生管理部３２ａ１は、セル識別部３１から所定のＶＰ−ＡＩＳセルを受信したときは、ＶＰ管理ＲＡＭ３２ｂの所定のＶＰに対する警報状態をＶＰ−ＡＩＳ状態にするために、前記図２９中に「ｄ−１」と表記する領域のビットをアクティブ（“Ｈ”）に書き換えるとともに、ＶＰ−ＡＩＳ状態若しくはＳＯＮＥＴアラーム状態になって最初の５００ｍｓｅｃ以内に警報セルを送出したか否かを示すフラグ（前記図２９中に「ｄ−２」と表記）をアクテティブ（“Ｈ”）にするものでもある一方、所定のＶＰ−ＲＤＩセルを受信したときには、前記図２９中に「ｄ−５」と表記する領域のビットをアクティブ（“Ｈ”）に書き換えるものである。
【０２１１】
また、発生管理部３２ａ１は、所定のＶＰに対する警報状態をＶＰ−ＡＩＳ状態又はＶＰ−ＲＤＩ状態を示すビットをアクティブ（“Ｈ”）に書き換えたときは、ＶＰ−ＡＬＭ状態等が遷移した旨の情報を転送制御部３２ｈに送出するようになっている。なお、ＶＰ−ＡＩＳ等のセルを受信したとき、発生管理部３２ａ１は、受信したセルのＳＴＳチャンネル♯ｉ番号とＶＰＩからＶＰ管理ＲＡＭ３２ｂ内のアドレスを作るようになっている。
【０２１２】
次に、アラーム状態読出部３２ａ２は、後述するＡＬＭセル発生部３３からＳＴＳチャンネル♯ｉとＶＰＩとにより指定（ＡＬＭＧＲＡＤ）  されたＶＰのアラーム状態（警報セル発生要求）の読み出し要求（ＡＬＭＧＲＲＱ）  に対して、該当するＶＰＩのアラーム状態［  ＳＯＮＥＴアラーム  （ＡＬＭＧＲＳＮＴ）  又はＶＰ−ＡＩＳ（ＡＬＭＧＲＡＩＳ）］  を読み出して、ＡＬＭセル発生部３３へ出力するものである。
【０２１３】
ここで、アラーム状態読出部３２ａ２は、アラーム状態を読み出すに際して、ＶＰ管理ＲＡＭ３２ｂに保持されているデータを基に、警報セルを発生させる送出要求をＡＬＭセル発生部３３へ出力するか否かの制御を行なうようになっている。
例えば、アラーム状態読出部３２ａ２は、あるＶＰの警報状態のデータとして、５００ｍＦを示すビットがアクティブであることを検出すると、１回目のセル発生の送出要求をＡＬＭセル発生部３３へ出力するようになっており、１回目の送出要求を出力する際には、５００ｍＦを“Ｌ”にし、“１ｓＦ”を後述する１ｓタイマ信号（後述するタイマ／ＡＬＭクリア部３２ｇからの信号）の逆極性を書き込むようになっている。
【０２１４】
また、１ｓＦを示すビットがアクティブであることを検出し、その１ｓＦを検出した際に１秒タイマ信号の極性と１ｓＦの極性とが同じときには、２回目のセル発生の送出要求をＡＬＭセル発生部３３へ出力するようになっている。
ここで、１ｓＦを検出した際に１秒タイマの極性と１ｓＦの極性とが異なるときは、アラーム状態読出部３２ａ２は、２回目のセル発生の送出要求の処理を行なわないようになっている。なお、３回目以降のセル発生の送出要求の発生も同様である。
【０２１５】
ところで、上記のように、セル発生の送出要求が、１秒タイマの極性と１ｓＦの極性とが同じときに、ＡＬＭセル発生部３３へ出力されるのは、２回目以降の警報セルの発生間隔が１ｓとなっていることと、１ｓＦを示すビットがＶＰ管理ＲＡＭ３２ｂに書き込まれる際に、１秒タイマとは逆の極性で書き込まれるようなっているととによる。即ち、当初１秒タイマとは逆の極性で書き込まれた１ｓＦを示すビットは、アラーム状態読出部３２ａ２によるアラーム状態読み出し処理の際に、同じ極性のときは、１秒程度経過している状態であることによる。
【０２１６】
次に、アラーム解除／クリア部（解除処理部）３２ａ３は、後述するタイマ／ＡＬＭクリア部３２ｇからのタイマ用カウント値を基に、ＶＰ管理ＲＡＭ３２ｂに保持されているタイマ値（図２９中に「ｄ−４」又は「ｄ−６」と表記される領域のビット）をカウントアップ制御する他、タイマ値が最大値（本実施形態では２．５秒）に達したときは、ＶＰ−ＡＩＳ状態又はＶＰ−ＲＤＩ状態を示すビット（図２９に「ｄ−１」又は「ｄ−５」と表記される領域のビット）を“Ｌ”にするものでもあり、また、後述するタイマ／ＡＬＭクリア部３２ｇからのクリア用カウント値を基に、ＳＯＮＥＴアラーム（上位アラーム）やユーザセルを受信しているか否かを監視し、これらのＳＯＮＥＴアラームやユーザセルを検出したときは、ＶＰ−ＡＩＳ状態及びＶＰ−ＲＤＩ状態を示すビット（図２９に「ｄ−１」及び「ｄ−５」と表記される領域のビット）を“Ｌ”にするものでもある。
【０２１７】
また、アラーム解除／クリア制御部３２ａ３は、アラーム状態を解除したときは、アラーム状態が遷移した情報を転送制御部３２ｈに出力するようになっている。アラーム解除／クリア制御部３２ａ３は、ユーザーセルを受信したときは、受信したユーザーセルのＶＰＩからアドレスを作り、対象ビットを“Ｌ”に書き込むようになっている。
【０２１８】
次に、ＶＣ管理ＲＡＭ（仮想チャンネル用警報状態保持部）３２ｄは、ＶＣ（仮想チャンネル）についての警報状態情報をＶＣＩ対応で保持するもので、タイマ更新／アラーム解除クリア部３２ｃ１や管理制御部３２ｃ２の下で、ＶＣ警報状態を示すデータを保持するようになっている。
ここで、ＶＣ管理ＲＡＭ３２ｄは、例えば、図３０に示すアドレスにより指定される領域に、図２５に示すデータを格納するよう構成される。
【０２１９】
具体的に、このＶＣ管理ＲＡＭ３２ｄのアドレスは、アドレスの上位２ビット（図２５中に「ａ−３」と表記）にＳＴＳチャンネル♯ｉを用い、残りの６ビット（図２８中に「ａ−４」と表記）にＶＣ−ＡＩＳ／ＲＤＩの管理用内部アドレスを用いて構成されている。
なお、このＶＣ−ＡＩＳ／ＲＤＩの管理用内部アドレスは、エントリＲＡＭ９４に保持されているＶＣアラームアドレスである。本実施形態においては、１ＳＴＳチャンネル（ＳＴＳ−３ｃ）♯ｉ内の警報セルの送受信の対象となるＶＣが１ＳＴＳチャンネル（ＳＴＳ−３ｃ）♯ｉ内に含まれる１０２４チャンネルに比べて６４個と少ないため、個々のＶＣＩを用いてＶＣ管理ＲＡＭ３２ｄのアドレスを構成すると、ＶＣ管理ＲＡＭ３２ｄの領域を有効に用いることができないため、各チャンネルのＶＣ警報情報を保持するＶＣ管理ＲＡＭ３２ｄ内の領域のアドレスに固有の番号（０〜６３）を用いるようになっている。この固有番号（０〜６３；管理用内部アドレス）は、エントリＲＡＭ９４に設定されている（図１９中「ｄ−１７」参照）。
【０２２０】
また、ＶＣ管理ＲＡＭ３２ｄのデータは、ＶＣ−ＡＩＳ状態を示す１ビット（図２５中「ｄ−７」と表記）と、ＶＣ−ＡＩＳ用解除タイマカウント（２．５秒カウント）値を保持する４ビット（図２５中「ｄ−８」と表記）と、ＶＣ−ＲＤＩ状態を示す１ビット（図２５中「ｄ−９」と表記）と、ＶＣ−ＲＤＩ用解除タイマカウント（２．５秒カウント）値を保持する４ビット（図２５中「ｄ−１０」と表記）として構成される。なお、ＶＣ−ＡＩＳ用及びＶＣ−ＲＤＩ用の各解除タイマカウント値は、１５６ｍｓｅｃ単位でカウントアップされるようになっており、ＶＣ−ＡＩＳ状態又はＶＣ−ＲＤＩ状態は、それぞれビットが“Ｈ”（アクティブ）のときにＡＩＳ又はＲＤＩ状態を示すようにようになっている。
【０２２１】
次に、ＶＰ管理インタフェース部３２ｃは、ＶＣ管理ＲＡＭ３２ｄへのアクセスを行なって、ＶＣ管理ＲＡＭ３２ｄに保持されているＶＣ管理情報を管理するものである。なお、ＶＣ管理インタフェース３２ｃのＶＣ管理ＲＡＭ３２ｄへのアクセス契機としては、警報セル到着時のアラームのセット，ユーザーセル等の到着時のアラームの解除，時間経過に伴うアラームの解除，上位アラームによる下位アラームのクリア，からのアラームの有無の確認等がある。
【０２２２】
このため、ＶＣ管理インタフェース部３２ｃは、図２７に示すように、タイマ更新／アラーム解除クリア部３２ｃ１及び管理制御部３２ｃ２をそなえて構成されている。
ここで、管理制御部３２ｃ２は、セル識別部３１から所定のＶＣ−ＡＩＳセルを受信したときは、ＶＣ管理ＲＡＭ３２ｄの所定のＶＣに対する警報状態をＶＣ−ＡＩＳ状態にするために、前記図２５中に「ｄ−７」と表記する領域のビットをアクティブ（“Ｈ”）に書き換える他、ＶＣ−ＲＤＩセルを受信したときには、所定のＶＣに対する警報状態をＶＣ−ＡＩＳ状態にするために、前記図２５中に「ｄ−９」と表記する領域のビットをアクティブ（“Ｈ”）に書き換えるものである。なお、管理制御部３２ｃ２は、ＶＣ−ＡＩＳ状態等を書き換える際に、ＶＣ−ＡＩＳセルを受信するとともに、エントリＲＡＭ９４からの情報（アドレス変換情報）を基に、ＶＣ管理ＲＡＭ３２ｄに情報を書き込むようになっている。
【０２２３】
また、管理制御部３２ｃ２は、所定のＶＰに対する警報状態をＶＰ−ＡＩＳ状態を示すビットをアクティブ（“Ｈ”）に書き換えたとき等、ＶＰ−ＡＬＭ状態等が遷移した旨の情報を転送制御部３２ｈに送出するようになっている。
次に、タイマ更新／アラーム解除クリア部３２ｃ１は、後述するタイマ／ＡＬＭクリア部３２ｇからのタイマ用カウント値を基に、ＶＣ管理ＲＡＭ３２ｄに保持されているタイマ値（図２５中に「ｄ−８」又は「ｄ−１０」と表記される領域のビット）をカウントアップ制御する他、タイマ値が最大値（本実施形態では２．５秒）に達したときは、ＶＰ−ＡＩＳ状態を示すビット（図２５に「ｄ−７」と表記される領域のビット）又はＶＰ−ＲＤＩ状態を示すビット（図２５に「ｄ−９」と表記される領域のビット）を“Ｌ”にする解除処理部として機能するものでもあり、また、後述するタイマ／ＡＬＭクリア部３２ｇからのクリア用カウント値を基に、ＳＯＮＥＴアラーム（上位アラーム）やユーザセルを受信しているか否かを監視し、これらのＳＯＮＥＴアラームやユーザセルを検出したときは、ＶＰ−ＲＤＩ状態又はＶＰ−ＡＩＳ状態を示すビット（図２５に「ｄ−７」又は「ｄ−１０」と表記される領域のビット）を“Ｌ”にするものでもある。
【０２２４】
なお、タイマ更新／アラーム解除クリア部３２ｃ１は、後述する終端ＶＣ管理部３２ｅのＶＣ−ＡＬＭクリア要求部３２ｅ１からのクリア要求の受信によっても、所定のＶＣの警報状態を解除するようにもなっている。
また、タイマ更新／アラーム解除クリア部３２ｃ１は、アラーム状態を解除したときは、アラーム状態が遷移した情報を転送制御部３２ｈに出力するようになっている。
【０２２５】
次に、終端ＶＣ管理ＲＡＭ（仮想パス情報保持部）３２ｆは、ＶＣ管理ＲＡＭ３２ｄにおいてアラーム解除の対象となりうるＶＣが属するＶＰＩを保持するもので、ＶＣ終端用に割り当てられたチャンネル（マイコンにより設定された０〜６３の固有の番号）がどのＶＰに属するのかを保持したＲＡＭ（以下、「終端ＶＣ管理ＲＡＭ」と言う）３２ｆを４つ用いて構成される。
【０２２６】
これらの終端ＶＣ管理ＲＡＭ３２ｆは、ＶＰＩをそれぞれ複数のＶＣからなる複数のＶＣ群対応で４つのＲＡＭに分割して保持するようになっており、具体的には、図３１に示すように、それぞれの終端ＶＣ管理ＲＡＭ３２ｆ（図３１中に「ＲＡＭ１〜４」と表記）には、１つのＳＴＳチャンネル♯ｉ当たり６４ｃｈあるＶＣ終端チャンネルのうちの１６チャンネル分のＶＰＩが分割されて保持されるようになっており、４つのＲＡＭ１〜４には、それぞれ各ＳＴＳチャンネル♯ｉの１６チャンネルのＶＰＩが保持されて、１つの終端ＶＣ管理ＲＡＭ３２ｆには、６４チャンネル（固有番号）のＶＰＩをそれぞれ保持するようになっている。
【０２２７】
ここで、各終端ＶＣ管理ＲＡＭ３２ｆは、例えば、図３２に示すアドレスにより指定される領域に、図３３に示すデータを格納するように構成される。
具体的に、これらの各終端ＶＣ管理ＲＡＭ３２ｆのアドレスは、上位２ビット（図３２中に「ａ−５」と表記）にＳＴＳチャンネル♯ｉを用い、残りの４ビット（図２８中に「ａ−６」と表記）にＶＣ終端設定用チャンネル（６ビット）の下位４ビットを用いて構成される。なお、このＶＣ終端設定用チャンネル（６ビット）は、マイコン９５により設定されている固有な番号の下位４ビットである。
【０２２８】
一方、各終端ＶＣ管理ＲＡＭ３２ｆのデータは、ＶＣ終端設定されたＶＰＩ／ＶＣＩのＶＰＩを保持する８ビット（図３３中に「ｄ−１１」と表記）として構成される。
次に、終端ＶＣ管理部３２ｅは、ＶＰ−ＡＩＳセルの検出時にＶＣ管理ＲＡＭ３２ｄに保持されているＶＣ−ＡＬＭの中から、受信したＶＰ−ＡＩＳセルのＶＰに属する終端設定されたＶＣを特定するためのもので、これは、前述したように、ＶＣ管理ＲＡＭ３２ｄが、エントリＲＡＭ９４に保持されている固有番号（変換アドレス）を用いるように構成されていることから、ＶＰ−ＡＩＳ（ＶＣ−ＡＩＳに対する上位アラーム）検出状態となったＶＰ配下の終端設定されたＶＣの警報状態を解除（クリア）するときに、該当するＶＣを特定する必要があるために設けられている。
【０２２９】
このため、終端ＶＣ管理部３２ｅは、図２７に示すように、ＶＣ−ＡＬＭクリア要求部３２ｅ１，１６進むカウンタ部３２ｅ２及びマイコン設定部３２ｅ３をそなえて構成されている。
ここで、ＶＣ−ＡＬＭクリア要求部３２ｅ１は、ＶＰ−ＡＩＳセルの受信を機に、受信したＡＩＳセルのＶＰＩと各終端ＶＣ管理ＲＡＭ３２ｆから読み出したＶＰＩとを比較して、各ＶＰＩが一致したときにＶＣ管理インタフェース部３２ｃへクリア要求（シリアル番号）を出力するもので、例えば、図３１に示すように、受信ＡＩＳセルのＶＰＩと各終端ＶＣ管理ＲＡＭ３２ｆから読み出したＶＰＩとを比較する比較部３２ｅ１ａ及び比較結果保持部３２ｅ１ｂをそなえて構成されている。
【０２３０】
ここで、上記の比較部３２ｅ１ａは、各終端ＶＣ管理ＲＡＭ３２ｆからＳＴＳチャンネル♯ｉ毎にパラレルに計６４チャンネル分（固有番号０〜６３チャンネル分）のＶＰＩを順次読み出してゆき、読み出したＶＰＩと受信ＡＩＳセルのＶＰＩとが一致するかどうかを、順次、比較するようになっている。
一方、比較結果保持部３２ｅ１ｂは、固有番号数に対応したフリップフロップ（ＦＦ）を１ＳＴＳチャンネル♯ｉ当たり６４個そなえ、４ＳＴＳチャンネル♯ｉ当たり計２５６（４×６４）個のフリップフロップをそなえて構成されている。これらの各フリップフロップは、それぞれ各終端ＶＣ管理ＲＡＭ３２ｆに保持されているＶＰＩに対応して設けられている。
【０２３１】
ここで、比較部３２ｅ１ａでの比較の結果、受信ＡＩＳセルのＶＰＩと各終端ＶＣ管理ＲＡＭ３２ｆから読み出したＶＰＩとが一致したときは、２５６個のフリップフロップの内のそのチャンネル〔マイコン９５にて設定される固有番号（０〜６４のチャンネル）〕に対応するフリップフロップが、アクティブ“Ｈ”を保持するようになっている。
【０２３２】
例えば、ＳＴＳチャンネル♯３のＶＰ−ＡＩＳセルを受信して、終端ＶＣ管理ＲＡＭ３２ｆ（ＲＡＭ３）に保持されているチャンネル（ｃｈ；固有番号）３５のＶＰＩと受信ＡＩＳセルのＶＰＩとが一致したとき、このＳＴＳチャンネル♯３内のチャンネル３５に対応するフリップフロップに保持されるビットが、アクティブ（“Ｈ”）にされる。
【０２３３】
そして、前記ＶＣ管理インタフェース部３２ｃのタイマ更新／アラーム管理クリア部３２ｃ１が、後述するタイマ／ＡＬＭクリア部３２ｇ４から受信したクリア用のカウント値（ＳＴＳチャンネル♯３のチャンネル３５のアクセスタイミングを示すカウント値）のとき、このＳＴＳチャンネル♯３内のチャンネル３５に対するフリップフロップに保持されているビットを検出すると、ＶＣ管理ＲＡＭ３２ｄに保持されているＶＣ警報状態がを解除される。
【０２３４】
このように、マイコン９５の設定により、ＶＣ終端情報を保持するＶＣ管理ＲＡＭ３２ｄのアドレスが固有番号（０〜６３ｃｈ）になっていることから、ＶＰ−ＡＩＳセル受信に伴う下位のＶＣの警報状態を解除するために、ＶＣ−ＡＬＭクリア要求部３２ｅ１が終端ＶＣ管理ＲＡＭ３２ｆに各固有番号毎に保持されているＶＰＩの内一致するＶＰＩの固有番号に対する検出情報（言い換えれば、解除要求）を２５６個のフリップフロップ内の所定のフリップフロップに保持し、タイマ更新／アラーム解除クリア部３２ｃ１が、各ＶＣの警報状態のクリア用のアクセスタイミングで、所定のフリップフロップに比較部３２ｅ１ａでの一致検出情報を検出すると、そのアクセスタイミングで警報状態の監視の対象となっているＶＣの警報状態〔図２５中に「ｄ−７」，「ｄ−９」と表記する領域中にアクティブ（“Ｈ”）なビット〕をクリアする。
【０２３５】
なお、図３１に示す１６進カウンタ３２ｅ２は、ＳＴＳチャンネル♯ｉ情報の受信をトリガにして、各終端ＶＣ管理ＲＡＭ３２ｆ用のアドレス（リードアドレス）を生成するもので、例えば、ＳＴＳチャンネル♯２情報を受信すると、ＳＴＳチャンネル♯２のｃｈ００，ｃｈ１６，ｃｈ３２，ｃｈ４８等のＶＰＩのデータが、この１６進カウンタ３２ｅ２にて生成されたアドレスにより指定される各終端ＶＣ管理ＲＡＭ３２ｆ（ＲＡＭ１〜ＲＡＭ４）の同じ領域からそれぞれ１６回読み出されるようになっている。マイコン設定部３２ｅ３は、マイコン９５からの設定情報を各終端ＶＣ管理ＲＡＭ３２ｆに保持するように制御するものである。
【０２３６】
次に、図２７に示すタイマ／ＡＬＭクリア部３２ｇは、タイマ用カウント値とクリア用カウント値とを生成してアラーム解除／クリア部３２ａ３及びタイマ更新／アラーム解除クリア部３２ｃ１に送信するものである。
なお、タイマ用カウント値は、ＶＰ管理ＲＡＭ３２ｂ及びＶＣ管理ＲＡＭ３２ｄ内に保持するタイマ値の更新及び更新によるアラームの解除を行なうタイミグを示すものであり、クリア用カウント値は、上位アラームを検出して下位のＶＰ或いはＶＣのＡＬＭ状態の解除を行なうタイミングを示すものである。
【０２３７】
このため、本タイマ／ＡＬＭクリア部３２ｇは、図２７に示すように、タイマ用カウンタ３２ｇ１，クリア用カウンタ３２ｇ２，セレクタ（以下、「ＳＥＬ」と言う）３２ｇ３，セレクタ制御部３２ｇ４及び６分周部３２ｇ５をそなえて構成されている。
ここで、タイマ用カウンタ３２ｇ１は、１５６ｍｓパルス受信を起に、タイマ用カウント値をカウントアップして、出力するものである。なお、このタイマ用カウント値は、それぞれ、ＶＰ管理ＲＡＭ３２ｂ或いはＶＣ管理ＲＡＭ３２ｄに格納されるＶＰ或いはＶＣに対応しており、例えば、あるカウント値の時には、あるＶＰのタイマ値の更新やタイマ値が最大値に達したことによる警報状態を解除するタイミング情報を示すようになっている。
【０２３８】
例えば、このタイマ用カウンタ３２ｇ１は、１つのＳＴＳチャンネル♯ｉ内に２５６のＶＰが存在することから４ＳＴＳチャンネル♯ｉで計１０２４（０〜１０２３）のＶＰ用カウントを行なう一方、１つのＳＴＳチャンネル♯ｉ内に６４のＶＣが終端対象となっていることから４ＳＴＳチャンネル♯ｉで計２５６（０〜２５５）のＶＣ用カウントを行なうようになっており、ここでは、総計１０２４＋２５６カウントを一周期としてカウントアップを行ない、１０２４＋２５６カウント終了後は、次の１５６ｍｓパルスを受信するまでカウントは行なわないようになっている。
【０２３９】
ただし、このタイマ用カウンタ３２ｇ１は、ＶＰ警報状態のタイマ用カウント値とＶＣ警報状態のタイマ用カウント値とが重複（０〜２５５のカウントが重複）するため、上記のカウント値の他にＶＰ用の更新要求或いはＶＣ用の更新要求を送信するようになっている。例えば、カウント値がＶＣ用の２５４であるとき、タイマ用カウンタ３２ｇ１は、カウント値２５４を出力する他ＶＣ更新要求を出力するようになっている。
【０２４０】
次に、クリア用カウンタ３２ｇ２も、１０２４＋２５６進のカウンタであるが、タイマ用カウンタ３２ｇ１とは異なり、自走カウンタで、ＶＰ用の０〜１０２３のカウント終了後に、ＶＣ用の０〜２５５のカウントアップを行なうようになっている。そして、このクリア用カウンタ３２ｇ２も、ＶＰ警報状態のクリア用カウント値とＶＣ警報状態のクリア用カウント値とが重複（０〜２５５のカウントが重複）するため、上記のカウント値の他にＶＰ用の更新要求或いはＶＣ用の更新要求を送信するようになっている。例えば、カウント値がＶＰ用の１００６であるとき、そのカウント値１００６を出力する他ＶＰ更新要求も出力するようになっている。
【０２４１】
そして、ＳＥＬ３２ｇ３は、セレクタ制御部３２ｇ４の制御によって、タイマ用カウンタ３２ｇ１又はクリア用カウンタ３２ｇ２から何れのカウント値を出力するかを切り替えるものであるとともに、タイマ用又はクリア用の更新要求の出力先をも切り替えるものである。
なお、セレクタ制御部３２ｇ４は、ＳＥＬ３２ｇ３の制御として、タイマ用カウンタ３２ｇ１及びクリア用カウンタ３２ｇ２が共にカウントアップし続ける状態であるときは、タイマ用カウンタ３２ｇ１及びクリア用カウンタ３２ｇ２のカウント値を交互に出力するとともに、タイマ用又はクリア用のＶＰ又はＶＣ更新要求を所望の出力先へ送信するようになっている。
【０２４２】
一方、クリア用カウンタ３２ｇ２のみがカウントアップし続ける状態のときは、セレクタ制御部３２ｇ４は、クリア用カウンタ３２ｇ２からのカウント値やＶＰ又はＶＣ更新要求のみを出力するようにＳＥＬ３２ｇ３を制御するようになっている。
例えば、セレクタ制御部３２ｇ４は、タイマ用カウンタ３２ｇ１からのカウント値を監視して、タイマ用のカウントがカウントアップし続けるときは、ＳＥＬ３２ｇ３から出力されるデータをタイマ用とクリア用のデータ（カウント値や更新要求）を交互に切り替える他、タイマ用カウンタ３２ｇ１でカウントアップが行われずカウント値が一定の状態では、クリア用のカウント値とクリア用のＶＰ又はＶＣ更新要求のみを出力し、タイマ用カウンタ３２ｇ１からカウント値やＶＰ又はＶＣ更新要求を出力するタイミングの時には、これらのタイマ用カウント値やＶＰ又はＶＣ更新要求は出力されないようにＳＥＬ３２ｇ３を制御することができる。
【０２４３】
なお、６分周部３２ｇ５は、１秒タイマ信号を生成するものであり、この１秒タイマ信号は、警報セルを２回目移行に送出するタイミングの比較の対象となる値である。
次に、図２７に示す転送制御部３２ｈは、ＶＰ管理インタフェース部３２ａの発生管理部３２ａ１からＶＰ−ＡＩＳ又はＶＰ−ＲＤＩ状態に遷移した情報，アラーム解除／クリア部３２ａ３からアラーム状態が解除に遷移した情報，タイマ更新／アラーム解除クリア部３２ｃ１からアラーム状態が解除に遷移した情報及び管理制御部３２ｃ２からＶＣ−ＡＩＳ又はＶＣ−ＲＤＩ状態に遷移した情報をマイコン９５へアラーム状態が遷移した情報を伝えるものであり、これらの遷移情報は、マイコンインタフェース部９２を介してマイコンに送信されるようになっている。
【０２４４】
次に、図２２に示すＡＬＭ（アラーム）セル発生部（警報データ生成部）３３は、アラーム管理部３２においてＶＰＩ／ＶＣＩ対応で保持・管理されているＶＰ−ＡＩＳ状態等の情報に基づいて他のＡＴＭ処理装置４（図示省略）に通知すべきアラームセル（警報セル）をＶＰＩ／ＶＣＩ対応で生成するものであり、アラーム管理部３２にて保持したアラームがＡＬＭセル発生部３３からの要求に応じて引出され、アラームが確認されると、ＡＬＭセル発生部３３がＲＡＭアクセス調停部９１を通してエントリ情報等を読み出し、これに基づいてセル挿入／廃棄部３９に対して挿入要求を行なうようになっている。このセルの挿入が完了するまでＡＬＭセル発生部３３は、動作を止め、挿入完了信号を受けてはじめて新たなセル発生の為のエントリチェック若しくは別ｃｈのアラームの検索動作に入る。
【０２４５】
このため、ＡＬＭセル発生部３３は、図３４に示すように、制御部３３ａ，ＶＰカウンタ部３３ｂ，エントリＲＡＭ制御部３３ｃ，ＶＣカウンタ部３３ｄ及びタイミング制御部３３ｅをそなえて構成されている。
ここで、制御部３３ａは、ＶＰアラーム管理３２へアラーム状態の情報及びＶＰ終端情報ＲＡＭ３７へＶＰモード情報の読み出し要求（リード要求）をＳＴＳチャンネル♯ｉとＶＰＩと共に出力するものである。ＶＰアラーム管理３２及びＶＰ終端情報ＲＡＭ３７へ出力するＶＰＩは、ＶＰカウンタ部３３ｂから制御部３３ａへ出力されるカウント値により特定されるようになっている。なお、エントリＲＡＭ制御部３３ｃからＶＣエントリ要求中の信号を受信しているときは、制御部３３ａは、エントリチェック中のＶＣの属するＳＴＳチャンネル♯ｉ内の他のＶＰＩのアラーム状態等のリード要求は行なわないようになっている。
【０２４６】
次に、ＶＰカウンタ部３３ｂは、制御部３３ａがアラーム管理部３２等にリード要求する際に共に送信するＶＰＩを特定するものであり、１つのＳＴＳチャンネル♯ｉに２５６ＶＰ含まれることからＳＴＳチャンネル♯ｉ毎に２５６進のカウンタ３３ｂ１〜３３ｂ４をそなえて構成されている。各カウンタ３３ｂ１〜３３ｂ４は、制御部３３ａからのＳＴＳチャンネル情報を受信を起にカウンタを回し、カウント値を制御部３３ａへ出力するものである。ここで、各カウンタ３３ｂ１〜３３ｂ４から出力されるカウント値は、各ＳＴＳチャンネル内のＶＰＩに対応している。なお、ＳＴＳチャンネル♯１のカウント値を出力後において、制御部３３ａがエントリＲＡＭ制御部３３ｃからＶＣエントリ中の信号を受信しているときに、カウンタ３３ｂ２は、ＳＴＳチャンネル♯２の情報を受信するとカウント値を制御部３３ａに出力するようにも構成されている。
【０２４７】
これにより、何らかの事情により、あるＳＴＳチャンネル♯ｉのＶＣエントリチェックが停滞していることを制御部３３ａが検出すると、他のアラーム発生の検出動作に移行することができる。
つまり、上記の制御部３３ａとＶＰカウンタ部３３ｂとは、アラーム管理部３２でＶＰＩ毎に保持・管理されている警報状態を検索して検出する警報状態検出部として機能をするようになっている。
【０２４８】
次に、エントリＲＡＭ制御部３３ｃは、制御部３３ａのリード要求により読み出されたＶＰアラーム状態とＶＰ終端情報を基に、警報セルを生成するのに必要な情報をエントリＲＡＭ９４から読み出す制御を行なうものである。
ここで、エントリＲＡＭ制御部３３ｃは、アラーム管理部３２から受信したＶＰアラーム状態を検出したときに、エントリＲＡＭ９４へセル生成用の情報を読み出すリード要求と共にＳＴＳチャンネル♯ｉ，ＶＰＩ，ＶＣＩを出力するようになっている。ＳＴＳチャンネル♯ｉ，ＶＰＩは制御部３３ａから受信するが、エントリＲＡＭ９４へ出力するＶＣＩは、ＶＣカウンタ部３３ｄから出力されるカウント値により特定されるようになっている。
【０２４９】
そして、リード要求に対するエントリ（ＥＮＴＲＹ；図１９中に「ｄ−１２」参照）  とＶＣ終端情報（図１９中に「ｄ−１３」参照）  とを受信して、アラーム発生要求を出力するか決定し、セル挿入／廃棄部３９へＶＰ／ＶＣ−ＡＩＳ挿入要求と発生ＶＰＩ／ＶＣＩとを出力し、また、ＵｐＳセル挿入部８０へＶＰ／ＶＣ−ＡＩＳ挿入要求を出力するとともに、タイミング制御部３３ｅへ発生要求を出力するようになっている。
【０２５０】
次に、図３４に示すＶＣカウンタ部３３ｄは、エントリＲＡＭ制御部３３ｃがエントリＲＡＭ９４にリード要求する際に共に送信するＶＣＩを特定するカウント値を生成するものであり、ＳＴＳチャンネル♯ｉ別にカウント値を特定するために、４つのカウンタ３３ｄ１〜３３ｄ４をそなえて構成されている。
これらのカウンタ３３ｄ１〜３３ｄ４は、対応するＳＴＳチャンネル♯ｉの情報を受信を起に、カウンタを回して、エントリＲＡＭ制御部３３ｃへ出力するようになっている。なお、カウント値により特定されるＶＣＩは、エントリＲＡＭ９４のアドレス中のＶＣのビット分のＶＣＩに相当し、アドレスの構成でＶＣのビット分が最大１５ビットとマイコン９５に設定されているＳＴＳチャンネル♯ｊ（ｊは１乃至４のいずれか）においては、ＳＴＳチャンネル♯ｊ用のカウンタは、最大の３２７６８進として構成される。
【０２５１】
なお、各カウンタ３３ｄ１〜３３ｄ４が最大カウントを幾つに設定されるかは、エントリＲＡＭ９４のアドレスのＶＰＩのビット割合が反映する。
つまり、上記のエントリＲＡＭ制御部３３ｃとＶＣカウンタ部３３ｄとは、アラーム管理部３２等から受信した情報を基に、警報データに必要な情報をエントリＲＡＭ９４において検索して検出する警報データ生成用情報検出部として機能する。
【０２５２】
次に、タイミング制御部３３ｅは、エントリＲＡＭ制御部３３ｃからの発生要求とＵｐＳセル挿入部８０からＶＰ−ＲＤＩ又はＶＣ−ＲＤＩの挿入許可とを受信すると、ＵｐＳセル挿入部８０へ挿入セルを出力するものである。
次に、図２２に示すセル挿入／廃棄部（挿入処理部）３９は、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ１０からのセル流中の特定のセルを廃棄するものである他、そのセル流中に特定のＡＴＭセルを挿入するものである。
【０２５３】
なお、廃棄する特定のセルとしては、セル識別部３１からのセル廃棄要求のＡＴＭセルやＬＢ処理部４０からの廃棄要求のＡＴＭセルがあり、挿入する特定のセルとしては、ＡＬＭセル発生部３３からのＶＰ−ＡＩＳ又はＶＣ−ＡＩＳを挿入要求のＡＴＭセルである。セル流に挿入するＡＴＭセルは、ＡＬＭセル発生部３３からセル生成用情報等を基にセル挿入／廃棄部３９にて生成されるようになっており、このＡＴＭセルを挿入する際に、セル挿入／廃棄部３９は、ＤｏｗｎＳｔｒｅａｍ側のＵＴＯＰＩＡ２０からの挿入禁止信号を受信すると挿入を行なうことができない他、また、セル流に１ＡＴＭセルを挿入後に４ＡＴＭセルが通過した後でなければ挿入要求に対するＡＴＭセルを挿入することができないようになっている。
【０２５４】
このため、図３５に示すように、論理部３９ａ，シフトレジスタ３９ｂ，挿入決定部３９ｃ，挿入禁止部３９ｄ，通知部３９ｅ，デコーダ３９ｆ，ＴＰ生成部３９ｇ，演算部３９ｈ，ＳＥＬ３９ｋ１〜３９ｋ４，ＯＲ回路３９ｌ１，３９ｌ２，ＡＮＤ回路３９ｌ３，フリップフロップ３９ｐをそなえて構成される。
ここで、論理部３９ａは、セル有効信号，挿入要求，廃棄要求，挿入禁止信号を基に、各ＡＴＭセルの通過，挿入，廃棄の処理の何れを行なうか調停するものである。なお、セル有効信号とは、シフトレジスタから送られてくる受信セルが有効であることを示す情報である。
【０２５５】
なお、調停を行なうに際して、論理部３９ａは、下記の表４に示すような調停を行なって挿入イネーブル信号或いは廃棄イネーブル信号を出力するようになっている。
【０２５６】
【表４】
0003595690.tif 000005
【０２５７】
上記の表４に示すように、セル挿入／廃棄部３９は、セル識別部３１にて廃棄すべきデータであると識別されたＡＴＭセルの代わりに、ＡＬＭセル発生部３３で生成されたアラームセルを挿入するようになっている。
【０２５８】
シフトレジスタ３９ｂは、受信したセルが有効なものであるかを判断し、有効であるときはその情報を論理部３９ａへ出力するようになっている。
挿入決定部３９ｃは、挿入要求信号を論理部３９ａへ出力する他、セル生成側へ挿入決定ＳＴＳチャンネル♯ｉ情報や挿入決定フラグを出力するようになっているとともに、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ２０から挿入禁止信号を受信したときは、挿入要求信号を論理部３９ａへは出力しないようになっている。
【０２５９】
挿入禁止部３９ｄは、セルを挿入後、次にセルを挿入するタイミングを監視するものである。なお、挿入セル間は、少なくとも４セル必要であると規定されている。
セル生成側では、ＡＬＭセル発生部３３からのデータがＳＥＬ３９ｋ２，３９ｋ３を経由して所定のセルフォーマットとして生成され、生成されたセルは、論理部３９ａからの挿入ＥＮによりＳＥＬ３９ｋ１の主信号に挿入されて出力されるようになっている。
【０２６０】
なお、図２２に示す２８進カウンタ３８は、ＰＧ部９３（後述）から受信した分周波信号を基に、カウント値を生成するもので、このカウント値は、０から２７までカウントされ、これは、ＡＴＭセル処理部４−１内の基準タイミングの２８クロックに対応している。また、シフトレジスタ３６は、セル識別部３１から受信したセルを一旦保持するものであり、ＶＰ終端情報ＲＡＭ３７は、ＶＰについての終端情報を保持するものであり、セル挿入／廃棄部３９は、シフトレジスタ３６からの受信セル（ユーザセル）をダウンストリーム側のＵＴＯＰＩＡ２０（送信用）に送信する他、セル識別部３１からの受信セルの廃棄要求に対応するセルを廃棄するとともに、ＡＬＭセル発生部３３からのセル挿入要求に対してＡＬＭセルをセル流に挿入するものである。
【０２６１】
上述のごとく構成された本実施形態にかかるセル処理部３０のセル識別部３１では、ＤｏｗｎＳｔｒｅａｍ側のＵＴＯＰＩＡ１０からＡＴＭセルを受信すると、エントリＲＡＭ９４及びＶＰ終端情報ＲＡＭ３７から情報を読み出して、受信セル内容を識別し、受信したＯＡＭセルを廃棄すべきか等の判断を行ない、セル廃棄要求等の信号を出力する。
【０２６２】
また、アラーム管理部３２は、このセル識別部３１においてＡＴＭセルが警報セル（警報データ）であると識別されるとその警報セルに基づいて警報状態情報をＶＰＩ／ＶＣＩ対応で保持・管理する。
ここで、図３６は、アラーム管理部３２にてアラームを解除する処理を説明するためのフローチャートであり、アラーム解除／クリア部３２ａ３は、ＶＰＩ値“０００Ｈ  ”を設定し（ステップＳ１）、ＶＰＩ“０００Ｈ  （Ｈ：ｈｅｘ  ）”から順にＡＬＭ情報を読み出す（ステップＳ２）。なお、このとき、１セルに１回（１ＶＰＩ／ＶＣＩ）アクセスを行ない、１５６ｍｓｅｃ以内に１０２４回アクセスする。
【０２６３】
そして、アラーム解除／クリア部３２ａ３は、読み出した情報によりＡＬＭ状態であるかを判定し（ステップＳ３）、ＡＬＭ状態を検出すると（ステップＳ３でＹＥＳと判定されると）、ＶＰ管理ＲＡＭ３２ｂからタイマ値を読み出し（ステップＳ４）、そのタイマ値が最大値に達しているかを判断する（ステップＳ５）。この結果、タイマ値が最大値に到達していないときは、アラーム解除／クリア部３２ａ３は、タイマ値をカウントアップ（インクリメント）し（ステップＳ５のＮＯルートからステップＳ６）、最大値に到達しているときはタイマ値の初期化（クリア），アラームビットの解除，５００ｍＦ，１ｓＦのクリアを行なうとともに、ＡＬＭ状態に変化があればマイコン９５にその旨を通知する（ステップＳ５のＹＥＳルートからステップＳ７，Ｓ８）。
【０２６４】
一方、アラーム解除／クリア部３２ａ３は、アラーム管理部３２が読み出した情報（ステップＳ２）からアラーム状態検出されないときは、ＶＰＩをカウントアップして（ステップＳ３のＮＯルートからステップＳ９）、ＶＰＩ値が最大値に到達したかを判断する（ステップＳ１０）。
ここで、ＶＰＩ値が最大値に到達していなければ、アラーム解除／クリア部３２ａ３は、最大値に到達するまで（ステップＳ１０でＹＥＳと判定されるまで）次の（インクリメントした）ＶＰＩに対して上記と同様のＶＰアラーム管理処理を行なう。そして、ＶＰＩが最大値に到達すると（ステップＳ１０でＹＥＳと判定されると）、アラーム管理部３２は、ＶＣアラームの管理の処理を開始する。
【０２６５】
即ち、タイマ更新／アラーム解除クリア部３２ｃ１は、ＶＣＩ“００Ｈ  ”を設定し（ステップＳ１１）、ＶＣＩ“００Ｈ  ”から順にＡＬＭ情報をＶＣ管理ＲＡＭ３２ｄから読み出し（ステップＳ１２）、そのＶＣがアラーム状態であるか否かを判断する（ステップＳ１３）。
ここで、タイマ更新／アラーム解除クリア部３２ｃ１は、ＶＣアラーム状態であるときは、タイマ値を読み出し（ステップＳ１３のＹＥＳルートからステップＳ１４）、読み出したタイマ値が最大値に到達しているか否かを判断する（ステップＳ１５）。このとき、タイマ値が最大値に到達していければ、タイマ更新／アラーム解除クリア部３２ｃ１は、タイマ値が１つカウントアップ（インクメント）し（ステップＳ１５のＮＯルートからステップＳ１６）、最大値に到達していれば、タイマ値のクリア，アラームビットの解除（クリア“０”）を行なうとともに、ＶＣアラーム状態が変化していれば、マイコン９５にその旨を通知する（ステップＳ１５のＹＥＳルートからステップＳ１７，Ｓ１８）。
【０２６６】
他方、アラーム管理部３２が読み出した情報（ステップＳ１２）からアラーム状態が検出されないときは、タイマ更新／アラーム解除クリア部３２ｃ１は、ＶＣＩ値をインクリメントして（ステップＳ１３のＮＯルートからステップＳ１９）、ＶＣＩ値が最大値に到達したかを判断する（ステップＳ２０）。
ここで、ＶＣＩ値が最大値に到達していなければ、タイマ更新／アラーム解除クリア部３２ｃ１は、最大値に到達するまで（ステップＳ２０でＹＥＳと判定されるまで）次の（インクメントした）ＶＣＩに対して上記と同様のＶＣアラーム管理処理（ステップＳ２０のＮＯルートからステップＳ１２〜Ｓ１９）を行う。
【０２６７】
そして、ＶＣＩ値が最大値に到達すると、アラーム管理部３２は、再度ＶＰアラーム管理（ステップＳ２１のＹＥＳルートからステップＳ１）の処理を開始する。
一方、ＡＬＭセル発生部３３は、アラーム管理部３２においてＶＰＩ／ＶＣＩ対応で保持・管理されているＶＰ−ＡＩＳ状態等の情報に基づいて他のＡＴＭ処理装置４（図１や図２等に図示省略）に通知すべきアラームセル（警報セル）をＶＰＩ／ＶＣＩ対応で生成する。
【０２６８】
ここで、図３７及び図３８は、ＡＬＭセル発生の動作を説明するためのフローチャートであり、先ず図３７に示すように、ＡＬＭセル発生部３３の制御部３３ａは、ＶＰカウンタ部３３ｂへＳＴＳチャンネル♯ｉ情報を出力してカウントアカウント値（ＶＰＩ“０００Ｈ  ”）を受信し（ステップｔ１）、ＶＰＩ“０００Ｈ  ”のＡＬＭ情報をアラーム管理部３２から読み出す（ステップｔ２）。
【０２６９】
そして、ＡＬＭセル発生部３３のエントリＲＡＭ制御部３３ｃは、読み出した情報よりアラーム状態（ＡＩＳ状態或いはＳＯＮＥＴアラーム状態）であるか判断する（ステップｔ３）。ここで、エントリＲＡＭ制御部３３ｃは、アラーム状態であるとき、更に５００ｍＦ（５００ミリフラグ）が立っているか判断する（ステップｔ３のＹＥＳルートからステップｔ４）。
【０２７０】
５００ｍＦが立っていないとき、エントリＲＡＭ制御部３３ｃは、１ｓＦの極性と１ｓタイマの極性とが同じであるか否かを判断する（ステップｔ４のＮＯルートからステップｔ５）。エントリＲＡＭ制御部３３ｃは、極性が同じであるとき又は５００ｍＦ（５００ミリフラグ）が立っているとき、１ｓＦ（１秒フラグ）に１秒タイマ値とは逆の特性の値（０或いは１）を書き込み、５００ｍＦを“０”に書き換える他、ＶＣＩ“０００Ｈ  ”に設定する（ステップｔ４のＹＥＳルートからステップｔ６、もしくは、ステップｔ５のＹＥＳルートからステップｔ６）。
【０２７１】
そして、エントリＲＡＭ制御部３３ｃは、ＳＯＮＥＴアラームであるか判断し（ステップｔ７）、ＳＯＮＥＴアラームに該当しない時はＶＣが“３”，“４”，“６”のいずれかに該当するか判断する（ステップｔ７のＮＯルートからステップｔ８）。ここで、ＶＣが“３”，“４”，“６”のいずれかに該当する場合、ＡＬＭセル発生部３３のエントリＲＡＭ制御部３３ｃは、ＶＣカウンタ部３３ｄへＳＴＳチャンネル♯ｉ情報を出力してカウントアップされたカウント値を受信する（ステップｔ１４）。
【０２７２】
一方、ＶＣが“３”，“４”，“６”のいずれにも該当しないときは、エントリＲＡＭ制御部３３ｃは、エントリＲＡＮ９４に対してエントリチェック要求を出力し（ステップｔ８のＮＯルートからステップｔ９）、エントリ設定されているかエントリＲＡＮ９４から読み出された情報を基に判断する（ステップｔ１０）。
【０２７３】
エントリ設定されている時は、エントリＲＡＭ制御部３３ｃは、ＶＣ終端の対象であるか否かを判断し（ステップｔ１０のＹＥＳルートからステップｔ１１）、ＶＣ終端の対象であるときは、ＶＣ−ＡＩＳ及びＶＣ−ＲＤＩセルの発生要求をセル挿入／廃棄部３９及びＵｐＳセル挿入部８０へ出力する（ステップｔ１１のＹＥＳルートからステップｔ１３）。なお、ＶＣ−ＡＩＳセルの発生要求は、発生セルのＶＰＩ／ＶＣＩ等の情報と共に、セル挿入／廃棄部３９へ送信される。
【０２７４】
また、エントリＲＡＭ制御部３３ｃがＵｐＳセル挿入部８０へ発生要求（挿入要求）を出力してタイミング制御部３３ｅがＵｐＳセル挿入部８０から挿入許可信号を受信した後、ＶＣ−ＲＤＩセル（挿入セル）は、タイミング制御部３３ｅからＵｐＳセル挿入部８０へ出力される。
一方、ＶＣ終端の対象でないとき、エントリＲＡＭ制御部３３ｃは、ＶＣ−ＡＩＳセルの発生要求を出力する（ステップｔ１１のＮＯルートからステップｔ１２）。
【０２７５】
そして、エントリＲＡＭ制御部３３ｃは、ＶＣカウンタ部３３ｄへＳＴＳチャンネル♯ｉ情報を出力してカウントアップされたカウント値を受信し（ステップｔ１４）、そのＶＣＩ値が最大値に到達しているかを判断する（ステップｔ１５）。ＶＣＩ値が最大値に到達していないとき、エントリＲＡＭ制御部３３ｃは、同じＶＰ内のカウントアップしたＶＣＩのエントリチェック等の処理を行う（ステップｔ１５のＮＯルートからステップｔ８）。最大ＶＣＩ値に到達しているとき、エントリＲＡＭ制御部３３ｃは、ＶＰＩのカウントアップに移行する（ステップｔ１６）。
【０２７６】
一方、ＶＣが“３”，“４”，“６”のいずれかに該当するときは、図３８に示すように、エントリＲＡＭ制御部３３ｃは、ＶＰモードであるか判断し（図３７に示すステップｔ７のＹＥＳルートから図３８に示すステップＳ２２）、ＶＰ終端されているときは、エントリチェックの要求をエントリＲＡＭ９４へ出力する（ステップＳ２２のＹＥＳルートからステップＳ３３）。
【０２７７】
エントリＲＡＭ制御部３３ｃは、エントリＲＡＭ９４から受信した情報を基にエントリ設定されているか否かを判断し（ステップＳ３４）、エントリ設定されているときはＶＰ−ＡＩＳ発生要求をセル挿入／廃棄部３９へ出力する（ステップＳ３４のＹＥＳルートからステップＳ３５）。なお、ＶＰ−ＡＩＳセルの発生要求は、発生セルのＶＰＩ／ＶＣＩ等の情報と共に、セル挿入／廃棄部３９へ送信される。
【０２７８】
他方、ＶＰ終端設定されていないとき、エントリＲＡＭ制御部３３ｃは、ＶＣが“３”，“６”のいずれかに該当するか判断し（ステップＳ２２のＮＯルートからステップＳ２３）、ＶＣが“３”又は“６”に該当しないときは、更に、ＶＣが“４”であるか否か判断する（ステップＳ２３のＮＯルートからステップＳ２４）。
【０２７９】
ここで、エントリＲＡＭ制御部３３ｃは、ＶＣが“４”であるときは、エントリチェック要求がエントリＲＡＭ９４へ出力されて（ステップＳ２４のＹＥＳルートからステップＳ３０）、エントリＲＡＭ９４から読み出された情報を基に、エントリ設定されているか否か判断される（ステップＳ３１）。そして、エントリ設定されているときは、エントリＲＡＭ制御部３３ｃは、ＶＰ−ＲＤＩセルの発生要求がＵｐＳセル挿入部８０へ出力される。なお、タイミング制御部３３ｅは、Ｕｐｓセル挿入部８０から挿入許可信号を受信すると、Ｕｐｓセル挿入部８０へＶＰ−ＲＤＩセル（挿入セル）を送信する。
【０２８０】
また、エントリＲＡＭ制御部３３ｃは、ＶＣが“４”に該当しないときも、エントリチェック要求がエントリＲＡＭ９４へ出力されて（ステップＳ２４のＮＯルートからステップＳ２５）、更に、エントリＲＡＭ９４から受信した情報を基に、エントリ設定されているか否か判断される（ステップＳ２６）。なお、エントリ設定されている時は、エントリＲＡＭ制御部３３ｃは、エントリＲＡＭ９４から読み出された情報からＶＣ終端設定されているか否かを判断する（ステップＳ２７）。
【０２８１】
ここで、ＶＣ終端設定されているときは、エントリＲＡＭ制御部３３ｃは、ＶＣ−ＡＩＳ及びＶＣ−ＲＤＩ発生要求をセル挿入／廃棄部３９及びＵｐＳセル挿入部８０へ出力し（ステップＳ２７のＹＥＳルートからステップＳ２９）、ＶＣ終端設定されていないときは、ＶＣ−ＡＩＳ発生要求をセル挿入／廃棄部３９へ出力する（ステップＳ２７のＮＯルートからステップＳ２８）。
【０２８２】
そして、エントリＲＡＭ制御部３３ｃは、ＶＣカウンタ部３３ｄへＳＴＳチャンネル♯ｉ情報を出力してカウントアップされたカウント値を受信し（ステップＳ３６）、そのＶＣＩ値が最大値に到達しているか否かを判断する（ステップＳ３７）。ＶＣＩ値が最大値に到達していないとき、エントリＲＡＭ制御部３３ｃは、同じＶＰ内のカウントアップしたＶＣＩのエントリチェック等を行う（ステップＳ３７のＮＯルートからステップＳ２３）。最大ＶＣＩ値に到達しているとき、エントリＲＡＭ制御部３３ｃは、ＶＰＩのカウントアップに移行する（図３８のステップＳ３７のＹＥＳルートから図３７のステップｔ１６）。
【０２８３】
なお、上記の発生処理は、各ＳＴＳチャンネル♯ｉ毎に行なわれ、１つのＳＴＳチャンネル♯ｉに対するＡＬＭセル発生の処理が終了した後に、他のＳＴＳチャンネル♯ｉのＡＬＭセル発生の処理が開始する。
なお、図３９は、ＡＬＭセル発生部３３でのＡＬＭセル発生要求の出力を説明するためのタイムチャートであり、この図３９に示すよう、タイミングＴ１において、アラーム状態を保持し、５００ｍＦがＶＰ管理ＲＡＭ３２ｂ上に格納されて、タイミングＴ２において、ＡＬＭセル発生部３３は、その５００ｍＦを検出すると、５００ｍＦをクリアすると共に、１秒タイマと逆の極性の１ｓＦを立てる。
【０２８４】
そして、タイミングＴ３では、ＡＬＭセル発生部３３は、１秒タイマの極性と１ｓＦの極性とが異なることから、発生要求を出力できず、極性が同じになるタイミングＴ４において発生要求を出力する。
一方、セル挿入／廃棄部３９では、セル識別から送られてくるＡＴＭセルをＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ２０に送信し、セル識別部３１からの廃棄要求やＬＢ処理部４０からの廃棄要求を受けて、所定のＡＴＭセルを廃棄する。
【０２８５】
また、ＵｐＳｔｒｅａｍ側のセル流中にセル挿入の空きがあるときは、その空き部分にＡＬＭセル発生部３３からの発生要求のアレームセルを生成して、挿入する他、廃棄セルの所に発生セルを挿入する。
以上のように、本実施形態に係るセル処理部３０によれば、登録情報保持部が処理対象の固定長データを識別するために必要な登録情報を伝送経路に共通で保持し、データ処理部が、この登録情報に基づいて、データ処理を行なうので、装置を簡素に構成できる
外部のエントリＲＡＭ９４に複数のチャンネルのエントリ情報等をＶＰＩ／ＶＣＩに共通で保持し、エントリＲＡＭ９４から受信チャンネルのエントリ情報を読み出して受信セルの識別やＶＰ管理ＲＡＭ３２ｂやＶＣ管理ＲＡＭ３２ｄ等に複数チャンネルのアラーム状態をまとめて保持してアラーム状態の監視やＡＬＭセルの発生の処理を行なうので、装置規模を簡素に構成することができる。
【０２８６】
また、エントリＲＡＭ９４のアドレスがＶＰＩ／ＶＣＩに基づいて生成されるため、多数あるＡＴＭセルのエントリ情報を容易に読み書きできるので、処理を迅速に行なえる。
また、ＶＰ終端情報ＲＡＭ３７が、ＶＰＩ／ＶＣＩの一部分を用いて指定されるアドレス領域上に、複数のＶＰモード（終端）情報を格納するようにしているので、１つのアドレスにより１つのＶＰ種端情報を保持する場合に比べて、ＲＡＭ特性を良くすることができる。
【０２８７】
また、ＶＰ管理ＲＡＭ３２ｂ又はＶＣ管理ＲＡＭ３２ｄは、それぞれ警報状態をＶＰＩ或いはＶＣＩ情報を用いて共通に保持するので、ＶＰＩ或いはＶＣＩ毎にそなえるに比して、簡素に構成することができる。
また、ＶＰ管理ＲＡＭ３２ｂ又はＶＣ管理ＲＡＭ３２ｄは、アラーム状態とタイマ値とを同じ保持領域上に格納するようになっているので、装置を簡素に構成できる。
【０２８８】
アラーム管理部３２にて、ＳＯＮＥＴアラームやＶＰ−ＡＩＳを検出すると、処理時点でＶＰ管理ＲＡＭ３２ｂ又はＶＣ管理ＲＡＭ３２ｄに保持されている下位のＶＰ−ＡＩＳやＶＣ−ＡＩＳを解除するようになっているので、重複してアラームを発生することを防止できる。
また、ＶＰ管理ＲＡＭ３２ｂにて、１ｓＦ情報をアラーム情報とともに、保持するので、装置を簡素に構成できる。
【０２８９】
また、終端管理ＲＡＭ３２ｆが、解除対象となりうるＶＣが属するＶＰについての情報を保持することで、ＶＣ管理ＲＡＭ３２ｄのアドレスが固有番号を用いて管理されているＶＣアラーム状態を解除することができる。
更に、終端管理ＲＡＭ３２ｆが複数そなえて構成され、各終端管理ＲＡＭ３２ｆに４つのＳＴＳチャンネル♯ｉ内のＶＰ情報が分割されて保持され、ＶＣが属するＶＰ情報を検索する際には、各終端管理ＲＡＭ３２ｆから共通のＳＴＳチャンネル♯ｉのＶＰ情報がパラレルで読み出されるので、処理を迅速に行なえる。
【０２９０】
また、アラームセルは、ＡＬＭセル発生部３３がアラーム管理部３２にて管理されているアラーム状態を検出し、アラームセルを生成するのに必要なデータをエントリＲＡＭ９４から読み出した情報を基に、セル挿入／廃棄部３９にて生成されるので、大量にあるセル生成用の情報データを保持する必要が無く、装置を簡素に構成できる。
【０２９１】
また、セル挿入／廃棄部３９が、セル識別部３１にて廃棄すべきデータであると識別されたＡＴＭセルの代わりに、ＡＬＭセル生成部３３で生成されたアラームセルを挿入することで、セル流中に容易にＡＴＭセルを挿入できる。
（３）ＬＢ処理部の説明
次に、図２に示すＬＢ処理部（導通試験処理部）４０は、マイコン９５からのＬＢ実施要求を受けると、ＬＢセルを生成し、生成したＬＢセルを他のＡＴＭ処理装置４との間で送受信することにより、ＬＢ処理を実施し、ＬＢ処理の処理結果をマイコン９５に通知するものであり、また、対向の他のＡＴＭ処理装置４から受信したＬＢセルが自局にて生成したＡＴＭセル或いは他のＡＴＭ処理装置４にて生成されたＡＴＭセルかを判別して、折り返し等の処理を行なうものである。
【０２９２】
このため、図４０に示すように、ＬＢ処理部４０は、処理判定部４１，受信確認処理部４２，発生処理部４３，ＤＰ−ＲＡＭ４４，タイマＲＡＭ４５をそなえて構成されている。
ここで、ＤＰ−ＲＡＭ（設定データ保持部）４４は、マイコン９５から受信した設定データを保持するもので、ここでは、図４０に示すように、ＳＴＳチャンネル♯ｉ毎に設けられている。各ＤＰ−ＲＡＭ４４は、ＬＢ処理対象のＡＴＭセルのＶＰＩ／ＶＣＩ対応で設定データを保持するようになっている。また、これらのＤＰ−ＲＡＭ４４は、一方のポート４４−１を設定データの読み出しに用い、他方のポート４４−２を設定データの読み出しと書き込みに用いるようになっている。そして、ポート４４−１から受信確認処理部４２へ設定データが読み出され、発生処理部４３の制御の下、ポート４４−２を介して設定データが書き込まれるとともに、設定データが読み出されるようになっている。
【０２９３】
換言すると、ＵｐＳｔｒｅａｍ側のセル流に対するＬＢセル発生処理とＤｏｗｎＳｔｒｅａｍ側のセル流に対する受信確認用処理とが異なるポートで行われるようになっている。ここで、図４１は、ＤＰ−ＲＡＭ４４の構成例を示す図であり、この図４１に示す各ＤＰ−ＲＡＭ４４は、３２チャンネル（ｃｈ）分の設定データを保持するようになっており、１チャンネル分の領域を１６ワード〔１ワード（ｗｏｒｄ）に１６ビット〕分割り当てて各ＤＰ−ＲＡＭ４４は構成されており、例えば、図４２に示すアドレスにより指定される領域に、図４１に示すデータを格納するように構成されている。
【０２９４】
具体的には、ＤＰ−ＲＡＭ４４のアドレスは、上位５ビット（図４２中に「ａ−９」と表記）にＬＢチャンネルを用い、残りの４ビット（図４２中に「ａ−１０」と表記）を各種の設定項目を識別するビットにより構成される。なお、上位５ビットのＬＢチャンネルは、マイコン９５により設定される固有の番号（０〜３１のいずれか）であり、このＬＢチャンネルは、エントリＲＡＭ９４に保持されている（図１９中「ｄ−１６」参照）。
【０２９５】
また、ＤＰ−ＲＡＭ４４のデータは、図４１に示すように、アドレス（図４２参照）により指定される領域に、ＶＰＩ／ＶＣＩを示すビット〔１バイト（図４１中に「ｄ−１９」と表記）〕と、通信区間の識別情報（Ｅｎｄ−ｔｏ−Ｅｎｄ／Ｓｅｇｍｅｎｔ）  を示すビット〔２ビット（図４１中に「ｄ−２０」と表記）〕と、内部ＣＯＤＥ  （処理状態）  を示すビット〔３ビット（図４１中に「ｄ−２１」と表記）〕と、ＬＢセルを発生させた時間等の情報（Ｃｏｒｒｅｌａｔｉｏｎ  Ｔａｇ）を示すビット〔２バイト（図４１中に「ｄ−２２」と表記）〕と、ＬＢセルの折り返しポイント等の情報（Ｌｏｃａｔｉｏｎ  ＩＤ）  を示すビット〔１６バイト（図４１中に「ｄ−２３」と表記）〕と、未使用領域〔８バイト（図４１中に「ｄ−２４」と表記）〕とをそなえて構成される。
【０２９６】
なお、図４１中「ｄ−２２」のＣｏｒｒｅｌａｔｉｏｎ  Ｔａｇ  には、ＬＢセルを生成した時間（Ｔｉｍｅ  Ｓｔａｍｐ）が保持され、このＬＢセル生成時間は、対向のＡＴＭ処理装置４から受信したセルが自ら生成したのかを確認するのに用いられ、又、後述する発生処理部４３により、生成の際書き込まれるようになっている。
ここで、下記の表５は、内部ＣＯＤＥ例を示し、この内部ＣＯＤＥは、３ビットを内部用に用い、その内の２ビットを通知用として用いるようになっている。例えば、「判定ＯＫ」の内部ＣＯＤＥは、受信ＬＢセルが他のＡＴＭ処理装置４で生成されて自局で折り返すべきＬＢセルと判定した状態や自局で生成したＬＢセルを他のＡＴＭ処理装置４から受信した状態であり、「判定ＮＧ」の内部ＣＯＤＥは、受信ＬＢセルが他のＡＴＭ処理装置４で生成されて自局で折り返すＬＢセルに該当しないと判定した状態であり、また、「送信待ち」の内部ＣＯＤＥは、ＬＢセルがＵｐＳセル挿入部８０から送信待ち状態を示し、対向のＡＴＭ処理装置４から自己が生成したＬＢセルを受信待ち状態を「受信待ち」の内部ＣＯＤＥが示す。なお、マイコン９５へは、通知用の２ビットを用いて「ＯＫ」，「ＮＧ」，「要求中」の管理状態を示す情報が送信される。
【０２９７】
【表５】
0003595690.tif 000006
【０２９８】
また、これらの内部ＣＯＤＥは、後述するＲＡＭアクセス部４２−２のＬＢ処理の遷移情報を基に、発生処理部４３により書き換えられるようになっている。
【０２９９】
ここで、マイコン９５へ又はマイコン９５からの設定データの転送処理のとき，受信ＬＢセルの確認処理のとき，発生セルを検出（サーチ）及び生成するときに、ＤＰ−ＲＡＭ４４へのアクセスが行なわれ、これらのアクセスタイミングは、例えば、図４３に示すように、２８クロックの内の所定時間に割り当てられており、図４３中「Ｒ１」は、設定項目１（カウント１；図４１参照）を読み出すことを意味し、「ＷＡ」（Ａは、１０進数の１０を１６進数で表示したもの）は、設定項目１０（カウント１０；図４１参照）内に情報を書き込むこと等を意味する。
【０３００】
具体的に、ＤＰ−ＲＡＭ４４へのアクセス契機としては、マイコン９５からの書き込み／読み出し及び内部ＣＯＤＥの読み出しのとき（図４３中「Ｒ，Ｗ」と表記），ＬＢセル受信チェックに伴う設定情報の読み出しや受信結果の記録及びタイマ監視用の内部ＣＯＤＥの読み出しのとき（図４３中「確認，ＴＭ」と表記）、ＬＢセル発生に伴う内部ＣＯＤＥ「送信待ち」の検索やセル生成設定情報の読み出し及びＣｏｒｒｌａｔｉｏｎ  Ｔａｇカウンタのとき（図４３中「サーチ，生成」と表記）等である。
【０３０１】
なお、ＤＰ−ＲＡＭ４４に保持されるＥ／Ｓは、エントリＲＡＭ９４に保持されるＥ／Ｓ（図１９中「ｄ−１５」と表記）と同じ情報が保持されている。
次に、タイマＲＡＭ（カウントデータ保持部）４５は、ＬＢセル送出後の経過時間情報をカウント値として保持するものである他、再送出数を示すリトライカウント値（「リトライ数」と言う場合がある）を保持するようになっている。また、タイマＲＡＭ４５のアドレスは、前記図４２に示すＤＰ−ＲＡＭ４４のアドレスの内の上位５ビットが用いられるようになっており、この５ビットにより示すチャンネル情報（図１９中「ｄ−１６」参照）を用いて構成される。さらに、タイマＲＡＭ４５に保持されるカウント値は、発生処理部４３によりカウントアップが行なわれて、更新されるようになっている。
【０３０２】
次に、処理判定部４１は、受信したＬＢセルに対して行なうべき処理を判定するものであり、この処理判定部４１は、受信セルに対する処理の総合的判断を行なうものである。換言すると、処理判定部４１は、セル識別部３１から受信したエントリ情報と、受信確認処理部４２から受信したチェック結果を基に、ＵｐＳｔｒｅａｍ側から受信したＬＢセルに対して、いかなる処理を施すか判定するようになっている。
【０３０３】
例えば、受信したＬＢセルが対向のＡＴＭ処理装置４にて生成されたものである場合、処理判定部４１は、受信確認処理部４２から自局で折り返す旨のチェック結果（判定ＯＫ）を受け取ったときは、セル挿入／廃棄部３９に廃棄要求（ＬＢ受信処理結果）を出力する一方、ＵｐＳセル挿入部８０へ挿入セル（折り返すＬＢセル）情報を出力するようになっている。
【０３０４】
また、受信ＬＢセルが自局で折り返すセルに該当しない旨のチェック結果（判定ＮＧ）を受け取った場合には、処理判定部４１は、ＵｐＳセル挿入部８０へキャンセル信号（折り返し削除要求）を送信するようになっている。
更に、受信したＬＢセルが自局で生成されたものである場合、処理判定部４１は、受信確認処理部４２から自局で生成されたＬＢセルに該当する旨のチェック結果（判定ＯＫ）を受信したときは、セル挿入／廃棄部３９へ廃棄要求（ＬＢ受信処理結果）を出力する他、ＵｐＳセル挿入部８０へキャンセル信号（折り返し削除要求）を送信するようになっている。
【０３０５】
なお、処理判定部４１は、受信したＬＢセルに対する総合判定を行なうに際して、受信確認処理部４２へ受信セルのデータやＳＴＳチャンネル♯ｉ情報やチェック要求を出力するようになっている。また、ＬＢ処理部４０内では、判定や確認等の処理を１６ビットのパラレル処理で行なうようになっているので、例えば、図４４に示すように、受信したＬＢセル（ＡＴＭセル）を１６ビットのパラレル処理を行なえる形式にフォーマット化されたセルをＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ１０から受信するようになっている。
【０３０６】
また、受信するＬＢセルのデータは、ヘッダー情報（ＧＦＣ，ＶＰＩ，ＶＣＩ，ＰＴＩ，ＣＬＰ，ＨＥＣ）の他、ペイロード（Ｃｏｒｒｅｌａｔｉｏｎ  Ｔａｇ，Ｌｏｃａｔｉｏｎ  Ｉｎｄｉｃａｔｉｏｎ，Ｓｏｕｒｃｅ  ＩＤ，Ｆｕｎｃｔｉｏｎ  Ｔｙｐｅ，ＯＡＭ  Ｃｅｌｌ  Ｔｙｐｅ  等）  である。ここで、例えば、Ｌｏｏｐｂａｃｋ  Ｉｎｄｉｃａｔｉｏｎ  には、折り返し要求を示す情報が含まれており、この情報により、受信確認処理部４２にて行われる判別処理が異なるようになっており、また、ＡＴＭ処理装置４がそなえられている局情報としてＳｏｕｒｃｅ  ＩＤ  が用いられる。ここで、Ｌｏｏｐｂａｃｋ  Ｉｎｄｉｃａｔｉｏｎ  には、“０”又は“１”の情報が保持されており、“１”は、折り返しを要求する旨を示す一方、“０”は、他のＡＴＭ処理装置４にて折り返された旨を示す。
【０３０７】
次に、受信確認処理部４２は、ＬＢセルの受信チェックやマイコン９５とＤＰ−ＲＡＭ４４とのインタフェースをとるものでもあり、処理判定部４１から受信した受信セルデータやＳＴＳチャンネル♯ｉ番号，チェック要求やセル識別部３１から受信したＬＢアドレス〔ＬＢチャンネル（固有番号）；図１９中「ｄ−１６」参照）やＶＰＩ／ＶＣＩを基に、ＤＰ−ＲＡＭ４４から図４２に示すアドレスによって指定される領域に格納されるデータを読み出し、受信セルのペイロードの一致確認や、受信セルが自局で扱うものであるかの確認を行なうようになっている。
【０３０８】
例えば、受信ＬＢセルのＬｏｏｐｂａｃｋ  Ｉｎｄｉｃａｔｉｏｎ  情報が“０”のとき、受信セルとＤＰ−ＲＡＭ４４に保持されているＣｏｒｒｅｌａｔｉｏｎ  Ｔａｇ  及びＳｏｕｒｃｅ  ＩＤ  とが一致するか確認し、一致する時は処理判定部４１にチェックＯＫ（判定ＯＫ）通知し、不一致の時は処理判定部４１にチェックＮＧ（判定ＮＧ）通知するようになっている。また、受信ＬＢセルのＬｏｏｐｂａｃｋ  Ｉｎｄｉｃａｔｉｏｎ  情報が“０”であるときは、Ｌｏｃａｔｉｏｎ  ＩＤ  の一致を確認し、一致する時には処理判定部４１に折り返すべきとしてチェックＯＫ（判定ＯＫ）通知し、不一致の時は処理判定部４１にチェックＮＧ（判定ＮＧ）通知するようになっている。なお、受信確認処理部４２は、マイコンＩ／Ｆ部９２に保持されているＳｏｕｒｃｅ  ＩＤ  をマイコンＩ／Ｆ部９２から受信して、Ｓｏｒｃｅ  ＩＤの一致を確認するようになっている。
【０３０９】
つまり、上記の処理判定部４１と受信確認処理部４２とは、他のＡＴＭ処理装置４からＬＢセルを受信すると、ＤＰ−ＲＡＭ４４における設定データに基づいて、受信したＬＢセルが、他のＡＴＭ処理装置４で折り返されて受信された折り返しデータであるか、他のＡＴＭ処理装置４で生成された折り返しを要求する折り返しのＬＢセルであるかを確認する確認処理部として機能する他、受信したＬＢセルが折り返しＬＢセルであると確認されると、受信したＬＢセルを他のＡＴＭ処理装置４へ折り返す処理を実施する折り返し処理部としても機能するようになっている。
【０３１０】
なお、受信確認処理部（インタフェース部，通知処理部）４２は、マイコンＩ／Ｆ部９２を介してマイコン９５からのＤＰ−ＲＡＭ４４に格納する設定データの書換え情報を受信する他、ＤＰ−ＲＡＭ４４から読み出した設定データをマイコンＩ／Ｆ部９２を介してマイコン９５へ送信するものであるとともに、タイマＲＡＭ４５へのアクセス周期を発生させるものである他、ＤＰ−ＲＡＭ４４に保持される内部ＣＯＤＥの遷移情報を保持するようになっている。
【０３１１】
このため、図４０に図示しないマイコン転送Ｉ／Ｆ部４２−１，ＲＡＭアクセス部４２−２をそなえて構成される（図４５参照）。
ここで、マイコン転送Ｉ／Ｆ部（インタフェース部）４２−１は、マイコンＩ／Ｆ部９２から設定データの書き込み又は読み出しの転送要求を受けると、書き込み情報を発生処理部４３へ送信し又読み出し情報をマイコンＩ／Ｆ部９２へ送信するものである。
【０３１２】
ＲＡＭアクセス部４２−２は、周期的にタイマＲＡＭ４５へアクセスタイミングを生成するものであるほか、所定時間経過に伴う更新後のカウント値やリトライ回数，  内部処理状態が遷移することに伴う更新後の内部ＣＯＤＥを発生処理部４３へ送信するものである。ここで、ＲＡＭアクセス部４２−２は、発生処理部４３がタイマＲＡＭ４４から読み出したタイマ値やリトライ数を受信して、これらの情報を基に、更新後のカウント値やリトライ数の情報（更新情報）を発生処理部４３へ出力するようになっている他、発生処理部４３から読み出したカウント値が最大値に達したときは内部ＣＯＤＥ「送信待ち」の情報を送信し、更に、マイコン９５が設定した最大リトライ数に達したときは内部ＣＯＤＥ「判定ＮＧ」の情報を送信するようになっている。
【０３１３】
次に、図４０に示す発生処理部（導通試験用データ生成処理部）４３は、マイコン９５からＬＢ実施要求を受けると、ＤＰ−ＲＡＭ４４におけるＬＢ生成用のデータに基づいて、ＬＢセルを生成して他のＡＴＭ処理装置４に向けて送出するものであり、また、発生処理部４３は、ＤＰ−ＲＡＭ４４やタイマＲＡＭ４５に保持されるデータの書き換えを行なうものでもある。
【０３１４】
このため、図４５に示すように、発生処理部４３は、アクセス処理部４３−１と、検索部４３−２と、生成部４３−３と、レジスタ４３−４とをそなえて構成されている。
ここで、検索部（識別情報検索部）４３−２は、周期的にＤＰ−ＲＡＭ４４に格納されている内部ＣＯＤＥ（図４１，表５参照）を監視するものであり、アクセス処理部４３−１を介してＤＰ−ＲＡＭ４４から読み出した内部ＣＯＤＥが「送信待ち（０１１）」を検出すると、そのＬＢセルを送信する待ち状態にあるチャンネル情報（マイコン９５に設定されている固有番号；図１９中「ｄ−１６」参照）をレジスタ４３−４へ出力するようになっている。
【０３１５】
レジスタ（伝送経路識別情報保持部）４３−４は、検索部４３−２にて検索されたＬＢセルを発生待ち状態にあるチャンネル情報を保持するものである他、複数のチャンネル情報を保持し、検索部４３−２から受信したチャンネル順に、生成部４３−３へチャンネル情報を出力するようになっている。
生成部４３−４は、レジスタ４３−４から受信したチャンネル情報に相応のＬＢセルを生成するものであり、ＬＢセルを生成するに際して、アクセス処理部４３−１を介してＤＰ−ＲＡＭ４４から読み出された情報を受信するようになっている。ここで、生成部４３−４は、ＤＰ−ＲＡＭ４４から読み出した情報の他に、マイコン９５から設定されているＬＢセル用の情報を用いて図４４に示すようなＬＢセルを生成するが、図４４中「ＯＡＭ  Ｃｅｌｌ  Ｔｙｐｅ  」や「Ｆｕｎｃｔｉｏｎ  Ｔｙｐｅ  」には、ＬＢ処理を示す固定値が付加され、「Ｓｏｕｒｃｅ  ＩＤ  」には、例えば、マイコンＩ／Ｆ部９２から受信したＡＴＭ処理装置４が設けられている局装置の固有番号が付加される他、折り返し要求を示す情報“１”（Ｌｏｏｐｂａｃｋ  Ｉｎｄｉｃａｔｉｏｎ  ）が付加されるようになっている。
【０３１６】
なお、生成されたＬＢセル情報は、ＵｐＳセル挿入部８０から発生要求に対して許可する応答信号の受信を起に、ＵｐＳセル挿入部８０へ出力されるようになっている。
アクセス処理部４３−１は、ＤＰ−ＲＡＭ４４，タイマＲＡＭ４５に対して、各ＲＡＭ４４，４５に保持されているデータを読み出す処理や各ＲＡＭにデータを書き込むものである。なお、読み出しや書き込みのタイミングは、前記図４３に示すようになっている。
【０３１７】
ここで、ＬＢセルの発生をサーチする処理において、検索部４３−２との間で、指定された検索アドレス（チャンネル，図１９中「ｄ−１６」参照）を基に、ＤＰ−ＲＡＭ４４に格納されている所望のチャンネルの内部ＣＯＤＥを読み出して検索部４３−２へ出力するようになっており、ＬＢセルを生成する処理においては、生成部４３−３との間で、発生情報要求アドレス（発生ＬＢセルのチャンネル）を基に、ＤＰ−ＲＡＭ４４から所望のＬＢセルを生成するための情報を読み出して生成部４３−３へ出力するようになっている。
【０３１８】
また、ＬＢセル送出後の所定時間の確認処理において、ＲＡＭアクセス部４３−２との間で、指定されたアドレス（チャンネル）を基に、タイマＲＡＭ４５に格納されている所望のチャンネルのカウント値やリトライ数を読み出して、ＲＡＭアクセス部４３−２へ出力するようになっている一方、更新後のカウント値やリトライ数をタイマＲＡＭ４５に書き込むようになっている。ここで、アクセス処理部４３−１は、カウント値が最大値に達してＬＢセルを再送する場合にＲＡＭアクセス部４２−２から受信した更新後の内部コード「送信待ち」を又リトライ数が最大値に達した場合にＲＡＭアクセス部４２−２から受信した更新後の内部コード「判定ＮＧ」をＤＰ−ＲＡＭ４４へ書き込むようになっている。
【０３１９】
更に、アクセス処理部４３−１は、マイコン９５からの転送要求に伴う設定データの書き込みと設定データの読み出しとを、図４３に示すようなタイミングで行なうようになっている。
なお、図４０に示すカウンタ部４７は、１５６ｍｓパルスや各種タイマ値を生成するもので、初期化部４８は、ＬＢ処理部４０の起動時に各ＲＡＭ４４，４５を初期化するものである。
【０３２０】
上述の構成により、本実施形態に係るＬＢ処理部４０によれば、処理判定部４１は、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ１０を介してＬＢセルを受信すると、セル識別部３１から受信したエントリ情報と、受信確認処理部４２から受信したチェック結果を基に、セルに対する処理の判定を行なう。具体的には、折り返し要求をＵｐＳセル挿入部８０へ出力するか否かの判定を行う。
【０３２１】
例えば、受信したＬＢセルが他のＡＴＭ処理装置４にて生成されたものである場合、処理判定部４１は、受信確認処理部４２から自局で折り返す旨のチェック結果（判定ＯＫ）を受け取ったときは、セル挿入／廃棄部３９に廃棄要求（ＬＢ受信処理結果）を出力する。また、受信ＬＢセルが自局で折り返すセルに該当しない旨のチェック結果（判定ＮＧ）を受け取った場合には、処理判定部４１は、ＵｐＳセル挿入部８０へ折り返し削除要求（キャンセル信号）を出力する。
【０３２２】
更に、受信したＬＢセルが自局で生成されたものである場合、処理判定部４１は、受信確認処理部４２から自局で生成されたＬＢセルに該当する旨のチェック結果（判定ＯＫ）を受信したときは、セル挿入／廃棄部３９に廃棄要求（ＬＢ受信処理結果）を出力する他、ＵｐＳセル挿入部８０へ折り返し削除要求（キャンセル信号）を出力する。
【０３２３】
なお、処理判定部４１は、受信したＬＢセルに対する総合判定を行なうに際して、受信確認処理部４２へ受信セルのデータやＳＴＳチャンネル♯ｉ情報やチェック要求を出力する。
ここで、受信確認処理部４２は、処理判定部４１からのチェック要求や受信ＬＢセル情報（ＳＴＳチャンネル♯ｉ番号，ＶＰＩ／ＶＣＩ）やセル識別部３１から受信したＬＢアドレス〔ＬＢチャンネル（固有番号）；図１９中「ｄ−１６」参照）を基に、ＤＰ−ＲＡＭ４４からチェックに必要な情報を読み出す。読み出したデータを基に、受信セルのペイロードの一致確認や、受信セルが自局で扱うものであるかの確認を行なう。
【０３２４】
例えば、受信確認処理部４２は、受信ＬＢセルのＬｏｏｐｂａｃｋ  Ｉｎｄｉｃａｔｉｏｎ  情報が“０”のとき、受信セルとＤＰ−ＲＡＭ４４に保持されているＣｏｒｒｅｌａｔｉｏｎ  Ｔａｇ  内のセル生成時間（Ｔｉｍｅ  Ｓｔａｍｐ）及びＳｏｕｒｃｅ  ＩＤ  とが一致するか確認し、一致する時は処理判定部４１にチェックＯＫ（判定ＯＫ）を通知し、不一致の時は処理判定部４１にチェックＮＧ（判定ＮＧ）を通知する。
【０３２５】
また、受信確認処理部４２は、受信ＬＢセルのＬｏｏｐｂａｃｋ  Ｉｎｄｉｃａｔｉｏｎ  情報が“０”であるときは、Ｌｏｃａｔｉｏｎ  ＩＤ  の一致を確認し、一致する時には処理判定部４１に折り返すべきとしてチェックＯＫ（判定ＯＫ）を通知し、不一致の時は処理判定部４１にチェックＮＧ（判定ＮＧ）を通知する。
また、受信確認処理部４２のマイコン転送Ｉ／Ｆ部４２−１は、マイコン９５とデータを遣り取りし、ＤＰ−ＲＡＭ４４への書き込み要求があるときは、マイコン９５から受信した書き込み情報を発生処理部４３内のアクセス処理部４３−１へ出力し、マイコン９５からのＤＰ−ＲＡＭ４４に格納されている情報を読み出す要求があるときは、アクセス処理部４３−１から受信した設定データをマイコン９５へ通知する。
【０３２６】
また、受信確認処理部４２のＲＡＭアクセス部４２−２は、タイマＲＡＭ４２−２のアクセスタイミングを生成するとともに、タイマＲＡＭ４５に保持されているカウント値やＤＰ−ＲＡＭ４４に保持されている内部ＣＯＤＥの更新情報をアクセス処理部４３−１から受信した情報を基に、アクセス処理部４３−１へ出力する。
【０３２７】
一方、図４５に示す発生処理部４３では、検索部４３−２が、ＤＰ−ＲＡＭ４４に保持されている内部ＣＯＤＥからＬＢ発生待ちのチャンネル（固有番号）を検出すると、検出したチャンネルをレジスタ４３−４へ出力する。レジスタ４３−１から出力された発生ＬＢチャンネルを受信する生成部４３−３は、アクセス処理部４３−１を経由して読み出されたセル情報を基にＬＢセルを生成してＵｐＳセル挿入部８０へ挿入許可信号を受けると送出する。
【０３２８】
送出したＬＢセルのチャンネルの情報を保持する所定のＤＰ−ＲＡＭ４４内に保持される内部ＣＯＤＥが、アクセス処理部４３−１に書き換えられるとともに、所定のタイミングでタイマＲＡＭ４５に格納されるカウント値もアクセス処理部４３−１によりカウントアップされる。
その後、カウント値が最大値に到達したときは、ＲＡＭアクセス部４２−２からの情報を受けて、アクセス処理部４３−１は、タイマＲＡＭ４５のタイマ値をクリアすると共にカウントアップしたリトライ数をタイマＲＡＭ４５に書き込む他、ＤＰ−ＲＡＭ４４に保持されている内部ＣＯＤＥのデータを送信待ちに書き換える。ここで、リトライ数が最大値に到達しているときは、ＲＡＭアクセス部４２−２は、ＤＰ−ＲＡＭ４４に保持される内部ＣＯＤＥを「ＮＧ」に書き換える。
【０３２９】
また、受信確認処理部４２のマイコン転送Ｉ／Ｆ部４２−１から受信したＤＰ−ＲＡＭ４４への書き込み情報は、アクセス処理部４３−１の制御により所定のタイミングでＤＰ−ＲＡＭ４４上の所定の領域に書き込まれる。マイコン９５の読み出し要求に対する設定データは、アクセス処理部４３−１を介してＤＰ−ＲＡＭ４４から読み出されて、マイコン転送Ｉ／Ｆ部４２−１へ出力される。
【０３３０】
以上のように、本実施形態に係るＬＢ処理部４０によれば、マイコン９５がＡＴＭ通信についての導通状態を確認するためのＬＢ処理の実施要求を発生し、マイコン９５からＬＢ実施要求を受けてＬＢセルを生成して、他のＡＴＭ処理装置４との間で送受信することにより、ＬＢ処理を実施し、ＬＢ処理結果をマイコン９５に通知するので、ＡＴＭネットワークでＡＴＭセルを用いてＬＢ試験を容易に行なえる利点があるとともに、ＬＢ試験をネットワークの運用を継続しながら適宜に局間の接続確認を行なえる。
【０３３１】
さらに、各ＤＰ−ＲＡＭ４４が、ＳＴＳチャンネル♯ｉ毎に設定データを保持し、各ＤＰ−ＲＡＭ４４へのアクセスがＳＴＳチャンネル♯ｉを識別して、何れかのＤＰ−ＲＡＭ４４に対して行なわれるので、折り返しの判定等の処理を容易に行なえる。
また、ＤＰ−ＲＡＭ４４の２系統のポートを用いて読み出しや書き込みが行なわれるので、アクセス処理が時間的に重なることを防げると共に、ＬＢ発生処理と確認処理を迅速に行なえる他、処理シーケンスを簡略化できる。
【０３３２】
また、ＬＢ動作状態かＣＯＤＥ化され、設定した複数ＣＨのＬＢ処理を同時に行なえるので、状態表示信号を別途備えずに済み、装置を簡素に構成できる他、消費電力を削減することもできる。
また、タイマＲＡＭ４５に保持されるタイマ値が所定時間経過後を示すと、該当するチャンネルの内部ＣＯＤＥが「送信待ち」に書き換えられて、その後に再度ＬＢセルが送信されるので、対向のＡＴＭ処理装置４からの折り返しＬＢセルの未受信による装置の孤立を防止できる。
【０３３３】
一方、ＲＡＭアクセス部４２−２が、タイマＲＡＭ４５に保持されているリトライ数を監視し、リトライ数が最大値に到達したときは該当する内部ＣＯＤＥを「ＮＧ」に書き換えて、その情報がマイコン９５へ通知されることでも、対向のＡＴＭ処理装置４からの折り返しＬＢセルの未受信による装置の孤立化を防止できる。
【０３３４】
また、ＤＰ−ＲＡＭ４４とタイマＲＡＭ４５とのアドレスが同じ固有番号（チャンネル）を基に構成されるので、設定データやカウント値の読み出し処理を容易に行なえる他、実行チャンネルと監視するタイマとの不整合を防止できる。
また、発生処理部４３にて検索部４３−２が、ＬＢセル「発生待ち」の内部ＣＯＤＥを検出して検出したＬＢチャンネルがレジスタ４３−４で保持される一方で、生成部４３−３が、レジスタ４３−４から出力されたＬＢチャンネルを基にＬＢセルを生成することで、ＬＢセルの検出と発生とを２系統で行うので、発生処理を連続に行なえるＬＢ処理の実行速度の向上を図れる他、セル流を有効に利用できる。
（４）ＡＴＭ処理装置内外の動作概要の説明
以下、本実施形態に係るＡＴＭ処理装置４内外の動作概要を説明するが、上記の（１）〜（３）において用いた符号と同じものは、同様の機能を有する。
【０３３５】
本実施形態に係るＡＴＭ処理装置４によれば、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ１０は、マッピング／デマッピング部３内のＵＴＯＰＩＡ２０−１とＣｌａｖ等の信号を遣り取りして受信対象を決定したＵＴＯＰＩＡ２０−１からＡＴＭセルを受信して、ＡＴＭ処理装置４内の処理基準タイミングに乗せ換えて、セル処理部３０に送られる。
【０３３６】
セル処理部３０に送られたＡＴＭセルは、どのような内容のＡＴＭセルか識別され、場合により廃棄され又は廃棄された箇所にＡＬＭセルが挿入される。
セル処理部３０から出力されたＡＴＭセルは、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ２０へ送信されて、ＵＴＯＰＩＡ２０とマッピング／デマッピング部２内のＵＴＯＰＩＡ１０−１との間でＣｌａｖ等の遣り取りが行なわれて所望の出力先のＵＴＯＰＩＡ１０−１へＡＴＭセルは出力される。
【０３３７】
一方、ＤｏｗｎＳｔｒｅａｍ側では、ＵｐＳセル挿入部８０がＤｏｗｎＳｔｒｅａｍ側のセル流を監視し、セル流の断を検出すると、通常のセル流をＡＩＳセルにて構成されるセル流に切り替える。
ＵｐＳセル挿入部８０は、最小セル挿入間隔を満たしながら、入力断検出時にＡＩＳセル流をつくり出し、ＡＩＳセルをつくり出す際に、入力断検出中において各ＶＰＩ／ＶＣＩについてＶＰ  ＭＯＤＥ  チェックとエントリチェックを繰り返し行ない、条件を満たせば対応するＡＩＳセルの発生要求を出力するように動作する。なお、入力断状態がフローチャートの開始と継続の条件である。
【０３３８】
また、ＵｐＳｔｒｅａｍ側のセル流の断が検出されて、通常のセル流をＡＩＳセルにて構成されるセル流に切り替えた後は、この切り替え後のセル流に対してセルの挿入処理が行われる。
即ち、対向のＡＴＭ処理装置４から受信したＬＢセル（折り返しセル），セル処理部３０からのＶＰ−ＲＤＩやＶＣ−ＲＤＩ，ＬＢ処理部４０からのＬＢセル，ＰＭ処理部５０からのＰＭセルは、この切り替え後のＡＩＳセル流の空き部分に対して行われる。
【０３３９】
ここで、ＵｐＳｔｒｅａｍ側のセル流への挿入は、図７に示すＵｐＳセル挿入部８０の調停回路部８０−２ｃから、調停回路部８０−２ｃにセル発生要求が到着した順に挿入されるようになっているが、同時にセル発生要求が調停回路部８０−２ｃに到着した場合には、上記表１に示すような優先度の下で、挿入処理が行われる。
【０３４０】
なお、ＦＩＦＯ部５０−２ｆ（図７参照）からの折り返しセル（対向のＡＴＭ処理装置４からのＬＢセル）の挿入処理が最優先のため、セル処理部３０，ＬＢ処理部４０，ＰＭ処理部５０からのセルの挿入処理は、ＦＩＦＯ部５０−２ｆに送出予定のセルが準備されていないときに行なわれる。
上記のセル処理部３０，ＬＢ処理部４０，ＰＭ処理部５０からのセルの挿入処理は、例えば、メモリ８０−２ｖにＳＴＳチャンネル♯ｉ毎に管理されている発生種別の管理ＣＯＤＥを検索して、各ＳＴＳチャンネル♯ｉ毎に保持されている管理ＣＯＤＥの内、先頭に保持されている管理ＣＯＤＥの中で最も優先順位の高いものが選択されて、行なわれる（図９参照）。なお、ＵｐＳセル挿入部８０は、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ２０から挿入禁止信号を受信すると、挿入禁止信号が解除されるまで挿入処理を中止する。
【０３４１】
ところで、図２に示すＡＴＭ処理装置４内では、エントリ（マイコン９５から設定されているかの）チェック，ＤｏｗｎＳｔｒｅａｍ側のＡＬＭセル発生の処理，折り返しＬＢセルの確認の処理，ＵｐＳｔｒｅａｍ側のＡＬＭセル発生の処理，マイコン９５からのエントリ情報の更新処理等のエントリＲＡＭ９４へ複数のアクセス要求があり、これらのアクセスタイミングをＲＡＭアクセス調停部９１が、例えば、上記表２に示す優先度により調停を行ない、例えば、図１６に示すように、ＡＴＭ処理装置４の基準周期（２８クロックを１周期）を７分割したアクセスタミングでエントリＲＡＭ９４へのアクセスを行なう。なお、各アクセス要求は、上記表２に示すように、アクセスできるタイミングが割り当てられており、例えば、受信セルのエントリチェックのためのエントリＲＡＭ９４へのアクセスは、アクセスタイミングＡで定まってる。
【０３４２】
また、マイコン９５からのエントリＲＡＭ９４に保持されている情報（図１９参照）の書き換えや、ＬＢ処理部４０内ＤＰ−ＲＡＭ４４に保持されている設定情報（図４１参照）の書き換え等は、マイコンＩ／Ｆ部９２を介して行われる。なお、マイコンＩ／Ｆ部９２は、マイコン９５から受信したＬＢ処理用の設定データを受信した際に、Ｅ／Ｓに誤りを検出した際には、その誤りを修正する。具体的には、マイコンＩ／Ｆ部９２は、Ｅ／Ｓが誤っているときは、ＶＣＩ値を所定の値に置き換えて、ＬＢ処理部４０へ送信する。
【０３４３】
ここで、ＬＢ処理部４０のＤＰ−ＲＡＭ４４への書き換えと読み出しの処理は、図２０に示すようなマイコンレジスタ９２−１へのアクセスタイミングを基に行われる。マイコン９５は、ＨＡビット（転送トリガ）が“Ｈ”の時は、マイコンレジスタのビットマップ（図１８参照）上に保持されているデータを書き換えることが出来ず、ＨＡビットが“Ｌ”の時に、書き込み設定し、その後ＨＡビットが“Ｈ”になると、ＬＢ処理部４０のマイコン転送Ｉ／Ｆ部４２−１（図４５参照）に書き換え情報が転送される。読み出し制御も、ＨＡビットが“Ｌ”の時にマイコン９５が設定し、ＨＡビットが“Ｈ”の間にＬＢ処理部４０のマイコン転送Ｉ／Ｆ部４２−１から送られてきたＤＰ−ＲＡＭ４４に保持されている設定情報をＨＡビットが“Ｌ”になると、読み出す。
【０３４４】
ここで、図４６及び図４７は、マイコン９５のＬＢ処理部４０への書き込み処理と読み出し処理とを説明するためのフローチャートであり、例として、ＬＢ発生の設定の場合を基に説明する。これらの図４６及び図４７に示すように、マイコン９５は、書き込み処理を設定する（ステップｗ１）と、ＨＡビットを読み出し（ステップｗ２）てＨＡビットが“Ｌ”であるか判断する（ステップｗ３）。ここで、マイコン９５は、ＨＡビット“Ｌ”を検出するまで（ステップｗ３でＹＥＳと判定されるまで）、ＨＡビットの読み出しを行う（ステップｗ３のＮＯルートからステップｗ２）。
【０３４５】
マイコン９５は、ＨＡビット“Ｌ”を検出すると、マイコンレジスタ９２−１のビットマップ（図１８参照）上に書き込み設定に伴い、“Ｗ”，“ＳＴＳ−３ｃ．ＮＯ”，“内部ＲＡＭアドレス”（図１９中「ｄ−１６」参照），“ＶＰＩ／ＶＣＩ”，“Ｅ／Ｓ”，“Ｌｏｃａｔｉｏｎ  ＩＤ  ”，“ＨＡ”を設定する（ステップｗ４〜ｗ８）。
【０３４６】
そして、ＬＢ処理部４０は、ＨＡビット“Ｈ”（ＨＡトリガ）を検出すると（ステップｗ９）、書き込み設定“Ｗ”か読み出し設定“Ｒ”かを判断（ステップｗ１０）し、書き込み設定“Ｗ”のときは、マイコンレジスタ９２−１のビットマップ上に保持されているデータをマイコンＩ／Ｆ部９２から読み出して、ＤＰ−ＲＡＭ４４へ書き込む（ステップｗ１０のＹＥＳルートからステップｗ１１）。そして、ＬＢ処理部４０は、内部ＣＯＤＥを「送信待ち」（上記表５及び図４１参照）に書き換える（ステップｗ１２）と共に、ＨＡビットを“Ｌ”に書き換える（ステップｗ１３）。
【０３４７】
内部ＣＯＤＥが「送信待ち」であることで、ＬＢ処理部４０は、ＵｐＳセル挿入部８０へ発生要求を出力し、発生許可を受信したかを判断し（ステップｗ１４）、発生許可を受信後、ＬＢセルを生成して出力（ステップｗ１４のＹＥＳルートからステップｗ１５）されて、内部ＣＯＤＥを「受信待ち」に更新する（ステップｗ１６）。一方、ＬＢ処理部４０は、ＵｐＳセル挿入部８０から発生許可が返ってくるまで（ステップｗ１４にＹＥＳと判定されるまで）待機する。
【０３４８】
ＬＢセル送出後、ＬＢ処理部４０は、タイマＲＡＭ４５のタイマ値を更新し（ステップｗ１７）、５秒経過（最大カウント値に到達）したか判断（ステップｗ１８）し、５秒経過していなときは、ＬＢセルが受信されていなかを判断（ステップｗ１８のＹＥＳルートからステップｗ１９）して、未受信のときは、タイマ値を更新し（ステップｗ１９のＮＯルートからステップｗ１７）、受信を確認したときは「ＯＫ判定」に内部コードを更新する（ステップｗ１９のＹＥＳルートからステップｗ２０）。
【０３４９】
一方、５秒経過している時は、ＬＢ処理部４０は、リトライ数が最大値に到達しているか判断し（ステップｗ１８のＮＯルートからステップｗ２３）、最大値に達しているときは内部コードを「ＮＧ判定」に更新する（ステップｗ２３のＮＯルートからステップｗ２４）。他方、リトライ回数が最大値に達していないときは、ＬＢ処理部４０は、リトライ数と内部コードを「送信待ち」とに更新し（ステップｗ２３のＹＥＳルートからステップｗ２２，２１）、ＵｐＳセル挿入部８０へ発生要求を出力し、許可がくるまで（ステップｗ１４でＹＥＳと判定されるまで）待機する。
【０３５０】
一方、図４７に示すように、マイコン９５は、読み出し処理を設定する（ステップｙ１）と、ＨＡビットを読み出し（ステップｙ２）てＨＡビットが“Ｌ”であるか判断する（ステップｙ３）。ここで、マイコン９５は、ＨＡビット“Ｌ”を検出するまで（ステップｙ３でＹＥＳと判定されるまで）、ＨＡビットの読み出しを行う（ステップｙ３のＮＯルートからステップｙ２）。
【０３５１】
マイコン９５は、ＨＡビット“Ｌ”を検出すると、マイコンレジスタ９２−１のビットマップ（図１８参照）上に読み出し設定に伴い、“Ｒ”，“ＳＴＳ−３ｃ．ＮＯ”，“内部ＲＡＭアドレス”（図１９中「ｄ−１６」参照），“ＶＰＩ／ＶＣＩ”，“Ｅ／Ｓ”，“Ｌｏｃａｔｉｏｎ  ＩＤ  ”，“ＨＡ”を設定する（ステップｙ４〜ｙ８）。
【０３５２】
そして、ＬＢ処理部４０は、ＨＡビット“Ｈ”（ＨＡトリガ）を検出すると（ステップｙ９）、書き込み設定“Ｗ”か読み出し設定“Ｒ”かを判断（ステップｙ１０）し、読み出し設定“Ｒ”のときは、ＤＰ−ＲＡＭ４４から“ＳＴＳ−３ｃ．ＮＯ”，“内部ＲＡＭアドレス”等で指定される設定データを読み出して、マイコンＩ／Ｆ部９２のマイコンレジスタ９２−１へ転送して（ステップｙ１０のＹＥＳルートからステップｙ１１）、ＬＢ処理が完了しているか否かを判断し（ステップｙ１２）、ＬＢ処理完了しているときは、内部ＣＯＤＥ（上記表５及び図４１参照）をクリアし（ステップｙ１２のＹＥＳルートからステップｙ１３）、ＬＢ処理が完了していないときは、内部ＣＯＤＥ「要求中」をマイコン９５へ通知する（ステップｙ１２のＮＯルートからステップｙ１５）。そして、ＬＢ処理部４０は、ＨＡビットを“Ｌ”に更新する（ステップｙ１４）。
【０３５３】
一方、マイコン９５では、読み出し設定（ステップｙ１〜ｙ８）後、ＨＡビットを読み出して（ステップｙ１６）ＨＡビットが“Ｌ”であるか判断する（ステップｙ１７）。ここで、マイコン９５は、ＨＡビット“Ｌ”が検出されるまで（ステップｙ１７でＹＥＳと判定されるまで）、ＨＡビットを繰り返し読み出し、ＨＡビット“Ｌ”が検出されると、マイコンレジスタ９２−１のビットマップ（図１８参照）上に保持されるＬＢ処理部４０から送られたデータ“Ｒ”，“ＳＴＳ−３ｃ．ＮＯ”，“内部ＲＡＭアドレス”（図１９中「ｄ−１６」参照），“ＶＰＩ／ＶＣＩ”，“Ｅ／Ｓ”，“Ｌｏｃａｔｉｏｎ  ＩＤ  ”，“内部ＣＯＤＥ”を読み出して（ステップｙ１８〜ｙ２２）、読み出し処理を終了する。
【０３５４】
また、ＵｐＳセル挿入部８０は、折り返しセル，セル処理部３０，ＰＭ処理部５０，ＬＢ処理部４０からのセル発生要求が同時発生した時には調停して、優先度の高いセルからＤｏｗｎＳｔｒｅａｍ側のＵＴＯＰＩＡ２０へ出力する。
このように、本発明のＡＴＭ処理装置４によれば、受信セルを識別する大量の情報をまとめて保持するエントリＲＡＭ９４と、複数のＡＴＭセルに対する障害の管理をまとめて行うセル処理部３０とをそなえることで、装置を簡素に構成できる。
【０３５５】
また、ＡＴＭ処理装置４によれば、マイコン９５の指示に応じて、他のＡＴＭ処理装置４との間でＬＢセルを遣り取り行なうことができるとともに、伝送速度の高いネットワークに対して導通試験を容易に行なえる。
さらに、複数のＳＴＳチャンネル♯ｉに対する導通試験を一つのＡＴＭ処理装置４で行なえるので装置の規模を簡素構成することができる他、高速度通信や可変速度型通信に適した、複雑なシステムの保守・管理を容易に行なうことができる。
【０３５６】
また、ＡＴＭ処理装置４のＵＴＯＰＩＡ１０からＡＴＭセル処理部４−１の基準タイミングに乗せ換えられてＵｐＳｔｒｅａｍ側とＤｏｗｎＳｔｒｅａｍ側とのセル流中のセルが同期するので、ＡＴＭ処理装置４内でのセルの識別やＬＢセル処理を容易に行なえる。
また、セル処理部３０が、ＵＴＯＰＩＡ１０から受信する複数のＳＴＳチャンネル♯ｉに共通で処理を行うことでも、装置を簡素に構成することができる。
【０３５７】
また、エントリ情報やＶＰ終端情報がＲＡＭ上にまとめて保持されるので、装置を簡素に構成することができ、またエントリＲＡＭ９４に保持されるエントリ情報が、ＳＴＳチャンネル♯ｉ毎にまとめて保持されることでも、装置を簡素に構成できる。
また、エントリＲＡＭ９４への複数のアクセスをＲＡＭアクセス調停部９１が、表２に示す優先度とアクセスタイミングを考慮して調停するので、処理を円滑に行なえる。
【０３５８】
また、ＬＢセルを識別する大量の情報を保持するエントリＲＡＭ９４と、ＬＢ処理を行うＬＢ処理部４０とを個別にそなえることで、装置を簡素に構成できる。
また、ＬＢ処理部４０が、ＵＴＯＰＩＡ１０を介して受信した各ＳＴＳチャンネル♯ｉ内の複数チャンネル〔３２チャンネル（固有番号）図１９参照〕に対するＬＢセルの折り返しや、生成したＬＢセルをＵＴＯＰＩＡ２０を介して共通に処理するので、装置を簡素に構成できる。
【０３５９】
また、前記図２０に示すように、マイコン９５からの書き込み情報が、ＨＡビットが“Ｈ”を契機にＬＢ処理部４０へ転送されて、情報が転送中はマイコン９５のアクセスが禁止されているので、設定データのビット化けや設定誤りを防止して処理を円滑に行なえる。
また、ＨＡビット“Ｌ”を基準にマイコンレジスタ９２−１に対して“Ｒ”又は“Ｗ”設定することで、データのビット化けを防止し、リード・ライト時の誤動作を抑制できる。
【０３６０】
また、マイコン９５からの設定により、リトライ数を任意に設定できるので、ＬＢ処理の精度が選択して最適化することができる。
マイコン９５からの書き込み情報やＬＢ処理部４０から読み出された情報を保持するマイコンレジスタを各ＶＰＩ／ＶＣＩに対して共通にそなえることで、装置を簡素に構成できる。
【０３６１】
また、マイコン９５が設定したＥ／Ｓビットの値が、適切でないとき、ＶＣＩ  とＰＴＩ  の整合がとれたセルの生成が可能となり、セル流の有効利用に効果がある。
また、ＵｐＳセル挿入部８０が、ＵｐＳｔｒｅａｍ側のセル流を監視して、断となるとＡＩＳセルを生成して出力するので、異常発生に対する処理を迅速に行なえる。
また、ＵｐＳセル挿入部８０が、入力断検出時に通常のセル流をＡＩＳセルに構成されるセル流に切り替え、この切り替え後のセル流に対してセル挿入処理を行なうことで、調停回路の簡略化ができ、回路規模の縮小に効果があり、レイアウト作業の低減と消費電力の低下の効果に繋がる。
【０３６２】
また、ＵｐＳｔｒｅａｍ側のセル流中に挿入する折り返しセルを保持するＲＡＭ８０−２ｇが、図１０に示すように、一部のデータのみを保持するように構成されていることで、装置を簡素に構成できるとともに、レイアウト作業の低減と消費電力を削減できる。
また、ＬＢ処理部４０等からＵｐＳｔｒｅａｍ側のセル流中にセルの挿入をキャンセル信号を受信することで、挿入処理を未実行として、ＲＡＭ８０−２ｇ内に保持されているセル情報等を上書きして削除することで、最終識別判別結果がでるまでセルを保持する要素を別途要しないため、装置を簡素に構成できる他、消費電力を削減できる。
【０３６３】
また、調停回路部８０−２ｃ（図７参照）が、上記表１に示すような優先度を考慮してＵｐＳｔｒｅａｍ側のセル流中にセルの挿入を行うので、即時性を伴う折り返しセルを即座に出力できるとともに、送出要求が同着時に発生したときも、円滑な挿入処理を行なえる。
また、ＵｐＳセル挿入部８０は、挿入タイミング時に、各ＳＴＳチャンネル♯ｉ毎の挿入管理コードの先頭同士を比較し、優先順位に従って選択、それ以後は直前に選択したＳＴＳチャンネル♯ｉをインクリメントした次のＳＴＳチャンネル♯ｉを優先させることで、先に到着したにもかかわらず、優先順位が低いために選択挿入されることが遅れる状態を防止することができて、セル挿入の効率を上げれる。
【０３６４】
また、ＵｐＳｔｒｅａｍ側のＵＴＯＰＩＡ２０から挿入禁止信号を受信している間は、挿入処理を中止するので、ＵｐＳｔｒｅａｍ側の所望のセル流を確保することができる。（５）その他
上記では、ＬＢ処理部４０内のＤＰ−ＲＡＭ４４とタイマＲＡＭ４５とを個別にそなえたＬＢ処理部４０を説明したが、図４１に示すような、ＤＰ−ＲＡＭ４４の構成中で不使用の領域（図４１中、例えば、「カウント１２」により指定される領域）をタイマカウンタ用に用いて、装置の構成を簡素にすることができる。
【０３６５】
また、上記のＡＬＭセル発生において、ＶＣＩが“３”，“４”，“６”のいずれかに該当するときは、ＡＴＭ通信上特定の用途に限定されるものであるため、ＡＩＳセル発生処理を行なわないようになっており、また、上記のＶＣＩ値の他に、ＡＴＭ通信上特定の用途に限定されるＶＣＩ値の場合においても、同様に処理することができる。
【０３６６】
尚、ＬＢ処理を、複数のＳＴＳチャンネル♯ｉに対して１つのＡＴＭセル処理部４−１を用いて行なうことを説明をしたが、図４９に示すようなＡＴＭ処理装置４′の構成のように、ＳＴＳチャンネル♯ｉ毎にＡＴＭセル処理部４−１を設けてＡＴＭ処理装置（以下、説明上ＡＴＭ処理装置４と区別するため、符号「４ａ」を付加する。）を構成することもできる。
【０３６７】
このようなＡＴＭ処理装置４ａにおいても、各ＡＴＭセル処理部４−１が、マッピング／デマッピング部２−ｉ，３−ｉからＡＴＭセルを受信し、前記ＡＴＭセル処理部４−１の動作と同じような動作を行なうことができる。但し、このＡＴＭセル処理部４−１内のＵＴＯＰＩＡ１０，２０はＡＴＭセル処理部４−１で扱うＳＴＳチャンネル♯ｉ以外のＳＴＳチャンネル♯ｊを扱うマッピング／デマッピング部２−ｉ，３−ｉ内のＵＴＯＰＩＡ１０−１，２０−１とは、Ｃｌａｖ等の制御信号のやり取りを行なう必要がない。
【０３６８】
そして、ＡＴＭ処理装置４ａは、前記ＡＴＭ処理装置４と同じように、伝送速度が高い伝送システムにおいて、ＬＢ処理をＲＩを容易に行なうことができる。
また、前記ＡＴＭ処理装置４に比して、ＡＴＭ処理装置（以下、説明上ＡＴＭ処理装置４と区別するため、符号「４ｂ」を付加する。）は、複数のＡＴＭ処理装置４−１をそなえて構成することもできる。
【０３６９】
このようなＡＴＭ処理装置４ｂによっても、前記ＡＴＭ処理装置４と同じ様に、ＬＢ処理をを容易に行なうことができる他、高速度通信や可変速度型通信に適した、複雑なシステムの保守・管理を容易に行なうことができる。
ところで、上記ＡＴＭ処理装置４，４ａ，４ｂは、図１に示すようにＳＤＨ伝送装置２，３間にそなえた場合について説明をしたが、他の伝送経路上に介装することもでき、例えば、図１中のＡＴＭ処理装置４αは、ＳＤＨ伝送装置２，３の下位階層の伝送経路中に介装することもでき、このＡＴＭ処理装置４αによっても、通信容量の拡大に伴うＡＴＭセルのＬＢ処理を容易に行なえる。
【０３７０】
並びに、上記に詳述した以外に本発明の趣旨を逸脱しない範囲で、本発明は、多種多様の形態で実施できる。
【０３７１】
【発明の効果】
以上詳述したように、本発明の固定長データ処理装置によれば、登録情報保持部が処理対象の固定長データを識別するために必要な登録情報を伝送経路に共通で保持し、データ処理部が、この登録情報に基づいて、データ処理を行なうので、装置を簡素に構成できる利点がある。
【０３７２】
更に、本発明によれば、処理タイミングに従ってデータ処理を行なうので、さらに、データ処理を容易に行なえる利点もある。
更に、本発明によれば、データ処理部が、伝送装置に固有の伝送装置識別情報に基づいて、各処理を伝送装置に共通で行なうので、装置を簡素に構成できる。
【０３７３】
更に、本発明によれば、終端情報保持部が、処理対象の固定長データのうち終端すべき終端対象の固定長データを識別するために必要な終端情報を該伝送経路に共通で保持し、識別部が、登録情報保持部及び該終端情報保持部における各情報に基づいて、受信した固定長データを識別し、警報管理部が、識別部において固定長データが警報データであると識別されると警報データに基づいて伝送経路についての警報状態情報を該伝送経路対応で保持・管理し、警報データ生成部が、警報管理部において伝送経路対応で保持・管理されている警報状態情報に基づいて他の固定長データ処理装置に通知すべき警報データを伝送経路対応で生成し、挿入処理部が警報データ生成部で生成された警報データを、識別部にて終端する必要が無いと識別され他の固定長データ処理装置に向けて通過させるべき固定長データ流の空き領域に挿入するので、簡素な構成のもとで、固定長データを処理し、警報データ等を生成することができる（以上、請求項１〜４，２３）。
【０３７４】
更に、請求項５記載の固定長データ処理装置によれば、ＲＡＭを用いることで回路規模を縮小し装置を小型に製造できる利点もある。
更に、請求項６記載の固定長データ処理装置によれば、登録情報保持部のアドレスが伝送経路識別情報に基づいて生成されるため、多数ある固定長データの各登録情報を容易に読み書きできるとともに、保守・運用の管理も容易に行なえる利点もある。
【０３７５】
更に、請求項７記載の固定長データ処理装置によれば、登録情報保持部のアドレスが、固定長データの伝送経路識別情報の一部を用いて生成されることで、多数ある固定長データのアドレスを容易に作成できるとともに、多数の固定長データの保守・運用管理を容易に行なえる利点もある。
更に、請求項８記載の固定長データ処理装置によれば、ＲＡＭを用いることで回路規模を縮小し装置を小型に製造できる利点もある。
【０３７６】
更に、請求項９記載の固定長データ処理装置によれば、伝送経路識別情報の一部分を用いて指定されるアドレス領域上に、複数の終端情報を格納するようにしているので、伝送経路識別情報を全て用いて指定されるアドレスの構成に比べて、ＲＡＭのビット幅がある為複数の終端情報を同一アドレス上に保持することができ、装置を介装し易い利点もある。
【０３７７】
更に、請求項１０記載の固定長データ処理装置によれば、仮想パスについての警報状態情報と仮想チャンネルについての警報状態情報とを、それぞれ伝送装置識別情報対応でまとめて保持するので、装置規模を縮小できる利点もある。
更に、請求項１１記載の固定長データ処理装置によれば、ＲＡＭを用いることで回路規模を縮小し装置を小型に製造できる利点もある。
【０３７８】
更に、請求項１２記載の固定長データ処理装置によれば、解除処理部をそなえることで、装置の孤立化を防止できる利点がある。
更に、請求項１３記載の固定長データ処理装置によれば、経過時間情報を警報状態情報と組にして保持するので、装置規模を縮小できる利点がある他、経過時間経過後に解除することで、確実に装置の孤立化を防止できる
更に、請求項１４記載の固定長データ処理装置によれば、即時性の警報データに対して迅速に対処することができる利点がある他、下位の警報データの重複発生を防止できる利点もある。
【０３７９】
更に、請求項１５記載の固定長データ処理装置によれば、仮想パス用警報情報保持部が生成時間情報を警報状態情報と組にして保持するので、装置規模を縮小できる利点がある。
更に、請求項１６記載の固定長データ処理装置によれば、上位の警報アラームの検出により、下位の警報データの重複した発生を防止することができる。
【０３８０】
更に、請求項１７記載の固定長データ処理装置によれば、仮想パス情報保持部が複数のＲＡＭに仮想パスについての情報をそれぞれ複数の仮想チャンネルからなる複数の仮想チャンネル群対応で複数のＲＡＭに分割して保持するので、複数の仮想パスに対する処理を迅速に行なえる利点もある。
更に、請求項１８記載の固定長データ処理装置によれば、登録情報保持部が、警報データを生成するのに必要な警報データ生成用情報を伝送経路対応でまとめて保持する他、警報状態情報検出部と警報データ生成用情報検出部とが、登録情報保持部に格納されている情報を検出して警報データを生成するようにすることととしているので、装置規模を簡素に構成することができるとともに、複雑なネットワークや高速度の伝送システムにおいて、容易に警報データの生成等の保守・運用管理を行なえる利点がある。
【０３８１】
更に、請求項１９記載の固定長データ処理装置によれば、登録情報保持部が複数の伝送装置毎に警報データ生成用情報を所持し、警報状態情報検出部及び警報データ生成用情報検出部とが情報検索を伝送装置対応で個別に行なうので、各伝送装置毎に警報データ生成用情報を所持することで、装置規模を簡素に構成することができるとともに、複数の伝送装置からの固定長データ処理装置に対する保守・運用を容易に行なえる利点もある。
【０３８２】
更に、請求項２０記載の固定長データ処理装置によれば、識別部が受信した固定長データが廃棄すべきデータであるか識別し、挿入処理部が識別部にて廃棄すべきデータであると識別された固定長データの代わりに、警報データ生成部で生成された警報データを挿入するので、固定長データの挿入・廃棄を容易に行なえる他、伝送経路を有効に利用できる利点もある。
【０３８３】
更に、請求項２１記載の固定長データ処理装置によれば、挿入処理部が伝送装置に固有の伝送装置識別情報に基づいて警報データの挿入処理を伝送装置対応で個別に行なうので、警報データの挿入処理を容易に行なえる利点がある。
更に、請求項２２記載の固定長データ処理装置によれば、調停制御部が、少なくとも登録情報保持部における警報データ生成用情報に対する警報データ生成部からのアクセスタイミングとの重複を所定の優先順位に従って調停するので、処理を円滑に行なえる利点もある他、保守・運用管理を容易に行なえる利点がある。
【０３８４】
なお、本発明に関連する他の固定長データ処理装置によれば、要求発生部が非同期通信についての導通状態を確認するための導通試験処理の実施要求を発生し、導通試験処理部が、要求発生部から実施要求を受けると、導通試験用の固定長データを生成して固定長データを該伝送装置を介して他の固定長データ処理装置との間で送受信することにより、導通試験処理を実施し、導通試験処理の処理結果を要求発生部に通知するので、非同期通信網で固定長データを用いて導通試験を容易に行なえる利点があるとともに、導通試験をネットワークの運用を継続しながら適宜に局間の接続確認を行なえる利点もある。
【０３８５】
更に、当該固定長データ処理装置によれば、例えばDownStream側の固定長データとUpStream側の固定長データの同時処理を行なえるので、非同期通信の固定長データの導通試験の処理を容易に行なえる利点もある他、複雑なネットワークシステムにおける導通試験処理をも容易に行なえる利点もある。
更に、当該固定長データ処理装置によれば、複数の固定長データに対して共通の装置を用いて行なうので、装置規模を簡素に構成できる。
【０３８６】
さらに、当該固定長データ処理装置によれば、導通試験処理部が伝送装置に固有のフレーム識別情報に基づいて、導通試験処理を伝送装置対応で行なうように構成されているので、複数の伝送装置の導通試験処理を容易に行なえる利点もある。
また、当該固定長データ処理装置によれば、導通試験処理部が、他の固定長データ処理装置から受信した導通試験用の固定長データが自己で生成した折り返しを要求する導通試験用の固定長データが他の固定長データ処理装置で折り返されて受信されたデータであると、導通状態が正常である旨を処理結果として該要求発生部に通知するので、確実に導通状態の監視を行なえる。
【０３８７】
また、当該固定長データ処理装置によれば、導通試験処理部が、他の固定長データ処理装置から受信した導通試験用の固定長データが他の固定長データ処理装置で生成された折り返しを要求するデータであると、固定長データを他の固定長データ処理装置へ折り返すので、確実に導通状態の監視を行なえる。
【０３８８】
また、当該固定長データ処理装置によれば、要求発生部が、少なくとも、導通試験用の固定長データを生成するために必要な生成用データと、他の固定長データ処理装置から受信した導通試験用の固定長データの内容を確認するために必要な確認用データとを含む導通試験処理用の設定データを該実施要求として生成し、導通試験処理部が、インタフェース部，設定データ保持部，導通試験用データ生成処理部，確認処理部，通知処理部，折り返し処理部をそなえるので、簡素な構成で導通試験処理を行なえる利点もある。
【０３８９】
更に、当該固定長データ処理装置によれば、固定長データの伝送経路識別情報対応で上記の各データをまとめて保持するので、装置を簡素に構成できる利点もある。
更に、当該固定長データ処理装置によれば、２系統のポートからそれぞれ生成用データと確認用データとを読み出すように構成されていることで、導通試験用の固定長データの生成処理と受信した導通試験用の固定長データの確認処理を迅速に行なえる利点もある。
【０３９０】
さらに、当該固定長データ処理装置によれば、導通試験用データ生成処理部で生成した導通試験用の固定長データが所定時間内に他の固定長データ処理装置から受信されないときに、導通試験用データ生成部が、導通試験用の固定長データの再生成処理を行なうので、装置の孤立化を防止できる利点もある。
【０３９１】
更に、当該固定長データ処理装置によれば、再生成処理の実施回数が任意に規定回数に達したとき、導通状態が異常である面を処理結果として要求発生部に通知することで、装置の孤立化を防止できる利点もある。
更に、当該固定長データ処理装置によれば、再生成処理の実施回数を任意に設定できるので、導通試験の精度を選択して最適化することができる利点もある。
【０３９２】
さらに、当該固定長データ処理装置によれば、カウントデータ保持部と設定データ保持部とに共通のアドレスが用いられるので、処理を迅速に行なえる利点があるとともに、カウントデータ保持部と設定データ保持部と不整合を無くすことを防止できる。
さらに、当該固定長データ処理装置によれば、設定データ保持部がカウントデータを生成用データと確認用データと組にして保持するので、装置を簡素に構成でき利点もある。
【０３９３】
更に、当該固定長データ処理装置によれば、導通試験処理の処理状態を処理状態管理データとして保持するので、例えば、状態表示信号を出力する要素を省くことができて、装置を簡素に構成できる利点もある。
更に、当該固定長データ処理装置によれば、導通試験用データ生成部は、識別情報検索部にて検索された伝送経路識別情報を用いて、固定長データの生成処理を迅速に行なえる利点もある。
【０３９４】
更に、当該固定長データ処理装置によれば、時刻データを設定データの一部として、設定データにまとめて保持するので、装置を簡素に構成することができる。
更に、当該固定長データ処理装置によれば、要求発生部が、導通試験処理対象の複数種類の固定長データの伝送経路毎に設定データを生成してインタフェース部に送信した後、転送トリガをインタフェース部に与えるとともに、確認処理部が、インタフェース部に対する転送トリガを契機に、設定データをまとめてインタフェース部から読み出して設定データ保持部に書き込むので、処理を円滑に行なえる利点がある。
【０３９５】
更に、当該固定長データ処理装置によれば、レジスタに設定データ保持部に保持すべき要求発生部からの設定データを、導通試験用の固定長データに設定される伝送経路識別情報に対して共通に保持するので、装置を簡素に構成できる利点もある。
更に、当該固定長データ処理装置によれば、インタフェース部が設定データのレジスタから設定データ保持部への書き込み中には、要求発生部からのアクセスを禁止されているので、処理を円滑かつ確実に行なえる利点がある。
【０３９６】
更に、当該固定長データ処理装置によれば、要求発生部からの設定データの誤りを検出して修正するので、誤った設定に基づいて生成された固定長データが他の固定長データ処理装置から折り返されてこないことに伴う装置の孤立化を防止できる。
更に、当該固定長データ処理装置によれば、挿入部が、折り返し処理部での折り返し処理によって他の固定長データ処理装置へ折り返すべき折り返しデータを、他の固定長データ処理装置への固定長データ流の空き領域に挿入するので、挿入処理を確実に行なえる。
【０３９７】
更に、当該固定長データ処理装置によれば、挿入部が、入力断状態検出部と警報生成部とをそなえるとともに、入力断状態検出部で入力断状態が検出されると、折り返しデータを警報生成部で定期的に生成される警報データ流の空き領域に挿入するので、装置を簡素に構成できる。
更に、当該固定長データ処理装置によれば、挿入部が、折り返しデータ保持部をそなえるとともに、折り返しデータ保持部が、折り返しデータのうちの一部のデータのみを保持するので、装置を簡素に構成できる。
【０３９８】
更に、当該固定長データ処理装置によれば、挿入部が、折り返しデータ保持部で保持されない一部のデータ以外に付加すべき付加データを挿入時に生成して付加データを、挿入時に該折り返しデータ保持部で保持されている一部のデータに付加するので、装置を簡素に構成できる。
更に、当該固定長データ処理装置によれば、挿入部が、導通試験処理部から折り返しデータが他の固定長データ処理装置へ折り返すべきデータでは無かったことが通知されると、折り返しデータ保持部に保持された該データを削除するので、最終識別にて折り返しデータではなかった場合、折り返しデータ保持部内のデータを削除することで別途に最終識別判定結果がでるまでセルを保持する要素、例えば、メモリ等が必要なくなり、装置を簡素に構成でき、また、消費電力を削減することもできる。
【０３９９】
更に、当該固定長データ処理装置によれば、調停回路が、導通試験用の折り返しデータ以外に固定長データ流の空き領域に挿入すべき挿入用の固定長データが存在する場合に、折り返しデータと挿入用の固定長データとの挿入タイミングの調停を行なうので、挿入処理を円滑に行なえる利点がある。
更に、当該固定長データ処理装置によれば、調停回路が、折り返しデータの挿入タイミングを最優先させるので、挿入処理を円滑に行なえる利点がある。
【０４００】
更に、当該固定長データ処理装置によれば、挿入部が、導通試験用の固定長データが所定の伝送装置で扱われる場合に、伝送装置に固有の伝送装置識別情報に基づいて、上記の挿入処理を伝送装置対応で個別に行なうので、優先順位が低いことによる選択挿入されることの遅延を防止でき、固定長データの挿入処理に効率的である。
【０４０１】
更に、当該固定長データ処理装置によれば、挿入部が、前回、挿入処理を行なった伝送装置識別情報とは異なる伝送装置識別情報に基づいて次回の挿入処理を行なうので、挿入処理を円滑に行なえる利点がある。
更に、当該固定長データ処理装置によれば、挿入禁止以外の伝送装置に対して挿入処理を効率的に行なえる利点がある。
【図面の簡単な説明】
【図１】本発明の実施形態に係るＡＴＭ処理装置が適用される伝送ネットワーク構成例を示すブロック図である。
【図２】本発明の実施形態に係るＡＴＭ処理装置とマッピング／デマッピング部を示すブロック図である。
【図３】（ａ）及び（ｂ）は、それぞれ本発明の実施の形態に係るマッピング／デマッピング部内のＵＴＯＰＩＡの詳細構成例を示すブロック図である。
【図４】（ａ）及び（ｂ）は、それぞれ本発明の実施の形態に係るＡＴＭ処理装置内のＵＴＯＰＩＡの詳細構成例を示すブロック図である。
【図５】（ａ）〜（ｅ）は、それぞれ本発明の実施の形態に係るＵＴＯＰＩＡに非同期で入力するＡＴＭレイヤからのセルが、装置内基準内処理タイミングに乗せ換えられる状態を説明するためのタイムチャートである。
【図６】本発明の実施の形態に係るＤＰ−ＲＡＭを示すブロック図である。
【図７】本発明の実施の形態に係るＵｐＳセル挿入部を示すブロック図である。
【図８】本発明の実施の形態に係るＵｐＳセル挿入部でのＡＩＳセル生成の処理を説明するためのフローチャートである。
【図９】本発明の実施形態に係るＲＡＭのデータ構成例を示す図である。
【図１０】（ａ）及び（ｂ）は、それぞれ本発明の実施の形態に係るＲＡＭのデータ構成例を示す図である。
【図１１】本発明の実施の形態に係る書き込み制御部と読み出し制御部とを示すブロック図である。
【図１２】本発明の実施の形態に係る書き込み制御部の動作を説明するためのタイムチャートである。
【図１３】本発明の実施の形態に係る読み出し制御部の読み出し制御の動作を説明するためのタイムチャートである。
【図１４】本発明の実施の形態に係る位相監視部の動作を説明するためのタイムチャートである。
【図１５】本発明の実施の形態に係る位相監視部の動作を説明するためのタイムチャートである。
【図１６】本発明の実施の形態に係るＲＡＭアクセス調停部のエントリＲＡＭへのアクセスタイミングを説明するためのタイムチャートである。
【図１７】本発明の実施形態に係るマイコンＩ／Ｆ部を示すブロック図である。
【図１８】本発明の実施形態に係るマイコンレジスタのビットマップ構成例を示す図である。
【図１９】本発明の実施の形態に係るエントリＲＡＭのデータ構成例を示す図である。
【図２０】本発明の実施形態に係るマイコンレジスタへのアクセスタイミングを説明するためのタイムチャートである。
【図２１】本発明の実施の形態に係るマイコンＩ／Ｆ部を示すブロック図である。
【図２２】本発明の実施の形態に係るセル処理部を示すブロック図である。
【図２３】本発明の実施の形態に係るＶＰ終端情報ＲＡＭのアドレス構成例を示す図である。
【図２４】本発明の実施の形態に係るＶＰ終端情報ＲＡＭのデータ構成例を示す図である。
【図２５】本発明の実施の形態に係るＶＣ管理ＲＡＭのデータ構成例を示す図である。
【図２６】本発明の実施の形態に係るセル識別部を示すブロック図である。
【図２７】本発明の実施の形態に係るアラーム管理部を示すブロック図である。
【図２８】本発明の実施の形態に係るＶＰ管理ＲＡＭのアドレス構成例を示す図である。
【図２９】本発明の実施の形態に係るＶＰ管理ＲＡＭのデータ構成例を示す図である。
【図３０】本発明の実施の形態に係るＶＣ管理ＲＡＭのアドレス構成例を示す図である。
【図３１】本発明の実施形態に係る終端ＶＣ管理ＲＡＭを示すブロック図である。
【図３２】本発明の実施形態に係る終端ＶＣ管理ＲＡＭのアドレス構成例を示す図である。
【図３３】本発明の実施形態に係る終端ＶＣ管理ＲＡＭのデータ構成例を示す図である。
【図３４】本発明の実施形態に係るＡＬＭセル発生部を示すブロック図である。
【図３５】本発明の実施の形態に係るセル挿入／廃棄部を示すブロック図である。
【図３６】本発明の実施の形態に係るアラーム管理部での、アラーム解除処理を説明するためのフローチュートである。
【図３７】本発明の実施の形態に係るＡＬＭセル発生部でのＡＬＭセル発生処理を説明するためのフローチャートである。
【図３８】本発明の実施の形態に係るＡＬＭセル発生部でのＡＬＭセル発生処理を説明するためのフローチャートである。
【図３９】（ａ）〜（ｄ）は、それぞれ本発明の実施の形態に係るＡＬＭセル発生部でのセル発生要求生成の処理を説明するためのタイムチャートである。
【図４０】本発明の実施の形態に係るＬＢ処理部を示すブロック図である。
【図４１】本発明の実施の形態に係るＤＰ−ＲＡＭのデータ構成例を示す図である。
【図４２】本発明の実施の形態に係るＤＰ−ＲＡＭのアドレス構成例を示す図である。
【図４３】本発明の実施の形態に係るＤＰ−ＲＡＭへのアクセスタイミングを説明するためのタイムチャートである。
【図４４】本発明の実施の形態に係るＬＢセルのフォーマット例を示す図である。
【図４５】本発明の実施の形態に係る発生処理部を示すブロック図である。
【図４６】本発明の実施の形態に係るマイコンとＬＢ処理部との間で、マイコンからＬＢ処理（書き込み）設定があったときの処理を説明するためのフローチャートである。
【図４７】本発明の実施の形態に係るマイコンとＬＢ処理部との間で、マイコンから読み出し処理設定があったときの処理を説明するためのフローチャートである。
【図４８】ＳＤＨ伝送網を形成するリングネットワーク１′を示すブロック図である。
【図４９】ＳＤＨ伝送装置とＡＴＭ処理装置を示すブロック図である。
【符号の説明】
１  リングネットワーク
２，３，５  ＳＤＨ伝送装置（高次の伝送フレームを取り扱う伝送装置）
２−１〜２−ｎ，３−１〜３−ｎ  マッピング／デマッピング部
３ｄ  デマッピング部
３ｍ  マッピング部
４，４α  ＡＴＭ処理装置
４−１  ＡＴＭ処理部（固定長データ処理装置）
６  ビデオサーバ
９−１〜９−ｎ  ＳＤＨ伝送装置（低次の伝送フレームを取り扱う伝送装置）
１０，１０−１，２０，２０−１  ＵＴＯＰＩＡ
１１，１１−１，２３−１，２４  外部インタフェース部
１１ａ，２４ｂ  有効チャンネル保持部
１１ｂ，１１−１ｂ，１３−１ｂ，１４ｂ，２１ｂ，２１−１ａ，２３−１ｂ，２４ｃ  カウンタ
１１ｃ，２３−１ｃ，２４ａ  受信チャンネル決定部
１１−１ａ，２３−１ａ  クラブ生成部
１１−１ｃ，２１ａ，２１−１ｂ  書き込み制御部
１１−１ｄ，１４−１ｂ，２３−１ｄ，２４−１ｂ  クロック乗り換え部
１２，１２−１，２２，２２−１  データ保持部
１２ａ，１２−１ａ，２２ａ，２２−１ａ  データ保持用バッファ
１３，１４−１，２３，２４−１  中間制御部
１３ａ，２３ａ  ＳＴＳチャンネル保持用バッファ
１３ｂ，１４−１ａ，２３ｂ，２４−１ａ  セルカウント部
１３−１，１４  読み出し処理部
１３−１ａ，１４ａ  読み出し制御部
２１，２１−１  書き込み処理部
３０  セル処理部
３１  セル識別部
３１−ａ１，３１−ａ２，３１−ａ３，３１−ａ４  ドロップ部
３１ｂ−１，３１ｂ−２  アドレス生成／アクセス要求部
３１ｃ  セル識別処理部
３２  アラーム管理部
３２ａ  ＶＰ管理インタフェース部
３２ａ１  発生管理部
３２ａ２  アラーム状態読出部
３２ａ３  アラーム解除／クリア部
３２ｂ  ＶＰ管理ＲＡＭ
３２ｃ  ＶＣ管理インタフェース部
３２ｃ１  タイマ更新／アラーム解除クリア部
３２ｃ２  管理制御部
３２ｄ  ＶＣ管理ＲＡＭ
３２ｅ  終端ＶＣ管理部
３２ｅ１  ＶＣ−ＡＬＭクリア要求部
３２ｅ１ａ  比較部
３２ｅ１ｂ  比較結果保持部
３２ｅ２  １６進カウンタ
３２ｅ３  マイコン設定部
３２ｆ  終端ＶＣ管理ＲＡＭ
３２ｇ  タイマ／ＡＬＭクリア部
３２ｇ１  タイマ用カウンタ
３２ｇ２  クリア用カウンタ
３２ｇ３  セレクタ（ＳＥＬ）
３２ｇ４  セレクタ制御部
３２ｇ５  ６分周部
３３  ＡＬＭ（アラーム）セル発生部
３３ａ  制御部
３３ｂ  ＶＰカウンタ
３３ｂ１，３３ｂ２，３３ｂ３，３３ｂ４  カウンタ
３３ｃ  エントリＲＡＭ制御部
３３ｄ  ＶＣカウンタ
３３ｄ１，３３ｄ２，３３ｄ３，３３ｄ４  カウンタ
３３ｅ  タイミング制御部
３４  ＲＡＭアクセス調停部
３６  シフトレジスタ
３７  ＶＰ終端情報ＲＡＭ
３８  ２８進カウンタ
３９  セル挿入／廃棄部
３９ａ  論理部
３９ｂ  シフトレジスタ
３９ｃ  挿入決定部
３９ｄ  挿入禁止部
３９ｅ  通知部
３９ｆ  デコータ
３９ｇ  ＴＰ生成部
３９ｈ  演算部
３９ｋ１，３９ｋ２，３９ｋ３，３９ｋ４，９２−２，９２−２ｐ，９２−２ｈ  セレクタ
３９ｌ１，３９ｌ２  ＯＲ回路
３９ｌ３，９２−２ｌ，９２−２ｓ  ＡＮＤ回路
３９ｐ，９２−２ｒ  フリップフロップ
４０  ＬＢ処理部
４１  処理判定部
４２  受信確認処理部
４２−１  マイコン転送Ｉ／Ｆ部
４２−２  ＲＡＭアクセス部
４３  発生処理部
４３−１  アクセス処理部
４３−２  検索部
４３−３  生成部
４３−４  レジスタ
４４  ＤＰ−ＲＡＭ
４５  タイマＲＡＭ
４７  カウンタ部
４８  初期化部
５０  ＰＭ処理部
６０  デュアルポートラムインタフェース（ＤＰ−ＲＡＭ  Ｉ／Ｆ）
７０  デュアルポートラム（ＤＰ−ＲＡＭ）
８０  ＵｐＳセル挿入部
８０−１  ＵｐＳアラーム発生部
８０−１ａ  要求発生部
８０−１ｂ  インクリメント部
８０−１ｃ  発生部
８０−１ｄ  タイマ部
８０−２  セル挿入部
８０−２ａ  選択部
８０−２ｂ  ＵＳＥＲセル情報部
８０−２ｃ  調停回路部
８０−２ｄ  ＣＲＣ挿入部
８０−２ｆ  ＦＩＦＯ部
８０−２ｇ  ＲＡＭ（ＦＩＦＯ  ＲＡＭ）
８０−２ｓ  折り返し書き換え部
８０−２ｓ  書き込み制御部
８０−２ｓ１  ２２進カウンタ
８０−２ｓ２  ５段カウンタ
８０−２ｓ３  アドレス変換部
８０−２ｓ４  ♯−ＭＥＭ
８０−２ｔ  読み出し制御部
８０−２ｔ１  ２２進カウンタ
８０−２ｔ２  ５段カウンタ
８０−２ｔ３  アドレス変換部
８０−２ｔ４  ♯−ＭＥＭ
８０−２ｕ  位相監視部
８０−２ｖ  ＲＡＭ
９１  エントリラムインタフェース部（ＥＮＴＲＹ  ＲＡＭ  Ｉ／Ｆ）
９２  マイコンインタフェース部
９２−１  マイコンレジスタ
９２−２  設定／通知部
９２−２ａ  第１レジスタ
９２−２ｂ  第２レジスタ
９２−２ｃ  第３レジスタ
９２−２ｄ  変換部（修正部，検出部）
９２−２ｅ  エッジ検出部
９２−２ｆ  アクセス要求部
９２−２ｋ  デコード回路
９２−２ｔ  微分回路
９３  ＰＧ部
９４  エントリＲＡＭ
９５  マイコン
【図１】
0003595690.tif 000007
【図２】
0003595690.tif 000008
【図３】
0003595690.tif 000009
【図４】
0003595690.tif 000010
【図５】
0003595690.tif 000011
【図６】
0003595690.tif 000012
【図７】
0003595690.tif 000013
【図８】
0003595690.tif 000014
【図９】
0003595690.tif 000015
【図１０】
0003595690.tif 000016
【図１１】
0003595690.tif 000017
【図１２】
0003595690.tif 000018
【図１３】
0003595690.tif 000019
【図１４】
0003595690.tif 000020
【図１５】
0003595690.tif 000021
【図１６】
0003595690.tif 000022
【図１７】
0003595690.tif 000023
【図１８】
0003595690.tif 000024
【図１９】
0003595690.tif 000025
【図２０】
0003595690.tif 000026
【図２１】
0003595690.tif 000027
【図２２】
0003595690.tif 000028
【図２３】
0003595690.tif 000029
【図２４】
0003595690.tif 000030
【図２５】
0003595690.tif 000031
【図２６】
0003595690.tif 000032
【図２７】
0003595690.tif 000033
【図２８】
0003595690.tif 000034
【図２９】
0003595690.tif 000035
【図３０】
0003595690.tif 000036
【図３１】
0003595690.tif 000037
【図３２】
0003595690.tif 000038
【図３３】
0003595690.tif 000039
【図３４】
0003595690.tif 000040
【図３５】
0003595690.tif 000041
【図３６】
0003595690.tif 000042
【図３７】
0003595690.tif 000043
【図３８】
0003595690.tif 000044
【図３９】
0003595690.tif 000045
【図４０】
0003595690.tif 000046
【図４１】
0003595690.tif 000047
【図４２】
0003595690.tif 000048
【図４３】
0003595690.tif 000049
【図４４】
0003595690.tif 000050
【図４５】
0003595690.tif 000051
【図４６】
0003595690.tif 000052
【図４７】
0003595690.tif 000053
【図４８】
0003595690.tif 000054
【図４９】
0003595690.tif 000055