(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子において、エミッタがｐ型水素化アモルファスシリコンから構成され、エミッタ配線層とエミッタとの間に、ｎ型水素化アモルファスシリコン薄膜からなるオーミック層が形成されていることを特徴とする冷電子放出素子。
【請求項２】
ｐ型水素化アモルファスシリコンが、ドーパントとしてボロンを１００ｐｐｍ〜１０％のドープ量でドープされた水素化アモルファスシリコンである請求項１記載の冷電子放出素子。
【請求項３】
ｐ型水素化アモルファスシリコンからなるエミッタの高さが０．３μｍ〜２μｍである請求項１記載の冷電子放出素子。
【請求項４】
絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子において、エミッタがｐ型水素化アモルファスシリコンとその上に更に形成されたｎ型水素化アモルファスシリコンとからなる積層体から構成されていることを特徴とする冷電子放出素子。
【請求項５】
ｐ型水素化アモルファスシリコンが、ドーパントとしてボロンを１００ｐｐｍ〜１０％のドープ量でドープされた水素化アモルファスシリコンであり、ｎ型水素化アモルファスシリコンが、ドーパントとしてリンを１０ｐｐｍ〜１０％のドープ量でドープされた水素化アモルファスシリコンである請求項４記載の冷電子放出素子。
【請求項６】
ｐ型水素化アモルファスシリコンの厚みが０．１μｍ〜１μｍであり、ｎ型水素化アモルファスシリコンの厚みが０．１μｍ〜１μｍである請求項４記載の冷電子放出素子。
【請求項７】
エミッタを構成するｐ型水素化アモルファスシリコンとｎ型水素化アモルファスシリコンとの間に、真性半導体薄膜が形成されている請求項４記載の冷電子放出素子。
【請求項８】
真性半導体薄膜がノンドープの水素化アモルファスシリコン薄膜である請求項７記載の冷電子放出素子。
【請求項９】
真性半導体薄膜の厚みが０．１μｍ〜１μｍである請求項８記載の冷電子放出素子。
【請求項１０】
エミッタ配線層とエミッタとの間に、ｎ型水素化アモルファスシリコン薄膜からなるオーミック層が形成されている請求項４〜９のいずれかに記載の冷電子放出素子。
【請求項１１】
絶縁性基板としてガラス基板を使用する請求項１〜１０のいずれかに記載の冷電子放出素子。
【請求項１２】
エミッタの形状が円錐、円柱、円錐台又は多角錐台のいずれかである請求項１〜１１のいずれかに記載の冷電子放出素子。
【請求項１３】
絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成され、そしてエミッタがｐ型水素化アモルファスシリコン薄膜とその上に更に形成されたｎ型水素化アモルファスシリコン薄膜とからなる積層体から構成されている冷電子放出素子の製造方法において：
（ａ）  絶縁性基板上にエミッタ配線形成用金属薄膜を形成し、パターニングすることによりエミッタ配線層を形成する工程；
（ｂ）  エミッタ配線層上にシラン又はジシランのいずれかとジボランとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドＣＶＤ法でｐ型水素化アモルファスシリコン薄膜を形成し、更にその上にシラン又はジシランのいずれかとフォスフィンとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドＣＶＤ法でｎ型水素化アモルファスシリコン薄膜を形成することにより、ｐ型水素化アモルファスシリコン薄膜とｎ型水素化アモルファスシリコン薄膜とからなる積層体を形成する工程；
（ｃ）  該積層体のｎ型水素化アモルファスシリコン薄膜上にエッチングマスク材料を成膜し、フォトリソグラフィー法によりゲートの開口部に対応する形状と大きさとを有するエッチングマスク層を形成する工程；
（ｄ）  反応性イオンエッチングにより、ｐ型水素化アモルファスシリコン薄膜とｎ型水素化アモルファスシリコン薄膜とからなる該積層体の不要部分をエッチングしてエミッタを形成する工程；
（ｅ）  絶縁性基板のエミッタ配線層側の表面上に、絶縁材料とゲート電極材料とを順次積層することにより、エミッタ配線層上に絶縁層とゲート電極とを形成するとともに、エッチングマスク層上に絶縁材料層とゲート電極材料層とを形成する工程；及び
（ｆ）  エミッタ上のエッチングマスク層、絶縁材料層及びゲート電極材料層をリフトオフさせる工程
を含んでなることを特徴とする製造方法。
【請求項１４】
工程（ｂ）のｐ型水素化アモルファスシリコン薄膜形成において、シラン又はジシランのいずれかに対するジボランのガス流量比が１００ｐｐｍ〜１０％である請求項１３記載の製造方法。
【請求項１５】
工程（ｂ）のｎ型水素化アモルファスシリコン薄膜形成において、シラン又はジシランのいずれかに対するフォスフィンのガス流量比が１０ｐｐｍ〜１０％である請求項１３記載の製造方法。
【請求項１６】
工程（ｂ）及び（ｄ）が、以下の工程（ｂｂ）及び（ｄｄ）
（ｂｂ）  エミッタ配線層上にシラン又はジシランのいずれかとジボランとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドＣＶＤ法でｐ型水素化アモルファスシリコン薄膜を形成し、更にその上に真性半導体薄膜を形成し、更にその上にシラン又はジシランのいずれかとフォスフィンとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドＣＶＤ法でｎ型水素化アモルファスシリコン薄膜を形成することにより、ｐ型水素化アモルファスシリコン薄膜と真性半導体薄膜とｎ型水素化アモルファスシリコン薄膜とからなる積層体を形成する工程；
（ｄｄ）  反応性イオンエッチングにより、ｐ型水素化アモルファスシリコン薄膜と真性半導体薄膜とｎ型水素化アモルファスシリコン薄膜とからなる積層体の不要部分をエッチングしてエミッタを形成する工程
からなる請求項１３〜１５のいずれかに記載の製造方法。
【請求項１７】
工程（ｂｂ）において、真性半導体薄膜が、シラン又はジシランのいずれかを反応ガスとして用いてプラズマエンハンスドＣＶＤ法で形成される水素化アモルファスシリコン真性半導体薄膜である請求項１６記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強電界によって冷電子を放出する電界放射型の冷電子放出素子及びその製造方法に関する。より詳しくは、光プリンタ、電子顕微鏡、電子ビーム露光装置などの電子発生源や電子銃として、あるいは照明ランプの超小型照明源として、特に、平面ディスプレイを構成するアレイ状のＦＥＡ（Ｆｉｅｌｄ  Ｅｍｉｔｔｅｒ  Ａｒｒａｙ）の電子発生源として有用な冷電子放出素子及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、電子ディスプレイデバイスとして陰極線管が広く用いられているが、陰極線管は、電子銃のカソードから熱電子を放出させるためにエネルギー消費量が大きく、また、構造的に大きな容積を必要とするなどの問題があった。
【０００３】
このため、熱電子ではなく冷電子を利用できるようにして、全体としてエネルギー消費量を低減させ、しかも、デバイス自体を小型化した平面型のディスプレイが求められ、更に、近年では、そのような平面型ディスプレイに高速応答性と高解像度とを実現することも強く求められている。
【０００４】
このような冷電子を利用する平面型ディスプレイの構造としては、高真空の平板セル中に、微小な冷電子放出素子をアレイ状に配したものが有望視されている。そして、そのために使用する冷電子放出素子として、電界放射現象を利用した電界放射型の冷電子放出素子が注目されている。この電界放射型の冷電子放出素子は、物質に印加する電界の強度を上げると、その強度に応じて物質表面のエネルギー障壁の幅が次第に狭まり、電界強度が１０７Ｖ／ｃｍ以上の強電界となると、物質中の電子がトンネル効果によりそのエネルギー障壁を突破できるようになり、そのため物質から冷電子が放出されるという現象を利用している。この場合、電場がポアッソンの方程式に従うために、冷電子を放出する部材（エミッタ）に電界が集中する部分を形成すると、比較的低い引き出し電圧で効率的に冷電子の放出を行うことができる。
【０００５】
このような電界放射型の冷電子放出素子の一般的なものとしては、図１０に示すように、先端が尖った円錐形の冷電子放出素子を例示することができる。この素子においては、絶縁性基板９１上に導電層９２、絶縁層９３及びゲート電極９４が順次積層されており、その絶縁層９３及びゲート電極９４には、導電層９２に達する開口部Ａが形成されている。そして、その開口部Ａ内の導電層９２上には、少なくともゲート電極９４に接触しないように、点状突起Ｐｏを有する円錐形状のエミッタ９６が形成されている。
【０００６】
このような円錐形エミッタでは、スピント型エミッタが広く知られている。スピント型エミッタを備えた冷電子放出素子の製造例を、図１１（ａ）〜（ｄ）を参照しながら説明する。
【０００７】
まず、図１１（ａ）に示すように、予めエミッタ配線層となる導電層９２が形成されたガラスからなる絶縁性基板９１上に、絶縁層９３及びゲート電極９４をスパッタ法又は真空蒸着法等により順次成膜する。続いて、フォトリソグラフィー法と反応性イオンエッチング法（ＲＩＥ）とを利用して絶縁層９３及びゲート電極９４の一部を、導電層９２が露出するまで円形の孔（ゲート孔）が開口するようにエッチングする。
【０００８】
次に、図１１（ｂ）に示すように、斜方蒸着によりリフトオフ材９５をゲート電極９４上にのみ形成する。リフトオフ材９５の材料としては、Ａｌ、ＭｇＯ等を使用している。
【０００９】
続いて、図１１（ｃ）に示すように、絶縁性基板９１上に、その垂直な方向から通常の異方性蒸着法により、エミッタ９６用の金属材料を蒸着する。このとき、蒸着の進行につれて、ゲート孔の開口径が狭まると同時に導電層９２上に円錐形のエミッタ９６が自己整合的に形成される。蒸着は、最終的にゲート孔が閉じるまで行なう。エミッタの材料としては、Ｍｏ、Ｎｉ等を使用している。
【００１０】
最後に、図１１（ｄ）に示すように、リフトオフ材９５をエッチングにより剥離し、必要に応じてゲート電極９４をパターニングする。これによりスピント型エミッタを備えた冷電子放出素子が得られる。
【００１１】
このようなスピント型の冷電子放出素子は、異方性蒸着法により自己整合的に円錐形状のエミッタが比較的簡便に形成できるために、エミッタ材料も広範囲に選定でき、また、エミッタ材料が蒸着可能な材料である限り任意の種類の基板、特に、低コストで大面積化が可能なガラス基板を利用できるという利点を有している。
【００１２】
スピント型エミッタに代表される、微細加工技術を利用した冷電子放出素子を特に平面ディスプレイ等に適用する場合、エミッタからのエミッション電流の変動が小さいことが、高品位の画質を得るには必要不可欠である。
【００１３】
エミッション電流の変動は、エミッタを集積化することで、ある程度低減することが可能である。これは、集積化により個々のエミッタにおけるエミッション特性のばらつきの影響が低減されるためである。しかしながら、この方法では各エミッタからのエミッション電流を見かけ上平均化するにすぎないため、局所的に現れる異常に大きなエミッション電流を抑制することは不可能である。
【００１４】
このようなエミッション電流の変動を低減する手段として、米国特許第３７８９４７１号明細書には、スピント型の冷電子放出素子におけるエミッタ配線層となる導電層とエミッタとの間に抵抗層を設ける技術が示されている。このような抵抗層を具備した冷電子放出素子の構成例を、図１２を参照しながら説明する。
【００１５】
絶縁性基板１０１上に導電層１０２、抵抗層１０３、絶縁層１０４及びゲート電極１０５が順次積層されており、その絶縁層１０４及びゲート電極１０５には、抵抗層１０３に達する開口部Ａが形成されている。そして、その開口部Ａ内の抵抗層１０３上には、少なくともゲート電極１０５に接触しないように、円錐形状のエミッタ１０６が形成されている。
【００１６】
この場合、抵抗層１０３は導電層１０２とエミッタ１０６との間に電気的に直列に挿入されている。この抵抗層１０３により、素子間の電流を均一化する作用が得られ、さらに素子破壊につながる大電流を低減するとともに、エミッション電流の変動も抵抗層１０３の抵抗値に比例して減少することが可能となっている。抵抗層１０３の比抵抗は１０２〜１０６Ω・ｃｍが適当とされている。
【００１７】
【発明が解決しようとする課題】
しかしながら、このような抵抗層を施した冷電子放出素子においては、局所的な大電流に対して十分な電流低減特性を得るためには、より大きな抵抗を与える必要が生じるとともに、電流変動も個々の冷電子放出素子の特性に対して相対的に低減できるに止まり、さらには原理的に動作電圧の上昇が避けられないという問題があった。
【００１８】
本発明は、以上の従来技術の課題を解決しようとするものであり、冷電子放出素子の動作電圧を上昇させることなく局所的な大電流を抑制できるようにし、且つ個々の冷電子放出素子毎に電流を制御して電流変動を低減できるようにすることを目的とする。
【００１９】
【課題を解決するための手段】
本発明者は、エミッタ自体に電流制御機能を付加することにより動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の冷電子放出素子毎に電流を制御することにより電流変動を最小限に低減できること、そのためには、エミッタをｐ型半導体から構成し、エミッションポイント界面に空乏層を生成させることによりエミッション電流を制限できることを見出し、本発明を完成させるに至った。
【００２０】
即ち、本発明は、絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成されてなる電界放射型の冷電子放出素子において、エミッタがｐ型水素化アモルファスシリコンから構成され、エミッタ配線層とエミッタとの間に、ｎ型水素化アモルファスシリコン薄膜からなるオーミック層が形成されていることを特徴とする冷電子放出素子を提供する。ここで、エミッタを、ｐ型水素化アモルファスシリコンとその上に更に形成されたｎ型水素化アモルファスシリコンとからなる積層体から構成しているので、エミッション電流の制御性が向上するので好ましい。また、そのｐ型水素化アモルファスシリコンとｎ型水素化アモルファスシリコンとの間に真性半導体薄膜を設けると、エミッション電流の制御性がより向上する。
【００２１】
また、本発明は、絶縁性基板上に、エミッタ配線層、絶縁層及びゲート電極が順次積層され、該ゲート電極と絶縁層とには該エミッタ配線層に達する開口部が設けられ、その開口部内の該エミッタ配線層上にエミッタが該ゲート電極に接触しないように形成され、そしてエミッタがｐ型水素化アモルファスシリコン薄膜とその上に更に形成されたｎ型水素化アモルファスシリコン薄膜とからなる積層体から構成されている冷電子放出素子の製造方法において：
（ａ）  絶縁性基板上にエミッタ配線形成用金属薄膜を形成し、パターニングすることによりエミッタ配線層を形成する工程；
（ｂ）  エミッタ配線層上にシラン又はジシランのいずれかとジボランとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドＣＶＤ法でｐ型水素化アモルファスシリコン薄膜を形成し、更にその上にシラン又はジシランのいずれかとフォスフィンとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドＣＶＤ法でｎ型水素化アモルファスシリコン薄膜を形成することにより、ｐ型水素化アモルファスシリコン薄膜とｎ型水素化アモルファスシリコン薄膜とからなる積層体を形成する工程；
（ｃ）  該積層体のｎ型水素化アモルファスシリコン薄膜上にエッチングマスク材料を成膜し、フォトリソグラフィー法によりゲートの開口部に対応する形状と大きさとを有するエッチングマスク層を形成する工程；
（ｄ）  反応性イオンエッチングにより、ｐ型水素化アモルファスシリコン薄膜とｎ型水素化アモルファスシリコン薄膜とからなる該積層体の不要部分をエッチングしてエミッタを形成する工程；
（ｅ）  絶縁性基板のエミッタ配線層側の表面上に、絶縁材料とゲート電極材料とを順次積層することにより、エミッタ配線層上に絶縁層とゲート電極とを形成するとともに、エッチングマスク層上に絶縁材料層とゲート電極材料層とを形成する工程；及び
（ｆ）  エミッタ上のエッチングマスク層、絶縁材料層及びゲート電極材料層をリフトオフさせる工程
を含んでなることを特徴とする製造方法を提供する。
【００２２】
また、エミッタをｐ型水素化アモルファスシリコン薄膜とその上に更に形成される真性半導体薄膜とｎ型水素化アモルファスシリコン薄膜とからなる積層体から構成する場合には、上述の工程（ｂ）及び（ｄ）を、それぞれ以下の工程（ｂｂ）及び（ｄｄ）
（ｂｂ）  エミッタ配線層上にシラン又はジシランのいずれかとジボランとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドＣＶＤ法でｐ型水素化アモルファスシリコン薄膜を形成し、更にその上に真性半導体薄膜を形成し、更にその上にシラン又はジシランのいずれかとフォスフィンとから成る混合ガスを反応ガスとして用いてプラズマエンハンスドＣＶＤ法でｎ型水素化アモルファスシリコン薄膜を形成することにより、ｐ型水素化アモルファスシリコン薄膜と真性半導体薄膜とｎ型水素化アモルファスシリコン薄膜とからなる積層体を形成する工程；
（ｄｄ）  反応性イオンエッチングにより、ｐ型水素化アモルファスシリコン薄膜と真性半導体薄膜とｎ型水素化アモルファスシリコン薄膜とからなる積層体の不要部分をエッチングしてエミッタを形成する工程
とすることが好ましい。
【００２３】
【発明の実施の形態】
以下、本発明を図面に従って詳細に説明する。
【００２４】
図１及び図２は、エミッタがｐ型半導体から構成されている冷電子放出素子の断面斜視図であり、図３及び図４はエミッタがｐ型半導体とｎ型半導体とからなる積層体から構成されている冷電子放出素子の断面斜視図である。
【００２５】
図１の冷電子放出素子は、絶縁性基板１、エミッタ配線層２、絶縁層４及びゲート電極５が順次積層された構造を有する。そして、ゲート電極５と絶縁層４とには、エミッタ配線層２に達する開口部Ａが設けられており、その開口部Ａ内のエミッタ配線層２上には、ｐ型半導体からなる円錐の形状のエミッタ３がゲート電極５に接触しないように形成されている。
【００２６】
なお、図１におけるエミッタ３の形状は円錐であるが、その形成時のサイドエッチングの程度を変えることにより円錐台の形状に加工することも可能である。図１の態様において、絶縁性基板１は、冷電子放出素子の支持基板として機能しており、大面積化が特に容易な絶縁性基板を好ましく使用することができる。このような絶縁性基板としては、ガラス基板、セラミックス基板、石英基板などを使用することができる。中でも、低コストで大面積化も可能なガラス基板が好ましい。
【００２７】
エミッタ配線層２は、配線抵抗が低く、絶縁性基板１との密着性が良好な材料から形成する。更に、後述するエミッタ３の形成の際に利用するＲＩＥ条件に対して、あるいは用いられるエッチング液、例えばアルカリ性エッチング液や緩衝フッ酸エッチング液に対して耐性を有する材料から形成する。これは、エミッタ配線層２をエミッタ形成時のエッチングストッパーとして機能させるためである。このような材料としては、Ｃｒ又はＡｌ、Ｃｒ積層膜を特に好ましく挙げることができる。
【００２８】
エミッタ配線層２の膜厚は、十分な配線抵抗と密着性が得られる限り特に制限はないが、通常０．０５〜０．５μｍ、好ましくは０．１〜０．３μｍである。エミッタ３は、その表面から冷電子を直接的に放出する部材であり、ｐ型半導体、例えば、ドーパントとしてボロンをドープした水素化アモルファスシリコンを好ましく使用する。これにより、エミッタ３自体に冷電子放出素子の駆動時における電流制御機能を付与することができる。即ち、エミッションポイント界面にｐ型半導体特有の空乏層が形成され、そのためエミッション電流が制限され、高電界領域で電流の飽和領域が得られる。これにより電流制御が可能となる。これは、図９（ａ）に示すように、エミッタに加工されたｐ型半導体Ｐが真空Ｖと接している場合に強電界Ｅが印加されると、ｐ型半導体Ｐと真空Ｖの界面のエネルギー状態が変化しｐ型半導体Ｐ表面に生成した電子ｅがトンネル効果により真空Ｖ中に放出されるようになる。このとき、ｐ型伝導性を示すｐ型半導体Ｐの表面には空乏層Ｌが生成されている。放出される電子は、空乏層Ｌ内で電子ｅ−正孔ｈ対が生成され生じたものである。したがって、放出電子は電子ｅ−正孔ｈ対の生成に律速されることになり、すなわちエミッション電流を制限できるようになる。
【００２９】
なお、水素化アモルファスシリコン薄膜は、大面積のガラス基板上に均一な薄膜として形成することができるので、冷電子放出素子の製造コストの増大を抑制することができる。
【００３０】
ここで、水素化アモルファスシリコンは、薄膜Ｘ線回折法による分析で結晶性を示すピークが観察されないシリコンであって、ＦＴ−ＩＲ分析でシリコンとの結合水素が観測されるシリコンを意味する。従って、水素化アモルファスシリコンには、部分的に微細な結晶構造を有するシリコンも含まれる。
【００３１】
なお、ｐ型伝導性を示す水素化アモルファスシリコンの不純物の制御は、プラズマエンハンスドＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ／ＰＥＣＶＤ）法で成膜する際に使用する反応ガスの比率、例えば、シランとジボランとの混合比を制御することにより容易に可能となる。例えば、水素化アモルファスシリコン薄膜に対するボロンのドープ量は、水素化アモルファスシリコン薄膜がｐ型伝導性を示し且つ比較的低抵抗の薄膜となる条件が好ましく、特に好ましくは１００ｐｐｍから１０％である。
【００３２】
エミッタ３の厚み（高さ）は、必要に応じて適宜決定することができるが、通常０．３〜２μｍとすることが好ましい。
【００３３】
また、エミッタの形状としては、円錐、円柱、円錐台又は多角錐台のいずれかが好ましい。
【００３４】
絶縁層４は、エミッタ配線層２とゲート電極５とを電気的に絶縁するための層である。このような絶縁層４としては、冷電子放出素子の絶縁層として用いられている公知の材料から形成することができるが、良好な絶縁性を示し、しかも異方性蒸着法で形成できる酸化シリコンを挙げることができる。
【００３５】
絶縁層４の厚みとしては、エミッタ配線２とゲート電極５との間に十分な絶縁性が保たれればよく、例えば、０．２〜２μｍ、好ましくは０．３〜０．７μｍである。
【００３６】
ゲート電極５は、エミッタ３に強電界を集中させるための電極である。ゲート電極５の材料としては、耐電流性の点から高融点金属であって、エミッタ形成時に使用するエッチング液に耐性を有する材料を使用することができ、好ましくはＣｒ、Ｗ、Ｔａ又はＮｂを挙げることができる。中でも、下地との密着性の面からＮｂを使用することが好ましい。
【００３７】
ゲート電極５の厚みは、必要に応じて適宜決定することができるが、０．１〜０．５μｍである。
【００３８】
また、エミッタ配線層２とエミッタ３の間には、それらの間の電気的接続を良好に保ち、良好なエミッション特性を実現するために、図２に示すように、ｎ型半導体薄膜（好ましくは、ｎ型水素化アモルファスシリコン薄膜）からなるオーミック層６を形成することが好ましい。ここで、ｎ型伝導性を示す水素化アモルファスシリコンの不純物制御は、ＰＥＣＶＤ法で成膜する際に使用する反応ガスの比率、例えば、シランとフォスフィンとの混合比を制御することにより容易に可能となる。例えば、水素化アモルファスシリコン薄膜に対するリンのドープ量は、水素化アモルファスシリコン薄膜がｎ型伝導性を示し且つ比較的低抵抗の薄膜となる条件が好ましく、特に好ましくは１０ｐｐｍ〜１０％である。
【００３９】
オーミック層６の厚み（高さ）は、必要に応じて適宜決定することができるが、通常０．０１〜０．２μｍとすることが好ましい。
【００４０】
以上説明したように、図１の冷電子放出素子においては、エミッタ３がｐ型半導体薄膜から構成されている態様を例示したが、本発明の冷電子放出素子は、図３及び図４に示すように、エミッタがｐ型半導体とｎ型半導体とからなる積層体から構成されている場合を包含する。
【００４１】
即ち、図３の冷電子放出素子は、絶縁性基板１、エミッタ配線層２、絶縁層４及びゲート電極５が順次積層された構造を有し、そして、ゲート電極５と絶縁層４とにはエミッタ配線層２に達する開口部Ａが設けられており、その開口部Ａ内のエミッタ配線層２上には、ｐ型半導体部３ａ´とその上に積層されたｎ型半導体部３ｂ´とからなる積層体から構成されるエミッタ３がゲート電極５に接触しないように形成されている。
【００４２】
図３の冷電子放出素子において、エミッタ３は、図１の場合と同様に、その表面から冷電子を直接的に放出する部材であり、その構造は、エミッタ配線層２上に、ｐ型半導体部３ａ´とその上に更に積層されたｎ型半導体部３ｂ´（エミッタ３の先端部に相当する部分）とからなる積層体から構成する。これにより、エミッタ３内にｐｎ接合が形成され、エミッタ３自体に素子駆動の電流制御機能を付与することができる。即ち、ｐｎ接合面に空乏層が生成され、それによりエミッション電流が制限され、高電界領域で電流の飽和領域が得られる。これにより電流制御が可能となる。これは図９（ｂ）に示すように、エミッタに加工されたｐ型半導体Ｐとｎ型半導体Ｎがエミッタ内部で接合し、エミッタ先端部がｎ型半導体Ｎで形成されている場合、ｎ型半導体Ｎが真空Ｖと接するようになり、強電界Ｅが印加されると、ｐ型半導体Ｐとｎ型半導体Ｎの接合面のエネルギー状態が変化し、空乏層Ｌが生成される。真空Ｖ中に放出される冷電子は、空乏層Ｌ内で電子ｅ−正孔ｈ対が生成され生じたものである。したがって、放出電子は電子ｅ−正孔ｈ対の生成に律速されることになり、すなわちエミッション電流を制限できるようになる。
【００４３】
なお、ｐ型半導体部３ａ´の材料としては、例えば、ボロンドープした水素化アモルファスシリコンを使用することができる。また、ｎ型半導体部３ｂ´の材料としては、例えば、リンドープした水素化アモルファスシリコンを使用することができる。このような水素化アモルファスシリコンは、大面積のガラス基板上に均一な薄膜として形成することができるので、冷電子放出素子の製造コストの増大を抑制することができる。
【００４４】
なお、ｐ型半導体部３ａ´とｎ型半導体部３ｂ´とからなる積層体から構成される図３のエミッタ３のバリエーションとしては、図４に示すように、ｐ型半導体部３ａ´とｎ型半導体部３ｂ´の間、即ちｐｎ接合面に真性半導体薄膜３ｃ（特に水素化アモルファスシリコン真性半導体薄膜）を介在させたものを挙げることができる。これにより、ｐｎ接合特性がより安定化し、従ってより良好なエミッション特性を得ることが可能となる。ここで、ノンドープの水素化アモルファスシリコン薄膜３ｃは、ＰＥＣＶＤ法による成膜時に使用する反応ガスをシラン又はジシランとすれば容易に得られる。なお、ノンドープの水素化アモルファスシリコン薄膜は通常弱いｎ型伝導性を示すことが知られているが、本発明において使用する真性半導体には、弱いｎ型伝導性を示すノンドープ膜が包含される。
【００４５】
図３及び図４の態様において使用する水素化アモルファスシリコンは、図１の態様において説明したものと同様のものを使用することができる。また、水素化アモルファスシリコンにｐ型伝導性又はｎ型伝導性を付与するための不純物制御も、図１の態様において説明した場合と同様に行うことができ、例えば、ｐ型水素化アモルファスシリコンの場合、ＰＥＣＶＤ法による成膜時に使用する反応ガス、例えば、シランとジボランとの混合比を制御すればよく、そのドープ量は、ｐ型伝導性を示し且つ比較的低抵抗の薄膜が得られる条件が好ましく、特に１００ｐｐｍ〜１０％が好ましい。また、ｎ型水素化アモルファスシリコンの場合、ＰＥＣＶＤ法による成膜時に使用する反応ガス、例えば、シランとフォスフィンとの混合比を制御すればよく、そのドープ量は、ｎ型伝導性を示し且つ比較的低抵抗の薄膜が得られる条件が好ましく、特に１０ｐｐｍ〜１０％が好ましい。
【００４６】
図３及び図４におけるエミッタ３全体の厚み（高さ）は、必要に応じて適宜決定することができるが、通常０．３〜２μｍとすることが好ましい。ここで、ｐ型半導体部３ａ´及びｎ型半導体部３ｂ´の厚みは、必要に応じて適宜決定することができるが、それぞれ０．１μｍ〜１μｍとすることが好ましい。また、ｐ型半導体部３ａ´とｎ型半導体部３ｂ´との膜厚比は、特に限定されるものではないが、１：１〜１：２程度の範囲が好ましい。また、真性半導体薄膜３ｃが存在する場合のその厚みは、薄すぎるとｐｉｎ接合が破壊され、厚すぎると得られる電流値が極端に小さくなるので、好ましくは０．１μｍ〜１μｍ、より好ましくは０．２μｍ〜０．８μｍである。
【００４７】
また、エミッタ３の形状としては、図１の態様の場合と同じく、円錐、円柱、円錐台又は多角錐台のいずれかが好ましい。
【００４８】
なお、ｐ型半導体部３ａ´及びｎ型半導体部３ｂ´からなる積層体から構成されるエミッタ３を有する冷電子放出素子は、図５に示すように、エミッタ配線層２とエミッタ３の間に、それらの間の電気的接続を良好に保ち、良好なエミッション特性を実現するために、ｎ型半導体薄膜（好ましくは、ｎ型水素化アモルファスシリコン薄膜）からなるオーミック層６を形成することが好ましい。ここで、ｎ型伝導性を示す水素化アモルファスシリコンの不純物制御並びにオーミック層６の厚み（高さ）については、図２において説明した通りである。
【００４９】
図３〜図５の冷電子放出素子のエミッタ３以外の他の構成については、図１及び図２の冷電子放出素子において説明した通りである。
【００５０】
次に、エミッタ材料としてｐ型半導体（例えば、ｐ型水素化アモルファスシリコン）を使用した図１の冷電子放出素子の製造方法を、図６に従って詳細に説明する。
【００５１】
工程（ａ）
まず、絶縁性基板１上にエミッタ配線用金属薄膜を形成した後、フォトリソグラフィー法により所定形状にパターニングし、エミッタ配線層２を形成する（図６（ａ））。
【００５２】
エミッタ配線層２としては、スパッタリング法により形成されるＣｒ膜又はＡｌ、Ｃｒ積層膜を好ましく使用することができる。
【００５３】
工程（ｂ）
次に、エミッタ配線層２上に、ｐ型半導体薄膜（３ａ）としてｐ型水素化アモルファスシリコン薄膜を形成する（図６（ｂ））。
【００５４】
ｐ型水素化アモルファスシリコン薄膜は、反応ガスとしてシランとジボランの混合ガスを使用し、更に希釈ガスとして水素を使用してＰＥＣＶＤ法により成膜する。このようなＰＥＣＶＤ成膜条件の一例としては、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３２０℃〜３４０℃、ＲＦパワー６０Ｗを示すことができる。
【００５５】
工程（ｃ）
次に、ｐ型半導体薄膜（３ａ）上に、エッチングマスク用材料を蒸着法やスパッタリング法などにより成膜し、フォトリソグラフィー法を利用してゲートの開口部に対応する形状と大きさとを有するエッチングマスク層７を形成する（図６（ｃ））。
【００５６】
エッチングマスク層７としては、後述するＲＩＥに対して耐性を有する材料から形成する。このような材料としては、好ましくはＳｉＯ２を挙げることができる。
【００５７】
なお、パターンの開口径は、冷電子放出素子特性、フォトリソグラフィー法のデザインルールに応じた操作の難易度及びエッチング工程の歩留まり等を考慮すると、１．０〜３．０μｍ程度とすることが好ましい。
【００５８】
工程（ｄ）
次に、サイドエッチングレートの高い条件のＲＩＥによりｐ型半導体薄膜（３ａ）を、エミッタ配線層２が露出するまでエッチングして例えば先端が尖鋭化されたエミッタ３を形成する（図６（ｄ））。
【００５９】
エミッタ形状の制御は、エッチング時間を増減することにより可能である。例えばエッチング時間を短くした場合には、エミッタ形状は円錐形状、エッチング時間を長くした場合には円錐台形状となる。またエッチングマスク形状を円形ではなく多角形とした場合には、それぞれ多角錐または多角錐台とすることができる。ここで、例えば円錐形状よりも円錐台形状の方が大面積にわたって均一なエミッション特性が得られるので好ましい。このようなＲＩＥ条件の一例として、導入ガス（ＳＦ６又はＳＦ６にＯ２を加えた混合ガス）を３０〜７０ｓｃｃｍ、ＲＦパワー１００Ｗ、ガス圧４．５Ｐａを示すことができる。
【００６０】
工程（ｅ）
次に、絶縁性基板１のエミッタ配線層２側の表面上に、ＳｉＯ２等などの絶縁材料とＮｂ等のゲート電極材料とを蒸着法などにより積層することにより、エミッタ配線層２上に絶縁層４とゲート電極５とを形成するとともに、エッチングマスク層７上に絶縁材料層４ａとゲート電極材料層５ａとを形成する（図６（ｅ））。
【００６１】
絶縁層４を蒸着法により形成する場合には、反応ガスとしてオゾンを１０％程度含有した酸素ガスを導入し、蒸着材料としてＳｉＯを充填したチムニー式の抵抗加熱法を用いて成膜することが好ましい。このような方法で形成された絶縁層４は良好な絶縁性を示す。
【００６２】
工程（ｆ）
続いて、緩衝フッ酸溶液を用いて、リフトオフ材としてのエッチングマスク層７をエッチング除去する。その結果、その上に積層されていた絶縁材料層４ａ及びゲート電極材料層５ａからなる積層体は剥落する。これにより、エミッタ３が露出する（図６（ｆ））。
【００６３】
工程（ｇ）
更に、必要に応じて、ゲート電極５をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより、図６（ｇ）の冷電子放出素子が得られる。
【００６４】
以上説明したように、本発明の図１の態様の冷電子放出素子においては、エミッタ材料として金属ではなくボロンドープしたｐ型伝導性を示す水素化アモルファスシリコンを使用することで、エミッションポイント界面に空乏層を生成させ、エミッション電流を制限できるようになる。これにより、エミッタ３自体に電流制御機能を付与し、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減できる。更に、半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができる。
【００６５】
次に、エミッタ材料としてｐ型半導体（例えば、ｐ型水素化アモルファスシリコン）とｎ型半導体（例えば、ｎ型水素化アモルファスシリコン）とを使用した本発明の図３の冷電子放出素子の製造方法を、図７に従って詳細に説明する。この製造方法は、図６の工程（ｂ）〜（ｄ）が以下の工程（ｂ´）〜（ｄ´）に代わっている以外は、図６で説明した通りである。
【００６６】
工程（ａ）
まず、絶縁性基板１上にエミッタ配線用金属薄膜を形成した後、フォトリソグラフィー法により所定形状にパターニングし、エミッタ配線層２を形成する（図７（ａ））。
【００６７】
工程（ｂ´）
次に、エミッタ配線層２上に、例えば、ｐ型水素化アモルファスシリコン薄膜等からなるｐ型半導体薄膜（３ａ）を形成し、続いてその上に、例えば、ｎ型水素化アモルファスシリコン薄膜等からなるｎ型半導体薄膜（３ｂ）を形成する（図７（ｂ））。
【００６８】
ｐ型半導体薄膜（３ａ）としてのｐ型水素化アモルファスシリコン薄膜の形成は、図６の工程（ｂ）において説明した通りである。また、ｎ型半導体薄膜（３ｂ）としてのｎ型水素化アモルファスシリコン薄膜は、反応ガスとしてシランとフォスフィンの混合ガスを使用し、更に希釈ガスとして水素を使用してＰＥＣＶＤ法により成膜する。このようなＰＥＣＶＤ成膜条件の一例として、ガス総流量５４０ｓｃｃｍ、ガス圧１Ｔｏｒｒ、基板温度３２０℃〜３４０℃、ＲＦパワー６０Ｗを示すことができる。
【００６９】
更に、ｐｎ界面を清浄に保つために、ｐ型半導体薄膜（３ａ）とｎ型半導体薄膜（３ｂ）は、それぞれ別の反応室でかつ真空中に搬送系を設置し連続的に形成することがより好ましい。
【００７０】
工程（ｃ´）
次に、ｎ型半導体薄膜（３ｂ）上に、エッチングマスク用材料を蒸着法やスパッタリング法などにより成膜し、フォトリソグラフィー法を利用してゲートの開口部に対応する形状と大きさとを有するエッチングマスク層７を形成する（図７（ｃ））。
【００７１】
工程（ｄ´）
次に、サイドエッチレートの高い条件のＲＩＥによりｎ型半導体薄膜（３ｂ）及びｐ型半導体薄膜（３ａ）を、エミッタ配線層２が露出するまでエッチングしてエミッタ３を形成する（図７（ｄ））。
【００７２】
工程（ｅ）
次に、絶縁性基板１のエミッタ配線層２側の表面上に、ＳｉＯ２等などの絶縁材料とＮｂ等のゲート電極材料とを蒸着法などにより積層することにより、エミッタ配線層２上に絶縁層４とゲート電極５とを形成するとともに、エッチングマスク層７上に絶縁材料層４ａとゲート電極材料層５ａとを形成する（図７（ｅ））。
【００７３】
工程（ｆ）
続いて、緩衝フッ酸溶液を用いて、リフトオフ材としてのエッチングマスク層７をエッチング除去する。その結果、その上に積層されていた絶縁材料層４ａ及びゲート電極材料層５ａからなる積層体は剥落する。これにより、エミッタ３が露出する（図７（ｆ））。
【００７４】
工程（ｇ）
更に、必要に応じて、ゲート電極５をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより図７（ｇ）の冷電子放出素子が得られる。
【００７５】
以上説明したように、本発明の図３の冷電子放出素子においては、エミッタ材料として金属ではなくｐ型半導体とｎ型半導体の積層体を使用する。これにより、エミッタ３内にｐｎ接合を形成することができ、ｐｎ接合面に空乏層を生成させ、エミッション電流を制限できるようになる。これによりエミッタ３自体に電流制御機能を付与し、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減できる。更に、半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができる。
【００７６】
次に、エミッタ材料としてｐ型半導体（例えば、ｐ型水素化アモルファスシリコン）とｎ型半導体（例えば、ｎ型水素化アモルファスシリコン）とを使用し、更にそれらから形成されるｐ型半導体薄膜とｎ型半導体薄膜との間に真性半導体薄膜を形成した本発明の図４の冷電子放出素子の製造方法を、図８に従って詳細に説明する。この製造方法は、図７の工程（ｂ´）及び（ｄ´）が、それぞれ工程（ｂｂ）及び（ｄｄ）に代わっている以外は、図７で説明した通りである。
【００７７】
工程（ａ）
まず、絶縁性基板１上にエミッタ配線用金属薄膜を形成した後、フォトリソグラフィー法により所定形状にパターニングし、エミッタ配線層２を形成する（図８（ａ））。
【００７８】
工程（ｂｂ）
次に、エミッタ配線層２上に、ｐ型水素化アモルファスシリコン薄膜等からなるｐ型半導体薄膜（３ａ）を形成し、続いてその上に、ノンドープの水素化アモルファスシリコン薄膜等からなる真性半導体薄膜（３ｃ）、更に、ｎ型水素化アモルファスシリコン薄膜等からなるｎ型半導体薄膜（３ｂ）を形成する（図８（ｂ））。
【００７９】
ｐ型半導体薄膜（３ａ）としてのｐ型水素化アモルファスシリコン薄膜の形成は、図６の工程（ｂ）において説明した通りである。また、ｎ型半導体薄膜（３ｂ）としてのｎ型水素化アモルファスシリコン薄膜の形成は、図７（ｂ´）において説明した通りである。
【００８０】
工程（ｃ´）
次に、ｎ型半導体薄膜（３ｂ）上に、エッチングマスク用材料を蒸着法やスパッタリング法などにより成膜し、フォトリソグラフィー法を利用してゲートの開口部に対応する形状と大きさとを有するエッチングマスク層７を形成する（図８（ｃ））。
【００８１】
工程（ｄｄ）
次に、サイドエッチレートの高い条件のＲＩＥによりｎ型半導体薄膜（３ｂ）、真性半導体薄膜（３ｃ）及びｐ型半導体薄膜（３ａ）を、エミッタ配線層２が露出するまでエッチングしてエミッタ３を形成する（図８（ｄ））。
【００８２】
工程（ｅ）
次に、絶縁性基板１のエミッタ配線層２側の表面上に、ＳｉＯ２等などの絶縁材料とＮｂ等のゲート電極材料とを蒸着法などにより積層することにより、エミッタ配線層２上に絶縁層４とゲート電極５とを形成するとともに、エッチングマスク層７上に絶縁材料層４ａとゲート電極材料層５ａとを形成する（図８（ｅ））。
【００８３】
工程（ｆ）
続いて、緩衝フッ酸溶液を用いて、リフトオフ材としてのエッチングマスク層７をエッチング除去する。その結果、その上に積層されていた絶縁材料層４ａ及びゲート電極材料層５ａからなる積層体は剥落する。これにより、エミッタ３が露出する（図８（ｆ））。
【００８４】
工程（ｇ）
更に、必要に応じて、ゲート電極５をフォトリソグラフィー法を用いて所定の形状にパターニングすることにより図８（ｇ）の冷電子放出素子が得られる。
【００８５】
以上説明したように、本発明の図４の冷電子放出素子においては、エミッタ材料として金属ではなくｐ型半導体とｎ型半導体とで真性半導体薄膜を挟持した積層体を使用する。これにより、エミッタ３内に、真性半導体薄膜が介在するｐｎ接合を形成することができ、ｐｎ接合面に空乏層を生成させ、エミッション電流の制御性がより向上する。これによりエミッタ３自体に電流制御機能を付与し、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減できる。更に、半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができる。
【００８６】
【実施例】
以下、本発明を実施例により具体的に説明する。
【００８７】
実施例１
図１の冷電子放出素子の製造例を図６を参照しながら説明する。
【００８８】
工程（ａ）
まず、ガラス基板１上にエミッタ配線層２の材料としてＣｒを膜厚約０．１μｍでスパッタリング法で成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層２をマトリクス配線形状にパターニングした（図６（ａ））。
【００８９】
工程（ｂ）
次に、エミッタ配線層２上に、ＰＥＣＶＤ法により、シラン、ジボラン、水素の混合ガス（シランに対するジボランの添加量１％）を反応ガスとして用いて、ｐ型半導体薄膜（３ａ）としてｐ型水素化アモルファスシリコン薄膜を０．８μｍ厚で成膜した（図６（ｂ））。
【００９０】
工程（ｃ）
次に、ＳｉＯ２を反応性の真空蒸着法により０．２μｍ厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径２μｍの円形マスク形状にパターニングすることにより、エッチングマスク層７を形成した（図６（ｃ））。
【００９１】
工程（ｄ）
次に、ＲＩＥ（導入ガス：ＳＦ６を６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）によりｐ型半導体薄膜（３ａ）を２．５分間エッチングすることによりエミッタ３を形成した（図６（ｄ））。
【００９２】
工程（ｅ）
次に、絶縁層４として０．６μｍ厚のシリコン酸化膜（蒸着源：ＳｉＯ、反応ガス：酸素＋約１０％オゾン、蒸着真空度：５×１０−６Ｔｏｒｒ）を蒸着し、続いて、その上にゲート電極用材料のＮｂを０．２μｍ厚で蒸着した。これにより、エミッタ３の周囲に位置する絶縁層４とゲート電極５とは、エミッタ３に接触することなく、エミッタ３に対してわずかな間隙をもって自己整合的に形成することができた（図６（ｅ））。
【００９３】
工程（ｆ）
工程（ｅ）で得られたものを、緩衝フッ酸溶液に室温で２分間浸漬することによりエッチングマスク層７をリフトオフし、その上に積層されていた絶縁材料層４ａ及びゲート電極材料層５ａの積層体が剥落した。これにより、図６（ｆ）の冷電子放出素子が得られた。
【００９４】
工程（ｇ）
次に、ゲート電極５のＮｂ膜をフォトリソグラフィー法によりマトリクス配線形状にパターニングすることにより図６（ｇ）に示すような冷電子放出素子を得た。
【００９５】
上述の冷電子放出素子を１００個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約０．８μｍとした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にかつ安定に冷電子を放出することができた。
【００９６】
実施例２
図３の冷電子放出素子の製造例を図７を参照しながら説明する。
【００９７】
工程（ａ）
まず、ガラス基板１上にエミッタ配線層２の材料としてＣｒを膜厚約０．１μｍでスパッタ成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層２をマトリクス配線形状にパターニングした（図７（ａ））。
【００９８】
工程（ｂ´）
次に、エミッタ配線層２上に、ＰＥＣＶＤ法により、シラン、ジボラン、水素の混合ガス（シランに対するジボランの添加量１％）を反応ガスとして用いて、ｐ型半導体薄膜（３ａ）としてｐ型水素化アモルファスシリコン薄膜を０．５μｍで形成した後、別の反応室へ大気にさらすことなく移動し、同様のＰＥＣＶＤ法により、シラン、フォスフィン、水素の混合ガス（シランに対するフォスフィンの添加量０．３％）を反応ガスとして用いて、ｎ型半導体薄膜３ｂとしてｎ型水素化アモルファスシリコン薄膜層を０．３μｍで形成した（図７（ｂ））。
【００９９】
工程（ｃ´）
次に、ＳｉＯ２を反応性の真空蒸着法により０．２μｍ厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径２μｍの円形マスク形状にパターニングすることにより、エッチングマスク層７を形成した（図７（ｃ））。
【０１００】
工程（ｄ´）
次に、ＲＩＥ（導入ガス：ＳＦ６を６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）によりｎ半導体薄膜（３ｂ）とｐ型半導体薄膜（３ａ）とを２．５分間エッチングすることによりエミッタ３を形成した（図７（ｄ））。
【０１０１】
工程（ｅ）
次に、絶縁層４として０．６μｍ厚のシリコン酸化膜（蒸着源：ＳｉＯ、反応ガス：酸素＋約１０％オゾン、蒸着真空度：５×１０−６Ｔｏｒｒ）を蒸着し、続いて、その上にゲート電極用材料のＮｂを０．２μｍ厚で蒸着した。これにより、エミッタ３の周囲に位置する絶縁層４とゲート電極５とは、エミッタ３に接触することなく、エミッタ３に対してわずかな間隙をもって自己整合的に形成することができた（図７（ｅ））。
【０１０２】
工程（ｆ）
工程（ｅ）で得られたものを、緩衝フッ酸溶液に室温で２分間浸漬することによりエッチングマスク層７をリフトオフし、その上に積層されていた絶縁材料層４ａ及びゲート電極材料層５ａの積層体が剥落した。これにより、図７（ｆ）の冷電子放出素子が得られた。
【０１０３】
工程（ｇ）
次に、ゲート電極５のＮｂ膜をフォトリソグラフィー法によりマトリクス配線形状にパターニングすることにより図７（ｇ）に示すような冷電子放出素子を得た。
【０１０４】
上述の冷電子放出素子を１００個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約０．８μｍとした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にかつ安定に冷電子を放出することができた。
【０１０５】
実施例３
図４の冷電子放出素子の製造例を図８を参照しながら説明する。
【０１０６】
工程（ａ）
まず、ガラス基板１上にエミッタ配線層２の材料としてＣｒを膜厚約０．１μｍでスパッタ成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層２をマトリクス配線形状にパターニングした（図８（ａ））。
【０１０７】
工程（ｂｂ）
次に、エミッタ配線層２上に、ＰＥＣＶＤ法により、シラン、ジボラン、水素の混合ガス（シランに対するジボランの添加量１％）を反応ガスとして用いて、ｐ型半導体薄膜（３ａ）としてｐ型水素化アモルファスシリコン薄膜を０．１μで形成した後、別の反応室へ大気にさらすことなく移動し、同様のＰＥＣＶＤ法により、シラン、水素の混合ガスを反応ガスとして用いて、真性半導体薄膜（３ｃ）として真性水素化アモルファスシリコン薄膜層を０．５μｍで形成した後、同様のＰＥＣＶＤ法により、シラン、フォスフィン、水素の混合ガス（シランに対するフォスフィンの添加量０．３％）を反応ガスとして用いて、ｎ型半導体薄膜（３ｂ）としてｎ型水素化アモルファスシリコン薄膜層を０．１５μｍで形成した（図８（ｂ））。
【０１０８】
工程（ｃ´）
次に、ＳｉＯ２を反応性の真空蒸着法により０．２μｍ厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径１．２μｍの円形マスク形状
にパターニングすることにより、エッチングマスク層７を形成した（図８（ｃ））。
【０１０９】
工程（ｄｄ）
次に、ＲＩＥ（導入ガス：ＳＦ６を６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）により、ｎ型半導体薄膜（３ｂ）と真性半導体薄膜（３ｃ）とｐ型半導体薄膜（３ａ）とを２．５分間エッチングすることによエミッタ３を形成した（図８（ｄ））。
【０１１０】
工程（ｅ）
次に、絶縁層４として０．６μｍ厚のシリコン酸化膜（蒸着源：ＳｉＯ、反応ガス：酸素＋約１０％オゾン、蒸着真空度：５×１０−６Ｔｏｒｒ）を蒸着し、続いて、その上にゲート電極用材料のＮｂを０．２μｍ厚で蒸着した。これにより、エミッタ３の周囲に位置する絶縁層４とゲート電極５とは、エミッタ３に接触することなく、エミッタ３に対してわずかな間隙をもって自己整合的に形成することができた（図８（ｅ））。
【０１１１】
工程（ｆ）
工程（ｅ）で得られたものを、緩衝フッ酸溶液に室温で２分間浸漬することによりエッチングマスク層７をリフトオフし、その上に積層されていた絶縁材料層４ａ及びゲート電極材料層５ａの積層体が剥落した。これにより、図８（ｆ）の冷電子放出素子が得られた。
【０１１２】
工程（ｇ）
次に、ゲート電極５のＮｂ膜をフォトリソグラフィー法によりマトリクス配線形状にパターニングすることにより図８（ｇ）に示すような冷電子放出素子を得た。
【０１１３】
上述の冷電子放出素子を１００個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約０．５μｍとした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にかつ安定に冷電子を放出することができた。
【０１１４】
実施例４
真性半導体薄膜として、ｎ型水素化アモルファスシリコン薄膜層を使用した図４の冷電子放出素子の製造例を図８を参照しながら説明する。
【０１１５】
工程（ａ）
まず、ガラス基板１上にエミッタ配線層２の材料としてＣｒを膜厚約０．１μｍでスパッタ成膜した。続いて、フォトリソグラフィー法によりエミッタ配線層２をマトリクス配線形状にパターニングした（図８（ａ））。
【０１１６】
工程（ｂｂ）
次に、エミッタ配線層２上に、ＰＥＣＶＤ法により、シラン、ジボラン、水素の混合ガス（シランに対するジボランの添加量１％）を反応ガスとして用いて、ｐ型半導体薄膜（３ａ）としてｐ型水素化アモルファスシリコン薄膜を０．１μで形成した後、別の反応室へ大気にさらすことなく移動し、同様のＰＥＣＶＤ法により、シラン、水素の混合ガスを反応ガスとして用いて、真性半導体薄膜（３ｃ）としてｎ型水素化アモルファスシリコン薄膜層を０．２μｍで形成した後、同様のＰＥＣＶＤ法により、シラン、フォスフィン、水素の混合ガス（シランに対するフォスフィンの添加量０．３％）を反応ガスとして用いて、ｎ型半導体薄膜（３ｂ）としてｎ型水素化アモルファスシリコン薄膜層を０．４５μｍで形成した（図８（ｂ））。
【０１１７】
工程（ｃ´）
次に、ＳｉＯ２を反応性の真空蒸着法により０．２μｍ厚で成膜し、続いて、フォトリソグラフィー法により、エミッタ形成用に直径１．２μｍの円形マスク形状にパターニングすることにより、エッチングマスク層７を形成した（図８（ｃ））。
【０１１８】
工程（ｄｄ）
次に、ＲＩＥ（導入ガス：ＳＦ６を６０ｓｃｃｍ／パワー１００Ｗ／ガス圧４．５Ｐａ）により、ｎ型半導体薄膜（３ｂ）と真性半導体薄膜（３ｃ）とｐ型半導体薄膜（３ａ）とを２．５分間エッチングすることによエミッタ３を形成した（図８（ｄ））。
【０１１９】
工程（ｅ）
次に、絶縁層４として０．６μｍ厚のシリコン酸化膜（蒸着源：ＳｉＯ、反応ガス：酸素＋約１０％オゾン、蒸着真空度：５×１０−６Ｔｏｒｒ）を蒸着し、続いて、その上にゲート電極用材料のＮｂを０．２μｍ厚で蒸着した。これにより、エミッタ３の周囲に位置する絶縁層４とゲート電極５とは、エミッタ３に接触することなく、エミッタ３に対してわずかな間隙をもって自己整合的に形成することができた（図８（ｅ））。
【０１２０】
工程（ｆ）
工程（ｅ）で得られたものを、緩衝フッ酸溶液に室温で２分間浸漬することによりエッチングマスク層７をリフトオフし、その上に積層されていた絶縁材料層４ａ及びゲート電極材料層５ａの積層体が剥落した。これにより、図８（ｆ）の冷電子放出素子が得られた。
【０１２１】
工程（ｇ）
次に、ゲート電極５のＮｂ膜をフォトリソグラフィー法によりマトリクス配線形状にパターニングすることにより図８（ｇ）に示すような冷電子放出素子を得た。
【０１２２】
上述の冷電子放出素子を１００個集積したアレイを試作し以下のように試験し、評価した。即ち、各素子のエミッタ電極−ゲート電極間の距離を約０．５μｍとした構造の素子に対し、蛍光体を塗布した透明電極（アノード）を有するガラス板部材を距離３０ｍｍで対向させ、エミッタ電極−ゲート電極間にゲート電極側が正となる極性で引き出し電圧を印加したところ、良好にかつ安定に冷電子を放出することができた。
【０１２３】
なお、以上の実施例３及び４を作製した冷電子放出素子のエミッタを構成する水素化アモルファスシリコンからなる積層膜において、実際の素子で使用される逆バイアス時の電流電圧特性はそれぞれ異なり、真性半導体薄膜層が薄い実施例３における積層膜では大きく、実施例４の積層膜では小さい。従って、この真性半導体薄膜層の厚みをコントロールすることにより、エミッション電流の飽和領域における電流値を制御することが可能となる。
【０１２４】
【発明の効果】
本発明の冷電子放出素子によれば、動作電圧を上昇させることなく局所的な大電流を抑えるとともに、個々の素子で制御することで電流変動を最小限に低減でき、さらには半導体薄膜として水素化アモルファスシリコン薄膜を使用することにより、低コストで大面積化の容易なガラス基板を使用することができるようになる。
【０１２５】
従って、低電圧で動作可能な、かつ電流安定性の高い冷電子放出素子を得ることができる。更に、フラットパネルディスプレイに応用した場合にも、大画面で高画質の画像が、低消費電力で得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の冷電子放出素子の一態様の概略の断面斜視図である。
【図２】本発明の冷電子放出素子の他の態様の概略の断面斜視図である。
【図３】本発明の冷電子放出素子の別の態様の概略の断面斜視図である。
【図４】本発明の冷電子放出素子の更に別の態様の概略の断面斜視図である。
【図５】本発明の冷電子放出素子の更に別の態様の概略の断面斜視図である。
【図６】図１の冷電子放出素子の概略の製造工程図（同図（ａ）〜（ｇ））である。
【図７】図３の冷電子放出素子の概略の製造工程図（同図（ａ）〜（ｇ））である。
【図８】図４の冷電子放出素子の概略の製造工程図（同図（ａ）〜（ｇ））である。
【図９】図１の冷電子放出素子のエネルギーダイヤグラム（同図（ａ））と図３の冷電子放出素子のエネルギーダイヤグラム（同図（ｂ））である。
【図１０】従来の冷電子放出素子の概略の断面斜視図である。
【図１１】従来の冷電子放出素子の概略の製造工程図（同図（ａ）〜（ｄ））である。
【図１２】従来の別の冷電子放出素子の概略の断面斜視図である。
【符号の説明】
１      絶縁性基板
２      エミッタ配線層
３      エミッタ
３ａ    ｐ型半導体薄膜
３ａ´  ｐ型半導体部
３ｂ    ｎ型半導体薄膜
３ｂ´  ｎ型半導体部
３ｃ    真性半導体薄膜
４      絶縁層
５      ゲート電極
６      オーミック層
７      エッチングマスク層
９１    絶縁性基板
９２    導電層
９３    絶縁層
９４    ゲート電極
９５    リフトオフ材
９６    エミッタ
１０１  絶縁性基板
１０２  導電層
１０３  抵抗層
１０４  絶縁層
１０５  ゲート電極
１０６  エミッタ
Ａ      開口部
Ｐ      ｐ型半導体
Ｖ      真空
ｅ      電子
ｈ      正孔
Ｌ      空乏層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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