(57)【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板の表面に形成され、一方向に延びるウェル線と、
上記半導体基板の上方に形成され、上記ウェル線と交差するワード線と、
上記ウェル線と上記ワード線との間に形成され、強誘電体膜を含むゲート絶縁膜と、
上記ウェル線の表面に平面視で前記ワード線を間に挟むようにして形成されたソース及びドレインと、
上記ドレインに接続されたビット線と、
上記ワード線と上記ウェル線との間に電圧を印加する電圧印加手段と、
上記ソースの電圧を上記ウェル線とは独立して制御するソース電圧制御手段と、
上記強誘電体膜の分極状態の違いを、上記ソース及び上記ドレインを備え上記ワード線をゲートとする電界効果トランジスタのしきい値電圧の違いとして上記ビット線を介して検出する検出手段と、
を有し、
上記電圧印加手段は、書き込むデータの種類に応じて、上記ワード線と上記ウェル線との間に、第１の電圧、上記第１の電圧とは逆極性の第２の電圧及び上記強誘電体膜を飽和分極状態にしない範囲で上記第１の電圧とは大きさの異なる第３の電圧のうちから一の電圧を選択して印加することを特徴とする強誘電体メモリ。
【請求項２】
上記第１の電圧及び上記第２の電圧が、上記強誘電体膜を夫々飽和分極状態にする電圧であることを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
上記電圧印加手段が、上記第３の電圧とは逆極性の第４の電圧を上記ワード線と上記ウェル線との間に印加することを特徴とする請求項１又は２に記載の強誘電体メモリ。
【請求項４】
上記第３の電圧が、電圧除去後に上記強誘電体膜を実質的に非分極状態にする電圧であることを特徴とする請求項１〜３のいずれか１項に記載の強誘電体メモリ。
【請求項５】
上記電圧印加手段が、上記第１の電圧と上記第３の電圧との中間の大きさを有する第５の電圧及び上記第５の電圧とは逆極性の第６の電圧を夫々上記ワード線と上記ウェル線との間に印加することを特徴とする請求項１〜４のいずれか１項に記載の強誘電体メモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は強誘電体メモリに関し、特に、３値以上の情報を記憶することが可能で不揮発性を有する強誘電体メモリに関する。
【０００２】
【従来の技術】
強誘電体材料は、電界と分極の大きさとが非線形であり、印加電界の履歴によって分極の大きさが異なるヒステリシス特性を有する。強誘電体メモリは、このヒステリシス特性を利用して情報を記憶するメモリであり、現在、強誘電体を容量絶縁膜としたコンデンサとトランジスタとを組み合わせたメモリセルを有するものが主として提案されている。
【０００３】
このような強誘電体メモリについて、メモリ容量を拡大する観点から、１つのメモリセルに３値以上の情報を記憶させることが提案されている。例えば、特開平５−２８７７３号公報及び特開平５−２８７７４号公報には、強誘電体を容量絶縁膜としたコンデンサにおいて、１個の強誘電体の表裏両面に夫々複数の電極を並列に配置し、各電極間の電界を制御することにより、１つのメモリセルに３値以上の情報を記憶させるようにした強誘電体メモリが開示されている。
【０００４】
また、特開平５−８９６９１号公報には、強誘電体を容量絶縁膜とした１つのコンデンサと４つのＭＯＳＦＥＴによってコンデンサの分極状態を変化させることで３値を記憶できるようにした強誘電体メモリが開示されている。
【０００５】
【発明が解決しようとする課題】
しかし、上述のような強誘電体を容量絶縁膜としたコンデンサとトランジスタとを組み合わせたメモリセルを有する強誘電体メモリでは、特に、３値以上の情報を記憶させようとした場合、１つのメモリセル当たりの素子数が多くなるために、結局、メモリ容量を拡大することに適しないという問題があった。
【０００６】
一方、強誘電体を電界効果トランジスタのゲート絶縁膜の一部として用いることにより、１個の電界効果トランジスタのみからメモリセルを構成した不揮発性の強誘電体メモリが提案されている（“Ｐｈｙｓｉｃｓ  ｏｆ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｎｏｎｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ”    Ｓ．Ｌ．Ｍｉｌｌｅｒ  ａｎｄ  Ｐ．Ｊ．ＭｃＷｈｏｒｔｅｒ，  Ｊ．Ａｐｐｌ．Ｐｈｙｓ．７２（１２），１５  Ｄｅｃｅｍｂｅｒ  １９９２  ）。しかしながら、この文献には、強誘電体メモリトランジスタ（ＦＥＭＦＥＴ）の特性が開示されているに過ぎず、３値以上の情報を記憶するためにＦＥＭＦＥＴを用いることについては何ら開示されていない。
【０００７】
そこで、本発明は、強誘電体をゲート絶縁膜として用いた電界効果トランジスタのみからメモリセルが構成されているとともに、３値以上の情報を記憶することができる強誘電体メモリを提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の強誘電体メモリは、半導体基板と、上記半導体基板の表面に形成され、一方向に延びるウェル線と、上記半導体基板の上方に形成され、上記ウェル線と交差するワード線と、上記ウェル線と上記ワード線との間に形成され、強誘電体膜を含むゲート絶縁膜と、上記ウェル線の表面に平面視で前記ワード線を間に挟むようにして形成されたソース及びドレインと、上記ドレインに接続されたビット線と、上記ワード線と上記ウェル線との間に電圧を印加する電圧印加手段と、上記ソースの電圧を上記ウェル線とは独立して制御するソース電圧制御手段と、上記強誘電体膜の分極状態の違いを、上記ソース及び上記ドレインを備え上記ワード線をゲートとする電界効果トランジスタのしきい値電圧の違いとして上記ビット線を介して検出する検出手段と、を有し、上記電圧印加手段は、書き込むデータの種類に応じて、上記ワード線と上記ウェル線との間に、第１の電圧、上記第１の電圧とは逆極性の第２の電圧及び上記強誘電体膜を飽和分極状態にしない範囲で上記第１の電圧とは大きさの異なる第３の電圧のうちから一の電圧を選択して印加することを特徴とする。
【０００９】
本発明の一態様においては、上記第１の電圧及び上記第２の電圧が、上記強誘電体膜を夫々飽和分極状態にする電圧である。
【００１０】
本発明の一態様においては、上記電圧印加手段が、上記第３の電圧とは逆極性の第４の電圧を上記ワード線と上記ウェル線との間に印加する。
【００１１】
本発明の一態様においては、上記第３の電圧が、電圧除去後に上記強誘電体膜を実質的に非分極状態にする電圧である。
【００１２】
本発明の一態様においては、上記電圧印加手段が、上記第１の電圧と上記第３の電圧との中間の大きさを有する第５の電圧及び上記第５の電圧とは逆極性の第６の電圧を夫々上記ワード線と上記ウェル線との間に印加する。
【００１３】
【作用】
メモリセルのゲート電極に大きさの異なる少なくとも３種類の電圧を印加する手段を具備しているために強誘電体膜の分極状態を少なくとも３種類に変化させることができる。従って、少なくとも３値の情報を記憶することができる。
【００１４】
また、強誘電体膜を飽和分極状態にする電圧を印加したり、電圧除去後に強誘電体膜を非分極状態にする電圧を印加することによって、強誘電体膜の分極状態の差異が明確になり、その検出が容易になる。
【００１５】
また、印加する電圧を種々に選定することによって、強誘電体膜の分極状態を４種類以上に変化させることもでき、その場合には、より多くの情報を記憶することができる。
【００１６】
【実施例】
以下、本発明を実施例につき図面を参照して説明する。
【００１７】
図１は、本発明の一実施例による強誘電体メモリのメモリセルアレイを構成するメモリセルのうち、縦横夫々の方向に２個づつ、計４つのメモリセルＭＣ１  〜ＭＣ４  が接続されている様子を示す部分平面図である。図１において、ワード線ＷＬ１  、ＷＬ２  と直交する方向には、ビット線ＢＬ１  、ＢＬ２  が夫々形成されている。また、ワード線ＷＬ１  とＷＬ２  との間には、これらと平行にソース線ＳＬが形成されている。さらに、ビット線ＢＬ１  、ＢＬ２  の下方には、これらと平行にウェル線ＢＵＬ１  、ＢＵＬ２  が夫々形成されている。
【００１８】
ビットコンタクトＢＣ１  、ＢＣ２  においては、ビット線ＢＬ１  とメモリセルＭＣ１  のドレイン２１及びメモリセルＭＣ３  のドレイン２３とが夫々接続されている。ビットコンタクトＢＣ３  、ＢＣ４  においては、ビット線ＢＬ２  とメモリセルＭＣ２  のドレイン２２及びメモリセルＭＣ４  のドレイン２４とが夫々接続されている。ソースコンタクトＳＣ１  においては、ソース線ＳＬとメモリセルＭＣ１  、ＭＣ３  に共通のソース２５とが接続されている。ソースコンタクトＳＣ２  においては、ソース線ＳＬとメモリセルＭＣ２  、ＭＣ４  に共通のソース２６とが接続されている。
【００１９】
図２は、図１のＩＩ−ＩＩ線での断面図である。図２において、シリコン基板３１には、ウェル領域であるウェル線ＢＵＬ１  、ＢＵＬ２  が夫々形成されている。また、シリコン基板３１上には、図示省略した絶縁膜を介してゲート電極であるワード線ＷＬ１  が形成されており、ワード線ＷＬ１  上にはビット線ＢＬ１  、ＢＬ２  が夫々形成されている。ワード線ＷＬ１  とウェル線ＢＵＬ１  、ＢＵＬ２  との間には、ゲート絶縁膜として強誘電体膜であるＰＺＴ膜３２が形成されている。
【００２０】
図３は、図１のＩＩＩ  −ＩＩＩ  線での断面図である。図３において、シリコン基板３１には、ウェル線ＢＵＬ１  、ＢＵＬ２  及びこれらに囲まれたソース２５、２６が夫々形成されている。また、シリコン基板３１上には、図示省略した絶縁膜を介してビット線ＢＬ１  、ＢＬ２  及びソース線ＳＬが夫々形成されている。ソース線ＳＬは、ソースコンタクトＳＣ１  、ＳＣ２  を介して夫々ソース２５、２６と接続されている。
【００２１】
図４は、図１のＩＶ−ＩＶ線での断面図である。図４において、シリコン基板３１のウェル線ＢＵＬ１  内には、ドレイン２１、２３及びソース２５が夫々形成されている。ドレイン２１とソース２５及びドレイン２３とソース２５の間のシリコン基板３１上には、ＰＺＴ膜３２を介してワード線ＷＬ１  、ＷＬ２  が夫々形成されている。また、ワード線ＷＬ１  上に形成されたビット線ＢＬ１  、ＢＬ２  は、ビットコンタクトＢＣ１  、ＢＣ２  を介して夫々ドレイン２１、２３と接続されている。
【００２２】
図５は、図１に示すメモリセルアレイの等価回路図である。図５において、ワード線ＷＬ１  はメモリセルＭＣ１  、ＭＣ２  のゲート電極に夫々接続されており、ワード線ＷＬ２  はメモリセルＭＣ３  、ＭＣ４  のゲート電極に夫々接続されている。また、ビット線ＢＬ１  はメモリセルＭＣ１  、ＭＣ３  のドレインに夫々接続されており、ビット線ＷＬ２  はメモリセルＭＣ２  、ＭＣ４  のドレインに夫々接続されている。また、ウェル線ＢＵＬ１  はメモリセルＭＣ１  、ＭＣ３  の基板端子に夫々接続されており、ウェル線ＢＵＬ２  はメモリセルＭＣ２  、ＭＣ４  の基板端子に夫々接続されている。さらに、ソース線ＳＬはメモリセルＭＣ１  〜ＭＣ４  のソースに夫々接続されている。
【００２３】
図６は、本実施例の各メモリセルにおいて、そのゲート電極に印加される電圧ＶＧＢ（＝ゲート電極の電位−ウェルの電位）と強誘電体の分極の大きさとの関係（ヒステリシス特性）を示すグラフである。
【００２４】
まず、分極していない状態“Ｃ”又は負に大きく分極した状態“Ｂ”にある強誘電体を有するメモリセルにＶＧＢ＝Ｖ１  の正の高電圧を印加すると、強誘電体は分極が正に飽和した状態“Ｄ”となる。そして、このときにＶＧＢ＝０とすると、強誘電体は正に大きく分極した状態“Ａ”となる。
【００２５】
次に、分極していない状態“Ｃ”又は正に大きく分極した状態“Ａ”にある強誘電体を有するメモリセルにＶＧＢ＝−Ｖ１  の負の高電圧を印加すると、強誘電体は分極が負に飽和した状態“Ｅ”となる。そして、このときにＶＧＢ＝０とすると、強誘電体は負に大きく分極した状態“Ｂ”となる。
【００２６】
次に、負に大きく分極した状態“Ｂ”にある強誘電体を有するメモリセルに、適宜選択したＶＧＢ＝Ｖ２  （０＜Ｖ２  ＜Ｖ１  ）の正の高電圧を印加すると、強誘電体は状態“Ｄ”よりも弱く正に分極した状態“Ｆ”となる。そして、このときにＶＧＢ＝０とすると、強誘電体は分極していない状態（非分極状態）“Ｃ”（又はその近傍の状態）となる。
【００２７】
次に、正に大きく分極した状態“Ａ”にある強誘電体を有するメモリセルにＶＧＢ＝−Ｖ２  の負の高電圧を印加すると、強誘電体は状態“Ｅ”よりも弱く負に分極した状態“Ｇ”となる。そして、このときにＶＧＢ＝０とすると、強誘電体は分極していない状態“Ｃ”（又はその近傍の状態）となる。
【００２８】
図７は、図６に対応して強誘電体が状態“Ａ”、“Ｃ”及び“Ｂ”のときの、メモリセルのドレイン電流Ｉとゲート電圧ＶＧＢとの関係を夫々示すグラフである。図７において、左側の曲線が状態“Ａ”、中央の曲線が状態“Ｃ”、右側の曲線が状態“Ｂ”に夫々対応する。
【００２９】
状態“Ａ”においては、強誘電体が正に大きく分極しているために、メモリセルのしきい値電圧ＶｔＡは、分極していない状態“Ｃ”でのしきい値電圧ＶｔＣよりも小さくなっている。また、状態“Ｂ”においては、強誘電体が負に大きく分極しているために、メモリセルのしきい値電圧ＶｔＢは、分極していない状態“Ｃ”でのしきい値電圧ＶｔＣよりも大きくなっている。
【００３０】
このように、強誘電体を３つの分極状態“Ａ”、“Ｃ”及び“Ｂ”に変化させることによって、メモリセルのしきい値電圧を異なる３種類に制御することができるので、このしきい値電圧の値に応じてメモリセルに３値の情報を記憶させることができる。
【００３１】
尚、例えば、１個のメモリセルに４値を記憶させる場合には、状態“Ｂ”にある強誘電体を有するメモリセルに適宜選択したＶＧＢ＝Ｖ３  （Ｖ２  ＜Ｖ３  ＜Ｖ１  ）の正の高電圧を印加した後にＶＧＢ＝０とすることによって、強誘電体を状態“Ａ”の略半分程度の分極を有する状態にする。また、状態“Ａ”にある強誘電体を有するメモリセルにＶＧＢ＝−Ｖ３  の負の高電圧を印加した後にＶＧＢ＝０とすることによって、強誘電体を状態“Ｂ”の略半分程度の分極を有する状態にする。これによって、各メモリセルは状態“Ａ”、“Ｂ”以外に更に２つの状態を取ることができて４値の記憶が可能になる。
【００３２】
このように、各メモリセルのゲート電圧ＶＧＢを電圧Ｖ２  と電圧Ｖ１  の間で適宜調節することによって、各メモリセルのしきい値電圧を状態“Ａ”と状態“Ｃ”との間及び状態“Ｂ”と状態“Ｃ”との間で任意に変化させることができる。従って、それらに対応して、各メモリセルに４値以上の情報を記憶させることが可能となる。
【００３３】
図８に、本実施例の強誘電体メモリの回路ブロック図を示す。
【００３４】
図８において、メモリセルアレイＭＡＲＹは、ゲート絶縁膜として強誘電体膜を用いたメモリセルトランジスタをマトリックス状に配列したものである。アドレス入力端子ＡＤは、書き換え時又は読み出し時に選択するメモリセルトランジスタを決定するための信号を入力する端子である。制御入力端子ＣＮＴ０  は、書き換え、読み出し等のモードを選択するための信号を入力する端子である。データ入出力端子ＤＩＯは、読み出し時には記憶されたデータを出力し、書き換え時にはメモリセルトランジスタに書き込むデータを入力する端子である。
【００３５】
アドレスバッファＡＤＢＦは、アドレス入力端子ＡＤからの信号をラッチし、出力信号ＡＸを、列デコーダＲＤＥＣ、行デコーダＣＤＥＣ及びウェル線選択回路ＢＵＤＥＣに夫々出力する回路である。
【００３６】
列デコーダＲＤＥＣ、行デコーダＣＤＥＣ及びウェル線選択回路ＢＵＤＥＣは、書き換え時又は読み出し時に、メモリセルアレイＭＡＲＹのワード線（列線）ＷＬ、ビット線（行線）ＢＬ及びウェル線ＢＵＬを夫々選択するための回路である。
【００３７】
マルチプレクサＭＰＸは、行デコーダＣＤＥＣからのマルチプレクサ選択信号ＰＹを制御入力とし、読み出し時に、選択されたビット線のみをデータ線ＤＢと導通させ、非選択ビット線とは非導通とし、書き換え時に、総てのビット線をデータ線ＤＢと非導通とするための回路である。
【００３８】
チップ制御回路ＣＣＮＴは、制御入力端子ＣＮＴ０  からの信号によって、チップ選択状態、読み出し状態、書き換え状態等のモードを選択する制御信号ＰＤＱ、ＲＤ及びＣＮＴ１  のうち、制御信号ＰＤＱをアドレスバッファＡＤＢＦに出力し、制御信号ＲＤを行デコーダＣＤＥＣ、センスアンプ回路ＳＡＭＰ、データ出力バッファＤＯＢＦ、ソース線電圧制御回路ＳＬＣＮＴ及びウェル電位制御回路ＢＵＣＮＴに夫々出力し、制御信号ＣＮＴ１  をライト状態制御回路ＷＣＮＴに出力する回路である。
【００３９】
ライト状態制御回路ＷＣＮＴは、チップ制御回路ＣＣＮＴの出力ＣＮＴ１  と、入力データ／出力データ比較回路ＤＰＲＧの出力ＤＡＴを入力信号とし、書き換え時において、ワード線ＷＬ及びウェル線ＢＵＬに印加する電圧を制御する信号ＰＲＧ０  、ＰＲＧ１  のうち、信号ＰＲＧ０  を列デコーダＲＤＥＣ、ウェル電位制御回路ＢＵＣＮＴ、正高電圧発生／制御回路ＰＶＣＮＴ及び負高電圧発生／制御回路ＮＶＣＮＴに夫々出力し、信号ＰＲＧ１  を行デコーダＣＤＥＣ、ソース線電圧制御回路ＳＬＣＮＴ及びウェル電位制御回路ＢＵＣＮＴに夫々出力する回路である。
【００４０】
正高電圧発生／制御回路ＰＶＣＮＴ及び負高電圧発生／制御回路ＮＶＣＮＴは、ライト状態制御回路ＷＣＮＴの出力ＰＲＧ０  を入力信号とし、書き換え時にワード線ＷＬ及びウェル線ＢＵＬに印加する正負の高電圧を発生／制御するための信号ＶＰ  、ＶＮ  を夫々発生する回路である。これらの信号ＶＰ  、ＶＮ  は、ウェル電位制御回路ＢＵＣＮＴ及び列デコーダＲＤＥＣに夫々供給される。
【００４１】
ウェル電位制御回路ＢＵＣＮＴは、チップ制御回路ＣＣＮＴの出力ＲＤ、ライト状態制御回路ＷＣＮＴの出力ＰＲＧ０  、ＰＲＧ１  、正高電圧発生／制御回路ＰＶＣＮＴの出力ＶＰ  及び負高電圧発生／制御回路ＮＶＣＮＴの出力ＶＮ  を入力信号とし、書き換え、読み出し等のモードの違い及び書き込むデータの違いに応じて、ウェル線ＢＵＬに印加する電圧を制御する信号ＢＸをウェル線選択回路ＢＵＤＥＣに出力する回路である。
【００４２】
ソース線電圧制御回路ＳＬＣＮＴは、ライト状態制御回路ＷＣＮＴの出力ＰＲＧ１  及びチップ制御回路ＣＣＮＴの出力ＲＤを入力信号とし、書き換え、読み出し等のモードの違い及び書き込むデータの違いに応じて、ソース線ＳＬに印加する電圧を制御する回路である。
【００４３】
データ出力バッファＤＯＢＦは、チップ制御回路ＣＣＮＴの出力ＲＤを制御入力とし、読み出し時にセンスアンプ回路ＳＡＭＰの出力ＤＯＵＴをラッチしてデータ入出力端子ＤＩＯに出力する回路である。
【００４４】
データ入力バッファＤＩＢＦは、データ書き換え時にデータ入出力端子ＤＩＯからの入力をラッチして出力信号ＤＩＮを入力データ／出力データ比較回路ＤＰＲＧに出力する回路である。
【００４５】
センスアンプ回路ＳＡＭＰは、チップ制御回路ＣＣＮＴの出力ＲＤを制御入力、データ線ＤＢをデータ入力とし、読み出しデータをデータ出力バッファＤＯＢＦ及び入力データ／出力データ比較回路ＤＰＲＧに夫々出力信号ＤＯＵＴとして出力する。
【００４６】
入力データ／出力データ比較回路ＤＰＲＧは、センスアンプ回路ＳＡＭＰの出力ＤＯＵＴ及びデータ入力バッファＤＩＢＦの出力ＤＩＮを入力信号とし、各々の信号を比較した結果により、ライト状態制御回路ＷＣＮＴを制御する信号ＤＡＴを出力する回路である。
【００４７】
次に、本実施例の強誘電体メモリの書き換え及び読み出し動作を、図５〜図９を参照しながら説明する。尚、以下の説明において、３つのデータ“１”、“０”及び“−１”は、図６で説明した３つの分極状態“Ａ”、“Ｃ”及び“Ｂ”に夫々対応するものとする。
【００４８】
本実施例の強誘電体メモリの書き換え及び読み出し動作を〔表１〕に示す。
【００４９】
【表１】
0003588376.tif 000002
【００５０】
最初に、書き換え動作について説明する。まず、図８のチップ制御回路ＣＣＮＴによって書き換えモードが選択されると、例えば信号ＰＤＱがハイ電圧となり、アドレスバッファＡＤＢＦが活性化する。すると、メモリセルアレイＭＡＲＹで１本のワード線及びウェル線が夫々選択される。尚、書き換えモードにおいて、非選択ワード線、総てのビット線及びソース線は、フローティング（又はハイインピーダンス）である。
【００５１】
データ入出力端子ＤＩＯより“１”に相当するデータが入力されると（図９のステップＳ１）、そのデータはデータ入力バッファＤＩＢＦ及び入力データ／出力データ比較回路ＤＰＲＧを通じてライト状態制御回路ＷＣＮＴに送られ、このライト状態制御回路ＷＣＮＴからの制御出力ＰＲＧ０  により正高電圧発生／制御回路ＰＶＣＮＴ及び負高電圧発生／制御回路ＮＶＣＮＴが夫々“１”書き込み状態となる。そして、正の高電圧Ｖ１  ／２及び負の高電圧−Ｖ１  ／２を夫々発生し、列デコーダＲＤＥＣ及びウェル電位制御回路ＢＵＣＮＴに夫々出力する。一方、ライト状態制御回路ＷＣＮＴからの制御出力ＰＲＧ０  は、列デコーダＲＤＥＣ、ウェル電位制御回路ＢＵＣＮＴにも夫々入力され、アドレス入力端子ＡＤからアドレスバッファＡＤＢＦを介して入力されたアドレス入力信号により選択されたワード線に正の高電圧Ｖ１  ／２が、選択されたウェル線には負の高電圧−Ｖ１  ／２が夫々印加される。また、非選択のウェル線には正の高電圧Ｖ１  ／２が印加される。
【００５２】
例えば、図５において、メモリセルトランジスタＭＣ１  が選択されたときには、ワード線ＷＬ１  とウェル線ＢＵＬ１  とが夫々選択され、メモリセルトランジスタＭＣ１  のゲート電極−ウェル間には正の高電圧Ｖ１  が印加されることになり、図６において例えば分極状態“Ｃ”又は“Ｂ”が分極状態“Ｄ”に変化する。しかる後、メモリセルトランジスタＭＣ１  のゲート電極−ウェル間に印加される電圧を０Ｖにすることによって、分極状態“Ｄ”は状態“Ａ”に変化する。つまり、選択されたメモリセルトランジスタＭＣ１  には“１”が書き込まれたことになる（図９のステップＳ２）。
【００５３】
尚、このとき、メモリセルトランジスタＭＣ２  においては、ゲート電極−ウェル間の電圧は０Ｖであるので、分極の状態は変化せず、データは書き換えられない。また、メモリセルトランジスタＭＣ３  、ＭＣ４  においては、ワード線ＷＬ２  がフローティングであるために、ゲート電極−ウェル間には正負いずれの高電圧も印加されず、従って、分極の状態は変化せず、データは書き換えられない。つまり、選択されたメモリセルトランジスタＭＣ１  にのみ“１”が書き込まれる。
【００５４】
次に、データ入力端子ＤＩＯより“−１”に相当するデータが入力されると（図９のステップＳ１）、“１”に相当するデータが入力されたときと同様の動作により、選択ワード線及び非選択ウェル線に負の高電圧−Ｖ１  ／２が、選択ウェル線には正の高電圧Ｖ１  ／２が夫々印加される。従って、選択されたメモリセルトランジスタのゲート電極−ウェル間に負の高電圧−Ｖ１  が印加されることになり、図６において、例えば分極状態“Ａ”又は“Ｃ”であったものが、分極状態“Ｅ”を経て“Ｂ”に変化する。つまり、選択されたメモリセルトランジスタには“−１”が書き込まれたことになる（図９のステップＳ３）。尚、“−１”を書き込む場合も、“１”を書き込む場合と同様の理由により、非選択メモリセルトランジスタのデータは書き換えられない。
【００５５】
次に、データ入力端子ＤＩＯより“０”に相当するデータが入力されると（図９のステップＳ１）、まず、選択されたワード線に正の高電圧Ｖ１  ／２、選択されたウェル線に負の高電圧−Ｖ１  ／２、非選択のウェル線にＶ１  ／２を夫々印加し、選択されたメモリセルトランジスタを“１”に強制的に書き換える（図９のステップＳ４）。次に、選択されたワード線に負の高電圧−Ｖ２  ／２、選択されたウェル線に正の高電圧Ｖ２  ／２、非選択のウェル線に−Ｖ２  ／２を夫々与え、選択されたメモリセルトランジスタのゲート電極−ウェル間に電圧Ｖ２  を印加する。しかる後、選択されたメモリセルトランジスタのゲート電極−ウェル間に印加される電圧を０Ｖにすることによって、この選択されたメモリセルトランジスタは“０”に書き換えられる（図９のステップＳ５）。尚、選択されたメモリセルトランジスタを“１”ではなく“−１”に書き換えてから、選択されたワード線に正の高電圧Ｖ２  ／２、選択されたウェル線に負の高電圧−Ｖ２  ／２、非選択のウェル線にＶ２  ／２を夫々印加することによって、選択されたメモリセルトランジスタを“０”に書き換えるように構成してもよい。
【００５６】
次に、“０”書き込みの別の方法について説明する。データ入力端子ＤＩＯより“０”に相当するデータが入力されると（図９のステップＳ１）、まず、書き込み前読み出しモードとなり、アドレス入力信号に応じて１本のワード線と１本のビット線が選択される。このとき選択ワード線には、例えば５Ｖ、選択ビット線には例えば１Ｖが印加され、非選択ワード線、ウェル線、ソース線及び非選択ビット線には夫々０Ｖが印加される。この結果、選択されたメモリセルトランジスタのしきい値電圧の違いによって“１”、“０”又は“−１”に相当するデータがセンスアンプ回路ＳＡＭＰから出力され、入力データ／出力データ比較回路ＤＰＲＧの入力となる。
【００５７】
入力データ／出力データ比較回路ＤＰＲＧは、書き込み前読み出しにおける選択メモリセルからの読み出しデータに応じて、“１”→“０”、“−１”→“０”又は“０”→“０”への書き換えで夫々異なる制御信号をライト状態制御回路ＷＣＮＴに出力する。ライト状態制御回路ＷＣＮＴは、入力データ／出力データ比較回路ＤＰＲＧからの制御信号により、列デコーダＲＤＥＣ、ウェル電位制御回路ＢＵＣＮＴ、正高電圧発生／制御回路ＰＶＣＮＴ及び負高電圧発生／制御回路ＮＶＣＮＴに制御信号ＰＲＧ０  を夫々出力し、行デコーダＣＤＥＣ、ソース線電圧制御回路ＳＬＣＮＴ及びウェル電位制御回路ＢＵＣＮＴに制御信号ＰＲＧ１  を夫々出力する。すると、総てのビット線とソース線はフローティングとなり、選択されたワード線とウェル線には夫々所定の高電圧が印加される。
【００５８】
メモリセルのデータを“１”→“０”に書き換えるときには、例えば選択ワード線及び非選択ウェル線を−Ｖ２  ／２、選択ウェル線をＶ２  ／２とし、非選択ワード線、ソース線及び全ビット線をフローティングとする。これにより、選択されたメモリセルのデータのみを“０”に書き換えることができる。
【００５９】
一方、メモリセルのデータを“−１”→“０”に書き換えるときには、例えば選択ワード線及び非選択ウェル線をＶ２  ／２、選択ウェル線を−Ｖ２  ／２とし、非選択ワード線、ソース線及び全ビット線をフローティングとする。これにより、選択されたメモリセルのデータのみを“０”に書き換えることができる。
【００６０】
さらに、メモリセルのデータを“０”のまま書き換えないときには、例えば選択ワード線及び総てのウェル線を０Ｖに、非選択ワード線、ソース線及び全ビット線をフローティングとする。
【００６１】
メモリセルのデータを読み出すときには、“０”書き込みのときの書き込み前読み出しモードと同様の動作によって、センスアンプ回路ＳＡＭＰの出力が、データ出力バッファＤＯＢＦを通じ、読み出しデータとしてデータ入出力端子ＤＩＯに出力される。
【００６２】
図１０は、図８のセンスアンプ回路についてより詳細に示したものである。ＲＤはセンスアンプ回路を活性化する信号であり、ＤＯＵＴ１  及びＤＯＵＴ２  は夫々データ出力、ＤＢはメモリ読み出しデータ入力である。ＩＶ０１、ＩＶ０２、ＩＶ０４、ＩＶ０５は夫々ＭＯＳトランジスタで構成されたインバータ回路、ＡＮＤ０３はＭＯＳトランジスタで構成された２入力の論理積回路（ＡＮＤ回路）である。また、ＭＰ０１、ＭＰ０２、…、ＭＰ０６はＰチャネルエンハンスメント型ＭＯＳトランジスタ、ＭＮ０１、ＭＮ０２、…、ＭＮ１０はＮチャネルエンハンスメント型ＭＯＳトランジスタ、ＲＣＥＬ１  、ＲＣＥＬ２  はリファレンス用メモリセルである。
【００６３】
図１０で、ノードＮ２０はトランジスタＭＰ０１のドレイン、ＭＮ０１のドレイン、ＭＮ０２のドレイン及びＭＮ０３のゲートに夫々接続されており、ノードＮ２１はトランジスタＭＰ０２のドレイン並びにゲート、ＭＮ０３のドレイン、ＭＮ０５のゲート及び回路ブロックＤＡＭＰ１  とＤＡＭＰ２  の夫々のトランジスタＭＮ０５のゲートに夫々接続され、ノードＮ２３はトランジスタＭＰ０３のドレイン、ＭＮ０５のドレイン及びインバータ回路ＩＶ０２の入力に夫々接続されている。また、ノードＮ２２はトランジスタＭＰ０５のドレイン並びにゲート、ＭＮ０７のドレイン及びＭＮ０６のゲートに夫々接続されており、ノードＮ２４はトランジスタＭＰ０４のドレイン、ＭＮ０６のドレイン、ＭＰ０３のゲート及びＭＰ０４のゲートに夫々接続され、ノードＮ２５はトランジスタＭＮ０５のソース、ＭＮ０６のソース及びＭＮ０４のドレインに接続され、ノードＮ２６はトランジスタＭＰ０６のドレイン、ＭＮ０９のドレイン、ＭＮ１０のドレイン及びＭＮ０７のゲートに夫々接続され、ノードＮ２７はトランジスタＭＮ０７のソース、ＭＮ０８のドレイン及びＭＮ０９のゲートに夫々接続されている。
【００６４】
ＤＡＭＰ１  は、トランジスタＭＰ０３、ＭＰ０４、ＭＰ０５、ＭＰ０６、ＭＮ０４、ＭＮ０５、ＭＮ０６、ＭＮ０７、ＭＮ０８、ＭＮ０９、ＭＮ１０、インバータ回路ＩＶ０２及びリファレンス用メモリセルＲＣＥＬ１  を含む回路ブロックであり、ＤＡＭＰ２  はＤＡＭＰ１  と同様なトランジスタ及び結線を有する回路ブロックである。
【００６５】
図１０で、活性化信号ＲＤはインバータ回路ＩＶ０１、回路ブロックＤＡＭＰ１  のトランジスタＭＮ０４のゲート及び回路ブロックＤＡＭＰ２  のトランジスタＭＮ０４（図示せず）のゲートに夫々入力され、インバータ回路ＩＶ０１の出力ＰＤＱＢはトランジスタＭＰ０１、ＭＮ０１、ＭＰ０６、ＭＮ１０の夫々のゲート及び回路ブロックＤＡＭＰ２  のトランジスタＭＰ０６とＭＮ１０（いずれも図示せず）のゲートに夫々入力される。メモリ読み出しデータ入力ＤＢはトランジスタＭＮ０２のゲート及びＭＮ０３のソースに夫々入力される。ＳＯ１  は回路ブロックＤＡＭＰ１  のインバータ回路ＩＶ０２の出力であってインバータ回路ＩＶ０４の入力、ＳＯ２  は回路ブロックＤＡＭＰ２  のインバータ回路ＩＶ０２（図示せず）の出力であってインバータ回路ＩＶ０５の入力となっている。データ出力ＤＯＵＴ２  はインバータ回路ＩＶ０４の出力ＳＯ１Ｂに等しい。ＳＯ２Ｂはインバータ回路ＩＶ０５の出力であり、論理積回路ＡＮＤ０３の入力である。論理積回路ＡＮＤ０３の他方の入力はインバータ回路ＩＶ０４の出力ＳＯ１Ｂである。データ出力ＤＯＵＴ１  は論理積回路ＡＮＤ０３の出力である。信号線ＲＥＦ１  は回路ブロックＤＡＭＰ１  のトランジスタＭＮ０８のソースとリファレンス用メモリセルＲＣＥＬ１  のドレインに接続されている。図示は省略したが、同様の信号線が回路ブロックＤＡＭＰ２  のリファレンス用メモリセルＲＣＥＬ２  に関しても設けられている。Ｎ３０は接地ノードであり、インバータ回路ＩＶ０１〜ＩＶ０５及び論理積回路ＡＮＤ０３の各接地端子（いずれも図示せず）、トランジスタＭＮ０１、ＭＮ０２、ＭＮ０４、ＭＮ０９、ＭＮ１０の各ソース端子及びリファレンス用メモリセルＲＣＥＬ１  、ＲＣＥＬ２  の各ソース端子に夫々接続されている。Ｎ３１は電源ノードであり、インバータ回路ＩＶ０１〜ＩＶ０５及び論理積回路ＡＮＤ０３の各電源端子（いずれも図示せず）、トランジスタＭＰ０１〜ＭＰ０６の各ソース端子及びトランジスタＭＮ０８のゲート端子に夫々接続されている。
【００６６】
図１０において、活性化信号ＲＤが“Ｈ”電位になると、メモリ読み出しデータ入力ＤＢは、選択したメモリセルのビット線と同電位になる。インバータ回路ＩＶ０１の出力ＰＤＱＢは“Ｌ”電位となるので、トランジスタＭＰ０１はオン状態となり、トランジスタＭＮ０１はオフ状態となって、ノードＮ２０の電位は０Ｖから上昇する。ノードＮ２０の電位が上昇すると、トランジスタＭＮ０３がオン状態となり、メモリ読み出しデータ入力ＤＢは、ノードＮ２０の電位からトランジスタＭＮ０３のしきい値電圧を引いた電位となる。しかし、メモリ読み出しデータ入力ＤＢの電位がトランジスタＭＮ０２のしきい値電圧より高くなると、トランジスタＭＮ０２がオン状態となり、メモリ読み出しデータ入力ＤＢの電位上昇を抑制する。従って、活性化信号ＲＤが“Ｈ”になることにより、メモリ読み出しデータ入力ＤＢは０Ｖと電源電圧との中間値、例えば２Ｖになる。この時、読み出しを行うメモリセルがオン状態であれば、メモリ読み出しデータ入力ＤＢからそのメモリセルのソースに向けて電流が流れ、メモリ読み出しデータ入力ＤＢの電位は若干下がり、例えば１．８Ｖとなる。このときの電流供給はトランジスタＭＰ０２を経由して行われるので、トランジスタＭＰ０２のトランジスタサイズを適切に選ぶことにより、ノードＮ２１の電位は、メモリ読み出しデータ入力ＤＢよりも大きく低下し、例えば４．２Ｖから３．５Ｖになる。また、ノードＮ２１の電位はメモリセルに流れる電流量の大きさにも比例するので、トランジスタＭＰ０１、ＭＰ０２、ＭＮ０２及びＭＮ０３はメモリ読み出しデータ入力ＤＢの電位変動を増幅していることになる。トランジスタＭＰ０３、ＭＰ０４、ＭＮ０４、ＭＮ０５及びＭＮ０６は差動増幅器であり、ノードＮ２１及びＮ２２が差動入力である。トランジスタＭＰ０５、ＭＰ０６、ＭＮ０７、ＭＮ０９及びＭＮ１０はトランジスタＭＰ０１、ＭＰ０２、ＭＮ０１、ＭＮ０２及びＭＮ０３と相似の回路であり、信号線ＲＥＦ１  に対しメモリ読み出しデータ入力ＤＢと同様な働きをする。トランジスタＭＮ０８は信号線ＲＥＦ１  の電位をノードＮ２７に伝える働きをする。
【００６７】
今、読み出しを行うメモリセルのしきい値電圧が例えば３Ｖであり、リファレンスセルＲＣＥＬ１  、ＲＣＥＬ２  のしきい値電圧が夫々例えば７Ｖ、２Ｖであるとした場合、
ＲＥＦ２  の電位＜ＤＢの電位＜ＲＥＦ１  の電位
となり、出力ＳＯ１  は“Ｌ”電位、出力ＳＯ２  は“Ｈ”電位となる。尚、リファレンス用のメモリセルのしきい値電圧は予めテストモード等で設定しておくものとし、本実施例では詳述しない。この結果、データ出力ＤＯＵＴ２  は“Ｈ”電位、データ出力ＤＯＵＴ１  は“Ｌ”電位となる。
【００６８】
図１１は、メモリセルのしきい値電圧と、図１０のデータ出力ＤＯＵＴ１  、ＤＯＵＴ２  の２ビットのデータとの対応を示す図である。図１１において、上にあるものほどしきい値電圧が高いとき、下にあるものほどしきい値電圧が低いときに対応する。
【００６９】
例えば、分極の状態が“−１”、即ち図６の状態“Ｂ”であるとき、センスアンプ回路の出力はＤＯＵＴ１  ＝“０”、ＤＯＵＴ２  ＝“０”である。同様に、分極の状態が“０”、即ち図６の状態“Ｃ”であるとき、センスアンプ回路の出力はＤＯＵＴ１  ＝“０”、ＤＯＵＴ２  ＝“１”である。また、分極の状態が“１”、即ち図６の状態“Ａ”であるとき、センスアンプ回路の出力はＤＯＵＴ１  ＝“１”、ＤＯＵＴ２  ＝“１”である。
【００７０】
以上、説明したように、本実施例の強誘電体メモリでは、ゲート絶縁膜に強誘電体膜を用いたメモリセルトランジスタをアレイ状に配列したメモリセルアレイのワード線及びウェル線に書き換え時に正の高電圧又は負の高電圧を印加する際、メモリセルトランジスタのゲート−ウェル間の電位差として、Ｖ１  、Ｖ２  、−Ｖ１  及び−Ｖ２  の４種類の値を設定することにより、メモリセルトランジスタのゲート絶縁膜に３種類の分極状態を生じさせ、読み出し時にはその３種類の分極状態でメモリセルトランジスタのしきい値電圧が変わることを利用して、１メモリセルトランジスタに３値の情報の書き込み及び読み出しを可能としている。
【００７１】
以上、本発明を一実施例につき説明したが、上述の実施例は本発明を限定するものではない。例えば、上述の実施例では、ワード線とウェル線とで書き換え時の印加電圧の絶対値が等しいが、必ずしもその必要はない。また、読み出し時のワード線及びビット線の電位は上述の実施例と異なる値であってもよい。
【００７２】
さらに、強誘電体膜の分極の方向の正負とメモリセルトランジスタのしきい値電圧Ｖｔ  の大小関係は、上述の実施例と同じである必要はなく、大小関係が逆であってもよい。
【００７３】
尚、上述の実施例では、各メモリセルトランジスタの基板部であるウェルの電位を制御可能に構成して、例えば、ゲート電極にＶ１  ／２、ウェルに−Ｖ１  ／２の電圧を夫々印加することにより、ゲート−ウェル間の電位差をＶ１  に制御したが、ウェルの電位が０Ｖに固定されている場合には、勿論、ゲート電極にＶ１  の電圧を印加する。
【００７４】
【発明の効果】
本発明によると、強誘電体メモリにおいて、比較的簡単な回路構成で且つ１個のメモリセルトランジスタに少なくとも３値の情報の書き換え及び読み出しを行うことが可能となる。従って、装置をより微細化することができるとともに、記憶容量を高めることができる。
【図面の簡単な説明】
【図１】本発明の一実施例による強誘電体メモリの要部平面図である。
【図２】図１のＩＩ−ＩＩ線断面図である。
【図３】図１のＩＩＩ  −ＩＩＩ  線断面図である。
【図４】図１のＩＶ−ＩＶ線断面図である。
【図５】図１の等価回路図である。
【図６】強誘電体メモリセルのヒステリシス特性を表すグラフである。
【図７】強誘電体メモリセルのしきい値電圧特性を表すグラフである。
【図８】本発明の一実施例による強誘電体メモリの回路ブロック図である。
【図９】本発明の一実施例による強誘電体メモリの書き換え方法のフローチャートである。
【図１０】図８のセンスアンプ回路を詳細に示した回路図である。
【図１１】メモリセルのしきい値電圧とセンスアンプ回路の出力との関係を示す概念図である。
【符号の説明】
ＭＣ１  〜ＭＣ４    メモリセル
ＷＬ１  、ＷＬ２    ワード線
ＢＬ１  、ＢＬ２    ビット線
ＳＬ  ソース線
ＢＵＬ１  、ＢＵＬ２    ウェル線
ＢＣ１  〜ＢＣ４    ビットコンタクト
ＳＣ１  、ＳＣ２    ソースコンタクト
２１〜２４  ドレイン
２５、２６  ソース
３１  シリコン基板
３２  ＰＺＴ膜
ＭＡＲＹ  メモリセルアレイ
ＡＤ  アドレス入力端子
ＣＮＴ０    制御入力端子
ＤＩＯ  データ入出力端子
ＡＤＢＦ  アドレスバッファ
ＡＸ  出力信号
ＲＤＥＣ  列デコーダ
ＣＤＥＣ  行デコーダ
ＢＵＤＥＣ  ウェル線選択回路
ＭＰＸ  マルチプレクサ
ＰＹ  マルチプレクサ選択信号
ＤＢ  データ線
ＣＣＮＴ  チップ制御回路
ＰＤＱ、ＲＤ及びＣＮＴ１    制御信号
ＳＡＭＰ  センスアンプ回路
ＤＯＢＦ  データ出力バッファ
ＳＬＣＮＴ  ソース線電圧制御回路
ＢＵＣＮＴ  ウェル電位制御回路
ＷＣＮＴ  ライト状態制御回路
ＤＰＲＧ  入力データ／出力データ比較回路
ＤＡＴ  出力
ＰＶＣＮＴ  正高電圧発生／制御回路
ＮＶＣＮＴ  負高電圧発生／制御回路
ＶＰ  、ＶＮ    信号
ＤＩＢＦ  データ入力バッファ
ＤＩＮ  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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