(57)【特許請求の範囲】
【請求項１】
半導体基板と強誘電体層と金属とで構成されるダイオード型の強誘電体メモリセルにおいて、
前記半導体基板に配置されてショットキー接触するデータ書込み電極と、
前記半導体基板に配置されて低抵抗あるいはオーミック接触するデータ読み出し電極とを備えてなることを特徴とする強誘電体メモリセル。
【請求項２】
半導体薄膜と強誘電体層と金属とで構成されるダイオード型の強誘電体メモリセルにおいて、
支持基板と、
前記支持基板上に配置されて低抵抗あるいはオーミック接触するデータ読み出し電極と、
前記データ読み出し電極上に配置される前記半導体薄膜と、
前記半導体薄膜上に配置されてショットキー接触するデータ書込み電極と
を備えてなることを特徴とする強誘電体メモリセル。
【請求項３】
半導体薄膜と強誘電体層と金属とで構成されるダイオード型の強誘電体メモリセルにおいて、
支持基板と、
前記支持基板上に配置される前記半導体薄膜と、
前記半導体薄膜上に配置されて低抵抗あるいはオーミック接触するデータ読み出し電極と、
前記半導体薄膜上に配置されてショットキー接触するデータ書込み電極と
を備えてなることを特徴とする強誘電体メモリセル。
【請求項４】
半導体基板あるいは半導体薄膜がＳｒＴｉＯ3 からなること
を特徴とする請求項１乃至３の何れか１記載の強誘電体メモリセル。
【請求項５】
強誘電体メモリセルが複数個配列されたメモリセルアレイと該メモリセルアレイを駆動する周辺回路チップとを貼り合わせたこと
を特徴とする請求項３記載の強誘電体メモリセル。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、強誘電体を用いた不揮発性メモリに関するものである。
半導体メモリは、電子産業において大型コンピュータから家電に至るまで、ＣＰＵと共に不可欠の電子部品である。
そして、特に近年、ＤＲＡＭを中心としたメモリの大容量化への速度が早まっており、２５６Ｍの記憶容量をもつメモリが試作されている。
【０００２】
しかしながら、従来のメモリ構成では、その構造の複雑さや工程の多さからみて、あと、１〜２世代で限界に達するのではないかと考えられており、新たなメモリの構成方法の開発が急務となっている。
また、ＤＲＡＭやＳＲＡＭのように記憶保持に電源が必要なメモリに対し、記憶保持に電源を必要としないＥＰＲＯＭやフラッシュメモリと呼ばれる不揮発性メモリは、ハードディスク等の磁気メモリの置き換えるものとして注目されている（枡岡富士雄著「飛躍するフラッシュメモリ」）。
【０００３】
また、強誘電体を用いたキャパシタは、従来の誘電体を用いたキャパシタに比べて数十倍の容量を確保することができ、かつ、不揮発性にできるという特徴をもち、さらには、蓄積キャパシタが不要で非破壊読み出し可能なＭＦＳ（Ｍｅｔａｌ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等、ＩＣ以降の大容量メモリへの候補技術として注目されている（垂井康夫、日経マイクロデバイス  １９９３年７月号）。
【０００４】
【従来の技術】
強誘電体のメモリへの応用の１つとして、ＭＦＳトランジスタ構造がある。
これは、従来のＦＥＴのゲート絶縁膜を強誘電体に置き替えた構造で、強誘電体の残留分極によりチャネルの半導体にキャリアを誘起し、分極電荷による半導体内の横方向の電荷の変化を利用するものである。
【０００５】
現在のところ、強誘電体に単結晶のＴＧＳ（Ｔｒｉｇｒｉｃｉｎｅ  Ｓｕｌｆａｔｅ）を用い、その上に半導体チャネルとしてＣｄＳ薄膜を形成してトランジスタを作った構造、あるいは、ＳｉのＭＯＳトランジスタの絶縁膜を強誘電体に代えた構造において、強誘電体メモリの動作報告がある。
【０００６】
また、金属／強誘電体／半導体構造から構成されるダイオード型のメモリセルも提案されている（特開平７−１４９９０号公報）。これは、強誘電体の自発分極に起因するヒステリシスをもつ電流−電圧特性を利用してデータを蓄積する方式となっている。
【０００７】
【発明が解決しようとする課題】
前述したようなＭＦＳトランジスタを実現しようとすると、半導体チャネルと強誘電体の接合が必要となる。しかしながら、ＰＺＴやＢａＴｉＯ3 等の強誘電体は酸化物材料であり、ＳｉやＧａＡｓ等の半導体材料との整合性において問題がある。例えば、強誘電体である酸化物からチャネルの半導体へ酸素が拡散した場合、界面での電荷のトラップによって動作が不安定になったり、トランジスタの特性劣化を招いたりする。
【０００８】
さらに、ゲートに用いている強誘電体薄膜のリーク電流が大きい場合、メモリあるいはトランジスタ特性の劣化や動作の不安定性を生じたりする。
このような問題を解決するため、前述したように金属／誘電体／半導体構造から構成されるダイオード型のメモリセルも提案されている。
【０００９】
図１は、メモリダイオードの電流−電圧特性およびメモリ動作の原理説明図である。
このメモリダイオードは、金属（電極）側を順方向としたショットキーダイオードの電流−電圧特性をもっている。
まず、ダイオードの両側に強誘電体の分極の反転電圧（しきい値電圧）以上の電圧（ＶW0あるいはＶW1）を印加した場合、その電圧の極性によって電流−電圧特性にヒステリシスを生じる。
このヒステリシスをデータの書き込みに用いる。
【００１０】
さらに、しきい値電圧以下の順方向の電圧（ＶR ）を印加し、そのダイオードに流れる電流（ＩR0あるいはＩR1）を検出する（すなわち、ダイオードのコンダクタンスを検出する）ことによってデータの読み出しを行う。
【００１１】
ただし、上述したメモリダイオードでは、ダイオードの順方向にバイアスして書込みを行う場合、比較的大きな電流で駆動する必要があり、ダイオードを駆動するためのトランジスタの負荷が大きくなってしまう。また、書込み時において順方向に大きな電流が流れるため、消費電力の点でも問題になる。
本発明は、強誘電体を用いたメモリダイオードにおいて、書き込み動作において流れる電流を低減することにより、動作が容易で消費電力の低い不揮発性メモリを実現することを目的とする。
【００１２】
【課題を解決するための手段】
図２は、本発明の第１の実施の形態の強誘電体メモリセルの説明図である。
この図の１は電極、２は強誘電体層、３は半導体基板、４はオーミックあるいは低接触抵抗の電極、５はショットキー電極である。
【００１３】
この図によって、本発明の強誘電体メモリセルの原理を説明する。
この強誘電体メモリセルにおいては、半導体基板３の上面に強誘電体層２が形成され、この強誘電体層２の上面に電極１が形成され、半導体基板３の上面にショットキー電極５が形成され、半導体基板３の下面にオーミックあるいは低接触抵抗の電極４が形成されている。
【００１４】
オーミックあるいは低接触抵抗の電極４は、半導体基板３と低抵抗あるいはオーミックの接触抵抗を形成しており、電極１およびオーミックあるいは低接触抵抗の電極４の間の、強誘電体層２、半導体基板３によってメモリダイオードが構成されている。
【００１５】
この電極１およびオーミックあるいは低接触抵抗の電極４の間において、電極１の側に順方向のバイアス電圧を印加することにより読み出し動作を行う。
また、電極１およびショットキー電極５の間にバイアス電圧を印加することによりデータの書込み動作を行う。
【００１６】
上記の構成の他に、オーミックあるいは低接触抵抗の電極とショットキー電極を、共に半導体基板の上面に形成することができ、また、半導体基板を基板上に形成された半導体層とすることができ、そしてまた、オーミックあるいは低接触抵抗の電極とショットキー電極を基板上に形成された半導体層の同じ面に形成することもできる。
【００１７】
前述したように、書き込み動作では強誘電体層の分極を反転するためのしきい値以上の電圧を強誘電体層に印加する必要がある。
ここで書き込み電圧を一定とすると、書き込み動作時における電流を低減するためには、半導体基板（層）と高抵抗の接触抵抗を形成する電極を用い、電極間の抵抗を高くすることにより流れる電流を下げることが必要となる。
【００１８】
書き込み電極に印加される電圧は直列接続された強誘電体層と半導体基板（層）に分割されるため、書き込み電圧を低くするためには、電圧が効率よく強誘電体層に印加される必要がある。
このときの分割比は強誘電体層と半導体基板（層）の誘電率で決まるため、書き込み電圧を低くするには、半導体基板（層）の誘電率が高い方が望ましい。
よって、半導体基板（層）と書き込み電極の間に誘電率の低い高抵抗の層がある場合には、強誘電体層および半導体基板（層）とのキャパシタンスの比によって印加電圧が高抵抗層に吸収されてしまう。
【００１９】
図２に示すように、書き込み電極に半導体基板（層）とショットキーを形成する電極を用いた場合、ダイオードに対して順方向の電圧を印加したときに、ショットキーがバリアとなって電流を抑制することになる。
さらに、ショットキーをバリアとして用いる場合には、バリアの誘電率は半導体基板（層）と同じであるから、バリアに吸収される電圧は小さく、動作電圧を引き上げることにはならない。
【００２０】
一方、読み出しにおいては、センスアンプの動作を考えた場合、読み出し電流を大きくしたい。一定電圧で読み出し電流を大きくするためには、電極間の抵抗を下げて、読み出し電極と半導体基板（層）の接触抵抗を小さくする（オーミック接触が望ましい）ことになる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。
（第１の実施の形態）
先に本発明の強誘電体メモリセルの原理を説明する際に用いた図２によって第１の実施の形態の強誘電体メモリセルを再度説明する。
図２は、本発明の第１の実施の形態の強誘電体メモリセルの説明図である。
この図の１は電極、２は強誘電体層、３は半導体基板、４はオーミックあるいは低接触抵抗の電極、５はショットキー電極である。
【００２２】
この実施の形態の強誘電体メモリセルにおいては、ＳｒＴｉＯ3 等からなる半導体基板３の上面にＰＺＴ，ＰＴＯ等からなる強誘電体層２が形成され、この強誘電体層２の上面にＰｔあるいはＡｕからなる電極１が形成され、半導体基板３の上面に読み出しのためのＹ，Ｎｂ等からなる低抵抗のオーミックあるいは低接触抵抗の電極４が形成され、半導体基板３の下面に書込みのためのＰｔ，Ａｕ等からなるショットキー電極５が形成されている。
そして、電極１およびオーミックあるいは低接触抵抗の電極４の間の、強誘電体層２、半導体基板３によってメモリダイオードが構成されている。
【００２３】
この電極１およびオーミックあるいは低接触抵抗の電極４の間において、電極１の側に順方向のバイアス電圧を印加することにより読み出し動作を行い、電極１およびショットキー電極５の間にバイアス電圧を印加することによりデータの書込み動作を行う。
【００２４】
前述したように、書き込み電圧を低くするためには、半導体基板（層）の誘電率が高いほうが望ましいが、例えば、誘電率が２００程度の酸化物半導体を用いると、動作電圧を１Ｖ程度まで下げることが可能になる。
【００２５】
また、読み出し電流を増やすためには、電極１およびオーミックあるいは低接触抵抗の電極４の間のダイオードの抵抗を下げる必要がある。そのためには、オーミックあるいは低接触抵抗の電極４と半導体基板（層）の接触抵抗の低減とともに、半導体を高濃度にドープすることにより抵抗を低減することが望ましい。
【００２６】
（第２の実施の形態）
図３は、本発明の第２の実施の形態の強誘電体メモリセルの説明図である。
この図の１は電極、２は強誘電体層、３は半導体基板、４はオーミックあるいは低接触抵抗の電極、５はショットキー電極である。
【００２７】
この実施の形態の強誘電体メモリセルにおいては、半導体基板３の上面に強誘電体層２が形成され、この強誘電体層２の上面に電極１が形成され、半導体基板３の上面にショットキー電極５が形成され、半導体基板３の下面に低抵抗のオーミックあるいは低接触抵抗の電極４が形成している。
電極１およびオーミックあるいは低接触抵抗の電極４の間の、強誘電体層２、半導体基板３によってメモリダイオードが構成されている。
【００２８】
前述と同様に、この電極１およびオーミックあるいは低接触抵抗の電極４の間において、電極１の側に順方向のバイアス電圧を印加することにより読み出し動作を行い、電極１およびショットキー電極５の間にバイアス電圧を印加することによりデータの書込み動作を行う。
【００２９】
（第３の実施の形態）
図４は、本発明の第３の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９は半導体薄膜、１０はオーミックあるいは低接触抵抗の電極、１１はショットキー電極である。
【００３０】
この実施の形態の強誘電体メモリセルの特徴は半導体として半導体の薄膜を用いた点であり、ＳｉＯ2 層を形成したＳｉ基板、ＭｇＯ基板、ノンドープのＳｒＴｉＯ3 等からなる支持基板６の上に、ショットキー電極１１が形成され、その上に半導体薄膜９が形成され、その上の一部に強誘電体層８が形成され、この強誘電体層８の上に電極７が形成され、半導体薄膜９の上にオーミックあるいは低接触抵抗の電極１０が形成されている。
【００３１】
この実施の形態においても、前述と同様に、電極７およびオーミックあるいは低接触抵抗の電極１０の間において、電極７の側に順方向のバイアス電圧を印加することにより読み出し動作を行い、電極７およびショットキー電極１１の間にバイアス電圧を印加することによりデータの書込み動作を行う。
【００３２】
（第４の実施の形態）
図５は、本発明の第４の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９は半導体薄膜、１０はオーミックあるいは低接触抵抗の電極、１１はショットキー電極である。
【００３３】
この実施の形態の強誘電体メモリセルの特徴は第４の実施の形態と同様に、半導体として半導体の薄膜を用いた点であり、ＳｉＯ2 層を形成したＳｉ基板、ＭｇＯ2 基板、ノンドープのＳｒＴｉＯ3 等からなる支持基板６の上に、オーミックあるいは低接触抵抗の電極１０が形成され、その上に半導体薄膜９が形成され、その上の一部に強誘電体層８が形成され、この強誘電体層８の上に電極７が形成され、半導体薄膜９の上にショットキー電極１１が形成されている。
【００３４】
この実施の形態においても、前述と同様に、電極７およびオーミックあるいは低接触抵抗の電極１０の間において、電極７の側に順方向のバイアス電圧を印加することにより読み出し動作を行い、電極７およびショットキー電極１１の間にバイアス電圧を印加することによりデータの書込み動作を行う。
【００３５】
図６は、本発明の第５の実施の形態の強誘電体メモリセルの説明図である。
この図の１は電極、２は強誘電体層、３は半導体基板、４はオーミックあるいは低接触抵抗の電極、５はショットキー電極である。
【００３６】
この実施の形態の強誘電体メモリセルの基本構造は図２によって説明した第１の実施の形態の強誘電体メモリセルと同様であるが、半導体基板３の上面に強誘電体層２が形成され、この強誘電体層２の上面に電極１が形成され、半導体基板３の上面に低抵抗のオーミックあるいは低接触抵抗の電極４と、ショットキー電極５が形成されている。
【００３７】
この実施の形態においても、前述と同様に、電極１およびオーミックあるいは低接触抵抗の電極４の間において、電極１の側に順方向のバイアス電圧を印加することにより読み出し動作を行い、電極１およびショットキー電極５の間にバイアス電圧を印加することによりデータの書込み動作を行う。
【００３８】
図７は、本発明の第６の実施の形態の強誘電体メモリセルの説明図である。
この図の１は電極、２は強誘電体層、３は半導体基板、４はオーミックあるいは低接触抵抗の電極、５はショットキー電極である。
【００３９】
この実施の形態の強誘電体メモリセルの基本構造は図２、図６によって説明した第１の実施の形態、第５の実施の形態の強誘電体メモリセルと同様であるが、半導体基板３の上面に強誘電体層２が形成され、この強誘電体層２の上面に電極１が形成され、半導体基板３の下面に低抵抗のオーミックあるいは低接触抵抗の電極４と、ショットキー電極５が形成されている。
【００４０】
この実施の形態においても、前述と同様に、電極１およびオーミックあるいは低接触抵抗の電極４の間において、電極１の側に順方向のバイアス電圧を印加することにより読み出し動作を行い、電極１およびショットキー電極５の間にバイアス電圧を印加することによりデータの書込み動作を行う。
【００４１】
（第７の実施の形態）
図８は、本発明の第７の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９は半導体薄膜、１０はオーミックあるいは低接触抵抗の電極、１１はショットキー電極である。
【００４２】
この実施の形態の強誘電体メモリセルの基本構造は図４によって説明した第３の実施の形態の強誘電体メモリセルと同様であるが、支持基板６の上に半導体薄膜９が形成され、その上の一部に強誘電体層８が形成され、この強誘電体層８の上に電極７が形成され、半導体薄膜９の上にオーミックあるいは低接触抵抗の電極１０とショットキー電極１１が形成されている。
【００４３】
この実施の形態においても、前述と同様に、電極７およびオーミックあるいは低接触抵抗の電極１０の間において、電極７の側に順方向のバイアス電圧を印加することにより読み出し動作を行い、電極７およびショットキー電極１１の間にバイアス電圧を印加することによりデータの書込み動作を行う。
【００４４】
（第８の実施の形態）
図９は、本発明の第８の実施の形態の強誘電体メモリセルの説明図である。
この図の６は支持基板、７は電極、８は強誘電体層、９は半導体薄膜、１０はオーミックあるいは低接触抵抗の電極、１１はショットキー電極である。
【００４５】
この実施の形態の強誘電体メモリセルの基本構造は図４によって説明した第３の実施の形態の強誘電体メモリセルと同様であるが、支持基板６の上にオーミックあるいは低接触抵抗の電極１０とショットキー電極１１が間隔を置いて形成され、その上に半導体薄膜９が形成され、その上に強誘電体層８が形成され、この強誘電体層８の上に電極７が形成されている。
【００４６】
この実施の形態においても、前述と同様に、電極７およびオーミックあるいは低接触抵抗の電極１０の間において、電極７の側に順方向のバイアス電圧を印加することにより読み出し動作を行い、電極７およびショットキー電極１１の間にバイアス電圧を印加することによりデータの書込み動作を行う。
【００４７】
（第９の実施の形態）
図１０は、本発明の第９の実施の形態の強誘電体メモリの説明図であり、（Ａ）は断面図、（Ｂ）は（Ａ）の一部の拡大図である。
この図の６は支持基板、７は電極、８は強誘電体層、９は半導体薄膜、１０はオーミックあるいは低接触抵抗の電極、１１はショットキー電極、１２は強誘電体メモリセルを多数並べたメモリセルアレイチップ、１３はメモリセルアレイを駆動する周辺回路、１４はバンプである。
【００４８】
この実施の形態の強誘電体メモリにおいては、図６によって説明した第５の実施の形態の強誘電体メモリセル、あるいは、図８によって説明した第７の実施の形態の強誘電体メモリセルのように多数の強誘電体メモリダイオードの電極を半導体基板または支持基板の片側にだけ形成した強誘電体メモリセルアレイチップ１２と、メモリセルアレイを駆動する周辺回路１３を貼り合わせている。
【００４９】
図８によって説明した第７の実施の形態の強誘電体メモリセルを用いた例を説明すると、支持基板６の上に半導体薄膜９が形成され、その上の一部に強誘電体層８が形成され、この強誘電体層８の上に電極７が形成され、半導体薄膜９の上にオーミックあるいは低接触抵抗の電極１０とショットキー電極１１が形成されている強誘電体メモリセルチップと、メモリセルアレイを駆動する周辺回路１３をそのバンプ１４によって接続して貼り合わせている。
【００５０】
本発明の強誘電体メモリセルに用いる強誘電体や半導体等は酸化物材料である場合が多く、このような酸化物からなる強誘電体メモリセルを、通常Ｓｉの集積回路によって構成されるメモリの周辺回路と共に製造すると、その製造工程において相互汚染等が問題になるが、この実施の形態の強誘電体メモリによると、汚染を嫌う回路素子を別体にして独立に製造することができるため、汚染の問題を解消することができる。
【００５１】
【発明の効果】
以上説明したように、本発明によると、強誘電体メモリダイオードを用いたメモリセルにおいて、書き込み時に流れる電流を低減する効果を奏し、低消費電力の高密度強誘電体メモリを実現する上で有効である。
【図面の簡単な説明】
【図１】メモリダイオードの電流−電圧特性およびメモリ動作の原理説明図である。
【図２】本発明の第１の実施の形態の強誘電体メモリセルの説明図である。
【図３】本発明の第２の実施の形態の強誘電体メモリセルの説明図である。
【図４】本発明の第３の実施の形態の強誘電体メモリセルの説明図である。
【図５】本発明の第４の実施の形態の強誘電体メモリセルの説明図である。
【図６】本発明の第５の実施の形態の強誘電体メモリセルの説明図である。
【図７】本発明の第６の実施の形態の強誘電体メモリセルの説明図である。
【図８】本発明の第７の実施の形態の強誘電体メモリセルの説明図である。
【図９】本発明の第８の実施の形態の強誘電体メモリセルの説明図である。
【図１０】本発明の第９の実施の形態の強誘電体メモリの説明図であり、（Ａ）は断面図、（Ｂ）は（Ａ）の一部の拡大図である。
【符号の説明】
１  電極
２  強誘電体層
３  半導体基板
４  オーミックあるいは低接触抵抗の電極
５  ショットキー電極
６  支持基板
７  電極
８  強誘電体層
９  半導体薄膜
１０  オーミックあるいは低接触抵抗の電極
１１  ショットキー電極
１２  強誘電体メモリセルを多数並べたメモリセルアレイチップ
１３  メモリセルアレイを駆動する周辺回路
１４  バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003541331.tif 000006
【図６】
0003541331.tif 000007
【図７】
0003541331.tif 000008
【図８】
0003541331.tif 000009
【図９】
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【図１０】
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