(57)【特許請求の範囲】
【請求項１】
外部から与えられる第１のスイッチ信号に応答して、外部から与えられる基準発振子の信号を分周して基準信号を生成する第１の基準カウンタと、第１の電圧制御発振器と、前記第１の電圧制御発振器の出力信号を分周した信号と前記第１の基準カウンタの出力信号との位相誤差を検出する第１の位相比較器と、前記第１の位相比較器の位相誤差信号に応じて充放電電流を出力する第１のチャージポンプと、前記充放電電流に応じて前記第１の電圧制御発振器に電圧を供給する第１のローパスフィルタとを有した第１のＰＬＬ回路と、
外部から与えられる第２のスイッチ信号に応答して、前記外部から与えられる基準発振子の信号を分周して基準信号を生成する第２の基準カウンタと、第２の電圧制御発振器と、前記第２の電圧制御発振器の出力信号を分周した信号と前記第２の基準カウンタの出力信号の位相誤差を検出する第２の位相比較器と、前記第２の位相比較器の位相誤差信号に応じて充放電電流を出力する第２のチャージポンプと、前記充放電電流に応じて前記第２の電圧制御発振器に電圧を供給する第２のローパスフィルタとを有した第２のＰＬＬ回路と、
前記第１の基準カウンタの出力信号を入力して所定の時間遅延させた信号を出力する第１制御回路、または、前記第２の基準カウンタの出力信号を入力して所定の時間遅延させた信号を出力する第２制御回路を有した基準カウンタ制御回路とを備え、
前記第１制御回路の出力信号を前記第２の基準カウンタに与えてカウントスタートさせ、または、前記第２制御回路の出力信号を前記第１の基準カウンタに与えてカウントスタートさせることを特徴とする２系統ＰＬＬ回路装置。
【請求項２】
前記第１制御回路は、前記第２のスイッチ信号を前記第１の基準カウンタの出力信号に同期して検出するスイッチ信号検出回路と、
前記スイッチ信号検出回路の出力信号を、前記第１の基準カウンタと前記第２の基準カウンタの周期の差に基づいて前記第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと前記第２の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で前記第２の基準カウンタをカウントスタートさせるカウントスタート制御回路とを備えた請求項１記載の２系統ＰＬＬ回路装置。
【請求項３】
前記基準カウンタ制御回路は、前記第１のスイッチ信号の検出前は前記第２のスイッチ信号に応答して前記第２の基準カウンタをカウントスタートさせ、前記第１のスイッチ信号の検出後は前記第２の基準カウンタのカウントスタートを禁止する第１のスイッチ信号検出回路と、
前記第２のスイッチ信号の検出前は前記第１のスイッチ信号に応答して前記第１の基準カウンタをカウントスタートさせ、前記第２のスイッチ信号の検出後は前記第１の基準カウンタのカウントスタートを禁止する第２のスイッチ信号検出回路と、
前記第２のスイッチ信号を前記第１の基準カウンタの出力信号に同期して検出する第３のスイッチ信号検出回路と、
前記第１のスイッチ信号を前記第２の基準カウンタの出力信号に同期して検出する第４のスイッチ信号検出回路と、
前記第３のスイッチ信号検出回路の出力信号を、前記第１の基準カウンタと前記第２の基準カウンタの周期の差に基づいて前記第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと前記第２の基準カウンタの立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で前記第２の基準カウンタをカウントスタートさせる第１のカウントスタート制御回路と、
前記第４のスイッチ信号検出回路の出力信号を、前記第１の基準カウンタと前記第２の基準カウンタの周期の差に基づいて前記第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと前記第２の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で前記第１の基準カウンタをカウントスタートさせる第２のカウントスタート制御回路とを備えた請求項１記載の２系統ＰＬＬ回路装置。
【請求項４】
前記基準カウンタ制御回路は、前記第１のスイッチ信号の検出前は前記第２のスイッチ信号に応答して前記第２の基準カウンタをカウントスタートさせ、前記第１のスイッチ信号の検出後は前記第２の基準カウンタのカウントスタートを禁止する第１のスイッチ信号検出回路と、
前記第２のスイッチ信号の検出前は前記第１のスイッチ信号に応答して前記第１の基準カウンタをカウントスタートさせ、前記第２のスイッチ信号の検出後は前記第１の基準カウンタのカウントスタートを禁止する第２のスイッチ信号検出回路と、
前記第１のスイッチ信号および前記第２のスイッチ信号のうち先に発生した方のタイミングで前記第１の基準カウンタおよび前記第２の基準カウンタのうちのどちらのカウントスタートが許容されているかを検出するカウンタ検出回路と、
前記第１のスイッチ信号および前記第２のスイッチ信号のうちのカウントスタートが禁止されている基準カウンタに対応したスイッチ信号を選択する第１の選択回路と、
前記第１の基準カウンタおよび前記第２の基準カウンタのうちカウントスタートが許容されている方の基準カウンタの出力信号を選択する第２の選択回路と、
前記第１の選択回路から出力されるスイッチ信号を前記第２の選択回路から出力される基準カウンタの出力信号に同期して検出するスイッチ信号検出回路と、
前記スイッチ信号検出回路の出力信号を、前記第１の基準カウンタと前記第２の基準カウンタの周期の差に基づいて前記第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと前記第２の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で前記第１の基準カウンタおよび第２の基準カウンタのうちのカウントスタートが禁止されている方の基準カウンタをカウントスタートさせるカウントスタート制御回路とを備えた請求項１記載の２系統ＰＬＬ回路装置。
【請求項５】
外部から与えられる第１のスイッチ信号に応答して、外部から与えられる基準発振子の信号を分周して基準信号を生成する第１の基準カウンタと、第１の電圧制御発振器と、前記第１の電圧制御発振器の出力信号を分周した信号と前記第１の基準カウンタの出力信号との位相誤差を検出する第１の位相比較器と、前記第１の位相比較器の位相誤差信号に応じて充放電電流を出力する第１のチャージポンプと、前記充放電電流に応じて前記第１の電圧制御発振器に電圧を供給する第１のローパスフィルタとを有した第１のＰＬＬ回路と、
外部から与えられる第２のスイッチ信号に応答して、前記外部から与えられる基準発振子の信号を分周して基準信号を生成する第２の基準カウンタと、第２の電圧制御発振器と、前記第２の基準カウンタの出力信号を１／２周期異ならせた信号を出力する信号検出回路と、前記第２の電圧制御発振器の出力信号を分周した信号と前記信号検出回路の出力信号とを入力して位相誤差を検出する第２の位相比較器と、前記第２の位相比較器の位相誤差信号に応じて充放電電流を出力する第２のチャージポンプと、前記充放電電流に応じて前記第２の電圧制御発振器に電圧を供給する第２のローパスフィルタとを有した第２のＰＬＬ回路とを備え、
前記第１の基準カウンタ及び前記第２の基準カウンタは前記基準発振子の信号の立ち上がりおよび立ち下がりの一方のタイミングを基準信号のスタートタイミングとすると共に、前記信号検出回路は基準発振子の信号をクロック入力とし、前記第２の基準カウンタの出力信号をデータ入力とするフリップフロップからなる２系統ＰＬＬ回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は通信・信号処理分野に使用する２系統のＰＬＬ回路からなる２系統ＰＬＬ回路装置に関するもので、各々の高Ｃ／Ｎ特性に関するものである。
【０００２】
【従来の技術】
図１１は従来の２系統ＰＬＬ回路装置の構成を示すブロック図である。図１１において、水晶発振子１３は基準発振子として機能する。
【０００３】
分周器として機能する第１の基準カウンタ１は、水晶発振子１３の出力信号を分周して、第１のＰＬＬ回路１５の基準信号を生成する。第１のカウンタ２は、第１の電圧制御発振器９の出力信号を分周する。第１の位相比較器３は、第１の基準カウンタ１の出力信号と第１のカウンタ２の出力信号の位相誤差を検出する。第１のチャージポンプ４は、第１の位相比較器３による位相誤差に応じて第１のローパスフィルタ１０に対して電荷を充放電する。第１のローパスフィルタ１０は、第１のチャージポンプ４から充放電された電荷の量に応じて直流電圧を出力する。第１の電圧制御発振器９は、第１のローパスフィルタ１０から出力された直流電圧に応じて周波数が変化する。
【０００４】
第１の基準カウンタ１と、第１の位相比較器３と、第１のチャージポンプ４と、第１のローパスフィルタ１０と、第１の電圧制御発振器９と、第１のカウンタ２とから第１のＰＬＬ回路１５が構成され、第１のスイッチ信号ＳＷ１で第１のＰＬＬ回路１５の動作・不動作が制御される。
【０００５】
同じく、第２の基準カウンタ５と、第２の位相比較器７と、第２のチャージポンプ８と、第２のローパスフィルタ１２と、第２の電圧制御発振器１１と、第２のカウンタ６とから第２のＰＬＬ回路１６が構成され、第２のスイッチ信号ＳＷ２で第２のＰＬＬ回路１６の動作・不動作が制御される。
【０００６】
以下、図１２を用いてその動作を説明する。図１２には、第１のスイッチ信号ＳＷ１、第１の基準カウンタ１の出力信号、第１のカウンタ２の出力信号、第１のチャージポンプ４の出力信号、第２のスイッチ信号ＳＷ２、第２の基準カウンタ５の出力信号、第２のカウンタ６の出力信号、第２のチャージポンプ８の出力信号の各タイミング図が示され、さらに第２のチャージポンプ８の出力信号の一部分の拡大図が示されている。同図において、Ｈｉｚはハイインピーダンス状態を示している。
【０００７】
第１のスイッチ信号ＳＷ１がＨ（ハイ）レベルになると、第１の基準カウンタ１および第１のカウンタ２がカウント動作を開始し、第１のスイッチ信号ＳＷ１がＬ（ロウ）レベルになると、第１の基準カウンタ１および第１のカウンタ２のカウント動作が停止する。第１のチャージポンプ４は、第１のカウンタ２の出力信号の立ち上がりタイミングで充放電動作を行い、それ以外のタイミングではハイインピーダンス状態になっている。
【０００８】
同様に、第２のスイッチ信号ＳＷ２がＨ（ハイ）レベルになると、第２の基準カウンタ５および第２のカウンタ６のカウント動作が開始し、第２のスイッチ信号ＳＷ２がＬ（ロウ）レベルになると、第２の基準カウンタ５および第２のカウンタ６のカウント動作が停止する。第２のチャージポンプ８は、第２のカウンタ６の出力信号の立ち上がりタイミングで充放電動作を行い、それ以外のタイミングではハイインピーダンス状態になっている。
【０００９】
従来の２系統ＰＬＬ回路装置では、第１の基準カウンタ１と第２の基準カウンタ５とで１つの水晶発振子１３の出力信号を分周する場合、第１のスイッチ信号ＳＷ１と第２のスイッチ信号ＳＷ２は同期することなく、各々個別に制御されている。そのため、第１のスイッチ信号ＳＷ１と第２のスイッチ信号ＳＷ２のハイ、ロウ（スイッチのオン、オフに対応する）のタイミングにより、第１および第２の基準カウンタ１，５のカウントスタートタイミングが一致したり、以降のカウントタイミングで第１および第２の基準カウンタ１，５の周期の最小公倍数で、第１および第２の基準カウンタ１，５の出力信号の立ち上がりまたは立ち下がりが一致したりすることがある。
【００１０】
これにより、特公平４−３４３２９号公報に開示されている位相比較器の不感帯回避を目的としたリセット遅延信号回路を備えた場合、位相比較器の基準カウンタ出力信号とカウンタ出力信号の位相誤差を検出していない時は、チャージポンプの出力信号はＨｉインピーダンス状態になっているが、位相誤差を検出している時は、リセット遅延信号回路動作により、チャージポンプのＰｃｈトランジスタとＮｃｈトランジスタが同時に動作する。この時、電源−ＧＮＤ間に貫通電流が流れる。チャージポンプは主にＣＭＯＳトランジスタで構成されることが多く、この貫通電流がノイズ源となり、各々のチャージポンプの動作が重なった場合、各々のＣ／Ｎ特性に影響を及ぼすことになる。
【００１１】
【発明が解決しようとする課題】
従来、通信・信号処理分野に使用する２系統ＰＬＬ回路装置において、第１のＰＬＬ回路１５の第１のスイッチ信号ＳＷ１と第２のＰＬＬ回路１６の第２のスイッチ信号ＳＷ２が同期することなく、別々に制御される場合、第１および第２の基準カウンタ１，５のスタートタイミングが一致した時、以降特定の周期で各々が同じタイミングで位相誤差を検出する。その時、第１および第２のチャージポンプ４，８は動作し、その動作ノイズにより、各々が干渉し合い、各々のＰＬＬ特性であるＣ（キャリア）／Ｎ（ノイズ）特性を劣化させることが課題であった。
【００１２】
本発明は上記従来の課題を解決するものであり、第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングの重なりをなくすように、第１のＰＬＬ回路と第２のＰＬＬ回路の各基準カウンタの少なくとも一方のスタートタイミングを制御することにより、各々のＰＬＬ特性であるＣ／Ｎ特性を向上させることができる２系統ＰＬＬ回路装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明の２系統ＰＬＬ回路装置においては、一方の基準カウンタの出力信号に同期して他方の基準カウンタをスタートさせるスイッチ信号を検出し、検出された信号を第１および第２の基準カウンタの出力信号の周期の差に基づいて第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間遅延し、遅延された信号に応答して他方の基準カウンタをカウントスタートさせる基準カウンタ制御回路を設けたものである。
【００１４】
この構成により、２系統ＰＬＬ回路装置において、各々の基準カウンタの出力信号のスタートタイミングだけでなく出力信号の立ち上がりまたは立ち下がりのタイミングの重なりをなくすことができ、以降も同じタイミングで位相誤差を検出して同じタイミングでチャージポンプが動作するということがなく、高Ｃ／Ｎ特性を得ることが可能になる。
【００１５】
本発明の請求項１に記載の２系統ＰＬＬ回路装置は、外部から与えられる第１のスイッチ信号に応答して、外部から与えられる基準発振子の信号を分周して基準信号を生成する第１の基準カウンタと、第１の電圧制御発振器と、第１の電圧制御発振器の出力信号を分周した信号と第１の基準カウンタの出力信号との位相誤差を検出する第１の位相比較器と、第１の位相比較器の位相誤差信号に応じて充放電電流を出力する第１のチャージポンプと、充放電電流に応じて第１の電圧制御発振器に電圧を供給する第１のローパスフィルタとを有した第１のＰＬＬ回路と、
外部から与えられる第２のスイッチ信号に応答して、外部から与えられる基準発振子の信号を分周して基準信号を生成する第２の基準カウンタと、第２の電圧制御発振器と、第２の電圧制御発振器の出力信号を分周した信号と第２の基準カウンタの出力信号の位相誤差を検出する第２の位相比較器と、第２の位相比較器の位相誤差信号に応じて充放電電流を出力する第２のチャージポンプと、充放電電流に応じて第２の電圧制御発振器に電圧を供給する第２のローパスフィルタとを有した第２のＰＬＬ回路と、
第１の基準カウンタの出力信号を入力して所定の時間遅延させた信号を出力する第１制御回路、または、第２の基準カウンタの出力信号を入力して所定の時間遅延させた信号を出力する第２制御回路を有した基準カウンタ制御回路とを備え、
第１制御回路の出力信号を第２の基準カウンタに与えてカウントスタートさせ、または、第２制御回路の出力信号を第１の基準カウンタに与えてカウントスタートさせることを特徴とする。
【００１６】
この構成によれば、第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタの立ち上がりもしくは立ち下がりのタイミングの重なりをなくすことができるので、第１および第２のチャージポンプの動作のタイミングの重なりが回避されることになり、高Ｃ／Ｎ特性を得ることが可能になる。
【００１７】
請求項２記載の２系統ＰＬＬ回路装置は、請求項１記載の２系統ＰＬＬ回路装置において、第１制御回路が以下の構成を有している。すなわち、第２のスイッチ信号を第１の基準カウンタの出力信号に同期して検出するスイッチ信号検出回路と、
スイッチ信号検出回路の出力信号を、第１の基準カウンタと第２の基準カウンタの周期の差に基づいて第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で第２の基準カウンタをカウントスタートさせるカウントスタート制御回路とを備えている。
【００１８】
この構成によれば、第２の基準カウンタのスタートタイミングを第１の基準カウンタの出力信号の立ち上がりまたは立ち下がりからずらせることができ、第１および第２のチャージポンプの動作のタイミングの重なりが回避されることになり、高Ｃ／Ｎ特性を得ることが可能になる。
【００１９】
請求項３記載の２系統ＰＬＬ回路装置は、請求項１記載の２系統ＰＬＬ回路装置において、基準カウンタ制御回路が、以下のような構成を有している。すなわち、第１のスイッチ信号の検出前は第２のスイッチ信号に応答して第２の基準カウンタをカウントスタートさせ、第１のスイッチ信号の検出後は第２の基準カウンタのカウントスタートを禁止する第１のスイッチ信号検出回路と、
第２のスイッチ信号の検出前は第１のスイッチ信号に応答して第１の基準カウンタをカウントスタートさせ、第２のスイッチ信号の検出後は第１の基準カウンタのカウントスタートを禁止する第２のスイッチ信号検出回路と、
第２のスイッチ信号を第１の基準カウンタの出力信号に同期して検出する第３のスイッチ信号検出回路と、
第１のスイッチ信号を第２の基準カウンタの出力信号に同期して検出する第４のスイッチ信号検出回路と、
第３のスイッチ信号検出回路の出力信号を、第１の基準カウンタと第２の基準カウンタの周期の差に基づいて第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で第２の基準カウンタをカウントスタートさせる第１のカウントスタート制御回路と、
第４のスイッチ信号検出回路の出力信号を、第１の基準カウンタと第２の基準カウンタの周期の差に基づいて第１の基準カウンタの出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタの立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で第１の基準カウンタをカウントスタートさせる第２のカウントスタート制御回路とを備えている。
【００２０】
この構成によれば、第２の基準カウンタのスタートタイミングを第１の基準カウンタの出力信号の立ち上がりまたは立ち下がりからずらせることができるとともに、第１の基準カウンタのスタートタイミングを第２の基準カウンタの出力信号の立ち上がりまたは立ち下がりからずらせることができ、第１および第２の基準カウンタのどちらが先にカウントを開始しても、第１および第２のチャージポンプの動作のタイミングの重なりが回避されることになり、高Ｃ／Ｎ特性を得ることが可能になる。
【００２１】
請求項４記載の２系統ＰＬＬ回路装置は、請求項１記載の２系統ＰＬＬ回路装置において、基準カウンタ制御回路（１４Ｃ）が以下のような構成を有している。すなわち、第１のスイッチ信号（ＳＷ１）の検出前は第２のスイッチ信号（ＳＷ２）に応答して第２の基準カウンタ（５）をカウントスタートさせ、第１のスイッチ信号（ＳＷ１）の検出後は第２の基準カウンタ（５）のカウントスタートを禁止する第１のスイッチ信号検出回路（６７，６８）と、
第２のスイッチ信号（ＳＷ２）の検出前は第１のスイッチ信号（ＳＷ１）に応答して第１の基準カウンタ（１）をカウントスタートさせ、第２のスイッチ信号（ＳＷ２）の検出後は第１の基準カウンタ（１）のカウントスタートを禁止する第２のスイッチ信号検出回路（６５，６６）と、
第１のスイッチ信号（ＳＷ１）および第２のスイッチ信号（ＳＷ２）のうち先に発生した方のタイミングで第１の基準カウンタ（１）および第２の基準カウンタ（５）のうちのどちらのカウントスタートが許容されているかを検出するカウンタ検出回路（６９，７０，７１）と、
第１のスイッチ信号（ＳＷ１）および第２のスイッチ信号（ＳＷ２）のうちのカウントスタートが禁止されている基準カウンタに対応したスイッチ信号を選択する第１の選択回路（７２）と、
第１の基準カウンタ（１）および第２の基準カウンタ（５）のうちカウントスタートが許容されている方の基準カウンタの出力信号を選択する第２の選択回路（７３）と、
第１の選択回路（７２）から出力されるスイッチ信号を第２の選択回路（７３）から出力される基準カウンタの出力信号に同期して検出するスイッチ信号検出回路（７５）と、
スイッチ信号検出回路（７５）の出力信号を、第１の基準カウンタ（１）と第２の基準カウンタ（５）の周期の差に基づいて第１の基準カウンタ（１）の出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタ（５）の出力信号の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で第１の基準カウンタ（１）および第２の基準カウンタ（５）のうちのカウントスタートが禁止されている方の基準カウンタをカウントスタートさせるカウントスタート制御回路（７４，７６，７７，７８，７９，８０）とを備えている。
【００２２】
この構成によれば、第２の基準カウンタのスタートタイミングを第１の基準カウンタの出力信号の立ち上がりまたは立ち下がりからずらせることができるとともに、第１の基準カウンタのスタートタイミングを第２の基準カウンタの出力信号の立ち上がりまたは立ち下がりからずらせることができ、第１および第２の基準カウンタのどちらが先にカウントを開始しても、第１および第２のチャージポンプの動作のタイミングの重なりが回避されることになり、高Ｃ／Ｎ特性を得ることが可能になる。
【００２３】
請求項５記載の２系統ＰＬＬ回路装置は、外部から与えられる第１のスイッチ信号に応答して、外部から与えられる基準発振子の信号を分周して基準信号を生成する第１の基準カウンタと、第１の電圧制御発振器と、第１の電圧制御発振器の出力信号を分周した信号と前記第１の基準カウンタの出力信号との位相誤差を検出する第１の位相比較器と、第１の位相比較器の位相誤差信号に応じて充放電電流を出力する第１のチャージポンプと、充放電電流に応じて第１の電圧制御発振器に電圧を供給する第１のローパスフィルタとを有した第１のＰＬＬ回路と、
外部から与えられる第２のスイッチ信号に応答して、外部から与えられる基準発振子の信号を分周して基準信号を生成する第２の基準カウンタと、第２の電圧制御発振器と、第２の基準カウンタの出力信号を１／２周期異ならせた信号を出力する信号検出回路と、第２の電圧制御発振器の出力信号を分周した信号と信号検出回路の出力信号とを入力して位相誤差を検出する第２の位相比較器と、第２の位相比較器の位相誤差信号に応じて充放電電流を出力する第２のチャージポンプと、充放電電流に応じて第２の電圧制御発振器に電圧を供給する第２のローパスフィルタとを有した第２のＰＬＬ回路とを備え、
第１の基準カウンタ及び第２の基準カウンタは基準発振子の信号の立ち上がりおよび立ち下がりの一方のタイミングを基準信号のスタートタイミングとすると共に、信号検出回路は基準発振子の信号をクロック入力とし、第２の基準カウンタの出力信号をデータ入力とするフリップフロップからなる。
【００２４】
この構成によれば、第１の基準カウンタから第１の位相比較器へ入力される信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタから信号検出回路を介して第２の位相比較器へ入力される信号の立ち上がりもしくは立ち下がりのタイミングの重なり（一致）をなくすことができるので、第１および第２のチャージポンプの動作のタイミングの重なりが回避されることになり、高Ｃ／Ｎ特性を得ることが可能になる。
【００２５】
また、第１または第２の基準カウンタのスタートタイミングを検出する必要がなく、さらに複雑なタイミング生成回路を必要としないので、簡単な構成で安価である。
【００２７】
また、フリップフロップのみで信号検出回路を構成することができ、第１または第２の基準カウンタのスタートタイミングを検出する必要がなく、さらに複雑なタイミング生成回路を必要としないので、簡単な構成で安価である。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２９】
［第１の実施の形態］
図１は第１の実施の形態における２系統ＰＬＬ回路装置のブロック図を示すものである。図１において、水晶発振子１３は基準発振子として機能する。
【００３０】
分周器として機能する第１の基準カウンタ１は、水晶発振子１３の出力信号を分周して、第１のＰＬＬ回路１５の基準信号を生成する。第１のカウンタ２は、第１の電圧制御発振器９の出力信号を分周する。第１の位相比較器３は、第１の基準カウンタ１の出力信号と第１のカウンタ２の出力信号の位相誤差を検出する。第１のチャージポンプ４は、第１の位相比較器３による位相誤差に応じて第１のローパスフィルタ１０に対して電荷を充放電する。第１のローパスフィルタ１０は、第１のチャージポンプ４から充放電された電荷の量に応じて直流電圧を出力する。第１の電圧制御発振器９は、第１のローパスフィルタ１０から出力された直流電圧に応じて周波数が変化する。
【００３１】
第１の基準カウンタ１と、第１の位相比較器３と、第１のチャージポンプ４と、第１のローパスフィルタ１０と、第１の電圧制御発振器９と、第１のカウンタ２とから第１のＰＬＬ回路１５が構成され、第１のスイッチ信号ＳＷ１で第１のＰＬＬ回路１５の動作・不動作が制御される。
【００３２】
同じく、第２の基準カウンタ５と、第２の位相比較器７と、第２のチャージポンプ８と、第２のローパスフィルタ１２と、第２の電圧制御発振器１１と、第２のカウンタ６とから第２のＰＬＬ回路１６が構成され、第２のスイッチ信号ＳＷ２で第２のＰＬＬ回路１６の動作・不動作が制御される。
【００３３】
第１のＰＬＬ回路１５と第２のＰＬＬ回路１６の間には、基準カウンタ制御回路１４が設けられている。この基準カウンタ制御回路１４は、第１の基準カウンタ１の出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタ５の立ち上がりもしくは立ち下がりのタイミングの重なりをなくす制御を行う。
【００３４】
そのために、基準カウンタ制御回路１４は、制御信号を第１および第２の基準カウンタ１，５に与えている。第１および第２の基準カウンタ１，５は、基準カウンタ制御回路１４から与えられる制御信号によって動作が制御される。第１の実施の形態における第１および第２のＰＬＬ回路１５，１６は、第１および第２の基準カウンタ１，５の動作が基準カウンタ制御回路１４から与えられる制御信号によって制御される点が、従来例とは異なる。
【００３５】
上記の基準カウンタ制御回路１４の具体的な構成については、以下に示す第２の以降の各実施の形態で詳しく説明する。
【００３６】
以上のように構成された第１の実施の形態の２系統ＰＬＬ回路装置について、図２を用いてその動作を説明する。図２において、ａは第１のＰＬＬ回路１５の第１のスイッチ信号ＳＷ１を示している。ｂは第１の基準カウンタ１の出力信号を示している。ｃは第１のカウンタ２の出力信号を示している。ｄは第１のチャージポンプ４の出力信号を示している。ｅは第２のＰＬＬ回路１６の第２のスイッチ信号ＳＷ２を示している。ｆは基準カウンタ制御回路１４から出力される制御信号を示している。ｇは第２の基準カウンタ５の出力信号を示している。ｈは第２のカウンタ６の出力信号を示している。ｉは第２のチャージポンプ８の出力信号を示している。
【００３７】
第１のスイッチ信号ＳＷ１（図２ａ）が第２のスイッチ信号ＳＷ２（図２ｅ）より先にハイレベル（スイッチオン）となると、第１の基準カウンタ１（図２ｂ）と第１のカウンタ２（図２ｃ）は各々カウント動作を開始する。そして、第１のカウンタ２の出力信号（図２ｃ）の立ち上がりのタイミングで第１のチャージポンプ４が充放電動作を行う。上記以外のタイミングでは、第１のチャージポンプ４はハイインピーダンス状態になっている。
【００３８】
続いて、第２のスイッチ信号ＳＷ２（図２ｅ）がハイレベル（スイッチオン）となると、基準カウンタ制御回路１４の制御信号（図２ｆ）が第２のスイッチ信号ＳＷ２がハイレベルとなったタイミングより所定時間遅れたタイミングでハイレベルとなる。このときの遅れ時間は第１の基準カウンタ１の出力信号（図２ｂ）の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタ５の出力信号（図２ｇ）の立ち上がりもしくは立ち下がりのタイミングの重なりをなくすように設定される。
【００３９】
基準カウンタ制御回路１４の制御信号（図２ｆ）がハイレベルとなることにより、第２の基準カウンタ５（図２ｇ）と第２のカウンタ６（図２ｈ）が各々カウント動作を開始する。そして、第２のカウンタ６の出力信号（図２ｈ）の立ち上がりのタイミングで第２のチャージポンプ８が充放電動作を行う。上記以外のタイミングでは、第２のチャージポンプ８はハイインピーダンス状態になっている。
【００４０】
続いて、第１のスイッチ信号ＳＷ１（図２ａ）と第２のスイッチ信号ＳＷ２（図２ｅ）がともにロウレベル（スイッチオフ）となると、第１の基準カウンタ１（図２ｂ）、第１のカウンタ２（図２ｃ）、第２の基準カウンタ５（図２ｇ）、第２のカウンタ６（図２ｈ）はカウント動作を停止する。
【００４１】
続いて、第２のスイッチ信号ＳＷ２（図２ｅ）が第１のスイッチ信号（図２ａ）より先にハイレベル（スイッチオン）となると、第２の基準カウンタ５（図２ｇ）と第２のカウンタ６（図２ｈ）が各々カウント動作を開始する。そして、第２のカウンタ６の出力信号（図２ｈ）の立ち上がりのタイミングで第２のチャージポンプ８が充放電動作を行う。上記以外のタイミングでは、第２のチャージポンプ８はハイインピーダンス状態になっている。
【００４２】
続いて、第１のスイッチ信号ＳＷ１（図２ａ）がハイレベル（スイッチオン）となると、基準カウンタ制御回路１４の制御信号（図２ｆ）が第１のスイッチ信号ＳＷ１がハイレベルとなったタイミングより所定時間遅れたタイミングでハイレベルとなる。このときの遅れ時間は第２の基準カウンタ５の出力信号（図２ｇ）の立ち上がりもしくは立ち下がりのタイミングと第１の基準カウンタ１の出力信号（図２ｂ）の立ち上がりもしくは立ち下がりのタイミングの重なりをなくすように設定される。
【００４３】
基準カウンタ制御回路１４の制御信号（図２ｆ）がハイレベルとなることにより、第１の基準カウンタ１（図２ｂ）と第１のカウンタ２（図２ｃ）が各々カウント動作を開始する。そして、第１のカウンタ２の出力信号（図２ｃ）の立ち上がりのタイミングで第１のチャージポンプ４が充放電動作を行う。上記以外のタイミングでは、第１のチャージポンプ４はハイインピーダンス状態になっている。
【００４４】
以上のように、第１の実施の形態によれば、基準カウンタ制御回路１４を備えることにより、第１のＰＬＬ回路１５と第２のＰＬＬ回路１６の各々の基準カウンタ１，５の動作タイミングが重なることがなく、またカウンタ２，６の動作タイミングが重なることがない。その結果、各々のチャージポンプ４，８の動作タイミングの重なりをなくすことができる。これによって、高Ｃ／Ｎ特性を得ることが可能になる。
【００４５】
［第２の実施の形態］
次に、図３は第２の実施の形態における２系統ＰＬＬ回路装置のブロック図を示すものである。図３において、第１のＰＬＬ回路１５は、第１の基準カウンタ１が、本来の周波数の出力信号のほかに、例えばその２倍の周波数の出力信号を発生できる点が従来例とは異なるが、それ以外の構成については従来例で説明した第１のＰＬＬ回路１５と同様であるので、詳しい説明は省略する。また第２のＰＬＬ回路１６は、第２の基準カウンタ５の動作が基準カウンタ制御回路１４Ａから出力される制御信号によって制御される点が従来例とは異なるが、それ以外の構成については従来例で説明した第２のＰＬＬ回路１６と同様であるので、詳しい説明は省略する。
【００４６】
基準カウンタ制御回路１４Ａは、Ｄフリップフロップ５１，５２から構成されている。Ｄフリップフロップ５１は、第２のスイッチ信号ＳＷ２を第１の基準カウンタ１の出力信号に同期して検出するスイッチ信号検出回路としての機能を有する。Ｄフリップフロップ５２は、Ｄフリップフロップ５１の出力信号を、第１の基準カウンタ１と第２の基準カウンタ５の周期の差に基づいて第１の基準カウンタ１の出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタ５の出力信号の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で第２の基準カウンタ５をカウントスタートさせるカウントスタート制御回路としての機能を有する。
【００４７】
以下、具体的に説明する。Ｄフリップフロップ５１は、Ｒ入力がロウレベルのときＱ出力に現れるＱ出力信号（図４ｆ）がロウレベルになり、第１の基準カウンタ１の出力信号（図４ｂ）の立ち上がりをＣＫ入力として、その時の第２のスイッチ信号ＳＷ２（図４ｅ）を検出してＱ出力からＱ出力信号（図４ｆ）として出力する。Ｄフリップフロップ５２は、Ｒ入力がロウレベルのときＱ出力に現れるＱ出力信号（図４ｈ）がロウレベルになり、第１の基準カウンタ１の本来の出力信号（図４ｂ）の２倍の周波数の反転出力信号（図４ｇ）の立ち上がりをＣＫ入力として、その時のＤフリップフロップ５２のＱ出力信号（図４ｆ）を検出してＱ出力からＱ出力信号（図４ｈ）として出力し第２の基準カウンタ５へ供給する。
【００４８】
以上のような第２の実施の形態の２系統ＰＬＬ回路装置について以下、図４を用いてその動作を説明する。
【００４９】
図４において、ａは第１のＰＬＬ回路１５の第１のスイッチ信号ＳＷ１を示している。ｂは第１の基準カウンタ１の本来の出力信号を示している。ｃは第１のカウンタ２の出力信号を示している。ｄは第１のチャージポンプ４の出力信号を示している。ｅは第２のＰＬＬ回路１６の第２のスイッチ信号ＳＷ２を示している。ｆはＤフリップフロップ５１のＱ出力信号を示している。ｇは第１の基準カウンタ１の２倍の周波数の反転出力信号を示している。ｈは基準カウンタ制御回路１４Ａの制御信号であるＤフリップフロップ５２のＱ出力信号を示している。ｉは第２の基準カウンタ５の出力信号を示している。ｊは第２のカウンタ６の出力信号を示している。ｋは第２のチャージポンプ８の出力信号を示している。
【００５０】
第１のスイッチ信号ＳＷ１（図４ａ）が第２のスイッチ信号ＳＷ２（図４ｅ）より先にハイレベル（スイッチオン）となると、第１の基準カウンタ１（図４ｂ）と第１のカウンタ２（図４ｃ）は各々カウントスタートを開始する。続いて、第２のスイッチ信号ＳＷ２（図４ｅ）がハイレベル（スイッチオン）となると、その次の第１の基準カウンタ１の出力信号（図４ｂ）の立ち上がりエッジでＤフリップフロップ５１のＱ出力信号（図４ｆ）はハイレベルになり、その次の第１の基準カウンタ１の２倍の周波数の反転出力信号（図４ｇ）の立ち上がりエッジでＤフリップフロップ５２のＱ出力信号（図４ｈ）はハイレベルになり、この出力信号に同期し、第２の基準カウンタ５（図４ｉ）と第２のカウンタ６（図４ｊ）は各々カウントスタートを開始する。
【００５１】
ここで、第１の基準カウンタ１（図４ｂ）のカウントスタートタイミングから、第２の基準カウンタ５（図４ｉ）のカウントスタートまでの制御（遅延）時間の生成方法について以下に示す。
【００５２】
第１の基準カウンタ１（図４ｂ）と第２の基準カウンタ５（図４ｉ）の周期が各々違う場合、それぞれの周期の最小公倍数でカウントタイミングが重なる状態が発生する。
【００５３】
そこで、第１の基準カウンタ１（図４ｂ）と第２の基準カウンタ５（図４ｉ）の周期の関係からタイミング制御時間（遅延時間）を生成し制御する。図４の場合を例として用いて説明する。第１の基準カウンタ１（図４ｂ）の出力周波数を
ｆ１＝１／Ｔ１
とし、第２の基準カウンタ５（図４ｉ）の出力周波数を
ｆ２＝１／Ｔ２
としたとき、図４の各々の基準カウンタ１，５の出力信号の間には、
ｆ１＝（３／２）×ｆ２  ［Ｔ１＝（２／３）×Ｔ２］
の関係が成り立つ。ただし、Ｔ１は第１の基準カウンタ１の出力周期、Ｔ２は第２の基準カウンタ５の出力周期である。
【００５４】
この場合、第１の基準カウンタ１は３カウント目で、第２の基準カウンタ５は２カウント目で、各々の周期カウントのタイミングが一致する。そこで、各々の周期カウントの間に
ｆ１＝（１／２）×ｎ×ｆ２（ｎ＝１，２，３，…）
の関係が成り立つとき、タイミング制御時間（遅延時間）Ｔは周波数ｆ１の２倍の周波数の半周期（Ｔ＝１／４ｆ１）、つまり図４の場合、第１の基準カウンタ１のカウントスタートを受けて第１の基準カウンタ１の２倍の周波数の反転信号（図４ｇ）を生成し、その立ち上がり信号で第２の基準カウンタ５のカウントスタートを制御している。
【００５５】
その他に、第１の基準カウンタ１と第２の基準カウンタ５の間に
ｆ１＝（１／４）×ｎ×ｆ２（ｎ＝１，２，３，…）
の関係がある場合、タイミング制御時間（遅延時間）は
Ｔ＝（１／８）×ｆ１
に設定し、また、
ｆ１＝（１／８）×ｎ×ｆ２（ｎ＝１，２，３，…）
の関係がある場合、タイミング制御時間（遅延時間）は
Ｔ＝１／１６ｆ１
に設定する。
【００５６】
つまり、
ｆ１＝（１／２ｎ）×ｎ×ｆ２（ｎ＝１，２，３，…）
の関係がある場合、タイミング制御時間（遅延時間）は
Ｔ＝１／（２×２ｎ×ｆ１）（ｎ＝１，２，３，…）
に設定する。さらに、
ｆ１＝（１／３ｎ）×ｆ２
や、
ｆ１＝（１／５ｎ）×ｆ２
など奇数倍の関係のときは、上記
ｆ１＝（１／２ｎ）×ｎ×ｆ２（ｎ＝１，２，３，…）
の関係のうち最も近い関係に当てはめて、制御時間（遅延時間）を設定すればよい。
【００５７】
以上のように、第２の実施の形態によれば、基準カウンタ制御回路１４Ａを備えることにより、第１のＰＬＬ回路１５が先にカウントスタートした場合、第２のＰＬＬ回路１６のカウントスタートを制御することにより、第１のＰＬＬ回路１５と第２のＰＬＬ回路１６の各々のカウンタ動作タイミングが重なることがなく、各々のチャージポンプ４，８の動作タイミングの重なりをなくすことができる。その結果、高Ｃ／Ｎ特性を得ることが可能になる。
【００５８】
［第３の実施の形態］
次に図５は第３の実施の形態における２系統ＰＬＬ回路装置のブロック図を示すものである。図５において、第１のＰＬＬ回路１５は、第１の基準カウンタ１が、本来の周波数の出力信号のほかに、例えばその２倍の周波数の出力信号を発生できる点、および基準カウンタ制御回路１４Ｂから出力される制御信号によって動作が制御される点が従来例とは異なるが、それ以外の構成については従来例で説明した第１のＰＬＬ回路１５と同様であるので、詳しい説明は省略する。また第２のＰＬＬ回路１６は、本来の周波数の出力信号のほかに、例えばその２倍の周波数の出力信号を発生できる点、および第２の基準カウンタ５の動作が基準カウンタ制御回路１４Ｂから出力される制御信号によって制御される点が従来例とは異なるが、それ以外の構成については従来例で説明した第２のＰＬＬ回路１６と同様であるので、詳しい説明は省略する。
【００５９】
基準カウンタ制御回路１４Ｂは、Ｄフリップフロップ５３〜５８，ＡＮＤ回路５９，６０，ＯＲ回路６１，６３，Ｄフリップフロップ６２，６４で構成されている。
【００６０】
Ｄフリップフロップ５８とＡＮＤ回路６０とは、第１のスイッチ信号ＳＷ１の検出前は第２のスイッチ信号ＳＷ２に応答して第２の基準カウンタ５をカウントスタートさせ、第１のスイッチ信号ＳＷ１の検出後は第２の基準カウンタ５のカウントスタートを禁止する第１のスイッチ信号検出回路としての機能を有する。
【００６１】
Ｄフリップフロップ５７とＡＮＤ回路５９とは、第２のスイッチ信号ＳＷ２の検出前は第１のスイッチ信号ＳＷ１に応答して第１の基準カウンタ１をカウントスタートさせ、第２のスイッチ信号ＳＷ２の検出後は第１の基準カウンタ１のカウントスタートを禁止する第２のスイッチ信号検出回路としての機能を有する。
【００６２】
Ｄフリップフロップ５３は、第２のスイッチ信号ＳＷ２を第１の基準カウンタ１の出力信号に同期して検出する第３のスイッチ信号検出回路としての機能を有する。
【００６３】
Ｄフリップフロップ５５は、第１のスイッチ信号ＳＷ１を第２の基準カウンタ５の出力信号に同期して検出する第４のスイッチ信号検出回路としての機能を有する。
【００６４】
Ｄフリップフロップ５４とＯＲ回路６３とＤフリップフロップ６４とは、第３のスイッチ信号検出回路５３の出力信号を、第１の基準カウンタ１と第２の基準カウンタ５の周期の差に基づいて第１の基準カウンタ１の出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタ５の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で第２の基準カウンタ５をカウントスタートさせる第１のカウントスタート制御回路としての機能を有する。
【００６５】
Ｄフリップフロップ５６とＯＲ回路６１とＤフリップフロップ６２とは、第４のスイッチ信号検出回路５５の出力信号を、第１の基準カウンタ１と第２の基準カウンタ５の周期の差に基づいて第１の基準カウンタ１の出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタ５の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で第１の基準カウンタ１をカウントスタートさせる第２のカウントスタート制御回路としての機能を有する。
【００６６】
以下、具体的に説明する。
【００６７】
Ｄフリップフロップ５３は、Ｒ入力（図６ａ）がロウレベルのときＱ出力（図６ｇ）がロウレベルになり、第１の基準カウンタ１の出力信号（図６ｃ）の立ち上がりをＣＫ入力として、その時の第２のスイッチ信号ＳＷ２（図６ｆ）を検出してＱ出力からＱ出力信号（図６ｇ）として出力する。
【００６８】
Ｄフリップフロップ５４は、Ｒ入力（図６ａ）がロウレベルのときＱ出力（図６ｉ）がロウレベルになり、第１の基準カウンタ１の２倍の周波数の反転出力信号（図６ｈ）の立ち上がりをＣＫ入力として、その時のＤフリップフロップ５３のＱ出力信号（図６ｇ）を検出してＱ出力からＱ出力信号（図６ｉ）として出力する。
【００６９】
Ｄフリップフロップ５５は、Ｒ入力（図６ａ）がロウレベルのときＱ出力（図６ｎ）がロウレベルになり、第２の基準カウンタ５の出力信号（図６ｕ）の立ち上がりをＣＫ入力として、その時の第１のスイッチ信号ＳＷ１（図６ｂ）を検出してＱ出力からＱ出力信号（図６ｎ）として出力する。
【００７０】
Ｄフリップフロップ５６は、Ｒ入力（図６ａ）がロウレベルのときＱ出力（図６ｐ）がロウレベルになり、第２の基準カウンタ５の２倍の周波数の反転出力信号（図６ｏ）の立ち上がりをＣＫ入力として、その時のＤフリップフロップ５５のＱ出力信号（図６ｎ）をＱ出力からＱ出力信号（図６ｐ）として出力する。
【００７１】
Ｄフリップフロップ５７は、Ｓ入力（図６ａ）がロウレベルのときＱ出力（図６ｊ）がハイレベルになり、第２のスイッチ信号ＳＷ２（図６ｆ）の立ち上がりをＣＫ入力としてＱ出力（図６ｊ）からロウレベルが出力される。
【００７２】
Ｄフリップフロップ５８は、Ｓ入力（図６ａ）がロウレベルのときＱ出力（図６ｑ）がハイレベルになり、第１のスイッチ信号ＳＷ１（図６ｂ）の立ち上がりをＣＫ入力としてＱ出力（図６ｑ）からロウレベルが出力される。
【００７３】
ＡＮＤ回路５９は、Ｄフリップフロップ５７のＱ出力（図６ｊ）と第１のスイッチ信号ＳＷ１（図６ｂ）を入力として出力信号（図６ｋ）がＯＲ回路６１の入力に供給される。
【００７４】
ＡＮＤ回路６０は、Ｄフリップフロップ５８のＱ出力（図６ｑ）と第２のスイッチ信号ＳＷ２（図６ｆ）を入力として、出力信号（図６ｒ）がＯＲ回路６３の入力に供給される。
【００７５】
ＯＲ回路６１は、Ｄフリップフロップ５６のＱ出力（図６ｐ）とＡＮＤ回路５９の出力信号（図６ｋ）を入力として、出力信号（図６ｌ）がＤフリップフロップ６２のＣＫ入力に供給される。
【００７６】
ＯＲ回路６３は、Ｄフリップフロップ５４のＱ出力（図６ｉ）とＡＮＤ回路６０の出力信号（図６ｒ）を入力として、出力信号（図６ｓ）がＤフリップフロップ６４のＣＫ入力に供給される。
【００７７】
Ｄフリップフロップ６２は、Ｒ入力（図６ａ）がロウレベルのときＱ出力（図６ｍ）がロウレベルになり、ＯＲ回路６１の出力信号（図６ｌ）の立ち上がりをＣＫ入力としてＱ出力（図６ｍ）からハイレベルが出力され、第１の基準カウンタ１に供給される。
【００７８】
Ｄフリップフロップ６４は、Ｒ入力（図６ａ）がロウレベルのときＱ出力（図６ｔ）がロウレベルになり、ＯＲ回路６３の出力信号（図６ｓ）の立ち上がりをＣＫ入力としてＱ出力（図６ｔ）からハイレベルが出力され、第２の基準カウンタ５に供給される。
【００７９】
以上のように、第３の実施の形態の２系統ＰＬＬ回路装置について以下、図６を用いてその動作を説明する。図６において、ａはリセット信号を示している。ｂは第１のＰＬＬ回路１５の第１のスイッチ信号ＳＷ１を示している。ｃは第１の基準カウンタ１の出力信号を示している。ｄは第１のカウンタ２の出力信号を示している。ｅは第１のチャージポンプ４の出力信号を示している。ｆは第２のスイッチ信号ＳＷ２を示している。ｇはＤフリップフロップ５３のＱ出力信号を示している。ｈは第１の基準カウンタ１の２倍の周波数の反転出力信号を示している。ｉはＤフリップフロップ５４のＱ出力信号を示している。ｊはＤフリップフロップ５７のＱ出力信号を示している。ｋはＡＮＤ回路５９の出力信号を示している。ｌはＯＲ回路６１の出力信号を示している。ｍはＤフリップフロップ６２のＱ出力信号を示している。ｎはＤフリップフロップ５５のＱ出力信号を示している。ｏは第２の基準カウンタ５の２倍の周波数の反転出力信号を示している。ｐはＤフリップフロップ５６のＱ出力信号を示している。ｑはＤフリップフロップ５８のＱ出力信号を示している。ｒはＡＮＤ回路６０の出力信号を示している。ｓはＯＲ回路６３の出力信号を示している。ｔはＤフリップフロップ６４のＱ出力信号を示している。ｕは第２の基準カウンタ５の出力信号を示している。ｖは第２のカウンタ６の出力信号を示している。ｗは第２のチャージポンプ８の出力信号を示している。
【００８０】
リセット信号（図６ａ）がロウレベルからハイレベルになることで、各回路がリセットされる。
【００８１】
続いて、第１のスイッチ信号ＳＷ１（図６ｂ）が第２のスイッチ信号ＳＷ２（図６ｆ）より先にハイレベル（スイッチオン）となった時、Ｄフリップフロップ５７のＱ出力信号（図６ｊ）はハイレベルでＡＮＤ回路５９の出力信号（図６ｋ）はハイレベルが出力され、ＯＲ回路６１の出力信号（図６ｌ）はハイレベルが出力され、この信号を受け、Ｄフリップフロップ６２のＱ出力信号（図６ｍ）がハイレベルになり、この制御信号により、第１の基準カウンタ１と第１のカウンタ２がカウントスタートする。
【００８２】
この時、第２のスイッチ信号ＳＷ２（図６ｆ）はロウレベルなので、ＡＮＤ回路６０の出力信号（図６ｒ）はロウレベルのままで、ＯＲ回路６３の出力信号（図６ｓ）と、Ｄフリップフロップ６４のＱ出力信号（図６ｕ）はロウレベルのままなので、第２の基準カウンタ５と第２のカウンタ６はスタートしていない。
【００８３】
続いて、第２のスイッチ信号ＳＷ２（図６ｆ）がハイレベル（スイッチオン）となり、Ｄフリップフロップ５３が第１の基準カウンタ１の出力信号（図６ｃ）の立ち上がりエッジを受け、Ｑ出力信号（図６ｇ）としてハイレベルを出力する。次に、第１の基準カウンタの２倍の周波数の反転出力信号（図６ｈ）の立ち上がりに同期して、Ｄフリップフロップ５４のＱ出力信号（図６ｉ）がハイレベルになり、ＯＲ回路６３の出力信号（図６ｓ）がハイレベルになり、Ｄフリップフロップ６４のＱ出力信号（図６ｔ）がハイレベルになり、この制御信号により第２の基準カウンタ５と第２のカウンタ６がカウントスタートを行う。カウンタによるタイミング制御時間（遅延時間）は上記第２の実施の形態で示した方法にて生成する。
【００８４】
続いて、第１のスイッチ信号ＳＷ１（図６ｂ）と第２のスイッチ信号ＳＷ２（図６ｆ）が共にオフになり、再びリセット信号（図６ａ）により各回路がリセットされる。
【００８５】
続いて、第２のスイッチ信号ＳＷ２（図６ｆ）が第１のスイッチ信号ＳＷ１（図６ｂ）より先にハイレベル（スイッチオン）となった時、Ｄフリップフロップ５８のＱ出力信号（図６ｑ）がハイレベルになり、ＡＮＤ回路６０の出力信号（図６ｒ）がハイレベルになり、ＯＲ回路６３の出力信号（図６ｓ）がハイレベルになり、Ｄフリップフロップ６４のＱ出力信号（図６ｔ）がハイレベルになり、この制御信号で第２の基準カウンタ５と第２のカウンタ６がカウントスタートを行う。このとき、Ｄフリップフロップ５７のＱ出力信号（図６ｊ）はロウレベルのままなので、ＡＮＤ回路５９の出力信号（図６ｋ）はロウレベルのままで、ＯＲ回路６１の出力信号（図６ｌ）はロウレベルのままでＤフリップフロップ６２のＱ出力信号（図６ｍ）はロウレベルのままなので、第１の基準カウンタ１と第１のカウンタ２はカウントスタートしていない。
【００８６】
続いて、第１のスイッチ信号ＳＷ１（図６ｂ）がハイレベル（スイッチオン）となり、Ｄフリップフロップ５５が第２の基準カウンタ５の出力信号の立ち上がりエッジを受け、Ｑ出力信号（図６ｎ）としてハイレベルを出力する。次に、第２の基準カウンタの２倍の周波数の反転出力信号（図６ｏ）の立ち上がりに同期して、Ｄフリップフロップ５６のＱ出力信号（図６ｐ）がハイレベルになり、ＯＲ回路６１の出力信号（図６ｌ）がハイレベルになり、Ｄフリップフロップ６２のＱ出力信号（図６ｍ）がハイレベルになり、この制御信号により第１の基準カウンタ１と第１のカウンタ２がカウントスタートを行う。カウンタによるタイミング制御時間（遅延時間）は前記第２の実施の形態で示した方法にて生成する。
【００８７】
以上のように、第３の実施の形態によれば、基準カウンタ制御回路１４Ｂを備えることにより、第１のＰＬＬ回路１５が先にカウントスタートした場合、第２のＰＬＬ回路１６のカウントスタートタイミングを制御し、第２のＰＬＬ回路１６が先にカウントスタートした場合、第１のＰＬＬ回路１５のカウントスタートタイミングを制御することにより、第１のＰＬＬ回路１５と第２のＰＬＬ回路１６のどちらが先にカウントスタートしても、第１のＰＬＬ回路１５と第２のＰＬＬ回路１６の各々のカウンタ動作タイミングが重なることがなく、各々のチャージポンプ４，８の動作タイミングの重なりをなくすことができる。その結果、高Ｃ／Ｎ特性を得ることが可能になる。
【００８８】
［第４の実施の形態］
次に図７は第４の実施の形態における２系統ＰＬＬ回路装置のブロック図を示すものである。図７において、第１のＰＬＬ回路１５は、第１の基準カウンタ１が、本来の周波数の出力信号のほかに、例えばその２倍の周波数の出力信号を発生できる点、および基準カウンタ制御回路１４Ｃから出力される制御信号によって動作が制御される点が従来例とは異なるが、それ以外の構成については従来例で説明した第１のＰＬＬ回路１５と同様であるので、詳しい説明は省略する。また第２のＰＬＬ回路１６は、本来の周波数の出力信号のほかに、例えばその２倍の周波数の出力信号を発生できる点、および第２の基準カウンタ５の動作が基準カウンタ制御回路１４Ｃから出力される制御信号によって制御される点が従来例とは異なるが、それ以外の構成については従来例で説明した第２のＰＬＬ回路１６と同様であるので、詳しい説明は省略する。
【００８９】
基準カウンタ制御回路１４Ｃは、Ｄフリップフロップ６５，６７，７０，７１，７５，７６，７９，８０，ＡＮＤ回路６６，６８，ＯＲ回路６９，７７，７８，セレクタ７２，７３，７４で構成されている。
【００９０】
Ｄフリップフロップ６７とＡＮＤ回路６８とは、第１のスイッチ信号ＳＷ１（図８ｂ）の検出前は第２のスイッチ信号ＳＷ２（図８ｆ）に応答して第２の基準カウンタ５（図８ｃ）をカウントスタートさせ、第１のスイッチ信号ＳＷ１（図８ｂ）の検出後は第２の基準カウンタ５のカウントスタートを禁止する第１のスイッチ信号検出回路としての機能を有する。
【００９１】
Ｄフリップフロップ６５とＡＮＤ回路６６とは、第２のスイッチ信号ＳＷ２（図８ｆ）の検出前は第１のスイッチ信号ＳＷ１（図８ｂ）に応答して第１の基準カウンタ１（図８ｃ）をカウントスタートさせ、第２のスイッチ信号ＳＷ２（図８ｆ）の検出後は第１の基準カウンタ１のカウントスタートを禁止する第２のスイッチ信号検出回路としての機能を有する。
【００９２】
ＯＲ回路６９とＤフリップフロップ７０，７１とは、第１のスイッチ信号ＳＷ１（図８ｂ）および第２のスイッチ信号ＳＷ２（図８ｆ）のうち先に発生した方のタイミングで第１の基準カウンタ１および第２の基準カウンタ（５）のうちのどちらのカウントスタートが許容されているかを検出するカウンタ検出回路としての機能を有する。
【００９３】
セレクタ７２は、第１のスイッチ信号ＳＷ１および第２のスイッチ信号ＳＷ２のうちのカウントスタートが禁止されている基準カウンタ１または５に対応したスイッチ信号ＳＷ１またはＳＷ２を選択する第１の選択回路としての機能を有する。
【００９４】
セレクタ７３は、第１の基準カウンタ１および第２の基準カウンタ５のうちカウントスタートが許容されている方の基準カウンタ１または５の出力信号を選択する第２の選択回路としての機能を有する。
【００９５】
Ｄフリップフロップ７５は、セレクタ７２から出力されるスイッチ信号ＳＷ１またはＳＷ２をセレクタ７３から出力される基準カウンタ５または１の出力信号に同期して検出するスイッチ信号検出回路としての機能を有する。
【００９６】
セレクタ７４とＤフリップフロップ７５とＯＲ回路７７，７８とＤフリップフロップ７９，８０とは、Ｄフリップフロップ７５のＱ出力信号を、第１の基準カウンタ１と第２の基準カウンタ５の周期の差に基づいて第１の基準カウンタ１の出力信号の立ち上がりもしくは立ち下がりのタイミングと第２の基準カウンタ５の立ち上がりもしくは立ち下がりのタイミングが重なることがないように設定された所定時間、遅延した遅延出力信号を生成し、この遅延出力信号で第１の基準カウンタ１および第２の基準カウンタ５のうちのカウントスタートが禁止されている方の基準カウンタのカウントスタートさせるカウントスタート制御回路としての機能を有する。
【００９７】
以下、具体的に説明する。
【００９８】
Ｄフリップフロップ６５は、Ｓ入力（図８ａ）がロウレベルのときＱ出力（図８ｇ）がハイレベルになり、第２のスイッチ信号ＳＷ２（図８ｆ）の立ち上がりをＣＫ入力としてＱ出力（図８ｇ）からロウレベルのＱ出力信号が出力される。
【００９９】
ＡＮＤ回路６６は、Ｄフリップフロップ６５のＱ出力信号（図８ｇ）と第１のスイッチ信号ＳＷ１（図８ｂ）を入力として出力信号（図８ｉ）がＯＲ回路６９の入力とＯＲ回路７８の入力に供給される。
【０１００】
Ｄフリップフロップ６７は、Ｓ入力（図８ａ）がロウレベルのときＱ出力（図８ｈ）がハイレベルになり、第１のスイッチ信号ＳＷ１（図８ｂ）の立ち上がりをＣＫ入力としてＱ出力（図８ｈ）からロウレベルが出力される。
【０１０１】
ＡＮＤ回路６８は、Ｄフリップフロップ６７のＱ出力信号（図８ｈ）と第１のスイッチ信号ＳＷ１（図８ｂ）を入力として出力信号（図８ｊ）がＯＲ回路６９の入力とＤフリップフロップ７１のＤ入力とＯＲ回路７７の入力に供給される。
【０１０２】
ＯＲ回路６９は、ＡＮＤ回路６６の出力信号（図８ｉ）とＡＮＤ回路６８の出力信号（図８ｊ）を入力として、出力信号（図８ｋ）がＤフリップフロップ７０のＣＫ入力に供給される。
【０１０３】
Ｄフリップフロップ７０は、Ｒ入力（図８ａ）がロウレベルのときＱ出力（図８ｌ）がロウレベルになり、ＯＲ回路６９の出力信号（図８ｋ）の立ち上がりでＱ出力（図８ｌ）からハイレベルが出力される。
【０１０４】
Ｄフリップフロップ７１は、Ｒ入力（図８ａ）がロウレベルのときＱ出力（図８ｍ）がロウレベルになり、Ｄフリップフロップ７０のＱ出力信号（図８ｌ）の立ち上がりでＡＮＤ回路６８の出力信号（図８ｊ）をＱ出力（図８ｍ）から出力する。
【０１０５】
セレクタ７２は、第２のスイッチ信号ＳＷ２（図８ｆ）をＡ入力、第１のスイッチ信号ＳＷ１（図８ｂ）をＢ入力に接続し、Ｄフリップフロップ７１のＱ出力（図８ｍ）をＳ入力に接続し、Ｓ入力の信号のレベルによりＡ入力信号もしくはＢ入力信号をＹ出力（図８ｎ）から出力する。
【０１０６】
セレクタ７３は、第１の基準カウンタ１の出力信号ｒｅｆ１（図８ｃ）をＡ入力、第２の基準カウンタ５の出力信号ｒｅｆ２（図８ｘ）をＢ入力に接続し、Ｄフリップフロップ７１のＱ出力（図８ｍ）をＳ入力に接続し、Ｓ入力の信号のレベルによりＡ入力信号もしくはＢ入力信号をＹ出力（図８ｏ）から出力する。
【０１０７】
セレクタ７４は、第１の基準カウンタ１の２倍の周波数の反転出力／２ｒｅｆ１（図８ｕ）をＡ入力、第２の基準カウンタ５の２倍の周波数の反転出力／２ｒｅｆ２（図８ｚ１）をＢ入力に接続し、Ｄフリップフロップ７１のＱ出力信号（図８ｍ）をＳ入力に接続し、Ｓ入力の信号のレベルによりＡ入力もしくはＢ入力をＹ出力（図８ｑ）から出力する。
【０１０８】
Ｄフリップフロップ７５は、Ｒ入力（図８ａ）がロウレベルのときＱ出力（図８ｐ）がロウレベルになり、セレクタ７３のＹ出力信号（図８ｏ）の立ち上がりをＣＫ入力として、そのときのセレクタ７２のＹ出力信号（図８ｎ）を検出してＱ出力（図８ｐ）から出力する。
【０１０９】
Ｄフリップフロップ７６は、Ｒ入力（図８ａ）がロウレベルのときＱ出力（図８ｒ）がロウレベルになり、セレクタ７４のＹ出力信号（図８ｑ）の立ち上がりをＣＫ入力として、そのときのＤフリップフロップ７５のＱ出力信号（図８ｐ）をＱ出力（図８ｒ）から出力する。
【０１１０】
ＯＲ回路７７は、ＡＮＤ回路６８の出力信号（図８ｊ）とＤフリップフロップ７６のＱ出力信号（図８ｒ）を入力として、出力信号（図８ｔ）がＤフリップフロップ８０に供給される。
【０１１１】
ＯＲ回路７８は、ＡＮＤ回路６６の出力信号（図８ｉ）とＤフリップフロップ７６のＱ出力信号（図８ｒ）を入力として、出力信号（図８ｓ）がＤフリップフロップ７９のＣＫ入力に供給される。
【０１１２】
Ｄフリップフロップ７９は、Ｒ入力（図８ａ）がロウレベルのときＱ出力（図８ｖ）がロウレベルになり、ＯＲ回路７８の出力信号（図８ｓ）の立ち上がりをＣＫ入力としてＱ出力（図８ｖ）からハイレベルを出力する。
【０１１３】
Ｄフリップフロップ８０は、Ｒ入力（図８ａ）がロウレベルのときＱ出力（図８ｗ）がロウレベルになり、ＯＲ回路７７の出力信号（図８ｔ）の立ち上がりをＣＫ入力としてＱ出力（図８ｗ）からハイレベルを出力する。
【０１１４】
以上のような第４の実施の形態の２系統ＰＬＬ回路装置について以下、図８を用いてその動作を説明する。図８において、ａはリセット信号を示している。ｂは第１のＰＬＬ回路１５の第１のスイッチ信号ＳＷ１を示している。ｃは第１の基準カウンタ１の出力信号ｒｅｆ１を示している。ｄは第１のカウンタ２の出力信号を示している。ｅは第１のチャージポンプ４の出力信号を示している。ｆは第２のＰＬＬ回路１６の第２のスイッチ信号ＳＷ２を示している。ｇはＤフリップフロップ６５のＱ出力信号を示している。ｈはＤフリップフロップ６７のＱ出力信号を示している。ｉはＡＮＤ回路６６の出力信号を示している。ｊはＡＮＤ回路６８の出力信号を示している。ｋはＯＲ回路６９の出力信号を示している。ｌはＤフリップフロップ７０のＱ出力信号を示している。ｍはＤフリップフロップ７１のＱ出力信号を示している。ｎはセレクタ７２のＹ出力信号を示している。ｏはセレクタ７３のＹ出力信号を示している。ｐはＤフリップフロップ７５のＱ出力信号を示している。ｑはセレクタ７４のＹ出力信号を示している。ｒはＤフリップフロップ７６のＱ出力信号を示している。ｓはＯＲ回路７８の出力信号を示している。ｔはＯＲ回路７７の出力信号を示している。ｕは第１の基準カウンタ１の２倍の周波数の反転出力信号／２ｒｅｆ１を示している。ｖはＤフリップフロップ７９のＱ出力信号を示している。ｗはＤフリップフロップ８０のＱ出力信号を示している。ｘは第２の基準カウンタ５の出力信号ｒｅｆ２を示している。ｙは第２のカウンタ６の出力信号を示している。ｚ１は第２の基準カウンタ５の２倍の周波数の反転出力信号／２ｒｅｆ２を示している。ｚ２は第２のチャージポンプ８の出力信号を示している。
【０１１５】
リセット信号（図８ａ）がロウレベルからハイレベルになることで、各回路がリセットされる。
【０１１６】
続いて、第１のスイッチ信号ＳＷ１（図８ｂ）が第２のスイッチ信号ＳＷ２（図８ｆ）より先にハイレベル（スイッチオン）となった時、Ｄフリップフロップ６５のＱ出力信号（図８ｇ）はハイレベルでＡＮＤ回路６６の出力信号（図８ｉ）はハイレベルが出力され、ＯＲ回路７８の出力信号（図８ｓ）はハイレベルが出力され、この信号を受け、Ｄフリップフロップ７９のＱ出力信号（図８ｖ）がハイレベルになり、この制御信号により、第１の基準カウンタ１と第１のカウンタ２がカウントスタートする。この時、第２のスイッチ信号ＳＷ２（図８ｆ）はロウレベルなので、ＡＮＤ回路６８の出力信号（図８ｊ）はロウレベルのままで、ＯＲ回路７７の出力信号（図８ｔ）と、Ｄフリップフロップ８０のＱ出力信号（図８ｗ）はロウレベルのままなので、第２の基準カウンタ５と第２のカウンタ６はスタートしていない。
【０１１７】
続いて、ＯＲ回路６９の出力信号（図８ｋ）はＡＮＤ回路６６の出力信号（図８ｉ）のハイレベルの信号を受けてハイレベルが出力され、この立ち上がり信号を受けてＤフリップフロップ７０のＱ出力信号（図８ｌ）はハイレベルが出力され、この立ち上がり信号を受けて、Ｄフリップフロップ７１はＡＮＤ回路６８の出力信号（図８ｊ）のロウレベルをＱ出力（図８ｍ）から出力する。この信号を受けてセレクタ７２はＡ入力の第２のスイッチ信号ＳＷ２（図８ｆ）がＹ出力（図８ｎ）から出力される。同じくセレクタ７３はＡ入力の第１の基準カウンタ１の出力信号ｒｅｆ１（図８ｃ）がＹ出力（図８ｏ）から出力される。同じくセレクタ７４はＡ入力信号の第１の基準カウンタの２倍の周波数の反転出力信号／２ｒｅｆ１（図８ｕ）がＹ出力（図８ｑ）から出力される。
【０１１８】
続いて第２のスイッチ信号ＳＷ２（図８ｆ）がハイレベル（スイッチオン）となり、セレクタ７２のＹ出力（図８ｎ）がハイレベルになり、次にセレクタ７３のＹ出力信号（図８ｏ）の立ち上がりを受けて、Ｄフリップフロップ７５はハイレベルが出力され、次にセレクタ７４のＹ出力信号（図８ｑ）の立ち上がりを受けて、Ｄフリップフロップ７６のＱ出力（図８ｒ）からハイレベルが出力され、ＯＲ回路７７の出力信号（図８ｔ）がハイレベルになり、この立ち上がりを受けてＤフリップフロップ８０のＱ出力（図８ｗ）がハイレベルとなり、この制御信号により、第２の基準カウンタ５と第２のカウンタ６がカウントスタートする。
【０１１９】
続いて第１のスイッチ信号ＳＷ１（図８ｂ）と第２のスイッチ信号ＳＷ２（図８ｆ）が共にオフになり、再びリセット信号（図８ａ）により各回路がリセットされる。
【０１２０】
続いて、第２のスイッチ信号ＳＷ２（図８ｆ）が第１のスイッチ信号ＳＷ１（図８ｂ）より先にハイレベル（スイッチオン）となった時、Ｄフリップフロップ６７のＱ出力信号（図８ｈ）はハイレベルでＡＮＤ回路６８の出力信号（図８ｊ）はハイレベルが出力され、ＯＲ回路７７の出力信号（図８ｔ）はハイレベルが出力され、この信号を受け、Ｄフリップフロップ８０のＱ出力（図８ｗ）がハイレベルになり、この制御信号により、第２の基準カウンタ５と第２のカウンタ６がカウントスタートする。この時、第１のスイッチ信号ＳＷ１（図８ｂ）はロウレベルなので、ＡＮＤ回路６６の出力信号（図８ｉ）はロウレベルのままで、ＯＲ回路７８の出力信号（図８ｓ）と、Ｄフリップフロップ７９のＱ出力信号（図８ｖ）はロウレベルのままなので、第１の基準カウンタ１と第１のカウンタ２はスタートしていない。
【０１２１】
続いて、ＯＲ回路６９の出力信号（図８ｋ）はＡＮＤ回路６８の出力信号（図８ｊ）のハイレベルの信号を受けてハイレベルが出力され、この立ち上がりを受けてＤフリップフロップ７０のＱ出力信号（図８ｌ）はハイレベルが出力され、この立ち上がり信号を受けて、Ｄフリップフロップ７１はＡＮＤ回路６８の出力信号（図８ｊ）のハイレベルをＱ出力（図８ｍ）から出力する。この信号を受けてセレクタ７２はＢ入力の第１のスイッチ信号ＳＷ１（図８ｂ）がＹ出力から出力される。同じくセレクタ７３はＢ入力の第２の基準カウンタの出力信号ｒｅｆ２（図８ｖ）がＹ出力（図８ｏ）から出力される。同じくセレクタ７４はＢ入力信号の第２の基準カウンタの２倍の周波数の反転出力信号／２ｒｅｆ２（図８ｚ１）がＹ出力（図８ｑ）から出力される。
【０１２２】
続いて第１のスイッチ信号ＳＷ１（図８ｂ）がハイレベル（スイッチオン）となり、セレクタ７２のＹ出力信号（図８ｎ）がハイレベルになり、次にセレクタ７３のＹ出力信号（図８ｏ）の立ち上がりを受けて、Ｄフリップフロップ７５はハイレベルが出力され、次にセレクタ７４の出力信号（図８ｑ）の立ち上がりを受けて、Ｄフリップフロップ７６のＱ出力（図８ｒ）からハイレベルが出力され、ＯＲ回路７８の出力信号（図８ｓ）がハイレベルになり、この立ち上がりを受けてＤフリップフロップ７９のＱ出力（図８ｖ）がハイレベルとなり、この制御信号により、第１の基準カウンタ１と第１のカウンタ２がカウントスタートする。カウンタによるタイミング制御時間（遅延時間）は上記第２の実施の形態で示した方法にて生成する。
【０１２３】
以上のように、第４の実施の形態によれば、基準カウンタ制御回路１４Ｃを備えることにより、第１のＰＬＬ回路１５が先にカウントスタートした場合、第２のＰＬＬ回路１６のカウントスタートを制御し、第２のＰＬＬ回路１６が先にカウントスタートした場合、第１のＰＬＬ回路１５のカウントスタートを制御することにより、第１のＰＬＬ回路１５と第２のＰＬＬ回路１６のどちらが先にカウントスタートしても、第１のＰＬＬ回路１５と第２のＰＬＬ回路１６の各々のカウンタ動作タイミングが重なることがなく、各々のチャージポンプ４，８の動作タイミングの重なりをなくすことができる。その結果、高Ｃ／Ｎ特性を得ることが可能になる。
【０１２４】
［第５の実施の形態］
図９は第５の実施の形態における２系統ＰＬＬ回路装置のブロック図を示すものである。図９において、第１のＰＬＬ回路１５は従来例で説明した構成と同様であるので、詳しい説明は省略する。また、第２のＰＬＬ回路１７も、Ｄフリップフロップ８１が追加されている以外は、従来例で説明した構成と同様であるので詳しい説明は省略する。
【０１２５】
ただし、第１のＰＬＬ回路１５は、第１の基準カウンタ１の出力信号は水晶発振子１３の信号の立ち上がりおよび立ち下がりの一方、この例では立ち上がりのタイミングを基準信号のスタートタイミングとするように構成されている。
【０１２６】
また、第２のＰＬＬ回路１７は、この例では、第１の基準カウンタ１と同様に水晶発振子１３の信号の立ち上がりおよび立ち下がりの一方のタイミング、この例では立ち上がりのタイミングを基準信号のスタートタイミングとするように構成されているが、スタートタイミングは任意に設定することが可能である。言い換えると、第２の基準カウンタ５の出力信号については、制御方法の違いによってスタートタイミングは種々変更することが考えられる。
【０１２７】
また、第２のＰＬＬ回路１７は、水晶発振子１３の信号の立ち上がりおよび立ち下がりの他方のタイミング、この例では立ち下がりのタイミングで第２の基準カウンタ５の出力信号を検出する信号検出回路として機能するＤフリップフロップ８１が第２の基準カウンタ５と第２の位相比較器７の間に設けられていて、この例では第２の基準カウンタ５から第２の位相比較器７へ入力される信号を水晶発振子１３の信号の半周期分ずらせる。このＤフリップフロップ８１は、水晶発振子１３の信号の反転信号をクロック入力とし、第２の基準カウンタ５の出力信号をデータ入力とするものである。
【０１２８】
第１および第２の基準カウンタ１，５は、水晶発振子１３から同相の信号が入力され、この例では、例えば、水晶発振子１３の出力信号の立ち上がり信号をカウント（分周）する構成になっている。そして、Ｄフリップフロップ８１は、水晶発振子１３の出力信号の立ち下がり信号に同期して動作することになる。なお、第１および第２の基準カウンタ１，５が水晶発振子１３の立ち下がり信号をカウント（分周）する構成になっている場合には、Ｄフリップフロップ８１は、水晶発振子１３の出力信号の立ち上がり信号に同期して動作することになる。
【０１２９】
上記したように、Ｄフリップフロップ８１は水晶発振子１３の立ち下り信号に同期して、第２の基準カウンタ５の出力信号を検出して出力する機能を有する。このとき、第１および第２の基準カウンタ１，５の出力信号は水晶発振子１３の立ち上がり信号に同期して出力されている。
【０１３０】
以上のように、Ｄフリップフロップ８１を設けた結果、第１の基準カウンタ１から第１の位相比較器３へ入力される基準信号は、必ず水晶発振子１３の信号の立ち上がりに同期し、第２の基準カウンタ５から信号検出回路８１を介して第２の位相比較器７へ入力される信号は、水晶発振子１３の信号の立ち下がりに同期することになり、両信号の立ち下がりまたは立ち下がりが同じタイミングになることはない。
【０１３１】
以下、具体的に説明する。Ｄフリップフロップ８１は水晶発振子１３の立ち下り信号をＣＫ入力として、そのときの第２の基準カウンタ５の出力信号を検出してＱ出力からＱ出力信号として出力する。
【０１３２】
以上のような第２の実施の形態の２系統ＰＬＬ回路装置について、以下図１０を用いてその動作を説明する。
【０１３３】
図１０において、ａは第１のＰＬＬ回路１５の第１のスイッチ信号ＳＷ１を示している。ｂは第２のＰＬＬ回路１６の第２のスイッチ信号ＳＷ２を示している。
ｃは水晶発振子１３の信号を示している。ｄは第１の基準カウンタ１の出力信号を示している。ｅは第１のカウンタ２の出力信号を示している。ｆは第１のチャージポンプ４の出力信号を示している。ｇは第２の基準カウンタ５の出力信号を示している。ｈはＤフリップフロップ８１のＱ出力信号を示している。ｉは第２のカウンタ６の出力信号を示している。ｊは第２のチャージポンプ８の出力信号を示している。
【０１３４】
第１のスイッチ信号ＳＷ１（図１０ａ）が第２のスイッチ信号ＳＷ２（図１０ｂ）より先にハイレベル（スイッチオン）となると、第１の基準カウンタ１（図１０ｄ）と第１のカウンタ２（図１０ｅ）はおのおの水晶発振子１３の信号（図１０ｃ）の立ち上がり信号に同期してカウントスタートをする。これにより、第１の基準カウンタ１（図１０ｄ）と第１のカウンタ２（図１０ｅ）の出力信号を第１の位相比較器３で位相誤差検出をしているため、第１のチャージポンプ４（図１０ｆ）も水晶発振子１３の信号（図１０ｃ）の立ち上がり信号に同期して動作している。続いて、第２のスイッチ信号ＳＷ２がハイレベル（スイッチオン）となると、第２の基準カウンタ５（図１０ｇ）と第２のカウンタ６（図１０ｉ）もおのおのカウントスタートをする。このとき、第２の基準カウンタ５（図１０ｇ）の出力信号は水晶発振子１３（図１０ｃ）の立ち上がり信号に同期して出力されている。
【０１３５】
ここで、水晶発振子１３の立ち下がりエッジでＤフリップフロップ８１のＤ入力である第２の基準カウンタ５（図１０ｇ）の出力信号がＱ出力から出力される。
このＱ出力信号（図１０ｈ）が第２の位相比較器７に入力される。このＤフリップフロップ８１のＱ出力信号（図１０ｈ）と第２のカウンタ６（図１０ｉ）が第２の位相比較器７で位相誤差検出をしているため、第２のチャージポンプ８（図１０ｊ）は水晶発振子１３の信号（図１０ｃ）の立ち下がり信号に同期して動作している。
【０１３６】
続いて、第１のスイッチ信号ＳＷ１（図１０ａ）と第２のスイッチ信号ＳＷ２（図１０ｂ）が共にロウレベル（スイッチオフ）になる。
【０１３７】
続いて、第２のスイッチ信号ＳＷ２（図１０ｂ）が第１のスイッチ信号ＳＷ１（図１０ａ）より先にスイッチオンになると、第２の基準カウンタ５（図１０ｇ）と第２のカウンタ６（図１０ｉ）がおのおのカウントスタートをする。このとき、第２の基準カウンタ５（図１０ｇ）の出力信号は水晶発振子１３（図１０ｃ）の立ち上がり信号に同期して出力されている。
【０１３８】
ここで、水晶発振子１３の立ち下がりエッジでＤフリップフロップ８１のＤ入力である第２の基準カウンタ５（図１０ｇ）の出力信号がＱ出力から出力される。このＱ出力信号（図１０ｈ）が第２の位相比較器７に入力される。このＤフリップフロップ８１のＱ出力信号（図１０ｈ）と第２のカウンタ６（図１０ｉ）が第２の位相比較器７で位相誤差検出をしているため、第２のチャージポンプ８（図１０ｊ）は水晶発振子１３の信号（図１０ｃ）の立ち下がり信号に同期して動作している。
【０１３９】
続いて、第１のスイッチ信号ＳＷ１（図１０ａ）がスイッチオンになると、第１の基準カウンタ１（図１０ｄ）と第１のカウンタ２（図１０ｅ）はおのおの水晶発振子１３の信号（図１０ｃ）の立ち上がり信号に同期してカウントスタートをする。これにより、第１の基準カウンタ１（図１０ｄ）と第１のカウンタ２（図１０ｅ）の出力信号を第１の位相比較器３で位相誤差検出をしているため、第１のチャージポンプ４（図１０ｆ）も水晶発振子１３の信号（図１０ｃ）の立ち上がり信号に同期して動作している。
【０１４０】
以上のように、第５の実施の形態によれば、第１のＰＬＬ回路１５における第１の基準カウンタ１の出力信号のスタートタイミングを水晶発振子１３の信号の立ち上がりと規定し、信号検出回路としての機能を有するＤフリップフロップ８１を有する第２のＰＬＬ回路１７を備えることにより、第１のＰＬＬ回路１５と第２のＰＬＬ回路１７のどちらが先にカウントスタートしても、第１のチャージポンプ１は常に水晶発振子１３の立ち上がり信号に同期して動作し、第２のチャージポンプは常に水晶発振子１３の立ち下がり信号に同期して動作し、両者の動作タイミングの重なり（一致）をなくすことができる。その結果、高Ｃ／Ｎ特性を得ることが可能になる。
【０１４１】
つまり、この実施の形態によれば、２系統ＰＬＬ回路装置において、２系統ＰＬＬ動作時におのおのの基準カウンタ１，５のカウントスタートタイミングが重ならず、以降の周期でも常に同時にカウント動作せずチャージポンプ４，８の動作も重なることがないので、おのおののＣ／Ｎ特性に干渉することがなく高Ｃ／Ｎ特性を実現することができる。さらに、２系統ＰＬＬ回路装置で２系統ＰＬＬのどちらが先に動作しても同じ効果が得られ、そのカウントスタート検出回路を必要とせず、さらに複雑なタイミング生成回路を必要とせず、高Ｃ／Ｎ特性を実現できるものである。
【０１４２】
なお、上記各実施の形態では、基準カウンタの出力信号の立ち上がりのタイミングでチャージポンプが動作する構成であったので、スイッチ信号を基準カウンタの出力信号の立ち上がりのタイミングで検出していたが、基準カウンタの出力信号の立ち下がりのタイミングでチャージポンプが動作する構成の場合には、スイッチ信号を基準カウンタの出力信号の立ち下がりのタイミングで検出すればよい。上記のように、基準カウンタの出力信号の立ち上がりまたは立ち下がりのタイミングというように、基準カウンタの出力信号により決まる一定のタイミングで常にスイッチ信号を検出することを、スイッチ信号を基準カウンタの出力信号に同期して検出すると表現している。
【０１４３】
【発明の効果】
以上のように本発明の２系統ＰＬＬ回路装置によれば、基準カウンタ制御回路を備えることにより、２系統ＰＬＬ動作時に各々の基準カウンタのカウントスタートタイミングが重ならず、以降の周期でも同時にカウント動作せず、チャージポンプの動作も重なることがないので、各々のＣ／Ｎ特性に干渉することがなく高Ｃ／Ｎ特性を実現することができる。しかも、２系統ＰＬＬ回路装置で２系統ＰＬＬのどちらが先に動作しても同じ効果が得られる。
【０１４４】
また、本発明の他の２系統ＰＬＬ回路装置によれば、第１のＰＬＬ回路において、第１の基準カウンタは基準発振子の信号の立ち上がりおよび立ち下がりの一方のタイミングを基準信号のスタートタイミングと規定し、第２のＰＬＬ回路において、基準発振子の信号の立ち上がりおよび立ち下がりの他方のタイミングで第２の基準カウンタの出力信号を検出する信号検出回路を設け、信号検出回路の出力信号と第２のカウンタの出力信号との位相誤差を第２の位相比較器で検出する構成であるので、第１および第２のチャージポンプの動作のタイミングの重なりを回避できることになり、高Ｃ／Ｎ特性を容易に得ることが可能になる。また、第１または第２の基準カウンタのスタートタイミングを検出する必要がなく、さらに複雑なタイミング生成回路を必要としないので、簡単な構成で安価である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における２系統ＰＬＬ回路装置のブロック図である。
【図２】図１の２系統ＰＬＬ回路装置の動作を説明するタイミング図である。
【図３】本発明の第２の実施の形態における２系統ＰＬＬ回路装置のブロック図である。
【図４】図３の２系統ＰＬＬ回路装置の動作を説明するタイミング図である。
【図５】本発明の第３の実施の形態における２系統ＰＬＬ回路装置のブロック図である。
【図６】図５の２系統ＰＬＬ回路装置の動作を説明するタイミング図である。
【図７】本発明の第４の実施の形態における２系統ＰＬＬ回路装置のブロック図である。
【図８】図７の２系統ＰＬＬ回路装置の動作を説明するタイミング図である。
【図９】本発明の第５の実施の形態における２系統ＰＬＬ回路装置のブロック図である。
【図１０】図９の２系統ＰＬＬ回路装置の動作を説明するタイミング図である。
【図１１】従来の２系統ＰＬＬ回路装置のブロック図である。
【図１２】図１１の２系統ＰＬＬ回路装置の動作を説明するタイミング図である。
【符号の説明】
１    第１の基準カウンタ
２    第１のカウンタ
３    第１の位相比較器
４    第１のチャージポンプ
５    第２の基準カウンタ
６    第２のカウンタ
７    第２の位相比較器
８    第２のチャージポンプ
９    第１の電圧制御発振器
１０    第１のローパスフィルタ
１１    第２の電圧制御発振器
１２    第２のローパスフィルタ
１４    基準カウンタ制御回路
１４Ａ    基準カウンタ制御回路
１４Ｂ    基準カウンタ制御回路
１４Ｃ    基準カウンタ制御回路
１５    第１のＰＬＬ回路
１６    第２のＰＬＬ回路
１７    第２のＰＬＬ回路
５１    Ｄフリップフロップ
５２    Ｄフリップフロップ
５３    Ｄフリップフロップ
５４    Ｄフリップフロップ
５５    フリップフロップ
５６    Ｄフリップフロップ
５７    Ｄフリップフロップ
５８    Ｄフリップフロップ
５９    ＡＮＤ回路
６０    ＡＮＤ回路
６１    ＯＲ回路
６２    Ｄフリップフロップ
６３    ＯＲ回路
６４    Ｄフリップフロップ
６５    Ｄフリップフロップ
６６    ＡＮＤ回路
６７    Ｄフリップフロップ
６８    ＡＮＤ回路
６９    ＯＲ回路
７０    Ｄフリップフロップ
７１    Ｄフリップフロップ
７２    セレクタ
７３    セレクタ
７４    セレクタ
７５    Ｄフリップフロップ
７６    Ｄフリップフロップ
７７    ＯＲ回路
７８    ＯＲ回路
７９    Ｄフリップフロップ
８０    Ｄフリップフロップ
８１    Ｄフリップフロップ
【図１】
0003560954.tif 000002
【図２】
0003560954.tif 000003
【図３】
0003560954.tif 000004
【図４】
0003560954.tif 000005
【図５】
0003560954.tif 000006
【図６】
0003560954.tif 000007
【図７】
0003560954.tif 000008
【図８】
0003560954.tif 000009
【図９】
0003560954.tif 000010
【図１０】
0003560954.tif 000011
【図１１】
0003560954.tif 000012
【図１２】
0003560954.tif 000013