(57)【特許請求の範囲】
【請求項１】
半導体集積回路にＲＡＭと共に内蔵されテスト時に前記ＲＡＭのテストパターンのデータを生成するＲＡＭテストデータ生成回路において、テスト時に制御データが設定されその設定値に対応した前記ＲＡＭのアクセスサイクルを検出し検出信号を出力する検出回路と、
テスト時に初期値データが設定され前記検出信号の不活性期間にＲＡＭアクセスサイクルごとに反転し前記テストパターンのデータの各ビット出力としてバス出力するフリップフロップ回路とを備えるＲＡＭテストデータ生成回路。
【請求項２】
半導体集積回路にＲＡＭと共に内蔵されテスト時に前記ＲＡＭのテストパターンのデータを生成するＲＡＭテストデータ生成回路において、テスト時に制御データが設定されその設定値に対応した前記ＲＡＭのアクセスサイクルを検出し検出信号を出力する検出回路と、
テスト時に初期値データが択一ビット反転パターンで設定され前記検出信号の不活性期間にＲＡＭアクセスサイクルごとにシフト回転し各ビット出力を前記テストパターンのデータとしてバス出力するシフトレジスタ回路とを備えるＲＡＭテストデータ生成回路。
【請求項３】
前記検出回路が、テスト時に前記制御データが設定される制御レジスタと、
テスト時にＲＡＭアクセスサイクルごとにカウントダウンしゼロ値で前記検出信号を出力し次のＲＡＭアクセスサイクルで前記設定値をセットするダウンカウンタとを備える、請求項１または２記載のＲＡＭテストデータ生成回路。
【請求項４】
前記検出回路が、テスト時に前記制御データが設定される制御レジスタと、テスト時に前記制御レジスタの設定値に対応してアドレス信号の下位複数ビットを選択し各ビットの論理積信号または論理和信号を前記検出信号として出力するアドレス検出回路とを備える、請求項１または２記載のＲＡＭテストデータ生成回路。
【請求項５】
半導体集積回路にＲＡＭと共に内蔵されテスト時に前記ＲＡＭのテストパターンのデータを生成するＲＡＭテストデータ生成回路において、テスト時に前記ＲＡＭの選択信号に対応してアドレス信号の下位複数ビットを選択し各ビットの論理積信号または論理和信号を検出信号として出力するアドレス検出回路と、
テスト時に初期値データが設定され前記検出信号の不活性期間にＲＡＭアクセスサイクルごとに反転するフリップフロップ回路と、
このフリップフロップ回路の出力を前記テストパターンのデータの各ビット出力としバス出力する出力回路とを備えるＲＡＭテストデータ生成回路。
【請求項６】
半導体集積回路にＲＡＭと共に内蔵されテスト時に前記ＲＡＭのテストパターンのデータを生成するＲＡＭテストデータ生成回路において、テスト時に前記ＲＡＭの選択信号に対応してアドレス信号の下位複数ビットを選択し各ビットの論理積信号または論理和信号を検出信号として出力するアドレス検出回路と、テスト時に初期値データが択一ビット反転パターンで設定され前記検出信号の不活性期間にＲＡＭアクセスサイクルごとにシフト回転するシフトレジスタ回路と、
このシフトレジスタ回路の各ビット出力を前記テストパターンのデータとしバス出力する出力回路とを備えるＲＡＭテストデータ生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＡＭテストデータ生成回路に関し、特に、半導体集積回路にＲＡＭと共に内蔵されるＲＡＭテストデータ生成回路に関する。
【０００２】
【従来の技術】
近年、プロセス技術の発展により、例えば、命令用キャッシュまたはデータキャッシュとして、それぞれ１６Ｋバイト以上の、容量の異なる複数のＲＡＭを内蔵した半導体集積回路が増加している。このため、半導体集積回路にＲＡＭと共に内蔵されたＣＰＵおよび、その他の回路の動作を考慮して、ＲＡＭをテストするためテストパターン設計が難しくなり、テストパターン設計工数が増大し、テストパターンが長大化し、テスト時間も長くなる。
【０００３】
この対策として、半導体集積回路内でＲＡＭをセルフテストするテスト回路の内蔵が提案されてる。
【０００４】
図９は、たとえば、特開平４−３１５８９９号公報に開示されている半導体記憶装置におけるテスト回路例を示すブロック図である。図９を参照すると、この従来の半導体記憶装置は、テスト時に動作するブロックとして、セルフテスト回路４，メモリセルアレイ５，転送ゲート６，データレジスタ７，行デコーダ８，比較回路９を備え、さらに、セルフテスト回路４は、マイクロＲＯＭ４１，行アドレス発生部４２，レジスタアドレス発生部４３，パターン発生部４４，制御部４５とを備える。この従来の半導体記憶装置において、メモリセルアレイ５，行デコーダ８以外の各ブロックは、テスト専用に追加されたテスト回路のブロックである。
【０００５】
この従来の半導体記憶装置の動作を簡単に説明すると、テスト時に、まず、マイクロＲＯＭ４１に格納されたテストプログラムに従って、メモリセルアレイ５にテストパターンのデータが書き込まれる。このとき、テストパターンのデータが、パターン発生部４４からシリアルにデータレジスタ７に出力され、レジスタアドレス発生部４３からのレジスタアドレスに対応してシリアルに書き込まれる。次に、行アドレスが、行アドレス発生部４２から行デコーダ８に出力され、制御部４５の反転制御および転送制御により、データレジスタ７のデータまたは反転データが、転送ゲート６を介して、選択された行の各セルに同時に書き込まれる。このとき、行アドレスに対応してテストパターンのデータを変更するときは、パターン発生部４４およびレジスタアドレス発生部４３の出力に基づきデータレジスタ７のデータを変更することにより行われる。
【０００６】
次に、マイクロＲＯＭ４１に格納されたテストプログラムに従って、メモリセルアレイ５からデータが読み出される。このとき、読出し期待値として用いられるテストパターンのデータが、パターン発生部４４からシリアルにデータレジスタ７に出力され、レジスタアドレス発生部４３からのレジスタアドレスに対応してシリアルに書き込まれ、比較回路９に出力される。次に、行アドレスが、行アドレス発生部４２から行デコーダ８に出力され、メモリセルアレイ５の選択された行の各セルのデータが同時に読み出され、制御部４５の反転制御および転送制御により、読出しデータまたは反転データが、転送ゲート６を介して、比較回路９に出力され、データレジスタ４のテストパターンのデータと比較され、比較結果が出力される。
【０００７】
この従来の半導体記憶装置は、マイクロＲＯＭ４１に格納されたテストプログラムに従ってレジスタアドレス発生部４３，パターン発生部４４，制御部４５，データレジスタ７，転送ゲート６が動作して、テストパターンのデータが生成され、テスト時のテストパターン設計工数が不要になる。また、メモリセルアレイ５の選択された行の各セルが、同時に書き込まれ、同時に読み出されて読出し期待値のデータと比較され、テスト時間が短縮される。
【０００８】
【発明が解決しようとする課題】
上述した従来の半導体記憶装置は、記憶専用の半導体集積回路であり、テスト専用にブロックを追加した場合、その効果が大きい。しかし、容量の異なる複数のＲＡＭを内蔵した半導体集積回路においては、ＲＡＭセルアレイの行列構成に基づきテストパターンおよび読出し期待値のデータをそれぞれ生成する必要があり、複数のＲＡＭごとにテスト回路を内蔵することになり、テスト回路によるオーバヘッドの増加が無視できなくなり、半導体集積回路のコストが上昇するという問題がある。
【０００９】
また、半導体集積回路に複数のＲＡＭと共に内蔵されたＣＰＵその他の回路には、テスト専用に追加構成されるブロックを代替できる機能を持つものも多く、半導体集積回路全体として、機能重複を回避し、テストを効率化したいという課題もある。たとえば、テスト時のアドレス発生手段，比較手段は、ＣＰＵその他の回路におけるカウンタ手段，演算手段によりそれぞれ代替可能であり、また、半導体集積回路がＲＯＭ内蔵の場合、テスト時のテストシーケンス制御手段は、ＲＯＭの一部にテストプログラムを搭載することにより代替可能である。
【００１０】
また、半導体集積回路によっては、テスト時にＲＡＭのテストパターンのデータを内部で生成するＲＡＭテストデータ生成回路のみを追加して外部からテスト制御することにより、ＲＡＭのテストを効率化しコスト上昇を抑制したいという要求もある。
【００１１】
したがって、本発明の目的は、少なくとも、テスト機能の１つとして内蔵されるＲＡＭテストデータ生成回路の回路面積を縮小し、半導体集積回路のコストを削減することにある。
【００１２】
【課題を解決するための手段】
そのため、本発明は、半導体集積回路にＲＡＭと共に内蔵されテスト時に前記ＲＡＭのテストパターンのデータを生成するＲＡＭテストデータ生成回路において、
テスト時に制御データが設定されその設定値に対応した前記ＲＡＭのアクセスサイクルを検出し検出信号を出力する検出回路と、
テスト時に初期値データが設定され前記検出信号の不活性期間にＲＡＭアクセスサイクルごとに反転し前記テストパターンのデータの各ビット出力としてバス出力するフリップフロップ回路とを備えている。
【００１３】
また、本発明は、半導体集積回路にＲＡＭと共に内蔵されテスト時に前記ＲＡＭのテストパターンのデータを生成するＲＡＭテストデータ生成回路において、テスト時に制御データが設定されその設定値に対応した前記ＲＡＭのアクセスサイクルを検出し検出信号を出力する検出回路と、
テスト時に初期値データが択一ビット反転パターンで設定され前記検出信号の不活性期間にＲＡＭアクセスサイクルごとにシフト回転し各ビット出力を前記テストパターンのデータとしてバス出力するシフトレジスタ回路とを備えている。
【００１４】
また、前記検出回路が、テスト時に前記制御データが設定される制御レジスタと、
テスト時にＲＡＭアクセスサイクルごとにカウントダウンしゼロ値で前記検出信号を出力し次のＲＡＭアクセスサイクルで前記設定値をセットするダウンカウンタとを備えている。
【００１５】
また、前記検出回路が、テスト時に前記制御データが設定される制御レジスタと、テスト時に前記制御レジスタの設定値に対応してアドレス信号の下位複数ビットを選択し各ビットの論理積信号または論理和信号を前記検出信号として出力するアドレス検出回路とを備えている。
【００１６】
また、本発明は、半導体集積回路にＲＡＭと共に内蔵されテスト時に前記ＲＡＭのテストパターンのデータを生成するＲＡＭテストデータ生成回路において、テスト時に前記ＲＡＭの選択信号に対応してアドレス信号の下位複数ビットを選択し各ビットの論理積信号または論理和信号を検出信号として出力するアドレス検出回路と、
テスト時に初期値データが設定され前記検出信号の不活性期間にＲＡＭアクセスサイクルごとに反転するフリップフロップ回路と、
このフリップフロップ回路の出力を前記テストパターンのデータの各ビット出力としバス出力する出力回路とを備えている。
【００１７】
また、本発明は、半導体集積回路にＲＡＭと共に内蔵されテスト時に前記ＲＡＭのテストパターンのデータを生成するＲＡＭテストデータ生成回路において、テスト時に前記ＲＡＭの選択信号に対応してアドレス信号の下位複数ビットを選択し各ビットの論理積信号または論理和信号を検出信号として出力するアドレス検出回路と、
テスト時に初期値データが択一ビット反転パターンで設定され前記検出信号の不活性期間にＲＡＭアクセスサイクルごとにシフト回転するシフトレジスタ回路と、
このシフトレジスタ回路の各ビット出力を前記テストパターンのデータとしバス出力する出力回路とを備えている。
【００１８】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。図１は、本発明のＲＡＭテストデータ生成回路の実施形態１を示すブロック図である。図１を参照すると、本実施形態のＲＡＭテストデータ生成回路１は、検出回路１１，フリップフロップ回路１２と備え、アドレスバスまたはデータバスを介して複数のＲＡＭまたは比較手段と接続されていることが示されている。
【００１９】
検出回路１１は、制御レジスタ１１１，ダウンカウンタ１１２とを備え、テスト時に、制御データが設定され、その設定値に対応したＲＡＭのアクセスサイクルを検出し、その検出信号を出力する。制御レジスタ１１１は、テスト時に、データバスを介して、制御データが設定され、ダウンカウンタ１１２は、テスト時に、ＲＡＭアクセスサイクルに対応したクロック信号の入力ごとにカウントダウンし、ゼロ値で検出信号をフリップフロップ回路１２に出力し、次のクロック信号の入力で制御レジスタ１１１の設定値をセットする。
【００２０】
また、フリップフロップ回路１２は、テスト時に、データバスを介して、初期値データが設定され、検出回路１１による検出信号の不活性期間にクロック信号の入力ごとに反転し、検出信号の活性期間に反転せず、テストパターンのデータの各ビット出力としてデータバスに出力する。また、出力されるテストパターンのデータは、テストシーケンス制御によっては、データバスを介せず比較手段に直接出力され、読出し期待値のデータとして用いられる。
【００２１】
次に、本実施形態のＲＡＭテストデータ生成回路の動作について図面を参照して説明する。図２は、図１に示された１つのＲＡＭをテストするテストシーケンス制御の手順例を示すフロー図である。ただし、このテストシーケンス制御およびＲＡＭアドレス生成が、図１に示されてないブロックで行われるとする。また、図３は、テストされるＲＡＭのメモリセルアレイの構成例を示す説明図である。このＲＡＭは、８ビットのデータを入出力し、入出力データのビット数に対応して、８行ｘ４列のメモリセルアレイを並列に８個配置したメモリセルアレイを備え、メモリセルアレイを構成する各セルにはアドレスが図示されている。また、図４は、本実施形態のＲＡＭテストデータ生成回路の動作例を示すタイミング図である。
【００２２】
テスト時に、まず、図２のテストシーケンス制御のステップＳ１で、テストするＲＡＭのセルアレイの行数８に対応して、制御データとして値“７ｈ”が制御レジスタ１１１に設定され、初期値データ“０”がフリップフロップ回路１２に設定され、ダウンカウンタ１１２がリセットされる。
【００２３】
ステップＳ２で、ＲＡＭの書込みが行われる。このＲＡＭの書込みにおいて、ＲＡＭのアクセスサイクルに対応して、昇順のアドレス信号がアドレスバスからＲＡＭに供給され、クロック信号がダウンカウンタ１１２およびフリップフロップ回路１２に供給される。ダウンカウンタ１１２がゼロ値であり検出信号が“１”であるので、最初のクロック信号の入力で、ダウンカウンタ１１２は制御レジスタ１１１に設定された値“７ｈ”をセットし、フリップフロップ回路１２は反転せず、次からのクロック信号の入力ごとに、ダウンカウンタ１１２はカウントダウンを行い、フリップフロップ回路１２は反転を行い、このフリップフロップ回路１２の出力を各ビット出力とするテストパターンのデータがデータバスに出力され、ＲＡＭに書き込まれる。このとき、図４に示されるように、ダウンカウンタ１１２がクロック信号の入力ごとカウントダウンされゼロ値になると、検出信号が“１”になり、次のクロック信号の入力で、フリップフロップ回路１２の反転がスキップされる。
【００２４】
図５は、このＲＡＭのセルアレイに書き込まれたテストパターン例を示す説明図である。図５に示すように、隣り合うセルのデ―タが互いに反転したチェッカボードのテストパターンがＲＡＭのセルアレイに書き込まれている。
【００２５】
ステップＳ３で、再び、制御データとして値“７ｈ”が制御レジスタ１１１に設定され、初期値データ“０”がフリップフロップ回路１２に設定され、ダウンカウンタ１１２がリセットされる。
【００２６】
ステップＳ４で、ＲＡＭの読出しが行われる。このＲＡＭの読出しにおいて、ＲＡＭのアクセスサイクルに対応して、昇順のアドレス信号がアドレスバスからＲＡＭに供給され、ＲＡＭの読出しが行われ、読出しデータが、データバスを介して比較手段に出力される。同時に、ＲＡＭの書込みと同じく、図４に示したチェッカボードのテストパターンがＲＡＭの読出し期待値のデータとしてフリップフロップ回路１２から出力され、比較手段において、読出しデータと比較され、一致／不一致を示す比較結果が出力される。
【００２７】
ステップＳ５で、この比較結果として不一致が有ったか判定され、不一致有の場合、問題有としてテスト終了する。
【００２８】
次に、ステップＳ６で、制御レジスタ１１１に制御データとして値“７ｈ”が設定され、初期値データ“１”がフリップフロップ回路１２に設定され、ステップＳ７で、ステップＳ２と同様に、ＲＡＭの書込みが行われる。このとき、フリップフロップ回路１２の設定値が反転しているので、書き込まれるテストパターンは、図４に示したチェッカボードのテストパターンをビット反転した裏テストパターンとなる。
【００２９】
ステップＳ８で、再び、制御レジスタ１１１に制御データとして値“７ｈ”が設定され、フリップフロップ回路１２に“１”が設定され、ステップＳ９で、ステップＳ４と同様に、ＲＡＭの読出しが行われ、読出しデータが、データバスを介して比較手段に出力される。同時に、ステップＳ６のＲＡＭの書込みと同じく、図４に示したチェッカボードのテストパターンをビット反転した裏テストパターンがＲＡＭの読出し期待値のデータとしてフリップフロップ回路１２から出力され、比較手段において、読出しデータと比較され、一致／不一致を示す比較結果が出力される。
【００３０】
次に、ステップＳ１０で、この比較結果として不一致が有ったか判定され、不一致有の場合、問題有としてテスト終了し、不一致無の場合、問題無としてテスト終了し、ＲＡＭの良否が判定される。
【００３１】
このように、本実施形態のＲＡＭテストデータ生成回路１は、制御データおよび初期値データが設定される検出回路およびフリップフロップ回路からなる簡単な回路で構成され、複数のＲＡＭに対し、ＲＡＭセルアレイの行列構成に基づいて、チェッカボードのテストパターンおよび、その裏テストパターンのデータを生成できる。
【００３２】
図６は、本発明のＲＡＭテストデータ生成回路の実施形態２を示すブロック図である。図６を参照すると、本実施形態のＲＡＭテストデータ生成回路１は、検出回路１１，シフトレジスタ回路１３と備え、アドレスバスまたはデータバスを介して複数のＲＡＭまたは比較手段と接続されていることが示されている。
【００３３】
検出回路１１は、図１で説明した実施形態１のＲＡＭテストデータ生成回路１におけるブロックと同一であり、テスト時に、制御データが設定され、その設定値に対応したＲＡＭのアクセスサイクルを検出し、その検出信号を出力する。
【００３４】
シフトレジスタ回路１３は、データバスと同じく８ビット構成であり、テスト時に、データバスからの１ビットの制御データに基づき各ビットのセットまたはリセットが行われて、初期値データが択一ビット反転パターンで設定され、検出回路１１の検出信号の不活性期間に、ＲＡＭアクセスサイクルに対応したクロック信号の入力ごとにシフト回転し、検出信号の活性期間にシフト回転せず、各ビット出力をテストパターンのデータとしバス出力する。また、出力されるテストパターンのデータは、テストシーケンス制御によっては、データバスを介せず比較手段に直接出力され、読出し期待値のデータとして用いられる。
【００３５】
次に、本実施形態のＲＡＭテストデータ生成回路の動作について図面を参照して説明する。実施形態１と同じく、図２，図３で説明したＲＡＭのテストシーケンス制御およびメモリセルアレイの例に基づき行う。また、図７は、本実施形態のＲＡＭテストデータ生成回路の動作例を示すタイミング図である。
【００３６】
テスト時に、まず、図２のテストシーケンス制御のステップＳ１で、テストするＲＡＭのセルアレイの行数８に対応して、制御データとして値“７ｈ”が制御レジスタ１１１およびダウンカウンタ１１２に設定され、初期値データ“１０００００００”がシフトレジスタ回路１３に設定され、ダウンカウンタ１１２がリセットされる。
【００３７】
ステップＳ２で、ＲＡＭの書込みが行われる。このＲＡＭの書込みにおいて、ＲＡＭのアクセスサイクルに対応して、昇順のアドレス信号がアドレスバスからＲＡＭに供給され、クロック信号がダウンカウンタ１１２およびシフトレジスタ回路１３に供給される。ダウンカウンタ１１２がゼロ値であり検出信号が“１”であるので、最初のクロック信号の入力で、ダウンカウンタ１１２は制御レジスタ１１１に設定された値“７ｈ”をセットし、シフトレジスタ回路１３はシフト回転せず、次からのクロック信号の入力ごとに、ダウンカウンタ１１２はカウントダウンを行い、シフトレジスタ回路１３はシフト回転を行い、このシフトレジスタ回路１３の各ビット出力が、テストパターンのデータとしてデータバスに出力され、ＲＡＭに書き込まれる。このとき、ダウンカウンタ１１２がクロック信号の入力ごとカウントダウンされゼロ値になると、検出信号が“１”になり、次のクロック信号の入力で、シフトレジスタ回路１３のシフト回転がスキップされる。
【００３８】
図８は、このＲＡＭのセルアレイに書き込まれたテストパターン例を示す説明図である。図８に示すように、入出力データのビット方向および列方向に対し各列の択一ビット反転パターンが対角に構成されたダイアゴナルのテストパターンのデータがＲＡＭのセルアレイに書き込まれている。
【００３９】
ステップＳ３で、再び、制御データとして値“７ｈ”が制御レジスタ１１１およびダウンカウンタ１１２に設定され、初期値データ“１０００００００”がシフトレジスタ回路１３に設定される。
【００４０】
ステップＳ４で、ＲＡＭの読出しが行われる。このＲＡＭの読出しにおいて、ＲＡＭのアクセスサイクルに対応して、昇順のアドレス信号がアドレスバスからＲＡＭに供給され、ＲＡＭの読出しが行われ、読出しデータが、データバスを介して比較手段に出力される。同時に、ＲＡＭの書込みと同じく、図８に示したダイアゴナルのテストパターンがＲＡＭの読出し期待値のデータとしてシフトレジスタ回路１３から出力され、比較手段において、読出しデータと比較され、一致／不一致を示す比較結果が出力される。
【００４１】
ステップＳ５で、この比較結果として不一致が有ったか判定され、不一致有の場合、問題有としてテスト終了する。
【００４２】
次に、ステップＳ６で、制御レジスタ１１１およびダウンカウンタ１１２に御データとして値“７ｈ”が設定され、初期値データ“０１１１１１１１１”がシフトレジスタ回路１３に設定され、ステップＳ７で、ステップＳ２と同様に、ＲＡＭの書込みが行われる。このとき、シフトレジスタ回路１３の設定値が反転しているので、書き込まれるテストパターンは、図８に示したダイアゴナルのテストパターンをビット反転した裏テストパターンとなる。
【００４３】
ステップＳ８で、再び、制御レジスタ１１１およびダウンカウンタ１１２に制御データとして値“７ｈ”が設定され、初期値データ“０１１１１１１１１”がシフトレジスタ回路１３に設定され、ステップＳ９で、ステップＳ４と同様に、ＲＡＭの読出しが行われ、読出しデータが、データバスを介して比較手段に出力される。同時に、ステップＳ６のＲＡＭの書込みと同じく、図８に示したダイアゴナルのテストパターンをビット反転した裏テストパターンが、ＲＡＭの読出し期待値のデータとしてシフトレジスタ回路１３から出力され、比較手段において、読出しデータと比較され、一致／不一致を示す比較結果が出力される。
【００４４】
次に、ステップＳ１０で、この比較結果として不一致が有ったか判定され、不一致有の場合、問題有としてテスト終了し、不一致無の場合、問題無としてテスト終了し、ＲＡＭの良否が判定される。
【００４５】
このように、本実施形態のＲＡＭテストデータ生成回路１は、制御データおよび初期値データが設定される検出回路およびシフトレジスタ回路からなる簡単な回路で構成され、複数のＲＡＭに対し、ＲＡＭセルアレイの行列構成に基づいて、ダイアゴナルのテストパターンおよび、その裏テストパターンのデータを生成でき、入出力データのビット方向および列方向に対し各列の択一ビット反転パターンが対角に構成され、ＲＡＭ内の行レコーダおよび列デコーダの重複選択不良を検出できる。
【００４６】
なお、これら実施形態１，２のＲＡＭテストデータ生成回路１において、検出回路１１がダウンカウンタ１１２を備えるとして説明したが、検出回路１１の変形例として、ダウンカウンタ１１２の代わりに、テスト時に制御レジスタ１１１の設定値に対応してアドレス信号の下位複数ビットを選択し各ビットの論理積信号または論理和信号を検出信号として出力するアドレス検出回路を備えることも可能である。
【００４７】
また、実施形態１，２のＲＡＭテストデータ生成回路１において、検出回路１１が制御レジスタ１１１を備えるとして説明したが、テストする複数のＲＡＭの近くにＲＡＭテストデータ生成回路を配置できる場合には、検出回路１１の変形例として、制御レジスタ１１１の代わりに、各ＲＡＭの選択信号を直接入力し、これら各ＲＡＭの選択信号に対応してアドレス信号の下位複数ビットを選択し各ビットの論理積信号または論理和信号を検出信号として出力するアドレス検出回路を備えることも可能であり、ＲＡＭテストデータ生成回路の回路面積が更に縮小される。
【００４８】
【発明の効果】
以上説明したように、本発明によるＲＡＭテストデータ生成回路は、制御データおよび初期値データが設定される簡単な回路で構成され、複数のＲＡＭに対し、ＲＡＭセルアレイの行列構成に基づいて、チェッカボードまたはダイアゴナルのテストパターンおよび、その裏テストパターンのデータを生成できる。
【００４９】
このため、ＲＡＭテストデータ生成回路の回路面積が縮小され、半導体集積回路のコストが削減できるなどの効果がある。
【図面の簡単な説明】
【図１】本発明のＲＡＭテストデータ生成回路の実施形態１を示すブロック図である。
【図２】ＲＡＭをテストするテストシーケンス制御の手順例を示すフロー図である。
【図３】テストされるＲＡＭのメモリセルアレイの構成例を示す説明図である。
【図４】図１のＲＡＭテストデータ生成回路の動作例を示すタイミング図である
【図５】図３のＲＡＭのセルアレイに書き込まれたテストパターン例を示す説明図である。
【図６】本発明のＲＡＭテストデータ生成回路の実施形態２を示すブロック図である。
【図７】図６のＲＡＭテストデータ生成回路の動作例を示すタイミング図である。
【図８】このＲＡＭのセルアレイに書き込まれたテストパターン例を示す説明図である。
【図９】従来の半導体記憶装置におけるテスト回路例を示すブロック図である。
【符号の説明】
１    ＲＡＭテストデータ生成回路
４    セルフテスト回路
５    メモリセルアレイ
６    転送ゲート
７    データレジスタ
８    行デコーダ
９    比較回路
１１    検出回路
１２    フリップフロップ回路
１３    シフトレジスタ回路
４１    マイクロＲＯＭ
４２    行アドレス発生部
４３    レジスタアドレス発生部
４４    パターン発生部
４５    制御部
【図１】
0003583070.tif 000002
【図２】
0003583070.tif 000003
【図３】
0003583070.tif 000004
【図４】
0003583070.tif 000005
【図５】
0003583070.tif 000006
【図６】
0003583070.tif 000007
【図７】
0003583070.tif 000008
【図８】
0003583070.tif 000009
【図９】
0003583070.tif 000010