(57)【特許請求の範囲】
【請求項１】
セルアレイ領域上に平行に配置された複数の配線を有する半導体メモリ装置において、前記複数の配線は、
セルアレイ領域上に交互に配置された電源線及び接地線と、
各電源線の両側に配置された主ワ−ドラインと、
主ワ−ドラインとその最近の接地線との間に配置されて、当該主ワ−ドラインにより制御される複数のブロックワ−ドラインと、
を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記複数の配線において、主ワ−ドラインとその最近のブロックワ−ドラインとの間隔は、他の配線間の間隔より広いことを特徴とする請求項１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、特に歩留りを改善するように配置されたワ−ドライン、接地線及び電源線を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化に伴って、配線の間隔及び幅が非常に狭まり、これにより微細パタ−ンの形成技術に対する関心が高まっている。このような微細パタ−ンの形成技術は、セルアレイ部、周辺部、故障したセルを置換するための冗長なセルアレイ部より構成される半導体メモリ装置において、歩留りに直接的な影響を与えるため極めて重要である。例えば、互いに隣接した配線間において、パタ−ンの不良または導電性の汚染粒子によりブリッジが発生すると、この２つの配線に対して互いに異なる電圧が与えられる場合に半導体メモリ装置の誤動作を誘発する。
【０００３】
このブリッジがセルアレイ部の配線（例えば、ワ−ドライン、電源線又は接地線）部分に形成される場合には、動作しないセルが生じる場合もある。この場合、一般に動作しないセルを冗長なセルと入れ替えることにより、セルの誤動作に関する問題点を解決することができる。
しかしながら、冗長なセルで置換えた半導体メモリ装置においても、動作待機状態の場合に、依然としてセルアレイ部に形成されたブリッジによる漏れ電流が存在する。したがって、半導体メモリ装置は、待機電流の増加により不良品になることがある。以下に具体例を示す。
【０００４】
図１は、一般的な半導体メモリ装置のデコ−ダ及びワ−ドラインの一部を示したブロック図である。
【０００５】
図１において、参照番号１は、例えば、半導体メモリ装置（例えば、ＳＲＡＭ）のロ−アドレスパッド（不図示）及びロ−アドレスバッファ（不図示）を通して外部から入力されるアドレス信号に基づいて、複数の出力線のうち特定の出力線のみを選択してアクティブにするロ−プリデコ−ダ（Ｘ  ｐｒｅ−ｄｅｃｏｄｅｒ）、３は、ロ−プリデコ−ダ１の複数の出力線の状態に応じて、対応する領域のセル群を選択する機能を有する複数の主ワ−ドライン（ＭＷＬｉ）  、５は、各々の主ワ−ドライン３と連結されて、これにより制御される複数のブロックワ−ドライン（ＢＷＬｉ）  を示す。１つの主ワ−ドライン３は、一般に、複数（例えば、４つ）のブロックワ−ドライン５を制御する。
【０００６】
図２は、図１における主ワ−ドライン（ＭＷＬｉ）３、ブロックワ−ドライン（ＢＷＬｉ）５、接地線Ｖｓｓ及び電源線Ｖｃｃを従来技術に基づいて配置したセルアレイ領域の一部を示す平面配置図である。
【０００７】
図２において、参照符号Ｖｓｓ及びＶｃｃは、夫々セルに電源を供給するために交互に配置された接地線及び電源線、ＭＷＬｉ  は、電源線Ｖｃｃとその最近の１つの接地線Ｖｓｓとの間の中央部に配置されたｉ番目の主ワ−ドライン、ＭＷＬｉ＋１  は、電源線Ｖｃｃとその最近の他の接地線Ｖｓｓとの間の中央部に配置されたｉ＋１番目の主ワ−ドライン、ＢＷＬ０乃至ＢＷＬ３は、対応する主ワ−ドライン（ＭＷＬｉ  またはＭＷＬｉ＋１  ）により制御され、その両側に振り分けて配置された複数のブロックワ−ドラインを示す。
【０００８】
例えば、半導体メモリ装置が動作状態、即ち、チップイネ−ブル状態（ｃｈｉｐ  ｅｎａｂｌｅ  ｍｏｄｅ）であり、ｉ番目の主ワ−ドラインＭＷＬｉ  が選択された場合を想定すると、主ワ−ドラインＭＷＬｉ  には論理“０”に相当する電圧（即ち、接地電圧Ｖｓｓと同一電圧である０Ｖの電圧）が供給され、主ワ−ドラインＭＷＬｉの両側に配置された複数のブロックワ−ドライン（ＢＷＬ０〜ＢＷＬ３）には、論理“１”に相当する電圧（即ち、電源線Ｖｃｃと同一電圧）が供給される。この場合、選択されない主ワ−ドラインＭＷＬｉ＋１には、論理“１”に相当する電圧が供給され、その両側に配置され、主ワ−ドラインＭＷＬｉ＋１  により制御される複数のブロックワ−ドライン（ＢＷＬ０〜ＢＷＬ３）には論理“０”に相当する電圧が供給される。
【０００９】
一方、半導体メモリ装置が動作待機状態にある場合は、全ての主ワ−ドライン（ＭＷＬｉ  及びＭＷＬｉ＋１  ）に論理“１”に相当する電圧が供給され、該主ワ−ドラインにより制御される全てのブロックワ−ドライン（ＢＷＬ０〜ＢＷＬ３）に論理“０”に相当する電圧が供給される。
【００１０】
上記の従来技術においては、半導体メモリ装置が動作状態にある場合に、互いに異なる電圧が供給された二つの配線間の領域、例えば、接地線Ｖｓｓとそれに隣接して配置されたブロックワ−ドライン（ＢＷＬ３又はＢＷＬ０）との間の領域、電源線Ｖｃｃとそれに隣接して配置されたブロックワ−ドライン（ＢＷＬ３又はＢＷＬ０）との間の領域、主ラインワ−ド（ＭＷＬｉ  またはＭＷＬｉ＋１  ）とそれに隣接して配置されたブロックワ−ドライン（ＢＷＬ１又はＢＷＬ２）との間の領域のうち、少なくとも１つの領域にブリッジが形成された場合に、そのブリッジにより漏れ電流が発生して一部のセルが誤動作する。この場合、一般に誤動作する一部のセルを冗長なセルで置換することにより、セルの誤動作に関する問題を解決することができる。
【００１１】
しかしながら、セルアレイ領域上の特定領域、即ち主ワ−ドライン（ＭＷＬｉ  又はＭＷＬｉ＋１  ）とそれに隣接して配置されたブロックワ−ドライン（ＢＷＬ１又はＢＷＬ２）と間の領域、または電源線Ｖｃｃとそれに隣接して配置されたブロックワ−ドライン（ＢＷＬ３又はＢＷＬ０）との間の領域の少なくとも１つの領域にブリッジが形成された場合には、冗長なセルによる置換により、セルの誤動作に関する問題を解決できるとしても、冗長なセルで置換した半導体メモリ装置が動作待機状態にある場合には漏れ電流が発生する。これは、半導体メモリ装置が動作待機状態にある場合に、上記の特定領域において、隣接して配置された２つの配線に互いに異なる電圧が供給されるからである。このような漏れ電流により待機電流が所定のレベルを越えると、半導体メモリ装置は不良品となる。従って、上記の構成の半導体メモリ装置においては、歩留まりが大幅に低下するという問題がある。
【００１２】
【発明が解決しようとする課題】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、セルアレイ領域の上部の配線間に形成されるブリッジによる歩留りの低下を防止することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る半導体メモリ装置は、セルアレイ領域上に相互に平行になるように配列された複数の配線を有する半導体メモリ装置において、前記複数の配線は、前記セルアレイ領域上に交互に配置された電源線及び接地線と、その各電源線の両側に配置された主ワ−ドラインと、主ワ−ドラインと接地線との間に配置され、主ワ−ドラインにより制御される複数のブロックワ−ドラインとを備える。
【００１４】
【発明の実施の形態】
以下、添付図面に基づき本発明の実施の形態を詳細に説明する。
【００１５】
図３は、図１に示す主ワ−ドラインＭＷＬ及びブロックワ−ドラインＢＷＬと、接地線Ｖｓｓ及び電源線Ｖｃｃを本発明に基づいて配置したセルアレイ領域の一部を示す平面配置図である。なお、同図においては、ビットライン、コンタクト、拡散層等は、図面を簡単にするために省略してあるが、これらは通常の技術に基づいて設計すれば良い。
【００１６】
図３において、参照符号Ｖｃｃ及びＶｓｓは、それぞれセルに電源を供給するために交互に配置された電源線及び接地線、ＭＷＬｉ  及びＭＷＬｉ＋１  は、対応する領域のセルを選択するために電源線Ｖｃｃと一定間隔を隔てて、その両側に配置されたｉ番目の主ワ−ドライン及びｉ＋１番目の主ワ−ドライン、ＢＷＬｉ０〜ＢＷＬｉ３は、ｉ番目の主ワ−ドラインＭＷＬｉ  とその最近の接地線Ｖｓｓとの間において一定間隔で配置されて、主ワ−ドラインＭＷＬｉ  により制御される複数のブロックワ−ドライン、ＢＷＬｊ０〜ＢＷＬｊ３は、ｉ＋１番目の主ワ−ドラインＭＷＬｉ＋１  とその最近の接地線Ｖｓｓとの間において一定間隔で配置されて、主ワ−ドラインＭＷＬｉ＋１  により制御される複数のブロックワ−ドラインを示す。なお、参照符号ａは、主ワ−ドライン（ＭＷＬｉ  又はＭＷＬｉ＋１  ）とその最近のブロックワ−ドライン（ＢＷＬｉ３又はＢＷＬｊ０）との間隔を示す。
【００１７】
参照符号ＢＷＬｈ２及びＢＷＬｈ３は、ｉ−１番目の主ワ−ドラインＭＷＬｉ−１  （不図示）とその最近の接地線Ｖｓｓとの間に配置されて、主ワ−ドラインＭＷＬｉ−１  により制御される複数のブロックワ−ドラインの一部のブロックワ−ドラインを示し、ＢＷＬｋ０及びＢＷＬｋ１は、ｉ＋２番目の主ワ−ドラインＭＷＬｉ＋２  （不図示）とその最近の接地線Ｖｓｓとの間に配置されて、主ワ−ドラインＭＷＬｉ＋２  により制御される複数のブロックワ−ドラインの一部のワ−ドラインを示す。
【００１８】
半導体メモリ装置が動作状態であり、主ワ−ドラインＭＷＬｉ  が選択された場合においては、主ワ−ドラインＭＷＬｉ  には論理“０”に相当する電圧が供給され、主ワ−ドラインＭＷＬｉ  により制御される複数のブロックワ−ドライン（ＢＷＬｉ０〜ＢＷＬｉ３）には論理“１”に相当する電圧が供給される。この場合、選択されていない主ワ−ドライン（ＭＷＬｉ−１  ，ＭＷＬｉ＋１  ，ＭＷＬｉ＋２  ）には論理“１”に相当する電圧が供給され、これにより制御される複数のブロックワ−ドライン（ＢＷＬｊ０〜ＢＷＬｊ３，ＢＷＬｋ２，ＢＷＬｋ３，ＢＷＬｈ２及びＢＷＬｈ３）には論理“０”に相当する電圧が供給される。
【００１９】
互いに異なる電圧が供給された２つの配線間の領域、例えば、電源線Ｖｃｃとそれに隣接して配置された主ワ−ドライン（例えば、ＭＷＬｉ，ＭＷＬｉ＋１  ）との間の領域、主ワ−ドライン（例えば、ＭＷＬｉ  ，ＭＷＬｉ＋１  ）とそれに隣接して配置されたブロックワ−ドライン（例えば、ＢＷＬｉ３，ＢＷＬｊ０）との間の領域、接地線Ｖｓｓとそれに隣接して配置されたブロックワ−ドライン（例えば、ＢＷＬｈ３，ＢＷＬｉ０，ＢＷＬｊ３，ＢＷＬｋ０）との間の領域のいずれかにブリッジが形成された場合には、そのブリッジにより誤動作し得るセルを冗長セルで置換することにより、セルの誤動作に関する問題点を解決することができる。
【００２０】
一方、半導体メモリ装置が動作待機状態である場合は、全ての主ワ−ドライン（例えば、ＭＷＬｉ−１  ，ＭＷＬｉ  ，ＭＷＬｉ＋１，ＭＷＬｉ＋２  ）に論理“１”に相当する電圧が供給され、主ワードラインにより制御される全てのブロックワ−ドライン（例えば、ＢＷＬｉ０〜ＢＷＬｉ３，ＢＷＬｊ０〜ＢＷＬｊ３，ＢＷＬｋ２，ＢＷＬｋ３，ＢＷＬｈ２，ＢＷＬｈ３）に論理“０”に相当する電圧が供給される。
【００２１】
従って、間隔ａ（図３参照）を隔てて隣接する２つの配線、すなわち、主ワ−ドラインとその最近のブロックワ−ドラインとの間に関してのみ、互いに異なる電圧が供給される。その結果、動作待機状態においては、間隔ａを隔てて隣接する配線間にブリッジが形成された場合にのみ漏れ電流が発生する。なお、このような場合には、冗長セルによるセルの置換を行っても待機電流が大きいために半導体メモリ装置は、不良品となる。
【００２２】
しかしながら、隣接する２つの配線間に汚染粒子又はパタ−ン不良によるブリッジが形成される場合、ブリッジによる漏れ電流による不良品が発生する確率は、従来技術に係る半導体メモリ装置に比べて著しく低減される。これは、動作待機状態において、互いに異なる電圧が供給されるような隣接する２つの配線数が少ないからである。
【００２３】
そらに、間隔ａを他の配線間の間隔より広く形成することにより、不良品の発生する確率をさらに低減することができ、その結果、半導体メモリ装置の歩留りをさらに改善することができる。これは、間隔ａをさらに広く形成することにより、主ワ−ドラインとその最近に配置されたブロックワ−ドラインとの間にブリッジが形成される確率がさらに小さくなるからである。
【００２４】
特定の配線間の間隔を広くすることによる歩留りの改善は、従来技術に適用した場合、間隔を広くすべき配線が多数存在するために、結果としてセルアレイの大規模な増大を招き現実的ではない。しかし、本実施の形態においては、間隔を広くすべき配線が少ないため、上記のような間隔ａの拡大が有効である。
【００２５】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想の範囲内において様々な変形が可能である。
【００２６】
【発明の効果】
本発明に拠れば、セルアレイ領域の上部の配線間に形成されるブリッジによる歩留りの低下を防止することができる。
【００２７】
具体的には、主ワ−ドラインにより制御される複数のブロックワ−ドラインを、主ワ−ドラインとその最近の接地線との間に配置することにより、配線間に形成されるブリッジによる待機電流の不良を著しく低減し、半導体メモリ装置の歩留りを大幅に改善することができる。
【００２８】
また、主ワ−ドラインとその最近に配置されたブロックワ−ドラインとの間隔を他の配線間の間隔よりさらに広く形成することにより、半導体メモリ装置の歩留りをさらに改善することができる。
【００２９】
【図面の簡単な説明】
【図１】半導体メモリ装置における一般的なデコ−ダ及びワ−ドラインの構成の一部を示すブロック図である。
【図２】図１に示す主ワ−ドライン及びブロックワ−ドラインと、接地線及び電源線を従来技術に基づいて配置したセルアレイ領域の一部を示した配置図である。
【図３】図１に示す主ワ−ドライン及びブロックワ−ドラインと、接地線及び電源線を本発明に基づいて配置したセルアレイ領域の一部を示す平面配置図である。
【図１】
0003576316.tif 000002
【図２】
0003576316.tif 000003
【図３】
0003576316.tif 000004