(57)【特許請求の範囲】
【請求項１】
所定数のワードを有するメモリの各々のワードに１対１に対応して、前記メモリの各々のワードにデータが書き込まれたか否かを示すフラグを保持する手段と、前記メモリのワードにデータが書き込まれた時に、このデータが書き込まれたワードに対応するフラグをセットする手段と、前記メモリのワードからデータが読み出された時に、このデータが読み出されたワードに対応するフラグがセットされていれば前記メモリの出力を出力し、前記データが読み出されたワードに対応するフラグがセットされていなければ予め設定された所定値を出力する手段と、前記メモリのワードからデータが読み出された時に、このデータが読み出されたワードに対応するフラグをリセットする手段とを備えることを特徴とするデータ補間回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリに一旦データを書き込んだ後、メモリに書き込まれた一定単位のデータを読み出して処理することを繰り返し行う装置において、データの書き込み時にデータが書き込まれなかったワードのデータを予め設定された所定値で補間して出力するデータ補間回路に関するものである。
【０００２】
【従来の技術】
例えば、フォーマット変換等の目的のために、データを一旦メモリに書き込んだ後、メモリに書き込まれた一定単位のデータを読み出して処理することを繰り返し行う装置において、データの書き込みの時には、読み出し動作で読み出される一定単位のデータの内、装置で予め設定された所定値ではないデータだけが書き込まれ、データの読み出しの時には、読み出し動作で読み出される一定単位のデータが順次読み出されるものとする。
【０００３】
ここでは、データの書き込みの時に書き込まれる、装置で予め設定された所定値ではないデータを有効データと呼ぶこととし、装置で予め設定された所定値であるため、データの書き込みの時には書き込まれないデータを無効データと呼ぶことにする。
【０００４】
このような装置においては、無効データがメモリに書き込まれないため、読み出し動作で読み出される一定単位のデータの内、有効データが書き込まれなかったメモリのワードは、今回のデータの書き込み以前に書き込まれた有効データが書き込まれたままの状態になってしまう。従って、データ処理に不具合が生じないように、有効データが書き込まれなかったメモリのワードのデータとして、装置で予め設定された所定値が読み出されるようにする必要がある。
【０００５】
例えば、カラー静止画像の国際標準符号化方式であるＪＰＥＧ（Ｊｏｉｎｔ  Ｐｈｏｔｏｇｒａｐｈｉｃ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）アルゴリズムを採用する符号化装置において、符号化された圧縮データの復号化では、例えば図４に示されるように、圧縮データをハフマン復号化し、ジグザグスキャンの順序で得られるデータ列を一旦メモリに格納した後、ブロックスキャンの順序でメモリからデータを読み出し、逆ＤＣＴ（離散コサイン）変換することにより復号化後の画像データを得る。
【０００６】
ここで、メモリは、ジグザグスキャンの順序で得られるデータをブロックスキャンの順序にフォーマット変換するためのものである。メモリへのデータの書き込みおよび読み出しは、例えば１ブロック分の画像データを格納するメモリを２つ設け、一方をデータの書き込みに使用し、かつ、他方をデータの読み出しに使用し、データの書き込みと読み出しとで使用するメモリを交互に交換することにより、連続的に処理を行わせることができる。
【０００７】
しかし、ハフマン復号化では、‘０’でない有効係数に相当する有効データを得ることはできるが、最後の有効係数以降の連続した‘０’である無効係数に相当する無効データを得ることができない。従って、有効データだけがメモリに書き込まれるが、データの読み出し時には、メモリから読み出したデータが有効データであるか否かの区別がつかないため、データの書き込みの時に、有効データが書き込まれなかったメモリのワードに‘０’を書き込んでいる。
【０００８】
ここで、メモリへのデータの書き込み速度に対して、メモリからのデータの読み出し速度が十分に遅い場合には、例えば有効データを書き込む前に、メモリの全てのワードに‘０’を書き込む等の初期化をした後、有効データの書き込みを行うようにすれば特に問題はないが、データの書き込みとデータの読み出しとが同じ動作レートである場合には、データの書き込みが終了するまで、データの読み出しにウェイトがかかるという問題点があった。
【０００９】
また、例えばメモリへ有効データを書き込む時に、有効データが書き込まれなかったメモリのワードに‘０’を書き込むようにした場合、有効データが書き込まれないメモリのワードは、データの書き込み毎に変化して予測することができないため、結局、データの読み出しにウェイトがかかってしまうという問題点があった。また、有効データが書き込まれなかったメモリのワードに‘０’を書き込むようにするためには、制御がかなり複雑になるという問題点もあった。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、簡単な回路構成で、メモリからのデータの読み出しにウェイトをかけることなく、有効データが書き込まれなかったメモリのワードのデータを補間することができ、効率よくデータ処理を行うことができるデータ補間回路を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、所定数のワードを有するメモリの各々のワードに１対１に対応して、前記メモリの各々のワードにデータが書き込まれたか否かを示すフラグを保持する手段と、前記メモリのワードにデータが書き込まれた時に、このデータが書き込まれたワードに対応するフラグをセットする手段と、前記メモリのワードからデータが読み出された時に、このデータが読み出されたワードに対応するフラグがセットされていれば前記メモリの出力を出力し、前記データが読み出されたワードに対応するフラグがセットされていなければ予め設定された所定値を出力する手段と、前記メモリのワードからデータが読み出された時に、このデータが読み出されたワードに対応するフラグをリセットする手段とを備えることを特徴とするデータ補間回路を提供するものである。
【００１２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のデータ補間回路を詳細に説明する。
【００１３】
図１は、本発明のデータ補間回路の一実施例の概念図である。
図示例のデータ補間回路１０は、所定ビット幅のワードを所定数有するメモリ１２、アドレスＡＤＤＲ＿ＩＮを保持するフリップフロップ１４、有効データＤＡＴＡ＿ＩＮを保持するフリップフロップ１６、メモリ１２の各々のワードに１対１に対応して、各々のワードに有効データが書き込まれたか否かを示すフラグを保持するフラグレジスタ１８、および、ＡＮＤゲート２０を有する。
【００１４】
ここで、メモリ１２は、アドレスによって指定されるワードへのデータの書き込みおよび読み出しができる半導体メモリであって、例えば従来より公知のＳＲＡＭやＤＲＡＭ等を用いることができる。また、図示していないが、例えば２つ以上のメモリ１２を設け、一方を次回のデータの書き込みに使用しつつ、他方を前回のデータの読み出しに使用し、データの書き込みと読み出しとでメモリ１２を交互に使用することもできる。
【００１５】
フリップフロップ１４は、メモリ１２のワードアドレスを指定するアドレスＡＤＤＲ＿ＩＮを保持するもので、フリップフロップ１４の出力信号は、メモリ１２のアドレス入力端子およびフラグレジスタ１８に入力される。
また、フリップフロップ１６は、メモリ１２へ書き込まれる有効データＤＡＴＡ＿ＩＮを保持するもので、フリップフロップ１６の出力信号は、メモリ１２のデータ入力端子に入力される。
【００１６】
フラグレジスタ１８は、上述するように、メモリ１２の各々のワードに１対１に対応する１ビットのフラグを保持するもので、各々のフラグは、アドレスＡＤＤＲ＿ＩＮによって指定されるメモリ１２のワードに有効データが書き込まれた時に、有効データが書き込まれたメモリ１２のワードに対応するフラグがセットされ、メモリ１２のワードからデータが読み出された時に、データが読み出されたメモリ１２のワードに対応するフラグがリセットされる。
【００１７】
各々のフラグは、例えば電源投入時に初期化される。その後、上述するように、メモリ１２のワードに有効データが書き込まれた時に、このワードに対応するフラグがセットされ、メモリ１２のワードからデータが読み出された時に、このワードに対応するフラグがリセットされる。
これにより、全てのフラグは、メモリ１２のワードからのデータの読み出しが終了した時点で常に初期化されていることになる。
【００１８】
なお、フラグレジスタ１８の回路構成は特に限定されないが、例えばレジスタ等のように、メモリ１２の各々のワードに１対１に対応して設けられる１ビットのフラグを保持する手段、例えばアドレスデコーダ等のように、アドレスＡＤＤＲ＿ＩＮおよび図示していないデータの書き込み信号および読み出し信号等に基づいてフラグをセットおよびリセットする手段、例えばマルチプレクサ等のように、各々のフラグを選択的に出力する手段等を有する。
【００１９】
各々のフラグは、セットされた時に予め設定された‘１’または‘０’のいずれかに設定される。すなわち、フラグは、‘１’にセットされても‘０’にセットされてもよい。また、これとは反対に、フラグは、リセットされた時には、セットされた時と反対の‘０’または‘１’に設定される。なお、本実施例では、各々のフラグは、初期化でリセットされて全て‘０’とされ、セットされると‘１’に設定され、リセットされると‘０’に設定されるものとする。
【００２０】
ＡＮＤゲート２０は、メモリ１２から読み出されたデータを、データが読み出されたワードに対応するフラグレジスタ１８からの１ビットのフラグによってゲートし、これを出力データＤＡＴＡ＿ＯＵＴとして出力するものである。
【００２１】
すなわち、メモリ１２のワードからデータが読み出された時に、このデータが読み出されたワードに対応するフラグレジスタ１８からのフラグがセットされて‘１’であれば、メモリ１２から読み出されたデータがそのまま出力データＤＡＴＡ＿ＯＵＴとして出力され、これに対して、データが読み出されたワードに対応するフラグレジスタ１８からのフラグがリセットされて‘０’であれば、出力データＤＡＴＡＡ＿ＯＵＴとして‘０’が出力される。
【００２２】
なお、本実施例では、ＡＮＤゲート２０を用いているが、本発明はこれに限定されず、メモリ１２のワードからデータが読み出された時に、このデータが読み出されたワードに対応するフラグレジスタ１８からのフラグがセットされていれば、メモリ１２から読み出されたデータがそのまま出力され、フラグがセットされていなければ、出力データＤＡＴＡ＿ＯＵＴとして予め設定された所定値が出力されるようにしてもよい。
【００２３】
例えば、ＡＮＤゲート２０の代わりにマルチプレクサを使用し、フラグレジスタ１８からのフラグの状態に応じて、メモリ１２からの読み出しデータと予め設定された所定値とを選択的に出力するようにしてもよいし、あるいは、フラグレジスタ１８からのフラグとその反転信号の状態に応じて、ＡＮＤゲート２０の代わりにＡＮＤゲートやＯＲゲートを組み合わせて使用し、予め設定された所定値が出力されるように構成するなどしてもよい。
【００２４】
次に、データの書き込みと読み出しとでフォーマット変換を行う場合を例に挙げて、図１に示されるデータ補間回路１０の動作について説明する。
【００２５】
図２は、メモリへのデータの書き込みおよびメモリからのデータの読み出しの順序を示す一実施例の概念図である。
同図に示されるように、ここでは、メモリ１２へのデータの書き込みは、書き込みアドレス０，１，２，３，４，５，６，７，８，９の順序で有効データだけが書き込まれ、メモリ１２からのデータの読み出しは、読み出しアドレス０，２，４，６，８，１，３，５，７，９の順序で全てのデータが読み出されるものとする。
【００２６】
また、図３は、本発明のデータ補間回路の動作の流れを示す一実施例の概念図である。
図３に示されるように、本発明のデータ補間回路１０においては、まず、各々のフラグが初期化される。例えば、電源投入時にパワーオンリセットにより、あるいは、データ補間回路１０に対してシステムリセットを与えることにより、全てのフラグがリセットされて‘０’に初期化される。
【００２７】
データの書き込みおよび読み出しが行われるメモリ１２のワードは、アドレスＡＤＤＲ＿ＩＮによって指定される。アドレスＡＤＤＲ＿ＩＮはフリップフロップ１４に保持された後、メモリ１２のアドレス入力端子およびフラグレジスタ１８に入力される。また、アドレスＡＤＤＲ＿ＩＮによって指定されたメモリ１２のワードへの書き込みデータＤＡＴＡ＿ＩＮはフリップフロップ１６に保持された後、メモリ１２のデータ入力端子に入力される。
【００２８】
メモリ１２へのデータの書き込みは、ここでは、図３に示されるように、例えば書き込みアドレス０のワードに書き込みデータ（有効データ）‘２’が書き込まれ、以下同様にして、書き込みアドレス１，３，４，７，９のワードに、それぞれ書き込みデータ‘３’、‘８’、‘１’、‘３’、‘５’が順次書き込まれ、これ以外の書き込みアドレス２，５，６，８には、有効データは書き込まれない。
【００２９】
この時、フラグレジスタ１８では、アドレスＡＤＤＲ＿ＩＮによって指定されるメモリ１２のワードに有効データが書き込まれた時同時に、このワード（アドレス）に対応するフラグがセットされる。すなわち、ここでは、図３に示されるように、メモリ１２の各々のアドレス（ワード）０，１，２，３，４，５，６，７，８，９に対応するフラグは、それぞれ１，１，０，１，１，０，０，１，０，１となる。
【００３０】
データの読み出しが行われるメモリ１２のワードも、データの書き込みの場合と同様にアドレスＡＤＤＲ＿ＩＮによって指定される。アドレスＡＤＤＲ＿ＩＮによって指定されたメモリ１２のワードからの読み出しデータは、メモリ１２のデータ出力端子から出力され、このワードに対応するフラグがフラグレジスタ１８から出力される。これらは共にＡＮＤゲート２０に入力され、ＡＮＤゲート２０からは出力データＤＡＴＡ＿ＯＵＴが出力される。
【００３１】
ここで、アドレスＡＤＤＲ＿ＩＮによって指定されるメモリ１２のワードからデータが読み出された時に、このワードに対応してフラグレジスタ１８から出力されるフラグが‘１’であれば、ＡＮＤゲート２０からは、このワードから読み出されたデータが出力データＤＡＴＡ＿ＯＵＴとして出力され、これに対し、このワードに対応するフラグが‘０’であれば、このワードからの読み出しデータに係わらず‘０’が出力される。
【００３２】
すなわち、フラグレジスタ１８からは、読み出しアドレス０に対応するフラグとして‘１’が出力されるため、メモリ１２の読み出しアドレス０のワードからの読み出しデータ‘２’が、出力データＤＡＴＡ＿ＯＵＴとしてＡＮＤゲート２０から出力される。また、読み出しアドレス２に対応するフラグとしては‘０’が出力されるため、ＡＮＤゲート２０からは、メモリ１２の読み出しアドレス２のワードからの読み出しデータに係わらず‘０’が出力される。
【００３３】
以下同様にして、メモリ１２の読み出しアドレス４，６，８，１，３，５，７，９に対応するワードのデータを読み出した場合、ＡＮＤゲート２０からは、アドレス４のワードからの読み出しデータ‘１’、‘０’、‘０’、アドレス１からの読み出しデータ‘３’、アドレス３からの読み出しデータ‘８’、‘０’、アドレス７からの読み出しデータ‘３’、アドレス９からの読み出しデータ‘５’が、出力データＤＡＴＡ＿ＯＵＴとして順次出力される。
【００３４】
この時、フラグレジスタ１８では、アドレスＡＤＤＲ＿ＩＮによって指定されるメモリ１２のワードからデータが読み出された時同時に、このワードに対応するフラグがリセットされる。すなわち、ここでは、図３に示されるように、全てのフラグが‘０’となる。これにより、データの読み出しが終了した時点で、フラグレジスタ１８の全てのフラグがリセットされて初期化されるため、以下、データの書き込みおよび読み出しを繰り返し行うことができる。
【００３５】
本発明のデータ補間回路は、基本的に、以上のようなものである。
【００３６】
なお、本発明は、従来技術の説明で述べたＪＰＥＧの復号化の場合等のように、フォーマット変換の場合に限定されず、メモリに一旦データを書き込んだ後、メモリに書き込まれた一定単位のデータを読み出して処理することを繰り返し行う装置において、データの書き込み時に有効データが書き込まれなかったワードのデータを、データの読み出しの際に、予め設定された所定値で補間して出力する必要がある場合の全てに適用可能である。
【００３７】
また、上記実施例においては、メモリ１２からデータを読み出すのと同時に、フラグレジスタ１８からフラグを読み出しているが、本発明はこれに限定されず、例えばまずフラグレジスタ１８からフラグを読み出した後、フラグが‘０’の場合には、メモリ１２からはデータを読み出さず、予め設定された所定値を出力ようにし、フラグが‘１’の場合にのみ、メモリ１２からデータを読み出すようにしてもよい。
【００３８】
以上、本発明のデータ補間回路について詳細に説明したが、本発明は上記実施例に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００３９】
【発明の効果】
以上詳細に説明した様に、本発明のデータ補間回路は、所定数のワードを有するメモリの各々のワードに１対１に対応して、メモリの各々のワードにデータが書き込まれたか否かを示すフラグを備え、メモリのワードにデータが書き込まれた時に、このデータが書き込まれたワードに対応するフラグをセットし、メモリのワードからデータが読み出された時に、このデータが読み出されたワードに対応するフラグがセットされていればメモリの出力を出力し、フラグがセットされていなければ予め設定された所定値を出力した後、このデータが読み出されたワードに対応するフラグをリセットしておくものである。
本発明のデータ補間回路によれば、初期化のために所定値を書き込むことなく、有効データが書き込まれなかったメモリのワードのデータを補間することができるため、メモリからのデータの読み出しにウェイトをかけることなく、メモリへのデータの書き込みおよび読み出しを同じ動作レートで動作させて効率よくデータ処理を行うことができる。また、本発明のデータ補間回路によれば、フラグを参照することにより、メモリからの読み出しデータが有効データか否かを判断し、有効データが書き込まれなかったメモリのワードのデータを補間することができるため、メモリへのデータの書き込み時に、有効データが書き込まれなかったメモリのワードを判別して、そのメモリのワードに所定値を書き込む必要がなく、そのための複雑な制御回路が必要ないという利点もある。
【図面の簡単な説明】
【図１】本発明のデータ補間回路の一実施例の概念図である。
【図２】メモリへのデータの書き込みおよびメモリからのデータの読み出しの順序を示す一実施例の概念図である。
【図３】本発明のデータ補間回路の動作の流れを示す一実施例の概念図である。
【図４】ＪＰＥＧにおける復号化の手順を示す一例の概念図である。
【符号の説明】
１０  データ補間回路
１２  メモリ
１４，１６  フリップフロップ
１８  フラグレジスタ
２０  ＡＮＤゲート
【図１】
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【図２】
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【図３】
0003563235.tif 000004
【図４】
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