(57)【特許請求の範囲】
【請求項１】
電子回路と、第１のプリング抵抗を備える第１の接続部と、第２のプリング抵抗を備える第２の接続部とを有し、前記回路の第１の出力端子が前記第１の接続部に接続され、前記回路の第２の出力端子が前記第２の接続部に接続されているような装置において、テスト抵抗が電源端子とテスト点との間に接続され、前記第１のプリング抵抗が前記テスト点と前記第１の接続部との間に接続され、前記第２のプリング抵抗が前記テスト点と前記第２の接続部との間に接続され、前記電子回路はテストアタッチメントを有すると共に該テストアタッチメント上の所定の信号の制御に基づいてテスト過程内で前記各接続部にテストを実施するように構成され、前記テスト過程が初期化ステップと、複数のフォローアップ・ステップとを含み、これらステップの各々が前記テスト点に応答を形成させるために前記出力端子を介する前記接続部へのテストデータの特異な組み合わせの伝送を含むことを特徴とする装置。
【請求項２】
請求項１に記載の装置において、前記接続部をテストするために、前記回路がバウンダリスキャンテスト法に基づいてテストを実行するように構成されていることを特徴とする装置。
【請求項３】
電子回路と、第１のプリング抵抗を備える第１の接続部と、第２のプリング抵抗を備える第２の接続部とを有し、前記回路の第１の入力端子が前記第１の接続部に接続され、前記回路の第２の入力端子が前記第２の接続部に接続されているような装置において、テスト抵抗が電源端子とテスト点との間に接続され、前記第１のプリング抵抗が前記テスト点と前記第１の接続部との間に接続され、前記第２のプリング抵抗が前記テスト点と前記第２の接続部との間に接続され、前記電子回路はテストアタッチメントを有すると共に該テストアタッチメント上の所定の信号の制御に基づいてテスト過程内で前記各接続部にテストを実施するように構成され、前記テスト過程が（１）初期化ステップと、（２）前記テスト点上の電圧による前記接続部へのテストデータの供給と、（３）前記入力端子を介しての前記接続部からの結果のデータの前記回路への入力及び該結果のデータの前記テストアタッチメントへの供給とを含むことを特徴とする装置。
【請求項４】
請求項３に記載の装置において、前記（２）のステップにおける前記テスト点上の電圧が前記電源電圧により形成されることを特徴とする装置。
【請求項５】
請求項３又は４に記載の装置において、前記接続部をテストするために、前記回路がバウンダリスキャンテスト法に基づいてテストを実行するように構成されていることを特徴とする装置。
【請求項６】
電子回路と、第１のプリング抵抗を備える第１の接続部と、第２のプリング抵抗を備える第２の接続部とを有し、前記回路の第１の出力端子が前記第１の接続部に接続され、前記回路の第２の出力端子が前記第２の接続部に接続されているような装置において、テスト抵抗が電源端子とテスト点との間に接続され、前記第１のプリング抵抗が前記テスト点と前記第１の接続部との間に接続され、前記第２のプリング抵抗が前記テスト点と前記第２の接続部との間に接続され、前記電子回路は前記出力端子を介して既知のデータを前記接続部に出力し、前記テスト点に応答を形成するように構成されていることを特徴とする装置。
【請求項７】
請求項１ないし６の何れか一項に記載の装置において、前記テスト抵抗の抵抗値が前記プリング抵抗の並列接続の抵抗値に比べて小さいことを特徴とする装置。
【発明の詳細な説明】
［技術分野］
本発明は、電子回路と、第１のプリング抵抗を備える第１の接続部と、第２のプリング抵抗を備える第２の接続部とを有し、前記回路の第１の出力端子が前記第１の接続部に接続され、同回路の第２の出力端子が前記第２の接続部に接続されているような装置に関する。
［背景技術］
論理回路は、常に活動的に使用されるとは限らない接続部を用いることがしばしばある。そのような接続部の一例は、送信側の集積回路から受信側の集積回路へ１語当たりの各ビットを伝送するようなバスである。所定の期間にわたってのみ専ら上記バスを使用するような種々の送信側集積回路がある。上記のようなバスが、所定の瞬時及び一つの送信集積回路から他の送信集積回路への切り換えの間にどの送信集積回路によっても必要とされない場合は、当該バスは一時的に信号を受信することはない。このような場合に、バスに接続された受信集積回路に不確定な値を処理させてしまうようなフローティング状態の接続部を避けるために、各接続部にはプルアップ抵抗が設けられる。このような抵抗は上記接続部と電源電圧との間に設けられ、該接続部を送信集積回路により駆動されていない場合に固定値に引き込む。
上記のような回路を組み立てた後、全ての部品が所望の接続部へ正しく接続されているか否かを確認するためにテストが実施される。このようなテストを実行するために、バス内の各接続部は例えば測定ピン等を介して測定装置に接続するために、これまでは、自身のテスト点を有していなければならなかった。そして、プルアップ抵抗がテスト点と電源電圧とに正しく接続されているか否かがテストされる。
論理回路は、バウンダリスキャンテスト（BST）論理が益々設けられているような集積回路を使用するようになっている。これらの集積回路は、BST法に従って回路支持体の相互接続機能をテストすることを可能にしている。この点に関しては、BST法によるテストを記載した、アメリカ、ボストン、1993、ISBN0−7923−9296−５、クルワー・アカデミック出版のハリー・ブリーカー、ペーター・ファン・デン・アインデン及びフランス・デ・ヨンによる「バウンダリスキャンテストの実現」なる本の第１〜17頁を参照されたい。
接続の完全なテストのためには、全ての接続点が、BST論理又はテストデータを発生又は解析することができる他の論理を備えた集積回路に接続されなければならない。このことは、プルアップ抵抗を有するような接続部は、抵抗はテスト論理を有していないため、上記のような方法によってはテストすることができないことを意味している。
［発明の目的］
本発明の目的は、各プルアップ抵抗に対してテスト点が最早必要とされないような方法でバス中にプルアップ抵抗を有するような接続部をテストすることにある。
［発明の開示］
従って、本発明の一つの見方によれば、電子回路と、第１のプリング抵抗を備える第１の接続部と、第２のプリング抵抗を備える第２の接続部とを有し、前記回路の第１の出力端子が前記第１の接続部に接続され、前記回路の第２の出力端子が前記第２の接続部に接続されているような装置において、テスト抵抗が電源端子とテスト点との間に接続され、前記第１のプリング抵抗が前記テスト点と前記第１の接続部との間に接続され、前記第２のプリング抵抗が前記テスト点と前記第２の接続部との間に接続され、前記電子回路はテストアタッチメントを有すると共に該テストアタッチメント上の所定の信号の制御に基づいてテスト過程内で前記各接続部にテストを実施するように構成され、前記テスト過程が初期化ステップと、複数のフォローアップ・ステップとを含み、これらステップの各々が前記テスト点に応答を形成させるために前記出力端子を介する前記接続部へのテストデータの特異な組み合わせの伝送を含むことを特徴とするような装置が提供される。本発明の他の利点は、プルアップ抵抗を備える接続部のテストが他の接続部のテストと一層共通化される点にある。
第１の変形例は、前記接続部をテストするために、前記回路がバウンダリスキャンテスト法に基づいてテストを実行するように構成されていることを特徴としている。
又、本発明の他の実施例によれば、電子回路と、第１のプリング抵抗を備える第１の接続部と、第２のプリング抵抗を備える第２の接続部とを有し、前記回路の第１の入力端子が前記第１の接続部に接続され、前記回路の第２の入力端子が前記第２の接続部に接続されているような装置において、テスト抵抗が電源端子とテスト点との間に接続され、前記第１のプリング抵抗が前記テスト点と前記第１の接続部との間に接続され、前記第２のプリング抵抗が前記テスト点と前記第２の接続部との間に接続され、前記電子回路はテスト接続部を有すると共に該テスト接続部上の所定の信号の制御に基づいてテスト過程内で前記各接続部にテストを実施するように構成され、前記テスト過程が
（１）初期化ステップと、（２）前記テスト点上の電圧による前記接続部へのテストデータの供給と、（３）前記入力端子を介しての前記接続部からの結果のデータの前記回路への入力及び該結果のデータの前記テスト接続部への供給とを含むことを特徴とする装置が提供される。
【図面の簡単な説明】
以下、本発明の好ましい実施例を添付図面を参照しながら詳細に説明する。
図１は、バスと同バスに接続された２個の集積回路とを備える支持体の一部を示す、
図2Aは、バスと同バスに接続された２個の集積回路とを備える支持体の一部を、短絡回路及び接続エラーが存在する状態で示す、
図2Bは、短絡回路がある場合における異なるテストパターンに対するテスト点上の電圧レベルを示す、
図2Cは、接続エラーがある場合における種々のテストパターンに対するテスト点上の電圧レベルを示す、
図３は、テストデータをマルチプレクサにより出力端子上に供給する集積回路を示す、
図４は、上記集積回路のマルチプレクサを詳細に示す、
図５は、入力端子上のデータを観察するための論理アンドゲートを有する集積回路を示す。
尚、これらの図における対応する符号は同様の要素を示す。
［実施例の詳細な説明］
図１はバス４を備える支持体２の一部を示し、この場合該バスは３つの接続部６、８及び10を有している。上記バスには多数の集積回路が接続されるが、それらのうちの２個が図示されている。即ち、集積回路12は出力端子14、16及び18を介して前記バスにデータを供給し、集積回路20は入力端子22、24及び26を介して該バスからデータを読み込む。上記バスの各接続部はプルアップ抵抗28、30及び32に接続され、これら抵抗はテスト抵抗34を介して電源電圧36に接続されている。上記各プルアップ抵抗はテスト点38にも接続され、該テスト点はテスト中に使用されるものである。
図１に図示した実施例の両集積回路にはテスト論理が設けられている。該論理は以下に述べるような２つの形式のテストを実行するのを可能にする。これら形式のテストの説明は、どちらの集積回路にテスト論理が設けられなければならないかを述べるであろう。好ましい実施例の集積回路にはバウンダリスキャンテスト（BST）論理が設けられるが、他の形のテスト論理も可能であり後述するであろう。集積回路12及び20はBST法に基づいてテストを実行するように構成されている。この目的のためこれら集積回路は、ブロック40により示されテストを制御すると共に各ピンにつき値を有するBSTセルの縦続接続42を介して正しい位置にテストデータを供給するTAPコントローラ及び他の手段と、テスト制御データ及びテストデータを入力すると共に必要に応じて該データを引き渡すテストアタッチメント44とを有している。尚、BSTテスト論理の詳細な仕様はBST規格（IEEE規格1149.1−1990）に述べられている。
図１の構成は２つの形式のテストを実行するのに適している。第１の形式によれば、集積回路12がテストデータをBSTセルを介してバスに供給し、その後該テストデータによりテスト点38に発生される電圧レベルが測定される。この第１の形式のテストに関しては、集積回路12にテスト論理が設けられなければならない。第２の形式のテストによれば、テスト点38に電圧が印加され、集積回路20のBSTセルを介して該電圧の接続部への影響が決定される。この第２の形式のテストに関しては、集積回路20にテスト論理が設けられなければならない。
図2Aは図１と同様の回路を示すが、接続部８と10との間に例えば組み立て工程の間にこぼれた半田滴に起因する短絡回路46が存在する。更に、プルアップ抵抗32の正しくない接続を含むような接続エラー60が示されている。ここで、専ら短絡回路46を含むような状況に関するテストを説明する。該テストの第１のステップは、テストアタッチメント44に付与される制御信号により集積回路12をテストモードに設定することである。次いで、テストアタッチメント44を介して所定の論理値を出力端子14、16及び18上に形成することによりテストパターンが前記バスに何回も付与され、それにはテスト点38の電圧の測定が後続する。テスト点38上の電圧は、テスト抵抗34を介しての電源電圧と、プルアップ抵抗28、30及び32を介しての接続部６、８及び10上の電圧との結果である。集積回路12へのテストデータの供給と、テスト点38上の電圧の測定とは１個のテスタにより調整された形で実行される。
図2Aに示す回路に関して、図2Bは４つのパターンに対してテスト点38上で測定された電圧を図示している。出力端子14、16及び18のBSTセルは、順次、“111"（48）、“011"（50）、“001"（52）及び“000"（54）なる値を持つ。前記テスト点で測定された電圧は実線56で示されている。パターン50に関しては、測定された電圧は期待された電圧58とはずれている。即ち、これは接続部８と10との間の短絡回路46によるものである。他のパターンも可能であり、又各パターンは異なる順序で提供することもできる。実際には、テストパターンは該当する回路と、従うべきテストのやり方に基づいて決定される。
次に、図2Aの状況であって、短絡回路ではなく接続エラー60のみが含まれる状況を考えてみる。当該テストも前述したものと同様であり、テスト点上で測定された電圧が図2Cに示されている。この場合は、パターン54に対して測定された電圧が期待値62からずれている。これは、抵抗32が接続部10上の論理“0"をテスト点38に供給しないという事実による。このテストに関しても、他のパターンを使用することができ、又各パターンを異なる順序で供給することもできる。
図2Aにおける接続エラー60は第２の形式のテストによっても発見することができる。このテストによれば、集積回路20がテストモードに設定され、テストデータはテスト点38上の電圧を介して前記バスの各接続部に供給される。次いで、上記バス上の信号が入力端子22、24及び26のBSTセルに書き込まれると共に観測のためにテストアタッチメント64に供給される。第１の読み出しステップの間には、テスト点38は外部からは駆動されず、プルアップ抵抗により接続部６及び８は論理“1"を受信し、接続部10は不定のままとなる。この実施例においてフローティング状態の接続部が“1"になると仮定すると、入力端子22、24及び26のBSTセルは“111"なるパターンを含むことになる。第２のステップの間では、前記テスト点は好ましくはテスタを介して低（ロー）電圧を入力する。結果として、接続部６及び８は論理“0"を受信するが、上記ロー電圧はエラー60のせいで受け渡されないから接続部10は再び不定となる。この場合、“001"なるパターンが前記BSTセルに読み込まれ、従って接続部10に関するプルアップ接続が不備であると結論することができる。
本発明の他の実施例では、第２の形式のテストが前記第１の形式のテストを実行するのと同一の集積回路により実行することができる。この集積回路は図１及び図2Aにおける集積回路12である。この目的のため、出力端子14、16及び18と、それらのBSTセルはテストデータを送出すると共にテストデータを書き込むようにも構成される。このような双方向BSTセルの可能性は前記BST規格に記載されており、実際に多数の形式の集積回路に使用されている。
テスト抵抗34の値を決定するには、２つの異なる条件が満たされなければならない。該値は、一方においては、プルアップ抵抗が当該テスト抵抗に接続されている各接続部上の信号の相互の影響を十分に小さく維持するために、十分に小さくなくてはならない。上記のような影響は、一つの接続部上の信号の変化がテスト点38上で小さな電圧変化を引き起こすことにより発生する。この変化は、他の接続部上の信号の論理値を変化させる程大きくはないであろう。前記テスト抵抗の値は、他方においては、前記テスト点がプルダウンされた際に、該テスト抵抗を介して流れる電流を制限するためにできる限り大きくなくてはならない。上記電流はテスト抵抗中で消費される電力が限られたままである程小さくなくてはならず、従って通常の低電力抵抗をテスト抵抗として使用することができる。テスト抵抗の実際の値は各回路に関して個々に決定されねばならず、従って論理値の電圧レベルを決定するテクノロジと、テスト抵抗に電圧を供給する接続部の数とにも依存する。
本発明の主な利点はテスト点の数が減少する点にある。これまでは各バスの各接続部が自身のテスト点を必要としたが、本発明によればバス当たり１個のテスト点を要するのみである。プリント回路基板の形態の支持体上に２つのデジタル信号プロセッサ及びそれらのバスが２重に装着されるような近年の実際の状況においては、58個のテスト点の節約が達成された。このことは、上記のような基板は既に高密度の部品及び接続部を有しているから、特に重要である。
本発明の適用技術分野は所定の形式の論理又はその実施に限定されるものではない。適用の例は、２値論理、３値論理、TTL構成及びECL構成等である。本実施例はバスに、該当する場合に、プルアップ抵抗により適切に規定された値が供給されるような場合に関するものである。しかしながら、本発明がバスにプルダウン抵抗が設けられるような場合にも使用することができることは明らかである。このことは、テストに関してテストパターンが逆となることを意味する。
本発明を実施するには、前記第１の形式のテストに関しては集積回路12は前記接続部を介してテストデータを送信することができなければならず、第２の形式のテストに関しては集積回路20が前記接続部からテストデータを受信することができなければならない。前述したBST法に加えて、テストデータを送信及び受信するには種々の代替法がある。図３は送信側の他の例を示し、図５は受信側の他の例を示す。
図３は集積回路66を示し、該回路において入力信号68は中核論理70に供給されると共に各マルチプレクサ72のテスト入力端子にも供給される。制御信号74は、上記マルチプレクサが出力端子76に対し上記テスト入力端子上の値か又は他の機能入力端子上の値のどちらを供給するかを決定する。図４は上記マルチプレクサを詳細に示している。制御信号74はテスト信号78又は機能信号80の何れが当該マルチプレクサの出力端子82に現れるかを選択的に決定する。このように、データは制御信号74に基づいて入力端子68から直接出力端子76に供給することができる。このようにして、テストデータが接続部に供給される。
図５は集積回路84を示し、該回路は入力端子に接続されたツリー状の論理アンドゲート（ANDツリー）を有している。入力端子、例えば入力端子86、は中核論理88に接続されると共にアンドゲート92の入力端子90に接続されている。該アンドゲートの他の入力端子94は当該ツリー中の先行するアンドゲート96の出力端子に接続されている。最初のアンドゲート98の一方の入力端子は論理“1"を帯びている。最後のアンドゲート100の出力端子は、全ての接続された入力端子に対する前段側のアンド演算の結果を帯びており、この結果が接続部102を介して出力される。全ての接続された入力端子が論理“1"を入力する場合は、論理“1"が出力端子102に現れる。前記入力端子の中の少なくとも１個が論理“0"を入力した場合は、上記出力端子には論理“0"が現れる。各接続部の状態はテストパターンを接続部104に供給すると共に、その都度出力端子102を読むことにより決定することができる。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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