(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された半導体回路部と、
前記半導体基板に形成され、前記半導体回路部のサージ破壊を防止するための保護回路部と、
を備えた半導体装置であって、
前記半導体回路部は、電界効果トランジスタを含み、
前記電界効果トランジスタは、チャネル領域が形成される第１導電型の第１領域と、第２導電型の第１および第２のソース／ドレイン領域と、を有し、
前記保護回路部は、バイポーラトランジスタ、ツェナーダイオード、素子分離絶縁層および第２導電型の接続領域を含み、
前記バイポーラトランジスタは、第２導電型の第２領域、第１導電型の第３領域および第２導電型の第４領域を有し、
前記第２領域には、配線層が電気的に接続され、
前記ツェナーダイオードは、前記第２領域および第１導電型の第５領域を有し、
前記素子分離絶縁層は、前記第２領域と前記第１のソース／ドレイン領域を分離し、
前記接続領域は、前記半導体基板内に設けられ、前記第２領域と前記第１のソース／ドレイン領域を電気的に接続する、半導体装置。
【請求項２】
請求項１において、
前記半導体回路部および前記保護回路部は、シリサイド層を有している、半導体装置。
【請求項３】
請求項１または２において、
前記第５領域は、前記第３領域中に形成され、
前記第５領域の第１導電型不純物濃度は、前記第３領域の第１導電型不純物濃度よりも高い、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記保護回路部は、層間絶縁層を備え、
前記層間絶縁層は、前記第２領域上に形成されたコンタクトホールを有し、
前記コンタクトホール内には、前記配線層が形成され、
前記コンタクトホールと前記素子分離絶縁層との距離は、デザインルール上の最小寸法である、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記ツェナーダイオードのツェナー電圧は、前記第１のソース／ドレイン領域と前記第１領域とを含む寄生ダイオードのアバランシェブレークダウン電圧よりも低い、半導体装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記ツェナーダイオードのツェナー電圧は、前記第１のソース／ドレイン領域と前記第１領域とを含む寄生ダイオードのスナップバック電圧よりも低い、半導体装置。
【請求項７】
請求項１〜６のいずれかにおいて、
前記ツェナーダイオードのツェナー電圧は、前記半導体装置の絶対最大定格電圧以上である、半導体装置。
【請求項８】
請求項１〜７のいずれかにおいて、
前記ツェナーダイオードのツェナー電圧は、前記第５領域の第１導電型不純物濃度により制御されている、半導体装置。
【請求項９】
請求項１〜８のいずれかにおいて、
前記半導体回路部は、入出力回路部または出力回路部を含む、半導体装置。
【請求項１０】
請求項１〜９のいずれかにおいて、
前記半導体装置は、電極部を備え、
前記電極部は、前記半導体基板に形成され
前記電極部は、ボンディングにより外部配線と電気的に接続されるものであり、
前記半導体回路部と前記電極部とは、前記保護回路部を介して電気的に接続されている、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に静電気などのサージから半導体回路部を保護する保護回路部を備えた半導体装置に関する。
【０００２】
【背景技術】
半導体装置においては、静電気などのサージにより入出力回路部等が静電破壊されないように、ＥＳＤ（ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ）耐圧を高める必要がある。そして、ＥＳＤ耐圧を高める背景技術として、特開平７−２０２１２６号公報に開示される技術が知られている。この背景技術について図１３を用いて説明する。図１３はこの背景技術の半導体装置の断面図である。
【０００３】
この半導体装置において、半導体基板に形成されたＰウェル８０１には、出力トランジスタ８０２とバイポーラトランジスタ（ＢＰ）８０４が形成されている。Ｎ型のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＯＳＦＥＴである出力トランジスタ８０２は、ゲート電極８０６を有し、Ｎ＋領域８１０をソース領域、Ｎ＋領域８１２をドレイン領域としている。またバイポーラトランジスタ（ＢＰ）８０４は、Ｎ＋領域８１２をコレクタ領域、Ｐウェル８０１をベース領域、Ｎ＋領域８１４をエミッタ領域としている。ここでＮ＋領域８１０は、配線層８２０を介してＧＮＤライン（接地電位）に接続される。またＮ＋領域８１２は、配線層８２２を介してパッド８３０（出力端子、入出力端子、入力端子等）に接続される。またＮ＋領域８１４は、配線層８２４を介してＧＮＤライン又は所与のディスチャージラインに接続される。
【０００４】
この背景技術の特徴は、出力トランジスタ８０２のゲート長（実効チャネル長）Ｌを、バイポーラトランジスタ（ＢＰ）８０４のベース幅（実効ベース幅）ＢＷよりも長くした点にある。このようにすることで、パッド８３０に高電圧パルス（サージ）８３２が印加された場合に、Ｎ＋領域８１２、Ｐウェル８０１及びＮ＋領域８１０により構成される寄生バイポーラトランジスタ８０２の代わりにバイポーラトランジスタ８０４をオンさせることができる。この結果、寄生バイポーラトランジスタ８０２に大電流が流れるのを防止でき、出力トランジスタ８０２（特にゲート絶縁膜）が静電破壊されるのを防止できるようになる。
【０００５】
【発明が解決しようとする課題】
上記のように、この背景技術では、出力トランジスタ８０２のゲート長Ｌを、バイポーラトランジスタ８０４のベース幅ＢＷよりも長くすることにより、バイポーラトランジスタ８０４にサージによる電流を流している。
【０００６】
よって、この背景技術では出力トランジスタ８０２のゲート長Ｌをバイポーラトランジスタ８０４のベース幅ＢＷよりも小さくできない制約を受ける。この制約により、例えば、ゲート長Ｌをデザインルール上の最小寸法にできず、これが半導体装置の微細化の妨げとなる。
【０００７】
本発明は、このような課題を解決するためになされたものであり、その目的は、半導体回路部の電界効果トランジスタのゲート長が、保護回路部のバイポーラトランジスタのベース幅の制約を受けない構造の半導体装置を提供することである。
【０００８】
【課題を解決するための手段】
本発明は、
半導体基板に形成された半導体回路部と、
前記半導体基板に形成され、前記半導体回路部のサージ破壊を防止するための保護回路部と、
を備えた半導体装置であって、
前記半導体回路部は、電界効果トランジスタを含み、
前記電界効果トランジスタは、チャネル領域が形成される第１導電型の第１領域と、第２導電型の第１および第２のソース／ドレイン領域と、を有し、
前記保護回路部は、バイポーラトランジスタ、ツェナーダイオード、素子分離絶縁層および第２導電型の接続領域を含み、
前記バイポーラトランジスタは、第２導電型の第２領域、第１導電型の第３領域および第２導電型の第４領域を有し、
前記第２領域には、配線層が電気的に接続され、
前記ツェナーダイオードは、前記第２領域および第１導電型の第５領域を有し、
前記素子分離絶縁層は、前記第２領域と前記第１のソース／ドレイン領域を分離し、
前記接続領域は、前記半導体基板内に設けられ、前記第２領域と前記第１のソース／ドレイン領域を電気的に接続する、半導体装置である。
【０００９】
上記構造をした本発明にかかる半導体装置が、静電気などのサージによる電流（以下、電流という。）を保護回路部に流し、半導体回路部の静電破壊を防ぐことができる理由を説明する。電界効果トランジスタは、第１ソース／ドレイン領域と第１導電型の第１領域との接合からなる寄生ダイオードを有する。本発明にかかる半導体装置によれば、ツェナーダイオードを有するので、寄生ダイオードがアバランシェブレークダウンする前に、ツェナーダイオードをツェナーブレークダウンさせることが可能となる。したがって、電流は第２領域からツェナーダイオードを流れる。これによる電圧降下でバイポーラトランジスタがＯＮ状態になり、電流は第４領域を通り外部に放電される。
【００１０】
このように、本発明にかかる半導体装置によれば、電界効果トランジスタのゲート長をバイポーラトランジスタのベース幅よりも長くしなければならないという制約がない。よって、例えば、ゲート長をデザインルール上の最小寸法にでき、これにより半導体装置の微細化を図ることができる。
【００１１】
なお、本明細書において、第１のソース／ドレイン領域とはソース領域およびドレイン領域の少なくとも一方の機能を果たす領域という意味である。第２のソース／ドレイン領域も同じ意味である。
【００１２】
本発明にかかる半導体装置において、前記半導体回路部および前記保護回路部はシリサイド層を有している、のが望ましい。シリサイド層が半導体回路部に形成される理由をまず説明し、次に、保護回路部がシリサイド層を有するのが望ましい理由を説明する。
【００１３】
半導体装置を微細化するためには、ＭＯＳトランジスタの平面寸法の縮小とともに、ソース／ドレイン領域の深さを浅くする必要がある。しかしながら、ソース／ドレイン領域の深さを浅くすると、ソース／ドレイン領域の抵抗が増加してしまう。そこで、これを抑制するため、ソース／ドレイン領域の表面にシリサイド層を自己整合的に形成するサリサイド構造が採用される。
【００１４】
シリサイド層は、以上の理由で半導体回路部に形成される。シリサイド層を半導体回路部のみに形成し、保護回路部に形成しないのは、シリサイド層のパターンニングの複雑化を招く。よって、保護回路部にもシリサイド層を形成しているのである。
【００１５】
さて、このシリサイド層を備えた構造において、
前記第５領域は、前記第３領域中に形成され、
前記第５領域の第１導電型不純物濃度は、前記第３領域の第１導電型不純物濃度よりも高い、のが望ましい。
【００１６】
このようにすれば、第２領域と第３領域の接合部が容易に絶縁破壊しないようにすることができる。この理由を以下に説明する。
【００１７】
シリサイド層の抵抗は第２領域の抵抗より小さいので、配線層を流れた電流は、シリサイド層を流れる。もし、第５領域の第１導電型不純物濃度が第３領域の第１導電型不純物濃度よりも低いと、シリサイド層を流れた電流は、第２領域と第５領域の接合部（ツェナーダイオード）にはあまり流れ込まず、電流の大部分は、シリサイド層近傍の第２領域と第３領域の接合部に流れ込む。これにより、この接合部が絶縁破壊をすることがある。
【００１８】
本発明にかかる半導体装置によれば、第５領域の第１導電型不純物濃度は、第３領域の第１導電型不純物濃度より高いので、電流の大部分は第２領域と第５領域の接合部（ツェナーダイオード）を流れ、シリサイド層近傍の第２領域と第３領域の接合部に電流が集中するのを防ぐことができる。したがって、第２領域と第３領域の接合部が容易に絶縁破壊しないようにすることができる。
【００１９】
本発明にかかる半導体装置において、
前記保護回路部は、層間絶縁層を備え、
前記層間絶縁層は、前記第２領域上に形成されたコンタクトホールを有し、
前記コンタクトホール内には、前記配線層が形成され、
前記コンタクトホールと前記素子分離絶縁層との距離は、デザインルール上の最小寸法である、のが望ましい。
【００２０】
本発明にかかる半導体装置はツェナーダイオードに電流を流すことにより、電界効果トランジスタの静電破壊を防いでいる。ツェナーダイオードに電流が流れることにより、ツェナーダイオードの接合部では熱が発生する。本発明にかかる半導体装置においては、コンタクトホールと素子分離絶縁層との距離をデザインルール上の最小寸法とすることにより、配線層と第２領域とのコンタクト部が、この熱により受ける影響を小さくしている。なお、熱による影響とは、熱によりコンタクト部が破壊し、これにより半導体基板にリーク電流が生じることである。
【００２１】
本発明にかかる半導体装置において、
前記ツェナーダイオードのツェナー電圧は、前記第１のソース／ドレイン領域と前記第１領域とを含む寄生ダイオードのアバランシェブレークダウン電圧よりも低い、のが望ましい。
【００２２】
このようにすることで、寄生ダイオードがアバランシェブレークダウンする前に、ツェナーダイオードを確実にツェナーブレークダウンさせることが可能になる。
【００２３】
本発明にかかる半導体装置において、
前記ツェナーダイオードのツェナー電圧は、前記第１のソース／ドレイン領域と前記第１領域とを含む寄生ダイオードのスナップバック電圧よりも低い、のが望ましい。
【００２４】
このようにすることで、電流をバイポーラトランジスタを介して安定して放電できるようになる。
【００２５】
本発明にかかる半導体装置において、前記ツェナーダイオードのツェナー電圧は、前記半導体装置の絶対最大定格電圧以上である、のが望ましい。
【００２６】
このようにすることで、通常動作時におけるドレイン領域でのリーク電流を効果的に低減できるようになる。
【００２７】
本発明にかかる半導体装置において、前記ツェナーダイオードのツェナー電圧は、前記第５領域の第１導電型不純物濃度により制御されている、のが望ましい。
【００２８】
このようにすることで、ツェナー電圧を所望の値にする制御を簡易に実現できるようになる。
【００２９】
本発明にかかる半導体装置おいて、前記半導体回路部として、例えば、入出力回路部
、出力回路部がある。
【００３０】
本発明にかかる半導体装置おいて、
前記半導体装置は、電極部を備え、
前記電極部は、前記半導体基板に形成され
前記電極部は、ボンディングにより外部配線と電気的に接続されるものであり、
前記半導体回路部と前記電極部とは、前記保護回路部を介して電気的に接続されている、のが望ましい。
【００３１】
半導体装置は電極部を介して外部素子と電気的に接続されるので、静電気などのサージによる電流は電極部を介して半導体装置に流れ込む。これによれば、半導体回路部と電極部とは保護回路部を介して電気的に接続されているので、電極部を介して半導体装置に流れ込んだ電流が半導体回路部に流れるのを防ぐことができる。
【００３２】
【発明の実施の形態】
［第１の実施の形態］
｛デバイスの構造｝
図１は本発明の第１の実施の形態にかかる半導体装置の入出力回路部の断面図である。図２は本発明の第１の実施の形態にかかる半導体装置の平面図である。図１および図２を用いて、第１の実施の形態にかかる半導体装置の構造を説明する。
【００３３】
図２に示すように、半導体装置６００はチップ状をしている。半導体装置６００は論理回路部５００、入出力回路部３００およびパッド４００を備える。論理回路部５００、入出力回路部３００およびパッド４００は、半導体基板の一例であるシリコン基板に形成されている。
【００３４】
論理回路部５００は、シリコン基板の表面の中央部に位置している。
【００３５】
入出力回路部３００は複数あり、論理回路部５００を囲むようにシリコン基板の表面に位置している。入出力回路部３００は半導体回路部の一例である。
【００３６】
パッド４００は複数あり、入出力回路部３００よりさらに外側のシリコン基板の表面に位置している。各パッド４００はそれぞれ、各入出力回路部３００と対応している。パッド４００にはボンディングがなされる。パッド４００は電極部の一例である。
【００３７】
次に、図１を用いて、入出力回路部３００の断面構造を説明する。入出力回路部３００は保護回路部１００およびトランジスタ形成部２００を備える。
【００３８】
保護回路部１００の詳細を説明する。保護回路部１００は、バイポーラトランジスタ２、ツェナーダイオード８、フィールド酸化層１８ａ、フィールド酸化層１８ｂおよびｎ型ウェル１４を含む。
【００３９】
まず、バイポーラトランジスタ２から説明する。ｐ型シリコン基板１０のｐ型ウェル１５内には、互いに間隔を設けて、ｎ＋型不純物領域１２ａ、１２ｂが形成されている。ｎ＋型不純物領域１２ａはバイポーラトランジスタ２のエミッタ領域となる。ｎ＋型不純物領域１２ｂはバイポーラトランジスタ２のコレクタ領域となる。ｐ型領域１５ａはｎ＋型不純物領域１２ａとｎ＋型不純物領域１２ｂの間に位置するｐ型ウェル１５である。ｐ型領域１５ａはバイポーラトランジスタ２のベース領域となる。ｎ＋型不純物領域１２ｂは第２導電型の第２領域の一例であり、ｐ型領域１５ａは第１導電型の第３領域の一例であり、ｎ＋型不純物領域１２ａは第２導電型の第４領域の一例である。
【００４０】
ｎ＋型不純物領域１２ａ、１２ｂ上には、それぞれシリサイド層２０ａ、２０ｂが形成されている。ｐ型シリコン基板１０の表面にはフィールド酸化層１８ａが形成されている。ｎ＋型不純物領域１２ａとｎ＋型不純物領域１２ｂはフィールド酸化層１８ａによって分離されている。
【００４１】
ツェナーダイオード８はｐ＋型不純物領域１６とｎ＋型不純物領域１２ｂで構成される。ｐ＋型不純物領域１６はフィールド酸化層１８ａ下のｐ型領域１５ａ中に位置している。ｐ＋型不純物領域１６の一部はｎ＋型不純物領域１２ｂの側部と底部の一部と接合を形成している。ｐ＋型不純物領域１６はフィールド酸化層１８ａと接触していない。
【００４２】
ｎ型ウェル１４はｐ型ウェル１５内に形成されている。ｎ型ウェル１４の一方の端部はｎ＋型不純物領域１２ｂ下で、ｎ＋型不純物領域１２ｂと接触している。ｎ型ウェル１４の他方の端部はｎ＋型ドレイン領域２６ａ下で、ｎ＋型ドレイン領域２６ａと接触している。ｎ＋型ドレイン領域２６ａはＭＯＳトランジスタ４の構成要素である。ＭＯＳトランジスタ４については後で説明する。ｎ型ウェル１４は接続領域の一例である。
【００４３】
ｎ型ウェル１４の表面にはフィールド酸化層１８ｂが形成されている。ｎ＋型不純物領域１２ｂとｎ＋型ドレイン領域２６ａはフィールド酸化層１８ｂによって分離されている。フィールド酸化層１８ｂは素子分離絶縁層の一例である。
【００４４】
次に、トランジスタ形成部２００を詳細に説明する。トランジスタ形成部２００には複数のＭＯＳトランジスタが形成される。この図面ではＭＯＳトランジスタ４があらわれている。これらのＭＯＳトランジスタにより入出力制御をする回路が構成される。
【００４５】
ＭＯＳトランジスタ４の構造について説明する。ＭＯＳトランジスタ４は、ゲート電極２２、ｎ＋型ドレイン領域２６ａおよびｎ＋型ソース領域２６ｂを備えている。
【００４６】
ｎ＋型ドレイン領域２６ａおよびｎ＋型ソース領域２６ｂは、ＬＤＤ構造をしている。ｎ＋型ドレイン領域２６ａ、ｎ＋型ソース領域２６ｂはｐ型シリコン基板１０のｐ型ウェル１５内に、互いに間隔を設けて形成されている。ｎ＋型ドレイン領域２６ａ、ｎ＋型ソース領域２６ｂ上には、それぞれシリサイド層２０ｃ、２０ｅが形成されている。
【００４７】
ゲート電極２２はｐ型領域１５ｂ上にゲート酸化層２８を介して位置している。ｐ型領域１５ｂはｎ＋型ドレイン領域２６ａとｎ＋型ソース領域２６ｂの間に位置するｐ型ウェル１５である。ｐ型領域１５ｂにはチャネル領域が形成される。ｐ型領域１５ｂは第１領域の一例である。
【００４８】
ゲート電極２２はポリシリコン層２４と、ポリシリコン層２４上に位置するシリサイド層２０ｄと、が積層された構造をしている。ゲート電極２２の一方の側面、他方の側面には、それぞれサイドウォール酸化層３０ａ、３０ｂが形成されている。
【００４９】
ｎ＋型ドレイン領域２６ａとｐ型領域１５ｂにより寄生ダイオード３８が構成されている。ｎ＋型ドレイン領域２６ａ、ｐ型領域１５ｂおよびｎ＋型ソース領域２６ｂにより寄生バイポーラトランジスタ６が構成されている。
【００５０】
次に、保護回路部１００およびトランジスタ形成部２００の上層について説明する。保護回路部１００およびトランジスタ形成部２００を覆うように、シリコン酸化層３２がｐ型シリコン基板１０に形成されている。シリコン酸化層３２は層間絶縁層の一例である。シリコン酸化層３２には、シリサイド層２０ａの一部を露出させるコンタクトホール３４ａ、シリサイド層２０ｂの一部を露出させるコンタクトホール３４ｂが、それぞれ形成されている。
【００５１】
シリコン酸化層３２上には配線層３６ａ、３６ｂが位置している。配線層３６ａ、３６ｂは、例えば、アルミニウム合金からなる。配線層３６ａは接地されている。配線層３６ａはコンタクトホール３４ａに埋め込まれており、シリサイド層２０ａを介してｎ＋型不純物領域１２ａと電気的に接続されている。配線層３６ｂはパッド４００と電気的に接続されている。配線層３６ｂはコンタクトホール３４ｂに埋め込まれており、シリサイド層２０ｂを介してｎ＋型不純物領域１２ｂと電気的に接続されている。
【００５２】
なお、ｎ＋型ドレイン領域２６ａ（シリサイド層２０ｃ）上にはコンタクトホールが形成されておらず、ｎ＋型ドレイン領域２６ａへのドレイン電圧は、配線層３６ｂ、ｎ＋型不純物領域１２ｂおよびｎ型ウェル１４を介して、印加される。一方、ｎ＋型ソース領域２６ｂ（シリサイド層２０ｅ）上には、この断面とは別の箇所においてコンタクトホールが形成されている。このコンタクトホールにはｎ＋型ソース領域２６ｂと電気的に接続される配線層が形成されている。
【００５３】
｛等価回路｝
図３は本発明の第１の実施の形態にかかる半導体装置の入出力回路部の等価回路図である。図３を用いて、第１の実施の形態にかかる半導体装置の入出力回路部の等価回路を説明する。パッド４００からの配線（配線層）３６ｂは入出力回路部３００に電気的に接続されている。入出力回路部３００は保護回路部１００およびトランジスタ形成部２００を含む。
【００５４】
保護回路部１００はバイポーラトランジスタ２およびツェナーダイオード８を含む。バイポーラトランジスタ２のエミッタ、ベースおよびツェナーダイオード８のアノードは、接地線ＶＳＳと電気的に接続されている。バイポーラトランジスタ２のコレクタおよびツェナーダイオード８のカソードは、パッド４００からの配線（配線層）３６ｂと電気的に接続されている。
【００５５】
トランジスタ形成部２００にはｎ型のＭＯＳトランジスタ４、ｐ型のＭＯＳトランジスタが、それぞれ複数個づつ形成されている。パッド４００からの配線（配線層）３６ｂは保護回路部１００を介してこれらのＭＯＳトランジスタと電気的に接続されている。
【００５６】
｛保護回路の動作｝
保護回路部１００の動作を図１および図３を用いて説明する。静電気などのサージによる電流は、パッド４００および配線（配線層）３６ｂを介して、ｎ＋型不純物領域１２ｂに流れる。保護回路部１００はツェナーダイオード８を有するので、寄生ダイオード３８がアバランシェブレークダウンする前に、ツェナーダイオード８をツェナーブレークダウンさせることができる。したがって、電流はｎ＋型不純物領域１２ｂからツェナーダイオード８を流れる。これによる電圧降下でバイポーラトランジスタ２がＯＮ状態になり、電流はｎ＋型不純物領域１２ａを通り外部に放電される。以上の動作により、トランジスタ形成部２００のＭＯＳトランジスタの静電破壊を防いでいる。
【００５７】
このように、第１の実施の形態にかかる半導体装置において、寄生ダイオード３８がアバランシェブレークダウンする前に、ツェナーダイオード８をツェナーブレークダウンさせることにより、電流をＭＯＳトランジスタ４に流さず、バイポーラトランジスタ２に流している。このため、第１の実施の形態にかかる半導体装置によれば、ＭＯＳトランジスタ４のゲート長をバイポーラトランジスタ２のベース幅よりも長くしなければならないという制約がなく、ゲート長を短くできる。この結果、第１の実施の形態にかかる半導体装置によれば、高いＥＳＤ耐圧を確保しながら半導体装置をコンパクト化できる。
【００５８】
また、図１に示すように、第１の実施の形態にかかる半導体装置において、ｐ＋型不純物領域１６のｐ型不純物濃度は、ｐ型領域１５ａのｐ型不純物濃度より高い。これにより、ｎ＋型不純物領域１２ｂとｐ型領域１５ａの接合部４４が容易に絶縁破壊しないようにすることができる。
【００５９】
すなわち、シリサイド層２０ｂの抵抗はｎ＋型不純物領域１２ｂの抵抗より小さいので、配線層３６ｂを流れた電流は、シリサイド層２０ｂを流れる。もし、ｐ＋型不純物領域１６のｐ型不純物濃度がｐ型領域１５ａのｐ型不純物濃度よりも低いと、シリサイド層２０ｂを流れた電流は、ツェナーダイオード８にはあまり流れ込まず、電流の大部分は、シリサイド層２０ｂ近傍の接合部４４に流れ込む。これにより、接合部４４が絶縁破壊をすることがある。
【００６０】
第１の実施の形態にかかる半導体装置によれば、ツェナーダイオード８の構成要素であるｐ＋型不純物領域１６のｐ型不純物濃度は、バイポーラトランジスタ２の構成要素であるｐ型領域１５ａのｐ型不純物濃度よりも高いので、電流の大部分はｐ＋型不純物領域１６に流れ、シリサイド層２０ｂ近傍の接合部４４に電流が集中するのを防ぐことができる。したがって、接合部４４が容易に絶縁破壊しないようにすることができる。
【００６１】
以上に説明した保護回路部の動作や半導体装置の効果は、後で説明する第２の実施の形態でも言えることである。
【００６２】
｛ツェナー電圧の設定｝
ツェナーダイオードが設けられていない場合、ドレイン領域に高電圧パルス（サージ）が印加されると、ドレイン領域の寄生ダイオードがアバランシェブレークダウンする。この時、図４のＥ１に示すように、ドレイン電圧はＶＡＢ（アバランシェブレークダウン電圧）になる。その後、寄生バイポーラトランジスタＢＰＰがオンすると、図４のＥ２に示すように、ドレイン電圧はＶＡＢからＶＳＢ（スナップバック電圧）に低下する。このようにドレイン電圧が低下する現象はスナップバックと呼ばれる。
【００６３】
第１の実施の形態では、図４のＥ３に示すように、ツェナーダイオード８（図１参照）のツェナー電圧ＶＺが、寄生ダイオード３８（図１参照）のアバランシェブレークダウン電圧ＶＡＢよりも低くなるようにしている（ＶＺ＜ＶＡＢ）。このようにすることで、寄生ダイオード３８がアバランシェブレークダウンする前にツェナーダイオード８を確実にツェナーブレークダウンさせることが可能となり、寄生バイポーラトランジスタ６の代わりにバイポーラトランジスタ２をオンさせることが可能になる。
【００６４】
更に好ましくは、図４のＥ４に示すように、ツェナー電圧ＶＺが、寄生ダイオード３８のスナップバック電圧ＶＳＢよりも低くなるようにする（ＶＺ＜ＶＳＢ）。このようにすることで、バイポーラトランジスタ２側に安定して電流を放電できるようになる。即ちＶＺ＜ＶＳＢに設定することで、高電圧パルス印加時にドレイン電圧を、スナップバック電圧ＶＳＢよりも低い電圧にクランプできるようになる。このようにドレイン電圧をＶＳＢよりも低い電圧にクランプできれば、何らかの要因で寄生ダイオード３８がアバランシェブレークダウンしてしまった場合にも、寄生バイポーラトランジスタ６がオンしないことを確実に保証できるようになる。この結果、電流の放電経路がバイポーラトランジスタ２側から寄生バイポーラトランジスタ６側に変わってしまうのを効果的に防止でき、ＭＯＳトランジスタ４の静電破壊を確実に防止できるようになる。
【００６５】
また寄生ダイオード３８のツェナー電圧ＶＺは、図４のＥ３又はＥ４に示すように、半導体装置の絶対最大定格電圧ＶＡＭ以上となることが望ましい。即ちＶＡＢ＞ＶＺ≧ＶＡＭ又はＶＳＢ＞ＶＺ≧ＶＡＭとなることが望ましい。このようにすることで、高いＥＳＤ耐圧を確保しながら、通常動作時にツェナーダイオード８を介してｐ型領域１５ａにリーク電流が流れるのを防止できる。
【００６６】
｛ツェナー電圧の制御｝
第１の実施の形態では、図４のツェナー電圧ＶＺを、ｐ＋型不純物領域１６の不純物濃度により制御している。これにより、ＶＡＢ＞ＶＺ≧ＶＡＭ又はＶＳＢ＞ＶＺ≧ＶＡＭとなるようにツェナー電圧ＶＺを制御できるようになる。
【００６７】
図５（Ａ）に、図５（Ｂ）のように半導体装置の表面に沿う方向にＸ軸、Ｘ軸に直交する方向にＹ軸をとった場合の、Ｙ＝０．１μｍでの不純物濃度の分布例を示す。ツェナーダイオードの接合は、図５（Ａ）のＦ１に示す境界で形成されることになる。そしてツェナー電圧ＶＺは、この境界でのｎ＋型不純物濃度（Ｆ２参照。ｎ＋型不純物領域１２ｂを形成する例えばヒ素Ａｓの濃度）と、この境界でのｐ＋型不純物濃度（Ｆ３参照。ｐ＋型不純物領域１６を形成する例えばボロンＢＦ２の濃度）とで決められる。
【００６８】
図６に、ｎ＋型不純物濃度を２．０×１０２０ｃｍ−３に固定した場合での、ｐ＋型不純物濃度とツェナー電圧との関係を示す。図６に示すように、例えばツェナー電圧ＶＺを９Ｖにするためには、ｐ＋型不純物濃度を３．０×１０１７ｃｍ−３程度にすればよいことがわかる。同様に、ツェナー電圧ＶＺを７Ｖ、５Ｖにするためには、各々、ｐ＋型不純物濃度を６．０×１０１７ｃｍ−３、１．０×１０１８ｃｍ−３程度にすればよいことがわかる。即ちｐ＋型不純物濃度を大きくすればするほど、ツェナー電圧ＶＺは小さくなる。
【００６９】
このようにｐ＋型不純物濃度を制御することで、ツェナー電圧ＶＺを所望の値に簡易に調整できるようになる。
【００７０】
｛デバイスの製造方法｝
図１に示す第１の実施の形態にかかる半導体装置の入出力回路部の製造方法を、図１、図７〜図１１を用いて説明する。
【００７１】
まず、図７に示すように、ＬＯＣＯＳ法を用いて、ｐ型シリコン基板１０のｐ型ウェル１５に所定パターンのフィールド酸化層１８ａ、１８ｂを形成する。
【００７２】
次に、図８に示すように、レジスト４０をｐ型シリコン基板１０が覆われるように形成する。レジスト４０は、フィールド酸化層１８ｂおよびその周辺のｐ型ウェル１５を露出させる開口部４０ａを有する。レジスト４０をマスクとして、ｐ型シリコン基板１０にｎ型イオン（例えば、リン）を選択的にイオン注入し、ｎ型ウェル１４を形成する。なお、ｎ型ウェル１４を先に形成し、フィールド酸化層１８ａ、１８ｂを後に形成してもよい。
【００７３】
次に、図９に示すように、公知の方法を用いて、トランジスタ形成部２００にゲート酸化層２８、ポリシリコン層２４（ゲート電極）を形成する。
【００７４】
次に、図１０に示すように、フィールド酸化層１８ａ、１８ｂ、ポリシリコン層２４（ゲート電極）をマスクとして、ｎ型イオン（例えば、リン）を選択的にイオン注入し、ＬＤＤ構造のためのｎ型低濃度領域を形成する。そして、公知の方法を用いて、ポリシリコン層２４（ゲート電極）の側面にサイドウォール酸化層３０ａ、３０ｂを形成する。そして、フィールド酸化層１８ａ、１８ｂ、ポリシリコン層２４（ゲート電極）、サイドウォール酸化層３０ａ、３０ｂをマスクとして、ｎ型イオン（例えば、リン）を選択的にイオン注入し、ｎ＋型不純物領域１２ａ、１２ｂ、ｎ＋型ドレイン領域２６ａ、ｎ＋型ソース領域２６ｂを形成する。
【００７５】
次に、図１１に示すように、レジスト４２をｐ型シリコン基板１０が覆われるように形成する。レジスト４２は、フィールド酸化層１８ａとｎ＋型不純物領域１２ｂとの境界部を露出させる開口部４２ａを有する。レジスト４２をマスクとして、ｐ型シリコン基板１０にｐ型イオン（例えば、ヒ素）を選択的にイオン注入し、ｐ＋型不純物領域１６を形成する。これにより、ｐ＋型不純物領域１６とｎ＋型不純物領域１２ｂから構成されるツェナーダイオード８が形成される。
【００７６】
この製造方法において、ツェナーダイオード８の構成要素であるｎ＋型不純物領域１２ｂとｐ＋型不純物領域１６は、連続して形成されている。これにより、接合が良好なツェナーダイオード８を形成することができる。すなわち、ｎ＋型不純物領域１２ｂを形成する工程とｐ＋型不純物領域１６を形成する工程との間に別の工程が入ると、ツェナーダイオード８の接合部形成に悪影響を与えることがある。なお、ｐ＋型不純物領域１６を形成する工程が先でｎ＋型不純物領域１２ｂを形成する工程が後でもよい。
【００７７】
製造工程の説明に戻る。図１に示すように、公知の方法を用いて、シリサイド層２０ａ〜２０ｅを形成する。次に、ＣＶＤ法を用いて、ｐ型シリコン基板１０を覆うようにシリコン酸化層３２を形成する。
【００７８】
そして、フォトリソグラフィとエッチングを用いて、シリコン酸化層３２にコンタクトホール３４ａ、３４ｂを形成する。
【００７９】
そして、スパッタリングによりアルミニウム合金層をシリコン酸化層３２上およびコンタクトホール３４ａ、３４ｂに形成する。
【００８０】
最後に、フォトリソグラフィとエッチングを用いて、アルミニウム合金層をパターンニングし、配線層３６ａ、３６ｂを形成する。以上の工程により、半導体装置の入出力回路部が完成する。
【００８１】
［第２の実施の形態］
図１２は本発明の第２の実施の形態にかかる半導体装置の保護回路部の断面図である。保護回路部以外の構成は第１の実施の形態にかかる半導体装置と同じである。図１に示す第１の実施の形態にかかる半導体装置と実質的に同様な機能を有する部分には同一の符号を付している。第１の実施の形態にかかる半導体装置との主要な相違点を説明し、これ以外については説明を省略する。
【００８２】
本発明にかかる半導体装置はツェナーダイオード８に電流を流すことにより、ＭＯＳトランジスタの静電破壊を防いでいる。ツェナーダイオード８に電流が流れることにより、ツェナーダイオード８の接合部では熱が発生する。ところで、配線層と不純物領域とのコンタクト部は熱に弱い。よって、コンタクト部はできるだけ熱の影響を受けないようにする必要がある。
【００８３】
そこで、第２の実施の形態にかかる半導体装置において、コンタクトホール３４ｂとフィールド酸化層１８ｂの距離ｄをデザインルール上の最小寸法にしている。これにより、コンタクト部４６とツェナーダイオード８との距離を大きくすることができる。したがって、コンタクト部４６がツェナーダイオード８から受ける熱の影響を少なくできるので、コンタクト破壊の可能性を低くすることができる（または、なくすことができる）。
【００８４】
なお、第１および第２の実施の形態では、ｎ＋型不純物領域１２ａを接地しているが、本発明はこれに限定されず、ｎ＋型不純物領域１２ａが高電位側に接続されていてもよい。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる半導体装置の入出力回路部の断面図である。
【図２】本発明の第１の実施の形態にかかる半導体装置の平面図である。
【図３】本発明の第１の実施の形態にかかる半導体装置の入出力回路部の等価回路図である。
【図４】ツェナー電圧ＶＺの設定について説明するための図である。
【図５】図５（Ａ）、（Ｂ）は、不純物の濃度分布について説明するための図である。
【図６】ｐ型不純物濃度とツェナー電圧との関係について示す図である。
【図７】本発明の第１の実施の形態にかかる半導体装置の入出力回路部の製造方法の第１工程を示すシリコン基板の断面図である。
【図８】本発明の第１の実施の形態にかかる半導体装置の入出力回路部の製造方法の第２工程を示すシリコン基板の断面図である。
【図９】本発明の第１の実施の形態にかかる半導体装置の入出力回路部の製造方法の第３工程を示すシリコン基板の断面図である。
【図１０】本発明の第１の実施の形態にかかる半導体装置の入出力回路部の製造方法の第４工程を示すシリコン基板の断面図である。
【図１１】本発明の第１の実施の形態にかかる半導体装置の入出力回路部の製造方法の第５工程を示すシリコン基板の断面図である。
【図１２】本発明の第２の実施の形態にかかる半導体装置の保護回路部の断面図である。
【図１３】特開平７−２０２１２６号公報に開示された半導体装置の断面図である。
【符号の説明】
２  バイポーラトランジスタ
４  ＭＯＳトランジスタ
６  寄生バイポーラトランジスタ
８  ツェナーダイオード
１２ａ、１２ｂ  ｎ＋型不純物領域
１４  ｎ型ウェル
１５ａ、１５ｂ  ｐ型領域
１６  ｐ＋型不純物領域
１８ａ、１８ｂ  フィールド酸化層
２０ａ〜２０ｅ  シリサイド層
２６ａ  ｎ＋型ドレイン領域
２６ｂ  ｎ＋型ソース領域
３４ｂ  コンタクトホール
３６ｂ  配線層
３８  寄生ダイオード
４４  接合部
４６  コンタクト部
１００  保護回路部
２００  トランジスタ形成部
３００  入出力回路部
４００  パッド
６００  半導体装置
【図１】
0003574359.tif 000002
【図２】
0003574359.tif 000003
【図３】
0003574359.tif 000004
【図４】
0003574359.tif 000005
【図５】
0003574359.tif 000006
【図６】
0003574359.tif 000007
【図７】
0003574359.tif 000008
【図８】
0003574359.tif 000009
【図９】
0003574359.tif 000010
【図１０】
0003574359.tif 000011
【図１１】
0003574359.tif 000012
【図１２】
0003574359.tif 000013
【図１３】
0003574359.tif 000014