(57)【特許請求の範囲】
【請求項１】
制御ゲート、浮遊ゲート、ドレイン及びソースを有して、電気的に情報の書き込み及び消去が可能な浮遊ゲート型電界効果トランジスタからなるメモリセルが行と列に配置されると共に、上記各行を構成するメモリセルの制御ゲートが接続される複数の行線と、上記各列を構成するメモリセルのドレインとその各列とは別の各列を構成するメモリセルのソースとが接続される複数の列線とを有する仮想接地型メモリセルアレイ領域と、
制御ゲート、浮遊ゲート、ドレイン及びソースを有する浮遊ゲート型電界効果トランジスタからなるダミーセルが行と列に配置されると共に、上記各行を構成するダミーセルの制御ゲートが接続される上記複数の行線と、上記各列を構成するダミーセルのドレインとその各列とは別の各列を構成するダミーセルのソースとが接続される複数の列線とを有する仮想接地型ダミーセルアレイ領域と
を備え、
上記仮想接地型ダミーセルアレイ領域は、上記仮想接地型メモリセルアレイ領域の外周側に配置されている不揮発性半導体記憶装置において、
少なくとも上記仮想接地型メモリセルアレイ領域の近傍の上記ダミーセルの浮遊ゲートに電子を注入することができる機能を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１の不揮発性半導体記憶装置において、上記仮想接地型ダミーセルアレイ領域のダミーセルのうち少なくとも上記仮想接地型メモリセルアレイ領域に隣接しているダミーセルの浮遊ゲートに電子を注入してそのダミーセルのしきい値を高い値に設定することができるダミーセルしきい値設定手段を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２の不揮発性半導体記憶装置において、上記各メモリセルは、３値以上の記憶状態に対応する３個以上のしきい値を持つことができ、かつ、上記ダミーセルしきい値設定手段は、上記ダミーセルのしきい値を上記３個以上のしきい値のうちの最も高いしきい値に設定することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２または３の不揮発性半導体記憶装置において、上記ダミーセルしきい値設定手段は、上記仮想接地型ダミーセルアレイ領域の上記ダミーセルの列線に接続されて、負電圧を印加することが可能な負電圧供給トランジスタであることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか１つの不揮発性半導体記憶装置において、上記仮想接地型ダミーセルアレイ領域は、上記仮想接地型メモリセルアレイ領域と同様な素子構成、配線層構成及び配線を有することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか１つ不揮発性半導体記憶装置において、上記仮想接地型メモリセルアレイ領域のメモリセルへの最も高いしきい値の設定を、ブロック単位もしくは一括して行うと同時に、上記ダミーセルヘの最も高いしきい値の設定を行うことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、メモリセルアレイ領域の周囲にダミーセルアレイ領域を配置した形式の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
一般的に、不揮発性半導体記憶装置においては、メモリセルアレイ領域の外周側にダミーセルアレイ領域を配置している。図２は一般的な半導体記憶装置の模式図である。メモリセルアレイ領域１００を囲むようにダミーセルアレイ領域２００が配置されている。
【０００３】
上記ダミーセルアレイ領域２００にダミーセル（図示せず。）を配置することは、不揮発性半導体記憶装置の特性を均一化するためには必須となっている。これは次の理由による。すなわち、本来使用するメモリセルアレイ領域１００のメモリセル（図示せず。）の性能に大きな影響を与えるゲート電極の形状は、露光条件やエッチング条件により決定されるが、これらの条件は周辺パターンの影響を強く受ける。もし、ダミーセルアレイ領域２００を設けないとすると、メモリセルアレイ領域１００の内側ではメモリセルのゲート電極は規則正しい配列をしているが、外周部ではこの規則性がくずれてくる。このため、メモリセルアレイ領域１００の外周部ではゲート電極の形状に違いが生じ、そのため、メモリセルの特性にばらつきができることになる。
【０００４】
そこで、これを避けるために、図２に示すように、メモリセルアレイ領域１００の外周囲にダミーセルアレイ領域２００を配置することによって、メモリセルアレイ領域１００の外周部でもゲート電極の規則正しい配列パターンを持たせている。
【０００５】
したがって、上記ダミーセルアレイ領域２００のダミーセルは、本来のメモリセルと出来るだけ同じ素子構成、及び、レイアウト構成になるように形成されると共に、メモリセルとしては機能せず、本来のメモリセルの動作に対して影響を与えないように、メモリセルから電気的に分離されていることが求められる。
【０００６】
図３は公知のＥＴＯＸ（ＥＰＲＯＭ  Ｔｈｉｎ  Ｏｘｉｄｅ）型不揮発性半導体記憶装置のメモリセルアレイ領域１００とダミーセルアレイ領域２００の回路図を示している。メモリセルアレイ領域１００において、各々のメモリセル（電界効果トランジスタ）ＭＣＥＬＬは各々ドレイン及びソースを有している。上記各メモリセルＭＣＥＬＬはドレインが独立して形成され、このドレインはメインビット線ＭＢＬに接続され、ソースはＶｓｓ（ＧＮＤレベル）に接続されている。所望のワード線ＷＬが選択されることにより、所望のメモリセルＭＣＥＬＬが選択され、メインビット線ＭＢＬ０，ＭＢＬ１，…を介してメモリセルＭＣＥＬＬに流れる電流をセンスし、データを読み出している。一方、ダミーセルＤＣＥＬＬは、正規メモリセルＭＣＥＬＬと同様にメモリセルを形成しているものの、ドレインがフローティングになっていて、電流経路等が存在しないため、メモリセルアレイ領域１００に影響を与えない。すなわち、ダミーセルアレイ領域２００は、電気的に、正規メモリセルアレイ領域１００から分離されていることになる。
【０００７】
しかしながら、近年、フラッシュメモリの大容量化並びに低消費電力化が求められており、これに適した高集積化が可能な仮想接地型アレイ構成のフラツシユメモリが注目されている。
【０００８】
これには、例えば、電気情報通信学会信学技報、ＩＣＤ９７‐２１，ｐ３７，１９９７“ＡＣＴ型フラッシュメモリのセンス方式の検討”で発表されているＡＣＴ（Ａｓｙｍｍｅｔｒｉｃａｌ  Ｃｏｎｔａｃｔｌｅｓｓ  Ｔｒａｎｓｉｓｔｏｒ）型フラッシュメモリが挙げられる。
【０００９】
このＡＣＴ型フラッシュメモリは、書き込み（プログラム）、消去（イレース）の動作にＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象を用いることにより、低消費電力化を可能としている。
【００１０】
上記ＡＣＴ型フラッシュメモリを図４と図５（ａ）、（ｂ）を基に説明する。
【００１１】
上記ＡＣＴ型フラッシュメモリは、上述のように書き込み及び消去にＦＮトンネル現象を用い、アレイ構成は同一メインビット線ＭＢＬを２列のメモリセルＭＣＥＬＬが共有する仮想接地型アレイ構成をとっている。
【００１２】
図４に模式的に示すように、１つのメインビット線ＭＢＬを両側のメモリセルＭＣＬＬが共有し、かつ、サブビツト線ＳＢＬに拡散層を用いることによってコンタクト９の数を減少して、アレイ面積を箸しく減少して高集積化を可能としている。
【００１３】
図４において、ＭＢＬ０〜ＭＢＬｎ＋１はメインビット線、ＳＢＬ０〜ＳＢＬｎ＋１は拡散層で形成されたサブビット線、ＷＬ０〜ＷＬ６３はワード線、ＳＧ０はこのブロックを選択するセレクトトランジスタ４のゲート線、９はメインビット線ＭＢＬとサブビット線ＳＢＬ（メインビット線ＭＢＬと階層が違う）とのコンタクトを表わしている。
【００１４】
次に、ＡＣＴ型フラッシュメモリ素子の断面を図５（ａ）と（ｂ）に示す。
【００１５】
このＡＣＴ型フラッシュメモリ素子は、基板１１上に、サブビット線（拡散層）ＳＢＬ、トンネル酸化膜１２、浮遊ゲートＦＧ、層間絶縁層１３及び制御ゲートＷＬ（ワード線ＷＬに連なり、ワード線ＷＬと同じ記号で示す。）を層状に配置している。そして、隣合う浮遊ゲートＦＧの端部下方に設けた共通のサブビット線ＳＢＬは、ドレイン側とソース側でドナー濃度を異にしている。
【００１６】
続いて、ＦＮトンネル現象を用いたＡＣＴ型フラッシュメモリヘの書き込み（プログラム）と消去（イレース）について説明する。
【００１７】
まず、書き込みは、図５（ａ）に示すように、所望のメモリセルＭＣＥＬＬｍの制御ゲートＷＬに負電圧（−８Ｖ）を印加し、サブビット線ＳＢＬを介してドレイン側には正電庄（十５Ｖ）を印加し、ソース側をフローティング状態にすることにより行う。
【００１８】
これにより、上記メモリセルＭＣＥＬＬｍのドレイン側ではＦＮトンネル現象が発生し、浮遊ゲートＦＧからドレイン側に電子が引き抜かれて、上記メモリセルＭＣＥＬＬｍのしきい値が約＋１．５Ｖ程度に下がって、書き込み状態となる。
【００１９】
一方、消去は、図５（ｂ）に示すように、所望のメモリセルＭＣＥＬＬｍの制御ゲートＷＬに正電圧（＋１０Ｖ）を、基板（Ｐ形ウェル）１１に負電圧（−８Ｖ）を印加し、また、ソース側及びドレイン側にはサブビット線ＳＢＬを介して負電圧（−８Ｖ）を印加する。これにより、チャネル層１４と浮遊ゲートＦＧとの間にＦＮトンネル現象が発生し、浮遊ゲートＦＧへ電子が注入されて、メモリセルＭＣＥＬＬｍのしきい値が約＋４Ｖ以上と高くなって、消去状態となる。
【００２０】
このように、書き込み（プログラム）動作及び消去（イレース）動作の両方にＦＮトンネル現象を用いるフラッシュメモリをＦＮ―ＦＮ動作のフラッシュメモリという。
【００２１】
また、読み出し（リード）時には、所望のメモリセルＭＣＥＬＬの制御ゲートＷＬに＋３Ｖを印加し、また、サブビット線ＳＢＬを介して、ドレインに＋１Ｖを、ソースに０Ｖを印加し、メモリセルＭＣＥＬＬに流れる電流を図示しないセンス回路にてセンスして、データを読み出す。
【００２２】
以上の動作に伴うメモリセルＭＣＥＬＬヘの印加電圧を下の表１にまとめて示す。
【００２３】
【表１】
ＡＣＴ型フラッシュメモリの印加電圧
0003584181.tif 000002
【００２４】
【発明が解決しようとする課題】
ＡＣＴ型フラッシュメモリのダミーセルを含む仮想接地型アレイの構成を、図６に示す。
【００２５】
図６において、１点鎖線で囲まれている部分がダミーセルアレイ領域４００で、このダミーセルアレイ領域４００内のダミーセルアレイは、メモリセルアレイ領域３００内の本来のメモリセルアレイと同じ構成にすることは、先に説明した通りである。但し、このダミーセルアレイは、正規なメモリセルアレイと異なって、ダミーセルＤＣＥＬＬの浮遊ゲートに電子を注入して、しきい値を高く設定する機能を有していない。
【００２６】
この構成で問題が生じる読み出し（リード）の動作を図６に基づいて説明する。
【００２７】
例えば、メモリセルＭＣＥＬＬ２を読み出す場合を考える。まず、ブロックｎ（以下、ＢＬＯＣＫｎと言う。）を選択するためにセレクトトランジスタ４のゲートＳＧｎをオンにし（ゲートＳＧｎに＋３Ｖを印加し）、次に、ワード線ＷＬ０ｎ〜ＷＬ３１ｎの内、所望のワード線（ここではＷＬ０ｎ）に＋３Ｖを印加する。一方、非選択のメモリセルのゲートが接続されているワード線（ここではＷＬｌｎ〜ＷＬ３１ｎ）には０Ｖを、基板（ｐ形ウェル）にも０Ｖを印加する。
【００２８】
そして、メモリセルＭＣＥＬＬ２のドレインに接続されるメインビット線ＭＢＬ２に＋１Ｖを、ソースに接続されるメインビット線ＭＢＬ３には０Ｖを印加する。
【００２９】
これにより、メモリセルＭＣＥＬＬ２が書き込み（しきい値が低い）状態であればメインビット線ＭＢＬ２からそのサブビット線ＳＢＬ及びメモリセルＭＣＥＬＬ２を介してメインビット線ＭＢＬ３に電流が流れ、一方、メモリセルＭＣＥＬＬ２が消去（しきい値が高い）状態であれば、メインビット線ＭＢＬ２及びそのサブビット線ＳＢＬからメモリセルＭＣＥＬＬ２を介してメインビット線ＭＢＬ３に電流は流れない。
【００３０】
図示していないが、この電流をメインビット線ＭＢＬ２に接続しているセンス回路にてセンスし、メモリセルＭＣＥＬＬ２が書き込み状態か消去状態かをデータ（“１”もしくは“０”）として読み出す。
【００３１】
しかし、仮想接地型アレイ構成では、先に説明したように隣接する２つのメモリセルＭＣＥＬＬ，ＭＣＥＬＬがメインビット線ＭＢＬ（サブビット線ＳＢＬ）を共有するため、メモリセルＭＣＥＬＬからデータを読み出す場合、それに隣接するメモリセルＭＣＥＬＬの状態により、その影響を受ける。
【００３２】
例えば、消去（しきい値が高い）状態のメモリセルＭＣＥＬＬ２を読み出す場合に、隣接するメモリセルＭＣＥＬＬ０及びＭＣＥＬＬ１が書き込み（しきい値が低い）状態であると、メインビツト線ＭＢＬ２（１Ｖ印加）からそのサブビット線ＳＢＬを通じて、メモリセルＭＣＬＬ０とＭＣＥＬＬ１を介して、メインビット線ＭＢＬ０（０Ｖ印加）に電流が流れてしまう。
【００３３】
本来、メモリセルＭＣＥＬＬ２の読み出しでは電流は流れないはずであるが、この回り込み電流のため、メインビット線ＭＢＬ２に接続されているセンス回路は電流を検出し、メモリセルＭＣＥＬＬ２は書き込み状態と誤読み出しを起こしてしまう可能性がある。
【００３４】
これを避けるため、隣接するメインビット線（ここではＭＢＬ１）にも１Ｖを印加して、メモリセルＭＣＥＬＬ１やＭＣＥＬＬ０の状態に関わらず、不要な回り込み電流が生じないようにして、所望のメインビット線ＭＢＬ２のレベルを確定している。
【００３５】
仮想接地型アレイ構成のため、これと同じことが、ダミーセルアレイ領域４００でも起こり、本来はメモリセルアレイ領域３００の外周部にあるメモリセルＭＣＥＬＬの特性のばらつきをなくすためのダミーセルＤＣＥＬＬが、外周部にあるメモリセルＭＣＥＬＬを選択して読み出しを行った場合、上記のように隣接するダミーセルＤＣＥＬＬの影響（この場合はダミーセルＤＣＥＬＬの浮遊容量への充電電流やリーク電流）によって外周部にあるメモリセルＭＣＥＬＬの読み出しマージンの低下さらには誤読み出しを引き起こす危険性があった。なお、ダミーセルアレイ領域４００のダミーセルＤＣＥＬＬのしきい値を高く設定する機能はなかった。
【００３６】
そこで、この発明の目的は、仮想接地型アレイ構成を持つ不揮発性半導体記憶装置の上記問題に鑑み、チップサイズの増加を極力抑えつつ、ダミーセルアレイ領域をメモリセルアレイ領域と電気的に分離することを可能にした不揮発性半導体記憶装置を提供することにある。
【００３７】
【課題を解決するための手段】
上記目的を達成するため、この発明の不揮発性半導体記憶装置は、
制御ゲート、浮遊ゲート、ドレイン及びソースを有して、電気的に情報の書き込み及び消去が可能な浮遊ゲート型電界効果トランジスタからなるメモリセルが行と列に配置されると共に、上記各行を構成するメモリセルの制御ゲートが接続される複数の行線と、上記各列を構成するメモリセルのドレインとその各列とは別の各列を構成するメモリセルのソースとが接続される複数の列線とを有する仮想接地型メモリセルアレイ領域と、
制御ゲート、浮遊ゲート、ドレイン及びソースを有する浮遊ゲート型電界効果トランジスタからなるダミーセルが行と列に配置されると共に、上記各行を構成するダミーセルの制御ゲートが接続される上記複数の行線と、上記各列を構成するダミーセルのドレインとその各列とは別の各列を構成するダミーセルのソースとが接続される複数の列線とを有する仮想接地型ダミーセルアレイ領域と
を備え、
上記仮想接地型ダミーセルアレイ領域は、上記仮想接地型メモリセルアレイ領域の外周側に配置されている不揮発性半導体記憶装置において、
少なくとも上記仮想接地型メモリセルアレイ領域の近傍の上記ダミーセルの浮遊ゲートに電子を注入することができる機能を有することを特徴としている。
【００３８】
この発明によれば、上記仮想接地型ダミーセルアレイ領域は仮想接地型メモリセルアレイ領域と略同一のパターンであるので、仮想接地型メモリセルアレイ領域の外周部での電極パターンの規則性のくずれを防止して、メモリセルの特性のばらつきを抑えることができる。しかも、上記仮想接地型メモリセルアレイ領域の近傍のダミーセルの浮遊ゲートに電子を注入して、そのダミーセルのしきい値を高くすると、仮想接地型メモリセルアレイ領域と仮想接地型ダミーセルアレイ領域とが電気的に分離される。したがって、仮想接地型メモリセルアレイ領域からダミーセルの浮遊容量への充電電流やリーク電流の発生を防止でき、仮想接地型メモリセルアレイ領域の外周部にあるメモリセルの誤読出しやマージンの低下を防止できる。
【００３９】
特に、この発明のメモリセルの誤読出しやマージンの低下を防止するという機能、効果は、メモリセルを高集積化した場合やメモリセルの縮小化をした場合に有効である。
【００４０】
また、１実施の形態の不揮発性半導体記憶装置は、上記仮想接地型ダミーセルアレイ領域のダミーセルのうち少なくとも上記仮想接地型メモリセルアレイ領域に隣接しているダミーセルの浮遊ゲートに電子を注入してそのダミーセルのしきい値を高い値に設定することができるダミーセルしきい値設定手段を備えたことを特徴としている。
【００４１】
この実施の形態によれば、上記ダミーセルしきい値設定手段が、仮想接地型ダミーセルアレイ領域のダミーセルのうち少なくとも仮想接地型メモリセルアレイ領域に隣接しているダミーセルの浮遊ゲートに電子を注入してそのダミーセルのしきい値を高い値に設定する。したがって、仮想接地型メモリセルアレイ領域と仮想接地型ダミーセルアレイ領域とが電気的に分離されて、仮想接地型メモリセルアレイ領域からダミーセルの浮遊容量への充電電流やリーク電流の発生を防止でき、仮想接地型メモリセルアレイ領域の外周部にあるメモリセルの誤読出しやマージンの低下を防止できる。
【００４２】
また、１実施の形態の不揮発性半導体記憶装置は、上記各メモリセルが、３値以上の記憶状態に対応する３個以上のしきい値を持つことができ、かつ、上記ダミーセルしきい値設定手段は、上記ダミーセルのしきい値を上記３個以上のしきい値のうちの最も高いしきい値に設定することを特徴としている。
【００４３】
３値以上の多値を仮想接地型メモリセルアレイ領域のメモリセルで記憶する場合、マージンが少ないから、仮想接地型ダミーセルアレイ領域の影響を受け易い。しかし、請求項３の発明によれば、上記ダミーセルしきい値設定手段は、上記ダミーセルのしきい値を３個以上のしきい値のうちの最も高いしきい値に設定する。したがって、仮想接地型メモリセルアレイ領域と仮想接地型ダミーセルアレイ領域とが電気的に分離されて、仮想接地型メモリセルアレイ領域からダミーセルの浮遊容量への充電電流やリーク電流の発生を防止でき、多値を記憶する不揮発性半導体記憶装置であっても、仮想接地型メモリセルアレイ領域の外周部にあるメモリセルの誤読出しやマージンの低下を確実に防止できる。
【００４４】
また、１実施の形態の不揮発性半導体記憶装置は、上記ダミーセルしきい値設定手段が、上記仮想接地型ダミーセルアレイ領域の上記ダミーセルの列線に接続されて、負電圧を印加することが可能な負電圧供給トランジスタであることを特徴としている。
【００４５】
この実施の形態によれば、上記ダミーセルしきい値設定手段は、上記仮想接地型ダミーセルアレイ領域の上記ダミーセルの列線に接続されて、負電圧を印加することが可能な負電圧供給トランジスタであるから、簡単な回路で構成でき、チップサイズの増加を極力抑えることができる。特に、上記負電圧供給トランジスタを、仮想接地型メモリセルアレイ領域のメモリセルに負電圧を供給するための不電圧源に接続すると、ダミーセルのために別の電源等を設置する必要がなくなって、回路が複雑化することがない。
【００４６】
また、１実施の形態の不揮発性半導体記憶装置は、上記仮想接地型ダミーセルアレイ領域が、上記仮想接地型メモリセルアレイ領域と同様な素子構成、配線層構成及び配線を有することを特徴としている。
【００４７】
この実施の形態によれば、上記仮想接地型ダミーセルアレイ領域は、上記仮想接地型メモリセルアレイ領域と同様な素子構成、配線層構成及び配線を有するから、簡単に製造でき、かつ、仮想接地型メモリセルアレイ領域の周囲部におけるゲート電極等の配列パターンのくずれを防止して、メモリセルの特性のばらつきを抑えることができる。
【００４８】
また、１実施の形態の不揮発性半導体記憶装置は、上記仮想接地型メモリセルアレイ領域のメモリセルへの最も高いしきい値の設定を、ブロック単位もしくは一括して行うと同時に、上記ダミーセルヘの最も高いしきい値の設定を行うことを特徴としている。
【００４９】
この実施の形態によれば、上記仮想接地型メモリセルアレイ領域のメモリセルへの最も高いしきい値の設定を、ブロック単位もしくは一括して行うと同時に、上記ダミーセルヘの最も高いしきい値の設定を行うので、ダミーセルのしきい値の設定のために特に設定時間が増加することがない。
【００５０】
【発明の実施の形態】
以下、この発明を図示の実施の形態に基づいて詳細に説明する。
【００５１】
図１に示すように、仮想接地型アレイ構成を持つメモリセルアレイ領域１０の外周にダミーセルアレイ領域（１点鎖線で囲まれた部分）２０を配置し、このダミーセルアレイ領域２０は正規メモリセルアレイ領域１０とほぼ同様な素子構成、配線層構成及び配線を有している。
【００５２】
消去電圧Ｖｅｒｓ（ここでは−８Ｖ）は、これの供給線と接続された消去電圧供給トランジスタ１，１，１・・・を介して、列線としてのメインビット線ＭＢＬ０、ＭＢＬ１、ＭＢＬ２・・・に各々印加される。
【００５３】
一方、上記ダミーセルアレイ領域２０のうちで最も正規メモリセルＭＣＥＬＬに隣接したダミーセルＤＣＥＬＬ０，ＤＣＥＬＬ０・・・のドレインにダミーサブビット線ＤＳＢＬを介して接続された列線としてのダミーメインビット線ＤＭＢＬ０は、負電圧供給トランジスタとしての消去電圧供給トランジスタ２を介して、同じように消去電圧Ｖｅｒｓ（−８Ｖ）の供給線と接続されている。
【００５４】
また、これ以外のダミーメインビット線ＤＭＢＬ１，ＤＭＢＬ２，ＤＭＢＬ３・・・には消去電圧供給トランジスタ２は接続されておらず、オープンとなっている。
【００５５】
上記各メインビツト線ＭＢＬ０、ＭＢＬ１、ＭＢＬ２・・・には、書き込み時にメモリセルＭＣＥＬＬのドレインに正電圧（＋５Ｖ）を供給するプログラム電圧供給回路７と、読み出し時にメモリセルＭＣＥＬＬヘ先述の＋１Ｖもしくは０Ｖを印加して、そこに流れる電流をセンスするリード回路６とが接続されている。
【００５６】
まず、ダミーセルアレイ領域２０をメモリセルアレイ領域１０から電気的に分離するための消去動作について説明する。
【００５７】
ここでは、ＢＬＯＣＫｎを消去する例で説明する。
【００５８】
セレクトトランジスタ４をオンにして（ゲートＳＧｎに＋１０Ｖを印加して）、これにより選択されたＢＬＯＣＫｎの行線としてのワード線ＷＬ０ｎ〜ＷＬ３１ｎにはＶｐｐ（１０Ｖ  表１の制御ゲートを参照）が印加され、基板（ｐ形ウェル）には負電圧（−８Ｖ  表１を参照）が印加される。
【００５９】
一方、上記メモリセルアレイ領域１０のメインビット線ＭＢＬ１〜ＭＢＬ４０９５（図示せず。）には各々消去電圧供給トランジスタ１（φｅｒａｓｅに０Ｖが印加されオンしている。）を介して負電圧Ｖｅｒｓ（−８Ｖ  表１のドレインとソースを参照）が印加され、各サブビット線ＳＢＬを通じてＢＬＯＣＫｎ内の全メモリセルＭＣＥＬＬのドレインとソースに負電圧（−８Ｖ）が印加されている。
【００６０】
これにより、ＢＬＯＣＫｎ内のメモリセルアレイ領域１０の全メモリセルＭＣＥＬＬＬはＦＮトンネル現象により各々のフローテイングゲートに電子が注入されて、全メモリセルＭＣＥＬＬのしきい値が高くなって、消去状態となる。
【００６１】
同時に、ダミーセルアレイ領域２０のセレクトトランジスタ４のゲートＳＧｎ及び行線としてのワード線ＷＬ０ｎ〜ＷＬ３１ｎも、先のメモリセルアレイ領域１０のそれと共通であるため、同じ電圧がそれぞれに印加される。
【００６２】
よって、ダミーセル領域２０ダミーセルＤＣＥＬＬの制御ゲートにもＶｐｐが印加され、基板（ｐ形ウェル）もメモリセルアレイ領域１０と共通であるため、負電圧（−８Ｖ）が印加される。
【００６３】
一方、上記ダミーセルアレイ領域２０のダミーメインビット線ＤＭＢＬ０にも負電圧供給トランジスタとしての消去電圧供給トランジスタ２（同じくφｅｒａｓｅが０Ｖとなりオン状態になっている。）を介して消去電圧Ｖｅｒｓ（−８Ｖ）が印加され、ダミーサブビット線ＤＳＢＬを通じてＢＬＯＣＫｎ内のダミーセルＤＣＥＬＬ０，ＤＣＥＬＬ０・・・のドレイン及びダミーセルＤＣＥＬＬ１，ＤＣＥＬＬ１・・・のソースに負電圧（−８Ｖ）が印加される。
【００６４】
これにより、ＢＬＯＣＫｎ内の少なくともダミーセルＤＣＥＬＬ０とＤＣＥＬＬ１の列のダミーセルＤＣＥＬＬ全ては各々の浮遊ゲートに電子が注入されて、ダミーセルＤＣＥＬＬのしきい値が高くなって、消去状態となる。
【００６５】
尚、ここではブロック単位での消去を説明したが、全ブロックを一括して消去しても良い。
【００６６】
次に、書き込み動作について述べる。
【００６７】
ここではＢＬＯＣＫｎのメモリセルＭＣＥＬＬ０を書き込むとする。このとき、消去電圧供給トランジスタ１及び２はオフとなっている。ＢＬＯＣＫｎのセレクトトランジスタ４のゲートＳＧｎに正電圧（＋１０Ｖ）を印加して、セレクトトランジスタ４をオンさせる。
【００６８】
ＢＬＯＣＫｎの内、書き込みをすべきメモリセルＭＣＥＬＬ０に接続されたワード線ＷＬ０ｎには負電圧（−８Ｖ  表１の制御ゲートを参照）を印加し、一方、非選択ワード線ＷＬｌｎ〜ＷＬ３１ｎには、Ｖｓｓ（０Ｖ）を印加する。また、基板（ｐ形ウェル）には０Ｖが印加される。メインビット線ＭＢＬ０には正電圧（＋５Ｖ  表１のドレインを参照）をプログラム電圧供給回路７から印加する。
【００６９】
このとき、上記メモリセルＭＣＥＬＬ０のソースに接続されるメインビット線ＭＢＬ１はプログラム電圧供給回路７によりフローテイングにする。
【００７０】
これにより、上記メモリセルＭＣＥＬＬ０は、先述のＦＮトンネル現象によりその浮遊ゲートから電子を放出して、しきい値が低くなって、書き込み状態となる。
【００７１】
このとき、上記メモリセルＭＣＥＬＬ０に隣接するダミーセルＤＣＥＬＬ０の制御ゲートは、その制御ゲートが接続されるワード線ＷＬ０ｎがメモリセルアレイ領域１０と共通となっているため、負電圧（−８Ｖ）がメモリセルアレイ領域１０と同様に印加されるが、ダミーセルＤＣＥＬＬ０のドレインはフローティングとなっているため書き込み動作にはならない。
【００７２】
書き込みは、セレクトトランジスタ４、メインビット線ＭＢＬ及びワード線ＷＬを上述のように順次選択することで、全メモリセルＭＣＥＬＬヘの書き込みが行われる。
【００７３】
最後に読み出し動作について、メモリセルＭＣＥＬＬ０を読み出す場合について説明する。
【００７４】
まず、セレクトトランジスタ４，４，４・・・のゲートＳＧｎに正電圧（＋３Ｖ）を印加し、これらのセレクトトランジスタ４，４，４・・・をオンさせる。ＢＬＯＣＫｎ内の所望のワード線ＷＬ０ｎには正電圧（＋３Ｖ  表１の制御ゲートを参照）を印加する。一方、非選択のメモリセルＭＣＥＬＬの制御ゲートが接続されているワード線ＷＬｌｎ〜ＷＬ３１ｎにはＶｓｓ（０Ｖ）が印加され、基板（ｐ形ウェル）にも０Ｖが印加される。
【００７５】
メモリセルＭＣＥＬＬ０の読み出しには、リード回路６からメインビット線ＭＢＬ０には＋１Ｖを、また、メインビット線ＭＢＬ１には０Ｖを印加し、これらの電圧はセレクトトランジスタ４とサブビット線ＳＢＬを介してメモリセルＭＣＥＬＬ０に印加される。
【００７６】
そして、リード回路６において、メインビット線ＭＢＬ０を流れる電流をセンスする。メモリセルＭＣＥＬＬ０が書き込み状態（しきい値が低い）であれば電流が流れ、消去状態（しきい値が高い）であれば逆に電流は流れないことになる。
【００７７】
このメモリセルアレイ領域１０での読み出し時、隣接のダミーセルＤＣＥＬＬ０は先に説明したように消去状態（しきい値が高い状態）を維持している。
【００７８】
ダミーセルＤＣＥＬＬ０のしきい値が高いため、メインビット線ＭＢＬ０（＋１Ｖ印加）からワード線ＷＬ０ｎを共通とするダミーセルＤＣＥＬＬ０、ＤＣＥＬＬ１、ＤＣＥＬＬ２・・・への回り込みリーク電流（ここでは、ＤＣＥＬＬ０、ＤＣＥＬＬ１、ＤＣＥＬＬ２・・・の浮遊容量への充電電流）は発生しない。よって、メモリセルＭＣＥＬＬ０の読み出しは正しく行われる。
【００７９】
読み出しは、セレクトトランジスタ４、メインビット線ＭＢＬ及びワード線ＷＬを上記と同じように順次選択することで、全メモリセルＭＣＥＬＬで読み出しが行われる。
【００８０】
尚、これまでの説明は、便宜上、メモリセルＭＣＥＬＬのしきい値が高い状態＝消去状態、しきい値が低い状態＝書き込み状態として説明してきたが、これは定義の問題であり、最初にブロック単位もしくは一括して浮遊ゲートから電子を引き抜いてしきい値を下げた状態を消去状態とし、浮遊ゲートに電子を注入してしきい値を高くした状態を書き込み状態とする場合もある。
【００８１】
したがって、２値（“１”、“０”）の不揮発性半導体記憶装置での第１の値（浮遊ゲートに電子を注入して、しきい値を高くした値）にダミーセルＤＣＥＬＬのしきい値を持っていくことがこの発明の趣旨である。
【００８２】
上記実施の形態では２値のＡＣＴ型フラッシュメモリについて説明したが、この発明は上記実施の形態に限定されるものではない。
【００８３】
近年、さらなるメモリ容量の大容量化を目指し、仮想接地型アレイ構成による多値化が提案されているが、この発明はこの多値化への対応において、よりその効果を発揮する。
【００８４】
例えば、仮想接地型アレイ構成の４値（“１１”、“１０”、“０１”、“００”）ＡＣＴ型フラッシュメモリでは、メモリセルアレイ領域及びダミーセルアレイ領域は先の図１と同様である。以下、図１を援用する。４値のメモリセルＭＣＥＬＬのしきい値を第１の値４Ｖ近辺、第２の値２．８Ｖ近辺、第３の値１．８Ｖ近辺、第４の値０．８Ｖ近辺に設定する。
【００８５】
消去（最もしきい値の高い第１の値に設定）は、先の方法と同じである。
【００８６】
次に、書き込みは、先に説明したものと同じである。但し、先では説明を省略しているが、メモリセルＭＣＥＬＬヘの書き込み時、所定のしきい値電圧になっているかをベリファイしながら、パルス状に書き込み電圧を印加して書き込み時間を変えて、浮遊ゲートへの電子の注入量を制御して、メモリセルＭＣＥＬＬを所定のしきい値に設定する。
【００８７】
一方、読み出しは、読み出しを行うメモリセルＭＣＥＬＬの制御ゲートに接続されたワード線ＷＬに、例えば、１．３Ｖ、２．３Ｖ、３．３Ｖを順次印加していき、先と同様に印加したメインビット線ＭＢＬに接続されたりード回路６にて電流の有無を検出して、メモリセルＭＣＥＬＬのしきい値を特定する。
【００８８】
この読み出しの場合も、先と同様にダミーセルＤＣＥＬＬ０のしきい値を第１の値（４Ｖ）に設定しておくことにより、ダミーセルアレイ領域２０への回り込みリーク電流による影響は避けられる。
【００８９】
多値化により読み出しマージンが少なくなると、これまではさほど影響の大きくなかった拡散層に構成したサブビット線ＳＢＬの抵抗が大きいことによる電圧降下や逆に電圧上昇による検出電圧の誤差も無視できなくなる。
【００９０】
そのため、従来では、ダミーセルアレイ領域への回り込みリーク電流が流れることによるメモリセルアレイ領域の外周部のサブビット線の電圧降下や電圧上昇の影響が無視できなくなって、読み出し検出への悪影響はさらに大きくなる。
【００９１】
したがって、多値の仮想接地型フラッシュメモリでは、この実施の形態のように、ダミーセルＤＣＥＬＬのしきい値を最高の第１の値に設定して、ダミーセルアレイ領域２０とメモリセルアレイ領域１０との電気的分離は必須のものとなる。
【００９２】
尚、上記実施の形態では、ダミーセルアレイ領域２０はＤＣＥＬＬ０〜ＤＣＥＬＬ３の３列としているが、これは製造時、メモリセルアレイ領域１０の外周部のメモリセルＭＣＥＬＬのゲート電極の形状が均一に製造でき、メモリセルＭＥＣＬＬの特性のばらつきが抑えられる範囲であれば、何列であってもよい。
【００９３】
また、上記実施の形態では、メモリセルアレイ領域１０の外周部近傍にあるダミーセルＤＣＥＬＬ０のドレインに接続されるダミーメインビット線ＤＭＢＬ０にのみ消去電圧供給トランジスタ２が接続されているが、ダミーセルＤＣＥＬＬ１のドレインに接続されるダミーメインビット線ＤＭＢＬ１にも新たに消去電圧供給トランジスタを同様に接続してもよく、さらに、ダミーメインビット線ＤＭＢＬ２，ＤＭＢＬ３・・・にも消去電圧供給トランジスタを接続して、ダミーセルアレイ領域をメモリセルアレイ領域とまったく同一パターンに近づけてもよい。
【００９４】
以上、詳細に説明したが、この発明はＡＣＴ型フラッシュメモリに限定されるものではなく、仮想接地型アレイ構成を持つ不揮発性半導体記憶装置全てに有効なものである。
【００９５】
【発明の効果】
以上より明らかなように、この発明によれば、仮想接地型ダミーセルアレイ領域は仮想接地型メモリセルアレイ領域と略同一のパターンであるので、仮想接地型メモリセルアレイ領域の外周部での電極パターンの規則性のくずれを防止して、メモリセルの特性のばらつきを抑えることができる上に、仮想接地型ダミーセルアレイ領域のダミーセルのうち、少なくとも仮想接地型メモリセルアレイ領域の近傍のダミーセルの浮遊ゲートに電子を注入する機能を有するので、そのダミーセルの浮遊ゲートに電子を注入して、そのしきい値を高くして、仮想接地型メモリセルアレイ領域と仮想接地型ダミーセルアレイ領域とを電気的に分離でき、したがって、仮想接地型メモリセルアレイ領域からダミーセルの浮遊容量への充電電流やリーク電流の発生を防止でき、仮想接地型メモリセルアレイ領域の外周部にあるメモリセルの誤読出しやマージンの低下を防止できる。
【００９６】
また、１実施の形態によれば、ダミーセルしきい値設定手段により、仮想接地型ダミーセルアレイ領域のダミーセルのうち少なくとも仮想接地型メモリセルアレイ領域に隣接しているダミーセルの浮遊ゲートに電子を注入してそのダミーセルのしきい値を高い値に設定することができるので、仮想接地型メモリセルアレイ領域と仮想接地型ダミーセルアレイ領域とを電気的に分離して、仮想接地型メモリセルアレイ領域からダミーセルの浮遊容量への充電電流やリーク電流の発生を防止でき、仮想接地型メモリセルアレイ領域の外周部にあるメモリセルの誤読出しやマージンの低下を防止できる。
【００９７】
また、１実施の形態によれば、ダミーセルしきい値設定手段が、ダミーセルのしきい値を３個以上のしきい値のうちの最も高いしきい値に設定するので、仮想接地型メモリセルアレイ領域と仮想接地型ダミーセルアレイ領域とを電気的に分離して、仮想接地型メモリセルアレイ領域からダミーセルの浮遊容量への充電電流やリーク電流の発生を防止でき、マージンの少ない多値を記憶する不揮発性半導体記憶装置であっても、仮想接地型メモリセルアレイ領域の外周部にあるメモリセルの誤読出しやマージンの低下を防止できる。
【００９８】
また、１実施の形態によれば、ダミーセルしきい値設定手段が、仮想接地型ダミーセルアレイ領域のダミーセルの列線に負電圧を印加することが可能な負電圧供給トランジスタであるので、ダミーセルしきい値設定手段を簡単な回路で構成でき、チップサイズの増加を極力抑えることができる。特に、上記負電圧供給トランジスタを、仮想接地型メモリセルアレイ領域のメモリセルに負電圧を供給するための負電圧源に接続すると、ダミーセルのために別の電源等を設置する必要がなくなって、回路が複雑化することがない。
【００９９】
また、１実施の形態の不揮発性半導体記憶装置は、仮想接地型ダミーセルアレイ領域が、仮想接地型メモリセルアレイ領域と同様な素子構成、配線層構成及び配線を有するので、簡単に製造でき、かつ、仮想接地型メモリセルアレイ領域の周囲部におけるゲート電極等の配列パターンのくずれを防止して、メモリセルの特性のばらつきを抑えることができる。
【０１００】
また、１実施の形態の不揮発性半導体記憶装置は、仮想接地型メモリセルアレイ領域のメモリセルへの最も高いしきい値の設定を、ブロック単位もしくは一括して行うと同時に、上記ダミーセルヘの最も高いしきい値の設定を行うので、ダミーセルのしきい値の設定のために特に設定時間が増加することがない。
【図面の簡単な説明】
【図１】この発明の実施の形態のＡＣＴ型フラッシュメモリのアレイ構成を示す図である。
【図２】半導体記憶装置におけるチップの模式図である。
【図３】一般的なＥＴＯＸ型不揮発性半導体記憶装置におけるメモリセルアレイ領域とダミーセルアレイ領域の部分の回路図である。
【図４】従来のＡＣＴ型フラッシュメモリのアレイ構成を示す図である。
【図５】上記ＡＣＴ型フラッシュメモリのメモリセルの断面図である。
【図６】従来のダミーセルアレイ領域を含む仮想接地型ＡＣＴ型フラッシュメモリのアレイ構成を示す図である。
【符号の説明】
１，２  消去電圧供給トランジスタ  ４    セレクトトランジスタ
６    リード回路                  ７    プログラム電圧供給回路
１０，１００，３００  メモリセルアレイ領域
２０，２００，４００  ダミーセルアレイ領域
ＭＢＬ  メインビット線            ＳＢＬ  サブビット線
ＭＣＥＬＬ  メモリセル            ＤＣＥＬＬ  ダミーセル
ＤＭＢＬ  ダミーメインビット線    ＤＳＢＬ  ダミーサブビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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