(57)【特許請求の範囲】
【請求項１】
パラメトリック・コンピュータにおいて所定の論理演算機能を実現するように構成された論理ネットワークであって、
それぞれパラメトリック発振器を有し、前記所定の論理演算を行うように互いに接続された複数のゲート（１０ｎ  ）と、
該複数のゲートのそれぞれのパラメトリック発振器を励振するためのポンプ信号（ＶＰ  ）を供給する交流電源（３０）とを具備し、
前記複数のゲートのそれぞれのパラメトリック発振器は、少なくとも一つのトンネリング接合（１２ｎ  ）と、該トンネリング接合に直列に接続され、オン／オフ制御されるバイアス用の電源（２０ｎ  ，  １４ｎ  ）とを有し、該トンネリング接合に単一電子トンネリング振動を発生させ、その発生した振動を該ポンプ信号の分数調波に位相ロッキングさせて複数の安定した位相状態を得るようにしたものであり、
前記複数のゲートのうち特定のゲートに前記ポンプ信号の周波数の半分の周波数をもつ外部入力信号（ＶＩＮ）を持続的に印加すると共に、全てのゲートの電源をオン状態とすることを特徴とするパラメトリック発振器を用いた論理ネットワーク。
【請求項２】
前記バイアス用の電源は、直流電圧源（２０ｎ  ）と前記トンネリング接合に直列に接続された抵抗器（１４ｎ  ）又は他のトンネリング接合とを有することを特徴とする請求項１に記載の論理ネットワーク。
【請求項３】
前記複数のゲートは、それぞれ位相情報をもった信号を入力するためのカップリング用のキャパシタ（１６ｎ  ）を有することを特徴とする請求項２に記載の論理ネットワーク。
【請求項４】
前記複数のゲートにおいてそれぞれ対応する前記カップリング用のキャパシタの容量（Ｃｉｎ）と前記トンネリング接合の接合容量（Ｃ）との比を所定のしきい値以上に設定したことを特徴とする請求項３に記載の論理ネットワーク。
【請求項５】
前記外部入力信号（ＶＩＮ）の振幅値を所定のしきい値以上に設定したことを特徴とする請求項２に記載の論理ネットワーク。
【請求項６】
前記外部入力信号は正弦波信号であることを特徴とする請求項１から５のいずれか一項に記載の論理ネットワーク。
【請求項７】
前記外部入力信号は鋸歯状波信号であることを特徴とする請求項１から５のいずれか一項に記載の論理ネットワーク。
【請求項８】
パラメトリック・コンピュータにおいて所定の論理演算機能を実現するように構成された論理ネットワークであって、
それぞれパラメトリック発振器を有し、前記所定の論理演算を行うように互いに接続された複数のゲート（１０ｎ  ）と、
該複数のゲートのそれぞれのパラメトリック発振器を励振するためのポンプ信号（ＶＰ  ）を供給する交流電源（３０）とを具備し、
前記複数のゲートのそれぞれのパラメトリック発振器は、少なくとも一つのトンネリング接合（１２ｎ  ）と、該トンネリング接合に直列に接続され、オン／オフ制御されるバイアス用の電源（２０ｎ  ，  １４ｎ  ）とを有し、該トンネリング接合に単一電子トンネリング振動を発生させ、その発生した振動を該ポンプ信号の分数調波に位相ロッキングさせて複数の安定した位相状態を得るようにしたものであり、
前記複数のゲートのうち特定のゲートの電源をオンにする時に、該特定のゲートにつながる少なくとも２段上流側に位置する全てのゲートの電源をオン状態としておくことを特徴とするパラメトリック発振器を用いた論理ネットワーク。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、パラメトリック・コンピュータに係り、特に、パラメトリック・コンピュータにおいて所定の論理演算機能を実現するための論理ネットワークを、単一電子トンネリング（Ｓｉｎｇｌｅ−Ｅｌｅｃｔｒｏｎ  Ｔｕｎｎｅｌｉｎｇ；ＳＥＴ）接合により複数の安定した位相状態を実現する発振器（以下「パラメトリック発振器」と称する）を用いて構成する技術に関する。
【０００２】
【従来の技術】
従来、パラメトリック・コンピュータに関して種々の技術が提案されている。例えば、１９５４年にＶｏｎ  Ｎｅｕｍａｎｎ  は、非線形リアクタンスを用いたパラメトリック・コンピュータを提案している（米国特許第  ２，８１５，４８８号）。また１９５９年にＧｏｔｏは、パラメトロンと呼ばれるデバイスを提案している。いずれのデバイスも、周波数ｆ０  の振動子に外部からほぼ周波数２ｆ０  のポンプ信号を印加して、分数調波位相ロッキングに基づく二つの位相状態を情報として用いるようにしたものである。
【０００３】
また、１９８６年にＡｖｅｒｉｎと  Ｌｉｋｈａｒｅｖ  は、ＳＥＴ接合に生じたいわゆるＳＥＴ振動が、外部の交流（ＡＣ）信号により位相ロッキングされることを理論的に示している。
さらに、１９９３年にＫｉｅｈｌ  は、ＳＥＴ接合にＳＥＴ振動の２倍の周波数のポンプ信号を印加することで生じる二つの位相状態を情報として用いたデバイスを提案している（特願平  ６−４８２１３号）。
【０００４】
以下、このデバイスに関連したＳＥＴ接合について図９及び図１０を参照しながら説明する。
ＳＥＴ接合は、極めて小さいキャパシタンスＣを有する微小なトンネリング構造を持っており、それにより、単電子トンネリング事象に対するクーロンエネルギーｅ２  ／（２Ｃ）の変化は、熱エネルギーｋＴと比べて大きく、且つ、接合バイアス電圧Ｖｊに匹敵する。これは、微小な金属・絶縁物・金属（ＭＩＭ）接合又は金属・酸化物・金属（ＭＯＭ）接合の場合を例にして図９に例示される。しかし、図示の例に限定されることなく他の多くの物理的な構造が可能であり、同様の効果を生起することはもちろんである。なお、図９において（ａ）は、ＳＥＴ接合が形成される微小なＭＩＭ（又はＭＯＭ）サンドイッチ構造の断面構成を示しており、図中、１と３は金属膜、２は絶縁膜（又は酸化膜）を示す。また、（ｂ）はそのサンドイッチ構造における単電子トンネリングの様子を例示する伝導帯の様子を示している。
【０００５】
上述したクーロンエネルギーｅ２  ／（２Ｃ）の変化は、図１０（ａ）に示すように、印加電圧の低い状態（図中、−ｅ／（２Ｃ）＜Ｖ＜ｅ／（２Ｃ）の部分）において単電子トンネリングをブロックするように作用し、その結果、或る条件下でコヒーレント電圧発振（図１０（ｂ）参照）が生起される。例えば一定の電流バイアスＩに対して、電圧信号は、Ｔ＝ｅ／Ｉの周期で発振する。なお、図１０（ｃ）は、ＳＥＴ接合に蓄積された電荷ｑに対するＳＥＴ接合電圧Ｖｊの変化を示している。
【０００６】
Ｋｉｅｈｌ  が提案したデバイスは、各ゲートに少なくとも一つのＳＥＴ接合と、ＳＥＴ振動を可能にするための抵抗器又は他のトンネリング接合と、ＳＥＴ振動を発生／持続させるためのオン／オフ制御されるバイアス用の電源とを有し、さらに各ゲートは分数調波位相ロッキングを可能にするためのポンプ信号源に接続されており、各ゲートにおいて位相ロッキングされたＳＥＴ振動の安定状態（つまり位相情報）を他のゲートとの間で伝達し合うことを特徴とするものである。このようなデバイスを、以下便宜上「単一電子パラメトリック（ＳＥＰ）コンピュータ」と称する。
【０００７】
かかるＳＥＰコンピュータにおいて各ゲート間の位相情報の伝達は、バイアス用の電源の電圧を３相クロッキング方式で各ゲートに印加することにより制御される。この３相クロッキング方式とは、順次接続された３段の各ゲートに対し、それぞれ電源オンのタイミング（つまり電源クロックの印加タイミング）を順次所定時間だけ遅延させた３相の電源クロックを用いることで、位相情報の流れの方向を制御するものである。
【０００８】
従って、３相クロッキング方式で特定のゲートに電源クロックが印加されている期間（つまり電源オンの期間）は、前段のゲートから位相情報を入力する期間と、その位相情報を保持する期間と、保持した位相情報を次段のゲートに出力する期間の３つに分けられる。
【０００９】
【発明が解決しようとする課題】
上述したように３相クロッキング方式で各ゲート間の位相情報の伝達を制御する従来の方法では、各ゲートの回路形式や用いられている回路素子のパラメータ或いは電源クロックの印加タイミングによっては、前段のゲートから位相情報を入力する期間中に、その前段のゲートにおいて保持されるべき位相情報が例えば“１”から“０”に、或いは“０”から“１”に反転してしまうといった現象が発生する。
【００１０】
本発明者は、この前段のゲートにおける位相反転現象を調べるために、図１１に示すモデル回路を用いてシミュレーションを行った。このシミュレーション結果は図１２及び図１３に示される。
まず図１１において、Ｇ１  及びＧ２  はパラメトリック・コンピュータにおける論理ネットワークを構成するゲート、ＣはＳＥＴ接合（容量）、ＲはＳＥＴ接合に直列に接続された抵抗器（抵抗）、Ｃｉｎは位相情報をもった信号を入力するためのカップリング用のキャパシタ（容量）、Ｒｉｎは同じく入力カップリング用の抵抗器（抵抗）、ＶＤＣ１  及びＶＤＣ２  はそれぞれゲートＧ１  及びＧ２  の電源（電源クロック）、ＶＰ  は各ゲートの発振器を励振するための交流電源（ポンプ信号）を示す。
【００１１】
図１２に示すシミュレーション結果は、第１段のゲートＧ１  （ここでは前段のゲートに相当する）から第２段のゲートＧ２  に位相情報が正しく伝達されている場合の一例を示したものである。
すなわち、（ａ）はゲートＧ１  の電源ＶＤＣ１  がオン状態にある時のゲートＧ１  における発振の様子（実線で示す波形）、（ｂ）はゲートＧ２  の電源ＶＤＣ２  を或るタイミングでオンにした時の各ゲートＧ１，Ｇ２  における発振の様子、（ｃ）はゲートＧ２  の電源ＶＤＣ２  がオン状態にあって前段のゲートＧ１  から位相情報の受け取りがほぼ完了した時の各ゲートＧ１，Ｇ２  における発振の様子、（ｄ）はゲートＧ１  の電源ＶＤＣ１  をオフにした時のゲートＧ２  における発振の様子（破線で示す波形）をそれぞれ示している。
【００１２】
図１２（ｂ）及び（ｃ）の波形図から分かるように、前段のゲートＧ１  から位相情報をゲートＧ２  に受け渡しする期間中に、その前段のゲートＧ１  において保持されるべき位相情報は安定している。つまり、一方のゲートＧ１  が“１”（又は“０”）の位相状態にある時に他方のゲートＧ２  は“０”（又は“１”）の位相状態にあり、各ゲートにおいて一定の周期で発振が生じている。
【００１３】
一方、図１３に示すシミュレーション結果は、ゲートＧ１  からゲートＧ２  に位相情報が正しく伝達されない場合の一例を示したものである。
図１３において、（ａ）に示す波形図は、電源ＶＤＣ２  の印加タイミングは異なっているが図１２（ｂ）に示す波形図に対応するものであり、この場合、ゲートＧ１  からゲートＧ２  に位相情報を正しく伝達することができる。これに対し、図１３（ｂ）に示す波形図では、同図（ａ）に示す波形図と比べて電源ＶＤＣ２  の印加タイミングが異なっており、そのために、電源ＶＤＣ２  が完全なオン状態となった時にゲートＧ１  の発振信号（実線で図示）とゲートＧ２  の発振信号（破線で図示）が共に同じ位相状態を呈するといった不都合が生じている。これは言い換えると、前段のゲートにおいて発振が不安定となり、位相反転現象が生じているからである。
【００１４】
このように、論理ネットワークを構成する各ゲート間で位相情報を伝達する際に、前段のゲートにおいて保持されるべき位相情報が反転してしまうと、そのネットワークにおいて信号の流れを正しく制御することができないといった問題が生じる。これは、ひいては、種々の論理ネットワークによって構築されるパラメトリック・コンピュータ全体の誤動作の原因となり得るので、好ましくない。
【００１５】
本発明は、上述した従来技術における課題に鑑み創作されたもので、各ゲートで位相反転現象が生じるのを防止し、ひいては誤動作の無いパラメトリック・コンピュータを構築するのに寄与することができるパラメトリック発振器を用いた論理ネットワークを提供することを目的とする。
【００１６】
【課題を解決するための手段】
上述した従来技術において、前段のゲートにおける位相情報が反転してしまうのは、位相情報を保持している状態（つまりＳＥＴ振動）の安定性が低いためであると考えられる。そこで、各ゲートにおいて前段のゲートから位相情報を受け取る際に、その前段のゲートで生じるＳＥＴ振動を、何らかの手段を用いて安定化させることが有効であると考えられる。
【００１７】
これに鑑みて、本発明の第１の形態によれば、パラメトリック・コンピュータにおいて所定の論理演算機能を実現するように構成された論理ネットワークであって、それぞれパラメトリック発振器を有し、前記所定の論理演算を行うように互いに接続された複数のゲートと、該複数のゲートのそれぞれのパラメトリック発振器を励振するためのポンプ信号を供給する交流電源とを具備し、前記複数のゲートのそれぞれのパラメトリック発振器は、少なくとも一つのトンネリング接合と、該トンネリング接合に直列に接続され、オン／オフ制御されるバイアス用の電源とを有し、該トンネリング接合に単一電子トンネリング振動を発生させ、その発生した振動を該ポンプ信号の分数調波に位相ロッキングさせて複数の安定した位相状態を得るようにしたものであり、前記複数のゲートのうち特定のゲートに前記ポンプ信号の周波数の半分の周波数をもつ外部入力信号を持続的に印加すると共に、全てのゲートの電源をオン状態とすることを特徴とするパラメトリック発振器を用いた論理ネットワークが提供される。
【００１８】
また、本発明の第２の形態によれば、パラメトリック・コンピュータにおいて所定の論理演算機能を実現するように構成された論理ネットワークであって、それぞれパラメトリック発振器を有し、前記所定の論理演算を行うように互いに接続された複数のゲートと、該複数のゲートのそれぞれのパラメトリック発振器を励振するためのポンプ信号を供給する交流電源とを具備し、前記複数のゲートのそれぞれのパラメトリック発振器は、少なくとも一つのトンネリング接合と、該トンネリング接合に直列に接続され、オン／オフ制御されるバイアス用の電源とを有し、該トンネリング接合に単一電子トンネリング振動を発生させ、その発生した振動を該ポンプ信号の分数調波に位相ロッキングさせて複数の安定状態を得るようにしたものであり、前記複数のゲートのうち特定のゲートの電源をオンにする時に、該特定のゲートにつながる少なくとも２段上流側に位置する全てのゲートの電源をオン状態としておくことを特徴とするパラメトリック発振器を用いた論理ネットワークが提供される。
【００１９】
【作用】
上述した本発明の第１の形態に係る論理ネットワークの構成によれば、ポンプ信号の周波数の半分の周波数をもつ外部入力信号を特定のゲートに持続的に印加しながら、全てのゲートの電源をオン状態とするようにしているので、全てのゲートは、同時に且つ持続的に分数調波位相ロッキング状態となり、またネットワーク全体としては、各ゲート間で互いに非同期的に動作する。
【００２０】
これによって、互いに有機的に接続された複数のゲートの各々において安定したＳＥＴ振動（つまり位相情報をもった発振）を実現することができる。
その結果、各ゲートの位相状態は上流側のゲートから順次一意的に決定されるため、従来の論理ネットワークにおいて見られたような位相反転現象を除去することができる。これは、誤動作の無いパラメトリック・コンピュータを構築するのに寄与する。
【００２１】
また、本発明の第２の形態に係る論理ネットワークの構成によれば、特定のゲートの電源をオンにする時に、その特定のゲートにつながる少なくとも２段上流側に位置する全てのゲートの電源をオン状態とするようにしているので、その特定のゲートから見て少なくとも２段上流側に位置する全てのゲートは、安定した分数調波位相ロッキング状態にある。
【００２２】
つまり、安定した振動状態にある上流側のゲートの数が増えた分だけ、各ゲートのＳＥＴ振動（位相情報をもった発振）の安定性が高められる。この結果、上述した第１の形態と同様の効果を奏することができる。
なお、本発明の他の構成上の特徴及び作用の詳細については、添付図面を参照しつつ以下に記述される実施例を用いて説明する。
【００２３】
【実施例】
図１には本発明の一実施例に係るパラメトリック発振器（ＳＥＴ発振器）を用いた論理ネットワークの構成が示される。
図中、（ａ）は論理ネットワークを構成する各ゲートの構成、（ｂ）はそのシンボル表示、（ｃ）は論理ネットワークの構成例を示している。
【００２４】
図１において、破線で囲まれた部分１０ｎ  がパラメトリック発振器を有するゲートに相当する。パラメトリック発振器は、ＳＥＴ接合１２ｎ  （容量Ｃ）と、これに直列に接続された抵抗器１４ｎ  （抵抗Ｒ）及びオン／オフ制御されるバイアス用の電源２０ｎ  （直流電圧ＶＤＣｎ  ）とを有している。またゲート１０ｎ  は、入力カップリング用のキャパシタ１６ｎ  （容量Ｃｉｎ）と抵抗器１８ｎ  （抵抗Ｒｉｎ）とを有している。さらに各ゲート１０ｎ  には、各パラメトリック発振器を励振するためのポンプ信号源３０（ポンプ信号ＶＰ  ）が接続されている。また、ＶＩＮ１  及びＶＩＮ２  は、それぞれ所定周波数を有し且つ互いに位相がπ〔ｒａｄ〕だけ異なる外部入力信号を示す。なお、この外部入力信号としては、後述の図２（ｂ）に示すように正弦波信号であってもよいし、或いは、ＳＥＴ接合で生じる発振信号に類似した鋸歯状波信号であってもよい。
【００２５】
なお、（ｂ）に示すシンボル表示では、各ゲート１０ｎ  に１対１対応でポンプ信号源３０が接続されているように図示されているが、これは簡略化のためであり、実際には、信号源３０は各ゲート１０ｎ  に共有されており、ポンプ信号ＶＰ  のみが各ゲート１０ｎ  に供給されている。
また、本実施例ではＳＥＴ振動を可能にするためにＳＥＴ接合１２ｎ  に抵抗器１４ｎ  を直列に接続しているが、かかる抵抗器に代えて他のＳＥＴ接合等を用いてもよい。この場合には、集積度及びプロセスの観点から有利である。
【００２６】
図２には本実施例で用いられる各信号の波形が示される。図中、（ａ）はポンプ信号ＶＰ  （周波数２ｆ０  ）の波形、（ｂ）は外部入力信号ＶＩＮ（周波数ｆ０  ）の波形、（ｃ）は各ゲートの電源電圧すなわち電源クロックＶＤＣｎ  の波形をそれぞれ示している。なお、図２に示す各波形図において縦軸方向は正規化された値を表している。
【００２７】
図３には参考として、各ゲートにおける分数調波位相ロッキングに基づく２つの位相状態が例示されている。
本実施例によれば、図１（ｃ）及び図２（ａ）〜（ｃ）に示すように、ポンプ信号ＶＰ  の周波数２ｆ０  の半分の周波数ｆ０  をもつ外部入力信号ＶＩＮ（ＶＩＮ１  及びＶＩＮ２  ）を特定のゲート（図示の例ではゲート１０１  及び１０６  ）に持続的に印加すると共に、全てのゲート１０１  〜１０１１の電源ＶＤＣ１  〜ＶＤＣ１１をオン状態とするようにしている。
【００２８】
従って、論理ネットワークを構成する全てのゲート１０１  〜１０１１は同時に且つ持続的に分数調波位相ロッキング状態となり、またネットワーク全体としては各ゲート間で互いに非同期的に動作する。これによって、各ゲートにおいて安定したＳＥＴ振動（つまり位相情報をもった発振）を実現することができ、各ゲートの位相状態は上流側のゲートから順次一意的に決定されることになる。
【００２９】
その結果、従来の論理ネットワークにおいて見られたようなゲートにおける位相反転現象を除去することができ、ひいては誤動作の無いパラメトリック・コンピュータを構築することが可能となる。
なおこの場合、外部入力信号ＶＩＮの印加タイミングと各ゲートの電源オンのタイミングについては、論理ネットワークの目的とする機能に応じて、それぞれ適宜最適なものを選定する必要があることはもちろんである。
【００３０】
また、各ゲート間で位相情報を伝達する過程において各ゲートの位相状態を正しく制御するためには、各ゲートで用いられているＳＥＴ接合１２ｎ  の容量と外部入力信号ＶＩＮの振幅値をそれぞれ最適な値に選定しなければならないことが明らかになった。
そこで本発明者は、この最適な値を特定するために、図４及び図６に示すモデル回路を用いてそれぞれシミュレーションを行った。各シミュレーション結果はそれぞれ図５及び図７に示される。
【００３１】
図４は最適なＳＥＴ接合容量を決定するためのシミュレーションに用いるモデル回路の構成を示し、一方、図６は最適な外部入力信号の振幅値を決定するためのシミュレーションに用いるモデル回路の構成を示す。図４及び図６に示される各回路素子については、図１１の場合と同様である。
図５に示すシミュレーション結果から、論理ネットワークにおける各ゲートの位相状態を制御するために最適なＳＥＴ接合容量Ｃの下限は、ε＝０．２〜０．４の間にある値を満足するものであることが分かる。但し、εの値は、Ｃｉｎ／Ｃによって規定される。
【００３２】
また、図７に示すシミュレーション結果から、論理ネットワークにおける各ゲートの位相状態を制御するために最適な外部入力信号ＶＩＮの振幅値の下限は、ｆ＝０．９５〜１．００の間にある値を満足するものであることが分かる。但し、ｆの値は、２Ｃ／ｅ×ＶＩＮ０  （ＶＩＮ０  はＶＩＮの最大値である）によって規定される。
【００３３】
なお、上述した実施例に係るパラメトリック発振器を用いた論理ネットワークは、ＳＥＰコンピュータにおいて所定の論理演算機能を実現するために適宜組み込まれる。この場合、各ゲートの電源をオン状態とするタイミング或いは外部入力信号の印加タイミングを適宜変えることで、種々の論理演算機能を持つ論理ネットワークを構成することができる。
【００３４】
例えば一つの方法として、先ずネットワークの入力端（初段のゲート）に外部入力信号を印加し、次にネットワークの各ゲートの電源を入力端に近いゲートから順次オン状態とし、各ゲートで論理情報が演算されながらネットワーク内を伝播していきネットワークの出力端に達するのを待って、ネットワークの全てのゲートの電源と外部入力信号をオフ状態とするようにしてもよい。この場合、最初に外部入力信号が印加されてから最終的に全てのゲートの電源と外部入力信号がオフ状態とされるまでの期間は、当該ネットワーク（システム）の動作の１サイクルとして規定される。
【００３５】
また、別の方法としては、先ずネットワークの入力端（初段のゲート）に外部入力信号を印加し、次にネットワークの各ゲートの電源を同時にではなく、任意のコントロールされた順序又はランダムな順序でオン状態とし、少なくとも情報処理に必要な全てのゲートの電源をオン状態とした後、演算結果がネットワークの出力端に達するのを待って、ネットワークの全てのゲートの電源と外部入力信号をオフ状態とするようにしてもよい。この場合も同様に、最初に外部入力信号が印加されてから最終的に全てのゲートの電源と外部入力信号がオフ状態とされるまでの期間は、当該ネットワーク（システム）の動作の１サイクルとして規定される。
【００３６】
また、別の方法として、ネットワークの全てのゲートの電源を常時オン状態としておき、外部入力信号のみを順次切り替えて印加し、各ゲートで論理情報が演算されながらネットワーク内を伝播していきネットワークの出力端に達するのを待って、次の外部入力のみを順次切り替えるようにしてもよい。
さらに、別の方法として、先ずネットワークの全てのゲートの電源をオン状態としておき、次に外部入力信号を印加し、各ゲートで論理情報が演算されながらネットワーク内を伝播していきネットワークの出力端に達するのを待って、ネットワークの全てのゲートの電源と外部入力信号をオフ状態とするようにしてもよい。この場合、最初に全てのゲートの電源をオンとした時点から最終的に全てのゲートの電源と外部入力信号がオフ状態とされるまでの期間は、当該ネットワーク（システム）の動作の１サイクルとして規定される。
【００３７】
図８には本発明の他の実施例に係る論理ネットワークにおいて用いる電源クロックの印加形態が例示される。
本実施例では、各ゲート間で位相情報を伝達するための手段として、従来の３相クロッキング方式に代えて４相クロッキング方式を用いることで、各ゲートにおけるＳＥＴ振動の安定性を高めるようにしたことを特徴としている。
【００３８】
この４相クロッキング方式で特定のゲートに電源クロックが印加されている期間（つまり電源オンの期間）は、位相情報を入力する期間と、位相情報を保持する期間と、位相情報を次段のゲートに伝達する期間と、位相情報を２段下流側のゲートに出力する期間の４つに分けられる。
本実施例の特徴は、４相クロッキング方式に基づいた電源クロックの印加形態にあるので、かかる方式が適用される論理ネットワークの構成については、特に限定する必要はなく、例えば図１に示す実施例と同じ構成を用いてもよい。
【００３９】
図８に示す波形図において、ＶＤＣ１，ＶＤＣ２，ＶＤＣ３  ……は、それぞれ対応するゲート１０１，１０２，１０３  ……（図１参照）の電源クロックを示す。例えば電源クロックＶＤＣ４  がオンとなる時点ｔ１に着目すると、この時点では、２段上流側に位置するゲートの電源クロックＶＤＣ２  及びＶＤＣ３  が共にオン状態となっている。従って、電源クロックＶＤＣ４  が印加されるゲートから見て２段上流側に位置する全てのゲートは、安定した分数調波位相ロッキング状態にある。
【００４０】
つまり、安定した振動状態にある上流側のゲートの数が増えた分だけ、各ゲートのＳＥＴ振動（位相情報をもった発振）の安定性が高められ、これによって、図１に示す実施例と同様の効果を得ることができる。
なお、図８に示す実施例の特徴から推定すると、電源クロックの相数は多いほどＳＥＴ振動の安定性が増すことは事実であるが、むやみに大きくすると、各ゲートにおいて処理能力の低下、或いは消費電力の増大をひきおこすことになるため、電源クロックの相数は、パラメトリック・コンピュータに組み込まれる論理ネットワークの目的とする機能に応じて最適な値を選定する必要がある。
【００４１】
【発明の効果】
以上説明したように本発明によれば、論理ネットワークを構成する各ゲートで位相反転現象が生じるのを防止することができ、ひいては誤動作の無いパラメトリック・コンピュータを構築することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るパラメトリック発振器を用いた論理ネットワークの構成を示す図である。
【図２】図１の実施例で用いられる各信号の波形図である。
【図３】図１に示す各ゲートにおける分数調波位相ロッキングに基づく２つの位相状態の説明図である。
【図４】最適なＳＥＴ接合容量を決定するためのシミュレーションに用いるモデル回路を示す図である。
【図５】図４に示すモデル回路に基づいたシミュレーション結果を示す図である。
【図６】最適な外部入力信号の振幅値を決定するためのシミュレーションに用いるモデル回路を示す図である。
【図７】図６に示すモデル回路に基づいたシミュレーション結果を示す図である。
【図８】本発明の他の実施例に係る論理ネットワークにおいて用いる電源クロックの印加形態を例示した波形図である。
【図９】典型的なＳＥＴ接合の説明図である。
【図１０】図９に示すＳＥＴ接合において生じる現象の説明図である。
【図１１】前段のゲートにおける位相反転現象を調べるためのシミュレーションに用いるモデル回路を示す図である。
【図１２】図１１に示すモデル回路に基づいたシミュレーション結果の一例を示す図である。
【図１３】図１１に示すモデル回路に基づいたシミュレーション結果の他の例を示す図である。
【符号の説明】
１０ｎ  …論理ネットワークを構成するゲート
１２ｎ  …単一電子トンネリング接合（ＳＥＴ接合）
１４ｎ  …ＳＥＴ接合に直列に接続された抵抗器
１６ｎ  …カップリング用のキャパシタ
１８ｎ  …カップリング用の抵抗器
２０ｎ  …オン／オフ制御されるバイアス用の直流電圧源
３０…励振用のＡＣ電源（ポンプ信号源）
Ｃ…ＳＥＴ接合の接合容量
Ｃｉｎ…カップリング用のキャパシタの容量
ＶＤＣｎ  …バイアス用の電源電圧（電源クロック）
ＶＩＮ…外部入力信号
ＶＰ  …ポンプ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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