(57)【特許請求の範囲】
【請求項１】
ワード線、当該ワード線と直交するビット線、当該ワード線と当該ビット線との交差部のそれぞれに設けられている記憶素子、当該ワード線を駆動するワード線デコーダ、当該ビット線を駆動するビット線デコーダ、及び、センスアンプを介して、当該ビット線に所定の情報を書き込むか、当該ビット線から所定の情報を読み出すデータ書込み・読出し手段とから構成された記憶手段に於て、当該ワード線上で、且つ当該ワード線デコーダから最も遠い位置に設けられた２本のビット線にダミーセルをそれぞれ配置すると共に、当該ビット線デコーダの信号に基づいて、ダミーセンスアンプを介して読み出された当該各ダミーセルの情報に基づく出力パターンに応答して、その他のビット線に接続されているセンスアンプの稼働を停止させる様に構成され、
当該ビット線デコーダにより選択された、当該ダミーセルが配置された２本のダミービット線の一方のダミービット線のダミーセルには、オンビットデータが書き込まれており、他方のダミービット線のダミーセルには、オフビットデータが書き込まれ、
当該オンビットデータが予め格納されているダミーセルの当該オンビットデータと当該オフビットデータが予め格納されているダミーセルの、当該オフビットデータの双方が読み出された場合に、当該ダミーセルが設けられている当該ビット線以外のビット線に接続されているセンスアンプを全て稼働停止の状態とするセンスアンプ稼働停止信号を出力する様に構成された事を特徴とする記憶手段の消費電力低減装置。
【請求項２】
当該ダミーセルが配置されている当該ダミービット線は、当該ビット線デコーダ内に設けられているダミー選択手段を介して選択される様に構成されている事を特徴とする請求項１に記載の記憶手段の消費電力低減装置。
【請求項３】
当該複数本のビット線を複数個のビット線グループに分割し、各ビット線グループに於ける当該ワード線デコーダから最も遠い位置に設けられた２本のビット線にダミーセルをそれぞれ配置すると共に、当該各ビット線グループ毎に、当該ダミー選択手段、当該ダミーセンスアンプが設けられている事を特徴とする請求項１又は２に記載の記憶手段の消費電力低減装置。
【請求項４】
当該センスアンプ稼働停止信号は、当該記憶手段を駆動するクロック信号と同期して当該センスアンプの稼働を停止する様に構成されている事を特徴とする請求項１乃至３の何れかに記載の記憶手段の消費電力低減装置。
【請求項５】
ワード線、当該ワード線と直交するビット線、当該ワード線と当該ビット線との交差部のそれぞれに設けられている記憶素子、当該ワード線を駆動するワード線デコーダ、当該ビット線を駆動するビット線デコーダ、及び、センスアンプを介して、当該ビット線に所定の情報を書き込むか、当該ビット線から所定の情報を読み出すデータ書込み・読出し手段とから構成された記憶手段に於て、当該ワード線と交差する複数本のビット線の内、少なくとも２本のビット線をダミーセルが接続されたダミービット線となし、当該ダミービット線の情報の読み出し終了のタイミングを当該ダミービット線以外の全てのビット線の情報の読み出し操作が終了した後に設定する事を特徴とする記憶手段の消費電力低減方法。
【請求項６】
当該ダミービット線に接続されている当該ダミーセルの情報を当該ダミービット線に接続されているダミーセンスアンプにより読みだす事を特徴とする請求項５記載の記憶手段の消費電力低減方法。
【請求項７】
当該ダミービット線の情報の読み出し結果に応答して、当該ダミービット線以外の全てのビット線に接続されている当該センスアンプの稼働を停止させる事を特徴とする請求項５又は６記載の記憶手段の消費電力低減方法。
【請求項８】
当該複数本のビット線を、複数のグループに分割し、各グループ毎に当該ダミーセルを有する少なくとも２本のダミービット線及び当該ダミービット線に接続されたダミーセンスアンプが設けられている事を特徴とする請求項５乃至７の何れかに記載の記憶手段の消費電力低減方法。
【請求項９】
当該２本のダミービット線の内、第１のダミービット線に接続されている当該ダミーセルには、オンビットデータを記憶せしめ、又第２のダミービット線に接続されている当該ダミーセルには、オフビットデータを記憶せしめる事を特徴とする請求項５乃至８の何れかに記載の記憶手段の消費電力低減方法。
【請求項１０】
当該第１と第２のダミービット線のビット情報を読み出さすに際し、当該第１と第２のダミービット線のビット情報の読み出しパターンに応答して、当該ダミービット線以外の全てのビット線に接続されている当該センスアンプの稼働を停止させるセンスアンプ稼働停止信号を発生させる事を特徴とする請求項５乃至９の何れかに記載の記憶手段の消費電力低減方法。
【請求項１１】
当該センスアンプ稼働停止信号は、当該記憶手段を駆動するクロック信号と同期して当該センスアンプの稼働を停止する様に構成されている事を特徴とする請求項５乃至１０の何れかに記載の記憶手段の消費電力低減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＯＭを含む記憶手段に関するものであり、特に詳しくは、当該記憶手段に於ける消費電力を低減する装置及びその方法に関するものである。
【０００２】
【従来の技術】
一般にＲＯＭ回路は、Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＡＭ）回路のように、消費電力削減の検討があまり行われていない。
【０００３】
しかし、ＲＡＭ回路や周辺ロジック回路の低消費電力化が進むにつれ、ＲＯＭ回路の消費電力削減の必要性が生じている。
【０００４】
図６に、従来のＲＯＭ回路の構成例を示す。ここに示すＲＯＭ回路は、（ｈ＋１）カラムの〔（ｉ＋１）＊（ｊ＋１）＊（ｈ＋１）〕ワード×（ｎ＋１）ビット構成のＮＯＲ  Ｃｅｌｌ型ＲＯＭ回路である。
【０００５】
本従来例は、主に（ｎ＋１）個のセンスアンプ（  Ｓ／Ａ）２０１、ビット線デコーダとして機能するコラムセレクタ（Ｃｏｌｕｍｎ  Ｓｅｌｅｃｔｏｒ）２０３、（ｉ＋１）＊（ｊ＋１）＊（ｈ＋１）で配列されたＲＯＭセル２０５で構成されている。
【０００６】
これらは、後述する本発明に係る記憶手段に係る第１と第２の実施例で示されたセンスアンプ（Ｓ／Ａ）１０１、Ｃｏｌｕｍｎ  Ｓｅｌｅｃｔｏｒ  １０３、（ｉ＋１）＊（ｊ＋１）＊（ｈ＋１）で配列されたＲＯＭセル１０５と同様な構成である。
【０００７】
次に、従来例の動作を図７の波形図を用いて説明する。ただし、図７の波形図は、ＳＳ〔ｈ〕、ＢＳ〔ｊ〕、ＷＬ〔ｉ〕の各信号線が選択された場合を例に示されている。
【０００８】
即ち、クロック信号ＣＬＫが“Ｌ”から“Ｈ”に変移し、読み出し期間となったのを受けて、ＳＳ〔ｈ〕、ＢＳ〔ｊ〕、ＷＬ〔ｉ〕の各信号は、“Ｈ”となる。
【０００９】
また、同様にＡＣＬＫ信号も“Ｌ”から“Ｈ”に変わる。これによりセンスアンプＳ／Ａ２０１は、センス動作を開始する。一方、クロック信号ＣＬＫが“Ｈ”から“Ｌ”に変移すると、ＳＳ〔ｈ〕、ＢＳ〔ｊ〕、ＷＬ〔ｉ〕の各信号は、“Ｌ”となる。
【００１０】
同様にＡＣＬＫ信号も“Ｈ”から“Ｌ”に変わる。これによりセンスアンプＳ／Ａ２０１は、センス動作を終了する。
【００１１】
この結果、センス動作時間Ｔｓａは、クロック信号ＣＬＫが“Ｈ”となる読み出し期間中に相当する。
【００１２】
このように、センスアンプＳ／Ａは、必要以上に動作し続けるため、センスアンプＳ／Ａの駆動に要する消費電力は増大する。
【００１３】
一方、特開昭６１−１２６６８４号公報には、メモリを内蔵した半導体集積回路に関して記載されており、特に、センスアンプの停止タイミングを正確に検出する為の技術が開示されている。
【００１４】
然しながら、当該公知技術に於いては、ビット線のそれぞれにプリチャージ回路を設ける事が必要であり、従って読み出し動作時間がプリチャージ時間にパルス発生遅延時間を加算した時間となる。
【００１５】
つまり、当該公知技術に於いては、ビット線が一定のプリチャージ電位になってからセルのデータに応じた電位にビット線が変化したのをセンスする様になっており、具体的には、ダミーセルは、オン／オフの一方のデータを予め用意することによって、センスアンプの読み出し動作終了のタイミングを検出出来る様になっている。
【００１６】
然しながら、当該公知技術に於いては、回路が複雑となり、コストアップに繋がると言う問題があり、又、プリチャージを使用しないでセンスアンプの読み出し動作終了のタイミングを検出出来る方法に関しては開示がない。
【００１７】
又、特開平８−３６８９５号公報には、同様に半導体集積装置に於ける読み出し動作の高速化に伴う読み出し動作時間を決定するパルス発生タイミングの調整方法に関して記載されており、上記と同様に、ビット線のプリチャージを行う方法を開示している。
【００１８】
そして、当該公知技術に於いては、読み出し動作時間がプリチャージ時間にパルス発生遅延時間を加算した時間となり、当該パルス発生遅延時間に含まれるマージンを最適に調整する為に、ダミーデーター線を複数個用い、これを容量として活用する事を特徴とするものである。
【００１９】
従って、当該公知技術に於いても、上記と同様に、ダミーセルは、オン／オフの一方のデータを予め用意することによって、センスアンプの読み出し動作終了のタイミングを検出出来る様になっていが、当該公知技術に於いては、回路が複雑となり、コストアップに繋がると言う問題があり、又、プリチャージを使用しないでセンスアンプの読み出し動作終了のタイミングを検出出来る方法に関しては開示がない。
【００２０】
又、特開平３−２４５３９６号公報には、ダイナミック型半導体記憶装置に関して記載されており、外部へのデータ出力時間を短縮する目的で、タイミング発生回路が、プルアップトランジスタ制御信号とプルダウントランジスタ制御信号の一方と、列アドレスデコーダ制御信号及び、プルアップトランジスタ制御信号とプルダウントランジスタ制御信号の他方をこの順に出力する様に制御する方法が開示されているが、センスアンプの稼働終了時期を適正に制御して当該メモリ回路の消費電力を低減する技術に関しては、記載がない。
【００２１】
一方、特開平６−２８８５６号公報には、リフレッシュ時の消費電力を低減する事が出来る半導体記憶装置に関して記載されており、リフレッシュに際し、ビット線切り離し信号を、センス終了時にＶｃｃ若しくはＧＮＤに変化させる技術が開示されているが、ダミービット線を使用してセンスアンプの消費電力を低減する技術に関しては記載がない。
【００２２】
更に、特開平９−１９８８６８号公報には、半導体メモリに於ける消費電流の低減化を図る技術が開示されており、１列のダミービット線に接続された複数個のダミーセルアレイを使用し、当該ダミーセルアレイに於ける読み出し時間の経過後に通常のビット線に於けるセンスアンプを非活性にする方法が開示されているが、当該公知例に於いては、当該各センスアンプに於ける読み出し時間の最悪の状態を検出する為に、特定の操作を要することなく検出し、センスアンプを非活性にする技術に関しては記載が無い。
【００２３】
【発明が解決しようとする課題】
従って、本発明の目的は、上記した従来技術の欠点を改良し、一対のダミービット線と此れに接続された複数個のダミーセルを設けると共に、当該ダミービット線に接続されたダミーセンスアンプの出力を検出する事によって、センスアンプの読み出し操作に於ける予想される最悪の遅延時間状態でも、適正に当該センスアンプの稼働を停止させ、それによって、消費電力を低減する事が出来る記憶手段の消費電力低減装置及び記憶手段の消費電力低減方法を提供するものである。
【００２４】
【課題を解決するための手段】
本発明は上記した目的を達成するため、以下に記載されたような技術構成を採用するものである。
【００２５】
即ち、本発明に係る第１の態様としては、ワード線、当該ワード線と直交するビット線、当該ワード線と当該ビット線との交差部のそれぞれに設けられている記憶素子、当該ワード線を駆動するワード線デコーダ、当該ビット線を駆動するビット線デコーダ、及び、センスアンプを介して、当該ビット線に所定の情報を書き込むか、当該ビット線から所定の情報を読み出すデータ書込み・読出し手段とから構成された記憶手段に於て、当該ワード線上で、且つ当該ワード線デコーダから最も遠い位置に設けられた２本のビット線にダミーセルをそれぞれ配置すると共に、当該ビット線デコーダの信号に基づいて、ダミーセンスアンプを介して読み出された当該各ダミーセルの情報に基づく出力パターンに応答して、その他のビット線に接続されているセンスアンプの稼働を停止させる様に構成され、
当該ビット線デコーダにより選択された、当該ダミーセルが配置された２本のダミービット線の一方のダミービット線のダミーセルには、オンビットデータが書き込まれており、他方のダミービット線のダミーセルには、オフビットデータが書き込まれ、
当該オンビットデータが予め格納されているダミーセルの当該オンビットデータと当該オフビットデータが予め格納されているダミーセルの、当該オフビットデータの双方が読み出された場合に、当該ダミーセルが設けられている当該ビット線以外のビット線に接続されているセンスアンプを全て稼働停止の状態とするセンスアンプ稼働停止信号を出力する様に構成された記憶手段の消費電力低減装置であり、又、本発明に係る第２の態様としては、ワード線、当該ワード線と直交するビット線、当該ワード線と当該ビット線との交差部のそれぞれに設けられている記憶素子、当該ワード線を駆動するワード線デコーダ、当該ビット線を駆動するビット線デコーダ、及び、センスアンプを介して、当該ビット線に所定の情報を書き込むか、当該ビット線から所定の情報を読み出すデータ書込み・読出し手段とから構成された記憶手段に於て、当該ワード線と交差する複数本のビット線の内、少なくと２本のビット線をダミーセルが接続されたダミービット線となし、当該ダミービット線の情報の読み出し終了のタイミングを当該ダミービット線以外の全てのビット線の情報の読み出し操作が終了した後に設定する様に構成されている記憶手段の消費電力低減方法である。
【００２６】
【本発明の実施の形態】
本発明に係る当該記憶手段の消費電力低減装置及び等が記憶手段の消費電力低減方法は、上記した様な技術構成を採用しているので、例えば、電源電圧によってオンビット／オフビットのデータ読み出し時間の大小が逆転する可能性のあるＲＯＭ回路等において、少なくとも２個用意されている、複数個のダミーセルが配置されている当該ダミービット線に於ける両方のダミーセンスアンプのセンス操作の終了タイミングを検出し、その結果に応答して、他の通常のセンスアンプの稼働を効率良く停止させる様にしたものであるから、当該センスアンプに於ける消費電力を低減する事が容易に出来、然も、幅広い電源電圧で適切なセンス時間を設定する事が可能な半導体記憶装置が得られる。
【００２７】
つまり、本発明に於ける技術的な特徴は、如何に適正な速いタイミングでセンスアンプの稼働を停止させ、当該センスアンプを流れる電流の消費量を低減させるかにあり、その為に、ダミーセンスアンプを有するダミービット線を通常のビット線群の端部で、且つ当該ワード線デコーダから最も遠い側の端部に少なくとも２本１対の状態で配置し、当該ダミーセンスアンプのビットデータが読み出された後に当該通常のセンスアンプの稼働状態を停止させる様に構成した点にある。
【００２８】
即ち、本発明に係る記憶装置に於いては、各記憶セルを構成するトランジスタのオンビットの時間とオフビットの時間とがいずれが短いかは、製造工程に於ける各種の条件、環境等によって一定ではなく、不確定、不明な場合が多い。
【００２９】
従って、予め定められたタイミングで当該センスアンプを停止してしまうと、通常のセンスアンプが、未だデータを読み出している最中或いはデータを読み出す以前に当該センスアンプを停止させてしまう危険がある。
【００３０】
従って、本発明に於いては、全ての通常のビット線に設けたセンスアンプの全てがデータの読出し操作が終了する迄待ってから当該センスアンプの稼働を停止させる事が必要であるとの認識から、当該全ての通常のビット線に設けたセンスアンプの全てがデータの読出し操作が終了する状態の最も最悪な条件を設定し、その条件を満たした状態であれば、当該センスアンプの稼働を停止させても問題無いと判断して、当該センスアンプの停止させる様に構成したものである。
【００３１】
その具体例として、上記したように、ワード線デコーダから、ワード線に沿って設けられたビット線群の中で、最も遠い側の端部にある２本のビット線をダミービット線とし、係るダミービット線のダミーセンスアンプの情報が読み出された場合に、上記条件が満たされたと判断する様にしたものである。
【００３２】
更に、本発明に於いては、当該ダミービット線を２本設け、一方のダミービット線に接続されたダミーセンスアンプにはオンビットデータが予め格納されており、他方のダミーセンスアンプにはオフビットデータが予め格納されている。
【００３３】
つまり、本発明に於いては、当該記憶素子を構成するトランジスタからなるセルのオン時間とオフ時間は、不定であり、その為、オンビットデータとオフビットデータとの双方が読み出された場合には、上記した最も最悪な条件となる時間が経過したものと判断する様にしたものである。
【００３４】
即ち、本発明に於いては、各記憶セルのオフビット時間或いはオンビット時間を気にすることなく、センスアンプを適正なタイミングで停止させる事が可能となるので、効率的であり、消費電力の低減に大きく寄与する事になる。
【００３５】
【実施例】
以下に、本発明に係る記憶手段の消費電力低減装置及び記憶手段の消費電力低減方法の一具体例の構成を図面を参照しながら詳細に説明する。
【００３６】
即ち、図１は、本発明に係る当該記憶手段の消費電力低減装置の一具体例の構成の概要を説明するブロックダイアグラムであり、図中、ワード線ＷＬ、当該ワード線ＷＬと直交するビット線ＢＬ、当該ワード線ＷＬと当該ビット線ＢＬとの交差部のそれぞれに設けられている記憶素子１０、当該ワード線ＷＬを駆動するワード線デコーダＷＤ、当該ビット線ＢＬを駆動するビット線デコーダＢＤ、及び、センスアンプ１０１を介して、当該ビット線ＢＬに接続された所定の記憶素子１０に、所定の情報を書き込むか、当該ビット線ＢＬに接続された所定の記憶素子１０から所定の情報を読み出すデータ書込み・読出し手段ＤＫとから構成された記憶手段１００に於て、当該ワード線ＷＬ上で、且つ当該ワード線デコーダＷＤから最も遠い位置に設けられた２本のビット線ＢＬ（ＤＭ）にダミーセル１５をそれぞれ配置すると共に、当該ビット線デコーダＢＤの信号に基づいて、ダミーセンスアンプ１０２を介して読み出された当該各ダミーセル１５の情報に基づく出力パターンに応答して、その他のビット線ＢＬに接続されているセンスアンプ１０１の稼働を停止させる様に構成された記憶手段の消費電力低減装置１００が示されている。
【００３７】
本発明に係る当該記憶手段の消費電力低減装置１００に於いては、当該ビット線デコーダＢＤにより選択された、当該ダミーセル１５が配置された２本のダミービット線ＢＬ（ＤＭ）の一方のダミービット線のダミーセルＢＬ（ＤＭ１）には、オンビットデータが書き込まれており、他方のダミービット線ＢＬ（ＤＭ）のダミーセルＢＬ（ＤＭ２）には、オフビットデータが書き込まれている事が望ましい。
【００３８】
又、本発明に於ける当該記憶手段の消費電力低減装置１００に於いては、当該ダミーセル１５が配置されている、当該一対のダミービット線ＢＬ（ＤＭ１）及びＢＬ（ＤＭ２）は、当該ビット線デコーダＢＤ内に設けられているダミー選択手段１０４を介して適宜に選択される様に構成されている事が好ましい。
【００３９】
更に、本発明に於いては、当該オンビットデータが予め格納されているダミーセル１５−１の当該オンビットデータと当該オフビットデータが予め格納されているダミーセル１５−２の、当該オフビットデータの双方が読み出された場合に、当該ダミーセル１５が設けられている当該ビット線ＢＬ（ＤＭ）以外のビット線ＢＬに接続されているセンスアンプ１０１を全て稼働停止の状態とするセンスアンプ稼働停止信号ＰＤを出力するセンスアンプ稼働停止信号出力手段１０７が設けられている事も望ましい。
【００４０】
一方、本発明に係る当該記憶手段の消費電力低減装置１００に於て、当該複数本のビット線ＢＬを複数個のビット線グループ２０−１、２０−２、・・・２０−ｎ等に分割し、各ビット線グループ２０−１、２０−２、・・・２０−ｎのそれぞれに於ける当該ワード線デコーダＷＤから最も遠い位置に設けられた２本のビット線ＢＬにダミーセル１５をそれぞれ配置すると共に、当該各ビット線グループ２０−１、２０−２、・・・２０−ｎ毎に、当該ダミー選択手段１０４、当該ダミーセンスアンプ１０２が設けられている事も好ましい。
【００４１】
又、本発明に於ける当該記憶手段の消費電力低減装置１００に於いては、当該センスアンプ稼働停止信号ＰＤは、当該記憶手段１００を駆動するクロック信号ＣＬＫと同期して当該センスアンプ１０１の稼働を停止する様に構成されている事も好ましい。
【００４２】
上記した説明から明らかな様に、本発明に係る当該記憶手段の消費電力低減装置１００は、低消費電力向けのＲｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ（ＲＯＭ）回路において、オンビットまたはオフビット読み出しデータに関わらず、センス終了のタイミングを検出することにより、幅広い電源電圧に対し適切なセンス時間が設定可能な半導体記憶装置を提供するものである。
【００４３】
つまり、図１に示す様に、ワード線デコーダＷＤから最も遠くとなるＲＯＭセル列に、オンビットデータの書き込まれたダミーセル１５−１からなるダミーセル列１０６ｂとオフビットデータの書き込まれたダミーセル１５−２からなるダミーセル列１０６ａが設けられている。
【００４４】
これらダミーセル列は、ダミーセレクタ１０４を介しそれぞれダミーセンスアンプ１０２ｂと１０２ａに接続され、オンビットとオフビットの２つのデータが読み出される。
【００４５】
この読み出された２つのデータから、センスアンプ稼働停止信号出力手段（ＰＤ  Ｇｅｎｅｒａｔｏｒ）１０７は、センスアンプ稼働停止信号ＰＤを生成する。当該センスアンプ稼働停止信号ＰＤを受けたセンスアンプは、センス動作を終了する。
【００４６】
これにより、センスアンプの動作時間は、従来より短縮することが可能である。従って、本発明では、センスアンプでの消費電力が削減されるという効果を得られる。
【００４７】
次に、本発明に係る当該記憶手段の消費電力低減装置１００のより詳細な具体例を実施例の形で図１及び図２を参照しながら説明する。
【００４８】
つまり、図１は、本発明に係る当該記憶手段の消費電力低減装置１００の一具体例に於ける全体の構成を示したブロックダイアグラムである。
【００４９】
ここに示すメモリ回路は、（ｈ＋１）カラムの〔（ｉ＋１）＊（ｊ＋１）＊（ｈ＋１）〕ワード×（ｎ＋１）ビット構成のＮＯＲＣｅｌｌ型ＲＯＭ回路である。
【００５０】
本具体例は、（ｎ＋１）個のセンスアンプ（Ｓ／Ａ）１０１、ＣｏｌｕｍｎＳｅｌｅｃｔｏｒ１０３、（ｉ＋１）＊（ｊ＋１）＊（ｈ＋１）で配列されたＲＯＭセル１０５に、ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａ、１０２ｂ、ダミーセレクタ（ＤｕｍｍｙＳｅｌ．）  １０４、ダミーセル列１０６ａ、１０６ｂ、ＰＤＧｅｎｅｒａｔｏｒとして作動するセンスアンプ稼働停止手段１０７  を加えた構成となっている。
【００５１】
ダミーセル列１０６ｂは、オンビットデータのみが書き込まれているメモリセル１５−１からなるものであり、又ダミーセル列１０６ａは、オフビットデータが書き込まれているメモリセル１５−２からなるもので、２種類が用意されている。
【００５２】
一方、ワード線デコーダＷＤから最遠のＲＯＭＣｅｌｌ列として配置されているダミービット線ＢＬ（ＤＭ１）とダミービット線ＢＬ（ＤＭ２）を選択する、ビット線デコーダＢＤの一部を構成する、ダミーセル選択手段（ＤｕｍｍｙＳｅｌ．）１０４  は、ダミービット線中に設けられ、入力信号ＤＳにより、ダミーセル列側のビット線とダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ｂ、１０２ａ側のビット線との接続のオン／オフを行う。
【００５３】
ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａと１０２ｂは、それぞれダミーセル列１０６ｂのオンビットとダミーセル列１０６ａのオフビットのデータ読み出しを行う。
【００５４】
この読み出された２個のダミーデータにより、センスアンプ稼働停止手段であるＰＤ  Ｇｅｎｅｒａｔｏｒ１０７  は、センスアンプ稼働停止信号ＰＤを生成する。このセンスアンプ稼働停止信号ＰＤに応じて、ＡＣＬＫ信号が各Ｓ／Ａの動作を終了する。
【００５５】
図２にダミーセル列１０６ａ、１０６ｂ、ダミーセレクタ（ＤｕｍｍｙＳｅｌ．）  １０４、ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａ、１０２ｂ、センスアンプ稼働停止手段であるＰＤ  Ｇｅｎｅｒａｔｏｒ１０７の詳細な構成例を示す。
【００５６】
ダミーセル列１０６ａと１０６ｂは、それぞれ（ｉ＋１）＊（ｊ＋１）個のＲＯＭ  Ｃｅｌｌで構成されており、１０６ｂのセル列にはオンビットのみ、１０６ａにはオフビットのみのデータが書き込まれている。
【００５７】
ダミーセレクタ（ＤｕｍｍｙＳｅｌ．）  １０４は、ＤＳ信号によりデータを読み出す期間のみオンし、ダミーセル列１０６ａ、１０６ｂとダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａ、１０２ｂがビット線で接続され、それ以外の期間ではオフし、１０２ａ側のビット線電位を“Ｌ”に、１０２ｂ側のビット線電位を“Ｈ”にクランプする。
【００５８】
ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａは、データ読み出し時にダミーセル列１０６ａからのオフビットデータＤＳＯ＃Ａを出力し、ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ｂは、ダミーセル列１０６ｂからのオンビットデータＤＳＯ＃Ｂを出力する。
【００５９】
図２では、ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）の構成は、図１のセンスアンプＳ／Ａ１０１と同様であるため詳細な構成を省略する。
【００６０】
一方、センスアンプ稼働停止信号出力手段（ＰＤ  Ｇｅｎｅｒａｔｏｒ）１０７は、ＤＳＯ＃Ａからオフビットデータが出力され、かつ、ＤＳＯ＃Ｂからオンビットデータが出力された時のみ、センスアンプ稼働停止信号ＰＤが“Ｈ”となり、このタイミングを利用して当該センスアンプのセンス終了信号として生成される。
【００６１】
以下、本具体例の動作について図３の波形図を用いて説明する。
【００６２】
ただし、図３の波形図は、ＳＳ〔ｈ〕、ＢＳ〔ｊ〕、ＷＬ〔ｉ〕の各信号線が選択された場合を例に示されている。
【００６３】
読み出し時にクロック信号ＣＬＫが“Ｌ”から“Ｈ”に変移したのを受けて、ＤＳ、ＳＳ〔ｈ〕、ＢＳ〔ｊ〕、ＷＬ〔ｉ〕の各信号は、“Ｈ”となる。
【００６４】
このとき、ダミーセレクタ（ＤｕｍｍｙＳｅｌ．）  １０４はＤＳ信号によりオン状態となる。
【００６５】
同時に、ビット線デコーダを構成するカラム選択手段（Ｃｏｌｕｍｎ  Ｓｅｌ）１０３もＳＳ〔ｈ〕により選択されたビット線のみ同様の状態となる。
【００６６】
信号変移が遅いＷＬ〔ｉ〕が“Ｈ”となった後、ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａ、１０２ｂは、それぞれＤＳＯ＃Ａからオフビットデータである“Ｌ”とＤＳＯ＃Ｂからオンビットである“Ｈ”を出力する。
【００６７】
このとき、ＤＳＯ＃Ｂにオンビットデータが出力されるタイミングより、ＤＳＯ＃Ａにオフビットデータが出力されるタイミングが遅くなる場合を示す。
【００６８】
ＤＳＯ＃ＡとＤＳＯ＃Ｂのうちデータ出力が遅くなる方、つまり本例ではＤＳＯ＃Ａが“Ｈ”に変移した後、ＰＤ信号はセンス終了信号である“Ｈ”になる。
【００６９】
ＰＤ信号が“Ｈ”となると、ＡＣＬＫ信号を“Ｈ”から“Ｌ”に変移させ、各Ｓ／Ａ    １０１の動作を終了させる。
【００７０】
クロック信号ＣＬＫが“Ｈ”から“Ｌ”に変移することで読み出し期間が終了したのを受けて、ＤＳ、ＳＳ〔ｈ〕、ＢＳ〔ｊ〕、ＷＬ〔ｉ〕の各信号は、“Ｌ”となる。このとき、ダミーセレクタ（ＤｕｍｍｙＳｅｌ．）  １０４  は、ＤＳが“Ｌ”となるためオフし、かつダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａ、１０２ｂ側のビット線をそれぞれ“Ｌ”と“Ｈ”にクランプする。
【００７１】
よって、ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａ、１０２ｂの出力ＤＳＯ＃Ａは“Ｌ”、ＤＳＯ＃Ｂは“Ｈ”となる。
【００７２】
センスアンプ稼働停止信号出力手段であるＰＤ  Ｇｅｎｅｒａｔｏｒ１０７は、このようにＤＳＯ＃Ａが“Ｈ”とＤＳＯ＃Ｂが“Ｌ”の組み合わせ以外の場合にはＰＤ信号が“Ｌ”となる。
【００７３】
以上のように、Ｓ／Ａの動作時間Ｔｓａは、Ａ  ＣＬＫ信号が“Ｈ”となる期間で決定される。ＡＣＬＫ信号が“Ｈ”となるためには、ＣＬＫが“Ｈ”となる読み出し期間にダミーセル列からオンビット／オフビットの両方のデータが読み出されたタイミングでセンスアンプ稼働停止信号ＰＤが“Ｈ”となる場合である。
【００７４】
よって、本実施例では、ＣＬＫが“Ｌ”となるタイミングを待たずにセンス動作を終了させることが可能である。
【００７５】
次に、本発明に係る当該記憶手段の消費電力低減装置１００の他の具体例の構成を図４及び図５を参照しながら詳細に説明する。
【００７６】
即ち、図４は、本発明に係る当該記憶手段の消費電力低減装置１００の第２の具体例の構成を示すブロックダイアグラムであり、図４は、全体の構成を示したものである。
【００７７】
ここに示すメモリ回路は、（ｈ＋１）カラムの〔（ｉ＋１）＊（ｊ＋１）＊（ｈ＋１）〕ワード×（ｎ＋１）ビット構成のＮＯＲ  Ｃｅｌｌ型ＲＯＭ回路である。
【００７８】
本具体例は、第１の具体例と同様（ｎ＋１）個のセンスアンプ（  Ｓ／Ａ）  １０１  、Ｃｏｌｕｍｎ  Ｓｅｌｅｃｔｏｒ１０３、（ｉ＋１）＊（ｊ＋１）＊（ｈ＋１）で配列されたＲＯＭセル１０５に、ダミーセンスアンプ（  ＤｕｍｍｙＳ／Ａ）  １０２ａ、１０２ｂ、ダミーセレクタ（  ＤｕｍｍｙＳｅｌ．）  １０４、ダミーセル列１０６ａ、１０６ｂ、センスアンプ稼働停止信号出力手段（ＰＤ  Ｇｅｎｅｒａｔｏｒ）１０７  を加えた構成となっている。
【００７９】
ダミーセル列は、オンビットデータのみが書き込まれている１０６ｂとオフビットデータが書き込まれている１０６ａの２種類であり、各カラムにそれぞれ配置されている。
【００８０】
ダミーセレクタ（ＤｕｍｍｙＳｅｌ．）  １０４は、ダミービット線中に設けられ、入力信号ＤＳにより、ダミーセル列側のビット線とダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）側のビット線との接続のオン／オフを行う。
【００８１】
ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａと１０２ｂは、それぞれダミーセル列１０６ａのオフビットとダミーセル列１０６ｂのオンビットのデータ読み出しを行う。
【００８２】
所定の本数からなるビット線がグループ化されて形成されたカラム毎に読み出された２個のダミーデータにより、各カラム事に、各センスアンプ稼働停止信号出力手段（ＰＤ  Ｇｅｎｅｒａｔｏｒ）１０７からセンスアンプ稼働停止信号ＰＤ（ＰＤ〔０〕〜ＰＤ〔ｎ〕）を生成する。
【００８３】
このセンスアンプ稼働停止信号ＰＤ（ＰＤ〔０〕〜ＰＤ〔ｎ〕）に応じて、ＡＣＬＫ〔０〜ｎ〕信号が各センスアンプＳ／Ａの動作を終了する。
【００８４】
ダミーセル列１０６ａ、１０６ｂ、ダミーセレクタ（ＤｕｍｍｙＳｅｌ．）  １０４、ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａ、１０２ｂ、センスアンプ稼働停止信号発生手段（ＰＤ  Ｇｅｎｅｒａｔｏｒ）１０７の詳細な構成例は、第１の具体例と同様である。
【００８５】
第１の具体例と異なる構成は、前記に説明したようにセンス終了の検出をカラム毎に行わせ、カラム毎にセンス動作時間を最適に設定できるようにした点である。
【００８６】
次に本実施例の動作を図５の波形図を用いて説明する。ただし、図５の波形図は、ＳＳ〔ｈ〕、ＢＳ〔ｊ〕、ＷＬ〔ｉ〕の各信号線が選択された場合を例に示されている。
【００８７】
読み出し時にクロック信号ＣＬＫが“Ｌ”から“Ｈ”に変移したのを受けて、ＤＳ、ＳＳ〔ｈ〕、ＢＳ〔ｊ〕、ＷＬ〔ｉ〕の各信号は、“Ｈ”となる。
【００８８】
このとき、ダミーセレクタ（ＤｕｍｍｙＳｅｌ．）  １０４はＤＳ信号によりオン状態となる。
【００８９】
ビット線デコーダを構成するＣｏｌｕｍｎ  Ｓｅｌ１０３もＳＳ〔ｈ〕により選択されたビット線のみ同様の状態となる。信号変移が遅いＷＬ〔ｉ〕が“Ｈ”となった後、各ＤｕｍｍｙＳ／Ａ    １０２ａ、１０２ｂからそれぞれ“Ｈ”のオンビットデータと“Ｌ”のオフビットデータが出力される。
【００９０】
このとき、２つのダミーデータが出力されるタイミングは、カラム毎に異なっている。カラム毎に“Ｈ”となったＰＤ〔０：ｎ〕信号は、同一カラム内のセンスアンプＳ／Ａ１０１のセンス動作を終了させる。
【００９１】
クロック信号ＣＬＫが“Ｈ”から“Ｌ”に変移することで読み出し期間が終了したのを受けて、ＤＳ、ＳＳ〔ｈ〕、ＢＳ〔ｊ〕、ＷＬ〔ｉ〕の各信号は、“Ｌ”となる。
【００９２】
このとき、各ダミーセレクタ（ＤｕｍｍｙＳｅｌ．）  １０４  は、ＤＳが“Ｌ”となるためオフし、かつＤｕｍｍｙＳ／Ａ    １０２ａ、１０２ｂ側のビット線をそれぞれ“Ｌ”と“Ｈ”にクランプする。  よって、ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａ、１０２ｂは、それぞれ“Ｌ”と“Ｈ”が出力される。
【００９３】
各センスアンプ稼働停止信号発生手段ＰＤ（ＰＤ  Ｇｅｎｅｒａｔｏｒ）１０７  は、ダミーセンスアンプ（ＤｕｍｍｙＳ／Ａ）１０２ａ、１０２ｂがそれぞれ“Ｈ”と“Ｌ”となる組み合わせ以外には“Ｌ”のＰＤ信号を生成する。
【００９４】
以上のように、Ｓ／Ａの動作時間Ｔｓａ〔０：ｎ〕は、カラム毎に適切な長さに設定可能である。
【００９５】
つまり、アクセスの早いカラムのセンス動作時間Ｔｓａ〔０〕は、アクセスの遅いカラムのセンス動作時間Ｔｓａ〔ｎ〕より短く設定される。
【００９６】
上記した本発明に係る当該記憶手段の消費電力低減装置の具体例から理解される様に、本発明に係る記憶手段の消費電力低減方法としては、基本的には、ワード線、当該ワード線と直交するビット線、当該ワード線と当該ビット線との交差部のそれぞれに設けられている記憶素子、当該ワード線を駆動するワード線デコーダ、当該ビット線を駆動するビット線デコーダ、及び、センスアンプを介して、当該ビット線に所定の情報を書き込むか、当該ビット線から所定の情報を読み出すデータ書込み・読出し手段とから構成された記憶手段に於て、当該ワード線と交差する複数本のビット線の内、少なくと２本のビット線をダミーセルが接続されたダミービット線となし、当該ダミービット線の情報の読み出しタイミングを当該ダミービット線以外の全てのビット線の情報の読み出し操作が終了した後に設定する様に構成された記憶手段の消費電力低減方法である。
【００９７】
上記本発明に係る記憶手段の消費電力低減方法に於いては、当該ダミービット線に接続されている当該ダミーセルの情報を当該ダミービット線に接続されているダミーセンスアンプにより読みだす様に構成されている事が望ましい。
【００９８】
更には、本発明に於ける当該記憶手段の消費電力低減方法に於いては、当該ダミービット線の情報の読み出し結果に応答して、当該ダミービット線以外の全てのビット線に接続されている当該センスアンプを稼働を停止させる様に構成されるものである。
【００９９】
又、本発明に係る当該記憶手段の消費電力低減方法に於いては、当該複数本のビット線を、複数のグループに分割し、各グループ毎に当該ダミーセルを有する少なくとも２本のダミービット線及び当該ダミービット線に接続されたダミーセンスアンプを設ける事によって、上記した方法が実行されることも望ましい。
【０１００】
一方、本発明に係る当該記憶手段の消費電力低減方法に於いては、当該２本のダミービット線の内、第１のダミービット線に接続されている当該ダミーセルには、オンビットデータを記憶せしめ、又第２のダミービット線に接続されている当該ダミーセルには、オフビットデータを記憶せしめる様にする事も望ましい。
【０１０１】
又、本発明に於ける当該記憶手段の消費電力低減方法に於いては、当該第１と第２のダミービット線のビット情報を読み出さすに際し、当該第１と第２のダミービット線のビット情報の読み出しパターンに応答して、当該ダミービット線以外の全てのビット線に接続されている当該センスアンプを稼働を停止させるセンスアンプ稼働停止信号を発生させる様に構成する事が好ましい。
【０１０２】
更に、本発明に係る当該記憶手段の消費電力低減方法に於いては、当該センスアンプ稼働停止信号は、当該記憶手段を駆動するクロック信号と同期して当該センスアンプの稼働を停止する様に構成する事も好ましい。
【０１０３】
【発明の効果】
本発明に係る当該記憶手段の消費電力低減装置及び記憶手段の消費電力低減方法は、上記した様な技術構成を採用しているので、従来に於けるＲＯＭ回路に於いては、電源電圧によってはオンビットとオフビットで読み出し時間の大小が逆転する場合があり、このため、オンビットデータ読み出しのタイミングでセンス動作を終了させてしまうと、オフビットデータが読み出せない場合が生じると言う問題が存在していたが、本発明によって、オンビット／オフビット両方のセンス終了タイミングを検出することにより、幅広い電源電圧において適切なセンス時間が設定可能とすることである。
【０１０４】
然も、本発明では、アクセスに最も時間の要するワードデコーダから最遠にオンビットデータのみ書き込まれたダミーセル列とオフビットデータのみ書き込まれたダミーセル列を配置し、両方のデータがダミーセンスアンプに読み出されたタイミングを受けてセンスアンプの終了検出信号である、センスアンプ稼働停止信号ＰＤを発生させる様に構成されている。
【０１０５】
このため、従来より早くセンス動作を終了でき、適用する電源電圧が変わってオンビット／オフビットの読み出し時間が反転しても常に全ビットのデータ読み出し完了後にセンス動作を終了することができる。
【０１０６】
つまり、係る構成により、電源電圧によってオンビット／オフビットデータ読み出し時間の大小の変化に関係なく、全ビットのデータ読み出し後にセンス動作を終了でき、センス動作時間を短縮できる。
【０１０７】
この結果、必要以上のセンス動作を止めることができるため、センスアンプＳ／Ａに要する消費電力を削減できる。
【０１０８】
又、ビット線を複数のグループ（カラム）に分割して、オンビットデータのダミーセル列とオフビットのダミーセル列を当該カラム毎に配し、各グループ（カラム）毎に個別に上記したと同様の操作を実行させる事により、カラム毎に各Ｓ／Ａのセンス動作終了のタイミングを設定可能な構成としたので、カラム毎に異なるアクセス時間に応じてセンス動作時間を適切に設定できるため、アクセス時間の短いカラムでは、さらにセンス動作時間を短縮できる。
【図面の簡単な説明】
【図１】図１は、本発明に係る記憶手段の消費電力低減装置の一具体例の構成を説明するブロックダイアグラムである。
【図２】図２は、本発明に係る記憶手段の消費電力低減装置の一具体例に於けるダミーセル部分を説明するブロックダイアグラムである。
【図３】図３は、本発明に係る記憶手段の消費電力低減装置の駆動手順を説明するタイミングチャートである。
【図４】図４は、本発明に係る記憶手段の消費電力低減装置の他の具体例の構成を説明するブロックダイアグラムである。
【図５】図５は、本発明に係る記憶手段の消費電力低減装置の他の具体的に於ける駆動手順を説明するタイミングチャートである。
【図６】図６は、従来に於ける記憶手段の消費電力低減装置の構成例を説明するブロックダイアグラムである。
【図７】図７は、従来に於ける記憶手段の消費電力低減装置の駆動手順を説明するタイミングチャートである。
【符号の説明】
１０…記憶素子
１５、１５−１、１５−２…ダミーセル
２０−１、２０−２、・・・２０−ｎ…ビット線グループ
１００…記憶手段の消費電力低減装置
１０１…センスアンプ
１０２…ダミーセンスアンプ
１０４…ダミー選択手段
１０５…セル列
１０６…ダミーセル列
１０７…センスアンプ稼働停止信号出力手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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