(57)【特許請求の範囲】
【請求項１】
バーインテストにおけるテスト信号を入力して発振信号を出力する検査用パルス発生回路と、
前記テスト信号と前記発振信号を入力して、前記テスト信号がＨレベルのときは、データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号として、前記発振信号を出力し、前記テスト信号がＬレベルのときは、前記データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号として、外部入力信号を出力するデータセレクタ回路と、
このデータセレクタ回路から出力される前記発振信号または前記外部入力信号を入力して動作する、順序回路と組み合わせ回路とからなっているスキャンパス回路と
を具備したことを特徴とする検査用パルス発生回路を備えた半導体集積回路。
【請求項２】
上記請求項１に記載の検査用パルス発生回路を備えた半導体集積回路において、
前記検査用パルス発生回路を発振回路と分周回路によって構成したことを特徴とする検査用パルス発生回路を備えた半導体集積回路。
【請求項３】
上記請求項１または請求項２に記載の検査用パルス発生回路を備えた半導体集積回路において、
前記テスト信号を入力しないときには、前記検査用パルス発生回路が前記発振信号を出力しないように、テスト信号端子をプルアップまたはプルダウンした状態でレベル固定することを特徴とする検査用パルス発生回路を備えた半導体集積回路。
【請求項４】
上記請求項１〜請求項３のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、
前記データセレクタ回路を、前記データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号ごとに設けたことを特徴とする検査用パルス発生回路を備えた半導体集積回路。
【請求項５】
上記請求項１〜請求項４のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、
前記データセレクタ回路は、二個のＡＮＤ素子と一個のＯＲ素子とで構成したことを特徴とする検査用パルス発生回路を備えた半導体集積回路。
【請求項６】
上記請求項１〜請求項５のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、
前記検査用パルス発生回路にリングオシレータ回路を用いたことを特徴とする検査用パルス発生回路を備えた半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、検査用パルス発生回路を具備した半導体集積回路に関し、特に、バーインテストにおいて、半導体集積回路の内部ブロックの動作率を高めることにより、スタティックバーインテスト装置を用いて（すなわち、高価なダイナミックバーインテスト装置を用いないで）、実動作に近い状態でダイナミックバーインテストを行なうことができる検査用パルス発生回路を具備した半導体集積回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路（適宜、ＬＳＩと略称する。）の初期故障の検出を行なう信頼性評価試験として、一般的に、ＬＳＩの内部回路（素子）部分における潜在的な不良を劣化促進させるバーインテストが行われている。
このバーインテストは、ＬＳＩの初期不良を高温度雰囲気中で加速し誘発させることにより、初期不良を起こす可能性のあるＬＳＩを効果的に選別（スクリーニング）することができるテストである。
【０００３】
バーインテストには大きく分類すると二種類のバーインテストがあり、一つは、半導体集積回路の電源配線に通電させるだけで、その内部回路を動作させないスタティックバーインテスト、もう一つは、電源配線に通電させるとともに、ダイナミックバーインテスト装置から半導体集積回路に論理信号を入力しその内部回路を動作させるダイナミックバーインテストである。
つまり、スタティックバーインテストは、半導体集積回路に単に通電した状態で、初期不良を加速させるのに対し、ダイナミックバーインテストは、半導体集積回路に通電しさらに論理動作させた状態で、初期不良を加速させる。
【０００４】
したがって、スタティックバーインテストは、電源配線から通電しただけでは通電されない（つまり、論理動作させない限り通電されない）半導体集積回路の内部素子部分に存在する潜在的不良を、加速劣化により除去することが困難であるのに対し、ダイナミックバーインテストは、論理動作する内部素子部分に対しても初期不良を加速させることができるので、テストカバレージの大きな高品質な選別を行なうことができる。
【０００５】
【発明が解決しようとする課題】
ところが、従来から使用してきたスタティックバーインテスト装置では、恒温槽内に収められた半導体集積回路に論理信号を供給することができないために、ダイナミックバーインテストを実施することができなかった。
ダイナミックバーインテストを行なうには、新規にダイナミックバーインテスト装置を準備するか、または、既存のスタティックバーインテスト装置に論理信号を供給可能なソケット、配線ケーブル、プリント基板、論理信号発生装置などを新規に設ける改造が必要であり、いずれにしても高額な設備投資が必要となるといった問題があった。
【０００６】
上述した問題を解決する技術として、特開平３−４２８５０号において、ＬＳＩにスキャンパス回路，テスト制御回路，スキャンデータ発生回路及びスキャンクロック発生回路を予め設けることにより、スタティックバーインテスト装置から新たにテストモード信号（ＤＣ信号）だけを入力してやると、半導体集積回路が自ら論理信号（ＡＣ信号）発生させて、ダイナミックバーインテストを行なうＬＳＩが提案されている。
【０００７】
この技術は、ＬＳＩに、ダイナミックバーインテスト機能を具備させることにより、スタティックバーインテスト装置を用いて、ダイナミックバーインテストを行なうことを可能とした技術ではあるものの、ダイナミックバーインテストにおいてＬＳＩ内に配置された回路のうち一部の回路しか動作させることができないために、実使用条件に近い状態でのバーインテストが実施できないといった問題があった。
【０００８】
また、上述した問題を解決する技術として、特開平７−１８２２０１号において、ＬＳＩにスキャンパス用フリップフロップ（順序回路）およびスキャンパス用フリップフロップの出力と接続した論理回路（組み合わせ回路）を具備し、ダイナミックバーインテスト中に、リングオシレータ回路（パルス発生回路）を用いて内部論理素子を動作させることのできるＬＳＩが提案されている。
【０００９】
具体的には、図４に示すように、ＬＳＩ１０１は、パルス発生回路（リングオシレータ回路）１０２、スキャン入力信号（Ｓｉｎ）とスキャンクロック信号（ＳＣＫ）を処理するデータセレクタ回路１０３、及び、順序回路２１ａ，２１ｂ，２１ｃと組み合わせ回路２２ａ，２２ｂとで構成されるスキャンパス回路が形成されており、外部入力信号であるテスト信号（ＴＥＳＴ），スキャン入力信号（ＩＮＳｉｎ），スキャンクロック信号（ＩＮＳＣＫ），スキャンモードコントロール信号（ＩＮＳＭＣ）及びデータ入力信号（ＩＮＤｉｎ）を入力し、スキャンアウト信号（Ｓｏｕｔ）とデータアウト信号（Ｄｏｕｔ）を出力する。
【００１０】
このＬＳＩ１０１は、バーインテストにおいて、シリアルモード（各順序回路２１ａ，２１ｂ，２１ｃがスキャンクロック信号（ＳＣＫ）に同期して組み合わせ回路２２ａ，２２ｂの出力を入力するモード）の動作を行なうことができる。したがって、このＬＳＩ１０１は、スタティックバーインテスト装置にテストパターンジェネレータなどの特別な機器を設けなくても（つまり、スタティックバーインテスト装置のままで）、ＬＳＩ１０１の内部回路を実動作に近い状態で動作させるテスト（ダイナミックバーインテスト）を行なうことができる。
【００１１】
ところが、ＬＳＩは、シリアルモードの動作だけでは内部回路が完全に動作できないので、ＬＳＩのさらなる品質向上を実現するには、よりテストカバレージの大きな高品質な選別を行なう必要があるといった課題があった。
【００１２】
本発明は、上記の課題を解決すべくなされたものであり、特に、スタティックバーインテスト装置を用いたバーインテストにおいて、ＬＳＩがシリアルモードとパラレルモードを順次切り替えて動作することにより、テストカバレージの大きな高品質な選別を行なうことのできる検査用パルス発生回路を備えた半導体集積回路の提供を目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明における請求項１記載の検査用パルス発生回路を備えた半導体集積回路は、バーインテストにおけるテスト信号を入力して発振信号を出力する検査用パルス発生回路と、前記テスト信号と前記発振信号を入力して、前記テスト信号がＨレベルのときは、データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号として、前記発振信号を出力し、前記テスト信号がＬレベルのときは、前記データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号として、外部入力信号を出力するデータセレクタ回路と、このデータセレクタ回路から出力される前記発振信号または前記外部入力信号を入力して動作する、順序回路と組み合わせ回路とからなっているスキャンパス回路とを具備した構成としてある。
【００１４】
このようにすると、ＬＳＩは、スキャンモードコントロール信号（ＳＭＣ）として検査用パルス発生回路の発振信号を利用して、シリアルモードとパラレルモードを順次切り替えることができるので、内部回路をより実動作に近い状態で動作させて、よりテストカバレージの大きな高品質な選別を行なうことができる。
【００１５】
請求項２記載の発明は、上記請求項１記載の検査用パルス発生回路を備えた半導体集積回路において、前記検査用パルス発生回路を発振回路と分周回路によって構成した構成としてある。
【００１６】
このようにすると、ＬＳＩは、発振回路からスキャンクロック信号として、発振信号を出力し、分周回路からデータ入力信号，スキャンモードコントロール信号及びスキャン入力信号として発振信号を出力することができるので、内部回路をより完全に動作させることができる。
【００１７】
請求項３記載の発明は、上記請求項１または請求項２に記載の検査用パルス発生回路を備えた半導体集積回路において、前記テスト信号を入力しないときには、前記検査用パルス発生回路が前記発振信号を出力しないように、テスト信号端子をプルアップまたはプルダウンした状態でレベル固定する構成としてある。
【００１８】
これにより、ＬＳＩは、バーインテストを行なわないときは、検査用パルス発生回路の発振機能を停止させ、ＬＳＩのバーインテスト機能を確実に停止することができる。
【００１９】
請求項４記載の発明は、上記請求項１〜請求項３のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、前記データセレクタ回路を、前記データ入力信号，スキャンモードコントロール信号，スキャン入力信号及びスキャンクロック信号ごとに設けた構成としてある。
【００２０】
これにより、各データセレクタ回路の構成が単純化（シンプル化）され、回路設計において好適である。
【００２１】
請求項５記載の発明は、上記請求項１〜請求項４のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、前記データセレクタ回路は、二個のＡＮＤ素子と一個のＯＲ素子とで構成してある。
【００２２】
このようにすることにより、データセレクタ回路をより少ない素子で構成することができ、生産コストを低減することができる。
【００２３】
請求項６記載の発明は、上記請求項１〜請求項５のいずれかに記載の検査用パルス発生回路を備えた半導体集積回路において、前記検査用パルス発生回路にリングオシレータ回路を用いた構成としてある。
【００２４】
このようにすることにより、スタティックバーインテスト装置に新たにパルス（またはクロック）発生装置などの周辺機器を設けなくても、ＬＳＩに対して、バーインテストを行なうことができる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態に係る検査用パルス発生回路を備えた半導体集積回路について、図面を参照して説明する。
＜実施形態＞
図１は、実施形態に係る検査用パルス発生回路を備えた半導体集積回路の要部の概略ブロック図を示している。
【００２６】
同図において、ＬＳＩ１は、発振回路１１と分周回路１２からなる検査用パルス発生回路１０、順序回路２１ａ，２１ｂ，２１ｃと組み合わせ回路２２ａ，２２ｂからなるスキャンパス回路２０及びデータセレクト回路３１〜３５を設けてあり、外部入力信号であるテスト信号（ＴＥＳＴ），スキャンクロック信号（ＩＮＳＣＫ），スキャン入力信号（ＩＮＳｉｎ）スキャンモードコントロール信号（ＩＮＳＭＣ）及びデータ入力信号（ＩＮＤｉｎ）を入力し、スキャンアウト信号（Ｓｏｕｔ）とデータアウト信号（Ｄｏｕｔ）を出力する。
【００２７】
ＬＳＩ１は、テスト信号端子が抵抗Ｒ１を介して、ＶＤＤ（デバイス動作電圧）端子と電気的に接続してある。
テスト信号端子はバッファと電気的に接続してあり、また、この接続配線上のｍ点は抵抗Ｒ２を介してＧＮＤ（グランド）と電気的に接続してある。
バッファの出力側電極は検査用パルス発生回路１０とデータセレクタ回路３１〜３５と電気的に接続してあり、接続配線上のｎ点から検査用パルス発生回路１０にＲＩＮ信号を出力し、また、データセレクタ回路３１〜３５にコントロール信号を出力する。
【００２８】
ここで、ＬＳＩ１は、テスト信号（ＴＥＳＴ）端子がバーインテストの状態で抵抗Ｒ１を介してＶＤＤにプルアップされると、Ｈレベルの電圧が検査用パルス発生回路１０に印加され、検査用パルス発生回路１０が起動する。
なお、テスト信号（ＴＥＳＴ）端子が、抵抗Ｒ２を介してＧＮＤにプルダウンされるときは、ｍ点は抵抗Ｒ１を介してＶＤＤにプルアップされ、また、ｍ点とｎ点の間のバッファはインバータに置き換える構成とする。
【００２９】
このようにすることにより、ＬＳＩ１は、テスト信号を入力しないときは、検査用パルス発生回路１０が起動しないように、テスト信号端子はプルアップまたはプルダウンした状態でレベル固定される。
したがって、ＬＳＩ１は、バーインテストを行なわないときは、検査用パルス発生回路１０の発振機能を停止させ、ＬＳＩ１のバーインテスト機能を確実に停止することができる。
【００３０】
検査用パルス発生回路１０は、発振回路１１と分周回路１２とで構成してある。
発生回路１１は、データセレクタ回路３５と分周回路１２に発振信号であるＣＬＫ（クロック）信号を出力し、また、分周回路１２は、発振信号であるＲＯＵＴ信号を、データセレクタ回路３１〜３４に出力する。
【００３１】
各データセレクタ回路３１〜３５は、図２に示すように、外部入力（ＩＮＳＭＣ、ＩＮＳｉｎ、ＩＮＳＣＫ、ＩＮＤｉｎ）端子としてのＨ０１端子，テスト入力（ＣＬＫ信号、ＲＯＵＴ信号）端子としてのＨ０２端子，コントロール入力（ＴＥＳＴ、コントロール信号）端子としてのＨ０３端子及びセレクタ出力（セレクトされたスキャンモードコントロール信号（ＳＭＣ）、スキャン入力信号（Ｓｉｎ）、スキャンクロック信号（ＳＣＫ）、データ入力信号（Ｄｉｎ））端子としてＮ０１端子を有し、ＡＮＤ素子３０ａ，３０ｂおよびＯＲ素子３０ｃとで構成してある。
【００３２】
具体的には、ＡＮＤ素子３０ａは、Ｈ０１端子からの信号とＨ０３端子からの反転した信号を入力し、ＡＮＤ素子３０ｂは、Ｈ０３端子からの信号とＨ０２端子からの信号を入力する。また、ＯＲ素子３０ｃは、ＡＮＤ素子３０ａ，３０ｂの出力信号を入力し、Ｎ０１端子に出力する。
【００３３】
データセレクタ回路３１，３２は、Ｈ０１端子に外部入力信号であるデータ入力信号（ＩＮＤｉｎ）、Ｈ０２端子にＲＯＵＴ信号、Ｈ０３端子にコントロール信号を入力し、セレクト（処理）した信号をデータ入力信号（Ｄｉｎ）として、Ｎ０１端子から組み合わせ回路２２ａ，２２ｂに出力する。
【００３４】
データセレクタ回路３３は、Ｈ０１端子に外部入力信号であるスキャンモードコントロール信号（ＩＮＳＭＣ）、Ｈ０２端子にＲＯＵＴ信号、Ｈ０３端子にコントロール信号を入力し、セレクトした信号をスキャンモードコントロール信号（ＳＭＣ）として、Ｎ０１端子から順序回路２１ａ，２１ｂ，２１ｃに出力する。
【００３５】
データセレクタ回路３４は、Ｈ０１端子に外部入力信号であるスキャン入力信号（ＩＮＳｉｎ）、Ｈ０２端子にＲＯＵＴ信号、Ｈ０３端子にコントロール信号を入力し、セレクトした信号をスキャン入力信号（Ｓｉｎ）として、Ｎ０１端子から順序回路２１ａに出力する。
【００３６】
データセレクタ回路３５は、Ｈ０１端子に外部入力信号であるスキャンクロック信号（ＩＮＳＣＫ）、Ｈ０２端子にＣＬＫ信号、Ｈ０３端子にコントロール信号を入力し、セレクトした信号を同じくスキャンクロック信号（ＳＣＫ）として、Ｎ０１端子から順序回路２１ａ，２１ｂ，２１ｃに出力する。
【００３７】
順序回路２１ａは、それぞれにセレクト（処理）されたスキャンモードコントロール信号（ＳＭＣ），スキャン入力信号（Ｓｉｎ）及びスキャンクロック信号（ＳＣＫ）を入力し、スキャン入力信号（Ｓｉｎ）を順序回路２１ｂに出力するとともに、組み合わせ回路２２ａに組み合わせに必要な信号を出力する。
【００３８】
組み合わせ回路２２ａは、セレクト（処理）されたデータ入力信号（Ｄｉｎ）と組み合わせに必要な信号を入力し、その結果を順序回路２１ｂに出力する。
順序回路２１ｂは、順序回路２１ａと同様に、スキャン入力信号（Ｓｉｎ）を順序回路２１ｃに出力するとともに、組み合わせ回路２２ｂに組み合わせに必要な信号を出力する。
【００３９】
順序回路２１ｃは、それぞれにセレクト（処理）されたスキャンモードコントロール信号（ＳＭＣ），スキャン入力信号（Ｓｉｎ），スキャンクロック信号（ＳＣＫ）及び組み合わせ回路２２ｂからの信号を入力し、スキャン出力信号（Ｓｏｕｔ）をスキャン出力信号（Ｓｏｕｔ）端子に出力する。
【００４０】
組み合わせ回路２２ｂは、セレクト（処理）されたデータ入力信号（Ｄｉｎ）と順序回路２１ｂからの組み合わせに必要な信号を入力し、その結果をデータアウト信号（Ｄｏｕｔ）としてデータアウト信号（Ｄｏｕｔ）端子に出力する。
【００４１】
次に、上述したＬＳＩ１の動作について、図３に示す表１、２を参照して説明する。
バーインテスト実施のときは、テスト信号（ＴＥＳＴ）端子がＬＳＩ１外部のバーインテスト基板に搭載されている抵抗Ｒ１を介してＶＤＤにプルアップされる。
ここで、バーインテスト基板上の抵抗Ｒ１はｍ点へ接続されているＬＳＩ１内部のプルダウン抵抗Ｒ２に比べ抵抗値が極めて低いことを条件にしてｎ点がＨレベルとなる。
【００４２】
このＨレベルのテスト信号（ＴＥＳＴ）は、ｎ点で二ラインに分岐して、一つは、ＲＩＮ信号として検査用パルス発生回路１０の発振回路に入力され、また、もう一つは、コントロール信号として各データセレクタ回路３１〜３５のコントロール入力端子としてのＨ０３端子に入力される。
【００４３】
そして、検査用パルス発生回路１０は、ＲＩＮ信号としてＨレベルの信号を入力すると発振を開始し、発振信号であるＣＬＫ信号およびＲＯＵＴ信号を出力する。
つまり、表１において、バーインテスト状態（テストがアクティブ状態）のときは、テスト信号（ＴＥＳＴ），コントロール信号及びＲＩＮ信号はＨレベルであり、ＲＯＵＴ信号およびＣＬＫ信号は発振信号となる。
また、セレクトされるスキャン入力信号（Ｓｉｎ），スキャンモードコントロール信号（ＳＭＣ），データ入力信号（Ｄｉｎ）及びスキャンクロック信号（ＳＣＫ）は、表２に示すデータセレクタ回路真理表より、発振信号であるＲＯＵＴ信号およびＣＬＫ信号となる。
【００４４】
これに対し、同じく表１において、非バーインテスト状態（テストが非アクティブ状態）のときは、テスト信号（ＴＥＳＴ），コントロール信号及びＲＩＮ信号はＬレベルであり、ＲＯＵＴ信号およびＣＬＫ信号は停止となる。
また、セレクトされるスキャン入力信号（Ｓｉｎ），スキャンモードコントロール信号（ＳＭＣ），データ入力信号（Ｄｉｎ）及びスキャンクロック信号（ＳＣＫ）は、同じく表２に示すデータセレクタ回路真理表より、ＬＳＩ１外部から入力されるスキャン入力信号（ＩＮＳｉｎ），スキャンモードコントロール信号（ＩＮＳＭＣ），データ入力信号（ＩＮＤｉｎ）及びスキャンクロック信号（ＩＮＳＣＫ）となる。
【００４５】
つまり、各データセレクタ回路３１〜３５は、二入力ライン（外部入力、テスト入力）と一コントロールライン、そしてセレクトされた一出力ラインのノードを有し、コントロールのレベルがＬまたはＨで、外部入力かテスト入力のいずれかがセレクト（処理）される。
【００４６】
具体的には、ＬＳＩ１は、テストがアクティブ状態のときは、データセレクタ回路３１，３２が、入力した外部入力信号であるデータ入力信号（ＩＮＤｉｎ）を遮断して、この代わりに発振信号であるＲＯＵＴ信号を組み合わせ回路２２ａ，２２ｂに送り続ける。
【００４７】
同じく、データセレクタ回路３３は、入力したスキャンモードコントロール信号（ＩＮＳＭＣ）の代わりに、ＲＯＵＴ信号を順序回路２１ａ，２１ｂ，２１ｃに送り続ける。また、データセレクタ回路３４は、入力したスキャン入力信号（ＩＮＳｉｎ）の代わりに、ＲＯＵＴ信号を順序回路２１ａに送り続ける。
また、同じく、データセレクタ回路３５は、入力したスキャンクロック信号（ＩＮＳＣＫ）の代わりに、発振信号であるＣＬＫ信号を順序回路２１ａ，２１ｂ，２１ｃに送り続ける。
【００４８】
このように、実施形態に係るＬＳＩ１は、スタティックバーインテスト装置を用いて、ダイナミックバーインテストと同等のテストが行えるように、スキャンパステスト回路２０に検査用パルス発生回路１０の発振信号を出力するデータセレクタ回路３１〜３５を設けることにより、スキャンパステストで用いられるモードコントロールの操作を行なうことができるので、内部回路のトリガ変化をより広範囲に行なうことができる。
【００４９】
つまり、このＬＳＩ１は、シリアルモードとパラレルモードを順次切り替えて動作することができるので、ＬＳＩ１の内部素子に対して、よりカバレージの高い動作を行なうことができ、高品位のバーインテストを行なうことができる。
【００５０】
【発明の効果】
以上説明したように、本発明によれば、検査用パルス発生回路を備えた半導体集積回路は、スタティックバーインテスト装置を用いたバーインテストにおいて、半導体集積回路がシリアルモードどパラレルモードを順次切り替えて動作することが可能となり、テストカバレージの大きな高品質な選別を行なうことができる。
したがって、ダイナミックバーインテスト装置の購入や改造を行なわなくても、既存のスタティックバーインテスト装置で、ほぼ完璧なダイナミックバーインテストを行なうことができる。
【図面の簡単な説明】
【図１】図１は、実施形態に係る検査用パルス発生回路を備えた半導体集積回路の要部の概略ブロック図を示している。
【図２】図２は、実施形態に係るデータセレクト回路の論理回路図を示している。
【図３】図３は、表１に実施形態に係る検査用パルス発生回路を備えた半導体集積回路の各信号の真理値表を、表２にそのデータセレクタ回路の真理値表を示している。
【図４】図４は、従来例における半導体集積回路の要部の概略ブロック図を示している。
【符号の説明】
１  ＬＳＩ
１０  検査用パルス発生回路
１１  発振回路
１２  分周回路
２０  スキャンパス回路
２１ａ、２１ｂ、２１ｃ  順序回路
２２ａ、２２ｂ  組み合わせ回路
３０ａ、３０ｂ  ＡＮＤ端子
３０ｃ  ＯＲ端子
３１〜３５  データセレクト回路
１０１  ＬＳＩ
１０２  パルス発生回路
１０３  データセレクタ回路
【図１】
0003555073.tif 000002
【図２】
0003555073.tif 000003
【図３】
0003555073.tif 000004
【図４】
0003555073.tif 000005