(57)【特許請求の範囲】
【請求項１】
スレーブデバイスと、
マスタデバイスと
第１バス線と、
第２バス線と、
第３バス線
とを備え、
前記スレーブデバイスは、
スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、
前記スレーブ側クロック信号の位相を制御する位相調整回路と、
前記スレーブ側クロック信号に応答して伝送データ信号を出力する出力部と、
前記スレーブ側クロック信号に応答して、タイミング基準信号を出力するタイミング基準信号生成部
とを含み、
前記マスタデバイスは、
マスタ側クロック信号を生成するマスタ側クロック信号生成部と、
前記マスタ側クロック信号に応答して、前記第１バス線を介して伝送される前記伝送データ信号をサンプリングする入力部と、
前記第２バス線により伝送される前記タイミング基準信号と前記マスタ側クロック信号とに基づいて位相調整指示信号を生成する位相比較回路
とを含み、
前記位相調整回路は、前記第３バス線を介して伝送される前記位相調整指示信号に応答して前記スレーブ側クロック信号の位相を調整する
データ伝送システム。
【請求項２】
請求項１に記載のデータ伝送システムにおいて、
前記タイミング基準信号生成部は、位相調整用データを入力とし、前記位相調整用データを前記スレーブ側クロック信号に応答してサンプリングして前記タイミング基準信号を生成する
データ伝送システム。
【請求項３】
請求項１又は請求項２に記載のデータ伝送システムにおいて、
前記マスタデバイスは、更に位相シフト回路を含み、
前記位相シフト回路は、前記マスタ側クロック信号を受け、前記マスタ側クロック信号を所定の時間だけシフトして前記位相比較回路に供給する
データ伝送システム。
【請求項４】
請求項１から請求項３のいずれか一に記載のデータ伝送システムにおいて、
前記スレーブデバイスは、更に、
前記スレーブ側クロック信号に応答して、ｎ回（ｎは自然数）連続して出力される毎に異なる２つの値が繰り返されるように前記位相調整用データを生成する位相調整用データ生成部と、
前記ｎの値を制御する制御回路
とを含む
データ伝送システム。
【請求項５】
請求項４に記載のデータ伝送システムにおいて、
前記制御回路は、第１期間に、前記ｎをｎＩＮＩ（ｎＩＮＩは、２以上の自然数）と定め、且つ、前記第１期間の後の第２期間に、前記ｎを前記ｎＩＮＩよりも小さいｎＳＴＤ（ｎＳＴＤは自然数）と定める
データ伝送システム。
【請求項６】
請求項５に記載のデータ伝送システムにおいて、
前記第１期間は、当該データ伝送システムの起動時から開始される
データ伝送システム。
【請求項７】
請求項２に記載のデータ伝送システムにおいて、
前記タイミング基準信号生成部は、前記出力部と、実質的に同一の回路構成を有する
データ伝送システム。
【請求項８】
請求項１に記載のデータ伝送システムにおいて、
前記第１バス線と前記第２バス線とは、実質的に同一の配線長である
データ伝送システム。
【請求項９】
スレーブデバイスと、
マスタデバイスと
第１バス線と、
第２バス線
とを備え、
前記スレーブデバイスは、
スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、
前記スレーブ側クロック信号の位相を制御する位相調整回路と、
伝送データと位相調整用データとのうちのいずれかを選択し、選択データとして出力するデータ切替回路と、
前記スレーブ側クロック信号に応答して前記選択データをサンプリングし、出力信号を出力する出力部
とを含み、
前記マスタデバイスは、
マスタ側クロック信号を生成するマスタ側クロック信号生成部と、
前記マスタ側クロック信号を所定の時間だけシフトしてシフトマスタ側クロック信号を出力する位相シフト回路と、
前記シフトマスタ側クロック信号と前記マスタ側クロック信号とのうちのいずれか一方を選択し、選択クロック信号として出力するクロック信号切替回路と、
前記選択クロック信号に応答して、前記第１バス線を介して伝送される前記出力信号をサンプリングする入力部
とを含み、
前記選択データとして前記位相調整用データが選択されたとき、前記選択クロック信号として前記シフトマスタ側クロック信号が選択されるとともに、前記入力部は、前記選択クロック信号と前記出力信号とに基づいて位相調整指示信号を出力し、
前記位相調整回路は、前記第２バス線を介して伝送される前記位相調整指示信号に基づいて、前記位相を調整する
データ伝送システム。
【請求項１０】
請求項１から請求項９のいずれか一の請求項に記載のデータ伝送システムにおいて、
更に、クロックバスを備え、
前記スレーブ側クロック信号生成部と前記マスタ側クロック信号生成部とには、前記クロックバスを介してクロック信号が供給される
データ伝送システム。
【請求項１１】
ｎ（ｎは、２以上の自然数）個のスレーブデバイスと、
マスタデバイスと、
データバスと、
制御バスと、
タイミング基準信号伝送バス
とを備え、
前記ｎ個のスレーブデバイスのそれぞれは、
スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、
前記スレーブ側クロック信号の位相を調整する位相調整回路と、
前記スレーブ側クロック信号に応答して伝送データ信号を出力する出力部と、
前記スレーブ側クロック信号に応答してタイミング基準信号を出力するタイミング基準信号生成部
とを含み、
前記マスタデバイスは、
マスタ側クロック信号を生成するマスタ側クロック信号生成部と、
前記マスタ側クロック信号に応答して、前記データバスを介して伝送される前記ｎ個のスレーブデバイスの前記伝送データ信号をサンプリングする入力部と、
前記タイミング基準信号伝送バスを介して伝送される前記ｎ個のスレーブデバイスからの前記タイミング基準信号のそれぞれと前記マスタ側クロック信号とに基づいて、前記ｎ個のスレーブデバイスへ位相調整指示信号を出力する位相比較回路
とを含み、
前記ｎ個のスレーブデバイスにおける位相調整回路のそれぞれは、前記制御バスを介して前記ｎ個のスレーブデバイスのそれぞれに時分割で伝送される前記位相調整指示信号に応答して前記位相を調整する
データ伝送システム。
【請求項１２】
請求項１１に記載のデータ伝送システムにおいて、
前記ｎ個のスレーブデバイスのそれぞれは、更に、
前記スレーブ側クロック信号に応答して、ｍ回（ｍは自然数）連続して出力される毎に異なる２つの値が繰り返されるように前記位相調整用データを生成する位相調整用データ生成部と、
前記ｍを制御する制御回路
とを含む
データ伝送システム。
【請求項１３】
請求項１１又は請求項１２のいずれかに記載のデータ伝送システムにおいて、
前記マスタデバイスは、更に位相シフト回路を含み、
前記位相シフト回路は、前記マスタ側クロック信号を受け、前記マスタ側クロック信号を所定の時間だけシフトして前記位相比較回路に供給する
データ伝送システム。
【請求項１４】
ｎ（ｎは、２以上の自然数）個のスレーブデバイスと、
マスタデバイスと
データバスと、
制御バス
とを備え、
前記ｎ個のスレーブデバイスのそれぞれは、
スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、
前記スレーブ側クロック信号の位相を制御する位相調整回路と、
伝送データと位相調整用データとのうちのいずれかを選択して選択データを出力するデータ切替回路と、
前記スレーブ側クロック信号に応答して前記選択データをサンプリングし、出力信号を出力する出力部
とを含み、
前記マスタデバイスは、
マスタ側クロック信号を生成するマスタ側クロック信号生成部と、
前記マスタ側クロック信号を所定の時間だけシフトしてシフトマスタ側クロック信号を出力する位相シフト回路と、
前記シフトマスタ側クロック信号と前記マスタ側クロック信号とのうちのいずれか一方を選択して選択クロック信号を出力するクロック信号切替回路と、
前記選択クロック信号に応答して、前記データバスを介して伝送される前記出力信号をサンプリングする入力部
とを含み、
前記選択データとして前記位相調整用データが選択されたとき、前記選択クロック信号として前記シフトマスタ側クロック信号が選択されるとともに、前記入力部は、前記選択クロック信号と前記出力信号とに基づいて前記ｎ個のスレーブデバイスのそれぞれに位相調整指示信号を時分割で出力し、
前記ｎ個のスレーブデバイスにおける前記位相調整回路のそれぞれは、前記制御バスを介して伝送される前記位相調整指示信号に基づいて、前記位相を調整する
データ伝送システム。
【請求項１５】
マスタ側クロック信号を生成するマスタ側クロック信号生成部と、
前記マスタ側クロック信号を所定の時間だけシフトしてシフトクロック信号を出力する位相シフト回路と、
伝送データ信号が入力される第１端子と、
前記伝送データ信号と同期したタイミング基準信号が入力される第２端子と、
前記マスタ側クロック信号に応答して、前記伝送データ信号をサンプリングする入力部と、
前記シフトクロック信号と前記タイミング基準信号とに基づいて、前記伝送データ信号の送出元へ送付すべき位相調整指示信号を生成し、第３端子に出力する位相比較回路
とを備える
データ伝送システム用マスタデバイス。
【請求項１６】
スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、
前記スレーブ側クロック信号の位相を調整する位相調整回路と、
前記スレーブ側クロック信号に応答して、伝送データ信号を第１端子に出力する出力部と、
前記スレーブ側クロック信号に応答してタイミング基準信号を第２端子に出力するタイミング基準信号生成部
とを備え、
前記位相調整回路は、第３端子に入力された制御信号に基づいて、前記位相を調整し、
前記タイミング基準信号生成部は、位相調整用データを入力とし、且つ、前記位相調整用データを前記スレーブ側クロック信号に応答してサンプリングして前記タイミング基準信号を生成する
データ伝送システム用スレーブデバイス。
【請求項１７】
請求項１６のデータ伝送システム用スレーブデバイスにおいて、
更に、
前記スレーブ側クロック信号に応答して、ｎ回（ｎは自然数）連続して出力される毎に異なる２つの値が繰り返されるように前記位相調整用データを生成する位相調整用データ生成部と、
前記ｎを制御する制御回路
とを含む
データ伝送システム用スレーブデバイス。
【請求項１８】
マスタデバイスと
スレーブデバイスと、
第１バス線と、
第２バス線
とを備え、
前記マスタデバイスは、
マスタ側クロック信号を生成するマスタ側クロック信号生成部と、
前記マスタ側クロック信号に応答して伝送データ信号を出力する出力部と、
前記マスタ側クロック信号に応答してタイミング基準信号を生成するタイミング基準信号生成部
とを含み、
前記スレーブデバイスは、
スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、
前記スレーブ側クロック信号に応答して、前記第１バス線を介して伝送される前記伝送データ信号をサンプリングする入力部と、
前記第２バス線を介して伝送される前記タイミング基準信号と前記スレーブ側クロック信号とに基づいて位相調整指示信号を出力する位相比較回路と、
前記スレーブ側クロック信号の位相を制御する位相調整回路
とを含み、
前記位相調整回路は、前記位相調整指示信号に応答して前記位相を調整する
データ伝送システム。
【請求項１９】
請求項１８に記載のデータ伝送システムにおいて、
前記タイミング基準信号生成部は、前記マスタ側クロック信号を所定の時間だけシフトしてシフトクロック信号を出力する位相シフト回路を備えている
データ伝送システム。
【請求項２０】
請求項１９に記載のデータ伝送システムにおいて、
前記タイミング基準信号生成部は、更に、
位相調整用データを入力とし、前記位相調整データを前記シフトクロック信号に応答してサンプリングして前記タイミング基準信号を生成するタイミング基準信号出力部を備えている
データ伝送システム。
【請求項２１】
請求項２０に記載のデータ伝送システムにおいて、
前記マスタデバイスは、
更に、
前記シフトクロック信号に応答して、ｎ回（ｎは自然数）連続して出力される毎に異なる２つの値が繰り返されるように前記位相調整用データを生成する位相調整用データ生成部と、
前記ｎを制御する制御回路
とを含む
データ伝送システム。
【請求項２２】
請求項２１に記載のデータ伝送システムにおいて、
前記制御回路は、第１期間に、前記ｎをｎＩＮＩ（ｎＩＮＩは、２以上の自然数）と定め、且つ、前記第１期間の後の第２期間に、前記ｎを前記ｎＩＮＩよりも小さいｎＳＴＤ（ｎＳＴＤは自然数）と定める
データ伝送システム。
【請求項２３】
請求項２２に記載のデータ伝送システムにおいて、
前記第１期間は、当該データ伝送システムの起動時から開始される
データ伝送システム。
【請求項２４】
請求項２０のデータ伝送システムにおいて、
前記タイミング基準信号出力部は、前記出力部と、実質的に同一の回路構成を有する
データ伝送システム。
【請求項２５】
請求項１８のデータ伝送システムにおいて、
前記第１バス線と前記第２バス線とは、実質的に同一の配線長である
データ伝送システム。
【請求項２６】
マスタデバイスと、
スレーブデバイスと、
バス線と、
とを備え、
前記マスタデバイスは、
マスタ側クロック信号を生成するマスタ側クロック信号生成部と、
前記マスタ側クロック信号を所定の時間だけシフトしてシフトクロック信号を出力する位相シフト回路と、
前記シフトクロック信号と前記マスタ側クロック信号とのいずれか一方を選択して選択クロック信号として出力するクロック切替回路と、
位相調整用データと伝送データとのいずれか一方を選択データとして出力するデータ切替回路と、
前記選択クロック信号に応答して前記選択データをサンプリングし、出力信号を出力する出力部とを含み、
前記スレーブデバイスは、
スレーブ側クロック信号を生成するスレーブ側クロック信号生成回路と、
前記スレーブ側クロック信号に応答して、前記バス線を介して前記出力信号が入力される入力部と
前記スレーブ側クロック信号の位相を制御する位相調整回路
とを含み、
前記位相調整用データが前記選択データとして選択されるとき、前記選択クロック信号として前記シフトクロック信号が選択され、且つ、前記入力部は、前記出力信号と前記スレーブ側クロック信号とに基づいて位相調節指示信号を生成し、
前記位相調整回路は前記位相調節指示信号に応答して前記位相を調整する
データ伝送システム。
【請求項２７】
請求項２６のデータ伝送システムにおいて、
更に、クロックバスを備え、
前記マスタ側クロック信号生成部及び前記スレーブ側クロック信号生成部には、前記クロックバスを介してクロック信号が供給される
データ伝送システム。
【請求項２８】
マスタデバイスと、
ｎ（ｎは２以上の自然数）個のスレーブデバイスと、
データバスと、
タイミング基準信号伝送バス
とを備え、
前記マスタデバイスは、
マスタ側クロック信号を生成するマスタ側クロック信号生成部と、
前記マスタ側クロック信号に応答して伝送データ信号を出力する出力部と、
前記マスタ側クロック信号に応答してタイミング基準信号を生成するタイミング基準信号生成部
とを含み、
前記ｎ個のスレーブデバイスのそれぞれは、
スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、
前記スレーブ側クロック信号に応答して、前記データバスを介して伝送される前記伝送データ信号をサンプリングする入力部と、
前記タイミング基準信号伝送バスを介して伝送される前記タイミング基準信号と前記スレーブ側クロック信号とに基づいて位相調整指示信号を出力する位相比較回路と、
前記スレーブ側クロック信号の位相を制御する位相調整回路
とを含み、
前記ｎ個のスレーブデバイスにおける前記位相比較回路は、それぞれ、前記タイミング基準信号伝送バスを介して時分割に伝送される前記タイミング基準信号に応答してそれぞれ前記位相調整指示信号を出力し、
前記ｎ個のスレーブデバイスにおける前記位相調整回路は、それぞれ、前記位相調整指示信号に基づいて前記位相を調整する
データ伝送システム。
【請求項２９】
マスタ側クロック信号を生成するマスタ側クロック信号生成部と、
前記マスタ側クロック信号を所定の時間だけシフトしてシフトクロック信号を出力する位相シフト回路と、
前記マスタ側クロック信号に応答して伝送データ信号を第１端子に出力する出力回路と、
前記シフトクロック信号に応答して、前記伝送データ信号に対して前記時間だけシフトされたタイミング基準信号を第２端子に出力するタイミング基準信号生成部
とを備える
データ伝送システム用マスタデバイス。
【請求項３０】
請求項２９に記載のデータ伝送システム用マスタデバイスにおいて、
前記タイミング基準信号生成部は、位相調整用データを入力とし、且つ、前記位相調整用データを前記シフトクロック信号に応答してサンプリングして前記タイミング基準信号を生成する
データ伝送システム用マスタデバイス。
【請求項３１】
請求項３０に記載のデータ伝送システム用マスタデバイスにおいて、
更に、前記シフトクロック信号に応答して、ｎ回（ｎは自然数）連続して出力される毎に、異なる２つの値が繰り返されるように前記位相調整用データを生成する位相調整用データ生成部と
前記ｎを制御する制御回路
とを備えている
データ伝送システム用マスタデバイス。
【請求項３２】
スレーブ側クロック信号を生成するスレーブ側クロック信号生成部と、
前記スレーブ側クロック信号の位相を制御する位相調整部と、
伝送データ信号が入力される第１端子と、
前記伝送データ信号と同期したタイミング基準信号が入力される第２端子と、
前記スレーブ側クロック信号に応答して、前記伝送データ信号をサンプリングする入力部と、
前記スレーブ側クロック信号と前記タイミング基準信号とに基づいて位相調整指示信号を生成する位相比較回路
とを備え、
前記位相調整部は、前記位相調整指示信号に応答して、前記スレーブ側クロック信号の位相を調整する
データ伝送システム用スレーブデバイス。
【請求項３３】
（ａ）スレーブ側クロック信号を生成するステップと、
（ｂ）前記スレーブ側クロック信号が指示するスレーブ側サンプリングタイミングで伝送データをサンプリングして伝送データ信号を生成するステップと、
（ｃ）前記伝送データ信号が遷移するデータ遷移タイミングを示すタイミング基準信号を生成するステップと、
（ｄ）マスタ側クロック信号を生成するステップと、
（ｅ）前記マスタ側クロック信号が指示するマスタ側サンプリングタイミングで前記伝送データ信号をサンプリングするステップと、
（ｆ）前記タイミング基準信号と前記マスタ側クロック信号とに基づいて位相調整指示信号を生成するステップと、
（ｇ）前記位相調整指示信号に基づいて、前記スレーブ側クロック信号の位相を調整するステップ
とを備える
データ伝送方法。
【請求項３４】
（ａ）マスタ側クロック信号を生成するステップと、
（ｂ）前記マスタ側クロック信号が指示するマスタ側サンプリングタイミングで伝送データをサンプリングして伝送データ信号を生成するステップと、
（ｃ）前記マスタ側クロック信号に基づいて、目標タイミングを指示するタイミング基準信号を生成するステップと、
（ｅ）スレーブ側クロック信号を生成するステップと、
（ｆ）前記スレーブ側クロック信号が指示するスレーブ側サンプリングタイミングで前記伝送データ信号をサンプリングするステップと、
（ｇ）前記タイミング基準信号に基づいて、前記スレーブ側サンプリングタイミングと前記目標タイミングとが実質的に一致するように、前記スレーブ側クロック信号の位相を調整するステップ
とを備える
データ伝送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ伝送システムに関する。本発明は、特に、データバスを介して複数のデバイスの間でデータを伝送するデータ伝送システムに関する。
【０００２】
【従来の技術】
複数のデバイスの間のデータ伝送は、データバスを介して行われることがある。このようなデータ伝送では、データをサンプリングする際のセットアップ時間及びホールド時間のマージンが確保されることと、高速にデータが転送されることとが重要である。セットアップ時間及びホールド時間のマージンが確保され、更に、高速にデータが伝送することを目的とした高速バスシステムが、公開特許公報（特開平１１−８５６６７）に知られている。
【０００３】
公知のその高速バスシステムは、図１０に示されているように、マスタデバイス５０１１と、スレーブデバイス５０１２とを備えている。マスタデバイス５０１１とスレーブデバイス５０１２とは、２本のクロックライン（クロックバス）５２１、５２２と、データライン（データバス）５２３とに接続されている。クロックライン５２１、５２２の端部には、それぞれ、抵抗５２４、５２５が接続されている。データライン５２３の端部は、抵抗５２６を介して、基準電圧源５２７に接続されている。
【０００４】
図１１は、スレーブデバイス５０１２の構成を示す。スレーブデバイス５０１２は、受信エッジ生成回路５０２と、データサンプラ５０３と、送信クロック生成回路５０４と、データ出力回路５０５とを含む。受信エッジ生成回路５０２は、クロック信号ｔｃｌｋＭをデータのサンプリングに適した内部クロック信号ＲｃｌｋＢに変換する。データサンプラ５０３は、内部クロック信号ＲｃｌｋＢのクロックエッジにより、クロック信号ｔｃｌｋＭと同じサイクルでデータのサンプリングを行う。
【０００５】
公知のその高速バスシステムは、以下に述べられる過程により、マスタデバイス５０１１とスレーブデバイス５０１２の間のデータの通信を行う。
【０００６】
マスタデバイス５０１１からスレーブデバイス５０１２にデータＤａｔａを送信する場合、マスタデバイス５０１１は、クロックライン５２１を介して、クロック信号ｔｃｌｋＭをスレーブデバイス５０１２に出力する。更に、マスタデバイス５０１１は、クロック信号ｔｃｋｌＭに同期して、データＤａｔａをデータライン５２２に出力する。スレーブデバイス５０１２は、クロック信号ｔｃｌｋＭに基づいて、データＤａｔａのサンプリングを行う。
【０００７】
同様に、スレーブデバイス５０１２からマスタデバイス５０１１にデータＤａｔａを送信する場合、スレーブデバイス５０１２は、クロックライン５２２を介して、クロック信号ｔｃｌｋＳをマスタデバイス５０１１に出力する。スレーブデバイス５０１２は、クロック信号ｔｃｋｌＳに同期して、データＤａｔａをデータライン５２２に出力する。マスタデバイス５０１１は、クロック信号ｔｃｌｋＳに基づいて、データＤａｔａのサンプリングを行う。
【０００８】
このような動作を行う公知のその高速バスシステムでは、マスタデバイス５０１１とスレーブデバイス５０１２のうちのデータの送信側のデバイスは、送信されるデータＤａｔａとともに、データＤａｔａの送信に使用したクロック信号ｔｃｌｋＭ（ｔｃｌｋＳ）を、マスタデバイス５０１１とスレーブデバイス５０１２のうちのデータの受信側のデバイスに与える。更に、受信側のそのデバイスは、そのクロック信号ｔｃｌｋＭ（ｔｃｌｋＳ）を使用して、データＤａｔａのサンプリングを行う。これにより、セットアップ時間及びホールド時間のマージンが確保され、高速にデータが転送される。
【０００９】
しかし、公知のその高速バスシステムでは、スレーブデバイス５０１２が複数設けられた場合、そのスレーブデバイス５０１２の特性のばらつきが、そのまま、セットアップ時間及びホールド時間のマージンの減少に結びつく。例えば、マスタデバイス５０１１からスレーブデバイス５０１２にデータＤａｔａを転送するときを考える。このとき、前述されているように、スレーブデバイス５０１２に含まれる受信エッジ生成回路５０２は、クロック信号ｔｃｌｋＭを、データＤａｔａのサンプリングに適した内部クロック信号ＲｃｌｋＢに変換する。複数のスレーブデバイス５０１２に含まれる受信エッジ生成回路５０２の特性がばらつくと、そのばらつきに応じて、複数のスレーブデバイス５０１２がデータＤａｔａをサンプリングするタイミングもばらつくことになる。このため、そのバラツキの程度によっては、一部のスレーブデバイス５０１２において、セットアップ時間及びホールド時間のマージンが確保されない事態が発生し得る。
【００１０】
更に、公知のその高速バスシステムでは、動作温度及び電源電圧のような動作条件の変化により、マスタデバイス５０１１とスレーブデバイス５０１２との特性に変動が発生し得る。この変動により、データＤａｔａをサンプリングする際のセットアップ時間及びホールド時間のマージンが減少する。例えば、マスタデバイス５０１１からスレーブデバイス５０１２にデータＤａｔａを転送するときを考える。受信エッジ生成回路５０２の特性は、動作条件の変化により変動する。従って、受信エッジ生成回路５０２が生成する内部クロック信号ＲｃｌｋＢの立ち上がり（立ち下がり）タイミングも、動作条件の変化により変動する。内部クロック信号ＲｃｌｋＢの立ち上がり（立ち下がり）タイミングが変動することにより、データＤａｔａをサンプリングする際のセットアップ時間及びホールド時間のマージンが減少する。
【００１１】
マスターデバイスとスレーブデバイスとの間でデータの転送を行う場合、スレーブデバイスの特性のばらつきによってセットアップ時間及びホールド時間のマージンが減少しないことが望まれる。
【００１２】
また、マスターデバイスとスレーブデバイスとの間でデータの転送を行う場合、動作条件の変化によってセットアップ時間及びホールド時間のマージンが減少しないことが望まれる。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、マスターデバイスとスレーブデバイスとの間でデータの転送を行うデータ伝送システムであって、データを伝送する際のセットアップ時間及びホールド時間のマージンが大きいデータ伝送システムを提供することにある。
【００１４】
本発明の他の目的は、マスターデバイスとスレーブデバイスとの間でデータの転送を行うデータ伝送システムであって、スレーブデバイスの特性のばらつきによってセットアップ時間及びホールド時間のマージンが減少しにくいデータ伝送システムを提供することにある。
【００１５】
本発明の更に他の目的は、マスターデバイスとスレーブデバイスとの間でデータの転送を行うデータ伝送システムであって、動作条件の変化によってセットアップ時間及びホールド時間のマージンが減少しにくいデータ伝送システムを提供することにある。
【００１６】
【課題を解決するための手段】
その課題を解決するための手段は、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の複数の実施の形態のうちの、少なくとも１つの実施の形態を構成する技術的事項、特に、その実施の形態に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態の技術的事項に限定されて解釈されることを意味しない。
【００１７】
本発明によるデータ伝送システムは、スレーブデバイス（３０）と、マスタデバイス（１０）と、第１バス線（５１）と、第２バス線（５５１）と、第３バス線（５３）とを備えている（図２参照）。スレーブデバイス（３０）は、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）を生成するスレーブ側クロック信号生成部（３１、４０）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）の位相を制御する位相調整回路（４１）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）に応答して伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）を出力する出力部（３３１〜３３ｍ）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）に応答して、タイミング基準信号（ＳＰＨＳ→Ｍ）を出力するタイミング基準信号生成部（３４）とを含む。マスタデバイス（１０）は、マスタ側クロック信号（ＣＬＫＭ）を生成するマスタ側クロック信号生成部（１１）と、マスタ側クロック信号（ＣＬＫＭ）に応答して、第１バス線（５１）を介して伝送される伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）をサンプリングする入力部（１２１〜１２ｍ）と、第２バス線（５５）により伝送されるタイミング基準信号（ＳＰＨＳ→Ｍ）とマスタ側クロック信号（ＣＬＫＭ）とに基づいて位相調整指示信号（ＳＡＤＪＯＵＴ）を生成する位相比較回路（１８、１９）とを含む。位相調整回路（４１）は、第３バス線（５３）を介して伝送される位相調整指示信号（ＳＡＤＪＯＵＴ）に応答してスレーブ側クロック信号（ＣＬＫＳＯＵＴ）の位相を調整する。
【００１８】
当該データ伝送システムでは、タイミング基準信号（ＳＰＨＳ→Ｍ）とマスタ側クロック信号（ＣＬＫＭ）とに基づいて位相調整指示信号（ＳＡＤＪＯＵＴ）が生成され、その位相調整指示信号（ＳＡＤＪＯＵＴ）に基づいてスレーブ側クロック信号（ＣＬＫＳＯＵＴ）の位相が調整される。これにより、入力部（１２１〜１２ｍ）が、伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）をサンプリングする際のセットアップ時間及びホールド時間のマージンが大きくなる。
【００１９】
このとき、タイミング基準信号生成部（３４）は、位相調整用データ（ＤＰＨＳ）を入力とし、位相調整用データ（ＤＰＨＳ）をスレーブ側クロック信号（ＣＬＫＳＯＵＴ）に応答してサンプリングしてタイミング基準信号（ＳＰＨＳ→Ｍ）を生成することが好ましい。
【００２０】
また、マスタデバイス（１０）は、更に位相シフト回路（１７）を含み、位相シフト回路（１７）は、マスタ側クロック信号（ＣＬＫＭ）を受け、マスタ側クロック信号（ＣＬＫＭ）を所定の時間だけシフトして位相比較回路（１８、１９）に供給することが好ましい。
【００２１】
このとき、当該データ伝送システムは、ｎの値を制御する制御回路（２６）を更に備え、スレーブデバイス（１３０）は、位相調整用データ生成部（４９）を更に含むことが好ましい（図９参照）。ここで位相調整用データ生成部（４９）は、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）に応答して、ｎ回（ｎは自然数）連続して出力される毎に異なる２つの値が繰り返されるように位相調整用データ（ＤＰＨＳ）を生成するものであり、制御回路（２６）は、ｎの値を制御するものである。
【００２２】
更にこのとき、制御回路（２６）は、第１期間に、ｎをｎＩＮＩ（ｎＩＮＩは、２以上の自然数）と定め、且つ、前記第１期間の後の第２期間に、ｎを前記ｎＩＮＩよりも小さいｎＳＴＤ（ｎＳＴＤは自然数）と定めることが好ましい。
【００２３】
更にこのとき、第１期間は、当該データ伝送システムの起動時に開始されることが好ましい。
【００２４】
また、タイミング基準信号生成部（３４）は、出力部（３３１〜３３ｍ）と、実質的に同一の回路構成を有することが好ましい。
【００２５】
また、第１バス線（５１）と、第２バス線（５５１）とは、実質的に同一の配線長であることが望ましい。
【００２６】
また、本発明のデータ伝送システムは、スレーブデバイス（３３０）と、マスタデバイス（３１０）と第４バス線（５１ｍ）と、第５バス線（５３）とを備えている（図１１参照）。スレーブデバイス（３３０）は、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）を生成するスレーブ側クロック信号生成部（３１、４０）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）の位相を制御する位相調整回路（３９）と、伝送データ（ＤｍＳ）と位相調整用データ（ＤＰＨＳ）とのうちのいずれかを選択して選択データ（８１の出力）を出力するデータ切替回路（８１）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）に応答して、選択データ（８１の出力）をサンプリングし、出力信号（３３ｍの出力）を出力する出力部（３３ｍ）とを含む。マスタデバイス（３１０）は、マスタ側クロック信号（ＣＬＫＭ）を生成するマスタ側クロック信号生成部（１１）と、マスタ側クロック信号（ＣＬＫＭ）を所定の時間だけシフトしてシフトマスタ側クロック信号（１７の出力）を出力する位相シフト回路（１７）と、シフトマスタ側クロック信号（１７の出力）とマスタ側クロック信号（ＣＬＫＭ）とのうちのいずれか一方を選択して選択クロック信号（７１の出力）を出力するクロック信号切替回路（７１）と、選択クロック信号（７１の出力）に応答して、第４バス線（５１ｍ）を介して伝送される出力信号（３３ｍの出力）をサンプリングする入力部（１２ｍ’）とを含む。選択データ（８１の出力）として位相調整用データ（ＤＰＨＳ）が選択されたとき、選択クロック信号（７１の出力）としてシフトマスタ側クロック信号（１７の出力）が選択されるとともに、入力部（１２ｍ’）は、選択クロック信号（７１の出力）と出力信号（３３ｍの出力）とに基づいて位相調整指示信号（ＳＡＤＪＯＵＴ）を出力する。位相調整回路（３９）は、第５バス線（５３）を介して伝送される位相調整指示信号（ＳＡＤＪＯＵＴ）に基づいて、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）の位相を調整する。
【００２７】
また、上述の複数のデータ伝送システムにおいて、更に、クロックバス（５４）を備え、スレーブ側クロック信号生成部（３１、４０）とマスタ側クロック信号生成部（１１）とには、クロックバス（５４）を介してクロック信号（ＣＬＫ）が供給されることが望ましい（図２、図９、図１０、図１１参照）。
【００２８】
本発明のデータ伝送システムは、ｎ（ｎは、２以上の自然数）個のスレーブデバイス（３０１〜３０ｎ）と、マスタデバイス（１０）と、データバス（５１）と、制御バス（５３）と、タイミング基準信号伝送バス（５５１）とを備えている（図１参照）。ｎ個のスレーブデバイス（３０１〜３０ｎ）のそれぞれは、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）を生成するスレーブ側クロック信号生成部（３１、４０）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）の位相を調整する位相調整回路（３９）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）に応答して伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）を出力する出力部（３３１〜３３ｍ）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）に応答してタイミング基準信号（ＳＰＨＳ→Ｍ）を出力するタイミング基準信号生成部（３４）とを含む（図２参照）。マスタデバイス（１０）は、マスタ側クロック信号（ＣＬＫＭ）を生成するマスタ側クロック信号生成部（ＣＬＫＭ）と、マスタ側クロック信号（ＣＬＫＭ）に応答して、データバス（５１）を介して伝送されるｎ個のスレーブデバイス（３０１〜３０ｎ）の伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）をサンプリングする入力部（１２１〜１２ｍ）と、タイミング基準信号伝送バス（５５）を介して伝送されるｎ個のスレーブデバイス（３０１〜３０ｎ）からのタイミング基準信号（ＳＰＨＳ→Ｍ）のそれぞれとマスタ側クロック信号（ＣＬＫＭ）とに基づいて、ｎ個のスレーブデバイス（３０１〜３０ｎ）へ位相調整指示信号（ＳＡＤＪＯＵＴ）を出力する位相比較回路（１８、１９）とを含む。ｎ個のスレーブデバイス（３０１〜３０ｎ）における位相調整回路（３９）のそれぞれは、制御バス（５３）を介して前記ｎ個のスレーブデバイスのそれぞれに時分割で伝送される位相調整指示信号（ＳＡＤＪＯＵＴ）に応答して（ＣＬＫＳＯＵＴ）の位相を調整する。
【００２９】
また、マスタデバイス（１０）は、更に位相シフト回路（１７）を含み、位相シフト回路（１７）は、マスタ側クロック信号（ＣＬＫＭ）を受け、マスタ側クロック信号（ＣＬＫＭ）を所定の時間だけシフトして位相比較回路（１８、１９）に供給することが好ましい。
【００３０】
このとき、当該データ伝送システムは、ｎの値を制御する制御回路（２６）を更に備え、スレーブデバイス（１３０）は、位相調整用データ生成部（４９）を更に含むことが好ましい（図９参照）。ここで位相調整用データ生成部（４９）は、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）に応答して、ｎ回（ｎは自然数）連続して出力される毎に異なる２つの値が繰り返されるように位相調整用データ（ＤＰＨＳ）を生成するものであり、制御回路（２６）は、ｎの値を制御するものである。
【００３１】
本発明によるデータ伝送システムは、ｎ個のスレーブデバイス（３３０）と、マスタデバイス（３１０）と第４バス線（５１ｍ）と、第５バス線（５３）とを備えている（図１、図１１参照）。ｎ個のスレーブデバイス（３３０）のそれぞれは、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）を生成するスレーブ側クロック信号生成部（３１、４０）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）の位相を制御する位相調整回路（３９）と、伝送データ（ＤｍＳ）と位相調整用データ（ＤＰＨＳ）とのうちのいずれかを選択して選択データ（８１の出力）を出力するデータ切替回路（８１）と、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）に応答して、選択データ（８１の出力）をサンプリングし、出力信号（３３ｍ’の出力）を出力する出力部（３３ｍ’）とを含む。マスタデバイス（３１０）は、マスタ側クロック信号（ＣＬＫＭ）を生成するマスタ側クロック信号生成部（１１）と、マスタ側クロック信号（ＣＬＫＭ）を所定の時間だけシフトしてシフトマスタ側クロック信号（１７の出力）を出力する位相シフト回路（１７）と、シフトマスタ側クロック信号（１７の出力）とマスタ側クロック信号（ＣＬＫＭ）とのうちのいずれか一方を選択して選択クロック信号（７１の出力）を出力するクロック信号切替回路（７１）と、選択クロック信号（７１の出力）に応答して、第４バス線（５１ｍ）を介して伝送される出力信号（３３ｍ’の出力）をサンプリングする入力部（１２ｍ’）とを含む。選択データ（８１の出力）として位相調整用データ（ＤＰＨＳ）が選択されたとき、選択クロック信号（７１の出力）としてシフトマスタ側クロック信号（１７の出力）が選択されるとともに、入力部（１２ｍ’）は、選択クロック信号（７１の出力）と出力信号（３３ｍの出力）とに基づいて位相調整指示信号（ＳＡＤＪＯＵＴ）を出力する。ｎ個のスレーブデバイス（３３０）における位相調整回路（３９）のそれぞれは、制御バス（５３）を介してｎ個のスレーブデバイス（３３０）のそれぞれに時分割で伝送される位相調整指示信号（ＳＡＤＪＯＵＴ）に応答して（ＣＬＫＳＯＵＴ）の位相を調整する。
【００３２】
本発明によるデータ伝送システムは、マスタデバイス（１０）とスレーブデバイス（３０）と、第１バス線（５２）と、第２バス線（５５２）とを備えている（図２参照）。マスタデバイス（１０）は、マスタ側クロック信号（ＣＬＫＭ）を生成するマスタ側クロック信号生成部（１１）と、マスタ側クロック信号（ＣＬＫＭ）に応答して伝送データ信号（ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓ）を出力する出力部（１５１〜１５ｍ）と、マスタ側クロック信号（ＣＬＫＭ）に応答してタイミング基準信号（ＳＰＨＭ→Ｓ）を生成するタイミング基準信号生成部（１６）とを含む。スレーブデバイス（３０）は、スレーブ側クロック信号（ＣＬＫＳＩＮ）を生成するスレーブ側クロック信号生成部（３１、４２）と、スレーブ側クロック信号（ＣＬＫＳＩＮ）に応答して、第１バス線（５２）を介して伝送される伝送データ信号（ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓ）をサンプリングする入力部（３７１〜３７ｍ）と、第２バス線（５５２）を介して伝送されるタイミング基準信号（ＳＰＨＭ→Ｓ）とスレーブ側クロック信号（ＣＬＫＳＩＮ）とに基づいて位相調整指示信号（ＳＡＤＪＩＮ）を出力する位相比較回路（３８）と、スレーブ側クロック信号（ＣＬＫＳＩＮ）の位相を制御する位相調整回路（４１）とを含む。位相調整回路（４１）は、位相調整指示信号（ＳＡＤＪＩＮ）に応答してスレーブ側クロック信号（ＣＬＫＳＩＮ）の位相を調整する。当該データ伝送システムでは、マスタ側クロック信号（ＣＬＫＭ）に基づいて、タイミング基準信号（ＳＰＨＭ→Ｓ）が生成され、そのタイミング基準信号（ＳＰＨＭ→Ｓ）に基づいて位相調整指示信号（ＳＡＤＪＩＮ）が生成され、更に位相調整指示信号（ＳＡＤＪＩＮ）に基づいて、スレーブ側クロック信号（ＣＬＫＳＩＮ）の位相が調整されることにより、データを伝送する際のセットアップ時間及びホールド時間のマージンが大きくなる。
【００３３】
タイミング基準信号生成部（２０）は、前記マスタ側クロック信号を所定の時間だけシフトしてシフトクロック信号（ＣＬＫＭ２）を出力する位相シフト回路（２０）を備えていることが好ましい。
【００３４】
このとき、タイミング基準信号生成部（２０）は、更に、位相調整用データ（ＤＰＨＭ）を入力とし、位相調整データ（ＤＰＨＭ）をシフトクロック信号（ＣＬＫＭ２）に応答してサンプリングしてタイミング基準信号（ＳＰＨＭ→Ｓ）を生成するタイミング基準信号出力部（２１）を備えていることが望ましい。
【００３５】
このとき、マスタデバイス（１１０）は、更に、シフトクロック信号（ＣＬＫＭ２）に応答して、ｎ回（ｎは自然数）連続して出力される毎に異なる２つの値が繰り返されるように位相調整用データ（ＤＰＨＭ）を生成する位相調整用データ生成部（２７）と、ｎを制御する制御回路（２６）とを含むことが望ましい。
【００３６】
更にこのとき、制御回路（２６）は、第１期間に、ｎをｎＩＮＩ（ｎＩＮＩは、２以上の自然数）と定め、且つ、第１期間の後の第２期間に、ｎを前記ｎＩＮＩよりも小さいｎＳＴＤ（ｎＳＴＤは自然数）と定めることが望ましい。
【００３７】
更にこのとき、第１期間は、当該データ伝送システムの起動時から開始されることが望ましい。
【００３８】
また、前記タイミング基準信号出力部（２１）は、出力部（１５１〜１５ｍ）と、実質的に同一の回路構成を有することが好ましい。
【００３９】
また、第１バス線（５２）と第２バス線（５５２）とは、実質的に同一の配線長であることが好ましい。
【００４０】
本発明によるデータ伝送システムは、マスタデバイス（３１０）と、スレーブデバイス（３３０）と、バス線（５２１）とを備えている（図１１参照）。マスタデバイス（３１０）は、マスタ側クロック信号（ＣＬＫＭ）を生成するマスタ側クロック信号生成部（１１）と、マスタ側クロック信号（ＣＬＫＭ）を所定の時間だけシフトしてシフトクロック信号（ＣＬＫＭ２）を出力する位相シフト回路（２０）と、シフトクロック信号（ＣＬＫＭ２）とマスタ側クロック信号（ＣＬＫＭ）とのいずれか一方を選択して選択クロック信号（７３の出力）として出力するクロック切替回路（７３）と、位相調整用データ（ＤＰＨＭ）と伝送データ（Ｄ１Ｍ）とのいずれか一方を選択データ（７２の出力）として出力するデータ切替回路（７２）と、選択クロック信号（７３の出力）に応答して選択データ（７２の出力）をサンプリングし、出力信号（１５１’の出力）を出力する出力部（１５１’）とを含む。スレーブデバイス（３３０）は、スレーブ側クロック信号（ＣＬＫＳＩＮ）を生成するスレーブ側クロック信号生成回路（３１、４２）と、スレーブ側クロック信号（ＣＬＫＳＩＮ）に応答して、バス線（５２１）を介して出力信号（１５１’の出力）が入力される入力部（３７１’）と、スレーブ側クロック信号（ＣＬＫＳＩＮ）の位相を制御する位相調整回路（４１）とを含む。位相調整用データ（ＤＰＨＭ）が選択データ（７２の出力）として選択されるとき、選択クロック信号（７３の出力）としてシフトクロック信号（ＣＬＫＭ２）が選択されるとともに、入力部（３７１’）は、出力信号（１５１’の出力）とスレーブ側クロック信号（ＣＬＫＳＩＮ）とに基づいて位相調節指示信号（ＳＡＤＪＩＮ）を生成する。位相調整回路（４１）は位相調節指示信号（ＳＡＤＪＩＮ）に応答してスレーブ側クロック信号（ＣＬＫＳＩＮ）の位相を調整する。
【００４１】
このとき、当該データ伝送システムは、更に、クロックバス（３４）を備え、マスタ側クロック信号生成部（１１）及びスレーブ側クロック信号生成部（３１、４２）には、クロックバス（３４）を介してクロック信号（ＣＬＫ）が供給されることが望ましい。
【００４２】
また、本発明のデータ伝送システムは、マスタデバイス（１０）と、ｎ（ｎは２以上の自然数）個のスレーブデバイス（３０１〜３０ｍ）と、データバス（５２）と、タイミング基準信号伝送バス（５５２）とを備えている（図１参照）。マスタデバイス（１０）は、マスタ側クロック信号（ＣＬＫＭ）を生成するマスタ側クロック信号生成部（１１）と、マスタ側クロック信号（ＣＬＫＭ）に応答して伝送データ信号（ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓ）を出力する出力部（１５１〜１５ｍ）と、マスタ側クロック信号（ＣＬＫＭ）に応答してタイミング基準信号（ＳＰＨＭ→Ｓ）を生成するタイミング基準信号生成部（１６）とを含む（図２参照）。ｎ個のスレーブデバイス（３０１〜３０ｍ）のそれぞれは、スレーブ側クロック信号（ＣＬＫＳＩＮ）を生成するスレーブ側クロック信号生成部（３１、４２）と、スレーブ側クロック信号（ＣＬＫＳＩＮ）に応答して、データバス（５２）を介して伝送される伝送データ信号（ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓ）をサンプリングする入力部（３７１〜３７ｍ）と、タイミング基準信号伝送バス（５５２）を介して伝送されるタイミング基準信号（ＳＰＨＭ→Ｓ）とスレーブ側クロック信号（ＣＬＫＳＩＮ）とに基づいて位相調整指示信号（ＳＡＤＪＩＮ）を出力する位相比較回路（３８）と、スレーブ側クロック信号（ＣＬＫＳＩＮ）の位相を制御する位相調整回路（４１）とを含む。ｎ個のスレーブデバイス（３０１〜３０ｍ）における位相比較回路（３８）は、それぞれ、タイミング基準信号伝送バス（５５２）を介して時分割に伝送されるタイミング基準信号（ＳＰＨＭ→Ｓ）に応答して位相調整指示信号（ＳＡＤＪＩＮ）を出力する。ｎ個のスレーブデバイス（３０１〜３０ｍ）における位相調整回路（４１）は、それぞれ、位相調整指示信号（ＳＡＤＪＩＮ）に基づいて、スレーブ側クロック信号（ＣＬＫＳＩＮ）の位相を調整する。
【００４３】
本発明によるデータ伝送システムは、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）に同期して伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）を出力するスレーブデバイス（３０）と、伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）を、マスタ側クロック信号（ＣＬＫＭ）が示すマスタ側サンプリングタイミングでサンプリングするマスタデバイス（１０）とを含むデータ伝送システムである。当該データ伝送システムにおいて、スレーブデバイス（３０）は、伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）が遷移するデータ遷移タイミングとマスタ側サンプリングタイミングとが、所定のタイミング差になるように、スレーブ側クロック信号（ＣＬＫＳＯＵＴ）の位相を調整する。
【００４４】
本発明によるデータ伝送システムは、マスタ側クロック信号（ＣＬＫＭ）が示すマスタ側サンプリングタイミングで伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）を出力するマスタデバイス（１０）と、スレーブ側クロック信号（ＣＬＫＳＩＮ）が示すスレーブ側サンプリングタイミングで伝送データ信号（ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍ）をサンプリングするスレーブデバイス（３０）とを含むデータ伝送システムである。当該データ伝送システムにおいて、マスタデバイス（１０）は、マスタ側サンプリングタイミングから所定のタイミング差だけずれた目標タイミングを示すタイミング基準信号（ＳＰＨＭ→Ｓ）を出力する。スレーブデバイス（３０）は、スレーブ側サンプリングタイミングと目標タイミングとが実質的に一致するようにスレーブ側クロック信号（ＣＬＫＳＩＮ）の位相を調整する。
【００４５】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明による実施の形態のデータ伝送システムを説明する。
【００４６】
実施の第１形態：
図１は、本発明の実施の第１形態のデータ伝送システムの構成を示す。当該データ伝送システムは、マスタデバイス１０と、ｎ個のスレーブデバイス３０１〜３０ｎとを備えている。スレーブデバイス３０１〜３０ｎは、総称して、スレーブデバイス３０と記載される。マスタデバイス１０とスレーブデバイス３０とは、いずれも、入力バス５１と、出力バス５２と、レジスタ入出力バス５３と、クロックライン５４と、タイミング基準信号伝送バス５５とに接続されている。クロックライン５４には、クロック発生回路５６が接続されている。クロック発生回路５６は、クロックライン５４にクロック信号ＣＬＫを供給する。
【００４７】
図２は、マスタデバイス１０と、スレーブデバイス３０の構成を示す。マスタデバイス１０は、内部クロック発生回路１１、ｍ個の入力回路１２１〜１２ｍ、タイミング比較回路１３、レジスタ入出力回路１４、ｍ個の出力回路１５１〜１５ｍ、及びタイミング基準信号発生回路１６を含む。タイミング比較回路１３は、半データシフト回路１７と分周回路１８と位相比較用入力回路１９とを含む。タイミング基準信号発生回路１６は、半データシフト回路２０とタイミング基準信号出力回路２１とを含む。
【００４８】
内部クロック発生回路１１は、クロックライン５４に接続され、クロック信号ＣＬＫが入力されている。内部クロック発生回路１１は、クロック信号ＣＬＫを使用して、クロック信号ＣＬＫと実質的に同一の周波数を有するマスタ側クロック信号ＣＬＫＭを発生する。
【００４９】
入力回路１２１〜１２ｍ、タイミング比較回路１３、及びレジスタ入出力回路１４は、スレーブデバイス３０が出力するデータを受け取る処理を行う回路群である。入力回路１２１〜１２ｍ、タイミング比較回路１３、及びレジスタ入出力回路１４は、マスタ側データ入力系１０Ａと総称される。
【００５０】
出力回路１５１〜１５ｍとタイミング基準信号発生回路１６とは、スレーブデバイス３０にデータを出力する処理を行う回路群である。出力回路１５１〜１５ｍとタイミング基準信号発生回路１６とは、マスタ側データ出力系１０Ｂと総称される。
【００５１】
スレーブデバイス３０は、初段アンプ３１と、スレーブ側出力用クロック生成回路３２と、出力回路３３１〜３３ｍと、タイミング基準信号出力回路３４と、レジスタ入出力回路３５と、スレーブ側入力用クロック生成回路３６と、ｍ個の入力回路３７１〜３７ｍと、タイミング比較回路３８とを含む。スレーブ側入力用クロック生成回路３６は、カウンタ４１と遅延回路４２とを含む。タイミング比較回路３８は、分周回路４３と、位相比較用入力回路４４とを含む。
【００５２】
初段アンプ３１は、クロックライン５４に接続されている。初段アンプ３１は、クロック信号ＣＬＫを使用して、クロック信号ＣＬＫと実質的に同一の周波数を有するスレーブ側クロック信号ＣＬＫＳを発生する。スレーブ側クロック信号ＣＬＫＳとマスタ側クロック信号ＣＬＫＭとは、実質的に同一の周波数を有することになる。
【００５３】
スレーブ側出力用クロック生成回路３２と、出力回路３３１〜３３ｍと、タイミング基準信号出力回路３４と、レジスタ入出力回路３５とは、マスタデバイス１０にデータを伝送する処理を行う回路群である。スレーブ側出力用クロック生成回路３２と、出力回路３３１〜３３ｍと、タイミング基準信号出力回路３４と、レジスタ入出力回路３５とは、スレーブ側データ出力系３０Ａと総称される。
【００５４】
スレーブ側入力用クロック生成回路３６と、入力回路３７１〜３７ｍと、タイミング比較回路３８とは、マスタデバイス１０が出力するデータを受け取る処理を行う回路群である。スレーブ側入力用クロック生成回路３６と、入力回路３７１〜３７ｍと、タイミング比較回路３８とは、スレーブ側データ入力系３０Ｂと総称される。
【００５５】
まず、マスタデバイス１０とスレーブデバイス３０とに含まれる各回路のうち、スレーブデバイス３０からマスタデバイス１０にデータを伝送する動作に関連する回路群であるスレーブ側データ出力系３０Ａとマスタ側データ入力系１０Ａとについて説明する。
【００５６】
スレーブ側データ出力系３０Ａのスレーブ側出力用クロック生成回路３２は、スレーブ側クロック信号ＣＬＫＳを遅延して、スレーブ側クロック信号ＣＬＫＳＯＵＴを生成する。スレーブ側出力用クロック生成回路３２は、カウンタ３９と遅延回路４０とを含む。カウンタ３９は、カウンタ値Ｃ１を保持する。遅延回路４０は、カウンタ３９が保持するカウンタ値Ｃ１に対応する遅延時間だけスレーブ側クロック信号ＣＬＫＳを遅延し、スレーブ側クロック信号ＣＬＫＳＯＵＴとして出力する。遅延回路４０は、カウンタ値Ｃ１が大きいほど、遅延時間を大きくする。スレーブ側クロック信号ＣＬＫＳＯＵＴは、出力回路３３１〜３３ｍに供給される。
【００５７】
出力回路３３１〜３３ｍは、スレーブ側クロック信号ＣＬＫＳＯＵＴに同期してそれぞれデータＤ１Ｓ〜ＤｍＳをサンプリングし、それぞれデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍを出力する。データＤ１Ｓ〜ＤｍＳは、スレーブデバイス３０からマスタデバイス１０に伝送されるべきデータである。データＤ１Ｓ〜ＤｍＳは、”０”又は”１”のいずれかの値をとる。出力回路３３１〜３３ｍは、”０”であるデータＤ１Ｓ〜ＤｍＳをサンプリングした場合、データ信号ＳＤ１Ｓ→Ｍを”Ｌ”レベルにし、”１”であるデータＤ１Ｓ〜ＤｍＳをサンプリングした場合、データ信号ＳＤ１Ｓ→Ｍを”Ｈ”レベルにして出力する。データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍが”Ｈ”レベルと”Ｌ”レベルとの間を遷移するタイミングは、スレーブ側クロック信号ＣＬＫＳＯＵＴの立ち下がりエッジのタイミングに対して出力回路３３１〜３３ｍの遅延時間Δｔ１だけ遅れたタイミングである。
【００５８】
データＤ１Ｓ〜ＤｍＳが”０”と”１”とが交互に繰り返されている場合、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍは、”Ｈ”レベルと”Ｌ”レベルの間を一定の時間間隔で遷移する。その時間間隔を、出力回路３３１〜３３ｍの出力周期と定義する。この定義に従えば、出力回路３３１〜３３ｍの出力周期は、スレーブ側クロック信号ＣＬＫＳＯＵＴの立ち下がりエッジの時間間隔に等しい。
【００５９】
出力回路３３１〜３３ｍは、それぞれデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍを、それぞれ出力端子４５１〜４５ｍに出力する。出力端子４５１〜４５ｍは、入力バス５１に含まれる入力バス信号線５１１〜５１ｍに、それぞれ接続されている。入力バス信号線５１１〜５１ｍは、それぞれデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍを、マスタデバイス１０に伝送する。マスタデバイス１０は、入力端子２２１〜２２ｍを有する。入力端子２２１〜２２ｍは、それぞれ、入力バス信号線５１１〜５１ｍに接続されている。入力端子２２１〜２２ｍには、それぞれ、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍが入力される。
【００６０】
入力回路１２１〜１２ｍは、スレーブデバイス３０からマスタデバイス１０に送信される伝送データＤ１Ｓ〜ＤｍＳを受け取る。入力回路１２１〜１２ｍは、マスタ側クロック信号ＣＬＫＭが指示するサンプリングタイミングで、入力端子２２１〜２２ｍに入力されるデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングする。入力回路１２１〜１２ｍは、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジをトリガとしてデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングする。
【００６１】
マスタ側クロック信号ＣＬＫＭと、前述のスレーブ側クロック信号ＣＬＫＳＯＵＴとは、いずれも、クロック信号ＣＬＫに基づいて生成され、それらの周期は一致する。従って、入力回路１２１〜１２ｍがデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングするサンプリング周期は、出力回路３３１〜３３ｍの出力周期と一致する。入力回路１２１〜１２ｍがデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングするサンプリング周期と、出力回路３３１〜３３ｍの出力周期が一致することは、スレーブデバイス３０からマスタデバイス１０にデータを適切に伝送する上で重要である。ここで、入力回路１２１〜１２ｍがデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングするサンプリング周期、即ち、出力回路３３１〜３３ｍの出力周期を、以下では周期ＴＳ→Ｍと表記する。
【００６２】
また、スレーブデバイス３０からマスタデバイス１０にデータを適切に伝送する場合、入力回路１２１〜１２ｍがデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングする際のマスタ側クロック信号ＣＬＫＭに対するセットアップ時間ｔｓ及びホールド時間ｔｈのマージンが確保されることが望ましい。そこで、当該データ伝送システムでは、セットアップ時間ｔｓ及びホールド時間ｔｈのマージンを確保するために、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相が、以下に述べられるようにして調整される。
【００６３】
スレーブ側クロック信号ＣＬＫＳＯＵＴは、タイミング基準信号出力回路３４に供給される。タイミング基準信号出力回路３４は、スレーブ側クロック信号ＣＬＫＳＯＵＴの立ち下がりエッジをトリガとして位相調整用データＤＰＨＳをサンプリングし、タイミング基準信号ＳＰＨＳ→Ｍを出力する。位相調整用データＤＰＨＳは、”０”と”１”とが、交互に繰り返されたデータである。位相調整用データＤＰＨＳをサンプリングして生成されたタイミング基準信号ＳＰＨＳ→Ｍは、スレーブ側クロック信号ＣＬＫＳＯＵＴの２分の１の周波数を有する信号になる。タイミング基準信号出力回路３４は、タイミング基準信号ＳＰＨＳ→Ｍを、出力端子４６に出力する。出力端子４６は、タイミング基準信号伝送バス５５に含まれるタイミング基準信号伝送バスライン５５１に接続されている。タイミング基準信号伝送バスライン５５１は、タイミング基準信号ＳＰＨＳ→Ｍをマスタデバイス１０に伝送する。マスタデバイス１０は、入力端子２３を有する。入力端子２３は、タイミング基準信号伝送バスライン５５１に接続されている。入力端子２３には、タイミング基準信号ＳＰＨＳ→Ｍが入力される。
【００６４】
タイミング基準信号ＳＰＨＳ→Ｍを生成するタイミング基準信号出力回路３４は、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをそれぞれ出力する出力回路３３１〜３３ｍと、実質的に同一の回路構成を有する。更に、タイミング基準信号伝送バスライン５５１と、入力バス信号線５１１〜５１ｍとは、実質的に同一の配線長を有し、同一の遅延時間を有する。
【００６５】
これにより、入力端子２２１〜２２ｍにおいて、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍが”Ｌ”レベルと”Ｈ”レベルとの間を遷移する遷移タイミングと、入力端子２３において、タイミング基準信号ＳＰＨＳ→Ｍが”Ｌ”レベルと”Ｈ”レベルとの間を遷移する遷移タイミングとが、実質的に一致することになる。図３は、スレーブ側クロック信号ＣＬＫＳＯＵＴ、データ信号ＳＤ１Ｓ→Ｍ及びタイミング基準信号ＳＰＨＳ→Ｍの波形を示す。実質的に同一の構成を有するタイミング基準信号出力回路３４と出力回路３３１〜３３ｍとは、実質的に同一の遅延時間Δｔ１を有する。データ信号ＳＤ１Ｓ→Ｍ及びタイミング基準信号ＳＰＨＳ→Ｍは、それぞれ出力端子４５１、出力端子４６において、いずれも、スレーブ側クロック信号ＣＬＫＳＯＵＴの立ち下がりエッジから遅延時間Δｔ１だけ遅れて”Ｌ”レベルと”Ｈ”レベルの間を遷移する。更に、タイミング基準信号伝送バスライン５５１と、入力バス信号線５１１とは、実質的に、同一の遅延時間Δｔ２を有する。入力バス信号線５１１により入力端子２２１に伝送されるデータ信号ＳＤ１Ｓ→Ｍと、タイミング基準信号伝送バスライン５５１により入力端子２３に伝送されるタイミング基準信号ＳＰＨＳ→Ｍとは、それぞれ入力端子２２１、入力端子２３において、いずれもスレーブ側クロック信号ＣＬＫＳＯＵＴの立ち下がりエッジから遅延時間Δｔ１＋Δｔ２だけ遅れて”Ｌ”レベルと”Ｈ”レベルの間を遷移する。このように、入力端子２３に入力されたタイミング基準信号ＳＰＨＳ→Ｍが”Ｌ”レベルと”Ｈ”レベルとの間を遷移する遷移タイミングは、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍが”Ｌ”レベルと”Ｈ”レベルとの間を遷移する遷移タイミングと実質的に同一になる。
【００６６】
タイミング比較回路１３は、タイミング基準信号ＳＰＨＳ→Ｍとマスタ側クロック信号ＣＬＫＭとに基づいて、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相を調整する指示をするための位相調整指示信号ＳＡＤＪＯＵＴを生成する。位相調整指示信号ＳＡＤＪＯＵＴは、レジスタ入出力回路１４、レジスタ入出力バス５３、及びレジスタ入出力回路３５を介して、スレーブ側出力用クロック生成回路３２のカウンタ３９に入力される。
【００６７】
カウンタ３９は、位相調整指示信号ＳＡＤＪＯＵＴに基づいてそれが保持するカウンタ値Ｃ１を調整する。カウンタ３９は、位相調整指示信号ＳＡＤＪＯＵＴが”１”であると、カウンタ値Ｃ１を小さくする。カウンタ値Ｃ１が小さくなると、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相は、早められる。カウンタ３９は、位相調整指示信号ＳＡＤＪＯＵＴが”０”であると、カウンタ値Ｃ１を大きくする。カウンタ値Ｃ１が大きくなると、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相は、遅くされる。
【００６８】
スレーブ側クロック信号ＣＬＫＳＯＵＴの位相は、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間にあるように定められる。なぜなら、入力回路１２１〜１２ｍが、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングする場合、図４（ｃ）に示されているように、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間にあるようにスレーブ側クロック信号ＣＬＫＳＯＵＴの位相が定められれば、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングする際のセットアップ時間及びホールド時間のマージンが最大になるからである。
【００６９】
タイミング比較回路１３は、以下のような動作を行って、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間になるように位相調整指示信号ＳＡＤＪＯＵＴを生成する。
【００７０】
タイミング比較回路１３に含まれる半データシフト回路１７は、マスタ側クロック信号ＣＬＫＭを、サンプリング周期ＴＳ→Ｍの２分の１だけ遅延する。半データシフト回路１７は、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングと、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングとのタイミング差を設定する役割を果たす。半データシフト回路１７は、そのタイミング差が、サンプリング周期ＴＳ→Ｍの２分の１になるように、マスタ側クロック信号ＣＬＫＭを、サンプリング周期ＴＳ→Ｍの２分の１だけ遅延する。
【００７１】
分周回路１８は、遅延されたマスタ側クロック信号ＣＬＫＭを分周し、マスタ側クロック信号ＣＬＫＭの２分の１の周波数を有する分周クロック信号ＣＬＫＭ１を生成する。このようにして生成された分周クロック信号ＣＬＫＭ１は、図４に示されているように、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジの中間のタイミングで、”Ｈ”レベルと”Ｌ”レベルの間を遷移する。
【００７２】
位相比較用入力回路１９は、分周クロック信号ＣＬＫＭ１が”Ｈ”レベルから”Ｌ”レベルに立ち下がる時にタイミング基準信号ＳＰＨＳ→Ｍをサンプリングし、位相調整指示信号ＳＡＤＪＯＵＴを生成する。位相比較用入力回路１９は、図４（ａ）に示されているように、タイミング基準信号ＳＰＨＳ→Ｍが”Ｈ”レベルであるときに分周クロック信号ＣＬＫＭ１が立ち下がると、位相調整指示信号ＳＡＤＪＯＵＴとして”１”を出力する。位相比較用入力回路１９は、、図４（ｂ）に示されているように、タイミング基準信号ＳＰＨＳ→Ｍが”Ｌ”レベルであるときに分周クロック信号ＣＬＫＭ１が立ち下がると、位相調整指示信号ＳＡＤＪＯＵＴとして”０”を出力する。このようにして生成されたタイミング基準信号ＳＰＨＳ→Ｍは、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングよりも時間的に前か後かに対応して”１”又は”０”の値をとる。
【００７３】
図４（ａ）に示されているように、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングが、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングよりも時間的に遅い場合、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相は、早められる必要がある。何故なら、マスタ側クロック信号ＣＬＫＭに対するタイミング基準信号ＳＰＨＳ→Ｍのセットアップ時間、即ち、マスタ側クロック信号ＣＬＫＭに対するデータ信号ＳＤ１Ｓ→Ｍのセットアップ時間ｔｓが、ホールド時間ｔｈに比べて小さくなっているからである。この場合、位相比較用入力回路１９は、位相調整指示信号ＳＡＤＪＯＵＴを”１”にして出力する。位相調整指示信号ＳＡＤＪＯＵＴが”１”であるのに対応して、カウンタ３９は、カウンタ値Ｃ１を小さくする。カウンタ値Ｃ１が小さくなると、遅延回路４０の遅延時間が小さくなり、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相が早められる。
【００７４】
一方、図４（ｂ）に示されているように、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングが、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングよりも時間的に遅い場合、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相は、遅くされる必要がある。何故なら、マスタ側クロック信号ＣＬＫＭに対するタイミング基準信号ＳＰＨＳ→Ｍのセットアップ時間、即ち、マスタ側クロック信号ＣＬＫＭに対するデータ信号ＳＤ１Ｓ→Ｍのセットアップ時間ｔｓが、ホールド時間ｔｈに比べて大きくなっているからである。この場合、位相比較用入力回路１９は、位相調整指示信号ＳＡＤＪＯＵＴを”０”にして出力する。位相調整指示信号ＳＡＤＪＯＵＴが”０”であるのに対応して、カウンタ３９は、カウンタ値Ｃ１を大きくする。カウンタ値Ｃ１が大きくなると、遅延回路４０の遅延時間が大きくなり、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相が早められる。
【００７５】
更に、図４（ｃ）に示されているように、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングが、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングと実質的に一致する場合、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相は、そのままに維持されることが望ましい。この場合、分周クロック信号ＣＬＫＭ１が”Ｈ”レベルから”Ｌ”レベルに立ち下がるタイミングと、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングとが一致するため、位相比較用入力回路１９が生成する位相調整指示信号ＳＡＤＪＯＵＴは、ランダムに”０”又は”１”になる。位相調整指示信号ＳＡＤＪＯＵＴが”０”になる確率と、位相調整指示信号ＳＡＤＪＯＵＴが”１”になる確率とは、概ね同じである。このような場合、カウンタ３９は、カウンタ値Ｃ１を変更しない。
【００７６】
このとき、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングが、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングと実質的に一致し、位相調整指示信号ＳＡＤＪＯＵＴがランダムに”０”又は”１”になる場合と、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングが、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングとずれて位相調整指示信号ＳＡＤＪＯＵＴが”０”又は”１”となる場合とは、区別されなくてはならない。そのためカウンタ３９は、所定の回数だけ連続してタイミング基準信号ＳＰＨＳ→Ｍが”０”であるとき、カウンタ値Ｃ１を大きくする。更に、カウンタ３９は、所定の回数だけ連続してタイミング基準信号ＳＰＨＳ→Ｍが”１”であるとき、カウンタ値Ｃ１を小さくする。
【００７７】
スレーブ側出力用クロック生成回路３２は、以上に述べられたようにして生成された位相調整指示信号ＳＡＤＪＯＵＴに基づいて、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングが、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングと実質的に一致するようにスレーブ側クロック信号ＣＬＫＳＯＵＴの位相を調整する。これにより、入力回路１２１〜１２ｍがデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングする際のセットアップ時間及びホールド時間のマージンが最大にされ、スレーブデバイス３０からマスタデバイス１０にデータを伝送する際の信頼性が向上する。
【００７８】
続いて、マスタデバイス１０からスレーブデバイス３０にデータを伝送する動作に関連する回路群であるマスタ側データ出力系１０Ｂとスレーブ側データ入力系３０Ｂとについて、図２を参照しながら説明する。
【００７９】
出力回路１５１〜１５ｍは、マスタ側クロック信号ＣＬＫＭに同期してそれぞれデータＤ１Ｍ〜ＤｍＭをサンプリングし、それぞれデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓを出力する。データＤ１Ｍ〜ＤｍＭが”Ｈ”レベルと”Ｌ”レベルとの間を遷移するタイミングは、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングに対して、出力回路１５１〜１５ｍの遅延時間Δｔ１だけ遅れたタイミングである。
【００８０】
データＤ１Ｍ〜ＤｍＭが”０”と”１”とが交互に繰り返されている場合、データ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓは、”Ｈ”レベルと”Ｌ”レベルの間を一定の時間間隔で遷移する。その時間間隔を、出力回路１５１〜１５ｍの出力周期と定義する。この定義に従えば、出力回路１５１〜１５ｍの出力周期は、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジの時間間隔に等しい。
【００８１】
出力回路１５１〜１５ｍは、データ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓを、出力端子２４１〜２４ｍに出力する。出力端子２４１〜２４ｍは、出力バス５２に含まれる出力バス信号線５２１〜５２ｍに、それぞれ接続されている。出力バス信号線５２１〜５２ｍは、それぞれデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓを、スレーブデバイス３０に伝送する。スレーブデバイス３０は、入力端子４７１〜４７ｍを有する。入力端子４７１〜４７ｍは、それぞれ、出力バス信号線５２１〜５２ｍに接続されている。出力バス信号線５２１〜５２ｍには、それぞれ、データ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓが入力される。
【００８２】
入力回路３７１〜３７ｍは、マスタデバイス１０からスレーブデバイス３０に送信される伝送データＤ１Ｍ〜ＤｍＭを受け取る。入力回路３７１〜３７ｍは、スレーブ側クロック信号ＣＬＫＳＩＮが指示するサンプリングタイミングで、入力端子４７１〜４７ｍに入力されるデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングする。入力端子４７１〜４７ｍは、スレーブ側クロック信号ＣＬＫＳＩＮの立ち下がりエッジをトリガとして、データ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングする。
【００８３】
スレーブ側クロック信号ＣＬＫＳＩＮは、スレーブ側入力用クロック生成回路３６によりスレーブ側クロック信号ＣＬＫＳが遅延されることにより生成される。スレーブ側入力用クロック生成回路３６は、カウンタ４１と遅延回路４２とを含む。カウンタ４１は、カウンタ値Ｃ２を保持する。遅延回路４２は、カウンタ４１が保持するカウンタ値Ｃ２に対応する遅延時間だけスレーブ側クロック信号ＣＬＫＳを遅延し、スレーブ側クロック信号ＣＬＫＳＩＮとして出力する。遅延回路４２は、カウンタ値Ｃ２が大きいほど、遅延時間を大きくする。遅延回路４２により生成されたスレーブ側クロック信号ＣＬＫＳＩＮは、入力回路３７１〜３７ｍに出力される。入力回路３７１〜３７ｍは、スレーブ側クロック信号ＣＬＫＳＩＮが立ち下がった時、データ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングする。
【００８４】
マスタ側クロック信号ＣＬＫＭと、前述のスレーブ側クロック信号ＣＬＫＳＩＮとは、いずれも、クロック信号ＣＬＫに基づいて生成され、それらの周期は一致する。従って、入力回路３７１〜３７ｍがデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングするサンプリング周期は、出力回路１５１〜１５ｍの出力周期と一致する。入力回路３７１〜３７ｍがデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングするサンプリング周期と、出力回路１５１〜１５ｍの出力周期とが一致することは、マスタデバイス１０からスレーブデバイス３０にデータを適切に伝送する上で重要である。入力回路３７１〜３７ｍがデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングするサンプリング周期、即ち、出力回路１５１〜１５ｍの出力周期は、以下、周期ＴＭ→Ｓと表記される。
【００８５】
更に、マスタデバイス１０からスレーブデバイス３０にデータを適切に伝送するためには、入力回路３７１〜３７ｍがデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングする際のセットアップ時間及びホールド時間のマージンが確保されることが望ましい。そこで、当該データ伝送システムでは、セットアップ時間及びホールド時間のマージンを確保するために、スレーブ側クロック信号ＣＬＫＳＩＮの位相が、以下に述べられるようにして調整される。
【００８６】
マスタ側クロック信号ＣＬＫＭは、タイミング基準信号発生回路１６に供給される。タイミング基準信号発生回路１６は、マスタ側クロック信号ＣＬＫＭに基づいて、タイミング基準信号ＳＰＨＭ→Ｓを生成する。タイミング基準信号発生回路１６は、半データシフト回路２０とタイミング基準信号出力回路２１とを含む。
【００８７】
半データシフト回路２０は、マスタ側クロック信号ＣＬＫＭをサンプリング周期ＴＭ→Ｓの２分の１だけ遅延して遅延クロック信号ＣＬＫＭ２を生成する。
【００８８】
タイミング基準信号出力回路２１は、遅延クロック信号ＣＬＫＭ２の立ち下がりエッジをトリガとして位相調整用データＤＰＨＭをサンプリングし、タイミング基準信号ＳＰＨＭ→Ｓを出力する。位相調整用データＤＰＨＭは、”０”と”１”とが、交互に繰り返されたデータである。位相調整用データＤＰＨＭをサンプリングして生成されたタイミング基準信号ＳＰＨＭ→Ｓは、マスタ側クロック信号ＣＬＫＭの２分の１の周波数を有する信号になる。後述されるように、スレーブ側クロック信号ＣＬＫＳＩＮの位相は、このようにして生成されたタイミング基準信号ＳＰＨＭ→Ｓに基づいて調整される。
【００８９】
タイミング基準信号出力回路２１は、タイミング基準信号ＳＰＨＭ→Ｓを、出力端子２５に出力する。出力端子２５は、タイミング基準信号伝送バス５５に含まれるタイミング基準信号伝送バスライン５５２に接続されている。タイミング基準信号伝送バスライン５５２は、タイミング基準信号ＳＰＨＭ→Ｓをスレーブデバイス３０に伝送する。スレーブデバイス３０は、入力端子４８を有する。入力端子４８は、タイミング基準信号伝送バスライン５５２に接続されている。入力端子４８には、タイミング基準信号ＳＰＨＭ→Ｓが入力される。
【００９０】
タイミング基準信号ＳＰＨＭ→Ｓを生成するタイミング基準信号出力回路２１は、データ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをそれぞれ出力する出力回路１５１〜１５ｍと、実質的に同一の回路構成を有する。更に、タイミング基準信号伝送バスライン５５２と、出力バス信号線５２１〜５２ｍとは、実質的に同一の配線長を有し、同一の遅延時間を有する。
【００９１】
これにより、入力端子４８において、タイミング基準信号ＳＰＨＭ→Ｓが”Ｌ”レベルと”Ｈ”レベルとの間を遷移する遷移タイミングは、入力回路３７１〜３７ｍがデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングする際のセットアップ時間及びホールド時間のマージンが最も大きくなるタイミングを示すことになる。
【００９２】
図５は、マスタ側クロック信号ＣＬＫＭ、データ信号ＳＤ１Ｍ→Ｓ及びタイミング基準信号ＳＰＨＭ→Ｓの波形を示す。実質的に同一の構成を有するタイミング基準信号出力回路２１と出力回路１５１〜１５ｍとは、実質的に同一の遅延時間Δｔ１を有する。データ信号ＳＤ１Ｍ→Ｓは、出力端子２４１において、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジから遅延時間Δｔ１だけ遅れて”Ｌ”レベルと”Ｈ”レベルの間を遷移する。タイミング基準信号ＳＰＨＭ→Ｓは、出力端子２５において、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジから、時間（ＴＭ→Ｓ／２）＋Δｔ１だけ遅れて”Ｌ”レベルと”Ｈ”レベルの間を遷移する。ＴＭ→Ｓは、前述されているように、出力回路１５１〜１５ｍ及び入力回路３７１〜３７ｍのサンプリング周期である。出力端子２４１においてデータ信号ＳＤ１Ｍ→Ｓが、”Ｌ”レベルと”Ｈ”レベルの間を遷移するタイミングと、出力端子２５においてタイミング基準信号ＳＰＨＭ→Ｓが”Ｌ”レベルと”Ｈ”レベルの間を遷移するタイミングとは、サンプリング周期ＴＭ→Ｓ／２だけずれている。
【００９３】
更に、タイミング基準信号伝送バスライン５５２と、入力バス信号線５２１とは、実質的に、同一の遅延時間Δｔ２を有する。入力バス信号線５１１により入力端子４７１に伝送されるデータ信号ＳＤ１Ｍ→Ｓは、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジから遅延時間Δｔ１＋Δｔ２だけ遅れて”Ｌ”レベルと”Ｈ”レベルとの間を遷移する。一方、タイミング基準信号ＳＰＨＭ→Ｓは、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジから、時間（ＴＭ→Ｓ／２）＋Δｔ１＋Δｔ２だけ遅れて”Ｌ”レベルと”Ｈ”レベルとの間を遷移する。従って、入力端子４７１においてデータ信号ＳＤ１Ｍ→Ｓが、”Ｌ”レベルと”Ｈ”レベルの間を遷移するタイミングと、入力端子４８においてタイミング基準信号ＳＰＨＭ→Ｓが”Ｌ”レベルと”Ｈ”レベルの間を遷移するタイミングとは、サンプリング周期ＴＭ→Ｓ／２だけずれている。データ信号ＳＤ１Ｍ→Ｓが”Ｌ”レベルと”Ｈ”レベルの間を遷移するタイミングからサンプリング周期ＴＭ→Ｓの半分だけずれているタイミングで、入力回路３７１がデータ信号ＳＤ１Ｍ→Ｓをサンプリングすると、セットアップ時間ｔｓ及びホールド時間ｔｈのマージンは、最大になる。このように、入力端子４８においてタイミング基準信号ＳＰＨＭ→Ｓが”Ｌ”レベルと”Ｈ”レベルの間を遷移するタイミングで、入力回路３７１〜３７ｍがデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングすることにより、サンプリングの際のセットアップ時間及びホールド時間のマージンが最も大きくなる。
【００９４】
データ信号ＳＤ１Ｍ→Ｓが、”Ｌ”レベルと”Ｈ”レベルの間を遷移するタイミングと、タイミング基準信号ＳＰＨＭ→Ｓが”Ｌ”レベルと”Ｈ”レベルの間を遷移するタイミングとのタイミング差は、半データシフト回路２０の遅延時間により定まる。半データシフト回路２０の遅延時間がサンプリング周期ＴＭ→Ｓの半分であることにより、そのタイミング差は、サンプリング周期ＴＭ→Ｓの半分になる。
【００９５】
図２に示されているように、タイミング比較回路３８は、スレーブ側クロック信号ＣＬＫＳＩＮとタイミング基準信号ＳＰＨＭ→Ｓとに基づいて、スレーブ側クロック信号ＣＬＫＳＩＮの位相を調整する指示をするための位相調整指示信号ＳＡＤＪＩＮを生成し、スレーブ側入力用クロック生成回路３６に出力する。スレーブ側入力用クロック生成回路３６のカウンタ４１は、位相調整指示信号ＳＡＤＪＩＮに基づいて、それが保持するカウンタ値Ｃ２を調整する。カウンタ４１は、位相調整指示信号ＳＡＤＪＩＮが”０”であると、カウンタ値Ｃ２を小さくする。カウンタ値Ｃ２が小さくなると、スレーブ側クロック信号ＣＬＫＳＩＮの位相は、早められる。カウンタ４１は、位相調整指示信号ＳＡＤＪＯＵＴが”１”であると、カウンタ値Ｃ２を大きくする。カウンタ値Ｃ２が大きくなると、スレーブ側クロック信号ＣＬＫＳＩＮの位相は、遅くされる。
【００９６】
スレーブ側クロック信号ＣＬＫＳＩＮの位相は、スレーブ側クロック信号ＣＬＫＳＩＮの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＭ→Ｓが”Ｌ”レベルと”Ｈ”レベルとの間を遷移するタイミングに一致するように定められる。これにより、入力回路３７１〜３７ｍが、スレーブ側クロック信号ＣＬＫＳＩＮによりデータデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングする際、セットアップ時間及びホールド時間は、ともに最大になる。
【００９７】
タイミング比較回路３８は、以下のような動作を行って、スレーブ側クロック信号ＣＬＫＳＩＮの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＭ→Ｓが”Ｌ”レベルと”Ｈ”レベルとの間を遷移するタイミングに一致するように、位相調整指示信号ＳＡＤＪＩＮを生成する。
【００９８】
タイミング比較回路３８に含まれる分周回路４３は、スレーブ側クロック信号ＣＬＫＳＩＮを分周し、スレーブ側クロック信号ＣＬＫＳＩＮの２分の１の周波数を有する分周クロック信号ＣＬＫＳＩＮ１を生成する。位相比較用入力回路４４は、分周クロック信号ＣＬＫＳＩＮ１が”Ｈ”レベルから”Ｌ”レベルに立ち下がる時にタイミング基準信号ＳＰＨＭ→Ｓをサンプリングし、位相調整指示信号ＳＡＤＪＩＮを生成する。位相比較用入力回路４４は、図６に示されているように、タイミング基準信号ＳＰＨＭ→Ｓが”Ｈ”レベルであるときに分周クロック信号ＣＬＫＭ１が立ち下がると、位相調整指示信号ＳＡＤＪＩＮとして”１”を出力する。また、位相比較用入力回路４４は、タイミング基準信号ＳＰＨＭ→Ｓが”Ｌ”レベルであるときに分周クロック信号ＣＬＫＳＩＮ１が立ち下がると、位相調整指示信号ＳＡＤＪＩＮとして”０”を出力する。このようにして生成されたタイミング基準信号ＳＰＨＭ→Ｓは、スレーブ側クロック信号ＣＬＫＳＩＮの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングよりも時間的に前か後かに対応して”１”又は”０”の値をとる。
【００９９】
図６に示されているように、タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングが、分周クロック信号ＣＬＫＳＩＮ１の立ち下がりエッジのタイミングよりも時間的に遅い場合、スレーブ側クロック信号ＣＬＫＳＩＮの位相は、遅くされる必要がある。この場合、位相比較用入力回路４４は、位相調整指示信号ＳＡＤＪＩＮを”１”にして出力する。位相調整指示信号ＳＡＤＪＩＮが”１”であるのに対応して、カウンタ４１は、カウンタ値Ｃ２を増加する。カウンタ値Ｃ２が大きくなると、遅延回路４２の遅延時間が大きくなり、スレーブ側クロック信号ＣＬＫＳＩＮの位相が遅くされる。スレーブ側クロック信号ＣＬＫＳＩＮの位相は、位相調整信号ＳＰＨＭ→Ｓが遷移するタイミングが、分周クロック信号ＣＬＫＳＩＮ１の立ち下がりエッジのタイミングと一致するように調節される。
【０１００】
タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングの中間のタイミングが、スレーブ側クロック信号ＣＬＫＳＩＮの立ち下がりエッジのタイミングよりも時間的に早い場合、位相比較用入力回路４４は、位相調整指示信号ＳＡＤＪＩＮを”０”にして出力する。ＳＡＤＪＩＮが”０”であるのに対応して、カウンタ４１は、カウンタ値Ｃ２を減少する。カウンタ値Ｃ２が小さくなると、遅延回路４２の遅延時間が小さくなり、スレーブ側クロック信号ＣＬＫＳＩＮの位相が早められる。これにより、スレーブ側クロック信号ＣＬＫＳＩＮの位相は、ＳＰＨＭ→Ｓが遷移するタイミングが、分周クロック信号ＣＬＫＳＩＮ１の立ち下がりエッジのタイミングと一致するように調節される。
【０１０１】
また、タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングが、分周クロック信号ＣＬＫＳＩＮ１の立ち下がりエッジのタイミングと実質的に一致する場合、位相比較用入力回路４４が生成する位相調整指示信号ＳＡＤＪＩＮは、ランダムに”０”又は”１”になる。スレーブ側クロック信号ＣＬＫＳＩＮの位相はそのままに維持される。
【０１０２】
このとき、タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングが、分周クロック信号ＣＬＫＳＩＮ１の立ち下がりエッジのタイミングと実質的に一致することにより位相調整指示信号ＳＡＤＪＩＮがランダムに”０”又は”１”になる場合と、タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングが、分周クロック信号ＣＬＫＳＩＮ１の立ち下がりエッジのタイミングとずれることにより位相調整指示信号ＳＡＤＪＩＮが”０”又は”１”となる場合とを区別するために、カウンタ４１は、所定の回数だけ連続してタイミング基準信号ＳＰＨＭ→Ｓが”０”であるとき、カウンタ値Ｃ２を小さくする。更に、カウンタ４１は、所定の回数だけ連続してタイミング基準信号ＳＰＨＭ→Ｓが”１”であるとき、カウンタ値Ｃ２を大きくする。
【０１０３】
スレーブ側入力用クロック生成回路３６は、以上に述べられたようにして生成された位相調整指示信号ＳＡＤＪＩＮに基づいて、タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングと分周クロック信号ＣＬＫＳＩＮ１の立ち下がりエッジのタイミングとが実質的に一致するようにスレーブ側クロック信号ＣＬＫＳＩＮの位相を調整する。これにより、入力回路３７１〜３７ｍがデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングする際のセットアップ時間及びホールド時間のマージンが最大にされ、マスタデバイス１０からスレーブデバイス３０にデータを伝送する際の信頼性が向上する。
【０１０４】
以上に説明されたように、本実施の形態のデータ転送システムでは、スレーブデバイス３０からマスターデバイス１０にデータが伝送される場合、タイミング基準信号ＳＰＨＳ→Ｍが”Ｌ”レベルと”Ｈ”レベルとの間を遷移するタイミングと、マスタ側クロック信号ＣＬＫＭとが立ち下がるタイミングとの差に基づいて生成される位相調整指示信号ＳＡＤＪＯＵＴに基づいて、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相が調整される。これにより、入力回路１２１〜１２ｍが、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍを、マスタ側クロック信号ＣＬＫＭでサンプリングする際のセットアップ時間及びホールド時間のマージンを最大にすることができる。
【０１０５】
更に、本実施の形態のデータ転送システムでは、マスタデバイス１０からスレーブデバイス３０にデータが伝送される場合、タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングと分周クロック信号ＣＬＫＳＩＮ１とが立ち下がるタイミングとの差から生成される位相調整指示信号ＳＡＤＪＩＮに基づいて、スレーブ側クロック信号ＣＬＫＳＩＮの位相が調整される。これにより、入力回路３７１〜３７ｍが、データ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをスレーブ側クロック信号ＣＬＫＳＩＮでサンプリングする際のセットアップ時間及びホールド時間のマージンを最大にすることができる。
【０１０６】
このとき、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相の調整と、スレーブ側クロック信号ＣＬＫＳＩＮの位相の調整とは、スレーブデバイス３０毎に独立して行われる。これにより、スレーブデバイス３０に含まれる初段アンプ３１の特性にバラツキがあっても、そのバラツキが、上述のセットアップ時間及びホールド時間のマージンに影響することはない。更に、初段アンプ３１の特性が、動作温度や、供給される電源電圧の動作条件によって変動しても、その変動が上述のセットアップ時間及びホールド時間のマージンに影響することはない。
【０１０７】
このとき、半データシフト回路１７がマスタデバイス１０に設けられていることにより、スレーブデバイス３０の特性バラツキが、入力回路１２１〜１２ｍが、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングする際のセットアップ時間及びホールド時間のマージンの劣化に結びつきにくくなる。仮に、半データシフト回路１７に相当する回路が、スレーブデバイス３０のそれぞれに設けられているとする。この場合、スレーブデバイス３０の特性のバラツキが、そのまま、セットアップ時間及びホールド時間のマージンの劣化に結びつく。このように、半データシフト回路１７がマスタデバイス１０に設けられていることは、セットアップ時間及びホールド時間のマージンの確保に寄与する。
【０１０８】
同様の理由から、半データシフト回路２０がマスタデバイス１０に設けられていることが、スレーブデバイス３０の特性バラツキが、入力回路３７１〜３７ｍが、データ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングする際のセットアップ時間及びホールド時間のマージンの劣化を招きにくくする。
【０１０９】
スレーブ側クロック信号ＣＬＫＳＯＵＴ及びスレーブ側クロック信号ＣＬＫＳＩＮとの位相の調整に使用されるタイミング基準信号ＳＰＨＳ→Ｍ及びタイミング基準信号ＳＰＨＭ→Ｓは、いずれのスレーブデバイス３０に伝送されるものであっても、また、いずれのスレーブデバイス３０からマスタデバイス１０に伝送られるものであっても、共通のタイミング基準信号伝送バス５５を介して伝送される。各スレーブデバイス３０からのタイミング基準信号ＳＰＨＳ→Ｍの伝送と、各スレーブデバイス３０へのタイミング基準信号ＳＰＨＭ→Ｓの伝送とは、時分割で行われる。
【０１１０】
図７に示されているように、まず、マスタデバイス１０とスレーブデバイス３０１との間で、タイミング基準信号ＳＰＨＳ→Ｍ及びタイミング基準信号ＳＰＨＭ→Ｓの伝送が行われ、スレーブデバイス３０１のスレーブ側クロック信号ＣＬＫＳＯＵＴ及びスレーブ側クロック信号ＣＬＫＳＩＮの位相の調整が行われる。続いて、マスタデバイス１０とスレーブデバイス３０２との間で、タイミング基準信号ＳＰＨＳ→Ｍ及びタイミング基準信号ＳＰＨＭ→Ｓの伝送が行われ、スレーブデバイス３０２のスレーブ側クロック信号ＣＬＫＳＯＵＴ及びスレーブ側クロック信号ＣＬＫＳＩＮの位相の調整が行われる。以下同様に、マスタデバイス１０と他のスレーブデバイス３０との間で、順次に、ＳＰＨＳ→Ｍ及びタイミング基準信号ＳＰＨＭ→Ｓの伝送が行われ、他のスレーブデバイス３０のスレーブ側クロック信号ＣＬＫＳＯＵＴ及びスレーブ側クロック信号ＣＬＫＳＩＮの位相の調整が行われる。
【０１１１】
このように、各スレーブデバイス３０からのタイミング基準信号ＳＰＨＳ→Ｍの伝送と、各スレーブデバイス３０へのタイミング基準信号ＳＰＨＭ→Ｓの伝送とが、時分割で行われることは、マスターデバイス１０と、スレーブデバイス３０との間の配線の数を減少する点で有効である。
【０１１２】
なお、本実施の形態では、上述されているとおり、タイミング基準信号ＳＰＨＳ→Ｍを生成するのに使用される位相調整用データＤＰＨＳは、”０”と”１”とが交互に繰り返されている。ここで位相調整用データＤＰＨＳは、連続したｎ１個の”０”と、連続したｎ１個の”１”とが交互に繰り返されるものであれば、上述の位相調整用データＤＰＨＳに限られない。ここで、ｎ１は１以上の自然数である。このとき、タイミング基準信号ＳＰＨＳ→Ｍは、スレーブ側クロック信号ＣＬＫＳＯＵＴの２×ｎ１分の１の周波数を有することになる。更に、分周回路１８は、マスタ側クロック信号ＣＬＫＭを２×ｎ１分の１の周波数に分周したものを分周クロック信号ＣＬＫＭ１として出力する分周回路に置換される。
【０１１３】
同様に、タイミング基準信号ＳＰＨＭ→Ｓを生成するのに使用される位相調整用データＤＰＨＭは、”連続したｎ２個の”０”と、連続したｎ２個の”１”とが交互に繰り返されるものであれば、上述の位相調整用データＤＰＨＭに限られない。ここでｎ２は、１以上の自然数である。このとき、分周回路４３は、スレーブ側クロック信号ＣＬＫＳＩＮを２×ｎ２分の１の周波数に分周したものを分周クロック信号ＣＬＫＳＩＮ１として出力する分周回路に置換される。
【０１１４】
また、本実施の形態のデータ伝送システムにおいては、上述されているように、マスタデバイス１０とスレーブデバイス３０とにそれぞれ含まれる出力回路１５１〜１５ｍ及び出力回路３０１〜３０ｍは、クロック信号の立ち下がりエッジをトリガとしてデータをサンプリングするとともに、それらに接続されている出力端子へ出力する。一方、マスタデバイス１０及びスレーブデバイス３０に含まれる入力回路１２１〜１２ｍ及び入力回路３７１〜３７ｍは、クロック信号の立ち下がりエッジをトリガとして入力端子に入力された信号をサンプリングするとともに、それらに接続されている内部回路に、その入力信号を出力する。出力回路１５１〜１５ｍ、出力回路３０１〜３０ｍ、入力回路１２１〜１２ｍ及び入力回路３７１〜３７ｍは、いずれも、それらの遅延時間を考慮に入れなければ、データのサンプリングとそのデータの出力を同時に行う入出力回路である。出力回路１５１〜１５ｍ、出力回路３０１〜３０ｍ、入力回路１２１〜１２ｍ及び入力回路３７１〜３７ｍは、このような入出力回路に限定されない。
【０１１５】
他の形態として、出力回路１５１〜１５ｍ、出力回路３０１〜３０ｍ、入力回路１２１〜１２ｍ及び入力回路３７１〜３７ｍには、フリップフロップからなるラッチ回路が使用されることが可能である。この場合、出力回路１５１〜１５ｍ、出力回路３０１〜３０ｍ、入力回路１２１〜１２ｍ及び入力回路３７１〜３７ｍは、クロック信号の立ち下がりエッジに同期して出力すべき新しいデータを取り込むと同時に、既に取り込んである前のデータを出力することになる。これは、前述された本実施の形態において、出力回路１５１〜１５ｍ、出力回路３０１〜３０ｍ、入力回路１２１〜１２ｍ及び入力回路３７１〜３７ｍの遅延時間Δｔ１が、マスタ側クロック信号ＣＬＫＭ及びスレーブ側クロック信号ＣＬＫＳの立ち下がりエッジの時間間隔に一致する場合に相当する。
【０１１６】
更に他の形態として、マスタデバイス１０に含まれる入力回路１２１〜１２ｍ及び出力回路１５１〜１５ｍ、並びに、スレーブデバイス３０に含まれる入力回路３７１〜３７ｍ及び出力回路３３１〜３３ｍがサンプリングを行うタイミングは、立ち上がりエッジと、立ち下がりエッジの両方をトリガとすることが可能である。この場合、サンプリング周期ＴＳ→Ｍ、ＴＭ→Ｓは、時間的に最近接する立ち上がりエッジと立ち下がりエッジとの時間間隔になる。更に、マスタデバイス１０に含まれる入力回路１２１〜１２ｍ及び出力回路１５１〜１５ｍ、並びに、スレーブデバイス３０に含まれる入力回路３７１〜３７ｍ及び出力回路３３１〜３３ｍがサンプリングを行うタイミングは、立ち上がりエッジをトリガとすることも可能である。
【０１１７】
実施の第２形態：
図９に示されている実施の第２形態のデータ伝送システムは、実施の第１形態のデータ伝送システムと、同様の構成を有する。実施の第２形態のデータ伝送システムでは、上述の実施の形態の位相調整用データＤＰＨＳ、ＤＰＨＭが、当該データ伝送システムの状況に応じて可変とされる点で、実施の第１形態のデータ伝送システムと異なる。これに伴い、マスタデバイス１０がマスタデバイス１１０に置換され、更にスレーブデバイス３０がスレーブデバイス１３０に置換される。
【０１１８】
マスタデバイス１１０は、マスタデバイス１０に、制御回路２６と位相調整用データ生成回路２７とが追加される構成を有する。マスタデバイス１１０の他の部分の構成は、マスタデバイス１０と同一であり、その構成要素には同一の符号が付されている。スレーブデバイス１３０は、スレーブデバイス３０に、位相調整用データ生成回路４９が追加される構成を有する。スレーブデバイス１３０の他の部分の構成は、スレーブデバイス３０と同一であり、その構成要素には同一の符号が付されている。
【０１１９】
本実施の形態では、タイミング基準信号ＳＰＨＳ→Ｍを生成するためにタイミング基準信号出力回路３４に入力される位相調整用データＤＰＨＳは、連続したｎ１個の”０”と、連続したｎ１個の”１”とが交互に繰り返されたデータである。ここでｎ１は、自然数である。
【０１２０】
制御回路２６は、上述のｎ１を定める。制御回路２６は、上述のｎ１を指定する信号である位相調整用データ指示信号ＳＩＮＩＳ→Ｍを生成する。位相調整用データ指示信号ＳＩＮＩＳ→Ｍは、レジスタ入出力回路１４、レジスタ入出力バス５３、レジスタ入出力回路３５を介して、位相調整用データ生成回路４９に伝送される。位相調整用データ生成回路４９は、位相調整用データ指示信号ＳＩＮＩＳ→Ｍに応答して、連続したｎ１個の”０”と、連続したｎ１個の”１”とが交互に繰り返された位相調整用データＤＰＨＳを生成し、タイミング基準信号出力回路３４に出力する。
【０１２１】
制御回路２６は、更に、上述のｎ１を分周回路１８に伝達する分周指示信号ＳＤＩＶＳ→Ｍを生成する。分周回路１８は、分周指示信号ＳＤＩＶＳ→Ｍに応答してマスタ側クロック信号ＣＬＫＭを分周し、マスタ側クロック信号ＣＬＫＭの周波数の２×ｎ１分の１の周波数を有する分周クロック信号ＣＬＫＭ１を生成する。分周回路１８は、分周クロック信号ＣＬＫＭ１を位相比較用入力回路１９に出力する。
【０１２２】
同様に、タイミング基準信号ＳＰＨＭ→Ｓを生成するために出力端子２１に入力される位相調整用データＤＰＨＭは、連続したｎ２個の”０”と、連続したｎ２個の”１”とが交互に繰り返されたデータである。ここでｎ２は自然数である。
【０１２３】
制御回路２６は、上述のｎ２を定める。制御回路２６は、上述のｎ１を指定する信号である位相調整用データ指示信号ＳＩＮＩＭ→Ｓを生成して位相調整用データ生成回路２７に出力する。位相調整用データ生成回路２７は、位相調整用データ指示信号ＳＩＮＩＭ→Ｓに応答して、連続したｎ２個の”０”と、連続したｎ２個の”１”とが交互に繰り返された位相調整用データＤＰＨＭを生成し、タイミング基準信号出力回路２１に出力する。
【０１２４】
制御回路２６は、更に、上述のｎ２を分周回路４３に伝達する分周指示信号ＳＤＩＶＭ→Ｓを生成する。分周指示信号ＳＤＩＶＭ→Ｓは、レジスタ入出力回路１４、レジスタ入出力バス５３、及びレジスタ入出力回路３５を介して、分周回路４３に伝達される。分周回路４３は、分周指示信号ＳＤＩＶＭ→Ｓに応答してスレーブ側クロック信号ＣＬＫＳＩＮを分周し、スレーブ側クロック信号ＣＬＫＳＩＮの周波数の２×ｎ２分の１の周波数を有する分周クロック信号ＣＬＫＳＩＮ１を生成する。
【０１２５】
制御回路２６が定めるｎ１とｎ２とは、いずれも可変である。制御回路２６は、本実施の形態のデータ伝送システムが起動された直後には、ｎ１をｎ１ＩＮＩと定める。その後、所定の時間が経過すると、制御回路２６は、ｎ１をｎ１ＳＴＤに定める。このとき、制御回路２６は、
ｎ１ＳＴＤ＜ｎ１ＩＮＩ，
となるように、ｎ１を定める。
【０１２６】
このようにｎ１が定められることは、以下に述べられている技術的意義を有する。上述のｎ１は、それが小さいほど、タイミング基準信号ＳＰＨＳ→Ｍとマスタ側クロック信号ＣＬＫＭとの位相の比較の頻度が大きくなり、スレーブ側クロック信号ＣＬＫＳＯＵＴが調整されるレスポンスが良くなる。その一方で、ｎ１が小さいと、以下に述べられるような問題も発生し得る。
【０１２７】
遅延回路４０が、スレーブ側クロック信号ＣＬＫＳを遅延する遅延時間は、なるべく小さいことが望ましい。なぜなら、スレーブ側クロック信号ＣＬＫＳＯＵＴを生成する遅延回路４０が発生し得る遅延時間は、回路上の制約からある程度上限があるからである。
【０１２８】
しかしながら、図８（ａ）に示されているように、タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングが、分周クロック信号ＣＬＫＭ１が立ち下がるタイミングから、時間ｎ１×ＴＳ→Ｍよりも大きく遅れている場合には、遅延回路４０によって不必要な遅延時間が発生される事態が起こり得る。ここでＴＳ→Ｍは、上述されているように、入力回路１２１〜１２ｍがデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングするときのサンプリング周期である。
【０１２９】
図８（ａ）は、ｎ１＝１であるときにおいて、タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングが、分周クロック信号ＣＬＫＭ１が立ち下がるタイミングから、時間ＴＳ→Ｍよりも大きく遅れている場合に、位相調整指示信号ＳＡＤＪＯＵＴが生成される過程を示している。この場合、タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングが、分周クロック信号ＣＬＫＭ１が立ち下がるタイミングから遅れているのにもかかわらず、位相調整指示信号ＳＡＤＪＯＵＴは、スレーブ側出力用クロック生成回路３２にスレーブ側クロック信号ＣＬＫＳＯＵＴの位相を遅らせる指示をする”０”となって出力される。これにより、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相遅れは大きくされ、本来スレーブ側クロック信号ＣＬＫＳＯＵＴが有すべき位相から、ちょうど、一サンプリング周期ＴＳ→Ｍだけ遅れた位相でスレーブ側クロック信号ＣＬＫＳＯＵＴは安定する。このように、本来有するべき位相から、ちょうど、一サンプリング周期ＴＳ→Ｍだけ遅れた位相でスレーブ側クロック信号ＣＬＫＳＯＵＴが安定することは、安定するまでの時間が必要以上にかかるため好ましくない。
【０１３０】
タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングと、分周クロック信号ＣＬＫＭ１が立ち下がるタイミングとの差が、時間ｎ１×ＴＳ→Ｍよりも小さい場合には、このような事態は発生しない。例えば、図８（ｂ）は、ｎ１＝２であるときにおいて、分周クロック信号ＣＬＫＭ１が立ち下がるタイミングからのタイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングの遅れが、時間ＴＳ→Ｍよりも大きく、且つ、時間２×ＴＳ→Ｍよりも小さい場合に、位相調整指示信号ＳＡＤＪＯＵＴが生成される過程を示している。この場合、図８（ｂ）に位相調整指示信号ＳＡＤＪＯＵＴは、スレーブ側出力用クロック生成回路３２にスレーブ側クロック信号ＣＬＫＳＯＵＴの位相を進ませる指示をする”１”となって出力される。スレーブ側クロック信号ＣＬＫＳＯＵＴの位相遅れは小さくされ、本来スレーブ側クロック信号ＣＬＫＳＯＵＴが有すべき位相で安定する。このように、前述のｎ１が大きくなることにより、タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングと分周クロック信号ＣＬＫＭ１が立ち下がるタイミングとの差の許容範囲が大きくなる。タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングと分周クロック信号ＣＬＫＭ１が立ち下がるタイミングとの差の許容範囲を重視する場合には、ｎ１は大きく定められることが望ましい。
【０１３１】
本実施の形態のデータ伝送システムでは、それが起動された直後には、ｎ１がｎ１ＩＮＩと定められ、その後、所定の時間が経過すると、ｎ１はｎ１ＩＮＩより小さいｎ１ＳＴＤに定められる。これにより、スレーブ側クロック信号ＣＬＫＳＩＮが調整されるレスポンスを早くすることと、タイミング基準信号ＳＰＨＭ→Ｓが立ち下がるタイミングと分周クロック信号ＣＬＫＳＩＮ１が立ち下がるタイミングとの差の許容範囲を大きくすることとの両立が図られている。
【０１３２】
本実施の形態のデータ伝送システムが起動された直後では、タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングと分周クロック信号ＣＬＫＭ１が立ち下がるタイミングとが大きくずれている可能性がある。そこで、ｎ１は、ｎ１ＳＴＤよりも大きいｎ１ＩＮＩに定められる。これにより、タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングと分周クロック信号ＣＬＫＭ１が立ち下がるタイミングとが大きくずれていることによって遅延回路４０に不必要な遅延時間が発生することが防がれる。ｎ１がｎ１ＩＮＩに定められた状態で、所定の時間だけスレーブ側クロック信号ＣＬＫＳＯＵＴの位相が調整され、タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングと分周クロック信号ＣＬＫＭ１が立ち下がるタイミングとは、概ね一致する状態になる。
【０１３３】
その後、制御回路２６は、ｎ１をｎ１ＩＮＩよりも小さいｎ１ＳＴＤに定める。ｎ１がｎ１ＳＴＤに定められると、スレーブ側クロック信号ＣＬＫＳＯＵＴが調整されるレスポンスがより早くなる。このように、以上に説明されているように、実施の第２形態では、スレーブ側クロック信号ＣＬＫＳＯＵＴが調整されるレスポンスを早くすることと、タイミング基準信号ＳＰＨＳ→Ｍが立ち下がるタイミングと分周クロック信号ＣＬＫＭ１が立ち下がるタイミングとの差の許容範囲を大きくすることとの両立が図られている。
【０１３４】
このとき、スレーブ側クロック信号ＣＬＫＳＯＵＴが調整されるレスポンスをより早くする観点から、ｎ１ＳＴＤは、１であることが望ましい。
【０１３５】
ｎ２についても同様の議論は成立する。即ち、スレーブ側クロック信号ＣＬＫＳＩＮが調整されるレスポンスを重視する場合には、ｎ２が小さく定められ、タイミング基準信号ＳＰＨＭ→Ｓが立ち下がるタイミングと分周クロック信号ＣＬＫＳＩＮ１が立ち下がるタイミングとの差の許容範囲を重視する場合には、ｎ２が大きく定められることが望ましい。
【０１３６】
そこで、制御回路２６は、本実施の形態のデータ伝送システムが起動された直後には、ｎ２をｎ２ＩＮＩと定める。その後、所定の時間が経過すると、制御回路２６は、ｎ２をｎ２ＳＴＤに定める。このとき、制御回路２６は、
ｎ２ＳＴＤ＜ｎ２ＩＮＩ，
となるように、ｎ２を定める。このようにｎ２が定められることにより、実施の第２形態では、スレーブ側クロック信号ＣＬＫＳＩＮが調整されるレスポンスを早くすることと、タイミング基準信号ＳＰＨＭ→Ｓが立ち下がるタイミングと分周クロック信号ＣＬＫＳＩＮ１が立ち下がるタイミングとの差の許容範囲を大きくすることとの両立が図られている。
【０１３７】
このとき、スレーブ側クロック信号ＣＬＫＳＩＮが調整されるレスポンスをより早くする観点から、ｎ２ＳＴＤは、１であることが望ましい。
【０１３８】
実施の第３形態：
実施の第３形態のデータ伝送システムは、実施の第１形態のデータ伝送システムと、ほぼ同様の構成を有する。実施の第３形態のデータ伝送システムは、実施の第１形態のマスタデバイス１０に、シフト量調整回路２８とシフト量調整回路２９とが追加された構成を有する。シフト量調整回路２８とシフト量調整回路２９とが追加されたマスタデバイス１０は、以後、マスタデバイス２１０と記載される。
【０１３９】
実施の第３形態のデータ伝送システムの他の部分の構成は、実施の第１形態のデータ伝送システムと同一であり、その構成要素には、同一の符号が付されている。
【０１４０】
シフト量調整回路２８は、シフト量ΔｔｄＳ→Ｍだけマスタ側クロック信号ＣＬＫＭをシフトする。シフトされたマスタ側クロック信号ＣＬＫＭは、半データシフト回路１７に入力される。マスタ側クロック信号ＣＬＫＭは、半データシフト回路１７とシフト量調整回路２８とにより、（ＴＳ→Ｍ／２）＋ΔｔｄＳ→Ｍだけシフトされる。ここで、シフト量ΔｔｄＳ→Ｍは、正負いずれの値も取り得る。これにより、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングに対し、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングが、シフト量ΔｔｄＳ→Ｍだけ時間的にずれているように、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相が調整される。
【０１４１】
このように、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相が調整されることにより、マスタデバイス１０がスレーブデバイス３０からデータを受け取るときの信頼性が向上することがある。スレーブデバイス３０から送信されるデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングする入力回路１２１〜１２ｍは、マスタ側クロック信号ＣＬＫＭの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＳ→Ｍが遷移するタイミングの中間のタイミングよりもわずかにずれる方が、より確実にデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍをサンプリングできる場合がある。このシフト量ΔｔｄＳ→Ｍは、マスタ側クロック信号ＣＬＫＭに対するデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍのセットアップ・ホールド時間を微調整することを可能とし、もって、マスタデバイス１０がスレーブデバイス３０からデータを受け取るときの信頼性が向上されている。
【０１４２】
シフト量調整回路２９は、シフト量ΔｔｄＭ→Ｓだけマスタ側クロック信号ＣＬＫＭをシフトする。シフトされたマスタ側クロック信号ＣＬＫＭは、半データシフト回路２０に入力される。マスタ側クロック信号ＣＬＫＭは、半データシフト回路２０とシフト量調整回路２９とにより、（ＴＭ→Ｓ／２）＋ΔｔｄＭ→Ｓだけシフトされる。これにより、スレーブ側クロック信号ＣＬＫＳＩＮの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングから、シフト量ΔｔｄＭ→Ｓだけ時間的に早くなるように、スレーブ側クロック信号ＣＬＫＳＩＮの位相が調整される。入力回路１２１〜１２ｍと同様に、データ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングする入力回路３７１〜３７ｍも、スレーブ側クロック信号ＣＬＫＳＩＮの立ち下がりエッジのタイミングが、タイミング基準信号ＳＰＨＭ→Ｓが遷移するタイミングの中間のタイミングよりもわずかにずれる方が、より確実にデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングできる場合がある。このシフト量ΔｔｄＳ→Ｍは、スレーブ側クロック信号ＣＬＫＳＩＮに対するデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓのセットアップ・ホールド時間を微調整することを可能とし、もって、スレーブデバイス３０がマスタデバイス１０からデータを受け取るときの信頼性が向上されている。
【０１４３】
実施の第４形態：
図１１に示されている実施の第４形態のデータ伝送システムは、実施の第１形態のデータ伝送システムとほぼ同様の構成を有する。実施の第４形態のデータ伝送システムでは、タイミング基準信号ＳＰＨＳ→Ｍ、及びタイミング基準信号ＳＰＨＭ→Ｓを伝送する専用のタイミング基準信号伝送バス５５が設けられず、入力バス５１と出力バス５２との一部が、タイミング基準信号ＳＰＨＳ→Ｍとタイミング基準信号ＳＰＨＭ→Ｓとを伝送するのに使用される。
【０１４４】
これに伴い、スレーブデバイス３０には、タイミング基準信号ＳＰＨＳ→Ｍを生成するタイミング基準信号出力回路３４は設けられず、代わりにデータ切替回路８１が設けられる。データ切替回路８１は、伝送データＤｍＳと位相調整用データＤＰＨＳとのうちのいずれかを選択的に出力回路３３ｍに出力する。出力回路３３ｍは、データ信号ＳＤｍＳ→Ｍを生成するのに加え、実施の第１形態ではタイミング基準信号出力回路３４が行っていたタイミング基準信号ＳＰＨＳ→Ｍを発生する役割を果たす。タイミング基準信号ＳＰＨＳ→Ｍを発生する役割を果たす出力回路３３ｍは、以下、出力回路３３ｍ’と記載される。
【０１４５】
更に、マスタデバイス１０には、位相調整指示信号ＳＡＤＪＯＵＴを生成する位相比較用入力回路１９は設けられず、代わりにクロック切替回路７１が設けられる。クロック切替回路７１は、マスタ側クロック信号ＣＬＫＭと分周クロック信号ＣＬＫＭ１とのうちのいずれかを選択的に入力回路１２ｍに出力する。入力回路１２ｍは、データ信号ＳＤｍＳ→Ｍをサンプリングするのに加え、分周クロック信号ＣＬＫＭ１でタイミング基準信号ＳＰＨＳ→Ｍをサンプリングし、位相調整指示信号ＳＡＤＪＯＵＴを生成する役割を果たす。位相調整指示信号ＳＡＤＪＯＵＴを生成する役割を果たす入力回路１２ｍは、以下、入力回路１２ｍ’と記載される。
【０１４６】
更に、マスタデバイス１０には、タイミング基準信号ＳＰＨＭ→Ｓを生成するタイミング基準信号出力回路２１は設けられず、代わりにデータ切替回路７２とクロック切替回路７３とが設けられる。データ切替回路７２は、位相調整用データＤＰＨＭと伝送データＤ１Ｍのうちのいずれかを選択的に出力回路１５１に出力する。クロック切替回路７３は、マスタ側クロック信号ＣＬＫＭと遅延クロック信号ＣＬＫＭ２のうちのいずれかを選択的に出力回路１５１に出力する。出力回路１５１は、データ信号ＳＤ１Ｍ→Ｓを生成するのに加え、実施の第１形態ではタイミング基準信号出力回路２１が行っていたタイミング基準信号ＳＰＨＭ→Ｓを発生する役割を果たす。タイミング基準信号ＳＰＨＭ→Ｓを発生する役割を果たす出力回路１５１は、以下、出力回路１５１’と記載される。
【０１４７】
更に、スレーブデバイス３０には、位相調整指示信号ＳＡＤＪＩＮを生成する位相比較用入力回路４４は設けられず、代わりにクロック切替回路８２が設けられる。クロック切替回路８２は、スレーブ側クロック信号ＣＬＫＳＩＮと分周クロック信号ＣＬＫＳＩＮ１とのうちのいずれかを入力回路３７１に選択的に出力する。入力回路３７１は、データ信号ＳＤｍＳ→Ｍをサンプリングするのに加え、分周クロック信号ＣＬＫＳＩＮ１に同期してタイミング基準信号ＳＰＨＭ→Ｓをサンプリングし、位相調整指示信号ＳＡＤＪＩＮを生成する役割を果たす。位相調整指示信号ＳＡＤＪＩＮを生成する役割を果たす入力回路３７１は、以下、入力回路３７１’と記載される。
【０１４８】
以上に述べられたように、構成が変更されたマスターデバイス１０と、スレーブデバイス３０とは、以後、それぞれ、マスターデバイス３１０とスレーブデバイス３３０と記載される。
【０１４９】
実施の第４形態では、スレーブデバイス３３０からマスタデバイス３１０に伝送データＤ１Ｓ〜ＤｍＳを伝送することと、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相を調整することとは、排他的に行われる。
【０１５０】
スレーブデバイス３３０からマスタデバイス３１０に伝送データＤ１Ｓ〜ＤｍＳを伝送する場合、出力回路３３１〜３３ｍ−１は、スレーブ側クロック信号ＣＬＫＳＯＵＴに同期してそれぞれ伝送データＤ１Ｓ〜Ｄｍ−１Ｓをサンプリングし、データ信号ＳＤ１Ｓ→Ｍ〜ＳＤ（ｍ−１）Ｓ→Ｍを生成する。このときデータ切替回路８１は、伝送データＤｍＳを出力回路３３ｍ’に出力する。出力回路３３ｍ’は、スレーブ側クロック信号ＣＬＫＳＯＵＴに同期して伝送データＤｍＳをサンプリングし、データ信号ＳＤｍＳ→Ｍを生成する。データ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍＳ→Ｍは、マスタデバイス３１０に伝送される。マスタデバイス３１０に含まれるクロック切替回路７１は、マスタ側クロック信号ＣＬＫＭと分周クロック信号ＣＬＫＭ１とのうちのマスタ側クロック信号ＣＬＫＭを入力回路１２ｍ’に供給する。入力回路１２１〜１２ｍ−１と入力回路１２ｍ’は、マスタ側クロック信号ＣＬＫＭに同期してデータ信号ＳＤ１Ｓ→Ｍ〜ＳＤｍ−１Ｓ→Ｍをサンプリングし、伝送データＤ１Ｓ〜ＤｍＳを受け取る。
【０１５１】
一方、ＣＬＫＳＯＵＴの位相を調整する場合、データ切替回路８１は、位相調整用データＤＰＨＳを出力回路３３ｍ’に出力する。出力回路３３ｍ’は、スレーブ側クロック信号ＣＬＫＳＯＵＴに同期して位相調整用データＤＰＨＳをサンプリングし、タイミング基準信号ＳＰＨＳ→Ｍを生成する。タイミング基準信号ＳＰＨＳ→Ｍは、入力回路１２ｍ’に伝送される。クロック切替回路７１は、マスタ側クロック信号ＣＬＫＭと分周クロック信号ＣＬＫＭ１とのうちの分周クロック信号ＣＬＫＭ１を入力回路１２ｍ’に供給する。入力回路１２ｍ’は、分周クロック信号ＣＬＫＭ１に同期してタイミング基準信号ＳＰＨＳ→Ｍをサンプリングし、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相を調整する指示を行う位相調整指示信号ＳＡＤＪＯＵＴを生成する。位相調整指示信号ＳＡＤＪＯＵＴは、レジスタ入出力回路１４、レジスタ入出力バス５３、及びレジスタ入出力回路３５を介して、スレーブ側出力用クロック生成回路３２に伝送される。位相調整指示信号ＳＡＤＪＯＵＴに基づいて、スレーブ側出力用クロック生成回路３２は、スレーブ側クロック信号ＣＬＫＳＯＵＴの位相の調整を行う。
【０１５２】
また、実施の第４形態では、マスタデバイス３１０からスレーブデバイス３３０に伝送データＤ１Ｍ〜ＤｍＭを伝送することと、スレーブ側クロック信号ＣＬＫＳＩＮの位相を調整することとは、排他的に行われる。
【０１５３】
マスタデバイス３１０からスレーブデバイス３３０に伝送データＤ１Ｍ〜ＤｍＭを伝送する場合、出力回路１５２〜１５ｍは、マスタ側クロック信号ＣＬＫＭに同期して、それぞれ伝送データＤ２Ｍ〜ＤｍＭをサンプリングし、データ信号ＳＤ２Ｍ→Ｓ〜ＳＤｍＭ→Ｓを生成する。このときデータ切替回路７２は、伝送データＤ１Ｓを出力回路１５１’に出力する。更にクロック切替回路７３は、マスタ側クロック信号ＣＬＫＭと遅延クロック信号ＣＬＫＭ２とのうちのマスタ側クロック信号ＣＬＫＭを出力回路１５１’に供給する。出力回路１５１’は、マスタ側クロック信号ＣＬＫＭに同期して伝送データＤ１Ｍをサンプリングし、データ信号ＳＤ１Ｍ→Ｓを生成する。生成されたデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓは、スレーブデバイス３３０に伝送される。スレーブデバイス３３０に含まれるクロック切替回路８２は、スレーブ側クロック信号ＣＬＫＳＩＮと分周クロック信号ＣＬＫＳＩＮ１とのうちのスレーブ側クロック信号ＣＬＫＳＩＮを入力回路３７１に供給する。入力回路３７１〜３７ｍは、スレーブ側クロック信号ＣＬＫＳＩＮに同期してデータ信号ＳＤ１Ｍ→Ｓ〜ＳＤｍＭ→Ｓをサンプリングし、伝送データＤ１Ｍ〜ＤｍＭを受け取る。
【０１５４】
一方、クロック信号ＣＬＫＳＩＮの位相を調整する場合、データ切替回路７２は、位相調整用データＤＰＨＭを出力回路１５１’に出力する。更に、クロック切替回路７３は、マスタ側クロック信号ＣＬＫＭと遅延クロック信号ＣＬＫＭ２とのうちの遅延クロック信号ＣＬＫＭ２を出力回路１５１’に供給する。出力回路１５１’は、遅延クロック信号ＣＬＫＭ２に同期して位相調整用データＤＰＨＭをサンプリングし、タイミング基準信号ＳＰＨＭ→Ｓを生成する。タイミング基準信号ＳＰＨＭ→Ｓは、入力回路３７１’に伝送される。このときクロック切替回路８２は、スレーブ側クロック信号ＣＬＫＳＩＮと分周クロック信号ＣＬＫＳＩＮ１とのうちの分周クロック信号ＣＬＫＳＩＮ１を入力回路３７１’に供給する。入力回路３７１’は、分周クロック信号ＣＬＫＳＩＮ１に同期してタイミング基準信号ＳＰＨＭ→Ｓをサンプリングし、スレーブ側クロック信号ＣＬＫＳＩＮの位相を調整する指示を行う位相調整指示信号ＳＡＤＪＩＮを生成する。位相調整指示信号ＳＡＤＪＩＮは、スレーブ側入力用クロック生成回路３６に入力される。位相調整指示信号ＳＡＤＪＩＮに基づいて、スレーブ側入力用クロック生成回路３６は、スレーブ側クロック信号ＣＬＫＳＩＮの位相の調整を行う。
【０１５５】
実施の第４形態のデータ伝送システムは、タイミング基準信号ＳＰＨＳ→Ｍとタイミング基準信号ＳＰＨＭ→Ｓとを伝送するタイミング基準信号伝送バス５５を設ける必要がない点で、実施の第１形態のデータ伝送システムよりも好ましい。
【０１５６】
【発明の効果】
本発明により、マスターデバイスとスレーブデバイスとの間でデータの転送を行うデータ伝送システムであって、データを伝送する際のセットアップ時間及びホールド時間のマージンが大きいデータ伝送システムが提供される。
【０１５７】
また、本発明により、マスターデバイスとスレーブデバイスとの間でデータの転送を行うデータ伝送システムであって、スレーブデバイスの特性のばらつきによってセットアップ時間及びホールド時間のマージンが減少しにくいデータ伝送システムが提供される。
【０１５８】
また、本発明により、マスターデバイスとスレーブデバイスとの間でデータの転送を行うデータ伝送システムであって、動作条件の変化によってセットアップ時間及びホールド時間のマージンが減少しにくいデータ伝送システムが提供される。
【図面の簡単な説明】
【図１】図１は、本発明の一実施の形態のデータ伝送システムを示す。
【図２】図２は、本発明の実施の第１形態のマスタデバイス１０とスレーブデバイス３０を示す。
【図３】図３は、データ信号ＳＤ１Ｓ→Ｍと、タイミング基準信号ＳＰＨＳ→Ｍの波形を示す。
【図４】図４は、位相調整指示信号ＳＡＤＪＯＵＴが生成される過程を示す。
【図５】図５は、データ信号ＳＤ１Ｍ→Ｓと、タイミング基準信号ＳＰＨＭ→Ｓの波形を示す。
【図６】図６は、位相調整指示信号ＳＡＤＪＩＮが生成される過程を示す。
【図７】図７は、各スレーブデバイス３０の位相が調整される過程を示す。
【図８】図８は、ｎ１＝１の場合と、ｎ１＝２の場合とのそれぞれについて、位相調整指示信号ＳＡＤＪＯＵＴが生成される過程を示す。
【図９】図９は、実施の第２形態のマスタデバイス１１０とスレーブデバイス１３０を示す。
【図１０】図１０は、実施の第３形態のマスタデバイス２１０とスレーブデバイス２３０を示す。
【図１１】図１１は、実施の第４形態のマスタデバイス３１０とスレーブデバイス３３０を示す。
【図１２】図１２は、従来の高速バスシステムを示す。
【図１３】図１３は、従来の高速バスシステムに含まれるスレーブデバイス５０１２を示す。
【符号の説明】
１０、１１０、２１０、３１０：マスタデバイス
１１：内部クロック発生回路
１２１〜１２ｍ、１２ｍ’：入力回路
１３：タイミング比較回路
１４：レジスタ入出力回路
１５１〜１５ｍ、１５１’：出力回路
１６：タイミング基準信号発生回路
１７：半データシフト回路
１８：分周回路
１９：位相比較用入力回路
２０：半データシフト回路
２１：位相基準信号出力回路
２２１〜２２ｍ、２３：入力端子
２４１〜２４ｍ、２５：出力端子
２６：制御回路
２７：位相調整用データ生成回路
２８、２９：遅延調整回路
３０（３０１〜３０ｎ）、１３０、２３０、３３０：スレーブデバイス
３１：初段アンプ
３２：スレーブ側出力用クロック生成回路
３３１〜３３ｍ、３３ｍ’：出力回路
３４：タイミング基準信号出力回路
３５：レジスタ入出力回路
３６：スレーブ側入力用クロック生成回路
３７１〜３７ｍ、３７１’：入力回路
３８：タイミング比較回路
３９、４１：カウンタ
４０、４２：遅延回路
４３：分周回路
４４：位相比較用入力回路
４５１〜４５ｍ、４６：出力端子
４７１〜４７ｍ、４８：入力端子
４９：位相調整用データ生成回路
５１：入力バス
５２：出力バス
５３：レジスタ入出力バス
５４：クロックライン
５５：位相調整用バス
５６：クロック発生回路
７１、７３、８２：クロック切替回路
７２、８１：データ切替回路
【図１】
0003558599.tif 000002
【図２】
0003558599.tif 000003
【図３】
0003558599.tif 000004
【図４】
0003558599.tif 000005
【図５】
0003558599.tif 000006
【図６】
0003558599.tif 000007
【図７】
0003558599.tif 000008
【図８】
0003558599.tif 000009
【図９】
0003558599.tif 000010
【図１０】
0003558599.tif 000011
【図１１】
0003558599.tif 000012
【図１２】
0003558599.tif 000013
【図１３】
0003558599.tif 000014