(57)【特許請求の範囲】
【請求項１】
第１の電源と、この第１の電源よりも電圧レベルが高い第２の電源とが接続されるとともに、前記第１の電源の電圧レベルを持つ信号が入力され、かつ前記第２の電源の電圧レベルを持つ信号が出力されるレベルシフト部を備え、前記第１及び第２の電源の電圧レベルをモニターする電圧モニター回路を備え、前記第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことを前記電圧モニター回路でモニターしたときに第１の電源からレベルシフト部への給電を阻止または制限する制御手段を備えたことを特徴とするレベルシフト回路。
【請求項２】
レベルシフト部は、第１の電源の電圧レベルを持つ信号が入力されるとともにこの第１の電源の電圧レベルで動作する論理ゲートと、第１の電源と前記論理ゲートとの間に設けられたスイッチ部とを備え、電圧モニター回路は、第２の電源の電圧レベルが第１の電源の電圧レベル以上であることをモニターしたときに前記スイッチ部をオン状態とさせるとともに、第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことをモニターしたときに前記スイッチ部をオフ状態か極めて弱いオン状態とさせるように構成されていることを特徴とする請求項１記載のレベルシフト回路。
【請求項３】
レベルシフト部は、第１の電源の電圧レベルを持つ信号が入力されるとともにこの第１の電源の電圧レベルで動作する第１の論理ゲートと、第２の電源の電圧レベルを持つ信号が出力されるとともにこの第２の電源の電圧レベルで動作する第２の論理ゲートと、これら第１の論理ゲートと第２の論理ゲートとの間に設けられたスイッチ部とを備え、電圧モニター回路は、第２の電源の電圧レベルが第１の電源の電圧レベル以上であることをモニターしたときに前記スイッチ部をオン状態とさせるとともに、第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことをモニターしたときに前記スイッチ部をオフ状態か極めて弱いオン状態とさせるように構成されていることを特徴とする請求項１記載のレベルシフト回路。
【請求項４】
電圧モニター回路を構成する電圧モニター部とバッファ部とを備え、前記バッファ部は、第２の電源の電圧レベルが第１の電源の電圧レベル以上であることを前記電圧モニター部がモニターしたときにスイッチ部をオン状態とさせるとともに、第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことを前記電圧モニター部がモニターしたときに前記スイッチ部を完全なオフ状態とさせるように構成されていることを特徴とする請求項３記載のレベルシフト回路。
【請求項５】
バッファ部のスイッチングレベルが、第１の電源から第２の電源に向けて電流が流れ出すときの第２の電源の電圧レベルよりも高く設定されていることを特徴とする請求項４記載のレベルシフト回路。
【請求項６】
複数のレベルシフト部を備え、電圧モニター回路はこれら複数のレベルシフト部に接続されていることを特徴とする請求項１から５までのいずれか１項記載のレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧で動作する回路間で信号を伝達するレベルシフト回路に関するものである。
【０００２】
【従来の技術】
近年、電子機器の低消費電力化の要求やプロセスの微細化によるトランジスタ耐圧の低下により、ＬＳＩ内部回路の電源電圧が１．８Ｖあるいはそれ以下の低い電圧になってきている。それに伴い、このようにＬＳＩ内部回路の電源電圧が１．８Ｖ以下であるのに対して、ＬＳＩ周辺素子とのインターフェイスが３．３Ｖ動作であるために、３．３Ｖ振幅を出力することを要求される場合等が生じている。このため、１．８Ｖあるいはそれ以下の振幅を３．３Ｖ振幅に変換するレベルシフト回路が必要となってきている。
【０００３】
従来のレベルシフト回路の一例を図１０に従って説明する。３０１は低電圧（例えば１．８Ｖ）動作回路からの入力信号端子であり、３０２は高電圧（例えば３．３Ｖ）動作回路への出力端子である。４０１は低電圧電源（例えば１．８Ｖ）に接続される第１電源端子であり、４０２は高電圧電源（例えば３．３Ｖ）に接続される第２電源端子である。４１１は高電圧で動作する論理ゲートとして機能するＣＭＯＳインバータであり、４１２は低電圧で動作する論理ゲートとして機能するＣＭＯＳインバータである。４１３はスイッチ回路であり、４１４はフィードバック回路である。４０４は、低電圧動作ＣＭＯＳインバータ４１２の出力に接続される内部ノードである。
【０００４】
スイッチ回路４１３内には、Ｎチャネル型ＭＯＳトランジスタであるスイッチングトランジスタ３０４が配置されている。このスイッチングトランジスタ３０４は、第１電源端子４０１を介して低電圧電源に接続されるゲートと、低電圧動作ＣＭＯＳインバータ４１２に接続されるソースと、高電圧動作ＣＭＯＳインバータ４１１に接続されるドレインとからなる。つまり、このスイッチングトランジスタ３０４のしきい値電圧をＶｔｎとすると、ソース又はドレインの電位が（１．８−Ｖｔｎ）以上の時に、このスイッチングトランジスタ３０４はオフ状態となる。
【０００５】
フィードバック回路４１４内にはＰチャネル型ＭＯＳトランジスタ３０５が配置されている。このＰチャネル型ＭＯＳトランジスタ３０５は、出力信号端子３０２に接続されるゲートと、第２電源端子４０２を介して高電圧電源に接続されるソースと、高電圧動作ＣＭＯＳインバータ４１１に接続されるドレインとからなる。つまり、このＰチャネル型ＭＯＳトランジスタ３０５のしきい値電圧をＶｔｐとすると、ゲートの電位が（３．３−Ｖｔｐ）以下の時に、ドレインの電位が３．３Ｖに引き上げられる。
【０００６】
高電圧動作ＣＭＯＳインバータ４１１には、第２電源端子４０２と接地電源との間に直列に接続されるＰチャネル型ＭＯＳトランジスタ３０７及びＮチャネル型ＭＯＳトランジスタ３０６が配設されている。Ｐチャネル型ＭＯＳトランジスタ３０７は、スイッチ回路４１３のスイッチングトランジスタ３０４のドレインに接続されているゲートと、第２電源端子４０２を介して高電圧電源に接続されるソースと、出力信号端子３０２に接続されるドレインとからなり、出力振幅は３．３Ｖである。Ｎチャネル型ＭＯＳトランジスタ３０６は、内部ノード４０４に接続されているゲートと、接地電源に接続されるソースと、出力信号端子３０２に接続されるドレインとからなる。
【０００７】
４０３は、スイッチ回路４１３と高電圧動作ＣＭＯＳインバータ４１１との間の中間ノードである。
【０００８】
以上のように構成された従来のレベルシフト回路について、以下その動作について説明する。
入力信号端子３０１にＨレベル（１．８Ｖ）からＬレベル（０Ｖ）に変化する信号が入力されると、低電圧動作ＣＭＯＳインバータ４１２のインバータ動作により、内部ノード４０４にＨレベルが出力される。すると、スイッチングトランジスタ３０４はソース又はドレインの電位が（１．８−Ｖｔｎ）以上になるとオフ状態となるので、中間ノード４０３の電位は（１．８−Ｖｔｎ）まで上昇する。このとき、高電圧動作ＣＭＯＳインバータ４１１においては、Ｐチャネル型ＭＯＳトランジスタ３０７のゲート電位は（１．８−Ｖｔｎ）であるが、Ｎチャネル型ＭＯＳトランジスタ３０６のゲート電位は、このゲートが直接内部ノード４０４に接続されているので１．８Ｖである。したがって、Ｎチャネル型ＭＯＳトランジスタ３０６がオンとなり、出力信号端子３０２は低レベルに下がり始める。同時に、Ｐチャネル型ＭＯＳトランジスタ３０５がオンとなり、Ｐチャネル型ＭＯＳトランジスタ３０７のゲートは３．３Ｖに引き上げられ、出力信号端子３０２にはＬレベルが出力される。
【０００９】
入力信号端子３０１にＬレベル（０Ｖ）からＨレベル（１．８Ｖ）に変化する信号が入力されると、低電圧動作ＣＭＯＳインバータ４１２のインバータ動作により内部ノード４０４にＬレベルが出力される。すると、Ｐチャネル型ＭＯＳトランジスタ３０７もＮチャネル型ＭＯＳトランジスタ３０６も、ゲート電圧はともに０Ｖとなるので、高電圧動作ＣＭＯＳインバータ４１１の出力電圧は３．３Ｖとなる。すなわち、出力信号端子３０２の電位は３．３Ｖとなり、Ｈレベルが出力される。
【００１０】
以上のような動作により、出力信号端子３０２には入力信号端子３０１への信号が現れ、この信号の振幅は３．３Ｖとなる。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来のレベルシフト回路の構成では、電源立ち上げ時等において、本来低電圧電源より電圧レベルが高いはずの高電圧電源が低電圧電源より低い電圧レベルになった場合に、低電圧電源から高電圧電源への間で図１１に示す破線矢印のパス８０１に大電流が流れる。すなわち、第１電源端子４０１から、低電圧動作ＣＭＯＳインバータ４１２、スイッチングトランジスタ３０４、Ｐチャネル型ＭＯＳトランジスタ３０５を経て、第２電源端子４０２に至るパス８０１に大電流が流れる。５０１は基板である。このような大電流が流れると、各素子を接続するコンタクトや配線等のＬＳＩ内部を破壊するおそれがある。
【００１２】
これを防止するためには、回路外で高電圧電源の電圧レベルが低電圧電源の電圧レベルより低くならないようにする電源立ち上げのシーケンスを設ける必要があり、これはレベルシフト回路を使う側で注意しなければならない問題であった。
【００１３】
本発明は上記の問題を解決するためになされたものであり、その目的は、電圧レベルの異なる２つの電源電圧で動作する回路において、高電圧電源の電圧レベルが低電圧電源の電圧レベルより低くなった場合においても、ＬＳＩ内部を破壊することの無いレベルシフト回路を提供することにある。
【００１４】
【課題を解決するための手段】
この目的を達成するために、本発明のレベルシフト回路は、第１の電源と、この第１の電源よりも電圧レベルが高い第２の電源とが接続されるとともに、前記第１の電源の電圧レベルを持つ信号が入力され、かつ前記第２の電源の電圧レベルを持つ信号が出力されるレベルシフト部を備え、前記第１及び第２の電源の電圧レベルをモニターする電圧モニター回路を備え、前記第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことを前記電圧モニター回路でモニターしたときに第１の電源からレベルシフト部への給電を阻止または制限する制御手段を備えたものである。
【００１５】
これにより、大電流が流れるとＬＳＩ内部を破壊する恐れのあるパスを遮断あるいはその電流量を小さくして、このような破壊の発生を防止できることになる。
【００１６】
【発明の実施の形態】
具体的に請求項１の発明の講じた手段は、第１の電源と、この第１の電源よりも電圧レベルが高い第２の電源とが接続されるとともに、前記第１の電源の電圧レベルを持つ信号が入力され、かつ前記第２の電源の電圧レベルを持つ信号が出力されるレベルシフト部を備え、前記第１及び第２の電源の電圧レベルをモニターする電圧モニター回路を備え、前記第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことを前記電圧モニター回路でモニターしたときに第１の電源からレベルシフト部への給電を阻止または制限する制御手段を備えたものである。
【００１９】
これにより、高電圧電源としての第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことを電圧モニター回路でモニターしたときに第１の電源からレベルシフト部への給電を阻止または制限することで、第１の電源と第２の電源との間に流れる電流を遮断または制限することが可能となる。
【００２０】
具体的に請求項２の発明の講じた手段は、レベルシフト部が、第１の電源の電圧レベルを持つ信号が入力されるとともにこの第１の電源の電圧レベルで動作する論理ゲートと、第１の電源と前記論理ゲートとの間に設けられたスイッチ部とを備え、電圧モニター回路が、第２の電源の電圧レベルが第１の電源の電圧レベル以上であることをモニターしたときに前記スイッチ部をオン状態とさせるとともに、第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことをモニターしたときに前記スイッチ部をオフ状態か極めて弱いオン状態とさせるように構成されているようにしたものである。
【００２１】
これにより、低電圧電源としての第１の電源の電圧レベルが第２の電源の電圧レベルより高い場合には、電圧モニター回路の出力を受けて、第１の電源と論理ゲートとの間に設けられたスイッチ部がオフ状態か極めて弱いオン状態とされることで、レベルシフト回路の論理ゲートを介した第１の電源から第２の電源への間の大電流パスを遮断またはその電流を制限することが可能となる。
【００２２】
具体的に請求項３の発明の講じた手段は、レベルシフト部が、第１の電源の電圧レベルを持つ信号が入力されるとともにこの第１の電源の電圧レベルで動作する第１の論理ゲートと、第２の電源の電圧レベルを持つ信号が出力されるとともにこの第２の電源の電圧レベルで動作する第２の論理ゲートと、これら第１の論理ゲートと第２の論理ゲートとの間に設けられたスイッチ部とを備え、電圧モニター回路は、第２の電源の電圧レベルが第１の電源の電圧レベル以上であることをモニターしたときに前記スイッチ部をオン状態とさせるとともに、第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことをモニターしたときに前記スイッチ部をオフ状態か極めて弱いオン状態とさせるように構成されているようにしたものである。
【００２３】
これにより、低電圧電源としての第１の電源の電圧レベルが第２の電源の電圧レベルより高い場合には、電圧モニター回路の出力を受けてスイッチ部がオフ状態か極めて弱いオン状態とされることで、レベルシフト回路の論理ゲートを介した第１の電源から第２の電源への間の大電流パスを遮断またはその電流を制限することが可能となる。
【００２４】
具体的に請求項４の発明の講じた手段は、電圧モニター回路を構成する電圧モニター部とバッファ部とを備え、前記バッファ部は、第２の電源の電圧レベルが第１の電源の電圧レベル以上であることを前記電圧モニター部がモニターしたときにスイッチ部をオン状態とさせるとともに、第２の電源の電圧レベルが第１の電源の電圧レベルを下回ったことを前記電圧モニター部がモニターしたときに前記スイッチ部を完全なオフ状態とさせるように構成されているようにしたものである。
【００２５】
これにより、高電圧電源である第２の電源の電圧レベルが低電圧電源である第１の電源の電圧レベルを下回ったときには、バッファ部によってスイッチ部を完全なオフ状態とさせることができるため、第１の電源から第２の電源への間の大電流パスを完全に遮断することができる。
【００２６】
具体的に請求項５の発明の講じた手段は、バッファ部のスイッチングレベルが、第１の電源から第２の電源に向けて電流が流れ出すときの第２の電源の電圧レベルよりも高く設定されているようにしたものである。
【００２７】
これにより、低電圧電源である第１の電源の電圧レベルが高電圧電源である第２の電圧レベルより高い場合には、第１の電源から第２の電源に向けて電流が流れ出すときの第２の電源の電圧レベルよりも高いスイッチングレベルに設定されたバッファ部の作用によって、スイッチ部を完全なオフ状態とさせることができるため、第１の電源から第２の電源への間の大電流パスを完全に遮断することができる。
【００２８】
具体的に請求項６の発明の講じた手段は、複数のレベルシフト部を備え、電圧モニター回路はこれら複数のレベルシフト部に接続されているようにしたものである。
【００２９】
これにより、各レベルシフト部に対応してそれぞれ電圧モニター回路を設ける場合よりも回路の総レイアウト面積の縮小することを実現でき、なおかつ各レベルシフト部を介した第１の電源から第２の電源への間の大電流パスを遮断またはその電流を制限することが可能となる。
【００３０】
（第１の実施の形態）
図１は、本発明の第１の実施の形態のレベルシフト回路を示す。同図において、１０１は、低電圧（例えば１．８Ｖ）動作回路からの入力信号端子である。また１０２は、高電圧（例えば３．３Ｖ）動作回路への出力端子であり、高電圧（３．３Ｖ）の信号を出力する。
【００３１】
２０１は低電圧電源（例えば１．８Ｖ）に接続される第１電源端子であり、２０２は高電圧電源（例えば３．３Ｖ）に接続される第２電源端子である。１０３は低電圧で動作する論理ゲートとして機能するＣＭＯＳインバータであり、Ｎチャネル型ＭＯＳトランジスタ１０５及びＰチャネル型ＭＯＳトランジスタ１０４で構成されている。このＣＭＯＳインバータ１０３は、信号入力端子１０１からの入力を受け、その動作電圧はＰチャネル型ＭＯＳトランジスタ１０６を介して第１電源端子２０１から供給されている。
【００３２】
１０７はＮチャネル型ＭＯＳトランジスタであって、一端がＣＭＯＳインバータ１０３の出力に接続され、他端がＣＭＯＳインバータ１０８に接続され、ゲートが第１電源端子２０１に接続されている。ＣＭＯＳインバータ１０８は、Ｎチャネル型ＭＯＳトランジスタ１１０及びＰチャネル型ＭＯＳトランジスタ１０９で構成され、その出力が信号出力端子１０２に接続されている。１１１はＰチャネル型ＭＯＳトランジスタで、ゲートが出力端子１０２に接続され、ソースが第２電源端子２０２に接続され、ドレインは高電圧動作ＣＭＯＳインバータ１０８に接続されている。
【００３３】
以上により、入力信号端子１０１に入力される低電圧の信号の電圧レベル（１．８Ｖ）を高電圧の電圧レベル（３．３Ｖ）にシフトするレベルシフト部１０が構成されている。
【００３４】
１１２は電圧モニター回路であって、次の回路構成を持つ。すなわち、この電圧モニター回路１１２において、１１３はダイオード機能素子であって、その負電極ノードは第２電源端子２０２に接続されている。このダイオード機能素子１１３は、トランジスタにより構成可能であり、このことは以下の説明でも同様である。１１４はＰチャネル型ＭＯＳトランジスタであって、ソースは第１電源端子２０１に接続され、ゲートはグランド電源に接続され、ドレインがダイオード素子１１３の正電極ノードに接続されている。１１５はインバータ回路であり、Ｎチャネル型ＭＯＳトランジスタ１１７及びＰチャネル型ＭＯＳトランジスタ１１６から構成され、動作電圧は第１電源端子２０１より供給されている。このインバータ回路１１５は、ダイオード素子１１３の正電極ノード及びＰチャネル型ＭＯＳトランジスタ１１４のドレインと、Ｐチャネル型ＭＯＳトランジスタ１０６のゲートとの間に設けられている。
【００３５】
以上のように構成されたレベルシフト回路について、以下、その動作を図１を参照しながら説明する。
まず、高電圧電源である第２の電源の電圧レベルが低く、０Ｖに近い場合について説明する。このとき、低電圧電源である第１の電源の電圧レベルは、第２の電源の電圧レベルよりも高くなるが、電圧モニター回路１１２においてこの第１の電源に接続されたＰチャネル型ＭＯＳトランジスタ１１４は、ゲートがグランド電源に接続されているため、オン状態である。これによりダイオード素子１１３を介して第２の電源に電流が流れるため、Ｐチャネル型ＭＯＳトランジスタ１１４のドレイン電位は、第２の電源の電圧をＶ２、ダイオード素子１１３のしきい値電圧をＶｔとすると、（Ｖ２＋Ｖｔ）の低い電圧になる。
【００３６】
また、このとき、Ｐチャネル型ＭＯＳトランジスタ１０６は、そのゲート電位がインバータ回路１１５によってＨレベルになっているので、オフ状態にある。このため、Ｐチャネル型ＭＯＳトランジスタ１０４のソースには電源が供給されず、各素子を接続するコンタクトや配線等のＬＳＩ内部を破壊する可能性のある大電流は流れない。
【００３７】
次に、高電圧電源である第２の電源の電圧レベルが低電圧電源である第１の電源の電圧レベルよりも高い場合は、ダイオード素子１１３には電流が流れない。したがって、Ｐチャネル型ＭＯＳトランジスタ１１４のドレイン電位は、Ｈレベル（１．８Ｖ）になる。このとき、Ｐチャネル型ＭＯＳトランジスタ１０６は、そのゲート電位がインバータ回路１１５によってＬレベルになっているので、オン状態にある。このため、Ｐチャネル型ＭＯＳトランジスタ１０４のソースに、第１の電源が供給される。
【００３８】
このとき、入力信号端子１０１にＨレベル（１．８Ｖ）からＬレベル（０Ｖ）に変化する信号が入力されると、低電圧動作ＣＭＯＳインバータ１０３からインバータ動作によりＨレベルが出力される。Ｎチャネル型ＭＯＳトランジスタ１０７は、ゲート電位が１．８Ｖなので、このしきい値電圧をＶｔｎとすると、ソース又はドレインの電位が（１．８ーＶｔｎ）になるまでオン状態となり、このためＰチャネル型ＭＯＳトランジスタ１０９のゲート電位は（１．８−Ｖｔｎ）まで上昇する。このとき、高電圧動作ＣＭＯＳインバータ１０８においては、Ｐチャネル型ＭＯＳトランジスタ１０９のゲート電位は（１．８−Ｖｔｎ）であるが、Ｎチャネル型ＭＯＳトランジスタ１１０のゲートは、直接インバータ回路１０３の出力に接続されているので、その電位は１．８Ｖである。したがって、Ｎチャネル型ＭＯＳトランジスタ１１０がオンとなり、出力信号端子１０２は低レベルに下がり始める。同時に、Ｐチャネル型ＭＯＳトランジスタ１１１がオンとなり、Ｐチャネル型ＭＯＳトランジスタ１０９のゲートは３．３Ｖに引き上げられ、出力信号端子１０２にはＬレベルが出力される。
【００３９】
入力信号端子１０１にＬレベル（０Ｖ）からＨレベル（１．８Ｖ）に変化する信号が入力されると、低電圧動作ＣＭＯＳインバータ１０３からインバータ動作によりＬレベルが出力される。このとき、Ｐチャネル型ＭＯＳトランジスタ１０９もＮチャネル型ＭＯＳトランジスタ１１０も、ゲート電圧はともに０Ｖとなるので、高電圧動作ＣＭＯＳインバータ１０８の出力電圧は３．３Ｖとなる。すなわち、出力信号端子１０２の電位は３．３Ｖとなり、Ｈレベルが出力される。
【００４０】
以上のような動作により、出力信号端子１０２には入力信号端子１０１への信号が現れ、この信号の振幅は３．３Ｖとなる。
【００４１】
（第２の実施の形態）
次に、本発明の第２の実施の形態について、図２のレベルシフト回路を参照しながら説明する。
【００４２】
この第２の実施の形態のレベルシフト回路では、図１に示す第１の実施の形態のレベルシフト回路における電圧モニター回路１１２とは異なり、Ｎチャネル型ＭＯＳトランジスタ１１７及びＰチャネル型ＭＯＳトランジスタ１１６から構成されるインバータ回路１１５は無い。そして、Ｎチャネル型ＭＯＳトランジスタ１０７ａのゲートは、低電圧電源に接続された第１電源端子２０１ではなく、電圧モニター回路１１８の出力に接続されている。また、Ｐチャネル型ＭＯＳトランジスタ１０６は無く、Ｐチャネル型ＭＯＳトランジスタ１０４のソースは第１電源端子２０１に直接接続されている。１０ａはレベルシフト部である。
【００４３】
その他の構成は、図１に示すレベルシフト回路の構成と同様であり、図１と同様の機能を有する部材には同一の符号を付けて、その詳細な説明を省略する。
【００４４】
以上のように構成されたレベルシフト回路について、以下、図２を参照しながらその動作を説明する。
まず、高電圧電源である第２の電源の電圧レベルが低く０Ｖに近い場合について説明する。この場合に、Ｐチャネル型ＭＯＳトランジスタ１１４は、ゲートがグランド電源に接続されているため、オン状態である。このとき、ダイオード素子１１３を介して第２の電源に電流が流れるため、Ｐチャネル型ＭＯＳトランジスタ１１４のドレイン電位は、第２の電源の電圧をＶ２、ダイオード素子１１３のしきい値電圧をＶｔとすると、（Ｖ２＋Ｖｔ）の低い電圧になる。このため、Ｎチャネル型ＭＯＳトランジスタ１０７ａは、オフ状態か極めて弱いオン状態になる。したがって、各素子を接続するコンタクトや配線等ＬＳＩ内部を破壊する可能性のある大電流は流れない。
【００４５】
次に、高電圧電源である第２の電源の電圧レベルが低電圧電源である第１の電源の電圧レベルよりも高い場合は、ダイオード素子１１３には電流が流れない。したがって、Ｐチャネル型ＭＯＳトランジスタ１１４のドレイン電位は、Ｈレベル（１．８Ｖ）になる。このとき、Ｎチャネル型ＭＯＳトランジスタ１０７ａのゲート電位も１．８Ｖである。
【００４６】
この状態で、入力信号端子１０１にＨレベル（１．８Ｖ）からＬレベル（０Ｖ）に変化する信号が入力されると、低電圧動作ＣＭＯＳインバータ１０３からインバータ動作によりＨレベルが出力される。このとき、Ｎチャネル型ＭＯＳトランジスタ１０７ａは、上述のようにゲート電位が１．８Ｖなので、そのしきい値電圧をＶｔｎとすると、ソース又はドレインの電位が（１．８ーＶｔｎ）になるまでオン状態である。このため、Ｐチャネル型ＭＯＳトランジスタ１０９のゲート電位は（１．８−Ｖｔｎ）まで上昇する。また、高電圧動作ＣＭＯＳインバータ１０８においては、Ｐチャネル型ＭＯＳトランジスタ１０９のゲート電位は（１．８−Ｖｔｎ）であるが、Ｎチャネル型ＭＯＳトランジスタ１１０のゲートは、直接インバータ回路１０３の出力に接続されているので、その電位は１．８Ｖである。したがって、Ｎチャネル型ＭＯＳトランジスタ１１０がオンとなり、出力信号端子１０２は低レベルに下がり始める。同時に、Ｐチャネル型ＭＯＳトランジスタ１１１がオンとなり、Ｐチャネル型ＭＯＳトランジスタ１０９のゲートは３．３Ｖに引き上げられ、出力信号端子１０２にはＬレベルが出力される。
【００４７】
入力信号端子１０１にＬレベル（０Ｖ）からＨレベル（１．８Ｖ）に変化する信号が入力されると、低電圧動作ＣＭＯＳインバータ１０３からインバータ動作によりＬレベルが出力される。すると、Ｐチャネル型ＭＯＳトランジスタ１０９もＮチャネル型ＭＯＳトランジスタ１１０も、ゲート電圧はともに０Ｖとなるので、高電圧動作ＣＭＯＳインバータ１０８の出力電圧は３．３Ｖとなる。すなわち、出力信号端子１０２の電位は３．３Ｖとなり、Ｈレベルが出力される。
【００４８】
以上のような動作により、出力信号端子１０２には入力信号端子１０１への信号が現れ、この信号の振幅は３．３Ｖとなる。
【００４９】
（第３の実施の形態）
次に、本発明の第３の実施の形態について、図３のレベルシフト回路を参照しながら説明する。
【００５０】
この第３の実施の形態のレベルシフト回路では、レベルシフト部１０ａは図２に示す第２の実施の形態の電圧モニター回路のものと同じであるが、電圧モニター回路１１８ａは、図２に示す第２の実施の形態のものとは異なる。すなわち、ダイオード素子１１３の正電極ノード及びＰチャネル型ＭＯＳトランジスタ１１４のドレインと、Ｎチャネル型ＭＯＳトランジスタ１０７ａのゲートとの間に、ＣＭＯＳバッファ１１９が介設されている。このＣＭＯＳバッファ１１９は、Ｎチャネル型ＭＯＳトランジスタ１２１及びＰチャネル型ＭＯＳトランジスタ１２０から構成される第１のインバータ回路と、Ｎチャネル型ＭＯＳトランジスタ１２３及びＰチャネル型ＭＯＳトランジスタ１２２から構成される第２のインバータ回路とが直列に接続された構成であり、これら第１および第２のインバータ回路の動作電圧は、低電圧電源に接続される第１電源端子２０１より供給されている。
【００５１】
その他の構成は、図２に示すレベルシフト回路の構成と同様であり、図２と同様の機能を有する部分には同一の符号を付けて、その詳細な説明を省略する。
【００５２】
まず、高電圧電源である第２の電源の電圧レベルが低電圧電源である第１の電源の電圧レベル（１．８Ｖ）より低く０Ｖに近い場合について説明する。この場合に、Ｐチャネル型ＭＯＳトランジスタ１１４はゲートがグランド電源に接続されているため、オン状態である。このとき、ダイオード素子１１３を介して第２の電源に電流が流れるため、Ｐチャネル型ＭＯＳトランジスタ１１４のドレイン電位は、第２の電源の電圧をＶ２、ダイオード素子１１３のしきい値電圧をＶｔとすると、（Ｖ２＋Ｖｔ）になる。
【００５３】
ここで、図４は、Ｎチャネル型ＭＯＳトランジスタ１０７ａのゲート電位を第１の電源の電圧レベル（１．８Ｖ）に固定した時に流れる、第１の電源から第２の電源への電流を、第２の電源の電圧レベルとの関係によって示す図である。この第２の電源の電圧が点６０１の電圧よりも低くなると電流が流れる。
【００５４】
したがって、図３におけるＣＭＯＳバッファ１１９のスイッチングレベルを少なくとも点６０１の電圧よりも高くし、点６０１の電圧と第１の電源の電圧の中間値程度にすることで、第１の電源から第２の電源に電流が流れ始める前に、Ｎチャネル型ＭＯＳトランジスタ１０７ａは完全にオフ状態になる。このため、各素子を接続するコンタクトや配線等のＬＳＩ内部を破壊する可能性のある大電流が全く流れることがないのみならず、レベルシフト部１０ａにおいて第１の電源から第２の電源への電流が全く流れることがない。
【００５５】
次に、高電圧電源である第２の電源の電圧レベルが低電圧電源である第１の電源の電圧レベルよりも高い場合には、Ｎチャネル型ＭＯＳトランジスタ１０７ａのゲート電位は１．８Ｖになり、図２に示した第２の実施の形態と同様の動作となる。
【００５６】
また、この第３の実施の形態では、ダイオード素子１１３の正電極ノード及びＰチャネル型ＭＯＳトランジスタ１１４のドレインと、Ｎチャネル型ＭＯＳトランジスタ１０７ａのゲートとの間にＣＭＯＳバッファ１１９が介設されていることで、第２の実施の形態に比べてＮチャネル型ＭＯＳトランジスタ１０７ａのゲートの電位が安定し、出力信号を高速に出力することが可能となる。図５は、レベルシフト回路への入力がＬレベルからＨレベルに変化したときの、その入力（破線）と、同回路からの出力（一点鎖線）と、Ｎチャネル型ＭＯＳトランジスタ１０７ａのゲートの電位（実線）とのタイミングチャートを示す。同図（ａ）は図２の第２の実施の形態の場合、同図（ｂ）は図３の第３の実施の形態の場合をそれぞれ示す。
【００５７】
（第４の実施の形態）
図６および図７は、本発明の第４の実施の形態のレベルシフト回路を示す。図６は、図１の第１の実施の形態の電圧モニター回路１１２を複数のレベルシフト部１０、…、１０に接続して、電圧モニター回路１１２を共有するようにしたものを示す。また図７は、図３の第３の実施の形態の電圧モニター回路１１８ａを複数のレベルシフト部１０ａ、…、１０ａに接続して、電圧モニター回路１１８ａを共有するようにしたものを示す。その他の構成は、第１の実施の形態の図１のレベルシフト回路や、第３の実施の形態の図３のレベルシフト回路と同様であるので、同一部分に同一符号を付して、その説明を省略する。
【００５８】
図８は、第１の実施の形態又は第３の実施の形態のレベルシフト回路を、ＬＳＩチップを構成するＩＯセルの中のレベルシフト回路に適用した一例を示す概念図である。また図９は、この第４の実施の形態のレベルシフト回路を、ＬＳＩチップを構成するＩＯセルの中のレベルシフト回路に適用した一例を示す概念図である。すなわち、図８では、第１の実施の形態又は第３の実施の形態のレベルシフト回路７０１を、電圧モニター回路１１２、１１８ａを含めて各ＩＯセル７０２の中に配置している。これに対して、第４の実施の形態を示した図９では、電圧モニター回路１１２、１１８ａを１つのセルとして、各ＩＯセルのレベルシフト部に接続し共用している。この図９の構成であると、ＩＯセルの面積の低減を図ることができ、その結果ＬＳＩの面積の低減を図ることができる。
【００５９】
したがって、この第４の実施の形態では、複数のレベルシフト部で電圧モニター回路を共有することが可能であるので、レベルシフト回路の総レイアウト面積の低減を図ることができる効果を奏する。
【００６０】
【発明の効果】
以上に説明したように、本発明によれば、高電圧電源の電圧レベルが低電圧電源の電圧レベルを下回った場合に、電源シーケンスを外に設けなくても、各素子を接続するコンタクトや配線等のＬＳＩ内部を破壊する可能性のある大電流が流れることを防止できる。
【００６１】
さらに、電圧モニター回路が複数のレベルシフト部に接続されているようにすることで、上記効果に加えて、電圧モニター回路を共有することでレベルシフト回路の総レイアウト面積の低減を図ることができ、ＬＳＩの面積の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のレベルシフト回路の構成を示す回路図である。
【図２】本発明の第２の実施の形態のレベルシフト回路の構成を示す回路図である。
【図３】本発明の第３の実施の形態のレベルシフト回路の構成を示す回路図である。
【図４】図３のレベルシフト回路の内部動作を説明する特性図である。
【図５】図２および図３のレベルシフト回路の動作を説明するタイミングチャートである。
【図６】本発明の第４の実施の形態のレベルシフト回路の一例の構成を示す回路図である。
【図７】本発明の第４の実施の形態のレベルシフト回路の他の例の構成を示す回路図である。
【図８】本発明の第１の実施の形態又は第３の実施の形態のレベルシフト回路を備えたＬＳＩチップを示す概略図である。
【図９】本発明の第４の実施の形態のレベルシフト回路を備えたＬＳＩチップを示す概略図である。
【図１０】従来のレベルシフト回路の構成を示す回路図である。
【図１１】図１０のレベルシフト回路の問題点を説明するための図である。
【符号の説明】
１０、１０ａ                レベルシフト部
１０１                            入力信号端子
１０２                            出力端子
１０３                            インバータ回路
１０６                            Ｐチャネル型ＭＯＳトランジスタ
１０７、１０７ａ        Ｎチャネル型ＭＯＳトランジスタ
１０８                            インバータ回路
１１２                            電圧モニター回路
１１３                            ダイオード機能素子
１１４                            Ｐチャネル型ＭＯＳトランジスタ
１１５                            インバータ回路
１１８、１１８ａ      電圧モニター回路
１１９                            ＣＭＯＳバッファ
２０１                            第１電源端子
２０２                            第２電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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