(57)【特許請求の範囲】
【請求項１】
表示装置のアクティブマトリクス回路を駆動するための駆動回路であって、
シフトレジスタと、
前記シフトレジスタの出力信号を入力信号とするレベルシフタと、
前記レベルシフタの出力に接続されたゲート回路と、
前記ゲート回路により生成された駆動信号が供給され、前記アクティブマトリクス回路に供給する映像信号をサンプリングするサンプリング回路と、を含み、  前記駆動信号の論理は、前記レベルシフタから前記ゲート回路に入力される第１の信号及び第２の信号により決定され、
前記第１の信号及び前記第２の信号は、それぞれ異なるタイミングで前記レベルシフタに入力される前記シフトレジスタの出力信号に基づき生成されること、
を特徴とする駆動回路。
【請求項２】
請求項１に記載の駆動回路において、
前記ゲート回路としてＮＡＮＤゲートが用いられていること、
を特徴とする駆動回路。
【請求項３】
請求項１または２に記載の駆動回路において、
前記駆動信号の立ち上がりは、前記第１の信号の立ち上がりで規定され、
前記駆動信号の立ち下がりは、前記第２の信号の立ち下がりで規定されること、
を特徴とする駆動回路。
【請求項４】
表示装置のアクティブマトリクス回路を駆動するための駆動回路であって、
シフトレジスタと、
前記シフトレジスタの出力信号を入力信号とするレベルシフタと、
前記レベルシフタの出力に接続されたゲート回路と、
前記ゲート回路により生成された駆動信号が供給されるバッファー回路と、を含み、
前記駆動信号は、前記バッファー回路を介して前記アクティブマトリクス回路に供給され、
前記駆動信号の論理は、前記レベルシフタから前記ゲート回路に入力される第１の信号及び第２の信号により決定され、
前記第１の信号及び前記第２の信号は、それぞれ異なるタイミングで前記レベルシフタに入力される前記シフトレジスタの出力信号に基づき生成されること、
を特徴とする駆動回路。
【請求項５】
請求項４に記載の駆動回路において、
前記駆動回路は、走査線を介して前記アクティブマトリクス回路を駆動する走査ドライバーであること、
を特徴とする駆動回路。
【請求項６】
表示装置のアクティブマトリクス回路を駆動するための駆動回路であって、
所定のクロック信号に基づく走査周期で、駆動開始信号を順次転送するシフトレジスタと、
前記シフトレジスタの出力信号を入力信号とするレベルシフタと、
前記レベルシフタの出力に接続されたゲート回路と、
前記ゲート回路により生成された駆動信号が供給され、前記アクティブマトリクス回路に供給する映像信号を前記走査周期ごとにサンプリングするサンプリング回路と、を含み、
前記駆動信号の論理は、前記レベルシフタから前記ゲート回路に入力される第１の信号及び第２の信号により決定され、
前記第２の信号は、前記第１の信号から１走査周期分ずれていること、
を特徴とする駆動回路。
【請求項７】
請求項６に記載の駆動回路において、
前記駆動回路は、データ線を介して前記アクティブマトリクス回路を駆動するデータドライバーであること、
を特徴とする駆動回路。
【請求項８】
表示装置のアクティブマトリクス回路を駆動するための駆動回路であって、
所定のクロック信号に基づく走査周期で、走査開始信号を順次転送するシフトレジスタと、
前記シフトレジスタの出力信号を入力信号とするレベルシフタと、
前記レベルシフタの出力に接続されたゲート回路と、
前記ゲート回路により生成された駆動信号が供給されるバッファー回路と、を含み、
前記駆動信号は、前記バッファー回路を介して前記アクティブマトリクス回路に供給され、
前記駆動信号の論理は、前記レベルシフタから前記ゲート回路に入力される第１の信号及び第２の信号により決定され、
前記第２の信号は、前記第１の信号から１走査周期分ずれていること、
を特徴とする駆動回路。
【請求項９】
請求項１乃至８のいずれかに記載の駆動回路は薄膜トランジスタにより形成されていること、
を特徴とする駆動回路。
【請求項１０】
請求項１乃至９のいずれかに記載の駆動回路において、
前記駆動回路は、前記アクティブマトリクス回路が形成された絶縁基板上に形成されていること、
を特徴とする駆動回路。
【請求項１１】
請求項１乃至１０に記載の駆動回路を備えたこと、
を特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置の駆動回路に関する。特にＴＦＴを用いた内蔵駆動回路に関する。
【０００２】
【従来の技術】
液晶の電気光学特性を利用して映像を表示する液晶表示装置では、各画素のスイッチング素子としてＴＦＴ等の薄膜素子を透明基板上に形成し、液晶に印加する電圧を制御することによって優れた表示品質を得ることに成功している。更に、ＬＳＩの代わりに基板上画素部周辺にＴＦＴで液晶表示体の駆動回路を一体形成する駆動回路内蔵技術も広く使われるようになった。この駆動回路内蔵技術により、液晶表示装置のコンパクト化ができると同時に低コスト化を実現することが可能となった。
【０００３】
液晶表示装置の駆動回路はデータドライバーと走査ドライバーとから成る。走査ドライバーによって水平方向の１走査線が選択された状態でこの走査線に接続された画素にデータドライバーからデータ線を介して映像信号が書き込まれる。
【０００４】
走査ドライバーは主にシフトレジスタ等を備えたロジック回路部とバッファー回路部から成る。シフトレジスタによって走査信号のタイミングをコントロールし、このタイミングで負荷の大きい走査線を充分駆動できるようバッファーを介して走査線を駆動する構成をとるのが一般的である。
【０００５】
データドライバーは主に、シフトレジスタ等を備えたロジック回路部とサンプリング回路部とから成る。シフトレジスタによってサンプリングのタイミングをコントロールし、このタイミングに従ってサンプリング回路で映像信号のデータ線への書き込みがなされる。
【０００６】
現在、駆動回路内蔵液晶表示装置においては低消費電力化と信号ノイズ軽減を実現するため駆動回路の低電圧化の必要性が高まっている。しかし、液晶の駆動電圧は±５Ｖ程度でありこれにともなう駆動回路の駆動電圧は１５Ｖ前後と比較的高い。これら相反する条件を満たすためには、駆動のタイミングを制御するロジック回路部を低電圧で駆動し、映像信号のサンプリングをおこなうサンプリング回路のみを高電圧で駆動する構造の駆動回路が必要になる。このため駆動回路内部で２種類の電圧レベルを電源電圧として使用しなければならず、ロジック回路部から出力される低電圧のタイミング信号を昇圧してサンプリング回路を駆動するためのレベル変換の機能を持った回路がロジック回路部とサンプリング回路部の間に必要となる。このような要請から、内蔵駆動回路においてレベル変換回路であるレベルシフタの重要性が非常に高まってきている。
【０００７】
前記のような背景に基づき、レベルシフタを備えた従来の液晶表示装置の駆動回路（データドライバー）の一例（エスアイディ  ’９２ダイジェスト（ＳＩＤ  ’９２  ＤＩＧＥＳＴ）６０９ページ〜）を図１に示す。この駆動回路内部の各点Ａ〜Ｌにおける信号のタイミングチャートを図２に示す。
【０００８】
シフトレジスタは基準電位Ｖｓｓ（通常はＧＮＤに等しい）に対して正の値をもつ第１の電源電圧Ｖ１で駆動され、サンプリング回路はＶ１より高い第２の電源電圧Ｖ２で駆動される。この第１の電源電圧から第２の電源電圧に昇圧するためにシフトレジスタとサンプリング回路との間にレベルシフタ（１１）を設ける。レベルシフタの出力は一般的にバッファー回路（１２）を通してサンプリング回路に接続されることが多い。
【０００９】
【発明が解決しようとする課題】
従来の駆動回路の構成で実際に測定により内部信号を調べると、図３のタイミングチャートに示すような内部信号の異常が観測される。レベルシフタで生じたこの信号異常が結果的にサンプリング回路の動作タイミングをくるわせるという問題を引き起こすことがわかった。
【００１０】
特に図３に示すタイミングチャートのレベルシフタ出力信号（Ｇ，Ｈ，Ｉ，Ｊ，Ｋ，Ｌ，・・・における信号）のうち、負論理入力信号（Ｂ，Ｄ，Ｆ，・・・における信号）の立ち上がりに対応してレベルシフタにより出力される正論理出力信号（Ｇ，Ｉ，Ｋ，・・・における信号）の立ち下がりにおいて信号の異常（３１、３２、３３）が起こることが測定によりわかった。
【００１１】
本来、レベルシフタは内部信号のレベルを変換することがその役割である。しかし、ＭＯＳＦＥＴに比して動作速度の遅いＴＦＴを用いてレベルシフタを構成した場合、回路内部での信号の遅延、あるいは信号の異常が問題になる。すなわち、ＴＦＴで構成したレベルシフタを駆動回路内部に設けたことで本来の信号伝達に障害がおこり正しいロジックを正しいタイミングで出力できなくなる。特にレベルシフタがカスケード接続（図１において、２つのＰＭＯＳトランジスタが互いに他方のドレイン端をゲートに接続している接続方法）の構造を持つため、ダイナミック動作の状態が生じ、動作速度の遅いＴＦＴを使うとこれが比較的長時間続くためレベルシフタ特有の問題が顕著になる。
【００１２】
次に、この問題が生じる原因について説明する。例えば、図１のＧ点の電位を考える。Ｂ点の入力信号が立ち上がると、ＮＭＯＳトランジスタ２（１５）がオンしてＧ点の電位をＶ２からＶｓｓに引き下げようとする。このときＰＭＯＳトランジスタ２（１６）は依然としてオンしているので、Ｇ点の電位は定まらずダイナミック動作の状態になる。この為、図３に示すような電位の定まらない状態が生じる。
【００１３】
前記のようなダイナミック動作の状態において、Ｇ点、Ｖｓｓ、Ｖ２、ＰＭＯＳトランジスタ２、ＮＭＯＳトランジスタ２を含む回路は図４に示すような等価回路で表される。ダイナミック動作の状態ではＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ２のオン抵抗（４１、４２）を介してＶ２とＶｓｓが接続されることになる。このときＶ２からＶｓｓへと電流がながれ、Ｇ点の電位は抵抗分割によりＰＭＯＳトランジスタ２のオン抵抗（４１）とＮＭＯＳトランジスタ２のオン抵抗（４２）の比で決まる。すなわちＮＭＯＳトランジスタ２のオン抵抗に比べてＰＭＯＳトランジスタ２のオン抵抗が小さいとＧ点電位はＶ２に近くなり、このため信号異常を起こす。
【００１４】
さらに、Ｇ点電位がＶｓｓよりＶ２に近いほど信号異常の続く時間が長いことがわかった。
【００１５】
本発明は、このレベルシフタで生じる信号異常を低減するＴＦＴ素子構成、あるいは信号異常が生じてもその影響がレベルシフタ以降の回路に及ばないような回路構成を提供する。
【００１６】
【課題を解決するための手段】
本発明の第１の駆動回路は、表示装置のアクティブマトリクス回路を駆動するための駆動回路であって、シフトレジスタと、前記シフトレジスタの出力信号を入力信号とするレベルシフタと、前記レベルシフタの出力に接続されたゲート回路と、前記ゲート回路により生成された駆動信号が供給され、前記アクティブマトリクス回路に供給する映像信号をサンプリングするサンプリング回路と、を含み、前記駆動信号の論理は、前記レベルシフタから前記ゲート回路に入力される第１の信号及び第２の信号により決定され、前記第１の信号及び前記第２の信号は、それぞれ異なるタイミングで前記レベルシフタに入力される前記シフトレジスタの出力信号に基づき生成されること、を特徴とする。
上記の駆動回路において、前記ゲート回路として、例えば、ＮＡＮＤゲートを用いることができる。
上記の駆動回路において、前記駆動信号の立ち上がりは、前記第１の信号の立ち上がりで規定され、前記駆動信号の立ち下がりは、前記第２の信号の立ち下がりで規定されること、が好ましい。
本発明の第２の駆動回路は、表示装置のアクティブマトリクス回路を駆動するための駆動回路であって、シフトレジスタと、前記シフトレジスタの出力信号を入力信号とするレベルシフタと、前記レベルシフタの出力に接続されたゲート回路と、前記ゲート回路により生成された駆動信号が供給されるバッファー回路と、を含み、前記駆動信号は、前記バッファー回路を介して前記アクティブマトリクス回路に供給され、前記駆動信号の論理は、前記レベルシフタから前記ゲート回路に入力される第１の信号及び第２の信号により決定され、前記第１の信号及び前記第２の信号は、それぞれ異なるタイミングで前記レベルシフタに入力される前記シフトレジスタの出力信号に基づき生成されること、を特徴とする。
上記の駆動回路は、走査線を介して前記アクティブマトリクス回路を駆動する走査ドライバーとして好適である。
本発明の第３の駆動回路は、表示装置のアクティブマトリクス回路を駆動するための駆動回路であって、所定のクロック信号に基づく走査周期で、駆動開始信号を順次転送するシフトレジスタと、前記シフトレジスタの出力信号を入力信号とするレベルシフタと、前記レベルシフタの出力に接続されたゲート回路と、前記ゲート回路により生成された駆動信号が供給され、前記アクティブマトリクス回路に供給する映像信号を前記走査周期ごとにサンプリングするサンプリング回路と、を含み、前記駆動信号の論理は、前記レベルシフタから前記ゲート回路に入力される第１の信号及び第２の信号により決定され、前記第２の信号は、前記第１の信号から１走査周期分ずれていること、を特徴とする。
上記の駆動回路は、データ線を介して前記アクティブマトリクス回路を駆動するデータドライバーとして好適である。
本発明の第４の駆動回路は、表示装置のアクティブマトリクス回路を駆動するための駆動回路であって、所定のクロック信号に基づく走査周期で、走査開始信号を順次転送するシフトレジスタと、前記シフトレジスタの出力信号を入力信号とするレベルシフタと、前記レベルシフタの出力に接続されたゲート回路と、前記ゲート回路により生成された駆動信号が供給されるバッファー回路と、を含み、前記駆動信号は、前記バッファー回路を介して前記アクティブマトリクス回路に供給され、前記駆動信号の論理は、前記レベルシフタから前記ゲート回路に入力される第１の信号及び第２の信号により決定され、前記第２の信号は、前記第１の信号から１走査周期分ずれていること、を特徴とする。
上記の駆動回路は、薄膜トランジスタにより形成されていることが好ましい。
上記の駆動回路は、前記アクティブマトリクス回路が形成された絶縁基板上に形成されていることが好ましい。
本発明の表示装置は、上記の駆動回路を備えている。
【００１７】
【実施例】
本発明の実施例について以下図面に基づいて説明する。
【００１８】
図５に本発明の液晶表示装置の駆動回路を内蔵したアクティブマトリックス回路の全体図を示す。アクティブマトリックス回路の周辺に図示のようにデータドライバーと走査ドライバーが配置されている。走査ドライバーはシフトレジスタ、レベルシフタ、ゲート回路、バッファー回路から成り、走査線に接続されている。一方のデータドライバーはシフトレジスタ、レベルシフタ、ゲート回路、バッファー回路から成り、データ線に接続されている。アクティブマトリックス回路は各画素ごとにアクティブマトリックス素子、保持容量、および液晶に電圧を印加する透明電極を備えている。アクティブマトリックス素子のゲートは走査線に、ソースがデータ線に、ドレインが透明電極にそれぞれ接続されている。
【００１９】
走査ドライバーから走査信号が出力され、選択された走査線に接続された液晶容量と保持容量にデータ線から映像信号が書き込まれる。映像信号はデータドライバーによってサンプリングされそのタイミングもデータドライバーでコントロールされる。
【００２０】
本発明は特にこのデータドライバー、走査ドライバーに関する。
【００２１】
信号異常を起こしにくくするようにＴＦＴサイズを調節した本発明の実施例を図６に示す。ここでは第１の電源電圧Ｖ１、第２の電源電圧Ｖ２が共に正で、Ｖ１＜Ｖ２なる関係がある場合について示す。
【００２２】
ＴＦＴのオン抵抗は、ＴＦＴのチャンネル長Ｌとチャンネル幅Ｗで決まる。Ｌが極端に小さくない限り、ＴＦＴのオン抵抗はＬ／Ｗの値に比例する。前述のように、レベルシフタでの信号異常はＮチャンネルＴＦＴのオン抵抗がＰチャンネルＴＦＴのオン抵抗に比べて小さいために起こるので、少なくともＮチャンネルＴＦＴのオン抵抗がＰチャンネルＴＦＴのオン抵抗より小さくなるようにする必要がある。言いかえると常にＰチャンネルＴＦＴのＬ／Ｗの値がＮチャンネルＴＦＴのＬ／Ｗの値より少なくとも大きく設定する必要がある。図６のレベルシフタにおいてそれぞれのＴＦＴがオンの状態にある場合、ＰチャンネルＴＦＴ１（５４）、ＰチャンネルＴＦＴ２（５６）のゲート電圧は−Ｖ２（ソースの電位がＶ２、ゲートの電位がＧＮＤに等しいため）でＮチャンネルＴＦＴ１（５３）、ＮチャンネルＴＦＴ２（５５）のゲート電圧はＶ１である。ここでＶ２＞Ｖ１なので、ＰチャンネルＴＦＴ１、２とＮチャンネルＴＦＴ１、２のＴＦＴサイズがそれぞれ同じであればＰチャンネルＴＦＴ１、２のオン抵抗のほうがＮチャンネルＴＦＴ１、２のそれより小さくなり、これが信号異常を引き起こす。そこで、本発明の実施例のレベルシフタでは常にＮチャンネルＴＦＴのオン抵抗がＰチャンネルＴＦＴのオン抵抗に比べて大きくなりすぎないようにＴＦＴサイズを設定することを特徴とする。ＮチャンネルＴＦＴとＰチャンネルＴＦＴのゲート長が同じならＮチャンネルＴＦＴのゲート幅の方がＰチャンネルＴＦＴのそれより少なくとも大きく、ＰチャンネルＴＦＴとＮチャンネルＴＦＴのゲート幅が同じならＮチャンネルＴＦＴのゲート長の方がＰチャンネルＴＦＴのそれより少なくとも小さくなるようにＴＦＴサイズを設定する。またより好ましくはＰチャンネルＴＦＴ、ＮチャンネルＴＦＴのそれぞれのゲート電圧においてオン抵抗が常にＮチャンネルＴＦＴのほうがＰチャンネルＴＦＴのオン抵抗より小さくなるようにＴＦＴサイズを設定する。このようなＴＦＴサイズの設定によって前記Ｇ点の電位はＶｓｓに近くなるため信号異常を起こしにくくなり、また信号異常を起こしても最小限に抑えることができる。
【００２３】
この方法は液晶表示装置の駆動回路としてデータドライバー、走査ドライバーのどちらのドライバーにも適用できる。
【００２４】
第１の電源電圧Ｖ１、第２の電源電圧Ｖ２、基準電位Ｖｓｓの関係として、Ｖｓｓに対してＶ１、Ｖ２がともに正の場合、Ｖ１、Ｖ２が共に負の場合、Ｖｓｓに対してＶ１が正でＶ２が負の場合、Ｖｓｓに対してＶ１が負でＶ１が正の場合が考えられ、それぞれの場合に対して｜Ｖ１｜＜｜Ｖ２｜、｜Ｖ１｜＞｜Ｖ２｜の場合が考えられる。これらすべての場合において、Ｖ２に直接接続されているＴＦＴのＬ／ＷをＶｓｓに接続されているＴＦＴのＬ／Ｗより小さくすることで前記実施例と同様の効果を得ることができる。
【００２５】
次にレベルシフタで図３に示す信号異常が起こっても、レベルシフタ以降の回路に影響を与えない回路構成を与える本発明の実施例を図７に示す。本発明の駆動回路ではレベルシフタの出力がゲート回路に接続されている。ここでは特に、ゲート回路としてＮＡＮＤゲート（６１）を用いた場合のデータドライバーの回路構成例を示す。図８はこの駆動回路の内部の各点での信号のタイミングチャートである。
【００２６】
シフトレジスタの出力端（Ａ〜Ｆ）をレベルシフタに接続する。１つのレベルシフタの昇圧された２出力のうち１つ（Ｇ，Ｉ，・・・）を、図７に示すように隣あうレベルシフタの他方の出力（Ｊ，Ｌ，・・・）とともにインバータを通してＮＡＮＤゲートに入力する。ＮＡＮＤゲートの出力信号（Ｍ，Ｎ，Ｏ・・・の信号）をバッファー回路で更にタイミング調整した後サンプリング回路を駆動する。
【００２７】
前記回路構成をとった場合、シフトレジスタの出力信号（図８のＡ〜Ｆ）に対してサンプリング回路の駆動信号は図８のＭ〜Ｏとなる。信号Ｍを例にとった場合、この信号Ｍは信号ＧとＪのＮＡＮＤの論理で決定される。このため信号Ｍの立ち上がり（７１）は信号Ｇの立ち上がり（７３）で規定され、信号Ｍの立ち下がり（７２）は信号Ｊの立ち下がり（７４）で規定される。すなわち、信号異常を起こしやすい信号Ｇの立ち下がりに無関係に信号Ｍが決定されることになる。このようにレベルシフタの直後にゲート回路を設けることによって、レベルシフタで万が一信号異常が起こってもサンプリング回路の駆動信号のタイミングに影響を与えることなく正常動作を保つことができる。
【００２８】
ここで、シフトレジスタの出力論理によってＮＡＮＤゲート以外にも、ＮＯＲゲート、ＡＮＤゲートなどのゲート回路を用いてもよい。
【００２９】
図９に、前記と同様の回路構成方法で走査ドライバーを構成した実施例を示す。
【００３０】
シフトレジスタの出力をレベルシフタ（１１）に入力し、レベルシフタの出力を図７の実施例と同様の方法でＮＡＮＤゲート（６１）に入力する。その後、ゲートの出力をバッファー回路を通して走査線に接続する。この回路構成をとることでデータドライバーと同様に走査ドライバーでもレベルシフタにおける信号異常が走査信号に影響を与えることなく正常に駆動をおこなうことができる。
【００３１】
なお、本発明の液晶表示装置の駆動回路はＴＦＴを用いて絶縁基板上に形成された回路だけでなく、通常の単結晶シリコンを用いたＭＯＳＦＥＴによる回路等にも応用できる。
【００３２】
【発明の効果】
以上述べたように本発明の駆動回路を用いることによって、レベルシフタにおける信号異常を低減、また信号異常が起こってもサンプリング回路は正常なタイミングで駆動することができる。これによって比較的動作速度の遅いＴＦＴを用いて液晶表示装置の駆動回路を一体形成しても高速で正確にサンプリング回路を駆動できる。この結果水平解像度が向上する。また走査側の駆動回路のタイミングも正確にコントロールすることができ走査線の数が多く配線容量の大きな大型液晶表示装置の正確な駆動も可能となる。
【図面の簡単な説明】
【図１】レベルシフタを備えた従来の液晶表示装置の駆動回路（データドライバー）の一例を示す図。
【図２】図１の駆動回路のタイミングチャート。
【図３】図１の駆動回路の信号波形を示す図。
【図４】ダイナミック動作の状態での等価回路を示す図。
【図５】アクティブマトリックス回路と一体成形した本発明の液晶表示装置の駆動回路の図。
【図６】本発明のレベルシフタの回路図。
【図７】本発明の液晶表示装置の駆動回路（データドライバー）の回路図。
【図８】図７の駆動回路のタイミングチャート。
【図９】本発明の液晶表示装置の駆動回路（走査ドライバー）の回路図。
【符号の説明】
１１  レベルシフタ部
１２  バッファー回路部
１３  ＮＭＯＳトランジスタ１
１４  ＰＭＯＳトランジスタ１
１５  ＮＭＯＳトランジスタ２
１６  ＰＭＯＳトランジスタ２
３１、３２、３３  信号異常を起こしている部分
４１  ＰＭＯＳトランジスタ２のオン抵抗
４２  ＮＭＯＳトランジスタ２のオン抵抗
４３  ゲート容量
６１  ＮＡＮＤゲート部
７１  Ｍ点の信号の立ち上がり
７２  Ｍ点の信号の立ち下がり
７３  Ｇ点の信号の立ち上がり
７４  Ｊ点の信号の立ち下がり
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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