(57)【特許請求の範囲】
【請求項１】
入力オーディオデータをこの入力オーディオデータに同期して形成された書き込みアドレス信号に従ってデータメモリに書き込むメモリ書き込み制御手段と、
上記入力オーディオデータを再生する再生装置の再生速度に基づいて、一定周期で形成された読み出しアドレス信号に従って上記データメモリよりオーディオデータを読み出すメモリ読み出し制御手段と、
上記データメモリより読み出されるオーディオデータに対応して出力オーディオデータのサンプル位置で決まる係数データを、上記入力オーディオデータを再生する再生装置の再生速度に基づいて出力する係数データ出力手段と、
上記データメモリより読み出されるオーディオデータおよび上記係数データ出力手段より出力される係数データを演算処理して出力オーディオデータを得る演算処理手段とを備えることを特徴とするオーディオレートコンバータ。
【請求項２】
上記読み出しアドレス信号を、所定周期毎に上記書き込みアドレス信号との差が一定値となるように同期化処理をするアドレス同期化手段を設けることを特徴とする請求項１記載のオーディオレートコンバータ。
【請求項３】
上記入力オーディオデータのサンプルレートが変化しているレート変換過渡期では、上記アドレス同期化手段は上記同期化処理を中止することを特徴とする請求項２記載のオーディオレートコンバータ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、オーディオデータのサンプルレートを一定レートに変換するオーディオレートコンバータに関する。
【０００２】
【従来の技術】
従来、例えば特公昭６３−６７７９４号公報等に示されるように、テープ上に記録された番組を再生する際にその番組の時間長を高精度に伸縮する、いわゆるプログラムプレイが可能なＶＴＲが知られている。
【０００３】
ディジタルＶＴＲで上述のプログラムプレイが行なわれる場合、オーディオ再生系をプログラムレートに合わせて動作させることが提案されている。
【０００４】
【発明が解決しようとする課題】
上述したようにオーディオ再生系をプログラムレートに合わせて動作させる場合、再生オーディオデータのサンプルレートは伸縮の度合に応じて正規レートからはずれたものとなる。例えば、正規レートが４８ＫＨｚであるとき、プログラムプレイ時の再生オーディオデータのサンプルレートは４８ＫＨｚ±ｘ％（±ｘ％は変動分）となる。このとき、ＡＥＳ／ＥＢＵやＳＩＦのシリアルインタフェースは、４８ＫＨｚを保証できず、再生オーディオデータの代わりに４８ＫＨｚのミュート信号を出力している。すなわち、再生オーディオデータをＡＥＳ／ＥＢＵやＳＩＦのシリアルインタフェースを使用して伝送することができなかった。
【０００５】
そこで、この発明では、入力オーディオデータのサンプルレートに拘らずに、再生オーディオデータのサンプルレートを一定にして出力できるオーディオレートコンバータを提供するものである。
【０００６】
【課題を解決するための手段】
この発明に係るオーディオレートコンバータは、入力オーディオデータをこの入力オーディオデータに同期して形成された書き込みアドレス信号に従ってデータメモリに書き込むメモリ書き込み制御手段と、入力オーディオデータを再生する再生装置の再生速度に基づいて、一定周期で形成された読み出しアドレス信号に従ってデータメモリよりオーディオデータを読み出すメモリ読み出し制御手段と、データメモリより読み出されるオーディオデータに対応して出力オーディオデータのサンプル位置で決まる係数データを、入力オーディオデータを再生する再生装置の再生速度に基づいて出力する係数データ出力手段と、データメモリより読み出されるオーディオデータおよび係数データ出力手段より出力される係数データを演算処理して出力オーディオデータを得る演算処理手段とを備えるものである。
【０００７】
例えば、読み出しアドレス信号を、所定周期毎に書き込みアドレス信号との差が一定値となるように同期化処理をするアドレス同期化手段を設けるものである。また例えば、入力オーディオデータのサンプルレートが変化しているレート変換過渡期では、アドレス同期化手段は同期化処理を中止するものである。
【０００８】
【作用】
この発明においては、入力オーディオデータを再生する再生装置の再生速度に基づいてデータメモリより一定周期で読み出されるオーディオデータと出力オーディオデータのサンプル位置で決まる係数データとを演算処理して出力オーディオデータを得るようにしているので、再生装置から再生される入力オーディオデータのサンプルレートに拘らずに、一定のサンプルレートの出力オーディオデータを得ることが可能となる。例えば、出力オーディオデータのサンプルレートを４８ＫＨｚとすることで、ＡＥＳ／ＥＢＵやＳＩＦのシリアルインタフェースを使用した伝送が可能となる。
【０００９】
また、読み出しアドレス信号を、所定周期毎に書き込みアドレス信号との差が一定値となるように同期化処理をすることにより、例えばＶＴＲではビデオデータの信号処理に対応するオーディオデータの遅延時間を確保でき、オーディオとビデオのリップシンクを保つことが可能となる。
【００１０】
また、入力オーディオデータのサンプルレートが変化しているレート変換過渡期では読み出しアドレス信号と書き込みアドレス信号の位相関係は保証されず、同期化処理をすることで出力オーディオデータの不連続による異音の発生を招くおそれがあるが、レート変換過渡期で同期化処理を中止することで、異音の発生を防止することが可能となる。
【００１１】
【実施例】
以下、図１を参照しながら、この発明の一実施例について説明する。本例は、４８ＫＨｚ±ｘ％のサンプルレートの入力オーディオデータＤＡｉｎに対して、４８ＫＨｚのサンプルレートの出力オーディオデータＤＡｏｕｔを得るものである。
【００１２】
図において、１は入力端子であり、この入力端子１には例えばＶＴＲのプログラムプレイ時に得られる再生オーディオデータ（シリアルデータ）が入力オーディオデータＤＡｉｎとして供給される。このオーディオデータＤＡｉｎのサンプルレートＰＦＳは４８ＫＨｚ±ｘ％である。入力端子１に供給されるオーディオデータＤＡｉｎはシリアル／パラレル変換回路２でパラレルデータに変換された後にメモリ３に書き込みデータＷＤＡＴＡとして供給される。
【００１３】
メモリ３には書き込みアドレス発生回路４よりサンプルレートＰＦＳに同期して書き込みアドレス信号ＷＡＤが供給され、このアドレス信号ＷＡＤに従ってデータＷＤＡＴＡの書き込みが行なわれる。一方、メモリ３には読み出しアドレス発生回路５よりサンプルレートＦＳ（４８ＫＨｚ）に同期して読み出しアドレス信号ＲＡＤが供給され、このアドレス信号ＲＡＤに従って読み出しが行なわれる。メモリ３より出力される読み出しデータＲＤＡＴＡはデータ演算回路６に供給される。
【００１４】
また、７は係数データが格納されたＲＯＭテーブルである。このＲＯＭテーブル７には読み出しアドレス発生回路５よりサンプルレートＦＳに同期して読み出しアドレス信号Ｃｏｅｆ．ＡＤが供給され、このアドレス信号Ｃｏｅｆ．ＡＤに従って読み出しが行なわれる。ＲＯＭテーブル７より読み出される係数データＣｏｅｆ．ＤＡＴＡはデータ演算回路６に供給される。
【００１５】
ここで、データ演算回路６では、３２次のオーバーサンプリング処理が行なわれるため、上述せずもメモリ３からは１／ＦＳの時間内に入力オーディオデータＤＡｉｎを構成する３２サンプルのオーディオデータが１／２５６ＦＳの周期でもって順次読み出される。この場合、３２サンプルのオーディオデータは、図２に示すように、出力オーディオデータＤＡｏｕｔとして得ようとしているオーディオデータ（△印で図示）のサンプル位置の前後にそれぞれ位置する入力オーディオデータＤＡｉｎの１６サンプルのオーディオデータ（−１６〜−１，１〜１６の番号を付した○印で図示）で構成される。
【００１６】
また、上述せずもＲＯＭテーブル７からは、メモリ３からの３２サンプルのオーディオデータのそれぞれに対応して３２個の係数データＣｏｅｆ．ＤＡＴＡが１／２５６ＦＳの周期でもって読み出される。この３２個の係数データＣｏｅｆ．ＤＡＴＡは出力オーディオデータＤＡｏｕｔとして得ようとしているオーディオデータのサンプル位置によって一義的に決定される。
【００１７】
データ演算回路６では、１／ＦＳの時間内に、メモリ３より読み出されるオーディオデータとそれに対応するＲＯＭテーブル７より読み出される係数データとが順次乗算され、そして３２個の乗算結果が加算されて出力オーディオデータＤＡｏｕｔとして得ようとしているオーディオデータが形成される。そして、データ演算回路６からは１／ＦＳの周期でもって出力オーディオデータＤＡｏｕｔを構成するオーディオデータが出力され、従って出力端子８にはサンプルレートがＦＳである出力オーディオデータＤＡｏｕｔが得られる。
【００１８】
また、９はＰＬＬ回路であり、このＰＬＬ回路９にはシステムコントローラ（図示せず）より２５６ＦＳの周波数を有する基準クロックＣＬＫおよびＶＴＲの再生速度を示す速度データＳＰＤが供給される。速度データＳＰＤは通常再生時には「１０００」であって、プログラムプレイ時で再生速度がずれるときは「１０００±ｎ」となる。例えば、再生速度が１％だけ上昇するとき速度データＳＰＤ＝１０１０となり、逆に再生速度が１％だけ下降するとき速度データＳＰＤ＝９９０となる。
【００１９】
図３は、ＰＬＬ回路９の具体構成を示している。図において、基準クロックＣＬＫは分周器１１で１／２５６に分周されて、ＦＳ（４８ＫＨｚ）の周波数を有する読み出しクロックＲＣＫが形成される。また、この読み出しクロックＲＣＫが分周器１２で１／１０００に分周されて、ＦＳ／１０００（４８Ｈｚ）の周波数を有する同期パルスＰＳが形成される。また、基準クロックＣＬＫは分周器１３で１／１０００に分周されて位相比較信号ＳＲＰが形成され、この位相比較信号ＳＲＰは位相比較器１４に供給される。
【００２０】
また、１５は分周器であり、この分周器１５には速度データＳＰＤが供給され、その分周比が１／ＳＰＤに設定される。電圧制御発振器１６の出力信号は分周器１５で１／ＳＰＤに分周された後に位相比較器１４に供給される。そして、位相比較器１４の比較出力信号が電圧制御発振器１６に制御信号として供給される。位相比較器１４、分周器１５、電圧制御発振器１６による位相ロックループによって、分周器１５より出力される位相比較信号ＳＣＰは分周器１３より出力される位相比較信号ＳＲＰと位相および周波数が等しくなるように制御される。
【００２１】
この場合、位相比較信号ＳＲＰ，ＳＣＰの周波数は、２５６ＦＳ／１０００（１２．２８８ＫＨｚ）となるため、電圧制御発振器１６の出力信号の周波数は、入力オーディオデータＤＡｉｎのサンプルレートＰＦＳ（４８ＫＨｚ±ｘ％）の２５６倍の周波数を有するものとなる。この電圧制御発振器１６の出力信号は分周器１７で１／２５６に分周されて、ＰＦＳ（４８ＫＨｚ±ｘ％）の周波数を有する書き込みクロックＷＣＫが形成される。
【００２２】
以上のＰＬＬ回路９の構成においては、上述したように位相比較信号ＳＲＰおよびＳＣＰの位相がロックするように制御される。また、分周器１３より出力される位相比較信号ＳＲＰは基準クロックＣＬＫを１／１０００に分周したものであり、基準クロックＣＬＫを１／２５６に分周し、さらに１／１０００に分周して得られる同期パルスＰＳとは位相がロックしている。つまり、同期パルスＰＳは、基準クロックＣＬＫに対しても、電圧制御発振器１６の出力信号に対しても一定の位相関係で位相ロックしていることになる。
【００２３】
図１に戻って、書き込みアドレス発生回路４にはＰＬＬ回路９より出力される書き込みクロックＷＣＫが供給される。書き込みアドレス発生回路４では書き込みクロックＷＣＫに同期して上述した書き込みアドレス信号ＷＡＤが形成される。
【００２４】
また、読み出しアドレス発生回路５には、ＰＬＬ回路９より出力される読み出しクロックＲＣＫ、基準クロックＣＬＫ、速度データＳＰＤおよび同期パルスＰＳが供給され、書き込みアドレス発生回路４より書き込みアドレス信号ＷＡＤが供給され、さらにシステムコントローラ（図示せず）よりレート変換過渡期（ＶＴＲの再生速度、従って速度データＳＰＤが変化している期間）に対応してハイレベル「Ｈ」となるレート変換過渡信号ＳＴＴが供給され、上述した読み出しアドレス信号ＲＡＤ，Ｃｏｅｆ．ＡＤが形成される。
【００２５】
図４は、読み出しアドレス発生回路５の具体構成を示している。図において、速度データＳＰＤは１１ビットのパラレルデータとして加算器２１に供給されてオフセットＯＦＳ１が加算された後に加算器２２を介して１２ビットデータとしてラッチ回路２３に供給される。このラッチ回路２３には周波数がＦＳ（４８ＫＨｚ）の読み出しクロックＲＣＫがラッチパルスとして供給され、その立ち下がりタイミングで１２ビットデータがラッチされる。そして、上位２ビットはキャリーデータＣＡＲとなると共に、下位１０ビットは加算器２４でオフセットＯＦＳ２が加算されて距離データＤＳＴとなる。距離データＤＳＴは加算器２２に供給される。
【００２６】
ここで、オフセットＯＦＳ１は再生速度に応じて制御される。すなわち、再生速度が通常再生時より大きくなる（ＳＰＤ＞１０００）ときはＯＦＳ１＝「２４」とされ、逆に再生速度が通常再生時より小さくなる（ＳＰＤ＜１０００）ときはＯＦＳ１は「０」とされる。また、オフセットＯＦＳ２は再生速度およびキャリーデータＣＡＲに応じて制御される。すなわち、再生速度が通常再生時より大きくなるとき、キャリーデータＣＡＲが「１」であるときはＯＦＳ２＝「０」とされ、キャリーデータＣＡＲが「２」であるときはＯＦＳ２＝「２４」とされる。一方、再生速度が通常再生時より小さくなるとき、キャリーデータＣＡＲが「１」であるときはＯＦＳ２＝「２４」とされ、キャリーデータＣＡＲが「０」であるときはＯＦＳ２＝「０」とされる。
【００２７】
ラッチ回路２３より出力される２ビットのキャリーデータＣＡＲは読み出しアドレス信号ＲＡＤを出力するためのカウンタ２５に供給される。この場合、キャリーデータＣＡＲが「０」、「１」および「２」であるときそれぞれメモリ３（図１参照）より読み出される入力オーディオデータＤＡｉｎの３２サンプルのオーディオデータが０サンプル、１サンプルおよび２サンプルだけずれるように、読み出しクロックＲＣＫの立ち下がりのタイミングでカウンタ２５のインクリメント動作が行なわれる。そして、カウンタ２５より、読み出しクロックＲＣＫの各周期内に、基準クロックＣＬＫの周期でもって３２サンプル分の読み出しアドレス信号ＲＡＤが順次出力される。
【００２８】
また、加算器２４より出力される距離データＤＳＴは、入力オーディオデータＤＡｉｎの各サンプル位置間を１０００等分して「２４」〜「１０２３」で表した場合に、出力オーディオデータＤＡｏｕｔとして得ようとしているオーディオデータのサンプル位置（図２の△印参照）を示すものとなる。この距離データＤＳＴが決まると、入力オーディオデータＤＡｉｎの３２サンプルのオーディオデータとの位置関係が決まるので、この３２サンプルのオーディオデータにそれぞれ対応する係数データＣｏｅｆ．ＤＡＴＡは一義的に決まることになる。この距離データＤＳＴは係数アドレス発生器２６に供給され、メモリ３より出力されるオーディオデータに同期して、読み出しクロックＲＣＫの各周期内に基準クロックＣＬＫの周期でもって３２個分の読み出しアドレス信号Ｃｏｅｆ．ＡＤが順次出力される。
【００２９】
図５は、＋１％だけ速度アップした場合における読み出しアドレス発生回路５の動作を示すものである。同図Ａは読み出しクロックＲＣＫ、同図Ｂは速度データＳＰＤ、同図Ｃは加算器２１の出力データ、同図Ｄは加算器２２の出力データ、同図Ｅはラッチ回路２３より出力される１０ビットデータ、同図Ｆはラッチ回路２３より出力されるキャリーデータＣＡＲ、同図Ｇは加算器２４より出力される距離データＤＳＴ、同図ＨはオフセットＯＦＳ１、同図ＩはオフセットＯＦＳ２を示している。
【００３０】
この場合、読み出しクロックＲＣＫに同期して距離データＤＳＴは「２４」→「３４」→「４４」→・・・→「１０１４」→「２４」→・・・のように変化していく。そして、基本的には距離データＤＳＴの変化に伴って入力オーディオデータＤＡｉｎの３２サンプルのオーディオデータが１サンプルだけずれるようにされるが（ＣＡＲ＝「１」）、距離データＤＳＴが「１０１４」から「２４」に変化する場合には２サンプルだけずれるようにされる（ＣＡＲ＝「２」）。これは、距離データＤＳＴが「１０１４」から「２４」に変化する場合、出力オーディオデータＤＡｏｕｔとして得ようとするオーディオデータのサンプル位置が、入力オーディオデータＤＡｉｎのオーディオデータのサンプル位置を２個飛び越えた位置に移動するからである。
【００３１】
図６は、−１％だけ速度ダウンした場合における読み出しアドレス発生回路５の動作を示すものである。同図Ａ〜Ｉはそれぞれ図５Ａ〜Ｉに対応したデータを示している。この場合、読み出しクロックＲＣＫに同期して距離データＤＳＴは「１０２３」→「１０１３」→「１００３」→・・・→「３３」→「１０２３」→・・・のように変化していく。そして、基本的には距離データＤＳＴの変化に伴って入力オーディオデータＤＡｉｎの３２サンプルのオーディオデータが１サンプルだけずれるようにされるが（ＣＡＲ＝「１」）、距離データＤＳＴが「３３」から「１０２３」に変化する場合にはずれないようにされる（ＣＡＲ＝「０」）。これは、距離データＤＳＴが「３３」から「１０２３」に変化する場合、出力オーディオデータＤＡｏｕｔとして得ようとするオーディオデータのサンプル位置が、入力オーディオデータＤＡｉｎのオーディオデータのサンプル位置を飛び越えない位置に移動するからである。
【００３２】
図４に戻って、書き込みアドレス信号ＷＡＤはラッチ回路２７に供給される。このラッチ回路２７には読み出しクロックＲＣＫがラッチパルスとして供給され、その立ち下がりタイミングで書き込みアドレス信号ＷＡＤがラッチされる。そして、ラッチ回路２７でラッチされた書き込みアドレス信号ＷＡＤは減算器２８で一定値ＬＶが減算された後にカウンタ２５にロードデータとして供給される。一定値ＬＶは、例えばＶＴＲにおけるビデオデータの信号処理による遅延時間（例えば４フィールド期間）に対応するメモリ３のアドレス間隔に設定される。
【００３３】
また、同期パルスＰＳはアンドゲート２９に供給される。このアンドゲート２９にはレート変換過渡信号ＳＴＴがインバータ３０を介してゲート制御信号として供給される。レート変換過渡期でないときはレート変換過渡信号ＳＴＴがローレベル「Ｌ」であるため、同期パルスＰＳはアンドゲート２９を介してカウンタ２５にロードパルスとして供給される。そして、読み出しアドレスデータＲＡＤとして減算器２８より出力されるロードデータ（ＷＡＤ−ＬＶ）がロードされる。一方、レート変換過渡期のときはレート変換過渡信号ＳＴＴがハイレベル「Ｈ」であるため、同期パルスＰＳはカウンタ２５に供給されず、上述したロード動作は行われない。なお、上述したようにメモリ３からは１／ＦＳの時間内に入力オーディオデータＤＡｉｎを構成する３２サンプルのオーディオデータが読み出されるが、ロードデータ（ＷＡＤ−ＬＶ）は最初のサンプルのオーディオデータの読み出しアドレスとなる。
【００３４】
以上説明したように本例においては、入力端子１にサンプルレートがＰＦＳ（４８ＫＨｚ±ｘ％）の入力オーディオデータＤＡｉｎが供給される場合、出力端子８にはサンプルレートがＦＳ（４８ＫＨｚ）の出力オーディオデータＤＡｏｕｔを得ることができる。したがって、ＶＴＲでプログラムプレイが行なわれる場合であっても、出力オーディオデータＤＡｏｕｔのサンプルレートを４８ＫＨｚとすることで、ＡＥＳ／ＥＢＵやＳＩＦのシリアルインタフェースを使用した伝送が可能となる等の効果がある。
【００３５】
また本例においては、図４に示すように、４８Ｈｚ毎に同期パルスＰＳによって、読み出しアドレス発生回路５のカウンタ２５に減算器２８より出力されるロードデータ（ＷＡＤ−ＬＶ）が読み出しアドレスデータＲＡＤとしてロードされ、読み出しアドレス信号ＲＡＤは書き込みアドレス信号ＷＡＤに対して一定値ＬＶだけ遅れるように同期化処理が行なわれる。そのため、一定値ＬＶをＶＴＲにおけるビデオデータの信号処理による遅延時間に対応するメモリ３のアドレス間隔に設定することで、オーディオとビデオのリップシンクを保つことができる。
【００３６】
また、レート変換過渡期ではＰＬＬ回路９は位相ロック状態にないため、読み出しアドレス信号ＷＡＤと書き込みアドレス信号ＲＡＤの位相関係は保証されず、同期化処理をすることで出力オーディオデータＤＡｏｕｔの不連続による異音の発生を招くおそれがあるが、本例ではレート変換過渡期にカウンタ２５に同期パルスＰＳが供給されることがなく同期化処理が中止されるため、異音の発生を防止することができる。
【００３７】
なお、上述実施例におけるＰＦＳ（４８ＫＨｚ±ｘ％）、ＦＳ（４８ＫＨｚ）等のサンプルレートは一例であって、これに限定されるものでないことは勿論である。
【００３８】
【発明の効果】
この発明によれば、入力オーディオデータを再生する再生装置の再生速度に基づいてデータメモリより一定周期で読み出されるオーディオデータと出力オーディオデータのサンプル位置で決まる係数データとを演算処理して出力オーディオデータを得るようにしているので、再生装置から再生される入力オーディオデータのサンプルレートに拘らずに、一定のサンプルレートの出力オーディオデータを得ることができる。例えば、出力オーディオデータのサンプルレートを４８ＫＨｚとすることで、ＡＥＳ／ＥＢＵやＳＩＦのシリアルインタフェースを使用した伝送を行うことができる。
【００３９】
また、読み出しアドレス信号を、一定周期毎に書き込みアドレス信号との差が一定値となるように同期化処理をすることにより、例えばＶＴＲではビデオデータの信号処理に対応するオーディオデータの遅延時間を確保でき、オーディオとビデオのリップシンクを保つことができる。
【００４０】
また、入力オーディオデータのサンプルレートが変化しているレート変換過渡期では読み出しアドレス信号と書き込みアドレス信号の位相関係は保証されず、同期化処理をすることで出力オーディオデータの不連続による異音の発生を招くおそれがあるが、レート変換過渡期間で同期化処理を中止することで異音の発生を防止することができる。
【図面の簡単な説明】
【図１】この発明に係るオーディオレートコンバータの一実施例を示す構成図である。
【図２】オーバーサンプリング処理等の説明のための図である。
【図３】ＰＬＬ回路の構成を示す図である。
【図４】読み出しアドレス発生回路の構成を示す図である。
【図５】読み出しアドレス発生回路の動作（＋１％速度アップ）を示す図である。
【図６】読み出しアドレス発生回路の動作（−１％速度ダウン）を示す図である。
【符号の説明】
１  入力端子
３  メモリ
４  書き込みアドレス発生回路
５  読み出しアドレス発生回路
６  データ演算回路
７  ＲＯＭテーブル
８  出力端子
９  ＰＬＬ回路
１１〜１３，１５，１７  分周器
１４  位相比較器
１６  電圧制御発振器
２１，２２，２４  加算器
２３，２７  ラッチ回路
２５  カウンタ
２６  係数アドレス発生器
２８  減算器
２９  アンドゲート
３０  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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