(57)【特許請求の範囲】
【請求項１】
データと共に伝送される時刻基準情報に基づき前記データの生成側と同期した再生クロックを生成するクロック再生回路であり、
前記再生クロックと入力データにおける前記時刻基準情報とに基づきエラー信号を生成するエラー信号生成手段と、
前記エラー信号に可変量のゲインをあたえることのできる可変ゲイン手段と、
前記エラー信号生成手段からの複数のエラー信号に基づき前記可変ゲイン手段におけるゲイン値を設定するゲイン設定手段と、
前記可変ゲイン手段の出力するエラー信号に基づき前記再生クロックを生成するクロック生成手段とを備え、
前記ゲイン設定手段は、前記複数のエラー信号の分布状況に基づき前記再生クロックの周波数と前記データの生成側の周波数との間に明らかな周波数ずれがあるか否かを判別し、明らかな周波数ずれはないと判別された際に、前記ゲイン設定手段は、所定期間における前記エラー信号の総和と前記ジッタ幅との関係において前記再生クロックと前記データの生成側とが同期状態にあるか否かを判断し、同期状態にある場合は前記ジッタ量に基づき設定される第１の目標値に向けてゲイン値を変更する一方、同期状態にない場合は前記ジッタ量に基づき設定され、且つ前記第１の目標値より大なる第２の目標値に向けてゲイン値を変更することを特徴とするクロック再生回路。
【請求項２】
データと共に伝送される時刻基準情報に基づき前記データの生成側と同期した再生クロックを生成するクロック再生回路であり、
前記再生クロックと入力データにおける前記時刻基準情報とに基づきエラー信号を生成するエラー信号生成手段と、
前記エラー信号に可変量のゲインをあたえることのできる可変ゲイン手段と、
前記エラー信号生成手段からの複数のエラー信号に基づき前記可変ゲイン手段におけるゲイン値を設定するゲイン設定手段と、
前記可変ゲイン手段の出力するエラー信号に基づき前記再生クロックを生成するクロック生成手段とを備え、
前記ゲイン設定手段は、前記複数のエラー信号の分布状況に基づき前記再生クロックの周波数と前記データの生成側の周波数との間に明らかな周波数ずれがあるか否かを判別し、明らかな周波数ずれがあると判別された際に、前記ゲイン設定手段は、所定期間における前記エラー信号の総和に応じて前記可変ゲイン手段におけるゲイン値を変更することを特徴とするクロック再生回路。
【発明の詳細な説明】
【0001】
【発明の属する技術分野】
バス接続可能なＤ−ＶＨＳ（登録商標）等のデータストレージあるいはディジタル放送受信機を搭載したＭＰＥＧ２トランスポートストリーム（以下、「ＭＰＥＧ２−ＴＳ」と記す）のデコーダ等におけるクロック再生回路であり、ジッタを含んだＭＰＥＧ２−ＴＳを受信する機器に好適なクロック再生回路に関する。
【0002】
【従来の技術】
ＭＰＥＧ２−ＴＳのストリームでは、ＰＣＲ（Program Clock Reference）と呼ばれる時刻基準情報が約０．１秒に１回以上の頻度で挿入されている。このＰＣＲは、ＭＰＥＧ２−ＴＳの符号化器により生成付加されるものであるが、ＭＰＥＧ２−ＴＳを復号する復号化器では、ビデオ信号やオーディオ信号を正しく再生するために、このＰＣＲを参照して、符号化器のシステムクロックと同期したシステムクロックを生成する必要がある。
【0003】
このような、ＭＰＥＧ２−ＴＳのクロック再生回路の一例を図４に示す。
同図において、１はＭＰＥＧ２−ＴＳから抽出されたＰＣＲ値とＳＴＣカウンタ２から出力されるＳＴＣ（System Time Clock）値に基づきエラー信号を出力する引算器、３は引算器１からのエラー信号に所定のゲインをあたえて出力するゲイン回路、４はゲイン回路３の出力にフィルタ処理を施してこれを出力するディジタルＬＰＦである。
【0004】
また、５はディジタルＬＰＦ４の出力をアナログ信号に変換して出力するＤ／Ａ変換器、６は２７ＭＨｚを中心周波数として、Ｄ／Ａ変換器５から出力されるアナログ信号の電圧に応じて変化する周波数のクロックを出力する電圧制御発振器（ＶＣＸＯ）である。そして、電圧制御発振器６の出力は、システムクロックとしてＭＰＥＧ２−ＴＳの復号化器に出力されると共にＳＴＣカウンタ２に出力され、ＳＴＣカウンタ２の出力するＳＴＣ値が引算器１に供給される。
【0005】
なお、引算器１は、ある時刻に受信したＰＣＲ値をＰＣＲ（ｎ）、その時点のＳＴＣ値をＳＴＣ（ｎ）とし、またその直前に受信したＰＣＲ値をＰＣＲ（ｎ−１）、その時点のＳＴＣ値をＳＴＣ（ｎ−１）とした場合に、ＰＣＲ（ｎ）からＰＣＲ（ｎ−１）を減算した値とＳＴＣ（ｎ）からＳＴＣ（ｎ−１）を減算した値とを比較して、この２つの値の差分値を出力する。
【0006】
ここで、ＭＰＥＧ２−ＴＳに挿入されているＰＣＲ値は、符号化器において２７ＭＨｚの周波数クロックをカウントして付与された値であり、また、ＳＴＣカウンタ２の出力するＳＴＣ値もまた２７ＭＨｚを中心周波数とした電圧制御発振器６から出力される値であるため、符号化器側におけるクロック周波数と電圧制御発振器６からのクロック周波数とが完全に一致していれば、引算器１から０のエラー信号が出力されるが、両クロック間に周波数ずれがある場合には、このずれの大きさに応じたエラー信号が出力されることになる。
【0007】
以上のような構成にてフィードバックループが形成され、符号化器側におけるクロックと同一のクロックが電圧制御発振器６から出力されるよう制御される。
【0008】
【発明が解決しようとする課題】
ところが、バスを介してＭＰＥＧ２−ＴＳを受信した場合、伝送クロックの違いや伝送フォーマットによりＭＰＥＧ２−ＴＳのパケット間隔が変動することがある。このため、バスのような伝送路を介した受信では、ジッタが重畳された状態でパケット受信が行われることになる。
【0009】
ここで、従来のクロック再生回路を使用した場合、ゲイン回路３におけるゲインが高く設定された際に大きなジッタを含んだＴＳを受信すると電圧制御発振器６の出力するシステムクロックの周波数が大きく変動して動作が不安定となってしまう。
【0010】
また、ジッタを含むＴＳが想定される場合にはゲインが低く設定されるが、この場合、素早い同期引き込みを行うことができなかった。また、同期引き込み後であってもいわゆるドリフトと呼ばれる同期ずれが発生することがあり、このような場合にも素早い同期引き込みを行うことができなかった。このように、ＭＰＥＧ２−ＴＳにジッタが重畳されている場合には、ゲイン回路３のゲイン設定値を適切な値にすることが困難であった。
【００１１】
【発明の属する技術分野】
以上の課題を解決するために、本発明に係るクロック再生回路は、
データと共に伝送される時刻基準情報に基づき前記データの生成側と同期した再生クロックを生成するクロック再生回路であり、
前記再生クロックと入力データにおける前記時刻基準情報とに基づきエラー信号を生成するエラー信号生成手段と、
前記エラー信号に可変量のゲインをあたえることのできる可変ゲイン手段と、
前記エラー信号生成手段からの複数のエラー信号に基づき前記可変ゲイン手段におけるゲイン値を設定するゲイン設定手段と、
前記可変ゲイン手段の出力するエラー信号に基づき前記再生クロックを生成するクロック生成手段とを備え、
前記ゲイン設定手段は、前記複数のエラー信号の分布状況に基づき前記再生クロックの周波数と前記データの生成側の周波数との間に明らかな周波数ずれがあるか否かを判別し、明らかな周波数ずれはないと判別された際に、前記ゲイン設定手段は、所定期間における前記エラー信号の総和と前記ジッタ幅との関係において前記再生クロックと前記データの生成側とが同期状態にあるか否かを判断し、同期状態にある場合は前記ジッタ量に基づき設定される第１の目標値に向けてゲイン値を変更する一方、同期状態にない場合は前記ジッタ量に基づき設定され、且つ前記第１の目標値より大なる第２の目標値に向けてゲイン値を変更することを特徴とするものである。
【００１２】
また、本発明に係るクロック再生回路は、
データと共に伝送される時刻基準情報に基づき前記データの生成側と同期した再生クロックを生成するクロック再生回路であり、
前記再生クロックと入力データにおける前記時刻基準情報とに基づきエラー信号を生成するエラー信号生成手段と、
前記エラー信号に可変量のゲインをあたえることのできる可変ゲイン手段と、
前記エラー信号生成手段からの複数のエラー信号に基づき前記可変ゲイン手段におけるゲイン値を設定するゲイン設定手段と、
前記可変ゲイン手段の出力するエラー信号に基づき前記再生クロックを生成するクロック生成手段とを備え、
前記ゲイン設定手段は、前記複数のエラー信号の分布状況に基づき前記再生クロックの周波数と前記データの生成側の周波数との間に明らかな周波数ずれがあるか否かを判別し、明らかな周波数ずれがあると判別された際に、前記ゲイン設定手段は、所定期間における前記エラー信号の総和に応じて前記可変ゲイン手段におけるゲイン値を変更することを特徴とするものである。
【0016】
【発明の実施の形態】
本発明に係るクロック再生回路は、比較的大きなジッタを含んだＭＰＥＧ２−ＴＳの入力時であっても、システムクロックを短時間で符号化器側におけるシステムクロックと同期させると共に、同期引き込みが完了した状態で安定したシステムクロックが得られるようにしたことを特徴とするものである。
【0017】
なお、本発明に係るクロック再生回路の構成は、図１に示す如く、図４で示したクロック再生回路にゲイン設定回路７の構成を追加したものである。つまり、引算器１、ＳＴＣカウンタ２、ゲイン回路３、ディジタルＬＰＦ４、Ｄ／Ａ変換器５、電圧制御発振器６の構成及び動作については、既に説明した如くであるためその説明を省略し、ここでは主にゲイン設定回路７の動作について説明する。
【0018】
ゲイン設定回路７には、図１に示す如く引算器１からのエラー信号が入力されており、このエラー信号に基づきゲイン設定回路７は、ゲイン回路３におけるゲインを設定するよう構成されている。
【0019】
図２は、ゲイン設定回路７によって設定されるゲイン回路３におけるゲインの設定動作を説明するための流れ図である。同図において、ＭＰＥＧ２−ＴＳが入力されると（Ｆ１０１）、まず新たなエラー信号が入力されたか否かが検出され（Ｆ１０２）、新たなエラー信号が検出された場合には、Ｙへ進む一方、検出されない場合には、新たなエラー信号が検出されるまでその検出動作が繰り返される。
【0020】
次に、新たなエラー信号が検出された場合には、エラー信号における正のエラー数Ｎｅｐ、負のエラー数Ｎｅｎ、エラー総数Ｎｅ、エラー総和Σｅを計算すると共に、エラーの最大値Ｅｍａｘ、エラーの最小値Ｅｍｉｎが保持され（Ｆ１０３）、その後一定期間Ｔａに達したか否かが検出される（Ｆ１０４）。
【0021】
そして、一定期間Ｔａに達した場合にはＹに進む一方、一定期間Ｔａに達していない場合にはＮに進む。つまり、一定期間Ｔａに達していない場合には、一定期間Ｔａに達するまでＦ１０２、Ｆ１０３の動作が繰り返される。
【0022】
なお、ここで、Ｆ１０４における一定期間Ｔａを１秒間と設定すると、ＭＰＥＧ２−ＴＳにおけるＰＣＲは、最低０．１秒に１回の頻度で挿入されているため、この場合、一定期間Ｔａ内に約１０個のエラー信号が検出された後にＦ１０５の処理へと進むことになる。
【0023】
Ｆ１０３では、新たなエラー信号が検出される度に正のエラー数Ｎｅｐ、負のエラー数Ｎｅｎ、エラー総数Ｎｅ、エラー総和Σｅを計算すると共に、エラーの最大値Ｅｍａｘ、エラーの最小値Ｅｍｉｎを保持するが、Ｆ１０５以降の処理は一定期間Ｔａが経過した状態で行われる。
【0024】
図３は、一定期間Ｔａ内に検出されたエラー信号を示す図であり、同図（ａ）はシステムクロックと符号化器側におけるシステムクロックとの間の周波数ずれが大きい場合を示し、同図（ｂ）は周波数ずれが小さい場合を示している。また、同図（ｃ）は周波数ずれは小さいものの大きなジッタを含んでいる状態を示している。
【0025】
なお、同図（ａ）に示す例では、一定期間Ｔａ内における１０個のエラー信号に対して、正のエラー数Ｎｅｐは９、負のエラー数Ｎｅｎは１、エラー総数Ｎｅは１０、エラー総和Σｅは４４、エラーの最大値Ｅｍａｘは９、エラーの最小値Ｅｍｉｎは−１となっている。そして、これらの値に基づきエラー分布の偏りＢｅが以下のとおり計算される（Ｆ１０５）。
Ｂｅ＝｜（Ｎｅｐ−Ｎｅｎ）｜／Ｎｅ
【0026】
ここで、エラー分布の偏りＢｅが１の値に近い場合は、システムクロックと符号化器側におけるシステムクロックとの周波数に明らかにずれが生じていると判断することができる。つまり、一定期間Ｔａ内におけるエラー分布が正方向あるいは負方向のいずれか一方に大きく偏っている場合には、明らかに周波数ずれが生じていると判断することができる。
【0027】
なお、本発明に係るクロック再生回路では、例えば０．７を基準として、エラー分布の偏りＢｅの値が０．７より大きい値であれば明らかな周波数ずれが発生していると判断し（Ｆ１０６）、０．７以下の値であれば明らかな周波数ずれは発生していないと判断している。つまり、図３（ａ）に示す例では、エラー分布の偏りＢｅの値が０．８であり、明らかな周波数ずれが生じていると判断される。
【0028】
そして、明らかな周波数ずれが発生していると判断されたときには、エラー総和Σｅの絶対値に応じた値にゲイン回路３におけるゲインが設定される（Ｆ１０７）。即ち、エラー総和Σｅの絶対値の大小に応じて、複数のステップに設定可能なゲインのうちの一つのステップが選択設定される。なお、図３（ａ）に示す例では、エラー総和Σｅの値が４４であるため、この値に応じたステップのゲインに設定される。
【0029】
一方、Ｆ１０６においてエラー分布の偏りＢｅの値が０．７以下の値である場合には、その後ジッタ幅Ｊが計算されると共に、ジッタ幅Ｊに対する安定ゲインＧａ、ジッタ幅Ｊに対する許容ゲインＧｂが設定される（Ｆ１０８）。つまり、図３（ｂ）に示す如くエラー分布の場合には、エラー分布の偏りＢｅの値が０．２であるため、明らかな周波数ずれは生じていないと判断されるが、周波数ずれが生じていない場合でも、大きなジッタを含む場合がある。従って、ジッタ幅に応じたゲインを設定する必要がある。
【0030】
ここで、あるジッタ幅Ｊに対して安定なクロックを得ることのできるゲインを実験的に求めると、ジッタ幅が倍になれば安定ゲインは半分となることがわかる。即ち、ジッタ幅Ｊに対する安定ゲインＧａは、ジッタ幅Ｊと反比例するので以下の通りとなる。
Ｇａ＝ａ／Ｊ  （ａは定数）
【0031】
また、あるジッタ幅Ｊに対してクロックが大きく変動し過ぎることのない許容できるゲインを実験的に求めると、同様にジッタ幅Ｊと反比例することがわかるので以下の通りとなる。
Ｇｂ＝ｂ／Ｊ  （ｂは定数）
【0032】
以上のような定数ａ及びｂを予め実験または演算により定めておくことにより安定ゲインＧａ及び許容ゲインＧｂを設定することができるが、安定ゲインＧａは安定なクロックを得ることのできるゲインであるのに対して、許容ゲインＧｂはクロックが大きく変動し過ぎることのない許容できるゲインであるため、安定ゲインＧａと許容ゲインＧｂとの関係は以下の通りとなる。
Ｇａ＜Ｇｂ
なお、これらの値は、予め装置内に保持しておくことも可能である。
【0033】
次に、ジッタ幅Ｊに比例したしきい値とエラー総和Σｅの絶対値とを比較することにより同期外れを検出する。即ち、図示の如くエラー総和Σｅの絶対値がジッタ幅Ｊに所定の定数αを乗じた値Ｊαを超えている場合には、同期外れの状態であると判断する一方、ジッタ幅Ｊに所定の定数αを乗じた値Ｊα以下である場合には、同期がとれた状態であると判断する（Ｆ１０９）。
【0034】
このように、本発明に係るクロック再生回路では、ジッタ幅Ｊが大きいな値である場合には、エラー総和Σｅの絶対値が比較的大きくても同期がとれた状態であると判断する。これは、突然大きなジッタが発生する場合、この大きなジッタによりエラー総和Σｅの絶対値が大きな値となる傾向にあり、同期状態であってもこの大きなジッタの影響で同期外れと判断してしまうことを防止するためである。
【0035】
ここで、図３（ｃ）は同期がとれているものの、突然大きなジッタが発生した状態を示している。このように、突然大きなジッタが発生した場合にはこのジッタの影響によりエラー総和Σｅの絶対値が大きな値となるが、本発明に係るクロック再生回路では、この状態を同期状態と判断し、不必要なゲイン変動を避けるようにしている。
【0036】
また、このような突然発生する大きなジッタに対処するためには、一定期間Ｔａにおけるエラー総和Σｅのみならず、これ以前における複数のエラー総和の値を用いて、一定期間Ｔａより長い期間にわたりエラー総和を計算することで同期状態であるか否かを判断させても良い。
【0037】
次に、同期がとれた状態であると判断された場合には、現在のゲイン設定値とジッタ幅Ｊに対する安定ゲインＧａとが比較され（Ｆ１１０）、現在のゲイン設定値が安定ゲインＧａを超えている場合には、現在のゲイン設定値を１ステップ下げ（Ｆ１１１）、現在のゲイン設定値が安定ゲインＧａ以下である場合には、現在のゲインを安定ゲインＧａに設定する。このように、同期のとれている状態では、現在のゲイン設定値をジッタ幅Ｊに対する安定ゲインＧａに近づける方向にゲインが変更される。
【0038】
一方、同期外れの状態であると判別された場合には、現在のゲイン設定値とジッタ幅Ｊに対する許容ゲインＧｂとが比較され（Ｆ１１３）、現在のゲイン設定値が許容ゲインＧｂに満たない場合には、現在のゲイン設定値を１ステップ上げる（Ｆ１１４）。
【0039】
また、現在のゲイン設定値が許容ゲインＧｂ以上である場合には、更に、現在のゲイン設定値を許容ゲインＧｂと比較し（Ｆ１１５）、現在のゲイン設定値が許容ゲインＧｂを超えている場合には、現在のゲイン設定値を１ステップ下げ（Ｆ１１６）、現在のゲイン設定値が許容ゲインＧｂ以下である場合、即ち、現在のゲイン設定値が許容ゲインＧｂと同一である場合には、ゲインを変更しない。つまり、同期外れの状態では、現在のゲイン設定値をジッタ幅Ｊに対する許容ゲインＧｂに近づける方向にゲインが変更される。
【0040】
以上のようなゲイン制御を行った後に、正のエラー数Ｎｅｐ、負のエラー数Ｎｅｎ、エラー総数Ｎｅ、エラー総和Σｅ、エラーの最大値Ｅｍａｘ、エラーの最小値Ｅｍｉｎを初期化して（Ｆ１１７）、Ｆ１０２における新たなエラー信号の検出を再開する。
【0041】
このように、本発明に係るクロック再生回路では、ジッタ幅Ｊとエラー総和の絶対値との関係において同期状態であるか否かを判断し、それぞれの状態においてジッタ幅Ｊに応じた適切な目標値にゲインが変更されるため、入力ＭＰＥＧ２−ＴＳに大きなジッタが発生している場合でもゲイン回路３におけるゲインを適切な値に設定できる。
【0042】
そして、このようにして設定されたゲインによりエラー信号の値が調整された後に、ディジタルＬＰＦ４、Ｄ／Ａ変換器５を介したアナログ信号が電圧制御発振器６に供給されて、符号化器側におけるシステムクロックと同期したクロックを素早く得ることが可能になる。
【0043】
なお、以上の実施例では図２におけるＦ１０６において明らかな周波数ずれが発生していないと判別された場合に、ジッタ幅に応じたゲイン設定を行った例を示したがこれに限らず、明らかな周波数ずれが発生していないと判別された場合、つまり、Ｆ１０６においてエラー分布の偏りＢｅの値０．７以下の値である場合に、単純にゲインを１ステップ下げるよう制御を行ってもよい。このような制御でもある程度のジッタに対しては、適切なゲインを設定させることが可能となり、且つ演算処理を軽減させることが可能となる。
【0044】
また、以上のゲイン設定処理を行うための構成は、ハードウェアによる構成であっても、またソフトウェアによる構成であっても構わないことは言うまでもない。また、本発明に係るクロック再生回路は、ＩＥＥＥ１３９４に準拠したバスインターフェースを備えるＤ−ＶＨＳ（登録商標）、セットトップボックス等の映像音響機器、またはその他の接続機器に適用できることは言うまでもない。
【0045】
【発明の効果】
本発明によるクロック再生回路によれば、複数のエラー信号の分布状況に基づきゲイン設定を行っているため、再生クロックの周波数とデータ再生側の周波数との間に明らかな周波数ずれがある場合に素早い同期引き込みを行うことが可能となる。
【0046】
また、複数のエラー信号におけるジッタ幅に応じたゲイン設定を行っているため、入力データに大きなジッタが発生している場合でも、このジッタに応じたゲイン設定を行うことができ、ジッタの発生している状態でも良好な再生クロックを得ることができるという効果を奏する。
【0047】
また、本発明によるクロック再生回路によれば、所定期間期間におけるエラー信号の総和とジッタ幅との関係において入力データと再生クロックとが同期状態にあるか否かを判断しているため、突然大きなジッタが発生した場合でも同期状態であるか否かを正確に判断可能である。
【0048】
また、同期状態にある場合はジッタ幅に基づき設定される第１の目標値に向けてゲイン値を変更する一方、同期状態にない場合はジッタ幅に基づき設定され、且つ第１の目標値より大なる第２の目標値に向けてゲイン値を変更するため、素早い同期引き込みと、同期引き込み後の安定した再生クロックの生成とが可能になる。
【0049】
また、複数のエラー信号の分布状況に基づき再生クロックの周波数とデータ再生側の周波数との間に明らかな周波数ずれはないと判別された際に、ゲインを下げる処理を行うことにより、多くの演算処理を行うことなしに適切なゲイン設定が可能となる。
【図面の簡単な説明】
【図１】本発明に係るクロック再生回路の構成を説明するための図である。
【図２】ゲイン設定回路７の動作を説明するための図である。
【図３】エラー信号の分布を示す図である。
【図４】従来のクロック再生回路の構成を説明するための図である。
【符号の説明】
１…引算器
２…ＳＴＣカウンタ
３…ゲイン回路
４…ディジタルＬＰＦ
５…Ｄ／Ａ変換器
６…電圧制御発振器
７…ゲイン設定回路
【図１】
0003541736.tif 000002
【図２】
0003541736.tif 000003
【図３】
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【図４】
0003541736.tif 000005