(57)【特許請求の範囲】
【請求項１】
半導体基板の一主面から不純物を導入して形成され、上記一主面に露出して絶縁膜で囲まれた一対の第１露出面に、それぞれ端子となるシリサイドが形成された第１導電型の抵抗領域と、
上記半導体基板の一主面から不純物を導入し、上記抵抗領域に接合面を介して接合するように形成され、上記一対の第１露出面の間で上記一主面に露出する第２露出面を有する第２導電型の不純物領域とを備え、上記第２露出面にも、シリサイドが形成されており、また上記不純物領域の少なくとも一部は上記抵抗領域内に突出して形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板の一主面から不純物を導入して形成され、上記一主面に露出する露出領域の端部に、端子となるシリサイドが形成された抵抗領域と、
上記露出領域の端部間の露出面上に、絶縁膜を介し、互いに隙間をおいて形成された複数の導電層とを備え、
上記複数の導電層は、上記隙間を通ってイオンが注入されることにより、上記半導体基板の一主面に上記抵抗領域が形成されるような形状に形成されていることを特徴とする半導体装置。
【請求項３】
複数の導電層の側面に、隙間から露出面が露出しないようにサイドウオールが形成された請求項２記載の半導体装置。
【請求項４】
半導体基板の一主面に形成された複数の溝の側面と底面に接し、また上記各溝の間で上記一主面に露出する複数の露出面に接して延長された抵抗素子と、
上記複数の露出面に形成された複数のシリサイドとを備えた半導体装置。
【請求項５】
半導体基板の一主面に露出する複数の露出面を囲む形状に絶縁膜を形成する工程と、
上記半導体基板の一主面に、上記複数の露出面から、第１の導電型を呈するための不純物を導入することにより第１導電型の抵抗領域を形成する工程と、
上記複数の露出面の中の、一対の端子を形成するための第１露出面からの不純物の導入をマスクした状態で、上記半導体基板の一主面に、上記第１露出面間の第２露出面から、不純物を導入することにより第２導電型の不純物領域を形成する工程と、
上記第１露出面および第２露出面にシリサイドを形成し、上記第１露出面上に上記一対の端子を得る工程と、
上記第２露出面から第２導電型を呈するための不純物を導入することにより、上記抵抗領域内に突出した部分を上記不純物領域に形成する工程と
を含むの半導体装置の製造方法。
【請求項６】
半導体基板の一主面に露出する露出領域上に、絶縁膜を介し、互いに隙間をおいて複数の導電層を形成する工程と、
上記隙間を通って上記露出領域に不純物を導入し抵抗領域を形成する工程と、
上記複数の各導電層の側面に絶縁性を有するサイドウォールを形成する工程と、
上記複数の導電層と前記サイドウォールとで覆われている部分の両側における上記露出領域の端部にシリサイドを形成し、併せて上記各導電層の上にシリサイドを形成する工程とを含む半導体装置の製造方法。
【請求項７】
半導体基板の一主面に複数の溝を形成する工程と、
上記複数の溝の側面と底面に接し、また上記各溝の間で上記一主面に露出する複数の露出面に接して延長されるように、不純物を導入することにより抵抗素子を形成する工程と、
上記複数の各溝に絶縁体を埋め込む工程と、
上記各露出面に上記溝を挟むようにシリサイドを形成する工程とを含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に係わり、特に、シリサイドを有する抵抗素子を備えた半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
シリサイドを有する抵抗素子を備えた半導体装置について、その製造方法、例えば特開平２−２９９２６１号公報に示された方法、について図２８ないし図３２に従って説明する。
【０００３】
まず、図２８に示すように、Ｐ型シリコン基板１０１の一主面にイオン注入によりＮ型埋め込み層１０２となる不純物拡散層１０３を形成する。
【０００４】
次に、図２９に示すように、上記Ｐ型シリコン基板１０１上に化学的気相成長法によりＰ型エピタキシャル層１０４を形成する。
その後、熱処理を行い、不純物拡散層１０３中に含まれる不純物を拡散することにより、埋め込み層１０２を形成する。
【０００５】
更に、図３０に示すように、エピタキシャル層１０４の表面の抵抗素子の端子となる部分１０５を囲むように素子分離膜１０６を形成する。
【０００６】
次に、図３１に示すように、端子となる部分１０５とＮ型埋め込み層１０２とを電気的に接続するＮ型不純物拡散層１０７をイオン注入及び熱拡散を行うことによりエピタキシャル層１０４内部に形成する。
【０００７】
次に、図３２に示すように、エピタキシャル層１０４の表面の素子分離膜１０６以外の部分にシリサイド１０８をチタンとの反応を起こすことで形成し、抵抗素子の端子１０９を形成する。
【０００８】
上記ように製造された抵抗素子１１０を備えた半導体装置においては、その形成工程において、Ｎ型埋め込み層１０２となる不純物領域１０３上にエピタキシャル層１０４を形成しているので、抵抗素子１１０中の不適当な部分にシリサイド１０８が形成されない。
【０００９】
叉、本発明の属する技術分野における従来技術としては、例えば特表平４−３７１６３公報に示された半導体装置がある。
この公報に示される半導体装置においては、その形成工程において、端子以外の表面上に絶縁層を介して多結晶シリコンが形成されているので、工程数が増すことなしに端子以外の表面上にシリサイドが形成されない。
【００１０】
【発明が解決しようとする課題】
しかるに、従来の半導体装置においては、その形成工程において、Ｐ型シリコン基板上にエピタキシャル層を形成しなければならないという問題があった。叉、多結晶シリコン表面及び端子となる表面上に形成されたシリサイドがはい上がりにより相互に接触するため、端子間の短絡が起きるという問題があった。叉、シリサイドは端子となる部分のみに形成され、実質的に、他の部分には形成されてはならないという制約もあった。
【００１１】
この発明は上記した点に鑑みてなされたものであり、第１の目的は、エピタキシャル層を形成することなしに、抵抗素子の不適当な部分にシリサイドが形成されないという効果を有する半導体装置およびその製造方法を得ることである。叉、第２の目的は、工程数が増すことなしに、不必要な部分にシリサイドが形成されない抵抗素子を形成することができ、かつ、シリサイドのはい上がりによる端子間の短絡を起こさないという効果を有する半導体装置およびその製造方法を得ることである。叉、第３の目的は、抵抗素子が端子以外の部分にシリサイドを有する場合においても抵抗素子として使用できるという効果を有する半導体装置およびその製造方法を得ることである。
【００１２】
【課題を解決するための手段】
この発明に係る半導体装置は、半導体基板の一主面から不純物を導入して形成され、上記一主面に露出して絶縁膜で囲まれた一対の第１露出面に、それぞれ端子となるシリサイドが形成された第１導電型の抵抗領域と、上記半導体基板の一主面から不純物を導入し、上記抵抗領域に接合面を介して接合するように形成され、上記一対の第１露出面の間で上記一主面に露出する第２露出面を有する第２導電型の不純物領域とを備え、上記第２露出面にもシリサイドが形成され、また上記不純物領域の少なくとも一部は上記抵抗領域に突出して形成されているものである。
【００１４】
また、半導体基板の一主面から不純物を導入して形成され、上記一主面に露出する露出領域の端部に、端子となるシリサイドが形成された抵抗領域と、上記露出領域の端部間の露出面上に、絶縁膜を介し、互いに隙間をおいて形成された複数の導電層とを備え、上記複数の導電層は、上記隙間を通ってイオンが注入されることにより、上記半導体基板の一主面に上記抵抗領域が形成されるような形状に形成されているものである。
【００１５】
また、複数の導電層の側面に、隙間から露出面が露出しないようにサイドウオールを形成したものである。
【００１６】
また、半導体基板の一主面に形成された複数の溝の側面と底面に接し、また上記各溝の間で上記一主面に露出する複数の露出面に接して延長された抵抗素子と、上記複数の露出面に形成された複数のシリサイドとを備えたものである。
【００１７】
この発明に係る半導体装置の製造方法は、半導体基板の一主面に露出する複数の露出面を囲む形状に絶縁膜を形成する工程と、上記半導体基板の一主面に、上記複数の露出面から、第１の導電型を呈するための不純物を導入することにより第１導電型の抵抗領域を形成する工程と、上記複数の露出面の中の、一対の端子を形成するための第１露出面からの不純物の導入をマスクした状態で、上記半導体基板の一主面に、上記第１露出面間の第２露出面から、不純物を導入することにより第２導電型の不純物領域を形成する工程と、上記第１露出面および第２露出面にシリサイドを形成し、上記第１露出面上に上記一対の端子を得る工程と、上記第２露出面から第２導電形を呈するための不純物を導入することにより、上記抵抗領域内に突出した部分を上記不純物領域に形成する工程とを具備するものである。
【００２０】
また、半導体基板の一主面上に露出する露出領域に、絶縁膜を介し、互いに隙間をおいて複数の導電層を形成する工程と、上記隙間を通って上記露出領域に不純物を導入し抵抗領域を形成する工程と、上記複数の各導電層の側面に絶縁性を有するサイドウォールを形成する工程と、上記複数の導電層と上記サイドウォールとで覆われている部分の両側における上記露出領域の端部にシリサイドを形成し、併せて上記各導電層の上にシリサイドを形成する工程とを具備するものである。
【００２１】
また、半導体基板の一主面に複数の溝を形成する工程と、上記複数の溝の側面と底面に接し、また上記各溝の間で上記一主面の露出する複数の露出面に接して延長されるように、不純物を導入することにより抵抗素子を形成する工程と、
上記複数の各溝に絶縁体を埋め込む工程と、上記各露出面に上記溝を挟むようにシリサイドを形成する工程とを具備するものである。
【００２２】
【発明の実施の形態】
実施の形態１．
以下に、この発明の実施の形態１について図１ないし図６に基づいて説明する。図１はこの発明の実施の形態１を示す要部断面図であり、図１において、１はＰ型のシリコン基板からなる半導体基板、２はこの半導体基板１の一主面に形成されるＰ型ウェル、３は上記半導体基板１の一主面に形成され、素子間を電気的に分離するための分離酸化膜からなる分離絶縁膜であり、３ａは分離絶縁膜３の形成工程において同時に形成される分離絶縁膜である。
【００２３】
４は上記半導体基板１の一主面に形成され、周囲をＰ型ウェル２に囲まれているＮ型不純物拡散層からなる抵抗領域であり、５は抵抗領域４の露出面に形成されたシリサイドからなる端子６ａ、６ｂと接する位置に形成された、Ｎ型不純物を高濃度に含む抵抗領域４の高濃度部であり、この端子６ａ、６ｂはそれぞれ分離絶縁膜３、３ａに囲まれている。また、７は上記半導体基板１の一主面に形成され、端子６ａ、６ｂ間において抵抗領域４と接合面を有する不純物領域であり、６ｃは分離絶縁膜３ａに囲まれた不純物領域７の露出面に形成されたシリサイドである。
【００２４】
８は上記半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜であり、９はこのゲート絶縁膜８上に形成されたポリシリコンからなるゲート電極であり、その上面６ｄにはシリサイドが形成されており、１０は上記ゲート絶縁膜８及びゲート電極９の両側面にそれぞれ形成されたＴＥＯＳ膜からなるサイドウォールである。
【００２５】
１１ａは上記半導体基板１の一主面に形成された低濃度のＮ型不純物領域からなり、上記ゲート電極９の下及びその近傍に位置するソース／ドレイン領域の低濃度部であり、１１ｂは半導体基板１の一主面に形成された高濃度のＮ型不純物領域からなり、上記低濃度部１１ａの外側に位置するソース／ドレイン領域の高濃度部であり、その露出面にはシリサイド６ｅ、６ｆが形成されている。
ここで、１２は抵抗領域４及び不純物領域７等からなる抵抗素子であり、１３はソース／ドレイン領域１１ａ、１１ｂ及びゲート電極９等からなるＮ型ＭＯＳトランジスタである。
【００２６】
つぎに、このように構成された半導体装置の製造方法について図２ないし図６を用いて説明する。図２ないし図６は本実施の形態１を示す半導体装置を工程順に示したものである。
まず図２に示されるように、Ｐ型の半導体基板１の一主面にＰウェル２及び分離絶縁膜３を形成する。この場合、後に不純物領域７の露出面の周囲を囲むこととなる分離絶縁膜３ａを形成する。この半導体基板１上にレジスト１４を塗布後、分離絶縁膜３ａ以外の分離絶縁膜３上にエッジがくるようにレジスト１４のパターニングを行い、このレジスト１４をマスクとしてひ素イオンなどのＮ型不純物をイオン注入して抵抗領域４を形成する。
【００２７】
具体的には、例えば、ヒ素イオンを打ち込み、レジスト１４の除去後熱処理を行い、抵抗領域４を形成する。
ここで、例えば、半導体装置がＣＭＯＳ構造をとる場合においては、上記Ｎ型不純物イオンの注入によりＮ型ウェルの形成を同時に行っても良い。
【００２８】
次に、図３に示すように、半導体基板１上に熱処理によりゲート絶縁膜８を形成し、その上にゲート電極９となるポリシリコンを成膜し、パターニングによりゲート電極９を形成し、このゲート電極９をマスクとしてＮ型不純物を注入し、ソース／ドレイン領域の低濃度部分１１ａを形成し、その後、半導体基板１の一主面上にサイドウォール１０となるＴＥＯＳ膜からなる絶縁膜１５を成膜する。
【００２９】
次に図４に示すように、絶縁膜１５を異方性エッチングすることによりサイドウォール１０を形成する。このサイドウォール１０、ゲート電極９、分離酸化膜３、及び、分離絶縁膜３ａ上にエッジがかかるように形成されたレジスト１６をマスクとしてひ素イオンなどのＮ型の不純物イオンを注入し、ソース／ドレイン領域の高濃度部１１ｂおよび抵抗領域の高濃度部５を形成する。
【００３０】
ここで、例えば、半導体装置がＣＭＯＳ構造をとる場合においては、上記レジスト１６のパターニングは、Ｐ型のＭＯＳトランジスタ及びＰ型の抵抗素子へのイオン注入の阻止に用いられるレジストのパターニングと同時に行っても良い。
【００３１】
次に図５に示すように、上記レジスト１６を除去し、不純物領域７が形成される領域を除く半導体基板１の一主面上にレジスト１７をエッジが分離絶縁膜３ａにかかるようにパターニングし、これをマスクとしてＰ型の不純物イオンを注入し不純物領域７を形成する。
ここで、例えば、半導体装置がＣＭＯＳ構造をとる場合においては、上記Ｐ型の不純物イオンの注入は、Ｐ型のＭＯＳトランジスタのソース／ドレイン領域の高濃度部及びＰ型の抵抗素子の高濃度部の形成に用いられるＰ型不純物イオンの注入と同時に行っても良い。
【００３２】
次に図６に示すように、上記レジスト１７を除去し、ゲート電極９のポリシリコンを含むシリコンの露出面６上にチタン等の高融点金属を成膜し、熱処理する事によりシリサイドを形成する。
【００３３】
このように構成された半導体装置においては、抵抗領域４の１対の端子６ａ、６ｂ間において、抵抗領域４との接合面を有する不純物領域７を形成したので、エピタキシャル層を形成することなしに、抵抗素子１２の不適当な部分にシリサイドが形成されずに抵抗領域４を形成することが可能となる。
また、本実施の形態１においては、Ｐ型を示す部分をＮ型に、Ｎ型を示す部分をＰ型に、それぞれ反対の極性を示すように変えても良く、この場合においても、上記と同様の効果を得ることが可能となる。
【００３４】
実施の形態２．
図７はこの発明の実施の形態２を示すものであり、上記した実施の形態１に対して、以下に示す点で相違するだけであり、他の点については上記した実施の形態１と同様である。
具体的には、１８は抵抗領域４の端子６ａ、６ｂ上に形成されるコンタクトホール１９ａ、１９ｂ及びソース／ドレイン領域１１上に形成されるコンタクトホール１９ｅ、１９ｆを有する層間絶縁層であり、２０ａ、２０ｂ、２０ｅ、２０ｆは上記コンタクトホール１９ａ、１９ｂ、１９ｅ、１９ｆ内及び上記層間絶縁膜１８上に形成された配線であり、端子６ａ、６ｂ及びソース／ドレイン領域１１にそれぞれ電気的に接続されており、２０ｃは不純物領域７上に形成されたシールド用導電膜であり、上記配線２０ａ、２０ｂを形成する金属膜と同じ工程でパターニングされたものである。
【００３５】
本実施の形態２においては、図７に示すように、不純物領域７をフローティング状態にされており、配線用の金属膜からなるシールド用導電膜２０ｃでシールドされているので、上記抵抗領域４と不純物領域７のＰＮ接合は寄生容量を持たず、この抵抗素子４を含む抵抗素子１２ａを備えた半導体装置の動作を高速にすることが可能となる。また、この場合にも、実施の形態１と同様の効果を得られることとなる。
叉、本実施の形態２においては、シールド用導電膜２０ｃを配線２０ａ、２０ｂと同じ金属膜で形成しているが、このシールド用導電膜２０ｃは配線用の金属膜と同じか、それよりも下層の導電膜であれば良く、その場合においても、上記と同様の効果を得ることができる。
【００３６】
実施の形態３．
図８はこの発明の実施の形態３を示すものであり、上記した実施の形態１に対して以下に示す点で相違するだけであり、その他の点については上記した実施の形態１と同様である。
具体的には、１８は抵抗領域４の端子６ａ、６ｂ及び不純物領域７の露出面に形成されたシリサイド６ｃ上に形成されるコンタクトホール１９ａ、１９ｂ、１９ｇ、並びに、ソース／ドレイン領域１１上に形成されるコンタクトホール１９ｅ、１９ｆを有する層間絶縁層であり、２０ａ、２０ｂ、２０ｇ、２０ｅ、２０ｆは上記コンタクトホール１９ａ、１９ｂ、１９ｇ、１９ｅ、１９ｆ内及び上記層間絶縁膜１８上に形成された配線であり、端子６ａ、６ｂ、６ｃ及びソース／ドレイン領域１１にそれぞれ電気的に接続されており、かつ、配線２０ｇには常にＰＮ接合が順バイアスにならないような電位が印加されている。
【００３７】
本実施の形態３においては、図８に示すように、不純物領域７に配線２０ｇを介してＰ型の不純物領域７とＮ型の抵抗領域４とのＰＮ接合が順バイアスにならないような電位を印加し、常にバイアス固定しているので、上記不純物領域７と抵抗領域４のＰＮ接合に寄生容量が発生することとなり、この部分が容量素子として働くので、素子１２ｂは全体として抵抗素子と容量素子を並列につないだ場合と同様の振る舞いをし、ローパスフィルタ等として利用することが可能となる。また、この場合にも、実施の形態１と同様の効果を得られることとなる。
【００３８】
また、本実施の形態３においては、Ｐ型を示す部分をＮ型に、Ｎ型を示す部分をＰ型に、それぞれ反対の極性を示すように変え、かつ、配線２０ｇには常に正の電位が印加しても良く、この場合においても、上記と同様の効果を得ることが可能となる。また、この場合にも、実施の形態１と同様の効果を得られることとなる。
【００３９】
実施の形態４．
図９はこの発明の実施の形態４を示すものであり、上記した実施の形態３に対して以下に示す点で相違するだけであり、その他の点については上記した実施の形態３と同様である。
【００４０】
具体的には、６ａは抵抗領域４の露出面にシリサイドを形成した１対の端子の一方の端子であり、６ｇは抵抗領域４の露出面及び不純物領域７の露出面にシリサイドを形成したものであり、抵抗領域４の１対の端子の他方の端子である。１８は抵抗領域４の端子６ａ、６ｇ上に形成されるコンタクトホール１９ａ、１９ｈ及びソース／ドレイン領域１１上に形成されるコンタクトホール１９ｅ、１９ｆを有する層間絶縁層であり、２０ａ、２０ｈ、２０ｅ、２０ｆは上記コンタクトホール１９ａ、１９ｈ，１９ｅ、１９ｆ内及び上記層間絶縁膜１８上に形成された配線であり、端子６ａ、６ｇ及びソース／ドレイン領域１１にそれぞれ電気的に接続されている。ここで、配線２０ａは常に配線２０ｈより高電位になるように電位が印加されており、そのため素子１２ｃに印加されるバイアスの方向は常に一定である。
【００４１】
本実施の形態４においては、素子１２ｃに印加するバイアスの方向を常に一定にしているので、つまり、抵抗領域４の高濃度部５ｂ及び不純物領域７には配線２０ｈより常に負の電位が印加されているので、上記実施の形態３と比較して、不純物領域７と抵抗領域４の間の分離酸化膜３ａを取り除いて、２つの領域のそれぞれに接続していた配線２０ｂ、２０ｇを１つの配線２０ｈにしても良く、素子１２ｃの面積を小さくすることができる。また、この場合にも、実施の形態３と同様の効果を得られることとなる。
【００４２】
叉、図１０に示すように、抵抗領域４の一方の端子６ｂと不純物領域７の露出面に形成されたシリサイド６ｃを、例えばＴｉＮからなる導電層２１を用いて電気的に接続し、上記と同様に、配線２０ａには常に正の電位、配線２０ｂには常に負の電位が印加しても良く、この場合にも、上記と同様の効果を得ることができる。
【００４３】
実施の形態５．
以下に、この発明の実施の形態５について図１１及び図１２に基づいて説明する。図１１はこの発明の実施の形態５を示す要部断面図であり、図１にて示した実施の形態１に対し、不純物領域７の一部２２が抵抗領域４内に突出して形成されている点について相違するだけであり、その他の点については上記した実施の形態１と同様である。
【００４４】
次に、このように構成された半導体装置の製造方法について図１２に基づいて説明する。図１２はこの発明の実施の形態５を示す半導体装置の製造工程を示したものである。
本実施の形態５においても、シリコンの露出面６にシリサイドを形成する工程までは、図２ないし図６にて示した実施の形態１の工程と同様である。
上記シリサイド形成後、図１２に示すように、半導体基板１の一主面上に、不純物領域７が開口するコンタクトホール２３を有する層間絶縁膜２４を形成し、このコンタクトホール２３を通してＰ型の不純物イオンを注入し、不純物領域７の抵抗領域４内に突出する部分２２を形成する。
【００４５】
このように製造された半導体装置においては、不純物領域７の突出部２２が抵抗領域４内に突出しているため、突出部２２を設けていない実施の形態１に対し抵抗値が変化する。つまり、半導体基板１に抵抗素子１２を一端形成した後に、突出部２２を形成するためのイオン注入の制御およびコンタクトホールの開口の制御を行うことにより、抵抗素子１２ｄの抵抗値を制御することができる。したがって、ゲートアレイのような下地が同一で配線工程以後に品種展開を図るデバイスにおいては、この半導体装置の製造方法を用いることにより、同じ下地を用いた場合においても抵抗値を品種毎に変化させることが可能となる。
【００４６】
上記効果に加え、さらに実施の形態５においては、上記突出部２２形成用イオン注入をＭＯＳトランジスタのソース／ドレイン部への接合リーク防止用のイオン注入（ＳＡＣ注入）と同時に行うことにより、工程数を低減することが可能となる。
また、この場合にも、実施の形態１と同様の効果を得られることとなる。
【００４７】
実施の形態６．
以下に、この発明の実施の形態６について図１３ないし図１６に基づいて説明する。図１３はこの発明の実施の形態６を示す要部断面図であり、図１３において、１はＰ型のシリコン基板からなる半導体基板、２はこの半導体基板１の一主面に形成されるＰ型ウェル、３は上記半導体基板１の一主面に形成され、素子間を電気的に分離するための分離絶縁膜であり、３ａは分離絶縁膜３の形成工程において同時に形成される絶縁膜である。
４は上記半導体基板１の一主面に形成され、周囲をＰ型ウェル２に囲まれているＮ型不純物拡散層からなる抵抗領域であり、５は抵抗領域４の露出面に形成されたシリサイドからなる端子６ａ、６ｂと接する位置に形成された、Ｎ型不純物を高濃度に含む抵抗領域４の高濃度部であり、この端子６ａ、６ｂはそれぞれ分離絶縁膜３、３ａに囲まれている。
【００４８】
８は上記半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜であり、９はこのゲート絶縁膜８上に形成されたポリシリコンからなるゲート電極であり、その上面６ｄにはシリサイドが形成されており、１０は上記ゲート絶縁膜８及びゲート電極９の両側面にそれぞれ形成されたＴＥＯＳ膜からなるサイドウォールである。
１１ａは上記半導体基板１の一主面に形成された低濃度のＮ型不純物領域からなり、上記ゲート電極９の下及びその近傍に位置するソース／ドレイン領域の低濃度部であり、１１ｂは半導体基板１の一主面に形成された高濃度のＮ型不純物領域からなり、上記低濃度部１１ａの外側に位置するソース／ドレイン領域の高濃度部であり、その露出面にはシリサイド６ｅ、６ｆが形成されている。
【００４９】
２５は端子６ａ、６ｂを除く抵抗領域４の露出面上に形成された、上記ゲート絶縁膜８を形成する工程において同時に形成されたシリコン酸化膜からなる絶縁膜であり、２６はこの絶縁膜２５および分離絶縁膜３ａ上に形成され、上記ゲート電極９を形成する工程において同時に形成されたポリシリコンからなる導電層であり、その上面６ｈにはシリサイドが形成されている。２７は導電層２６の両側面にそれぞれ形成されたＴＥＯＳ膜からなるサイドウォールである。
ここで、１２ｅは抵抗領域４、導電層２６等からなる抵抗素子であり、１３はソース／ドレイン領域１１ａ、１１ｂ及びゲート電極９等からなるＮ型ＭＯＳトランジスタである。
【００５０】
つぎに、このように構成された半導体装置の製造方法について図１４ないし図１６を用いて説明する。図１４ないし図１６は本実施の形態６を示す半導体装置を工程順に示したものである。
まず図１４に示されるように、Ｐ型の半導体基板１の一主面にＰウェル２及び分離絶縁膜３を形成する。この場合、後に端子６ａ、６ｂの周囲を囲むこととなる分離絶縁膜３ａを同時に形成する。次に、この半導体基板１上にレジスト１４を塗布後、分離絶縁膜３上にエッジがくるようにレジスト１４のパターニングを行い、このレジスト１４をマスクとしてひ素イオンなどのＮ型不純物をイオン注入して抵抗領域４を形成する。
【００５１】
具体的には、例えば、ヒ素イオンを打ち込み、レジスト１４の除去後熱処理を行い、抵抗領域４を形成する。
ここで、例えば、半導体装置がＣＭＯＳ構造をとる場合においては、上記Ｎ型不純物イオンの注入によりＮ型ウェルの形成を同時に行っても良い。
【００５２】
次に、図１５に示すように、半導体基板１上に熱処理によりゲート絶縁膜８及び絶縁層２５となるシリコン酸化膜を形成し、その上にゲート電極９及び導電層２５となるポリシリコンを成膜し、パターニングによりゲート電極９及び導電層２６を形成し、このゲート電極９をマスクとしてＮ型不純物を注入しソース／ドレイン領域の低濃度部分１１ａを形成し、半導体基板１の一主面上及びゲート絶縁膜９及び導電層２６上にサイドウォール１０、２７となるＴＥＯＳ膜１５を成膜する。
【００５３】
次に図１６に示すように、ＴＥＯＳ膜１５を異方性エッチングすることによりサイドウォール１０、２７を形成し、このサイドウォール１０、２７、ゲート電極９、導電層２６および分離絶縁膜３、３ａをマスクとしてひ素イオンなどのＮ型の不純物イオンを注入し、ソース／ドレイン領域の高濃度部１１ｂおよび抵抗領域４の高濃度部５を形成する。
その後、ゲート電極９のポリシリコンを含むシリコンの露出面６上にチタン等の高融点金属を成膜し、熱処理する事によりシリサイドを形成する。
【００５４】
このように構成された半導体装置においては、抵抗領域４の１対の端子６ａ、６ｂのそれぞれが分離絶縁膜３、３ａに囲まれ、それらを除く抵抗領域４の露出面上に絶縁膜２５を介し導電層２６を設けたので、工程数が増すことなしに、１対の端子６ａ、６ｂ以外にシリサイドが形成されない抵抗素子１２ｅを形成することが可能となり、かつ、シリサイドのはい上がりによる端子６ａ、６ｂ間の短絡を起こしにくくなる。
【００５５】
実施の形態７．
以下に、この発明の実施の形態７について図１７ないし図２３に基づいて説明する。図１７はこの発明の実施の形態７を示す要部断面図であり、図１７において、１はＰ型のシリコン基板からなる半導体基板、２はこの半導体基板１の一主面に形成されるＰ型ウェル、３は上記半導体基板１の一主面に形成され、素子間を電気的に分離するための分離酸化膜からなる絶縁膜である。
４は上記半導体基板１の一主面に形成され、周囲をＰ型ウェル２に囲まれているＮ型不純物拡散層からなる抵抗領域であり、５は抵抗領域４の露出面に形成されたシリサイドからなる端子６ａ、６ｂと接する位置に形成された、Ｎ型不純物を高濃度に含む抵抗領域４の高濃度部である。
【００５６】
８は上記半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜であり、９はこのゲート絶縁膜８上に形成されたポリシリコンからなるゲート電極であり、その上面６ｄにはシリサイドが形成されており、１０は上記ゲート絶縁膜８及びゲート電極９の両側面にそれぞれ形成されたＴＥＯＳ膜からなるサイドウォールである。
１１ａは上記半導体基板１の一主面に形成された低濃度のＮ型不純物領域からなり、上記ゲート電極９の下及びその近傍に位置するソース／ドレイン領域の低濃度部であり、１１ｂは半導体基板１の一主面に形成された高濃度のＮ型不純物領域からなり、上記低濃度部１１ａの外側に位置するソース／ドレイン領域の高濃度部であり、その露出面にはシリサイド６ｅ、６ｆが形成されている。
【００５７】
また、２８は上記半導体基板１上に形成されたシリコン酸化膜からなり、上記ゲート絶縁膜８を形成する工程において同時に形成された絶縁膜であり、２９は上記ゲート電極９を形成する工程において同時に、絶縁膜２８上に所望の大きさのドット形状に形成され、かつ、所望の間隔でアレイ状に配置されたポリシリコンからなる導電層であり、その上面６ｉにはシリサイドが形成されている。３０は導電層２９の両側面にそれぞれ形成されたＴＥＯＳ膜からなるサイドウォールであり、導電層２９の隙間に抵抗領域４ａの露出面が開口しないように敷き詰められて形成されている。
ここで、１２ｆは抵抗領域４及び導電層２９等からなる抵抗素子であり、１３はソース／ドレイン領域１１ａ、１１ｂ及びゲート電極９等からなるＮ型ＭＯＳトランジスタである。
【００５８】
つぎに、このように構成された半導体装置の製造方法について図１８ないし図２１を用いて説明する。図１８ないし図２１は本実施の形態７を示す半導体装置を工程順に示したものである。
まず図１８に示されるように、Ｐ型の半導体基板１の一主面にＰウェル２及び分離絶縁膜３を形成する。この半導体基板１上にレジスト１４を塗布後、分離酸化膜３上にエッジがくるようにレジスト１４のパターニングを行い、このレジスト１４をマスクとしてひ素イオンなどのＮ型不純物をイオン注入して所望の濃度を有する抵抗領域４ａを形成する。この時、後に形成される不純物領域４ａの内の他方の濃度を有するものは、イオン注入されないようにレジストにより覆われている。
【００５９】
具体的には、例えば、ヒ素イオンを打ち込み、レジスト１４の除去後熱処理を行い、抵抗領域４ａを形成する。
ここで、例えば、半導体装置がＣＭＯＳ構造をとる場合においては、上記Ｎ型不純物イオンの注入によりＮ型ウェルの形成を同時に行っても良い。
【００６０】
次に、図１９に示すように、半導体基板１上に熱処理によりゲート絶縁膜８及び絶縁膜２８となるシリコン酸化膜を形成し、その上にゲート電極９及び導電層２９となるポリシリコンを成膜し、通常の写真製版技術を用いパターニングを行う。この時、導電層２９は所望の大きさのドット状に形成されており、かつ、所望の間隔でアレイ状に配置されている。
ここで、分離絶縁膜３、ゲート電極９をマスクとして、ひ素イオンなどのＮ型不純物をイオン注入してソース／ドレイン領域の低濃度部分１１ａを形成すると同時に、分離絶縁膜３、導電層２９をマスクとしてもう一方の濃度の抵抗領域４ａを形成する。
【００６１】
次に図２０に示すように、半導体基板１の一主面上及びゲート絶縁膜９及び導電層２９上にＴＥＯＳ膜を成膜し、異方性エッチングすることによりサイドウォール１０及び３０を形成する。この時、サイドウォール３０は図２１に示すように、導電層２９の隙間に抵抗領域４ａの露出面が開口しないように敷き詰められて形成されている。このサイドウォール１０、３０、ゲート電極９、導電層２９および分離絶縁膜３をマスクとしてひ素イオンなどのＮ型の不純物イオンを注入し、ソース／ドレイン領域の高濃度部１１ｂおよび抵抗領域４の高濃度部５を形成する。
その後、ゲート電極９のポリシリコンを含むシリコンの露出面６上にチタン等の高融点金属を成膜し、熱処理する事によりシリサイドを形成する。
【００６２】
このように構成された半導体装置においては、導電層２９の形成後においても、導電層２９の隙間を通るイオン注入により、抵抗領域４ａを形成することができるように、導電層２９を所望の大きさのドット形状に形成し、かつ、それらを所望の間隔でアレイ状に配置したので、工程数が増すことなしに、１対の端子６ａ、６ｂ以外にシリサイドが形成されない抵抗素子１２ｆを形成することが可能となり、かつ、レジストマスクによる抵抗領域４ａの形成と合わせて、写真製版工程を増加することなしに２種類の抵抗値を有する抵抗領域４ａを形成することが可能となり、しかも、端子間の導電層２９が一体の物でないため、その一部がはい上がりにより接続する場合にも、全体として端子６ａ、６ｂ間の短絡を起こさないことが可能となる。
【００６３】
叉、本実施の形態７においては、導電層２９の形状を所望の大きさのドット形状に形成し、かつ、それらをアレイ状に配置していたが、その代わりに、図２２及び図２３に示すように、導電層２９を所望の幅のライン状に形成し、かつ、それらを所望の間隔を有するストライプ状に配置しても良く、この場合においても、工程数が増すことなしに、端子６ａ、６ｂ以外にシリサイドが形成されない抵抗素子１２ｆを形成することが可能となり、かつ、レジストマスクによる抵抗領域４ａの形成と合わせて、写真製版工程を増加することなしに２種類の抵抗値を有する抵抗領域４ａを形成することが可能となる。特に、図２２に示すように、ラインの方向を、端子と端子を結ぶ方向に対し垂直な方向にすれば、ドット形状の場合と同様に、端子間の導電層２９が一体の物でないため、その一部がはい上がりにより接続する場合にも、全体として端子６ａ、６ｂ間の短絡を起こさないことが可能となる。
【００６４】
実施の形態８．
以下に、この発明の実施の形態８について図２４ないし図２７に基づいて説明する。図２４はこの発明の実施の形態８を示す要部断面図であり、図２４において、１はＰ型のシリコン基板からなる半導体基板、２はこの半導体基板１の一主面に形成されるＰ型ウェルである。
【００６５】
８は上記半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜であり、９はこのゲート絶縁膜８上に形成されたポリシリコンからなるゲート電極であり、その上面６ｄにはシリサイドが形成されており、１０は上記ゲート絶縁膜８及びゲート電極９の両側面にそれぞれ形成されたＴＥＯＳ膜からなるサイドウォールである。
【００６６】
１１ａは上記半導体基板１の一主面に形成された低濃度のＮ型不純物領域からなり、上記ゲート電極９の下及びその近傍に位置するソース／ドレイン領域の低濃度部であり、１１ｂは半導体基板１の一主面に形成された高濃度のＮ型不純物領域からなり、上記低濃度部１１ａの外側に位置するソース／ドレイン領域の高濃度部であり、その露出面にはシリサイド６ｅ、６ｆが形成されている。
【００６７】
３１は素子分離用拡散領域であり高濃度のＰ型の拡散層であり、３２はＮ型の不純物拡散層からなる抵抗素子であり、半導体基板１の一主面に形成されている複数の溝３３を挟んだ両側の露出面のそれぞれに１対の端子６ａ、６ｂを含むシリサイド６が形成されているものであり、５はこの抵抗素子の高濃度部であり、３４は溝３３に埋め込まれている絶縁物である。
【００６８】
つぎに、このように構成された半導体装置の製造方法について図２５ないし図２７を用いて説明する。図２５ないし図２７は本実施の形態８を示す半導体装置を工程順に示したものである。
まず図２５に示されるように、Ｐ型の半導体基板１の一主面にＰウェル２を形成する。その後、所望の位置に溝３３を形成し、分離用溝３３ａには素子分離用拡散領域３１をイオン注入により形成する。
【００６９】
次に、図２６に示すように、半導体基板１上にレジスト３５を塗布後、パターニングを行い、このレジスト３５をマスクとして、溝３３の側面及び底面に、ひ素イオンなどのＮ型不純物を、例えば回転注入を用いて導入し抵抗領域３２を形成する。
ここで、この抵抗領域３２は窒化マスクによる不純物デポ拡散によっても形成することができる。
【００７０】
次に、図２７に示すように、半導体基板１上の全面に絶縁膜を成膜し、これをエッチバックする事により溝３３に絶縁体３４を埋め込む。
その後、通常の方法を用いて、ＭＯＳトランジスタを形成し、ゲート電極９のポリシリコン及び抵抗素子３２の露出面を含むシリコンの露出面６にチタン等の高融点金属を成膜し、熱処理する事によりシリサイドを形成する。
【００７１】
このように構成された半導体装置においては、溝３３の側面及び底面に、例えば回転注入叉は窒化膜マスクによる不純物デポ拡散等を用いて、ひ素イオンなどのＮ型不純物を導入し、抵抗領域３２を形成したので、当該抵抗素子３２が端子６ａ、６ｂ以外の部分にシリサイド６を有する場合においても、抵抗素子として使用可能となる。
【００７２】
【発明の効果】
この発明に係る半導体装置は、その製造工程において、エピタキシャル層を形成することなしに、抵抗素子の不適当な部分にシリサイドが形成されないという効果を有するものである。
【００７３】
又、この発明に係る半導体装置は、工程数が増すことなしに、不必要な部分にシリサイドが形成されない抵抗素子を形成することができ、かつ、シリサイドのはい上がりによる端子間の短絡を起こさないという効果を有するものである。
【００７４】
又、この発明に係る半導体装置は、抵抗素子が端子以外の部分にシリサイドを有する場合においても抵抗素子として使用できるという効果を有するものである。
【００７５】
この発明に係る半導体装置の製造方法は、エピタキシャル層を形成することなしに、抵抗素子の不適当な部分にシリサイドが形成されないという効果を有するものである。
【００７６】
この発明に係る半導体装置の製造方法は、工程数が増すことなしに、不必要な部分にシリサイドが形成されない抵抗素子を形成することができ、かつ、シリサイドのはい上がりによる端子間の短絡を起こさないという効果を有するものである。
【００７７】
この発明に係る半導体装置の製造方法は、抵抗素子が端子以外の部分にシリサイドを有する場合においても抵抗素子として使用できるという効果を有するものである。
【図面の簡単な説明】
【図１】この発明の実施の形態１を示す要部断面図。
【図２】この発明の実施の形態１を工程順に示す要部断面図。
【図３】この発明の実施の形態１を工程順に示す要部断面図。
【図４】この発明の実施の形態１を工程順に示す要部断面図。
【図５】この発明の実施の形態１を工程順に示す要部断面図。
【図６】この発明の実施の形態１を工程順に示す要部断面図。
【図７】この発明の実施の形態２を示す要部断面図。
【図８】この発明の実施の形態３を示す要部断面図。
【図９】この発明の実施の形態４を示す要部断面図。
【図１０】この発明の実施の形態４を示す要部断面図。
【図１１】この発明の実施の形態５を示す要部断面図。
【図１２】この発明の実施の形態５を工程順に示す要部断面図。
【図１３】この発明の実施の形態６を示す要部断面図。
【図１４】この発明の実施の形態６を工程順に示す要部断面図。
【図１５】この発明の実施の形態６を工程順に示す要部断面図。
【図１６】この発明の実施の形態６を工程順に示す要部断面図。
【図１７】この発明の実施の形態７を工程順に示す要部断面図。
【図１８】この発明の実施の形態７を工程順に示す要部断面図。
【図１９】この発明の実施の形態７を工程順に示す要部断面図。
【図２０】この発明の実施の形態７を工程順に示す要部断面図。
【図２１】この発明の実施の形態７を示す要部平面図。
【図２２】この発明の実施の形態７を示す要部平面図。
【図２３】この発明の実施の形態７を示す要部平面図。
【図２４】この発明の実施の形態８を示す要部断面図。
【図２５】この発明の実施の形態８を工程順に示す要部断面図。
【図２６】この発明の実施の形態８を工程順に示す要部断面図。
【図２７】この発明の実施の形態８を工程順に示す要部断面図。
【図２８】従来の半導体装置の製造方法を工程順に示す要部断面図。
【図２９】従来の半導体装置の製造方法を工程順に示す要部断面図。
【図３０】従来の半導体装置の製造方法を工程順に示す要部断面図。
【図３１】従来の半導体装置の製造方法を工程順に示す要部断面図。
【図３２】従来の半導体装置の製造方法を工程順に示す要部断面図。
【符号の説明】
１    半導体基板、    ２    ウェル、    ３    、３ａ  分離酸化膜、
４    抵抗領域、    ５    抵抗領域の高濃度部、
６、６ａ、６ｂ、６ｃ、６ｄ、６ｅ、
６ｆ、６ｇ、６ｈ、６ｉ    シリサイド、    ７    不純物領域、
８    ゲート絶縁膜、    ９    ゲート電極、
１０    サイドウォール、    １１    ソース／ドレイン領域、
１１ａ    ソース／ドレイン領域の低濃度部、
１１ｂ    ソース／ドレイン領域の高濃度部、
１２、１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ    抵抗素子、
１３    ＭＯＳトランジスタ、    １４    レジスト、    １５    絶縁膜、
１６    レジスト、    １７    レジスト、    １８    層間絶縁膜、
１９、１９ａ、１９ｂ、１９ｅ、１９ｆ、１９ｇ、１９ｈ    コンタクトホール、    ２０、２０ａ、２０ｂ、２０ｃ、２０ｅ、２０ｆ、２０ｇ、２０ｈ配線、    ２１    導電層、    ２２    不純物領域の突出部、
２３    コンタクトホール、    ２４    層間絶縁膜、    ２５    絶縁膜、
２６    導電層、    ２７    サイドウォール、    ２８    絶縁膜、
２９    導電層、        ３０    サイドウォール、    ３１    素子分離用拡散領域、
３２    抵抗素子        ３３    溝、    ３３ａ    分離用溝、    ３４    絶縁体、
３５    レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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