(57)【特許請求の範囲】
【請求項１】
変位検出器の出力に基づいて外部カウンタで計数すべき変位量に対応する数の計数パルスを出力する変位測定装置であって、
第１のクロックに同期して動作して前記変位検出器により検出される変位量に対応する幅の源計数パルスと変位方向に応じてアップ／ダウンを指示するアップ／ダウンパルスとを出力する源計数パルス発生回路と、
前記源計数パルスを前記第１のクロックでアップ／ダウン計数するバッファカウンタと、
前記第１のクロックと同じかそれより低周波の第２のクロックで動作して前記バッファカウンタの計数値と同じ数の計数パルスを発生させるパルス出力回路とを備えたことを特徴とする変位測定装置。
【請求項２】
前記第１のクロックを分周して出力すべき計数パルスの周波数を決定する前記第２のクロックを発生する出力周期カウンタと、
前記バッファカウンタの計数値がゼロでないときに前記第２のクロックを出力イネーブル信号として取り出して前記パルス出力回路に与えるクロックゲートと、
前記源計数パルス，アップ／ダウンパルスおよび出力イネーブル信号の組み合わせにより、前記パルス出力回路での計数パルス出力に応じて前記バッファカウンタの計数値をリアルタイムで増減する制御を行うカウンタ制御ゲートと
を更に備えたことを特徴とする請求項１記載の変位測定装置。
【請求項３】
前記出力周期カウンタは、外部端子からの制御により分周比を切替えて前記第２のクロックの周波数を前記第１のクロックの周波数と同じかそれより低く設定できるように構成されている
ことを特徴とする請求項２記載の変位測定装置。
【請求項４】
前記バッファカウンタのオーバーフロー端子はオーバースピード端子として外部に導出されている
ことを特徴とする請求項１，２，３のいずれかに記載の変位測定装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、変位量に対応する計数パルスを外部カウンタで計数する方式の変位測定装置に関する。
【０００２】
【従来の技術】
リニアゲージ、リニアスケール等の変位測定装置において、ヘッドやスピンドルの移動量を計数パルスとして出力し、これを外部カウンタで計数表示することが多い。この方式では、計数パルスの出力周波数ｆＯＵＴ  と外部カウンタの計数周波数ｆＣＮＴ  との間に、ｆＯＵＴ  ≦ｆＣＮＴ  の関係が成立していなければ、正常な動作が保証されない。従って、変位測定装置の高速化が進み、計数パルスが高速になると、旧来のｆＣＮＴ  の低い外部カウンタを用いることができないという問題がある。
【０００３】
また、変位検出器の移動速度に応じて出力計数パルス周波数が変化するものでは、低速の外部カウンタを用い場合に、変位検出器の移動速度が外部カウンタにより制限されて、高速計数ができない。
更に、静電容量式の変位検出器等のサーボ回路を用いたものでは、検出器の移動速度とは無関係に、バースト状の高速の計数パルスを出力するものがある。この様な測定装置に低速の外部カウンタを接続すると、検出器の移動速度が低速であっても誤計数やオーバースピード等のエラーが発生する可能性がある。
【０００４】
【発明が解決しようとする課題】
この発明は、上記事情を考慮してなされたもので、内部的には高速計数が可能であって、低速の外部カウンタによる計数をも可能とした計数パルスを出力する変位測定装置を提供することを目的としている。
【０００５】
【課題を解決するための手段】
この発明は、変位検出器の出力に基づいて外部カウンタで計数すべき変位量に対応する数の計数パルスを出力する変位測定装置であって、第１のクロックに同期して動作して前記変位検出器により検出される変位量に対応する幅の源計数パルスと変位方向に応じてアップ／ダウンを指示するアップ／ダウンパルスとを出力する源計数パルス発生回路と、前記源計数パルスを前記第１のクロックでアップ／ダウン計数するバッファカウンタと、前記第１のクロックと同じかそれより低周波の第２のクロックで動作して前記バッファカウンタの計数値と同じ数の計数パルスを発生させるパルス出力回路とを備えたことを特徴としている。
【０００６】
この発明はまた、上記構成に加えて、前記第１のクロックを分周して出力すべき計数パルスの周波数を決定する前記第２のクロックを発生する出力周期カウンタと、前記バッファカウンタの計数値がゼロでないときに前記第２のクロックを出力イネーブル信号として取り出して前記パルス出力回路に与えるクロックゲートと、前記源計数パルス，アップ／ダウンパルスおよび出力イネーブル信号の組み合わせにより、前記パルス出力回路での計数パルス出力に応じて前記バッファカウンタの計数値をリアルタイムで増減する制御を行うカウンタ制御ゲートとを更に備えたことを特徴としている。
この発明において好ましくは、前記出力周期カウンタは、外部端子からの制御により分周比を切替えて前記第２のクロックの周波数を前記第１のクロックの周波数と同じかそれより低く設定できるように構成される。
この発明において更に好ましくは、前記バッファカウンタのオーバーフロー端子はオーバースピード端子として外部に導出されているものとする。
【０００７】
この発明によると、高速クロックで動作するバッファカウンタにおいて、源計数パルスをカウントしながら同時に、その計数値相当分の計数パルスを低速クロックで出力するようにしている。従って、低速の外部カウンタによる計数が可能である。バッファカウンタの桁数を変位検出器の移動範囲をカバーできるものとすれば、出力計数パルスの周波数を如何に低くしたとしても、変位検出器の移動速度が制限されることはない。また、バッファカウンタの計数値を、計数パルス出力と同時にリアルタイムで増減制御することにより、バッファカウンタの桁数を変位検出器の移動範囲より少なくする事ができ、これにより回路規模を小さいものとしてしかも、外部カウンタの計数周波数には制限されることなく変位検出器の移動速度を確保することができる。
また、出力計数パルスの周波数を決定する第２のクロックを生成する出力周期カウンタを外部から分周比可変とすれば、外部カウンタに応じて計数パルス周波数を切替えることができる。例えば外部カウンタが高速計数できる場合には、分周比１、即ち第２のクロック周波数を第１のクロック周波数と同じとすることができ、従ってシステム適応能力の高いものとすることができる。
【０００８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図１は、この発明の一実施例による変位測定装置の構成である。変位検出器１は、静電容量式，光電式その他、如何なる形式のものでもよい。源計数パルス発生回路２は、第１のクロックＣＫ０に同期して動作し、変位検出器１により検出される変位量に対応する幅の源計数パルスＰＵＥＮと、変位方向に応じてアップ／ダウンを指示するアップ／ダウンパルスＵ／Ｄとを出力する。源計数パルスＰＥＵＮは、変位検出器２の方式により異なるが、クロックＣＫ０を内部に含むバースト状パルスであってもよいし、あるいはこれを包絡線検波した形のパルスであってもよい、従来はこの源計数パルスＰＵＥＮはアップ／ダウンパルスＵ／Ｄと共に直接、同じクロックで動作する計数パルス出力回路に転送されて、所定のフォーマット（例えば、計数パルスとＵ／Ｄ信号、あるいは２相方形波信号等）の計数パルス出力が作られていた。
【０００９】
この実施例においては、源計数パルス発生回路２から得られる源計数パルスＰＵＥＮとアップ／ダウンパルスＵ／Ｄは、バッファカウンタ３に送られて、ここで源計数パルスＰＥＵＮの幅が第１のクロックＣＫ０により計数される。このバッファカウンタ３の計数値が求める変位量に対応する。このバッファカウンタ３の計数値に等しい数の計数パルス出力を出すのが、計数パルス出力回路８であり、この実施例では後に説明するように、バッファカウンタ３において計数値をリアルタイムで増減しながら、計数パルス出力回路８が計数出力パルスを出すようにされている。バッファカウンタ３のオーバーフロー端子ＯＦは、オーバースピード端子ＯＳとして外部に導出されている。
【００１０】
計数パルス出力回路８による計数パルス出力の周波数を決定するために、出力周期カウンタ５が設けられている。出力周期カウンタ５は、第１のクロックＣＫ０を所定の分周比で分周した第２のクロックＣＫ１を出すものであり、この実施例の場合、分周比切り替えのための外部端子が設けられて、図３に例示するように、第２のクロックＣＫ１の周波数を第１のクロックＣＫ０と同じかそれより低い範囲で可変設定できるようになっている。そしてこの出力周期カウンタ５から得られる第２のクロックＣＫ１が、計数パルス出力回路８の同期クロックとして用いられる。
【００１１】
バッファカウンタ３において、源計数パルスＰＵＥＮの計数と同時に、計数パルス出力回路８からの出力に応じた計数値の増減制御をリアルタイムで行うために、バッファカウンタ３の全桁出力のオールゼロ状態を検出するオールゼロ検出回路４、この検出回路４の出力ＡＺにより制御されて出力周期カウンタ５からの第２のクロックＣＫ１を出力イネーブル信号ＯＵＴＥＮとして取り出すクロックゲート６が設けられ、またバッファカウンタ３での計数動作を制御するカウンタ制御ゲート７が設けられている。カウンタ制御ゲート７は、源計数パルスＰＵＥＮ，アップ／ダウンパルスＵ／Ｄ，出力イネーブル信号ＯＵＴＥＮ，およびバッファカウンタ３の符号ビット出力ＭＩＮＵＳの組み合わせ論理によりバッファカウンタ３に制御信号を送って、バッファカウンタ３では±１カウント，±２カウントまたはカウント停止の制御が行われる。
【００１２】
各部の詳細回路を説明する前に、バッファカウンタ３でのカウント動作を真理値表にまとめると、下表１のようになる。なお、バッファカウンタ３の符号ＭＩＮＵＳは、源計数パルスがアップ／ダウンいずれの方向に多く出力されたかを表しており、これにより計数パルス出力の方向を決定する。
【００１３】
【表１】
0003589527.tif 000002
【００１４】
表１において、×は“０”，“１”を問わないことを意味する。表１の論理による動作を説明すれば、源計数パルスＰＵＥＮ＝０でかつ、出力イネーブル信号ＯＵＴＥＮ＝０の場合、バッファカウンタ３を動かす必要がないから、ＳＴＯＰとする。源計数パルスＰＵＥＮのダウンカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝０）と、計数値が負の状態での計数パルス出力によるアップカウント指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝０）とが重なった場合、バッファカウンタに入力されるパルスと出力するパルスが同数であることを意味するから、バッファカウンタ３はＳＴＯＰとする。同様に、源計数パルスＰＵＥＮのアップカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝１）と、計数値が正の状態での計数パルス出力によるダウンカウントの指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝１）が重なった場合も、ＳＴＯＰとする。
【００１５】
また、源計数パルスの入力がなく（ＰＵＥＮ＝０）、計数パルス出力がある場合（ＯＵＴＥＮ＝１）には、計数パルス出力によりバッファしておく値が増減することを意味するため、計数値の正，負に応じて、−１，＋１カウントする。逆に、ＰＵＥＮ＝１，ＯＵＴＥＮ＝０の場合は、アップ／ダウンの指示に応じて、＋１，−１カウントする。更に、源計数パルスによるアップカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝１）と、計数値が負の状態での計数パルス出力によるアップカウント指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝０）が重なった場合には、計数パルス出力と源計数パルスの方向が逆であり、バッファカウンタ増減値を倍にする必要があるため、＋２カウントする。逆に、源計数パルスによるダウンカウント指示（ＰＵＥＮ＝１，Ｕ／Ｄ＝０）と、計数値が正の状態での計数パルス出力によるダウンカウントの指示（ＯＵＴＥＮ＝１，ＭＩＮＵＳ＝１）が重なった場合は、−２カウントする。
【００１６】
以上のようなバッファカウンタ３でのカウント制御により、第１のクロックＣＫ０で動作するバッファカウンタ３の計数値をリアルタイムで増減しながら、第２のクロックＣＫ１で動作するパルス出力回路８から計数パルス出力を出力することができる。なおパルス出力回路８では、通常行われているフォーマット加工が行われて、例えば計数パルス信号とＵ／Ｄ信号、または２相方形波信号である出力パルスφＡ，φＢが得られることになる。
【００１７】
バッファカウンタ３およびその周囲の具体的な回路構成を図２に示す。図２においては、バッファカウンタ３を３個の１６ビット（符号ビットとしての１ビットを含む）のアップダウンカウンタ３１ａ〜３１ｂの縦続接続により構成した例を示している。２段目および３段目はそれぞれ前段のオーバーフロー出力である出力イネーブルＥＮＯＵＴが入力イネーブルＥＮＩＮとして入って、全体として、±２０４７カウント可能なアップダウンカウンタとなっている。カウンタ３１ａ，３１ｂ，３１ｃ間の桁上げを確実にするため、第１のクロックＣＫ０は、バッファ遅延回路３２，３３を介して少しずつ遅延させて各段クロック端子ＣＫＢに入力している。
【００１８】
３段目のカウンタ３１ｃの最上位桁Ｑ３が符号ビットＭＩＮＵＳとして用いられている。
オールゼロ検出回路４は、各段カウンタ３１ａ〜３１ｃの各桁出力がオールゼロであることを検出するＮＯＲゲートＧ４１，Ｇ４２，Ｇ４３と、これらの出力の一致を検出するＮＡＮＤゲートＧ４４とから構成されている。これにより、オールゼロ検出回路４は、バッファカウンタ３での計数値がゼロの場合に、ＡＺ＝０を出力し、それ以外はＡＺ＝１を出力する。
【００１９】
クロックゲート６は、第２のクロックＣＫ１とオールゼロ検出回路４の出力ＡＺの一致を検出するＮＡＮＤゲートＧ６１とインバータゲートＧ６２とからなる。これにより、ＡＺ＝０の場合に、クロックゲート６はオフになり、バッファカウンタ３に計数値がある間（ＡＺ＝１）、第２のクロックＣＫ１がクロックゲート６を通って、出力イネーブル信号ＯＵＴＥＮとして取り出される。
【００２０】
初段カウンタ３１ａには、３つのモード制御端子、即ち、１カウントするか、２カウントするかを選択する選択信号ＳＥＬ１，ＳＥＬ２の端子と、アップ／ダウン選択信号ＵＰの端子が設けられている。これらの３つの制御端子の入力の組み合わせと、カウントモードをまとめると、下表２のようになる。
【００２１】
【表２】
0003589527.tif 000003
【００２２】
カウンタ制御ゲート７は、源計数パルスＰＵＥＮ，アップ／ダウンパルスＵ／Ｄ，出力イネーブル信号ＯＵＴＥＮおよび符号ビットＭＩＮＵＳの組み合わせにより、表２の制御信号を発生するように、図２のように構成される。ＥＸ・ＮＯＲゲートＧ７１は、ＰＵＥＮとＵ／Ｄの一致を検出して選択信号ＳＥＬ１を発生する。ＥＸ・ＮＯＲゲートＧ７１２とＮＡＮＤゲートＧ７３は、ＭＩＮＵＳとＵ／Ｄの一致検出を行い、その検出結果とＰＵＥＮ，ＯＵＴＥＮとの一致検出を行って、選択信号ＳＥＬ２を発生する。また、ＡＮＤゲートＧ７４，Ｇ７５，ＮＯＲゲートＧ７６，インバータＧ７７，Ｇ７８の部分は、ＭＩＮＵＳ，ＰＵＥＮ，Ｕ／Ｄの組み合わせにより、アップ／ダウン信号ＵＰを発生させる。
【００２３】
以上のようにこの実施例によると、高速の第１のクロックＣＫ０により動作するバッファカウンタ３により源計数パルスをカウントしながら、同時に、低速の第２のクロックＣＫ１で計数パルスが出力され、計数パルス出力によりリアルタイムでバッファカウンタ３の計数値が増減制御され、変位量に相当するバッファカウンタ３での計数値分の計数パルスが得られることになる。従って、外部カウンタが低周波であっても、これに制限されることなく変位検出器の高速の移動速度を確保することができる。また、出力計数パルスの周波数を決定する第２のクロックＣＫ１を生成する出力周期カウンタ５を外部から分周比可変とすることにより、例えば外部カウンタが高速計数できる場合には第２のクロックＣＫ１の周波数を第１のクロックＣＫ０と同じとして、外部カウンタに接続することができる。
【００２４】
この実施例において、バッファカウンタ３の桁数は、変位検出器１の移動範囲と出力計数パルスの周波数との兼ね合いで決定される。例えば、桁数を移動範囲より多くすれば、出力周波数を如何に低くしても差し支えなく、しかも内部的な計数は高速クロックで動作するバッファカウンタ３で行われるから、出力周波数を低くしたことにより検出器移動速度が低い範囲に制限されることはない。また、桁数を変位検出器移動範囲より少なくしても、バッファカウンタ３の計数値はリアルタイムで計数パルス出力毎に加減算されるから、外部カウンタの計数可能な周波数の範囲で出力周波数を高く設定すれば、問題はない。これにより、回路規模を小さくすることができる。
【００２５】
計数パルス出力回路８の構成例を図４に示し、その動作タイミング図を図５に示す。詳細な説明は省くが、二つのＤタイプフリップフロップＦＦ１，ＦＦ２と、これらの出力とＯＵＴＥＮ信号及びＭＩＮＵＳ信号によりフリップフロップＦＦ１，ＦＦ２への入力を決定するためのゲートＧ８１，Ｇ８２を用いて、２相方形波出力φＡ，φＢを出力するようになっている。
【００２６】
【発明の効果】
以上述べたようにこの発明によれば、第１のクロックで動作するバッファカウンタを用いて、源計数パルスをカウントしながら同時に、その計数値相当分の計数パルスを第２のクロックで出力するようにして、低周波の外部カウンタによる計数を可能とした変位測定装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の一実施例による変位測定装置のブロック構成を示す。
【図２】同実施例の主要部の具体構成例を示す。
【図３】同実施例の第１，第２クロックの関係を示す。
【図４】同実施例のパルス出力回路の具体構成例を示す。
【図５】同パルス出力回路の動作タイミングを示す。
【符号の説明】
１…変位検出器、２…源計数パルス発生回路、３…バッファカウンタ、４…オールゼロ検出回路、５…出力周期カウンタ、６…クロックゲート、７…カウンタ制御ゲート、８…計数パルス出力回路。
【図１】
0003589527.tif 000004
【図２】
0003589527.tif 000005
【図３】
0003589527.tif 000006
【図４】
0003589527.tif 000007
【図５】
0003589527.tif 000008