(57)【特許請求の範囲】
【請求項１】
光電変換素子を含む単位セルの複数個が半導体基板上に二次元の行列状に配置されて形成された撮像領域と、
前記撮像領域における同一行の単位セルを選択する行選択手段と、
前記行選択手段により選択された同一行の単位セルからそれぞれ信号が読み出される複数の垂直信号線と、
前記複数の垂直信号線にそれぞれ読み出された信号を順次選択するための複数の水平選択トランジスタを有し、隣接する２個を１組とし、各組の水平選択トランジスタはドレイン領域を共有している水平読み出しゲート部と、
前記各組の水平選択トランジスタの共有ドレイン領域が接続され、前記水平読み出しゲート部により選択された信号が転送される水平信号線と、
ドレイン領域を共有し、この共有ドレイン領域が前記水平信号線に接続され、前記複数の水平選択トランジスタのうちの任意の１個が選択されて駆動される時に、この１個の水平選択トランジスタと同じソース領域・共有ドレイン領域の配置関係を有する一方がオフ状態にされる２個１組の補正用トランジスタ
とを具備したことを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に係り、特に１画素毎に画素信号の読み出しが可能な読み出し回路を備えた固体イメージセンサの水平読み出しゲート部に関するもので、例えばビデオカメラ、電子スチルカメラなどに使用される。
【０００２】
【従来の技術】
図５は、１画素毎に画素信号の読み出しが可能な読み出し回路を備えたＣＭＯＳ型の固体イメージセンサ（ＣＭＯＳイメージセンサ）の従来例の等価回路を示している。
【０００３】
図５において、セル領域（撮像領域）１には１ピクセル／１ユニット（１画素）の単位セル１３が二次元の行列状に配置されて形成されている。
各単位セル１３は、アノード側に接地電位が与えられるフォトダイオード８と、フォトダイオード８のカソード側に一端側が接続されている読み出しトランジスタ（シャッタゲートトランジスタ）１４と、読み出しトランジスタ１４の他端側にゲートが接続されている増幅トランジスタ１５と、増幅トランジスタ１５の一端側に一端側が接続されている垂直選択トランジスタ１６と、増幅トランジスタ１５のゲートに一端側が接続されているリセットトランジスタ１７とを具備する。
【０００４】
そして、前記セル領域１には、同一行の単位セルの各読み出しトランジスタ１４のゲートに共通に接続された読取り線４と、同一行の単位セルの各垂直選択トランジスタ１６のゲートに共通に接続された垂直選択線６と、同一行の単位セルの各リセットトランジスタ１７のゲートに共通に接続されたリセット線７と、同一列の単位セルの各増幅トランジスタ１５の他端側に共通に接続された垂直信号線１８−ｉ（ｉ＝１  〜ｎ  ）と、同一列の単位セルの各リセットトランジスタ１７の他端側および各垂直選択トランジスタ１６の他端側に共通に接続された電源線９が形成されている。
【０００５】
さらに、セル領域１外には、前記垂直信号線１８−ｉの各一端側と接地ノードとの間にそれぞれ接続された複数の負荷トランジスタ１２と、前記垂直信号線１８−ｉの各他端側にそれぞれ対応してノイズキャンセラー回路２５−ｉを介して各一端側が接続された水平選択トランジスタ２３−ｉと、この複数の水平選択トランジスタ２３−ｉの各他端側に共通に接続された水平信号線２６と、この水平信号線２６に接続された出力増幅回路２７と、上記水平信号線２６に接続された水平リセットトランジスタ２８と、前記セル領域１の各行の垂直選択線６に走査的に選択信号を供給して各行の垂直選択トランジスタ１６を走査的に駆動するための垂直シフトレジスタ２と、前記水平選択トランジスタ２３−ｉを走査的に駆動するための水平シフトレジスタ３と、各種のタイミング信号を発生するためのタイミング発生回路１０などが設けられている。
【０００６】
前記各ノイズキャンセラー回路２５−ｉは、垂直信号線１８−ｉの他端側に一端側が接続されたサンプルホールド用のトランジスタ１９と、このサンプルホールド用のトランジスタ１９の他端側に一端側が接続された結合コンデンサ２０と、この結合コンデンサ２０の他端側と接地ノードとの間に接続された信号電荷一時蓄積用のコンデンサ２１と、前記コンデンサ２０・２１の接続ノードに接続された電位クランプ用のトランジスタ２２とにより構成されており、前記コンデンサ２０・２１の接続ノードに前記水平選択トランジスタ２３−ｉの一端側が接続されている。
【０００７】
なお、各水平選択トランジスタ２３-iは、半導体基板の表層部に選択的に形成されたＰウエルに形成された活性化領域、つまりソース／ドレイン領域（以下、ＳＤＧ領域と称する）を有するＮＭＯＳトランジスタからなる。なお、上記Ｐウエルは接地電位に接続される。
【０００８】
図６は、図５に示した固体イメージセンサの動作の一例を示すタイミング波形図である。
次に、図６を参照しながら、図５の固体イメージセンサの動作を説明する。
【０００９】
各フォトダイオード８の入射光が光電変換されて生じた信号電荷はフォトダイオード８内に蓄積される。
この信号電荷を読み出す動作の前に、まず、増幅トランジスタ１５のゲート電位をリセットするために、リセット線７に“Ｈ”レベルのリセット信号が一定期間与えられてリセットトランジスタ１７が一定期間オン状態になり、増幅トランジスタ１５のゲート電位が所望の電位にリセットされる。
【００１０】
これと同時に、垂直シフトレジスタ２により走査的に選択される垂直選択線  （アドレス線）６に“Ｈ”レベルの選択信号が与えられると、この垂直選択線６から選択信号が与えられた垂直選択トランジスタ１６がオン状態に制御され、この垂直選択トランジスタ１６を介して増幅トランジスタ１５に電源線９の電圧が供給される。これにより、ソースフォロア接続されている増幅トランジスタ１５は、ゲート電位に応じた電位を対応する垂直信号線１８−ｉに出力する。
【００１１】
しかし、前記したようにリセットされた増幅トランジスタ１５のゲート電位にはばらつきが存在し、そのドレイン側の垂直信号線１８−ｉのリセット電位にもばらつきが現われる。
【００１２】
そこで、各垂直信号線１８−ｉのリセット電位のばらつきをリセットするために、前記リセットトランジスタ１７と同時にサンプルホールド用のトランジスタ１９がオン状態に制御され、垂直信号線１８−ｉのリセット電位がコンデンサ２０を介してコンデンサ２１に伝達される。この後、電位クランプ用のトランジスタ２２が一定期間オン状態に制御され、コンデンサ２０・２１の接続ノードの電圧が一様に固定される。
【００１３】
次に、所定行の読取り線４が選択されて（“Ｈ”レベルの読取り信号が与えられて）読み出しトランジスタ１４がオンになると、フォトダイオード８の蓄積電荷が上記読み出しトランジスタを介して増幅トランジスタ１５のゲートに転送され、このゲート電位を変化させる。増幅トランジスタ１５は、ゲート電位の変化量に応じた電圧信号を対応する垂直信号線１８−ｉに出力する。
【００１４】
結果として、リセット後における読み出し動作に伴う垂直信号線１８−ｉの電圧信号の変化分がコンデンサ２０を介してコンデンサ２１に伝達されたことになるので、セル領域１に起因する各垂直信号線１８−ｉのリセット電位のばらつきなどのノイズキャンセラー回路２５−ｉより前段側に混入したノイズは除去される。
【００１５】
上記したような一連のノイズ除去動作が終了した後、サンプルホールド用のトランジスタ１９がオフ状態に制御され、さらに垂直選択トランジスタ１６がオフ状態に制御されて単位セル１３が非選択状態にされることにより、セル領域１と各ノイズキャンセラー回路２５−ｉとが電気的に分離される。
【００１６】
そして、水平リセットトランジスタ２８がオン状態に制御されて水平信号線２６の電位がリセットされた後、水平選択トランジスタ２３−ｉが順次オン状態に制御され、コンデンサ２０・２１の接続ノード（信号保存ノードＳＮ）の電圧が順次読み出され、出力増幅回路２７により増幅されて出力する。
【００１７】
なお、前記したような一連のノイズ除去動作は、１水平線毎の読み出し動作に際して行われる。
図７は、図５に示した従来のＣＭＯＳイメージセンサの水平読み出しゲート部の一部のパターンを示している。
【００１８】
図７において、２３ａ−ｉは半導体基板の表層部に選択的に形成されたＰウエルに形成された前記水平選択トランジスタ２３−ｉの活性化領域（ＳＤＧ領域）であり、個々のＳＤＧ領域２３ａ−ｉの相互間には素子分離領域２４が存在する。
【００１９】
２３ｂ−ｉは前記水平選択トランジスタ２３−ｉのゲート電極（ポリシリコン配線）であり、前記ＳＤＧ領域２３ａ−ｉの各チャネル上でＰウエル表面に形成された絶縁ゲート膜（図示せず）をそれぞれ介して形成されている。
【００２０】
上記ＳＤＧ領域２３ａ−ｉの各一端側のｎ型拡散領域（ドレイン）にはそれぞれ対応して前記垂直信号線１８−ｉに相当する金属配線（通常はアルミニウム配線）が接続されており、各他端側のｎ型拡散領域（ソース）には前記水平信号線２６に相当する金属配線（通常はアルミニウム配線）が接続されている。
【００２１】
ところで、前記水平選択トランジスタ２３-iのドレイン・ソースとなるｎ型拡散領域にはＰウエルとの接合容量が存在するので、水平選択トランジスタ２３-iの数に比例して水平信号線２６の寄生容量２９が増加する。
【００２２】
このような水平信号線２６の寄生容量２９の増加は、回路の動作速度を遅くする。さらに、水平選択トランジスタ２３−ｉのスイッチング動作に伴って発生するスイッチングノイズは、前記ノイズキャンセラー回路２５−ｉでは除去されずに前記寄生容量２９に飛び込み、この飛び込みノイズ量は寄生容量２９が増加するほど大きくなり、固体イメージセンサの出力信号を画像表示装置の画面に表示した場合に縦筋などの画像ノイズが発生する原因となる。
【００２３】
【発明が解決しようとする課題】
上記したように従来の固体イメージセンサは、水平選択トランジスタの数に比例して水平信号線の寄生容量が増加するので、回路の動作速度が遅くなり、この寄生容量の飛び込みノイズによってイメージセンサの出力信号の表示画面に縦筋などの画像ノイズが発生する原因となるという問題があった。
【００２４】
本発明は上記の問題点を解決すべくなされたもので、水平選択トランジスタの数に依存する水平信号線の寄生容量を低減させ、回路動作の高速度化を図り、この寄生容量の飛び込みノイズ量を低減させ、飛び込みノイズによってイメージセンサの出力信号の表示画面に発生する縦筋などの画像ノイズを抑制し得る固体撮像装置を提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明の固体撮像装置は、光電変換素子を含む単位セルの複数個が半導体基板上に二次元の行列状に配置されて形成された撮像領域と、前記撮像領域における同一行の単位セルを選択する行選択手段と、前記行選択手段により選択された同一行の単位セルからそれぞれ信号が読み出される複数の垂直信号線と、前記複数の垂直信号線にそれぞれ読み出された信号を順次選択するための複数の水平選択トランジスタを有し、隣接する２個を１組とし、各組の水平選択トランジスタはドレイン領域を共有している水平読み出しゲート部と、前記各組の水平選択トランジスタの共有ドレイン領域が接続され、前記水平読み出しゲート部により選択された信号が転送される水平信号線と、ドレイン領域を共有し、この共有ドレイン領域が前記水平信号線に接続され、前記複数の水平選択トランジスタのうちの任意の１個が選択されて駆動される時に、この１個の水平選択トランジスタと同じソース領域・共有ドレイン領域の配置関係を有する一方がオフ状態にされる２個１組の補正用トランジスタとを具備したことを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
本発明の固体撮像装置の第１実施例に係るＣＭＯＳイメージセンサの構成は、前述した従来例のＣＭＯＳイメージセンサの構成と比べて、大部分は同様であるが、水平読み出しゲート部における水平選択トランジスタと水平信号線との接続関係および水平選択トランジスタの隣接する２個で１組となるパターン構成が変更されており、これに伴って２個で１組となる水平選択トランジスタと垂直信号線との接続関係（パターン）も変更されている。
【００２７】
図１は、第１実施例のＣＭＯＳイメージセンサの等価回路を示している。
図１に示したＣＭＯＳイメージセンサは、図５に示した従来例のＣＭＯＳイメージセンサと比べて、複数の水平選択トランジスタ２３−ｉのうちの隣接する２個を１組とし、各組の２個の水平選択トランジスタの一端部同士が一括接続されて前記水平信号線２６に接続されている点が異なり、その他は同じであるので図５中と同一符号を付している。
【００２８】
図２は、図１中の水平選択トランジスタ２３−ｉの一部について、ＳＤＧパターンおよび垂直信号線１８−ｉとの接続パターンの一例を示している。
図１中の各水平選択トランジスタ２３−ｉは、半導体基板の表層部に選択的に形成されたＰウエルに形成された活性化領域（ＳＤＧ領域）を有するＮＭＯＳトランジスタからなる。なお、上記Ｐウエルは接地電位に接続される。
【００２９】
図２において、水平選択トランジスタ２３−ｉのうちの隣接する２個を１組として形成された各組のＳＤＧ領域３０−ｊ（ｊ＝１  〜ｎ／２  ）は、水平方向に配列されており、各組のＳＤＧ領域３０−ｊの相互間には素子分離領域３１が存在している。
【００３０】
２３ｂ−ｉは前記水平選択トランジスタ２３−ｉのゲート電極（ポリシリコン配線）であり、前記ＳＤＧ領域３０−ｊの各チャネル上でＰウエル表面に形成された絶縁ゲート膜（図示せず）をそれぞれ介して形成されている。
【００３１】
そして、ＳＤＧ領域３０−ｊの中央部のｎ型拡散領域には前記水平信号線２６に相当する金属配線（通常はアルミニウム配線）が接続されている。本実施例では、各組のＳＤＧ領域３０−ｊは、中央部のｎ型拡散領域が共有ドレイン領域Ｄとなって水平信号線２６に接続され、共有ドレイン領域Ｄを挟んで両端部のｎ型拡散領域がソース領域Ｓとなっている。
【００３２】
この場合、各組のＳＤＧ領域３０−ｊにおける共有ドレイン領域Ｄは、前記ソース領域Ｓの２個分よりも狭く形成されており、従来例のＳＤＧ領域におけるドレイン領域の２個分よりも狭く、本例では、従来例のレイン領域の１個分に等しいように形成されている。
【００３３】
したがって、前記水平選択トランジスタ２３−ｉのうちのドレイン領域Ｄを共有する２個１組に着目すると、従来例の水平選択トランジスタ２３−ｉの２個分よりもドレイン領域とＰウエルとの接合容量が減少（本例では半減）しており、水平選択トランジスタ２３−ｉの数に依存する水平信号線２６の寄生容量３２が従来例の寄生容量２９よりも減少（本例では半減）している。
【００３４】
また、各組のＳＤＧ領域３０−ｊ毎に水平信号線２６に接続されているので、水平選択トランジスタ２３−ｉと水平信号線２６とのコンタクト数が従来例よりも減少しているので、コンタクト容量も従来例より減少している。
【００３５】
さらに、各組のＳＤＧ領域３０−ｊは、従来例のＳＤＧ領域の２個分よりも水平方向のサイズが短縮されているので、これに伴い、各組のＳＤＧ領域３０−ｊの各ソース領域Ｓと対応して接続される垂直信号線１８−ｉのパターンが従来例から変更されている。
【００３６】
即ち、図２において、各組のＳＤＧ領域３０−ｊの両端部のソース領域Ｓにはそれぞれ対応して前記垂直信号線１８−ｉに相当する金属配線（通常はアルミニウム配線）が接続されている。
【００３７】
ここで、本実施例では、垂直信号線１８−ｉのうちの隣接する２本づつを１組として、各組の垂直信号線１８−ｉの水平読み出しゲート側先端部の相互間隔が前記各組のＳＤＧ領域３０−ｊの２個のソース領域Ｓの相互間隔と一致するようにパターンが形成されており、本実施例では、垂直信号線１８−ｉの隣接する２本を１組として水平読み出しゲート側先端部が互いに接近する方向に段状に折れ曲げられたパターンを有する。
【００３８】
上記したような図１、図２の構成を有するＣＭＯＳイメージセンサの動作は、前述した従来例の動作と基本的には同様であるが、前述したように、水平選択トランジスタ２３−ｉの数に依存する水平信号線２６の寄生容量３２が減少（本例では半減）しているので、回路の動作速度が速くなっている。
【００３９】
ところで、前記各組のＳＤＧ領域３０−ｊにおける一方のトランジスタのソース領域Ｓ・共有ドレイン領域Ｄの配置関係と他方のトランジスタのソース領域Ｓ・共有ドレイン領域Ｄの配置関係とは対称的である。換言すれば、上記一方のトランジスタのソース領域Ｓのパターンと他方のトランジスタのソース領域Ｓのパターンとは対称的であり、ソース領域の接合容量が相異なるおそれがある。
【００４０】
このことに起因して、水平シフトレジスタ３により複数の水平選択トランジスタ２３−ｉのうちの１個が順次選択されて駆動される時に、選択トランジスタ２３−ｉ毎にソース領域の接合容量が変化し、画像ノイズが発生するおそれがある。
【００４１】
このような問題を解消するための第２実施例について以下に説明する。
図３は、第２実施例のＣＭＯＳイメージセンサの等価回路を示している。
図４は、図２中の水平選択トランジスタの一部についてＳＤＧパターンおよび垂直信号線１８−ｉとの接続パターンの一例を示している。
【００４２】
図３および図４に示したＣＭＯＳイメージセンサは、図１および図２に示した第１実施例のＣＭＯＳイメージセンサと比べて、前述したように複数の水平選択トランジスタ２３−ｉのうちの１個が順次選択されて駆動される時に、選択トランジスタ毎にソース領域の接合容量が変化することを補正するための２個の補正用トランジスタ（第１の補正用トランジスタ２３ｎ＋１  および第２の補正用トランジスタ２３ｎ＋２  ）をさらに具備している点が異なり、その他は同じである。
【００４３】
この２個の補正用トランジスタ２３ｎ＋１  、２３ｎ＋２  のＳＤＧ領域４０は、前記水平選択トランジスタ２３−ｉの各組のＳＤＧ領域３０−ｊと同様にドレイン領域Ｄを共有し、この共有ドレイン領域Ｄを挟んで形成されているソース領域Ｓ同士が連なってフローティング状態になっており、例えば前記各組のＳＤＧ領域３０−ｊと同列に配列されて形成されている。
【００４４】
ここで、前記２個の補正用トランジスタ２３ｎ＋１  、２３ｎ＋２  は、前記複数の水平選択トランジスタ２３−ｉのうちの任意の１個が水平シフトレジスタ３により選択されて駆動される時に、この１個の水平選択トランジスタとは対称的なソース領域・共有ドレイン領域の配置関係を有する一方の補正用トランジスタが補正用トランジスタ駆動回路４１により選択されて駆動される。
【００４５】
上記補正用トランジスタ駆動回路４１は、前記複数の水平選択トランジスタ２３−ｉの水平方向の奇数番目のトランジスタの１個が選択される時には第２の補正用トランジスタ２３ｎ＋２  を選択し、偶数番目のトランジスタの１個が選択される時には第１の補正用トランジスタ２３ｎ＋１  を選択するようにゲート制御信号を供給するように構成されており、その一例としてフリップフロップ回路が用いられている。この場合、フリップフロップ回路４１の相補的な一対の出力ノードを前記２個の補正用トランジスタ２３ｎ＋１  、２３ｎ＋２  の一対のゲートに接続し、このフリップフロップ回路４１を前記水平シフトレジスタ３のシフト動作に伴って反転動作させるようにすればよい。
【００４６】
また、前記補正用トランジスタ駆動回路４１として、通常は前記２個の補正用トランジスタ２３−ｎ＋１、２３−ｎ＋２をそれぞれオン状態にするようにそれぞれのゲートに“Ｈ”レベルのゲート制御信号を供給し、前記複数の水平選択トランジスタ２３−ｉの水平方向の奇数番目のトランジスタの１個が選択される時には第１の補正用トランジスタ２３−ｎ＋１を選択してそのゲートに“Ｌ”レベルのゲート制御信号を供給し、偶数番目のトランジスタの１個が選択される時には第２の補正用トランジスタ２３−ｎ＋２を選択してそのゲートに“Ｌ”レベルのゲート制御信号を供給するように構成することが望ましい。
【００４７】
このようにすれば、前記２個の補正用トランジスタ２３−ｎ＋１、２３−ｎ＋２は、前記複数の水平選択トランジスタ２３−ｉのうちの任意の１個が水平シフトトランジスタ３により選択されてオン状態に駆動される時に、この１個の選択トランジスタとは同じソース領域・共有ドレイン領域の配置関係を有する一方の補正用トランジスタが補正用トランジスタ駆動回路４１により選択されてオフ状態にされるので、前記任意の１個の水平選択トランジスタのオン動作に伴って発生するスイッチングノイズを前記１個の補正用トランジスタのオフ動作に伴って発生するスイッチングノイズにより打ち消すことが可能になる。
【００４８】
なお、上記実施例は、図５を参照して前述したような等価回路を有する１画素の単位セルのアレイを有する固体イメージセンサを示したが、２画素の単位セルのアレイを有する固体イメージセンサにも本発明を適用可能である。
【００４９】
また、上記実施例は、ＣＭＯＳイメージセンサを示したが、上記実施例に準じた水平読み出しゲート部を有するＣＣＤイメージセンサにも本発明を適用可能である。
【００５０】
また、２画素もしくは複数画素のリセットトランジスタ、アドレストランジスタ、増幅トランジスタを共用し、読み出しトランジスタおよびフォトダイオードが各々設けられているような画素構造においても適用が可能である。
【００５１】
【発明の効果】
上述したように本発明の固体撮像装置によれば、水平選択トランジスタの数に依存する水平信号線の寄生容量を低減させ、回路動作の高速度化を図り、この寄生容量の飛び込みノイズ量を低減させ、飛び込みノイズによって固体イメージセンサの出力信号の表示画面に発生する縦筋などの画像ノイズを抑制し、鮮明な画像を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図２】図１中の水平選択トランジスタの一部についてパターンＳＤＧおよび垂直信号線との接続パターンの一例を示す図。
【図３】本発明の第２実施例のＣＭＯＳイメージセンサの等価回路を示す図。
【図４】図２中の水平選択トランジスタの一部についてＳＤＧパターンおよび垂直信号線との接続パターンの一例を示す図。
【図５】１画素毎に画素信号の読み出しが可能な読み出し回路を備えたＣＭＯＳイメージセンサの従来例を示す等価回路図。
【図６】図５の固体イメージセンサの動作の一例を示すタイミング波形図。
【図７】図５中のＣＭＯＳイメージセンサの水平読み出しゲート部の一部のパターンを示す図。
【符号の説明】
１…セル領域（撮像領域）、
２…垂直シフトレジスタ、
３…水平シフトレジスタ、
４…読取り線、
６…垂直選択線、
７…リセット線、
８…フォトダイオード
９…電源線、
１０…タイミング発生回路、
１２…負荷トランジスタ、
１３…１画素の単位セル、
１５…増幅トランジスタ、
１６…垂直選択トランジスタ、
１７…リセットトランジスタ、
１８−ｉ…垂直信号線、
１９…サンプルホールド用のトランジスタ、
２０…結合コンデンサ、
２１…信号電荷一時蓄積用のコンデンサ、
ＳＮ…信号保存ノード、
２２…電位クランプ用のトランジスタ、
２３−ｉ…水平選択トランジスタ、
２５−ｉ…ノイズキャンセラー回路、
２６…水平信号線、
２７…出力増幅回路、
２８…水平リセットトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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