(57)【特許請求の範囲】
【請求項１】
Ｄ入力からのデータをラッチするためのゲートロジックと、
前記データのラッチを保持するための２つのインバータを含んだ正帰還ループからなるホールド回路と、
前記ホールド回路により論理レベルが保持されるホールドノードを入力としＱ出力からデータを出力するバッファと
を備え、前記ゲートロジックと前記バッファが前記ホールドノードを介して直接接続されており、前記インバータ各々を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの電流駆動能力の比をアンバランスにして、前記ホールド回路が電源投入時に前記ホールドノードの電位を保持するよう構成し、前記電源投入時に初期リセットされるＤ型ラッチを形成して、Ｄ型ラッチ機能を有する半導体装置。
【請求項２】
請求項１に記載のＤ型ラッチが２個シリアル接続され、電源投入時に初期リセットされるＤ型フリップフロップを形成して、Ｄ型フリップフロップ機能を有する半導体装置。
【請求項３】
請求項２に記載のＤ型フリップフロップのＱ出力が反転されてＤ入力に接続され、電源投入時に初期リセットされるＴ型フリップフロップを形成して、Ｔ型フリップフロップ機能を有する半導体装置。
【請求項４】
請求項２に記載のＤ型フリップフロップと複数の組み合わせ論理回路とによりＪＫ型フリップフロップの論理に適合され、電源投入時に初期リセットされるＪＫ型フリップフロップを形成して、ＪＫ型フリップフロップ機能を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子回路を集積化して形成される超大規模集積回路などのＬＳＩ等により構成される半導体装置に関するものである。
【０００２】
【従来の技術】
従来から、電子回路を集積化して形成される超大規模集積回路などのＬＳＩ等により構成される半導体装置として、例えば特開平６−２４４６８３号公報に記載されたものが知られており、この半導体装置について、以下に説明する。
【０００３】
図６は従来の半導体装置の構成例を簡略化して図示した回路図である。この半導体装置は、Ｄ型ラッチを形成しており、インバータ６０８とＮＯＲゲート６１０とトランスファーゲート６０５とから構成されるデータ保持ループを、リセット信号入力端子６０９に外部からリセット信号を入力することによって、リセットしている。
【０００４】
上記のような回路からなる従来の半導体装置では、電源投入直後にのみリセットが必要であり、かつ以降の通常動作中ではリセット信号が不必要なラッチに対しても、電源投入直後に行なう初期リセットの際に、そのためのリセット信号をリセット信号入力端子６０９を介して外部から供給している。
【０００５】
【発明が解決しようとする課題】
上記のように従来の半導体装置では、リセット信号入力端子６０９などを介して外部からリセット信号を入力することによってラッチをリセットしており、電源投入直後にのみリセットが必要でかつ以降の通常動作中ではリセット信号が不必要なラッチに対しても、電源投入直後に行なう初期リセットのためだけに、リセット信号を外部から供給する必要が生ずるという問題点を有していた。
【０００６】
本発明は、上記従来の問題点を解決するもので、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる半導体装置を提供する。
【０００７】
【課題を解決するための手段】
上記の課題を解決するために本発明の半導体装置は、Ｄ型ラッチの機能が得られ、そのＤ型ラッチに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とすることを特徴とする。
【０００８】
以上により、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
【０００９】
【発明の実施の形態】
本発明の請求項１に記載の半導体装置は、Ｄ入力からのデータをラッチするためのゲートロジックと、前記データのラッチを保持するための２つのインバータを含んだ正帰還ループからなるホールド回路と、前記ホールド回路により論理レベルが保持されるホールドノードを入力としＱ出力からデータを出力するバッファとを備え、前記ゲートロジックと前記バッファが前記ホールドノードを介して直接接続されており、前記インバータ各々を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの電流駆動能力の比をアンバランスにして、前記ホールド回路が電源投入時に前記ホールドノードの電位を保持するよう構成し、前記電源投入時に初期リセットされるＤ型ラッチを形成して、Ｄ型ラッチ機能を有する構成とする。
【００１０】
この構成によると、Ｄ型ラッチの機能が得られ、そのＤ型ラッチに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【００１１】
請求項２に記載の半導体装置は、請求項１に記載のＤ型ラッチが２個シリアル接続され、電源投入時に初期リセットされるＤ型フリップフロップを形成して、Ｄ型フリップフロップ機能を有する構成とする。
【００１２】
この構成によると、Ｄ型フリップフロップの機能が得られ、そのＤ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【００１３】
請求項３に記載の半導体装置は、請求項２に記載のＤ型フリップフロップのＱ出力が反転されてＤ入力に接続され、電源投入時に初期リセットされるＴ型フリップフロップを形成して、Ｔ型フリップフロップ機能を有する構成とする。
【００１４】
この構成によると、Ｔ型フリップフロップの機能が得られ、そのＴ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【００１５】
請求項４に記載の半導体装置は、請求項２に記載のＤ型フリップフロップと複数の組み合わせ論理回路とによりＪＫ型フリップフロップの論理に適合され、電源投入時に初期リセットされるＪＫ型フリップフロップを形成して、ＪＫ型フリップフロップ機能を有する構成とする。
【００１６】
この構成によると、ＪＫ型フリップフロップの機能が得られ、そのＪＫ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入による自動リセットを可能とする。
【００１７】
以下、本発明の実施の形態を示す半導体装置について、図面を参照しながら具体的に説明する。
（実施の形態１）
本発明の実施の形態１の半導体装置を説明する。
【００１８】
図１は本実施の形態１の半導体装置の構成を示す回路図である。図１において、インバータ１０５は、Ｐチャネル（ｃｈ）ＭＯＳＦＥＴの電流駆動能力がＮチャネル（ｃｈ）ＭＯＳＦＥＴの電流駆動能力に比べて例えば５：１のように相対的に高いインバータであり、インバータ１０６は、ＰｃｈＭＯＳＦＥＴの電流駆動能力がＮｃｈＭＯＳＦＥＴの電流駆動能力に比べて例えば１：５のように相対的に低いインバータであり、インバータ１０５、１０６によって構成されるホールド回路により、ホールドノード１０７は、電源投入時にＬレベルにホールドされる。
【００１９】
図５（ａ）〜図５（ｃ）は、電源投入からその直後の各部のレベル変化を表している。図５（ａ）は電源（ＶＤＤ）のレベル変化、図５（ｂ）はホールドノード１０７の逆相である逆相ノード１１０のレベル変化、図５（ｃ）はホールドノード１０７のレベル変化を表している。時刻Ｔ０では、逆相ノード１１０およびホールドノード１０７は、ともにドライブされていないローレベル（Ｌレベル）である。
【００２０】
時刻Ｔ０から時刻Ｔ１にかけて電源が立ち上がると、逆相ノード１１０は、インバータ１０５の電流駆動能力の高いＰｃｈＭＯＳＦＥＴにより、ハイレベル（Ｈレベル）に速い立ち上がり時間でドライブされる。一方、ホールドノード１０７は、時刻Ｔ２までは、インバータ１０６の電流駆動能力の低いＰｃｈＭＯＳＦＥＴにより、遅い立ち上がり時間でＨレベルに向けてドライブされるが、逆相ノード１１０がＨレベルに到達するのが早いため、時刻Ｔ２以降には、ホールドノード１０７は、インバータ１０６の電流駆動能力が高いＮｃｈＭＯＳＦＥＴにより、Ｌレベルに向けて速い立ち下がり時間でドライブされる。
【００２１】
時刻Ｔ３で、逆相ノード１１０はＨレベル、ホールドノード１０７はＬレベルを維持して安定する。
時刻Ｔ３以降の通常動作では、上記のホールド回路がＤ型ラッチのデータ保持ループとしての役割を果たす。
【００２２】
以上のように、そのデータ保持ループである正帰還ループからなるホールド回路によって、Ｄ入力端子１０１から入力されたデータに対して、トランスファーゲート１０２からなるゲートロジックへのラッチを保持し、そのようにして論理レベルが保持されたホールドノード１０７の信号に基づいてバッファ１０８を介してＱ出力端子１０９からデータを出力するＤ型ラッチを形成し、Ｄ型ラッチ機能を実現している。
【００２３】
以上のように構成された半導体装置の作用について、従来技術との違いを図６を用いて説明する。
図６は従来技術における半導体装置の構成例を簡略化して図示した回路図である。図６に示すように、従来技術では、インバータ６０８とＮＯＲゲート６１０とトランスファーゲート６０５から構成されるＤ型ラッチのデータ保持ループを、リセット信号入力端子６０９に、外部からリセット信号を入力することによってリセットしており、電源投入直後にのみリセットが必要でかつ以降の通常動作中ではリセット信号が不必要なラッチに対しても、電源投入直後の初期リセットの為だけにリセット信号を外部から供給する必要が生ずるという問題がある。
【００２４】
これに対して本実施の形態１の半導体装置は、データ保持ループをＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴの電流駆動能力の比をアンバランスにしたインバータ１０５、１０６で構成することにより、電源投入時のホールドノード１０７のレベルを固定し、外部からリセット信号を供給することなく電源投入時に初期リセットがかかるパワーオンリセットつきで、Ｄ型ラッチ機能を有する半導体装置を実現することができる。
（実施の形態２）
本発明の実施の形態２の半導体装置を説明する。
【００２５】
図２は本実施の形態２の半導体装置の構成を示す回路図である。図２において、２０５、２０６はそれぞれ実施の形態１のパワーオンリセットつきＤ型ラッチ機能を有するＤ型ラッチからなる半導体装置であり、バッファ２０３およびインバータ２０４と接続して、Ｄ入力端子２０１からの入力信号に基づいてＣＬＫ入力端子２０２からのＣＬＫ信号のタイミングでＱ出力端子２０７から信号を出力するＤ型フリップフロップを形成し、Ｄ型フリップフロップ機能を実現している。
【００２６】
この構成によると、Ｄ型フリップフロップの機能が得られ、そのＤ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【００２７】
その結果、Ｄ型フリップフロップを、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
（実施の形態３）
本発明の実施の形態３の半導体装置を説明する。
【００２８】
図３は本実施の形態３の半導体装置の構成を示す回路図である。図３において、３０２は実施の形態２のＤ型フリップフロップであり、このＤ型フリップフロップ３０２のＱ出力端子３０４からインバータ３０３を介してＤ型フリップフロップ３０２のＤ入力端子に接続して、Ｑ出力端子３０４からの出力信号に対する逆相信号をＤ型フリップフロップ３０２のＤ入力端子に入力することにより、Ｔ入力端子３０１に入力された信号に基づいてＱ出力端子３０４から信号を出力するＴ型フリップフロップを形成し、Ｔ型フリップフロップ機能を実現している。
【００２９】
この構成によると、Ｔ型フリップフロップの機能が得られ、そのＴ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【００３０】
その結果、Ｔ型フリップフロップを、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
（実施の形態４）
本発明の実施の形態４の半導体装置を説明する。
【００３１】
図４は本実施の形態４の半導体装置の構成を示す回路図である。図４において、４０８は実施の形態２のＤ型フリップフロップであり、このＤ型フリップフロップ４０８に、インバータ４０３、４０９と、ＡＮＤゲート４０４、４０５と、ＮＯＲゲート４０６とを接続することにより、Ｊ入力端子４０１およびＫ入力端子４０２からの入力信号に基づいてＣＬＫ入力端子４０７からのＣＬＫ信号のタイミングでＱ出力端子４１０から信号を出力するＪＫ型フリップフロップを形成し、ＪＫ型フリップフロップ機能を実現している。
【００３２】
この構成によると、ＪＫ型フリップフロップの機能が得られ、そのＪＫ型フリップフロップに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【００３３】
その結果、ＪＫ型フリップフロップを、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
【００３４】
【発明の効果】
以上のように本発明によれば、Ｄ型ラッチの機能が得られ、そのＤ型ラッチに対して、電源投入時に、外部からのリセット信号を不要とし電源投入により自動リセットを行なうことができる。
【００３５】
そのため、電源投入により自動的にリセットされるＤ型ラッチを用いて形成することができ、外部からリセット信号を供給することなく電源投入時の初期リセットをかけることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の構成を示す回路図
【図２】本発明の実施の形態２の半導体装置の構成を示す回路図
【図３】本発明の実施の形態３の半導体装置の構成を示す回路図
【図４】本発明の実施の形態４の半導体装置の構成を示す回路図
【図５】本発明の実施の形態１の半導体装置における要部の波形図
【図６】従来の半導体装置の構成例を示す回路図
【符号の説明】
１０１    Ｄ入力端子
１０２    トランスファーゲート
１０３    データラッチ用ゲート信号入力端子
１０４    データラッチ用ゲート信号の逆相入力端子
１０５、１０６    電流駆動能力をアンバランスにしたインバータ
１０７    ホールドノード
１０８    バッファ
１０９    Ｑ出力端子
１１０    ホールドノード１０７の逆相ノード
２０１    Ｄ入力端子
２０２    ＣＬＫ入力端子
２０３    バッファ
２０４    インバータ
２０５、２０６    Ｄ型ラッチ
２０７    Ｑ出力端子
３０１    Ｔ入力端子
３０２    Ｄ型フリップフロップ
３０３    インバータ
３０４    Ｑ出力端子
４０１    Ｊ入力端子
４０２    Ｋ入力端子
４０３、４０９    インバータ
４０４、４０５    ＡＮＤゲート
４０６    ＮＯＲゲート
４０７    ＣＬＫ入力端子
４０８    Ｄ型フリップフロップ
４１０    Ｑ出力端子
６０１    Ｄ入力端子
６０２、６０５    トランスファーゲート
６０３、６０７    データラッチ用ゲート信号入力端子
６０４、６０６    データラッチ用ゲート信号の逆相入力端子
６０８    インバータ
６０９    リセット信号入力端子
６１０    ＮＯＲゲート
６１１    バッファ
６１２    Ｑ出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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