(57)【特許請求の範囲】
【請求項１】
チャンネルの不純物濃度が互いに異なる第１の電界効果トランジスタおよび第２の電界効果トランジスタを、同一半導体基板上に備えた半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成し、前記絶縁膜を、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのチャンネルとなる領域上に残存させ、且つ、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのソースおよびドレインを形成する領域上から除去することにより、前記第１の電界効果トランジスタのチャンネルとなる第１のチャンネル形成領域上に第１のマスクを形成し、前記第２の電界効果トランジスタのチャンネルとなる第２のチャンネル形成領域上に第２のマスクを形成する第１工程と、
前記第１工程後、前記第１のマスクおよび前記第２のマスクを注入マスクとして、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのソースおよびドレインを形成する領域にイオンを注入する第２工程と、
前記第２工程後、前記第２のマスクを除去し、前記第１のマスクを注入マスクとして、前記第２の電界効果トランジスタのチャンネルとなる第２のチャンネル形成領域にイオンを注入する第３工程と、
前記第３工程後、前記第１のマスクを除去し、前記第１のチャンネル形成領域および前記第２のチャンネル形成領域にイオンを注入する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のマスクの除去が、ウェットエッチングにより実施される請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２のマスクの除去が、ウェットエッチングにより実施される請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜が、堆積されたシリコン酸化膜またはシリコン窒化膜である請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記半導体基板が、ＧａＡｓ基板である請求項１〜４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、更に詳しくは、同一半導体基板上にピンチオフ電圧が互いに異なる２以上の電界効果トランジスタを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
移動体通信用マイクロウェーブモノリシックＩＣ（ＭＭＩＣ）には、化合物半導体電界効果トランジスタが多く用いられている。近年では、ＭＭＩＣの多機能化および多回路構成化に対応するため、ピンチオフ電圧が互いに異なる２以上の電界効果トランジスタを同一半導体基板上に形成することが要求されている。そのための形成方法としては、次に述べるような２種類の方法が採用されている。
【０００３】
図４は、第１の方法を説明するための工程断面図である。まず、フォトリソグラフィー技術を用いたイオン注入により、半導体基板１１内に、第１および第２の電界効果トランジスタのチャンネル１５ａおよび１５ｂと、ソース１６ａおよび１６ｂと、ドレイン１７ａおよび１７ｂを形成する。このとき、第１の電界効果トランジスタのチャンネル１５ａと、第２の電界効果トランジスタのチャンネル１５ｂとは、不純物濃度が同等となるように調整する。続いて、絶縁膜１２を堆積させた後、リフトオフ法により、ソース電極１３ａおよび１３ｂと、ドレイン電極１４ａおよび１４ｂとを形成する（図４Ａ）。次に、第２の電界効果トランジスタのチャンネル１５ｂ上に存在する絶縁膜１２を除去した後、リセスエッチにより、第２の電界効果トランジスタのチャンネル１５ｂの厚みを薄くする（図４Ｂ）。その後、リフトオフ法により、第１および第２の電界効果トランジスタのゲート電極１９ａおよび１９ｂを形成する（図４Ｃおよび図４Ｄ）。なお、図４Ｂおよび４Ｃにおいて、１８はフォトレジストである。このような方法によれば、第１の電界効果トランジスタと第２の電界効果トランジスタとで、チャンネルの厚みを相違させることにより、ピンチオフ電圧を相違させることができる。
【０００４】
図５は、第２の方法を説明するための工程断面図である。まず、フォトリソグラフィー技術を用いたイオン注入により、半導体基板２１内に、第１および第２の電界効果トランジスタのソース２２ａおよび２２ｂ、ドレイン２３ａおよび２３ｂを形成する。半導体基板２１上にフォトレジスト２５を形成し、これを、第２の電界効果トランジスタのチャンネル形成領域上を開口するようにパターニングする。続いて、前記フォトレジスト２５を注入マスクとしてイオン注入を行い、第２の電界効果トランジスタのチャンネル２４ｂを形成する（図５Ａ）。次に、前記フォトレジスト２５を除去した後、新たにフォトレジスト２６を形成し、これを、第１の電界効果トランジスタのチャンネル形成領域上を開口するようにパターニングする。続いて、前記フォトレジスト２６を注入マスクとしてイオン注入を行い、第１の電界効果トランジスタのチャンネル２４ａを形成する（図５Ｂ）。各イオン注入におけるドーズ量は、第１の電界効果トランジスタと第２の電界効果トランジスタとで、チャンネルの不純物濃度が相違するように調整される。その後、ソース電極２７ａおよび２７ｂ、ドレイン電極２８ａおよび２８ｂ、ゲート電極２９ａおよび２９ｂをリフトオフ法により形成する（図５Ｃ）。このような方法によれば、第１の電界効果トランジスタと第２の電界効果トランジスタとで、チャンネルの不純物濃度を相違させることにより、ピンチオフ電圧を相違させることができる。
【０００５】
【発明が解決しようとする課題】
近年、電界効果トランジスタの相互コンダクタンスを向上させるため、チャンネルの薄層化が要求されている。しかしながら、このような薄いチャンネルが要求される場合、前記第１の方法を採用すると、リセスエッチ量に対するピンチオフ電圧の変化量が非常に大きくなる。例えば、チャネンル厚を１０ｎｍ以下とする場合、僅か１ｎｍ程度のリセスエッチによって、ピンチオフ電圧は約０．１Ｖも変動する。そのため、前記第１の方法では、特に薄いチャンネルが要求される場合において、ピンチオフ電圧を安定して制御することが困難であるという問題があった。
【０００６】
また、前記第２の方法においては、第１および第２の電界効果トランジスタのチャンネル形成を全く別個のイオン注入によって実施するため、イオン注入のばらつきがチャンネルの不純物濃度差に与える影響が大きい。従って、第１および第２の電界効果トランジスタのピンチオフ電圧差を安定して制御することが困難であるという問題があった。
【０００７】
本発明は、ピンチオフ電圧が異なる２以上の電界効果トランジスタを含む半導体装置を製造する方法であって、そのピンチオフ電圧およびその差を安定して制御することが可能な製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体装置の製造方法は、チャンネルの不純物濃度が互いに異なる第１の電界効果トランジスタおよび第２の電界効果トランジスタを、同一半導体基板上に備えた半導体装置の製造方法であって、
前記半導体基板上に絶縁膜を形成し、前記絶縁膜を、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのチャンネルとなる領域上に残存させ、且つ、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのソースおよびドレインを形成する領域上から除去することにより、前記第１の電界効果トランジスタのチャンネルとなる第１のチャンネル形成領域上に第１のマスクを形成し、前記第２の電界効果トランジスタのチャンネルとなる第２のチャンネル形成領域上に第２のマスクを形成する第１工程と、
前記第１工程後、前記第１のマスクおよび前記第２のマスクを注入マスクとして、前記第１の電界効果トランジスタおよび前記第２の電界効果トランジスタのソースおよびドレインを形成する領域にイオンを注入する第２工程と、
前記第２工程後、前記第２のマスクを除去し、前記第１のマスクを注入マスクとして、前記第２の電界効果トランジスタのチャンネルとなる第２のチャンネル形成領域にイオンを注入する第３工程と、
前記第３工程後、前記第１のマスクを除去し、前記第１のチャンネル形成領域および前記第２のチャンネル形成領域にイオンを注入する工程とを含むことを特徴とする。
【０００９】
このような製造方法によれば、第１のチャンネルと第２のチャンネルとが、同一のイオン注入を含む工程により形成されるため、イオン注入のばらつきがチャンネルの不純物濃度差に与える影響が比較的小さい。そのため、第１の電界効果トランジスタと第２の電界効果トランジスタとのピンチオフ電圧差を比較的安定して制御することが可能である。
【００１０】
また、前記製造方法によれば、前記第１のマスクおよび前記第２のマスクを注入マスクとして、第１の電界効果トランジスタおよび第２の電界効果トランジスタのソースおよびドレインとなる領域にイオンを注入する。そのため、２以上の電界効果トランジスタを含む半導体装置を効率良く製造できる。
【００１１】
前記製造方法においては、前記第１のマスクを除去する工程が、ウェットエッチングにより実施されることが好ましい。マスクの除去工程において、半導体基板表面がダメージを受け難いからである。
【００１２】
また、前記製造方法においては、前記絶縁膜が、堆積されたシリコン酸化膜またはシリコン窒化膜であることが好ましい。寸法の制御が容易だからである。
【００１３】
前記製造方法においては、前記第２のマスクを除去する工程が、ウェットエッチングにより実施されることが好ましい。マスクの除去工程において、半導体基板表面がダメージを受け難いからである。
【００１４】
また、前記製造方法においては、前記半導体基板が、ＧａＡｓ基板であることが好ましい。
【００１５】
【発明の実施の形態】
本発明の製造方法により得られる半導体装置は、ピンチオフ電圧が互いに異なる第１の電界効果トランジスタおよび第２の電界効果トランジスタを同一半導体基板上に備えた半導体装置である。
【００１６】
第１および第２の電界効果トランジスタは、特に限定するものではないが、例えば、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）である。その構造について簡単に説明すると、半導体基板内にソースおよびドレインが形成されており、その両者間にチャンネルが形成されている。ソース上にはソース電極が形成されており、ドレイン上にはドレイン電極が形成されている。また、チャンネル上にはゲート電極が形成されている。なお、「ソース」および「ドレイン」とは、具体的には、ソース電極またはドレイン電極とのオーミックコンタクトを取るために半導体基板内に形成された領域を意味する。
【００１７】
図１および図２は、本発明に係る半導体装置の製造方法の一例を示す工程断面図である。以下、この図面を用いて、第１および第２の電界効果トランジスタがＭＥＳＦＥＴである場合を例に挙げて、本発明の製造方法について説明する。
【００１８】
まず、半導体基板１上に絶縁膜２を形成する（図１Ａ）。半導体基板１としては、例えば、ＧａＡｓ基板を用いることができる。絶縁膜２としては、例えば、シリコン酸化膜、シリコン窒化膜などを使用することが好ましく、これらのなかでも、シリコン酸化膜を使用することが特に好ましい。また、その形成方法としては、例えば、化学気相堆積（ＣＶＤ）法を採用することができる。また、絶縁膜２の膜厚は、特に限定するものではないが、例えば３００ｎｍである。
【００１９】
絶縁膜２上にフォトレジスト３１を形成し、これをパターニングする。続いて、このフォトレジスト３１をマスクとして絶縁膜２をエッチングし、第１および第２の電界効果トランジスタのそれぞれのソースおよびドレインを形成する領域上から、絶縁膜２を除去する。これにより、第１の電界効果トランジスタのチャンネルとなる領域（以下、「第１のチャンネル形成領域」とする。）上には、前記絶縁膜からなる第１のダミーゲート２ａが形成され、第２の電界効果トランジスタのチャンネルとなる領域（以下、「第２のチャンネル形成領域」とする。）上には、前記絶縁膜からなる第２のダミーゲート２ｂが形成される。
【００２０】
次に、前記第１のダミーゲート２ａおよび第２のダミーゲート２ｂをマスクとして、ｎ型不純物イオンを注入し、第１の電界効果トランジスタのソース４ａおよびドレイン５ａと、第２の電界効果トランジスタのソース４ｂおよびドレイン５ｂを形成する（図１Ｂ）。このときの注入条件は特に限定するものではないが、加速電圧を、例えば７０ＫｅＶとし、ドーズ量を、例えば５．０×１０１３ｃｍ−３とする。
【００２１】
フォトレジスト３１を除去した後、新たなフォトレジスト３２を形成する。このフォトレジスト３２をパターニングして、少なくとも第２のダミーゲート２ｂ上から除去する（図１Ｃ）。
【００２２】
続いて、前記フォトレジスト３２をマスクとしてエッチングを行い、第２のチャンネル形成領域上から第２のダミーゲート２ｂを除去する（図１Ｄ）。エッチング方法については、特に限定するものではないが、例えば、第２のダミーゲート２ｂがシリコン酸化膜である場合、バッファードフッ酸を用いたウェットエッチングを採用することができる。
【００２３】
フォトレジスト３２を除去した後、新たなフォトレジスト３３を形成する。このフォトレジスト３３をパターニングして、少なくとも第１のダミーゲート２ａ上と第２のチャンネル形成領域上から除去する。続いて、第１のダミーゲート２ａをマスクとして、少なくとも第２のチャンネル形成領域にｎ型不純物イオンを注入する（図２Ｅ）。このイオン注入におけるドーズ量（以下、「ｄ１」とする。）は、所望のピンチオフ電圧差に応じて適宜設定することができ、特に限定するものではないが、例えば４．２×１０１３ｃｍ−３とすることができる。また、加速電圧は、例えば１２ＫｅＶとすることができる。
【００２４】
続いて、前記フォトレジスト３３をマスクとしてエッチングを行い、第１のチャンネル形成領域上から第１のダミーゲート２ａを除去する。エッチングの方法については、特に限定するものではないが、例えば、第１のダミーゲート２ａがシリコン酸化膜である場合、バッファードフッ酸を用いたウェットエッチングを採用することができる。
【００２５】
その後、残存するフォトレジスト３３をマスクとして、少なくとも第１のチャンネル形成領域および第２のチャンネル形成領域に、ｎ型不純物イオンを注入し、第１の電界効果トランジスタのチャンネル６ａおよび第２の電界効果トランジスタのチャンネル６ｂを形成する（図２Ｆ）。このイオン注入におけるドーズ量（以下、「ｄ２」とする。）は、所望のピンチオフ電圧に応じて適宜設定することができ、特に限定するものではないが、例えば０．８×１０１３ｃｍ−３とすることができる。また、加速電圧は、例えば１２ＫｅＶとすることができる。
【００２６】
活性化処理を施した後、金属膜を成膜およびパターニングして、第１の電界効果トランジスタのソース電極７ａおよびドレイン電極８ａと、第２の電界効果トランジスタのソース電極７ｂおよびドレイン電極８ｂとを形成する。続いて、別の金属膜を成膜およびパターニングして、第１の電界効果トランジスタのゲート電極９ａと、第２の電界効果トランジスタのゲート電極９ｂとを形成する（図２Ｇ）。ソース電極７ａおよび７ｂ、ドレイン電極８ａおよび８ｂとしては、例えば、ＡｕＧｅ／Ｎｉの二層膜を使用することができ、ゲート電極９ａおよび９ｂとしては、例えば、Ｔｉ／Ａｌ／Ｔｉの三層膜を使用することができる。また、各金属膜のの成膜方法としては、例えば、蒸着を採用することができ、パターニング方法としては、例えば、リフトオフ法を採用することができる。
【００２７】
上記製造方法により、第１の電界効果トランジスタと第２の電界効果トランジスタとで、チャンネルの不純物濃度を相違させることができ、その結果、両者のピンチオフ電圧を相違させることができる。
【００２８】
例えば、上記製造方法において、ドーズ量ｄ１を４．２×１０１３ｃｍ−３とし、ドーズ量ｄ２を０．８×１０１３ｃｍ−３とした場合、第１の電界効果トランジスタのピンチオフ電圧を−０．６Ｖとし、第２の電界効果トランジスタのピンチオフ電圧を−０．３Ｖとすることができる。なお、上記値は、活性化処理を電気炉で８２０℃、２０分間の条件で実施した場合において得られる値を例示したものである。
【００２９】
また、上記製造方法においては、ドーズ量ｄ１とｄ２との比率を変化させることにより、第１の電界効果トランジスタと第２の電界効果トランジスタとのピンチオフ電圧差を変化させることができる。図３は、上記製造方法において、ドーズ量ｄ１およびｄ２を種々変化させて、第１の電界効果トランジスタと第２の電界効果トランジスタとのピンチオフ電圧差を測定した結果を示す図である。なお、図３の結果は、活性化処理を電気炉で８２０℃、２０分間の条件で実施した場合において得られる結果を例示したものである。
【００３０】
更に、上記製造方法においては、第１および第２の電界効果トランジスタのチャンネルにおける不純物濃度差の調整が比較的容易である。従って、第１および第２の電界効果トランジスタのピンチオフ電圧差を安定して制御することが可能である。その結果、上記製造方法によれば、複数の半導体装置を製造した場合にピンチオフ電圧差のばらつきを小さく、例えば３０ｍＶ以下に抑えることも可能である。
【００３１】
なお、上記説明においては、製造される半導体装置が２個の電界効果トランジスタを含む場合を例に挙げたが、本発明の製造方法はそれに限定されるものではない。例えば、本発明の製造方法は、ピンチオフ電圧が互いに異なる３以上の電界効果トランジスタを含む半導体装置の製造に適用することも可能である。
【００３２】
【発明の効果】
以上説明したように、本発明の半導体装置の製造方法によれば、ピンチオフ電圧が互いに異なる２以上の電界効果トランジスタを同一半導体基板上に形成することが可能であり、且つ、その電界効果トランジスタのピンチオフ電圧差を比較的安定して制御することが可能である。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の一例を説明するための工程断面図である。
【図２】本発明の半導体装置の製造方法の一例を説明するための工程断面図である。
【図３】図１および図２に示す製造方法において、ドーズ量ｄ１およびｄ２を変化させた場合の、第１の電界効果トランジスタと第２の電界効果トランジスタとのピンチオフ電圧差を測定した結果を示す図である。
【図４】従来の半導体装置の製造方法を説明するための工程断面図である。
【図５】従来の半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
１，１１，２１      半導体基板
２，１２            絶縁膜
２ａ，２ｂ          ダミーゲート
３１，３２，３３，１８，２５，２６    フォトレジスト
４ａ，４ｂ，１６ａ，１６ｂ，２２ａ，２２ｂ      ソース
５ａ，５ｂ，１７ａ，１７ｂ，２３ａ，２３ｂ      ドレイン
６ａ，６ｂ，１５ａ，１５ｂ，２４ａ，２４ｂ      チャンネル
７ａ，７ｂ，１３ａ，１３ｂ，２７ａ，２７ｂ      ソース電極
８ａ，８ｂ，１４ａ，１４ｂ，２８ａ，２８ｂ      ドレイン電極
９ａ，９ｂ，１９ａ，１９ｂ，２９ａ，２９ｂ      ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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