(57)【特許請求の範囲】
【請求項１】
被測定デバイス（３）を試験するための、期待値データを発生する試験パターン発生器（１０）に於いて、
インストラクションメモリ（１１２）からの信号により制御信号を発生するＸＯＲ制御器（１３１）を設け、
当該ＸＯＲ制御器（１３１）の出力信号を受けて、データ発生器Ａ（１４）で発生したデータ信号と、データ発生器Ｂ（１５）で発生したデータ信号の反転信号との排他的論理和を行う排他的論理和ゲート（１２１）を設け、
上記構成を具備したことを特徴とする試験パターン発生器。
【請求項２】
被測定デバイス（３）を試験するための、期待値データを発生する試験パターン発生器（１０）に於いて、
インストラクションメモリ（１１２）からの信号により制御信号を発生するＸＯＲ制御器（１３１）を設け、
当該ＸＯＲ制御器（１３１）の出力信号を１入力端子に受け、他の入力端子にデータ発生器Ｂ（１５）の出力反転信号を受けるアンドゲート（１２３）を設け、
当該アンドゲート（１２３）の出力を１入力端子に受け、他の入力端子にデータ発生器Ａ（１４）の出力信号を受ける排他的論理和ゲート（１２１）を設け、
上記構成を具備したことを特徴とする試験パターン発生器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、被測定デバイスを試験するための試験パターン発生器に関し、特に、複雑となりがちな期待値データの発生を容易化した試験パターン発生器に関する。
【０００２】
【従来の技術】
従来の被測定デバイスの良否を試験する半導体試験装置の構成例を図２に示す。図２は、被測定デバイスがメモリである場合の例である。被試験メモリ用にデータ発生器Ａ１４からデータ信号が供給される。また、データ信号を被試験メモリに書き込み禁止する場合のマスクデータ信号はデータ発生器Ｂ１５から供給される。そして、波形整形器２で、これらの信号が整形されて、被試験メモリ３へ与えられ書き込まれる。また、アドレス信号は、アドレス発生器１３から供給される。上記の各発生器は、インストラクションメモリ１２からの指示によりデータ発生を行う。そして、当該インストラクションメモリ１２はプログラムカウンタ１１により制御されている。このように、各発生器とインストラクションメモリとプログラムカウンタにより試験パターン発生器１０は構成されている。
【０００３】
次に、被試験メモリ３からの読みだしたデータは、論理比較器４において、データ発生器Ａ１４から出力される期待値データと比較される。そして、書き込んだ内容と一致しているか否かによって被試験メモリ３の良否が判定される。
【０００４】
一般に、半導体メモリの中には、データビット毎に書き込みイネーブル／ディゼーブル制御が可能なデバイスが存在する。このような半導体メモリへの書き込みは、書き込みデータと共に、書き込みデータと同じビット数の書き込みマスクデータを印加し、書き込みマスクデータが”１”のビットのみデータ書き換えが行われる。図３にビット幅が４の場合の半導体メモリへの書き込み例を示す。この場合、書き込みマスクデータは＃Ｅであり、ビット”１”と”２”と”３”へ書き込みデータが書き込まれる。そして、ビット”０”では、書き込み前のデータがそのまま保存される。
【０００５】
上記のように、多くの試験パターン発生器では、データビット毎に書き込みイネーブル／ディゼーブル制御が可能な半導体メモリを試験するために、２系統のデータ発生器（１４、１５）を持っている。書き込み時には、一方を書き込み発生に、他方をマスクデータ発生に用いる。また読みだし時には、どちらか一方を期待値発生に用いる。どちらを用いるかは任意に定めることができ、論理比較器４に接続する。
【０００６】
次に、図４に従来による動作例を示す。図４では、データ発生器Ａからの初期化データが＃３の場合を示す。初期化ステップでは、全ビット書き込み許可状態であり、データ発生器Ｂからのマスクデータは＃Ｆである。これにより被試験メモリには初期データとして＃３が書き込まれる。
【０００７】
次に、書き込みステップにおいては、データ発生器Ａからの書き込みデータは＃Ｃとする。これは、初期値（＃３）の反転データに相当している。データ発生器Ｂからの書き込みマスクデータは＃Ｅである。これにより被試験メモリには、ビット１には”０”が、ビット２には”１”が、ビット３には”１”が書き込まれる。そして、マスクデータが”０”であるビット０には、初期データ”１”が残っているため、結局＃Ｄが被試験メモリのデータとなる。
【０００８】
読みだしステップに於いては、被試験メモリのデータである＃Ｄと同じデータを期待値データとして、データ発生器Ａから発生する必要がある。つまり、書き込みデータ及び書き込みマスクデータを考慮して期待値を発生する必要がある。このように、一般に期待値データの発生は複雑となり、これがビット毎の書き込みイネーブル／ディゼーブル制御付き被試験メモリの試験を困難にしていた。
【０００９】
なお、一般にビット毎の書き込みイネーブル／ディゼーブル制御がない被試験メモリの試験では、書き込み時と同様なデータを読みだし時に発生させ期待値とする事が可能なため試験が容易に行える。同様にビット毎の書き込みイネーブル／ディゼーブル制御付き被試験メモリの場合であっても、初期値が全ビット０又は全ビット１の場合には、読みだしステップで発生する期待値データとして、書き込みステップでデータ発生器Ｂで発生したマスクデータと同様なデータ又はその反転データを用いる事により容易に期待値データを得ることができる。しかし、このような特別の場合を除くと、一般にビット毎の書き込みイネーブル／ディゼーブル制御付き被試験メモリの期待値を発生する事は複雑となる。
【００１０】
【発明が解決しようとする課題】
近年、ビット毎の書き込みイネーブル／ディゼーブル制御付き被試験メモリのデータビット幅は広くなる傾向があり、従来の４もしくは８ビットから、データビット幅が１６さらに３２のものが出現している。このように、データビット幅が広くなるにつれて、書き込む初期値及び書き込みステップ時のマスクデータは多様化してくる。その場合、読みだしステップでの期待値データの発生はさらに複雑になり難しくなってしまう。
【００１１】
この発明の目的はこれらの欠点を一掃し、ビット毎の書き込みイネーブル／ディゼーブル制御付き被試験メモリを試験する場合に、初期値が全ビット０又は全ビット１の場合以外の試験においては期待値の発生が困難であったが、書き込みデータが初期値の反転データである場合、任意の初期値に対して期待値の発生が容易に行える試験パターン発生器を提供しようとするものである。
【００１２】
【課題を解決するための手段】
被測定デバイス３を試験するための、期待値データを発生する試験パターン発生器１０に於いて、インストラクションメモリ１１２からの信号により制御信号を発生するＸＯＲ制御器１３１を設ける。そして、当該ＸＯＲ制御器１３１の出力信号を１入力端子に受け、他の入力端子にデータ発生器Ｂ１５の出力反転信号を受けるアンドゲート１２３を設ける。そして、当該アンドゲート１２３の出力を１入力端子に受け、他の入力端子にデータ発生器Ａ１４の出力信号を受ける排他的論理和ゲート１２１を設けて、試験パターン発生器を構成する。
【００１３】
【作用】
この発明によれば、ＸＯＲ制御部の出力データは、初期化と書き込みステップに於いては”０”であるが、読みだしステップに於いては”１”に設定する。このためアンドゲート１２３が開く。次にデータ発生器Ｂの出力データが”０”である場合には、当該アンドゲートの出力は”１”となり、このため排他的論理和ゲート１２１を通過する信号、すなわちデータ発生器Ａの出力信号が反転する。もし、データ発生器Ｂの出力データが”１”である場合には、当該アンドゲートの出力は”０”となり、排他的論理和ゲート１２１を通過する信号、すなわちデータ発生器Ａの出力信号は反転しない。このように、書き込み時に発生させたデータと同様なデータを読みだし時に発生させる事により期待値を発生する。
【００１４】
【実施例】
本発明の実施例について図面を参照して説明する。
【００１５】
図１は本発明の１実施例を示す試験パターン発生器のブロック図である。図１に示すように、データ発生器Ａ１４の後段に排他的論理和ゲート１２１を設けて接続する。当該排他的論理和ゲート１２１の他の入力端子には、アンドゲート１２３を設けて接続する。当該アンドゲート１２３の１入力端子には、ＸＯＲ制御器１３１を設けて接続する。当該ＸＯＲ制御器１３１は、インストラクションメモリ１１２から設定がなされる。また、当該アンドゲート１２３の他の入力端子にはデータ発生器Ｂ１５の出力をインバータ１２２を介して接続する。
【００１６】
このように構成することにより、インストラクションメモリ１１２からの制御信号により、ＸＯＲ制御器１３１から”０”が出力される場合は、従来通り、データ発生器Ａ１４からの出力信号を波形整形器２に供給する。また、期待値データとして論理比較器４に供給する。ＸＯＲ制御器１３１から”１”が出力される場合には、データ発生器Ｂ１５の出力データに応じて当該排他的論理和ゲート１２１を通過する信号を反転したり、反転せずに期待値として、論理比較器４に供給する動作を行う。
【００１７】
図５に、本発明による動作例を示す。ビット幅は４であり、データ発生器Ａからの初期値は＃３である。書き込みステップでの書き込みデータは＃Ｃであり、これは初期値の反転データに相当している。また書き込みステップでのマスクデータは＃Ｅであり、最下位ビットのみ書き込み禁止を意味する。プログラムカウンタが０→１→２と進み、読みだしステップにおいては、次のような動作を行う。
【００１８】
ＸＯＲ制御部の出力データは、初期値と書き込みステップに於いては”０”であるが、読みだしステップに於いては”１”に設定する。このためアンドゲート１２３が開く。次にデータ発生器Ｂの出力データが”０”である場合には、当該アンドゲートの出力は”１”となり、このため排他的論理和ゲート１２１を通過する信号、すなわちデータ発生器Ａの出力信号が反転する。もし、データ発生器Ｂの出力データが”１”である場合には、当該アンドゲートの出力は”０”となり、排他的論理和ゲート１２１を通過する信号、すなわちデータ発生器Ａの出力信号は反転しない。
【００１９】
図５に於いては、データ発生器Ａの出力データは＃Ｃであり、データ発生器Ｂの０ビットが”０”であるため排他的論理和ゲート１２１を通過時に反転を受け、結局期待値として＃Ｄを発生する。この期待値＃Ｄは被試験メモリの内容＃Ｄと一致する。
【００２０】
このように、書き込み時に発生させたデータと同様なデータを読みだし時に発生させる事により期待値を発生できる事がわかる。つまり、書き込みデータが初期値の反転データである場合、本構成のように書き込み時はＸＯＲ制御部１３１の出力ビットを“０”として行い、読みだし時は当該ＸＯＲ制御部１３１の出力ビットを“１”として、書き込み時と同様なデータを発生させる事により容易に期待値を発生させる事が可能となる。従って、本発明によれば書き込みデータが初期値の反転データである場合、任意の初期値に対して期待値の発生が容易に行える。また本発明は、書き込み時に書き込み禁止したビットのみ読みだし時に、期待値を反転させるという考え方なので、ビット幅が広くなっても、また書き込み禁止するビット数が増えても容易に適用できる。
【００２１】
【発明の効果】
以上説明したように本発明は構成されているので、次に記載する効果を奏する。ビット毎の書き込みイネーブル／ディゼーブル制御付き被試験メモリを試験する場合に、書き込みデータが初期値の反転データである場合、任意の初期値に対して期待値の発生が容易に行える試験パターン発生器を提供できた。平成１５年８月５日代理人受任届提出
【図面の簡単な説明】
【図１】本発明の１実施例を示す試験パターン発生器のブロック図である。
【図２】従来の被測定デバイスの良否を試験する半導体試験装置の構成例を示す
【図３】ビット幅が４の場合の半導体メモリへの書き込み例を示す。
【図４】従来による動作例を示す。
【図５】本発明による動作例を示す。
【符号の説明】
２            波形整形器
３            被試験メモリ
４            論理比較器
１０              試験パターン発生器
１１            プログラムカウンタ
１２、１１２    インストラクションメモリ
１３              アドレス発生器
１４            データ発生器Ａ
１５            データ発生器Ｂ
１２１              排他的論理和ゲート
１２２              インバータ
１２３              アンドゲート
１３１            ＸＯＲ制御器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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