(57)【特許請求の範囲】
【請求項１】
各アームに複数の電圧駆動型半導体素子を直列接続してなる電力変換装置に対し、その電圧駆動型半導体素子のスイッチングを制御する制御装置からのオン，オフ信号に基づき前記各電圧駆動型半導体素子をオン，オフ駆動する駆動回路と、前記電圧駆動型半導体素子に印加される電圧を検出し過電圧かどうかを判断する過電圧判別回路と、前記電圧駆動型半導体素子のターンオフ時に該電圧駆動型半導体素子を活性領域内で再オンさせるゲート電圧制御回路と、この再オン動作を監視するゲート電圧監視回路と、次のターンオフタイミングを所定の時間遅らせるタイミング調整回路と、このターンオフタイミングの遅延動作を実行するか否かを判断するホールド判別回路とを設け、
前記制御装置からオフ信号が発せられたときに前記各直列接続された電圧駆動型半導体素子のターンオフタイミングの差により、各電圧駆動型半導体素子の印加電圧にアンバランスが発生したときは、過電圧を検出し、過電圧が印加された電圧駆動型半導体素子を活性領域内で再オンさせ、
この再オン動作後、前記制御装置から次のオフ信号が発せられたときには、最初に過電圧が印加された電圧駆動型半導体素子のみに対して該オフ信号に基づくターンオフタイミングの遅延動作を実行すると共に、前記直列接続された他の電圧駆動形半導体素子に対する該オフ信号に基づくターンオフタイミングの遅延動作を阻止することにより、
前記各直列接続された電圧駆動型半導体素子それぞれの電圧分担をほぼ等しくして、各電圧駆動型半導体素子への過電圧印加およびそれに基づく素子破壊を防止することを特徴とする電圧駆動型半導体素子のゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置における電圧駆動型半導体素子のゲート駆動回路に関し、特に、電力変換回路を高電圧化するために各アームに電圧駆動型半導体素子を直列接続して構成された電力変換装置における該電圧駆動型半導体素子のゲート駆動回路及び駆動方法に関する。
【０００２】
【従来の技術】
図５に、電力変換装置の高電圧化を図るために、電圧駆動型半導体素子としてのＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を２個、各アームに直列接続した場合の従来例で、ＩＧＢＴを直列接続したインバータ１相分の回路を示す。
【０００３】
図示のように、この電力変換回路はＩＧＢＴＱ１  ，Ｑ２  （上アーム）とＱ３  
，Ｑ４  （下アーム）、直流電源Ｅｄ、スナバコンデンサＣＳ１，ＣＳ２、スナバダイオードＤＳ１，ＤＳ２、スナバ抵抗ＲＳ１，ＲＳ２、および各ＩＧＢＴ対応の充放電スナバ回路（ＲＣＤスナバ回路）などから構成される。
【０００４】
ＧＤＵ１〜ＧＤＵ４はＱ１  〜Ｑ４  のゲート駆動回路で、具体的には例えば図６に示すように、ＩＧＢＴをオン，オフさせるためのトランジスタＴＲ１，ＴＲ２、ゲート抵抗Ｒｇ（ｏｎ），Ｒｇ（ｏｆｆ）、およびインターフェイス回路ＩＦなどから構成される。
【０００５】
図７に図５，６の動作波形図を示す。
【０００６】
図７は２個のＩＧＢＴの一方のＱ1 がターンオフしてから、Δｔ時間だけ遅れて他方のＱ2 がターンオフ動作を開始した場合を示している。すなわち、ＩＧＢＴを直列接続して運転する場合、図７に示すように、素子特性のばらつき等により、ＩＧＢＴのターンオフタイミングに違いが生じ、このために、各ＩＧＢＴの電圧分担にアンバランスが発生する。これは、Ｑ1 が早くオフしてしまうと、Ｑ2 はオンしているために、Ｑ1 だけに電圧が印加されてしまうためである。
【０００７】
【発明が解決しようとする課題】
ＩＧＢＴを直列接続して用いる場合、従来は、例えば図５に示すように各ＩＧＢＴに充放電スナバ回路（ＲＣＤスナバ回路）を付加し、上述の如く先に電圧が印加されるＱ１  （先にオフしたＩＧＢＴ）の電圧変化率（ｄｖ／ｄｔ）を低減させ、Ｑ２  （遅れてオフするＩＧＢＴ）がオフするまでの期間にＱ１  に印加される電圧を抑制し、ターンオフタイミングのずれた場合の電圧アンバランスによる過電圧印加やそれによる素子破壊を防止しているが、許容し得るターンオフタイミングの時間差を増加させようとすると、付加したＲＣＤスナバ回路のコンデンサＣの容量を大きくしなければならず、そうすると発生損失が増大するために抵抗Ｒの形状が大きくなり、電力変換回路自体も大きくなるなどの問題がある。
【０００８】
この発明の目的は、上記問題点を解決する電圧駆動型半導体素子のゲート駆動回路及び駆動方法を提供することにある。
【０００９】
【課題を解決するための手段】
この発明は、各アームに複数の電圧駆動型半導体素子を直列接続してなる電力変換装置に対し、その電圧駆動型半導体素子のスイッチングを制御する制御装置からのオン，オフ信号に基づき前記各電圧駆動型半導体素子をオン，オフ駆動する駆動回路と、前記電圧駆動型半導体素子に印加される電圧を検出し過電圧かどうかを判断する過電圧判別回路と、前記電圧駆動型半導体素子のターンオフ時に該電圧駆動型半導体素子を活性領域内で再オンさせるゲート電圧制御回路と、この再オン動作を監視するゲート電圧監視回路と、次のターンオフタイミングを所定の時間遅らせるタイミング調整回路と、このターンオフタイミングの遅延動作を実行するか否かを判断するホールド判別回路とを設け、
前記制御装置からオフ信号が発せられたときに前記各直列接続された電圧駆動型半導体素子のターンオフタイミングの差により、各電圧駆動型半導体素子の印加電圧にアンバランスが発生したときは、過電圧を検出し、過電圧が印加された電圧駆動型半導体素子を活性領域内で再オンさせ、この再オン動作後、前記制御装置から次のオフ信号が発せられたときには、最初に過電圧が印加された電圧駆動型半導体素子のみに対して該オフ信号に基づくターンオフタイミングの遅延動作を実行すると共に、前記直列接続された他の電圧駆動形半導体素子に対する該オフ信号に基づくターンオフタイミングの遅延動作を阻止することにより、
前記各直列接続された電圧駆動型半導体素子それぞれの電圧分担をほぼ等しくして、各電圧駆動型半導体素子への過電圧印加およびそれに基づく素子破壊を防止することを特徴とする電圧駆動型半導体素子のゲート駆動回路にする。
【００１０】
また第２の発明は、各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置に対し、前記各直列接続された電圧駆動型半導体素子のターンオフタイミングの差により、各電圧駆動型半導体素子の印加電圧にアンバランスが発生したときは、過電圧を検出し、過電圧が印加された電圧駆動型半導体素子を活性領域内で再オンさせ、この再オン動作後、前記制御装置から次のオフ信号が発せられたときには、最初に過電圧が印加された電圧駆動型半導体素子のみに対して該オフ信号に基づくターンオフタイミングの遅延動作を実行し、
前記各直列接続された電圧駆動型半導体素子それぞれの電圧分担をほぼ等しくして、各電圧駆動型半導体素子への過電圧印加およびそれに基づく素子破壊を防止することを特徴とする電圧駆動型半導体素子のゲート駆動方法にする。
【００１１】
この発明によれば、各直列接続された電圧駆動型半導体素子としてのＩＧＢＴには、後述の如く、それぞれ簡単，小型なＲＣスナバ回路を付加し、ターンオフ時に過電圧が印加されたＩＧＢＴそれぞれは活性領域で再オンさせ、さらに最初に過電圧が印加されたＩＧＢＴのみに対して、前記制御装置からの次のオフ信号によるターンオフタイミングを所定の時間遅らせるようにして、各ＩＧＢＴの電圧分担のアンバランスを最小にし、各ＩＧＢＴへの過電圧印加とそれに基づく素子破壊を防止するようにしている。
【００１２】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す構成図で、図５と同じく上，下アームにＩＧＢＴを２直列接続した例である。すなわち、外見上は各ＩＧＢＴのＲＣＤスナバ回路がＲＣスナバ回路になった程度であるが、ゲート駆動回路ＧＤＵが図２に示すように、図６に示すゲート駆動回路に対して過電圧判別回路ＯＶとゲート電圧制御回路ＲＯとゲート電圧監視回路ＣＫとホールド判別回路ＨＯとタイミング調整回路ＴＣとを付加した点で異なっている。
【００１３】
図１，図２の動作について図３を参照して以下に説明する。
【００１４】
先ず、前記制御装置よりオフ信号が発せられ、直列接続されたＩＧＢＴＱ１  
，Ｑ２  のターンオフタイミング差Δｔ１  により、Ｑ１  のコレクタ・エミッタ間電圧ＶＣＥが過電圧検知レベルに到達すると、検出抵抗Ｒ１  を介したＧＤＵ１の過電圧判別回路ＯＶが動作し、その結果、ＧＤＵ１のゲート電圧制御回路ＲＯがＱ１  のゲート・エミッタ間電圧ＶＧＥを該素子の活性領域の値に制御し、Ｑ１  が再オンして、コレクタ・エミッタ間電圧ＶＣＥを下降させる。このとき、ＧＤＵ１のゲート電圧監視回路ＣＫが動作して、これをＧＤＵ１のホールド判別回路ＨＯに伝達する。また、この間にはＱ２  のコレクタ・エミッタ間電圧ＶＣＥは過電圧検知レベルに至っていないので、さらにＧＤＵ１のホールド回路ＨＯは、このことをＧＤＵ１のタイミング調整回路ＴＣに伝達する。
【００１５】
上述の如きＱ１  の再オン動作によるＱ１  のＶＣＥの下降に伴い、Ｑ２  の分担電圧、すなわち、Ｑ２  のＶＣＥが上昇して過電圧検知レベルに到達すると、検出抵抗Ｒ２  を介したＧＤＵ２の過電圧判別回路ＯＶが動作し、その結果、ＧＤＵ２のゲート電圧制御回路ＲＯがＱ２  のゲート・エミッタ間電圧ＶＧＥを該素子の活性領域の値に制御し、Ｑ２  が再オンして、コレクタ・エミッタ間電圧ＶＣＥを下降させる。このとき、ＧＤＵ２のゲート電圧監視回路ＣＫが動作して、これをＧＤＵ２のホールド判別回路ＨＯに伝達する。しかしながら、既にＧＤＵ１のゲート電圧監視回路ＣＫが動作をしてしまっているので、ＧＤＵ２のホールド判別回路ＨＯ，タイミング調整回路ＴＣが不動作状態になっている。
【００１６】
次に、前記制御装置より次のオフ信号が発せられると、ＧＤＵ１のタイミング調整回路ＴＣは動作状態にあり、このオフ信号に基づくターンオフタイミングを所定の時間遅らせるように制御し、その結果、Ｑ１  ，Ｑ２  のターンオフタイミング差Δｔ２  （＜Δｔ１  ）となり、Ｑ１  ，Ｑ２  それぞれのコレクタ・エミッタ間電圧ＶＣＥがより等しくなる。
【００１７】
なお、図２に示した構成図の内、それぞれのホールド判別回路ＨＯを省略し、それぞれのゲート電圧監視回路ＣＫの動作を直接タイミング調整回路ＴＣに伝達するように構成すると、互いに干渉しあって再オン動作を繰り返し、素子の損失を増大する恐れがあり、このホールド判別回路ＨＯはこの損失の増大を防止する作用をなしている。
【００１８】
図４はこの発明の第２の実施の形態を示す構成図であり、図１と異なる点は上，下アームにＩＧＢＴを３直列接続した例である。
【００１９】
図４において、ＧＤＵ１１からＧＤＵ１３，ＧＤＵ２１からＧＤＵ２３は図２に示したＧＤＵ１（ＧＤＵ２）と内部回路構成は同一であり、外部配線が異なり、ＧＤＵ１１からＧＤＵ１３（ＧＤＵ２１からＧＤＵ２３）の間では、最初に過電圧検出レベル（図３参照）に到達したＩＧＢＴのみのタイミング調整回路ＴＣが前記制御装置からの次のオフ信号に基づくターンオフタイミングの調整を行うようにしている。
【００２０】
なお、以上では電圧駆動型半導体素子としてＩＧＢＴについて説明したが、この発明はこれ以外の素子についても適用できるのは勿論である。
【００２１】
【発明の効果】
この発明によれば、各直列接続された電圧駆動型半導体素子としてのＩＧＢＴのターンオフ時に、過電圧が印加されたＩＧＢＴそれぞれは活性領域で再オンさせ、さらに最初に過電圧が印加されたＩＧＢＴのみに対して、前記制御装置からの次のオフ信号によるターンオフタイミングを所定の時間遅らせるようにして、各ＩＧＢＴの再オンに伴う損失と電圧分担のアンバランスとを最小にし、各ＩＧＢＴへの過電圧印加とそれに基づく素子破壊を防止している。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す全体構成図
【図２】この発明によるゲート駆動回路を示す構成図
【図３】図１，２の動作説明図
【図４】この発明の第２の実施の形態を示す全体構成図
【図５】電力変換装置の従来例を示す構成図
【図６】図５で用いられるゲート駆動回路の従来例を示す構成図
【図７】図５，６の動作説明図
【符号の説明】
Ｑ…絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＧＤＵ…ゲート駆動回路
、Ｅｄ…直流電源、Ｒ…抵抗、Ｃ…コンデンサ、Ｄ…ダイオード、ＴＲ…トランジスタ、ＩＦ…インターフェイス回路、ＯＶ…過電圧判別回路、ＲＯ…ゲート電圧制御回路、ＣＫ…ゲート電圧監視回路、ＨＯ…ホールド判別回路、ＴＣ…タイミング調整回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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