(57)【特許請求の範囲】
【請求項１】
交流電圧であるセンサ信号をスレッショルド電圧と比較して波形整形された信号を出力する比較回路と、
この比較回路の出力信号に基づき、その出力信号の周期を計測して周期計測値を出力する周期計測回路と、
この周期計測値に基づいて基準クロックを分周してクロック信号を発生するクロック発生回路と、
前記比較回路の出力信号の変化に同期して初期化されるとともに、前記発生されたクロック信号のカウント動作を行うカウンタと、
このカウンタのカウント動作に従って、所定の電圧レベルから階段状に低下するオフセット電圧を階段波形電圧発生回路により作成し、このオフセット電圧分だけ前記センサ信号と前記スレッショルド電圧の少なくとも一方の電圧レベルを変化させることを特徴とする波形整形装置。
【請求項２】
交流電圧であるセンサ信号をスレッショルド電圧と比較して波形整形された信号を出力する比較回路と、
この比較回路の出力信号に基づき、その出力信号の周期を計測して周期計測値を出力する周期計測回路と、
この周期計測値に基づいて基準クロックを分周してクロック信号を発生するクロック発生回路と、
前記比較回路の出力信号の変化に同期して初期化されるとともに、前記発生されたクロック信号のカウント動作を行うカウンタと、
このカウンタのカウント動作に従って所定の電圧レベルから階段状に変化するオフセット電圧を階段波形電圧発生回路により作成し、前記センサ信号が前記スレッショルド電圧を上回った時には前記センサ信号の電圧レベルを前記オフセット電圧分だけ高くし、前記センサ信号が前記スレッショルド電圧を下回った時には前記スレッショルド電圧の電圧レベルを前記オフセット電圧分だけ高くすることを特徴とする波形整形装置。
【請求項３】
前記周期計測回路は、前記比較回路の出力信号のエッジを検出するエッジ検出回路と、このエッジ検出回路にてエッジ検出を行う毎に前回のエッジ検出時点と今回のエッジ検出時点の間の時間を計測するフリップフロップを有することを特徴とする請求項１又は２に記載の波形整形装置。
【請求項４】
前記周期計測回路は、前記フリップフロップにて計測した最新の複数の計測値の平均化処理により前記周期計測値を出力するビットシフト回路を有することを特徴とする請求項３に記載の波形整形装置。
【請求項５】
前記周期計測値に基づき前記比較回路の出力信号の周波数に応じた電圧を発生するＦ−Ｖ変換電圧発生回路と、
前記センサ信号が前記スレッショルド電圧を下回った時に、前記周波数に応じた電圧により前記スレッショルド電圧の電圧レベルを高くするアナログスイッチと
を備えたことを特徴とする請求項１乃至４のいずれか１つに記載の波形整形装置。
【請求項６】
前記センサ信号はギヤ歯の回転により出力されるものであって、前記比較回路の出力信号に基づき前記ギヤ歯の欠歯を検出する欠歯検出回路と、この欠歯検出回路にて欠歯が検出された時に、その時の前記比較回路の出力信号による前記周期計測値の更新出力を禁止することを特徴とする請求項１乃至５のいずれか１つに記載の波形整形装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電磁ピックアップコイル等のセンサ信号を波形整形する波形整形装置に関する。
【０００２】
【従来の技術】
従来、ギヤのギヤ歯に対向して配置された電磁ピックアップコイル等を用いたセンサ（例えば、車両のエンジン回転数センサ、クランク角センサなど）からの信号を波形整形する装置では、入力センサ信号を所定のスレッショルド電圧とコンパレータにて比較して波形整形するようにしている。
【０００３】
この場合、センサ信号には点火ノイズ等のノイズが重畳されているため、センサ信号あるいはスレッショルド電圧にヒステリシスを設けている。具体的には、コンパレータ動作に応答してセンサ信号あるいはスレッショルド電圧に一定時間所定電圧を加える等の処理を行っている。
しかしながら、そのように一定時間所定電圧を加えると、その印加電圧の立ち下がり時にノイズが発生してしまい、動作上好ましいものではなかった。
【０００４】
そこで、このようなノイズ対策を行い、しかもコンパレータ動作を正確かつ応答性よく行うものとして、特開昭６２ー２３１５１６号公報に示されるものが提案されている。このものは、コンパレータ動作に応答してセンサ信号あるいはスレッショルド電圧に所定電圧を加えてヒステリシスを設けるとともに、その印加電圧を時間とともにリニアに減少させて上記したようなノイズを発生させないようにしたものである。より具体的に説明すれば、コンパレータ動作に応答してコンデンサを充放電させ、その充放電電圧を用いて鋸状波電圧を作成し、それをセンサ信号あるいはスレッショルド電圧に印加するようにしている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記公報に示されるものは、入力信号の周波数をアナログＦ−Ｖ変換した後、その変換電圧に応じた定電流でコンデンサを充放電することにより鋸歯状波を作成しているため、コンパレータの鋸歯状オフセット電圧値及びその傾きは、回路定数のばらつきや温度特性等の影響を受け、電圧、時間精度ともに劣ってしまうという問題がある。
【０００６】
さらに、上記回路をＣＭＯＳトランジスタで構成しようとすると、ダイオードが構成できない、カレントミラー回路の精度がバイポーラに比べて劣る等の理由により、単なる置き換えは不可能である。
本発明は上記問題に鑑みてなされたものであり、その主要部分をディジタル構成とすることにより上記ヒステリシス動作の電圧及び時間精度を高めることを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、交流電圧であるセンサ信号をスレッショルド電圧と比較して波形整形された信号を出力する比較回路と、この比較回路の出力信号に基づき、その出力信号の周期を計測して周期計測値を出力する周期計測回路と、この周期計測値に基づいて基準クロックを分周してクロック信号を発生するクロック発生回路と、前記比較回路の出力信号の変化に同期して初期化されるとともに、前記発生されたクロック信号のカウント動作を行うカウンタと、このカウンタのカウント動作に従って、所定の電圧レベルから階段状に低下するオフセット電圧を階段波形電圧発生回路により作成し、このオフセット電圧分だけ前記センサ信号と前記スレッショルド電圧の少なくとも一方の電圧レベルを変化させることを特徴としている。
【０００８】
請求項２に記載の発明においては、交流電圧であるセンサ信号をスレッショルド電圧と比較して波形整形された信号を出力する比較回路と、この比較回路の出力信号に基づき、その出力信号の周期を計測して周期計測値を出力する周期計測回路と、この周期計測値に基づいて基準クロックを分周してクロック信号を発生するクロック発生回路と、前記比較回路の出力信号の変化に同期して初期化されるとともに、前記発生されたクロック信号のカウント動作を行うカウンタと、このカウンタのカウント動作に従って所定の電圧レベルから階段状に変化するオフセット電圧を階段波形電圧発生回路により作成し、前記センサ信号が前記スレッショルド電圧を上回った時には前記センサ信号の電圧レベルを前記オフセット電圧分だけ高くし、前記センサ信号が前記スレッショルド電圧を下回った時には前記スレッショルド電圧の電圧レベルを前記オフセット電圧分だけ高くすることを特徴としている。
【０００９】
請求項３に記載の発明では、請求項１又は２に記載の波形整形装置において、前記周期計測回路は、前記比較回路の出力信号のエッジを検出するエッジ検出回路と、このエッジ検出回路にてエッジ検出を行う毎に前回のエッジ検出時点と今回のエッジ検出時点の間の時間を計測するフリップフロップを有することを特徴としている。
【００１１】
請求項４に記載の発明では、請求項３に記載の波形整形装置において、前記周期計測回路は、前記フリップフロップにて計測した最新の複数の計測値の平均化処理により前記周期計測値を出力するビットシフト回路を有することを特徴としている。
【００１２】
請求項５に記載の発明では、請求項１乃至４いずれか１つに記載の波形整形装置において、前記周期計測値に基づき前記比較回路の出力信号の周波数に応じた電圧を発生するＦ−Ｖ変換電圧発生回路と、前記センサ信号が前記スレッショルド電圧を下回った時に、前記周波数に応じた電圧により前記スレッショルド電圧の電圧レベルを高くするアナログスイッチとを備えたことを特徴としている。
【００１３】
請求項６に記載の発明では、請求項１乃至５のいずれか１つに記載の波形整形装置において、前記センサ信号はギヤ歯の回転により出力されるものであって、前記比較回路の出力信号に基づき前記ギヤ歯の欠歯を検出する欠歯検出回路と、この欠歯検出回路にて欠歯が検出された時に、その時の前記比較回路の出力信号による前記周期計測値の更新出力を禁止することを特徴としている。
【００１５】
【発明の作用効果】
請求項各項に記載の発明によれば、センサ信号をスレッショルド電圧と比較する比較手段の出力信号に基づき、ディジタル的な構成にて階段状に変化するオフセット電圧を作成し、そのオフセット電圧によりセンサ信号とスレッショルド電圧の少なくとも一方の電圧レベルを変化させるようにしているから、ヒステリシス電圧の急変によるノイズ発生を抑制しつつ比較動作を正確かつ安定に行うことができ、しかもその比較手段におけるヒステリシス動作の精度を高めることができる。
【００１６】
【実施例】
（第１実施例）
図１に本発明の第１実施例を示す波形整形装置の構成を示す。
この波形整形装置は、車両のエンジン回転数センサあるいはクランク角センサ等からのセンサ信号（交流電圧）を波形整形するものである。これらのセンサは、電磁ピックアップコイルを用いたものであり、その電磁ピックアップコイルからノイズ除去フィルタを介してセンサ信号が入力端子１に印加される。
【００１７】
入力端子１に入力されたセンサ信号すなわち入力電圧Ｖａは、比較回路２により所定のスレッショルド電圧と比較され、出力端子３より波形整形された信号として出力される。その出力信号は図示しないＥＣＵに入力され、出力信号の立ち上がりエッジが有効エッジとしてＥＣＵ内で点火タイミング等の基準に用いられる。
【００１８】
比較回路２は、コンパレータ２１と、コンパレータ２１の出力信号に応じてＯＮ、ＯＦＦするアナログスイッチ２２ａ、２２ｂと、抵抗２３ａ〜２３ｅと、コンパレータ２１の出力がハイレベルの時にＯＮするトランジスタ２４とから構成されている。なお、抵抗２３ａ〜２３ｃは所定のスレッショルド電圧を作成するためのものである。
【００１９】
この比較回路２は、ヒステリシス動作を有して比較動作を行う。すなわち、入力電圧Ｖａが増大しコンパレータ２１の出力がハイレベルになると、アナログスイッチ２２ａがＯＮして後述するオフセット電流Ｉａが抵抗２３ｄに流れ、コンパレータ２１の非反転入力端子電圧Ｖｂが上昇する。さらに、トランジスタ２４がＯＮし、抵抗２３ｃが短絡して反転入力端子電圧Ｖｃが低下する。
【００２０】
一方、入力電圧Ｖａが低下しコンパレータ２１の出力がローレベルになると、アナログスイッチ２２ｂがＯＮして後述するオフセット電流Ｉｂが抵抗２３ｅに流れ、コンパレータ２１の反転入力端子電圧Ｖｃが上昇する。さらに、トランジスタ２４がＯＦＦし、抵抗２３ｃの短絡が解除されて反転入力端子電圧Ｖｃが上昇する。
【００２１】
次に、上記オフセット電流Ｉａ、Ｉｂを発生するための回路構成について説明する。
本実施例では、比較回路２の出力信号の周期を計測する周期計測回路４と、計測された周期に基づき階段波形電圧を発生する階段波形電圧発生回路５と、発生された階段波形電圧を電流に変換し上記オフセット電流Ｉａ、Ｉｂを発生するＶ−Ｉ変換回路６と、周期計測回路４および階段波形電圧発生回路５の動作に必要なクロックを発生するクロック発生回路７とを備えている。
【００２２】
周期計測回路４は、比較回路２の出力信号の立ち上がり、立ち下がりエッジを検出するエッジ検出回路４１と、クロック発生回路７からのクロックＣＬＫ１をカウントするカウンタ４２と、そのカウント値を保持するｎビットのＤタイプフリップフロップ（以下、Ｄ−Ｆ／Ｆという）４３を備えている。
エッジ検出回路４１は、比較回路２の出力信号の立ち上がりエッジを検出する毎に、カウンタ４２のカウント値をｎビットのＤ−Ｆ／Ｆ４３に保持させ、その後カウンタ４２のカウント値をクリアする。従って、Ｄ−Ｆ／Ｆ４３には比較回路２の出力信号の立ち上がりエッジ間のカウント値、すなわち比較回路２の出力信号の周期を示す周期計測値が保持される。
【００２３】
階段波形電圧発生回路５は、Ｄ−Ｆ／Ｆ４３に保持されたカウント値をクランプするクランプ回路５１と、クロック発生回路７からのクロックＣＬＫ２をカウントするカウンタ５２と、クランプ回路５１の出力値とカウンタ５２のカウント値をディジタル比較するコンパレータ５３と、コンパレータ５３からの信号あるいはエッジ検出回路４１からの立ち上がり、立ち下がりエッジ検出信号によりカウンタ５２をクリアするＯＲ回路５４と、コンパレータ５３から出力されるクロック信号によりカウント動作を行うｍビットのカウンタ５５と、そのカウント値に応じた電圧を出力するＤ／Ａコンバータ５６とから構成されている。
【００２４】
クランプ回路５１は、センサ特性の信頼性等との関係および後述するカウンタ５５のカウント動作との関係から、Ｄ−Ｆ／Ｆ４３に保持されたカウント値を所定の上限値、下限値でクランプする。その上限値、下限値は、比較回路２の出力信号の周波数に対し２つの異なる周波数でクランプする値となっている。
カウンタ５２はクロック発生回路７からのクロックＣＬＫ２をカウントする。コンパレータ５３は、カウンタ５２のカウント値とクランプ回路５１の出力値とを比較し、カウント値がクランプ回路５１の出力値に達する毎に、ハイレベル信号を出力し、ＯＲ回路５４を介してカウンタ５２をクリアする。従って、カウンタ５２のカウント値がクランプ回路５１の出力値に達する毎に、コンパレータ５３からクロック信号が出力される。このクロック信号の周期は、周期計測回路４にて計測された周期、すなわち比較回路２の出力信号の周期に比例する。
【００２５】
なお、カウンタ５２は、エッジ検出回路４１からの立ち上がり、あるいは立ち下がりエッジ検出信号によってもクリアされる。これは、比較回路２の出力信号のレベル反転に同期してオフセット電流発生の作動を開始させるためである。
カウンタ５５は、エッジ検出回路４１からの立ち上がり、あるいは立ち下がりエッジ検出信号によってプリセット値がロード（ＬＤ）されるとともに、コンパレータ５３からのクロック信号によりアップカウントを行う。
【００２６】
Ｄ／Ａコンバータ５６は、抵抗ラダーにより構成されており、カウンタ５５のカウント値を電圧に変換した出力電圧Ｖｄ、およびラダー抵抗の中の固定タップより取り出した基準電圧を出力する。この基準電圧から出力電圧Ｖｄを引いた電圧（ＶDAC ）はＶ−Ｉ変換回路６にて電流に変換される。
Ｖ−Ｉ変換回路６は、バッファ６１、６２、オペアンプ６３、トランジスタ６４、および抵抗６５〜６７から構成されている。ここで、トランジスタ６４を流れる電流は、抵抗６５、６６、６７の抵抗値をそれぞれＲ１、Ｒ２、Ｒ３とすると、ＶDAC ・Ｒ１／｛Ｒ３・（Ｒ１＋Ｒ２）｝となる。この電流が上記したオフセット電流Ｉａ、Ｉｂとなり、抵抗２３ｄあるいは抵抗２３ｅに流れることによりオフセット電圧を発生させ、入力電圧あるいはスレッショルド電圧を変化させる。
【００２７】
なお、Ｄ／Ａコンバータ５６中の固定タップより基準電圧を取り出しているのは、Ｖ−Ｉ変換回路６のバッファ６１、６２、オペアンプ６３は電源としてＶDDを用いており、通常のオペアンプ等ではその出力電圧を電源電圧までとすることができないため、オペアンプのダイナミックレンジより必要とされる電圧分だけＶDDより下がったタップ電圧を最高電圧とするためである。
【００２８】
次に、上記構成における作動を、図２に示すタイミングチャートとともに説明する。
入力電圧Ｖａが上昇しスレッショルド電圧Ｖｃを下方から横切ると、コンパレータ２１の出力（図２（ｈ））がローレベル（以下、”Ｌ”という）からハイレベル（以下、”Ｈ”という）になり、エッジ検出回路４１の出力Ｖｆ、Ｖｇ、Ｖｈが一定時間”Ｈ”になる（図２（ｆ）、（ｇ）参照）。
【００２９】
これにより、カウンタ５５には一定値がロードされＤ／Ａコンバータ５６の出力電圧Ｖｄ（図２（ｃ））が一定電圧まで低下する。また、カウンタ４２のカウント値がＤ−Ｆ／Ｆ４３に保持され、カウンタ４２はクリアされる。Ｄ−Ｆ／Ｆ４３に保持されたカウント値を図２（ｅ）に示す。また、Ｄ−Ｆ／Ｆ４３に保持されたカウント値はクランプ回路５１を介して出力される。
【００３０】
また、コンパレータ２１の出力が”Ｈ”になったことにより、アナログスイッチ２２ａがＯＮし、オフセット電流Ｉａと抵抗２３ｄの抵抗値による電圧分だけコンパレータ２１の非反転入力端子電圧Ｖｂは持ち上がる。この場合、Ｄ／Ａコンバータ５６の出力電圧Ｖｄが低く基準電圧との差ＶDAC が大きいため、非反転入力端子電圧Ｖｂは大きく持ち上げられる。
【００３１】
この後、カウンタ５２がクロックＣＬＫ２によりカウントアップし、その値がクランプ回路５１の出力値に等しくなるとコンパレータ５３の出力が”Ｈ”になり、カウンタ５５がインクリメントされ同時にカウンタ５２はクリアされる。
この動作を繰り返すことにより、コンパレータ５３からクロック信号Ｖｅ（図２（ｄ））が出力され、カウンタ５５がカウントアップしていく。それに従ってＤ／Ａコンバータ５６の出力電圧Ｖｄが階段状に上昇していく。
【００３２】
この出力電圧Ｖｄの上昇により基準電圧との差ＶDAC が徐々に小さくなっていくため、Ｖ−Ｉ変換回路６にて変換された電流も徐々に小さくなっていく。従って、非反転入力端子電圧Ｖｂは、図２（ａ）に示すように、最初に大きく持ち上げられた電圧が階段状に徐々に低下していく。
なお、カウンタ５５は、カウント値が基準電圧と同じタップを選択する値となるとカウント動作を中止し、その値を維持する。この時、Ｄ／Ａコンバータ５６の出力電圧Ｖｄと基準電圧とが等しくなるため、オフセット電流Ｉａが０になり、非反転入力端子電圧Ｖｂは入力電圧Ｖａと等しくなる。すなわち、非反転入力端子電圧Ｖｂの持ち上げが終了する。
【００３３】
一方、入力電圧Ｖａが低下してスレッショルド電圧Ｖｃを上方から横切るとコンパレータ２１の出力が”Ｈ”から”Ｌ”になる。この場合、アナログスイッチ２２ｂ側がＯＮし、Ｖ−Ｉ変換回路６からのオフセット電流（＝Ｉｂ）は抵抗２３ｅに流れ、スレッショルド電圧Ｖｃを持ち上げる。また、トランジスタ２４がＯＦＦするため、抵抗２３ｃの短絡が解除され、その分スレッショルド電圧Ｖｃが高くなる。
【００３４】
その後、オフセット電流Ｉｂは、上記したのと同様に徐々に低下していくため、スレッショルド電圧Ｖｃは、図２（ｂ）に示すように、最初は大きく持ち上げた電圧が階段状に徐々に低下していく。
上記した説明から分かるように、コンパレータ２１の出力電圧の変化に応答して、入力電圧あるいはスレッショルド電圧を変化させ、その電圧変化を階段状に順次低下させるようにしているから、電圧の急変によるノイズ発生を抑制しつつコンパレータ動作を正確かつ安定に行うことができる。
【００３５】
なお、入力電圧又はスレッショルド電圧の持ち上げ時間をマスク時間ＴMASKと定義すると、ＴMASK＝ｋ×ｎT ／ｆとなる。ｋはカウンタ５５のインクリメント回数、ｎT はクランプ回路５１の出力値、ｆはクロックＣＬＫ２の周期である。
ここで、クランプ回路５１の出力値は比較回路２の出力信号の周期を示すものであるため、上記関係式より、マスク時間ＴMASKは比較回路２の出力信号の周期に比例して変化する。従って、比較回路２の出力信号の周期が変動しても、この比例係数を適当な値に設定し、入力電圧Ｖａがスレッショルド電圧Ｖｃを横切る時までに、入力電圧又はスレッショルド電圧の持ち上げを終了させることにより、上記持ち上げ動作によるコンパレータ２１の反転タイミングのずれを防ぐことができる。
【００３６】
上記のように構成した実施例において、第１の特徴は、ＣＭＯＳトランジスタで構成しやすい点である。すなわち、ヒステリシス電圧の時間変化は全てディジタル的に処理されており、Ｄ／Ａコンバータ５６とともにＣＭＯＳトランジスタで容易に構成することができる。本装置の出力信号は、エンジンＥＣＵに搭載されたＣＰＵやバックアップ機能を行う回路ブロックへ送られ、点火タイミングの制御等に使用されるため、エンジンＥＣＵを構成するこれらの機能ブロックを１チップのＣＭＯＳ−ＩＣ化する際に、本装置も同時に取り込むことができる。
【００３７】
また、第２の特徴は、マスク時間精度、ヒステリシス電圧精度に優れている点である。マスク時間は前述の関係式で表されるため、その精度はクロック精度に等しい。クロックとして水晶発振器等を用いることにより、容易に十分なマスク時間精度を得ることができる。特に、本装置をＣＰＵ等と１チップ化する場合には、ＣＰＵのシステムクロックを分周して用いればよい。
【００３８】
一方、ヒステリシス電圧は、Ｄ／Ａコンバータ５６の出力電圧、抵抗６５、６６の抵抗値比、抵抗６７、２３ｄ（又は抵抗２３ｅ）の抵抗値比、オペアンプ６１〜６３のオフセットのみに依存するため、本装置をモノリシックＩＣとし抵抗ラダーを用いたＤ／Ａコンバータ５６を使用することによって、抵抗の絶対値に依存しない高精度のヒステリシス電圧を得ることができる。
【００３９】
なお、上記実施例においては、センサ信号側とスレッショルド電圧側の両方に対してオフセット電圧により電圧レベルを高くするようにしたが、そのいずれか一方に対してのみ行うようにしてもよい。
（第２実施例）
一般に、電磁ピックアップコイルを用いたセンサの出力電圧振幅はギヤの回転速度に比例する。従って、ノイズ耐量を上げるためには、低回転時にはスレッショルド電圧を下げ、回転数が上昇するとともにスレッショルド電圧を上げていくことが望ましい。この第２実施例では、入力電圧が下方より上向きに横切る際のスレッショルド電圧を入力電圧の周波数に比例して上昇させるようにしている。
【００４０】
このため、この第２実施例においては、図３に示すように、周期計測回路４からの周期計測値を基に、比較回路２の出力信号の周波数を電圧に変換するＦ−Ｖ変換電圧発生回路８と、その出力電圧を電流に変換するＶ−Ｉ変換回路９と、上記したクロックＣＬＫ１、ＣＬＫ２を発生するとともに、Ｆ−Ｖ変換電圧発生回路８の動作に必要なクロックＣＬＫ３、ＣＬＫ４を発生するクロック発生回路１０とを備えている。さらに、Ｖ−Ｉ変換回路９からの電流を抵抗２３ｅに供給してスレッショルド電圧を上昇させるためのアナログスイッチ２２ｃが設けられている。
【００４１】
図４に、Ｆ−Ｖ変換電圧発生回路８とＶ−Ｉ変換回路９の詳細構成を示す。
周期計測回路４のＤ−Ｆ／Ｆ４３にて保持されたカウント値は、クランプ回路８１にて所定の上限値、下限値にクランプされる。このクランプ回路８１は、クランプ回路５１と同様の目的で用いられるものであるが、クランプする周波数が異なるため、クランプ回路５１とは別に設けられている。クランプ周波数が同じであれば、クランプ回路５１と８１を１つにしてもよい。
【００４２】
クランプ回路８１の出力値は、デジタル比較を行うコンパレータ８３、カウンタ８２、ＯＲ回路８４にて、クロック信号に変換される。この動作は、階段波形電圧発生回路５におけるコンパレータ５３、カウンタ５２、ＯＲ回路５４と同様なものである。なお、カウンタ８２は、クロック発生回路１０からのクロックＣＬＫ３によりカウント動作を行う。
【００４３】
ダウンカウンタ８５は、クロック発生回路１０からのクロックＣＬＫ４によりセットされ、コンパレータ８３からのクロック信号により、セットされた値からダウンカウントを行う。そのダウンカウント値は、ｍビットのＤ−Ｆ／Ｆ８６に保持され、抵抗ラダーのＤ／Ａコンバータ８７にて電圧に変換される。
Ｄ／Ａコンバータ８７は、ダウンカウント値を電圧に変換し変換電圧を出力するとともに、ラダー抵抗の中の固定タップより取り出した基準電圧も出力する。この動作は図１のＤ／Ａコンバータ５６と同様のものである。
【００４４】
Ｄ／Ａコンバータ８７にて変換された電圧は、Ｖ−Ｉ変換回路９にて電流に変換される。このＶ−Ｉ変換回路９における構成要素９１〜９７は、図１中のＶ−Ｉ変換回路６における構成要素６１〜６７と同一構成のものである。
上記構成において、その作動を、図５に示すタイミングチャートとともに説明する。
【００４５】
周期計測回路４におけるＤ−Ｆ／Ｆ４３は、比較回路２からの出力信号の各周期毎のカウント値を保持する。図５（ａ）に、それぞれの周期毎のカウント値をｎ1 〜ｎ5 として示す。Ｄ−Ｆ／Ｆ４３に保持されたカウント値は、クランプ回路８１にて所定の範囲内の値となるようにクランプされ、その出力がコンパレータ８３に入力される。
【００４６】
カウンタ８２は、クロック発生回路１０からのクロックＣＬＫ３をカウントしており、そのカウント値がクランプ回路８１の出力値に達する毎に、コンパレータ８３から図５（ｂ）に示すクロック信号が出力される。
ダウンカウンタ８５は、クロック発生回路１０からのクロックＣＬＫ４（図５（ｃ））のタイミングで一定周期ごとにセットされ、そのセット値から上記クロック信号によりダウンカウントを行う。
【００４７】
なお、クロック発生回路１０からのクロックＣＬＫ４により、ダウンカウンタ８５のカウント値はＤ−Ｆ／Ｆ８６に保持され、その直後、カウンタ８２がクリアされるとともに、ダウンカウンタ８５がセットされる。
従って、ダウンカウンタ８５のカウント値は、図５（ｄ）に示すように変化する。また、Ｄ−Ｆ／Ｆ８６に保持されているカウント値は、図５（ｅ）に示すように、ｍ1 、ｍ2 、ｍ3 へと変化する。
【００４８】
このＤ−Ｆ／Ｆ８６に保持されたカウント値は、Ｄ／Ａコンバータ８７にて電圧に変換される。ここで、基準電圧から変換電圧を引いた電圧（Ｖ’DAC ）は比較回路２の出力信号の周期に対し疑似的な反比例の関係、言い換えれば比較回路２の出力信号の周波数に疑似的に比例した関係のものとなり、Ｆ−Ｖ変換が行われたことになる。
【００４９】
この電圧（Ｖ’DAC ）は、Ｖ−Ｉ変換回路９にて電流に変換される。そして、センサ信号がスレッショルド電圧を下回ってアナログスイッチ２２ｃがＯＮしている時には、Ｖ−Ｉ変換回路９からの電流が抵抗２３ｅを流れるため、スレッショルド電圧Ｖｃが上昇する。この場合、比較回路２の出力信号の周波数が増大するにつれてスレッショルド電圧を上昇させることができるため、ノイズ耐量を上げることができる。
【００５０】
また、ダウンカウンタ８５に入力されるクロック信号の周期は、その時点での比較回路２の出力信号周期によって決定される。また、クロックＣＬＫ４の周期（図５に示すＴDAC ）毎に、ダウンカウンタ８５の値がＤ−Ｆ／Ｆ８６に取り込まれる。従って、Ｄ−Ｆ／Ｆ８６に取り込まれる値は、ＴDAC 期間内の比較回路２の出力信号周期の平均値を反映している。
【００５１】
また、比較回路２の出力信号の周波数の変化に伴うスレッショルド電圧の変化の遅れ時間は、最大でもＴDAC である。このＴDAC を小さな値にしておくことにより、その遅れ時間を短くすることができる。
（第３実施例）
図６に、周期計測回路４の他の実施例を示す。図１又は図３に示す周期計測回路４においては、カウンタ４２にてカウントした値をＤ−Ｆ／Ｆ４３にて保持して出力するようにしている。
【００５２】
しかしながら、エンジン回転数が低い場合には、センサ信号の振幅が小さく、その時の周期にばらつきが生じる。すなわち、エンジン回転数の上昇に伴って、センサ信号の周期は、全体としては徐々に小さく変化していくものの、個々においては大きくばらつきが生じる。
そして、図１又は図３に示すようなディジタル構成の場合、その時の比較回路２の出力信号に対して応答性よく入力電圧あるいはスレッショルド電圧が変化するため、そのような周期のばらつきにより入力電圧あるいはスレッショルド電圧が必要以上に変動し、動作上好ましくないという問題が生じる。
【００５３】
そこで、この第３実施例においては、周期計測回路４から出力するカウント値を、今回および前回のカウント値の平均とし、エンジン回転数が低い時の検出周期のばらつきを吸収するようにしている。
このため、図６に示すように、Ｄ−Ｆ／Ｆ４３ａ、４３ｂ、アダー回路４４、ビットシフト回路４５が設けられている。
【００５４】
エッジ検出回路４１にてエッジ検出が行われると、Ｄ−Ｆ／Ｆ４３ａに保持されている前回のカウント値がＤ−Ｆ／Ｆ４３ｂに保持され、カウンタ４２の今回のカウント値がＤ−Ｆ／Ｆ４３ａに保持される。そして、Ｄ−Ｆ／Ｆ４３ａ、４３ｂに保持されているカウント値はアダー回路４４にて加算され、その加算値はビットシフト回路４５にてＬＳＢ側に１ビットシフトされる。この１ビットシフトにより、加算値は２で割ったものとなり、平均化処理が行われる。その結果、ビットシフト回路４５からは前回のカウント値と今回のカウント値の平均のカウント値が出力される。
【００５５】
なお、そのカウント値の平均化処理は、２つのカウント値に限らず、もっと多くのカウント値に対して行うようにしてもよい。
（第４実施例）
上記したようなセンサは、図７（ａ）に示すようにギヤ歯に対向して配置したピックアップコイル１ａを有し、ギヤ歯の回転によりセンサ信号を出力する。この場合、ギヤ歯に欠歯があると、図７（ｂ）に示すように、センサ信号の周期が変化する。例えば、１０°単位で形成したギヤ歯に対し、３０°分の欠歯があると、センサ信号の周期はその部分で３倍となる。
【００５６】
このような欠歯によりセンサ信号の周期に変動があると、図１又は図３に示すディジタル構成のものでは、入力電圧あるいはスレッショルド電圧が本来あるべき値から大きく変化してしまうという問題がある。
そこで、本実施例では、図８に示す構成を採用し、欠歯検出をした場合には、周期計測回路４におけるその時のカウンタ４２のカウント値を用いずに前回のカウント値を出力するようにしている。
【００５７】
このため、比較回路２の出力信号により欠歯検出を行う欠歯検出回路１００が設けられている。この欠歯検出回路１００は、欠歯検出時に”Ｈ”の欠歯検出信号を出力する。この欠歯検出信号は、遅延回路１１０にて遅延され、インバータ１１１にて反転されて、アンド回路１１２に入力される。
従って、欠歯検出回路１００にて欠歯検出が行われると、その欠歯検出信号により、エッジ検出回路４１からＤ−Ｆ／Ｆ４３へのクロック信号がマスクされ、Ｄ−Ｆ／Ｆ４３はカウンタ４２のその時のカウント値の保持を行わず、前回のカウント値を保持する。なお、そのマスク時においてもカウンタ４２はエッジ検出回路４１によりクリアされるため、次回のカウント動作を開始する。
【００５８】
上記した構成のタイミングチャートを図９に示す。（ａ）は比較回路２の出力信号、（ｂ）は欠歯検出回路１００の出力信号、（ｃ）はエッジ検出回路４１の出力信号、（ｄ）はＤ−Ｆ／Ｆ４３に入力されるクロック信号、（ｅ）はＤ−Ｆ／Ｆ４３に保持されるデータを示している。
このタイミングチャートに示すように、欠歯検出回路１００にて欠歯検出が行われると、その後に比較回路２の出力信号が立ち上がるまで、”Ｈ”の欠歯検出信号が出力される。一方、その比較回路２の出力信号の立ち上がりによりエッジ検出回路４１からクロック信号が出力される。従って、欠歯検出回路１００の欠歯検出信号を遅延回路１１０にて遅延させてクロック信号のマスクを確実に行えるようにしている。
【００５９】
上記欠歯検出回路１００の具体的な構成を図１０に示す。また、各部のタイミングチャートを図１１に示す。
比較回路２の出力信号はＤ−Ｆ／Ｆ１０１に入力される。このＤ−Ｆ／Ｆ１０１の出力は、比較回路２の出力信号（図１１（ａ）に示す）の立ち上がりエッジにて変化する。
【００６０】
また、発振回路１０２は周波数ｆ（例えば８０ＫＨｚ）のクロック信号を出力しており、クロック周波数変換回路１０３は、周波数ｆ／ｋ（ｋは２、２．２、２．４等の任意の数値とすることができ、図１１に示すタイミングチャートにおいてはｋ＝２としている）のクロック信号を出力する。周波数ｆのクロック信号はアップカウント用に用いられ、周波数ｆ／ｋのクロック信号はダウンカウント用に用いられる。
【００６１】
クロック切替回路１０４、１０５は、Ｄ−Ｆ／Ｆ１０１の出力により、周波数ｆのクロック信号と周波数ｆ／ｋのクロック信号のいずれを出力するかを切り替える。この場合、Ｄ−Ｆ／Ｆ１０１からそれぞれのクロック切替回路１０４、１０５に出力される信号レベルは相異なるものとなっているため、一方のクロック切替回路が周波数ｆのクロック信号を出力している時には、他方のクロック切替回路は周波数ｆ／ｋのクロック信号を出力している。また、それぞれのクロック切替回路は、出力するクロック信号が周波数ｆ／ｋからｆに切り替わるタイミングでアップダウンカウンタをリセットするリセット信号を出力するように構成されている。
【００６２】
アップダウンカウンタ１０６、１０７は、クロック切替回路１０４、１０５からのクロック信号をアップ／ダウンカウントする。アップカウント、ダウンカウントのいずれにするかは、Ｄ−Ｆ／Ｆ１０１の出力により決定される。但し、クロック切替回路から周波数ｆのクロック信号が出力されている時はアップカウントを行い、周波数ｆ／ｋのクロック信号が出力されている時はダウンカウントを行うように設定されている。
【００６３】
従って、アップダウンカウンタ１０６、１０７は、比較回路２の出力信号の立ち上がりエッジ毎に、アップカウントとダウンカウントを異なるタイミングで行う。このように構成することにより、一方のアップダウンカウンタが欠歯を検出できなくても他方のアップダウンカウンタにより欠歯を検出することができ、確実に欠歯検出を行うことができる。図１１（ｂ）に、一方のアップダウンカウンタのカウント値の変化を示している。
【００６４】
この場合、図１１に示すように、欠歯により周期が長くなると、ダウンカウントした値が０になり、アップダウンカウンタのＢＯ端子よりハイレベル信号が出力される。この出力によりＯＲ回路１０８を介して図１１（ｃ）に示す欠歯検出信号が出力される。
なお、この第４実施例に示す欠歯検出回路等を用いた構成は、図６に示す第３実施例にも適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示す構成図である。
【図２】図１に示す構成の作動説明に供するタイミングチャートである。
【図３】本発明の第２実施例を示す構成図である。
【図４】図３に示すＦ−Ｖ変換電圧発生回路８およびＶ−Ｉ変換回路９の詳細構成を示す構成図である。
【図５】図４に示す構成の作動説明に供するタイミングチャートである。
【図６】本発明の第３実施例を示す部分構成図である。
【図７】（ａ）はセンサの概略構成図、（ｂ）はセンサ信号の波形図である。
【図８】本発明の第４実施例を示す部分構成図である。
【図９】図８に示す構成の作動説明に供するタイミングチャートである。
【図１０】図８に示す欠歯検出回路１００の詳細構成を示す構成図である。
【図１１】図１０に示す構成の作動説明に供するタイミングチャートである。
【符号の説明】
２…比較回路、２１…コンパレータ、４…周期計測回路、
５…階段波形電圧発生回路、６…Ｖ−Ｉ変換回路、
７、１０…クロック発生回路、８…Ｆ−Ｖ変換電圧発生回路。
【図１】
0003541509.tif 000002
【図２】
0003541509.tif 000003
【図３】
0003541509.tif 000004
【図４】
0003541509.tif 000005
【図５】
0003541509.tif 000006
【図６】
0003541509.tif 000007
【図７】
0003541509.tif 000008
【図８】
0003541509.tif 000009
【図９】
0003541509.tif 000010
【図１０】
0003541509.tif 000011
【図１１】
0003541509.tif 000012