(57)【特許請求の範囲】
【請求項１】
ディジタル通信のバイト単位の通信処理をそれぞれ行いバイト単位の処理結果をデータ出力端子にそれぞれ出力し前段バイトの処理結果をフィードバック経路のフィードバック信号としてフィードバック入力端子にそれぞれ入力しカスケード接続されたｎ段の単位バイト処理回路を備え、ｎバイトのパラレル処理を行うパラレル処理回路において、
前記単位バイト処理回路が、前記フィードバック信号を入力しバイト単位の予め定めた通信処理を行う演算組み合わせ回路と、
有効信号の論理レベルに応答して前記演算組み合わせ回路の出力または前記フィードバック入力端子の信号のいずれか一方を選択し前記処理結果として出力するセレクタとを備えることを特徴とするパラレル処理回路。
【請求項２】
ｎ段目の単位バイト処理回路の処理結果を１クロック分遅延し１段目の単位バイト処理回路のフィードバック入力端子へ出力するフリップフロップを備える請求項１記載のパラレル処理回路。
【請求項３】
前記演算組み合わせ回路が、１バイト分の入力データ信号を入力しバイト単位の所定のデスクランブル処理を行う、請求項１または２記載のパラレル処理回路。
【請求項４】
前記演算組み合わせ回路が、バイト単位の所定のスクランブルパターン発生処理を行い、
前記単位バイト処理回路が、前記処理結果と１バイト分の入力データ信号とを加算し加算単位スクランブルパターンを出力する加算回路を備える、請求項１または２記載のパラレル処理回路。
【請求項５】
前記演算組み合わせ回路が、１バイト分の入力データ信号を入力しバイト単位の所定のＣＲＣ（巡回冗長検査）演算処理を行う、請求項１または２記載のパラレル処理回路。
【請求項６】
前記演算組み合わせ回路が、１バイト分の入力データ信号と、状態遷移条件を設定する状態遷移制御信号とを入力しバイト単位のシーケンス制御処理を行う、請求項１または２記載のパラレル処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパラレル処理回路に関し、特にディジタル通信におけるＣＲＣ処理やシーケンサ等の通信制御処理機能を有する通信用ＬＳＩのパラレル処理回路及びその構成方法に関する。
【０００２】
【従来の技術】
近年、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ：光同期網）／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ：同期ディジタルハイアラーキ）ベースの基幹系ネットワークは、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ：非同期伝送モード）セルとＩＰ（Ｉｎｔｅｒｎｅｔ  Ｐｒｏｔｏｃｏｌ：インターネットプロトコル）を融合させ、ますます高速化の方向に向かっている。
【０００３】
通信用ＬＳＩ市場もＬＡＮ（Ｌｏｃａｌ  Ａｒｅａ  Ｎｅｔｗｏｒｋ：ローカルエリアネットワーク）市場からＷＡＮ（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ：広域ネットワーク）市場に移行してきていることにより、通信用ＬＳＩの処理速度の高速化が要求されている。
【０００４】
現在、ＬＡＮ市場では、ＳＯＮＥＴ／ＳＤＨの伝送速度区分で分類すると、ＯＣ−１（５２Ｍｂｐｓ）、ＯＣ−３（１５５Ｍｂｐｓ）が主流であったが、ＷＡＮ市場では、ＯＣ−１２（６２２Ｍｂｐｓ）、ＯＣ−４８（２．５Ｇｂｐｓ）、ＯＣ−１９２（１０Ｇｂｐｓ）に発展してきている。
【０００５】
これに従い、これらの通信システムの各装置に用いられる通信処理用のＬＳＩ（以下通信用ＬＳＩ）においても、例えば、ディジタル通信データの誤り検出用符号であるＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｓｙ  Ｃｈｅｃｋ：巡回冗長検査）処理量も増大し、また、高速化が要求されるようになってきている。しかし、従来の１バイト（８ビット）単位のシリアル処理アーキテキチャでは、プロセス技術の発展を期待しても追従不可能となってきている。このため、通信用ＬＳＩにおける内部処理のパラレル処理化が必要になってきている。
【０００６】
ＳＯＮＥＴ／ＳＤＨのネットワーク伝送速度（以下速度）と通信用ＬＳＩの所要内部処理速度との関係を示す表１を参照すると、この表は、ネットワーク速度、内部処理ビット数、動作周波数の関係を示す。現在、通信用ＬＳＩの内部処理は８ビットで処理されており、現在のアーキテキチャでは、処理速度の限界はＯＣ−１２（６２２Ｍｂｐｓ）程度である。従って今後、普及していくであろうＯＣ−４８，１９２の速度に追従していくためには、内部処理のパラレル処理化が必須になってくる。
【０００７】
一般にフィードバック経路を持つ処理回路、例えば、ＣＲＣ処理回路、シンドローム演算回路、シーケンサ等において、１バイト単位の処理をパラレル処理に変換すると回路が複雑になる傾向がある。また、従来の１バイト処理の回路に対して大幅な回路修正を行う必要がある。
【０００８】
この問題を解決するために、特開平７−９５０９６号公報記載の従来のパラレル処理回路及びその構成方法をは、任意のＣＲＣ演算式に対応できるようにＸＯＲ素子を予め準備しておき、演算式に応じてＸＯＲ素子の接続を論理的に切り替えられるようにしている。ＸＯＲ素子の接続切り替えは、生成多項式毎にデータテーブルを設けて実現している。
【０００９】
従来のパラレル処理回路をブロックで示す図７を参照すると、この従来のパラレル処理回路は、ＣＲＣ計算用の余りテーブルデータを格納するＣＲＣ計算用データ格納部１００と、複数の生成多項式に対応した並列ＣＲＣ計算用データテーブルをプログラマブルに設定指定するブロックデータ設定部２００と、並列ＣＲＣ計算を実行する並列ＣＲＣ計算部３００と、入力データをシフトする入力データシフト部４００と、並列ＣＲＣ計算部３００で生成したＣＲＣ符号出力用のフリップフロップ５００とを備える。
【００１０】
次に、図７を参照して、従来のパラレル処理回路の動作について説明すると、データ設定部２００により、複数の生成多項式に対応する余りテーブルデータをＣＲＣ計算用データ格納部１００にプログラマブルに設定することにより、あらゆる生成多項式、入力データ幅に対して、並列ＣＲＣ計算部３００は、ＣＲＣ符号を並列計算で生成する。
【００１１】
また、１クロックで入力されるパラレルデータの一部に無効データがあっても、データシフト部４００で入力データとフィードバックデータを下位ビットへシフトさせ、シフトされた上位ビットに”０”を挿入し、さらに、ＣＲＣ計算中にテーブルデータをダイナミックに変更することにより正しいＣＲＣ符号を演算することができる。ここで、無効データ／有効データとは、データ受信信号の”１”で入力データの有効、”０”で入力データの無効をそれぞれ意味する。
【００１２】
並列ＣＲＣ演算部３００の詳細を示す図８を参照すると、この並列ＣＲＣ演算部３００は、ｍ（ｍは正の整数）ビットの入力データ及びＣＲＣ演算結果のフィードバックデータ（以下フィードバックデータ）の各ビットとＣＲＣ計算用テーブルデータの各ビットとの論理積（ＡＮＤ）演算を行いそのＡＮＤ演算結果を排他的論理和（ＸＯＲ）演算を行ってＣＲＣ符号を生成するＡＮＤ−ＸＯＲ部Ｅ１〜Ｅｍを備える。
【００１３】
入力データ幅ｍが８ビットの場合のＡＮＤ−ＸＯＲ部の代表としてＡＮＤ−ＸＯＲ部Ｅ１の詳細を示す図９を参照すると、このＡＮＤ−ＸＯＲ部Ｅ１は、入力データＤ０〜Ｄ７及びＣＲＣ演算結果のフィードバックデータＤ８〜Ｄ１５の各ビットとＣＲＣ計算用テーブルデータｇ０〜ｇ１５の各ビットの論理積（ＡＮＤ）演算を行う１６個のＡＮＤゲートと、下位から２個づつのＡＮＤゲート毎の出力の排他的論理和（ＸＯＲ）演算を行う８個の１段目のＸＯＲゲートと、下位から２個づつの１段目のＸＯＲゲートの出力のＸＯＲ演算を行う４個の２段目のＸＯＲゲートと、下位から２個づつの２段目のＸＯＲゲートの出力のＸＯＲ演算を行う２個の３段目のＸＯＲゲートと、２個の３段目のＸＯＲゲートのＸＯＲ演算を行い演算結果のＣＲＣ符号を出力する４段目のＸＯＲゲートとを備える。
【００１４】
このようなＡＮＤ−ＸＯＲ回路部Ｅ１〜Ｅｍを用いた並列ＣＲＣ演算部の素子数の計算について説明すると、ＡＴＭセルにおける剰余演算に使うＣＲＣ演算である、Ｇ（ｘ）＝Ｘ8＋Ｘ2＋Ｘ＋１を処理する場合、並列ＣＲＣ計算部の素子数は以下のようになる。
【００１５】
入力ビット幅をｍ、生成多項式の次数をｎとすると、並列ＣＲＣ計算部の所要ゲート数は以下の式となる。
ＸＯＲ素子数＝｛（ｍ／２＋ｍ／４＋・・＋２＋１）＋（ｎ／２＋ｎ／４＋・・＋２＋１）＋１｝×ｎ・・・・・・・・・・・・・・・・・・・・・・・（１）
ＡＮＤ素子数＝ｍ＋ｎ・・・・・・・・・・・・・・・・・・・・・・・（２）
第１の例として、入力ビット幅ｍが８ビットで生成多項式の次数ｎが８ビットの場合は次のようになる。
【００１６】
ＸＯＲ素子数：｛（４＋２＋１）＋（４＋２＋１）＋１｝×８＝１２０、
ＡＮＤ素子数：８＋８＝１６、
合計：１３６素子となる。
【００１７】
第２の例として、入力ビット幅が３２ビットの場合は次のようになる。
ＸＯＲ素子数：｛（１６＋８＋４＋２＋１）＋（４＋２＋１）＋１｝×８＝３１２、
ＡＮＤ素子数：３２＋８＝４０、
合計：３５２素子となる。
【００１８】
しかしながら、上述した従来のパラレル処理回路は、以下３点の問題点があった。
【００１９】
第１の問題点は、ＣＲＣ計算用データ格納部１００に設定する余りテーブルデータを変更することにより、あらゆる生成多項式に対応できる構成のため、特に、生成多項式の次数、入力データ幅が大きくなると、式１，２に示したように、ＣＲＣ計算部の素子数が非常に大きくなる傾向があるということである。
【００２０】
第２の問題点は、あらゆる生成多項式、入力データ幅に対応してＣＲＣ符号を生成することができるが、逆に演算処理のみにしか汎用性はない。例えば、入力データのバイト列からシーケンサ制御するシーケンサ制御回路には適用できないということである。
【００２１】
第３の問題点は、１クロックで入力されるパラレルデータの一部に無効データがある場合でも汎用的にＣＲＣ符号を生成することを可能とするために、余分な回路であるデータ整列用のデータシフト部４００を必要とすることである。
【００２２】
【発明が解決しようとする課題】
上述した従来のパラレル処理回路及びその構成方法は、ＣＲＣ計算用データ格納部に設定する余りテーブルデータを変更することにより、あらゆる生成多項式に対応できる構成のため、生成多項式の次数や、入力データ幅が大きくなると、ＣＲＣ計算部の素子数が非常に大きくなるという欠点があった。
【００２３】
また、あらゆる生成多項式、入力データ幅に対応してＣＲＣ符号を生成できるが、演算処理にしか汎用性がなく、例えば、入力データのバイト列からのシーケンサ制御回路への適用ができないという欠点があった。
【００２４】
さらに、１クロックで入力されるパラレルデータの一部に無効データがある場合でも汎用的にＣＲＣ符号を生成することを可能とするためシフト処理によるデータ整列が必要であり、余分な回路であるデータシフト部を必要とするという欠点があった。
【００２５】
本発明の目的は、従来８ビット（１バイト）で処理していた通信用ＬＳＩの処理回路の設計資産を活用し、容易にパラレル処理に適用できるアーキテキチャを構築し、このアーキテキチャを適用して回路規模の増大を抑制するとともに、演算処理以外にも汎用性を有するパラレル処理回路及びその構成方法を提供することにある。
【００２６】
【課題を解決するための手段】
そのため、本発明は、ディジタル通信のバイト単位の通信処理をそれぞれ行いバイト単位の処理結果をデータ出力端子にそれぞれ出力し前段バイトの処理結果をフィードバック経路のフィードバック信号としてフィードバック入力端子にそれぞれ入力しカスケード接続されたｎ段の単位バイト処理回路を備え、ｎバイトのパラレル処理を行うパラレル処理回路において、
前記単位バイト処理回路が、前記フィードバック信号を入力しバイト単位の予め定めた通信処理を行う演算組み合わせ回路と、
有効信号の論理レベルに応答して前記演算組み合わせ回路の出力または前記フィードバック入力端子の信号のいずれか一方を選択し前記処理結果として出力するセレクタとを備えている。
【００２７】
また、ｎ段目の単位バイト処理回路の処理結果を１クロック分遅延し１段目の単位バイト処理回路のフィードバック入力端子へ出力するフリップフロップを備えている。
【００２８】
また、前記演算組み合わせ回路が、１バイト分の入力データ信号を入力しバイト単位の所定のデスクランブル処理を行っている。
【００２９】
また、前記演算組み合わせ回路が、バイト単位の所定のスクランブルパターン発生処理を行い、
前記単位バイト処理回路が、前記処理結果と１バイト分の入力データ信号とを加算し加算単位スクランブルパターンを出力する加算回路を備えている。
【００３０】
また、前記演算組み合わせ回路が、１バイト分の入力データ信号を入力しバイト単位の所定のＣＲＣ（巡回冗長検査）演算処理を行っている。
【００３１】
また、前記演算組み合わせ回路が、１バイト分の入力データ信号と、状態遷移条件を設定する状態遷移制御信号とを入力しバイト単位のシーケンス制御処理を行っている。
【００３４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００３５】
本実施の形態のパラレル処理回路は、ディジタル通信におけるスクランブル／デスクランブル処理やＣＲＣ処理及びシーケンス処理等の通信データ関連演算／通信制御処理機能を有し、各々が１バイト単位の処理回路である第１〜第ｎ（ｎは正の整数）の単位バイト処理回路を用いてｎバイトのパラレル処理を行う通信用ＬＳＩのパラレル処理回路において、上記第１〜第ｎ−１の単位バイト処理回路の各々が、１バイト単位の予め定めた通信処理を行う演算組み合わせ回路から成り、少なくともフィードバック信号が１バイト単位で入力するフィードバック入力端と処理結果を１バイト単位の単位バイト処理出力として出力する出力端とを有する第１〜第ｎ−１の単位バイト通信処理回路の各々を備え、第ｎの単位バイト処理回路が、第ｎの前記単位バイト通信処理回路とこの第ｎの単位バイト通信処理回路の出力である第ｎの単位バイト処理出力を１クロック分遅延させるフリップフロップとを備え、第１の単位バイト処理回路が、第１の単位バイトの入力に応じて生成した第１の単位バイト処理出力を外部出力端子に出力すると共にこの第１の単位バイト処理出力を第１のフィードバック出力として次段の第２の単位バイト通信処理回路の前記フィードバック入力端に入力し、第２の単位バイト処理回路が、第２の単位バイトの入力に応じて生成した第２の単位バイト処理出力を前記外部出力端子に出力すると共にこの第２の単位バイト処理出力を第２のフィードバック出力として次段の第３の単位バイト通信処理回路のフィードバック入力端に入力することを第ｎの単位バイト通信処理回路の前記フィードバック入力端に入力するまで反復し、第ｎの単位バイト処理回路が、第ｎの単位バイトの入力に応じて生成した第ｎの単位バイト処理出力を外部出力端子に出力すると共にこの第ｎの単位バイト処理出力を上記フリップフロップに供給し、上記フリップフロップが第ｎの単位バイト処理出力を１クロック分遅延して第ｎのフィードバック出力として第１の単位バイト通信処理回路のフィードバック入力端に入力することにより、第１の単位バイト処理回路を初段として第ｎの単位バイト処理回路までのフィードバック経路をカスケード接続して成ることを特徴とするものである。
【００３６】
次に、本発明の第１の実施の形態をブロックで示す図１を参照すると、この図に示す本実施の形態のパラレル処理回路は、４バイトパラレル処理の自己同期型デスクランブル回路に適用した例であり、各々が１バイト単位のデスクランブル処理を行う演算組み合わせ回路から成る１バイト処理回路であり後述のようにフィードバック経路を相互にカスケード（直列）接続した４個の単位デスクランブル回路１１，１２，１３，１４と、単位デスクランブル回路１１，１２，１３，１４の各々の出力を有効信号Ｖ＊（＊は任意の数値、ここでは３〜０のうちの１つを表す）の値に応じて有効／無効化する４個のセレクタ２１，２２，２３，２４と、入力端Ｇがセレクタ２１の出力端Ｆに接続され出力端Ｈが単位デスクランブル回路１１のフィードバック入力端Ｂ及びセレクタ２１の入力端Ｄに接続され入力信号を１クロック分遅延させるフリップフロップ（Ｆ／Ｆ）３４を備える。なお、信号経路の近傍の８，３２等の数字はその信号経路を伝搬する信号のビット幅を示す。また、Ｆ／Ｆ３４の出力端Ｈから出力されるフィードバック信号ｆｂの添字ｔｄは１クロック分の遅延を表す。
【００３７】
ここで、カスケード接続とは、複数段の任意の段の動作（出力）がその前段の動作（出力）によって影響されるように接続することである。本実施の形態では、以下に説明するように、フィードバック経路を初段の単位デスクランブル回路１１から終段の単位デスクランブル回路１４まで直列接続している。
【００３８】
最初段の単位デスクランブル回路１１の入力端Ａは入力端子ＤＩに接続され、出力端Ｃはセレクタ２１の入力端Ｅに接続され、セレクタ２１の出力端Ｆは、出力端子ＴＤＯと単位デスクランブル回路１２のフィードバック入力端Ｂに接続される。
【００３９】
単位デスクランブル回路１２の入力端Ａは入力端子ＤＩに接続され、出力端Ｃはセレクタ２２の入力端Ｅに接続され、セレクタ２２の出力端Ｆは、出力端子ＴＤＯと単位デスクランブル回路１３のフィードバック入力端Ｂに接続される。
【００４０】
単位デスクランブル回路１３の入力端Ａは入力端子ＤＩに接続され、出力端Ｃはセレクタ２３の入力端Ｅに接続され、セレクタ２３の出力端Ｆは、出力端子ＴＤＯと単位デスクランブル回路１４のフィードバック入力端Ｂに接続される。
【００４１】
最終段の単位デスクランブル回路１４の入力端Ａは入力端子ＤＩに接続され、出力端Ｃはセレクタ２４の入力端Ｅに接続され、セレクタ２４の出力端Ｆは出力端子ＴＤＯと、上記のように、Ｆ／Ｆ３４の入力端Ｇに接続される。
【００４２】
次に、図１を参照して本実施の形態の動作について説明すると、まず、入力端子ＴＤＩには、１クロック毎に４バイト（３２ビット）の入力パラレルデータＤＩビット３１〜０（以下ビット３１：０等と記述）が入力する。この４バイトのパラレルデータＤＩビット３１：０は、１バイト分ずつ、すなわち、ＤＩビット３１：２４（以下バイトＤＩ３）、ＤＩビット２３：１６（以下バイトＤＩ２）、ＤＩビット１５：８（以下バイトＤＩ１）、及びＤＩビット７：０（以下バイトＤＩ０）の時系列順で供給され、それぞれ、単位デスクランブル回路１１，１２，１３，１４の各々の入力端Ａに入力する。
【００４３】
有効信号Ｖ３：０は、４バイトのパラレル入力データＤＩビット３１：０（バイトＤＩ３：０）に付随する信号であり、このパラレル入力データバイトＤＩ３：０のデータの有効／無効を示す信号である。このうち、有効信号Ｖ３は、ＤＩビット３１：２４（バイトＤＩ３）の有効／無効信号で“１”が有効データを“０”が無効データをそれぞれ意味する。以下同様に、有効信号Ｖ２は、バイトＤＩ２の有効信号、有効信号Ｖ１は、バイトＤＩ１の有効信号、有効信号Ｖ０は、バイトＤＩ０の有効信号である。
【００４４】
有効信号Ｖ３：０の全てが有効（“１”）である場合、単位デスクランブル回路１１〜１４の各々は、それぞれ、入力バイトＤＩ３：０の各々をデスクランブル処理し、対応するセレクタ２１〜２４の出力端Ｆから出力バイトＤＯ３〜ＤＯ０の各々を出力する。これら出力バイトＤＯ３〜ＤＯ０をパラレル化して出力端子ＴＤＯからパラレル出力バイトＤＯ３：０（出力パラレルデータＤＯビット３１：０）を出力する。
【００４５】
セレクタ２１〜２４は、１クロック毎の４バイトの入力バイトＤＩ３：０の内、一部のバイトが無効データであっても無効データに対する処理結果を後段の処理回路に伝達しないようにパスさせる機能を有する。これにより、４バイトの入力パラレルデータの一部に無効データがあっても、パラレル処理が可能となる。
【００４６】
また、最終段の単位デスクランブル回路１４のセレクタ２４の出力バイトＤＯ０はＦ／Ｆ３４に供給され、Ｆ／Ｆ３４は出力バイトＤＯ０対応のフィードバック信号ｆｂとして初段の単位デスクランブル回路１１のフィードバック入力端Ｂに供給する。
【００４７】
ここで、デスクランブル処理は、公知のように、暗号化等の目的で送信時にスクランブル処理された受信信号をスクランブル処理前の信号系列に戻す処理である。スクランブル／デスクランブル処理の詳細については周知であり、本発明に直接関係しないので、省略する。
【００４８】
本実施の形態の４バイトパラレル処理のデスクランブル回路の構成法を模式的に説明図で示す図２を参照すると、このデスクランブル回路の構成手順は、以下の通りである。
（１）１バイト単位の処理回路、ここでは単位デスクランブル回路及びその付属回路を、パラレル処理対象とする任意のバイト数（ここでは４）分パラレルに配置する。以下の説明では、単位デスクランブル回路及びその付属回路を含め単位バイト処理回路と呼ぶ。
【００４９】
この例では、４つの単位バイト処理回路１〜４から構成され、説明の便宜上代表として単位バイト処理回路１は、単位デスクランブル回路１１と、セレクタ２１とに加えて、出力用のＦ／Ｆ３１を有する。従って、セレクタ２１の出力端ＦはＦ／Ｆ３１の入力端Ｇに接続し、Ｆ／Ｆ３１の出力端Ｈは出力端子ＴＤＯに接続するとともに単位デスクランブル回路１１のフィードバック入力端Ｂに接続しフィードバック経路を構成している。
（２）単位バイト処理回路１のフィードバック経路を構成するＦ／Ｆ３１の出力端Ｈを単位デスクランブル回路１１のフィードバック入力端Ｂから切り離し、この出力端Ｈを次段の単位処理回路２の単位デスクランブル回路１２のフィードバック入力端Ｂに接続する。
（３）以下同様に、単位バイト処理回路２のフィードバック経路のＦ／Ｆ３２の出力端Ｈを単位デスクランブル回路１２のフィードバック入力端Ｂから切り離し、この出力端Ｈを次段の単位処理回路３の単位デスクランブル回路１３のフィードバック入力端Ｂに接続し、単位バイト処理回路３のフィードバック経路のＦ／Ｆ３３の出力端Ｈを単位デスクランブル回路１３のフィードバック入力端Ｂから切り離し、この出力端Ｈを最終段の単位処理回路４の単位デスクランブル回路１４のフィードバック入力端Ｂに接続する。
（４）最終段の単位処理回路４のフィードバック経路のＦ／Ｆ３４の出力端Ｈを最前段の単位バイト処理回路１の単位デスクランブル回路１１のフィードバック入力端Ｂに接続する。
（５）単位バイト処理回路１〜３の各々のＦ／Ｆ３１〜Ｆ／Ｆ３３を削除し、また、単位バイト処理回路４のセレクタ２４の出力端Ｆを出力端子ＴＤＯに接続し、Ｆ／Ｆ３４の出力端Ｈから出力端子ＴＤＯへの配線を削除する。
【００５０】
このように構成することにより、本実施の形態のデスクランブル回路は、１クロックで入力した４バイト入力バイトＤＩ３：１をパラレル処理した４バイト出力バイトＤＯ３：１を出力する。
【００５１】
また、上記手順により、デスクランブル回路のみでなく任意機能の単位バイト処理回路を、任意のパラレル処理バイト数に拡張できる。
【００５２】
すなわち、単位バイト処理回路として、任意の機能の演算回路、例えば、スクランブル回路／デスクランブル回路、シンドローム演算等や、シーケンサ制御回路に対し適用できる。
【００５３】
基本的には、１バイト単位の処理回路である単位バイト処理回路を任意のパラレル処理バイト数（ｎ）分カスケードに接続する構成を有しており、最終段の単位バイト処理回路から、１クロックで処理したｎバイト処理の結果を出力する。この結果を、次クロックの処理にフィードバックすることによりｎバイトのパラレル処理が実現できる。
【００５４】
また、各単位バイト処理回路の後段に接続しているセレクタは、上述したように、１クロック毎に入力されるｎバイトのパラレルデータの内、一部のバイトが無効データであっても無効データに対する処理結果を後段の処理回路に伝達しないようにパスさせる機能を持つ。これにより、ｎバイトの入力パラレルデータの一部に無効データがあっても、従来必要としたデータ整列用のシフト処理回路を設ける必要がなくパラレル処理が可能となる。従って、データ処理の高速化を容易に図ることができる。
【００５５】
さらに、従来例と比較して回路素子数を削減できる。以下にその詳細を説明すると、従来技術で説明した、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ：非同期伝送モード）セルにおける剰余演算に使うパラレル処理であるＣＲＣ（Ｃｙｃｌｉｃ  Ｒｅｄｕｎｄａｎｓｙ  Ｃｈｅｃｋ：巡回冗長検査）演算の生成多項式Ｇ（ｘ）＝Ｘ8＋Ｘ2＋Ｘ＋１の処理を例として、本発明のパラレル処理回路を適用した場合のＣＲＣ演算回路の所要ゲート数を算出する。
【００５６】
次に、本発明の第２の実施の形態のＣＲＣ演算回路を図１と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図３（Ａ）を参照すると、この図に示す本実施の形態の４バイトのＣＲＣ演算回路の前述の第１の実施の形態との相違点は、単位デスクランブル回路１１，１２，１３，１４の代わりに基本的な１バイト処理のＣＲＣ演算回路である単位ＣＲ演算部７１〜７４を備えることである。
【００５７】
従来技術と比較のため、最終段の単位バイトＣＲＣ処理回路をブロックで示す図３（Ｂ）を参照すると、下記論理式で動作し１バイト単位でＣＲＣ演算を行う単位ＣＲＣ演算部７４と、Ｆ／Ｆ３１とを備える。なお、説明の便宜上、この図及び以下の説明では、有効信号Ｖ０が有効状態“１”であるものとしてセレクタ２４を省略する。
【００５８】
入力データをバイトＤＩ０対応のビット表示であるＤＩ７：１、出力データを同様にＤＯ７：１、ＣＲＣデータを同様にＣＲＣ７：０とし、ＤＩ７〜ＤＩ０が入力データのビット７〜ビット０を、ＤＯ７〜ＤＯ０の各々が出力データＤＯのビット７〜ビット０を、ＣＲＣ７〜ＣＲＣ０をＣＲＣデータのビット７〜ビット０をそれぞれ表し、＋をＸＯＲ演算を表すものとすると、単位ＣＲＣ演算部７４の上記論理式は以下のように表される。
ＣＲＣ７＝ＤＯ７＋ＤＩ７＋ＤＯ６＋ＤＩ６＋ＤＯ５＋ＤＩ５
ＣＲＣ６＝ＤＯ６＋ＤＩ６＋ＤＯ５＋ＤＩ５＋ＤＯ４＋ＤＩ４
ＣＲＣ５＝ＤＯ５＋ＤＩ５＋ＤＯ４＋ＤＩ４＋ＤＯ３＋ＤＩ３
ＣＲＣ４＝ＤＯ４＋ＤＩ４＋ＤＯ３＋ＤＩ３＋ＤＯ２＋ＤＩ２
ＣＲＣ３＝ＤＯ７＋ＤＩ７＋ＤＯ３＋ＤＩ３＋ＤＯ２＋ＤＩ２＋ＤＯ１＋ＤＩ１
ＣＲＣ２＝ＤＯ６＋ＤＩ６＋ＤＯ２＋ＤＩ２＋ＤＯ１＋ＤＩ１＋ＤＯ０＋ＤＩ０
ＣＲＣ１＝ＤＯ７＋ＤＩ７＋ＤＯ６＋ＤＩ６＋ＤＯ１＋ＤＩ１＋ＤＯ０＋ＤＩ０
ＣＲＣ０＝ＤＯ７＋ＤＩ７＋ＤＯ６＋ＤＩ６＋ＤＯ０＋ＤＩ０
すなわち、ＣＲＣ７、ＣＲＣ６、ＣＲＣ５、ＣＲＣ４及びＣＲＣ０の各々は５個のＸＯＲ素子を必要とし、ＣＲＣ３、ＣＲＣ２、及びＣＲＣ１の各々は７個のＸＯＲ素子を必要とする。従って、単位バイトＣＲＣ処理回路の所要排他的論理和（ＸＯＲ）素子数は、２５＋２１＝４６素子となる（ただし、論理の最適化によりもっと低減できる）。
【００５９】
よって、本実施の形態の４バイトパラレルＣＲＣ処理回路の所要ＸＯＲ素子数は、単に単位バイトＣＲＣ処理回路の所要ＸＯＲ素子数を４倍すればよいので、４６×４＝１８４素子となる。
【００６０】
従来技術では、所要ＸＯＲ素子数は３５２素子であったので、本実施の形態により約５０％のＸＯＲ素子数を削減できる。
【００６１】
次に、本発明の第３の実施の形態を図１と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図４を参照すると、この図に示す本実施の形態のパラレル処理回路はスクランブルパターン発生部に適用した例であり、前述の第１の実施の形態のデスクランブル回路との相違点は、単位デスクランブル発生回路１１，１２，１３，１４の代わりに、１バイト単位のスクランブルパターン発生処理を行う演算組み合わせ回路から成る４個の単位スクランブルパターン発生回路４１，４２，４３，４４と、セレクタ２１、２２，２３，２４の各々の出力と入力バイトＤＩ３，バイトＤＩ２，バイトＤＩ２，バイトＤＩ１，バイトＤＩ０の各々とを加算し出力バイトＤＯ３：０を生成する加算回路５１，５２，５３，５４とを備えることである。
【００６２】
単位スクランブルパターン発生回路４１，４２，４３，４４の各々は、入力端としてフィードバック入力端Ｂのみを有する。
【００６３】
上記以外は第１の実施の形態と同様である。
【００６４】
次に、本発明の第４の実施の形態を図１と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図５を参照すると、この図に示す本実施の形態のパラレル処理回路は入力データのバイト列をシーケンサにて制御するシーケンス制御回路に適用した例であり、前述の第１の実施の形態のデスクランブル回路との相違点は、単位デスクランブル発生回路１１，１２，１３，１４の代わりに、１バイト単位の状態遷移制御によりシーケンス制御を行う単位シーケンス制御回路６１，６２，６３，６４を備えることである。
【００６５】
単位シーケンス制御回路６１，６２，６３，６４の各々には、データ入力端Ａとフィードバック入力端Ｂに加えて、シーケンス制御の各状態遷移のための状態遷移条件を制御する状態遷移制御信号ＳＴ３，ＳＴ２，ＳＴ１，ＳＴ０の各々の入力端Ｊを有する。
【００６６】
図５を参照して本実施の形態の動作について説明すると、単位シーケンス制御回路６１，６２，６３，６４の各々は、入力データバイト３：０の各バイト毎の状態遷移制御信号ＳＴ３，ＳＴ２，ＳＴ１，ＳＴ０の各々の供給を受け、パラレル入力データバイト３：０の各バイトとその状態が１対１で対応するように、状態信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１，ＳＥＱ０の各々を出力する。
【００６７】
このように本演算回路のみならず、入力データ列をシーケンサにより制御するシーケンス制御回路に実施の形態のパラレル処理を適用することにより、単位シーケンス制御回路を容易にパラレル処理化できる。
【００６８】
次に、本発明の第５の実施の形態を図５と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図６を参照すると、この図に示す本実施の形態のパラレル処理回路は第４の実施の形態と同様にシーケンス制御回路に適用した例であり、前述の第４の実施の形態のシーケンス制御回路との相違点は、第３の実施の形態の出力である状態信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１，ＳＥＱ０を総括した未来状態信号ＳＥＱＦに加えて、現在の状態を示す状態信号ＳＥＱＣ３，ＳＥＱＣ２，ＳＥＱＣ１，ＳＥＱＣ０を総括した現在状態信号ＳＥＱＣを出力するよう出力回路を構成したことである。
【００６９】
第４の実施の形態のシーケンス制御回路は、未来状態信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１，ＳＥＱ０しか出力していない。よって、状態が遷移したことを検出して制御する場合には適用できない。
【００７０】
本実施の形態では、未来状態信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１，ＳＥＱ０＝ＳＥＱＦに加えて、単位シーケンス制御回路６１，６２，６３，６４の各々へのフィードバック信号に対応する現在状態信号ＳＥＱＣ０，ＳＥＱＣ３，ＳＥＱＣ２，ＳＥＱＣ１＝ＳＥＱＣを出力する。
【００７１】
状態信号ＳＥＱＣ３，ＳＥＱＣ２，ＳＥＱＣ１は状態信号ＳＥＱ３，ＳＥＱ２，ＳＥＱ１の各々と同一の信号であり、ＳＥＱＣ０はフィードバック信号ｆｂと同一の信号である。
【００７２】
よって、状態が遷移したことは、現在状態信号ＳＥＱＣと、未来状態信号ＳＥＱＦの変化で検出することが可能になる。
【００７３】
【発明の効果】
以上説明したように、本発明のパラレル処理回路及びその構成方法は、第１〜第ｎ−１の単位バイト処理回路の各々が、１バイト単位の予め定めた通信処理を行う演算組み合わせ回路から成り、少なくともフィードバック信号が１バイト単位で入力するフィードバック入力端と処理結果を１バイト単位の単位バイト処理出力として出力する出力端とを有する第１〜第ｎ−１の単位バイト通信処理回路の各々を備え、第ｎの単位バイト処理回路が、第ｎの単位バイト通信処理回路と第ｎの単位バイト処理出力を１クロック分遅延させるフリップフロップとを備え、第１の単位バイト処理回路を初段として前記第ｎの単位バイト処理回路までのフィードバック経路をカスケード接続してパラレル処理回路を構成してるため、任意機能の単位バイト処理回路を、容易に任意のバイト数のパラレル処理回路に変換することができるという効果がある。
また、入力パラレルデータの一部に無効データがあっても、データ整列用のシフト処理回路を設けることなく実現でき、結果として、データ処理の高速化が可能となるという効果がある。
【００７４】
また、回路素子数を削減できるという効果がある。
【図面の簡単な説明】
【図１】本発明のパラレル処理回路の第１の実施の形態のデスクランブル回路を示すブロック図である。
【図２】本実施の形態のパラレル処理回路の構成方法を示す説明図である。
【図３】本発明のパラレル処理回路の第２の実施の形態のＣＲＣ処理回路の一例を示すブロック図である。
【図４】本発明のパラレル処理回路の第３の実施の形態のスクランブルパターン発生回路の一例を示すブロック図である。
【図５】本発明のパラレル処理回路の第４の実施の形態のシーケンス制御回路の一例を示すブロック図である。
【図６】本発明のパラレル処理回路の第５の実施の形態のシーケンス制御回路の一例を示すブロック図である。
【図７】従来のパラレル処理回路の一例を示すブロック図である。
【図８】図７の並列ＣＲＣ演算部の詳細を示すブロック図である。
【図９】図８のＡＮＤ−ＸＯＲ部の詳細を示すブロック図である。
【符号の説明】
１〜４    単位バイト処理回路
１１〜１４    単位デスクランブル回路
２１〜２４    セレクタ
３１〜３４    Ｆ／Ｆ
４１〜４４    単位スクランブルパターン発生回路
５１〜５４    加算回路
６１〜６４    単位シーケンス制御回路
７１〜７４    単位ＣＲＣ演算部
１００    ＣＲＣ計算用データ格納部
２００    ブロックデータ設定部
３００    並列ＣＲＣ演算部
４００    入力データシフト部
５００    フリップフロップ
Ｅ１〜Ｅｍ    ＡＮＤ−ＸＯＲ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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