(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記基板上に設けられたゲート絶縁膜及びゲート絶縁膜上のゲート電極と、前記ゲート電極及びゲート絶縁膜と隣り合い前記基板に達するトレンチと、前記トレンチ内に埋め込まれた素子分離用の物質とを具備し、
前記物質は第１の物質と、それ以外の第２の物質を含み、前記第２の物質は前記トレンチ内の前記ゲート絶縁膜より下方部に位置し、前記第２の物質中の不純物に対するバリア材料である前記第１の物質は前記トレンチ内の上方部に位置し、直接または酸化膜からなる第３の物質を介して前記ゲート絶縁膜に接していることを特徴とする半導体装置。
【請求項２】
半導体基板と、前記基板に設けられた素子分離用の物質が埋め込まれたトレンチと、前記トレンチ相互間の基板上に設けられたゲート絶縁膜及びその上のゲート電極を含む素子を複数配列してなるアレイ部を具備し、
前記物質は第１の物質と、それ以外の第２の物質を含み、前記第２の物質は前記トレンチ内の前記ゲート絶縁膜より下方部に位置し、前記第２の物質中の不純物に対するバリア材料である前記第１の物質は前記トレンチ内の上方部に位置し、直接または酸化膜からなる第３の物質を介して前記ゲート絶縁膜に接していることを特徴とする半導体装置。
【請求項３】
前記第３の物質は、前記半導体基板をシリコン基板としたとき、前記トレンチと隣り合う前記シリコン基板、ゲート絶縁膜およびゲート電極の積層構造を熱酸化することで生成した酸化膜であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１の物質が前記ゲート絶縁膜およびその近傍のゲート電極側面部と基板部分に直接または前記第３の物質を介して接しており、前記第２の物質は少なくとも第１の物質を介して前記ゲート絶縁膜およびゲート電極に対向していることを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記第１の物質は、耐酸化性材料であることを特徴とする請求項１，２，４のいずれか記載の半導体装置。
【請求項６】
前記第１の物質がシリコンナイトライド、前記第２の物質がシリコンオキサイドであることを特徴とする請求項１，２，４のいずれか記載の半導体装置。
【請求項７】
前記第１の物質がオキシナイトライド、前記第２の物質がシリコンオキサイドであることを特徴とする請求項１，２，４のいずれか記載の半導体装置。
【請求項８】
前記アレイ部は不揮発性半導体記憶装置のセルアレイを構成しており、前記ゲート電極を前記セルアレイの浮遊ゲート電極とし、この浮遊ゲート電極の側面部の少なくとも一部は、層間の絶縁膜を介して前記セルアレイの制御ゲート電極に覆われていることを特徴とする請求項２記載の半導体装置。
【請求項９】
前記浮遊ゲート電極の側面部から前記ゲート絶縁膜およびその近傍の基板に亘る部分が、前記層間の絶縁膜を介して前記セルアレイの制御ゲート電極に覆われていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
半導体基板上にゲート絶縁膜及び浮遊ゲート電極となる部材を形成する工程と、
前記ゲート絶縁膜、浮遊ゲート電極となる部材、及び前記半導体基板にトレンチを形成する工程と、
前記トレンチ内壁を酸化することにより第１の物質をトレンチ内壁に形成する工程と、
前記トレンチの前記ゲート絶縁膜より下方部に素子分離用の第２の物質を形成する工程と、
前記第２の物質の上方部で前記トレンチ内壁の少なくともゲート絶縁膜と浮遊ゲート電極の側面部を含む領域に前記第２の物質中の不純物に対するバリア材料である第３の物質を形成する工程と
を具備したことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第３の物質が耐酸化性の材料であり、前記第２の物質で埋め込み形成する工程は、前記トレンチ内に堆積された前記第２の物質に対し、酸化雰囲気中、８００℃〜１０００℃の温度で熱工程を加える処理を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、埋め込み素子分離を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図３９は、従来の埋め込み素子分離を用いた不揮発性半導体記憶装置のメモリセルの断面図である。シリコン基板９０１上にトレンチ９０２が形成され、その中に絶縁物質９０３が埋め込まれており、これが素子分離となっている。
【０００３】
シリコン基板９０１上には、トンネル絶縁膜と呼ばれる薄い酸化膜（トンネル酸化膜）９０４が形成され、その上に浮遊ゲート電極９０５が形成されている。浮遊ゲート電極９０５上には、ＳｉＯ２  ／Ｓｉ３  Ｎ４  ／ＳｉＯ２  積層膜（ＯＮＯ膜）９０６が形成され、その上に絶縁物質９０３上を含んで連続的に制御ゲート電極９０７が形成されている。トレンチ９０２内の絶縁物質９０３は、その上部が浮遊ゲート電極９０５の側部と接触するに至るまでトレンチ９０２内に埋め込まれている。
【０００４】
従来、トレンチ９０２内の絶縁物質９０３は、ＴＥＯＳ（ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ  ）やＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）などのシリコン酸化膜系の単一の物質が使用されていた。この埋め込まれたシリコン酸化膜系単一物質（９０３）は、基板に直接、もしくは基板を直接酸化したシリコン酸化膜を介在させて、トンネル酸化膜９０４、および浮遊ゲート電極であるポリシリコン層（９０５）の側面部に接している構造となっている。
【０００５】
従来型のメモリセルの製造方法を図４０（ａ）〜（ｅ）を用いて説明する。
【０００６】
まず、図４０（ａ）に示すように、Ｐ型シリコン基板９０１の表面を酸化する（酸化膜９１１）。ここで各種のウェル、チャネルインプランテーション（チャネル領域の形成）を行う。次いで酸化膜９１１を除去し、周辺回路のゲート絶縁膜およびトンネル絶縁膜（トンネル酸化膜９０４）を形成する。次に、浮遊ゲート電極となるポリシリコン（９０５）、さらにマスク材となる窒化シリコン膜９１２を堆積し、図示しないレジストを塗布しパターニングを行う。次に、図４０（ｂ）に示すように、図示しないレジストパターンをマスクにして窒化シリコン膜９１２、ポリシリコン９０５、トンネル酸化膜９０４を順次エッチングし、さらに露出したシリコン基板９０１をエッチングし、これにより、基板にトレンチ９０２を形成する。次いで、図示しないレジストパターンを剥離する。
【０００７】
次に、図４０（ｃ）に示すように、トレンチ９０２の内壁表面を酸化する（酸化膜９１３）。次いで、基板の上方にたとえばＴＥＯＳなどのシリコン酸化膜を堆積する。この工程により、トレンチ９０２内は一種類の絶縁物質９０３、すなわちシリコン酸化膜９０３で埋め込まれる。
【０００８】
次いで、図４０（ｄ）に示すように、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ  ）の技術を用いて、シリコン酸化膜９０３の表面を平坦にする。酸化膜９０３はたとえば窒化シリコン膜９１２の表面が露出されるまで削られ、トレンチ９０２の内部を埋め込む形状にされる。
【０００９】
最後に、図４０（ｅ）に示すように、マスク材としての窒化シリコン膜９１２を除去して素子分離が完成する。この後、不揮発性半導体記憶装置であれば、ＯＮＯ膜、制御ゲート電極となるポリシリコン層などが堆積された後、ゲート形状にパターニングされてメモリセルが形成される。
【００１０】
【発明が解決しょうとする課題】
従来のメモリセルでは、埋め込み材であるシリコン酸化膜は、ゲート絶縁膜及びゲート電極の各部分に直に接している。あるいは、熱酸化した膜（酸化膜９１３）を介してシリコン基板、ゲート電極であるポリシリコン、ゲート絶縁膜に接していた。すなわち、埋め込み材は、トレンチ底部からゲート絶縁膜あるいはゲート電極に至るトレンチ内壁近傍に亘って、シリコン酸化膜系単一物質である。
【００１１】
このため、埋め込み材を構成している酸化膜中の不純物、例えば水素や金属などが容易にトンネル酸化膜およびゲート電極／ゲート絶縁膜界面へ拡散し、これらの不純物がトランジスタ、あるいは不揮発性メモリにおける動作の劣化を招く恐れがある。
【００１２】
また、上記埋め込み材を構成している酸化膜中の不純物が素子近傍の基板の表面に拡散し、これがトランジスタ、メモリセルの拡散層のジャンクションリーク特性を劣化する原因ともなっていた。このジャンクションリーク特性の劣化は、メモリセル特性の劣化を意味する。
【００１３】
この発明は、上記の事情を考慮したものであり、その課題は、埋め込み素子分離においてトレンチ内に埋め込まれる絶縁物質を工夫して、ゲート絶縁膜（不揮発性メモリでいうトンネル酸化膜）、ゲート電極、素子周辺のシリコン基板への不純物の拡散を減少させることである。
【００１４】
【課題を解決するための手段】
この発明の半導体装置は、半導体基板と、前記基板上に設けられたゲート絶縁膜及びゲート絶縁膜上のゲート電極と、前記ゲート電極及びゲート絶縁膜と隣り合い前記基板に達するトレンチと、前記トレンチ内に埋め込まれた素子分離用の物質とを具備し、前記物質は第１の物質と、それ以外の第２の物質を含み、前記第２の物質は前記トレンチ内の前記ゲート絶縁膜より下方部に位置し、前記第２の物質中の不純物に対するバリア材料である前記第１の物質は前記トレンチ内の上方部に位置し、直接または酸化膜からなる第３の物質を介して前記ゲート絶縁膜に接していることを特徴とする。
さらに、この発明の半導体装置は、半導体基板と、前記基板に設けられた素子分離用の物質が埋め込まれたトレンチと、前記トレンチ相互間の基板上に設けられたゲート絶縁膜及びその上のゲート電極を含む素子を複数配列してなるアレイ部を具備し、前記物質は第１の物質と、それ以外の第２の物質を含み、前記第２の物質は前記トレンチ内の前記ゲート絶縁膜より下方部に位置し、前記第２の物質中の不純物に対するバリア材料である前記第１の物質は前記トレンチ内の上方部に位置し、直接または酸化膜からなる第３の物質を介して前記ゲート絶縁膜に接していることを特徴とする。
【００１５】
この発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜及び浮遊ゲート電極となる部材を形成する工程と、前記ゲート絶縁膜、浮遊ゲート電極となる部材、及び前記半導体基板にトレンチを形成する工程と、前記トレンチ内壁を酸化することにより第１の物質をトレンチ内壁に形成する工程と、前記トレンチの前記ゲート絶縁膜より下方部に素子分離用の第２の物質を形成する工程と、前記第２の物質の上方部で前記トレンチ内壁の少なくともゲート絶縁膜と浮遊ゲート電極の側面部を含む領域に前記第２の物質中の不純物に対するバリア材料である第３の物質を形成する工程とを具備したことを特徴とする。
【００１６】
この発明によれば、トレンチ素子分離においてトレンチ内に埋め込まれる絶縁物質を複数にし、不純物のバリア性が高い物質とそうでない物質を組み合わせることによって、ゲート絶縁膜（不揮発性メモリでいえばトンネル酸化膜）、ゲート電極、およびシリコン基板への不純物の拡散を減少させる。また、一部の構成は、加えて、埋め込み材のエッチングレートを下げると共に、つなぎ目の形状を良くする熱工程を酸素雰囲気中で信頼性よく実行できるような構成にする。
【００１７】
【発明の実施の形態】
本発明を、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルを例にとって説明する。
図１において、（ａ）は、この発明の第一の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図、（ｂ）は（ａ）の１Ｂ−１Ｂ断面図、（ｃ）は（ａ）の１Ｃ−１Ｃ断面図である。シリコン基板１上には、トレンチ素子分離３によって分離された素子領域４が形成されている。ここでは、トレンチ素子分離３によってストライプ状にメモリセルの素子領域４が形成されている。素子領域４において、ソース，ドレイン拡散層９の間のチャネル領域上にはゲート絶縁膜５を介在させて浮遊ゲート電極ＦＧとなる導体層６が形成されている。浮遊ゲート電極ＦＧ（６）上には層間の絶縁膜７を介在させて制御ゲート電極ＣＧとなる導体層８が形成されている。この制御ゲート電極ＣＧ（８）は、ストライプ状の素子領域４と交差する方向に連続して形成されている（図１（ｂ）参照）。この例では８本の制御ゲート電極ＣＧ１〜８それぞれに対応して設けられた浮遊ゲートＦＧを有する積層ゲート構造のメモリセルを１つのメモリセルユニットとしている。メモリセルユニットの一端は、選択ゲートＳＧ１を介在させてビット線コンタクトとなるドレインＤにつながり、メモリセルユニットの他端は、選択ゲートＳＧ２を介在させて拡散ソース線Ｓにつながる（図１（ｃ）参照）。なお、図１（ｃ）には、層間絶縁膜１０を介してビット線コンタクトＤに接続されるビット線ＢＬを図示しているが、図１（ａ）ではビット線コンタクトＤを示すのみとしている。
【００１８】
上記図１（ｂ）を用いて、この発明の第一の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭが有するメモリセルの基本的な構造を説明する。トレンチの形成されたシリコン基板１上に、トレンチ形成前に形成されたゲート絶縁膜（トンネル絶縁膜またはトンネル酸化膜）５、その上に、浮遊ゲート電極ＦＧ（６）が積層しており、これら積層構造のトレンチ側の側面は、熱酸化により酸化されている（物質Ｘ）。この外側に、第一の埋め込み材となる物質Ａがある。
【００１９】
図２、図３は、図１（ｂ）の点線で囲んだ部分を拡大して示す断面図である。第二の埋め込み材となる物質Ｂは、物質Ａの外側にあり、ゲート絶縁膜（トンネル絶縁膜）５や浮遊ゲート電極６、シリコン基板１とは、物質Ａを介してのみ対向している。そのため、物質Ｂ中の不純物がトンネル絶縁膜５に拡散しようとするときは、必ず物質Ａ内を通過しなければならない。ここで物質Ａに、不純物拡散性が低い物質、たとえば窒化シリコンを適用すれば、物質Ｂ中の不純物がトンネル絶縁膜５等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。
【００２０】
また、物質Ａは必ずしも堆積膜である必要はなく、物質Ｘの一部をオキシナイトライド化したものに置き換えることでも、前記と同様の効果が得られる。これを示す構成が図３である。
【００２１】
いずれにしても、上記物質Ａと物質Ｂがトレンチ素子分離の埋め込み材として存在し、上述した相互の位置関係と、相互の物質の関係を提供することにより、メモリセルの特性劣化の要因となる不純物拡散の悪影響を大幅に減じる。この作用は、後述する浮遊ゲートあるいは制御ゲート電極の形状が異なる構成でも同様の効果を発揮するものである。以降、この発明の各実施形態は、この図１（ａ）の１Ｂ−１Ｂ断面と同様な部分を有するメモリセル断面構造により説明をしていく。
【００２２】
図４はこの発明の第二の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶縁膜付近の構造は、図２と同じであるが、さらに物質Ａは、トレンチの内壁全体に、直接または熱酸化膜を介して堆積されている。このため、物質Ｂは、浮遊ゲート電極６、トンネル絶縁膜５、シリコン基板１のいずれに対しても、物質Ａを介してのみ対向している。そのため、物質Ｂ中の不純物がトンネル絶縁膜５、浮遊ゲート電極６およびシリコン基板１に拡散しようとするときは、必ず物質Ａ内を通過しなければならない。
【００２３】
ここで物質Ａに、不純物拡散性が低い物質、たとえば窒化シリコンあるいはオキシナイトライドを適用すれば、物質Ｂ中の不純物がトンネル絶縁膜等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。また、物質Ｂ中の不純物がシリコン基板に拡散する効率も低くなるので、ジャンクションのリーク量を減らす効果も期待できる。
【００２４】
次に、図５〜図９を用いて、上記第二の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製造方法を工程順に説明する。
まず、図５に示すように、Ｐ型シリコン基板１の表面を酸化し、各種のウェル、チャンネルインプランテーション（チャネル領域の形成）を行う。次いで上記酸化した膜を除去し、周辺回路のゲート酸化膜およびトンネル絶縁膜５（酸化膜）を形成する。次に、浮遊ゲートとなる導体層６例えばポリシリコンを形成し、さらにその上にマスク材となる窒化シリコン膜５１を堆積し、その上にレジストを塗布しパターニングを行う（図示せず）。次に、レジストパターンをマスクにして窒化シリコン膜５１、ポリシリコン膜（６）、酸化膜（５）を順次エッチングし、さらに露出したシリコン基板１をエッチングし、トレンチを基板に形成する。次いで、レジストパターンを剥離する。
【００２５】
次に、図６に示すように、トレンチの内壁表面を酸化する（物質Ｘ）。次いで、たとえば窒化シリコンなどの物質Ａを埋め込みトレンチ内に一様に堆積する。次いで、図７に示すように、この物質Ａの上方にたとえばＴＥＯＳなどの物質Ｂを堆積する。この工程により、トレンチ内は二種類の物質で埋め込まれ、物質Ｂはトンネル酸化膜（５）には直接接していない。
【００２６】
この物質Ｂを堆積した後、平坦化によりポリシリコンを露出させる前に８００℃〜１０００℃程度の熱工程を所定時間加え、これにより、物質Ｂの焼き鈍し、いわゆるデンシファイを行う。この際、先の物質Ａに、酸化剤が通りにくい耐酸化性の物質、例えば窒化シリコンを用いると、この熱工程においてシリコン基板１の酸化や結晶欠陥を招くことなく、従来の構造では適応不可能であった酸化雰囲気を適用できる。
【００２７】
こうして、酸化雰囲気でデンシファイを行うことにより、埋め込み材の対ウェット処理エッチングレートが下がり、また埋め込み材のつなぎ目もふさがり易くなるため、トレンチにおける埋め込み形状が良くなる。
【００２８】
次に、図８に示すように、ＣＭＰの技術で用いるポリッシングなどにより、埋め込み絶縁膜を平坦化し、その後マスク材（窒化シリコン膜５１）を剥離して浮遊ゲート（６）を露出させる。その後、埋め込み絶縁膜のエッチバック、層間の絶縁膜（ＯＮＯ膜）７の形成、制御ゲートとなる導体層８の形成などを経て、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルが完成する（図９）。
【００２９】
ここで、図８までの工程は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルに限定される製造方法ではなく、ＮＯＲ型ＥＥＰＲＯＭ、ＤＩＮＯＲ型ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭのメモリセルやさらにはＭＯＳ（ＭＩＳ）構造のトランジスタ一般の製造方法といえる。すなわち、この発明の構成により、ＭＯＳ（ＭＩＳ）構造を有する半導体装置において、物質Ｂ中の不純物が酸化膜（５）等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。また、物質Ｂ中の不純物がシリコン基板に拡散する効率も低くなるので、ジャンクションのリーク量を減らす効果も期待できる。
【００３０】
あるいは、次のような製造方法も考えられる。物質Ａにオキシナイトライドを使用する場合は、図６の工程まで終了後、トレンチ側面の酸化膜（物質Ｘ）のオキシナイトライド化を行う。次いで、図１０のように物質Ｂを堆積する。後は、前記の実施例と同じである。
【００３１】
図１１は、この発明の第三の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶縁膜（５）付近の構造は、図２と同じような条件であり、物質Ａは、浮遊ゲート電極（６）の側壁全体に、直接または熱酸化膜（物質Ｘ）を介して堆積されている。しかし、シリコン基板１と接する大部分には物質Ａは存在しない。一方、物質Ｂは、浮遊ゲート（６）、トンネル絶縁膜（５）のいずれに対しても、物質Ａを介してのみ対向している。そのため、物質Ｂ中の不純物がトンネル絶縁膜（５）、浮遊ゲート（６）に拡散しようとするときは、必ず物質Ａ内を通過しなければならない。ここで物質Ａに、不純物拡散性が低い物質、たとえば窒化シリコンを適用すれば、物質Ｂの不純物がトンネル絶縁膜（５）等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。
【００３２】
次に、図１２〜図１５を用いて、上記第三の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製造方法を工程順に説明する。
【００３３】
まず、前記図５、図６の工程順を経る。次に、内壁表面が酸化されたトレンチに関し、物質ＢたとえばＴＥＯＳなどを堆積する。この後、図１２に示すように、全面エッチングをすることにより、物質Ｂの埋め込み高さを、トンネル酸化膜（５）の位置より少し下方側の、シリコン基板１にかかるところまでエッチングにより調節する。
【００３４】
次に、図１３に示すように、たとえば窒化シリコンなどの物質Ａを埋め込みトレンチ内に一様に堆積する。そして、全面エッチングバックによる側壁残しエッチングを行い、浮遊ゲート（６）及びトンネル絶縁膜（５）の側壁部に物質Ａが残る構造にする。この後に、再び物質Ｂを全面に堆積する。
【００３５】
次に、図１４に示すようにポリッシングなどにより埋め込み絶縁膜を平坦化し、その後マスク材を剥離して浮遊ゲート（６）を露出させる。その後、埋め込み絶縁膜のエッチバック、ＯＮＯ膜形成、制御ゲート堆積などを経て、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルが完成する。（図１５）
なお、ここでも図１４までの工程は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルに限定される製造方法ではなく、トランジスタ一般の製造方法といえる。すなわち、この発明の構成により、物質Ｂ中の不純物が酸化膜（５）等に拡散する効率を低くし、トランジスタ特性の劣化を防ぐことができる。また、物質Ｂ中の不純物がチャネル付近のシリコン基板に拡散する効率は、従来に比べ低くなるので、ジャンクションのリーク量を減らす効果も期待できる。
【００３６】
図１６は、この発明の第四の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。ここではトレンチ内の埋め込み材である絶縁膜が、トンネル絶縁膜（５）及び浮遊ゲート（６）にかからない下方と、トンネル絶縁膜（５）及び浮遊ゲート（６）に接する上方とで物質の種類が異なっている。この場合は、下方部にある物質が物質Ｂ、上方部にある物質が物質Ａに対応する。この構造では、第二、第三の実施形態例と同様に、物質Ｂ中の不純物がトンネル絶縁膜（５）、浮遊ゲート（６）に拡散しょうとするときは、必ず物質Ａ内を通過しなければならない。ここで物質Ａに、不純物拡散性が低い物質、たとえば窒化シリコンを適用すれば、物質中の不純物がトンネル絶縁膜（５）等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。さらに、物質Ｂ中の不純物がチャネル付近のシリコン基板（１）に拡散する効率は、従来に比べ低くなるため、ジャンクションのリーク量を減らす効果も期待できる。
【００３７】
次に、図１７を用いて、上記第四の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製造方法を工程順に説明する。
【００３８】
まず、前記図５、図６の工程順を経る。次に、内壁表面が酸化されたトレンチに関し、物質ＢたとえばＴＥＯＳなどを堆積する。この後、図１２に示すように、全面エッチングをすることにより、物質Ｂの埋め込み高さを、トンネル酸化膜（５）の位置より少し下方側の、シリコン基板１にかかるところまでエッチングにより調節する。
【００３９】
その後、たとえば窒化シリコンなどの物質Ａを埋め込みトレンチ内に一様に堆積する。次に、図１７に示すように、この物質Ａをポリッシングにより平坦化し、浮遊ゲート（６）を露出させる。これにより、平坦化が終了する。ここまでの工程は、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルに限定される製造方法ではなく、トランジスタ一般の製造方法といえる。すなわち、この発明の構成により、物質Ｂ中の不純物が酸化膜（５）等に拡散する効率を低くし、トランジスタ特性の劣化を防ぎ、また、ジャンクションのリーク量を減らす。
【００４０】
図１８は、この発明の第五の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶縁膜（５）付近の構造は図２と同様であるが、この例では、浮遊ゲート（６）側面部を覆っていたシリコン窒化膜とシリコン酸化膜が除去されており、この部分を浮遊ゲート・制御ゲート間のキャパシタンスとして使用する。このため、カップリング比を大きくしてメモリセルとしての電気的特性を改善することができる。
【００４１】
次に、図１９〜図２４を用いて、上記第五の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製造方法を工程順に説明する。
まず、図１９に示すように、シリコン基板１上に酸化膜５を形成し、次いで浮遊ゲートとなる導体層６例えばポリシリコン膜を形成し、さらにその上にマスク材となる窒化シリコン膜５１を堆積する。
【００４２】
次に、図２０に示すように、窒化シリコン膜５１上にレジストを塗布しパターニングを行う（図示せず）。次に、レジストパターンをマスクにして窒化シリコン膜５１、ポリシリコン膜（６）、酸化膜（５）を順次エッチングし、さらに露出したシリコン基板１をエッチングし、トレンチを基板に形成する。次いで、レジストパターンを剥離する。
【００４３】
次に、図２１に示すように、熱酸化を行い、トレンチの内壁表面を酸化し、シリコン酸化膜を形成する（物質Ｘ）。次いで、図２２に示すように、トレンチ内壁を覆うシリコン窒化膜を堆積する（物質Ａ）。その後、例えばＴＥＯＳ膜等の埋め込み材（物質Ｂ）でトレンチを埋め込み、その後、例えば埋め込み材をポリッシングすることにより、図２３に示されるように平坦化する。
【００４４】
次いで、図２４に示すように、シリコン窒化膜５１を除去する。その際、多少オーバーエッチングすることでマスク材となっているシリコン窒化膜５１は完全に除去され、トレンチ内壁及びゲート側面部を覆うシリコン窒化膜（物質Ａ）も後退する。次いで、浮遊ゲートとなるポリシリコン膜（６）の側面部に残るシリコン酸化膜（物質Ｘ，Ｂ）を除去するため、例えば、希フッ酸による処理を行う。このようにして、ポリシリコン層側面部分の一部の表面からシリコン酸化膜を除去する。
【００４５】
その後、層間の絶縁膜（ＯＮＯ膜）７の形成、制御ゲートとなる第２導体層８、例えばポリシリコン層形成等を行い、図１８に示されるような不揮発性半導体記憶装置のメモリセルが完成する。なお、この例では、図２３からシリコン窒化膜の除去を行ったが、この工程の前にトレンチ埋め込み材のエッチバックを行ってもよい。
【００４６】
図２５は、この発明の第六の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。ここでのＮＡＮＤ型ＥＥＰＲＯＭも前記図１８と同様な工程により製造される。ただし、図２３に示すようにトレンチ埋め込み材を平坦化した後に、図２６に示すように、トレンチ埋め込み材のエッチバックを行っている。さらにその後、シリコン窒化膜のエッチングを行うが、この例では、このときのシリコン窒化膜のエッチング量を増やして、ゲート絶縁膜及びゲート電極に接する部分よりもトレンチ内壁を覆うシリコン窒化膜をさらに後退させている。
【００４７】
その後、ポリシリコン膜（６）側面部におけるシリコン酸化膜（物質Ｘ，Ｂ）の除去、層間の絶縁膜（ＯＮＯ膜）７の形成、制御ゲートとなる第２導体層８、例えばポリシリコン層形成等を行い、図２５に示されるような不揮発性半導体記憶装置のメモリセルが完成する。
【００４８】
上記図１８の構成に関し、浮遊ゲート（６）及びその下の酸化膜（５）は、物質Ｂ（ＴＥＯＳ膜等の埋め込み材）との間に、物質Ａ（シリコン窒化膜）とそれに続く、制御ゲート（８）の層間の絶縁膜（ＯＮＯ膜）７が存在するから、物質Ｂ中の不純物が酸化膜（５）等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。
【００４９】
上記図２５の構成に関し、浮遊ゲート（６）及びその下の酸化膜（５）は、物質Ｂ（ＴＥＯＳ膜等の埋め込み材）との間に、制御ゲート（８）の層間の絶縁膜（ＯＮＯ膜）７が存在するから、物質Ｂ中の不純物が酸化膜（５）等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。
【００５０】
そして、上記図１８、図２５いずれの構成も、シリコン基板（１）と物質Ｂ（ＴＥＯＳ膜等の埋め込み材）との間に物質Ａ（シリコン窒化膜）が存在する。よって、物質Ｂ中の不純物がシリコン基板（１）に拡散する効率も低くなるので、ジャンクションのリーク量を減らす効果が期待できる。
【００５１】
また、物質Ｂを堆積した後、平坦化によりポリシリコンを露出させる前に熱工程を加えるデンシファイ処理を酸化雰囲気で実施できる。すなわち、先の物質Ａに、酸化材が通りにくい物質、例えば窒化シリコンを用いると、このデンシファイ処理における熱工程において、従来の構造では適応不可能であった酸化雰囲気を適用できる。こうして第二の実施形態でも述べたように、酸化雰囲気での熱工程を採用することにより、埋め込み材の対ウェット処理エッチングレートが下がり、また埋め込み材のつなぎ目もふさがり易くなるため、トレンチにおける埋め込み形状が良くなる。
【００５２】
図２７は、この発明の第七の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。トンネル絶縁膜（５）付近の構造は図２と同様である。この図２７の構成を前記図４と比較すると、浮遊ゲート（６）の形状が異なり、浮遊ゲート・制御ゲート間のキャパシタンスが高められていることがわかる。このため、カップリング比を大きくしてメモリセルとしての電気的特性を改善することができる。
【００５３】
次に、図２８〜図３２を用いて、上記第七の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製造方法を工程順に説明する。
まず、図２８に示すように、シリコン基板１上に酸化膜５を形成し、次いで浮遊ゲートの一部となる導体層６ａ例えばポリシリコン膜を形成し、さらにその上にマスク材となる窒化シリコン膜５１を堆積し、窒化シリコン膜５１上にレジストを塗布しパターニングを行う（図示せず）。次に、レジストパターンをマスクにして窒化シリコン膜５１、ポリシリコン膜（６ａ）、酸化膜（５）を順次エッチングし、さらに露出したシリコン基板１をエッチングし、トレンチを基板に形成する。次いで、レジストパターンを剥離する。
【００５４】
次に、図２９に示すように、熱酸化を行い、トレンチの内壁表面を酸化し、シリコン酸化膜を形成する（物質Ｘ）。次いで、トレンチ内壁を覆うシリコン窒化膜を堆積する（物質Ａ）。その後、例えばＴＥＯＳ膜等の埋め込み材（物質Ｂ）でトレンチを埋め込み、その後、窒化シリコン膜５１が完全に除去されるまで埋め込み材をポリッシングすることにより平坦化する。
【００５５】
次いで、図３０に示すように、前記平坦化した部分に再び浮遊ゲートの残りの一部となる導体層６ｂ例えばポリシリコン膜を形成し、先に作ったポリシリコン膜（６ａ）上に６ｂが積み増しされる。
【００５６】
次に、図３１に示すように、素子分離上でスリットを形成するためのマスク材となる窒化シリコン膜５２をパターニングし、浮遊ゲート６のスリットを形成する。
【００５７】
その後、図３２に示すように、窒化シリコン膜５２を除去した後、層間の絶縁膜（ＯＮＯ膜）７を形成する。次いで制御ゲートとなる第２導体層８、例えばポリシリコン層の形成等を行い、図２７に示されるような不揮発性半導体記憶装置のメモリセルが完成する。
【００５８】
上記構成によれば、上述の第２の実施形態と同様な効果が期待できる。すなわち、物質Ｂ中の不純物が酸化膜（５）等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。また、物質Ｂ中の不純物がシリコン基板（１）に拡散する効率も低くなるので、ジャンクションのリーク量を減らす効果が期待できる。また、物質Ｂを堆積した後、平坦化によりポリシリコンを露出させる前の熱処理（デンシファイ）工程において、酸化雰囲気を適用して埋め込み形状を良くすることもできる。
【００５９】
図３３は、この発明の第八の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図である。前記図２７と同様な積み増し浮遊ゲートの構造を有する。トンネル絶縁膜（５）付近の構造は、図２と同じような条件であり、物質Ａは、浮遊ゲート電極（６）の側壁全体に、直接または熱酸化膜（物質Ｘ）を介して堆積されている。しかし、シリコン基板１と接する部分には物質Ａは存在しない。一方物質Ｂは、浮遊ゲート（６）、トンネル絶縁膜（５）のいずれに対しても、物質Ａを介してのみ対向している。そのため、物質Ｂ中の不純物がトンネル絶縁膜（５）、浮遊ゲート（６）に拡散しようとするときは、必ず物質Ａ内を通過しなければならない。ここで物質Ａに、不純物拡散性が低い物質、たとえば窒化シリコンを適用すれば、物質Ｂの不純物がトンネル絶縁膜（５）等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。さらに、物質Ｂ中の不純物がチャネル付近のシリコン基板（１）に拡散する効率は、従来に比べ低くなる。よって、ジャンクションのリーク量を減らす効果も期待できる。
【００６０】
次に、図３４〜図３８を用いて、上記第八の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルの製造方法を工程順に説明する。
まず、図３４に示すように、シリコン基板１上に酸化膜５を形成し、次いで浮遊ゲートの一部となる導体層６ａ例えばポリシリコン膜を形成し、さらにその上にマスク材となる窒化シリコン膜５１を堆積し、窒化シリコン膜５１上にレジストを塗布しパターニングを行う（図示せず）。次に、レジストパターンをマスクにして窒化シリコン膜５１、ポリシリコン膜（６ａ）、酸化膜（５）を順次エッチングし、さらに露出したシリコン基板１をエッチングし、トレンチを基板に形成する。次いで、レジストパターンを剥離する。次に、熱酸化を行い、トレンチの内壁表面を酸化し、シリコン酸化膜を形成する（物質Ｘ）。次いで、物質ＢたとえばＴＥＯＳなどを堆積する。この後、全面エッチングをすることにより、物質Ｂの埋め込み高さを、トンネル酸化膜（５）の位置より少し下方側の、シリコン基板１にかかるところまでエッチングにより調節する。
【００６１】
次に、図３５に示すように、たとえば窒化シリコンなどの物質Ａを埋め込みトレンチ内に一様に堆積する。そして、全面エッチングバックによる側壁残しエッチングを行い、ポリシリコン膜（６ａ）及びトンネル絶縁膜（５）の側壁部に物質Ａが残る構造にする。この後に、再び物質Ｂを全面に堆積する。次に、ポリッシングなどによりマスク材としての窒化シリコン膜５１が完全に除去されるまで、埋め込み絶縁膜を平坦化し、浮遊ゲート（６ａ）を露出させる。
【００６２】
次いで、図３６に示すように、前記平坦化した部分に再び浮遊ゲートの残りの一部となる導体層６ｂ例えばポリシリコン膜を形成し、先に作ったポリシリコン膜（６ａ）上に６ｂが積み増しされる。
【００６３】
次に、図３７に示すように、素子分離上でスリットを形成するためのマスク材となる窒化シリコン膜５２をパターニングし、浮遊ゲート（６）のスリットを形成する。その後、図３２に示すように、窒化シリコン膜５２を除去した後、層間の絶縁膜（ＯＮＯ膜）７を形成する。次いで制御ゲートとなる第２導体層８、例えばポリシリコン層の形成等を行い、図３３に示されるような不揮発性半導体記憶装置のメモリセルが完成する。
【００６４】
上記構成によれば、前記第三の実施形態と同様な効果が得られる。すなわち、ＴＥＯＳ等の物質Ｂは、浮遊ゲート、トンネル絶縁膜のいずれに対しても、シリコン窒化膜等の緻密な膜質の物質Ａを介してのみ対向している。そのため、物質Ｂの不純物がトンネル絶縁膜等に拡散する効率を低くし、メモリセル特性の劣化を防ぐことができる。
【００６５】
【発明の効果】
以上説明したように、この発明によれば、トレンチ素子分離においてトレンチ内に埋め込まれる絶縁物質を複数にし、不純物のバリア性が高い物質とそうでない物質を組み合わせることによって、ゲート絶縁膜、ゲート電極、および基板への不純物の拡散を減少させる。また、耐酸化性材料によりトレンチ内壁面が保護される一部の構成は、シリコン基板の過剰な酸化を防ぐ構成となることから、上述の効果に加えて、埋め込み材のエッチングレートを下げると共に、つなぎ目の形状を良くする酸素雰囲気中での熱工程（埋め込み材のデンシファイ）を信頼性よく達成することができる。この結果、高信頼性の半導体装置及びその製造方法が提供できる。
【図面の簡単な説明】
【図１】（ａ）は、この発明の第一の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの平面図、（ｂ）は（ａ）の１Ｂ−１Ｂ断面図、（ｃ）は（ａ）の１Ｃ−１Ｃ断面図。
【図２】図１（ｂ）の点線で囲んだ部分を拡大して示す断面図。
【図３】図１（ｂ）の点線で囲んだ部分を拡大して示す断面図であり、図２の応用例を示す。
【図４】この発明の第二の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図。
【図５】図４の構成の製造方法の工程途中を示す第１の断面図。
【図６】図４の構成の製造方法の工程途中を示す第２の断面図。
【図７】図４の構成の製造方法の工程途中を示す第３の断面図。
【図８】図４の構成の製造方法の工程途中を示す第４の断面図。
【図９】図４の構成の製造方法の工程途中を示す第５の断面図。
【図１０】図４の構成の応用例を示しており、その製造方法の工程途中を示す断面図。
【図１１】この発明の第三の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図。
【図１２】図１１の構成の製造方法の工程途中を示す第１の断面図。
【図１３】図１１の構成の製造方法の工程途中を示す第２の断面図。
【図１４】図１１の構成の製造方法の工程途中を示す第３の断面図。
【図１５】図１１の構成の製造方法の工程途中を示す第４の断面図。
【図１６】この発明の第四の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図。
【図１７】図１６の構成の製造方法の工程途中を示す断面図。
【図１８】この発明の第五の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図。
【図１９】図１８の構成の製造方法の工程途中を示す第１の断面図。
【図２０】図１８の構成の製造方法の工程途中を示す第２の断面図。
【図２１】図１８の構成の製造方法の工程途中を示す第３の断面図。
【図２２】図１８の構成の製造方法の工程途中を示す第４の断面図。
【図２３】図１８の構成の製造方法の工程途中を示す第５の断面図。
【図２４】図１８の構成の製造方法の工程途中を示す第６の断面図。
【図２５】この発明の第六の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図。
【図２６】図２５の構成の製造方法の工程途中を示す断面図。
【図２７】この発明の第七の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図。
【図２８】図２７の構成の製造方法の工程途中を示す第１の断面図。
【図２９】図２７の構成の製造方法の工程途中を示す第２の断面図。
【図３０】図２７の構成の製造方法の工程途中を示す第３の断面図。
【図３１】図２７の構成の製造方法の工程途中を示す第４の断面図。
【図３２】図２７の構成の製造方法の工程途中を示す第５の断面図。
【図３３】この発明の第八の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの断面図。
【図３４】図３３の構成の製造方法の工程途中を示す第１の断面図。
【図３５】図３３の構成の製造方法の工程途中を示す第２の断面図。
【図３６】図３３の構成の製造方法の工程途中を示す第３の断面図。
【図３７】図３３の構成の製造方法の工程途中を示す第４の断面図。
【図３８】図３３の構成の製造方法の工程途中を示す第５の断面図。
【図３９】従来の埋め込み素子分離を用いた不揮発性半導体記憶装置のメモリセルの断面図。
【図４０】（ａ）〜（ｅ）はそれぞれ図３９の構成のメモリセルの製造方法を工程順に示す断面図。
【符号の説明】
１…シリコン基板
３…トレンチ素子分離
４…素子領域
５…ゲート絶縁膜
６…導体層（浮遊ゲート電極ＦＧ）
７…絶縁膜
８…導体層（制御ゲート電極ＣＧ）
９…ソース，ドレイン拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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