(57)【特許請求の範囲】
【請求項１】
入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングで入力データをラッチするラッチ手段を複数有し、
上記ラッチ手段が少なくとも３つ直列に接続され、
第１のラッチ手段の出力端子と第２のラッチ手段の入力端子との間に、第１の被遅延量測定回路が接続され、上記第２のラッチ手段の出力端子と第３のラッチ手段の入力端子との間に、第２の被遅延量測定回路が接続され、
上記第１ないし第３のラッチ手段に、外部でパルス幅が調整された第１のクロックパルス信号と外部から供給される２値のテスト信号との排他的論理和である第２のクロックパルス信号が上記クロック信号として入力されることを特徴とする半導体装置。
【請求項２】
上記第１のクロックパルス信号のハイレベル及びローレベルのレベル期間を調整することを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路の出荷検査に使用される半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、半導体回路の出荷検査では、実動周波数で検査を行うことが望まれている。また、近年、半導体回路は、動作周波数が４０ＭＨｚ以上の高速動作のものが要求されている。
【０００３】
一方、従来の半導体回路の検査では、この検査に使用される検査装置（以下、テスタと称する）から半導体回路に供給できるクロック信号の動作周波数が低速であり、低速動作周波数の半導体回路においては実動周波数で出荷検査を行うことができるが、動作周波数が高速の高速動作の半導体回路に対して実動周波数での出荷検査を行うことができない。
【０００４】
したがって、従来の出荷検査としては、出荷検査に使用されるテスタの能力（例えば、被検査体である半導体回路の動作周波数よりも低い周波数の駆動信号しか供給できない等の能力）や上記テスタに使用される入力ベクタの整合性等の理由により、低速での機能テストとある特定の内部パス（入力信号から出力信号まで）の遅延量観測テストとを行っている。
【０００５】
この遅延量観測テストでは、入力されるデータと、半導体回路より出力されるデータとの遅延量を観測する。この遅延量は、テスタより入力される周波数が低い場合でも高い場合でも同じであるため、上記テスタでも遅延量の観測が可能となる。
【０００６】
【発明が解決しようとする課題】
ところで、半導体回路は、ソース／ドレインの形成のためのイオン注入工程等を経て形成されるトランジスタを含んでおり、これらトランジスタの各チャネルにおける閾値電圧がばらつくこと（プロセス特性）で、高速動作回路部の動作周波数のマージン（以下、動作マージンと称する）不足が生じる。
【０００７】
したがって、上記従来の出荷検査である低速での機能テストや遅延量観測テストにおいて、合格した半導体回路であっても、プロセス起因等による動作マージン不足と認められるものが存在する虞があり、出荷する半導体回路の中に不良品が混入する虞があるという問題が生じる。
【０００８】
本発明は、上記の問題点を解決するためになされたもので、その目的は、テスタからのクロックの周波数を上げずに、低速で出荷検査を行うことで、従来の出荷検査に加えて、半導体回路の製造プロセスのばらつきの判定検査に対応できるようにし、プロセス起因等による動作マージン不足等の不良デバイスの混入を防止し得るような半導体回路の検査に用いられる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
請求項１の半導体装置は、上記の課題を解決するために、入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングで入力データをラッチするラッチ手段を複数有し、上記ラッチ手段が少なくとも３つ直列に接続され、第１のラッチ手段の出力端子と第２のラッチ手段の入力端子との間に、第１の被遅延量測定回路が接続され、上記第２のラッチ手段の出力端子と第３のラッチ手段の入力端子との間に、第２の被遅延量測定回路が接続され、上記第１ないし第３のラッチ手段に、外部でパルス幅が調整された第１のクロックパルス信号と外部から供給される２値のテスト信号との排他的論理和である第２のクロックパルス信号が上記クロック信号として入力されることを特徴としている。
【００１０】
上記の構成によれば、第１の被遅延量測定回路から出力される信号は次段の第２のラッチ手段に入力されるので、この第２のラッチ手段からの出力信号を観察することにより、第１の被遅延量測定回路の出力信号が次段のラッチ手段により正常なタイミングでラッチされたか否かが判定できる。つまり、このとき入力されたクロック信号のパルス幅において、本半導体装置のシフト動作が正常に行われたか否かが判定できる。同様に、第２の被遅延量測定回路の出力信号も次段の第３のラッチ手段により正常なタイミングでラッチされたか否かが判定できる。
【００１１】
また、請求項２の半導体装置のように、第１のクロックパルス信号のハイレベル及びローレベルのレベル期間を調整することにより、被遅延量測定回路を有する半導体装置内部の遅延量を観測することができる。このように、遅延量を観測することで、被遅延量測定回路が低速で動作マージンが不足しているか否かを判定することが可能となる。
【００１２】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図５に基づいて説明すれば、以下の通りである。
【００１３】
本実施の形態に係る半導体装置としての高速テスト容易化回路は、図１に示すように、信号の入力側から出力側に向かって直列に接続されたラッチ手段としての３つのフリップフロップ１１〜１３を有している。本高速テスト容易化回路は、入力データ信号ＤＡＴＡ、リセット信号ＲＥＳＥＴ、クロックパルス信号ＣＫ、テスト信号ＴＥＳＴが入力され、出力信号ＯＵＴが出力される。
【００１４】
入力側の初段のフリップフロップ（第１フリップフロップ）１１の入力端子Ｄには、バッファＩＢＦＣＤを介してデータ信号入力端子１４が接続されている。このデータ信号入力端子１４には、入力データ信号ＤＡＴＡが入力されるようになっている。
【００１５】
上記第１フリップフロップ１１の出力端子Ｑには、遅延素子（第１delay 素子）１５が接続され、この第１delay 素子１５は、次段のフリップフロップ（第２フリップフロップ）１２の入力端子Ｄに接続されている。即ち、第１フリップフロップ１１の出力端子Ｑから出力される出力信号は、第１delay 素子１５で遅延されて、データ信号ｎｅｔ１となり第２フリップフロップ１２の入力端子Ｄに入力される。
【００１６】
上記第２フリップフロップ１２の出力端子Ｑには、第２delay 素子１６が接続され、この第２delay 素子１６は、次段のフリップフロップ（第３フリップフロップ）１３の入力端子Ｄに接続されている。即ち、第２フリップフロップ１２の出力端子Ｑから出力される出力信号は、第２delay 素子１６で遅延されて、データ信号ｎｅｔ２となり第３フリップフロップ１３の入力端子Ｄに入力される。
【００１７】
上記第３フリップフロップ１３の出力端子Ｑには、バッファＯＢＦＩＭを介してデータ信号出力端子１７が接続されており、このデータ信号出力端子１７から出力信号ＯＵＴが出力される。
【００１８】
上記第１フリップフロップ１１〜第３フリップフロップ１３の各リセット端子Ｒには、バッファＩＢＦＣＤを介してリセット信号入力端子１８が接続されており、それぞれ周期や極性等が同じリセット信号ＲＥＳＴが入力されるようになっている。
【００１９】
また、第１フリップフロップ１１〜第３フリップフロップ１３には、クロックパルス信号ｎｅｔｃｋが供給される。
【００２０】
このクロックパルス信号ｎｅｔｃｋは、外部に設けられたテスタから供給されるクロックパルス信号ＣＫとテスト信号ＴＥＳＴとに基づいて生成される。つまり、クロック信号入力端子１９から入力されるクロックパルス信号ＣＫと、テスト信号入力端子２０から入力されるテスト信号ＴＥＳＴとがそれぞれバッファＩＢＦＣＤを介して、ゲート２１に入力され、このゲート２１において、クロックパルス信号ＣＫとテスト信号ＴＥＳＴとの排他的論理和が求められ、クロックパルス信号ｎｅｔｃｋが生成される。
【００２１】
生成されたクロックパルス信号ｎｅｔｃｋは、第３フリップフロップ１３のクロックラインに入力されると共に、１段目のインバータ（第１インバータ）２２に入力される。この第１インバータ２２にて反転されたクロックパルス信号ｎｅｔｃｋは、第２フリップフロップ１２のクロックラインに入力されると共に、２段目のインバータ（第２インバータ）２３に入力される。第２インバータ２３にて反転されたクロックパルス信号ｎｅｔｃｋは、第１フリップフロップ１１のクロックラインに入力される。
【００２２】
つまり、第２フリップフロップ１２に入力されるクロックパルス信号ｎｅｔｃｋは、第１フリップフロップ１１と第３フリップフロップ１３とに入力されるクロックパルス信号ｎｅｔｃｋの反転信号となっている。
【００２３】
上記構成の高速テスト容易化回路において、データ信号入力端子１４から入力された入力データ信号ＤＡＴＡは３つの第１フリップフロップ１１〜第３フリップフロップ１３によってラッチされると共に、２つの第１delay 素子１５・第２delay 素子１６によって遅延された後、データ信号出力端子１７を介して出力信号ＯＵＴとなり出力される。この出力信号ＯＵＴを観察することにより、高速テスト容易化回路内で正常なシフト動作が行われているか否かを判定することができる。
【００２４】
ここで、上記構成の高速テスト容易化回路におけるシフト動作について説明する。
【００２５】
図２に示す波形図は、正常なシフト動作が行われた場合のテストパターン例を示し、図３に示す波形図は、ホールド抜けした誤動作の場合のテストパターン例を示す。本説明では、正常なシフト動作を、出力信号が入力データ信号の１周期分だけシフトした場合の動作と定義する。また、シフト動作が正常か否かを判定するＡＣ評価は、図２および図３において、PATH(1) 、PATH(2) において行われるものとする。
【００２６】
尚、本高速テスト容易化回路に入力されるクロックパルス信号ＣＫのＨｉｇｈレベルのパルス幅は、テスタ側で調整される。このパルス幅の調整については、
後述する。
【００２７】
また、説明の便宜上、本高速テスト容易化回路で使用される各信号名は、図２および図３に示すように、それぞれ記号で示す。例えば、クロックパルス信号ＣＫはＣＫ、クロックパルス信号ｎｅｔｃｋはｎｅｔｃｋ、入力データ信号ＤＡＴＡはＤＡＴＡ、リセット信号ＲＥＳＥＴはＲＥＳＥＴ、テスト信号ＴＥＳＴはＴＥＳＴ、データ信号ｎｅｔ１はｎｅｔ１、データ信号ｎｅｔ２はｎｅｔ２、出力信号ＯＵＴはＯＵＴとして説明を行う。また、各信号のＨｉｇｈレベルを”Ｈ”と表記し、Ｌｏｗレベルを”Ｌ”と表記する。
【００２８】
（１）ＴＥＳＴ＝”Ｌ”の場合
初段の第１フリップフロップ１１は、ｎｅｔｃｋの立ち上がりエッジ（time＝２のｕ１,time ＝２のｕ2 ）でＤＡＴＡをラッチする。
【００２９】
このとき、図２に示すように、第１delay 素子１５による信号の遅延量ｘ１よりも、ｎｅｔｃｋの”Ｈ”パルス幅ｗ１のほうが長い場合、ｎｅｔｃｋの立ち下がりエッジ（time＝２のｄ１）で第１フリップフロップ１１の出力信号となるｎｅｔ１を第２フリップフロップ１２がラッチする。
【００３０】
そして、ｎｅｔｃｋの立ち上がりエッジ（time＝３のｕ１）で第２フリップフロップ１２の出力信号となるｎｅｔ2 を第３フリップフロップ１３がラッチする。
【００３１】
上記のように各フリップフロップによりラッチされ、データ信号出力端子１７から出力されたＯＵＴは、ＤＡＴＡよりも１周期分だけシフトした信号となっていることから、正常なシフト動作が行われたことが分かる( 図２のPATH(1))。
【００３２】
一方、図３に示すように、第１delay 素子１５による信号の遅延量ｘ２よりも、ｎｅｔｃｋの”Ｈ”パルス幅ｗ２のほうが短い場合、ｎｅｔｃｋの立ち下がりエッジ（time＝２のｄ２）で第１フリップフロップ１１の出力信号となるｎｅｔ１をラッチできず、第２フリップフロップ１２がホールド抜けとなる。
【００３３】
このとき、第３フリップフロップ１３は、ｎｅｔｃｋの立ち上がり（time＝３のｕ２）で第２フリップフロップ１２の出力信号となるｎｅｔ２をラッチするようになる。
【００３４】
上記のように第２フリップフロップ１２にてホールド抜けした場合のＯＵＴは、ＤＡＴＡよりも２周期分だけシフトした信号となっていることから、正常なシフト動作が行われていないこと、即ち誤動作したことが分かる( 図３のPATH(1))。
【００３５】
（２）ＴＥＳＴ＝”Ｈ”の場合
第１フリップフロップ１１は、ｎｅｔｃｋの立ち上がりエッジ（time＝８のｄ１，time＝８のｄ２）でＤＡＴＡをラッチし、この出力信号となるｎｅｔ１を、ｎｅｔｃｋの立ち下がりエッジ（time＝９のｕ１，time＝９のｕ２）で第２フリップフロップ１２がラッチする。
【００３６】
このとき、図２に示すように、第２delay 素子１６による信号の遅延量ｘ１よりも、ｎｅｔｃｋの”Ｈ”パルス幅ｗ１のほうが長い場合、ｎｅｔｃｋの立ち上がりエッジ（time＝９のｄ１）で第２フリップフロップ１２の出力信号となるｎｅｔ２を第３フリップフロップ１３がラッチする。
【００３７】
上記のように各フリップフロップによりラッチされ、データ信号出力端子１７から出力されたＯＵＴは、ＤＡＴＡよりも１周期分だけシフトした信号となっていることから、正常なシフト動作が行われたことが分かる( 図２のPATH(2))。
【００３８】
一方、図３に示すように、第２delay 素子１６による信号の遅延量ｘ２よりも、ｎｅｔｃｋの”Ｈ”パルス幅ｗ２のほうが短い場合、ｎｅｔｃｋの立ち下がりエッジ（time＝９のｄ２）で第２フリップフロップ１２の出力信号となるｎｅｔ２をラッチできず、第３フリップフロップ１３がホールド抜けとなる。
【００３９】
上記のように、第３フリップフロップ１３にてホールド抜けした場合のＯＵＴは、ＤＡＴＡよりも２周期分だけシフトした信号となっていることから、正常なシフト動作が行われていない、即ち誤動作したことが分かる( 図３のPATH(2))。
【００４０】
このように、図１に示すような高速テスト容易化回路において、ｎｅｔｃｋ、即ちＣＫの”Ｈ”パルス幅を調整して正常にシフト動作されているか否かを判定することにより、被遅延量測定回路である例えば半導体回路等のデバイスの動作周波数検討を行うことが可能となる。
【００４１】
ここで、高速テスト容易化回路内の被遅延量測定回路である半導体回路の動作周波数検討について図４（ａ）（ｂ）を参照しながら以下に説明する。ここで使用する高速テスト容易化回路は、図１に示す構成の高速テスト容易化回路とする。
【００４２】
まず、図４（ａ）に示すように、テスタより高速テスト容易化回路に１ＭＨｚ（１周期は１０００ｎｓ）で２５０ｎｓから５００ｎｓの間のＨｉｇｈレベルとなるＣＫが供給され、かつ図２に示すテストパターンのように正常なシフト動作が行われたとすると、１周期が２５０ｎｓ（動作周波数４ＭＨｚ）の出荷検査に合格したと判定する。
【００４３】
次に、図４（ｂ）に示すように、テスタより高速テスト容易化回路に１ＭＨｚ（１周期は１０００ｎｓ）で２５０ｎｓから３００ｎｓの間のＨｉｇｈレベルとなるＣＫが供給され、かつ図２に示すテストパターンのように正常なシフト動作が行われたとすると、１周期が５０ｎｓ（動作周波数２０ＭＨｚ）の出荷検査に合格したと判定する。
【００４４】
このように、半導体回路を高速テスト容易化回路に適用した場合の遅延量から、該半導体回路のシフト動作が正常であるか否かを判定することができるので、出荷検査の合否を判定することができる。例えば、動作周波数が２８ＭＨｚの半導体回路で、電源電圧が５Ｖのとき、遅延量が約３０ｎｓであれば、シフト動作が正常であると判定され、その半導体回路は出荷テスト合格となる。
【００４５】
さらに、本願発明の高速テスト容易化回路を用いれば、クロックパルス幅を調整することで、半導体回路の動作周波数の確認を行うことができる。つまり、クロックパルス幅を徐々に狭めていくことにより、被遅延量測定回路の限界動作周波数が分かる。
【００４６】
このように、上記構成の高速テスト容易化回路において、第１delay 素子１５および第２delay 素子１６の代わりに高速動作部の回路を入れることにより動作周波数の検査を行うことが可能となる。
【００４７】
例えば、図５に示すように、フリップフロップ３１の出力端子Ｑとフリップフロップ３２の入力端子Ｄとの間に、高速動作部の回路としての被遅延量測定回路ブロック３３を接続する場合が考えられる。尚、上記高速テスト容易化回路において、上記フリップフロップ３１・３２のクロック端子には、クロックパルス信号ＣＫの互いに反転した信号が入力されるようになっている。
【００４８】
上記前段のフリップフロップ３１から出力され、上記被遅延量測定回路ブロック３３に入力されたＤＡＴＡは、この被遅延量測定回路ブロック３３にて遅延され、次段のフリップフロップ３２の入力端子Ｄに入力される。
【００４９】
上記フリップフロップ３２の出力端子Ｑから出力された信号は、出力信号ＯＵＴとなりテスタ（図示しない）のテスト端子に入力される。そこで、信号のシフト動作が正常であるか否かが判定される。
【００５０】
一方、被遅延量測定回路ブロック３３から出力された信号は、本高速テスト容易化回路内の他の回路部に設けられたユーザ端子に入力され、所定の処理が施される。
【００５１】
一般に、テスタから供給されるクロックパルス信号ＣＫの立ち上がりおよび立ち下がりは、半導体回路におけるｎチャネルの閾値電圧であるＶthn ，ｐチャネルの閾値電圧であるＶthp 等のプロセス特性のばらつきにより異なる。このため、ＣＫのパルス幅がばらつく虞があり、出荷検査に影響を与えること、即ち不良判別の精度低下が予想される。
【００５２】
しかしながら、上記構成の高速テスト容易化回路を用いれば、ＣＫの立ち上がりと立ち下がりの両方で半導体回路の遅延量を見ることが可能であるため、厳しい側でのシフト動作が正常であるか否かの判定が可能となる。このため、上述のように、ＣＫのパルス幅がばらついても、上記構成の高速テスト容易化回路を適用すれば、半導体回路の出荷検査において不良判別の精度を上げて行うことができる。
【００５３】
ここで、図１に示す高速テスト容易化回路のクロック信号入力端子１９に入力されるＣＫのパルス幅の調整について、図５のブロック図を参照しながら以下に説明する。
【００５４】
前述したように、ＣＫのパルス幅はテスタ側で行われている。例えば、テスタより高速テスト容易化回路に１ＭＨｚ（１周期は１０００ｎｓ）で２５０ｎｓから５００ｎｓの期間がＨｉｇｈレベルとなるＣＫが供給される。
【００５５】
次に、供給されたＣＫは、２つのフリップフロップ３１・３２に入力される。そして、テスト端子より出力される出力信号ＯＵＴを観察する。このとき、ＯＵＴが期待値と比較され、不一致の場合は半導体回路（被遅延量測定回路ブロック３３）が不良品であると判定され、一致の場合は半導体回路は良品であると判定される。
【００５６】
続いて、テスト端子より出力されるＯＵＴが該テスタ内の期待値と一致する場合、上記５００ｎｓでの立ち下がりを４５０ｎｓ，４００ｎｓ，３５０ｎｓと変更する。これにより、クロックパルス信号ＣＫのパルス幅の調整が行われる。
【００５７】
このように、パルス幅を徐々に狭めるように調整したクロックパルス信号ＣＫを被遅延量測定回路に順に与えていくことにより、該遅延量測定回路の限界動作周波数が分かる。即ち、あるパルス幅のクロックパルス信号ＣＫを被遅延量測定回路に与えたときに、高速テスト容易化回路から出力信号がホールド抜けした状態、即ちシフト動作が正常に行われなかった状態となれば、その直前に与えたクロックパルス信号ＣＫのパルス幅が限界動作周波数を示すことになる。
【００５８】
したがって、上記構成の高速テスト容易化回路において、テスタの能力以上の動作周波数で動作する被遅延量測定回路（半導体回路）についても、入力するクロックパルス信号ＣＫのパルス幅を調整することにより該半導体回路の検証を行うため、動作確認を行うことが可能となり、プロセス起因による動作周波数マージン不良が、出荷する半導体回路内に混入する可能性が低くなる。
【００５９】
また、上記高速テスト容易化回路を用いれば、被遅延量測定回路として、例えば半導体回路内部の遅延量観測を行うことが可能となり、半導体回路内部の遅延量スペックを保証することが可能になる。
【００６０】
尚、本実施の形態では、入力データをラッチする手段としてフリップフロップを用いたが、これに限定されるものではない。また、フリップフロップの段数においても、少なくとも２段あれば、本願発明を適用できる。
【００６１】
【発明の効果】
請求項１の発明の半導体装置は、以上のように、入力されるクロック信号の立ち上がりまたは立ち下がりのタイミングで入力データをラッチするラッチ手段を複数有し、上記ラッチ手段が少なくとも３つ直列に接続され、第１のラッチ手段の出力端子と第２のラッチ手段の入力端子との間に、第１の被遅延量測定回路が接続され、上記第２のラッチ手段の出力端子と第３のラッチ手段の入力端子との間に、第２の被遅延量測定回路が接続され、上記第１ないし第３のラッチ手段に、外部でパルス幅が調整された第１のクロックパルス信号と外部から供給される２値のテスト信号との排他的論理和である第２のクロックパルス信号が上記クロック信号として入力される構成である。
【００６２】
それゆえ、被遅延量測定回路から出力される信号は次段のラッチ手段に入力されるので、この次段のラッチ手段からの出力信号を観察することにより、被遅延量測定回路の出力信号が次段のラッチ手段により正常なタイミングでラッチされたか否かが判定できる。つまり、このとき入力されたクロック信号のパルス幅において、本半導体装置のシフト動作が正常に行われたか否かが判定できる。
【００６３】
また、請求項２の半導体装置のように、第１のクロックパルス信号のハイレベル及びローレベルのレベル期間を調整することにより、被遅延量測定回路を有する半導体装置内部の遅延量を観測することができる。このように、遅延量を観測することで、被遅延量測定回路が低速で動作マージンが不足しているか否かを判定することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る高速テスト容易化回路の概略構成ブロック図である。
【図２】図１に示す高速テスト容易化回路におけるテストパターンの一例を示すものであって、正常なシフト動作の場合の各信号の波形図である。
【図３】図１に示す高速テスト容易化回路におけるテストパターンの一例を示すものであって、ホールド抜けした誤動作の場合の各信号の波形図である。
【図４】（ａ）（ｂ）は、被遅延量測定回路の動作周波数の確認を示す説明図である。
【図５】図１に示す高速テスト容易化回路に搭載されている遅延素子の代わりに、被遅延量測定回路ブロックを接続した例を示す概略ブロック図である。
【符号の説明】
１１    第１フリップフロップ（第１のラッチ手段）
１２    第２フリップフロップ（第２のラッチ手段）
１３    第３フリップフロップ（第３のラッチ手段）
１５    第１delay 素子（第１の被遅延量測定回路）
１６    第２delay 素子（第２の被遅延量測定回路）
３１    フリップフロップ
３２    フリップフロップ
３３    被遅延量測定回路ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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