(57)【特許請求の範囲】
【請求項１】
半導体層上に形成される複数の電気的に書き替え可能なメモリセルと、
前記複数のメモリセルに書き込み電圧を印加してデータを書き込むための書き込み回路と、
前記書き込み電圧を調整するための書き込み電圧調整回路と、
前記書き込み電圧を前記複数のメモリセルに印加し、前記複数のメモリセルの期待される特性値と実際の特性値の差から前記書き込み電圧の調整を行うテストシステムとを備え、
前記テストシステムは前記複数のメモリセルのうち所定のしきい値範囲外のしきい値を持つセルを除外して前記実際の特性値を割り出すことを特徴とする半導体記憶装置。
【請求項２】
半導体層上に形成される複数の電気的に書き替え可能なメモリセルと、
前記複数のメモリセルに消去電圧を印加してデータを消去するための消去回路と、
前記消去電圧を調整するための消去電圧調整回路と、
前記消去電圧を前記複数のメモリセルに印加し、前記複数のメモリセルの期待される特性値と実際の特性値の差から前記消去電圧の調整を行うテストシステムとを備え、
前記テストシステムは前記複数のメモリセルのうち所定のしきい値範囲外のしきい値を持つセルを除外して前記実際の特性値を割り出すことを特徴とする半導体記憶装置。
【請求項３】
さらに、前記メモリセルのしきい値を測定するためのしきい値検出回路を備えることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
半導体層上に形成される複数の電気的に書き替え可能なメモリセルと、複数のメモリセルに書き込み電圧を印加してデータを書き込むための書き込み回路と、書き込み電圧を調整するための書き込み電圧調整回路と、
を備えた半導体記憶装置に対し、前記書き込み電圧を最適化するために、
前記書き込み電圧を前記複数のメモリセルに印加し、前記複数のメモリセルの期待される特性値と実際の特性値の差から前記書き込み電圧の調整を行い、且つ前記実際の特性値を割り出す際に前記複数のメモリセルのうち所定のしきい値範囲外のしきい値を持つセルを除外することを特徴とする半導体記憶装置の調整方法。
【請求項５】
半導体層上に形成される複数の電気的に書き替え可能なメモリセルと、複数のメモリセルに消去電圧を印加してデータを消去するための消去回路と、消去電圧を調整するための消去電圧調整回路と、
を備えた半導体記憶装置に対し、前記消去電圧を最適化するために、
前記消去電圧を前記複数のメモリセルに印加し、前記複数のメモリセルの期待される特性値と実際の特性値の差から前記消去電圧の調整を行い、且つ前記実際の特性値を割り出す際に前記複数のメモリセルのうち所定のしきい値範囲外のしきい値を持つセルを除外することを特徴とする半導体記憶装置の調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係わり、例えば電気的書換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係わり、また、トンネル電流によりメモリセルに対して書き込み／消去を行うＥＥＰＲＯＭに関する。さらに、このようなＥＥＰＲＯＭの調整方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。これは、複数のメモリセルをそれらのソース・ドレインを隣接するもの同士で共用する形で直列接続して１単位としてビット線に接続するものである。メモリセルは通常、電荷蓄積層（浮遊ゲート）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板又はｐ型ウェル内に集積形成される。ＮＡＮＤセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。
【０００３】
このＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次の通りである。データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧ＶｐｐＷ  （＝１８Ｖ程度）を印加し、それよりビット線側にあるメモリセルの制御ゲート及びドレイン側の選択ゲートには中間電圧Ｖｍ１０  （＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又は中間電圧Ｖｍ８（＝８Ｖ程度）を与える。
【０００４】
ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで転送されて、電荷蓄積層に電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を例えば“０”とする。ビット線にＶｍ８が与えられた時は電子注入が実効的に起こらず、従ってしきい値は変化せず、負に止まる。この状態は消去状態で“１”とする。データ書き込みは制御ゲートを共有するメモリセルに対して同時に行われる。
【０００５】
データ消去は、選択されたＮＡＮＤセル内の全てのメモリセルに対してブロック単位で同時に行われる。即ち、選択されたＮＡＮＤセルブロック内の全ての制御ゲートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このとき、ｐ型ウェルに印加される高電圧に対して選択ゲート，ビット線，ソース線も２０Ｖにされる。これにより、選択されたＮＡＮＤセルブロック内の全てのメモリセルで電荷蓄積層の電子がｐ型ウェルに放出され、しきい値は負方向にシフトする。消去しないＮＡＮＤセルブロック内のメモリセルの全制御ゲートは２０Ｖにされる。書き込みや消去に必要な高電圧は、内部で昇圧回路で発生している。
【０００６】
データ読み出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖｃｃ（例えば３Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。このため、書き込み後のメモリセルのしきい値はＶｃｃ以下でなければならない。
【０００７】
このようなＮＡＮＤセル型ＥＥＰＲＯＭでは、０Ｖ〜Ｖｐｐ（〜２０Ｖ）の広い範囲の電圧を扱うため、例えば０Ｖ〜Ｖｍ１０  （〜１０Ｖ）の範囲の電圧を扱うトランジスタ（以下、Ｖｍ系Ｔｒ．と略す）と、０Ｖ〜Ｖｐｐまでの範囲の電圧を扱う高耐圧構造トランジスタ（以下、Ｖｐｐ系Ｔｒ．）とが必要であった。これは、Ｖｍ１０  以下の電圧しか印加されない回路は、比較的トランジスタサイズの小さいＶｍ系Ｔｒ．で構成し回路面積を抑え、Ｖｐｐが印加されるトランジスタのみＶｐｐ系Ｔｒ．とするためである。
【０００８】
しかしながら、この種の装置にあっては次のような問題があった。即ち、Ｖｐｐ系Ｔｒ．としてｎチャネル及びｐチャネルの各ＭＯＳトランジスタを使うと、トランジスタの種類が増加し、製造コストが増加するという問題があった。また、Ｖｐｐ系Ｔｒ．として例えばｎチャネルＭＯＳトランジスタのみで回路を構成すると、トランジスタのしきい値による電圧転送効率の低下のため、電源電圧を低くできないという問題があった。さらに、Ｖｐｐ系Ｔｒ．として低いしきい値を持つ例えばｎチャネルＭＯＳトランジスタで回路を構成すると、トランジスタのリーク電流によって、待機中の消費電流が増加する、或いは電源電圧から昇圧されるはずの高電圧Ｖｐｐが昇圧できない、などの問題があった。
【０００９】
また、書き込み電圧や消去電圧を内部で昇圧回路によって発生しているため製造ばらつきに弱い、メモリセルの書き込み後のしきい値ばらつきはある所定の範囲内に収めなければならない、などの問題があった。
【００１０】
【発明が解決しようとする課題】
以上のように従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、Ｖｐｐ系Ｔｒ．としてｎチャネル及びｐチャネルの各ＭＯＳトランジスタを使うと、トランジスタの種類が増加し、製造コストが増加するという問題があった。また、Ｖｐｐ系Ｔｒ．として、例えばｎチャネルＭＯＳトランジスタのみで回路を構成すると、トランジスタのしきい値による電圧転送効率の低下のため、電源電圧を低くできないという問題があった。さらに、Ｖｐｐ系Ｔｒ．として低いしきい値を持つ例えばｎチャネルＭＯＳトランジスタで回路を構成すると、トランジスタのリーク電流によって、待機中の消費電流が増加する、或いは電源電圧から昇圧されるはずの高電圧Ｖｐｐが昇圧できない、などの問題があった。また、書き込み電圧や消去電圧を内部で昇圧回路によって発生しているため製造ばらつきに弱い、メモリセルの書き込み後のしきい値ばらつきはある所定の範囲内に収めなければならない、などの問題があった。
【００１１】
本発明は、上記の事情を考慮してなされたもので、その目的とするところは、所定のしきい値範囲内にある標準セルに対して最適な書き込み電圧や消去電圧を設定することができ、これにより歩留まりを上げて製造コストの低減をはかり得る半導体記憶装置、更には半導体記憶装置の調整方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１４】
即ち、本発明は、半導体層上に形成される複数の電気的に書き替え可能なメモリセルと、前記複数のメモリセルに書き込み電圧を印加してデータを書き込むための書き込み回路と、前記書き込み電圧を調整するための書き込み電圧調整回路と、前記書き込み電圧を前記複数のメモリセルに印加し、前記複数のメモリセルの期待される特性値と実際の特性値の差から前記書き込み電圧の調整を行うテストシステムとを備え、前記テストシステムは前記複数のメモリセルのうち所定のしきい値範囲外のしきい値を持つセルを除外して前記実際の特性値を割り出すことを特徴とする。
【００１５】
また、本発明は、半導体層上に形成される複数の電気的に書き替え可能なメモリセルと、前記複数のメモリセルに消去電圧を印加してデータを消去するための消去回路と、前記消去電圧を調整するための消去電圧調整回路と、前記消去電圧を前記複数のメモリセルに印加し、前記複数のメモリセルの期待される特性値と実際の特性値の差から前記消去電圧の調整を行うテストシステムとを備え、前記テストシステムは前記複数のメモリセルのうち所定のしきい値範囲外のしきい値を持つセルを除外して前記実際の特性値を割り出すことを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【００１９】
図１は、本発明の第１の実施形態におけるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示している。２分割されたメモリセルアレイ１Ａ，１Ｂに対して、それぞれビット線を制御するための主ビット線制御回路２Ａ，２Ｂと、副ビット線制御回路３Ａ，３Ｂが設けられている。メモリセルアレイ１に対して、読み出し時にセンスアンプとして、書き込み時に書き込みデータラッチ回路として動作するデータラッチ兼センスアンプ４が設けられている。主、副ビット線制御回路２Ａ，２Ｂ，３Ａ，３Ｂ及びデータラッチ兼センスアンプ４は、カラム系制御回路５によって制御される。
【００２０】
ブロックアドレスバッファ８の出力を受けブロック選択を行うブロック選択回路７Ａ，７Ｂと、選択されたブロックのワード線を制御するワード線制御回路６Ａ，６Ｂが、メモリセルアレイ１Ａ，１Ｂに対してそれぞれ設けられている。ブロック選択回路７Ａ，７Ｂとワード線制御回路６Ａ，６Ｂは、ロウ系制御回路９によって制御される。
【００２１】
また、メモリセルアレイ１が形成されるセルウェルとメモリセルのソース線を制御するために、それぞれセルウェル制御回路１０とセルソース制御回路１１が設けられている。
【００２２】
書き込み／消去に必要なＶｐｐ（〜２０Ｖ），Ｖｍ１０  （〜１０Ｖ），Ｖｍ８（〜８Ｖ）の電圧は、Ｖｐｐ昇圧回路１２，Ｖｍ１０  昇圧回路１３，Ｖｍ８昇圧回路１４でそれぞれ電源電圧Ｖｃｃ（例えば３Ｖ）から昇圧される。
【００２３】
図２（ａ）は、本実施形態で用いられ、電圧Ｖｐｐが印加される高耐圧構造ｎチャネルＭＯＳトランジスタ（以下、ＨＶ  ｎ−ｃｈ  Ｔｒ．  ）Ｑｈを示している。図２（ｂ）（ｃ）はこのトランジスタの静特性を示していて、図２（ａ）に見られるように、ソースと基板を接地し５極管動作するようにドレインに電圧を印加した場合のゲート電圧Ｖｇ  をパラメータとしたドレイン電流Ｉｄ  を示している。しきい値Ｖｔ  は図２（ｂ）に示されるように定義する。このＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈのしきい値はエンハンスメントタイプのトランジスタに比べ低く、図２（ｃ）に見られるようにゲート電圧Ｖｇ  が０Ｖでもカットオフしない、弱反転状態にある。しきい値Ｖｔ  は負でもよいが、しきい値Ｖｔ  は正であってゲート電圧Ｖｇ  が０Ｖで弱反転状態となるのが望ましい。
【００２４】
基板バイアス電圧を動作に合わせて適宜印加してもよいが、接地しておくのが望ましい。
【００２５】
図３（ａ）は、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈで構成された、スイッチング回路を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１とＱｈ２がノードＮ１  で接続され、ゲート電圧はどちらもＶ１  である。ノードＮ１  にバイアス回路１５が接続される。以下、ｎチャネルＭＯＳトランジスタの基板バイアスは断らない限り０Ｖである。
【００２６】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１のドレイン電圧ＶｉｎをＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ２のソース電圧Ｖｏｕｔ  に転送する場合、電圧Ｖ１  をＶｉｎ＋Ｖｔ（ｓｕｂ＝Ｖｉｎ）以上とする。Ｖｔ（ｓｕｂ＝Ｖｓｕｂ  ）は、基板バイアスが−Ｖｓｕｂ  の時の  ＨＶ  ｎ−ｃｈ  Ｔｒ．のしきい値を示している。この時、バイアス回路１５は非活性化状態にあり、ノードＮ１  に影響を与えないようにされている。
【００２７】
電圧ＶｉｎとＶｏｕｔ  を電気的に遮断する場合、Ｖ１  を十分低い電圧（例えば０Ｖ）にしてノードＮ１  には活性化状態のバイアス回路１５によって所定の十分高い電圧が印加される。電圧Ｖｉｎ或いはＶｏｕｔ  が所定の十分高い電圧であれば、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１或いはＱｈ２はカットオフ状態となり、電圧ＶｉｎとＶｏｕｔ  は電気的に遮断される。また、このスイッチング回路が待機中は、バイアス回路１５も非活性化状態となる。
【００２８】
このスイッチング回路のより具体的な回路を図３（ｂ）に示し、本実施形態での具体的な動作例を説明する。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１とＱｈ２が直列接続され、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ３で構成されるバイアス回路がノードＮ１  に接続される。バイアス回路の電源Ｖｂｉａｓは例えば電源電圧Ｖｃｃ（〜３Ｖ）とされる。電圧Ｖｉｎが昇圧電位Ｖｐｐ（〜２０Ｖ）であって、これをＶｏｕｔ  に転送する時、電圧Ｖ１  はＶｐｐ＋Ｖｔ（ｓｕｂ＝Ｖｐｐ）以上とされる。また、バイアス回路の制御電圧Ｖ２  は例えば０Ｖにされる。ソース，ドレインがＶｃｃ、基板バイアス，ゲートが０Ｖの状態でＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈがカットオフ状態であれば、電圧ＶｉｎはＶｏｕｔ  にのみ転送される。
【００２９】
バイアス回路の制御電圧Ｖ２  が例えばＶｃｃでも、バックバイアス効果により、ノードＮ１  からＶｂｉａｓに電荷が転送されなければよい。
【００３０】
電圧Ｖｉｎが昇圧電位Ｖｐｐ（〜２０Ｖ）であって、これとＶｏｕｔ  を電気的に遮断する時、電圧Ｖ１  は例えば０Ｖとされる。また、電圧Ｖ２  は例えばＶｃｃとなる。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ３によって転送されるノードＮ１  の電圧をＶｎ１とし、ソース，ドレインがＶｎ１、基板バイアス，ゲートが０Ｖの状態でＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈがカットオフ状態であれば、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１はカットオフ状態となり、Ｖｉｎに入力される電圧ＶｐｐはＶｏｕｔ  と電気的に遮断される。
【００３１】
例えば、本実施形態のＮＡＮＤセル型ＥＥＰＲＯＭが待機中（全ての回路は待機中）、図３（ｂ）に示されるスイッチング回路も電圧Ｖ１  が例えば０Ｖで待機中となる。電圧Ｖｏｕｔ  が０Ｖの場合、電圧Ｖ２  が例えばＶｃｃであると、電圧Ｖｂｉａｓであるところの例えばＶｃｃがＶｏｕｔ  にリークする。そこでこのスイッチング回路が待機中は、電圧Ｖ２  は例えば０Ｖにされバイアス回路１５は非活性化される。これによってＶｂｉａｓからＶｏｕｔ  へのリーク電流は格段に低減される。待機中ＶｉｎはＶｃｃ程度であることが多いのでＶｉｎからＶｏｕｔ  へのリーク電流も存在するが、電圧Ｖ２  が例えばＶｃｃである場合のＶｂｉａｓからＶｏｕｔ  へのリーク電流に比べれば格段に少ない。
【００３２】
図３（ｃ）はスイッチング回路の変形例である。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ３と電圧Ｖｂｉａｓの間にエンハンスメントタイプｐチャネルＭＯＳトランジスタ（以下、ｐ−ｃｈ  Ｔｒ．）Ｑｐ１が直列に接続され、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ３とでバイアス回路１５を構成する。このｐ−ｃｈ  Ｔｒ．は高耐圧構造ではない。また、そのゲート電圧はＶ３  である。待機中は電圧Ｖ３  が例えばＶｃｃとされ、電圧ＶｂｉａｓからＶｏｕｔ  へのリーク電流を遮断する。非待機中（活性化中）はＶ３  は例えば０Ｖとされる。このスイッチング回路では、待機中、電圧Ｖ２  は例えばＶｃｃでもよい。
【００３３】
図３に示されたスイッチング回路は、しきい値の低いＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈで構成されるため、電圧Ｖｉｎに印加される高電圧Ｖｐｐを転送する場合、電圧Ｖ１  の電位を低く抑えることができゲート絶縁膜耐圧を下げることができるなど、の利点がある。
【００３４】
図４は、メモリセルアレイ１の具体的な構成を示している。メモリセルＭ１  〜Ｍ１６が直列接続され、一端はデプレッションタイプ選択トランジスタＳ１  とエンハンスメントタイプ選択トランジスタＳ２  を介してビット線ＢＬに接続され、他端はデプレッションタイプ選択トランジスタＳ３  とエンハンスメントタイプ選択トランジスタＳ４  を介して共通ソース線Ｖｓｏｕｒｃｅに接続され、ＮＡＮＤ型セルユニットＮＣＵ１を構成する。
【００３５】
メモリセルＭ１  〜Ｍ１６のゲート電極はそれぞれ制御ゲートＣＧ１  〜ＣＧ１６に接続され、複数個のＮＡＮＤ型セルユニットで共有する。制御ゲートを共有する、ＮＡＮＤセルユニットＮＣＵ１  に隣接したＮＡＮＤセルユニットＮＣＵ２  は、選択トランジスタＳ１  のタイプが異なる。これは、選択トランジスタＳ２  〜Ｓ４  に関しても同じである。つまり、１本の選択ゲート、例えばＳＧＤ１  を共有する選択トランジスタＳ１  は、デプレッションタイプとエンハンスメントタイプのものが交互に配置される。
【００３６】
交互に配置されたＮＡＮＤ型セルユニットＮＣＵ１  とＮＣＵ２  は、隣接した１組でビット線ＢＬを共有する。また、制御ゲートＣＧ１  〜ＣＧ１６、選択ゲートＳＧＤ１  ，ＳＧＤ２  ，ＳＧＳ１  ，ＳＧＳ２  を共有するＮＡＮＤ型セルユニットでブロックを構成する。メモリセルＭ及び選択トランジスタＳはｎチャネルタイプであり、このメモリセルアレイは、専用のｐタイプウェル  Ｃ−ｐ−ｗｅｌｌ  上に形成される。
【００３７】
図５は、図１に示されるワード線制御回路６とブロック選択回路７を図４で示したメモリセルアレイとともに具体的に示している。
【００３８】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ２０  〜２４とエンハンスメントタイプｎチャネルＭＯＳトランジスタ（以下、ｎ−ｃｈ  Ｔｒ．）Ｑｎ４で選択ゲート、例えばＳＧＤ１  を制御する選択ゲート制御回路を構成する。ｎ−ｃｈ  Ｔｒ．  Ｑｎは高耐圧構造ではない。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ２１  〜２３で構成される回路は、図３（ｃ）に示したＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１〜３  で構成されるスイッチング回路と同じ構成である。  ＨＶ  ｎ−ｃｈ  Ｔｒ．Ｑｈ２５  で制御ゲート、例えばＣＧ１を制御する制御ゲート制御回路を構成する。４つの選択ゲート制御回路と１６個の制御ゲート制御回路で、１つのセルブロックのワード線を制御するワード線制御回路６を構成する。
【００３９】
各ワード線制御回路６は、ブロック選択回路７の出力Ｎ２  をブロック選択信号として、選択されたブロックの制御ゲートＳＧＤ１  ，ＳＧＤ２  ，ＳＧＳ１  ，ＳＧＳ２  と制御ゲートＣＧ１  〜１６に、各ブロックに共通の電圧ＶＳＧＤ１  ，ＶＳＧＤ２  ，ＶＳＧＳ１  ，ＶＳＧＳ２  と電圧ＶＣＧ１  〜１６をそれぞれ選択的に転送し印加する。
【００４０】
ブロック選択回路７は、大きく２つの回路から構成される。１つは、ｐ−ｃｈ  Ｔｒ．Ｑｐ２〜５  、ｎ−ｃｈ  Ｔｒ．Ｑｎ１〜３  、ヒューズＦ１  、インバータＩ１  ，Ｉ２  、ＮＯＲゲートＧ１  ，Ｇ２  から構成されるブロックアドレスデコーダである。ヒューズＦが切断されている場合、或いはブロックアドレス信号ＲＡ，ＲＢ，ＲＣのうち１つでも“Ｌ”である場合、デコーダ活性化反転信号ＲＤＥＮＢＢが“Ｌ”の時、ブロックアドレスデコーダの出力Ｎ３  は“Ｌ”となってブロック非選択状態となる。この時、副デコーダ活性化反転信号ＲＤＥＮＢＢＤが“Ｌ”なら、信号φは“Ｈ”となる。
【００４１】
もう１つは、ＮＡＮＤゲートＧ３  ，インバータＩ３  ，ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ４〜１９で構成される電圧変換回路である。ノードＮ３  が“Ｈ”でブロック選択状態となって、信号ＲＮＧＲＤが発振すると、このブロック選択回路の出力Ｎ２  が電圧ＶｐｐＲＷ＋Ｖｔ（ｓｕｂ＝ＶｐｐＲＷ）となる。待機時、全てのブロック選択回路７は、電圧ＶｐｐＲＷからのリーク電流を防ぐため、信号ＲＤＥＮＢＢが“Ｈ”とされノードＮ３  が“Ｈ”となってブロック選択状態となる。
【００４２】
電圧変換回路が正常に動作するためには、ＨＶ  ｎ−ｃｈ  Ｔｒ．  ＱｈのＶｔ（ｓｕｂ＝ＶｐｐＲＷ）がＶｃｃ以下であるのが望ましい。また、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈは基板バイアス０Ｖ、ソース電圧とゲート電圧がＶｃｃで、極弱い反転状態或いはカットオフ状態であるのが望ましい。
【００４３】
図６は、図１に示される主ビット線制御回路２、副ビット線制御回路３とデータラッチ兼センスアンプ４の具体的な構成を示している。
【００４４】
主ビット線制御回路２Ａは、ｎ−ｃｈ  Ｔｒ．Ｑｎ１４  のゲート電極である信号ＳＡが“Ｈ”となるとデータラッチ兼センスアンプ４と接続される。ｎ−ｃｈ  Ｔｒ．Ｑｎ１５，１６は、データラッチ兼センスアンプ４に記憶されているデータに応じて、ベリファイ信号ＶＲＦＹＡが“Ｈ”になると、デプレッションタイプｎチャネルＭＯＳトランジスタＱｄ１のゲート電極を充電する。デプレッションタイプｎチャネルＭＯＳトランジスタのチャネルは、メモリセルアレイ中のディプリションタイプの選択トランジスタのチャネル形成時に同時に形成すれば、製造工程を増加させることなく形成される。或いは、このデプレッションタイプｎチャネルＭＯＳトランジスタの代わりに、ＨＶ  ｎ−ｃｈ  Ｔｒ．  ＱｈでＭＯＳキャパシタを形成してもよい。
【００４５】
信号ＳＲが“Ｈ”、信号ＳＳ１  又はＳＳ２  が“Ｈ”となってメモリセルアレイ１Ａのビット線ＢＬ１  又はＢＬ２  と主ビット線制御回路２を選択的に接続する。このため、ｎ−ｃｈ  Ｔｒ．Ｑｎ１７，１９，２０  とＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ２８，２９が設けられている。ｎ−ｃｈ  Ｔｒ．Ｑｎ１８  は信号ＲＳＴが“Ｈ”でビット線をリセットする。
【００４６】
主ビット線制御回路２Ｂは主ビット線制御回路２Ａと同じ回路構成であるが、セルアレイ１Ｂのビット線ＢＬ３  ，ＢＬ４  に対応して、信号ＳＡに対して信号ＳＢ、信号ＶＲＦＹＡに対して信号ＶＲＦＹＢが制御信号として設定される。
【００４７】
データラッチ兼センスアンプ４は、ｎ−ｃｈ  Ｔｒ．Ｑｎ１１  〜１３とｐ−ｃｈ  Ｔｒ．Ｑｐ６〜８  で構成されるフリップフロップＦＦと、イコライズ回路であるｎ−ｃｈ  Ｔｒ．Ｑｎ１０  と、カラム選択ゲートであるｎ−ｃｈ  Ｔｒ．Ｑｎ２１，２２と、カラムアドレスデコーダであるＮＯＲ回路Ｇ４  で構成される。
【００４８】
信号φＮ  ，φｐ  がそれぞれ“Ｈ”，“Ｌ”でフリップフロップＦＦは活性化され、それぞれ“Ｌ”，“Ｈ”で非活性化される。信号φＥ  が“Ｈ”となると、フリップフロップＦＦの２端子はイコライズされる。電圧ＶＢＩＴＨはフリップフロップＦＦの電源電圧である。カラムアドレス反転信号ＣＡＤＤＢｎ（ｎ＝１，２，３）が全て“Ｌ”、カラムアドレスデコーダ活性化反転信号ＣＥＮＢＢが“Ｌ”で、カラム選択ゲートが“ＯＮ”となり、フリップフロップＦＦとデータ入出力線ＩＯＡ，ＩＯＢが接続される。
【００４９】
副ビット線制御回路３Ａは、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ２６，２７とｎ−ｃｈ  Ｔｒ．Ｑｎ５，６で構成されるビット線選択ゲートと、ビット線リセットのためのｎ−ｃｈ  Ｔｒ．Ｑｎ７と、ビット線に電圧ＶＡを転送するためのｎ−ｃｈ  Ｔｒ．Ｑｎ８と、ビット線電位検出回路であるｎ−ｃｈ  Ｔｒ．Ｑｎ９と、欠陥ビット線救済のためのヒューズＦ２，３  で構成される。
【００５０】
信号ＳＳ１  とＳＳ２  によって選択的にビット線ＢＬ１  又はＢＬ２  を副ビット線制御回路３Ａに接続する。信号ＲＳＴＤが“Ｈ”でビット線をリセットする。信号ＰＲＥが“Ｈ”で、ビット線充電電圧ＶＡをビット線に転送する。ビット線電位検出回路の出力はφＤＴＣＡとして出力される。リーク欠陥のあるビット線ではヒューズＦ２，３  が切断される。
【００５１】
副ビット線制御回路３Ｂは副ビット線制御回路３Ａと同じ回路構成であるが、セルアレイ１Ｂのビット線ＢＬ３  ，ＢＬ４  に対応して、電圧ＶＡに対して電圧ＶＢ、信号φＤＴＣＡに対して信号φＤＴＣＢが設定される。
【００５２】
図７，８〜１３に従って、メモリセルアレイ１、主ビット線制御回路２、副ビット線制御回路３、データラッチ兼センスアンプ４、ワード線制御回路６、ブロック選択回路７の動作を説明する。図中のセルアレイ部とはメモリセルアレイ１の部分、ロウデコーダ部とはワード線制御回路６とブロック選択回路７の部分、センスアンプ部とは主ビット線制御回路２と副ビット線制御回路３とデータラッチ兼センスアンプ４の部分のことを示している。
【００５３】
図７，８は、ＮＡＮＤセルユニットＮＣＵ１  が選択され、制御ゲートＣＧ２  が選択され、ビット線ＢＬ１  が選択されている場合の読み出し動作のタイミングを示している。この場合、ビット線ＢＬ３  がダミービット線となり、ビット線ＢＬ２，４  はシールド線となる。
【００５４】
まず、信号ＳＳ１  が“Ｌ”となって、ビット線ＢＬ１  が副ビット線制御回路３Ａ、ビット線ＢＬ２  が主ビット線制御回路２Ａ、ビット線ＢＬ３  が副ビット線制御回路３Ｂ、ビット線ＢＬ４  が主ビット線制御回路２Ｂ、に接続される。信号ＰＲＥが“Ｈ”となって電圧ＶＡ（例えば１．２Ｖ）、ＶＢ（例えば１．０Ｖ）がそれぞれビット線ＢＬ１  ，ＢＬ３  に充電される。充電終了後、信号ＰＲＥが“Ｌ”、続いて信号ＳＳ２  が“Ｌ”となって、全ビット線はフローティングとなる。信号ＲＳＴが“Ｌ”、続いて、信号ＲＳＴＤが“Ｈ”、ＳＳ１  が“Ｈ”となって、選択ビット線ＢＬ１  とダミービット線ＢＬ３  が主ビット線制御回路２に接続され、ビット線ＢＬ２，４  は副ビット線制御回路３に接続され接地される。
【００５５】
信号ＲＤＥＮＢＢが“Ｌ”となって、ブロックアドレス信号ＲＡｎ，ＲＢｎ，ＲＣｎ（図７，８ではまとめてＡｄｄＲとしている）が全て“Ｈ”となったブロック選択回路７のみ、その出力Ｎ２  は“Ｈ”となる。信号ＲＤＥＮＢＢＤが“Ｌ”となり、信号ＲＮＧＲＤが発振すると、ブロック選択回路７の出力Ｎ２  はＶｃｃ＋Ｖｔ（ｓｕｂ＝Ｖｃｃ）まで昇圧される。また、信号ＬＩＮＫもＶｃｃ＋Ｖｔ（ｓｕｂ＝Ｖｃｃ）以上に昇圧される。
【００５６】
信号ＶＣＧ１，３  〜１６、ＶＳＧＤ２  ，ＶＳＧＳ２  がＶｃｃとなって、選択された制御ゲートＣＧ２  のみ０Ｖ、その他のＣＧ１，３  〜１６はＶｃｃとなる。メモリセルＭのしきい値が０Ｖ以上ならビット線ＢＬ１  の電位は変化せず、０Ｖ以下ならビット線ＢＬ１  の電位はダミービット線ＢＬ３  の電位以下に低下する。書き込みベリファイ時には、図７，８中点線のようにＶＣＧ２  は例えば０．５ＶとなってＣＧ２  が０．５Ｖとなり、ビット線ＢＬ１  の電位がダミービット線ＢＬ３  の電位以下に低下するのは、メモリセルＭのしきい値が０．５Ｖ以下の時となる。
【００５７】
信号ＶＳＧＤ２  ，ＶＳＧＳ２  ，ＶＣＧ１  〜１６が全て０Ｖ、信号ＲＮＧＲＤの発振が止まり、信号ＲＤＥＮＢＢＤが“Ｈ”続いてＲＤＥＮＢＢが“Ｈ”になった後、信号ＳＲが“Ｌ”となり、選択ビット線ＢＬ１  の電位はデプレッションタイプｎチャネルＭＯＳトランジスタＱｄ１のゲート電極に、ダミービット線ＢＬ３  の電位はデプレッションタイプｎチャネルＭＯＳトランジスタＱｄ２のゲート電極に取り込まれる。この後、書き込みベリファイ時のみ信号ＶＲＦＹＡが“Ｈ”となって、“１”書き込み後のデプレッションタイプｎチャネルＭＯＳトランジスタＱｄ１のゲート電極の電位は、デプレッションタイプｎチャネルＭＯＳトランジスタＱｄ２のゲート電極の電位以上にされる。
【００５８】
信号φＮ  ，φＰ  がそれぞれ“Ｌ”，“Ｈ”、続いて信号φＥ  が“Ｈ”となってデータラッチ兼センスアンプ４はリセットされる。信号ＳＡ，ＳＢが“Ｈ”となって主ビット線制御回路２とデータラッチ兼センスアンプ４が接続され、信号φＰ  が“Ｌ”、φＮ  が“Ｈ”となってデプレッションタイプｎチャネルＭＯＳトランジスタＱｄ１，２のゲート電極の電位がセンスされ、そのデータはラッチされる。信号ＳＲが“Ｈ”となって、センスされた情報はビット線ＢＬを介して、ビット線電位検出回路であるｎ−ｃｈ  Ｔｒ．Ｑｎ９のゲートに転送される。
【００５９】
書き込みベリファイ時に書き込みが終了している場合は、全てのダミ−ビット線ＢＬ３  が“Ｌ”となっているので、前もって“Ｈ”に充電されている信号φＤＣＴＢは“Ｈ”のままとなる。消去ベリファイ時に消去が終了している場合は、全ての選択ビット線ＢＬ１  が“Ｌ”となっているので、前もって“Ｈ”に充電されている信号φＤＣＴＡは“Ｈ”のままとなる。
【００６０】
本実施形態では、デプレッションタイプｎチャネルＭＯＳトランジスタＱｄ１，２のゲート電極にビット線ＢＬの電位を取り込んでセンスしているが、図７，８に一点鎖線で示されているように信号ＳＲを制御すれば、ビット線ＢＬを直接センスできる。
【００６１】
読み出し中は、ブロック選択回路７の電圧ＶｐｐＲＷとデータラッチ兼センスアンプ４の電圧ＶＢＩＴＨは電源電圧Ｖｃｃである。
【００６２】
図９，１０は、ＮＡＮＤセルユニットＮＣＵ１  が選択され、制御ゲートＣＧ２  が選択され、ビット線ＢＬ１  が選択されている場合の書き込み動作のタイミングを示している。
【００６３】
信号ＲＤＥＮＢＢが“Ｌ”となり、ブッロクアドレスＡｄｄＲが確定し、信号ＲＤＥＮＢＢＤが“Ｌ”となって、信号ＲＮＧＲＤが発振すると、ブッロク選択回路の出力Ｎ２  がＶｐｐＲＷ＋Ｖｔ（ｓｕｂ＝ＶｐｐＲＷ）になる。
【００６４】
信号ＳＳ２  が“Ｌ”となって、選択ビット線ＢＬ１  は主ビット線制御回路２Ａに、非選択ビット線ＢＬ２  は副ビット線制御回路３Ａに接続される。また、信号ＲＳＴが“Ｌ”となる。
【００６５】
信号ＶＳＧＤ２  ，ＶＳＧＳ１  ，ＶＣＧ１  〜１６、電圧Ｖｓｏｕｒｃｅ，ＶＡ、信号ＰＲＥ，ＶＲＦＹＡが電源電圧Ｖｃｃとなる。このとき選択ビット線ＢＬ１  は、“１”書き込みの場合“Ｈ”で“０”書き込みの場合“Ｌ”となる。信号ＶＲＦＹＡが“Ｌ”となって、信号ＳＡが“Ｈ”となるとビット線ＢＬ１  とデータラッチ兼センスアンプ４は、主ビット線制御回路２Ａを介して接続される。
【００６６】
続いて、電圧Ｖｓｏｕｒｃｅ，ＶＡ，ＶＢＩＴＨがＶｍ８昇圧回路１４の出力Ｖｍ８（〜８Ｖ）に、信号ＬＩＮＫ、電圧ＶｐｐＲＷがＶｐｐ昇圧回路１２の出力ＶｐｐＷ  （〜１８Ｖ）に、信号ＳＳ１  ，ＰＲＥ，ＳＡ，ＳＲがＶｍ１０  昇圧回路１３の出力Ｖｍ１０  （〜１０Ｖ）になる。
【００６７】
また、信号ＶＳＧＤ２  ，ＶＳＧＳ１  ，ＶＣＧ１，３  〜１６がＶｍ１０  となる。このタイミングは電圧ＶＢＩＴＨがＶｍ８に昇圧されるタイミングと同じでもよい。続いて、信号ＶＣＧ２  がＶｐｐＷ  となり、選択された制御ゲートＣＧ２  が書き込み電圧ＶｐｐＷ  となる。このとき選択ビット線ＢＬ１  は、“１”書き込み時Ｖｍ８、“０”書き込み時０Ｖである。また、非選択ビット線ＢＬ２  はＶｍ８である。これによって“０”書き込みのメモリセルＭでのみ、制御ゲートＣＧの電位ＶｐｐＷ  とチャネル電位０Ｖの電位差で電荷蓄積層に電子注入が起こりしきい値が正に方向にシフトする。
【００６８】
この実施形態では、“１”書き込み時のビット線ＢＬ１  、非選択ビット線ＢＬ２  とＶｓｏｕｒｃｅの電圧をＶｍ８としたが、ビット線ＢＬ１  ，ＢＬ２  、ソース線Ｖｓｏｕｒｃｅ、選択ゲートＳＧＤ２  ，ＳＧＳ１  をＶｃｃとして制御ゲートＣＧ１  〜１６がＶｃｃからＶｍ１０  又はＶｐｐＷ  に高められるのを利用して、制御ゲートＣＧとメモリセルＭのチャネルの静電容量結合でメモリセルＭのチャネルをＶｍ８程度にしてもよい。この場合は図９，１０の点線で示されているようになり、チャネルフローティング方式と呼ぶ。
【００６９】
信号ＶＣＧ２  がＶｐｐＷ  からＶｃｃとなり選択された制御ゲートＣＧ２  がＶｃｃとなる。続いて信号ＶＳＧＤ２  ，ＶＳＧＳ１  ，ＶＣＧ１，３  〜１６がＶｍ１０  からＶｃｃとなり、各信号、電圧は待機状態にリセットされる。書き込み動作中、信号φＮ  はＶｃｃ、φｐとφＥ  は０Ｖである。
【００７０】
図１１は、書き込み動作中に電圧Ｖｍ８，Ｖｍ１０  ，ＶｐｐＷ  が印加されるメモリセルアレイ以外の回路の書き込みストレス試験の動作を示している。
【００７１】
基本的に書き込み動作と同じであるが、書き込み電圧ＶｐｐＷ  はどの制御ゲートにも印加されない。さらに、選択ゲートＳＧＤ１  ，ＳＧＤ２  ，ＳＧＳ１  ，ＳＧＳ２  は同時に選択され、信号ＳＳ１  ，ＳＳ２  、電圧ＶＡ，ＶＢも同時に選択される。信号ＳＡ，ＳＢはどちらも“Ｌ”のままである。信号ＳＡ，ＳＢが“Ｌ”であるのは、メモリセルアレイに電圧ストレスが印加されないようにするためで、信号ＳＡ，ＳＢにＶｍ１０  が印加される場合のストレス試験は消去ストレス試験時に行う。これは図１３でのちほど説明する。
【００７２】
また、全てのブロックを選択するようにブロックアドレスＡｄｄＲは発生させられる。このときブロック選択回路７中のヒューズＦ１  が切断されたブロックは選択されないが、このようなブロックも選択するには信号ＲＤＥＮＢＢとＲＤＥＮＢＢＤを“Ｈ”にしておけばよい。
【００７３】
図１１の実線は第１書き込みストレス試験を示していて、メモリセルアレイの選択ゲート，制御ゲートにＶｍ１０  が、ビット線とソース線にＶｍ８が印加される。図９，１０を用いて説明した書き込み動作でチャネルフローティング方式の場合は、点線のようになる。図１１の１点鎖線は第２書き込みストレス試験を示していて、選択ゲート，制御ゲート，ビット線，ソース線は全て０Ｖである。第１の書き込みストレス試験時のデータラッチ兼センスアンプ４のデータは、第２の書き込みストレス試験時に反転させられる。
【００７４】
図１２は消去動作を示すタイミング図である。まず、信号ＶＣＧ１  〜１６が全てＶＥＣＧ  となる。このＶＥＣＧ  という電圧は、ＨＶ  ｎ−ｃｈ  Ｔｒ．  ＱｈのソースとドレインにＶＥＣＧ  を印加し、ゲート及び基板電圧を０Ｖにしたとき、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈがカットオフ状態になる電圧であり、１Ｖ程度ある。ブロックアドレス信号ＲＡ，ＲＢ，ＲＣは、選択ブロックで全て“Ｈ”（図１２でＡｄｄＲが“Ｈ”として示される）、非選択ブロックではいずれかが“Ｌ”（図１２でＡｄｄＲが“Ｌ”として示される）である。
【００７５】
信号ＲＤＥＮＢＢ，ＬＩＮＫ、ＳＳ１  とＳＳ２  が“Ｌ”となり、ビット線と非選択ブロックの制御ゲートはフローティングとなる。また、ソース線Ｖｓｏｕｒｃｅもフローティング状態にされている。続いて、信号ＶＳＧＤ１，２  とＶＳＧＳ１，２  がＶｃｃとなり、メモリセルアレイ１が形成されるセルウェル  Ｃ−ｐ−ｗｅｌｌ  がＶｃｃとなる。この結果、全ビット線ＢＬ，ソース線Ｖｓｏｕｒｃｅ，全選択ゲートＳＧ，全非選択ブロックの制御ゲートＣＧは、セルウェル  Ｃ−ｐ−ｗｅｌｌ  の電位によってほぼＶｃｃまで引き上げられる。選択ブロックの全制御ゲートＣＧのみＶＥＣＧ  である。
【００７６】
さらに、セルウェル  Ｃ−ｐ−ｗｅｌｌ  がＶｐｐ昇圧回路１２の出力である消去電圧ＶｐｐＥ  （〜２０Ｖ）となると、全ビット線ＢＬ，ソース線Ｖｓｏｕｒｃｅ，全選択ゲートＳＧ，全非選択ブロックの制御ゲートＣＧは、セルウェル  Ｃ−ｐ−ｗｅｌｌ  の電位によってほぼＶｐｐＥ  まで引き上げられる。選択されたブロックの制御ゲートＣＧの電位ＶＥＣＧ  とセルウェル  Ｃ−ｐ−ｗｅｌｌ  の電位ＶｐｐＥ  との電位差によって、選択ブロックのメモリセルＭでは電荷蓄積層から電子が放出され、しきい値は負の方向へシフトする。
【００７７】
セルウェル  Ｃ−ｐ−ｗｅｌｌ  が消去電圧ＶｐｐＥ  からＶｃｃになってから、各信号、電圧は待機状態にリセットされる。消去動作中、電圧ＶｐｐＲＷはＶｃｃ、信号ＲＮＧＲＤは０Ｖで、センスアンプ部の各信号、電圧は信号ＳＳ１  ，ＳＳ２  を除いて待機中と同じである。
【００７８】
図１３は、メモリセルアレイ以外の消去電圧が印加される周辺回路の消去ストレス試験の動作を示している。基本的に消去動作と同じであるが、どのブロックも選択されない。また、書き込みストレス試験で行われない、信号ＶＣＧ１  〜１６のＶｐｐ出力（書き込みではＶｐｐＷ  だがＶｐｐＥ  を出力）が行われ、信号φＮ  が“Ｌ”、φｐが“Ｈ”となってデータラッチ兼センスアンプ４が非活性化され信号ＳＡ、ＳＢがＶｍ１０  となる。
【００７９】
図１４〜３７は、図１に示されたカラム系制御回路５，ロウ系制御回路９，セルウェル制御回路１０，セルソース制御回路１１，昇圧回路１２〜１４のうち、電圧Ｖｍ８，Ｖｍ１０  ，Ｖｐｐを扱う全ての主要回路を示している。
【００８０】
図１４（ａ）は、書き込み電圧／消去電圧（Ｖｐｐ）と接地電位を切り替えるためのＶｐｐスイッチ回路１６の具体的な構成を示している。図１４（ｂ）はこのＶｐｐスイッチ回路の略式記号を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ３４  〜３６，Ｑｈ３７  〜３９，Ｑｈ４０  〜４２，Ｑｈ４３  〜４５はそれぞれ図３（ｃ）に示したスイッチング回路と同じ構成である。信号ＰＯＮＢが“Ｈ”で出力Ｖｏｕｔ  は０Ｖ、信号ＰＯＮＢが“Ｌ”で信号ＲＮＧが発振すると出力Ｖｏｕｔ  は、書き込み電圧／消去電圧（Ｖｐｐ）以上のＶｐｐ＋Ｖｔ（ｓｕｂ＝Ｖｐｐ）となる。図３８はこの動作タイミングを示している。待機中は信号ＲＮＧは０Ｖ、信号ＰＯＮＢはＶｃｃ、電圧ＶｐｐはＶｃｃでＶｏｕｔ  は０Ｖである。信号ＰＯＮＢが０ＶとなるとＶｏｕｔ  はＶｃｃ−Ｖｔ（ｓｕｂ＝Ｖｃｃ）程度となる。信号ＲＮＧが発振すると、電圧ＶｐｐがＶｑｑのときＶｏｕｔ  はＶｑｑ＋Ｖｔ（ｓｕｂ＝Ｖｑｑ）となる。電圧ＶｐｐがＶｃｃとなり信号ＰＯＮＢがＶｃｃとなるとＶｏｕｔ  は０Ｖとなる。
【００８１】
図１５（ａ）は、電圧Ｖｍ８又はＶｍ１０  と接地電位を切り替えるためのＶｍスイッチ回路１７の具体的な構成を示している。図１５（ｂ）はこのＶｍスイッチ回路の略式記号を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ５０  〜５２，Ｑｈ５３  〜５５はそれぞれ図３（ｃ）に示したスイッチング回路と同じ構成である。信号ＰＯＮＢが“Ｈ”で出力Ｖｏｕｔ  は０Ｖ、信号ＰＯＮＢが“Ｌ”で信号ＲＮＧが発振すると出力Ｖｏｕｔ  はＶｍ＋Ｖｔ（ｓｕｂ＝Ｖｍ）となる。図３９はこの動作タイミングを示している。待機中は信号ＲＮＧは０Ｖ、信号ＰＯＮＢはＶｃｃでＶｏｕｔ  は０Ｖである。信号ＰＯＮＢが０ＶとなるとＶｏｕｔ  はＶｃｃ−Ｖｔ（ｓｕｂ＝Ｖｃｃ）程度となる。信号ＲＮＧが発振すると、Ｖｏｕｔ  はＶｍ＋Ｖｔ（ｓｕｂ＝Ｖｍ）となる。信号ＰＯＮＢがＶｃｃとなるとＶｏｕｔ  は０Ｖとなる。
【００８２】
図１６（ａ）は、電源電圧Ｖｃｃと接地電位を切り替えるためのＶｃｃスイッチ回路１８の具体的な構成を示している。図１６（ｂ）はこのＶｃｃスイッチ回路の略式記号を示している。信号ＰＯＮＢが“Ｈ”で出力Ｖｏｕｔ  は０Ｖ、信号ＰＯＮＢが“Ｌ”で信号ＲＮＧが発振すると出力Ｖｏｕｔ  はＶｃｃ＋２Ｖｔ（ｓｕｂ＝Ｖｃｃ）程度となる。図４０はこの動作タイミングを示している。待機中は信号ＲＮＧは０Ｖ、信号ＰＯＮＢはＶｃｃでＶｏｕｔ  は０Ｖである。信号ＰＯＮＢが０ＶとなるとＶｏｕｔ  はＶｃｃ−Ｖｔ（ｓｕｂ＝Ｖｃｃ）程度となる。信号ＲＮＧが発振すると、Ｖｏｕｔ  はＶｃｃ＋２Ｖｔ（ｓｕｂ＝Ｖｃｃ）程度となる。信号ＰＯＮＢがＶｃｃとなるとＶｏｕｔ  は０Ｖとなる。
【００８３】
図１７（ａ）は、書き込み電圧／消去電圧と電源電圧Ｖｃｃ電位を切り替えるためのＶｐｐ−Ｖｃｃスイッチ回路１９の具体的な構成を示している。図１７（ｂ）はこのＶｐｐ−Ｖｃｃスイッチ回路の略式記号を示している。信号ＥＶＣＣＢが“Ｌ”で信号ＥＶＰＰが“Ｌ”の時は出力Ｖｏｕｔ  はＶｃｃ、信号ＥＶＣＣＢが“Ｈ”で信号ＥＶＰＰが“Ｈ”で信号ＲＮＧが発振すると出力Ｖｏｕｔ  はＶｐｐとなる。図４１はこの動作タイミングを示している。待機中は信号ＲＮＧは０Ｖ、信号ＥＶＣＣＢ，ＥＶＰＰは０ＶでＶｏｕｔ  はＶｃｃ程度のフローティングである。信号ＲＮＧが発振すると、Ｖｏｕｔ  はＶｃｃとなる。信号ＥＶＣＣＢがＶｃｃとなり続いて信号ＥＶＰＰがＶｃｃとなるとＶｏｕｔ  はＶｐｐとなる。信号ＥＶＰＰが０Ｖとなって、続いて信号ＥＶＣＣＢが０ＶとなるとＶｏｕｔ  はＶｃｃとなる。
【００８４】
この回路では、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ６３，６４，７０，７１，７２，７８，７９  をよりしきい値の低いデプレッションタイプにすると安定性が増す。このときのデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタは、ゲート電圧がＶｃｃ、ソース電圧がＶｃｃ、ドレイン電圧がＶｃｃ、基板電圧が０Ｖで反転状態となり、ゲート電圧が０Ｖ、ソース電圧がＶｃｃ、ドレイン電圧がＶｃｃ、基板電圧が０Ｖでカットオフ状態となるようなものが望ましい。また、デプレッションタイプを用いた場合、ＮＡＮＤ回路Ｇ８，９  の入力信号ＲＮＧは必要なく０Ｖにしておけばよい。さらに、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄ１，２  を用いて図６１のようにしてもよい。この図６１に示される回路は、用いられるトランジスタの数が少なく回路面積を小さくできる。
【００８５】
図５に示したブロック選択回路７のＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ４，５，６，７を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにして、Ｑｈ４，５のゲートを信号ＲＤＥＮＢＢＤとしてもよい。また、図１４，１５，１６のＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ３０，３１，３２，３３，４６，４７，４８，５６，５７，５８を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにして、Ｑｈ３０，３１，４６，４７，５６，５７のゲートを信号ＰＯＮＢにしてもよい。
【００８６】
図１８は、信号ＶＣＧｎ（ｎ＝１〜１６）を出力する制御ゲートドライバの具体的な構成を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ９５  〜９７，Ｑｈ９８  〜１００  はそれぞれ図３（ｃ）に示したスイッチング回路と同じ構成である。図４２はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＣＧＶＧＬ，ＣＧＶＣＣ，ＣＧＶＭ，ＣＧＶＰＰ，ＷＰｎは０Ｖである。ＷＰｎ（ｎ＝１〜１６）はそれぞれ出力ＶＣＧｎ（ｎ＝１〜１６）に対応していて、ＷＰｎＢはその反転信号である。また、待機中、信号ＣＧ０Ｖ，ＣＧＴＲはＶｃｃ、電圧ＶＰＰＣＧ１  ，ＶＰＰＣＧ２  はＶｃｃ、電圧ＶＧＬは０Ｖである。よって出力ＶＣＧｎは０Ｖである。
【００８７】
読み出し時などでは、信号ＣＧ０Ｖが０Ｖとなって、信号ＣＧＶＧＬとＣＧＶＣＣがＶｃｃとなる。このときＷＰｎがＶｃｃの場合、電圧ＶＧＬが出力される。ＶＧＬは読み出し時０Ｖ、書き込みベリファイ時はベリファイ電圧（〜０．５Ｖ）、メモリセルのしきい値を測定するテスト動作の時は０Ｖ〜Ｖｃｃ程度となる。ＷＰｎが０Ｖの時、出力ＶＣＧｎはＶｃｃとなる。
【００８８】
書き込み時などでは、信号ＣＧ０Ｖが０Ｖ、ＣＧＴＲが０Ｖ、ＣＧＶＣＣがＶｃｃとなって、まずＶｃｃが出力される。その後、信号ＣＧＶＣＣが０Ｖとなって、信号ＣＧＶＰＰとＣＧＶＭがＶｃｃとなり、電圧ＶＰＰＣＧ１，２  がＶｐｐＷ  となる。この時、信号ＷＰｎがＶｃｃの場合はＶｐｐＷが出力され、ＷＰｎが０Ｖの場合はＶｍ１０  が出力される。電圧ＶＰＰＣＧ２  がＶｃｃに戻ると、ＷＰｎがＶｃｃの場合出力はＶｃｃとなる。こののちＶＰＰＣＧ１  がＶｃｃに戻る。続いて、信号ＣＧＶＰＰが０Ｖ、ＣＧＶＭが０Ｖとなる。再度信号ＣＧＶＣＣをＶｃｃにすると、ＷＰｎが０Ｖの場合出力がＶｃｃになる。信号ＣＧＶＣＣが０Ｖ、ＣＧ０ＶとＣＧＴＲがＶｃｃとなって出力は０Ｖに戻る。
【００８９】
消去時などでは、信号ＣＧ０Ｖが０Ｖ、ＷＰｎは全てＶｃｃとなって、信号ＣＶＧＬがＶｃｃとなることで電圧ＶＧＬが出力される。電圧ＶＧＬはＶＥＣＧ  （〜１Ｖ）となっている。
【００９０】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ９４  を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【００９１】
図１９は、信号ＶＳＧＸｎ（Ｘ＝Ｄ，Ｓ、ｎ＝１，２）を出力する選択ゲートドライバの具体的な構成を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１０５〜１０７  は図３（ｃ）に示したスイッチング回路と同じ構成である。図４３はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＳＧＧＮＤ，ＳＧＶＣＣ，ＳＧＶＭ，ＷＳＸｎは０Ｖである。信号ＷＳＸｎ（Ｘ＝Ｄ，Ｓ、ｎ＝１，２）は出力ＶＳＧＸｎ（Ｘ＝Ｄ，Ｓ、ｎ＝１，２）に対応していて、ＷＳＸｎＢはその反転信号である。信号ＳＧ０ＶはＶｃｃである。
【００９２】
読み出し時などでは、信号ＳＧ０Ｖが０Ｖとなって信号ＳＧＧＮＤ，ＳＧＶＣＣがＶｃｃとなると、信号ＷＳＸｎがＶｃｃの場合はＶｃｃが出力され、ＷＳＸｎが０Ｖの場合は出力は０Ｖとなる。書き込み時などでは、信号ＳＧ０Ｖが０Ｖとなって、信号ＷＳＸｎが０Ｖの場合はＶｃｃとなる信号ＳＧＧＮＤによって０Ｖが出力される。信号ＷＳＸｎがＶｃｃの場合は、ＳＧＶＣＣがＶｃｃの場合にＶｃｃ、信号ＳＧＶＭがＶｃｃの場合にＶｍ１０  がそれぞれ出力される。消去時などでは信号ＷＳＸｎが全てＶｃｃとなり、全ＶＳＧＸｎはＶｃｃとなる。
【００９３】
図２０は、電圧ＶＰＰＣＧｎ（ｎ＝１，２）を制御する回路を示している。信号ＣＤＶＰＰｎ（ｎ＝１，２）とＣＤＶＣＣｎＢ（ｎ＝１，２）はそれぞれ出力ＶＰＰＣＧｎ（ｎ＝１，２）に対応している。信号ＣＤＶＰＰｎとＣＤＶＣＣｎＢが０Ｖで出力はＶｃｃ、ＣＤＶＰＰｎとＣＤＶＣＣｎＢがＶｃｃで信号ＲＮＧが発振するとＶｐｐが出力される。
【００９４】
図２１は、電圧ＶｐｐＲＷを制御する回路を示している。信号ＲＷＶＰＰとＲＷＶＣＣＢが０Ｖで出力はＶｃｃ、ＲＷＶＰＰとＲＷＶＣＣＢがＶｃｃで信号ＲＮＧが発振するとＶｐｐが出力される。
【００９５】
図２２は、信号ＬＩＮＫを出力する回路の具体的な構成を示している。図４４はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＬＫ０Ｖ，ＬＫＢＴ，ＬＫＶＣＣＢは０Ｖで、信号ＬＫＴＲ，ＬＫＶＰＰＢはＶｃｃ、電圧ＶＰＰＬＫ１，２  はＶｃｃである。よって出力はＶｃｃとなる。
【００９６】
読み出し時などでは、信号ＬＫＴＲが０Ｖとなり信号ＬＫＶＣＣＢがＶｃｃとなって、信号ＬＫＢＴがＶｃｃとなると出力ＬＩＮＫはＶｃｃから昇圧されＶｃｃ＋αとなる。αはＶｃｃ以下である。書き込み時などでは、信号ＬＫＴＲが０Ｖ、ＬＫＶＣＣＢがＶｃｃ、ＬＫＶＰＰＢが０Ｖとなって、電圧ＶＰＰＬＫ１，２  がＶｐｐＷとなって出力ＬＩＮＫはＶｐｐＷ  となる。電圧ＶＰＰＬＫ２がＶｃｃとなって、出力ＬＩＮＫはＶｃｃとなる。消去時などでは、信号ＬＫＶＣＣＢとＬＫ０ＶがＶｃｃとなって、出力ＬＩＮＫは０Ｖとなる。
【００９７】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１０８，１０９を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【００９８】
図２３は、電圧ＶＰＰＬＫｎ（ｎ＝１，２）を制御する回路を示している。信号ＬＫＶＰＰｎ（ｎ＝１，２）とＬＫＶＣＣｎＢ（ｎ＝１，２）はそれぞれ出力ＶＰＰＬＫｎ（ｎ＝１，２）に対応している。信号ＬＫＶＰＰｎとＬＫＶＣＣｎＢが０Ｖで出力はＶｃｃ、ＬＫＶＰＰｎとＬＫＶＣＣｎＢがＶｃｃで信号ＲＮＧが発振するとＶｐｐが出力される。
【００９９】
図２４は、電圧ＶＰＰＣＰＷｎ（ｎ＝１，２）を制御する回路を示している。信号ＣＰＶＰＰｎ（ｎ＝１，２）とＣＰＶＣＣｎＢ（ｎ＝１，２）はそれぞれ出力ＶＰＰＣＰＷｎ（ｎ＝１，２）に対応している。信号ＣＰＶＰＰｎとＣＰＶＣＣｎＢが０Ｖで出力はＶｃｃ、ＣＰＶＰＰｎとＣＰＶＣＣｎＢがＶｃｃで信号ＲＮＧが発振するとＶｐｐが出力される。
【０１００】
図２５は、電圧  Ｃ−ｐ−ｗｅｌｌ  を出力する回路の具体的な構成を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１１５〜１１７  は図３（ｃ）に示したスイッチング回路と同じ構成である。図４５はこの動作タイミングを示している。待機中、信号ＲＮＧＥ，ＲＥＡＤ，ＭＶＴＤは０Ｖで、信号ＣＰＷ０Ｖ，ＣＰＷ３ＶＢ，ＣＰＷＴＲ，ＣＰＷＶＰＰＢはＶｃｃ、電圧ＶＰＰＣＰＷ１，２  はＶｃｃである。よって出力は０Ｖとなる。
【０１０１】
読み出し時などでは、出力  Ｃ−ｐ−ｗｅｌｌ  は０Ｖであるが、信号ＭＶＴＤがＶｃｃとなると電圧ＶＰＷを出力する。電圧ＶＰＷは０Ｖ〜Ｖｃｃで、メモリセルＭの負のしきい値を測定するテスト動作時に用いられる。消去時などでは、信号ＣＰＷ０Ｖ，ＣＰＷ３ＶＢ，ＣＰＷＴＲ，ＣＰＷＶＰＰＢが０Ｖとなって、電圧ＶＰＰＣＰＷ１，２がＶｐｐＥ  となってＶｐｐＥ  が出力される。電圧ＶＰＰＣＰＷ２がＶｃｃとなって、  Ｃ−ｐ−ｗｅｌｌ  はＶｃｃとなり、信号ＣＰＷ０Ｖ，ＣＰＷ３ＶＢ，ＣＰＷＴＲ，ＣＰＷＶＰＰＢがＶｃｃとなって０Ｖとなる。
【０１０２】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１１４を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【０１０３】
図２６は、電圧Ｖｓｏｕｒｃｅを出力する回路の具体的な構成を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１２０〜１２２  は図３（ｃ）に示したスイッチング回路と同じ構成である。図４６はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＲＥＡＤ，ＭＶＴＤは０Ｖで、信号ＣＳ０Ｖ，ＣＳＴＲ，ＣＳ３ＶＢ，ＣＳＶＣＣＢ，ＣＳＶＭ８ＢはＶｃｃである。よって出力は０Ｖとなる。
【０１０４】
読み出し時などでは、出力Ｖｓｏｕｒｃｅは０Ｖであるが、信号ＭＶＴＤがＶｃｃとなると電圧ＶＰＷを出力する。電圧ＶＰＷは０Ｖ〜Ｖｃｃで、メモリセルＭの負のしきい値を測定するテスト動作時に用いられる。書き込み時などでは、信号ＣＳ０Ｖが０ＶとなってＣＳ３ＶＢとＣＳＶＣＣＢが０Ｖとなると、Ｖｃｃが出力される。その後、信号ＣＳＶＣＣＢがＶｃｃとなって、ＣＳＴＲとＣＳＶＭ８Ｂが０Ｖとなると、Ｖｍ８が出力される。消去時などでは、信号ＣＳ０Ｖ，ＣＳ３ＶＢ，ＣＳＴＲが０Ｖとなって、出力Ｖｓｏｕｒｃｅはフローティングとなる。このとき、電圧  Ｃ−ｐ−ｗｅｌｌ  に従って電位は変化する。
【０１０５】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１１８を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【０１０６】
図２７は、信号ＳＸ（Ｘ＝Ａ，Ｂ）を出力する回路の具体的な構成を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１２７〜１２９  は図３（ｃ）に示したスイッチング回路と同じ構成である。図４７はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＳＡＢＴＲＢ，ＳＡＢ３Ｖ，ＳＡＢＢＴ，ＳＡＢ１０Ｖ，ＣＥＬＬＸは０Ｖで、信号ＳＡＢ０ＶはＶｃｃである。よって出力は０Ｖとなる。信号ＣＥＬＬＸ（Ｘ＝Ａ，Ｂ）は出力ＳＸ（Ｘ＝Ａ，Ｂ）に対応している。
【０１０７】
読み出し時などでは、信号ＳＡＢ０Ｖが０Ｖ、ＳＡＢ３ＶがＶｃｃ、ＣＥＬＬＡ，ＣＥＬＬＢが共にＶｃｃとなって、続いて信号ＳＡＢＴＲＢとＳＡＢＢＴがＶｃｃとなると出力はＶｃｃ＋αとなる。αはＶｃｃ以下である。書き込み時などでは、信号ＳＡＢ０Ｖが０Ｖ、信号ＳＡＢ３ＶがＶｃｃとなって、続いて信号ＳＡＢＴＲＢがＶｃｃとなってＳＡＢ１０ＶがＶｃｃとなると、信号ＣＥＬＬＸがＶｃｃの場合、出力はＶｍ１０  ＋Ｖｃｃ−Ｖｔ（ｓｕｂ＝Ｖｍ１０  ）程度となる。
【０１０８】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１２３，１２４を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【０１０９】
図２８は、信号ＳＳｎ（ｎ＝１，２）を出力する回路の具体的な構成を示している。図４８はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＳＳＲＳＴＢ，ＳＳＧＮＤ，ＳＳＢＴ，ＳＳＶＣＣ，ＳＳ１０Ｖ，ＳＢＬｎは０Ｖである。よって出力はＶｃｃとなる。信号ＳＢＬｎ（ｎ＝１，２）は出力ＳＳｎ（ｎ＝１，２）に対応している。信号ＳＢＬｎＢは、その反転信号である。
【０１１０】
読み出し時などでは、信号ＳＳＲＳＴＢがＶｃｃ、ＳＳＧＮＤがＶｃｃとなってＳＳＢＴがＶｃｃとなると、信号ＳＢＬｎがＶｃｃの場合は出力がＶｃｃ＋αに昇圧される。αはＶｃｃ以下である。信号ＳＢＬｎが０Ｖの場合、出力は０Ｖとなる。書き込み時などでは、信号ＳＳＲＳＴＢとＳＳＧＮＤがＶｃｃとなり、信号ＳＳ１０ＶがＶｃｃとなると、信号ＳＢＬｎがＶｃｃの場合はＶｍ１０  ＋Ｖｃｃ−Ｖｔ（ｓｕｂ＝Ｖｍ１０  ）程度となる。信号ＳＢＬｎが０Ｖの場合は、０Ｖが出力される。消去時などでは、信号ＳＳＲＳＴＢとＳＳＧＮＤがＶｃｃとなり、ＳＢＬ１  ，ＳＢＬ２  が共に０Ｖとなって出力ＳＳ１  ，ＳＳ２  は共に０Ｖとなる。
【０１１１】
図２９は、電圧ＶＢＩＴＨを制御する回路の具体的な構成を示している。図４９はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＮＷ８Ｖは０Ｖで、信号ＮＷ８ＶＤＢはＶｃｃである。よって出力はＶｃｃとなる。信号ＮＷ８ＶがＶｃｃ、ＮＷ８ＶＤＢが０Ｖとなると電圧ＶＢＩＴＨはＶｍ８となる。
【０１１２】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１３８を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【０１１３】
図３０は、電圧ＶＸ（Ｘ＝Ａ，Ｂ）を出力する回路の具体的な構成を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１４４〜１４６  は図３（ｃ）に示したスイッチング回路と同じ構成である。図５０はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＶＡＢＲＳＴＢ，ＶＡＢ０Ｖ，ＶＡＢＬ，ＶＡＢＨ，ＶＡＢ８Ｖ，ＰＲＣＸは０Ｖであり、電圧ＶＨＬ，ＶＨＨとも０Ｖである。よって出力は０Ｖとなる。信号ＰＲＣＸ（Ｘ＝Ａ，Ｂ）は出力ＶＸ（Ｘ＝Ａ，Ｂ）に対応している。信号ＰＲＣＸＢはＰＲＣＸの反転信号である。
【０１１４】
読み出し時などでは、信号ＶＡＢＲＳＴＢがＶｃｃ、ＶＡＢＬとＶＡＢＨがＶｃｃで、ＰＲＣＸがＶｃｃの場合は電圧ＶＨＨが出力される。信号ＰＲＣＸが０Ｖの場合は、電圧ＶＨＬが出力される。書き込み時などでは、信号ＶＡＢＲＳＴＢがＶｃｃとなる。信号ＰＲＣＸが０Ｖの場合は、信号ＶＡＢ０ＶがＶｃｃとなることで出力は０Ｖである。信号ＰＲＣＸがＶｃｃの場合は、信号ＶＡＢＨと電圧ＶＨＨがＶｃｃとなることで出力はＶｃｃとなり、信号ＶＡＢ８ＶがＶｃｃとなることで出力はＶｍ８となる。
【０１１５】
図３１は、信号ＰＲＥを出力する回路の具体的な構成を示している。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１５１〜１５３  は図３（ｃ）に示したスイッチング回路と同じ構成である。図５１はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＰＲＥＢＴ，ＰＲＥ１０Ｖは０Ｖで、信号ＰＲ０Ｖ，ＰＲＴＲはＶｃｃである。よって出力は０Ｖとなる。
【０１１６】
読み出し時などでは、信号ＰＲ０Ｖが０Ｖ、ＰＲＴＲが０Ｖとなって、信号ＰＲＢＴがＶｃｃとなると出力はＶｃｃ＋αとなる。αはＶｃｃ以下である。書き込み時などでは、信号ＰＲ０Ｖが０Ｖ、信号ＰＲＴＲが０Ｖとなって、続いて信号ＰＲ１０ＶがＶｃｃとなると、出力はＶｍ１０  ＋Ｖｃｃ−Ｖｔ（ｓｕｂ＝Ｖｍ１０  ）程度となる。
【０１１７】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１４７，１４８を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【０１１８】
図３２は、信号ＳＲを出力する回路の具体的な構成を示している。図５２はこの動作タイミングを示している。待機中、信号ＲＮＧ，ＳＲ０Ｖ，ＳＲＢＴ，ＳＲＶＣＣＢは０Ｖで、信号ＳＲ１０ＶＢはＶｃｃである。よって、出力はＶｃｃとなる。
【０１１９】
読み出し時などでは、信号ＳＲＶＣＣＢがＶｃｃとなって、信号ＳＲＢＴがＶｃｃとなると出力はＶｃｃ＋αとなる。αはＶｃｃ以下である。続いてＳＲ０ＶがＶｃｃとなると出力は０Ｖとなる。書き込み時などでは、信号ＳＲＶＣＣＢがＶｃｃとなって、続いて信号ＳＲ１０ＶＢが０Ｖとなると、出力はＶｍ１０  ＋Ｖｃｃ−Ｖｔ（ｓｕｂ＝Ｖｍ１０  ）程度となる。
【０１２０】
図３３は、信号φＥ  を出力する回路の具体的な構成を示している。図５３はこの動作タイミングを示している。待機中、信号ＦＩＥＴＲＢ，ＦＩＥＢＴは０Ｖで、信号ＦＩＥ３ＶＢはＶｃｃである。よって出力は０Ｖとなる。
【０１２１】
読み出し時などでは、信号ＦＩＥ３ＶＢが０Ｖとなって、信号ＦＩＥＴＲＢがＶｃｃとなり、続いて信号ＦＩＥＢＴがＶｃｃとなると出力はＶｃｃ＋αとなる。αはＶｃｃ以下である。ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１６２，１６３を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【０１２２】
図３４は、信号ＶＲＦＹＸ（Ｘ＝Ａ，Ｂ）を出力する回路の具体的な構成を示している。図５４はこの動作タイミングを示している。待機中、信号ＶＲ３Ｖ，ＶＲＴＲＢ，ＶＲＢＴ，ＰＲＣＸは０Ｖである。よって出力は０Ｖとなる。信号ＰＲＣＸ（Ｘ＝Ａ，Ｂ）は出力ＶＲＦＹＸ（Ｘ＝Ａ，Ｂ）に対応している。信号ＰＲＣＸＢはＰＲＣＸの反転信号である。
【０１２３】
読み出し時などでは、信号ＶＲ３ＶがＶｃｃとなって、信号ＶＲＴＲＢがＶｃｃとなり、続いて信号ＶＲＢＴがＶｃｃとなると、信号ＰＲＣＸがＶｃｃの場合は出力はＶｃｃ＋αとなる。αはＶｃｃ以下である。信号ＰＲＣＸが０Ｖの場合は、出力は０Ｖである。
【０１２４】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１６４，１６５を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【０１２５】
図３５（ａ）は、昇圧回路で用いられる昇圧セルを具体的に示している。信号ＰＲＳＴが十分高くなると、この昇圧セルはリセットされる。信号ＰＲＳＴが０Ｖで、信号φが０Ｖで、信号φＢがＶｃｃとなると、入力電圧ＶｉｎがＶｏｕｔ  に転送される。この後、信号φがＶｃｃとなって電圧Ｖｏｕｔ  は昇圧される。図３５（ｂ）はこの昇圧セル２０の略式記号である。
【０１２６】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１６６，１６９，１７０，１７２を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。
【０１２７】
図３６は、昇圧回路の具体的な構成を示している。Ｖｐｐ昇圧回路１２、Ｖｍ１０  昇圧回路１３、Ｖｍ８昇圧回路１４とも、図３６に示される回路であるが、それぞれ昇圧セル２０の個数ｎがちがう。昇圧電位が低いものは、昇圧セルの個数は少なくてよい。この図３６では出力がＶＰＵＭＰとなっているが、Ｖｐｐ昇圧回路１２，Ｖｍ１０  昇圧回路１３，Ｖｍ８昇圧回路１４に対して、それぞれＶｐｐ，Ｖｍ１０  ，Ｖｍ８である。信号ＰＲＳＴＢがＶｃｃで昇圧回路はリセットされる。信号ＰＲＳＴＢが０Ｖとなって、信号φ１〜４が発振すると出力ＶＰＵＭＰは昇圧される。
【０１２８】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１７３，１７４，１７６，１７８を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。Ｑｈ１７４，１７６のゲートは信号ＰＲＳＴＢにするとよい。
【０１２９】
図３７は、昇圧電位リミッタ回路の具体的な構成を示している。Ｖｐｐ昇圧回路１２，Ｖｍ１０  昇圧回路１３，Ｖｍ８昇圧回路１４の出力に接続される昇圧電位リミッタとも、図３７に示される回路であるが、それぞれスイッチＳＷの接続がちがう。この図３７では出力がＶＰＵＭＰとなっているが、Ｖｐｐ昇圧回路１２，Ｖｍ１０  昇圧回路１３，Ｖｍ８昇圧回路１４に対して、それぞれＶｐｐ，Ｖｍ１０  ，Ｖｍ８である。信号ＰＲＳＴＢがＶｃｃで、出力ＶＰＵＭＰはＶｃｃとなる。
【０１３０】
信号ＥＸＶは通常０Ｖで、テスト動作時に外部からＶｐｐ，Ｖｍ１０  ，Ｖｍ８を供給する場合には、ＥＸＶはＶｃｃとなる。信号ＰＲＳＴＢが０Ｖとなると、電圧ＶＰＵＭＰと接地電位の間の抵抗Ｒ１〜Ｒｎによって、ＶＰＵＭＰに比例した電圧がスイッチＳＷを介して電圧比較器２１に入力される。この電圧は、参照電圧Ｖｒｅｆと比較され、Ｖｒｅｆの方が高いとｎ−ｃｈ  Ｔｒ．Ｑｎ３５  のゲート電極に電圧比較器によって“Ｌ”レベルの電圧が印加され、Ｖｒｅｆの方が低いとｎ−ｃｈ  Ｔｒ．Ｑｎ３５  のゲート電極に電圧比較器によって“Ｈ”レベルの電圧が印加されＶＰＵＭＰの電位が下げられる。このリミッタ回路では、製造後にスイッチＳＷの接続を変えることで、製造ばらつきに対応して電圧トリミングができる。図５５はこの昇圧動作のタイミングを示している。また、図５５に対応して、例としてＶｐｐ昇圧回路の出力Ｖｐｐが昇圧される様子が図５６に示されている。
【０１３１】
ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ１８１を、上述のデプレッションタイプ高耐圧構造ｎチャネルＭＯＳトランジスタＱｈｄにしてもよい。Ｑｈ１８１のゲートは信号ＰＲＳＴＢにするとよい。
【０１３２】
図５７は、電圧Ｖｄｄを制御する回路の具体的な構成を示している。待機中は、信号ＣＥＳＢがＶｃｃで電圧Ｖｄｄは電源電圧Ｖｃｃと切り離される。待機中でなければ、信号ＣＥＳＢは０Ｖとなり、ＶｄｄはＶｃｃとなる。
【０１３３】
図５８は、このようなＮＡＮＤ型ＥＥＰＲＯＭの書き込み動作後のメモリセルＭのしきい値分布を示している。この分布は、どのメモリセルＭにも同じ書き込み電圧、同じ書き込み時間で“０”書き込みをしたときのものである。実際の書き込みは書き込み動作とビット毎ベリファイ動作を繰り返しながら行われるので、メモリセルＭのしきい値分布幅はより狭くなる。しかしながら、所定の書き込み時間内に所定の分布範囲に収めるには、図５８に示されたような分布も所定の範囲内になければならないので、その所定範囲から離れたしきい値を持つセル（離れビット）は冗長セルに置き換える必要がある。また、書き込み電圧が設定値からずれている場合は、トリミングしなければならない。そこで、適当な分布度数Ｋ以上の分布度数を持つしきい値範囲を測定する。その下限をＶｔ−ｍｉｎ  、上限をＶｔ−ｍａｘ  とする。
【０１３４】
図５９，６０は、このＶｔ−ｍｉｎ  、Ｖｔ−ｍａｘ  を用いた書き込み電圧ＶｐｐＷ  トリミングと離れビットの検出方法を示している。
【０１３５】
まず、所定個数以上の例えば全メモリセルを消去する（Ｐ１）。書き込み電圧ＶｐｐＷ  を初期値ＶｐｐＷ０にして（Ｐ２）、固定書き込み時間ＴｐＷで前述の消去されたメモリセルに書き込みを行う（Ｐ３）。書き込み後、前述の書き込みが行われたメモリセルのしきい値分布を測定し、Ｖｔｈ−ｍｉｎとＶｔｈ−ｍａｘを求める（Ｐ４）。Ｖｔ−ｍｉｎ  が０Ｖ以下となっている場合は書き込み電圧が低すぎる、Ｖｔ−ｍａｘ  が電源電圧Ｖｃｃを越えている場合は書き込み電圧が高すぎるので、書き込み電圧ＶｐｐＷを、低すぎる場合はΔＶｐｐだけ高め、高すぎる場合はΔＶｐｐだけ低めた方がよい。これは、精度良く測定できるしきい値の範囲をはずれているためである。そして、全ビット消去して、再測定する。但し、書き込み電圧ＶｐｐＷ  の上限ＶｐｐＷ−ｍａｘ  を越えるＶｐｐＷ  や、下限ＶｐｐＷ−ｍｉｎ  を下回るＶｐｐＷ  となったときは、測定を中止し、不良品として扱う。（Ｐ５，Ｐ６，Ｐ１７〜２１）
Ｖｔ−ｃｅｎｔｅｒを（Ｖｔ−ｍａｘ  ＋Ｖｔ−ｍｉｎ  ）／２とする（Ｐ７）。
【０１３６】
Ｖｔ−ｃｅｎｔｅｒがＶ２  より高い場合は書き込み電圧が高すぎる、Ｖｔ−ｃｅｎｔｅｒがＶ１  より低い場合は書き込み電圧が低すぎるので、書き込み電圧ＶｐｐＷ  を、低すぎる場合はΔＶｐｐだけ高め、高すぎる場合はΔＶｐｐだけ低めた方がよい。これは、精度良く測定できるしきい値の範囲を外れているためである。そして、全ビット消去して、再測定する。但し、書き込み電圧ＶｐｐＷ  の上限ＶｐｐＷ−ｍａｘ  を越えるＶｐｐＷ  や、下限ＶｐｐＷ−ｍｉｎ  を下回るＶｐｐＷ  となったときは、測定を中止し、不良品として扱う。（Ｐ８，Ｐ９，Ｐ２２〜２６）
書き込み電圧の初期値ＶｐｐＷ０と測定に用いた書き込み電圧ＶｐｐＷ  の差を考慮して、Ｖｔ−ｃｅｎｔｅｒを補正しＶｔ１とする。例えば、Ｖｔ−ｃｅｎｔｅｒをＶｐｐＷ０−ＶｐｐＷ  だけ補正したものをＶｔ１とする（Ｐ１０）。それから、Ｖｔ１の最適値Ｖｔ０からのずれΔＶｔを求める（Ｐ１１）。ΔＶｔがトリミング可能な値でなければ、測定を中止し不良品として扱う（Ｐ１２）。
【０１３７】
ΔＶｔから、書き込み電圧トリミングを行い（Ｐ１３）、Ｖｔ−ｃｅｎｔｅｒを中心に所定の範囲外のしきい値を持つメモリセルＭを離れビットとする（Ｐ１４）。離れビットが、救済不可能であれば不良品として扱う（Ｐ１５）。最後に、離れビットを救済して（Ｐ１６）、終了する。
【０１３８】
書き込み電圧ＶｐｐＷ  のトリミングは、例えばΔＶｔだけずらす。つまり、製造直後のＶｐｐＷ  が２０ＶでΔＶｔが１Ｖであれば、ＶｐｐＷ  が２１Ｖに最も近くなるようにトリミングする。なお、消去電圧トリミングや消去後の離れビットに対しては、消去後のしきい値分布から同様に行うことができる。
【０１３９】
以上、説明のように本発明では、書き込み電圧や消去電圧が印加される高耐圧構造のトランジスタを、しきい値が低く、ゲート電圧，ソース電圧，基板電圧が０Ｖのとき反転又は弱反転状態であるようなトランジスタのみとした。またさらに、その高耐圧トランジスタの種類を１種類のみとすることもできることを説明した。本実施形態では、高耐圧構造トランジスタとしてｎチャネルＭＯＳトランジスタを例に説明したが、ｐチャネルＭＯＳトランジスタでも同様に実施できる。  さらに本発明では、ベリファイ動作を伴わない書き込み動作後のメモリセルのしきい値分布の内、所定の分布度数を持つしきい値範囲から、書き込み電圧トリミングやしきい値分布の裾を形成する離れたしきい値を持つメモリセルの検出を行うことができる。本実施形態では、書き込み後のしきい値をもとに行ったが、ＮＯＲ型ＥＥＰＲＯＭなどでは、消去後のしきい値をもとに同様に行うことができる。
【０１４０】
本発明に係わる不揮発性半導体記憶装置は、上記実施形態の如くＮＡＮＤセル型ＥＥＰＲＯＭに限らず、ＮＯＲセル型ＥＥＰＲＯＭなどにも同様に適用できる。さらに部分的に、ＤＲＡＭ，ＳＲＡＭ，ＭＲＯＭなどの各種半導体記憶装置にも適用できる。
【０１４１】
また、以上の主旨に従ってさまざまな応用もできる。例えば、図３（ｂ）（ｃ）に示されるスイッチング回路は、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈ３をデプレッションタイプｎチャネルＭＯＳトランジスタにして、そのゲート電圧を例えば０Ｖに固定してもよい。このときのデプレッションタイプｎチャネルＭＯＳトランジスタは、基板バイアスとゲート電圧が０Ｖ、ソース電圧がＶｃｃの条件でカットオフ状態であるのが望ましく、また、基板バイアスとゲート電圧が０Ｖ、ドレイン電圧がＶｃｃの条件でソースに転送される電圧が基板バイアスとゲート電圧が０ＶのＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈのソースに印加された場合、ＨＶ  ｎ−ｃｈ  Ｔｒ．  Ｑｈがカットオフ状態になるのが望ましい。
【０１４２】
【発明の効果】
以上詳述したように本発明によれば、ベリファイ動作を伴わない書き込み動作後のメモリセルのしきい値分布の内、所定の分布度数を持つしきい値範囲から、書き込み電圧トリミングやしきい値分布の裾を形成する離れたしきい値を持つメモリセルの検出を、精度良く行うことができる。これによって、歩留まりを上げることができ、製造コストの低い半導体記憶装置を実現できる。
【図面の簡単な説明】
【図１】実施形態に係わるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図。
【図２】実施形態に係わる高耐圧構造ＭＯＳトランジスタの特性を示す図。
【図３】実施形態に係わるスイッチング回路の構成を示す図。
【図４】実施形態に係わるＮＡＮＤ型メモリセルアレイの構成を示す図。
【図５】実施形態に係わるブロック選択回路とブロック制御回路の構成を示す図。
【図６】実施形態に係わる主ビット線制御回路、副ビット線制御回路、データラッチ兼センスアンプの構成を示す図。
【図７】実施形態に係わる読み出し動作を説明するためのタイミング図。
【図８】実施形態に係わる読み出し動作を説明するためのタイミング図。
【図９】実施形態に係わる書き込み動作を説明するためのタイミング図。
【図１０】実施形態に係わる書き込み動作を説明するためのタイミング図。
【図１１】実施形態に係わる書き込み周辺回路ストレス試験動作を説明するためのタイミング図。
【図１２】実施形態に係わる消去動作を説明するためのタイミング図。
【図１３】実施形態に係わる消去周辺回路ストレス試験動作を説明するためのタイミング図。
【図１４】実施形態に係わる制御回路の具体的な構成を示す図。
【図１５】実施形態に係わる制御回路の具体的な構成を示す図。
【図１６】実施形態に係わる制御回路の具体的な構成を示す図。
【図１７】実施形態に係わる制御回路の具体的な構成を示す図。
【図１８】実施形態に係わる制御回路の具体的な構成を示す図。
【図１９】実施形態に係わる制御回路の具体的な構成を示す図。
【図２０】実施形態に係わる制御回路の具体的な構成を示す図。
【図２１】実施形態に係わる制御回路の具体的な構成を示す図。
【図２２】実施形態に係わる制御回路の具体的な構成を示す図。
【図２３】実施形態に係わる制御回路の具体的な構成を示す図。
【図２４】実施形態に係わる制御回路の具体的な構成を示す図。
【図２５】実施形態に係わる制御回路の具体的な構成を示す図。
【図２６】実施形態に係わる制御回路の具体的な構成を示す図。
【図２７】実施形態に係わる制御回路の具体的な構成を示す図。
【図２８】実施形態に係わる制御回路の具体的な構成を示す図。
【図２９】実施形態に係わる制御回路の具体的な構成を示す図。
【図３０】実施形態に係わる制御回路の具体的な構成を示す図。
【図３１】実施形態に係わる制御回路の具体的な構成を示す図。
【図３２】実施形態に係わる制御回路の具体的な構成を示す図。
【図３３】実施形態に係わる制御回路の具体的な構成を示す図。
【図３４】実施形態に係わる制御回路の具体的な構成を示す図。
【図３５】実施形態に係わる制御回路の具体的な構成を示す図。
【図３６】実施形態に係わる制御回路の具体的な構成を示す図。
【図３７】実施形態に係わる制御回路の具体的な構成を示す図。
【図３８】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図３９】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４０】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４１】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４２】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４３】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４４】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４５】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４６】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４７】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４８】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図４９】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図５０】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図５１】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図５２】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図５３】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図５４】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図５５】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図５６】実施形態に係わる制御回路の動作を説明するためのタイミング図。
【図５７】実施形態に係わる制御回路の具体的な構成を示す図。
【図５８】実施形態に係わるメモリセルの書き込み後のしきい値分布を示す図。
【図５９】実施形態に係わる書き込み電圧トリミングと離れビット検出方法のアルゴリズムを示す図。
【図６０】実施形態に係わる書き込み電圧トリミングと離れビット検出方法のアルゴリズムを示す図。
【図６１】実施形態に係わる制御回路の具体的な構成を示す図。
【符号の説明】
１…メモリセルアレイ              ２…主ビット線制御回路、
３…副ビット線制御回路            ４…データラッチ兼センスアンプ、
５…カラム系制御回路              ６…ワード線制御回路、
７…ブロック選択回路              ８…ブロックアドレスバッファ、
９…ロウ系制御回路                １０…セルウェル制御回路、
１１…セルソース制御回路          １２…Ｖｐｐ昇圧回路、
１３…Ｖｍ１０  昇圧回路              １４…Ｖｍ８昇圧回路、
１５…バイアス回路                １６…Ｖｐｐスイッチ回路、
１７…Ｖｍスイッチ回路            １８…Ｖｃｃスイッチ回路、
１９…Ｖｐｐ−Ｖｃｃスイッチ回路      ２０…昇圧セル、
２１…電圧比較器
Ｑｈ…高耐圧構造ｎチャネルＭＯＳトランジスタ
Ｑｈｄ…高耐圧構造ディプリーションタイプｎチャネルＭＯＳトランジスタ
Ｑｄ…ディプリーションタイプｎチャネルＭＯＳトランジスタ
Ｑｎ…ｎチャネルＭＯＳトランジスタ
Ｑｐ…ｐチャネルＭＯＳトランジスタ
Ｓ…選択トランジスタ              Ｍ…メモリセル
ＳＧ…選択ゲート                  ＣＧ…制御ゲート
Ｉ…インバータ回路                Ｇ…論理ゲート回路
Ｒ…抵抗器                        ＳＷ…スイッチ回路
【図１】
0003563702.tif 000002
【図２】
0003563702.tif 000003
【図３】
0003563702.tif 000004
【図４】
0003563702.tif 000005
【図５】
0003563702.tif 000006
【図６】
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【図７】
0003563702.tif 000008
【図８】
0003563702.tif 000009
【図９】
0003563702.tif 000010
【図１０】
0003563702.tif 000011
【図１１】
0003563702.tif 000012
【図１２】
0003563702.tif 000013
【図１３】
0003563702.tif 000014
【図１４】
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【図１５】
0003563702.tif 000016
【図１６】
0003563702.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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