(57)【特許請求の範囲】
【請求項１】
サリサイド構造のｎチャネルＭＯＳトランジスタ並びにｐチャネルＭＯＳトランジスタと、ポリサイド配線の上層を構成する高融点金属シリサイド膜の欠落を検出する高融点金属シリサイド膜欠落検出素子と有する半導体素子であって、
シリコン基板の表面に形成されたｐ型ウェルの表面に設けられた前記ｎチャネルＭＯＳトランジスタは、ゲート絶縁膜を介して該ｐ型ウェルの表面上に設けられた第１のゲート電極と該ｐ型ウェルの表面に設けられた第１のソース・ドレイン領域とを有し、
前記シリコン基板の表面に形成されたｎ型ウェルの表面に設けられた前記ｐチャネルＭＯＳトランジスタは、ゲート絶縁膜を介して該ｎ型ウェルの表面上に設けられた第２のゲート電極と該ｎ型ウェルの表面に設けられた第２のソース・ドレイン領域とを有し、
前記高融点金属シリサイド膜欠落検出素子は、絶縁膜を介して前記シリコン基板の表面上に設けられ、
前記第１，第２のゲート電極および高融点金属シリサイド膜欠落検出素子の側面はそれぞれ絶縁膜スペーサにより直接に覆われており、
前記第１のソース・ドレイン領域は、前記第１のゲート電極に自己整合的に前記ｐ型ウェルの表面に形成されたｎ型ソース・ドレイン・エクステンション拡散層と、該第１のゲート電極並びに前記絶縁膜スペーサに自己整合的に該ｐ型ウェルの表面に形成されたｎ＋  型ソース・ドレイン拡散層と、該第１のゲート電極並びに該絶縁膜スペーサに自己整合的に該ｎ＋  型ソース・ドレイン拡散層の表面に形成された第１の高融点金属シリサイド層とから構成され、
前記第２のソース・ドレイン領域は、前記第２のゲート電極に自己整合的に前記ｎ型ウェルの表面に形成されたｐ型ソース・ドレイン・エクステンション拡散層と、該第２のゲート電極並びに前記絶縁膜スペーサに自己整合的に該ｎ型ウェルの表面に形成されたｐ＋  型ソース・ドレイン拡散層と、該第２のゲート電極並びに該絶縁膜スペーサに自己整合的に該ｐ＋  型ソース・ドレイン拡散層の表面に形成された第２の高融点金属シリサイド層とから構成されて、
前記第１のゲート電極は、ｎ＋  型多結晶シリコン膜パターンと、該ｎ＋  型多結晶シリコン膜パターンの上面に自己整合的に形成された第１の高融点金属シリサイド膜パターンとから構成されて、
前記第２のゲート電極は、ｐ＋  型多結晶シリコン膜パターンと、該ｐ＋  型多結晶シリコン膜パターンの上面に自己整合的に形成された第２の高融点金属シリサイド膜パターンとから構成されて、
前記高融点金属シリサイド膜欠落検出素子は、前記ｎ＋  型ソース・ドレイン拡散層と同時に形成されたｎ＋  型領域および前記ｐ＋  型ソース・ドレイン拡散層と同時に形成されたｐ＋  型領域が交互に直接に接続されてなる多結晶シリコン膜パターンと、該多結晶シリコン膜パターンの上面に自己整合的に形成された第３の高融点金属シリサイド膜パターンとから構成されていることを特徴とする半導体装置。
【請求項２】
前記高融点金属シリサイド膜欠落検出素子を構成する前記多結晶シリコン膜パターンの最小線幅が、前記第１の多結晶シリコン膜パターンの最小線幅に等しい請求項１記載の半導体装置。
【請求項３】
前記高融点金属シリサイド膜欠落検出素子を構成する前記多結晶シリコン膜パターンの両端の線幅が、それぞれ該多結晶シリコン膜の最小線幅より広くなっている請求項２記載の半導体装置。
【請求項４】
前記高融点金属がチタンもしくはコバルトからなる請求項１，請求項２あるいは請求項３記載の半導体装置。
【請求項５】
サリサイド構造のｎチャネルＭＯＳトランジスタ並びにｐチャネルＭＯＳトランジスタと、ポリサイド配線の上層を構成する高融点金属シリサイド膜の欠落を検出する高融点金属シリサイド膜欠落検出素子と有する半導体素子であって、
シリコン基板の表面に形成されたｐ型ウェルの表面に設けられた前記ｎチャネルＭＯＳトランジスタは、ゲート絶縁膜を介して該ｐ型ウェルの表面上に設けられた第１のゲート電極と該ｐ型ウェルの表面に設けられた第１のソース・ドレイン領域とを有し、
前記シリコン基板の表面に形成されたｎ型ウェルの表面に設けられた前記ｐチャネルＭＯＳトランジスタは、ゲート絶縁膜を介して該ｎ型ウェルの表面上に設けられた第２のゲート電極と該ｎ型ウェルの表面に設けられた第２のソース・ドレイン領域とを有し、
前記高融点金属シリサイド膜欠落検出素子は、絶縁膜を介して前記シリコン基板の表面上に設けられ、
前記第１，第２のゲート電極および高融点金属シリサイド膜欠落検出素子の側面はそれぞれ絶縁膜スペーサにより直接に覆われており、
前記第１のソース・ドレイン領域は、前記第１のゲート電極に自己整合的に前記ｐ型ウェルの表面に形成されたｎ型ソース・ドレイン・エクステンション拡散層と、該第１のゲート電極並びに前記絶縁膜スペーサに自己整合的に該ｐ型ウェルの表面に形成されたｎ＋  型ソース・ドレイン拡散層と、該第１のゲート電極並びに該絶縁膜スペーサに自己整合的に該ｎ＋  型ソース・ドレイン拡散層の表面に形成された第１の高融点金属シリサイド層とから構成され、
前記第２のソース・ドレイン領域は、前記第２のゲート電極に自己整合的に前記ｎ型ウェルの表面に形成されたｐ型ソース・ドレイン・エクステンション拡散層と、該第２のゲート電極並びに前記絶縁膜スペーサに自己整合的に該ｎ型ウェルの表面に形成されたｐ＋  型ソース・ドレイン拡散層と、該第２のゲート電極並びに該絶縁膜スペーサに自己整合的に該ｐ＋  型ソース・ドレイン拡散層の表面に形成された第２の高融点金属シリサイド層とから構成されて、
前記第１のゲート電極は、ｎ＋  型多結晶シリコン膜パターンと、該ｎ＋  型多結晶シリコン膜パターンの上面に自己整合的に形成された第１の高融点金属シリサイド膜パターンとから構成されて、
前記第２のゲート電極は、ｐ＋  型多結晶シリコン膜パターンと、該ｐ＋  型多結晶シリコン膜パターンの上面に自己整合的に形成された第２の高融点金属シリサイド膜パターンとから構成されて、
前記高融点金属シリサイド膜欠落検出素子は、前記ｎ＋  型ソース・ドレイン拡散層と同時に形成されたｎ＋  型領域および前記ｐ型ソース・ドレイン・エクテンション拡散層と同時に形成されたｐ型領域が交互に直接に接続されてなる多結晶シリコン膜パターンと、該多結晶シリコン膜パターンの上面に自己整合的に形成された第３の高融点金属シリサイド膜パターンとから構成されていることを特徴とする半導体装置。
【請求項６】
前記高融点金属シリサイド膜欠落検出素子を構成する前記多結晶シリコン膜パターンの最小線幅が、前記第１の多結晶シリコン膜パターンの最小線幅に等しい請求項５記載の半導体装置。
【請求項７】
前記高融点金属シリサイド膜欠落検出素子を構成する前記多結晶シリコン膜パターンの両端の線幅が、それぞれ該多結晶シリコン膜の最小線幅より広くなっている請求項６記載の半導体装置。
【請求項８】
前記高融点金属シリサイド膜欠落検出素子を構成する前記多結晶シリコン膜パターンの両端が、それぞれ前記ｎ＋  型領域からなる請求項７記載の半導体装置。
【請求項９】
前記高融点金属がチタンからなる請求項５，請求項６，請求項７あるいは請求項８記載の半導体装置。
【請求項１０】
サリサイド構造のｎチャネルＭＯＳトランジスタ並びにｐチャネルＭＯＳトランジスタと、ポリサイド配線の上層を構成する高融点金属シリサイド膜の欠落を検出する高融点金属シリサイド膜欠落検出素子と有する半導体素子であって、
シリコン基板の表面に形成されたｐ型ウェルの表面に設けられた前記ｎチャネルＭＯＳトランジスタは、ゲート絶縁膜を介して該ｐ型ウェルの表面上に設けられた第１のゲート電極と該ｐ型ウェルの表面に設けられた第１のソース・ドレイン領域とを有し、
前記シリコン基板の表面に形成されたｎ型ウェルの表面に設けられた前記ｐチャネルＭＯＳトランジスタは、ゲート絶縁膜を介して該ｎ型ウェルの表面上に設けられた第２のゲート電極と該ｎ型ウェルの表面に設けられた第２のソース・ドレイン領域とを有し、
前記高融点金属シリサイド膜欠落検出素子は、絶縁膜を介して前記シリコン基板の表面上に設けられ、
前記第１，第２のゲート電極および高融点金属シリサイド膜欠落検出素子の側面はそれぞれ絶縁膜スペーサにより直接に覆われており、
前記第１のソース・ドレイン領域は、前記第１のゲート電極に自己整合的に前記ｐ型ウェルの表面に形成されたｎ型ソース・ドレイン・エクステンション拡散層と、該第１のゲート電極並びに前記絶縁膜スペーサに自己整合的に該ｐ型ウェルの表面に形成されたｎ＋  型ソース・ドレイン拡散層と、該第１のゲート電極並びに該絶縁膜スペーサに自己整合的に該ｎ＋  型ソース・ドレイン拡散層の表面に形成された第１の高融点金属シリサイド層とから構成され、
前記第２のソース・ドレイン領域は、前記第２のゲート電極に自己整合的に前記ｎ型ウェルの表面に形成されたｐ型ソース・ドレイン・エクステンション拡散層と、該第２のゲート電極並びに前記絶縁膜スペーサに自己整合的に該ｎ型ウェルの表面に形成されたｐ＋  型ソース・ドレイン拡散層と、該第２のゲート電極並びに該絶縁膜スペーサに自己整合的に該ｐ＋  型ソース・ドレイン拡散層の表面に形成された第２の高融点金属シリサイド層とから構成されて、
前記第１のゲート電極は、ｎ＋  型多結晶シリコン膜パターンと、該ｎ＋  型多結晶シリコン膜パターンの上面に自己整合的に形成された第１の高融点金属シリサイド膜パターンとから構成されて、
前記第２のゲート電極は、ｐ＋  型多結晶シリコン膜パターンと、該ｐ＋  型多結晶シリコン膜パターンの上面に自己整合的に形成された第２の高融点金属シリサイド膜パターンとから構成されて、
前記高融点金属シリサイド膜欠落検出素子は、前記ｎ型ソース・ドレイン・エクテンション拡散層と同時に形成されたｎ型領域および前記ｐ＋  型ソース・ドレイン拡散層と同時に形成されたｐ＋  型領域が交互に直接に接続されてなる多結晶シリコン膜パターンと、該多結晶シリコン膜パターンの上面に自己整合的に形成された第３の高融点金属シリサイド膜パターンとから構成されていることを特徴とする半導体装置。
【請求項１１】
前記高融点金属シリサイド膜欠落検出素子を構成する前記多結晶シリコン膜パターンの最小線幅が、前記第１の多結晶シリコン膜パターンの最小線幅に等しい請求項１０記載の半導体装置。
【請求項１２】
前記高融点金属シリサイド膜欠落検出素子を構成する前記多結晶シリコン膜パターンの両端の線幅が、それぞれ該多結晶シリコン膜の最小線幅より広くなっている請求項１１記載の半導体装置。
【請求項１３】
前記高融点金属シリサイド膜欠落検出素子を構成する前記多結晶シリコン膜パターンの両端が、それぞれ前記ｐ＋  型領域からなる請求項１２記載の半導体装置。
【請求項１４】
前記高融点金属がコバルトからなる請求項１０，請求項１１，請求項１２あるいは請求項１３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はサリサイド構造のＣＭＯＳトランジスタを含んでなる半導体装置に関し、特に、ｎチャネルＭＯＳトランジスタのゲート電極とｐチャネルＭＯＳトランジスタのゲート電極との接続部における高融点金属シリサイド膜の欠落を検出する手段を有した半導体装置に関する。
【０００２】
【従来の技術】
近年、ＭＯＳトランジスタの微細化に伴なって、トランジスタを構成するゲート電極，ソース・ドレイン等に係わる寄生抵抗の低減が必須になることから、サリサイド構造のＭＯＳトランジスタが着目されている。ところで、これらのサリサイド構造のＭＯＳトランジスタでは、微細化の進展につれて、ゲート電極の上層を構成する高融点金属シリサイド膜パターン，ソース・ドレイン領域の上層を構成する高融点金属シリサイド層を、（ゲート電極を構成する）多結晶シリコン膜パターン，（ソース・ドレイン領域を構成する）拡散層の上面にそれぞれ自己整合的に均一に形成させることが困難になり、高融点金属シリサイド膜パターン，高融点金属シリサイド層に欠落部が発生することがある。
【０００３】
これらの欠落部の検出手段は、十分な長さを有したｎ＋  型多結晶シリコン膜パターンあるいはｐ＋  型多結晶シリコン膜パターンとこれらの上面に自己整合的に形成された高融点金属シリサイド膜パターンとからなるポリサイド配線パターンによる検出素子、または、十分な長さを有したｎ＋  型拡散層あるいはｐ＋  型拡散層とこれらの上面に自己整合的に形成された高融点金属シリサイド層とからなる検出素子の抵抗値を測定することによりなされていた。高融点金属シリサイド膜パターンあるいは高融点金属シリサイド層に欠落部が存在しないならば上記抵抗値は低い値である。例えば、高融点金属シリサイド膜パターンあるいは高融点金属シリサイド層に、μｍオーダーの長さの（マクロな）欠落部が存在する場合には、上記抵抗値は高い値になる。
【０００４】
【発明が解決しようとする課題】
例えば、サリサイド構造のＣＭＯＳトランジスタの場合、インバータのゲート電極は、以下のとおりになっている。両トランジスタの素子分離領域上において（ｎチャネルＭＯＳトランジスタのゲート電極を構成する）ｎ＋  型多結晶シリコン膜パターンと（ｐチャネルＭＯＳトランジスタのゲート電極を構成する）ｐ＋  型多結晶シリコン膜パターンとが直接に接続され，これら多結晶シリコン膜パターンの上面に自己整合的に高融点金属シリサイド膜パターンが形成されて、インバータのゲート電極が構成されている。インバータのゲート電極における高融点金属シリサイド膜パターンの欠落部はｎ＋  型多結晶シリコン膜パターンとｐ＋  型多結晶シリコン膜パターンとの接合部に発生し易く、さらにこの欠落部の長さは高々サブ・ミクロンのオーダーである。このｐ＋  −ｎ＋  接合の上部に上記欠落部が発生すると、このｐ＋  −ｎ＋  接合の存在による高抵抗化のためにインバータのゲート遅延が増大する。
【０００５】
しかしながら、上記従来構造の検出素子による高融点金属シリサイド膜の欠落部の検出では、サブ・ミクロン程度の長さの欠落部の存在では抵抗値の上昇が少ないことから、上記インバータのゲート電極におけるｎ＋  型多結晶シリコン膜パターンとｐ＋  型多結晶シリコン膜パターンと接合の上部に形成された欠落部の検出には不適当である。
【０００６】
したがって本発明の目的は、サリサイド構造のＣＭＯＳトランジスタを含んだ半導体装置において、ポリサイド配線における高融点金属シリサイド膜の微細な欠落部を検出し得る高融点金属シリサイド膜欠落検出素子を含んだ半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、サリサイド構造のＣＭＯＳトランジスタと、ポリサイド配線の上層を構成する高融点金属シリサイド膜の欠落を検出する高融点金属シリサイド膜欠落検出素子と有している。
【０００８】
本発明の半導体装置の好ましい第１の態様は、上記高融点金属シリサイド膜欠落検出素子が、上記ＣＭＯＳトランジスタのｎチャネルＭＯＳトランジスタのｎ＋  型ソース・ドレイン拡散層と同時に形成されたｎ＋  型領域と、上記ＣＭＯＳトランジスタのｐチャネルＭＯＳトランジスタのｐ＋  型ソース・ドレイン拡散層と同時に形成されたｐ＋  型領域とが交互に直接に接続されてなる多結晶シリコン膜パターンと、この多結晶シリコン膜パターンの上面に自己整合的に形成された高融点金属シリサイド膜パターンとから構成されている。
【０００９】
好ましくは、上記多結晶シリコン膜パターンの最小線幅が上記ｎチャネルＭＯＳトランジスタのゲート電極の最小線幅に等しく、上記多結晶シリコン膜パターンの両端の線幅がそれぞれこの多結晶シリコン膜の最小線幅より広くなっている。さらに好ましくは、上記高融点金属がチタンもしくはコバルトからなる。
【００１０】
本発明の半導体装置の好ましい第２の態様は、上記高融点金属シリサイド膜欠落検出素子が、上記ＣＭＯＳトランジスタのｎチャネルＭＯＳトランジスタのｎ＋  型ソース・ドレイン拡散層と同時に形成されたｎ＋  型領域と、上記ＣＭＯＳトランジスタのｐチャネルＭＯＳトランジスタのｐ型ソース・ドレイン・エクテンション拡散層と同時に形成されたｐ型領域とが交互に直接に接続されてなる多結晶シリコン膜パターンと、この多結晶シリコン膜パターンの上面に自己整合的に形成された高融点金属シリサイド膜パターンとから構成されている。
【００１１】
好ましくは、上記多結晶シリコン膜パターンの最小線幅が上記ｎチャネルＭＯＳトランジスタのゲート電極の最小線幅に等しく、上記多結晶シリコン膜パターンの両端の線幅がそれぞれこの多結晶シリコン膜の最小線幅より広くなっており、上記多結晶シリコン膜パターンの両端がそれぞれ上記ｎ＋  型領域からなる。さらに好ましくは、上記高融点金属がチタンからなる。
【００１２】
本発明の半導体装置の好ましい第３の態様は、上記高融点金属シリサイド膜欠落検出素子が、上記ＣＭＯＳトランジスタのｎチャネルＭＯＳトランジスタのｎ型ソース・ドレイン・エクテンション拡散層と同時に形成されたｎ型領域と、上記ＣＭＯＳトランジスタのｐチャネルＭＯＳトランジスタのｐ＋  型ソース・ドレイン拡散層と同時に形成されたｐ＋  型領域とが交互に直接に接続されてなる多結晶シリコン膜パターンと、この多結晶シリコン膜パターンの上面に自己整合的に形成された高融点金属シリサイド膜パターンとから構成されている。
【００１３】
好ましくは、上記多結晶シリコン膜パターンの最小線幅が上記ｎチャネルＭＯＳトランジスタのゲート電極の最小線幅に等しく、上記多結晶シリコン膜パターンの両端の線幅がそれぞれこの多結晶シリコン膜の最小線幅より広くなっており、上記多結晶シリコン膜パターンの両端がそれぞれ上記ｐ＋  型領域からなる。さらに好ましくは、上記高融点金属がコバルトからなる。
【００１４】
【発明の実施の形態】
次に、図面を参照して本発明を説明する。
【００１５】
サリサイド構造のＣＭＯＳトランジスタの断面模式図である図１（ａ），および，高融点金属シリサイド膜欠落検出素子の断面模式図である図１（ｂ）を参照すると、本発明の第１の実施の形態の第１の実施例による半導体装置の構成は、以下のとおりになっている。
【００１６】
シリコン基板１０１の表面には、ｐ型ウェル１０２，ｎ型ウェル１０３およびフィールド絶縁膜１０４が設けられている。シリコン基板１０１の表面に設けられた素子分離領域は、例えば浅い溝にこのフィールド絶縁膜１０４が充填されたＳＴＩ構造になっている。ｐ型ウェル１０２とｎ型ウェル１０３とは、このフィールド絶縁膜１０４により分離されている。ｐ型ウェル１０２の表面にはｎチャネルＭＯＳトランジスタが設けられ、ｎ型ウェル１０３の表面にはｐチャネルＭＯＳトランジスタが設けられ、例えばフィールド絶縁膜１０４の表面上には上記高融点金属シリサイド膜欠落検出素子が設けられている。ｎチャネルＭＯＳトランジスタ，ｐチャネルＭＯＳトランジスタおよび高融点金属シリサイド膜欠落検出素子は、層間絶縁膜１３５により覆われている。
【００１７】
ｎチャネルＭＯＳトランジスタは、ゲート酸化膜１０５と、ゲート酸化膜１０５を介してｐ型ウェル１０２の表面上に設けられたゲート電極１０６ａと、ｐ型ウェル１０２の表面に設けられたソース・ドレイン領域１０８ａとからなる。ゲート電極１０６ａの側面は絶縁膜スペーサ１２２により直接に覆われている。ソース・ドレイン領域１０８ａは、ゲート電極１０６ａに自己整合的にｐ型ウェル１０２の表面に設けられたｎ型ソース・ドレイン・エクテンション拡散層１２０ａと、ゲート電極１０６ａ並びに絶縁膜スペーサ１２２に自己整合的にｐ型ウェル１０２の表面に設けられたｎ＋  型ソース・ドレイン拡散層１２３ａａと、ゲート電極１０６ａ並びに絶縁膜スペーサ１２２に自己整合的にｎ＋  型ソース・ドレイン拡散層１２３ａａの表面に設けられたチタン・シリサイド（ＴｉＳｉ２  ）層１２７ａａとからなる。ゲート電極１０６ａは、ゲート酸化膜１０５の表面を直接に覆い，フィールド絶縁膜１０４の表面上に延在するｎ＋  型多結晶シリコン膜パターン１１３ａｂと、ｎ＋  型多結晶シリコン膜パターン１１３ａｂの上面に自己整合的に設けられたチタン・シリサイド膜パターン１２７ａとの積層膜からなる。
【００１８】
ゲート電極１０６ａの最小線幅は例えば０．２μｍ〜０．３５μｍであり、チタン・シリサイド膜１２７ａ，チタン・シリサイド層１２７ａａの膜厚は２７０ｎｍ〜４５０ｎｍ程度であり、ｎ＋  型ソース・ドレイン拡散層１２３ａａの接合の深さは例えば０．１５μｍ程度である。ｎ型ソース・ドレイン・エクテンション拡散層１２０ａは１０１４ｃｍ−２のオーダーの砒素（Ａｓ）のイオン注入により形成され、ｎ＋  型ソース・ドレイン拡散層１２３ａａは例えば２×１０１５ｃｍ−２程度の砒素のイオン注入により形成される。絶縁膜スペーサ１２２は、例えば膜厚５０ｎｍ程度の酸化シリコン膜もしくは窒化シリコン膜から形成される。ゲート酸化膜１０５の膜厚は、例えば５ｎｍ〜６ｎｍ程度である。
【００１９】
ｐチャネルＭＯＳトランジスタは、ゲート酸化膜１０５と、ゲート酸化膜１０５を介してｎ型ウェル１０３の表面上に設けられたゲート電極１０６ｂと、ｎ型ウェル１０３の表面に設けられたソース・ドレイン領域１０８ｂとからなる。ゲート電極１０６ｂの側面も絶縁膜スペーサ１２２により直接に覆われている。ソース・ドレイン領域１０８ｂは、ゲート電極１０６ｂに自己整合的にｎ型ウェル１０３の表面に設けられたｐ型ソース・ドレイン・エクテンション拡散層１２０ｂと、ゲート電極１０６ｂ並びに絶縁膜スペーサ１２２に自己整合的にｎ型ウェル１０３の表面に設けられたｐ＋  型ソース・ドレイン拡散層１２３ｂａと、ゲート電極１０６ｂ並びに絶縁膜スペーサ１２２に自己整合的にｐ＋  型ソース・ドレイン拡散層１２３ｂａの表面に設けられたチタン・シリサイド層１２７ｂａとからなる。ゲート電極１０６ｂは、ゲート酸化膜１０５の表面を直接に覆い，フィールド絶縁膜１０４の表面上に延在するｐ＋  型多結晶シリコン膜パターン１１３ｂｂと、ｐ＋  型多結晶シリコン膜パターン１１３ｂｂの上面に自己整合的に設けられたチタン・シリサイド膜パターン１２７ｂとからなる。
【００２０】
ゲート電極１０６ｂの最小線幅はゲート電極１０６ａの最小線幅と同じである。チタン・シリサイド膜１２７ｂ，チタン・シリサイド層１２７ｂａの膜厚は、チタン・シリサイド膜１２７ａ，チタン・シリサイド層１２７ａａの膜厚より１０％程度厚く、例えば３００ｎｍ〜５００ｎｍ程度である。ｐ＋  型ソース・ドレイン拡散層１２３ｂａの接合の深さは例えば０．２μｍ程度である。ｐ型ソース・ドレイン・エクテンション拡散層１２０ｂは１０１４ｃｍ−２のオーダーの硼素（Ｂ）あるいは２弗化硼素（ＢＦ２  ）のイオン注入により形成される。ｐ＋  型ソース・ドレイン拡散層１２３ｂａは、例えば２ｋｅＶ，５×１０１５ｃｍ−２程度の硼素のイオン注入により形成される。
【００２１】
層間絶縁膜１３５には、ソース・ドレイン領域１０８ａ，１０８ｂに達するコンタクト孔が設けられている。これらのコンタクト孔を介して、層間絶縁膜１３５の表面には、ソース・ドレイン領域１０８ａの一方に接続される金属配線１３７ａ，ソース・ドレイン領域１０８ｂの一方に接続される金属配線１３７ｂおよびソース・ドレイン領域１０８ａの他方とソース・ドレイン領域１０８ｂの他方とに接続される金属配線１３７ｃ等が設けられている。例えば、金属配線１３７ａは電源電圧（ＶＤＤ）に接続され、金属配線１３７ｂは接地電圧（ＧＮＤ）に接続されている。
【００２２】
高融点金属シリサイド膜欠落検出素子は、例えばフィールド絶縁膜１０４の表面を直接に覆う多結晶シリコン膜パターン１１０と、多結晶シリコン膜パターン１１０の上面に自己整合的に設けられたチタン・シリサイド膜パターン１２６Ａとからなる。高融点金属シリサイド膜欠落検出素子の最小線幅は、ゲート電極１０６ａの最小線幅と等しくなっている。高融点金属シリサイド膜欠落検出素子の側面も、絶縁膜スペーサ１２２により直接に覆われている。なお、本第１の実施例では、高融点金属シリサイド膜欠落検出素子がフィールド絶縁膜１０４の表面上に設けられていることに限定されるものではなく、例えばゲート酸化膜１０５の表面を直接に覆う姿態を有して設けられていてもよい。
【００２３】
多結晶シリコン膜パターン１１０は、ｎ＋  型領域１１６ａｂとｐ＋  型領域１１６ｂａとが交互に接続した形状になっている。ｎ＋  型領域１１６ａｂ，ｐ＋  型領域１１６ｂａの長さは、例えばそれぞれ０．５μｍ程度である。チタン・シリサイド膜パターン１２６Ａの膜厚は、一様ではなく、ｎ＋  型領域１１６ａｂ，ｐ＋  型領域１１６ｂａの上面の部分において、それぞれチタン・シリサイド膜パターン１２７ａ，１２７ｂの膜厚と同じになっている。ｎ＋  型領域１１６ａｂとｐ＋  型領域１１６ｂａとの接合部直上において、チタン・シリサイド膜パターン１２６Ａに欠落部１２８が発生することがある。欠落部１２８の発生機構に関しては、後述する製造方法に関する記載において説明する。
【００２４】
層間絶縁膜１３５には、高融点金属シリサイド膜欠落検出素子の２つの端部に達するコンタクト孔が設けられている。層間絶縁膜１３５の表面上には、これらのコンタクト孔を介して、高融点金属シリサイド膜欠落検出素子のそれぞれの端部に接続される一対の金属配線１３６が設けられている。このため、高融点金属シリサイド膜欠落検出素子の両端部の線幅は、それぞれこれの最小線幅より広く（例えば０．５μｍ程度）なっている。チタン・シリサイド膜パターン１２６Ａに少なくとも１つの欠落部１２８が発生している場合、一対の金属配線１３６の間にバイアス（さらには極性を反転したバイアス）印加して抵抗測定を行なうならば、単なるシート抵抗による抵抗値より十分に大きな値の抵抗値が観測される。なお、層間絶縁膜１３５の形成直前に上記欠落部１２８の検出が要求される場合には、高融点金属シリサイド膜欠落検出素子の両端部の線幅は、これらの部分に探針を接続させる必要上から、例えば２０μｍ以上になっている。
【００２５】
すなわち、本第１の実施例では、サリサイド構造のＣＭＯＳトランジスタを含んだ半導体装置において、多結晶シリコン膜パターン１１０とチタン・シリサイド膜パターン１２６Ａとからなる上記高融点金属シリサイド膜欠落検出素子を設けることにより、ポリサイド配線からなるゲート電極における高融点金属シリサイド膜の微細な欠落部を検出し得ることが容易になる。
【００２６】
高融点金属シリサイド膜欠落検出素子の製造工程の断面模式図である図２および図３と、チタン・サリサイド構造のＣＭＯＳトランジスタの製造工程の断面模式図である図４および図５と、上記図１とを併せて参照すると、本第１の実施例の半導体装置は、以下のように形成される。
【００２７】
まず、シリコン基板１０１の表面に、ｐ型ウェル１０２，ｎ型ウェル１０３および酸化シリコン系絶縁膜からなるフィールド絶縁膜１０４が形成される。このフィールド絶縁膜１０４によって、ｐ型ウェル１０２とｎ型ウェル１０３との素子分離がなされる。このフィールド絶縁膜１０４は例えば浅い溝を充填する姿態を有して形成されて、シリコン基板１０１の表面にはＳＴＩ構造の素子分離領域が形成されている。ｐ型ウェル１０２およびｎ型ウェル１０３の表面に、熱酸化により例えば５ｎｍ〜６ｎｍ程度の膜厚のゲート酸化膜１０５が形成される。
【００２８】
次に、例えばＬＰＣＶＤにより、全面に１５０ｎｍ〜２００ｎｍ程度の膜厚のアンドープ多結晶シリコン膜（図に明示せず）が形成される。このアンドープ多結晶シリコン膜がパターニングされる。これにより、高融点金属シリサイド膜欠落検出素子要のアンドープ多結晶シリコン膜パターン１１２が例えばフィールド絶縁膜１０４の表面上に形成される。同時に、ゲート電極用のアンドープ多結晶シリコン膜パターン１１３が、例えば、ゲート酸化膜１０５を介してｐ型ウェル１０２の表面上からフィールド絶縁膜１０４の表面上に延在し，さらに，ゲート酸化膜１０５を介してｎ型ウェル１０３の表面上に延在する姿態を有して、形成される。アンドープ多結晶シリコン膜パターン１１２の最小線幅は、アンドープ多結晶シリコン膜パターン１１３の最小線幅（ゲート長）に等しく、例えば０．２μｍ〜０．３５μｍである。アンドープ多結晶シリコン膜パターン１１２の両端部の線幅はこれの最小線幅より広く、例えば０．５μｍ程度であり、必要に応じて２０μｍ以上になっている。
【００２９】
続いて、ｐ型ウェル１０２に対応する部分に開口部を有し，アンドープ多結晶シリコン膜パターン１１２を覆い，少なくともｎ型ウェル１０３の表面上を覆う（第１の）フォトレジスト膜パターン１４１が形成される。このフォトレジスト膜パターン１４１をマスクにして１０１４ｃｍ−２台の砒素のイオン注入が行なわれて、アンドープ多結晶シリコン膜パターン１１３の一部がｎ型多結晶シリコン膜パターン１１３ａになり、同時に、ｎ型多結晶シリコン膜パターン１１３ａに自己整合的なｎ型ソース・ドレイン・エクテンション拡散層１２０ａがｐ型ウェル１０２の表面に形成される〔図２（ａ），図４（ａ）〕。
【００３０】
上記フォトレジスト膜パターン１４１が除去された後、（第２の）フォトレジスト膜パターン１４２が形成される。フォトレジスト膜パターン１４２は、ｎ型ウェル１０３に対応する部分に開口部を有し，アンドープ多結晶シリコン膜パターン１１２を覆い，少なくともｐ型ウェル１０２の表面上を覆う姿態を有している。このフォトレジスト膜パターン１４２をマスクにして１０１４ｃｍ−２台の硼素（もしくは２弗化硼素）のイオン注入が行なわれて、アンドープ多結晶シリコン膜パターン１１３の残部がｐ型多結晶シリコン膜パターン１１３ｂになり、同時に、ｐ型多結晶シリコン膜パターン１１３ｂに自己整合的なｐ型ソース・ドレイン・エクテンション拡散層１２０ｂがｎ型ウェル１０３の表面に形成される〔図２（ｂ），図４（ｂ）〕。
【００３１】
なお、本第１の実施例において、フォトレジスト膜パターン１４１，１４２に係わる工程の順序はこれに限定されるものではなく、逆でもよい。また、必要に応じて、フォトレジスト膜パターン１４１，１４２をマスクにしたｐ型不純物，ｎ型不純物のイオン注入により、ｐ型ウェル１０２，ｎ型ウェル１０３の表面には、それぞれｐ型ポケット拡散層，ｎ型ポケット拡散層が形成される。
【００３２】
次に、フォトレジスト膜パターン１４２が除去されて、全面に例えば５０ｎｍ程度の膜厚の絶縁膜（酸化シリコン膜もしくは窒化シリコン膜）がＬＰＣＶＤにより形成される。この絶縁膜が異方性エッチングによりエッチ・バックされて、アンドープ多結晶シリコン膜パターン１１２，ｎ型多結晶シリコン膜パターン１１３ａおよびｐ型多結晶シリコン膜パターン１１３ｂの側面にはそれぞれ絶縁膜スペーサ１２２が形成される。
【００３３】
次に、（第３の）フォトレジスト膜パターン１４３が形成される。フォトレジスト膜パターン１４３は、ｐ型ウェル１０２に対応する部分に開口部を有し、少なくともｎ型ウェル１０３の表面上を覆っている。さらにこのフォトレジスト膜パターン１４３は、アンドープ多結晶シリコン膜パターン１１２を覆う部分においても、複数の開口部が設けられている。このアンドープ多結晶シリコン膜パターン１１２を覆う部分における（アンドープ多結晶シリコン膜パターン１１２の端部を除いた部分での）開口部の開口幅，開口部の間隔は、例えばそれぞれ０．５μｍ程度である。このフォトレジスト膜パターン１４３をマスクにして例えば２×１０１５ｃｍ−２程度の砒素のイオン注入が行なわれて、ｎ型多結晶シリコン膜パターン１１３ａはｎ＋  型多結晶シリコン膜パターン１１３ａａになり、ｐ型ウェル１０２の表面にはｎ＋  型多結晶シリコン膜パターン１１３ａａ並びに絶縁膜スペーサ１２２に自己整合的にｎ＋  型ソース・ドレイン拡散層１２３ａが形成される。同時に、アンドープ多結晶シリコン膜パターン１１２には、ｎ＋  型領域１１６ａが形成される。ｎ＋  型ソース・ドレイン拡散層１２３ａの接合の深さは例えば０．１５μｍ程度であり、ｎ＋  型領域１１６ａの長さおよび間隔は例えば０．６μｍ弱および０．４μｍ強である〔図２（ｃ），図４（ｃ）〕。
【００３４】
次に、上記フォトレジスト膜パターン１４３が除去された後、（第４の）フォトレジスト膜パターン１４４が形成される。フォトレジスト膜パターン１４４は、ｎ型ウェル１０３に対応する部分に開口部を有し、少なくともｐ型ウェル１０２の表面上を覆っている。さらにこのフォトレジスト膜パターン１４４は、アンドープ多結晶シリコン膜パターン１１２におけるｎ＋  型領域１１６ａに成っていない部分に複数の開口部が設けられている。この部分における（アンドープ多結晶シリコン膜パターン１１２の端部を除いた部分での）開口部の開口幅，開口部の間隔も、例えばそれぞれ０．５μｍ程度である。このフォトレジスト膜パターン１４４をマスクにして例えば２ｋｅＶ，５×１０１５ｃｍ−２程度の硼素のイオン注入が行なわれて、ｐ型多結晶シリコン膜パターン１１３ｂはｐ＋  型多結晶シリコン膜パターン１１３ｂａになり、ｎ型ウェル１０３の表面にはｐ＋  型多結晶シリコン膜パターン１１３ａａ並びに絶縁膜スペーサ１２２に自己整合的にｐ＋  型ソース・ドレイン拡散層１２３ｂが形成される。同時に、アンドープ多結晶シリコン膜パターン１１２におけるｎ＋  型領域１１６ａが形成されていない部分にはｐ＋  型領域１１６ｂが形成されて、ｎ＋  型領域１１６ａはｎ＋  型領域１１６ａａになる。ｐ＋  型ソース・ドレイン拡散層１２３ｂの接合の深さは例えば０．２μｍ程度であり、ｎ＋  型領域１１６ａａおよびｐ＋  型領域１１６ｂの長さは、それぞれ例えば０．５μｍ程度になる〔図２（ｄ），図４（ｄ）〕。なお、本第１の実施例では、フォトレジスト膜パターン１４３，１４４に係わる工程の順序もこれに限定されるものではなく、逆でもよい。
【００３５】
続いて、上記フォトレジスト膜パターン１４４が除去された後、例えばスパッタリングにより全面にチタン膜１２５が形成される〔図３（ａ），図５（ａ）〕。
【００３６】
次に、所要の温度のもとにシリサイド化反応が施される。これにより、高融点金属シリサイド膜欠落検出素子となる部分では、ｎ＋  型領域１１６ａａ，ｐ＋  型領域１１６ｂはそれぞれｎ＋  型領域１１６ａｂ，ｐ＋  型領域１１６ｂａになり、当初のアンドープ多結晶シリコン膜パターン１１２はｎ＋  型領域１１６ａｂとｐ＋  型領域１１６ｂａとが交互に接続された多結晶シリコン膜パターン１１０になり、多結晶シリコン膜パターン１１０の上面に自己整合的にチタン・シリサイド膜パターン１２６が形成される。
【００３７】
ｎチャネルＭＯＳトランジスタとなる部分では、ｎ＋  型多結晶シリコン膜パターン１１３ａａがｎ＋  型多結晶シリコン膜パターン１１３ａｂになり、ｎ＋  型多結晶シリコン膜パターン１１３ａｂの上面に自己整合的にチタン・シリサイド膜パターン１２７ａが形成されて、これらの積層導電体膜からなるゲート電極１０６ａが形成される。同時に、ｎ＋  型ソース・ドレイン拡散層１２３ａはｎ＋  型ソース・ドレイン拡散層１２３ａａになり，ｎ＋  型ソース・ドレイン拡散層１２３ａａの表面には自己整合的にチタン・シリサイド層１２７ａａが形成されて、ｎ型ソース・ドレイン・エクテンション拡散層１２０ａとｎ＋  型ソース・ドレイン拡散層１２３ａａとチタン・シリサイド層１２７ａａとから構成されたソース・ドレイン領域１０８ａが形成される。
【００３８】
ｐチャネルＭＯＳトランジスタとなる部分では、ｐ＋  型多結晶シリコン膜パターン１１３ｂａがｎ＋  型多結晶シリコン膜パターン１１３ｂｂになり、ｐ＋  型多結晶シリコン膜パターン１１３ｂｂの上面に自己整合的にチタン・シリサイド膜パターン１２７ｂが形成されて、これらの積層導電体膜からなるゲート電極１０６ｂが形成される。同時に、ｐ＋  型ソース・ドレイン拡散層１２３ｂはｐ＋  型ソース・ドレイン拡散層１２３ｂａになり，ｐ＋  型ソース・ドレイン拡散層１２３ｂａの表面には自己整合的にチタン・シリサイド層１２７ｂａが形成されて、ｐ型ソース・ドレイン・エクテンション拡散層１２０ｂとｐ＋  型ソース・ドレイン拡散層１２３ｂａとチタン・シリサイド層１２７ｂａとから構成されたソース・ドレイン領域１０８ｂが形成される〔図３（ｂ），図５（ｂ）〕。
【００３９】
チタンのシリサイド化反応では、シリコンがチタンに拡散することが知られている。このときシリコン中に高濃度の砒素が存在すると、シリサイド化反応の反応速度が低くなる。その結果として、ｎ＋  型領域１１６ａｂ直上部におけるチタン・シリサイド膜パターン１２６（およびチタン・シリサイド膜１２７ａ並びにチタン・シリサイド層１２７ａａ）の膜厚は、ｐ＋  型領域１１６ｂａ直上部におけるチタン・シリサイド膜パターン１２６（およびチタン・シリサイド膜１２７ｂ並びにチタン・シリサイド層１２７ｂａ）の膜厚より（概ね１０％程度）薄くなる。
【００４０】
次に、フィールド絶縁膜１０４および絶縁膜スペーサ１２２の表面を直接に覆っている未反応のチタン膜１２５が、選択的に除去される〔図３（ｃ），図５（ｃ）〕。
【００４１】
その後、酸化シリコン系絶縁膜からなる層間絶縁膜１３５が全面に形成され、この層間絶縁膜にコンタクト孔が形成され、さらに、層間絶縁膜１３５の表面上に金属配線１３６，１３７ａ，１３７ｂ，１３７ｃが形成されて本第１の実施例による半導体装置が完成する〔図１〕。
【００４２】
上記シリサイド化反応を含めて，これ以降の製造工程の間、さらには半導体装置の完成後に、高融点金属シリサイド膜欠落検出素子を構成するチタン・シリサイド膜パターン１２６には、多結晶シリコン膜パターン１１０におけるｎ＋  型領域１１６ａｂとｐ＋  型領域１１６ｂａとの接合部直上に対応する位置に、欠落部１２８が発生して、チタン・シリサイド膜パターン１２６がチタン・シリサイド膜パターン１２６Ａになる。欠落部１２８の発生は、ｎ＋  型領域１１６ａｂ上のチタン・シリサイド膜パターンの膜厚とｐ＋  型領域１１６ｂａ上のチタン・シリサイド膜パターンの膜厚との差に起因している。さらに、チタン・シリサイドの場合には低抵抗相であるＣ５４のチタン・シリサイドが半導体素子に用いられている。このためには高抵抗相であるＣ４９から低抵抗相であるＣ５４に結晶構造を相転移させることが必要になり、この際に生じるチタン・シリサイド膜の凝集も、上記欠落部１２８が発生し易いことの一因となっている。
【００４３】
サリサイド構造のＣＭＯＳトランジスタの断面模式図である図６（ａ），および，高融点金属シリサイド膜欠落検出素子の断面模式図である図６（ｂ）を参照すると、本第１の実施の形態の第２の実施例は、上記第１の実施例と相違して、コバルト・サリサイド構造のＣＭＯＳトランジスタを含んでなる半導体装置であり、以下のとおりに構成されている。
【００４４】
シリコン基板１０１の表面には、ｐ型ウェル１０２，ｎ型ウェル１０３およびフィールド絶縁膜１０４が設けられている。ｐ型ウェル１０２の表面にはｎチャネルＭＯＳトランジスタが設けられ、ｎ型ウェル１０３の表面にはｐチャネルＭＯＳトランジスタが設けられ、例えばフィールド絶縁膜１０４の表面上には上記高融点金属シリサイド膜欠落検出素子が設けられている。ｎチャネルＭＯＳトランジスタ，ｐチャネルＭＯＳトランジスタおよび高融点金属シリサイド膜欠落検出素子は、層間絶縁膜１３５により覆われている。
【００４５】
ｎチャネルＭＯＳトランジスタは、ゲート酸化膜１０５と、ゲート酸化膜１０５を介してｐ型ウェル１０２の表面上に設けられたゲート電極１０７ａと、ｐ型ウェル１０２の表面に設けられたソース・ドレイン領域１０９ａとからなる。ゲート電極１０７ａの側面は絶縁膜スペーサ１２２により直接に覆われている。ソース・ドレイン領域１０９ａは、ゲート電極１０７ａに自己整合的にｐ型ウェル１０２の表面に設けられたｎ型ソース・ドレイン・エクテンション拡散層１２１ａと、ゲート電極１０７ａ並びに絶縁膜スペーサ１２２に自己整合的にｐ型ウェル１０２の表面に設けられたｎ＋  型ソース・ドレイン拡散層１２４ａａと、ゲート電極１０７ａ並びに絶縁膜スペーサ１２２に自己整合的にｎ＋  型ソース・ドレイン拡散層１２４ａａの表面に設けられたコバルト・シリサイド（ＣｏＳｉ２  ）層１３２ａａとからなる。ゲート電極１０７ａは、ゲート酸化膜１０５の表面を直接に覆い，フィールド絶縁膜１０４の表面上に延在するｎ＋  型多結晶シリコン膜パターン１１５ａｂと、ｎ＋  型多結晶シリコン膜パターン１１５ａｂの上面に自己整合的に設けられたコバルト・シリサイド膜パターン１３２ａとの積層膜からなる。
【００４６】
ゲート電極１０７ａの最小線幅は例えば０．１８μｍ以下であり、コバルト・シリサイド膜１３２ａ，コバルト・シリサイド層１３２ａａの膜厚は２５０ｎｍ〜３５０ｎｍ程度であり、ｎ＋  型ソース・ドレイン拡散層１２４ａａの接合の深さは例えば０．１０μｍ以下である。ｎ型ソース・ドレイン・エクテンション拡散層１２１ａは１０１４ｃｍ−２のオーダーの砒素のイオン注入により形成され、ｎ＋  型ソース・ドレイン拡散層１２４ａａは例えば５×１０１５ｃｍ−２程度の砒素のイオン注入により形成される。絶縁膜スペーサ１２２は、例えば膜厚５０ｎｍ程度の酸化シリコン膜もしくは窒化シリコン膜から形成される。ゲート酸化膜１０５の膜厚は、例えば２．５ｎｍ〜３．５ｎｍ程度である。
【００４７】
ｐチャネルＭＯＳトランジスタは、ゲート酸化膜１０５と、ゲート酸化膜１０５を介してｎ型ウェル１０３の表面上に設けられたゲート電極１０７ｂと、ｎ型ウェル１０３の表面に設けられたソース・ドレイン領域１０９ｂとからなる。ゲート電極１０７ｂの側面も絶縁膜スペーサ１２２により直接に覆われている。ソース・ドレイン領域１０９ｂは、ゲート電極１０７ｂに自己整合的にｎ型ウェル１０３の表面に設けられたｐ型ソース・ドレイン・エクテンション拡散層１２１ｂと、ゲート電極１０７ｂ並びに絶縁膜スペーサ１２２に自己整合的にｎ型ウェル１０３の表面に設けられたｐ＋  型ソース・ドレイン拡散層１２４ｂａと、ゲート電極１０７ｂ並びに絶縁膜スペーサ１２２に自己整合的にｐ＋  型ソース・ドレイン拡散層１２４ｂａの表面に設けられたコバルト・シリサイド層１３２ｂａとからなる。ゲート電極１０７ｂは、ゲート酸化膜１０５の表面を直接に覆い，フィールド絶縁膜１０４の表面上に延在するｐ＋  型多結晶シリコン膜パターン１１５ｂｂと、ｐ＋  型多結晶シリコン膜パターン１１５ｂｂの上面に自己整合的に設けられたコバルト・シリサイド膜パターン１３２ｂとからなる。
【００４８】
ゲート電極１０７ｂの最小線幅はゲート電極１０７ａの最小線幅と同じである。コバルト・シリサイド膜１３２ｂ，コバルト・シリサイド層１３２ｂａの膜厚は、上記第１の実施例におけるｎ＋  層上およびｐ＋  層上のチタン・シリサイドの膜厚の関係とは相違して、コバルト・シリサイド膜１３２ａ，コバルト・シリサイド層１３２ａａの膜厚より５％程度薄く、例えば２４０ｎｍ〜３３０ｎｍ程度である。ｐ＋  型ソース・ドレイン拡散層１２４ｂａの接合の深さは例えば０．１５μｍ程度である。ｐ型ソース・ドレイン・エクテンション拡散層１２１ｂは１０１４ｃｍ−２のオーダーの硼素あるいは２弗化硼素のイオン注入により形成される。ｐ＋  型ソース・ドレイン拡散層１２４ｂａは、例えば２ｋｅＶ，２×１０１５ｃｍ−２〜３×１０１５ｃｍ−２程度の硼素のイオン注入により形成される。
【００４９】
層間絶縁膜１３５には、ソース・ドレイン領域１０９ａ，１０９ｂに達するコンタクト孔が設けられている。これらのコンタクト孔を介して、層間絶縁膜１３５の表面には、ソース・ドレイン領域１０９ａの一方に接続される金属配線１３９ａ，ソース・ドレイン領域１０９ｂの一方に接続される金属配線１３９ｂおよびソース・ドレイン領域１０９ａの他方とソース・ドレイン領域１０９ｂの他方とに接続される金属配線１３９ｃ等が設けられている。例えば、金属配線１３９ａは電源電圧に接続され、金属配線１３９ｂは接地電圧に接続されている。
【００５０】
高融点金属シリサイド膜欠落検出素子は、例えばフィールド絶縁膜１０４の表面を直接に覆う多結晶シリコン膜パターン１１１と、多結晶シリコン膜パターン１１１の上面に自己整合的に設けられたコバルト・シリサイド膜パターン１３１Ａとからなる。高融点金属シリサイド膜欠落検出素子の最小線幅は、ゲート電極１０７ａの最小線幅と等しくなっている。高融点金属シリサイド膜欠落検出素子の側面も、絶縁膜スペーサ１２２により直接に覆われている。なお、本第２の実施例でも、高融点金属シリサイド膜欠落検出素子がフィールド絶縁膜１０４の表面上に設けられていることに限定されるものではなく、例えばゲート酸化膜１０５の表面を直接に覆う姿態を有して設けられていてもよい。
【００５１】
多結晶シリコン膜パターン１１１は、ｎ＋  型領域１１７ａｂとｐ＋  型領域１１７ｂａとが交互に接続した形状になっている。ｎ＋  型領域１１７ａｂ，ｐ＋  型領域１１７ｂａの長さは、例えばそれぞれ０．５μｍ程度である。コバルト・シリサイド膜パターン１３１Ａの膜厚も、一様ではなく、ｎ＋  型領域１１７ａｂ，ｐ＋  型領域１１７ｂａの上面の部分において、それぞれコバルト・シリサイド膜パターン１３２ａ，１３２ｂの膜厚と同じになっている。ｎ＋  型領域１１７ａｂとｐ＋  型領域１１７ｂａとの接合部直上において、コバルト・シリサイド膜パターン１３１Ａに欠落部１３３が発生することがある。
【００５２】
層間絶縁膜１３５には、高融点金属シリサイド膜欠落検出素子の２つの端部に達するコンタクト孔が設けられている。層間絶縁膜１３５の表面上には、これらのコンタクト孔を介して、高融点金属シリサイド膜欠落検出素子のそれぞれの端部に接続される一対の金属配線１３８が設けられている。このため、高融点金属シリサイド膜欠落検出素子の両端部の線幅は、それぞれこれの最小線幅より広く（例えば０．５μｍ程度）なっている。なお、層間絶縁膜１３５の形成直前に上記欠落部１３３の検出が要求される場合には、高融点金属シリサイド膜欠落検出素子の両端部の線幅は、これらの部分に探針を接続させる必要上から、例えば２０μｍ以上になっている。
【００５３】
コバルト・シリサイドにおけるシリサイデーションは、チタン・シリサイドの場合と相違して、コバルトがシリコン中に拡散してなることが知られている。上述したように、コバルト・シリサイド膜１３２ｂ，コバルト・シリサイド層１３２ｂａの膜厚がコバルト・シリサイド膜１３２ａ，コバルト・シリサイド層１３２ａａの膜厚より薄くなるのは、ｎ＋  層のシリコン表面の方がｐ＋  層のシリコン表面よりコバルト・シリサイドの核の発生確率が高いためである。コバルト・シリサイド膜パターン１３１Ａにおいて欠落部１３３が発生するのは、チタン・シリサイド膜パターンと同様に、ｎ＋  層表面でのコバルト・シリサイド膜パターン１３２ａの膜厚とｐ＋  層表面でのコバルト・シリサイド膜パターン１３２ｂの膜厚との間に差が存在することに起因している。また、これらの欠落部１３３は、上記第１の実施例と同様に、シリサイデーション工程を含めて，これ以降の製造工程の間、さらには半導体装置の完成後に発生する。
【００５４】
本第２の実施例においても、上記第１の実施例と同様に、コバルト・シリサイド膜パターン１３１Ａに少なくとも１つの欠落部１３３が発生している場合、一対の金属配線１３８の間にバイアス（さらには極性を反転したバイアス）印加して抵抗測定を行なうならば、単なるシート抵抗による抵抗値より十分に大きな値の抵抗値が観測される。すなわち、本第２の実施例も上記第１の実施例の有した効果を有しており、サリサイド構造のＣＭＯＳトランジスタを含んだ半導体装置において、多結晶シリコン膜パターン１１１とコバルト・シリサイド膜パターン１３１Ａとからなる上記高融点金属シリサイド膜欠落検出素子を設けることにより、ポリサイド配線からなるゲート電極における高融点金属シリサイド膜の微細な欠落部を検出し得ることが容易になる。
【００５５】
高融点金属シリサイド膜欠落検出素子の主要製造工程の断面模式図である図７と、上記図６とを併せて参照して、本第２の実施例の製造方法を説明する。
【００５６】
まず、シリコン基板１０１の表面に、ｐ型ウェル１０２，ｎ型ウェル１０３および酸化シリコン系絶縁膜からなるフィールド絶縁膜１０４が形成される。ｐ型ウェル１０２およびｎ型ウェル１０３の表面に、熱酸化により例えば２．５ｎｍ〜３．５ｎｍ程度の膜厚のゲート酸化膜１０５が形成される。
【００５７】
次に、全面に１５０ｎｍ程度の膜厚のアンドープ多結晶シリコン膜が形成され、このアンドープ多結晶シリコン膜がパターニングされて、高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンが例えばフィールド絶縁膜１０４の表面上に形成される。同時に、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタ用のゲート電極用のアンドープ多結晶シリコン膜パターンが、例えば、ゲート酸化膜１０５を介してｐ型ウェル１０２の表面上からフィールド絶縁膜１０４の表面上に延在し，さらに，ゲート酸化膜１０５を介してｎ型ウェル１０３の表面上に延在する姿態を有して、形成される。これらのアンドープ多結晶シリコン膜パターンの最小線幅は、例えば０．１８μｍ以下である。高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンの両端部の線幅は、これの最小線幅より広く、例えば０．５μｍ程度であり、必要に応じて２０μｍ以上になっている。
【００５８】
続いて、上記第１の実施例のフォトレジスト膜パターン１４１と同じ形状を有した第１のフォトレジスト膜パターンが形成される。この第１のフォトレジスト膜パターンをマスクにして１０１４ｃｍ−２台の砒素のイオン注入が行なわれて、ｎチャネルＭＯＳトランジスタのゲート電極に対応した部分のアンドープ多結晶シリコン膜パターンがｎ型多結晶シリコン膜パターンになり、同時に、このｎ型多結晶シリコン膜パターンに自己整合的なｎ型ソース・ドレイン・エクテンション拡散層１２１ａがｐ型ウェル１０２の表面に形成される〔図６（ｂ）〕。
【００５９】
上記第１のフォトレジスト膜パターンが除去された後、上記第１の実施例のフォトレジスト膜パターン１４２と同じ形状を有した第２のフォトレジスト膜パターンが形成される。この第２のフォトレジスト膜パターンマスクにして１０１４ｃｍ−２台の硼素（もしくは２弗化硼素）のイオン注入が行なわれて、ゲート電極用のアンドープ多結晶シリコン膜パターンの残部がｐ型多結晶シリコン膜パターンになり、同時に、このｐ型多結晶シリコン膜パターンに自己整合的なｐ型ソース・ドレイン・エクテンション拡散層１２１ｂがｎ型ウェル１０３の表面に形成される〔図６（ｂ）〕。
【００６０】
なお、本第２の実施例においても、第１，第２のフォトレジスト膜パターンに係わる工程の順序はこれに限定されるものではなく、逆でもよい。また、必要に応じて、上記第１，第２のフォトレジスト膜パターンをマスクにしたｐ型不純物，ｎ型不純物のイオン注入により、ｐ型ウェル１０２，ｎ型ウェル１０３の表面には、それぞれｐ型ポケット拡散層，ｎ型ポケット拡散層が形成される。
【００６１】
次に、上記第２のフォトレジスト膜パターンが除去された後、全面に絶縁膜（酸化シリコン膜もしくは窒化シリコン膜）がＬＰＣＶＤにより形成され、この絶縁膜が異方性エッチングによりエッチ・バックされて、上記高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターン，ｎ型多結晶シリコン膜パターンおよびｐ型多結晶シリコン膜パターンの側面にはそれぞれ絶縁膜スペーサ１２２が形成される〔図６（ｂ）〕。
【００６２】
次に、上記第１の実施例のフォトレジスト膜パターン１４３と同じ形状を有した第３のフォトレジスト膜パターンが形成される。この第３のフォトレジスト膜パターンをマスクにして例えば５×１０１５ｃｍ−２程度の砒素のイオン注入が行なわれて、上記ｎ型多結晶シリコン膜パターンはｎ＋  型多結晶シリコン膜パターンになり、ｐ型ウェル１０２の表面にはｎ＋  型多結晶シリコン膜パターン並びに絶縁膜スペーサ１２２に自己整合的にｎ＋  型ソース・ドレイン拡散層が形成される。同時に、上記高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンには、ｎ＋  型領域が形成される。ｎ＋  型ソース・ドレイン拡散層の接合の深さは例えば０．１０μｍ以下であり、ｎ＋  型領域の長さおよび間隔は例えば０．６μｍ弱および０．４μｍ強である〔図６（ｂ）〕。
【００６３】
次に、上記第３のフォトレジスト膜パターンが除去された後、上記第１の実施例のフォトレジスト膜パターン１４４と同じ形状を有した第４のフォトレジスト膜パターンが形成される。この第４のフォトレジスト膜パターンをマスクにして例えば２ｋｅＶ，５×１０１５ｃｍ−２程度の硼素のイオン注入が行なわれて、上記ｐ型多結晶シリコン膜パターンはｐ＋  型多結晶シリコン膜パターンになり、ｎ型ウェル１０３の表面にはこのｐ＋  型多結晶シリコン膜パターン並びに絶縁膜スペーサ１２２に自己整合的にｐ＋  型ソース・ドレイン拡散層が形成される。同時に、上記高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンにおける上記ｎ＋  型領域が形成されていない部分にはｐ＋  型領域１１７ｂが形成されて、上記ｎ＋  型領域はｎ＋  型領域１１７ａａになる。ｐ＋  型ソース・ドレイン拡散層の接合の深さは例えば０．１５μｍ程度であり、ｎ＋  型領域１１６ａａおよびｐ＋  型領域１１６ｂの長さは、それぞれ例えば０．５μｍ程度になる〔図６（ｂ），図７（ａ）〕。
【００６４】
なお、本第２の実施例においても、第３，第４のフォトレジスト膜パターンに係わる工程の順序はこれに限定されるものではなく、逆でもよい。
【００６５】
続いて、上記第４のフォトレジスト膜パターンが除去された後、例えばスパッタリングにより全面にコバルト膜１３０が形成される〔図７（ａ）〕。
【００６６】
次に、例えば９００℃のもとにシリサイド化反応が施される。これにより、高融点金属シリサイド膜欠落検出素子となる部分では、ｎ＋  型領域１１７ａａ，ｐ＋  型領域１１７ｂはそれぞれｎ＋  型領域１１７ａｂ，ｐ＋  型領域１１７ｂａになり、当初の高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンはｎ＋  型領域１１７ａｂとｐ＋  型領域１１７ｂａとが交互に接続された多結晶シリコン膜パターン１１１になり、多結晶シリコン膜パターン１１１の上面に自己整合的にコバルト・シリサイド膜パターン１３１が形成される。
【００６７】
ｎチャネルＭＯＳトランジスタとなる部分では、上記ｎ＋  型多結晶シリコン膜パターンがｎ＋  型多結晶シリコン膜パターン１１５ａｂになり、ｎ＋  型多結晶シリコン膜パターン１１５ａｂの上面に自己整合的にコバルト・シリサイド膜パターン１３２ａが形成されて、これらの積層導電体膜からなるゲート電極１０７ａが形成される。同時に、上記ｎ＋  型ソース・ドレイン拡散層はｎ＋  型ソース・ドレイン拡散層１２４ａａになり，ｎ＋  型ソース・ドレイン拡散層１２４ａａの表面には自己整合的にコバルト・シリサイド層１３２ａａが形成されて、ｎ型ソース・ドレイン・エクテンション拡散層１２１ａとｎ＋  型ソース・ドレイン拡散層１２４ａａとコバルト・シリサイド層１３２ａａとから構成されたソース・ドレイン領域１０９ａが形成される。
【００６８】
ｐチャネルＭＯＳトランジスタとなる部分では、上記ｐ＋  型多結晶シリコン膜パターンがｎ＋  型多結晶シリコン膜パターン１１５ｂｂになり、ｐ＋  型多結晶シリコン膜パターン１１５ｂｂの上面に自己整合的にコバルト・シリサイド膜パターン１３２ｂが形成されて、これらの積層導電体膜からなるゲート電極１０７ｂが形成される。同時に、上記ｐ＋  型ソース・ドレイン拡散層はｐ＋  型ソース・ドレイン拡散層１２４ｂａになり，ｐ＋  型ソース・ドレイン拡散層１２４ｂａの表面には自己整合的にコバルト・シリサイド層１３２ｂａが形成されて、ｐ型ソース・ドレイン・エクテンション拡散層１２１ｂとｐ＋  型ソース・ドレイン拡散層１２４ｂａとコバルト・シリサイド層１３２ｂａとから構成されたソース・ドレイン領域１０９ｂが形成される〔図６（ａ），図７（ｂ）〕。
【００６９】
次に、フィールド絶縁膜１０４および絶縁膜スペーサ１２２の表面を直接に覆っている未反応のチタン膜１３０が、選択的に除去される〔図７（ｃ）〕。
【００７０】
その後、酸化シリコン系絶縁膜からなる層間絶縁膜１３５が全面に形成され、この層間絶縁膜にコンタクト孔が形成され、さらに、層間絶縁膜１３５の表面上に金属配線１３８，１３９ａ，１３９ｂ，１３９ｃが形成されて本第２の実施例による半導体装置が完成する〔図６〕。
【００７１】
上記第１の実施の形態の上記第１，第２の実施例はチタン・サリサイド構造，コバルト・サリサイド構造を有する半導体装置に関する実施例であるが、本第１の実施の形態はこれに限定されるものではなく、他の高融点金属（例えばニッケル）のサリサイドに関しても適用できる。また、本第１の実施の形態の上記第１，第２の実施例における各種数値はそれぞれ上述記載のものに限定されるものではない。
【００７２】
上記第１の実施の形態では、高融点金属シリサイド膜欠落検出素子の多結晶シリコン膜パターンはｎ＋  型領域とｐ＋  型領域とが交互に接続してなっていたが、本発明における高融点金属シリサイド膜欠落検出素子の多結晶シリコン膜パターンの構成はこれに限定されるものではない。
【００７３】
サリサイド構造のＣＭＯＳトランジスタの断面模式図である図８（ａ），および，高融点金属シリサイド膜欠落検出素子の断面模式図である図８（ｂ）を参照すると、本発明の第２の実施の形態の一実施例による半導体装置は、チタン・サリサイド構造のＣＭＯＳトランジスタと、（上記第１の実施の形態と相違して）ｎ＋  型領域およびｐ型領域が交互に接続された多結晶シリコン膜パターンを含んでなる高融点金属シリサイド膜欠落検出素子とを有した半導体装置であって、以下のような構造になっている。
【００７４】
シリコン基板２０１の表面には、ｐ型ウェル２０２，ｎ型ウェル２０３およびフィールド絶縁膜２０４が設けられている。シリコン基板２０１の表面に設けられた素子分離領域は、例えば浅い溝にこのフィールド絶縁膜２０４が充填されたＳＴＩ構造になっている。ｐ型ウェル２０２とｎ型ウェル２０３とは、このフィールド絶縁膜２０４により分離されている。ｐ型ウェル２０２の表面にはｎチャネルＭＯＳトランジスタが設けられ、ｎ型ウェル１０３の表面にはｐチャネルＭＯＳトランジスタが設けられ、例えばフィールド絶縁膜２０４の表面上には上記高融点金属シリサイド膜欠落検出素子が設けられている。ｎチャネルＭＯＳトランジスタ，ｐチャネルＭＯＳトランジスタおよび高融点金属シリサイド膜欠落検出素子は、層間絶縁膜２３５により覆われている。
【００７５】
ｎチャネルＭＯＳトランジスタは、ゲート酸化膜２０５と、ゲート酸化膜２０５を介してｐ型ウェル２０２の表面上に設けられたゲート電極２０６ａと、ｐ型ウェル２０２の表面に設けられたソース・ドレイン領域２０８ａとからなる。ゲート電極２０６ａの側面は絶縁膜スペーサ２２２により直接に覆われている。ソース・ドレイン領域２０８ａは、ゲート電極２０６ａに自己整合的にｐ型ウェル２０２の表面に設けられたｎ型ソース・ドレイン・エクテンション拡散層２２０ａと、ゲート電極２０６ａ並びに絶縁膜スペーサ２２２に自己整合的にｐ型ウェル２０２の表面に設けられたｎ＋  型ソース・ドレイン拡散層２２３ａａと、ゲート電極２０６ａ並びに絶縁膜スペーサ２２２に自己整合的にｎ＋  型ソース・ドレイン拡散層２２３ａａの表面に設けられたチタン・シリサイド層２２７ａａとからなる。ゲート電極２０６ａは、ゲート酸化膜２０５の表面を直接に覆い，フィールド絶縁膜２０４の表面上に延在するｎ＋  型多結晶シリコン膜パターン２１３ａｂと、ｎ＋  型多結晶シリコン膜パターン２１３ａｂの上面に自己整合的に設けられたチタン・シリサイド膜パターン２２７ａとの積層膜からなる。
【００７６】
ゲート電極２０６ａの最小線幅は例えば０．２μｍ〜０．３５μｍであり、チタン・シリサイド膜２２７ａ，チタン・シリサイド層２２７ａａの膜厚は２７０ｎｍ〜４５０ｎｍ程度であり、ｎ＋  型ソース・ドレイン拡散層２２３ａａの接合の深さは例えば０．１５μｍ程度である。ｎ型ソース・ドレイン・エクテンション拡散層２２０ａは１０１４ｃｍ−２のオーダーの砒素のイオン注入により形成され、ｎ＋  型ソース・ドレイン拡散層２２３ａａは例えば２×１０１５ｃｍ−２程度の砒素のイオン注入により形成される。絶縁膜スペーサ２２２は、例えば膜厚５０ｎｍ程度の酸化シリコン膜もしくは窒化シリコン膜から形成される。ゲート酸化膜２０５の膜厚は、例えば５ｎｍ〜６ｎｍ程度である。
【００７７】
ｐチャネルＭＯＳトランジスタは、ゲート酸化膜２０５と、ゲート酸化膜２０５を介してｎ型ウェル２０３の表面上に設けられたゲート電極２０６ｂと、ｎ型ウェル２０３の表面に設けられたソース・ドレイン領域２０８ｂとからなる。ゲート電極２０６ｂの側面も絶縁膜スペーサ２２２により直接に覆われている。ソース・ドレイン領域２０８ｂは、ゲート電極２０６ｂに自己整合的にｎ型ウェル２０３の表面に設けられたｐ型ソース・ドレイン・エクテンション拡散層２２０ｂと、ゲート電極２０６ｂ並びに絶縁膜スペーサ２２２に自己整合的にｎ型ウェル２０３の表面に設けられたｐ＋  型ソース・ドレイン拡散層２２３ｂａと、ゲート電極２０６ｂ並びに絶縁膜スペーサ２２２に自己整合的にｐ＋  型ソース・ドレイン拡散層２２３ｂａの表面に設けられたチタン・シリサイド層２２７ｂａとからなる。ゲート電極２０６ｂは、ゲート酸化膜２０５の表面を直接に覆い，フィールド絶縁膜２０４の表面上に延在するｐ＋  型多結晶シリコン膜パターン２１２ｂｂと、ｐ＋  型多結晶シリコン膜パターン２１３ｂｂの上面に自己整合的に設けられたチタン・シリサイド膜パターン２２７ｂとからなる。
【００７８】
ゲート電極２０６ｂの最小線幅はゲート電極２０６ａの最小線幅と同じである。チタン・シリサイド膜２２７ｂ，チタン・シリサイド層２２７ｂａの膜厚は、チタン・シリサイド膜２２７ａ，チタン・シリサイド層２２７ａａの膜厚より１０％程度厚く、例えば３００ｎｍ〜５００ｎｍ程度である。ｐ＋  型ソース・ドレイン拡散層２２３ｂａの接合の深さは例えば０．２μｍ程度である。ｐ型ソース・ドレイン・エクテンション拡散層２２０ｂは１０１４ｃｍ−２のオーダーの硼素あるいは２弗化硼素のイオン注入により形成される。ｐ＋  型ソース・ドレイン拡散層２２３ｂａは、例えば２ｋｅＶ，５×１０１５ｃｍ−２程度の硼素のイオン注入により形成される。
【００７９】
層間絶縁膜２３５には、ソース・ドレイン領域２０８ａ，２０８ｂに達するコンタクト孔が設けられている。これらのコンタクト孔を介して、層間絶縁膜２３５の表面には、ソース・ドレイン領域２０８ａの一方に接続される金属配線２３７ａ，ソース・ドレイン領域２０８ｂの一方に接続される金属配線２３７ｂおよびソース・ドレイン領域２０８ａの他方とソース・ドレイン領域２０８ｂの他方とに接続される金属配線２３７ｃ等が設けられている。例えば、金属配線２３７ａは電源電圧に接続され、金属配線２３７ｂは接地電圧に接続されている。
【００８０】
高融点金属シリサイド膜欠落検出素子は、例えばフィールド絶縁膜２０４の表面を直接に覆う多結晶シリコン膜パターン２１０と、多結晶シリコン膜パターン２１０の上面に自己整合的に設けられたチタン・シリサイド膜パターン２２６Ａとからなる。高融点金属シリサイド膜欠落検出素子の最小線幅は、ゲート電極２０６ａの最小線幅と等しくなっている。高融点金属シリサイド膜欠落検出素子の側面も、絶縁膜スペーサ２２２により直接に覆われている。なお、本一実施例においても、高融点金属シリサイド膜欠落検出素子がフィールド絶縁膜２０４の表面上に設けられていることに限定されるものではなく、例えばゲート酸化膜２０５の表面を直接に覆う姿態を有して設けられていてもよい。
【００８１】
多結晶シリコン膜パターン２１０は、上記第１の実施の形態の上記第１の実施例と相違して、ｎ＋  型領域２１６ａａとｐ型領域２１８ｂａとが交互に接続した形状になっている。チタン・シリサイド膜パターン２２６Ａの膜厚は、一様ではなく、ｎ＋  型領域２１６ａａの上面の部分ではチタン・シリサイド膜パターン２２７ａの膜厚と同じになっており、ｐ型領域２１８ｂａの上面の部分ではチタン・シリサイド膜２２７ｂの膜厚より厚くなっている。ｎ＋  型領域２１６ａａとｐ型領域２１８ｂａとの接合部直上において、チタン・シリサイド膜パターン２２６Ａに欠落部２２８が発生することがある。
【００８２】
層間絶縁膜２３５には、高融点金属シリサイド膜欠落検出素子の２つの端部に達するコンタクト孔が設けられている。層間絶縁膜２３５の表面上には、これらのコンタクト孔を介して、高融点金属シリサイド膜欠落検出素子のそれぞれの端部に接続される一対の金属配線２３６が設けられている。このため、高融点金属シリサイド膜欠落検出素子の両端部の線幅は、それぞれこれの最小線幅より広く（例えば０．５μｍ程度）なっている。さらに、多結晶シリコン膜パターン２１０の両端部は、それぞれｎ＋  型領域２１６ａａになっている。なお、層間絶縁膜２３５の形成直前に上記欠落部２２８の検出が要求される場合には、高融点金属シリサイド膜欠落検出素子の両端部の線幅は、これらの部分に探針を接続させる必要上から、例えば２０μｍ以上になっている。
【００８３】
本一実施例も、上記第１の実施の形態の上記第１の実施例と同様に、サリサイド構造のＣＭＯＳトランジスタを含んだ半導体装置において、多結晶シリコン膜パターン２１０とチタン・シリサイド膜パターン２２６Ａとからなる上記高融点金属シリサイド膜欠落検出素子を設けることにより、ポリサイド配線からなるゲート電極における高融点金属シリサイド膜の微細な欠落部を検出し得ることが容易になる。
【００８４】
さらに本一実施例では、上述したように、「ｐ型領域２１８ｂａ直上でのチタン・シリサイド膜パターン２２６Ａの膜厚」／「ｎ＋  型領域２１６ａａ直上でのチタン・シリサイド膜パターン２２６Ａの膜厚」が（上記第１の実施の形態の上記第１の実施例における）「ｐ＋  型領域１１６ｂａ直上でのチタン・シリサイド膜パターン１２６Ａの膜厚」／「ｎ＋  型領域１１６ａｂ直上でのチタン・シリサイド膜パターン１２６Ａの膜厚」より大きな値になる（欠落部１２８より欠落部２２８の発生確率が高くなる）。その結果、本一実施例によるゲート電極の高融点金属シリサイド膜の欠落部の検出確率は、上記第１の実施の形態の上記第１の実施例より高くなる。
【００８５】
上記第２の実施の形態の上記一実施例はチタン・サリサイド構造を有する半導体装置に関する実施例であるが、本第２の実施の形態はこれに限定されるものではなく、シリサイデーションに際してｎ＋  型のシリコン表面での高融点金属シリサイド膜の膜厚の方がｐ型のシリコン表面での高融点金属シリサイド膜の膜厚より薄くなる他の高融点金属のサリサイドに関しても適用できる。また、本第２の実施の形態の上記一実施例における各種数値はそれぞれ上述記載のものに限定されるものではない。
【００８６】
高融点金属シリサイド膜欠落検出素子の製造工程の断面模式図である図９および図１０と、チタン・サリサイド構造のＣＭＯＳトランジスタの製造工程の断面模式図である図１１および図１２と、上記図８とを併せて参照すると、本第２の実施の形態の本一実施例の半導体装置は、以下のように形成される。
【００８７】
まず、シリコン基板２０１の表面に、ｐ型ウェル２０２，ｎ型ウェル２０３および酸化シリコン系絶縁膜からなるフィールド絶縁膜２０４が形成される。ｐ型ウェル２０２およびｎ型ウェル２０３の表面に、熱酸化により例えば５ｎｍ〜６ｎｍ程度の膜厚のゲート酸化膜２０５が形成される。
【００８８】
次に、例えばＬＰＣＶＤにより全面に１５０ｎｍ〜２００ｎｍ程度の膜厚のアンドープ多結晶シリコン膜（図に明示せず）が形成され、このアンドープ多結晶シリコン膜がパターニングされて、高融点金属シリサイド膜欠落検出素子要のアンドープ多結晶シリコン膜パターン２１２と、ゲート電極用のアンドープ多結晶シリコン膜パターン２１３とが形成される。アンドープ多結晶シリコン膜パターン２１２の最小線幅は、アンドープ多結晶シリコン膜パターン２１３の最小線幅（ゲート長）に等しく、例えば０．２μｍ〜０．３５μｍである。アンドープ多結晶シリコン膜パターン２１２の両端部の線幅はこれの最小線幅より広く、例えば０．５μｍ程度であり、必要に応じて２０μｍ以上になっている。
【００８９】
続いて、ｐ型ウェル２０２に対応する部分に開口部を有し，アンドープ多結晶シリコン膜パターン２１２を覆い，少なくともｎ型ウェル２０３の表面上を覆う（第１の）フォトレジスト膜パターン２４１が形成される。このフォトレジスト膜パターン２４１をマスクにして１０１４ｃｍ−２台の砒素のイオン注入が行なわれて、アンドープ多結晶シリコン膜パターン２１３の一部がｎ型多結晶シリコン膜パターン２１３ａになり、同時に、ｎ型多結晶シリコン膜パターン２１３ａに自己整合的なｎ型ソース・ドレイン・エクテンション拡散層２２０ａがｐ型ウェル２０２の表面に形成される〔図９（ａ），図１１（ａ）〕。
【００９０】
上記フォトレジスト膜パターン２４１が除去された後、（第２の）フォトレジスト膜パターン２４２が形成される。フォトレジスト膜パターン２４２は、ｎ型ウェル２０３に対応する部分とアンドープ多結晶シリコン膜パターン２１２を含んだ部分とに開口部を有し，少なくともｐ型ウェル２０２の表面上を覆う姿態を有している。このフォトレジスト膜パターン２４２をマスクにして１０１４ｃｍ−２台の硼素（もしくは２弗化硼素）のイオン注入が行なわれて、アンドープ多結晶シリコン膜パターン２１３の残部がｐ型多結晶シリコン膜パターン２１３ｂになり、同時に、ｐ型多結晶シリコン膜パターン２１３ｂに自己整合的なｐ型ソース・ドレイン・エクテンション拡散層２２０ｂがｎ型ウェル２０３の表面に形成され、さらに、アンドープ多結晶シリコン膜パターン２１２がｐ型多結晶シリコン膜パターン２１２ｂになる〔図９（ｂ），図１１（ｂ）〕。
【００９１】
なお、本一実施例においても、フォトレジスト膜パターン２４１，２４２に係わる工程の順序はこれに限定されるものではなく、逆でもよい。また、必要に応じて、フォトレジスト膜パターン２４１，２４２をマスクにしたｐ型不純物，ｎ型不純物のイオン注入により、ｐ型ウェル２０２，ｎ型ウェル２０３の表面には、それぞれｐ型ポケット拡散層，ｎ型ポケット拡散層が形成される。
【００９２】
次に、フォトレジスト膜パターン２４２が除去されて、全面に例えば５０ｎｍ程度の膜厚の絶縁膜（酸化シリコン膜もしくは窒化シリコン膜）がＬＰＣＶＤにより形成される。この絶縁膜が異方性エッチングによりエッチ・バックされて、ｐ型多結晶シリコン膜パターン２１２ｂ，ｎ型多結晶シリコン膜パターン２１３ａおよびｐ型多結晶シリコン膜パターン２１３ｂの側面にはそれぞれ絶縁膜スペーサ２２２が形成される。
【００９３】
次に、（第３の）フォトレジスト膜パターン２４３が形成される。フォトレジスト膜パターン２４３は、ｐ型ウェル２０２に対応する部分に開口部を有し、少なくともｎ型ウェル２０３の表面上を覆っている。さらにこのフォトレジスト膜パターン２４３は、ｐ型多結晶シリコン膜パターン２１２ｂを覆う部分においても、複数の開口部が設けられている。このｐ型多結晶シリコン膜パターン２１２ｂを覆う部分における（ｐ型多結晶シリコン膜パターン２１２ｂの端部を除いた部分での）開口部の開口幅，開口部の間隔は、例えばそれぞれ０．４μｍ，０．６μｍ程度である。このフォトレジスト膜パターン２４３をマスクにして例えば２×１０１５ｃｍ−２程度の砒素のイオン注入が行なわれて、ｎ型多結晶シリコン膜パターン２１３ａはｎ＋  型多結晶シリコン膜パターン２１３ａａになり、ｐ型ウェル２０２の表面にはｎ＋  型多結晶シリコン膜パターン２１３ａａ並びに絶縁膜スペーサ２２２に自己整合的にｎ＋  型ソース・ドレイン拡散層２２３ａが形成される。同時に、ｐ型多結晶シリコン膜パターン２１２ｂには、ｎ＋  型領域２１６ａが形成されて、ｐ型領域２１８ｂが残置形成される。ｎ＋  型ソース・ドレイン拡散層２２３ａの接合の深さは例えば０．１５μｍ程度であり、ｎ＋  型領域１１６ａの長さおよび間隔はそれぞれ例えば概ね０．５μｍ程度である〔図９（ｃ），図１１（ｃ）〕。
【００９４】
次に、上記フォトレジスト膜パターン２４３が除去された後、（第４の）フォトレジスト膜パターン２４４が形成される。フォトレジスト膜パターン２４４は、ｎ型ウェル２０３に対応する部分に開口部を有し、ｎ＋  型領域２１６ａおよびｐ型領域２１８ｂが交互に接続してなる多結晶シリコン膜パターンと、少なくともｐ型ウェル２０２の表面上とを覆っている。このフォトレジスト膜パターン２４４をマスクにして例えば２ｋｅＶ，５×１０１５ｃｍ−２程度の硼素のイオン注入が行なわれて、ｐ型多結晶シリコン膜パターン２１３ｂはｐ＋  型多結晶シリコン膜パターン２１３ｂａになり、ｎ型ウェル２０３の表面にはｐ＋  型多結晶シリコン膜パターン２１３ａａ並びに絶縁膜スペーサ２２２に自己整合的にｐ＋  型ソース・ドレイン拡散層２２３ｂが形成される。ｐ＋  型ソース・ドレイン拡散層２２３ｂの接合の深さは例えば０．２μｍ程度である〔図９（ｄ），図１１（ｄ）〕。なお、本一実施例でも、フォトレジスト膜パターン２４３，２４４に係わる工程の順序もこれに限定されるものではなく、逆でもよい。
【００９５】
続いて、上記フォトレジスト膜パターン２４４が除去された後、例えばスパッタリングにより全面にチタン膜２２５が形成される〔図１０（ａ），図１２（ａ）〕。
【００９６】
次に、所要の温度のもとにシリサイド化反応が施される。これにより、高融点金属シリサイド膜欠落検出素子となる部分では、ｎ＋  型領域２１６ａ，ｐ型領域２１８ｂはそれぞれｎ＋  型領域２１６ａａ，ｐ型領域２１８ｂａになり、当初のアンドープ多結晶シリコン膜パターン２１２はｎ＋  型領域２１６ａａとｐ型領域２１８ｂａとが交互に接続された多結晶シリコン膜パターン２１０になり、多結晶シリコン膜パターン２１０の上面に自己整合的にチタン・シリサイド膜パターン２２６が形成される。
【００９７】
ｎチャネルＭＯＳトランジスタとなる部分では、ｎ＋  型多結晶シリコン膜パターン２１３ａａがｎ＋  型多結晶シリコン膜パターン２１３ａｂになり、ｎ＋  型多結晶シリコン膜パターン２１３ａｂの上面に自己整合的にチタン・シリサイド膜パターン２２７ａが形成されて、これらの積層導電体膜からなるゲート電極２０６ａが形成される。同時に、ｎ＋  型ソース・ドレイン拡散層２２３ａはｎ＋  型ソース・ドレイン拡散層２２３ａａになり，ｎ＋  型ソース・ドレイン拡散層２２３ａａの表面には自己整合的にチタン・シリサイド層２２７ａａが形成されて、ｎ型ソース・ドレイン・エクテンション拡散層２２０ａとｎ＋  型ソース・ドレイン拡散層２２３ａａとチタン・シリサイド層２２７ａａとから構成されたソース・ドレイン領域２０８ａが形成される。
【００９８】
ｐチャネルＭＯＳトランジスタとなる部分では、ｐ＋  型多結晶シリコン膜パターン２１３ｂａがｐ＋  型多結晶シリコン膜パターン２１３ｂｂになり、ｐ＋  型多結晶シリコン膜パターン２１３ｂｂの上面に自己整合的にチタン・シリサイド膜パターン２２７ｂが形成されて、これらの積層導電体膜からなるゲート電極２０６ｂが形成される。同時に、ｐ＋  型ソース・ドレイン拡散層２２３ｂはｐ＋  型ソース・ドレイン拡散層２２３ｂａになり，ｐ＋  型ソース・ドレイン拡散層２２３ｂａの表面には自己整合的にチタン・シリサイド層２２７ｂａが形成されて、ｐ型ソース・ドレイン・エクテンション拡散層２２０ｂとｐ＋  型ソース・ドレイン拡散層２２３ｂａとチタン・シリサイド層２２７ｂａとから構成されたソース・ドレイン領域２０８ｂが形成される〔図１０（ｂ），図１２（ｂ）〕。
程の間、さらには半導体装置の完成後に発生する。
【００９９】
前述したようにチタンのシリサイド化反応では、シリコンがチタンに拡散することが知られている。このときシリコン中に高濃度の砒素が存在すると、シリサイド化反応の反応速度が低くなる。さらにこの反応では、不純物濃度の低いｐ層のシリコン表面の方がｐ＋  層のシリコン表面よりチタン・シリサイドの核の発生確率が高くなっている。その結果として、ｎ＋  型領域２１６ａａ直上部におけるチタン・シリサイド膜パターン２２６の膜厚は、ｐ型領域２１８ｂａ直上部におけるチタン・シリサイド膜パターン２２６の膜厚より薄くなる。
【０１００】
次に、フィールド絶縁膜２０４および絶縁膜スペーサ２２２の表面を直接に覆っている未反応のチタン膜２２５が、選択的に除去される〔図１０（ｃ），図１２（ｃ）〕。
【０１０１】
その後、酸化シリコン系絶縁膜からなる層間絶縁膜２３５が全面に形成され、この層間絶縁膜にコンタクト孔が形成され、さらに、層間絶縁膜２３５の表面上に金属配線２３６，２３７ａ，２３７ｂ，２３７ｃが形成されて本一実施例による半導体装置が完成する〔図８〕。
【０１０２】
上記シリサイド化反応を含めて，これ以降の製造工程の間、さらには半導体装置の完成後に、高融点金属シリサイド膜欠落検出素子を構成するチタン・シリサイド膜パターン２２６には、多結晶シリコン膜パターン２１０におけるｎ＋  型領域２１６ａａとｐ型領域２１８ｂａとの接合部直上に対応する位置に、欠落部２２８が発生して、チタン・シリサイド膜パターン２２６がチタン・シリサイド膜パターン２２６Ａになる。欠落部２２８の発生は、ｎ＋  型領域２１６ａａ上のチタン・シリサイド膜パターンの膜厚とｐ型領域２１８ｂａ上のチタン・シリサイド膜パターンの膜厚との差に起因し，さらに，Ｃ５４に結晶構造へのを相転移の際のチタン・シリサイド膜の凝集も一因となっている。
【０１０３】
サリサイド構造のＣＭＯＳトランジスタの断面模式図である図１３（ａ），および，高融点金属シリサイド膜欠落検出素子の断面模式図である図１３（ｂ）を参照すると、本発明の第３の実施の形態の一実施例は、コバルト・サリサイド構造のＣＭＯＳトランジスタと、（上記第１の実施の形態の第２の実施例と相違して）ｐ＋  型領域およびｎ型領域が交互に接続された多結晶シリコン膜パターンを含んでなる高融点金属シリサイド膜欠落検出素子とを有した半導体装置であって、以下のとおりに構成されている。
【０１０４】
シリコン基板３０１の表面には、ｐ型ウェル３０２，ｎ型ウェル３０３およびフィールド絶縁膜３０４が設けられている。ｐ型ウェル３０２の表面にはｎチャネルＭＯＳトランジスタが設けられ、ｎ型ウェル３０３の表面にはｐチャネルＭＯＳトランジスタが設けられ、例えばフィールド絶縁膜３０４の表面上には上記高融点金属シリサイド膜欠落検出素子が設けられている。ｎチャネルＭＯＳトランジスタ，ｐチャネルＭＯＳトランジスタおよび高融点金属シリサイド膜欠落検出素子は、層間絶縁膜３３５により覆われている。
【０１０５】
ｎチャネルＭＯＳトランジスタは、ゲート酸化膜３０５と、ゲート酸化膜３０５を介してｐ型ウェル３０２の表面上に設けられたゲート電極３０７ａと、ｐ型ウェル３０２の表面に設けられたソース・ドレイン領域３０９ａとからなる。ゲート電極３０７ａの側面は絶縁膜スペーサ３２２により直接に覆われている。ソース・ドレイン領域３０９ａは、ゲート電極３０７ａに自己整合的にｐ型ウェル３０２の表面に設けられたｎ型ソース・ドレイン・エクテンション拡散層３２１ａと、ゲート電極３０７ａ並びに絶縁膜スペーサ３２２に自己整合的にｐ型ウェル３０２の表面に設けられたｎ＋  型ソース・ドレイン拡散層３２４ａａと、ゲート電極３０７ａ並びに絶縁膜スペーサ３２２に自己整合的にｎ＋  型ソース・ドレイン拡散層３２４ａａの表面に設けられたコバルト・シリサイド層３３２ａａとからなる。ゲート電極３０７ａは、ゲート酸化膜３０５の表面を直接に覆い，フィールド絶縁膜３０４の表面上に延在するｎ＋  型多結晶シリコン膜パターン３１５ａｂと、ｎ＋  型多結晶シリコン膜パターン３１５ａｂの上面に自己整合的に設けられたコバルト・シリサイド膜パターン３３２ａとの積層膜からなる。
【０１０６】
ゲート電極３０７ａの最小線幅は例えば０．１８μｍ以下であり、コバルト・シリサイド膜３３２ａ，コバルト・シリサイド層３３２ａａの膜厚は２５０ｎｍ〜３５０ｎｍ程度であり、ｎ＋  型ソース・ドレイン拡散層３２４ａａの接合の深さは例えば０．１０μｍ以下である。ｎ型ソース・ドレイン・エクテンション拡散層３２１ａは１０１４ｃｍ−２のオーダーの砒素のイオン注入により形成され、ｎ＋  型ソース・ドレイン拡散層３２４ａａは例えば５×１０１５ｃｍ−２程度の砒素のイオン注入により形成される。絶縁膜スペーサ２２２は、例えば膜厚５０ｎｍ程度の酸化シリコン膜もしくは窒化シリコン膜から形成される。ゲート酸化膜２０５の膜厚は、例えば２．５ｎｍ〜３．５ｎｍ程度である。
【０１０７】
ｐチャネルＭＯＳトランジスタは、ゲート酸化膜３０５と、ゲート酸化膜３０５を介してｎ型ウェル３０３の表面上に設けられたゲート電極３０７ｂと、ｎ型ウェル３０３の表面に設けられたソース・ドレイン領域３０９ｂとからなる。ゲート電極３０７ｂの側面も絶縁膜スペーサ３２２により直接に覆われている。ソース・ドレイン領域３０９ｂは、ゲート電極３０７ｂに自己整合的にｎ型ウェル３０３の表面に設けられたｐ型ソース・ドレイン・エクテンション拡散層３２１ｂと、ゲート電極３０７ｂ並びに絶縁膜スペーサ３２２に自己整合的にｎ型ウェル３０３の表面に設けられたｐ＋  型ソース・ドレイン拡散層３２４ｂａと、ゲート電極３０７ｂ並びに絶縁膜スペーサ３２２に自己整合的にｐ＋  型ソース・ドレイン拡散層３２４ｂａの表面に設けられたコバルト・シリサイド層３３２ｂａとからなる。ゲート電極３０７ｂは、ゲート酸化膜３０５の表面を直接に覆い，フィールド絶縁膜３０４の表面上に延在するｐ＋  型多結晶シリコン膜パターン３１５ｂｂと、ｐ＋  型多結晶シリコン膜パターン３１５ｂｂの上面に自己整合的に設けられたコバルト・シリサイド膜パターン３３２ｂとからなる。
【０１０８】
ゲート電極３０７ｂの最小線幅はゲート電極３０７ａの最小線幅と同じである。コバルト・シリサイド膜３３２ｂ，コバルト・シリサイド層３３２ｂａの膜厚は、コバルト・シリサイド膜３３２ａ，コバルト・シリサイド層３３２ａａの膜厚より５％程度薄く、例えば２４０ｎｍ〜３３０ｎｍ程度である。ｐ＋  型ソース・ドレイン拡散層３２４ｂａの接合の深さは例えば０．１５μｍ程度である。ｐ型ソース・ドレイン・エクテンション拡散層３２１ｂは１０１４ｃｍ−２のオーダーの硼素あるいは２弗化硼素のイオン注入により形成される。ｐ＋  型ソース・ドレイン拡散層３２４ｂａは、例えば２ｋｅＶ，２×１０１５ｃｍ−２〜３×１０１５ｃｍ−２程度の硼素のイオン注入により形成される。
【０１０９】
層間絶縁膜３３５には、ソース・ドレイン領域３０９ａ，３０９ｂに達するコンタクト孔が設けられている。これらのコンタクト孔を介して、層間絶縁膜３３５の表面には、ソース・ドレイン領域３０９ａの一方に接続される金属配線３３９ａ，ソース・ドレイン領域３０９ｂの一方に接続される金属配線３３９ｂおよびソース・ドレイン領域３０９ａの他方とソース・ドレイン領域３０９ｂの他方とに接続される金属配線３３９ｃ等が設けられている。例えば、金属配線３３９ａは電源電圧に接続され、金属配線３３９ｂは接地電圧に接続されている。
【０１１０】
高融点金属シリサイド膜欠落検出素子は、例えばフィールド絶縁膜３０４の表面を直接に覆う多結晶シリコン膜パターン３１１と、多結晶シリコン膜パターン３１１の上面に自己整合的に設けられたコバルト・シリサイド膜パターン３３１Ａとからなる。高融点金属シリサイド膜欠落検出素子の最小線幅は、ゲート電極３０７ａの最小線幅と等しくなっている。高融点金属シリサイド膜欠落検出素子の側面も、絶縁膜スペーサ３２２により直接に覆われている。なお、本一実施例でも、高融点金属シリサイド膜欠落検出素子がフィールド絶縁膜３０４の表面上に設けられていることに限定されるものではなく、例えばゲート酸化膜３０５の表面を直接に覆う姿態を有して設けられていてもよい。
【０１１１】
多結晶シリコン膜パターン３１１は、ｎ型領域３１９ａａとｐ＋  型領域３１７ｂａとが交互に接続した形状になっている。ｎ型領域３１９ａａ，ｐ＋  型領域３１７ｂａの長さは、例えばそれぞれ例えば概ね０．５μｍ程度である。コバルト・シリサイド膜パターン３３１Ａの膜厚も、一様ではなく、ｎ型領域３１９ａａの上面の部分においてコバルト・シリサイド膜パターン１３２ａの膜厚より薄くなっており、ｐ＋  型領域３１７ｂａの上面の部分においてコバルト・シリサイド膜パターン１３２ｂの膜厚と同じになっている。ｎ型領域３１９ａａとｐ＋  型領域３１７ｂａとの接合部直上において、コバルト・シリサイド膜パターン３３１Ａに欠落部３３３が発生することがある。
【０１１２】
層間絶縁膜３３５には、高融点金属シリサイド膜欠落検出素子の２つの端部に達するコンタクト孔が設けられている。層間絶縁膜３３５の表面上には、これらのコンタクト孔を介して、高融点金属シリサイド膜欠落検出素子のそれぞれの端部に接続される一対の金属配線３３８が設けられている。このため、高融点金属シリサイド膜欠落検出素子の両端部の線幅は、それぞれこれの最小線幅より広く（例えば０．５μｍ程度）なっている。さらに、多結晶シリコン膜パターン３１１の両端部は、それぞれｐ＋  型領域３１７ｂａになっている。なお、層間絶縁膜３３５の形成直前に上記欠落部３３３の検出が要求される場合には、高融点金属シリサイド膜欠落検出素子の両端部の線幅は、これらの部分に探針を接続させる必要上から、例えば２０μｍ以上になっている。
【０１１３】
コバルト・シリサイドにおけるシリサイデーションは、チタン・シリサイドの場合と相違して、コバルトがシリコン中に拡散してなることが知られている。上述したように、ｎ型領域３１９ａａ直上部分でのコバルト・シリサイド膜パターン３３１Ａ，コバルト・シリサイド膜１３２ａ，コバルト・シリサイド膜１３２ｂの順に膜厚が薄くなるのは、ｎ型層のシリコン表面，ｎ＋  型層のシリコン表面，ｐ＋  層のシリコン表面の順にコバルト・シリサイドの核の発生確率が低くなるからである。コバルト・シリサイド膜パターン１３１Ａにおいて欠落部１３３が発生するのは、チタン・シリサイド膜パターンと同様に、ｎ型領域３１９ａａ表面でのコバルト・シリサイド膜パターン３３１Ａの膜厚とｐ＋  型領域３１７ｂａ表面でのコバルト・シリサイド膜パターン３３１Ａの膜厚との間に差が存在することに起因している。また、これらの欠落部．３３は、上記第１の実施例と同様に、シリサイデーション工程を含めて，これ以降の製造工程の間、さらには半導体装置の完成後に発生する。
【０１１４】
本一実施例は、上記第１の実施の形態の上記第２の実施例の有した効果を有している。
【０１１５】
さらに本一実施例では、上述したように、「ｎ型領域３１９ａａ直上でのコバルト・シリサイド膜パターン３３１Ａの膜厚」／「ｐ＋  型領域３１７ｂａ直上でのコバルト・シリサイド膜パターン３３１Ａの膜厚」が（上記第１の実施の形態の上記第２の実施例における）「ｎ＋  型領域１１７ａｂ直上でのコバルト・シリサイド膜パターン１３１Ａの膜厚」／「ｐ＋  型領域１１７ｂａ直上でのコバルト・シリサイド膜パターン１３１Ａの膜厚」より大きな値になる（欠落部１３３より欠落部３３３の発生確率が高くなる）。その結果、本一実施例によるゲート電極の高融点金属シリサイド膜の欠落部の検出確率は、上記第１の実施の形態の上記第２の実施例より高くなる。
【０１１６】
高融点金属シリサイド膜欠落検出素子の製造工程の断面模式図である図１４および図１５と、コバルト・サリサイド構造のＣＭＯＳトランジスタの製造工程の断面模式図である図１６および図１７と、上記図１３とを併せて参照して、本第３の実施の形態の本一実施例の製造方法を説明する。
【０１１７】
まず、シリコン基板３０１の表面に、ｐ型ウェル３０２，ｎ型ウェル３０３および酸化シリコン系絶縁膜からなるフィールド絶縁膜３０４が形成される。ｐ型ウェル３０２およびｎ型ウェル３０３の表面に、熱酸化により例えば２．５ｎｍ〜３．５ｎｍ程度の膜厚のゲート酸化膜３０５が形成される。
【０１１８】
次に、全面に１５０ｎｍ程度の膜厚のアンドープ多結晶シリコン膜が形成され、このアンドープ多結晶シリコン膜がパターニングされて、高融点シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンが例えばフィールド絶縁膜３０４の表面上に形成される。同時に、ゲート電極用のアンドープ多結晶シリコン膜パターン３１５が、例えば、ゲート酸化膜３０５を介してｐ型ウェル３０２の表面上からフィールド絶縁膜３０４の表面上に延在し，さらに，ゲート酸化膜３０５を介してｎ型ウェル３０３の表面上に延在する姿態を有して、形成される。これらのアンドープ多結晶シリコン膜パターンの最小線幅は、例えば０．１８μｍ以下である。高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンの両端部の線幅は、これの最小線幅より広く、例えば０．５μｍ程度であり、必要に応じて２０μｍ以上になっている。
【０１１９】
続いて、（第１の）フォトレジスト膜パターン３４１が形成される。フォトレジスト膜パターン３４１は、ｐ型ウェル３０２の表面上および上記高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンの部分に開口部を有し，少なくともｎ型ウェル３０３の表面上を覆っている。このフォトレジスト膜パターン３４１をマスクにして１０１４ｃｍ−２台の砒素のイオン注入が行なわれて、ｎチャネルＭＯＳトランジスタのゲート電極に対応した部分のアンドープ多結晶シリコン膜パターン３１５がｎ型多結晶シリコン膜パターン３１５ａになり、同時に、このｎ型多結晶シリコン膜パターン３１５ａに自己整合的なｎ型ソース・ドレイン・エクテンション拡散層３２１ａがｐ型ウェル３０２の表面に形成されて、上記高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンがｎ型多結晶シリコン膜パターン３１４ａになる〔図１４（ａ），図１６（ａ）〕。
【０１２０】
上記フォトレジスト膜パターン３４１が除去された後、上記第１の実施の形態の第１の実施例のフォトレジスト膜パターン１４２と同じ形状を有した（第２の）フォトレジスト膜パターン３４２が形成される。このフォトレジスト膜パターンマスク３４２にして１０１４ｃｍ−２台の例えば硼素（あるいは２弗化硼素）のイオン注入が行なわれて、アンドープ多結晶シリコン膜パターン３１５の残部がｐ型多結晶シリコン膜パターン３１５ｂになり、同時に、このｐ型多結晶シリコン膜パターン３１５ｂに自己整合的なｐ型ソース・ドレイン・エクテンション拡散層３２１ｂがｎ型ウェル３０３の表面に形成される〔図１４（ｂ），図１６（ｂ）〕。
【０１２１】
なお、本一実施例においても、フォトレジスト膜パターン３４１，３４２に係わる工程の順序はこれに限定されるものではなく、逆でもよい。また、必要に応じて、フォトレジスト膜パターン３４１，３４２をマスクにしたｐ型不純物，ｎ型不純物のイオン注入により、ｐ型ウェル３０２，ｎ型ウェル３０３の表面には、それぞれｐ型ポケット拡散層，ｎ型ポケット拡散層が形成される。
【０１２２】
次に、上記フォトレジスト膜パターン３４２が除去された後、全面に絶縁膜（酸化シリコン膜もしくは窒化シリコン膜）がＬＰＣＶＤにより形成され、この絶縁膜が異方性エッチングによりエッチ・バックされて、ｎ型多結晶シリコン膜パターン３１４ａ，３１５ａおよびｐ型多結晶シリコン膜パターン３１５ｂの側面にはそれぞれ絶縁膜スペーサ３２２が形成される。
【０１２３】
次に、（第３の）フォトレジスト膜パターン３４３が形成される。フォトレジスト膜パターン３４３は、ｐ型ウェル３０２の表面上に開口部を有し、上記ｎ型多結晶シリコン膜パターン３１４ａを覆い、少なくともｎ型ウェル３０３の表面上を覆っている。このフォトレジスト膜パターン３４３をマスクにして例えば５×１０１５ｃｍ−２程度の砒素のイオン注入が行なわれて、ｎ型多結晶シリコン膜パターン３１５ａはｎ＋  型多結晶シリコン膜パターン３１５ａａになり、ｐ型ウェル３０２の表面にはｎ＋  型多結晶シリコン膜パターン３１５ａａ並びに絶縁膜スペーサ３２２に自己整合的にｎ＋  型ソース・ドレイン拡散層３２４ａが形成される。ｎ＋  型ソース・ドレイン拡散層３２４ａの接合の深さは例えば０．１０μｍ以下であり〔図１４（ｃ），図１６（ｃ）〕。
【０１２４】
次に、フォトレジスト膜パターン３４３が除去された後、（第４の）フォトレジスト膜パターン３４４が形成される。
フォトレジスト膜パターン３４４は、ｐ型ウェル３０３の表面上に開口部を有し、少なくともｎ型ウェル３０２の表面上を覆い、さらに、ｎ型多結晶シリコン膜パターン３１４ａを覆う部分においても複数の開口部が設けられている。このｎ型多結晶シリコン膜パターン３１４ａを覆う部分における（ｎ型多結晶シリコン膜パターン３１４ａの端部を除いた部分での）開口部の開口幅，開口部の間隔は、例えばそれぞれ０．４μｍ，０．６μｍ程度である。このフォトレジスト膜パターン３４４をマスクにして例えば２ｋｅＶ，５×１０１５ｃｍ−２程度の硼素のイオン注入が行なわれて、上記ｐ型多結晶シリコン膜パターン３１５ｂはｐ＋  型多結晶シリコン膜パターン３１５ｂａになり、ｎ型ウェル３０３の表面にはこのｐ＋  型多結晶シリコン膜パターン３１５ｂａ並びに絶縁膜スペーサ３２２に自己整合的にｐ＋  型ソース・ドレイン拡散層３２４ｂが形成される。同時に、ｎ型多結晶シリコン膜パターン３１４ａにはｐ＋  型領域３１７ｂが形成されて、上記ｎ型領域３１９ａが残置形成される。ｐ＋  型ソース・ドレイン拡散層３２４ｂの接合の深さは例えば０．１５μｍ程度であり、ｎ型領域３１９ａおよびｐ＋  型領域３１７ｂの長さは、それぞれ例えば概ね０．５μｍ程度になる〔図１４（ｄ），図１６（ｄ）〕。
【０１２５】
なお、本一実施例においても、フォトレジスト膜パターン３４３，３４４に係わる工程の順序はこれに限定されるものではなく、逆でもよい。
【０１２６】
続いて、上記フォトレジスト膜パターン３４４が除去された後、例えばスパッタリングにより全面にコバルト膜３３０が形成される〔図１５（ａ），図１７（ａ）〕。
【０１２７】
次に、例えば９００℃のもとにシリサイド化反応が施される。これにより、高融点金属シリサイド膜欠落検出素子となる部分では、ｎ型領域３１９ａ，ｐ＋  型領域３１７ｂはそれぞれｎ型領域３１９ａａ，ｐ＋  型領域３１７ｂａになり、当初の高融点金属シリサイド膜欠落検出素子用のアンドープ多結晶シリコン膜パターンはｎ型領域３１９ａａとｐ＋  型領域３１７ｂａとが交互に接続された多結晶シリコン膜パターン３１１になり、多結晶シリコン膜パターン３１１の上面に自己整合的にコバルト・シリサイド膜パターン３３１が形成される。
【０１２８】
ｎチャネルＭＯＳトランジスタとなる部分では、上記ｎ＋  型多結晶シリコン膜パターン３１５ａａがｎ＋  型多結晶シリコン膜パターン３１５ａｂになり、ｎ＋  型多結晶シリコン膜パターン３１５ａｂの上面に自己整合的にコバルト・シリサイド膜パターン３３２ａが形成されて、これらの積層導電体膜からなるゲート電極３０７ａが形成される。同時に、上記ｎ＋  型ソース・ドレイン拡散層３２４ａはｎ＋  型ソース・ドレイン拡散層３２４ａａになり，ｎ＋  型ソース・ドレイン拡散層３２４ａａの表面には自己整合的にコバルト・シリサイド層３３２ａａが形成されて、ｎ型ソース・ドレイン・エクテンション拡散層３２１ａとｎ＋  型ソース・ドレイン拡散層３２４ａａとコバルト・シリサイド層３３２ａａとから構成されたソース・ドレイン領域３０９ａが形成される。
【０１２９】
ｐチャネルＭＯＳトランジスタとなる部分では、上記ｐ＋  型多結晶シリコン膜パターン３１５ｂａがｎ＋  型多結晶シリコン膜パターン３１５ｂｂになり、ｐ＋  型多結晶シリコン膜パターン３１５ｂｂの上面に自己整合的にコバルト・シリサイド膜パターン３３２ｂが形成されて、これらの積層導電体膜からなるゲート電極３０７ｂが形成される。同時に、上記ｐ＋  型ソース・ドレイン拡散層３２４ｂはｐ＋  型ソース・ドレイン拡散層３２４ｂａになり，ｐ＋  型ソース・ドレイン拡散層３２４ｂａの表面には自己整合的にコバルト・シリサイド層３３２ｂａが形成されて、ｐ型ソース・ドレイン・エクテンション拡散層３２１ｂとｐ＋  型ソース・ドレイン拡散層３２４ｂａとコバルト・シリサイド層３３２ｂａとから構成されたソース・ドレイン領域３０９ｂが形成される〔図１５（ｂ），図１７（ｂ）〕。
【０１３０】
次に、フィールド絶縁膜３０４および絶縁膜スペーサ３２２の表面を直接に覆っている未反応のチタン膜３３０が、選択的に除去される〔図１５（ｃ），図１７（ｃ）〕。
【０１３１】
その後、酸化シリコン系絶縁膜からなる層間絶縁膜３３５が全面に形成され、この層間絶縁膜にコンタクト孔が形成され、さらに、層間絶縁膜３３５の表面上に金属配線３３８，３３９ａ，３３９ｂ，３３９ｃが形成されて本第３の実施の形態の本一実施例による半導体装置が完成する〔図１３（ａ），（ｂ）〕。
【０１３２】
上記第３の実施の形態の上記一実施例はコバルト・サリサイド構造を有する半導体装置に関する実施例であるが、本第３の実施の形態はこれに限定されるものではなく、シリサイデーションに際してｐ＋  型のシリコン表面での高融点金属シリサイド膜の膜厚の方がｎ型のシリコン表面での高融点金属シリサイド膜の膜厚より薄くなる他の高融点金属のサリサイドに関しても適用できる。また、本第３の実施の形態の上記一実施例における各種数値はそれぞれ上述記載のものに限定されるものではない。
【０１３３】
【発明の効果】
以上説明したように、本発明の高融点金属シリサイド膜欠落検出素子を構成する多結晶シリコン膜パターンは、ｎ＋  型領域およびｐ＋  型領域，ｎ＋  型領域およびｐ型領域，または，ｎ型領域およびｐ＋  型領域がそれぞれ交互に接続されて成っている。これにより、この多結晶シリコン膜パターンの上面に自己整合的に形成される高融点金属シリサイド膜パターンは、ｎ＋  型領域もしくはｎ型領域直上の部分での高融点金属シリサイド膜パターンの膜厚が、ｐ＋  型領域もしくはｐ型領域直上の部分での高融点金属シリサイド膜パターンの膜厚と相違することになる。
【０１３４】
その結果、ｎ＋  型領域もしくはｎ型領域とｐ＋  型領域もしくはｐ型領域との間の接合部直上において、高融点金属シリサイド膜パターンの欠落部が発生し易くなり、ポリサイド構造のゲート電極における高融点金属シリサイド膜の微細の欠落の検出が容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の第１の実施例の断面模式図であり、分図である図１（ａ）は高融点金属シリサイド膜欠落検出素子の断面模式図，分図である図１（ｂ）はサリサイド構造のＣＭＯＳトランジスタの断面模式図である。
【図２】上記第１の実施の形態の上記第１の実施例による高融点金属シリサイド膜欠落検出素子の製造工程の断面模式図である。
【図３】上記第１の実施の形態の上記第１の実施例による高融点金属シリサイド膜欠落検出素子の製造工程の断面模式図である。
【図４】上記第１の実施の形態の上記第１の実施例によるＣＭＯＳトランジスタの製造工程の断面模式図である。
【図５】上記第１の実施の形態の上記第１の実施例によるＣＭＯＳトランジスタの製造工程の断面模式図である。
【図６】上記第１の実施の形態の第２の実施例の断面模式図であり、分図である図６（ａ）は高融点金属シリサイド膜欠落検出素子の断面模式図，分図である図６（ｂ）はサリサイド構造のＣＭＯＳトランジスタの断面模式図である。
【図７】上記第１の実施の形態の上記第２の実施例による高融点金属シリサイド膜欠落検出素子の主要製造工程の断面模式図である。
【図８】本発明の第２の実施の形態の一実施例の断面模式図であり、分図である図８（ａ）は高融点金属シリサイド膜欠落検出素子の断面模式図，分図である図８（ｂ）はサリサイド構造のＣＭＯＳトランジスタの断面模式図である。
【図９】上記第２の実施の形態の上記一実施例による高融点金属シリサイド膜欠落検出素子の製造工程の断面模式図である。
【図１０】上記第２の実施の形態の上記一実施例による高融点金属シリサイド膜欠落検出素子の製造工程の断面模式図である。
【図１１】上記第２の実施の形態の上記一実施例によるＣＭＯＳトランジスタの製造工程の断面模式図である。
【図１２】上記第２の実施の形態の上記一実施例によるＣＭＯＳトランジスタの製造工程の断面模式図である。
【図１３】本発明の第３の実施の形態の一実施例の断面模式図であり、分図である図１３（ａ）は高融点金属シリサイド膜欠落検出素子の断面模式図，分図である図１３（ｂ）はサリサイド構造のＣＭＯＳトランジスタの断面模式図である。
【図１４】上記第３の実施の形態の上記一実施例による高融点金属シリサイド膜欠落検出素子の製造工程の断面模式図である。
【図１５】上記第３の実施の形態の上記一実施例による高融点金属シリサイド膜欠落検出素子の製造工程の断面模式図である。
【図１６】上記第３の実施の形態の上記一実施例によるＣＭＯＳトランジスタの製造工程の断面模式図である。
【図１７】上記第３の実施の形態の上記一実施例によるＣＭＯＳトランジスタの製造工程の断面模式図である。
【符号の説明】
１０１，２０１，３０１    シリコン基板
１０２，２０２，３０２    ｐ型ウェル
１０３，２０３，３０３    ｎ型ウェル
１０４，２０４，３０４    フィールド絶縁膜
１０５，２０５，３０５    ゲート酸化膜
１０６ａ，１０６ｂ，１０７ａ，１０７ｂ，２０６ａ，２０６ｂ，３０７ａ，３０７ｂ    ゲート電極
１０８ａ，１０８ｂ，１０９ａ，１０９ｂ，２０８ａ，２０８ｂ，３０９ａ，３０９ｂ    ソース・ドレイン領域
１１０，１１１，２１０，３１１    多結晶シリコン膜パターン
１１２，１１３，２１２，２１３，３１５    アンドープ多結晶シリコン膜パターン
１１３ａ，２１３ａ，３１４ａ，３１５ａ    ｎ型多結晶シリコン膜パターン
１１３ｂ，２１２ｂ，２１３ｂ，３１５ｂ    ｐ型多結晶シリコン膜パターン
１１３ａａ，１１３ａｂ，１１５ａｂ，２１３ａａ，２１３ａｂ，３１５ａａ，３１５ａｂ    ｎ＋  型多結晶シリコン膜パターン
１１３ｂａ，１１３ｂｂ，１１５ｂｂ，２１３ｂａ，２１３ｂｂ，３１５ｂａ，３１５ｂｂ  ｐ＋  型多結晶シリコン膜パターン
１１６ａ，１１６ａａ，１１６ａｂ，１１７ａａ，１１７ａｂ，２１６ａ，２１６ａａ    ｎ＋  型領域
１１６ｂ，１１６ｂａ，１１７ｂ，１１７ｂａ，３１７ｂ，３１７ｂａ    ｐ＋  型領域
１２０ａ，１２１ａ，２２０ａ，３２１ａ    ｎ型ソース・ドレイン・エクテンション拡散層
１２０ｂ，１２１ｂ，２２０ｂ，３２１ｂ    ｐ型ソース・ドレイン・エクテンション拡散層
１２３ａ，１２３ａａ，１２４ａａ，２２３ａ，２２３ａａ，３２４ａ，３２４ａａ    ｎ＋  型ソース・ドレイン拡散層
１２３ｂ，１２３ｂａ，１２４ｂａ，２２３ｂ，２２３ｂａ，３２４ｂ，３２４ｂａ    ｐ＋  型ソース・ドレイン拡散層
１２２，２２２，３２２    絶縁膜スペーサ
１２５，２２５    チタン膜
１２６，１２６Ａ，１２７ａ，１２７ｂ，２２６，２２６Ａ，２２７ａ，２２７ｂ    チタン・シリサイド膜パターン
１２７ａａ，１２７ｂａ，２２７ａａ，２２７ｂａ    チタン・シリサイド層
１２８，１３３，２２８，３３３    欠落部
１３０，３３０    コバルト膜
１３１，１３１Ａ，１３２ａ，１３２ｂ，３３１，３３１Ａ，３３２ａ，３３２ｂ    コバルト・シリサイド膜パターン
１３２ａａ，１３２ａｂ，３３２ａａ，３３２ａｂ    コバルト・シリサイド層
１３５，２３５，３３５    層間絶縁膜
１３６，１３７ａ，１３７ｂ，１３７ｃ，１３８，１３９ａ，１３９ｂ，１３９ｃ，２３６，２３７ａ，２３７ｂ，２３７ｃ，３３８，３３９ａ，３３９ｂ，３３９ｃ    金属配線
１４１，１４２，１４３，１４４，２４１，２４２，２４３，２４４，３４１，３４２，３４３，３４４    フォトレジスト膜パターン
２１８ｂ，２１９ｂａ    ｐ型領域
３１９ａ，３１９ａａ    ｎ型領域
【図１】
0003540235.tif 000002
【図２】
0003540235.tif 000003
【図３】
0003540235.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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