(57)【特許請求の範囲】
【請求項１】
再生クロックを出力するクロック発振出力手段と、
前記クロック発振出力手段からの再生クロックをサンプリングクロックとして用い、パーシャルレスポンス等化された入力信号をデジタルサンプルデータに変換する変換手段と、
前記変換手段により得られたサンプルデータから、入力信号と前記クロック発振出力手段からの再生クロックの間の位相誤差情報を検出し、当該位相誤差が少なくなるように前記クロック発振出力手段の発振出力を制御する位相誤差検出手段と、
を有し、
前記位相誤差検出手段は、
前記変換手段から供給されるサンプルデータについて３値判定を行なうための第１、第２のしきい値をサンプルデータから生成し、順次入力されるサンプルデータについて前記第１、第２のしきい値を用いて３値判定を行ない、その３値判定結果により、連続した２つのサンプルデータの間の期間における入力信号のエッジを検出し、エッジが検出された際に、その２つのサンプルデータの値と前記第１又は第２のしきい値を用いて、前記入力信号と前記再生クロックの間の位相誤差を検出するように構成されていることを特徴とするデジタルＰＬＬ回路。
【請求項２】
前記変換手段から出力されるサンプルデータは、ＤＣオフセット除去手段を介してから前記位相誤差検出手段に入力されることを特徴とする請求項１に記載のデジタルＰＬＬ回路。
【請求項３】
前記位相誤差検出手段では、入力されるサンプルデータを整流し、整流値から第１のしきい値を生成し、第１のしきい値の極性を反転させて第２のしきい値を生成することを特徴とする請求項２に記載のデジタルＰＬＬ回路。
【請求項４】
前記位相誤差検出手段では、
入力されるサンプルデータについてＤＣオフセット値を抽出するとともに、
ＤＣオフセット値を除去したサンプルデータを整流し、整流値から第１のしきい値を生成し、第１のしきい値の極性を反転させて第２のしきい値を生成した後、この第１、第２のしきい値それぞれから前記ＤＣオフセット値を付加した値を用いて、入力されるサンプルデータについての３値判定及び位相誤差検出を実行するように構成されたことを特徴とする請求項１に記載のデジタルＰＬＬ回路。
【請求項５】
前記変換手段から出力されるサンプルデータについて、そのエンベロープ値が略一定になるように制御する、データレベル制御手段が設けられていることを特徴とする請求項１に記載のデジタルＰＬＬ回路。
【請求項６】
前記位相誤差検出手段は、入力されるサンプルデータについてのエンベロープ値を検出し、サンプルデータの値と前記第１又は第２のしきい値を用いて検出された位相誤差情報と、検出されたエンベロープ値の間で割算処理を行なって、その割算結果を位相誤差情報として出力することを特徴とする請求項１に記載のデジタルＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はパーシャルレスポンス等化波形とされた入力信号に同期した発振周波数（再生クロック）を得ることのできるデジタル方式のＰＬＬ（フェイズ・ロックド・ループ）回路に関するものである。
【０００２】
【従来の技術】
例えば磁気テープに記録したデジタルデータを再生するデジタルオーディオテーププレーヤ（いわゆるＤＡＴレコーダ／プレーヤ）などでは、記録再生ヘッドとして磁気ヘッドが用いられる。そして磁気ヘッドにより検出された再生信号は、等化器を用いて波形等化された後、データを再生するようにされている。また、データ再生のために、ビット抜き出しのための再生クロック（いわゆるビットクロック信号）が必要とされるが、このような、読出情報に同期したクロックを生成するためには、一般にＰＬＬ回路が用いられる。
【０００３】
ＰＬＬ回路としては従来よりアナログ回路として形成されることが多かったが、近年ではＰＬＬ回路のデジタル化も進んでいる。デジタルＰＬＬ回路は、位相誤差検出部、誤差信号のフィルタリング処理部、クロック発振回路部をデジタル化することで実現される。
【０００４】
【発明が解決しようとする課題】
ところで例えばＤＡＴ方式では、磁気テープから読み出した信号の等化処理に関しては、伝達特性がＤＣまで伸びた等化方式であるクラス１パーシャルレスポンス方式（ＰＲ（１，１）  方式もしくはＰＲ１方式とも呼ばれる）が採用されることが多い。
クラス１パーシャルレスポンス等化波形は、図３０に示すように上下２段のアイパターンとなり、即ち『１』『０』『−１』の３値にデコードされるものである。
ＰＬＬ回路で入力信号に同期した再生クロックを生成することを考える場合、入力信号のエッジ（例えばゼロクロスポイント）を検出し、そのエッジタイミングと再生クロックタイミングの位相ずれから再生クロック位相を制御することになるが、図３０のようなパーシャルレスポンス等化波形をＰＬＬ回路の入力信号として考えた場合、入力信号のエッジとは、検出点レベルが推移するタイミングとなり、つまり『１』→『０』、『０』→『−１』、『０』→『１』、『−１』→『０』の４通りである。
このような４通りのパターンを検出してそのエッジタイミングの位相誤差から再生クロック発振動作の制御を行なえば良いわけであるが、ＰＬＬ回路をデジタル化したものを考えると、パーシャルレスポンス等化波形に適合した簡単な構成で実現されるデジタルＰＬＬ回路はなく、そのようなデジタルＰＬＬ回路及びそれを実現するための簡単な構成の位相誤差検出回路が求められていた。
【０００５】
また、ＰＬＬ回路をデジタル化した場合、積分等化波形である入力信号をデジタルデータに変換し、そのデジタルデータを用いていわゆるＰＬＬ動作、つまり位相誤差検出に応じた発振周波数制御動作が実行されることになるが、入力信号のエッジタイミングは、サンプリングデータを３値化した時の値が『１』→『０』、『０』→『−１』、『０』→『１』、『−１』→『０』のように推移することで検出できる。ところが入力信号の実際のエッジタイミングは推移を検出した２つのサンプリングデータの中間となるどこかのタイミングである。
【０００６】
このためサンプリング周波数が低いと、それだけ実際のエッジタイミングと検出されるエッジタイミングの間の誤差（サンプリング誤差）が大きいものとなり、従って入力信号のエッジとＰＬＬ回路で発生される再生クロックについての位相誤差を精度よく検出するためには、サンプリング周波数を、例えば再生クロックの数倍から数１０倍という高いものを用いることが必要になる。
【０００７】
サンプリングクロックとしてはマスタークロック（もしくはマスタークロックから生成されたクロック）を用いることが一般的であるが、このため、必要とされる再生クロックの周波数が高くなれば、それだけマスタークロック周波数も高くすることが必要になる。マスタークロックとして利用できる周波数にも限界があるため、このようなデジタルＰＬＬ回路は容易に実現できないという問題がある。
また、サンプルデータの値を用いた補間演算などで入力信号のエッジタイミングの推定演算を精度よく行なうことも可能であるが、回路規模の増大や複雑化は避けられない。
【０００８】
これらの事情から、パーシャルレスポンス等化波形に適合し、さらに回路規模の増大を伴わないで簡易な誤差検出方式によりサンプリング誤差なく高精度な誤差検出を行なうことのできるデジタル方式の位相誤差検出回路及びそれを用いたデジタルＰＬＬ回路が求められていた。
【０００９】
【課題を解決するための手段】
本発明はこのような事情に応じて、簡易な構成で精度よく位相誤差情報を検出できるデジタル方式の位相誤差検出回路を備えたデジタルＰＬＬ回路を実現することを目的とする。
【００１０】
このため位相誤差検出回路としては、しきい値生成手段と、３値判定手段と、エッジ検出手段と、誤差検出手段とから構成する。しきい値生成手段はパーシャルレスポンス等化波形である入力信号が再生クロックでサンプルされたデータについて３値判定を行なうための第１、第２のしきい値を、サンプルデータから生成する。３値判定手段は順次入力されるサンプルデータについて第１、第２のしきい値を用いて３値判定を行なう。エッジ検出手段は３値判定手段による判定結果により、連続した２つのサンプルデータの間の期間における入力信号のエッジを検出する。誤差検出手段は、エッジ検出手段でエッジが検出された際に、その２つのサンプルデータの値と、第１又は第２のしきい値を用いて、入力信号と再生クロックの間の位相誤差を検出する。
【００１１】
またＰＬＬ回路としては、再生クロックを出力するクロック発振出力手段と、クロック発振出力手段からの再生クロックをサンプリングクロックとして用い、パーシャルレスポンス等化された入力信号をデジタルサンプルデータに変換する変換手段と、変換手段により得られたサンプルデータから、入力信号とクロック発振出力手段からの再生クロックの間の位相誤差情報を検出し、当該位相誤差が少なくなるようにクロック発振出力手段の発振出力を制御する位相誤差検出手段とを設ける。そして位相誤差検出手段は、変換手段から供給されるサンプルデータについて３値判定を行なうための第１、第２のしきい値をサンプルデータから生成し、順次入力されるサンプルデータについて第１、第２のしきい値を用いて３値判定を行なう。そして、その３値判定結果により、連続した２つのサンプルデータの間の期間における入力信号のエッジを検出する。エッジが検出された際には、その２つのサンプルデータの値と第１又は第２のしきい値を用いて、入力信号と再生クロックの間の位相誤差を検出する。
このようなデジタルＰＬＬ回路では、マスタークロックを用いず、かつサンプリング誤差も含んで位相誤差に応じたクロック発振出力周波数の制御が行なわれることになる。そして精度の良い位相誤差検出動作もきわめて簡単な回路構成で実現される。
【００１２】
また、このようなデジタルＰＬＬ回路において、変換手段から出力されるサンプルデータは、ＤＣオフセット除去手段を介してから位相誤差検出手段に入力されるように構成する。これにより、入力信号にＤＣオフセットが生じていても位相誤差検出が正確に行なわれるようにし、ＰＬＬ回路の安定性を維持する
【００１３】
また、このようにＤＣオフセット除去手段を介したサンプルデータが入力されるときは、位相誤差検出手段では、入力されるサンプルデータを整流し、整流値から第１のしきい値を生成し、第１のしきい値の極性を反転させて第２のしきい値を生成するようにすることで、回路構成をより簡略化する。
【００１４】
またＤＣオフセット除去手段を介していないサンプルデータが入力される位相誤差検出手段では、入力されるサンプルデータについてＤＣオフセット値を抽出するとともに、ＤＣオフセット値を除去したサンプルデータを整流し、整流値から第１のしきい値を生成し、第１のしきい値の極性を反転させて第２のしきい値を生成する。そしてこの第１、第２のしきい値それぞれからＤＣオフセット値を付加した値を用いて、入力されるサンプルデータについての３値判定及び位相誤差検出を実行するように構成する。このようにすれば、３値判定及び位相誤差検出を行なうサンプルデータの伝送系にはＤＣオフセット除去手段を配さなくてよいものとなる。
【００１５】
さらにこのようなデジタルＰＬＬ回路において、変換手段から出力されるサンプルデータについて、そのエンベロープ値が略一定になるように制御するデータレベル制御手段を設ける。
もしくは、位相誤差検出手段が入力されるサンプルデータについてのエンベロープ値を検出し、このエンベロープ値と、サンプルデータの値及び第１又は第２のしきい値を用いて検出された位相誤差情報との間で割算処理を行なって、その割算結果を位相誤差情報として出力するようにする。
これらの動作により、入力信号にレベル変動が生じても位相誤差検出動作に影響を与えず、むやみに応答性が変動してしまうことがなくなる。
【００１６】
【発明の実施の形態】
以下、図１〜図２９により本発明の実施の形態となる位相誤差検出回路を備えたデジタルＰＬＬ回路の各種例を次の順序で説明する。
１．デジタルＰＬＬ回路の全体構成
２．第１のデジタルＰＬＬ回路における位相誤差検出器例
３．第２のデジタルＰＬＬ回路例
４．第３のデジタルＰＬＬ回路例
５．第４のデジタルＰＬＬ回路例
６．第５のデジタルＰＬＬ回路例
７．第６のデジタルＰＬＬ回路例
８．第７のデジタルＰＬＬ回路例
【００１７】
１．デジタルＰＬＬ回路の全体構成
図１は本例のデジタルＰＬＬ回路のブロック図を示している。このデジタルＰＬＬ回路はＡ／Ｄ変換器２、位相誤差検出器３、ローパスフィルタ４、加算器５、発振器６、周期測定部７を有している。
【００１８】
発振器６としては、アナログ発振回路を用いるようにしてもよいが、本例の場合、この発振器６としては発振周波数を可変としたリングオシレータを用いている。
本例のデジタルＰＬＬ回路では特に位相誤差検出器３の構成及び動作について大きな特徴を有するものであるが、デジタルＰＬＬ回路全体及び位相誤差検出器３の説明に先立ち、発振器６とされるリングオシレータについて図３〜図５で説明しておく。
【００１９】
まず図３によりリングオシレータの原理を説明する。リングオシレータは基本的には奇数個のインバータがリング状に直列接続されて形成される。
図３は５個のインバータＩＶ１〜ＩＶ５が直列接続されてループが形成されているリングオシレータの例を示している。
既知のとおりインバータは入出力が異なる論理状態（例えば入力が『Ｈ』で出力が『Ｌ』）で安定となるが、図３のように奇数個のインバータが直列にループ接続された場合は、常にどこかのインバータで入出力が同じ論理状態とならざるを得ない。このような状態を本明細書では矛盾状態とよぶこととする。
【００２０】
あるインバータが矛盾状態となると、そのインバータは出力される論理状態を反転させることで安定となるが、これによって同時に、次に接続されたインバータが矛盾状態となる。リングオシレータとは、この動作により矛盾状態が順次推移していくことで、確実に発振が約束された回路である。
その発振周期は、１つのインバータの入力変化から出力変化までの時間遅延をτｉｎｖ  とすると、Ｎ段（図３の例は５段）のリングオシレータによる発振周期は２Ｎτｉｎｖ  となる。ただし、簡単のため、インバータの出力が『Ｈ』→『Ｌ』となるときの遅延時間とインバータの出力が『Ｌ』→『Ｈ』となるときの遅延時間は同じτｉｎｖ  となるとしている。
【００２１】
図３（ａ）での各インバータＩＶ１〜ＩＶ５についての入出力▲１▼〜▲５▼の論理状態は図３（ｂ）に示される。
まずインバータＩＶ１に着目すると、インバータＩＶ１の入力▲１▼が『Ｌ』となっている時点ではインバータＩＶ１の出力▲２▼は『Ｈ』であり安定しているが、入力▲１▼が『Ｈ』となることでインバータＩＶ１が矛盾状態となる。
【００２２】
この矛盾状態はインバータＩＶ１の出力▲２▼が『Ｌ』となることで解消されるが、この反転のための遅延時間が図３（ｂ）に示すτｉｎｖ  となる。
インバータＩＶ１の出力▲２▼（＝インバータＩＶ２の入力▲２▼）が『Ｌ』となることでつづいてインバータＩＶ２が矛盾状態となるが、τｉｎｖ  後にインバータＩＶ２の出力▲３▼が反転され、インバータＩＶ２が安定する。そしてインバータＩＶ３が矛盾状態となる。
【００２３】
つまり▲１▼〜▲５▼の各点での論理状態は、矛盾状態の伝ぱんが一巡した時点で変化することになり、従って『Ｈ』又は『Ｌ』が継続する幅（時間）は、図３のように５段のインバータＩＶ１〜ＩＶ５による回路では５τｉｎｖ  となる。
例えば▲１▼の点から信号を取り出すと、図３（ｂ）の▲１▼の信号が得られ、つまり２×５τｉｎｖ  の周期の信号（クロック）を得ることができる。
【００２４】
このようなリングオシレータにおいて、ループに含まれるインバータの段数を変化させるようにすれば、可変周波数発生器を実現することができる。
図４は可変発振周波数リングオシレータのブロック図である。このリングオシレータでは１２７個のインバータＩＶ１〜ＩＶ１２７が直列接続されている。なお説明上、インバータＩＶ２，ＩＶ３をインバータグループＧＰ２、インバータＩＶ４，ＩＶ５をインバータグループＧＰ３・・・・・  インバータＩＶ１２６，ＩＶ１２７をインバータグループＧＰ６４と呼ぶこととする。
各インバータＩＶ１〜ＩＶ１２７の入力変化から出力変化までの時間遅延は１／２τｉｎｖ  とし、従って各インバータグループＧＰ２〜ＧＰ６４についてみると、２つのインバータの論理反転が行なわれる時の遅延時間はτｉｎｖ  となる。
また、インバータＩＶ１の前段にバッファ部４３が接続されているとしたときに、バッファ部４３とインバータＩＶ１における遅延時間をτｂｉａｓとする。
【００２５】
インバータＩＶ１及び各インバータグループＧＰ２〜ＧＰ６４の出力点は、それぞれセレクタ４１の各端子Ｌ１〜Ｌ６４に接続されている。セレクタ４１は、セレクタ制御部４２からの制御に基づいて、端子Ｌ１〜Ｌ６４の６４個の選択ポイントの内の１つを選択し、その接続された端子をバッファ部４３を介してインバータＩＶ１の入力としている。
従って、端子Ｌ１が選択された場合はインバータＩＶ１のみのループが形成され、端子Ｌ２が選択された場合はインバータＩＶ１〜ＩＶ３による３個のインバータによるループが形成される。また端子Ｌ６４が選択された場合は、インバータＩＶ１〜ＩＶ１２７による１２７個のインバータによるループが形成される。
【００２６】
このリングオシレータにおいてインバータＩＶ１の出力を端子８からリングオシレータによる発振出力ＣＫｐ（図１のＰＬＬ回路で端子８から出力される再生クロックＣＫｐ）として取り出すとすると、セレクタ４１の接続状態により、再生クロックＣＫｐとしては６４種類の周波数に可変することができる。再生クロックＣＫｐの周期は、２（τｂｉａｓ＋Ｎ・τｉｎｖ  ）としてあらわされる。なお、ＮはＧＰ２〜ＧＰ６４の６３個のインバータグループのうちで、発振ループに含まれるインバータグループの数とする。
図５（ａ）〜（ｅ）には６４種類のうちの５種類を例示した。
【００２７】
即ち、セレクタ４１で端子Ｌ１が選択されているときは、インバータＩＶ１のみによるループで発振が発生するため、遅延時間τｂｉａｓにより図５（ａ）のように２τｂｉａｓの周期の再生クロックが発振出力ＣＫｐとして得られる。
またセレクタ４１で端子Ｌ２が選択されているときは、インバータＩＶ１〜ＩＶ３にによるループで発振が発生するため、図５（ｂ）のように２（τｂｉａｓ＋τｉｎｖ  ）の周期の再生クロックが発振出力ＣＫｐとして得られる。
同様に、セレクタ４１で端子Ｌ３，Ｌ４・・・・・・Ｌ６４のいずれかが選択されているときは、それぞれ図５（ｃ）（ｄ）（ｅ）のように２（τｂｉａｓ＋２τｉｎｖ  ）２（τｂｉａｓ＋３τｉｎｖ  ）・・・・・・２（τｂｉａｓ＋６３τｉｎｖ  ）の周期の再生クロックが発振出力ＣＫｐとして得られることになる。
【００２８】
つまりこのリングオシレータでは、セレクタ制御部４２がセレクタ４１における接続端子を可変制御することで、出力される再生クロックＣＫｐの周波数を６４段階に可変制御できることになる。
【００２９】
例えばこのようなリングオシレータを図１のデジタルＰＬＬ回路において発振器６として採用する場合、発振器６に対する制御入力を行なう部位、即ちＡ／Ｄ変換器２、位相誤差検出器３、ローパスフィルタ４、加算器５、周期測定部７が、図４におけるセレクタ制御部４２として機能することにより、デジタルＰＬＬ回路が実現される。
【００３０】
図１のデジタルＰＬＬ回路に対しては、端子１にクラス１パーシャルレスポンス方式（ＰＲ（１，１）  ）で等化された信号が入力される。このデジタルＰＬＬ回路はクラス１パーシャルレスポンス等化された入力信号に対して同期した再生クロックＣＫｐを発生させるものである。
端子１からの入力信号はＡ／Ｄ変換器２において例えば８ビットのデジタルデータに変換される。このＡ／Ｄ変換器２に対しては、発振器６の発振出力である再生クロックＣＫｐが供給され、この再生クロックＣＫｐがサンプリングクロックとして用いられている。
【００３１】
Ａ／Ｄ変換器２から出力されるデジタルデータ（サンプルデータＳ）は、位相誤差検出器３において再生クロックＣＫｐとの間の位相誤差が検出される。そしてその位相誤差情報ｅｒはローパスフィルタ４、加算器５を介して発振器６に供給される。
【００３２】
上述のように発振器６は例えば図４のようなリングオシレータで形成されているが、位相誤差情報ｅｒがセレクタ４１で選択する選択ポイントの値とされることになり、つまり発振器６において、位相誤差情報ｅｒに応じて端子８から出力される再生クロックＣＫｐの周波数が可変制御されることになる。
この動作により、入力信号に同期した再生クロックＣＫｐが生成される。
【００３３】
なお、リングオシレータを用いた発振器６ではいわゆる自走発振周波数がないため、入力のない状態を仮定したときの基準となる発振周波数を設定しなければならない。つまり、基準となる発振周波数を得るためのセレクタ４１における選択ポイントを設定しておかなければならない。このため、周期測定部７がその基準となる選択ポイントに相当する値を出力するようにしている。周期測定部７からの出力値はローパスフィルタ４の出力値、つまり位相誤差情報ｅｒと、加算器５において加算されて発振器６に供給されるようにしている。
【００３４】
従って、位相誤差検出器３で検出された誤差情報に基づく選択ポイントの値と、周期測定部７から出力される基準周波数としての選択ポイントの値が加算された値が、発振器６内のセレクタ４１で選択されるべき選択ポイントの値となり、これによって入力信号の位相誤差状態に応じて、発振周波数が基準周波数を中心として適正にコントロールされることになる。
【００３５】
また、周期測定部７では再生クロックＣＫｐの周期を基準チャネルクロックに基づいて測定しており、例えばＰＬＬロックレンジから外れているか否かを検出している。そして、再生クロックＣＫｐが所定の周波数レンジから外れたような場合には、それに応じて基準となる発振周波数、即ちセレクタ４１での選択ポイントを変更するような値を出力する。さらに、このＰＬＬ回路が例えばＤＡＴ再生装置などにおける再生クロック生成のために用いられる場合などでは、動作モード（再生／早送りなどの各種モード）に応じて所定の基準発振周波数が得られるように選択ポイントを設定するようにしてもよい。
【００３６】
このように本例のデジタルＰＬＬ回路では、Ａ／Ｄ変換器２までをも帰還ループに含めるようにし、このような構成により、サンプリング誤差による精度低下のない再生クロックＣＫｐを得ることができるようにするとともに、位相誤差検出器３においては非常に簡易な構成で精度の高い位相誤差検出動作が実行されるようにされている。
【００３７】
図２は本例における位相誤差検出動作のイメージを示している。
図２（ａ）は端子１への入力信号、図２（ｂ）は発振器６から出力される再生クロックＣＫｐを示している。
Ａ／Ｄ変換器２では、図２（ｂ）に示す再生クロックＣＫｐの立上りタイミング（検出点）で図２（ａ）のような入力信号に対するサンプリングを行ない、Ｓ０，Ｓ１，Ｓ２，Ｓ３・・・・として示すような８ビット値（図１のサンプルデータＳ）を位相誤差検出器３に出力する。
【００３８】
位相誤差検出器３では、入力されたサンプルデータＳについて『１』『０』『−１』の３値判定を行なうが、まずこの３値判定を行なうために正のしきい値ＴＨＵ  と負のしきい値ＴＨＬ  を生成する。正のしきい値ＴＨＵ  は、『１』『０』のしきい値であり、負のしきい値ＴＨＬ  は、『０』『−１』のしきい値である。
詳しくは後述するが、この正のしきい値ＴＨＵ  と負のしきい値ＴＨＬ  は入力されるサンプルデータＳの平均演算等により生成する。
正のしきい値ＴＨＵ  と負のしきい値ＴＨＬ  を生成したら、それを用いて順次入力されてくるサンプルデータＳの３値判定を行なう。
【００３９】
連続した２つのサンプルデータについての３値判定結果として、
『１』→『０』、『０』→『−１』、『０』→『１』、『−１』→『０』のうちのいずれかの推移状態が観測されたら、その２つのサンプルデータの間のタイミングで入力信号のエッジが存在することになる。
例えば図２の例では、サンプルデータＳ１，Ｓ２の間は、『１』→『０』の推移が検出される。これによりサンプルデータＳ１〜Ｓ２の期間において、入力信号にはエッジが存在していることがわかる。
またサンプルデータＳ４，Ｓ５の間は、『０』→『−１』の推移が検出され、サンプルデータＳ４〜Ｓ５の期間において、入力信号にはエッジが存在していることが検出される。
【００４０】
或る２つのサンプルデータの間に入力信号のエッジ（３値間の推移タイミング）が存在することを確認したら、そのときの２つのサンプルデータと正のしきい値ＴＨＵ  もしくは負のしきい値ＴＨＬ  を用いて、位相誤差情報、つまり位相誤差の方向（進み／遅れ）と位相誤差量を検出する。
【００４１】
例えばサンプルデータＳ１，Ｓ２の間のタイミングで入力信号のエッジが存在が確認されたら、サンプルデータＳ１，Ｓ２から破線で示すように直線補間演算を行なう。サンプルデータＳ１，Ｓ２間のエッジとは補間直線が正のしきい値ＴＨＵ  と交差するタイミングとなる。
この補間直線のエッジと再生クロックＣＫｐの位相誤差ＰＥ１は、即ち検出すべき位相誤差となるが、この位相誤差の方向及び量は、矢印ｅｒ１の値とすることができる。つまり、再生クロックＣＫｐのエッジ時点での、補間直線の値である。この直線補間値の値ｅｒ１は、位相誤差情報ｅｒとされ、その値（絶対値）が位相誤差量となり、また極性が誤差の方向となる。この場合はｅｒ１となる位相誤差量だけ、クロックＣＫｐの位相が進んでいる（入力信号の位相が遅れている）ことが検出される。
【００４２】
またサンプルデータＳ４，Ｓ５の間のタイミングで入力信号のエッジが存在が確認された場合も同様に、サンプルデータＳ４，Ｓ５から破線で示すように直線補間演算を行なう。サンプルデータＳ４，Ｓ５間のエッジとは補間直線が負のしきい値ＴＨＬ  と交差するタイミングとなる。
この補間直線のエッジと再生クロックＣＫｐの位相誤差ＰＥ２が検出すべき位相誤差となるが、上記の場合と同様に、再生クロックＣＫｐのエッジ時点での補間直線の値でｅｒ２が位相誤差情報ｅｒとされる。その値（絶対値）が位相誤差量となり、また極性が誤差の方向となる。この場合はｅｒ２となる位相誤差量だけ、クロックＣＫｐの位相が遅れている（入力信号の位相が進んでいる）ことが検出される。
【００４３】
本例のＰＬＬ回路では、このようにして検出された位相誤差に応じて発振器６での発振周波数を制御することで、入力信号に同期した再生クロックＣＫｐを得ることができる。
【００４４】
また、入力信号の本来のエッジと再生クロックＣＫｐによりサンプルされたデータから検出されるエッジの間は、いわゆるサンプリング誤差を含むものとなっている。つまり、サンプリングタイミングが必ず入力信号のエッジタイミングと一致しないかぎりはそのタイミング誤差が発生するものであるが、いくらサンプリング周波数を高くしてもこのようなタイミング誤差を解消することは不可能である。
【００４５】
ところが本例の場合、Ａ／Ｄ変換器２のサンプリングクロックにも発振器６で得られる再生クロックＣＫｐが用いられることから、サンプリングクロック自体もＰＬＬ動作において可変制御される。そしてこれによって、位相誤差検出器３で算出される位相誤差情報ｅｒには、最終的にはサンプリング誤差分も含まれることになり、つまり、本例の場合、入力信号と再生クロックＣＫｐの位相誤差がなくなるように再生クロックＣＫｐ周波数が制御される動作に際に、サンプリング誤差分も解消されていくように推移していき、ロック状態においてはサンプリング誤差のない状態で入力信号に同期した再生クロックＣＫｐが得られることになる。
【００４６】
２．第１のデジタルＰＬＬ回路における位相誤差検出器例
図２で説明したような位相誤差検出を行なうための位相誤差検出器３の構成及び動作について図６〜図１６で説明していく。
【００４７】
図６は図１に示した位相誤差検出器３のブロック図を示している。この位相誤差検出器３は、しきい値生成部１１、３値判定部１２、エッジ検出部１３、誤差検出部１４から構成される。そして、誤差検出部１４の出力ｅｒとは、即ち位相誤差の量及び方向を示す位相誤差情報となり、図１におけるローパスフィルタ４に入力される信号となる。
【００４８】
上述したように端子１からの入力信号はＡ／Ｄ変換器２において再生クロックＣＫｐがサンプリングクロックとして用いられて８ビットデジタルデータに変換されるが、そのサンプルデータＳは位相誤差検出器３における、しきい値生成部１１、３値判定部１２、誤差検出部１４のそれぞれに供給される。
【００４９】
しきい値生成部１１は、図２で説明したように、入力されるサンプルデータＳを３値判定するため、及び位相誤差情報ｅｒの算出のために用いる正のしきい値ＴＨＵ  と負のしきい値ＴＨＬ  を、サンプルデータＳから算出する動作を行なう。
【００５０】
しきい値生成部１１の回路構成及び動作は図７、図８に示される。
図７からわかるように、しきい値生成部１１に入力されるサンプルデータＳは平均値演算部５１、正サンプル選別部５２、負サンプル選別部５３に入力される。平均値演算部５１では、入力されるサンプルーデータＳについて常時所要のサンプル数のサンプルの平均値をとり、入力されるサンプルーデータＳの全てを対象としてその平均値ｃ１を出力する。この平均値演算部５１のほか、図７に示される各平均値演算部５４，５７，６１，６２，６３については、ローパスフィルタ回路を採用することが適当である。
【００５１】
平均値ｃ１は正サンプル選別部５２、負サンプル選別部５３に供給される。
正サンプル選別部５２では、入力されるサンプルデータＳと平均値ｃ１を比較し、平均値ｃ１を越えた値となるサンプルデータのみを出力する。逆に負サンプル選別部５３では、入力されるサンプルデータＳと平均値ｃ１を比較し、平均値ｃ１より小さい値となるサンプルデータのみを出力する。
図８に示すように平均値ｃ１は全サンプルデータＳの平均となるが、正サンプル選別部５２からは、図中『・』で示す平均値ｃ１を越えた値のサンプルデータＳが出力されることになり、逆に負サンプル選別部５３からは、図中『×』で示す平均値ｃ１より小さい値のサンプルデータが出力されることになる。
【００５２】
『・』で示すサンプルデータは、図７の平均値演算部５４、ａ１以上選別部５５、ａ１未満選別部５６に供給される。
平均値演算部５４で算出される平均値ａ１は図８に示すように、平均値ｃ１以上のサンプルデータについて対象とした平均値となる。この平均値ａ１はａ１以上選別部５５、ａ１未満選別部５６に供給される。
【００５３】
ａ１以上選別部５５では、図８に『・』で示した平均値ｃ１を越えた値のサンプルデータＳのうちで、さらに平均値ａ１以上の値となっているサンプルデータＳを選別し、平均値演算部６１に出力する。
ａ１未満選別部５６では、図８に『・』で示した平均値ｃ１を越えた値のサンプルデータＳのうちで、平均値ａ１未満の値となっているサンプルデータＳを選別し、加算器６０に出力する。
【００５４】
図８に『×』で示す、負サンプル選別部５３から出力されるサンプルデータは、平均値演算部５７、ｂ１以上選別部５８、ｂ１未満選別部５９に供給される。平均値演算部５７で算出される平均値ｂ１は図８に示すように、平均値ｃ１より小さいサンプルデータについて対象とした平均値となる。この平均値ｂ１はｂ１以上選別部５８、ｂ１未満選別部５９に供給される。
【００５５】
ｂ１以上選別部５８では、図８に『×』で示した平均値ｃ１より小さい値のサンプルデータＳのうちで、さらに平均値ｂ１以上の値となっているサンプルデータを選別し、加算器６０に出力する。
ｂ１未満選別部５６では、図８に『×』で示した平均値ｃ１より小さい値のサンプルデータＳのうちで、平均値ｂ１未満の値となっているサンプルデータＳを選別し、平均値演算部６３に出力する。
【００５６】
ａ１以上選別部５５から出力されたサンプルデータＳについては平均値演算部６１で平均値ａ２が算出されるが、この平均値ａ２は、図８に示すようにａ１以上のサンプルデータの平均値となる。つまり『１』『０』『−１』の３値のうちで『１』に相当するサンプルデータの平均値である。
またｂ１未満選別部５９から出力されたサンプルデータＳについては平均値演算部６３で平均値ｂ２が算出されるが、この平均値ｂ２は、図８に示すようにｂ１未満のサンプルデータの平均値となる。つまり『１』『０』『−１』の３値のうちで『−１』に相当するサンプルデータの平均値である。
【００５７】
さらに、ａ１未満選別部５６から出力されるサンプルデータと、ｂ１以上選別部５８から出力されるサンプルデータは加算器６０を介して平均値演算部６２に供給され、平均値ｃ２が算出されるが、この平均値ｃ２は、図８に示すようにｂ１以上ａ１未満のサンプルデータの平均値となる。つまり『１』『０』『−１』の３値のうちで『０』に相当するサンプルデータの平均値である。平均値ｃ２の値は平均値ｃ１とほぼ同じ値となる。
【００５８】
平均値ａ２と平均値ｃ２については加算器６４と割算器６６により、（ａ２＋ｃ２）／２の演算が行なわれる。即ち『１』と『０』に相当するサンプルデータの平均値が算出され、この値が『１』と『０』の値の境界となる正のしきい値ＴＨＵ  とされる。
また平均値ｂ２と平均値ｃ２については加算器６５と割算器６７により、（ｂ２＋ｃ２）／２の演算が行なわれる。即ち『０』と『−１』に相当するサンプルデータの平均値が算出され、この値が『０』と『−１』の値の境界となる負のしきい値ＴＨＬ  とされる。
しきい値生成部１１の全演算は例えば８ビットで行なわれ、従って正のしきい値ＴＨＵ  、負のしきい値ＴＨＬ  はそれぞれ８ビット値として出力される。
【００５９】
以上のようにしきい値生成部１１から出力される正のしきい値ＴＨＵ  と負のしきい値ＴＨＬ  は、図６に示すように誤差検出部１４と３値判定部１２に供給される。
３値判定部１２は、順次入力されてくる８ビットのサンプルデータＳについて、正のしきい値ＴＨＵ  と負のしきい値ＴＨＬ  を用いて２値判定し、判定値ａ４，ｂ４を出力する。
【００６０】
３値判定部１２は図９のようにコンパレータ７１、７２で形成することができる。各コンパレータ７１、７２の一端にはサンプルデータＳが供給されるとともに、コンパレータ７１の他端には正のしきい値ＴＨＵ  が、コンパレータ７２の他端には負のしきい値ＴＨＬ  が供給される。
【００６１】
コンパレータ７１では、８ビットのサンプルデータＳと正のしきい値ＴＨＵ  を比較し、サンプルデータＳのほうが大きければ１ビットの判定値ａ４として『１』を出力し、正のしきい値ＴＨＵ  のほうが大きければ判定値ａ４として『０』を出力する。
コンパレータ７２では、８ビットのサンプルデータＳと負のしきい値ＴＨＬ  を比較し、サンプルデータＳのほうが大きければ１ビットの判定値ｂ４として『１』を出力し、負のしきい値ＴＨＵ  のほうが大きければ判定値ｂ４として『０』を出力する。
【００６２】
このような動作により、サンプルデータＳの３値レベルに応じて出力される判定値ａ４，ｂ４は、図１０のようになる。つまり（ａ４，ｂ４）＝（１，１）のときはサンプルデータＳの３値判定は『１』、（ａ４，ｂ４）＝（０，１）のときはサンプルデータＳの３値判定は『０』、（ａ４，ｂ４）＝（０，０）のときはサンプルデータＳの３値判定は『−１』となる。
【００６３】
判定値ａ４，ｂ４はエッジ検出部１３及び誤差検出部１４に供給される。
エッジ検出部１３は、連続して入力されてくる判定値ａ４，ｂ４から、入力信号にエッジ（３値間の推移ポイント）が存在したか否かを検出する。
エッジ検出部１３は例えば図１１のような回路で実現できる。
【００６４】
判定値ａ４はフリップフロップ８１とイクスクルーシブオアゲート（ＥＸ−ＯＲゲート）８３に供給される。
判定値ｂ４はフリップフロップ８２とＥＸ−ＯＲゲート８４に供給される。
そしてフリップフロップ８１，８２には再生クロック（＝サンプリングクロック）ＣＫｐがラッチクロックとして入力されている。
【００６５】
従ってフリップフロップ８１の出力は再生クロックＣＫｐで遅延させた１サンプル前の時点の判定値ａ４’となり、つまりＥＸ−ＯＲゲート８３では、連続した２つの時点の判定値ａ４，ａ４’の比較が行なわれることになる。そして、ＥＸ−ＯＲゲート８３で論理レベルが異なれば『１』、同じであれば『０』の信号が、正エッジ検出信号ａ５として出力される。
【００６６】
連続した２つのサンプルデータについての判定値ａ４，ａ４’が同じ値（１と１、もしくは０と０）であれば、この２つのサンプルデータの間の期間においては、入力信号の正のエッジ、つまり正のしきい値ＴＨＵ  を横切る状態が生じていないことになる。ところが、判定値ａ４，ａ４’が異なる値（１と０、もしくは０と１）であることは、この２つのサンプルデータの間の期間において入力信号が３値でみると『１』→『０』又は『０』→『１』のように推移し、正のしきい値ＴＨＵ  を横切る状態、つまり正のエッジが存在していることを意味することになる。
即ち、正エッジ検出信号ａ５は、入力信号が正のしきい値ＴＨＵ  を横切る正のエッジが生じたタイミングで『１』となる信号となる。
【００６７】
またフリップフロップ８２の出力は再生クロックＣＫｐで遅延させた１サンプル前の時点の判定値ｂ４’となり、ＥＸ−ＯＲゲート８４では、連続した２つの時点の判定値ｂ４，ｂ４’の比較が行なわれる。そして、ＥＸ−ＯＲゲート８４で論理レベルが異なれば『１』、同じであれば『０』の信号が、負エッジ検出信号ｂ５として出力される。
【００６８】
連続した２つのサンプルデータについての判定値ｂ４，ｂ４’が同じ値であれば、この２つのサンプルデータの間の期間においては、入力信号の負のエッジ、つまり負のしきい値ＴＨＬ  を横切る状態が生じていないことになる。ところが判定値ｂ４，ｂ４’が異なる値であることは、この２つのサンプルデータの間の期間において入力信号が、３値でみると『−１』→『０』又は『０』→『−１』のように推移し、負のしきい値ＴＨＬ  を横切る状態、つまり負のエッジが存在していることを意味することになる。
即ち、負エッジ検出信号ｂ５は、入力信号が負のしきい値ＴＨＬ  を横切る負のエッジが生じたタイミングで『１』となる信号となる。
【００６９】
また、正のエッジ、負のエッジのいづれも、入力信号について検出されたエッジであるため、エッジ検出を示すエッジ検出信号ｅｇとしては、正エッジ検出信号ａ５と負エッジ検出信号ｂ５をオアゲート８５に入力した論理和により生成される。
【００７０】
以上のようにエッジ検出部１３では、エッジ検出の際に『１』となるエッジ検出値ｅｇを出力するとともに、そのエッジが正のエッジであるときに『１』となる正エッジ検出信号ａ５と、そのエッジが負のエッジであるときに『１』となる負エッジ検出信号ｂ５を出力する。これらは誤差検出部１４に供給される。
【００７１】
誤差検出部１４は、エッジ検出部１３においてエッジが検出されたタイミングにおいて、入力されるサンプルデータＳと、正のしきい値ＴＨＵ  又は負のしきい値ＴＨＬ  を用いて位相誤差情報ｅｒを算出する。算出の際に、正のしきい値ＴＨＵ  と負のしきい値ＴＨＬ  のいづれを用いるかは、エッジ検出部１３からの正エッジ検出信号ａ５、負エッジ検出信号ｂ５に基づいて判断する。
誤差検出部１４の回路例は図１２に示される。
【００７２】
しきい値生成部１１から出力される正のしきい値ＴＨＵ  はスイッチ９１のｔＵ  端子に供給され、又、負のしきい値ＴＨＬ  はスイッチ９１のｔＬ  端子に供給される。
スイッチ９１はエッジ検出部１３からの正エッジ検出信号ａ５、負エッジ検出信号ｂ５に基づいて端子を選択する。つまり正エッジ検出信号ａ５が『１』のときはｔＵ  端子を選択し、負エッジ検出信号ｂ５が『１』のときはｔＬ  端子を選択する。
スイッチ９１で選択された正のしきい値ＴＨＵ  又は負のしきい値ＴＨＬ  は、乗算器９２でその値が２倍とされ、減算器９５に供給される。
【００７３】
一方、上述したようにＡ／Ｄ変換器２からのサンプルデータＳは、誤差検出部１４にも直接供給されるが、このサンプルデータＳは加算器９４とラッチ回路９３に入力される。ラッチ回路９３では再生クロックＣＫｐでラッチされることで、１サンプルタイミング分の遅延が与えられて出力されることになる。つまり加算器９４には現在のサンプルデータＳｎとともに、１タイミング前のサンプルデータＳｎ−１  が入力され、この２つの連続したサンプルデータの値が加算されることになる。
加算器４４で加算された値は減算器９５に供給され、上述した正のしきい値ＴＨＵ  の２倍の値、又は負のしきい値ＴＨＬ  の２倍の値との間で減算処理される。
【００７４】
減算器９５から出力される値はそのままスイッチ９７のｔ１端子に供給されるとともに、−１乗算部９６に供給されて極性が反転されてからスイッチ９７のｔ２端子に供給される。
スイッチ９７は、３値判定部１２からの判定値ａ４，ｂ４、及びエッジ検出部１３からの正エッジ検出信号ａ５、負エッジ検出信号ｂ５の各値に基づいて端子を選択する。
選択制御としては、ａ５＝１かつａ４＝０の場合、もしくはｂ５＝１かつｂ４＝０の場合に、ｔ１端子が選択される。
またａ５＝１かつａ４＝１の場合、もしくはｂ５＝１かつｂ４＝１の場合に、ｔ２端子が選択される。
【００７５】
スイッチ９７の出力はスイッチ９８のｔ３端子に供給される。スイッチ９８のｔ４端子には『０』の値が供給されている。
このスイッチ９８の出力は位相誤差検出器３からの位相誤差情報ｅｒとなり、後段のローパスフィルタ４に供給されることになる。
そしてスイッチ９８では、エッジ検出信号ｅｇ＝１のときｔ３端子が接続され、エッジ検出信号ｅｇ＝０のときｔ４端子が接続されるため、入力信号についてのエッジが検出されないとき（エッジ検出信号ｅｇ＝０）は、位相誤差情報ｅｒ＝０となり、一方、入力信号についてのエッジが検出されたとき（エッジ検出信号ｅｇ＝１）は、位相誤差情報ｅｒは、スイッチ９７の出力値となる。
【００７６】
入力信号についてのエッジが検出されたとき（エッジ検出信号ｅｇ＝１）の、誤差検出部１４での位相誤差情報検出動作について図１３〜図１６で説明する。図１３（ａ）（ｂ）、図１４（ａ）（ｂ）、図１５（ａ）（ｂ）、図１６（ａ）（ｂ）は、それぞれ連続した２つのサンプルデータＳｎ−１  、Ｓｎ  の間にエッジが存在した場合の例を示している。
【００７７】
まず図１３（ａ）（ｂ）は、サンプルデータＳｎ−１  の３値判定値が『０』で判定値ａ４’＝０となり、サンプルデータＳｎ  の３値判定値が『１』で判定値ａ４＝１となった場合である。図１３（ａ）（ｂ）のいづれの場合もサンプルデータＳｎ−１  、Ｓｎ  についての判定値ａ４’、ａ４の値が『０』→『１』と推移し、つまり入力信号が立上り波形で正のしきい値ＴＨＵ  を横切った場合を示している。このようなときサンプルデータＳｎ  の入力タイミングにおいて、エッジ検出信号ｅｇ＝１となり、スイッチ９８はｔ３端子が選択される。また、正エッジ検出信号ａ５＝１、判定値ａ４＝１となるため、スイッチ９１はｔＵ  端子が、またスイッチ９７はｔ２端子が、それぞれ選択される。
【００７８】
図１３（ａ）は、２つのサンプルデータＳｎ−１  、Ｓｎ  の間を直線補間した場合において、その中間のタイミング点Ｚの値が正のしきい値ＴＨＵ  より小さかった場合を示し、また図１３（ｂ）は、２つのサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値が正のしきい値ＴＨＵ  より大きかった場合を示している。
つまり、図１３（ａ）は入力信号の位相遅れが検出される場合であり、このときは再生クロックＣＫｐの位相を遅らせるように制御すべき位相誤差信号ｅｒが検出される。一方、図１３（ｂ）は入力信号の位相進みが検出される場合であり、このときは再生クロックＣＫｐの位相を進ませるように制御すべき位相誤差信号ｅｒが検出される。
【００７９】
これらの場合には、加算器９４の出力と、正のしきい値ＴＨＵ  の２倍の値が減算器９５に供給されることになるが、この減算器９５の出力はサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値と、正のしきい値ＴＨＵ  の値の差となる。つまり図中でｅｒで示す値である。
そして減算器９５の出力値は−１乗算部９６で極性が反転されてからスイッチ９７、９８を介して位相誤差情報ｅｒとして出力される。
【００８０】
従って図１３（ａ）（ｂ）のようにサンプルデータＳｎ−１  とサンプルデータＳｎ  の間で、判定値ａ４＝１，正エッジ検出信号ａ５＝１となった場合の位相誤差情報ｅｒは図１３（ｃ）のように、
ｅｒ＝２ＴＨＵ  −（Ｓｎ  ＋Ｓｎ−１  ）
として得られることになる。
そして、この位相誤差情報ｅｒの極性が、位相制御の方向を示し、位相誤差情報ｅｒの絶対値が位相誤差量に相当することになる。
【００８１】
次に図１４（ａ）（ｂ）は、サンプルデータＳｎ−１  の３値判定値が『１』で判定値ａ４’＝１となり、サンプルデータＳｎ  の３値判定値が『０』で判定値ａ４＝０となった場合である。図１４（ａ）（ｂ）のいづれの場合もサンプルデータＳｎ−１  、Ｓｎ  についての判定値ａ４’、ａ４の値が『１』→『０』と推移し、つまり入力信号が立下がり波形で正のしきい値ＴＨＵ  を横切った場合を示している。このようなときサンプルデータＳｎ  の入力タイミングにおいて、エッジ検出信号ｅｇ＝１となり、スイッチ９８はｔ３端子が選択される。また、正エッジ検出信号ａ５＝１、判定値ａ４＝０となるため、スイッチ９１はｔＵ  端子が、またスイッチ９７はｔ１端子が、それぞれ選択される。
【００８２】
図１４（ａ）は、２つのサンプルデータＳｎ−１  、Ｓｎ  の間を直線補間した場合において、その中間のタイミング点Ｚの値が正のしきい値ＴＨＵ  より大きかった場合を示し、また図１４（ｂ）は、２つのサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値が正のしきい値ＴＨＵ  より小さかった場合を示している。
つまり、図１４（ａ）は入力信号の位相遅れが検出される場合であり、このときは再生クロックＣＫｐの位相を遅らせるように制御すべき位相誤差信号ｅｒが検出される。一方、図１４（ｂ）は入力信号の位相進みが検出される場合であり、このときは再生クロックＣＫｐの位相を進ませるように制御すべき位相誤差信号ｅｒが検出される。
【００８３】
上記図１３の場合と同じくこれらの場合も、加算器９４の出力と、正のしきい値ＴＨＵ  の２倍の値が減算器９５に供給されることになり、この減算器９５の出力はサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値と、正のしきい値ＴＨＵ  の値の差となる。
ただし減算器９５の出力値はそのままスイッチ９７、９８を介して位相誤差情報ｅｒとして出力される。
【００８４】
従って図１４（ａ）（ｂ）のようにサンプルデータＳｎ−１  とサンプルデータＳｎ  の間で、判定値ａ４＝０，正エッジ検出信号ａ５＝１となった場合の位相誤差情報ｅｒは図１４（ｃ）のように、
ｅｒ＝（Ｓｎ  ＋Ｓｎ−１  ）−２ＴＨＵ
として得られることになる。
【００８５】
図１５（ａ）（ｂ）は、サンプルデータＳｎ−１  の３値判定値が『−１』で判定値ｂ４’＝０となり、サンプルデータＳｎ  の３値判定値が『０』で判定値ｂ４＝１となった場合である。図１５（ａ）（ｂ）のいづれの場合もサンプルデータＳｎ−１  、Ｓｎ  についての判定値ｂ４’、ｂ４の値が『０』→『１』と推移し、つまり入力信号が立上り波形で負のしきい値ＴＨＬ  を横切った場合を示している。このようなときサンプルデータＳｎ  の入力タイミングにおいて、エッジ検出信号ｅｇ＝１となり、スイッチ９８はｔ３端子が選択される。また、負エッジ検出信号ｂ５＝１、判定値ｂ４＝１となるため、スイッチ９１はｔＬ  端子が、またスイッチ９７はｔ２端子が、それぞれ選択される。
【００８６】
図１５（ａ）は、２つのサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値が負のしきい値ＴＨＬ  より小さかった場合を示し、また図１５（ｂ）は、２つのサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値が負のしきい値ＴＨＬ  より大きかった場合を示している。
つまり、図１５（ａ）は入力信号の位相遅れが検出される場合であり、このときは再生クロックＣＫｐの位相を遅らせるように制御すべき位相誤差信号ｅｒが検出される。一方、図１５（ｂ）は入力信号の位相進みが検出される場合であり、このときは再生クロックＣＫｐの位相を進ませるように制御すべき位相誤差信号ｅｒが検出される。
【００８７】
これらの場合には、加算器９４の出力と、負のしきい値ＴＨＬ  の２倍の値が減算器９５に供給されることになるが、この減算器９５の出力はサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値と、負のしきい値ＴＨＬ  の値の差となる。つまり図中でｅｒで示す値である。
そして減算器９５の出力値は−１乗算部９６で極性が反転されてからスイッチ９７、９８を介して位相誤差情報ｅｒとして出力される。
【００８８】
従って図１５（ａ）（ｂ）のようにサンプルデータＳｎ−１  とサンプルデータＳｎ  の間で、判定値ｂ４＝１，正エッジ検出信号ｂ５＝１となった場合の位相誤差情報ｅｒは図１５（ｃ）のように、
ｅｒ＝２ＴＨＬ  −（Ｓｎ  ＋Ｓｎ−１  ）
として得られることになる。
【００８９】
次に図１６（ａ）（ｂ）は、サンプルデータＳｎ−１  の３値判定値が『０』で判定値ｂ４’＝１となり、サンプルデータＳｎ  の３値判定値が『−１』で判定値ｂ４＝０となった場合である。図１６（ａ）（ｂ）のいづれの場合もサンプルデータＳｎ−１  、Ｓｎ  についての判定値ｂ４’、ｂ４の値が『１』→『０』と推移し、つまり入力信号が立下がり波形で負のしきい値ＴＨＬ  を横切った場合を示している。このようなときサンプルデータＳｎ  の入力タイミングにおいて、エッジ検出信号ｅｇ＝１となり、スイッチ９８はｔ３端子が選択される。また、負エッジ検出信号ｂ５＝１、判定値ｂ４＝０となるため、スイッチ９１はｔＬ  端子が、またスイッチ９７はｔ１端子が、それぞれ選択される。
【００９０】
図１６（ａ）は、２つのサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値が負のしきい値ＴＨＬ  より大きかった場合を示し、また図１６（ｂ）は、２つのサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値が負のしきい値ＴＨＬ  より小さかった場合を示している。
つまり、図１６（ａ）は入力信号の位相遅れが検出される場合であり、このときは再生クロックＣＫｐの位相を遅らせるように制御すべき位相誤差信号ｅｒが検出される。一方、図１６（ｂ）は入力信号の位相進みが検出される場合であり、このときは再生クロックＣＫｐの位相を進ませるように制御すべき位相誤差信号ｅｒが検出される。
【００９１】
上記図１５の場合と同じくこれらの場合も、加算器９４の出力と、負のしきい値ＴＨＬ  の２倍の値が減算器９５に供給されることになり、この減算器９５の出力はサンプルデータＳｎ−１  、Ｓｎ  の中間のタイミング点Ｚの値と、負のしきい値ＴＨＬ  の値の差となる。
ただし減算器９５の出力値はそのままスイッチ９７、９８を介して位相誤差情報ｅｒとして出力される。
【００９２】
従って図１６（ａ）（ｂ）のようにサンプルデータＳｎ−１  とサンプルデータＳｎ  の間で、判定値ｂ４＝０，負エッジ検出信号ｂ５＝１となった場合の位相誤差情報ｅｒは図１６（ｃ）のように、
ｅｒ＝（Ｓｎ  ＋Ｓｎ−１  ）−２ＴＨＬ
として得られることになる。
【００９３】
誤差検出部１４では、図１２に示した簡易な構成により、以上のような位相誤差情報ｅｒの検出が行なわれる。
このような検出を行なうための位相誤差検出器３としては、図６〜図１６による説明で理解されるように非常に簡単な構成であり、しかも精度の高い位相誤差検出を実現できる。これにより、図１に示したデジタルＰＬＬ回路では、回路規模を増大させることなく高精度のクロック発生動作を行なうことができる。
特に上述したように本例のデジタルＰＬＬ回路では、Ａ／Ｄ変換器２のサンプリングクロックとして再生クロックＣＫｐを用いているため、入力信号とは非同期であるマスタークロックを用いてサンプリングする場合に生じるようなサンプリング誤差成分のない高精度の再生クロックＣＫｐを得ることができるが、その制御のための位相誤差検出動作が簡易な構成の位相誤差検出器３で実現されることでデジタルＰＬＬ回路として実用上非常に好ましいものとなる。
【００９４】
３．第２のデジタルＰＬＬ回路例
第２のデジタルＰＬＬ回路例を図１７〜図２０で説明する。この例では、図１７に示すようにＡ／Ｄ変換器２と位相誤差検出器３の間にハイパスフィルタ部１５を配するものである。また詳しくは後述するが、位相誤差検出器３の内部構成としては、図６に示したしきい値生成部１１より簡易な構成とした上下対称しきい値生成部２０を採用することができる。位相誤差検出器３のその他の回路部及びローパスフィルタ４〜周期検出部７の構成部分は図１の例と同様であるため説明を省略する。
本例では、ハイパスフィルタ部１５により入力信号のサンプリングデータからＤＣ成分（入力信号の平均値）を除去すること、及びこれにより位相誤差検出器３を、より簡易な構成とすることを特徴としている。
【００９５】
入力信号はＡ／Ｄ変換器２でサンプリングされるわけであるが、入力信号を正弦波と仮定したときに、その入力信号にＤＣオフセット成分が無ければ、Ａ／Ｄ変換器２の変換ダイナミックレンジにおいて図１８（ａ）のようになり、つまりサンプルデータはゼロを中心に分布する。しかしＤＣオフセット成分があると、図１８（ｂ）又は（ｃ）のようにサンプルデータの分布のセンターはゼロからずれることになる。
【００９６】
このＤＣオフセット成分の影響を考えると、位相誤差検出動作において、上述したようにしきい値を生成する際には、まずサンプルデータの中心値を算出し、その中心値を基準にして正のしきい値ＴＨＵ  及び負のしきい値ＴＨＬ  を求めなければならない。つまり、上述したようにしきい値生成部１１としては図７に示したような回路構成で平均値Ｃ１，Ｃ２を求めることが必要になる。
【００９７】
ところが位相誤差検出器３に入力されるサンプルデータＳは常に図１８（ａ）のようにＤＣオフセット成分が無いものであると仮定した場合は、正のしきい値ＴＨＵ  及び負のしきい値ＴＨＬ  を求める際に、サンプルデータの中心値はゼロレベルであると確定でき、従って図７のように平均値Ｃ１，Ｃ２を求める必要はなくなる。これによってさらに回路構成を簡略化できる。
また、ＰＬＬ回路の後段にくるであろう等化回路やビタビ検出の回路系でも、信号レベルの中心値がＡ／Ｄ変換のセンター（ゼロレベル）であると確定できるのであれば、ＤＣオフセットの影響を考慮する必要はなくなり、全体の回路構成の規模や複雑さを縮小できる。
【００９８】
そこで本例では図１７のようにハイパスフィルタ部１５を配することで、ＤＣオフセット成分を除去したサンプルデータＳを位相誤差検出器３に供給するようにしている。
ハイパスフィルタ部１５は、例えばローパスフィルタ３１と減算器３２で構成される。Ａ／Ｄ変換器２からの出力データはローパスフィルタ３１と減算器３２に供給され、またローパスフィルタ３１の出力は減算器３２に供給される。
つまり、ローパスフィルタ３１で抽出された低域成分（平均値）が、減算器３２においてＡ／Ｄ変換器２からの出力データから減算されることで、ハイパスフィルタを構成している。
【００９９】
このようなハイパスフィルタ部１５を介することで、ＤＣオフセットを除去した状態を、アイパターンとして示したものが図１９である。Ａ／Ｄ変換器２の出力についてのアイパターンが例えば図１９（ａ）のようにＤＣオフセット成分が含まれている状態であったとしても、ハイパスフィルタ部１５の出力でみたアイパターンでは、図１９（ｂ）のようにＤＣオフセット成分が除去されたものとなる。つまり、位相誤差検出器３に入力されるサンプルデータはゼロを中心に分布したデータとなる。
【０１００】
このため位相誤差検出器３における位相誤差検出動作では、上下対称しきい値生成部２０を採用してより簡易な構成とすることができるとともに、ＰＬＬ回路後段の回路系の構成も簡略化できる。
また、本例のようにハイパスフィルタ部１５をローパスフィルタ３１と減算器３２により構成することで、ハイパスフィルタ部１５の挿入に伴う時間遅延を高々１クロック分に抑えることができる。
【０１０１】
本例で採用できる上下対称しきい値生成部２０を図２０、図２１で説明する。上下対称しきい値生成部２０は図２０のように構成され、ハイパスフィルタ１５でＤＣオフセット成分が除去されたサンプルデータＳは、上下対称しきい値生成部２０における整流部１０１に入力される。整流部１０１はデータ値の整流、即ち絶対値化を行なって出力する。図２１に示す『・』及び『×』が各タイミングでのサンプルデータＳであるとし、『・』は正の値を持つサンプルデータ、『×』は負の値を持つサンプルデータとしている。
整流部１０１の処理により、負の値を持つサンプルデータ『×』は、図中『△』で示す正の値、つまり絶対値に変換されて出力される。
【０１０２】
絶対値化されたサンプルデータ『・』『△』は、平均値演算部１０２及びｘ１以上選別部１０３に供給される。
平均値演算部１０２はサンプルデータ『・』『△』について平均値処理、例えばローパスフィルタ処理を行なって平均値ｘ１を出力する。平均値ｘ１は図２１に一点鎖線で示すような値となる。
【０１０３】
この平均値ｘ１はｘ１以上選別部１０３に供給される。ｘ１以上選別部１０３は順次入力されるサンプルデータ『・』又は『△』と、平均値ｘ１を比較していき、平均値ｘ１以上の値となっているサンプルデータのみを出力する。出力された平均値ｘ１以上の値のサンプルデータについては、平均値演算部１０４で平均値ｘ２が求められる。平均値ｘ２は図２１に示すような値となる。
そして平均値ｘ２は、『１』『０』『−１』の３値でみると『１』又は『−１』のサンプルデータの絶対値の平均であり、また、ＤＣオフセットがないことから『０』のサンプルデータの絶対値の平均（中心値）はゼロレベルと考えることができる。
【０１０４】
従って、平均値ｘ２とゼロレベルの平均値、つまりｘ２／２の値は、正のしきい値とすることができ、また、その逆極性の値を負のしきい値とすればよいことになる。
このため平均値ｘ２は割算部１０５で１／２の値とされ、これがそのまま正のしきい値ｘＴＨＵ  とされる。また正のしきい値ｘＴＨＵ  に対して−１乗算部１０６で極性反転させた値を負のしきい値ｘＴＨＬ  とする。
この正のしきい値ｘＴＨＵ  、負のしきい値ｘＴＨＬ  は、３値判定部１２、誤差検出部１４において、第１のデジタルＰＬＬ回路例における正のしきい値ＴＨＵ  、負のしきい値ＴＨＬ  と同様に用いられることで、本例の位相誤差検出器３において位相誤差検出動作が実行される。
【０１０５】
このように本例では、上述したしきい値生成部１１よりもさらに回路構成を簡略化した上下対称しきい値生成部２０を用いることができる。
【０１０６】
４．第３のデジタルＰＬＬ回路例
そもそもＰＬＬ回路は、入力信号と再生クロックの位相誤差を求め、その誤差のなくすように再生クロックの位相を調整し、その調整された再生クロックで次の入力信号との位相を比較するというループになっている。
このため、ループの遅延が少なく、求めた位相誤差をすぐにクロック位相調整に反映できたほうが、性能がよいものとなり、つまりロック状態への引き込み速度の迅速化、ロック時の安定性、疑似ロックのしにくさ、などの利点を得ることができる。
【０１０７】
このような性能面での向上が非常に強く要望される場合は、上記の第２のデジタルＰＬＬ回路例のように、サンプルデータをハイパスフィルタ１５に通すということで生ずる１クロック分の遅延でさえ惜しいと考えられる場合も生ずる。
そこで本例では、このように性能向上が強く求められる場合に、サンプルデータをハイパスフィルタ１５に通すことなく、しかも、上述のような簡単な構成の上下対称しきい値生成部２０が採用できるようにするものである。
【０１０８】
本例の回路構成及び動作を図２２、図２３で説明する。図２２からわかるように、Ａ／Ｄ変換器２から出力されるサンプルデータＳは直接位相誤差検出器３に入力される。この入力サンプルデータＳには図２３（ｂ）のようにＤＣオフセット成分ＳＤＣが含まれているものとする。
サンプルデータＳは、そのまま３値判定部１２及び誤差検出部１４に供給される。一方、上下対称しきい値生成部２０に対しては直接供給されず、その前段にローパスフィルタ１１１及び減算器１１２が配される。
【０１０９】
ローパスフィルタ１１１ではサンプルデータＳのうちのＤＣオフセット成分ＳＤＣが抽出される。そのＤＣオフセット成分ＳＤＣは減算器１１２においてサンプルデータＳから減算され、つまり、上下対称しきい値生成部２０に対しては、図２３（ａ）のようにハイパスフィルタ処理が行なわれてＤＣオフセット成分ＳＤＣが除去されたサンプルデータが供給される。
上下対称しきい値生成部２０では、上述した第２のデジタルＰＬＬ回路例のように、図２０の構成の回路部とされ、ＤＣオフセット成分ＳＤＣが除去されたサンプルデータから正のしきい値ｘＴＨＵ  、負のしきい値ｘＴＨＬ  を算出する。
【０１１０】
この正のしきい値ｘＴＨＵ  、負のしきい値ｘＴＨＬ  は、それぞれ加算器１１３、１１４に供給される。一方、ローパスフィルタ１１１で抽出されたＤＣオフセット成分ＳＤＣも加算器１１３、１１４に供給されており、従って加算器１１３、１１４からは、図２３（ａ）のようにＤＣオフセット成分ＳＤＣが加算された正のしきい値ｘＴＨＵ’、負のしきい値ｘＴＨＬ’が出力される。
【０１１１】
この正のしきい値ｘＴＨＵ’、負のしきい値ｘＴＨＬ’は、３値判定部１２及び誤差検出部１４に供給されるわけであるが、３値判定部１２及び誤差検出部１４に入力されているサンプルデータＳはＤＣオフセット成分ＳＤＣが除去されていないものである。
そしてＤＣオフセット成分ＳＤＣが加算された正のしきい値ｘＴＨＵ’、負のしきい値ｘＴＨＬ’は、図２３（ｃ）に示すようにＤＣオフセット成分ＳＤＣが除去されていないサンプルデータＳについての３値判別に適合した値となっているため、適正な３値検出動作及び位相誤差検出動作が実行されることになる。
【０１１２】
そして本例においては、位相誤差検出対象となるサンプルデータＳについてはフィルタ処理を介さないため、１クロック分の遅延もないものとすることができ、これによりＰＬＬ回路としての性能の向上を実現できる。
【０１１３】
５．第４のデジタルＰＬＬ回路例
次に第４のデジタルＰＬＬ回路例を図２４〜図２６で説明する。なお、この第４以降の各デジタルＰＬＬ回路例では、図１７に示した第２のデジタルＰＬＬ回路例のようにハイパスフィルタ１５を加えた回路例として図示している。図１７と同一部分は同一符号を付し、説明を省略する。
【０１１４】
この第４のデジタルＰＬＬ回路例では、図２４に示すように位相誤差検出器３内にエンベロープ検出部１６を設け、このエンベロープ検出部１６により検出されたエンベロープ値をＤ／Ａ変換器１８でアナログ信号とする。そしてそのアナログ信号で、Ａ／Ｄ変換器２におけるダイナミックレンジコントロールを行なう構成としている。
【０１１５】
上述してきたように位相誤差検出器３における位相誤差検出方式では、その位相誤差情報ｅｒの値は、連続したサンプルデータＳｎ−１  ，Ｓｎ  について補間演算を行ない、その中央のタイミング点での値と、正又は負のしきい値ＴＨＵ  ，ＴＨＬ  （ｘＴＨＵ  ，ｘＴＨＬ  ）との差に基づいて算出される。また正又は負のしきい値ＴＨＵ  ，ＴＨＬ  も入力信号の大きさによって変化する。
従って、Ａ／Ｄ変換された入力信号の大きさによって位相誤差情報ｅｒの値が変化することが理解される。
【０１１６】
このことは、入力信号のレベルが小さいときは、ＰＬＬ動作の応答性が鈍く、周波数引き込みに時間がかかったり、逆に入力信号レベルが大きいと、ＰＬＬ動作の反応が過敏になり、少々の外乱でロックしている位相が揺さぶられたりすることなどが発生することになる。
【０１１７】
例えば図２５の実線は入力信号のレベルが小さい状態での位相誤差検出動作を、また破線は入力信号のレベルが大きい状態での位相誤差検出動作を模式的に示している。なお説明上、算出された正、負のしきい値ＴＨＵ  ，ＴＨＬ  は同じであったと仮定している。
実線と破線のそれぞれの場合を比べて、位相誤差情報ｅｒの値は、ｅｒ１，ｅｒ２のようにその大きさが異なるものとなり、これによりＰＬＬ動作の応答性が異なってしまうことがわかる。
【０１１８】
このような入力レベルの大小による不都合を解消するには、Ａ／Ｄ変換器２から出力されるデータのエンベロープレベルをだいたい一定に保つようにすることが必要になる。エンベロープレベルを略一定に保つには、Ａ／Ｄ変換器２における変換効率（ダイナミックレンジ）を、波形レベル（エンベロープ）に合わせて可変するようにすればよい。
【０１１９】
そこで本例では、位相誤差検出器３に入力されるデータについて、エンベロープ検出部１６が、例えばピーク検出などの方法により、エンベロープ値を検出するようにしている。
そして、そのエンベロープ検出値に応じた電圧をＡ／Ｄ変換器２に対する変換効率制御信号Ｖｒｅｆ  としてフィードバックしている。
これにより、Ａ／Ｄ変換器２では例えば図２６（ａ）のように入力信号レベルが大きいときは、ダイナミックレンジが広がる（量子化１ステップ間隔が広がる）ように制御され、逆に図２６（ｂ）のように入力信号レベルが小さいときは、ダイナミックレンジが狭まる（量子化１ステップ間隔が狭まる）ように制御される。
【０１２０】
これにより、いづれの場合でも、例えばエンベロープのピーク値＋ＥＶ，−ＥＶは、デジタルデータ上では同一の値とされることになり、つまり位相誤差検出器３に入力されるデータのエンベロープレベルは、Ａ／Ｄ変換器２への入力信号レベルに関わらず、だいたい一定に保たれるようになる。従って、位相誤差検出器３で検出される位相誤差情報は、ＰＬＬ動作が適正な応答性を保つ状態に維持されることになる。
【０１２１】
６．第５のデジタルＰＬＬ回路例
第５のデジタルＰＬＬ回路例を図２７で説明する。この例では、上述した第４３のデジタルＰＬＬ回路例と同様の目的で、位相誤差検出器３に入力されるデータについてエンベロープレベルをだいたい一定に保つようにするものである。つまり第４のデジタルＰＬＬ回路例に代えて採用することができる例である。
【０１２２】
位相誤差検出器３に入力されるデータについてのエンベロープレベルを略一定に保つには、Ａ／Ｄ変換器２の入力段において、入力信号の波形レベルを一定に保つようにしてもよい。そこで本例ではＡ／Ｄ変換器２の前段にＡＧＣ（オートゲインコントロール）回路１９を配するようにしている。
そして位相誤差検出器３に入力されるデータについてエンベロープ検出部１６がエンベロープレベルを検出し、Ｄ／Ａ変換器１８でアナログ信号とする。そのアナログ信号をＡＧＣ回路１９にフィードバックしてＡＧＣ制御が行なわれるようにしている。
【０１２３】
ＡＧＣ回路１９では、比較部４３とゲイン可変部４４が設けられている。比較部４３には基準となるエンベロープレベルの値ｅｖＲＥＦ  が設定されており、この基準エンベロープ値ｅｖＲＥＦ  と、エンベロープ検出部１６で検出されたエンベロープレベルによるＤ／Ａ変換器１８からの電圧値とを比較する。
そして、その比較結果に基づいてゲイン可変部４４における入力信号に対するゲインレベルを制御する。即ちこのＡＧＣ回路１９により、入力信号波形は基準エンベロープ値ｅｖＲＥＦ  を目標にゲイン調整されてからＡ／Ｄ変換器２に入力されるものとなる。
【０１２４】
これにより、位相誤差検出器３に入力されるデータのエンベロープレベルは、入力信号レベルに関わらず、だいたい一定に保たれるようになり、位相誤差検出器３で検出される位相誤差情報は、ＰＬＬ動作が適正な応答性を保つ状態に維持される。
【０１２５】
７．第６のデジタルＰＬＬ回路例
図２８に示す第６のデジタルＰＬＬ回路例も、第４、第５のデジタルＰＬＬ回路例と同様の目的で、位相誤差検出器３に入力されるデータについてエンベロープレベルをだいたい一定に保つようにすることものである。
【０１２６】
この場合も、位相誤差検出器３に入力されるデータについてのエンベロープレベルを略一定に保つために、Ａ／Ｄ変換器２の前段にＡＧＣ（オートゲインコントロール）回路１９を配するようにしている。
【０１２７】
ＡＧＣ回路１９には、比較部４５とゲイン可変部４６が設けられている。比較部４５には基準となる電圧値ＶＲＥＦ  が設定されており、この基準電圧値ｅｖＲＥＦ  と、ＡＧＣ回路１９の出力を比較する。そしてその比較結果に基づいてゲイン可変部４６における入力信号に対するゲインレベルを制御する。即ちこのＡＧＣ回路１９により、入力信号波形は基準電圧値ＶＲＥＦ  を目標にゲイン調整されてからＡ／Ｄ変換器２に入力されるものとなる。
これにより、位相誤差検出器３に入力されるデータのエンベロープレベルは、入力信号レベルに関わらず、略一定に保たれるようになり、位相誤差検出器３で検出される位相誤差情報は、ＰＬＬ動作が適正な応答性を保つ状態に維持される。
【０１２８】
８．第７のデジタルＰＬＬ回路例
図２９に示す第７のデジタルＰＬＬ回路例も、第４〜第６のデジタルＰＬＬ回路例と同様の目的で、ＰＬＬ回路の応答性を適正に保つためのものである。
ただしこの例では位相誤差検出器３に入力されるデータについてエンベロープレベルを一定に保つという処理は行なわず、エンベロープ検出部１６で検出されたエンベロープ値ｅｖにより、検出された位相誤差情報を補正するような処理を行なうことになる。
【０１２９】
前述した図２５からわかるように、位相誤差検出器３に入力されるデータのエンベロープが変化すると、算出される位相誤差情報ｅｒの値も変化してしまい、ＰＬＬ回路としての応答性が変動してしまう。
これを避けるためには、上述した各例のように位相誤差検出器３に入力されるデータのエンベロープを一定に保つようにするほかに、位相誤差検出器３から出力される位相誤差情報の値を、入力されるデータのエンベロープにより補正するようにしてもよい。
【０１３０】
即ち図２９に示すように、誤差検出部１４の後段に割算器１７を設ける。ここで誤差検出部１４で算出される位相誤差情報の値をｅｒｐとすると、この値ｅｒｐには入力信号レベルの大小による変動成分が含まれている。
この値ｅｒｐから変動成分を除去するには、値ｅｒｐとエンベロープ検出部１６で検出された入力データについてのエンベロープ値で割算を行なえばよい。
割算器１７の出力を位相誤差情報ｅｒとすると、この位相誤差情報ｅｒには入力信号の大きさによる変動はあらわれないことになる。従って、入力信号レベルい関わらず、ＰＬＬ動作が適正な応答性を保つ状態に維持されることになる。
【０１３１】
【発明の効果】
以上説明したように本発明の位相誤差検出回路では、パーシャルレスポンス等化波形である入力信号が再生クロックでサンプルされたデータについて３値判定を行なうための第１、第２のしきい値を、サンプルデータから生成し、順次入力されるサンプルデータについて第１、第２のしきい値を用いて３値判定を行なう。そして３値判定結果により、連続した２つのサンプルデータの間の期間における入力信号のエッジを検出する。そしてエッジが検出された２つのサンプルデータの間の期間において、２つのサンプルデータの値と、第１又は第２のしきい値を用いて、入力信号と再生クロックの間の位相誤差を検出するようにしている。このような検出方式により、パーシャルレスポンス等化波形から位相誤差を検出することができ、しかも非常に簡単な回路構成で位相誤差検出が可能になるという効果があり、デジタルＰＬＬ回路に搭載する位相誤差検出回路として好適である。
【０１３２】
特にデジタルＰＬＬ回路としては、クロック発振出力手段からの再生クロックをサンプリングクロックとして用い、入力信号をデジタルデータに変換し、そのデジタルデータについて上記構成の位相誤差検出回路で再生クロックに対する位相誤差情報を検出するようにすることで、マスタークロックを用いず、かつサンプリング誤差も含んで位相誤差に応じたクロック発振出力周波数の制御が行なわれることになる。つまり、精度の良い位相誤差検出動作に基づく高精度の発振出力をきわめて簡単な回路構成で、しかもパーシャルレスポンス等化波形に対応したデジタルＰＬＬ回路として実現できるという効果がある。
【０１３３】
また、このようなデジタルＰＬＬ回路において、変換手段から出力されるデジタルデータは、ＤＣオフセット除去手段を介してから位相誤差検出手段に入力されるように構成することで、入力信号にＤＣオフセットが生じていてもそれが除去され、ＤＣオフセットを考慮しない位相誤差検出動作が可能になる。
特に位相誤差検出手段では、入力されるサンプルデータを整流し、整流値から第１のしきい値を生成し、第１のしきい値の極性を反転させて第２のしきい値を生成するようにすることで、回路構成をより簡略化することができる。
また、サンプルデータからＤＣオフセット成分を除去することで、ＰＬＬ回路後段の回路系の構成も簡略化できる。
【０１３４】
またＤＣオフセット除去手段を介していないサンプルデータが入力される位相誤差検出手段では、入力されるサンプルデータについてＤＣオフセット値を抽出するとともに、ＤＣオフセット値を除去したサンプルデータを整流し、整流値から第１のしきい値を生成し、第１のしきい値の極性を反転させて第２のしきい値を生成する。そしてこの第１、第２のしきい値それぞれからＤＣオフセット値を加えた値を用いて、入力されるサンプルデータについての３値判定及び位相誤差検出を実行するように構成する。このようにすれば、３値判定及び位相誤差検出を行なうサンプルデータの伝送系にはＤＣオフセット除去手段を配さなくてよいものとなり、即ちフィルタ処理などによる遅延はなくなる。これによってロック状態への引き込み速度の迅速化、ロック時の安定性、疑似ロックのしにくさ、などＰＬＬ回路としての性能を向上させることができる。
【０１３５】
さらにこのようなデジタルＰＬＬ回路において、変換手段から出力されるデジタルデータについて、そのエンベロープ値が略一定になるように制御するデータレベル制御手段を設けるか、もしくは、位相誤差検出手段が入力されるデジタルデータについてのエンベロープ値を検出し、そのエンベロープ値と検出された位相誤差情報との間で割算処理を行なって、その割算結果を位相誤差情報として出力するようにするようにしている。
これらの動作により、入力信号にレベル変動が生じてもその影響が位相誤差情報に表われず、従って応答性がむやみに変動しない、動作の安定したＰＬＬ回路が実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＰＬＬ回路のブロック図である。
【図２】実施の形態のＰＬＬ回路の位相誤差検出動作の説明図である。
【図３】リングオシレータの原理の説明図である。
【図４】実施の形態で発振器として用いられる発振周波数可変リングオシレータのブロック図である。
【図５】実施の形態で発振器として用いられる発振周波数可変リングオシレータでの発振周波数の説明図である。
【図６】第１の実施の形態例の位相誤差検出器のブロック図である。
【図７】実施の形態の位相誤差検出器のしきい値生成部の回路図である。
【図８】実施の形態の位相誤差検出器のしきい値生成部の動作の説明図である。
【図９】実施の形態の位相誤差検出器の３値判定部の回路図である。
【図１０】実施の形態の位相誤差検出器の３値判定部の動作の説明図である。
【図１１】実施の形態の位相誤差検出器のエッジ検出部の回路図である。
【図１２】実施の形態の位相誤差検出器の誤差検出部の回路図である。
【図１３】実施の形態の位相誤差検出器の誤差検出部の検出動作の説明図である。
【図１４】実施の形態の位相誤差検出器の誤差検出部の検出動作の説明図である。
【図１５】実施の形態の位相誤差検出器の誤差検出部の検出動作の説明図である。
【図１６】実施の形態の位相誤差検出器の誤差検出部の検出動作の説明図である。
【図１７】本発明の第２の実施の形態におけるＰＬＬ回路の要部のブロック図である。
【図１８】ＤＣオフセットによるサンプリングデータへの影響の説明図である。
【図１９】第２の実施の形態におけるハイパスフィルタによる機能の説明図である。
【図２０】第２の実施の形態における上下対称しきい値生成部の回路図である。
【図２１】第２の実施の形態における上下対称しきい値生成部の動作の説明図である。
【図２２】本発明の第３の実施の形態におけるＰＬＬ回路の要部のブロック図である。
【図２３】第３の実施の形態における動作の説明図である。
【図２４】本発明の第４の実施の形態におけるＰＬＬ回路の要部のブロック図である。
【図２５】入力レベルの変動による位相誤差情報への影響の説明図である。
【図２６】第４の実施の形態におけるＰＬＬ回路の動作の説明図である。
【図２７】本発明の第５の実施の形態におけるＰＬＬ回路の要部のブロック図である。
【図２８】本発明の第６の実施の形態におけるＰＬＬ回路の要部のブロック図である。
【図２９】本発明の第７の実施の形態におけるＰＬＬ回路の要部のブロック図である。
【図３０】パーシャルレスポンス等化波形のアイパターンの説明図である。
【符号の説明】
２  Ａ／Ｄ変換器
３  位相誤差検出器
４  ローパスフィルタ
５  加算器
６  発振器
７  周期測定部
１１  しきい値生成部
１２  ３値判定部
１３  エッジ検出部
１４  誤差検出部
１５  ハイパスフィルタ部
１６  エンベロープ検出部
１７  割算器
１８  Ｄ／Ａ変換器
１９  ＡＧＣ回路
【図１】
0003564858.tif 000002
【図２】
0003564858.tif 000003
【図３】
0003564858.tif 000004
【図４】
0003564858.tif 000005
【図５】
0003564858.tif 000006
【図６】
0003564858.tif 000007
【図７】
0003564858.tif 000008
【図８】
0003564858.tif 000009
【図９】
0003564858.tif 000010
【図１０】
0003564858.tif 000011
【図１１】
0003564858.tif 000012
【図１２】
0003564858.tif 000013
【図１３】
0003564858.tif 000014
【図１４】
0003564858.tif 000015
【図１５】
0003564858.tif 000016
【図１６】
0003564858.tif 000017
【図１７】
0003564858.tif 000018
【図１８】
0003564858.tif 000019
【図１９】
0003564858.tif 000020
【図２０】
0003564858.tif 000021
【図２１】
0003564858.tif 000022
【図２２】
0003564858.tif 000023
【図２３】
0003564858.tif 000024
【図２４】
0003564858.tif 000025
【図２５】
0003564858.tif 000026
【図２６】
0003564858.tif 000027
【図２７】
0003564858.tif 000028
【図２８】
0003564858.tif 000029
【図２９】
0003564858.tif 000030
【図３０】
0003564858.tif 000031