(57)【特許請求の範囲】
【請求項１】
フリップフロップ回路を構成する１対の第１導電型の第１および第２の駆動用トランジスタと１対の第２導電型の第１および第２の負荷用トランジスタと、前記フリップフロップ回路に接続される１対の前記第１導電型の第１および第２のアクセストランジスタとを有する複数のメモリセルが、行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、
行方向に延びるように設けられ、対応する行の前記第１および第２のアクセストランジスタのゲート電極にゲート電位を与えるワード線と、
列方向に延びるように設けられ、対応する列の前記第１および第２のアクセストランジスタの不純物領域に接続される金属配線層により形成されたビット線と、
前記列方向に延びるように設けられ、対応する列の前記第１および第２の駆動用トランジスタのソース領域に接続される前記金属配線層により形成された接地配線とを有し、
前記各メモリセルの領域は、前記列方向に比べて前記行方向に長いものであり、
前記第１のアクセストランジスタと前記第１の駆動用トランジスタ、前記第２のアクセストランジスタと前記第２の駆動用トランジスタの活性領域はそれぞれ一体化し連続した前記列方向に延びる領域であり、
前記第１および第２のアクセストランジスタのゲート電極、前記ワード線、前記第１および第２の駆動用トランジスタのゲート電極、前記第１および第２の負荷用トランジスタのゲート電極のいずれもが前記行方向に延びる、半導体記憶装置。
【請求項２】
前記列方向に延びるように形成され、対応する列の前記第１および第２の負荷用トランジスタのソース領域に接続される電源電圧配線を有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記電源電圧配線は前記接地配線の下層に設けられた、請求項２に記載の半導体記憶装置。
【請求項４】
前記第１および第２の駆動用トランジスタのソース領域は共有の連続した領域である請求項１に記載の半導体記憶装置。
【請求項５】
フリップフロップ回路を構成する１対の第１導電型の第１および第２の駆動用トランジスタと１対の第２導電型の第１および第２の負荷用トランジスタと、前記フリップフロップ回路に接続される１対の前記第１導電型の第１および第２のアクセストランジスタとを有する複数のメモリセルが、行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、
行方向に延びるように設けられ、対応する行の前記第１および第２のアクセストランジスタのゲート電極にゲート電位を与えるワード線と、
列方向に延びるように設けられ、対応する列の前記第１および第２のアクセストランジスタの不純物領域に接続される金属配線層により形成されたビット線と、
前記列方向に延びるように設けられ、対応する列の前記第１および第２の負荷用トランジスタのソース領域に接続される電源電圧配線とを有し、
前記各メモリセルの領域は、前記列方向に比べて前記行方向に長いものであり、
前記第１のアクセストランジスタと前記第１の駆動用トランジスタ、前記第２のアクセストランジスタと前記第２の駆動用トランジスタの活性領域はそれぞれ一体化し連続した前記列方向に延びる領域であり、
前記第１および第２のアクセストランジスタのゲート電極、前記ワード線、前記第１および第２の駆動用トランジスタのゲート電極、前記第１および第２の負荷用トランジスタのゲート電極のいずれもが前記行方向に延びる、半導体記憶装置。
【請求項６】
前記第１のアクセストランジスタと前記第１の駆動用トランジスタとの共有の不純物領域と、前記第１の負荷用トランジスタのソースドレイン領域と、前記第２の駆動用トランジスタのゲート電極と、前記第２の負荷用トランジスタのゲート電極とが、前記行方向および前記列方向に延び前記列方向に比べて前記行方向に長いＬ字型の第１の配線を介して接続され、
前記第２のアクセストランジスタと前記第２の駆動用トランジスタとの共有の不純物領域と、前記第２の負荷用トランジスタのソースドレイン領域と、前記第１の駆動用トランジスタのゲート電極と、前記第１の負荷用トランジスタのゲート電極とが、前記行方向および前記列方向に延び前記列方向に比べて前記行方向に長いＬ字型の第２の配線を介して接続された請求項１から５のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置およびその製造方法に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルの構造およびその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体記憶装置の１つとして、ＳＲＡＭが知られている。図２５は、従来のＳＲＡＭの１つのメモリセルの等価回路図である。このメモリセルは、負荷としてＰ型ＭＯＳトランジスタを用いた６つのトランジスタで構成されている。すなわち、１対のドライバ（駆動用）トランジスタＱ１  、Ｑ２  （Ｎ型ＭＯＳトランジスタ）と１対の負荷トランジスタＱ５  、Ｑ６  （Ｐ型ＭＯＳトランジスタ）とが相互に接続されてフリップフロップ回路を構成している。１対の負荷トランジスタＱ５  、Ｑ６  のソース領域１１０および１１１は、ＶＣ  Ｃ  電源に接続されており、ドライバトランジスタＱ１  、Ｑ２  のソース領域はＧＮＤ１１２および１１３に接続されている。
【０００３】
さらに、１対のアクセストランジスタＱ３  、Ｑ４  （Ｎ型ＭＯＳトランジスタ）は各々記憶ノード１１４および１１５に接続されている。そしてアクセストランジスタＱ３  のソース／ドレイン領域の一方にはビット線１０７が接続されており、アクセストランジスタＱ４  のソース／ドレイン領域の一方にはビット線１０８が接続されている。また、アクセストランジスタＱ３  、Ｑ４  のゲート電極はワード線１０９に接続されている。
【０００４】
図２６〜図２８は、ＳＲＡＭのメモリセルの平面構造図であり、各々基板表面の下層から順に３段階に分割して示したものである。図２９は、図２６〜図２８中の切断線Ａ−Ａに沿った方向からの断面構造図である。図２５〜図２９を参照して、従来のメモリセルでは、シリコン基板１４８の主表面に１対のドライバトランジスタＱ１  、Ｑ２  と１対のアクセストランジスタＱ３  、Ｑ４  が形成されている。ドライバトランジスタＱ１  は、ドレイン領域１２１およびソース領域１２２とゲート電極１２５とを有する。ドライバトランジスタＱ２  は、ドレイン領域１１７およびソース領域１１８とゲート電極１２６とを有する。
【０００５】
また、アクセストランジスタＱ３  は、１対のソース／ドレイン領域１１９および１２０とゲート電極１０９とを有する。アクセストランジスタＱ４  は、１対のソース／ドレイン領域１１６および１１７とゲート電極１０９とを有する。
【０００６】
これらのトランジスタは、Ｐ型シリコン基板１４８の主表面に形成されたソース／ドレイン領域を有するＮ型ＭＯＳトランジスタで構成されている。ドライバトランジスタＱ２  のゲート電極１２６とアクセストランジスタＱ３  のソース／ドレイン領域１２０とは、コンタクト部１２８を通して接続されている。また、ドライバトランジスタＱ２  のゲート電極１２６とドライバトランジスタＱ１  のドレイン領域１２１とはコンタクト部１２９によって接続されている。さらにドライバトランジスタＱ１  のゲート電極１２５は、アクセストランジスタＱ４  のソース／ドレイン領域１１７とドライバトランジスタＱ２  のドレイン領域１１７とにコンタクト部１２７を介して接続されている。
【０００７】
また、負荷トランジスタＱ５  のゲート電極１３０は、コンタクト部１３９を介して負荷トランジスタＱ６  のソース／ドレイン領域１３７に接続されている。負荷トランジスタＱ６  のゲート電極１３１は、コンタクト部１３８を介して負荷トランジスタＱ５  のソース／ドレイン領域１３４に接続されている。
【０００８】
ビット線１０７は、コンタクト部１４６を介してアクセストランジスタＱ３  のソース／ドレイン領域１１９に接続されている。ビット線１０８は、コンタクト部１４７を介してアクセストランジスタＱ４  のソース／ドレイン領域１１６に接続されている。
【０００９】
上記のように、従来のＳＲＡＭのメモリセルは、シリコン基板上に４つのＮ型ＭＯＳトランジスタを配列し、さらにその上層にＰ型の薄膜トランジスタを負荷として用いている。図３０は、負荷トランジスタＱ５  およびＱ６  に用いられる薄膜トランジスタの典型的な断面構造を示した断面図である。図３０を参照して、薄膜トランジスタは、多結晶シリコンなどの半導体層の中にチャネル領域１４２と１対のソース／ドレイン領域１４１、１４３とを形成する。そして、絶縁層を介在してチャネル領域１４２に対向する位置にゲート電極１４０を配置する。図３１は、上記した薄膜トランジスタの電流特性を示した特性図である。図において、Ｖｄはドレイン電圧、Ｖｇはゲート電圧、Ｉｄはドレイン電流である。
【００１０】
【発明が解決しようとする課題】
図３２は、ＳＲＡＭのメモリセルの読出動作を説明するための等価回路図である。図３２を参照して、図２５で示した負荷トランジスタＱ５  およびＱ６  はこれらに流れる電流が十分小さいので等価回路図には示されていない。また、ビット線１０７および１０８にはＰ型ＭＯＳトランジスタで形成されるビット線負荷１６０および１６１がそれぞれ接続されている。
【００１１】
ここで、記憶ノードＡをＬレベル、記憶ノードＢをＨレベルとする。読出動作時には、ビット線負荷１６０からＬレベル側の記憶ノードＡを通ってＧＮＤ１１２へ電流ｉが流れる。この一方、Ｈレベル側の記憶ノードＢにおいては、ビット線負荷１６１からＧＮＤ１１３への電流は流れない。
【００１２】
ここで、図２６に示したようにドライバトランジスタＱ１  のソース領域１２２とドライバトランジスタＱ２  のソース領域１１８とは異なる領域に形成されている。そして、ソース領域１１８とＧＮＤ１１３との間および、ソース領域１２２とＧＮＤ１１２との間には、それぞれ寄生抵抗ｒが形成されている。したがって、図３２に示す状態では、ノードＣは、ｒ×ｉ分だけ電位が上昇する。これに対して、ノードＤには電流が流れないため、ノードＤの電位は上昇しない。このため、１つのメモリセル内でノードＣとノードＤとで電位のアンバランスが発生し、読出動作を正確に行なえないという問題点があった。すなわち、ノードＣの電位が上昇すると、これに伴って記憶ノードＡの電位も上昇するため、記憶ノードＡがＬレベルからＨレベルに逆転するとともに記憶ノードＢがＨレベルからＬレベルに逆転するという不都合が生じる場合があった。このような場合にはデータの読出動作において誤ったデータを読出してしまうという問題点があった。
【００１３】
また、次のような問題点もある。図３３は、図２６および図２９に示した第１直接コンタクト部１２７、１２８および１２９をシェアード直接コンタクト構造にした場合の断面構造図である。図３３を参照して、従来ではこのようなシェアードコンタクト構造も頻繁に用いられる。すなわち、ドライバトランジスタＱ２  のゲート電極１２６を素子分離酸化膜１２４上にゲート酸化膜１６２を介して形成する。そして、シリコン基板１４８およびゲート電極１２６上に層間絶縁膜１６４を形成する。ゲート電極１２６と駆動用トランジスタＱ１  のドレイン領域１２１上とに位置する層間絶縁膜１６４にコンタクトホール１６４ａを形成する。コンタクトホール内でゲート電極１２６とドレイン領域１２１とを電気的に接続するように第２ポリシリコン層１６５を形成する。
【００１４】
このようにしてシェアード直接コンタクト部１６３が形成されるが、ゲート電極１２６の端部の形成位置がずれた場合には、次のような問題点が発生する。図３４は、駆動用トランジスタＱ２  のゲート電極１２６の端部の位置がずれた場合の問題点を説明するための断面構造図である。図３４を参照して、このようにゲート電極１２６の端部の位置が素子分離酸化膜１２４の上に位置する場合には、コンタクトホール１６４ａの形成時のエッチングによって素子分離酸化膜１２４の端部が削られてしまうという不都合が生じる。このような場合には、その素子分離酸化膜１２４が削れた部分からリーク電流ｉ０  が発生するという問題点があった。
【００１５】
さらに、次のような問題点もある。図３５は、図２９に示した負荷トランジスタＱ６  の部分拡大図である。図３５を参照して、実際の動作においてはビット線１０７の電位が変化する。このため、ビット線１０７が負荷トランジスタＱ６  のゲート電極として働き、この結果負荷トランジスタＱ６  を誤動作させるという問題点があった。この現象はクロストーク現象と呼ばれている。
【００１６】
この発明は、上記のような課題を解決するためになされたもので、この発明の１つの目的は、半導体記憶装置において、１対の駆動用トランジスタのＧＮＤ電位のアンバランスを低減するとともに、安定した動作を実現することが可能な半導体記憶装置を提供することである。
【００１７】
この発明のもう１つの目的は、半導体記憶装置において、駆動用トランジスタのゲート電極と不純物領域との接続にシェアード直接コンタクト構造を用いた場合に接合リーク電流を低減することである。
【００１８】
この発明のさらにもう１つの目的は、半導体記憶装置において、駆動用トランジスタのソース領域の抵抗を低減することである。
【００１９】
この発明のさらにもう１つの目的は、半導体記憶装置の製造方法において、駆動用トランジスタのソース領域の抵抗を有効に低減し得る半導体記憶装置を容易に製造することである。
【００２０】
【課題を解決するための手段】
この発明の１の局面における半導体記憶装置は、フリップフロップ回路を構成する１対の第１導電型の第１および第２の駆動用トランジスタと１対の第２導電型の第１および第２の負荷用トランジスタと、前記フリップフロップ回路に接続される１対の前記第１導電型の第１および第２のアクセストランジスタとを有する複数のメモリセルが、行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、行方向に延びるように設けられ、対応する行の第１および第２のアクセストランジスタのゲート電極にゲート電位を与えるワード線と、列方向に延びるように設けられ、対応する列の第１および第２のアクセストランジスタの不純物領域に接続される金属配線層により形成されたビット線と、列方向に延びるように設けられ、対応する列の第１および第２の駆動用トランジスタのソース領域に接続される金属配線層により形成された接地配線とを有する。各メモリセルの領域は、列方向に比べて行方向に長いものである。第１のアクセストランジスタと第１の駆動用トランジスタ、第２のアクセストランジスタと第２の駆動用トランジスタの活性領域はそれぞれ一体化し連続した列方向に延びる領域である。第１および第２のアクセストランジスタのゲート電極、ワード線、第１および第２の駆動用トランジスタのゲート電極、第１および第２の負荷用トランジスタのゲート電極のいずれもが行方向に延びる。
【００２１】
上記１の局面における半導体記憶装置では、列方向に延びるように形成され、対応する列の第１および第２の負荷用トランジスタのソース領域に接続される電源電圧配線を有することが好ましい。
【００２２】
上記１の局面における半導体記憶装置では、電源電圧配線は接地配線の下層に設けらていることが好ましい。
【００２３】
上記１の局面における半導体記憶装置では、第１および第２の駆動用トランジスタのソース領域は共有の連続した領域であることが好ましい。
【００２４】
この発明の他の局面における半導体記憶装置は、フリップフロップ回路を構成する１対の第１導電型の第１および第２の駆動用トランジスタと１対の第２導電型の第１および第２の負荷用トランジスタと、フリップフロップ回路に接続される１対の第１導電型の第１および第２のアクセストランジスタとを有する複数のメモリセルが、行列状に配置されたメモリセルアレイを有する半導体記憶装置であって、行方向に延びるように設けられ、対応する行の第１および第２のアクセストランジスタのゲート電極にゲート電位を与えるワード線と、列方向に延びるように設けられ、対応する列の第１および第２のアクセストランジスタの不純物領域に接続される金属配線層により形成されたビット線と、列方向に延びるように設けられ、対応する列の第１および第２の負荷用トランジスタのソース領域に接続される電源電圧配線とを有する。各メモリセルの領域は、列方向に比べて行方向に長いものである。第１のアクセストランジスタと第１の駆動用トランジスタ、第２のアクセストランジスタと第２の駆動用トランジスタの活性領域はそれぞれ一体化し連続した列方向に延びる領域である。第１および第２のアクセストランジスタのゲート電極、ワード線、第１および第２の駆動用トランジスタのゲート電極、第１および第２の負荷用トランジスタのゲート電極のいずれもが前記行方向に延びる。
【００２５】
上記１の局面または他の局面における半導体記憶装置では、第１のアクセストランジスタと第１の駆動用トランジスタとの共有の不純物領域と、第１の負荷用トランジスタのソースドレイン領域と、第２の駆動用トランジスタのゲート電極と、第２の負荷用トランジスタのゲート電極とが、行方向および列方向に延び列方向に比べて行方向に長いＬ字型の第１の配線を介して接続されることが好ましく、第２のアクセストランジスタと第２の駆動用トランジスタとの共有の不純物領域と、第２の負荷用トランジスタのソースドレイン領域と、第１の駆動用トランジスタのゲート電極と、第１の負荷用トランジスタのゲート電極とが、行方向および列方向に延び列方向に比べて行方向に長いＬ字型の第２の配線を介して接続されることが好ましい。
【００２６】
【実施例】
以下、本発明の実施例を図面に基づいて説明する。図１〜図４は、本発明の第１実施例によるＳＲＡＭのメモリセルを示した平面構造図である。具体的には、図１〜図４は、それぞれ基板面の下層から順に４段階に分割して示した平面図である。図５は、図１〜図４の切断線Ｂ−Ｂに沿った断面構造図であり、図６は図１〜図４の切断線Ｃ−Ｃに沿った断面構造図である。
【００２７】
図１には、Ｎ型の不純物領域（ソース／ドレイン領域）４〜９、素子分離酸化膜１〜３、第１ポリシリコン層１０〜１３、第１直接コンタクト部１４〜１８および第２ポリシリコン層１９〜２３が示されている。
【００２８】
すなわち、ドライバトランジスタＱ１  は、所定の方向に延びるゲート電極（第１ポリシリコン層）１１と、ゲート電極１１に直交する方向に所定の間隔を隔てて形成されたＮ型のソース領域９およびドレイン領域５から構成されている。また、ドライバトランジスタＱ２  は、ドライバトランジスタＱ１  のゲート電極１１と所定の間隔を隔ててほぼ同じ方向に延びて形成されたゲート電極１２と、ゲート電極１２とほぼ直交する方向に所定の間隔を隔てて形成されたＮ型のソース領域９およびドレイン領域８から構成されている。つまり、駆動用トランジスタＱ１  と駆動用トランジスタＱ２  とは共通のソース領域９を有している。
【００２９】
また、アクセストランジスタＱ３  は１対のＮ型のソース／ドレイン領域４および５とゲート電極（ワード線）１０とから構成されており、アクセストランジスタＱ４  は１対のＮ型のソース／ドレイン領域６および７とゲート電極（ワード線）１０とから構成されている。つまり、アクセストランジスタＱ３  とアクセストランジスタＱ４  とは共通のゲート電極（ワード線）１０を有している。そして、そのワード線１０は、ドライバトランジスタＱ１  のゲート電極と所定の間隔を隔ててほぼ同じ方向に延びるように形成されている。また、第１直接コンタクト部１４〜１８は、Ｎ型の不純物領域４〜８と第２ポリシリコン層１９〜２３とをそれぞれ接続する部分である。なお、第１ポリシリコン層１３は、隣接する別のメモリセルのアクセストランジスタのゲート電極である。
【００３０】
図２には、第１ポリシリコン層１０〜１３、第２ポリシリコン層１９〜２３、第２直接コンタクト部２４〜２７および第３ポリシリコン層２８〜２９が示されている。第２直接コンタクト部２４〜２７は、第３ポリシリコン層２８〜２９と、第２ポリシリコン層２０、２２、２３または第１ポリシリコン層１１とを接続するための部分である。第３ポリシリコン層２８および２９はそれぞれ後述する負荷トランジスタＱ６  、Ｑ５  のゲート電極を構成する。
【００３１】
図３には、第３ポリシリコン層２８〜２９、第４ポリシリコン層３２〜３６および第３直接コンタクト部３０〜３１が示されている。第３直接コンタクト部３０および３１は、第４ポリシリコン層３２〜３６と第３ポリシリコン層２８〜２９とを接続するための部分である。負荷トランジスタＱ５  は、Ｐ型ソース／ドレイン領域（第４ポリシリコン層）３２および３６と、チャネル領域（第４ポリシリコン層）３５と、ゲート電極（第３ポリシリコン層）２９とによって構成されている。負荷トランジスタＱ６  は、Ｐ型ソース／ドレイン領域（第４ポリシリコン層）３２および３４と、チャネル領域（第４ポリシリコン層）３３と、ゲート電極（第３ポリシリコン層）２８とによって構成されている。
【００３２】
次に、図４には、第１ポリシリコン層１０〜１３、第２ポリシリコン層１９〜２３、コンタクト部３７〜３８および、アルミまたはタングステンなどの金属配線からなるビット線３９〜４０が示されている。コンタクト部３７および３８は、ビット線３９〜４０と第２ポリシリコン層１９〜２３とを接続する役割を果たすものである。
【００３３】
図５および図６を参照して、次に第１実施例のメモリセルの断面構造について説明する。まず、図５を参照して、Ｐ型半導体基板（Ｐウェル）３９の主表面上には所定の間隔を隔ててゲート電極１０、１１、１２および１３が紙面と垂直方向に延びるように形成されている。また、Ｐ型半導体基板４１の主表面上の所定領域には素子分離酸化膜３が形成されている。素子分離酸化膜３とドライバトランジスタＱ１  のゲート電極１１との間にはソース領域９が形成されている。ドライバトランジスタＱ１  のゲート電極１１とアクセストランジスタＱ３  のゲート電極１０との間にはドライバトランジスタＱ１  のドレイン領域とアクセストランジスタＱ３  のソース／ドレイン領域を兼用するＮ型の不純物領域５が形成されている。アクセストランジスタＱ３  のゲート電極１０と隣接するメモリセルのアクセストランジスタのゲート電極１３との間にはアクセストランジスタＱ３  のソース／ドレイン領域４が形成されている。不純物領域５上とソース／ドレイン領域（不純物領域）４上とにはパッド層（第２ポリシリコン層）２０および１９がそれぞれ形成されている。
【００３４】
パッド層２０は第１直接コンタクト部１５を介して不純物領域５と電気的に接続されており、パッド層１９は第１直接コンタクト部１４を介して不純物領域４と電気的に接続されている。パッド層２０とドライバトランジスタＱ２  のゲート電極１２とを第２直接コンタクト部２４および２５を介して電気的に接続するように第３ポリシリコン層２８が形成されている。この第３ポリシリコン層２８は、負荷トランジスタＱ６  のゲート電極としての役割を果たす。第３ポリシリコン層２８の上には第３直接コンタクト部３０を介して第４ポリシリコン層３６が形成されている。また、第３ポリシリコン層２８上には層間絶縁膜４２を介して第４ポリシリコン層３２および３３が形成されている。第４ポリシリコン層３６は負荷トランジスタＱ５  のソース／ドレイン領域、第４ポリシリコン層３２は負荷トランジスタＱ５  、Ｑ６  のソース／ドレイン領域を構成し、第４ポリシリコン層３３は負荷トランジスタＱ６  のチャネル領域を構成する。また、パッド層１９には負荷トランジスタＱ６  の上方に延びるビット線３９がコンタクト部３７を介して電気的に接続されている。
【００３５】
次に、図６を参照して、このＣ−Ｃ断面では、Ｐ型半導体基板の主表面上に所定の間隔を隔ててゲート電極１０、１１、１２および１３が形成されている。また、ゲート電極１１の下には素子分離酸化膜２が形成されている。ドライバトランジスタＱ２  のゲート電極１２に隣接するようにドライバトランジスタＱ２  のドレイン領域８が形成されている。ゲート電極１２と素子分離酸化膜２との間にはドライバトランジスタＱ２  のソース領域９が形成されている。素子分離酸化膜２とアクセストランジスタＱ４  のゲート電極１０との間にはアクセストランジスタＱ４  のソース／ドレイン領域７が形成されている。アクセストランジスタＱ４  のゲート電極１０と隣接するメモリセルのアクセストランジスタのゲート電極１３との間にはアクセストランジスタＱ４  のソース／ドレイン領域６が形成されている。アクセストランジスタＱ４  のソース／ドレイン領域６、７上およびドライバトランジスタＱ２  のドレイン領域８上には、それぞれ第１直接コンタクト部１６、１７および１８を介してそれぞれパッド層（第２ポリシリコン層）２１、２２および２３が形成されている。パッド層２２とドライバトランジスタＱ１  のゲート電極１１とは第３ポリシリコン層２９によって電気的に接続されている。
【００３６】
すなわち、本実施例では、駆動用トランジスタＱ１  のゲート電極１１とアクセストランジスタＱ４  のソース／ドレイン領域７との電気的接続をパッド層（第２ポリシリコン層）２２および第３ポリシリコン層２９の２つのポリシリコン層を用いて行なっている。また、第３ポリシリコン層２９はパッド層２３とも第２直接コンタクト部２７を介して電気的に接続されている。第３ポリシリコン層２９上には第３直接コンタクト部３１を介して第４ポリシリコン層３４が形成されている。さらに、第３ポリシリコン層２９上には層間絶縁膜４３を介して第４ポリシリコン層３２および３５が形成されている。第４ポリシリコン層３４は負荷トランジスタＱ６  のソース／ドレイン領域を構成し、第４ポリシリコン層３５は負荷トランジスタＱ５  のチャネル領域を構成する。また、第３ポリシリコン層２９は負荷トランジスタＱ５  のゲート電極を構成する。パッド層２１には負荷トランジスタＱ５  の上方に延びるビット線４０がコンタクト部３８を介して電気的に接続されている。
【００３７】
図７は、図１〜図６に示した第１実施例のメモリセルの読出動作を説明するための等価回路図である。ここで、負荷トランジスタＱ５  およびＱ６  はそれらに流れる電流が小さいためこの等価回路図には示していない。また、ビット線４９および４０にはそれぞれビット線負荷１６０および１６１が接続されている。記憶ノードＡがＬレベル、記憶ノードＢがＨレベルの場合を考える。この場合には、ビット線負荷１６０からアクセストランジスタＱ３  、記憶ノードＡ、ドライバトランジスタＱ１  およびノードＥを経てＧＮＤ１１２へ電流が流れる。
【００３８】
ここで、この第１実施例では、図１、図５および図６にも示したようにドライバトランジスタＱ１  とドライバトランジスタＱ２  とのソース領域９が共通である。したがって、ノードＥからＧＮＤ１１２に向かって電流が流れた場合にノードＥの電位がｉ×ｒ０  分だけ上昇したとしても、記憶ノードＡと記憶ノードＢとは同じだけ電位が上昇するため、ドライバトランジスタＱ１  とドライバトランジスタＱ２  とのＧＮＤ電位が等しくなる。したがって、ドライバトランジスタＱ１  とドライバトランジスタＱ２  とのＧＮＤ電位のアンバランスを解消することができる。この結果、従来ＧＮＤ電位のアンバランスに基づいて生じていたデータの反転を有効に防止することができる。
【００３９】
また、この第１実施例のメモリセルでは、図６に示したように、ドライバトランジスタＱ１  のゲート電極１１とアクセストランジスタＱ４  のソース／ドレイン領域７との電気的接続を第２ポリシリコン層２２および第３ポリシリコン層２９の２つのポリシリコン層を用いて行なうことによって、図３４に示した従来のシェアード直接コンタクト構造で生じていた問題点を解消することができる。
【００４０】
すなわち、図６に示した第１実施例のコンタクト構造では、ゲート電極１１の端部と第２ポリシリコン層２２とを直接接触させる必要がないため、第１直接コンタクト部１７をゲート電極１１の端部の位置に関係なく形成することができる。したがって、ゲート電極１１の端部の位置がずれて素子分離酸化膜２の上にきたとしても、第１直接コンタクト部１７を従来のように素子分離酸化膜２上の領域に形成する必要がない。この結果、第１直接コンタクト部１７の形成時のエッチングによって素子分離酸化膜２が削られることがなく、図３４に示した従来のシェアード直接コンタクト構造のようにリーク電流が発生することもない。
【００４１】
図８は、本発明の第２実施例のＳＲＡＭのメモリセルを示した平面図である。この図８の平面図は図１に示した第１実施例の平面図に対応する。図９は図８のＤ−Ｄに沿った断面構造図である。図８および図９を参照して、この第２実施例のメモリセルでは、図１に示した第１実施例のメモリセルと異なりドライバトランジスタＱ１  およびＱ２  の共通のソース領域９に第１直接コンタクト部４４を介して第２ポリサイド配線４５が形成されている。このように第２ポリサイド配線４５をソース領域９上に形成することによって、第１実施例の効果に加えてさらにソース領域９の抵抗を低減することができるという効果を奏する。これにより、図７に示した寄生抵抗ｒ０  を低減することができるので寄生抵抗ｒ０  に電流が流れた場合のノードＥの電位上昇分を減少させることができる。
【００４２】
図１０は、本発明の第３実施例によるＳＲＡＭのメモリセルの平面構造図である。この図１０の平面構造図は図３に示した第１実施例の平面構造図に対応するものである。図１１は図１０に示したメモリセルのＥ−Ｅにおける断面構造図であり、図１２はＦ−Ｆにおける断面構造図である。図１０〜図１２を参照して、この第３実施例のメモリセルでは、図１〜図６に示した第１実施例のメモリセルと異なり、その上部が負荷トランジスタＱ５  、Ｑ６  とビット線３９、４０との間に延びるように形成された配線層がコンタクト部４６を介してソース領域９に電気的に接続されている。この配線層４７は、金属配線層またはポリサイド配線層からなる。
【００４３】
この第３実施例の配線層４７の製造方法としては、第４ポリシリコン層３２に開口部を形成した後全面にシリコン酸化膜を形成して異方性エッチングする。これによりコンタクト部４６を形成することができる。その後コンタクト部４６においてソース領域９と電気的に接続するとともに第４ポリシリコン層３２の上方に延びる配線層４７を形成する。
【００４４】
このようにこの第３実施例では、ビット線３９、４０と負荷トランジスタＱ５  、Ｑ６  を構成する第４ポリシリコン層３２、３３との間に延びるように配線層４７を形成することにより、ビット線３９の電位変動により負荷トランジスタＱ６  が誤動作を起こすいわゆるクロストーク現象を有効に防止することができる。また、配線層４７は第４ポリシリコン層３２、３３、３５および３６の形成後に形成できるため、配線層４７として金属配線層を用いることができる。すなわち、ポリシリコン層形成時には８００℃以上の温度になるため、融点の低い金属配線層をポリシリコン層形成前に形成することは困難である。しかし、この第３実施例では、第４ポリシリコン層３２、３３、３５および３６形成後に配線層４７を形成するため、配線層４７として金属配線層を使用することができる。この結果、抵抗値の非常に低い金属配線層をソース領域９に接続することができ、ソース領域９の抵抗値を有効に低減することができる。
【００４５】
図１３〜図１５は、本発明の第４実施例のメモリセルの製造プロセスを説明するための断面構造図である。この第４実施例のメモリセルでは、図１５に示すように、ソース領域９の表面上にチタンシリサイド層５２が形成されている。さらに、チタンシリサイド層５２の形成時に同時にソース領域９に不純物を注入するため、ソース領域９の抵抗を有効に低減することができる。以下、図１３〜図１５を参照してこの第４実施例のメモリセルの製造プロセスについて説明する。
【００４６】
まず、図１３に示すように、Ｐ型半導体基板（Ｐウェル）４１の主表面上に所定の間隔を隔ててドライバトランジスタＱ１  およびＱ２  のゲート電極１１および１２を形成する。ゲート電極１１および１２をマスクとして不純物をイオン注入することによってｎ−  ソース／ドレイン領域４９ａ、４９ｂ、４９ｃおよび４９ｄを形成する。ゲート電極１１および１２の両側壁部分にサイドウォール４８ａ、４８ｂ、４８ｃおよび４８ｄを形成する。ゲート電極１１、１２とサイドウォール４８ａ、４８ｂ、４８ｃおよび４８ｄとをマスクとして不純物をイオン注入することによってドライバトランジスタＱ１  のドレイン領域５、ドライバトランジスタＱ１  、Ｑ２  の共通のソース領域９およびドライバトランジスタＱ２  のドレイン領域８を形成する。全面にシリコン酸化膜５０を形成する。
【００４７】
次に、図１４に示すように、シリコン酸化膜５０上の所定領域にレジスト５１を形成する。レジスト５１をマスクとしてシリコン酸化膜５０、サイドウォール４８ｂおよび４８ｃを異方性エッチングする。これにより、図１５に示すようなコンタクトホール６０が形成される。コンタクトホール６０内の露出されたソース領域９表面をチタンシリサイド化する。これにより、チタンシリサイド層５２を形成する。またこのとき斜めイオン注入法を用いてソース領域９に不純物をイオン注入する。このチタンシリサイド層５２とイオン注入とによってソース領域９の抵抗値を有効に低減することができる。なお、ソース領域９のチタンシリサイド化は一般に接合リーク電流を増大させる。しかし、ドライバトランジスタＱ１  、Ｑ２  のソース領域９は、ＧＮＤ電位であるため、接合リーク電流が生じても問題はない。
【００４８】
図１６および図１７は、本発明の第５実施例によるＳＲＡＭのメモリセルの断面構造図である。図１６および図１７は、それぞれ第１実施例の図５および図６に対応する。図１６および図１７を参照して、この第５実施例のメモリセルが、図５および図６に示した第１実施例のメモリセルと異なる点は、負荷トランジスタＱ５  、Ｑ６  を構成するゲート電極（第５ポリシリコン層）５４および５３をそれぞれチャネル領域３５および３３の上方に配置している点である。このように構成することによって、ビット線３９および４０の電位変動によって負荷トランジスタＱ６、Ｑ５が誤動作するのを有効に防止することができる。
【００４９】
図１８〜図２０は、本発明の第６実施例によるＳＲＡＭのメモリセルを示した平面構造図である。具体的には、図１８〜図２０は、それぞれ基板面の下層から順に３段階に分割した平面図である。図２１は図１８〜図２０の切断線Ｇ−Ｇに沿った断面構造図であり、図２２は図１８〜図２０の切断線Ｈ−Ｈに沿った断面構造図である。
【００５０】
図１８には、Ｎ型不純物領域（ソース／ドレイン領域）６４〜６８と、素子分離酸化膜６１〜６３と、第１ポリシリコン層６９〜７１と、第１直接コンタクト部７２〜７４と、第２ポリシリコン層７５、７６とが示されている。
【００５１】
すなわち、ドライバトランジスタＱ１は、ドレイン領域６５と、ゲート電極７０と、ソース領域６６とから構成されている。ドライバトランジスタＱ２  は、ドレイン領域６８と、ゲート電極７１と、ドライバトランジスタＱ１  と共通のソース領域６６とから構成されている。
【００５２】
また、アクセストランジスタＱ３  は、ドレイン領域（ソース領域）６４と、ゲート電極６９と、ソース領域（ドレイン領域）６５とから構成されている。アクセストランジスタＱ４  は、ドレイン領域（ソース領域）６７と、ゲート電極６９と、ソース領域（ドレイン領域）６８とによって構成されている。
【００５３】
第１直接コンタクト部７２は、第２ポリシリコン層７５とＮ型不純物領域６５とを接続する部分であり、第１直接コンタクト部７４は第１ポリシリコン層７６とＮ型不純物領域６８とを接続する部分である。第１直接コンタクト部７３は、第２ポリシリコン層７６と第１ポリシリコン層７０とを接続する部分である。
【００５４】
図１９には、第２ポリシリコン層７５、７６と、第３ポリシリコン層７９、８０と、第４ポリシリコン層８３と、第２直接コンタクト部７７、７８と、第３直接コンタクト部８１、８２とが示されている。
【００５５】
すなわち、第２直接コンタクト部７７は、第２ポリシリコン層７６と第３ポリシリコン層７９とを接続する部分であり、第２直接コンタクト部７８は第１ポリシリコン層７１（図１８参照）と第３ポリシリコン層８０とを接続する部分である。第３直接コンタクト部８１は、第２ポリシリコン層７５と第４ポリシリコン層８３とを接続する部分である。第３直接コンタクト部８２は、第３ポリシリコン層８０と第４ポリシリコン層８３とを接続する部分である。
【００５６】
負荷トランジスタＱ５  は、Ｐ型ソース／ドレイン領域（第２ポリシリコン層）７５ａ、７５ｃと、チャネル領域（第２ポリシリコン層）７５ｂと、ゲート電極（第３ポリシリコン層）７９とによって構成されている。負荷トランジスタＱ６  は、Ｐ型ソース／ドレイン領域（第２ポリシリコン層）７６ａ、７６ｃと、チャネル領域（第２ポリシリコン層）７６ｂと、ゲート電極（第３ポリシリコン層）８０とによって構成されている。この第６実施例では、第１実施例〜第５実施例と異なり、負荷トランジスタＱ５  およびＱ６  のゲート電極７９および８０は、それぞれチャネル領域７５ｂおよび７６ｂの上方に形成されている。
【００５７】
図２０は、Ｎ型不純物領域６４〜６８と、素子分離酸化膜６１〜６３と、第１ポリシリコン層６９〜７１と、コンタクト部８４〜８６と、アルミまたはタングステンなどの金属配線からなるビット線８７、８８と、アルミまたはタングステンなどの金属配線からなるＧＮＤ線８９とが示されている。コンタクト部８４は、Ｎ型不純物領域６４とビット線８７とを接続する部分であり、コンタクト部８５はＮ型不純物領域６７とビット線８８とを接続する部分である。コンタクト部８６は、ドライバトランジスタＱ１  およびＱ２  の共通のソース領域（Ｎ型不純物領域）６６と、ＧＮＤ線８９とを接続する部分である。
【００５８】
この第６実施例では、第１実施例と同様に、ドライバトランジスタＱ１  とドライバトランジスタＱ２  とが共通のソース領域（Ｎ型不純物領域）６６を有している。これにより、ドライバトランジスタＱ１  とドライバトランジスタＱ２  とのＧＮＤ電位が等しくなる。この結果、ドライバトランジスタＱ１  とドライバトランジスタＱ２  とのＧＮＤのアンバランスを解消することができる。これにより、従来ＧＮＤ電位のアンバランスに基づいて生じていたデータの反転を有効に防止することできる。
【００５９】
また、この第６実施例では、第１実施例〜第５実施例と異なり、図２０に示すように、メモリセル２００の短辺方向に沿ってビット線８７および８８を配列している。これにより、メモリセル２００の長辺方向の長さが、メモリセル２００の上方に形成される各金属配線間の間隔を決めることになる。この結果、ビット線８７および８８を長辺方向に沿って配列する場合に比べてメモリセル２００の上方に形成される金属配線の間隔を大きくとることができる。これにより、この第６実施例では、メモリセル２００の上方にビット線８７および８８のみならず金属配線からなるＧＮＤ線８９をも配置することかできる。したがって、この第６実施例では、アルミまたはタングステンなどの抵抗の小さい金属配線からなるＧＮＤ線８９とドライバトランジスタＱ１  およびＱ２  の共通のソース領域６６とを直接接続することができる。これにより、この第６実施例では、従来のＧＮＤ線とドライバトランジスタＱ１  またはＱ２  のソース領域とを金属配線に比べて抵抗の大きいポリシリコン層を介在させて接続する構造に比べてそのポリシリコン層がない分抵抗を低減することかできる。これにより、従来に比べてＧＮＤ線８９の電位上昇を有効に低減することかできる。また、この第６実施例では、ＧＮＤ線と第１または第２のドライバトランジスタとの間に介在させるためのポリシリコン層を必要としないので、そのポリシリコン層とＧＮＤ線とを接続するための領域を新たに設ける必要がない。これにより、素子の集積度を向上させることができる。
【００６０】
図２３は従来の１６個分のメモリセル４００のアレイを示した平面概略図であり、図２４は図１８〜図２２に示した第６実施例の１６個分のメモリセル２００のアレイを示した平面概略図である。
【００６１】
まず、図２３を参照して、従来では、ワード線３６９に対してほぼ平行に延びるようにポリシリコン層からなるＶＣ  Ｃ  （電源電圧）配線３７５および３７６が配置されていた。このような構成において、従来ではワード線３６９を選択した後そのワード線３６９に繋がる１６個のメモリセル４００をＶＣ  Ｃ  電位に上昇させるためにポリシリコンからなるＶＣ  Ｃ  配線３７５および３７６によって１６個のメモリセル４００を充電していた。しかし、一度に多くのメモリセルを充電するため、ＶＣ  Ｃ  電源を安定的に供給することが困難であった。このため、従来では、ＶＣ  Ｃ  用の金属配線層３８１を新たに設ける必要があった。このＶＣ  Ｃ  用の金属配線層３８１とポリシリコンからなるＶＣ  Ｃ  配線３７５とはコンタクト部３８２ａにおいて接続されており、ＶＣ  Ｃ  用の金属配線層３８１とポリシリコンからなるＶＣ  Ｃ  配線３７６とはコンタクト部３８２ｂにおいて接続されている。このコンタクト部３８２ａおよび３８２ｂは、メモリセル４００が形成される領域とは別個の領域に設ける必要があった。
【００６２】
これに対して、本発明の第６実施例では、図１９、図２４に示すように、第２ポリシリコン層からなるＶCC配線７５ａがワード線６９に対してほぼ直交するように形成されている。これにより、ワード線６９を選択した後１本のＶCC配線７５ａによって２つのメモリセル２００のみを充電すればよい。この結果、この第６実施例では、従来のようにＶCC電位強化のための金属配線層３８１（図２３参照）を新たに設ける必要がない。したがって、図２３に示すような従来のコンタクト部３８２ａおよび３８２ｂのための領域を新たに設ける必要もない。これにより、素子の集積度を向上させることができる。なお、上記した実施例では、Ｐ型半導体基板を用いたが、本発明はこれに限らず、Ｐ型半導体基板上のＰウェル，Ｎ型半導体基板上のＰウェルを用いてもよい。
【００６３】
【発明の効果】
請求項１に係る発明によれば、各ゲート電極およびワード線の延びる方向がそれぞれ行方向であるため、メモリセル領域の列方向の長さを短くでき、列方向より行方向の長いメモリセルとすることが容易となる。
さらに、行方向に長いメモリセルとすることで、列方向に延びる配線間隔に余裕が取れるので、ビット線と同じ金属配線層により接地配線を列方向に設けることができる。
これにより、対応する列の駆動用トランジスタに接続される金属配線層が列方向に設けられるので、各メモリセルの接地電位を安定させることができる。
【００６４】
請求項５に係る発明によれば、各ゲート電極およびワード線の延びる方向がそれぞれ行方向であるため、メモリセル領域の列方向の長さを短くでき、列方向より行方向の長いメモリセルとすることが容易となる。
さらに、行方向に長いメモリセルとすることで、列方向に延びる配線間隔に余裕が取れるので、容易に電源電圧配線を列方向に設けることができる。
これにより、対応する列の駆動用トランジスタに接続される電源電圧配線が列方向に設けられるので、各メモリセルの電源電圧電位を安定させることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例によるＳＲＡＭのメモリセルの第１段階の平面構造図である。
【図２】本発明の第１実施例によるＳＲＡＭのメモリセルの第２段階の平面構造図である。
【図３】本発明の第１実施例によるＳＲＡＭのメモリセルの第３段階の平面構造図である。
【図４】本発明の第１実施例によるＳＲＡＭのメモリセルの第４段階の平面構造図である。
【図５】図１〜図４に示した第１実施例のメモリセルのＢ−Ｂにおける断面構造図である。
【図６】図１〜図４に示した第１実施例のメモリセルのＣ−Ｃにおける断面構造図である。
【図７】図１〜図６に示した第１実施例のメモリセルの動作を説明するための等価回路図である。
【図８】本発明の第２実施例によるＳＲＡＭのメモリセルの平面構造図である。
【図９】図８に示した第２実施例のメモリセルのＤ−Ｄにおける断面構造図である。
【図１０】本発明の第３実施例によるＳＲＡＭのメモリセルの平面構造図である。
【図１１】図１０に示した第３実施例のメモリセルのＥ−Ｅにおける断面構造図である。
【図１２】図１０に示した第３実施例のメモリセルのＦ−Ｆにおける断面構造図である。
【図１３】本発明の第４実施例によるＳＲＡＭのメモリセルの製造プロセスの第１工程を説明するための断面構造図である。
【図１４】本発明の第４実施例によるＳＲＡＭのメモリセルの製造プロセスの第２工程を説明するための断面構造図である。
【図１５】本発明の第４実施例によるＳＲＡＭのメモリセルの製造プロセスの第３工程を説明するための断面構造図である。
【図１６】本発明の第５実施例によるＳＲＡＭのメモリセルの図５に対応する断面構造図ある。
【図１７】本発明の第５実施例によるＳＲＡＭのメモリセルの図６に対応する断面構造図ある。
【図１８】本発明の第６実施例によるＳＲＡＭのメモリセルの第１段階の平面構造図である。
【図１９】本発明の第６実施例によるＳＲＡＭのメモリセルの第２段階の平面構造図である。
【図２０】本発明の第６実施例によるＳＲＡＭのメモリセルの第３段階の平面構造図である。
【図２１】図１８〜図２０に示した第６実施例のメモリセルのＧ−Ｇにおける断面構造図である。
【図２２】図１８〜図２０に示した第６実施例のメモリセルのＨ−Ｈにおける断面構造図である。
【図２３】従来の１６個分のメモリセルのアレイを示した平面概略図である。
【図２４】図１８〜図２２に示した第６実施例の１６個分のメモリセルのアレイを示した平面概略図である。
【図２５】従来のＳＲＡＭのメモリセルの等価回路図である。
【図２６】従来のＳＲＡＭのメモリセルの第１段階の平面構造図である。
【図２７】従来のＳＲＡＭのメモリセルの第２段階の平面構造図である。
【図２８】従来のＳＲＡＭのメモリセルの第３段階の平面構造図である。
【図２９】図２６〜図２８に示した従来のメモリセルのＡ−Ａにおける断面構造図である。
【図３０】従来の負荷トランジスタを構成するＴＦＴ（薄膜トランジスタ）の断面構造図である。
【図３１】図３０に示した従来の負荷トランジスタを構成するＴＦＴの特性図である。
【図３２】従来のＳＲＡＭのメモリセルの読出動作を説明するための等価回路図である。
【図３３】駆動用トランジスタのゲート電極と不純物領域との接続にシェアード直接コンタクト構造を用いた従来のＳＲＡＭのメモリセルを示した断面構造図である。
【図３４】図３３に示したシェアード直接コンタクト構造の問題点を説明するための断面構造図である。
【図３５】図２９に示した負荷トランジスタＱ６  の部分拡大図である。
【符号の説明】
１〜３  素子分離酸化膜、４，６，７  ソース／ドレイン領域、５  ドレイン領域またはソース／ドレイン領域、８  ドレイン領域、９  ソース領域、１０  ワード線（第１ポリシリコン層）、１１  ゲート電極（第１ポリシリコン層）、１２  ゲート電極（第１ポリシリコン層）、１３  ワード線（第１ポリシリコン層）、１４〜１８  第１直接コンタクト部、１９〜２３  パッド層（第２ポリシリコン層）、２４〜２７  第２直接コンタクト部、２８，２９  ゲート電極（第３ポリシリコン層）、３０，３１  第３直接コンタクト部、３２  Ｐ型ソース／ドレイン領域（第４ポリシリコン層）、３３  チャネル領域（第４ポリシリコン層）、３４  Ｐ型ソース／ドレイン領域（第４ポリシリコン層）、３５  チャネル領域（第４ポリシリコン層）、３６  Ｐ型ソース／ドレイン領域（第４ポリシリコン層）、３９，４０  ビット線、４４  第１直接コンタクト部、４５  ポリサイド配線層、４６  コンタクト部、４７  配線層、なお、各図中、同一符号は同一または相当部分を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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