(57)【特許請求の範囲】
【請求項１】
ＳＯＩ基板上に形成され、各々が、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域と、そのボディ領域の上方に位置するゲート電極とを有する複数のＭＯＳトランジスタを含むＣＭＯＳ論理回路において、
前記複数のＭＯＳトランジスタのうちのアクティブ期間に充放電動作をするＭＯＳトランジスタのボディ領域がそのゲート電極に接続され、それ以外のＭＯＳトランジスタのボディ領域がそのソース領域に接続されることを特徴とする、ＣＭＯＳ論理回路。
【請求項２】
前記アクティブ期間に充放電操作をするＭＯＳトランジスタのゲート電極には前記アクティブ期間のうちの初期の所定の期間のみ活性化電位が与えられ、該ＭＯＳトランジスタは該所定の期間のみ充放電動作をすることを特徴とする、請求項１に記載のＣＭＯＳ論理回路。
【請求項３】
前記ＣＭＯＳ論理回路を駆動するための電源電圧は前記ＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャル以下であることを特徴とする、請求項１または２に記載のＣＭＯＳ論理回路。
【請求項４】
ＳＯＩ基板上に形成され、入力端子および出力端子と、各々が、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域と、そのボディ領域の上方に位置するゲート電極とを有する複数のＭＯＳトランジスタとを含むＣＭＯＳ論理回路において、
そのゲート電極とそのボディ領域がともに前記入力端子に接続され、そのソース領域が第１の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第１の導電形式の第１のＭＯＳトランジスタと、
そのゲート電極が前記入力端子に接続され、そのソース領域とそのボディ領域がともに第２の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第２の導電形式の第２のＭＯＳトランジスタとを含み、
スタンバイ期間には前記入力端子に第１の電位が与えられ、アクティブ期間には前記入力端子に第２の電位が与えられることを特徴とする、ＣＭＯＳ論理回路。
【請求項５】
ＳＯＩ基板上に形成されたＣＭＯＳ論理回路において、
そのゲート電極とそのボディ領域がともに入力端子に接続され、そのソース領域が第１の電位のラインに接続され、そのドレイン領域が中間ノードに接続される第１の導電形式の第１のＭＯＳトランジスタと、
そのゲート電極が前記入力端子に接続され、そのソース領域とそのボディ領域がともに第２の電位のラインに接続され、そのドレイン領域が前記中間ノードに接続される第２の導電形式の第２のＭＯＳトランジスタと、
そのゲート領域が前記中間ノードに接続され、そのソース領域とそのボディ領域がともに第１の電位のラインに接続され、そのドレイン領域が出力端子に接続される第１の導電形式の第３のＭＯＳトランジスタと、
そのゲート電極とそのボディ領域がともに前記第３のＭＯＳトランジスタのゲート電極に接続され、そのソース領域が第２の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第２の導電形式の第４のＭＯＳトランジスタとを含み、
スタンバイ期間には前記入力端子に第１の電位が与えられ、アクティブ期間には前記入力端子に第２の電位が与えられることを特徴とする、ＣＭＯＳ論理回路。
【請求項６】
第１の電位と第２の電位との電位差が前記ＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャル以下であることを特徴とする、請求項４または５に記載のＣＭＯＳ論理回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明はＣＭＯＳ論理回路に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された複数のＭＯＳトランジスタを含むＣＭＯＳ論理回路に関する。
【０００２】
【従来の技術】
図５はシリコン基板上に形成された従来のＣＭＯＳインバータＤの構成を示す回路図である。図５を参照して、このＣＭＯＳインバータＤは、入力ノードＮ３１、出力ノードＮ３２、ｐチャネルＭＯＳトランジスタ３１およびｎチャネルＭＯＳトランジスタ３２を含む。入力ノードＮ３１には入力信号ＩＮが入力され、出力ノードＮ３２から出力信号ＯＵＴが出力される。ｐチャネルＭＯＳトランジスタ３１のゲートは入力ノードＮ３１に接続され、そのソースおよびバックゲートは電源レベルＶｃｃのライン（以下Ｖｃｃラインと称す）７１に接続され、そのドレインは出力ノードＮ３２に接続される。ｎチャネルＭＯＳトランジスタ３２のゲートは入力ノードＮ３１に接続され、そのドレインは出力ノードＮ３２に接続され、そのソースは接地レベルＧＮＤのライン（以下ＧＮＤラインと称す）７２に接続され、そのバックゲートは負の基板バイアスＶｂｂのライン（以下Ｖｂｂラインと称す）７３に接続される。
【０００３】
なお、各ＭＯＳトランジスタ３１，３２のバックゲートがＶｃｃライン７２またはＶｂｂライン７３に接続されるのは、トランジスタ動作の安定化のためである。また、ｎチャネルＭＯＳトランジスタ３２のバックゲートは、Ｖｂｂライン７３の代わりにＧＮＤライン７２に接続されていてもよい。
【０００４】
図６は図５で示したｎチャネルＭＯＳトランジスタ３２のデバイス構造を示す一部破断した断面図である。図６を参照して、このｎチャネルＭＯＳトランジスタ３２は、シリコン基板（図示せず）のｐ型ウェル層３３の表面に形成される。ｎチャネルＭＯＳトランジスタ３２の素子領域はＬＯＣＯＳ酸化膜３４によって他の素子領域と分離される。
【０００５】
素子領域中央部の上方にゲート酸化膜３５を介してゲート電極３６が形成される。ゲート電極３６の一方側にｎ＋  型ソース領域３７が形成され、ゲート電極３６の他方側にｎ＋  型ドレイン領域３８が形成される。ｐ型ウェル層３３はＶｂｂライン７３に接続され、ゲート電極３６は入力ノードＮ３１に接続され、ｎ＋  型ソース領域３７はＧＮＤライン７２に接続され、ｎ＋  型ドレイン領域３８は出力ノードＮ３２に接続される。ｐチャネルＭＯＳトランジスタ３１のデバイス構造は、ｐ型とｎ型が逆になるだけでｎチャネルＭＯＳトランジスタ３２と同様である。
【０００６】
次に、図５および図６で示したＣＭＯＳインバータＤの動作について説明する。入力信号ＩＮが「Ｈ」レベル（電源レベルＶｃｃ）であるときはｐチャネルＭＯＳトランジスタ３１がオフ状態となり、ｎチャネルＭＯＳトランジスタ３２がオン状態となって出力信号ＯＵＴは「Ｌ」レベル（接地レベルＧＮＤ）となる。逆に、入力信号ＩＮが「Ｌ」レベルであるときはｐチャネルＭＯＳトランジスタ３１がオン状態となりｎチャネルＭＯＳトランジスタ３２がオフ状態となって出力信号ＯＵＴは「Ｈ」レベルとなる。
【０００７】
図７はＳＯＩ基板上に形成された従来のＣＭＯＳインバータＥの構成を示す回路図である。図７を参照して、このＣＭＯＳインバータＥは、入力ノードＮ４１、出力ノードＮ４２、ｐチャネルＭＯＳトランジスタ４１およびｎチャネルＭＯＳトランジスタ４２を含む。このＣＭＯＳインバータＥの回路構成は、各ＭＯＳトランジスタ４１，４２のボディ（バックゲート）がそのソースに接続されていること以外は図５のＣＭＯＳインバータＤと同様である。なお、各ＭＯＳトランジスタ４１，４２のボディがそのソースに接続されているのは、トランジスタ動作の安定化のためである。
【０００８】
図８（ａ）は図７で示したｎチャネルＭＯＳトランジスタ４２のデバイス構造を示す一部破断した平面図、図８（ｂ）は図８（ａ）のＸ−Ｘ′線断面図である。図において、このｎチャネルＭＯＳトランジスタ４２はＳＯＩ基板上に形成される。ＳＯＩ基板は、シリコン基板（図示せず）と、その表面に積層されたＳｉＯ埋込酸化層４３およびｐ型シリコン層４４を含む。ｎチャネルＭＯＳトランジスタ４２の素子領域は、ｐ型シリコン層４４が酸化されたＳｉＯ絶縁層４５によって他の素子領域と分離される。
【０００９】
素子領域中央部の上方にゲート酸化膜４６を介してＴ字形のゲート電極４７が形成される。ｐ型シリコン層４４のうちのゲート電極４７で覆われた部分がボディ領域４４ａとなる。また、ゲート電極４７の一方側にｎ＋  型ソース領域４８が形成され、ゲート電極４７の他方側にｎ＋  型ドレイン領域４９が形成される。素子領域の残りの部分にｐ＋  型コンタクト領域５０が形成される。ゲート電極４７は入力ノードＮ４１に接続され、ｎ＋  型ソース領域４８はコンタクトホールＣＨを介してＧＮＤライン７２に接続され、ｎ＋  型ドレイン領域４９はコンタクトホールＣＨを介して出力ノードＮ４２に接続され、ｐ＋  型コンタクト領域５０はコンタクトホールＣＨを介してＧＮＤライン７２に接続される。ｐ型ボディ領域４４ａは、ｐ＋  型コンタクト領域５０およびコンタクトホールＣＨを介してｎ＋  型ソース領域４８と接続される。ｐチャネルＭＯＳトランジスタ４１のデバイス構造は、ｐ型とｎ型が逆になるだけでｎチャネルＭＯＳトランジスタ４２と同様である。
【００１０】
なお、図７および図８で示したＣＭＯＳインバータＥの動作は、図５および図６で示したＣＭＯＳインバータＤと同様であるので説明は省略される。
【００１１】
ところで、このようなＣＭＯＳ論理回路が多数使用されるダイナミックランダムアクセスメモリ（以下ＤＲＡＭと称す）では、近年、高集積化とともに低電源電圧化が進められている。したがって、ＤＲＡＭのＣＭＯＳ論理回路は低電源電圧下でも高速動作できるように、ＣＭＯＳ論理回路を構成するＭＯＳトランジスタのしきい値電圧を下げ駆動力を上げる必要がある。しかし、単純にＭＯＳトランジスタのしきい値を下げ駆動力を上げただけでは、スタンバイ期間におけるＭＯＳトランジスタのチャネル方向に流れるサブスレッショルドリーク電流が大きくなって、スタンバイ電流が大きくなり、いわゆるＩｃｃ２不良の原因となる。
【００１２】
そこで、アクティブ期間ではＭＯＳトランジスタのしきい値が下がって駆動力が上がり、スタンバイ期間ではＭＯＳトランジスタのしきい値が上がってサブスレッショルドリーク電流が小さくなるようなＣＭＯＳインバータＦが提案された。
【００１３】
図９はそのような機能を有する従来のＣＭＯＳインバータＦの構成を示す回路図である。図９を参照して、このＣＭＯＳインバータＦは、入力ノードＮ５１、出力ノードＮ５２、ｐチャネルＭＯＳトランジスタ５１およびｎチャネルＭＯＳトランジスタ５２を含む。このＣＭＯＳインバータＦは、図７および図８で示したＣＭＯＳインバータＥと同様にＳＯＩ基板上に形成される。各ＭＯＳトランジスタ５１，５２がＳｉＯ埋込酸化層４３およびＳｉＯ絶縁層４５によって完全に分離されるというＳＯＩ構造の特徴を生かして、各ＭＯＳトランジスタ５１，５２のボディとゲートが接続される。
【００１４】
なお、ＣＭＯＳインバータＦの他の回路構成は、図７のＣＭＯＳインバータＥと同様である。また、電源電圧Ｖｃｃは１．０Ｖ程度に設定される。
【００１５】
図１０は図９で示したＣＭＯＳインバータＦのｎチャネルＭＯＳトランジスタ５２を含む部分の構造を示す一部破断した平面図である。図１０を参照して、ＳＯＩ基板上に図８のｎチャネルＭＯＳトランジスタ４２と同様の構成のｎチャネルＭＯＳトランジスタ５２が形成され、その上方にアルミ配線５３，５４，５５が形成される。アルミ配線５３（入力ノードＮ５１）はスルーホールＴＨを介してゲート電極４７に接続されるとともに、コンタクトホールＣＨを介してｐ＋  型コンタクト領域５０に接続される。アルミ配線５４（ＧＮＤライン７２）はコンタクトホールＣＨを介してｎ＋  型ソース領域４８に接続され、アルミ配線５５（出力ノードＮ５２）はコンタクトホールＣＨを介してｎ＋  型ドレイン領域４９に接続される。ｐ型ボディ領域４４ａは、ｐ＋  型コンタクト領域５０、コンタクトホールＣＨ、アルミ配線５３およびスルーホールＴＨを介してゲート電極４７に接続される。ＣＭＯＳインバータＥのｐチャネルＭＯＳトランジスタ５２を含む部分も同様である。
【００１６】
次に、図９および図１０で示したＣＭＯＳインバータＦの動作について説明する。入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルに立上がると、他のＣＭＯＳインバータＤ，Ｅと同様、ｐチャネルＭＯＳトランジスタ５１がオフ状態となりｎチャネルＭＯＳトランジスタ５２がオン状態となって出力信号ＯＵＴが「Ｈ」レベルから「Ｌ」レベルに立上がる。
【００１７】
ただし、このときｎチャネルＭＯＳトランジスタ５２のボディがゲートとともに「Ｌ」レベルから「Ｈ」レベルに立上がるので、▲１▼図１１に示すようにｎチャネルＭＯＳトランジスタ５２がバイポーラトランジスタのように動作し、▲２▼ｎチャネルＭＯＳトランジスタ５２のしきい値が下がってｎチャネルＭＯＳトランジスタ５２が通常より早くオン状態になり、▲３▼バックゲート効果がなくなって駆動電流が増加する。したがって、ＣＭＯＳインバータＦは他のＣＭＯＳインバータＤ，Ｅよりも大きな駆動力で高速に動作する。なお、このときｐチャネルＭＯＳトランジスタ５１のゲートおよびボディはともに「Ｈ」レベルとなるので、ｐチャネルＭＯＳトランジスタ５１は通常のしきい値を持つＭＯＳトランジスタとしてオフ状態となる。
【００１８】
逆に、入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルに立下がると、他のＣＭＯＳインバータＤ，Ｅと同様、ｐチャネルＭＯＳトランジスタ５１がオン状態となりｎチャネルＭＯＳトランジスタ５２がオフ状態となって出力信号ＯＵＴが「Ｌ」レベルから「Ｈ」レベルに立上がる。
【００１９】
ただし、このときｐチャネルＭＯＳトランジスタ５１のボディがゲートとともに「Ｈ」レベルから「Ｌ」レベルに立下がるので、▲１▼図１２に示すようにｐチャネルＭＯＳトランジスタ５１がバイポーラトランジスタのように動作し、▲２▼ｐチャネルＭＯＳトランジスタ５１のしきい値が下がってｐチャネルＭＯＳトランジスタ５１が通常より早くオン状態になり、▲３▼バックゲート効果がなくなって駆動電流が増加する。したがって、ＣＭＯＳインバータＦは他のＣＭＯＳインバータＤ，Ｅよりも大きな駆動力で高速に動作する。なお、このときｎチャネルＭＯＳトランジスタ５２のゲートおよびボディはともに「Ｌ」レベルとなるので、ｎチャネルＭＯＳトランジスタ５２は通常のしきい値を持つＭＯＳトランジスタとしてオフ状態となる。
【００２０】
なお、図１３に示すように、ＣＭＯＳインバータＦを複数段（図では３段）接続し、各ＣＭＯＳインバータＦのＭＯＳトランジスタのサイズを順次大きくすることにより、駆動力が大きなＣＭＯＳドライバＧを構成できる。
【００２１】
【発明が解決しようとする課題】
しかし、図９ないし図１２で示したＣＭＯＳインバータＦには大きな欠点が存在する。
【００２２】
図１４（ａ）は入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルに立上がった瞬間にｎチャネルＭＯＳトランジスタ５２に流れる電流を模式的に示す図である。このときｎチャネルＭＯＳトランジスタ５２のゲート電極４７とボディ領域４４ａには電源レベルＶｃｃが与えられ、そのソース領域４８は接地レベルＧＮＤに固定され、そのドレイン領域４９には出力ノードＮ５２の電源レベルＶｃｃが与えられている。
【００２３】
入力信号ＩＮが「Ｌ」レベルから「Ｈ」レベルに立上がる過程において入力信号ＩＮのレベルがボディ領域４４ａおよびソース領域４８で構成されるｐｎ接合のビルトインポテンシャル（たとえば０．６Ｖ）だけ接地レベルＧＮＤよりも高くなると、そのｐｎ接合がオン状態となり入力ノードＮ５１→ボディ領域４４ａ→ソース領域４８→ＧＮＤライン７２の経路で電流が流れ始める。また、同時にボディ領域４４ａにチャネルが形成され、出力ノードＮ５２→ドレイン領域４９→ボディ領域４４ａ→ソース領域４８→ＧＮＤライン７２の経路で電流が流れる。これにより、出力ノードＮ５２のレベルは接地レベルＧＮＤに下降する。
【００２４】
このとき、図１４（ｂ）に示すように、ボディ領域４４ａおよびソース領域４８で構成されるｐｎ接合とボディ領域４４ａおよびドレイン領域４９で構成されるｐｎ接合の両方が順方向になり、入力ノードＮ５１からＧＮＤライン７２および出力ノードＮ５２の両方に貫通電流が流れる。また、入力ノードＮ５１からの電流供給能力が低い場合は、入力ノードＮ５１の論理が破壊されてしまう。
【００２５】
同様に、図１５（ａ）は入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルに立下がった瞬間にｐチャネルＭＯＳトランジスタ５１に流れる電流を模式的に示す図である。このときｐチャネルＭＯＳトランジスタ５１のゲート電極４７′とボディ領域４４ａ′には接地レベルＧＮＤが与えられ、そのソース領域４８′は電源レベルＶｃｃに固定され、そのドレイン領域４９′には出力ノードＮ５２の接地レベルＧＮＤが与えられている。
【００２６】
入力信号ＩＮが「Ｈ」レベルから「Ｌ」レベルに立下がる過程において、入力信号ＩＮのレベルがソース領域４８′およびボディ領域４４ａ′で構成されるｐｎ接合のビルトインポテンシャルだけ電源レベルＶｃｃよりも低くなるとそのｐｎ接合がオン状態となり、Ｖｃｃライン７２→ソース領域４８′→ボディ領域４４ａ′→入力ノードＮ５１の経路で電流が流れ始める。また、同時にボディ領域４４ａ′にチャネルが形成され、Ｖｃｃライン７１→ソース領域４８′→ボディ領域４４ａ′→ドレイン領域４９′→出力ノードＮ５２の経路で電流が流れる。これにより、出力ノードＮ５２のレベルは電源レベルＶｃｃに上昇する。
【００２７】
このとき、図１５（ｂ）に示すように、ソース領域４８′およびボディ領域４４ａ′で構成されるｐｎ接合とドレイン領域４９′およびボディ領域４４ａ′で構成されるｐｎ接合の両方が順方向になり、Ｖｃｃライン７１および出力ノードＮ５２の両方から入力ノードＮ５１に貫通電流が流れ続ける。また、入力ノードＮ５１からの電流排出能力が低い場合は、入力ノードＮ５１の論理が破壊されてしまう。
【００２８】
つまり、従来のＣＭＯＳインバータＦには、スタンバイ期間およびアクティブ期間の両方で貫通電流が流れ続けるという欠点があった。
【００２９】
１６ＭビットクラスのＤＲＡＭでは、アクティブ期間の動作電流は数百ｍＡであるのでそのような貫通電流は無視できる範囲にあるが、スタンバイ期間の電流Ｉｃｃ２は数十〜数百μＡ程度であるのでそのような貫通電流は無視できる範囲を超えてしまう。
【００３０】
それゆえに、この発明の主たる目的は、低い電源電圧で高速動作が可能で、かつ貫通電流が小さなＣＭＯＳ論理回路を提供することである。
【００３１】
【課題を解決するための手段】
この発明の第１のＣＭＯＳ論理回路は、ＳＯＩ基板上に形成され、各々が、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域と、そのボディ領域の上方に位置するゲート電極とを有する複数のＭＯＳトランジスタを含むＣＭＯＳ論理回路において、前記複数のＭＯＳトランジスタのうちのアクティブ期間に充放電動作をするＭＯＳトランジスタのボディ領域がそのゲート電極に接続され、それ以外のＭＯＳトランジスタのボディ領域がそのソース領域に接続されることを特徴としている。
【００３２】
また、前記アクティブ期間に充放電操作をするＭＯＳトランジスタのゲート電極には前記アクティブ期間のうちの初期の所定の期間のみ活性化電位が与えられ、該ＭＯＳトランジスタは該所定の期間のみ充放電動作をすることとしてもよい。
【００３３】
また、前記ＣＭＯＳ論理回路を駆動するための電源電圧は前記ＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャル以下であることとしてもよい。
【００３４】
また、この発明の第２のＣＭＯＳ論理回路は、ＳＯＩ基板上に形成され、入力端子および出力端子と、各々が、ソース領域と、ドレイン領域と、そのソース領域およびドレイン領域間に位置するボディ領域と、そのボディ領域の上方に位置するゲート電極とを有する複数のＭＯＳトランジスタとを含むＣＭＯＳ論理回路において、そのゲート電極とそのボディ領域がともに前記入力端子に接続され、そのソース領域が第１の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第１の導電形式の第１のＭＯＳトランジスタと、そのゲート電極が前記入力端子に接続され、そのソース領域とそのボディ領域がともに第２の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第２の導電形式の第２のＭＯＳトランジスタとを含み、スタンバイ期間には前記入力端子に第１の電位が与えられ、アクティブ期間には前記入力端子に第２の電位が与えられることを特徴としている。
【００３５】
また、この発明の第３のＣＭＯＳ論理回路は、ＳＯＩ基板上に形成されたＣＭＯＳ論理回路において、そのゲート電極とそのボディ領域がともに入力端子に接続され、そのソース領域が第１の電位のラインに接続され、そのドレイン領域が中間ノードに接続される第１の導電形式の第１のＭＯＳトランジスタと、そのゲート電極が前記入力端子に接続され、そのソース領域とそのボディ領域がともに第２の電位のラインに接続され、そのドレイン領域が前記中間ノードに接続される第２の導電形式の第２のＭＯＳトランジスタと、そのゲート領域が前記中間ノードに接続され、そのソース領域とそのボディ領域がともに第１の電位のラインに接続され、そのドレイン領域が出力端子に接続される第１の導電形式の第３のＭＯＳトランジスタと、そのゲート電極とそのボディ領域がともに前記第３のＭＯＳトランジスタのゲート電極に接続され、そのソース領域が第２の電位のラインに接続され、そのドレイン領域が前記出力端子に接続される第２の導電形式の第４のＭＯＳトランジスタとを含み、スタンバイ期間には前記入力端子に第１の電位が与えられ、アクティブ期間には前記入力端子に第２の電位が与えられることを特徴としている。
【００３７】
また、第１の電位と第２の電位との電位差が前記ＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャル以下であることとしてもよい。
【００３８】
【作用】
この発明の第１のＣＭＯＳ論理回路にあっては、アクティブ期間に充放電動作するＭＯＳトランジスタのボディのみがそのゲートに接続され、それ以外のＭＯＳトランジスタのボディはそのソースに接続される。したがって、アクティブ期間以外のスタンバイ期間に貫通電流が流れることを防止することができ、全期間で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【００３９】
また、アクティブ期間に充放電動作をするＭＯＳトランジスタのゲート電極にはアクティブ期間のうちの初期の所定の期間のみ活性化電位が与えられることとすれば、その所定の期間以外の期間に貫通電流が流れることを防止することができ、貫通電流をさらに低減化することができる。
【００４０】
また、電源電圧がＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャル以下であることとすれば、ｐｎ接合がオン状態になることを防止することができ貫通電流を完全になくすことができる。
【００４１】
また、この発明の第２のＣＭＯＳ論理回路にあっては、アクティブ期間に充放電動作をする第１のＭＯＳトランジスタのボディがそのゲートに接続され、スタンバイ期間に充放電動作をする第２のＭＯＳトランジスタのボディはそのソースに接続される。したがって、スタンバイ期間に貫通電流が流れることを防止することができ、アクティブ期間とスタンバイ期間の両方で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【００４２】
また、この発明の第３のＣＭＯＳ論理回路にあっては、アクティブ期間に充放電動作をする第１および第４のＭＯＳトランジスタのボディがそのゲートに接続され、スタンバイ期間に充放電動作をする第２および第３のＭＯＳトランジスタのボディはそのソースに接続される。したがって、スタンバイ期間に貫通電流が流れることを防止することができ、アクティブ期間とスタンバイ期間の両方で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【００４３】
また、第１の電位と第２の電位との電位差がＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャル以下であることとすれば、ｐｎ接合がオン状態になることを防止することができ、貫通電流を完全になくすことができる。
【００４４】
【実施例】
［実施例１］
図１は、この発明の実施例１によるＳＯＩ構造を持つＣＭＯＳインバータＡの構成を示す回路図である。図１を参照して、このＣＭＯＳインバータＡは、入力ノードＮ１、出力ノードＮ２、ｐチャネルＭＯＳトランジスタ１およびｎチャネルＭＯＳトランジスタ２を含む。ｐチャネルＭＯＳトランジスタ１のゲートおよびボディはともに入力ノードＮ１に接続され、そのソースはＶｃｃライン７１に接続され、そのドレインは出力ノードＮ２に接続される。ｎチャネルＭＯＳトランジスタ２のゲートは入力ノードＮ１に接続され、そのソースおよびボディはＧＮＤライン７２に接続され、そのドレインは出力ノードＮ２に接続される。スタンバイ期間では入力信号ＩＮが「Ｈ」レベルに設定され、アクティブ期間では入力信号ＩＮは「Ｌ」レベルに設定される。
【００４５】
このＣＭＯＳインバータＡが従来のＣＭＯＳインバータＦと異なる点は、▲１▼スタンバイ期間およびアクティブ期間における入力信号ＩＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに決定されている点と、▲２▼スタンバイ期間に出力ノードＮ２を接地レベルＧＮＤに固定するためのｎチャネルＭＯＳトランジスタ２のボディが通常のｎチャネルＭＯＳトランジスタと同様にそのソースに接続されている点である。アクティブ期間に出力ノードＮ２を電源レベルＶｃｃにプルアップするためのｐチャネルＭＯＳトランジスタ１のボディはそのゲートに接続され、駆動力の増幅が図られている。
【００４６】
この実施例においては、アクティブ期間になって入力信号ＩＮが「Ｌ」レベルに変化すると、そのゲートおよびボディがともに「Ｌ」レベルとなり駆動力が大きくなったｐチャネルＭＯＳトランジスタ１が出力ノードＮ２を電源レベルＶｃｃにプルアップするため、反転動作の高速化および駆動力の向上が図られる。
【００４７】
また、スタンバイ期間になって入力信号ＩＮが「Ｈ」レベルに変化すると、ｐチャネルＭＯＳトランジスタ１のボディが電源レベルＶｃｃに固定されｐチャネルＭＯＳトランジスタ１は通常のｐチャネルＭＯＳトランジスタとして動作する。また、ｎチャネルＭＯＳトランジスタ２は、元々そのボディが接地レベルＧＮＤに固定された通常のｎチャネルＭＯＳトランジスタである。したがって、スタンバイ期間においては、ＭＯＳトランジスタ１，２に含まれるｐｎ接合がオン状態になって貫通電流が流れることはない。
【００４８】
［実施例２］
図２は、この発明の実施例２によるＳＯＩ構造を持つＣＭＯＳドライバＢの構成を示す回路図である。図２を参照して、このＣＭＯＳドライバＢは、入力ノードＮ３、接続ノードＮ４，Ｎ５、出力ノードＮ６、ｐチャネルＭＯＳトランジスタ３，５，７およびｎチャネルＭＯＳトランジスタ４，６，８を含む。ＭＯＳトランジスタ３と４、５と６、７と８は、それぞれＶｃｃライン７１とＧＮＤライン７２の間に直列接続される。ＭＯＳトランジスタ３と４のゲート、ＭＯＳトランジスタ５と６のゲート、ＭＯＳトランジスタ７と８のゲート、ＭＯＳトランジスタ７と８のドレインは、それぞれノードＮ３，Ｎ４，Ｎ５，Ｎ６に接続される。ＭＯＳトランジスタ３，６，７のボディは各々のソースに接続される。ＭＯＳトランジスタ４，５，８のボディは各々のゲートに接続される。スタンバイ期間では入力信号ＩＮは「Ｌ」レベルに設定され、アクティブ期間では入力信号ＩＮは「Ｈ」レベルに設定される。
【００４９】
このＣＭＯＳドライバＢが従来のＣＭＯＳドライバＧと異なる点は、▲１▼スタンバイ期間およびアクティブ期間における入力信号ＩＮがそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに決定されている点と、▲２▼スタンバイ期間にノードＮ４，Ｎ６を電源レベルＶｃｃに固定するためのｐチャネルＭＯＳトランジスタ３，７のボディがそのソースに接続され、かつ、ノードＮ４を接地レベルＧＮＤに固定するためのｎチャネルＭＯＳトランジスタのボディがそのソースに接続されている点である。アクティブ期間にノードＮ４，Ｎ６を接地レベルＧＮＤにプルダウンするためのｎチャネルＭＯＳトランジスタ４，８のボディと、ノードＮ５を電源レベルＶｃｃにプルアップするためのｐチャネルＭＯＳトランジスタ５のボディは各々のゲートに接続され、駆動力の増加が図られている。
【００５０】
この実施例においては、アクティブ期間になって入力信号ＩＮが「Ｈ」レベルに変化すると、次段のノードＮ４，Ｎ５，Ｎ６をプルダウンまたはプルアップするためのＭＯＳトランジスタ４，５，８のボディのレベルがゲートとともに変化する。このためＭＯＳトランジスタ４，５，８のしきい値が下がりＭＯＳトランジスタ４，５，８がバイポーラ的な動作をすることとなり、反転動作の高速化および駆動力の向上が図られる。
【００５１】
また、スタンバイ期間になって入力信号ＩＮが「Ｌ」レベルに変化すると、ｎチャネルＭＯＳトランジスタ４，８のボディは接地レベルＧＮＤに固定されｐチャネルＭＯＳトランジスタ５のボディは電源レベルＶｃｃに固定され、ＭＯＳトランジスタ４，５，８は通常のＭＯＳトランジスタとして動作する。また、ｐチャネルＭＯＳトランジスタ３，７およびｎチャネルＭＯＳトランジスタ６は、元々そのボディが電源レベルＶｃｃまたは接地レベルＧＮＤに固定された通常のＭＯＳトランジスタである。したがって、スタンバイ期間においては、ＭＯＳトランジスタ３〜８に含まれるｐｎ接合がオン状態になって貫通電流が流れることがない。
【００５２】
［実施例３］
図３は、この発明の実施例３によるＳＯＩ構造を持つＣＭＯＳドライバＣの構成を示す回路図、図４はその動作を示すタイムチャートである。図３を参照して、このＣＭＯＳドライバＣは、入力ノードＮ７、反転入力ノードＮ８、制御ノードＮ９、出力ノードＮ１０、ＮＡＮＤゲート９、ｐチャネルＭＯＳトランジスタ１０およびｎチャネルＭＯＳトランジスタ１１を含む。入力ノードＮ７には入力信号ＩＮが入力され、反転入力ノードＮ８には入力信号ＩＮの反転信号／ＩＮが入力され、制御ノードＮ９にはドライバ活性化信号φが入力される。出力ノードＮ１０から出力信号ＯＵＴが出力される。
【００５３】
ＮＡＮＤゲート９は入力信号ＩＮとドライバ活性化信号φを受ける。ｐチャネルＭＯＳトランジスタ１０のゲートおよびボディはＮＡＮＤゲート９の出力を受け、そのソースはＶｃｃライン７１に接続され、そのドレインは出力ノードＮ１０に接続される。ｎチャネルＭＯＳトランジスタ１１のゲートは入力信号ＩＮの反転信号／ＩＮを受け、そのソースはＧＮＤライン７２に接続され、そのドレインは出力ノードＮ１０に接続される。出力ノードＮ１０には容量性負荷ＣＬが接続される。
【００５４】
スタンバイ期間では入力信号ＩＮが「Ｌ」レベルに設定され、アクティブ期間では入力信号ＩＮは「Ｈ」レベルに設定される。ドライバ活性化信号φは、スタンバイ期間からアクティブ期間に切換わるときの前後の所定の期間のみ「Ｈ」レベルとなり、他の期間では「Ｌ」レベルとなる。
【００５５】
この実施例においては、アクティブ期間になって入力信号ＩＮが「Ｈ」レベルに変化し、かつドライバ活性化信号φが「Ｈ」レベルに変化すると、ＮＡＮＤゲート９が「Ｌ」レベルを出力する。ＮＡＮＤゲート９の出力が「Ｌ」レベルになると、ｐチャネルＭＯＳトランジスタ１０がオン状態となり、出力ノードＮ１０を「Ｈ」レベルにプルアップする。このときｐチャネルＭＯＳトランジスタ１０のボディがゲートとともに「Ｌ」レベルとなるので、ｐチャネルＭＯＳトランジスタ１０のしきい値が下がりｐチャネルＭＯＳトランジスタ１０がバイポーラ的に動作する。これにより、反転動作の高速化および駆動力の向上が図られる。
【００５６】
しかし、ｐチャネルＭＯＳトランジスタ１０のゲートを接地レベルＧＮＤにした状態では、図１５で説明したように、Ｖｃｃライン７１→ソース→ボディ→ゲートの経路で貫通電流が流れ続ける。
【００５７】
そこで、この実施例では、アクティブ期間になってから所定の期間が経過した後にドライバ活性化信号φを非活性化レベルである「Ｌ」レベルに立下げて、ｐチャネルＭＯＳトランジスタ１０とｎチャネルＭＯＳトランジスタ１１の両方をオフ状態にし、出力ノードＮ１０をフローティング状態の「Ｈ」レベルに保つ。
【００５８】
この状態では、ＭＯＳトランジスタ１０，１１のボディは電源レベルＶｃｃまたは接地レベルＧＮＤに固定され、ＭＯＳトランジスタ１０，１１は通常のＭＯＳトランジスタとして動作する。したがって、ＭＯＳトランジスタ１０，１１に含まれるｐｎ接合が順方向になって貫通電流が流れることがない。
【００５９】
また、スタンバイ期間になって入力信号ＩＮが「Ｌ」レベルに変化すると、ｎチャネルＭＯＳトランジスタ１１がオン状態となり出力ノードＮ１０を「Ｌ」レベルにプルダウンする。ｎチャネルＭＯＳトランジスタ１１は、元々そのボディが接地レベルＧＮＤに固定された通常のｎチャネルＭＯＳトランジスタである。また、このときｐチャネルＭＯＳトランジスタ１０は、そのボディが電源レベルＶｃｃに固定され通常のｐチャネルＭＯＳトランジスタとして動作する。したがって、スタンバイ期間においては、ＭＯＳトランジスタ１０，１１に含まれるｐｎ接合がオン状態となって貫通電流が流れることがない。
【００６０】
［実施例４］
この実施例のＳＯＩ構造を持つＣＭＯＳ論理回路では、電源電圧ＶｃｃがＣＭＯＳ論理回路を構成するＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャルＶｂｉ以下に設定される。ｐｎ接合のビルトインポテンシャルＶｂｉは、不純物の濃度によって異なるが、通常は０．６〜０．８Ｖ程度である。たとえばｐｎ接合のビルトインポテンシャルＶｂｉが０．６Ｖのときは電源電圧Ｖｃｃが０．５Ｖに設定される。
【００６１】
この実施例においては、電源電圧ＶｃｃがＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャルＶｂｉ以下に設定されるので、ｐｎ接合がオン状態になって貫通電流が流れることがない。
【００６２】
【発明の効果】
以上のように、この発明の第１のＣＭＯＳ論理回路にあっては、アクティブ期間に充放電動作をするＭＯＳトランジスタのボディのみがそのゲートに接続され、それ以外のＭＯＳトランジスタのボディはそのソースに接続される。したがって、アクティブ期間以外のスタンバイ期間に貫通電流が流れることを防止することができ、全期間で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【００６３】
また、アクティブ期間に充放電動作をするＭＯＳトランジスタのゲート電極にはアクティブ期間のうちの初期の所定の期間のみ活性化電位が与えられることとすれば、その所定の期間以外の期間に貫通電流が流れることを防止することができ、貫通電流をさらに低減化することができる。
【００６４】
また、電源電圧がＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャル以下であることとすれば、ｐｎ接合がオン状態になることを防止することができ貫通電流を完全になくすことができる。
【００６５】
また、この発明の第２のＣＭＯＳ論理回路にあっては、アクティブ期間に充放電動作をする第１のＭＯＳトランジスタのボディがそのゲートに接続され、スタンバイ期間に充放電動作をする第２のＭＯＳトランジスタのボディはそのソースに接続される。したがって、スタンバイ期間に貫通電流が流れることを防止することができ、アクティブ期間とスタンバイ期間の両方で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【００６６】
また、この発明の第３のＣＭＯＳ論理回路にあっては、アクティブ期間に充放電動作をする第１および第４のＭＯＳトランジスタのボディがそのゲートに接続され、スタンバイ期間に充放電動作をする第２および第３のＭＯＳトランジスタのボディはそのソースに接続される。したがって、スタンバイ期間に貫通電流が流れることを防止することができ、アクティブ期間とスタンバイ期間の両方で貫通電流が流れていた従来に比べ貫通電流の低減化を図ることができる。
【００６７】
また、第１の電位と第２の電位との電位差がＭＯＳトランジスタに含まれるｐｎ接合のビルトインポテンシャル以下であることとすれば、ｐｎ接合がオン状態になることを防止することができ、貫通電流を完全になくすことができる。
【図面の簡単な説明】
【図１】この発明の実施例１によるＳＯＩ構造を持つＣＭＯＳインバータＡの構成を示す回路図である。
【図２】この発明の実施例２によるＳＯＩ構造を持つＣＭＯＳドライバＢの構成を示す回路図である。
【図３】この発明の実施例３によるＳＯＩ構造を持つＣＭＯＳドライバＣの構成を示す回路図である。
【図４】図３に示したＳＯＩ構造を持つＣＭＯＳドライバＣの動作を示すタイムチャートである。
【図５】通常のシリコン基板上に形成された従来のＣＭＯＳインバータＤの構成を示す回路図である。
【図６】図５に示したＣＭＯＳインバータＤのｎチャネルＭＯＳトランジスタのデバイス構造を示す一部破断した断面図である。
【図７】ＳＯＩ基板上に形成された従来のＣＭＯＳインバータＥの構成を示す回路図である。
【図８】（ａ）は図７に示したＣＭＯＳインバータＥのｎチャネルＭＯＳトランジスタのデバイス構造を示す一部破断した平面図、（ｂ）は（ａ）のＸ−Ｘ′線断面図である。
【図９】ＳＯＩ基板上に形成された従来の他のＣＭＯＳインバータＦの構成を示す回路図である。
【図１０】図９に示したＣＭＯＳインバータＦのｎチャネルＭＯＳトランジスタを含む部分の構造を示す一部破断した平面図である。
【図１１】図９に示したＣＭＯＳインバータＦの動作を説明するための回路図である。
【図１２】図９に示したＣＭＯＳインバータＦの他の動作を示すための回路図である。
【図１３】ＳＯＩ基板上に形成された従来のＣＭＯＳドライバＧの構成を示す回路図である。
【図１４】図９に示したＣＭＯＳインバータＦの問題点を説明するための図であって、ｎチャネルＭＯＳトランジスタに流れる電流を模式的に示す図である。
【図１５】図９に示したＣＭＯＳインバータＦの問題点を説明するための図であって、ｐチャネルＭＯＳトランジスタに流れる電流を模式的に示す図である。
【符号の説明】
１，３，５，７，１０，３１，４１，５１  ｐチャネルＭＯＳトランジスタ、２，４，６，８，１１，３２，４２，５２  ｎチャネルＭＯＳトランジスタ、９ＮＡＮＤゲート、３３  ウェル層、３４  ＬＯＣＯＳ酸化膜、３５  ゲート酸化膜、３６，４７  ゲート電極、３７，４８  ソース領域、３８，４９  ドレイン領域、４３  埋込酸化層、４４  シリコン層、４４ａ  ボディ領域、４５  絶縁層、５０  コンタクト領域、５３〜５５  アルミ配線、７１  Ｖｃｃライン、７２  ＧＮＤライン、７３  Ｖｂｂライン、Ｎ１，Ｎ３，Ｎ７，Ｎ３１，Ｎ４１，Ｎ５１  入力ノード、Ｎ２，Ｎ６，Ｎ１０，Ｎ３２，Ｎ４２，Ｎ５２  出力ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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