(57)【特許請求の範囲】
【請求項１】
半導体基板上に、第１の領域と、第２の領域と、上記第１の領域および上記第２の領域に挟まれて位置する第３の領域とを構成し、上記第１の領域に第１の素子を形成し、上記第２の領域に第２の素子を形成し、上記第３の領域に上記第１の素子および上記第２の素子を接続する配線を形成し、かつ上記第１の素子の形成工程と上記第２の素子の形成工程とは少なくとも一部異なる半導体装置の製造方法において、
上記半導体基板上に上記第１の素子および上記第２の素子を形成するための半導体層を積層する工程と、上記第１の領域を加工して上記第１の素子を形成する工程と、上記第２の領域を加工して上記第２の素子を形成する工程と、前記第１および第２の素子を形成した後に、上記第３の領域の上記半導体層を上記半導体基板に対して選択的に除去する工程と、上記半導体層が除去された上記第３の領域を通り上記第１の素子と上記第２の素子とを接続する配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は製造工程の異なる複数の素子が同一の半導体基板上に集積された半導体装置の製造方法に関するものである。
【０００２】
【従来技術】
異なる機能を有する複数の素子を同一半導体基板上に形成した集積回路、その中でも特に光素子と電子素子を同一半導体基板上に集積したいわゆる光電子集積回路は高性能で小型化、低コスト化が可能であるという利点を有している。ところが、異なる機能の素子同士ではその構造および製造工程が異なる。
【０００３】
図２は従来の技術による半導体装置の製造方法を示す模式図である。図２（Ａ）に示すように、まず初めに、半導体基板４ａ上に受光素子層２ａおよび電子素子層３ａからなる半導体層１ａを積層する。その後、図２（Ｂ）に示すように、半導体層１ａの第１の領域をエッチングにより加工して受光素子１２ａを形成する。この時、第１の領域以外の部分は誘電体あるいはフォトレジストからなるマスク９ａで被っておく。続いて図２（Ｃ）に示すように半導体層１ａの第２の領域をエッチングにより加工して電子素子１３ａを形成する。この時第１の領域は誘電体あるいはフォトレジストからなるマスク９ｂで被っておく。最後に図２（Ｄ）に示すように両素子を接続するための配線１０ａを形成する。ここで、受光素子１２ａを形成する際、受光素子１２ａを周囲から電気的に絶縁するために、周囲の半導体基板４ａを露出させるようにエッチングする必要がある。また電子素子１３ａを形成する際にも同様にその周囲をエッチングするため、結果的に図２（Ｃ）に示したように、両素子間の段差部１１においては２回のエッチングによって半導体基板４ａが深く削られ、急峻な段差が生じて、この領域で配線１０ａが断線するという問題が生じていた。
【０００４】
この問題を回避するための一つの方法として、図３に示すように、あらかじめ段差のついた半導体基板４ａ上に付加結晶２ｂを成長させ、段差を低減する方法もとられていた（Ｓ．Ｍｉｕｒａ  ｅｔ  ａｌ．，Ｅｒｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ  ２４巻、３９４頁、１９８８年）。
【０００５】
【発明が解決しようとする課題】
しかし、このような従来の半導体装置の製造方法においては、段差を有する半導体基板４ａの上に高品質な付加結晶２ｂや配線１０ａを成長させることが困難であり、その結果半導体基板４ａ上の素子性能が劣化し、配線１０ａが断線するという問題点があった。
【０００６】
本発明は上述の課題を解決するためになされたもので、配線の断線および素子性能劣化を解決した半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この目的を達成するため、本発明においては、半導体基板上に第１の領域と、第２の領域と、上記第１の領域および上記第２の領域に挟まれて位置する第３の領域とを構成し、上記第１の領域に第１の素子を形成し、上記第２の領域に第２の素子を形成し、かつ上記第３の領域に、上記第１の素子と上記第２の素子とを接続する配線を形成し、かつ上記第１の素子の形成工程と上記第２の素子の形成工程とは少なくとも一部異なる半導体装置の製造方法において、上記半導体基板上に上記第１の素子および上記第２の素子を形成するための半導体層を積層する工程と、上記第１の領域を加工して上記第１の素子を形成する工程と、上記第２の領域を加工して上記第２の素子を形成する工程と、前記第１および第２の素子を形成した後に、上記第３の領域の上記半導体層を上記半導体基板に対して選択的に除去する工程と、上記半導体層が除去された上記第３の領域を通り上記第１の素子と上記第２の素子とを接続する配線を形成する工程とを用いて製造する。
【０００８】
【発明の実施の形態】
図１（Ａ）〜（Ｆ）は本発明に係る半導体装置の製造方法の実施の形態を示す模式図である。半導体装置として受信用光電子集積回路を取り上げている。図１（Ａ）に示すように、半絶縁性ＩｎＰからなる半導体基板４上にｎ型ＩｎＡＩＡｓＰ混晶及びｎ型ＩｎＧａＡｓＰ混晶からなる厚さ０．３μｍの電子素子層３と、ｎ型ＩｎＧａＡｓＰ混晶２−３、ノンドーブＩｎＧａＡｓＰ混晶２−２、およびｐ型ＩｎＧａＡｓＰ混晶２−１からなる厚さ３．０μｍの受光素子層２とを、順番に連続して成長させ、受光素子層２と電子素子層３とからなる半導体層１を形成している。第１の領域、第２の領域、第３の領域はそれぞれ、第１の素子である受光素子１２の形成領域、第２の素子である電子素子１３の形成領域、上記素子１２、１３の中間で配線形成領域である。各素子の製造は以下の工程で行う。
【０００９】
▲１▼先ず、図１（Ａ）に示すように、第１の領域をドライエッチングによって加工し、幅６μｍ、長さ１０μｍのメサを形成する。ここでメサの周囲はｎ型電極６形成用のｎ型ＩｎＧａＡｓＰ混晶２−３の一部を残して半導体基板４を露出させ、周辺との電気的絶縁をとっている。しかる後メサ上部および下部にそれぞれｐ型電極５およびｎ型電極６を形成する。
【００１０】
▲２▼次に、図１（Ｂ）に示すように、第２の領域の一部の受光素子層２をウエットエッチングによって除去した後、電子素子１３を島状に形成する。ここで電子素子１３の周囲は半導体基板４を露出させ、周辺との電気的絶縁をとっている。しかる後、島上部にｎ型電極７、８を形成する。
【００１１】
▲３▼次に、図１（Ｃ）に示すように、第１の領域の一部と第２の領域の一部を被い、第３の領域のみを露出させるようにフォトレジストマスク９を形成する。
【００１２】
▲４▼更に、図１（Ｄ）に示すように、第３の領域を、ＩｎＰに対してはエッチングが行われず、ＩｎＧａＡｓＰ混晶に対してエッチングが行われるような硫酸系エッチング液でエッチングする。ここで第３の領域の受光素子層２および電子素子層３が除去されるため第３の領域は平坦化される。
【００１３】
▲５▼最後に、図１（Ｅ）に示すように、第３の領域を横切り、第１の領域の受光素子と第２の領域の電子素子を接続する配線１０を形成する。
【００１４】
上述の説明の様に、半導体基板４上に積層した半導体層１を用いて製造工程の異なる複数の素子をそれぞれ個別に形成する際、各素子間の領域の一部（第３の領域）に半導体層１を残し、その後、半導体層１を除去してそこに配線１０を形成することにより、従来の技術の様に、各素子の製造工程のたびごとに各素子間の領域がエッチングされることがなく、各素子間の領域に急峻な段差が生じないという効果が得られる。また、複数の素子をそれぞれ個別に形成するという手段は、それぞれの素子に応じて最適な作製プロセスを用いる事が可能となり、それぞれの素子の性能を劣化させる事なく高性能の集積回路を実現する事が可能となる。また、各素子間の領域の半導体層１を除去してそこに配線１０を形成するという手段は段差部での断線を防ぐことが可能となる。
【００１５】
本実施の形態においては光電子集積回路として受信用光電子集積回路の例を示したが、これを送信用光電子集積回路としても同じ効果がある。また、光素子の作製にドライエッチングを用いた例を示したが、これをウエットエッチングのみで作製しても同じ効果がある。
【００１６】
【発明の効果】
以上説明したように、本発明に係る半導体装置の製造方法においては、集積回路内の構造および機能の異なる複数の素子を、各素子に最適なプロセスで形成することが可能となり、各素子が本来有する性能を十分に引き出し、きわめて高性能な集積回路を実現できるという利点がある。また、各素子間の段差部での断線を防ぐことが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の実施の形態を示す模式図である。
【図２】従来の技術による半導体装置の製造方法を説明する模式図である。
【図３】従来の技術を説明する模式図である。
【符号の説明】
１、１ａ…半導体層
２、２ａ…受光素子層
２ｂ  ……付加結晶
２−１……ｐ型ＩｎＧａＡｓＰ混晶
２−２……ノンドーブＩｎＧａＡｓＰ混晶
２−３……ｎ型ＩｎＧａＡｓＰ混晶
３、３ａ…電子素子層
４、４ａ…半導体基板
５    ……ｐ型電極
６    ……ｎ型電極
７、８……ｎ型電極
９    ……フォトレジストマスク
９ａ、９ｂ…マスク
１０、１０ａ…配線
１１    ………段差部
１２、１２ａ…受光素子
１３、１３ａ…電子素子
【図１】
0003558797.tif 000002
【図２】
0003558797.tif 000003
【図３】
0003558797.tif 000004