(57)【特許請求の範囲】
【請求項１】
演算増幅器と、
ＭＯＳトランジスタからなる複数個のスイッチ手段と、
複数個のキャパシタとにより構成されるスイッチトキャパシタフィルタにおいて、前記複数個のキャパシタは、
Ｎ型半導体基板内に形成され、ＰＮ分離によって電気的に絶縁されたＰ型ウェル層である半導体層と、
前記Ｐ型ウェル層である半導体層上に第１絶縁膜を介して形成された第１ポリシリコン電極と、
前記第１ポリシリコン電極上に第２絶縁膜を介して形成されるとともに前記第１電極との間で２層ポリシリコンキャパシタを構成する第２ポリシリコン電極とを備え、前記第１ポリシリコン電極と前記Ｐ型ウェル層である半導体層とを電気的に接続してあることを特徴とするスイッチトキャパシタフィルタ。
【請求項２】
演算増幅器と、
ＭＯＳトランジスタからなる複数個のスイッチ手段と、
複数個のキャパシタとにより構成されるスイッチトキャパシタフィルタにおいて、前記複数個のキャパシタは、
Ｐ型半導体基板内に形成され、ＰＮ分離によって電気的に絶縁されたＮ型ウェル層である半導体層と、
前記Ｎ型ウェル層である半導体層上に第１絶縁膜を介して形成された第１ポリシリコン電極と、
前記第１ポリシリコン電極上に第２絶縁膜を介して形成されるとともに前記第１電極との間で２層ポリシリコンキャパシタを構成する第２ポリシリコン電極とを備え、前記第１ポリシリコン電極と前記Ｎ型ウェル層である半導体層とを電気的に接続してあることを特徴とするスイッチトキャパシタフィルタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はスイッチトキャパシタフィルタに関するものである。
【０００２】
【従来の技術】
図６（ａ）に２層ポリシリコンキャパシタの断面構造図を図６（ｂ）に該回路図を示す。
図６（ａ），図６（ｂ）において、１６はＮ型シリコン基板、１２はウェルを形成するＰ型半導体層、１５はＰ型半導体層１２の電気的接続をとるためのＰ型拡散層であり、Ｐ型半導体層１２上に第１絶縁膜１４を介して形成された第１ポリシリコン電極１０と、第１ポリシリコン電極１０上に第２絶縁膜１３を介して形成された第２ポリシリコン電極１１とで、２層ポリシリコンキャパシタ容量Ｃ０が形成される。さらに、第１ポリシリコン電極１０とＰ型半導体層１２の間には、第１絶縁膜１４により形成される第１ポリシリコン電極−Ｐ型半導体層間容量ＣｓおよびＰ型半導体層内に発生する空乏層により形成されるＰ型半導体層の空乏層容量Ｃｄが形成され、これらＣｓ，Ｃｄは２層ポリシリコンキャパシタ容量Ｃ０に対して寄生キャパシタ容量となる。また、図６（ｂ）でａ１は第２ポリシリコン電極端子、ａ２は第１ポリシリコン電極端子およびｂはＰ型半導体層端子である。
【０００３】
図７（ａ）に図６（ａ）の２層ポリシリコンキャパシタを用いた従来のスイッチトキャパシタフィルタを示す。図７（ａ）において３は演算増幅器、ＳＷ１〜ＳＷ４はＭＯＳトランジスタからなるスイッチ手段、１，２は２層ポリシリコンキャパシタである。ＳＷ１〜ＳＷ４は図７（ｂ）に示す互いに逆相でハイレベルの非重複期間ｔを持つ２相クロックΦ１、Φ２で導通、非導通が制御され、ＳＷ１とＳＷ４をΦ１（またはΦ２）、ＳＷ２とＳＷ３をΦ２（またはΦ１）で制御する場合、図７（ａ）は位相反転型のスイッチトキャパシタフィルタとして動作し、ＳＷ１とＳＷ３をΦ１（またはΦ２）、ＳＷ２とＳＷ４をΦ２（またはΦ１）で制御する場合、図７（ａ）は位相非反転型のスイッチトキャパシタフィルタとして動作する。
【０００４】
従来では２層ポリシリコンキャパシタを用いる場合、シリコン基板からのノイズの影響を考慮して、キャパシタを形成しているＰ型半導体層端子ｂを安定な電位（例えばグランド）に、また第２ポリシリコン電極端子ａ１を演算増幅器の非反転入力端子側に接続することが推奨されている。詳しくは電子技術、１９９２年１２月号の「アナ・デジ混在ＬＳＩの設計ノウハウ」と題する文献で論じられている。
【０００５】
【発明が解決しようとする課題】
しかしながら、この場合には、例えばＳＷ１，ＳＷ３が導通状態、ＳＷ２，ＳＷ４が非導通状態となり、２層ポリシリコンキャパシタ１に対して充放電を行おうとした場合、寄生キャパシタ容量Ｃｓ１，Ｃｄ１の直列接続された容量が２層ポリシリコンキャパシタ１の２層ポリシリコンキャパシタ容量Ｃ０１と並列に接続されるため、寄生キャパシタ容量Ｃｓ１，Ｃｄ１が充放電時の負荷となり、充放電スピードを劣下させるという問題が生じる。次にＳＷ１，ＳＷ３が非導通状態、ＳＷ２，ＳＷ４が導通状態となり、２層ポリシリコンキャパシタ１に蓄積された電荷を２層ポリシリコンキャパシタ２へ転送する際にも寄生キャパシタ容量Ｃｓ２，Ｃｄ２の直列接続された容量は、２層ポリシリコンキャパシタ２の２層ポリシリコン容量Ｃ０２に並列接続されるため、同様に演算増幅器３の出力に対しても寄生キャパシタ容量Ｃｓ２，Ｃｄ２は充放電時の負荷となり、充放電スピードを劣下させるという問題が生じる。
【０００６】
本発明は２層ポリシリコンキャパシタを用いる場合にも、第１ポリシリコン電極とウェルを形成する半導体層との間の寄生容量の影響による充放電スピードの劣下という問題の生じないスイッチトキャパシタフィルタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために構成された請求項１記載のスイッチトキャパシタフィルタは、演算増幅器と、ＭＯＳトランジスタからなる複数個のスイッチ手段と、複数個のキャパシタとにより構成されるスイッチトキャパシタフィルタにおいて、前記複数個のキャパシタは、Ｎ型半導体基板内に形成され、ＰＮ分離によって電気的に絶縁されたＰ型ウェル層である半導体層と、前記Ｐ型ウェル層である半導体層上に第１絶縁膜を介して形成された第１ポリシリコン電極と、前記第１ポリシリコン電極上に第２絶縁膜を介して形成されるとともに前記第１電極との間で２層ポリシリコンキャパシタを構成する第２ポリシリコン電極とを備え、前記第１ポリシリコン電極と前記Ｐ型ウェル層である半導体層とを電気的に接続してあることを特徴としている。
【０００８】
また、上記目的を達成するために構成された請求項２記載のスイッチトキャパシタフィルタは、演算増幅器と、ＭＯＳトランジスタからなる複数個のスイッチ手段と、複数個のキャパシタとにより構成されるスイッチトキャパシタフィルタにおいて、前記複数個のキャパシタは、Ｐ型半導体基板内に形成され、ＰＮ分離によって電気的に絶縁されたＮ型ウェル層である半導体層と、前記Ｎ型ウェル層である半導体層上に第１絶縁膜を介して形成された第１ポリシリコン電極と、前記第１ポリシリコン電極上に第２絶縁膜を介して形成されるとともに前記第１電極との間で２層ポリシリコンキャパシタを構成する第２ポリシリコン電極とを備え、前記第１ポリシリコン電極と前記Ｎ型ウェル層である半導体層とを電気的に接続してあることを特徴としている。
【００１１】
【作用】
上記のように構成された請求項１及び２記載のスイッチトキャパシタフィルタにおいては、２層ポリシリコンキャパシタを構成する第１ポリシリコン電極と半導体基板のＰ型（Ｎ型）ウェル層との間に形成される寄生キャパシタ容量に対して、第１ポリシリコン電極と半導体基板のＰ型（Ｎ型）ウェル層とを電気的に接続し、その両端の電位を等しくすることで、寄生キャパシタ容量への電荷の充放電は禁止され、２層ポリシリコンキャパシタへの電荷の充放電が優先的に行われるようになる。
【００１２】
【実施例】
（第１実施例）
図１（ａ）に本発明の第１実施例であるスイッチトキャパシタフィルタを示す。この図において３は演算増幅器、ＳＷ１〜ＳＷ４はＭＯＳトランジスタからなるスイッチ手段、１，２は２層ポリシリコンキャパシタである。ＳＷ１〜ＳＷ４は図６（ｂ）と同様に互いに逆相でハイレベルの非重複期間ｔを持つ２相クロックΦ１、Φ２で導通、非導通が制御され、ＳＷ１とＳＷ４をΦ１（またはΦ２）、ＳＷ２とＳＷ３をΦ２（またはΦ１）で制御する場合、図１（ａ）は位相反転型のスイッチトキャパシタフィルタとして動作し、ＳＷ１とＳＷ３をΦ１（またはΦ２）、ＳＷ２とＳＷ４をΦ２（またはΦ１）で制御する場合、図１（ａ）は位相非反転型のスイッチトキャパシタフィルタとして動作する。
【００１３】
本発明のスイッチトキャパシタフィルタにおいて２層ポリシリコンキャパシタ１、２は、図１（ｂ）に示すように、２層ポリシリコンキャパシタ１、２のＰ型半導体層はＮ型シリコン基板１６内にＰＮ分離によって互いに電気的に絶縁されて形成されており、それぞれのＰ型半導体層端子は、それぞれの第１ポリシリコン電極端子に接続して構成されている。
【００１４】
次に、本発明のスイッチトキャパシタフィルタの動作を図２を用いて説明する。図２はＳＷ１，ＳＷ３が導通状態、ＳＷ２，ＳＷ４が非導通状態となって２層ポリシリコンキャパシタ１に充放電を行わせる場合の関連する部分回路図を示したものである。図２（ａ）は本発明、図２（ｂ）は図７に示した従来例の場合である。
【００１５】
従来のスイッチトキャパシタフィルタでは、２層ポリシリコンキャパシタ１のＰ型半導体層端子ｂがグランド電位に接続されているため、寄生キャパシタである第１ポリシリコン電極−Ｐ型半導体層間容量Ｃｓと、Ｐ型半導体層の空乏層容量Ｃｄとが直列接続された寄生容量Ｃｘ１、
【００１６】
【数１】
Ｃｘ１＝１／（１／Ｃｓ１＋１／Ｃｄ１）
が、２層ポリシリコンキャパシタ容量Ｃ０１と並列接続されるため、２層ポリシリコンキャパシタ１への充放電時のトータルのキャパシタ容量は、Ｃ０＋Ｃｘ１となり、結果として充放電スピードが遅くなり、２層ポリシリコンキャパシタ１の２層ポリシリコンキャパシタ容量Ｃ０１への未充電または未放電が生じ、出力電圧Ｖｏに誤差が発生するという問題が生じる。
【００１７】
これに対して本発明のスイッチトキャパシタフィルタでは、２層ポリシリコンキャパシタ１のＰ型半導体層端子ｂを、第１ポリシリコン電極端子ａ２と接続してあるため、寄生キャパシタ容量Ｃｓ１，Ｃｄ１が直列接続された容量Ｃｘ１の両端の電位は等しくなり、結果的に寄生容量Ｃｘ１には電荷の充放電が行われず、２層ポリシリコンキャパシタ容量Ｃ０１への充放電スピードに影響を与えない。
【００１８】
次に図３でＳＷ１，ＳＷ３が非導通状態、ＳＷ２，ＳＷ４が導通状態となって２層ポリシリコンキャパシタ１に蓄積された電荷を２層ポリシリコンキャパシタ２に転送する場合の動作を、関連する部分回路図を示して説明する。図３（ａ）は本発明、図３（ｂ）は図７に示した従来例の場合である。
この場合にも図２での説明と同様に、従来例では寄生キャパシタ容量Ｃｓ２，Ｃｄ２を直列接続した寄生容量Ｃｘ２、
【００１９】
【数２】
Ｃｘ２＝１／（１／Ｃｓ２＋１／Ｃｄ２）
が、２層ポリシリコンキャパシタ２の２層ポリシリコンキャパシタ容量Ｃ０２と並列接続される。このため演算増幅器３の出力に対してトータル容量がＣ０２＋Ｃｘ２となり、結果として演算増幅器の充放電スピードが遅くなり、２層ポリシリコンキャパシタ２の２層ポリシリコンキャパシタ容量Ｃ０２への未充電または未放電が生じ、出力電圧Ｖｏに誤差が発生するという問題が生じる。
【００２０】
これに対して本発明のスイッチトキャパシタフィルタでは、２層ポリシリコンキャパシタ２のＰ型半導体層端子ｂを第１ポリシリコン電極端子ａ２と接続してあるため、寄生キャパシタ容量Ｃｓ２，Ｃｄ２が直列接続された容量Ｃｘ２の両端の電位は等しくなり、結果的に寄生容量Ｃｘ２には電荷の充放電が行われず、演算増幅器３の２層ポリシリコンキャパシタ容量Ｃ０２への充放電スピードに影響を与えない。
【００２１】
以上の説明のように、本発明によれば、２層ポリシリコンキャパシタを用いる場合、第１ポリシリコン電極とウェルを形成する半導体層との間の寄生容量の影響による充放電スピードの劣下という問題の生じないスイッチトキャパシタフィルタを提供することができる。
（第２実施例）
図４に本発明の第２実施例を示す。第１実施例では、２層ポリシリコンキャパシタ１、２を構成する半導体層を、Ｎ型シリコン基板内に形成され、ＰＮ分離によって互いに電気的に絶縁されてウェルを形成するＰ型半導体層を示したが、第２の実施例は半導体層としてＰ型シリコン基板内に形成され、ＰＮ分離によって互いに電気的に絶縁されてウェルを形成するＮ型半導体層とした場合である。第２実施例におても構成されるスイチトキャパシタフィルタの回路構成、作動および効果は第１実施例と同様である。
【００２２】
（第３実施例）
図５に本発明の第３実施例を示す。第１実施例では、２層ポリシリコンキャパシタ１、２を構成する半導体層を、Ｎ型シリコン基板内に形成され、ＰＮ分離によって互いに電気的に絶縁されてウェルを形成するＰ型半導体層を示したが、第３の実施例は半導体層としてＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）分離により互いに電気的に絶縁された半導体層とした場合である。この場合半導体層およびシリコン基板はＰ型、Ｎ型どちらでもかまわない。第３実施例におても構成されるスイチトキャパシタフィルタの回路構成、作動および効果は第１実施例と同様である。
【００２３】
【発明の効果】
２層ポリシリコンキャパシタへの電荷の充放電速度を向上させ、回路動作の高速化を図ることができる。従って、２層ポリシリコンキャパシタを用いる場合、第１ポリシリコン電極とウェルを形成する半導体層との間の寄生容量の影響による充放電スピードの劣下という問題の生じないスイッチトキャパシタフィルタを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例におけるスイッチトキャパシタフィルタを示す図である。
【図２】図１におけるスイッチトキャパシタフィルタの作動を説明する図である。
【図３】図１におけるスイッチトキャパシタフィルタの作動を説明する図である。
【図４】本発明の第２実施例におけるスイッチトキャパシタフィルタを示す図である。
【図５】本発明の第３実施例におけるスイッチトキャパシタフィルタを示す図である。
【図６】２層ポリシリコンキャパシタを説明する図である。
【図７】従来のスイッチトキャパシタフィルタを示す図である。
【符号の説明】
１，２  ２層ポリシリコンキャパシタ
３  演算増幅器
ＳＷ１〜ＳＷ４  ＭＯＳスイッチ
Ｖｉ  スイッチトキャパシタフィルタの入力信号端子
Ｖｏ  スイッチトキャパシタフィルタの出力端子
Φ１，Φ２  ２相クロック信号
ｔ  Φ１，Φ２のハイレベルの非重複期間
【図１】
0003589713.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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