(57)【特許請求の範囲】
【請求項１】
半導体基板上に、自動配置配線プログラムを用いて各種機能セルを配置および配線することにより構成された半導体集積回路において、
前記各種機能セルは、バッファとインバータセルで各々構成され、配置する際に、セルサイズを疑似的に大きく見せかけて配置され、前記各種機能セルの実際のセルサイズと疑似的に大きく見せかけたセルサイズとの差分領域に、配線禁止領域と配線禁止削除可能領域の２種類の領域の構成を設けたことを特徴とする半導体集積回路。
【請求項２】
前記各種機能セルで、疑似的に大きく見せかける前記配線禁止削除可能領域は、水平方向にセルの入出力端子数によって変更可能な領域として設定された請求項１記載の半導体集積回路。
【請求項３】
前記各種機能セルは、同一の論理機能セルであれば駆動能力の高低に関らず、同一サイズでかつ同一の入出力端子位置という構成にした請求項１または２記載の半導体集積回路装置。
【請求項４】
前記各種機能セルは、配線禁止削除可能領域を削除することで、機能セル間の配線専用領域として配線する請求項１、２または３記載の半導体集積回路。
【請求項５】
前記各種機能セルの駆動能力を可変することにより出力駆動のタイミング調整を配線で可変する請求項１、２または３記載の半導体集積回路。
【請求項６】
前記配線禁止削除可能領域のサイズを決定する際、入出力端子数が５以上であれば、水平方向左右に２配線分の領域を設ける請求項１記載の半導体集積回路。
【請求項７】
前記配線禁止削除可能領域のサイズを決定する際、入出力端子数が５未満であれば、水平方向左右に１配線分の領域を設ける請求項１記載の半導体集積回路。
【請求項８】
前記１配線分は、前記自動配置配線領域の最少ブロックサイズとする請求項７記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板上に、機能セルが配置および配線される半導体集積回路装置に関し、特に，自動配置配線プログラムを用いて各種の機能セルが配置および配線される半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般的に、半導体基板上に、自動配置配線プログラムを用いて、各種の機能セルが配置および配線される半導体集積回路装置が、周知である。
【０００３】
この自動配置配線プログラムを適用した、従来の半導体集積回路のレイアウト設計手法について図を参照して説明する。図６および図７は、従来の半導体集積回路のレイアウト設計手法を説明する図である。
【０００４】
従来の設計手法では、各種機能セルを配置配線する際、機能セル６２１のセルサイズは、機能セル６２１が基板上に配置される実際の寸法の大きさで、そのデータベース定義されていた。そして、図６に示すように、端子６２２の集中による配線混雑領域６２３が発生した場合には、図７に示すように、機能セル７２１のセル列の配置領域内（７３２、７３３）に、配置禁止領域７２４を設定し、これを配線専用領域として再度、機能セルを配置することにより未完結配線の発生を回避していた。
【０００５】
また、半導体集積回路を製造するプロセステクノロジーの微細化により、半導体集積回路の配線が、隣接配線ノイズを受ける。この対策として、ノイズ影響を受けているネットの駆動元の機能セルの駆動能力を変更し、再配置配線することで対応していた。
【０００６】
近年、機能セルが集中し、配線混雑による配置配線混雑による自動配置配線プログラムの実行時間が長くなり、また隣接配線ノイズ対策による駆動能力変更に伴う設計期間の長期化を短縮することが要求されていることも、周知である。
【０００７】
この要請に応える技術が、例えば、特開平１１―３０５５６９号公報に開示されている。図８を参照して、説明すると、図８には配置配線時に他の機能セルとの間に間隔を空け端子密度を緩和すると同時に機能セル間の配線を施す領域として利用することを目的とした一定幅の配線専用領域８０３を有することが提案されている。
【０００８】
この先行技術文献に開示された手法は、同一論理機能セルで異なる駆動能力の場合でも、配置配線時のサイズ領域８０５と入出力端子位置８０４が同一で、さらに、配線禁止領域および配線禁止削除可能領域などは、存在しない。
【０００９】
【発明が解決しようとする課題】
しかしながら、機能セルサイズを実サイズで定義しているため、大規模回路においては、機能セルが集中し、端子密度が高く、配線が混雑し、自動配置配線プログラムの実行処理時間等が長くなり、この為、設計期間の長期化、更には未完結配線の発生も招いていた。
【００１０】
また、上記未完結配線の修復を行う際、いったん初期配置配線を行い、混雑個所、混雑度、あるいは未完結配線を確認してから配線禁止領域を設定し再度配置配線を行う為、設計期間が長期化していた。
さらに、従来手法では、配置禁止領域設定後再度配置しなおすので、他の配置配線個所に影響を与える事がある。これにより前期作業を繰り返す必要もあり更なる設計期間の長期化という悪循環を招いていた。
【００１１】
この特開平１１―３０５５６９号公報に記載の技術では、自動配置配線による配線混雑箇所で未完結配線の本数が、事前に用意された配線専用領域の本数を越えてしまった場合未完結配線を結線する事は不可能である。隣接配線ノイズの回避による機能セルの駆動能力変更ができない。
【００１２】
その結果、未完結配線エラーの手修正が必要でさらに修正不可能な場合、チップサイズ変更か再配置配線、あるいは配線領域の確保などで設計期間の長期化を招いていた。
【００１３】
さらに、隣接配線によるノイズエラーの場合も同様で、機能セルの駆動能力変更後、チップサイズの変更か再配置配線からの再実行で配線混雑回避時と同様の設計期間の長期化問題が発生していた。
【００１４】
したがって、本発明の主な目的は、半導体基板上に自動配置配線プログラムを用いて、各種機能セルを配置および配線することにより構成された半導体集積回路において、機能セルに配線禁止領域と配線禁止削除領域を合わせもち、同一論理機能セルであれば駆動能力の高低に関わらず、同一セルサイズでかつ同一入出力端子位置という構成である。これにより、未完結配線や隣接配線によるノイズ影響の発生を防ぎ、設計期間の長期化を防ぐ、半導体集積回路を提供することにある。
【００１５】
【課題を解決するための手段】
本発明による半導体集積回路は、以下の特徴を有することにより前記目的を達成できる。
【００１６】
本発明の半導体集積回路は、半導体基板上に、自動配置配線プログラムを用いて各種機能セルを配置および配線することにより構成された半導体集積回路において、前記各種機能セルは、バッファとインバータセルで各々構成され、配置する際に、セルサイズを疑似的に大きく見せかけて配置され、前記各種機能セルの実際のセルサイズと疑似的に大きく見せかけたセルサイズとの差分領域に、配線禁止領域と配線禁止削除可能領域の２種類の領域の構成を設けた構成である。
【００１７】
また、本発明の半導体集積回路は、前記各種機能セルで、疑似的に大きく見せかける前記配線禁止削除可能領域は、水平方向にセルの入出力端子数によって変更可能な領域として設定された構成である。
【００１８】
また、本発明の半導体集積回路は、前記各種機能セルは、同一の論理機能セルであれば駆動能力の高低に関らず、同一サイズでかつ同一の入出力端子位置という構成である。
【００１９】
また、本発明の半導体集積回路の前記各種機能セルは、配線禁止削除可能領域を削除することで、機能セル間の配線専用領域として配線する構成であり、本発明の半導体集積回路の前記各種機能セルの駆動能力を可変することにより出力駆動のタイミング調整を配線で可変する構成である。
【００２０】
【発明の実施の形態】
本発明の上記および他の目的、特徴および利点を明確にすべく、以下添付した図面を参照しながら、本発明の実施の形態につき詳細に説明する。
【００２１】
図１は、本発明に係る第１の実施の形態の半導体集積回路の機能セルを示す図である。
【００２２】
図１（ａ）を参照すると、本発明の第１の実施の形態の半導体集積回路の機能セル１００は、機能セルの実サイズ領域１０１と、機能セルの実サイズ領域１０１に配線された配線１０２、１０３、１０５と、入出力端子１０４、１０６を有する。
【００２３】
さらに、機能セルの実サイズ領域１０１に付加された、最大駆動能力のセルサイズ分（３セル）の配線禁止領域１２１を有する（図１（ｂ）参照）。
【００２４】
そして、最終的に、本発明の第１の実施の形態の半導体集積回路の機能セル１００は、各種機能を実現するために必要な機能セルの図１（ｂ）に加えて、初期配置配線時の混雑時に配線禁止を削除し、配線専用領域を確保する配線禁止削除可能領域１３１を有する構成である（図１（ｃ）参照）。
【００２５】
次に、本発明に係る第２の実施の形態の半導体集積回路を説明する。図２は、本発明に係る第２の実施の形態の機能セルを示す図である。
【００２６】
図２（ａ）を参照すると、本発明の第２の実施の形態の半導体集積回路の機能セル２００は、同一論理の低駆動セルの例であり、機能セルの実サイズ領域２０１が１セル分で、配線禁止領域２２１は３セル分である。
【００２７】
さらに、配置禁止削除可能領域２３１は、入出力端子数が８端子未満なので、水平方向、左右に一配線分設置されている。
【００２８】
図２（ｂ）は同一論理の高駆動セルの例で、実サイズ領域２１１が４セル分で、配線禁止領域は、０セル分とする。
【００２９】
さらに、配置禁止削除可能領域２３１は、図２（ａ）と同様で入出力端子数が８端子未満なので、水平方向、左右に一配線分設置されている。
【００３０】
上記のように、機能セルの駆動能力に依存せず同一セルサイズとしているので、高駆動能力時の機能セル実サイズ（図２（ｂ））と、低駆動能力時の機能セル実サイズ（図２（ａ））の差分領域は、配線禁止領域２２１とし、自動配線時に通常配線の通過を不可とした。自動配置配線後のタイミング調整時、駆動能力を可変するので機能セル内の配線とそれ以外の配線で配線ショートを回避するためである。
【００３１】
機能セルを実現するために必要な実サイズ領域が、駆動セルの高低によって使用するトランジスタ数が異なる。しかしサイズは、同一論理で高駆動の機能セル（図２（ｂ））の実サイズ領域で同一とする。
【００３２】
さらに駆動の高低に依存せずすべて同一の入出力端子位置となっている。同一サイズ、同一端子位置にすることで配置配線後でも、自由に駆動の大きさを調整可能である。
【００３３】
図３（ａ）乃至図３（ｄ）は、本発明に係る第３の実施の形態の機能セルを示す図である。
【００３４】
図３（ａ）を参照すると、本発明の第３の実施の形態の機能セル３０１は、８個の入出力端子３０４への接続が、単層で水平方向から接続する為に必要な配線幅が、水平方向左右に２配線分必要となる。図３（ｂ）は、その時の配線禁止削除可能領域を示す図で、本発明の第３の実施の形態の機能セル配線禁止削除可能領域３３１は、２配線分の領域を設ける。
【００３５】
図３（ｃ）によれば、本発明の第３の実施の形態の機能セルは、４個の入出力端子４への接続が、単層で水平方向から接続するために必要な配線幅が水平方向左右に１配線分必要となる。図３（ｄ）は、その時の配線禁止削除可能領域を示す図で、本発明の第３の実施の形態の機能セル３０１の配線禁止削除可能領域３３３は、１配線分の領域を設ける。
【００３６】
機能セルが所有する入出力端子数によって、設定する配線禁止削除可能領域のサイズを決定する。入出力端子数３０４が５以上であれば、水平方向左右に２配線分の領域３３１を設けて、入出力端子数３０５が５未満であれば、水平方向左右に１配線分の領域３３３を設ける。１配線分３３３は、自動配置配線領域の最少ブロックサイズとする。
【００３７】
図４は、本発明に係る第４の実施の形態の機能セルを示す図である。図４（ａ）によれば、本発明に係る第４の実施の形態の機能セル４２１は、入出力端子４０４が集中し、未完結配線（４０６ａ、４０６ｂ、４０６ｃ）が発生している。さらに、未完結配線（４０６ａ、４０６ｂ、４０６ｃ）が配線禁止削除可能領域４０３上で結線されてない。
【００３８】
図４（ｂ）では、本発明に係る第４の実施の形態の機能セル４２１の入出力端子４０４が集中しているが、配線禁止削除可能領域４０３を削除し、配線専用領域４１３を確保する事で、配線が完結される。
【００３９】
すなわち、未完結配線（４０６ａ、４０６ｂ、４０６ｃ）が完結配線（４０７ａ、４０７ｂ、４０７ｃ）として、配線がすべて完結している。
【００４０】
図５は、本発明に係るレイアウト設計手法を示す図である。本発明のＬＳＩ設計手法の簡易フロー図で、全９工程からなる。
【００４１】
以下、本実施の形態の動作につき説明する。まず、タイミング調整の動作について、図２に示す機能セル図を参照して説明する。
【００４２】
図２は、同一論理セルで駆動能力に依存せずセルサイズと入出力端子位置が同一である事を示している。
【００４３】
まず、本発明に係るレイアウト設計手法によれば、初期配置配線時に、図２（ａ）の低駆動セルを使用し、隣接配線によるノイズ影響で、駆動変更が必要と判断した場合は、高駆動セルに、レイアウトデータの参照セル名を変更する（図２（ｂ）参照）。
【００４４】
すなわち、本発明に係るレイアウト設計手法によれば、サイズ、入出力端子位置を同一としているので、再配置配線の必要がない。高駆動に変更する事で、隣接配線ノイズなどによる影響を回避することができる。
【００４５】
次に、配線エラー回避の動作について図４の機能セル図を用いて説明する。
図４（ａ）に示すのように、初期配置配線し、領域不足による未完結配線（４０６ａ、４０６ｂ、４０６ｃ）の発生の図である。配線禁止削除可能領域４０３を削除し、配線専用領域４１３を確保する事で配線エラーを回避するレイアウト手法を用いる。
【００４６】
図４（ｂ）は、配線禁止削除可能領域４１３を削除した後の図である。配線禁止削除可能領域４１３を削除した事で配線専用領域４１３を確保し、完結配線（４０７ａ、４０７ｂ、４０７ｃ）を入出力端子４０４に接続し、エラーを回避する。
【００４７】
つまり、初期自動配線時に、事前に配線専用領域を確保しておくことで、セル配置も間隔を空けて配置される。本実施形態を適用することにより複数の機能セル間での端子の集中が回避され、同時に配線専用領域が設けられるため、配線混雑、あるいは未完結配線の発生を未然に防ぐ事ができる。
【００４８】
本発明の第５の実施の形態として、その基本的構成は上記の通りであるが、設計フローについてさらに工夫している。その構成を図５に示す。本図において、半導体集積回路の自動配置配線を実行し設計が終了するまでのフローの簡易図である。
【００４９】
設計スタート（ステップＳ１０）でネットリストの見積もりからチップサイズの決定を行う（ステップＳ１１）。自動配置配線（ステップＳ１２）し、未完結配線が存在すれば、従来であればチップサイズの再見積りを行い（ステップＳ１１）、再度、自動配置配線（ステップＳ１２）し、エラーを回避していた。
【００５０】
本発明であれば、配線領域の確保（ステップＳ１５）を行い未完結配線個所だけの修正をする事で、配線を完結させる。配線完結の方法は、具体的に図４に記載のように未完結配線（４０６ａ、４０６ｂ、４０６ｃ）の個所の配線禁止削除可能領域４０３を削除する事で、配線専用領域４１３となり、未完結配線（４０６ａ、４０６ｂ、４０６ｃ）を結線配線（４０７ａ、４０７ｂ、４０７ｃ）とする。
【００５１】
全ての配線を結線後、タイミング検証（ステップＳ１４）を行い、タイミング収束判断（ステップＳ１７）を行う。タイミング収束判断（ステップＳ１７）でタイミング調整（ステップＳ１６）が必要であれば、従来はエラーネット駆動元の機能セルの駆動能力を変更して  チップサイズの再見積り（ステップＳ１１）を行い、再度、自動配置配線（ステップＳ１２）し、エラーを回避していた。
【００５２】
本発明であれば、タイミング調整（ステップＳ１６）で、図２に記載のように、駆動の高低に関わらずセルサイズと入出力端子位置は同一なので、低駆動セル図２（ａ）から、高駆動セル図２（ｂ）にセルの参照名を変更するだけで、再配線の手間が無く、未完結配線の発生をおさえ隣接配線ノイズによるエラー発生を回避する事が可能である。
【００５３】
本発明の実施の形態として、本発明の各種機能セルを適用した場合、配線禁止削除可能領域（配線専用領域）がチップサイズへ与える影響について説明する。
【００５４】
本発明により得られる効果と、チップサイズ増加とは、トレードオフであるが、効果による設計期間短縮が大きく上回っていることが言え、実用に十分耐えうる結果を得られた。
【００５５】
具体的に製品化されているＬＳＩの実際の値から、抽出してみると、半導体集積回路の回路規模が、２００００Ｋ−ＴＲを超える大規模ＬＳＩにおいては、チップサイズが１０ｍｍ□の場合の本発明適用時のチップサイズは、約１０．１ｍｍ□で面積増加率は、１．３２％の増加で抑えられる。
【００５６】
本回路規模：２００００Ｋ−Ｔｒ、チップサイズ：１０ｍｍ□、１配線分の面積：約３μｍ２、本発明の対象となるバッファ、インバータ個数：約１１０Ｋ個、本発明による機能セル１個当たりの増加セル数：４配線分（図３（ｂ）参照）
本発明による１チップ全体の面積増加は、約１３２０Ｋμｍ２である。
すなわち、約１３２０Ｋμｍ２＝１１０Ｋ個  ＊４配線分＊３μｍ２
本発明による１チップサイズ  は、約１０．１ｍｍ□となる。
ＳＱＲＴ（１０ｍｍ＊１０ｍｍ＋１．３２ｍｍ２）＝約１０．１ｍｍ□
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は、適宜変更され得ることは明らかである。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、駆動能力が異なる同一論理機能セルのサイズと入出力端子位置を同一にし、その機能セルが配線禁止領域と配線禁止削除可能領域の２種類の禁止領域を備えているという基本構成に基づき配線専用領域と各種機能セル駆動を可変する事が出来た。これにより自動配置配線後の未完結配線を未然に回避し、タイミング収束の為の回路変更による設計期間の短縮を実現した半導体集積回路とその設計手法が提供される。
【００５８】
【図面の簡単な説明】
【図１】本発明に係る第１の実施の形態の機能セルを示す図で、（ａ）は、機能セルの実サイズで、（ｂ）は、配線禁止領域が付加された図であり、（ｃ）は、配線禁止削除可能領域が付加された機能セル全体図である。
【図２】本発明に係る第２の実施の形態の機能セルを示す図で、（ａ）は、低駆動能力セルの全体図であり、（ｂ）は、高駆動能力セルの全体図である。
【図３】本発明に係る第３の実施の形態の機能セルを示す図で、（ａ）は、入出力端子数が５端子以上の接続図であり、（ｂ）は、（ａ）時の配線禁止削除可能領域が水平方向に２配線分付加された図で、（ｃ）は、入出力端子数が５端子未満の接続図で、（ｄ）は、（ｃ）時の配線禁止削除可能領域が水平方向に１配線分付加された図である。
【図４】本発明に係る第４の実施の形態の機能セルを示す図で、（ａ）は、未完結配線発生図であり、（ｂ）は、未完結配線回避図である。
【図５】本発明に係る第５の実施の形態のレイアウト設計手法を示す図である。
【図６】従来のレイアウト設計手法を説明する図である。
【図７】他の従来のレイアウト設計手法を説明する図である。
【図８】特開平１１−３０５５６９号公報に記載の従来のレイアウト設計手法を説明する図である。
【符号の説明】
１０１    実サイズ領域
１０２    構成配線
１０３    配線
１０４    入出力端子
１２１    配線禁止領域（３セル）
１３１    配線禁止削除可能領域
２０１    実サイズ領域（１セル）
２０５，２１５    配置配線時のサイズ領域
２１１    実サイズ領域（４セル）
２２１    配線禁止領域（３セル）
２３１    配線禁止削除可能領域
３０１    実サイズ領域
３０４，３０５    端子
３０６    トラック
３１１，３１２，３１３，３１４，３１５，３１６，３１７，３１８    配線
３２１    実サイズ領域
【図１】
0003563393.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003563393.tif 000007
【図７】
0003563393.tif 000008
【図８】
0003563393.tif 000009