(57)【特許請求の範囲】
【請求項１】
第一の電源をソースとし、第二の電源をドレインとする第一の出力トランジスタと、
第三の電源をソースとし、第四の電源をドレインとする第二の出力トランジスタと、
前記第一の出力トランジスタのゲートと接続された制御端子、及び前記第一の出力トランジスタのドレインと接続されたモニター端子を有する第一の制御回路と、
前記第二の出力トランジスタのゲートと接続された制御端子、及び前記第二の出力トランジスタのドレインと接続されたモニター端子を有する第二の制御回路とを備え、
前記第一の出力トランジスタを第一の電源回路セルとして、前記第一の制御回路を第二の電源回路セルとして、前記第二の制御回路が接続された前記第二の出力トランジスタを第三の電源回路セルとして、おのおの個別に用意した電源回路ライブラリを用いて設計され、
前記第三の電源回路セルは、前記第二のトランジスタのドレイン端子が前記第三の電源回路セルのセル枠を超えて横方向に突出し、隣接する前記第一の電源回路セルの前記ドレイン端子と接続され、
前記第一の電源を前記第二の電源に、前記第三の電源を前記第四の電源に変換する機能を有する電源回路を備えた半導体集積回路。
【請求項２】
前記第二の電源はアクティブ用電源であり、前記第四の電源はスリープ用電源である請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源電圧を変換して出力する電源回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
電源回路とは、図７に示すように第一の電源を第二の電源に変換し、負荷回路の電源として供給するものである。図８に一般的な電源回路の構成図を示す。図８において電源回路は、基準電圧回路２０と差動増幅回路２１からなる制御回路と、第一の電源を第二の電源へ変換する出力トランジスタ２２で構成される。そして、基準電圧回路２０によって生成された基準電圧値と帰還された第二の電圧値を差動増幅回路２１によって比較し、出力トランジスタ２２のゲート電圧を制御する動作を行なう。
【０００３】
近年における半導体プロセスの微細化の進展によって、半導体集積回路はトランジスタの耐圧低下と他のＬＳＩとのインタフェースのために電源が複数となり、上記電源回路を半導体集積回路上に内蔵する必要が生じている。
【０００４】
電源回路を半導体集積回路上に組み込むためには、電源回路のライブラリ化が必要となる。従来の回路のライブラリでは、制御回路と出力トランジスタを組み合わせて一つの機能を実現したセルを、一つのセルとして用意していた。
【０００５】
【発明が解決しようとする課題】
しかしながら、電源回路には、出力電圧値、供給電流能力、レイアウト面積、自己消費電流、出力電圧範囲など、多種多様なスペックが要求され、電源回路ライブラリとして非常に多くのセルを用意する必要がある。また、電源回路は非常に多くの電流が流れるので、なるべくＩ／Ｏに近い場所に設置すると共に、なるべく太い配線で接続しなければ寄生抵抗によって電源ドロップが生じ易い等、設計時の注意点が非常に多い。それにもかかわらず、電源回路を組み込んだ半導体集積回路の設計は従来は行われておらず、設計者が十分な経験を積んでいないことから、電源回路使用時の設計の難易度を下げる必要が生じている。
【０００６】
本発明は、上記課題を解決すべく、多種多様なスペックに応えながらセル数を削減する電源回路ライブラリの構成、及び従来の設計の容易さを保ちながら様々な電源回路が組み込めるライブラリの構成を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために本発明にかかる半導体集積回路は、第一の電源をソースとし、第二の電源をドレインとする第一の出力トランジスタと、第三の電源をソースとし、第四の電源をドレインとする第二の出力トランジスタと、前記第一の出力トランジスタのゲートと接続された制御端子、及び前記第一の出力トランジスタのドレインと接続されたモニター端子を有する第一の制御回路と、前記第二の出力トランジスタのゲートと接続された制御端子、及び前記第二の出力トランジスタのドレインと接続されたモニター端子を有する第二の制御回路とを備え、前記第一の出力トランジスタを第一の電源回路セルとして、前記第一の制御回路を第二の電源回路セルとして、前記第二の制御回路が接続された前記第二の出力トランジスタを第三の電源回路セルとして、おのおの個別に用意した電源回路ライブラリを用いて設計され、前記第三の電源回路セルは、前記第二のトランジスタのドレイン端子が前記第三の電源回路セルのセル枠を超えて横方向に突出し、隣接する前記第一の電源回路セルの前記ドレイン端子と接続され、前記第一の電源を前記第二の電源に、前記第三の電源を前記第四の電源に変換する機能を有する電源回路を備える。
【０００８】
かかる構成により、従来から行われている設計方法においては、制御回路の種類と出力トランジスタの種類との積の個数のセルを電源回路ライブラリ上に用意する必要があったのに対し、制御回路の種類と出力トランジスタの種類との和の個数のセルのみ用意するだけで、従来と同種の電源回路を設計することができ、用意すべきセル数を大幅に削減することが可能となる。
【００１２】
上記構成の半導体集積回路において、前記第二の電源はアクティブ用電源であり、前記第四の電源はスリープ用電源である構成とすることが好ましい。
【００１３】
第一の電源回路セルと第三の電源回路セルをアレイ状に隣に並べるだけで各セルの出力（出力トランジスタのドレイン端子）を共通化することができ、アクティブ用の電源回路とスリープ用の電源回路を内蔵することで低消費電力指向のＬＳＩを設計することができるからである。
【００１４】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる電源回路ライブラリについて、図面を参照しながら説明する。図１は本発明の実施の形態１にかかる電源回路ライブラリの構成図である。
【００１５】
図１において、出力トランジスタ２２を第一の電源回路セル１０とし、基準電圧回路２０と差動増幅回路２１からなる制御回路を第二の電源回路セル１１として、電源回路ライブラリ上に用意する。半導体集積回路上に電源回路を組み込む時には、第一の電源回路セルと第二の電源回路セルを呼び出し、第一の電源回路セルのゲート端子３０と第二の電源回路セルの制御端子３２、及び第一の電源回路セルのドレイン端子３１と第二の電源回路セルのモニタ端子３３を接続することによって行なう。
【００１６】
かかる構成とすることで、従来から行われている設計方法においては、制御回路の種類と出力トランジスタの種類との積の個数のセルを電源回路ライブラリ上に用意する必要があったのに対し、本実施の形態１によれば、制御回路の種類と出力トランジスタの種類との和の個数のセルのみ用意するだけで、従来と同種の電源回路を設計することが可能となる。
【００１７】
（実施の形態２）
以下、本発明の実施の形態２にかかる電源回路ライブラリについて、図面を参照しながら説明する。図２は本発明の実施の形態２にかかる電源回路ライブラリの構成図である。
【００１８】
図２において、第一の電源回路セル１０と第二の電源回路セル１１をＩ／Ｏセル１５の一つとしてＩ／Ｏセルライブラリ上に用意する。また、アレイ状に電源回路セルを並べると、第一の電源回路セル１０のゲート端子と第二の電源回路セル１１の制御端子、及び第一の電源回路セル１０のドレイン端子と第二の電源回路セル１１のモニター端子が接続されるように、レイアウト上で端子の高さを一致させている。
【００１９】
かかる構成とすることで、設計時にＩ／Ｏセルとして電源回路セルを扱うだけで、半導体集積回路上に電源回路を組み込む設計とすることが可能となる。同時に、Ｉ／Ｏセルとしても扱うことができるので、従来から良く用いられている自動配置配線ツールを使用することができる。したがって、なるべくＩ／Ｏに近い場所に置いてなるべく太い配線で接続するという電源回路特有の制約を容易に満たすことができ、設計者の負担が少なくなる。
【００２０】
（実施の形態３）
以下、本発明の実施の形態３にかかる電源回路ライブラリについて、図面を参照しながら説明する。図３は本発明の実施の形態３にかかる電源回路ライブラリの構成図である。
【００２１】
図３において、第一の電源回路セル１０である出力トランジスタの供給電流に基本単位ＩＯを設け、要求される供給電流能力値を基本単位ＩＯで除算し、その商の個数分だけアレイ状に第一の電源回路セル１０を並べる構成をとる。
【００２２】
例えば、基本単位が１００ｍＡであり、要求される供給電流能力値が３００ｍＡであれば、除算を行なうと商が３となるので、必要なセルの個数は３個になる。したがって、この場合には図３に示すように、１個の第二の電源回路セル１１の隣に、３個の第一の電源回路セル１０がアレイ状に並んだ構成になる。
【００２３】
一方、要求された供給電流能力値を基本単位ＩＯで除算したときに割り切れない場合には、要求される供給電流能力値を充足する最小の個数のセルを使用する。すなわち、除算した商に１を加えた個数が最小値となる。
【００２４】
例えば、基本単位が１００ｍＡであり、要求される供給電流能力値が１５０ｍＡであれば、除算結果は１．５個になり商は１であるから、要求される供給電流能力値を充足する最小の個数である２個の第一の電源回路セルをアレイ状に並べる構成となる。
【００２５】
本実施の形態３は、上述した実施の形態１及び２と同じく各セルをＩ／Ｏセルとして準備し、第一の電源回路セルのゲート端子とドレイン端子がレイアウト上で同じ高さに配置されているので、各セルを並べるだけで配線が接続され、設計の容易さを保ちながら、電源回路設計において要求されている供給電流能力値に対する設計の自由度を上げることが可能となっている。
【００２６】
（実施の形態４）
以下、本発明の実施の形態４にかかる電源回路ライブラリについて、図面を参照しながら説明する。図４及び図５は、本発明の実施の形態４にかかる電源回路ライブラリの構成図である。
【００２７】
まず図４は、出力トランジスタと制御回路から構成され、出力トランジスタのドレイン端子配線３１を第一の電源回路セルの一つのドレイン端子と同じ高さに配置した第三の電源回路セル１２の構成図である。第三の電源回路セル１２においては、基本的に制御回路と出力トランジスタとで構成された電源回路セルであることには変わりはないが、出力（出力トランジスタのドレイン端子）の配線３１をセル枠を超えて横方向に出していることに特徴がある。
【００２８】
そして、隣りに第一の電源回路セルである出力トランジスタを配置した場合には、出力（出力トランジスタのドレイン端子）が自動的に接続されるようになっている。図５に、第一の電源回路セル１０と第二の電源回路セル１１で構成された電源回路の隣りに第三の電源回路セル１２を設けた構成例を示す。図５に示すように、第一の電源回路セルと第三の電源回路セルをアレイ状に隣に並べるだけで各セルの出力（出力トランジスタのドレイン端子）を共通化することができる。
【００２９】
本実施の形態４は、アクティブ用の電源回路とスリープ用の電源回路を内蔵する低消費電力指向のＬＳＩに有効である。すなわち、ＬＳＩがアクティブ状態にある時には電流を大量に消費するため、アクティブ用の電源回路から電源を供給する。しかし、ＬＳＩがスリープ状態にあるときにアクティブ用の電源回路から電源を供給すると、アクティブ用の電源回路の自己消費電力が大きいため、電源回路自体が消費する電力が無駄になってしまう。消費電力の低いＬＳＩを実現するためには、スリープ状態の時には、アクティブ用の電源回路をオフし、自己消費電力の小さいスリープ用の電源回路から電源を供給することが必要となる。
【００３０】
アクティブ用の電源回路は多様なスペックが存在するため、第一の電源回路セル群と第二の電源回路セル群から上述したようにセルを組み合わせて電源回路を構成する。しかし、スリープ用の電源回路は、要求されるスペックは自己消費電力が小さいことだけなので、制御回路と出力トランジスタの組み合わせは極めて少数になり、制御回路と出力トランジスタをあらかじめ組み合わせたセルとしてライブラリに用意しても、ライブラリのセル数はほとんど変わらない。また、アクティブ用の電源回路とスリープ用の電源回路の出力は共通であるため、アレイ状に並べるだけで出力の共通化が図れるほうが設計しやすい。
【００３１】
このため、低消費電力指向のＬＳＩには、図５に示すように、第一の電源回路セルと第二の電源回路セルで構成されたアクティブ用電源と、第三の電源回路セルで構成されたスリープ用電源を、Ｉ／Ｏセルとしてアレイ状に並べることで、自動的に出力３１や制御線３０及び３２又は制御線３１及び３３が配線されるような電源ライブラリの構成となる。
【００３２】
なお、以上述べてきた実施の形態においては、基準電圧回路２０と差動増幅回路２１をまとめて制御回路とし、第二の電源回路セルとしてライブラリ上に用意したが、図６に示すように、基準電圧回路２０と差動増幅回路２１をそれぞれ第二Ａの電源回路セル１３と第二Ｂの電源回路セル１４としてライブラリ上に用意するようにしても同等の効果が期待できる。
【００３３】
【発明の効果】
以上のように本発明にかかる電源回路ライブラリによれば、多様なスペックに応えながらライブラリ上のセル数を削減することができる。また、従来の設計の容易さを保ちながら、電源回路セルを用いた自由度の高い設計が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる電源回路ライブラリの構成図
【図２】本発明の実施の形態２にかかる電源回路ライブラリの構成図
【図３】本発明の実施の形態３にかかる電源回路ライブラリの構成図
【図４】本発明の実施の形態４にかかる電源回路ライブラリの構成図
【図５】本発明の実施の形態４にかかる電源回路ライブラリの構成図
【図６】本発明の実施の形態５にかかる電源回路ライブラリの構成図
【図７】電源回路の役割説明図
【図８】電源回路ライブラリの従来例を示す図
【符号の説明】
１  電源ライブラリ
２  Ｉ／Ｏセルライブラリ
１０  第一の電源回路セル
１１  第二の電源回路セル
１２  第三の電源回路セル
１３  第二Ａの電源回路セル
１４  第二Ｂの電源回路セル
１５  通常のＩ／Ｏセル
２０  基準電圧回路
２１  差動増幅回路
２２  出力トランジスタ
３０  ゲート端子
３１  ドレイン端子（出力端子）
３２  制御端子
３３  モニター端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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