(57)【特許請求の範囲】
【請求項１】
２つの補数値に加えてドントケア論理値をとり得るビットを有するデータワードを記憶するための、その内容によりアドレス指定可能なメモリであって、
（１）各々がＮビットのＭ個のデータワードからなるアレイを形成するように編成された、メモリセル（Ｃ11…ＣMN）から成る少なくとも１つのマトリックス（ＭＡ；ＭＡ１，ＭＡ２）であって、行セル（Ｃ11…ＣMN）に記憶される各ビットは、そのビットが２つの補数論理値のみを有することができる場合には１つのセルに個別に割り当てられ、又は該ビットに対して論理ドントケア値の条件もまた許容される場合には隣接セルの対に個別に割り当てられる、上記マトリックス（ＭＡ；ＭＡ１，ＭＡ２）、
（２）マスクワードを用いて比較することによりメモリ内でサーチすべきデータワードをマトリックス（ＭＡ）に付与する手段（ＲＥ）であって、全ての列セルに共通の付与ラインを介してマトリックスのセル（Ｃ11…ＣMN）に接続される上記手段（ＲＥ）、
（３）セルに記憶されたビットとコンパランドのコンパランドビットとの比較を行うべく各セル（Ｃ11…ＣMN）に接続された第１比較手段であって、その出力は、互いに連結された行セルに接続され、その行に記憶されたワードとコンパランドとの肯定又は否定比較を示す信号を一致ライン（ｍ1…ｍM ）上に発生する、上記第１比較手段、
（４）一致ライン（ｍ1…ｍM）に接続され、かつ、コンパランドと記憶されたワード間で一致が見い出されたか否かを示す信号を送出し、さらにそれが肯定ならば１又はそれより多い記憶ワードとで一致が見い出されたか否かを示す信号を送出する符号化手段（ＣＤ）、及び
（５）比較を行うため又は直接アドレス指定によるデータのリード／ライトを行うために、メモリマトリックス（ＭＡ；ＭＡ１，ＭＡ２）へのアクセスを制御する制御手段（ＣＴ１…ＣＴ３，ＷＲ，ＳＲ；ＣＴ１１…ＳＲ１，ＣＴ２１…ＳＲ２）
を含み、
（ア）メモリマトリックス（ＭＡ；ＭＡ１，ＭＡ２）に記憶されたワードのアレイ全体が、直接アドレス指定によりアクセス可能なデータ構造を有し、該直接アドレス指定は、ユーザーデバイスにより与えられるアドレスを用いて、又はコンパランドと一つの記憶ワードの間に一致が見い出されたことを示す符号化手段により送出される信号から成るアドレスを用いて行われ、
（イ）前記メモリマトリックス（ＭＡ；ＭＡ１，ＭＡ２）は、コンパランドとの比較がダミーの一致ライン上に常に一致信号を与えるように構成されたダミーデータを記憶するための補助行のセル（ＣD1…ＣDD）、及びメモリデータに割り当てられず且つ前記補助行に対応するセル（ＣDD）を含んだ補助列のセル（ＣDD…ＣMD）を含み、また、符号化手段（ＣＤ）は、ダミーのアドレス信号を出力するメモリマトリックス（ＭＡ；ＭＡ１，ＭＡ２）の補助行に接続された補助部分（ＣＤ１D ）を含み、
（ウ）前記制御手段（ＣＴ１…ＣＴ３，ＷＲ，ＳＲ；ＣＴ１１…ＳＲ１，ＣＴ２１…ＳＲ２）は、直接アドレス指定のメモリ動作中に前記補助行をも常にアドレス指定し、
（エ）前記メモリマトリックスの補助行（ＣD1…ＣDD）は、符号化手段（ＣＤ）の補助部分（ＣＤ１D）及び制御手段（ＣＴ１…ＣＴ３，ＷＲ，ＳＲ；ＣＴ１１…ＳＲ１，ＣＴ２１…ＳＲ２）の第１制御装置（ＣＴ１；ＣＴ１１，ＣＴ２１）と共に、コンパランドと記憶データとの比較を行うメモリ動作中に使用される第１リセットループを形成し、前記第１制御装置（ＣＴ１；ＣＴ１１，ＣＴ２１）を制御してコンパランドとそのマスクがメモリマトリックス（ＭＡ；ＭＡ１，ＭＡ２）に付与されると直ぐに前記付与手段（ＲＥ；ＲＥ１，ＲＥ２）を使用不可にし、また、前記補助行及び列（ＣD1…ＣDD，ＣDD…ＣMD）は、前記制御手段（ＣＴ１…ＣＴ３，ＷＲ，ＳＲ；ＣＴ１１…ＳＲ１，ＣＴ２１…ＳＲ２）に属するリセット信号を発生する装置（ＣＴ３）と共に、メモリを直接アクセスにて使用中に用いられる第２リセットループを形成し、制御手段（ＣＴ１…ＣＴ３，ＷＲ，ＳＲ；ＣＴ１１…ＳＲ１，ＣＴ２１…ＳＲ２）を制御して項目が読み出されると直ぐにアドレス指定手段（ＳＲ；ＳＲ１，ＳＲ２）とデータ読み出し手段（ＷＲ；ＷＲ１，ＷＲ２）を使用不可にする、
ことを特徴とする上記内容によりアドレス指定可能なメモリ。
【請求項２】
符号化手段（ＣＤ）がダブル結合ネットワーク（ＣＤ１）と第2比較手段（ＣＤ２）とを含み、該ダブル結合ネットワーク（ＣＤ１）は、
（１）コンパランドと記憶された１ワードとの一致が存在する場合、一致が見い出された行のアドレスに対応するビット構成とその補数構成を一対の出力に与えることができ、
（２）コンパランドと１より多い記憶ワードとの一致が存在する場合、互いに相補的ではない構成、ただしそれらの総てのビットが同じ論理値を有しているわけではない該構成を前記出力の対に与えることができ、
（３）一致が存在しない場合、同じ論理値をもったビットを有する２つの構成を前記出力の対に与えることができ、
また、前記第2比較手段（ＣＤ２）は、前記出力に存在するビットのビット毎の比較を行い、それらを行アドレス、複数一致及び不一致信号にそれぞれ変換する、ことを特徴とする請求項１記載のメモリ。
【請求項３】
前記メモリマトリックス（ＭＡ；ＭＡ１，ＭＡ２）は、ドントケア論理値を有し得る各ビットに対して一対のセルを含み、また、メモリは、このセル対のビットの論理値０、１及びドントケアがそれぞれ０１、１０、００対により記憶され、かつ、前記コンパランドの論理値０、１及びドントケアビットが結合０ｘ、ｘ０及びｘｘ（ｘはそれらのドントケア論理値を示し、これは常に肯定の比較結果を生じさせる）として付与手段に与えられてコンパランドとこれらのセル対の比較を行うように、プログラミングされることを特徴とする請求項１又は２に記載のメモリ。
【請求項４】
ドントケア論理値を有し得るビットの数が、ユーザーデバイスの要求に基づいてプログラム化され得ることを特徴とする請求項３記載のメモリ。
【請求項５】
複数のメモリマトリックス（ＭＡ１，ＭＡ２）を含み、その各々は同じデータワードのビットストリングを記憶し、その関連の付与手段（ＲＥ１，ＲＥ２）に接続され、該付与手段は、コンパランドとマスクの対応するビットストリングをマトリックスに付与し、また、
前記マトリックスは同じ行数を有し、全てのマトリックス（ＭＡ１，ＭＡ２）の相同行に関連する一致ラインが、別の論理ネットワーク（ＰＡ）を介して全マトリックス（ＭＡ１，ＭＡ２）に共通の符号化手段（ＣＤ）に接続され、該論理ネットワーク（ＰＡ）は、行毎に個々のマトリックス（ＭＡ１，ＭＡ２）に与えられる出力信号を肯定又は否定の比較結果を示す１つの信号に結合する、
ことを特徴とする請求項１〜４のいずれか一項に記載のメモリ。
【請求項６】
異なるマトリックス（ＭＡ１，ＭＡ２）に記憶されたビットストリングが異なる長さを有することを特徴とする請求項５記載のメモリ。
【請求項７】
メモリが集積回路セルライブラリのセルとして実現され、ユーザーデバイスが集積化される同じコンポーネントに組み込むことができることを特徴とする請求項１〜６のいずれか一項に記載のメモリ。
【請求項８】
メモリの構成が、２値、３値ＣＡＭ、ＲＡＭメモリとして、又はユーザーデバイスの要求によりＲＡＭとして使用可能な領域を含んだメモリとして動作できるようなものであることを特徴とする請求項１〜７のいずれか一項に記載のメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路として作られるメモリ装置、特に内容参照可能メモリ、すなわち連想記憶装置（ａｓｓｏｃｉａｔｉｖｅ  ｍｅｍｏｒｙ）に関する。
これらのメモリの名称として、一般に用語「Ｃｏｎｔｅｎｔ（ｓ）  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ  」の頭文字から得られる頭字語ＣＡＭが用いられており、以下の記載でもそれを用いる。
【０００２】
【従来の技術】
現在、データベースにおけるサーチを必要とする多くの用途において、ＣＡＭメモリが使用されている。簡単に言えば、ＣＡＭメモリは、メモリセルから成るマトリックスを含み、かつ、比較器に接続される。そして、各セルはデータワードの１ビットを記憶する。すなわち、メモリが、サーチされるべきデータ（以下「コンパランド」（ｃｏｍｐａｒａｎｄ）  という）をユーザーデバイスから受け取り、比較器が、コンパランドと記憶されたワードとのビット毎の比較を行う。肯定一致の場合（すなわち、サーチされる項目（ｉｔｅｍ）がメモリに実際に存在している場合。）、その項目が記憶されているアドレスが、他に存在する付加データと共にユーザーデバイスに与えられる。多くの用途では、メモリから読み出された情報は、後に他のメモリ構造への直接アクセスのために用いられる。これらのメモリの本質的な特徴は、それらが含む全ての項目と入力データを１クロックの信号サイクルで比較すること、及び複数の比較サイクルを必要とする従来型のランダムアクセスメモリよりも速いサーチを行う可能性を有することである。
【０００３】
通信にとって増々興味あるものとなってきているＣＡＭの用途の一つは、ＡＴＭやインターネットなどのような高速ウエブのノード内部にてルーティングテーブルを作ることである。この場合には、目的地のデータを含んだヘッダーを有するパッケージが伝送される。メッセージを受信すると、ウエブノードのルーティング管理装置は、このアドレスの全部又は一部を用いてテーブルをサーチし、後続のウエブ本体に伝送するためパッケージが送られるべき出力インターフェースを検索する。
例えば、米国特許第５，３８３，１４６号、第５，４６９，３７８号、第５，４９５，３８２号、第５，８４１，８７４号のような文献には、市販されているいくつかのＣＡＭメモリについての記載がある。これらのメモリの一つとして知られているのが、ＭＵ９Ｃ２４８０Ａ  ＬＡＮＣＡＭ（登録商標）の名称のミュージックセミコンダクター社（ＭＵＳＩＣ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ  Ｉｎｃ．）  製コンポーネントである。
これら全てのデバイスが、ユーザーデバイスの集積回路メモリとは別に自立集積回路として作られている。
【０００４】
今日のより進んだ技術的な解決策は、１つの集積回路上にインターネットやＡＴＭのノードルーターのような複雑な回路を作ることを志向している。このような傾向にあっては、ＣＡＭメモリも、ユーザーデバイスを含む同じ集積回路に組み込んで外部メモリとのアクセスを無くすが賢明である。このことにより、デバイスの動作はより速くなり、ピンや接続を除去することにより構造全体が簡単になり、全体の消費電力も減る。
従って、ユーザーデバイスをも含む同一回路にＣＡＭメモリを組み込むと、メモリの物理的な大きさ、すなわちその容量が拘束される。そこで、３値メモリ（ｔｅｒｎａｒｙ  ｍｅｍｏｒｙ）により記憶容量をもっと利用することが、提示されている。３値メモリでは、ワードのビットは、０及び１の論理値に加えて中性（「ドントケア」（ｄｏｎ’ｔ  ｃａｒｅ）ともいう）論理値を有し得る。ワードのビット群に中性論理値を割り当てることにより、実際に記憶すべきワード数を低減できる。米国特許第５，８４１，８７４号には、３値ＣＡＭメモリの例が記載されている。
【０００５】
留意すべき別の問題は、ＣＡＭメモリで読み出される項目がしばしばさらに別のＲＡＭ又は直接アクセス型のデータ構造へのアドレス又はアクセスポインターであることである。ＣＡＭサーチメモリとして使用されるデータ構造とＲＡＭ構造の両方を同じ集積回路が有することの利点は明らかである。上記コンポーネントＭＵ９Ｃ２４８０Ａ  ＬＡＮＣＡＭ（登録商標）にても使用されている米国特許第５，３８３，１４６号には、ＣＡＭメモリが記載されており、該メモリは、記憶した各ワードのビット群に関連した比較を使用不可にし、かつ、ＣＡＭとしての特徴を有する各ワードの部分とＲＡＭとしての残りの部分を有するようにプログラム可能である。しかし、３値メモリとしての動作を選択することはできず、ユーザーデバイスが作られる同じ集積回路にメモリを組み込むこともできない。さらに、プログラムできるのは、合計が特定数以上のビット群（特に８ビット群）に関するものである。上記米国特許第５，８４１，８７４号には、同じ集積回路上でのＣＡＭサーチの結果として得られる信号によりアドレス指定できるＲＡＭメモリと３値メモリを関連付けることの可能性が記載されているが、ＲＡＭとして利用できるメモリ領域はＣＡＭに記憶されるデータとは別のデータを含んでいる。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、ユーザーデバイスに組み込み得る集積回路ライブラリセルとして設計可能な３値ＣＡＭメモリを提供することである。特に、これらの条件におけるメモリのパワー消費に注意しなければならないが、本発明のメモリはこの観点からの有利な解決策を提示する。
さらに、本発明の別の有利な特徴は、本メモリが必要に応じて３値ＣＡＭ、２値（ｂｉｎａｒｙ）ＣＡＭ、又はＲＡＭとして利用可能な部分を構成できることである。
【０００７】
【課題を解決するための手段】
詳細には、本発明のメモリは、
（１）各々がＮビットのＭ個のデータワードからなるアレイを形成するように編成された、少なくとも１つのメモリセルマトリックスであって、各ビットは１つのセルに記憶される前記メモリセルマトリックス、
（２）マスクワードを用いて比較することによりメモリ内でサーチすべきデータワードをマトリックスに付与する手段であって、１列の全セルに共通のビットに対するラインによりマトリックスのセルに接続される上記手段、
（３）セルに記憶されたビットとコンパランドビットとの比較を行うべく各セルに接続された比較手段であって、各行のセルに接続された該比較手段の出力は、互いに連結され、行セルにて完了した比較の肯定又は否定の結果信号を発生する上記比較手段、
（４）一致ラインに接続され、かつ、コンパランドと記憶されたワード間で一致が見い出されたか否かを示す信号を送出し、さらにそれが肯定ならば１又はそれより多い記憶ワードとで一致が見い出されたか否かを示す信号を送出する符号化手段、及び
（５）サーチを行うため又は直接アドレス指定によるデータのリード／ライトを行うために、メモリマトリックスへのアクセスをチェックする手段
を含み、
（ア）メモリマトリックスに記憶されたワードのアレイ全体が、直接アドレス指定によりアクセス可能なデータ構造を有し、該アドレスは、ユーザーデバイスにより与えられ、又は符号化手段により送出された信号から成り、該符号化手段は、コンパランドと一つの記憶ワードの間に一致が見い出されたことを示し、
（イ）前記メモリマトリックスは、コンパランドとの比較がダミーの一致ライン上に肯定の比較信号を常に与えるように構成され且つダミーデータを記憶するよう割り当てられた補助行のセル、及びメモリデータに割り当てられず且つ前記補助行に対応するセルを含んだ補助列のセルを含み、また、符号化手段が、ダミーのアドレス信号を出力するメモリマトリックスの補助行に接続された補助部分を含み、
（ウ）前記制御手段が、直接アドレス指定のメモリ動作中に前記補助行をも常にアドレス指定でき、
（エ）前記メモリマトリックスの補助行、符号化手段の補助部分及び第１制御手段は、コンパランドと記憶データの比較を実行するメモリ動作中に使用される初期リセットループを形成し、前記第１制御手段をチェックしてコンパランドとそのマスクがメモリマトリックスに与えられると直ぐに前記付与手段を使用不可にし、また、前記補助行及び列は、前記発生装置と共にリセット信号を生成し、前記制御手段は、メモリ動作中に使用される第２リセットループの一部であり、制御手段を制御してデータが読み出されると直ぐにデータアドレス指定及び読み出し手段を使用不可にすることを特徴とする。
【０００８】
【発明の実施の形態】
さらに明瞭にするため、添付図面を参照する。
図１は、ＲＡＭとして使用するのにも適したＣＡＭの構造を示す。このメモリは、以下のものを含む。
（１）Ｍ行、Ｎ列のメモリマトリックスＭＡ。
（２）ブロックＲＥで示される１対のレジスタ。それぞれ、メモリにおいてサーチされるべき項目（コンパランド）とコンパランドのマスキングビット（マスク）をマトリックスＭＡに与える。後者はコンパランドビットに双一義的（ｂｉ−ｕｎｉｖｏｃａｌｌｙ）  に関連し、それらの論理値は、関連するコンパランドビットを項目ビットと比較しなければならないか否か（コンパランド無視条件（ｃｏｍｐａｒａｎｄ  ｉｎｄｉｆｆｅｒｅｎｃｅ  ｃｏｎｄｉｔｉｏｎｓ）  ）を示す。
（３）（記憶された１ワードに対してのみコンパランドと項目との一致が見い出された場合）検索される項目をＭＡ内に記憶するアドレスを出力し、又は複数の一致若しくは不一致を示す符号器ＣＤ。
（４）ＲＡＭモードアクセス動作に関連する行を選択するための回路ＳＲ。
（５）メモリ作成又は修正段階中にセルの内容を書き込み、かつ、ＲＡＭモード動作中にそれらを読み出すための論理ネットワークＷＲ。
（６）ＲＡＭ又はＣＡＭモード動作中にメモリ動作の制御信号を発生するための回路ＣＴ１，ＣＴ２及びＣＴ３。
【０００９】
符号器ＣＤを除いた上記ブロックは、基本的なモジュールＭＥを構成する。該モジュールＭＥは、ユーザーデバイスを収容するコンポーネント上に複製でき、用途に必要な容量を有するメモリを得ることができる。
マトリックスＭＡの各セルＣ１１…Ｃ１Ｎ…ＣＭ１…ＣＭＮは、真正かつ適切なメモリ要素と、その中に記憶されたビットとコンパランドのビットを比較する比較器を含む。このコンパランドのビットは、ビットラインとして公知のラインを介してレジスタＲＥにより与えられる。同じライン上のセルの比較器出力は、論理ＡＮＤに接続され、該ラインに記憶されたワードとコンパランドとのビット毎の比較が肯定であるか否かを一致ラインとして公知のラインｍ１  …ｍｍ  上に出力する。これらの種類のメモリでは通常、マトリックスＭＡはスタティックＲＡＭメモリであり、各セルは、真正かつ適切な項目ビットと補数ビットの両方を記憶し、よって、各セルは実際には２つのビットラインに接続され、それにより、実際の論理値と補数値の両方を有するコンパランドビットを与える。このことは、各コンパランドのレジスタ位置がストレート及び否定（ｄｅｎｉｅｄ）出力を与えることを意味する。図１では、ＲＥとＭＡ間の接続１は、コンパランドとその補数をマトリックスに導くワイヤ対全てを示す。
【００１０】
セルの機能及びマトリックスの構成の例が、例えば米国特許第５，３８３，１４６号に示される。米国特許第５，４６９，３７８号には、可能な回路図が示される。
例として、以下において必要な場合には２５６個４０−ビットの容量を有するマトリックスＭＡを参照する。
マトリックスＭＡの内容は、ＲＡＭメモリとしての動作中に直接アドレス指定によりアクセスされるデータ構造でもある。後で分かるように、ＲＡＭのアクセスアドレスは、符号器ＣＤの出力として与えられる情報から成り得る。このことは、インターネットウエブのルーティング管理装置におけるサーチテーブルの完成のような用途では特に有利である。この場合にはしばしばサーチはビットストリングのプレフィックスにて行われる。
好ましくは、行セルは、ドミノ論理により互いに接続される。換言すれば、比較結果の認識はセルグループ上にてでき、その各々はプリロード及びアセスメントトランジスターに関連する。種々のグループのアセスメントトランジスターからの出力は、結合されて一致ラインｍを形成する。プリロード及びアセスメントイネーブル信号は、集合体を示す図中の２により示されるラインを介し関連のセルグループに対しＲＥにより与えられる。例として、比較結果の認識が８セルのグループにより行なわれる場合には、ライン１の８対毎に１つのライン２が存在する。
【００１１】
本発明によるメモリは、３値ＣＡＭメモリであり、ＭＡに記憶される各ビットは０、１又はドントケア（ｄｏｎ’ｔ  ｃａｒｅ）をとり得る。３値ＣＡＭメモリでは、入力項目のビットとドントケアレベルにあるメモリのビットとの比較は明らかに常に肯定である。３値ＣＡＭメモリとしてメモリを使用するためには、ドントケア値を有し得る記憶ワードの各ビットに対して２つのセルを割り当てなければならない。従って、上記与えられた数値例では、メモリワードは、どれくらいの数の記憶ビットが３値構成を有するかに従って、２０〜４０の範囲の相当数のビットを有することになる。好ましくは、論理レベル０、１及びドントケアは、ＭＡ内にそれぞれ０１、１０及び００として記憶される。好ましくは、３値記憶で使用されるセルは、メモリが使用されるシステムの設計及び特定用途の要求に基づいて、事前に選択される。よって、リード−ライト論理部ＷＲは、３値として記憶されるべきビットが上記特定したように既に符号化されているデータを受け取る。換言すれば、２値又は３値構成を有し得るビット数は、プロジェクトパラメータの一つとなる。特に、ユーザー構成は個々のビットのレベルに到達する。ビット対への変換は、対応するコンパランドビットを含めて３値ビットを考慮すべく実行される。特に、ドントケア論理値を「ｘ」で示すことにより、コンパランドビットに対して次の変換則が採用できる。すなわち、０ビットが「０ｘ」に変換され、１ビットが「ｘ０」に変換され、ｘビットが「ｘｘ」に変換される。
【００１２】
データを含むためのセルに加えて、マトリックスＭＡは、別のダミーの行及び列をも有し、そのセルはＣＤ１…ＣＤＤ…ＣＭＤにより示される。この行及び列の目的は後に詳細に説明する。ダミー行は、一致ラインｍＤ  に接続され、常に一致信号を発生するよう構成される。
各レジスタＲＥは、データ用のマトリックスＭＡの各列に対し１つの要素から成る（従って４０個の要素）。各要素は、ユーザーデバイスからのコンパランド又はマスクとタイミング信号を受け取る。該タイミング信号は、ＭＡへのライン１上にコンパランドとマスクをロードすること、及び回路ＣＴ１からのそれらの付与において必要とされる。３、４及び５は、コンパランドとマスクをＲＥに導くライン全て及びＲＥへのコマンドラインを示す。１のとき、マスクビットは、同じ論理値をそれらの要素からの２つのライン１上に強制し、対応するＭＡのセルに記憶された項目ビットのどんな論理値も、その列上の一致により常にそこに作る。このことは、コンパランドビットに対してドントケア条件を達成する。ドントケア論理値のビットの数と位置も、設計パラメータである。
【００１３】
特に、メモリとユーザーデバイスの構成は、コンパランドビットのストリング全体がドントケア条件に強制されるように作られ得る。このことは、マトリックスＭＡの対応部分をＲＡＭメモリとして考え、残りの部分のみをＣＡＭメモリとして考えることに等しい。この構成は、ＣＡＭモード動作中にサーチされる情報に同時にアクセスすべき別の情報を関連付ける際に特に有効である。
ブロックＣＴ１は、コンパランドとマスクを外部からレジスタＲＥにロードするために時間ウインドウを識別する信号と共に、クロック及びコンポーネント選択信号を受け取り、かつ、それらを接続５上にてコマンドに変換する。これらのコマンドのいくつかは後に説明するが、ＣＴ１は、後に述べる目的のために接続１１を介して符号器ＣＤからリセット信号をも受け取る。
【００１４】
出力符号器ＣＤは、２つの部分から成る。第１部分ＣＤ１は、真正かつ適切なコード論理部であり、出力対６Ａ，６Ｂ上に２つのビットグループを与える。該ビットグループの構成は、コンパランドとデータの比較の結果が１つの一致、複数の一致又は不一致であるかに従って変わる。特に、一致がマトリックスＭＡの１行に対してのみの場合には、ＣＤ１は関連の一致ラインｍの識別を表す構成（特に対応するマトリックスＭＡの行アドレスに対する符号化）を出力６Ａに与え、その補数構成を出力６Ｂに与える。複数の一致の場合には、ＣＤ１は、互いに相補的でない構成を出力６Ａ及び６Ｂに発する一方、ＣＤ１への全ラインが否定比較の場合には、２つの値が発せられ、そのビットは同じ論理値（特に１）を有する。
第２部分ＣＤ２は比較器であり、ＣＤ１の２つの出力６Ａ及び６Ｂに送出された値全てをビット毎に比較し、かつ、１つのラインｍ上のみでの一致の場合には対応するアドレスを出力７に発し、メモリがＲＡＭとして使用される次のサイクルにてＭＡアドレスとして使用できるようにする。一方、複数の一致又は不一致の場合には、ＣＤ２は別の２つの出力８、９に信号を送出する。
【００１５】
符号器部分ＣＤ１は、実際にはＭ行と２ｌｏｇ２Ｍ列（各マトリックス部分に対するｌｏｇ２Ｍ列、すなわち、マトリックスＭＡの行アドレスをコード化するのに必要なビットと同数の列）のダブルマトリックスからなる。各行は、ＭＡからの一致ラインの一つに接続される。列は１の論理値に対応する電圧にてプリロードされ、トランジスターはグランド（論理０）に接続され、それぞれの列は、一致信号がライン上に存在するとき、選択された行と列の交点に位置する。他の交点では列と行は接続されない。各列に存在する電圧に対応する論理値は、ＣＤ１の出力ビット６Ａ又は６Ｂである。第１及び第２マトリックス部分それぞれに対し、他のラインとは独立して考えられる対応ラインに一致信号が存在する場合における出力ビットの構成が行アドレス又はその補数を表すように、トランジスターが配置されるべき交点が選択される。
【００１６】
図２は、符号化論理部ＣＤ１に採用された配置図である。一致ラインｍｍ０  …ｍｍ４  に接続された４行のみからなる極端に簡略化したマトリックスである。よって、各ダブルマトリックス部は、２つの列Ａ０，Ａ１及びＢ０，Ｂ１を含み（同じ数字インデックスを有する列は相同位置にある列である）、それぞれ出力６Ａと６Ｂを形成する。Ａ０とＢ０は、最下位ビットを出力として与える列である。ＴＡ１…ＴＡ４とＴＢ１…ＴＢ４は、それぞれ２つのマトリックス部のトランジスターである。
トランジスターＴＡ，ＴＢの構成は、実際には１つのラインｍｍ上に論理１が存在する場合に行アドレスを出力として与え（それぞれ図のレイアウトに従って００、１０、０１、１１であり、右側が最下位ビットである）及び列Ｂの補数（１１、０１、１０、００）を与える。しかしながら、１より多いラインｍｍが１の場合に例えば第１及び第２ラインｍｍ０  ，ｍｍ１  上にて列Ａは構成００を与え、列Ｂは列Ａに存在する構成の補数以外の構成１０を与える。どのラインにも１が存在しないとき出力Ａ及びＢには構成１１が存在する。ｍ行及びｌｏｇ２Ｍ列の実際の場合への拡張は容易に行える。
【００１７】
第１符号器部分ＣＤ１は、ダミーラインの存在を考慮するダミー部ＣＤ１０  をも含む。それは、常に一致信号を受け取り、出力１１上にダミーアドレスとして解釈できる信号を常に送出する。実際には、このことは、マトリックスのダミー行に対応し且つ出力６Ａ，６Ｂにて対応する列から切断された別の行を与えるダブルマトリックスを必要とする。
行選択回路ＳＲは、マルチプレクサーＭＸにより示されるように、接続１０を介して外部から与えられるアドレス又は接続７に存在するアドレスに基づいて、マトリックスＭＡの行を選択できる。アドレスモードの選択は、外部から制御される。メモリがＲＡＭとして動作するときはいつでも、回路ＳＲは、２つの出力１２、１２Ｄにより示されるように、特定行とダミー行の両方を常にアドレス指定する。
制御回路ＣＴ２は、従来のクロック信号（一般にはＣＴ１に与えられるものと同じ）、コンポーネント選択及びリード／ライト信号を外部から受け取り、回路ＳＲと論理部ＷＲのラインの両方に与えられる信号ＧＯに加えて、ＲＡＭメモリを操作するのに必要な従来のコマンド信号を発生する。これらの信号は、接続１３の線上に存在する。これらの信号のいくつかは後に説明する。
【００１８】
ＭＡにデータを書き込み且つＭＡにて読み出されたデータを外部に送るための論理ネットワークＷＲは、実際にはデータに割り当てられたＭＡの列と同数の装置から成る（記載した例では４０個）。１４と１５は、それぞれモジュールＭＥの外部から／へのおよびマトリックスＭＡから／へのデータのためのデータ入出力接続を示す。各装置ＷＲは、従来型の構造を有し、書き込み方向においては、書き込まれるべき信号のサンプル回路、列のプリロードのための回路、及びメモリセル回路により要求されるレベルに書き込まれるべき信号を運ぶバッファを含む。読み出し方向においては、ＷＲは、センス増幅器と読み出し信号出力を適切にタイミングするための回路を含む。
論理ネットワークＷＲは、ＭＡのダミー列に接続された論理部ＣＴ３から線１６を介して別のリセット信号をも受け取る。この第２の信号の目的は後に説明する。
ＲＡＭ及びＣＡＭとしての一般的なメモリ動作は、図３Ａ、３Ｂに示す。ここで、ＣＫ、ＣＫＣＡＭはＲＡＭ及びＣＡＭ動作に対するクロック信号（一般には等しい）であり、ラインＡＤＤＲ，Ｄ，Ｑ，ＷＥＮは、それぞれＲＡＭとしての動作に対するアドレスロードコマンド、データロードコマンド、データリードコマンド、及びデータリード／ライトコマンドを示し、Ｋ，ＭＫ，ＭＡＤは、それぞれコンパランド及びマスクと検索される項目アドレスの送出・ロード工程を示す。図に示されたライト工程は、ＤＡＴＡ１及びアドレスＡＤＤＲ１に関係し、リード工程は、アドレスＡＤＤＲ２に記憶された項目に関係する。これらの図は技術者には極めて明瞭であるから、さらなる説明は不要であろう。
【００１９】
ＭＡのダミー列及び行に戻ると、ダミー行のセルは、レジスタＲＥからのビット出力に対するラインには接続されず、事前設定された論理値ビットを記憶する。それらは、実際のデータ行セルと同じように一致ラインｍＤ  に接続される。これらの条件では、それらは常にｍＤ  上に一致信号を与える。ダミー列のセルは、セルビットを操作するためのラインと同様のラインを介して事前設定された論理値（及びその補数）に接続される。ダミーセルに対応するセルは、その行に対する一致ラインにも接続される。ダミー列及び行は、メモリのＲＡＭ動作中には共に使用される一方、ダミー行（特にダミー列に対応するセル）はメモリのＣＡＭ動作中に独自で使用される。それらの主な目的は、要求される最小時間の間だけアドレス及び検出回路（実際にはより大きな消費を伴うもの）をアクティブに維持して消費を低減することである。
【００２０】
メモリがＲＡＭモードで使用される場合のダミーの列と行の動作が、図３Ｃの時間図に示される。ＣＴ２に入るクロック信号ＣＫの立ち上がりが、信号ＣＫｆｆ＿ａ  とＣＫｆｆ＿ｄ  、ＧＯ及びＤＷＬ  の立ち上がりを生じさせる。ＣＫｆｆ＿ａ  とＣＫｆｆ＿ｄ  は、それぞれアドレス及びデータをロードするためにＳＲ及びＷＲに送られる（図３Ａも参照）。ＧＯは選択された行をイネーブルし、ＤＷＬ  はダミー行をイネーブルする。列のプリロードは不可にされ（信号ＰＲＥＣの１への移行）、ダミー列が読み出される（信号ＤＢＬ  の０への移行）。ＤＢＬ  を０に移行することにより、ＣＴ３（図１）内の信号ＲＳがリセットされ、このことがＷＲ内のリード増幅器をオフに切り、元の条件に戻す。発生された全ての信号は、ＣＫデューティサイクルと周期に独立な動作を保証するのに厳密に必要な限り持続する。
【００２１】
ＣＡＭ動作（図３Ｄ）では、コンパランドがメモリに与えられるときはいつでも、一致信号がマトリックスＭＡのダミー行に関係する一致ライン上にて得られ、それがダミーアドレスをライン１１上に発生することにより符号器のダミー部分に送られ、それによりＣＴ１がＲＥを使用不可にする。特に、クロックCKCAM の立ち上がりにより、マスクとコンパランドのロードを引き起こし（図３Ｂ）、マスクとコンパランドが安定なとき、結果のアセスメントと読み出し信号Eval及びPre の立ち上がりを開始させる。ダミー行に強制された肯定の比較結果のビットのＡＮＤは、一致ラインｍD 上にDMATCHの立ち上がりを開始させる。符号器ＣＤのダミー部分ＣＤ１Dは、出力１１上にダミーコードアドレスＮＭを発生し、それが比較を中断しシステムを元の状態に戻す。この場合にも、発生された全てのパルスは、CKCAM デューティサイクルと周期に独立な動作を保証するのに厳密に必要な限り持続する。
本発明によるメモリの容量は、Ｎ’列のワード（ここでＮ’＞Ｎ）で動作するように拡張できる。
【００２２】
例えば、図４は２つのモジュールＭＥ１，ＭＥ２を用いるメモリを示し、その各々は図１のモジュールＭＥに等しい。図１の要素に対応する要素が同じ符合で示されており、さらに１及び２がそれぞれ加えられている。簡単のため、図４は（ＷＲ１、ＷＲに組み込まれた）ＣＴ３とＭＸの対応する回路を示さず、データ行のものとは分離されたマトリックスＭＡ１，ＭＡ２のダミー行の直接アドレスも有さない。２つのモジュールは、論理ネットワークを介して同じ符号器ＣＤに接続される。該論理ネットワークの入力は、一致ライン（含まれたダミー行に関係するもの）である。これらの一致ラインは、２つのマトリックスＭＡ１及びＭＡ２を出るＭ１及びＭ２により集合体を示す図中に示され、それは相同ラインに存在する信号のＡＮＤを実行する。２つのレジスタＲＥ１、ＲＥ２の各々は、コンパランドの一部をロードしマトリックスＭＡ１，ＭＡ２に与える。明らかに、この解決策は、２つのマトリックスが同数のラインを有することを要求する。逆に、マトリックスＭＡ１の列の数Ｎ１は、マトリックスＭＡ２の列の数Ｎ２とは異なり得る。
【００２３】
ここに記載されたようなメモリは、システム−オン−チップ技術により設計でき、それにより如何なる集積回路のライブラリセルとしても自動設計できる。マトリックスＭＡで言及したような縮小容量メモリの場合にも、１以上のモジュールＭＥが同じ集積回路上に実現できる。この集積回路は、例えばインターネット用の通信ルーティング管理デバイスのようなメモリを使用するデバイスをも含む。技術者ならば、この種のメモリの結果として特徴付けられるメモリへのアクセス時間の節約、消費の削減、及びシステムの複雑さの低減の観点からの利点を明らかに理解するであろう。
ユーザーシステムのニーズに基づいて、メモリ構成は２値又は３値ＣＡＭ又はＲＡＭとして動作するのに必要なものとでき、ＲＡＭ又はＣＡＭとして使用されるべき領域を選択できる。
上記記載は明らかに単なる例であり、変形や変更が本発明の保護範囲を離れることなく為し得る。
【図面の簡単な説明】
【図１】本発明のＣＡＭメモリの一般的なブロック図である。
【図２】デコーダーの略図である。
【図３Ａ】いくつかの動作時間図である。
【図３Ｂ】いくつかの動作時間図である。
【図３Ｃ】いくつかの動作時間図である。
【図３Ｄ】いくつかの動作時間図である。
【図４】いくつかのモジュールを含んだメモリの図である。
【符号の説明】
ＭＥ  基本モジュール
ＣＤ  符号器
ＭＡ  マトリックス
ＲＥ  レジスタ
ＷＲ  リード／ライト論理装置
ＣＴ１…ＣＴ３  制御装置
ＳＲ  行選択回路
ＭＸ  マルチプレクサー
【図１】
0003599273.tif 000002
【図２】
0003599273.tif 000003
【図３Ａ】
0003599273.tif 000004
【図３Ｂ】
0003599273.tif 000005
【図３Ｃ】
0003599273.tif 000006
【図３Ｄ】
0003599273.tif 000007
【図４】
0003599273.tif 000008