(57)【特許請求の範囲】
【請求項１】
特に液晶デイスプレイのための、蓄積容量を備えた薄膜トランジスタからなるマトリクスを製造するための方法において、
Ａ．第１マスキング工程において第１導電膜が基板（１０）上に被着され、かつ薄膜トランジスタマトリクスの行（１１）として、トランジスタ（１９）のゲート接点（Ｇ）として及び畜積容量（２１）の電極（１２）として構造化され、
Ｂ．薄膜トランジスタ（１９）のためのゲート絶縁膜（１３）が被着され、
Ｃ．持にａ−Ｓｉ：Ｈの半導体（１５）が被着され、
Ｄ．ｐ又はｎドープ半導体（１５）が薄膜トランジスタ（１９）のドレイン・ソース接点（Ｄ，Ｓ）として被着され、
Ｅ．第２マスキング工程において薄膜トランジスタマトリクスの列（２３）と薄膜トランジスタ（１９）のドレイン・ソース接点（Ｄ，Ｓ）と蓄積容量（２１）の対向電極（２５）とのために、第２導電膜（１６）が被着されかつ構造化され、Ｆ．マスクとして第２導電膜（１６）を備えたドープ半導体膜（１５）がプラズマエツチングされ、エツチングプラズマの光放出を観察することによつてエツチング過程の終点が確認され、
Ｇ．第３マスキング工程においてアンドープ半導体膜（１４）が構造化され、
Ｈ．第４マスキング工程において透明導電膜（１８）が画素電極（２０）として、及び列（２３）の第２メタライジングとして、かつ薄膜トランジスタ（１９）のドレイン接点（Ｄ）を蓄積容量（２１）の対向電極と導電接続するために被着されかつ構造化され、
Ｉ．透明パツシベーシヨン膜（２２）が被着される諸工程を特徴とする方法。
【請求項２】
特に液晶デイスプレイのための蓄積容量を備えた薄膜トランジスタからなるマトリクスを製造するための方法において、
Ａ．第１マスキング工程において第１導電膜が基板（１０′）上に被着され、かつ薄膜トランジスタマトリクスの行（１１′）として、トランジスタ（１９′）のゲート接点（Ｇ）として、及び蓄積容量（２１′）の電極（１２′）として、構造化され、
Ｂ．薄膜トランジスタ（１９′）のためのゲート絶縁膜（１３′）が被着され、
Ｃ．特にａ−Ｓｉ：Ｈの半導体（１４′）が被着され、
Ｄ．ｐ又はｎドープ半導体（１５′）が薄膜トランジスタ（１９′）のドレイン・ソース接点（Ｄ，Ｓ）として被着され、
Ｅ．第２マスキング工程において薄膜トランジスタマトリクスの列（２３′）と薄膜トランジスタ（１９′）のドレイン・ソース接点（Ｄ，Ｓ）とのために、及び蓄積容量（２１′）の対向電極のために、第２導電膜（１６′）が被着されかつ構造化され、
Ｆ．マスクとして第２導電膜（１６′）を備えたドープ半導体膜（１５′）がプラズマエツチングされ、エツチングプラズマの光放出を観察することによつてエツチング過程の終点が確認され、
Ｇ．第３マスキング工程においてアンドープ半導体膜（１４′）が構造化され、
Ｈ．第４マスキング工程において透明絶縁膜（４０）が被着されかつ構造化され、マトリクスの接続個所と薄膜トランジスタ（１９′）のドレイン接点（Ｄ）と蓄積容量（２１′）の対向電極（２５′）とから絶縁膜（４０）が除去され、
Ｉ．第５マスキング工程において透明導電膜（４５）が被着されかつ構造化される諸工程を特徴とする方法。
【請求項３】
ドープ半導体（１５，１５′）のエツチングの終点を監視するために、エツチングプラズマの光放出強度が２４０．４ｎｍで測定されることを特徴とする、請求項１又は２に記載の方法。
【請求項４】
第４マスキング工程において透明絶縁膜（４０）が液晶デイスプレイの画素電極（４４）の範囲でも除去されることを特徴とする、請求項２又は３に記載の方法。
【請求項５】
薄膜トランジスタ（１９′）のドレイン接点（Ｄ）と列（２３′）と蓄積容量（２１′）の対向電極（２５′）とに対して直接的導電接続が成立するよぅに、透明導電膜（４５）が構造化されることを特徴とする、請求項２ないし４の１つに記載の方法．
【請求項６】
透明導電膜（４５）が列（２３′）及び行（１１′）の接続個所を覆い、かつ列（２３′）の第２メタライジングとなることを特徴とする、請求項２ないし５の１つに記載の方法。
【請求項７】
アンドープ半導体（１４，１４′）と一緒に、ゲート絶縁膜（１３，１３′）も構造化されることを特徴とする、請求項１ないし６の１つに記載の方法。
【請求項８】
第１導電膜がクロム、アルミニウム、モリブデン、タンタル又はこれらの金属の組合せからなることを特徴とする、請求項１ないし７の１つに記載の方法。
【請求項９】
マトリクスの行（１１，１１′）とトランジスタ（１９，１９′）のゲート接点（Ｇ）と蓄積容量（２１，２１′）の基本電極（１２，１２′）とのために、２００ｎｍのクロム膜を備えた基板（１０，１０′）上に、ゲート絶縁膜（１３，１３′）としてＳｉＮｘ４００ｎｍ、半導体（１４，１４′）としてａ−Ｓｉ：Ｈ１３０ｎｍ、及びドレイン・ソース接点（Ｄ，Ｓ）としてｎ＋ａ−Ｓｉ：Ｈ５０ｎｍが順次析出されることを特徴とする、請求項１ないし８の１つに記載の方法。
【請求項１０】
ゴラズマ励起化学気相成長装置（ＰＥＣＶＤ）において真空を中断することなくドレイン・ソース接点（Ｄ，Ｓ）のためにゲート絶縁膜（１３，１３′）、半導体（１４，１４′）及びドープ半導体（１５，１５′）の析出が行われることを特徴とする、請求項１ないし９の１つに記載の方法。
【請求項１１】
行（１１，１１′）及び列（２３，２３′）の交差個所で絶縁膜（１３，１３′）が、すべてのエツチング行程のときに第２導電膜（１６，１６′）によつて保護されていることを特徴とする、請求項１ないし１０の１つに記載の方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、特に液晶デイスプレイのための蓄積容量を備えた薄膜トランジスタからなるマトリクスを製造するための方法に関する。
【０００２】
【従来の技術】
蓄積容量を備えたａ−Ｓｉ：Ｈ薄膜トランジスタからなるマトリクスを製造するために、ドイツ連邦共和国特許出願第４３１０６４０号明細書により単に３つのホトリソグラフイマスクで間に合い、かつ高い移動度のトランジスタを達成することのできる方法が既に公知である。公知の製造法では、絶縁膜とアンドープ半導体としてのａ−Ｓｉ：Ｈとドープ半導体とからなる層系列及び導電膜が途中で個々の膜を構造化することなく、順次被着され、引き続き２つのマスキング工程において構造化される。その際、まず導電膜が構造化され、この膜が引き続きドープ半導体膜及びアンドープ半導体膜のエツチングのためのマスクとして役立つ。半導体膜のエツチング操作の終点はエツチングプラズマの光放出を点検することによつて点検することができる。しかしその際、ドープ半導体は後の半導体チヤネルの範囲でのみ、つまりエツチングプラズマにさらされる基板総面積の０．５％未満の面がエツチングされる。この僅かな面によつてエツチングプラズマ中に発生される光信号は、ドープ半導体膜のエツチング操作の終点を監視するための評価が大きな困難にぶつかるほどに、その強度が小さい。このことからしばしばオーバエツチングが生じ、殊にドープ半導体膜の下にある真性半導体膜がドープ膜よりも早くエツチングされる。
【０００３】
【発明が解決しようとする課題】
それ故に、本発明の課題は特に液晶デイスプレイのための蓄積容量を備えた薄膜トランジスタからなるマトリクスを製造するための確実な方法を提供することである。
【０００４】
【課題を解決するための手段】
この課題は本発明により、
Ａ．第１マスキング工程において第１導電膜が基板上に被着され、かつ薄膜トランジスタマトリクスの行としてトランジスタのゲート接点として及び蓄積容量の基本電極として構造化され、
Ｂ．薄膜トランジスタのためのゲート絶縁膜が被着され、
Ｃ．特にａ−Ｓｉ：Ｈの半導体が被着され、
Ｄ．ｐ又はｎドープ半導体が薄膜トランジスタのドレイン・ソース接点として被着され、
Ｅ、第２マスキング工程において薄膜トランジスタマトリクスの列と薄膜トランジスタのドレイン・ソース接点とのために及び蓄積容量の対向電極のために、第２導電膜が被着されかつ構造化され、
Ｆ．マスクとして第２導電膜を備えたドープ半導体膜がプラズマエツチングされ、エツチングプラズマの光放出を観察することによつてエツチング過程の終点が確認され、
Ｇ．第３マスキング工程においてアンドープ半導体膜が構造化され、
Ｈ．第４マスキング工程において、画素電極として及び列の第２メタライジングとして、かつ薄膜トランジスタのドレイン接点を蓄積容量の対向電極と導電接続するために、透明導電膜が被着されかつ構造化され、
Ｉ．透明パツシベーシヨン膜が被着される諸工程を特徴とする、最初に述べられた種類の方法によつて解決される。
【０００５】
本発明によるこの方法は、従来の４回のホトリソグラフイマスキング工程を必要とする。ドイツ連邦共和国特許出願第４３１０６４０号明細書の３回マスキングプロセスとは異なり、まずマスクとして第２構造化導電膜を備えたドープ半導体膜のみがエツチングされる。その際、アンドープ半導体膜が後続の工程においてはじめて構造化されるので、ドープ半導体膜は全面が基板上に載る。この大きな面によつて、いまやプラズマ光放出の強度変化も、エツチング操作の終点を点検するための評価が問題なく可能となるほどに大きい。これによりオーバエツチングを確実に防止することができ、又プロセスの歩留りを著しく高めることができる。この利点は３回マスキングプロセスに比べて付加的マスキング工程のための超過出費を埋め合わせて余りある。
【０００６】
画素電極として透明導電膜を被着しかつ構造化し、引き続き透明パツシベーシヨン膜を被着する代わりに、まず第４マスキング工程において透明絶縁膜が被着されかつ構造化され、マトリクスの接続個所と薄膜トランジスタのドレイン接点と蓄積容量の対向電極とから絶縁膜が除去され、引き続き第５マスキング操作において透明導電膜が被着されかつ構造化される方法も前記課題を解決する。画素電極のための透明導電膜としてインジウム・スズ酸化物を使用すると、この方法は前記３回マスキング操作及び４回マスキング操作において画素電極を構造化するためのリフトオフ工程を省き、その代わりにエツチング操作も可能とする。３回マスキング操作及び４回マスキング操作では、例えばアルミニウムから構成することのできる第２導電膜にインジウム・スズ酸化物が部分的に載置される。インジウム・スズ酸化物のためのすべてのエツチング剤が第２導電膜をも浸食して、ここではインジウム・スズ酸化物の隔離エツチングが不可能となろう。前記５回マスキング操作では、インジウム・スズ酸化物膜の被着前に、まずインジウム・スズ酸化物にとつての腐食性物質に対して抵抗力のある透明酸化物が被着される。従つて５回マスキング操作ではエツチング法を利用してすベての構造化を行うことができる。つまりリフトオフ技術のための付加的設備はこの方法の場合必要でない。従つてこの操作は、付加的にマスキング工程が必要であるにもかかわらず、有利には純エツチング操作で処理される既設の生産ラインにおいて利用することができｃ。ドープ半導体膜の構造化のときにエツチングプラズマの光放出を良好に評価することができ、有利なことに放出強度を２４０．４ｎｍの波長において測定することができるという利点は、この方法でも同様に維持される。液晶デイスプレイの透明率を向上するために、第４マスキング工程において透明絶縁膜は液晶デイスプレイの画素電極の範囲でも除去することができる。更に５回マスキング操作では、薄膜トランジスタのドレイン接点と列と蓄積容量の対向電極とに対して直接的導電接続が成立するように、透明導電膜を構造化することができ、こうしてマトリクスのボンデイングが容易となる。更に透明導電膜は列と行との接続個所を覆うことができ、これによりデイスプレイを付属の外部駆動装置とボンデイングするときに確実な電気的接続が保証されており、この接続は列の第２メタライジングを実現することができる。列配線の第２メタライジングは冗長性を実現し、遮断された列配線を修理するのに利用することができる。
【０００７】
本発明による２つの操作では、行配線と列配線との交差部の絶縁材は第２導電膜によつてマスキングすることができ、こうしていずれのエツチング工程においても保護しておくことができる。こうして配線交差部での短絡に関して高い信頼性と低欠陥性が達成される。更にこれにより、アンドープ半導体と一緒にゲート絶縁膜も構造化することができる。
【０００８】
ゲート絶縁膜として、例えばＳｉＮｘ、ＳｉＯ２、Ｔａ２Ｏ５又はこれらの物質の組合せを使用することができる。列配線とドレイン・ソース接点との第１メタライジングにはクロム、チタン、タンタル又はクロム、アルミニウム及び類似の材料をスパツタ又は蒸着することができる。列の第２メタライジングのための膜は、例えばスパツタ又は蒸着し、引き続きエツチング法又はリフトオフ法で構造化することができる。パツシベーシヨン膜も、ＣＶＤ（化学気相成長）法又はスパツタリング法のいずれかで被着し、引き続きウエツト又はドライエツチングすることができる。有利な膜系列としては、マトリクスの行とトランジスタのゲート接点と蓄積容量の基本電極とのために、２００ｎｍのクロム膜を有する基板上にゲート絶縁膜としてＳｉＮｘ４００ｎｍと、半導体としてａ−Ｓｉ：Ｈ１３０ｎｍと、ドレイン・ソース接点としてｎ＋ａ−Ｓｉ：Ｈ５０ｎｍを、順次析出することができる。真空を中断することなくゲート絶縁膜と真性半導体とドープ半導体とを被着することによつて、高い移動度と高い電気的及び熱的安定性とを有する薄膜トランジスタを達成することができる。ゲート絶縁膜と半導体とドレイン・ソース電極との遮断は、ＰＥＣＶＤ（プラズマ励起化学気相成長）装置内の真空中で行うことができる。
【０００９】
【実施例】
以下図面に基づいて本発明による方法を詳しく説明する。
【００１０】
図１は基板１０上にスパツタされかつ構造化された２つのクロム面１１，１２を示す。上側面１１は画素の薄膜トランジスタ１９（図８）のための行配線とゲート接点Ｇとを形成する。下側面１２は蓄積容量２１（図８）の基本電極を形成する。クロムの代わりにＡｌ，Ｍｏ，Ｔａ又はこれらの物質の組合せも使用することができる．クロム面１１，１２の構造化のために、従来のホトリソグラフイ及びエツチング技術が利用される。次に基板１０は図２の断面図からも明らかなように、ＰＥＣＶＤ（＝プラズマ励起化学気相成長）法を利用して、ゲート絶縁膜としての窒化ケイ素１３と半導体としてのアンドープ非晶質ケイ素１４とドレイン／ソースボンデイングとしてのリン添加非晶質又は微晶質ケイ素１５とからなる３重膜が備えられる。この３重膜１３〜１５上に導電性材料、この場合Ｃｒ／Ａｌ／Ｃｒ１６のスパツタリング又は蒸着が行われる。引き続き第２マスキング工程において第２導電膜１６が構造化される（図３と図４）。このためにも、従来のホトリソグラフイ及びエツチング技術が利用される。この第２導電膜は列配線２３とドレイン・ソースメタライジングと蓄積コンデンサ２１の被覆電極とを形成する（図７と図８）。引き続きプラズマエツチング法によつてリン添加非晶質又は微晶質ケイ素膜１５のドライエツチングが行われる。この場合、特に図４から明らかなように、第２導電膜１６の構造がエツチングマスクとして役立つ。プラズマエツチング中にドープケイ素とアンドープケイ素との間に選択性が存在しないので、つまりアンドープケイ素からなる膜１４の前でエツチング操作が自然に停止するのではないので、しかし同時にアンドープケイ素１４がエツチング除去されてはならないので、エツチング操作は終点点検装置で監視されねばならない。終点点検装置がエツチングプラズマの光放出を検出する。プロセス監視のために、エツチングプラズマの光放出の図９に示された強度の時間的変化が２４０．４ｎｍで測定される。この強度は図９の線３０の通過部ではつきり認めることができるように、ドープケイ素のエツチング終了後に著しく変化する。つまりこの通過部はドープ半導体膜のエツチング過程の終了を確実に表す。図５、図６に示されたように、引き続き第３マスキング工程においてアンドープ非晶質ケイ素膜１４がホトリソグラフイ法及びプラズマエツチング技術で構造化される。半導体膜１４が残される個所１７が図５に図示されている。この工程は個々の画素要素の薄膜トランジスタを相互に絶縁するのに役立つ。インジウム・スズ酸化物１８等の導電性透明酸化物のスパツタリング又は蒸着と、従来のホトリソグラフイ法及びリフトオフ工程による構造化が図７と図８に示されている。インジウム・スズ酸化物は、この場合画素２０の本来の電極と中断された列を同時に修理するための列配線２３の冗長性とを形成し、薄膜トランジスタ１９のドレイン端子Ｄと蓄積コンデンサ２１の被覆電極２５との導電接続を実現する。別の工程において環境の影響から保護するために、窒化ケイ素、酸化ケイ素又はオキシ窒化ケイ素からなる膜２２がパツシベーシヨン膜として析出される。
【００１１】
図１０〜図１９は５回マスキング操作による液晶デイスプレイの画素の製造プロセスを示す。図１０〜図１５に示された工程は４回マスキング操作の図１〜図６の工程に対応する。それ故に、説明に関しては図１〜図６についての説明を参照するように指示される。しかし図１６と図１７で述べられた操作段階以降、４回マスキング操作と５回マスキング操作とでは経過が異なる。図１６と図１７に示されたように、５回マスキング操作ではアンドープ半導体膜１４′（図１４，図１５）の構造化後、窒化ケイ素、酸化ケイ素又はオキシ窒化ケイ素等の絶縁膜４０がＣＶＤ法又はＰＥＣＶＤ法によつて被着される。引き続き絶縁膜４０は従来のホトリソグラフイ法とプラズマエツチング工程又はウエツト化学エツチング法とによつて構造化される。この場合、図１６に図示された範囲４１でマトリクスの外側範囲において列配線及び行配線の接続個所で、列配線２３′上の接触孔４２内ｒドレイン端子Ｄの範囲で、及び蓄積コンデンサ２１′の被覆電極４３の範囲で、絶縁膜４０が取り除かれる。更に透明率を高めるために、後の画素電極４４の範囲で絶縁膜がエツチング除去される。５回マスキング操作の最終工程、つまりインジウム・スズ酸化物等の透明導電膜４５のスパツタリング又は蒸着と、プラズマエツチング操作又はウエツト化学エツチング操作による従来のホトリソグラフイ法による構造化が図１８と図１９に示されている。透明導電膜４５は本来の画素電極４４と、中断された列を同時に修理するための列配線２３′の冗長性とを形成し、薄膜トランジスタ１９′のドレイン端子Ｄと蓄積コンデンサ２１′の被覆電極４３との間の導電接続を実現する。更に第２導電膜４５は列配線２３′及び行配線の接続個所を覆い、こうしてデイスプレイと付属の外部駆動装置とのボンデイングのときに確実な電気的接続を保証する。
【図面の簡単な説明】
【図１】４回マスキング操作の第１製造段階における薄膜トランジスタと蓄積容量とを備えた液晶デイスプレイの１画素の平面図である。
【図２】図１のＩＩ−ＩＩ線に沿つた画素の横断面図である。
【図３】第２製造段階における図１の画素の平面図である。
【図４】図３のＩＶ一ＩＶ線に沿つた画素の横断面図である。
【図５】第３製造段階における図１の画素の平面図である。
【図６】図５のＶＩ一ＶＩ線に沿つた画素の横断面図である。
【図７】製造法の最後における図１の画素の平面図である。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿つた画素の横断面図である。
【図９】半導体のエツチング中におけるエツチングプラズマのスペクトル線の強度勾配を示す。
【図１０】５回マスキング操作の第１製造段階における薄膜トランジスタと蓄積容量とを備えた液晶デイスプレイの１画素の平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿つた画素の横断面図である。
【図１２】第２製造段階における図１０の画素の平面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿つた画素の横断面図である。
【図１４】第３製造段階における図１０の画素の平面図である。
【図１５】図１４のＸＶ−ＸＶ線に沿つた画素の横断面図である。
【図１６】第４製造段階における図１０の画素の平面図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿つた画素の横断面図である。
【図１８】製造方法の最後における図１０の画素の平面図である。
【図１９】図１８のＸＩＸ−ＸＩＸ線に沿つた画素の横断面図である。
【符号の説明】
１０    基板
１１    行
１２    電極
１４  アンドープ半導体膜
１５    半導体
１６    第２導電膜
１８    透明導電膜
１９    薄膜トランジスタ
２０    画素電極
２１    蓄積容量
２２    透明パツシベーシヨン膜
２３    列
２５    対向電極
Ｄ，Ｓ  ドレイン・ソース接点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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