(57)【特許請求の範囲】
【請求項１】
メモリセルに対して書込動作を行うときにビット線に書き込み電圧を供給する書込回路と、前記メモリセルに対し書込動作を行うときに第１の電源を前記書込回路に供給し、前記メモリセルに対し読出動作を行うとき前記読出動作時に選択されたビット線の電位以下の第２の電源を前記書込回路に供給する手段とを備えることを特徴とする半導体記憶装置。
【請求項２】
前記書込み回路は、前記ビット線と前記手段との間に設けられたＰチャネルトランジスタを有することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記手段は、前記読み出し動作を行うときに前記書込み回路に対して前記第２の電源を供給するＮチャネルトランジスタを有することを特徴とする請求項１乃至２記載の半導体記憶装置。
【請求項４】
前記Ｎチャネルトランジスタの一端が前記書込回路に接続され、前記Ｎチャネルトランジスタの他端が電圧電源に接続され、前記Ｎチャネルトランジスタのゲートに前記第１の電源に対応する電圧若しくは前記第２の電源に対応する電圧の一方が供給されることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記Ｎチャネルトランジスタは、Ｎチャネルノンドープトランジスタであることを特徴とする請求項３乃至４記載の半導体記憶装置。
【請求項６】
前記Ｎチャネルトランジスタのゲートと前記第１の電源との間に接続された第１の第１チャネルトランジスタと、前記Ｎチャネルトランジスタのゲートと前記第２の電源との間に接続された第２の第１チャネルトランジスタとを備えることを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記書込回路は、前記ビット線と前記Ｎチャネルトランジスタの間に設けられたＰチャネルトランジスタで構成されることを特徴とする請求項４記載の半導体記憶装置。
【請求項８】
前記第２の第１チャネルトランジスタに接続された前記Ｎチャネルトランジスタと、読出信号に応答して前記Ｎチャネルトランジスタに電源電圧を供給する手段と、前記読出信号に応答して前記第２の第１チャネルトランジスタのゲートに前記Ｎチャネルランジスタの閾値分高い電圧を供給する手段とを備えることを特徴とする請求項６記載の半導体記憶装置。
【請求項９】
前記第２の第１チャネルトランジスタと前記電圧電源との間に接続された第１の抵抗と、前記第２の第１チャネルトランジスタとグランド電源との間に接続された第２の抵抗とを備えることを特徴とする請求項６記載の半導体記憶装置。
【請求項１０】
前記ビット線の他端に接続され、第１のモードのとき前記ビット線に読出電圧を供給し、第２のモードのとき前記メモリセルの導通非導通に基づく前記ビット線電位の変化を検出するセンスアンプを備えることを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は、半導体記憶装置に関し、特に不揮発性メモリに関する。
【０００２】
【従来の技術】
近年、フローティングゲートを備える不揮発性メモリセルから構成される不揮発性メモリの開発が盛んに行われている。従来の不揮発性メモリは、図６に示されるように、メモリセルＭＣ１〜ＭＣ４と、メモリセルＭＣ１、ＭＣ２のコントロールゲートに接続するワード線Ｗ１と、メモリセルＭＣ３、ＭＣ４のコントロールゲートに接続するワード線Ｗ２と、ワード線Ｗ１、Ｗ２に接続するＸデコーダと、メモリセルＭＣ１、ＭＣ３のドレインに接続するビット線Ｂ１と、メモリセルＭＣ２、ＭＣ４のドレインに接続するビット線Ｂ２と、Ｙデコーダに接続する出力信号Ｙ１、Ｙ２と、プリチャージ信号ＰＲＥＣＨを入力とするセンスアンプと、ビット線Ｂ１とセンスアンプにつながり、出力信号Ｙ１をゲート入力とするＮチャネルトランジスタＮ１と、ビット線Ｂ２とセンスアンプにつながり、出力信号Ｙ２をゲート入力とするＮチャネルトランジスタＮ２と、ビット線Ｂ１とＧＮＤ電源につながり、ディスチャージ信号ＤＩＳをゲート入力とするＮチャネルトランジスタＮ３と、ビット線Ｂ２とＧＮＤ電源につながり、ディスチャージ信号ＤＩＳをゲート入力とするＮチャネルトランジスタＮ４と、ビット線Ｂ１とＶＤＤ電源につながり、入力信号ＤＷ１をゲート入力とするＰチャネルトランジスタＰ１と、ビット線Ｂ２とＶＤＤ電源につながり、入力信号ＤＷ２をゲート入力とするＰチャネルトランジスタＰ２により構成される。
【０００３】
メモリセルＭＣ１〜ＭＣ４は、夫々コントロールゲート、フローティングゲートを備える不揮発性メモリセルである。フローティングゲートに供給される電子の量によりそのメモリセルのしきい値は制御される。例えば、フローティングゲートに電子が注入された場合そのしきい値ＶＴＭは高くなり、例えば６Ｖに設定される。また、フローティングゲートから電子が引出された場合そのしきい値ＶＴＭは低くなり、例えば２Ｖに設定される。ここで、ワード線にメモリセルに格納されたデータを読み出すための電圧、例えば４Ｖを印加してもメモリセルが十分オフするほど、メモリセルのしきい値ＶＴＭが高い場合（例えばＶＴＭ＝６Ｖ）には、そのメモリセルにデータ“０”が格納しているものとし、メモリセルが十分オンするほど、ＶＴＭが低い場合（例えばＶＴＭ＝２Ｖ）には、そのメモリセルにデータ“１”が格納されているものとする。
【０００４】
また、書込回路は、ＰチャネルトランジスタＰ１、Ｐ２を備えるものであり、書込時に入力信号ＤＷ１またはＤＷ２をロウレベルとすることにより、トランジスタＰ１またはＰ２を介してビット線Ｂ１またはＢ２にＶＤＤ電源を供給する。
【０００５】
また、センスアンプは、プリチャージ信号ＰＲＥＣＨを入力し、その信号がハイレベルになったときプリチャージレベルとしての１ＶをＮチャネルトランジスタＮ１、２に供給する。
【０００６】
次に、この従来例のメモリセルに格納したデータの読出動作について、図７のタイミングチャートを用いて説明する。尚、ここでは、メモリセルＭＣ１、ＭＣ２にはデータ“０”を格納しているものとし、メモリセルＭＣ３、ＭＣ４にはデータ“１”を格納しているものとする。また、メモリセルＭＣ１のデータを読み出すものとする。
【０００７】
最初に、ビット線Ｂ１、Ｂ２のディスチャージを行う（図７のｔ１の区間）。そのために、Ｙデコーダの出力信号Ｙ１、Ｙ２をロウレベルとし、ディスチャージ信号ＤＩＳをハイレベルとする。入力信号ＤＷ１、ＤＷ２は、ハイレベルに設定される。これにより、ＮチャネルトランジスタＮ１、Ｎ２はオフ、ＮチャネルトランジスタＮ３、Ｎ４はオン、ＰチャネルトランジスタＰ１、Ｐ２はオフし、ビット線Ｂ１、Ｂ２はＧＮＤレベルとなる。
【０００８】
次に、選択されたビット線（ここではビット線Ｂ１）のプリチャージを行う（図７のｔ２の区間）。そのために、出力信号Ｙ１をハイレベル、出力信号Ｙ２をロウレベルとし、プリチャージ信号ＰＲＥＣＨをハイレベルとし、ディスチャージ信号ＤＩＳをロウレベルとする。これにより、ＮチャネルトランジスタＮ２〜Ｎ４はオフ、ＮチャネルトランジスタＮ１はオンする。従って、ビット線Ｂ１に、プリチャージレベルである１ＶがトランジスタＮ１を介してセンスアンプより供給される。
【０００９】
次に選択したいメモリセルのワード線（ここではワード線Ｗ１）に、読出を行うための電圧を供給し、サンプリングを行う。（図７のｔ３の区間）。このために、プリチャージ信号ＰＲＥＣＨをロウレベルとし、ワード線Ｗ１、Ｗ２を各々ハイレベル（例えば４Ｖ）、ロウレベル（例えば０Ｖ）に変化させる。  これにより、メモリセルＭＣ１のドレインには１Ｖ、コントロールゲートには４Ｖが供給され、格納されたデータのサンプリングを行う。メモリセルＭＣ１にデータ“０”が格納されているため、メモリセルＭＣ１に電流が流れない。そのため、ビット線の電位は１Ｖのままで変化せず、そのレベルがセンスアンプによりデータ“０”が検出される。なお、メモリセルにデータ“１”が格納されている場合は、メモリセルに電流が流れるため、ビット線の電位が１Ｖから０．９Ｖに変化し、その変化したレベルがセンスアンプによりデータ“１”が検出される。以上の動作により、メモリセルＭＣ１の読出動作が完了する。
【００１０】
【発明が解決しようとする課題】
読出動作において、ディスチャージによりビット線の電位を一旦ＧＮＤレベルとし、その後１Ｖにプリチャージしている。そのためデータ“１”のサンプリング時、ビット線の電位が１Ｖから０．９Ｖに変化する時間を少なくしており読出動作を高速にすることができる。
【００１１】
しかしながら、ディスチャージにおいても、ビット線の電位が高ければ高いほど、ディスチャージ期間を長くする必要がある。メモリセルＭＣ１のサンプリング時、ワード線Ｗ１には４Ｖが印加されているが、メモリセルＭＣ２にはデータ“０”が格納されているため、メモリセルＭＣ２はオフしている。このため、書込回路のＰチャネルトランジスタＰ２にリーク電流があると、メモリセルＭＣ１のサンプリング中にビット線Ｂ２がリーク電流により充電され、ビット線Ｂ２の電位は、最大ＶＤＤレベルまで上昇する可能性がある。また、メモリセルＭＣ１に格納されているデータが“０”であるため、メモリセルＭＣ１はオフしており、そのためビット線Ｂ１においても同様にリーク電流により充電されて、最大ＶＤＤレベルまで上昇する可能性がある。
【００１２】
よって、メモリセルＭＣ１の読出後、メモリセルＭＣ２の読出動作を行うためにビット線のディスチャージを行う（図７のｔ４の区間）が、ビット線Ｂ２の電位は、期待値である１Ｖ以上になっている（過充電）可能性があるため、確実にビット線のディスチャージを行うためにディスチャージ期間を長くする必要がある。従って、従来の不揮発性メモリにおいては、読出動作の高速化が阻害されるという問題点があった。
【００１３】
【課題を解決するための手段】
本発明の目的は、上記課題を解決するものであって、すなわち、読出動作を行う際のディスチャージ期間を短くしつつ確実にディスチャージ動作を遂行することができる半導体記憶装置を提供することにある。
【００１４】
また、本発明の別の目的は、読出動作の高速化を可能とする半導体記憶装置を提供することにある。
【００１５】
本発明の半導体記憶装置は、メモリセルに対し書込動作を行うときに第１の電源を書込回路に供給し、メモリセルに対し読出動作を行うとき第１の電源よりも低い電位である第２の電源を書込回路に供給する手段を備えることを特徴とする。
【００１６】
本発明の別の半導体記憶装置は、メモリセルに対し読出動作が実行されるとき、書込回路に読出動作時に選択されたビット線の電位以下の電源を供給することを特徴とする。
【００１７】
本発明の更に別の半導体記憶装置は、メモリセルと、メモリセルに接続されたビット線と、ビット線の一端に接続された書込回路と、書込回路に第１の状態のとき第１の電源を供給し第２の状態のとき第１の電源と異なる第２の電源を供給するＮチャネルトランジスタとを備えることを特徴とする。
【００１８】
Ｎチャネルトランジスタの一端が書込回路に接続され、Ｎチャネルトランジスタの他端が電圧電源に接続され、Ｎチャネルトランジスタのゲートに第１の電源に対応する電圧若しくは第２の電源に対応する電圧の一方が供給されることがより好ましい。Ｎチャネルトランジスタは、Ｎチャネルノンドープトランジスタであることがより好ましい。Ｎチャネルトランジスタのゲートと第１の電源との間に接続された第１の第１チャネルトランジスタと、Ｎチャネルトランジスタのゲートと第２の電源との間に接続された第２の第１チャネルトランジスタとを備えることがより好ましい。書込回路は、ビット線とＮチャネルトランジスタの間に設けられたＰチャネルトランジスタで構成されることがより好ましい。第２の第１チャネルトランジスタに接続された第１の第２チャネルトランジスタと、読出信号に応答して第１の第２チャネルトランジスタに電源電圧を供給する手段と、読出信号に応答して第１の第２チャネルトランジスタのゲートに第２の電源よりも第１の第２チャネルトランジスタのしきい値分高い電圧を供給する手段とを備えることがより好ましい。第２の第１チャネルトランジスタと電圧電源との間に接続された第１の抵抗と、第２の第１チャネルトランジスタとグランド電源との間に接続された第２の抵抗とを備えることがより好ましい。ビット線の他端に接続され、第１のモードのときビット線に読出電圧を供給し、第２のモードのときメモリセルの導通非導通に基づくビット線電位の変化を検出するセンスアンプを備えることがより好ましい。センスアンプは、ビット線のレベルをセンスするカレントミラー回路と、ビット線に読出電圧を生成する手段と、プリチャージ信号が第１のレベルのときカレントミラーを非活性にし読出電圧を生成する手段を活性にし、プリチャージ信号が第２のレベルのときカレントミラー回路を非活性にし読出電圧を生成する手段を活性にする手段を備えていることがより好ましい。
【００１９】
【発明の実施の形態】
本発明の前記ならびにその他の目的、特徴、及び効果をより明確にすべく、以下図面を用いて本発明の実施例につき詳述する。
【００２０】
本発明の半導体記憶装置は、読出動作時に、ビット線につながる書込回路の電源を、読出動作時のビット線と同電位もしくはそれ以下とすることにより、書込回路からのリーク電流で、ビット線が過充電となることを防止し、ビット線のディスチャージ期間を最小限にできることを特徴とする。
【００２１】
図１において、書込回路のＰチャネルトランジスタＰ１、Ｐ２と、電源電位ＶＤＤ（例えば５Ｖ）を供給する端子との間にＮチャネルノンドープトランジスタＮ０１を設け、ＮチャネルノンドープトランジスタＮ０１のゲート入力である接点Ｎ０Ｇとセンスアンプ２の間に、入力信号ＲＤＢをゲート入力とするＰチャネルトランジスタＰ４を設ける。
【００２２】
読出動作時、センスアンプ２の出力信号ＳＯには、選択されたビット線Ｂ１またはＢ２と同電位の１Ｖが出力され、入力信号ＲＤＢはロウレベルであるため、接点Ｎ０Ｇには１Ｖが供給される。また、Ｎチャネルノンドープトランジスタのしきい値は０Ｖであるため、書込回路の電源ＶＷには１Ｖが供給される。また、入力信号ＤＷ１、ＤＷ２はハイレベルのため、ＰチャネルトランジスタＰ１、Ｐ２はオフする。ここで、ＰチャネルトランジスタＰ１またはＰ２にリーク電流が流れビット線が充電されても、その電位は選択されたビット線の電位と同じ１Ｖまでしか上昇しない。
【００２３】
よって、書込回路のＰチャネルトランジスタＰ１、Ｐ２のリーク電流により、ビット線Ｂ１、Ｂ２が過充電となることを防止できる。また、読出動作を行う場合、まず、ＮチャネルトランジスタＮ３、Ｎ４により、ビット線Ｂ１、Ｂ２をＧＮＤレベルとする必要があるが、ビット線が過充電とならないため、ディスチャージ期間を最小限にできる。
【００２４】
なお、ＰチャネルトランジスタＰ１やＰ２で発生するリークは、サブスレッショルドリークやジャンクションリークである。このようなリークは、微細化が推し進められている現在その存在をなくすのは無理であると言える。
【００２５】
また、ＮチャネルノンドープトランジスタＮ０１のオフリークは実質的に無視できる。なぜなら、まず、ＮチャネルトランジスタのオフリークはＰチャネルトランジスタのオフリークに比べて数倍小さいものである。また、トランジスタＮ０１のゲートＮ０Ｇに１Ｖが供給されているときラインＶＷのレベルは１Ｖである。そのときトランジスタＮ０１がリークするとトランジスタＮ０１のゲートソース間電圧は負の方向に大きくなっていくため（すなわち、ゲートＮＯＧの電圧が１Ｖであるのに対しラインＶＷの電圧が１Ｖ以上になるため）、トランジスタＮ０１のリーク電流は著しく減少するからである。一方、図６に示される従来の半導体記憶装置においては、トランジスタＰ２はＰチャネルトランジスタであり、そのトランジスタがリークしてもそのゲートソース間電圧は変動しないため（すなわち、ゲートにハイレベル（例えば５Ｖ）が供給されソースにＶＤＤ（例えば５Ｖ）が供給されているため）、トランジスタＰ１、Ｐ２自身のリーク量は減少しない。そのため従来のトランジスタＰ１、Ｐ２のリーク電流は本発明の装置のリーク電流に比べ桁違いに多いといえる。
【００２６】
【実施例】
本発明の半導体記憶装置の第１の実施例を図１に示す。
【００２７】
本実施例の半導体記憶装置は、マトリックス状に配置された複数のメモリセルからなるメモリセルアレイを備えるものであるが、図１は、その一部の不揮発性メモリセルＭＣ１〜ＭＣ４を示すものである。そのメモリセルＭＣ１、ＭＣ２のコントロールゲートには、ワード線Ｗ１が接続されている。メモリセルＭＣ３、ＭＣ４のコントロールゲートには、ワード線Ｗ２が接続されている。ワード線Ｗ１、Ｗ２には、アドレスＡＤを入力するＸデコーダが接続されている。メモリセルＭＣ１、ＭＣ３のドレインには、ビット線Ｂ１が接続されている。メモリセルＭＣ２、ＭＣ４のドレインには、ビット線Ｂ２が接続されている。メモリセルＭＣ１乃至４の夫々のソースは、ＰチャネルトランジスタＰ５とＮチャネルトランジスタｎ５から構成されるソース電源供給回路に接続されている。トランジスタＰ５及びＮ５のゲートには、反転消去信号ＥＲＡＳＥ＿Ｂが供給されている。トランジスタＰ５のソースにはＶＰＰ電源（例えば１０Ｖ）が供給されている。Ｙデコーダは、アドレス信号ＡＤを受けその信号に応答して出力信号Ｙ１、Ｙ２を駆動する。センスアンプ１は、プリチャージ信号ＰＲＥＣＨ及び読出信号ＲＤを入力する。センスアンプ１は、読出信号ＲＤがハイレベルの状態で、プリチャージ信号ＰＲＥＣＨがハイレベルのとき節点Ｓ１を１Ｖに駆動しプリチャージ信号ＰＲＥＣＨがロウレベルのとき節点Ｓ１のレベルをセンスしその結果を出力信号Ｓｏｕｔとして出力する。ＮチャネルトランジスタＮ１は、ビット線Ｂ１と節点Ｓ１の間に接続され、出力信号Ｙ１をゲート入力する。ＮチャネルトランジスタＮ２は、ビット線Ｂ２とセンスアンプ１の間に接続され、出力信号Ｙ２をゲート入力する。ＮチャネルトランジスタＮ３は、ビット線Ｂ１とＧＮＤ電源の間に接続され、ディスチャージ信号ＤＩＳをゲート入力する。ＮチャネルトランジスタＮ４は、ビット線Ｂ２とＧＮＤ電源の間に接続され、ディスチャージ信号ＤＩＳをゲート入力する。ＰチャネルトランジスタＰ１は、ビット線Ｂ１と書込回路の電源ＶＷの間に接続され、書込信号ＤＷ１をゲート入力する。ＰチャネルトランジスタＰ２は、ビット線Ｂ２と電源ＶＷの間に接続され、書込信号ＤＷ２をゲート入力する。トランジスタＰ１及びＰ２で書込回路を構成する。ＮチャネルノンドープトランジスタＮ０１は、ＰチャネルトランジスタＰ１、Ｐ２とＶＤＤ電源（例えば５Ｖ）の間に接続され、接点Ｎ０Ｇをゲート入力する。ＮチャネルノンドープトランジスタＮ０１のしきい値（ＶＴＮ０）＝０Ｖであるものとする。ＰチャネルトランジスタＰ３は、ＶＤＤ電源と接点Ｎ０Ｇの間に接続され、読出信号ＲＤをゲート入力する。ＰチャネルトランジスタＰ４は、接点Ｎ０Ｇとセンスアンプ２の出力信号ＳＯの間に接続され、反転読出信号ＲＤＢをゲート入力する。センスアンプ２は、読出信号ＲＤを受け読出信号ＲＤがハイレベルのとき、例えば１Ｖを出力する回路である。
【００２８】
読出動作時には、ＰチャネルトランジスタＰ４は、ロウレベルな読出信号ＲＤＢを受けることにより、接点Ｎ０Ｇにセンスアンプ２の出力信号ＳＯの電位を供給する。このときトランジスタＰ３のゲートにはハイレベルな読出信号ＲＤが供給されているためオフである。
【００２９】
書込などの読出以外の動作時、例えば書込動作時には、ＰチャネルトランジスタＰ３は、ロウレベルな読出信号ＲＤを受けることにより、接点Ｎ０ＧにＶＤＤ電位を供給する。この時、書込信号ＤＷ１またはＤＷ２をロウレベルとすることにより、書込回路のＰチャネルトランジスタＰ１またはＰ２を介して電源ＶＷのＶＤＤレベルをビット線Ｂ１またはＢ２に供給する。
【００３０】
消去動作時には、反転消去信号ＥＲＡＳＥ＿ＢがロウレベルとなりＶＰＰ電位をメモリセルＭＣ１乃至４のソースに供給する。消去動作時以外のときは、反転消去信号ＥＲＡＳＥ＿ＢがハイレベルとなりＧＮＤ電位（例えば０Ｖ）をメモリセルＭＣ１乃至４のソースに供給する。
【００３１】
ここで、ワード線にメモリセルに格納されたデータを読み出すための電圧＝４Ｖを印加してもメモリセルが十分オフするほどメモリセルのしきい値ＶＴＭが高い場合（ＶＴＭ＝６Ｖ）には、そのメモリセルにデータ“０”が格納されているものとし、メモリセルが十分オンするほどＶＴＭが低い場合（ＶＴＭ＝２Ｖ）には、そのメモリセルにデータ“１”が格納されているものとする。
【００３２】
次に、本発明の実施例のメモリセルに格納したデータの読出動作について、図１および図２のタイミングチャートを用いて説明する。図２は、メモリセルＭＣ１に格納されているデータを読み出すタイミングチャートを示す図面である。尚、ここでは、メモリセルＭＣ１、ＭＣ２にはデータ“０”を格納しているものとし、メモリセルＭＣ３、ＭＣ４にはデータ“１”を格納しているものとする。このときセンスアンプ２は、ハイレベルの読出信号ＲＤが供給されているため、読出時のビット線Ｂ１またはＢ２の選択状態と同電位である１Ｖを出力信号ＳＯとして出力している。また、センスアンプ１にもハイレベルな読出信号ＲＤが供給されている。また、メモリセルＭＣ１乃至４のソースには反転消去信号ＥＲＡＳＥ＿ＢがハイレベルなためＧＮＤ電位が供給されている。また、読出信号ＲＤはハイレベル、反転読出信号ＲＤＢはロウレベルであるため、ＰチャネルトランジスタＰ３、Ｐ４は各々オフ、オンとなり、接点Ｎ０Ｇには１Ｖが供給されている。書込回路の電源ＶＷには、ＮチャネルノンドープトランジスタＮ０１を介して１Ｖが供給されている。また、トランジスタＰ１、Ｐ２をオフさせるべく、入力信号ＤＷ１、ＤＷ２はハイレベルである。
【００３３】
最初に、ビット線のディスチャージを行う（図２のｔ１の区間）。まず、Ｙデコーダの出力信号Ｙ１、Ｙ２をロウレベルとし、ディスチャージ信号ＤＩＳをハイレベルとする。これにより、ＮチャネルトランジスタＮ１、Ｎ２はオフ、ＮチャネルトランジスタＮ３、Ｎ４はオンになり、ＰチャネルトランジスタＰ１、Ｐ２はオフなため、ビット線Ｂ１、Ｂ２はＧＮＤレベルとなる。
【００３４】
次に、選択されたビット線のプリチャージを行う（図２のｔ２の区間）。メモリセルＭＣ１に格納したデータを読み出すために、ビット線Ｂ１をプリチャージするべく、出力信号Ｙ１をハイレベル、出力信号Ｙ２をロウレベルとし、プリチャージ信号ＰＲＥＣＨをハイレベルとし、ディスチャージ信号ＤＩＳをロウレベルとする。これにより、ＮチャネルトランジスタＮ２〜Ｎ４はオフ、ＮチャネルトランジスタＮ１はオンし、ビット線Ｂ１にはプリチャージレベルである１Ｖがセンスアンプ１から供給される。
【００３５】
次に選択したいメモリセルのワード線に、読出を行うための電圧を供給し、サンプリングを行う（図２のｔ３の区間）。メモリセルＭＣ１に格納したデータを読み出すために、プリチャージ信号ＰＲＥＣＨをロウレベルとし、ワード線Ｗ１、Ｗ２を各々４Ｖ、０Ｖとする。これにより、メモリセルＭＣ１のドレインには１Ｖ、コントロールゲートには４Ｖが供給され、格納されたデータのサンプリングを行う。メモリセルＭＣ１にはデータ“０”が格納されているため、メモリセルＭＣ１に電流が流れないため、ビット線Ｂ１は１Ｖを維持する。センスアンプ１はその１Ｖのビット線Ｂ１の電位を検出しその結果を出力信号Ｓｏｕｔとして出力する。なお、メモリセルにデータ“１”が格納されている場合には、メモリセルに電流が流れるため、ビット線の電位が１Ｖから０．９Ｖに変化し、センスアンプ１はその電位の変化に基づく結果を出力する。
【００３６】
以上の動作により、メモリセルＭＣ１の読出動作が完了する。
【００３７】
読出動作におけるデータ“１”のサンプリング時、ビット線の電位が必要以上に高いと、ビット線の電位が０．９Ｖに変化する時間が伸びるため、ディスチャージにより、ビット線の電位を一旦、ＧＮＤレベルとし、その後１Ｖにプリチャージしている。しかしながら、ディスチャージにおいてもビット線の電位が必要以上に高いと、ディスチャージ期間を長くする必要がある。メモリセＭＣ１のサンプリング時、ワード線Ｗ１には４Ｖが印加されているが、メモリセルＭＣ２にはデータ“０”が格納されているため、メモリセルＭＣ２はオフしている。このとき書込回路のＰチャネルトランジスタＰ２にリーク電流があると、メモリセルＭＣ１のサンプリング中にビット線Ｂ２がリーク電流により充電される。しかしながら、電源ＶＷが１Ｖであるため、ビット線Ｂ２の電圧は、読出を行うために選択されたビット線と同電位である１Ｖまでしか上がらない。したがって、メモリセルＭＣ１の読出後、メモリセルＭＣ２の読出動作を行うために、ビット線Ｂ２のディスチャージを行う（図２のｔ４の区間）が、ビット線Ｂ２の電位は期待値である１Ｖであるため、本来のディスチャージ期間でビット線のディスチャージが行える。
【００３８】
以上のように、読出動作時に、ビット線につながる書込回路の電源を、読出動作時の選択されたビット線と同電位もしくはそれ以下とすることにより、書込回路からのリーク電流が流れたとしても、ビット線が過充電となることを防止し、ビット線のディスチャージ期間を最小限にできる。よって、ディスチャージ期間の増大なく、読出動作の高速化を行える。
【００３９】
次に消去動作について説明する。Ｙデコーダの出力信号Ｙ１及びＹ２はロウレベルにし、書込回路の信号ＤＷ１、ＤＷ２をハイレベルにすることによりトランジスタＮ１、Ｎ２、Ｐ１及びＰ２をオフにする。プリチャージ信号ＰＲＥＣＨはハイレベル、読み出し信号ＲＤはロウレベルになるため、Ｎチャネルトランジスタ１０はオフし、ビット線Ｂ１、Ｂ２にはフローティングとなる。反転消去信号ＥＲＡＳＥ＿ＢはロウレベルになりメモリセルＭＣ１乃至４のソースにはＶＰＰレベルが供給される。ワード線Ｗ１、Ｗ２にはＧＮＤ電位が供給される。以上の動作により各々のメモリセルＭＣ１乃至４のソースにはＶＰＰレベルが供給され、ドレインはフローティング状態であり、ゲートにはＧＮＤレベルが供給されることにより、各々のメモリセルＭＣ１乃至４に対し消去動作が実行される。例えばメモリセルＭＣ１乃至４のしきい値ＶＴＭは２Ｖ（データ“１”）にリセットされる。なお、このとき読出信号ＲＤがロウレベルのためトランジスタＰ３がオンしＶＤＤ電位が節点Ｎ０Ｇに供給されている。
【００４０】
次に書込動作について説明する。ここではメモリセルＭＣ１にデータ“１”を書込む動作を例として説明する。反転消去信号ＥＲＡＳＥ＿ＢがハイレベルになることによりトランジスタＮ５がオンになり、メモリセルＭＣ１乃至４のソースにＧＮＤ電位が供給される。Ｙデコーダの出力信号Ｙ１及びＹ２は共にロウレベル、ディスチャージ信号ＤＩＳはロウレベルに変化する。読出信号ＲＤはロウレベルになることにより節点Ｎ０ＧにはＶＤＤレベルが供給され、電源ＶＷはＶＤＤ電位になる。書込回路の信号ＤＷ１はロウレベルに成り、信号ＤＷ２はハイレベルになることによりビット線Ｂ１にはＶＤＤレベルが供給される。またワード線Ｗ１はＶＰＰレベルに変化する。これによりメモリセルＭＣ１のゲートにはＶＰＰレベルが供給され、そのソースにはＧＮＤレベルが供給され、そのドレインにはＶＤＤレベルが供給されるため、メモリセルＭＣ１のしきい値ＶＴＭは６Ｖとなり、データ“０”が書込まれる。
【００４１】
図３は、図１に示されるセンスアンプ１の回路構成を示す図面である。
【００４２】
インバータ１は読出信号ＲＤを受けその反転信号を出力する。Ｐチャネルトランジスタ４はそのゲートにインバータ１の出力を受け、そのソースにＶＤＤ電源が供給される。Ｎチャネルトランジスタ８はそのゲートにインバータ１の出力を受け、そのソースにＧＮＤ電源が供給され、そのドレインがトランジスタ４のドレインに接続される。インバータ２はプリチャージ信号ＰＲＥＣＨを受けその反転信号を出力する。Ｐチャネルトランジスタ５はソースにＶＤＤ電源が供給され、ゲートにインバータ２の出力が供給される。Ｐチャネルトランジスタ６はそのゲートがトランジスタ５のドレインに接続され、ソースにＶＤＤ電源が供給され、そのドレインは自身のゲートに接続される。Ｎチャネルトランジスタ１０はそのゲートがトランジスタ４のドレインに接続され、トランジスタ６のドレインと節点Ｓ１の間に接続される。トランジスタ９はそのゲートが節点Ｓ１に接続され、そのソースにＧＮＤ電源が供給され、そのドレインがトランジスタ４のドレインに接続される。Ｐチャネルトランジスタ７はそのゲートはトランジスタ５のドレインに接続され、そのソースがＶＤＤ電源に接続され、Ｎチャネルトランジスタ１１はそのゲートにリファレンス電圧が供給され、そのドレインがトランジスタ７のドレインに接続される。トランジスタ１２はゲートにＶＤＤ電源が供給され、ソースにＧＮＤ電源が供給され、ドレインがトランジスタ１１のソースに接続される。インバータ３の入力はトランジスタ７のドレインに接続され、センス結果を示す出力信号Ｓｏｕｔを出力する。各トランジスタのバックバイアスは図に示す通りである。
【００４３】
このセンスアンプ１は、読出信号ＲＤがハイレベルである状態で、プリチャージ信号ＰＲＥＣＨがハイレベルのときプリチャージ動作を行い、プリチャージ信号ＰＲＥＣＨがロウレベルのときセンス動作を行う回路である。その動作について以下詳細に説明する。なお、プリチャージ動作及びセンス動作は、共に読出し動作であるので、どちらの動作の期間での読出信号ＲＤはハイレベルを維持する。このため、プリチャージ及びセンス動作時のトランジスタ４は常にオン状態であり、トランジスタ８は常にオフ状態である。
【００４４】
プリチャージ動作を行うべくプリチャージ信号ＰＲＥＣＨがハイレベルに切り替わる。このためトランジスタ５のゲートにロウレベルが供給されるためトランジスタ５はオンし、ＶＤＤ電位がトランジスタ１０のドレインに供給される。。このときトランジスタ１０のゲート電位はトランジスタ４とトランジスタ９とのレシオで決定されるものであり、従って、そのゲート電位が１Ｖ＋ＶＴＮ（ＶＴＮはＮチャネルトランジスタのしきい値）になるように各トランジスタのゲート幅Ｗ／ゲート長Ｌが夫々設定されている。従って、トランジスタ１０は電位１Ｖを節点Ｓ１に出力する。
【００４５】
次に、センス動作を行うべくプリチャージ信号ＰＲＥＣＨがロウレベルに切り替わる。トランジスタ５のゲートにハイレベルが供給されるためにトランジスタ５はオフになる。このためトランジスタ６、７によりカレントミラー回路が構成される。トランジスタ６、７のゲート電位は選択されたメモリセルに電流が流れるか流れないかに基づき変化する。更に、トランジスタ７はトランジスタ６に比べ例えば４倍電流が流れるように設定されている。このため選択されたメモリセルに電流が流れるとトランジスタ７のゲート電位が低くなり、そのためトランジスタ６に比べ４倍の電流がトランジスタ７を流れる。このため、インバータ３の入力電位が高くなり、出力Ｓｏｕｔはロウレベル、すなわちデータ“１”を出力する。トランジスタ１１及び１２は電流源であり、リファレンス電圧は選択されたメモリセルに電流が流れたとき出力Ｓｏｕｔがロウレベルになるような電圧に設定される。一方、選択されたメモリセルに電流が流れない場合には、トランジスタ７に流れる電流量に比べトランジスタ１１に流れる電流量が多いためインバータ３の入力電位は低くなり、そのため出力Ｓｏｕｔはハイレベル、すなわちデータ“０”を出力する。
【００４６】
図４は、図１に示されるセンスアンプ２の回路構成を示す図面である。
センスアンプ２は、図３のセンスアンプ１と比べ、インバータ２１及び２２の入力に読出信号ＲＤを受け、トランジスタ３０のドレインがトランジスタＰ４、すなわち、節点Ｓ０に接続され、インバータ３が存在しないものである。これ以外の構成については図３のセンスアンプ１と同一なためその説明を省略する。
【００４７】
センスアンプ２は、読出動作時、ハイレベルな読出信号ＲＤが供給されるため、図３のセンスアンプ１と同様に節点Ｓ０に１Ｖを供給する。センスアンプ２は、読出動作以外のときは、ロウレベルな読出信号ＲＤが供給されるため、節点Ｓ０に１Ｖを供給しない。なお、センスアンプ２はセンス動作を必要としないためトランジスタ２７、３１及び３２を省略しても良い。
【００４８】
図５は、本発明の半導体記憶装置の第２の実施例を示す図面である。図５において、図１の本発明の第１の実施例と同等の部分には、同一の符号が付されている。
【００４９】
本実施例では、ＶＤＤ電源と接点ＲＯにつながる抵抗素子Ｒ１と、接点ＲＯとＧＮＤ電源につながる抵抗素子Ｒ２と、ＶＤＤ電源と接点Ｎ０Ｇにつながり、入力信号ＲＤをゲート入力とするＰチャネルトランジスタＰ３と、接点Ｎ０Ｇと接点ＲＯにつながり、入力信号ＲＤをゲート入力とするＮチャネルトランジスタＮ５により構成される。他の構成については図１の装置と同一なのでその説明を省略する。
【００５０】
次に、本実施例での動作について説明する。
【００５１】
本実施例においては、読出動作時、入力信号ＲＤをハイレベルとすることにより、ＮチャネルトランジスタＮ５を介して接点Ｎ０Ｇに接点ＲＯの電圧を供給する。
【００５２】
ここで、接点ＲＯの電位ＶＲＯ＝ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２）であるため、ＶＲＯが読出動作時のビット線Ｂ１、Ｂ２の電位である１Ｖまたはそれ以下となるよう、抵抗素子Ｒ１、Ｒ２の抵抗値を設定する。
【００５３】
これにより、読出動作時の書込回路の電源ＶＷの電圧はＶＲＯとなり、書込回路のＰチャネルトランジスタＰ１またはＰ２のリーク電流があっても、ビット線Ｂ１またはＢ２の電圧は、読出を行う場合の期待値である１Ｖまたはそれ以下となるため、本来のディスチャージ期間でビット線のディスチャージを行える。
【００５４】
なお、この発明は上記実施例に限定されるものではなく要旨を変更しない範囲において種々変更して実施することができる。
【００５５】
【効果の説明】
以上のように、読出動作時に、ビット線につながる書込回路の電源を、読出動作時の選択されたビット線と同電位もしくはそれ以下とすることにより、書込回路からのリーク電流が流れたとしても、ビット線が過充電となることを防止し、ビット線のディスチャージ期間を最小限にできる。よって、ディスチャージ期間の増大なく、読出動作の高速化を行える。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施例を示す図面である。
【図２】図２は、図１に示される実施例における読出動作を示す波形図である。
【図３】図３は、図１に示される実施例のセンスアンプ１の回路構成を示す図面である。
【図４】図４は、図１に示される実施例のセンスアンプ２の回路構成を示す図面である。
【図５】図５は、本発明の第２の実施例を示す図面である。
【図６】図６は、従来の半導体記憶回路を示す図面である。
【図７】図７は、図６に示される半導体記憶回路における読出動作を示す波形図である。
【符号の説明】
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５                  Ｎチャネルトランジスタ
Ｎ０１                        Ｎチャネルノンドープトランジスタ
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５    Ｐチャネルトランジスタ
ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４  不揮発性メモリセル
Ｂ１、Ｂ２                      ビット線
ＶＷ                            電源
Ｒ１、Ｒ２                      抵抗
１、２、３、２１、２２          インバータ
４、５、６、７、２４、２５、２６、２７  Ｐチャネルトランジスタ
８、９、１０、１１、１２、２８、２９、３０、３１、３２  Ｎチャネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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