(57)【特許請求の範囲】
【請求項１】
ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とのインタフェースとしてＡＴＭフォーラムで規定されたＵＴＯＰＩＡレベル２に基づき、前記各ＰＨＹレイヤ機能部に予め割り当てられているＰＨＹ番号を送信アドレスとして順に出力してアドレスポーリング動作を行うことにより各ＰＨＹレイヤ機能部でのＡＴＭセルの受信可否を確認し、当該ＰＨＹレイヤ機能部が受信可能な場合はそのＰＨＹレイヤ機能部へＡＴＭセルを送信することにより、前記ＡＴＭレイヤ機能部としてＡＴＭセルの送信制御を行うＡＴＭセル送信制御方法であって、
前記各ＰＨＹレイヤ機能部ごとに設けられた複数のＦＩＦＯを用いて、各ＡＴＭセルをその送信先のＰＨＹレイヤ機能部に対応するＦＩＦＯへそれぞれ格納するとともに、前記アドレスポーリング動作で当該ＰＨＹレイヤ機能部の受信可能が確認された場合はそのＰＨＹレイヤ機能部に対応するＦＩＦＯからＡＴＭセルを読み出して送信し、
前記各ＦＩＦＯについて、いずれのＦＩＦＯにもＡＴＭセルが格納されていない「格納セル無し」状態を管理し、
前記「格納セル無し」状態で新たなＡＴＭセルが前記ＦＩＦＯへ書き込まれた際には、前記新たなＡＴＭセルの送信先であるＰＨＹレイヤ機能部のＰＨＹ番号を送信アドレスとして出力して、前記アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することにより、前記新たなＡＴＭセルの優先送信を行うことを特徴とするＡＴＭセル送信制御方法。
【請求項２】
請求項１記載のＡＴＭセル送信制御方法において、
前記各ＦＩＦＯに対するＡＴＭセルの書き込み回数および読み出し回数をそれぞれ計数し、これら回数に基づき前記「格納セル無し」状態を管理することを特徴とするＡＴＭセル送信制御方法。
【請求項３】
請求項１記載のＡＴＭセル送信制御方法において、
前記各ＦＩＦＯは、当該ＦＩＦＯに対応するＰＨＹレイヤ機能部のＰＨＹ番号と等しい書き込みアドレスをそれぞれ有し、
前記優先送信の際、前記新たなＡＴＭが書き込まれたＦＩＦＯの書き込みアドレスを送信アドレスとして出力することにより、前記アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することを特徴とするＡＴＭセル送信制御方法。
【請求項４】
ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とのインタフェースとしてＡＴＭフォーラムで規定されたＵＴＯＰＩＡレベル２に基づき、前記各ＰＨＹレイヤ機能部に予め割り当てられているＰＨＹ番号を送信アドレスとして順に出力してアドレスポーリング動作を行うことにより各ＰＨＹレイヤ機能部でのＡＴＭセルの受信可否を確認し、当該ＰＨＹレイヤ機能部が受信可能な場合はそのＰＨＹレイヤ機能部へＡＴＭセルを送信することにより、前記ＡＴＭレイヤ機能部としてＡＴＭセルの送信制御を行うＡＴＭセル送信制御装置であって、
前記各ＰＨＹレイヤ機能部ごとに設けられ、当該ＰＨＹレイヤ機能部宛のＡＴＭセルが格納されるとともに、前記アドレスポーリング動作で当該ＰＨＹレイヤ機能部の受信可能が確認された場合に格納されているＡＴＭセルが読み出される複数のＦＩＦＯと、
前記アドレスポーリング動作のための送信アドレスを順に生成する送信アドレス生成部と、
前記いずれのＦＩＦＯにもＡＴＭセルが格納されていない「格納セル無し」状態を管理するＦＩＦＯ管理部と、
前記「格納セル無し」状態で新たなＡＴＭセルが前記ＦＩＦＯへ書き込まれた際に、前記新たなＡＴＭセルの優先送信指示を行う送信アドレス設定部とを備え、
前記送信アドレス生成部は、前記優先送信指示に応じて、前記新たなＡＴＭセルの送信先であるＰＨＹレイヤ機能部のＰＨＹ番号を送信アドレスとして出力することにより、前記アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することにより、前記新たなＡＴＭセルの優先送信を行うことを特徴とするＡＴＭセル送信制御装置。
【請求項５】
請求項４記載のＡＴＭセル送信制御装置において、
前記ＦＩＦＯ管理部は、前記各ＦＩＦＯに対するＡＴＭセルの書き込み回数および読み出し回数をそれぞれ計数し、これら回数に基づき前記「格納セル無し」状態を管理することを特徴とするＡＴＭセル送信制御装置。
【請求項６】
請求項４記載のＡＴＭセル送信制御装置において、
前記各ＦＩＦＯは、当該ＦＩＦＯに対応するＰＨＹレイヤ機能部のＰＨＹ番号と等しい書き込みアドレスを有し、
前記送信アドレス設定部は、前記優先送信指示の際、前記新たなＡＴＭが書き込まれたＦＩＦＯの書き込みアドレスを変更アドレスとして通知し、
前記送信アドレス生成部は、前記優先送信指示として通知された変更アドレスを送信アドレスとして出力することにより、前記アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することを特徴とするＡＴＭセル送信制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＴＭ（Ａｓｙｎｃｈｏｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）セル送信制御方法および装置に関し、特にＡＴＭレイヤ機能部と複数のＰＨＹ（Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  Ｐｒｏｔｏｃｏｌ）レイヤ機能部とのインタフェースとして、ＡＴＭフォーラムで規定されたＵＴＯＰＩＡレベル２方式に基づきＡＴＭセルの送信制御を行うＡＴＭセル送信制御方法および装置に関するものである。
【０００２】
【従来の技術】
ＡＴＭフォーラムでは、ＵＮＩ（Ｕｓｅｒ−Ｎｅｔｗｏｒｋ  Ｉｎｔｅｒｆａｃｅ）やＮＮＩ（Ｎｅｔｗｏｒｋ−Ｎｅｔｗｏｒｋ  Ｉｎｔｅｒｆａｃｅ）のプロトコル構成において、ＯＳＩ参照モデルのデータリンク層（第２層）としてＡＬＬ（ＡＴＭ  Ａｐｌｉｃａｔｉｏｎ  Ｌａｙｅｒ）やＡＴＭレイヤを規定し、物理層（第１層）としてＰＨＹレイヤを規定している。
ＡＴＭレイヤを実現するＡＴＭ機能部では、ＡＴＭセルの組み立て／分解が行われ、ＰＨＹレイヤを実現するＰＨＹ機能部では、ＡＴＭセルの符号化／復号化が行われる。
【０００３】
これらＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とのインタフェースとして、ＡＴＭフォーラムにおいてＵＴＯＰＩＡレベル２方式が規定されている。この規定では、複数のＰＨＹレイヤ機能部にＰＨＹ番号を割り当てておき、ＡＴＭレイヤ機能部から送信アドレスを使ってＰＨＹ番号をポーリングすることにより、ＡＴＭセル送信先のＰＨＹレイヤ機能部の受信可否を認識し、受信可能なＰＨＹレイヤ機能部とハンドシェイクした後、ＡＴＭセルを受け渡しすることになっている。
【０００４】
ＰＨＹレイヤ機能部に対するＰＨＹ番号のポーリング順序については詳細な規定がなく、現在実現されているＡＴＭレイヤ機能部では回路構成の単純化等を考え、ＰＨＹ番号を通知する順序が昇順といった順序的な割り振りが行われている。
また、ＡＴＭレイヤ機能部で扱える最大ＰＨＹ数に対して使用／未使用に関わらず無条件にＰＨＹ番号を通知する方法を採用している。
【０００５】
図４にＡＴＭレイヤ機能部とＰＨＹレイヤ機能部の送信接続構成を示す。
ＡＴＭレイヤ機能部２と各ＰＨＹレイヤ機能部１は、ＵＴＯＰＩＡレベル２に基づきバス形式で接続されている。
ＡＴＭレイヤ機能部２は、ＵＴＯＰＩＡレベル２マスタとしてＡＴＭセルを各ＰＨＹレイヤ機能部１へ送信する。ＰＨＹレイヤ機能部は最大３１個の接続が可能となっている。
【０００６】
このインターフェースで用いられる信号としては、ＡＴＭレイヤ機能部２からＰＨＹレイヤ機能部１にＡＴＭセルを転送する送信データ、ＰＨＹレイヤ機能部１をポーリングするための送信アドレス、ＰＨＹレイヤ機能部１がＡＴＭレイヤ機能部２にＡＴＭセルの送信可否を報告する送信ＣＬＡＶ、ＡＴＭレイヤ機能部２がＡＴＭセル送信時にＰＨＹレイヤ機能部１にデータの有効を通知する送信イネーブル、および送信ＡＴＭセルの先頭位置をＰＨＹレイヤ機能部１に通知する送信ＳＯＣがある。また、ＵＴＯＰＩＡレベル２の全ての制御信号は送信クロックに同期している。
送信アドレスは５ビットで構成され、ＰＨＹレイヤ機能部１のＰＨＹ番号（００ｈｈ）を示す。送信データは８ビット（または１６ビット）で構成されている。
【０００７】
図５に従来のＡＴＭレイヤ機能部２の構成を示す。
ＡＴＭレイヤ機能部２には、ＡＴＭセルスイッチング制御部２１、ＦＩＦＯ（＃００〜＃１Ｅ）２２、ＦＩＦＯ管理部２３、ＡＴＭセル送信部２４、送信クロック生成部２５、送信アドレス生成部２６、および送信ＣＬＡＶ監視部２７が設けられている。
ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ  ｂｕｆｆｅｒ）２２は、各ＰＨＹレイヤ機能部１毎に設けられており、ＰＨＹレイヤ機能部１宛のＡＴＭセルを格納する。
ＡＴＭセルスイッチング制御部２１は、上位プロトコルからの通知などに応じて発生したＡＴＭセルを、その宛先となるＰＨＹレイヤ機能部１に対応するＦＩＦＯ２２へ格納する。
【０００８】
ＡＴＭセル送信部２４は、ＰＨＹレイヤ機能部１とのハンドシェイク処理後に指定されたＦＩＦＯ２２からＡＴＭセルを読み出して送信データとして出力し、同時に送信ＳＯＣおよび送信イネーブルの制御を行う。
ＦＩＦＯ管理部２３は、ＡＴＭセルスイッチング制御部２１のＦＩＦＯ書き込みアドレスと、ＡＴＭセル送信部２４のＦＩＦＯ読み出しアドレスを管理する。送信ＣＬＡＶ監視部２７は、各ＰＨＹレイヤ機能部１からの送信ＣＬＶＡを監視してセル受信可否をＡＴＭセル送信部２４へ通知する。
送信クロック生成部２５は、ＡＴＭセル送信部２４、送信アドレス生成部２６および各ＰＨＹレイヤ機能部１へ送信クロックを供給する。
【０００９】
図６に従来のタイミングチャートを示す。
ここでは、ＡＴＭセルスイッチング制御部２１により、ＰＨＹ番号「１Ｃｈ」のＰＨＹレイヤ機能部１へのＡＴＭセルがＦＩＦＯ２２に格納された場合を示している。
ＦＩＦＯ格納処理は、ＵＴＯＰＩＡレベル２とは非同期で行われているため、ＦＩＦＯ格納完了が送信クロックフェーズ「５」の位置となっている。この時の送信アドレスは「０２ｈ」を示す。
【００１０】
図６におけるＦＩＦＯ格納完了時に、ＦＩＦＯ管理部は各ＦＩＦＯにおけるＡＴＭセル格納状態を管理し、送信アドレス生成部からの送信アドレスに従ってＡＴＭセル送信部がＦＩＦＯの確認を行う。
よって、送信クロックフェーズ「５」でＦＩＦＯに格納されたＰＨＹ番号「１Ｃｈ」宛のＡＴＭセルは、送信アドレスが「１Ｃｈ」となるクロックフェーズ「５６」以降まで無条件でＦＩＦＯに格納される、送信待ち状態となる。
送信アドレスで「１Ｃｈ」が生成された後は、ＡＴＭレイヤ機能部２とＰＨＹレイヤ機能部１との間でハンドシェイク処理が行われ、ＰＨＹレイヤ機能部１のセル受信可能に応じて、対応するＦＩＦＯ２２からＡＴＭセルが読み出されて送信される。
【００１１】
【発明が解決しようとする課題】
しかしながら、このような従来のＡＴＭセル送信制御方法では、ＡＴＭレイヤ機能部で発生するＡＴＭセルと送信アドレスのポーリングとが非同期であるため、新たなＡＴＭセルが発生した場合は、ＡＴＭレイヤ機能部に送信すべき他のＡＴＭセルがない場合でも、相手先ＰＨＹレイヤ機能部のアドレスがポーリングされるのを待つ必要があり、ＡＴＭセルがＡＴＭレイヤ機能部内で滞留している時間が最大送信クロックで６１クロックとなり、セルの伝送遅延が発生するという問題点があった。
【００１２】
また、このような問題点を解決するために、ソフトウェアアルゴリズムを用いて各クロックフェーズごとに所定条件が成立するＰＨＹレイヤ機能部を選択してＡＴＭセルを送信するものが提案されているが（例えば、特開平１１−１７７５６６号公報など参照）、ソフトウェアアルゴリズムを１送信クロック内で処理するためには高速処理を実現するための構成が必要となり、装置の複雑化や高価格化の要因となる。
本発明はこのような課題を解決するためのものであり、ＵＴＯＰＩＡレベル２に従ったアドレスポーリング動作を行いながら、比較的簡素な構成でセル伝送遅延の発生を抑制できるＡＴＭセル送信制御方法および装置を提供することを目的としている。
【００１３】
【課題を解決するための手段】
このような目的を達成するために、本発明にかかるＡＴＭセル送信制御方法は、ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とのインタフェースとしてＡＴＭフォーラムで規定されたＵＴＯＰＩＡレベル２に基づき、各ＰＨＹレイヤ機能部に予め割り当てられているＰＨＹ番号を送信アドレスとして順に出力してアドレスポーリング動作を行うことにより各ＰＨＹレイヤ機能部でのＡＴＭセルの受信可否を確認し、当該ＰＨＹレイヤ機能部が受信可能な場合はそのＰＨＹレイヤ機能部へＡＴＭセルを送信することにより、ＡＴＭレイヤ機能部としてＡＴＭセルの送信制御を行うＡＴＭセル送信制御方法であって、各ＰＨＹレイヤ機能部ごとに設けられた複数のＦＩＦＯを用いて、各ＡＴＭセルをその送信先のＰＨＹレイヤ機能部に対応するＦＩＦＯへそれぞれ格納するとともに、アドレスポーリング動作で当該ＰＨＹレイヤ機能部の受信可能が確認された場合はそのＰＨＹレイヤ機能部に対応するＦＩＦＯからＡＴＭセルを読み出して送信し、各ＦＩＦＯについて、いずれのＦＩＦＯにもＡＴＭセルが格納されていない「格納セル無し」状態を管理し、「格納セル無し」状態で新たなＡＴＭセルがＦＩＦＯへ書き込まれた際には、新たなＡＴＭセルの送信先であるＰＨＹレイヤ機能部のＰＨＹ番号を送信アドレスとして出力して、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することにより、新たなＡＴＭセルの優先送信を行うようにしたものである。
【００１４】
「格納セル無し」状態の管理については、各ＦＩＦＯに対するＡＴＭセルの書き込み回数および読み出し回数をそれぞれ計数し、これら回数に基づき「格納セル無し」状態を管理するようにしてもよい。
【００１５】
各ＦＩＦＯは、当該ＦＩＦＯに対応するＰＨＹレイヤ機能部のＰＨＹ番号と等しい書き込みアドレスをそれぞれ付与しておき、優先送信の際、新たなＡＴＭが書き込まれたＦＩＦＯの書き込みアドレスを送信アドレスとして出力することにより、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始するようにしてもよい。
【００１６】
また、本発明にかかるＡＴＭセル送信制御装置は、ＡＴＭレイヤ機能部と複数のＰＨＹレイヤ機能部とのインタフェースとしてＡＴＭフォーラムで規定されたＵＴＯＰＩＡレベル２に基づき、各ＰＨＹレイヤ機能部に予め割り当てられているＰＨＹ番号を送信アドレスとして順に出力してアドレスポーリング動作を行うことにより各ＰＨＹレイヤ機能部でのＡＴＭセルの受信可否を確認し、当該ＰＨＹレイヤ機能部が受信可能な場合はそのＰＨＹレイヤ機能部へＡＴＭセルを送信することにより、ＡＴＭレイヤ機能部としてＡＴＭセルの送信制御を行うＡＴＭセル送信制御装置であって、各ＰＨＹレイヤ機能部ごとに設けられ、当該ＰＨＹレイヤ機能部宛のＡＴＭセルが格納されるとともに、アドレスポーリング動作で当該ＰＨＹレイヤ機能部の受信可能が確認された場合に格納されているＡＴＭセルが読み出される複数のＦＩＦＯと、アドレスポーリング動作のための送信アドレスを順に生成する送信アドレス生成部と、いずれのＦＩＦＯにもＡＴＭセルが格納されていない「格納セル無し」状態を管理するＦＩＦＯ管理部と、「格納セル無し」状態で新たなＡＴＭセルがＦＩＦＯへ書き込まれた際に、新たなＡＴＭセルの優先送信指示を行う送信アドレス設定部とを設け、送信アドレス生成部で、優先送信指示に応じて、新たなＡＴＭセルの送信先であるＰＨＹレイヤ機能部のＰＨＹ番号を送信アドレスとして出力することにより、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することにより、新たなＡＴＭセルの優先送信を行うようにしたものである。
【００１７】
「格納セル無し」状態の管理については、ＦＩＦＯ管理部で、各ＦＩＦＯに対するＡＴＭセルの書き込み回数および読み出し回数をそれぞれ計数し、これら回数に基づき「格納セル無し」状態を管理するようにしてもよい。
【００１８】
各ＦＩＦＯに、当該ＦＩＦＯに対応するＰＨＹレイヤ機能部のＰＨＹ番号と等しい書き込みアドレスを付与しておき、送信アドレス設定部で、優先送信指示の際、新たなＡＴＭが書き込まれたＦＩＦＯの書き込みアドレスを変更アドレスとして通知し、送信アドレス生成部で、優先送信指示として通知された変更アドレスを送信アドレスとして出力することにより、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始するようにしてもよい。
【００１９】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
図１は本発明の一実施の形態にかかるＡＴＭレイヤ機能の構成を示すブロック図である。
ＡＴＭフォーラムのＵＴＯＰＩＡレベル２では、ＡＴＭレイヤ機能部２が複数のＰＨＹレイヤ機能部１に対してＡＴＭセルを送受信する場合の制御について定義されている。
本発明は、ＵＴＯＰＩＡレベル２のうち、ＡＴＭレイヤ機能部２がＵＴＯＰＩＡレベル２マスタとなって、ＡＴＭレイヤ機能部２からＰＨＹレイヤ機能部１へＡＴＭセルを送信する場合のＡＴＭセル送信制御に関するものである。
【００２０】
前述の図４に示したように、ＡＴＭレイヤ機能部（ＡＴＭセル送信制御装置）２は、ＵＴＯＰＩＡレベル２方式のインターフェースに基づき、複数のＰＨＹレイヤ機能部１とバス形式で接続される。
この場合、各ＰＨＹレイヤ機能部１０との接続を可能にするため、各ＰＨＹレイヤ機能部１に対してそれぞれ固有のＰＨＹ番号（００ｈ〜１Ｅｈ：ｈは１６進数）が予め設定されており、最大３１個のＰＨＹレイヤ機能部１と接続できる。
【００２１】
ＵＴＯＰＩＡレベル２の規定では、このようにして各ＰＨＹレイヤ機能部１にＰＨＹ番号を割り当てておき、ＡＴＭレイヤ機能部２から送信アドレスを使ってＰＨＹ番号をポーリングすることにより、ＡＴＭセル送信先となるＰＨＹレイヤ機能部１のセル受信可否を認識し、受信可能な場合にのみＡＴＭセルを送信することになっている。以下、これら一連の動作をアドレスポーリング動作という。
【００２２】
ＡＴＭレイヤ機能部２と各ＰＨＹレイヤ機能部１とは、図４に示したように、ＡＴＭレイヤ機能部２からＰＨＹレイヤ機能部１にＡＴＭセルを転送する送信データと、ＰＨＹレイヤ機能部１をポーリングするための送信アドレス、ＰＨＹレイヤ機能部１がＡＴＭレイヤ機能部２にＡＴＭセルの送信可否を報告する送信ＣＬＡＶ、ＡＴＭレイヤ機能部２がＡＴＭセル送信時にＰＨＹレイヤ機能部１にデータの有効を通知する送信イネーブル、送信ＡＴＭセルの先頭位置をＰＨＹレイヤ機能部１に通知する送信ＳＯＣの各信号で結ばれている。また、ＵＴＯＰＩＡレベル２の全ての制御信号は送信クロックに同期している。
送信アドレスは５ビットで構成され、ＰＨＹレイヤ機能部１のＰＨＹ番号（００ｈ〜１Ｅｈ）を示す。送信データは８ビット（または１６ビット）で構成されている。
【００２３】
次に、図１を参照して、ＡＴＭレイヤ機能部（ＡＴＭセル送信制御装置）２について詳細に説明する。
ＡＴＭレイヤ機能部２には、ＡＴＭセルスイッチング制御部２１、ＦＩＦＯ（＃００〜＃１Ｅ）２２、ＦＩＦＯ管理部２３、ＡＴＭセル送信部２４、送信クロック生成部２５、送信アドレス生成部２６および送信ＣＬＡＶ監視部２７が設けられている。
また、これに加えて、ＡＴＭレイヤ機能部２には、送信アドレス設定部２８が設けられている。
【００２４】
ＦＩＦＯ２２は、各ＰＨＹレイヤ機能部１ごとに設けられたバッファであり、各ＰＨＹレイヤ機能部１宛のＡＴＭセルを格納する。
ＡＴＭセルスイッチング制御部２１は、発生したＡＴＭセルをＰＨＹレイヤ機能部１に対応するＦＩＦＯ２２へ格納する。
ＡＴＭセル送信部２４は、ＰＨＹレイヤ機能部１との間でハンドシェイク処理を行って、送信ＣＬＡＶ監視部２７からセル受信可能を示す送信ＣＬＶＡが報告された場合に、指定されたＦＩＦＯ２２からＡＴＭセルを読み出し送信データとして出力し、同時に送信ＳＯＣや送信イネーブルの制御を行う。
【００２５】
送信ＣＬＡＶ監視部２７は、各ＰＨＹレイヤ機能部１からの送信ＣＬＶＡを監視してセル受信可否をＡＴＭセル送信部２４へ通知する。
送信クロック生成部２５は、ＡＴＭセル送信部２４、送信アドレス生成部２６および各ＰＨＹレイヤ機能部１へ送信クロックを供給する。
【００２６】
ＦＩＦＯ管理部２３は、ＡＴＭセルスイッチング制御部２１のＦＩＦＯ書き込みアドレスと、ＡＴＭセル送信部２４のＦＩＦＯ読み出しアドレスを管理するとともに、いずれのＦＩＦＯ２２にもＡＴＭセルが格納されていない「格納セル無し」の状態であるかどうかを監視する。
また、送信アドレス設定部２８は、ＦＩＦＯ管理部２３からの格納セル有無信号により「格納セル無し」と判断された状態で、ＦＩＦＯ２２に書き込まれた新たなＡＴＭセルの書き込みアドレス、ここでは送信先ＰＨＹ番号を取り込み、そのＰＨＹ番号を変更アドレスとして送信アドレス生成部２６へ通知することにより、その新たなＡＴＭセルの優先送信指示を行う。
【００２７】
次に、図２を参照して、本実施の形態にかかるＡＴＭレイヤ機能部２の動作について説明する。図２は、ＵＴＯＰＩＡレベル２のＡＴＭセル送信動作（通常動作）を示すタイミングチャートである。
ＡＴＭレイヤ機能部２は、送信クロック生成部２５で生成された送信クロックに基づき、送信アドレス生成部２６で送信アドレスを順次変化させてアドレスポーリング動作を実施することにより、各ＰＨＹレイヤ機能部１のセル受信可否を検出している。
また、ＵＴＯＰＩＡレベル２では、数十ＭＨｚと高速転送が可能な送信クロックが規定されているため、送信アドレス生成部２６で、ＰＨＹ番号「１Ｆｈ」を未使用番号として有効ＰＨＹ番号の間に送信しウエイト時間を設けることにより、ＰＨＹレイヤ機能部１とのハンドシェイクを実現している。
【００２８】
例えば、図２のクロックフェーズ「９」では、送信アドレス「０４ｈ」が出力され、これに対応するＰＨＹ番号「０４ｈ」のＰＨＹレイヤ機能部１が選択される。
ＰＨＹレイヤ機能部１は、自分に割り当てられているＰＨＹ番号と一致した送信アドレスを認識した際、ＡＴＭレイヤ機能部２からの送信データ（セル）の受信が可能である場合には、次の送信クロックタイミングで送信ＣＬＡＶを通知する。
送信アドレス生成部２６からは、その送信アドレス「０４ｈ」の次のクロック（クロックフェーズ「１０」）で送信アドレス「１Ｆｈ」が出力される。この時、ＰＨＹレイヤ機能部１からの送信ＣＬＡＶを送信ＣＬＡＶ監視部２７で監視することにより、指定したＰＨＹレイヤ機能部１に対するＡＴＭセルの送信が可能であることを認識する。
【００２９】
ＡＴＭセルの送信が可能な場合、その送信アドレスに対応するＦＩＦＯ２２に送信待ちのＡＴＭセルが存在していれば、送信アドレス生成部２６から、次のクロックフェーズ「１１」において、送信アドレスとして再度「０４ｈ」を送信し、ＰＨＹレイヤ機能部１がアドレスを認識する次のクロックフェーズ「１２」のタイミングで、ＡＴＭセル送信部２４からＡＴＭセルを送信する。また同時に、送信データが有効であることを示す送信イネーブルを出力し、ＡＴＭセルの先頭（Ｈ１）位置を指示する送信ＳＯＣを出力する。
ＰＨＹ番号「０４ｈ」のＰＨＹレイヤ機能部１は、送信アドレス、送信イネーブルおよび送信ＳＯＣに基づき、自分宛のＡＴＭセルを受信する。
【００３０】
次に、図３を参照して、本実施の形態にかかるＡＴＭレイヤ機能部２の動作について説明する。図３は、ＵＴＯＰＩＡレベル２の送信動作（優先送信動作）を示すタイミングチャートである。
ＡＴＭセルスイッチング制御部２１は、ＡＴＭセルの送信先ＰＨＹレイヤ機能部１を、当該ＡＴＭセルのＡＴＭヘッダより認識し、各々に対応したＦＩＦＯ（＃００〜＃１Ｅ）２２に格納する。このＦＩＦＯ２２の格納処理は、ＵＴＯＰＩＡレベル２のＡＴＭセル送信処理とは非同期で行われている。
【００３１】
ＦＩＦＯ管理部２３は、ＡＴＭセルスイッチング制御部２１により格納したＡＴＭセルの格納アドレスに基づき、当該ＦＩＦＯ２２に対して設けられているライトポインタをインクリメントすることによりＡＴＭセルの書き込み回数を計数する。また、ＡＴＭセル送信部２４により各ＦＩＦＯからＡＴＭセルが読み出されて送信された場合、当該ＦＩＦＯ２２に対して設けられているリードポインタをインクリメントすることによりＡＴＭセルの読み出し回数を計数する。
そして、ＦＩＦＯ管理部２３では、これらライトポインタとリードポインタの差を検出することにより、各ＦＩＦＯ２２にＡＴＭセルが残っているか否かを判断する。したがって、すべてのＦＩＦＯ２２のポインタ値を参照することによりＡＴＭレイヤ機能部２における送信待ちセルの有無を確認できる。
【００３２】
ＦＩＦＯ管理部２３では、このようにして、いずれのＦＩＦＯ２２にもＡＴＭセルが格納されていない「格納セル無し」の状態であるかどうかを常時監視しており、ＦＩＦＯ２２のいずれにもＡＴＭセルが格納されていない場合、ＦＩＦＯ管理部２３は「格納セル無し」状態であると判断する。
そして、ＡＴＭセルスイッチング制御部２１により新たなＡＴＭセルがＦＩＦＯ２２に書き込まれた際、「格納セル無し」状態の場合は、その新たなＡＴＭセルに対する優先送信処理が行われる。
【００３３】
例えば図３に示すように、クロックフェーズ「５」の位置で、送信アドレス「０２ｈ」に基づきＰＨＹレイヤ機能部１のＡＴＭセル受信可否が確認されている際に、新たなＡＴＭセルがＦＩＦＯ２２の「＃１Ｃ」に格納されＦＩＦＯ格納完了となった場合を考える。
送信アドレス設定部２８では、ＦＩＦＯ管理部２３により「格納セル無し」状態が確認されている際に、ＦＩＦＯ２２に対して新たなＡＴＭセルの書き込みが発生した場合、その書き込みアドレスを取得する。そして、その書き込みアドレスを変更アドレスとして送信アドレス生成部２６へ通知することにより、新たなＡＴＭセルに対する優先送信指示を行う。
【００３４】
これにより優先送信処理が開始され、送信アドレス生成部２６では、送信アドレス設定部２８からの変更アドレスを、続くクロックフェーズ「６」での無効アドレス「１Ｆｈ」時の送信クロック立ち下がりでラッチし、次のクロックフェーズ「７」の有効アドレス値として、新たなＡＴＭセルの送信アドレスである「１Ｃｈ」を送信する。アドレス「１Ｃｈ」変更後は、上記と同様にしてＡＴＭレイヤ機能部２と当該ＰＨＹレイヤ機能部１との間でハンドシェイク処理が行われ、ＡＴＭセル送信部２４によりＦＩＦＯ２２の「＃１Ｃ」から新たなＡＴＭセルが読み出されて当該ＰＨＹレイヤ機能部１へ送信される。
【００３５】
このように、ＦＩＦＯ管理部２３ですべてのＦＩＦＯが空であることを管理することにより、発生したＡＴＭセルを優先的に送信して良いか判断するようにしたので、ＵＴＯＰＩＡレベル２に従ったアドレスポーリング動作を行いながら、ＡＴＭレイヤ機能部２に送信セルが存在しない状態で発生したＡＴＭセルについて、比較的簡素な構成でアドレスの変更を行い最短の時間で送信でき、ＡＴＭレイヤ機能部における各ＡＴＭセルの滞在時間を最適化することができる。
【００３６】
また、ＦＩＦＯ２２へのＡＴＭセルの書き込み／読み出し回数に基づき、「格納セル無し」状態を管理するようにしたので、極めて簡素な構成で常時「格納セル無し」状態を管理できる。
また、ＦＩＦＯ２２の書き込みアドレスとＰＨＹレイヤ機能部１の送信アドレスとを一致させてアドレス付与するようにしたので、優先送信指示の際にアドレス変換を行う必要がなくなり、迅速かつ簡素な構成で優先送信を実行できる。
また、優先送信処理が終了した後は、その新たなＡＴＭセルを送信したＰＨＹレイヤ機能部１の次の送信アドレス「１Ｄｈ」からアドレスポーリング動作を再開するようにしたので、優先送信処理後に送信アドレスを元に戻す必要がなくなり、特別な構成を必要とすることなく、優先送信処理後にアドレスポーリング動作を再開できる。
【００３７】
また、ＡＴＭセルスイッチング制御部２１とＡＴＭセル送信部２４との間でＦＩＦＯ２２を用いてＡＴＭセルを受け渡ししているため、ＰＨＹレイヤ機能部１の数が３１個以下の場合、未使用のＦＩＦＯは「常時セルが書き込まれないＦＩＦＯ」となるが、ＦＩＦＯ管理部２３としては認識する必要がなく対応できる。したがって、ＰＨＹレイヤ機能部１の数（最大３１個）に関係なく、いずれのＰＨＹレイヤ機能部１についてもＡＴＭセルの滞留時間を同等とすることができる。
【００３８】
また、ＡＴＭセル送信部２４他のＵＴＯＰＩＡインタフェース部を変更することなく、ＦＩＦＯが空の場合、送信アドレス設定部２８により送信アドレスを変更することができるため、本処理を行ってもＵＴＯＰＩＡレベル２のハンドシェイク処理が可能となる。
【００３９】
以上では、ＰＨＹレイヤ機能部１を最大数（３１個）使用しＡＴＭレイヤ機能部２に送信ＡＴＭセルが存在しない場合に発生したＡＴＭセルについての滞留時間の最適化について説明したが、接続するＦＩＦＯ数を減らすことにより通常ポーリングによる処理でも滞留時間を減らすこともできる。
また、トラヒックが多いときのＡＴＭセルの送信確立を平均化する必要がない場合、ＦＩＦＯに格納した順にＡＴＭセルを送信するようにしてもよい。
【００４０】
【発明の効果】
以上説明したように、本発明は、各ＰＨＹレイヤ機能部ごとに設けられた複数のＦＩＦＯを用いて、各ＡＴＭセルをその送信先のＰＨＹレイヤ機能部に対応するＦＩＦＯへそれぞれ格納するとともに、当該ＰＨＹレイヤ機能部が受信可能な場合はそのＰＨＹレイヤ機能部に対応するＦＩＦＯからＡＴＭセルを読み出して送信し、各ＦＩＦＯについて、いずれのＦＩＦＯにもＡＴＭセルが格納されていない「格納セル無し」状態を管理し、「格納セル無し」状態で新たなＡＴＭセルがＦＩＦＯへ書き込まれた際には、新たなＡＴＭセルの送信先であるＰＨＹレイヤ機能部のＰＨＹ番号を送信アドレスとして出力して、アドレスポーリング動作を当該ＰＨＹレイヤ機能部から開始することにより、新たなＡＴＭセルの優先送信を行うようにしたので、従来のように、ＡＴＭレイヤ機能部に送信する他のＡＴＭセルがない場合でも、相手先ＰＨＹレイヤ機能部のアドレスがポーリングされるのを待つ必要がなくなり、ＵＴＯＰＩＡレベル２に従ったアドレスポーリング動作を行いながら、比較的簡素な構成でセル伝送遅延の発生を抑制でき、ＡＴＭレイヤ機能部における各ＡＴＭセルの滞在時間を最適化することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかるＡＴＭセル送信制御装置（ＡＴＭレイヤ機能部）を示すブロック図である。
【図２】ＡＴＭセル送信装置の動作（通常動作）を示すタイミングチャートである。
【図３】ＡＴＭセル送信装置の動作（優先送信動作）を示すタイミングチャートである。
【図４】ＡＴＭレイヤ機能部とＰＨＹレイヤ機能部の接続構成を示すブロック図である。
【図５】従来のＡＴＭセル送信制御装置（ＡＴＭレイヤ機能部）を示すブロック図である。
【図６】従来のＡＴＭセル送信装置の動作を示すタイミングチャートである。
【符号の説明】
１…ＰＨＹレイヤ機能部、２…ＡＴＭレイヤ機能部（ＡＴＭセル送信制御装置）、２１…ＡＴＭセルスイッチング制御部、２２…ＦＩＦＯ、２３…ＦＩＦＯ管理部、２４…ＡＴＭセル送信部、２５…送信クロック生成部、２６…送信アドレス生成部、２７…送信ＣＬＡＶ監視部、２８…送信アドレス設定部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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