(57)【特許請求の範囲】
【請求項１】
共通のソースバイアス電流が通電され、かつドレインごとに負荷素子が直列接続されたＭＯＳトランジスタ差動対により形成される差動回路と、この差動回路をリング状に多段接続して形成される発振ループであって上記バイアス電流の可変操作により発振周波数を変化させられるようにしたリング発振回路と、上記差動対のＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタを用いたソースフォロワにより上記差動対の出力信号電圧の基準電位側への振幅を所定レベルでクランプさせるようにしたクランプ手段とを備えたことを特徴とする発振器。
【請求項２】
負荷素子を差動対のＭＯＳトランジスタと異なる導電型のＭＯＳトランジスタで形成するとともに、上記負荷素子の等価的なインピーダンスを上記差動対の共通ソースバイアス電流に応じて変化させるようにした負荷制御手段を備えたことを特徴とする請求項１に記載の発振器。
【請求項３】
クランプ手段を形成するＭＯＳトランジスタのゲート電圧の可変操作により出力信号電圧のクランプレベルを変化させるようにしたことを特徴とする請求項１または２に記載の発振器。
【請求項４】
差動対を形成するＭＯＳトランジスタのソース・ドレイン領域とクランプ手段を形成するＭＯＳトランジスタのソース・ドレイン領域の各一方を共通化したことを特徴とする請求項１から３のいずれかに記載の発振器。
【請求項５】
請求項１〜４のいずれかに記載の発振器と、入力クロック信号と帰還クロックの位相を比較する位相比較器と、該位相比較器からの位相差に応じた出力に基づいて上記発振器に対する制御電圧を生成するチャージポンプおよびフィルタ容量とを備えたクロック発生回路が１つの半導体チップ上にて構成されてなることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、発振器、さらにはＶＣＯ（電圧制御発振器）を構成するリング発振器に適用して有効な技術に関するものであって、たとえばＰＬＬ（位相制御ループ）によって外部と同期した高速クロックを発生するのに利用して有効な技術に関するものである。
【０００２】
【従来の技術】
ＰＬＬクロック発生回路などに用いられる周波数可変型の発振器としては、たとえば「ＩＳＳＣＣ９５」ｐｐ３２，３３や「ＩＳＳＣＣ９６」ｐｐ１３０，１３１に記載されているように、複数のＭＯＳ差動回路をリング状に多段接続して発振ループを形成するとともに、各差動回路のバイアス電流の可変操作により発振周波数を変化させられるようにしたものがある。
【０００３】
この場合、各差動回路は、共通のソースバイアス電流が通電され、かつドレインごとに負荷素子が直列接続されたＭＯＳトランジスタ差動対により構成され、上記バイアス電流の可変操作により各ＭＯＳ差動回路での伝達遅延時間を変化させて発振周波数を変化させる。
【０００４】
ここで、上記発振器の発振周波数域を高くするには、各ＭＯＳ差動回路の出力信号電圧振幅を小さく抑える必要がある。そこで、各差動回路の出力側にダイオードによるクランプ手段を設けることが行われていた。このクランプ手段はダイオード接続されたｐチャネルＭＯＳトランジスタを用いて構成され、ＭＯＳトランジスタ差動対の負荷素子に上記ダイオードを並列に接続することにより一定幅以上の電圧振幅を抑えるようにしたものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した技術には、次のような問題のあることが本発明者らによってあきらかとされた。
【０００６】
すなわち、上述した発振器では、半導体集積回路の製造プロセスにて生じる特性バラツキ、とくに差動対をなすＭＯＳトランジスタのしきい値バラツキにより、発振周波数のバラツキが大きくなるとともに、発振そのものの動作が不安定になりやすいという問題があった。
【０００７】
また、発振周波数域を高くするために設けたダイオードによるクランプ手段は、そのダイオードを等価的に形成するｐチャネルＭＯＳトランジスタのゲート容量およびドレイン部の接合容量が差動回路の出力点における負荷容量（寄生容量）を増大させる。これにより、その差動回路での伝達遅延時間が増大して、高い周波数域での発振が妨げられるという問題も生じる。
【０００８】
本発明の目的は、製造プロセスによるバラツキの影響を少なくするとともに、高い周波数域での安定かつ広範囲な発振を可能にする、という技術を提供することにある。
【０００９】
本発明の前記ならびにそのほかの目的と特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１１】
すなわち、共通のソースバイアス電流が通電され、かつドレインごとに負荷素子が直列接続されたＭＯＳトランジスタ差動対により差動回路を形成し、この差動回路をリング状に多段接続して発振ループを形成することで、上記バイアス電流の可変操作により発振周波数を変化させられるようにしたリング発振回路を形成し、さらに上記差動対のＭＯＳトランジスタと同じ導電型のＭＯＳトランジスタを用いたソースフォロワにより、上記差動対の出力信号電圧の基準電位側への振幅を所定レベルでクランプさせるというものである。
【００１２】
上述した手段によれば、製造プロセスによる差動ＭＯＳトランジスタ対のしきい値バラツキを、それと同じ導電型のＭＯＳトランジスタを用いたクランプ手段のクランプレベルに現れるバラツキで相殺補償させることができるとともに、そのクランプ手段がソースフォロワで形成されていることにより、差動回路の出力点における負荷容量を大幅に軽減させることができる。
【００１３】
これにより、製造プロセスによるバラツキの影響を少なくするとともに、高い周波数域での安定かつ広範囲な発振を可能にする、という目的が達成される。
【００１４】
また、上記負荷素子を上記差動対のＭＯＳトランジスタと異なる導電型のＭＯＳトランジスタで形成するとともに、上記負荷素子の等価的なインピーダンスを上記差動対の共通ソースバイアス電流に応じて変化させるようにした負荷制御手段を設けるようにした。これにより、各差動回路での出力駆動電流を出力立ち上がり側（ライズ側）と出力立ち下がり側（フォール側）とで互いに連動させて可変制御することができる。
【００１５】
さらに、上記クランプ手段を形成するＭＯＳトランジスタのゲート電圧の可変操作により出力信号電圧のクランプレベルを変化させるようにした。これにより各差動回路の出力信号電圧振幅を外部から可変設定することができる。
【００１６】
また、上記差動対を形成するＭＯＳトランジスタのソース・ドレイン領域と、上記クランプ手段を形成するＭＯＳトランジスタのソース・ドレイン領域の各一方を共通化した。これにより、素子形成に必要なレイアウト面積を大幅に縮小させることができる。
【００１７】
【発明の実施の形態】
図１は本発明の技術が適用された発振器の一実施態様を示す。
【００１８】
同図に示す発振器１０は、複数（＃１〜＃５）のＭＯＳ差動回路１と、共通の負荷制御回路２および差動アンプ３を用いて構成されている。
【００１９】
ＭＯＳ差動回路１はリング状に多段接続されて発振ループを形成する。各差動回路１はそれぞれ、ＭＯＳ差動対１１をなすｎチャネルＭＯＳトランジスタＮ１，Ｎ２と、負荷素子をなすｐチャネルＭＯＳトランジスタＰ１，Ｐ２と、定電流のバイアス電流源をなすｎチャネルＭＯＳトランジスタＮ３などにより構成されている。
【００２０】
差動対１１をなすｎチャネルＭＯＳトランジスタＮ１，Ｎ２の各ソースは共通接続され、この共通ソースがｎチャネルＭＯＳトランジスタＮ３によるバイアス電流源を介して基準電位（Ｖｓｓ）に接続されている。また、上記ｎチャネルＭＯＳトランジスタＮ１，Ｎ２の各ドレインはそれぞれ、ｐチャネルＭＯＳトランジスタＰ１，Ｐ２による負荷素子を直列に介して電源電位（Ｖｄｄ）に接続されている。これにより、Ｎ１，Ｎ２の各ゲートを入力点（ＩＮ１，ＩＮ２）とし、各ドレインを出力点（ＯＵＴ１，ＯＵＴ２）とする差動型インバータ論理回路が形成されている。この差動型インバータ論理回路をなすＭＯＳ差動回路１が５つ多段接続されるとともに、その終段（＃５）の出力が初段（＃１）の入力に接続されることにより、リング発振回路が形成されている。
【００２１】
上記差動アンプ３は、終段（＃５）の差動回路１の出力点（ＯＵＴ１，ＯＵＴ２）から取り出される発振出力信号ＣＫＶを所定レベルに増幅して外部へ出力する。各ＭＯＳ差動回路１ではそれぞれ、トランジスタＮ１，Ｎ２の共通ソースからトランジスタＮ３を介して基準電位（Ｖｓｓ）側にバイアス電流が流れるが、このバイアス電流は、各差動回路１内のトランジスタＮ３に共通に与えられる外部からの制御電圧ＶＮにより、一律に可変設定されるようになっている。
【００２２】
さらに、各ＭＯＳ差動回路１には、差動対１１をなすｎチャネルＭＯＳトランジスタＮ１，Ｎ２と同じ導電型のｎチャネルＭＯＳトランジスタＮ４，Ｎ５が設けられている。このｎチャネルＭＯＳトランジスタＮ４，Ｎ５は、Ｎ１，Ｎ２のドレイン側にて負荷素子をなすｐチャネルＭＯＳトランジスタＰ１，Ｐ２にドレイン同士およびソース同士で並列に接続されるとともに、外部から共通に与えられるゲート電圧ＶＧにより、各差動回路１の出力点（ＯＵＴ１，ＯＵＴ２）を基準電位（Ｖｓｓ）に対して所定レベル以上に保持するソースフォロワを形成する。つまり、このソースフォロワは、上記出力点（ＯＵＴ１，ＯＵＴ２）に現れる出力信号電圧の基準電位（Ｖｓｓ）側への振幅を所定レベルでクランプする電圧クランプ手段１２を形成する。
【００２３】
負荷制御回路２は、上記制御電圧ＶＮによりドレイン電流が制御されるｎチャネルＭＯＳトランジスタＮ０と、このＭＯＳトランジスタＮＯのドレイン電流を各差動回路１内のｐチャネルＭＯＳトランジスタＰ１，Ｐ２にカレントミラー転写するｐチャネルＭＯＳトランジスタＰ０により構成されている。ｐチャネルＭＯＳトランジスタＰ０はドレインとゲートが共通接続され、この共通接続点に現れる電圧ＶＰがＭＯＳ差動回路１内のｐチャネルＭＯＳトランジスタＰ１，Ｐ２のゲートに分配されるようになっている。これにより、そのＭＯＳトランジスタＰ１，Ｐ２が形成する負荷素子の等価的なインピーダンスが、ＭＯＳ差動回路１のバイアス電流に応じて変化させられるようになっている。
【００２４】
次に、動作について説明する。
【００２５】
図１に示した発振器１０では、ＭＯＳ差動回路１の伝達遅延時間で発振周波数が決まる。伝達遅延時間は、出力駆動電流、出力電圧振幅、出力負荷容量で決まる。出力駆動電流が大きく、かつ出力電圧振幅と出力負荷容量が小さいほど、伝達遅延時間は短くなって発振周波数が高くなる。
【００２６】
上記ＭＯＳ差動回路１の場合、出力駆動電流は出力立ち上がり側（ライズ側）と出力立ち下がり側（フォール側）とでそれぞれ別個に決まる。すなわち、出力立ち下がり側の駆動電流はｎチャネルＭＯＳトランジスタＮ３が流すバイアス電流の大きさで決まり、出力立ち上がり側の駆動電流はｐチャネルＭＯＳトランジスタＰ１，Ｐ２が流す負荷電流の大きさ（負荷素子の等価インピーダンス）で決まる。
【００２７】
出力電圧振幅は、ｎチャネルＭＯＳトランジスタＮ４，Ｎ５のソースフォロワによるクランプレベルで決まる。このクランプレベルは、ｎチャネルＭＯＳトランジスタＮ４，Ｎ５のゲート電圧ＶＧと、そのＭＯＳトランジスタＮ４，Ｎ５のしきい値電圧により決まる。ゲート電圧ＶＧを変化させると出力電圧の立ち下がり側でのクランプレベルが変化するため、立ち上がり時と立ち下がり時のレベル差すなわち出力電圧振幅が変化する。
【００２８】
上記バイアス電流は、ｎチャネルＭＯＳトランジスタＮ３のゲートに印加する制御電圧ＶＮによって可変制御することができる。したがって、その制御電圧ＶＮを変化させることにより、上記出力駆動電流を変化させてＭＯＳ差動回路１の伝達遅延時間を変化させることができ、これにより発振器１０の発振周波数を変化させることができる。
【００２９】
さらに、上記バイアス電流は負荷制御回路２により、負荷素子を形成するｐチャネルＭＯＳトランジスタＰ１，Ｐ２にもカレントミラー転写される。これにより、出力立ち上がり側と出力立ち下がり側の駆動電流は、上記制御電圧ＶＮにより、互いに連動して増減すべく可変制御される。
【００３０】
ここで、上述した発振器１０の発振周波数域を高くするには、上記出力駆動電流を大きくする以外に、各ＭＯＳ差動回路１の出力電圧振幅と出力負荷容量をそれぞれできるだけ小さくする必要がある。出力電圧振幅は上記クランプ手段１２により可変設定することができる。出力負荷容量は出力点（ＯＵＴ１，ＯＵＴ２）の寄生容量で決まる。
【００３１】
発振周波数域を高めるために出力電圧振幅を小さく設定した場合、従来においては、差動対１１をなすＭＯＳトランジスタＮ１，Ｎ２のしきい値バラツキにより、出力電圧振幅がそのＭＯＳトランジスタＮ１，Ｎ２のしきい値を越えられなくなって、発振不能あるいは発振不安定に陥ることがあった。このため、従来においては、ＭＯＳ差動回路１の出力電圧振幅に十分な余裕を持たせなければならず、このことが発振周波数域を高める上で大きな支障となっていた。
【００３２】
しかし、図１に示した本発明の発振器１０では、クランプ手段１２をなすソースフォロワを、差動対１１をなすｎチャネルＭＯＳトランジスタＮ１，Ｎ２と同じ導電型のｎチャネルＭＯＳトランジスタＮ４，Ｎ５で形成したことにより、製造プロセスによるバラツキが生じたとしても、そのバラツキは両ＭＯＳトランジスタＮ１，Ｎ２とＮ４，Ｎ５に同じ傾向で現れるようになり、これにより上記バラツキの影響は互いに相殺される形で補償されるようになる。
【００３３】
これとともに、上記クランプ手段１２がソースフォロワで形成されていることにより、ＭＯＳ差動回路１の出力点（ＯＵＴ１，ＯＵＴ２）には、大きな容量を持つゲート容量およびドレイン部の接合容量は介在せず、ソースフォロワ出力となるＭＯＳトランジスタのソースが接続するだけとなる。これにより、ＭＯＳ差動回路１の出力点（ＯＵＴ１，ＯＵＴ２）における負荷容量は従来よりも大幅に軽減される。この負荷容量の軽減と上記プロセス・バラツキの補償効果とにより、安定な発振動作が可能な周波数域は大幅に高められる。
【００３４】
図２は、上記発振器の構成に適したＭＯＳトランジスタの素子構造の概略レイアウトモデルを示す。
【００３５】
同図において、３１は半導体基板、３２はｐ導電型拡散層によるｎチャネルＭＯＳトランジスタ形成領域、３３，３４はｎ導電型拡散層によるソース・ドレイン領域、３５，３６はゲート電極をそれぞれ示す。
【００３６】
図１にて示したように、クランプ手段１２を形成するＭＯＳトランジスタＮ４，Ｎ５のソースは、差動対１１を形成するｎチャネルＭＯＳトランジスタＮ１，Ｎ２のドレインに接続される。したがって、ｎチャネルＭＯＳトランジスタＮ１，Ｎ２のソース・ドレイン領域とＭＯＳトランジスタＮ４，Ｎ５のソース・ドレイン領域はそれぞれ、図２に示すように、その各一方を互いに共通化させることができる。これにより、半導体集積回路化した場合の素子面積を減らすことができる。
【００３７】
図３は、上述した本発明の発振器１０を用いたＰＬＬクロック発生回路の構成例を示す。
【００３８】
同図に示すクロック発生回路は、位相比較器２１、チャージポンプ２２、フィルタ容量ＣＦ、発振器１０、クロック分配回路２３、分周器２４、ゲート電圧発生回路２５などにより構成されている。
【００３９】
位相比較器２１は、外部から入力される基準信号ＣＩＮと分周器２４にて分周された帰還信号ＣＦＢ間の位相差を検出する。チャージポンプ２２とフィルタ容量ＣＦは、上記位相差に応じた直流電圧を生成し、発振器１０に周波数制御電圧ＶＮとして入力する。これにより、発振器１０は、上記帰還信号ＣＦＢが上記基準信号ＣＩＮに位相同期するように帰還制御される。この帰還制御下での発振出力信号ＣＫＶは、クロック分配回路２３から複数系統の回路（図示せず）へそれぞれクロック信号ＣＫとして配分される。
【００４０】
ゲート電圧発生回路２５は一種のＤＡ変換器２５であって、外部から与えられるデジタル設定信号ＳＧに応じたゲート電圧ＶＧを生成して発振器１０に入力する。このゲート電圧ＶＧは、クランプ手段１２を形成するＭＯＳトランジスタＮ４，Ｎ５のゲートに印加される（図１）。
【００４１】
図４は発振器１０の周波数可変特性を示す。
【００４２】
同図に示すように、発振器１０の制御電圧ＶＮに対する発振周波数ｆｃの変化特性曲線は、クランプ手段１２を形成するＭＯＳトランジスタＮ４，Ｎ５のゲート電圧ＶＧを変化させることで上下に移動する。したがって、そのゲート電圧ＶＧの設定操作により発振器１０の動作周波数域を広範囲に設定することができる。
【００４３】
以上、本発明者によってなされた発明を実施態様にもとづき具体的に説明したが、本発明は上記実施態様に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４４】
たとえば、差動回路１のＭＯＳ差動対１１とクランプ手段１２をｐチャネルＭＯＳトランジスタで形成するような構成であってもよい。
【００４５】
以上の説明では主として、本発明者によってなされた発明をその背景となった利用分野であるＰＬＬクロック発生回路に適用した場合について説明したが、それに限定されるものではなく、たとえば無線通信器における搬送波発振あるいは局部発振などにも適用できる。
【００４６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００４７】
すなわち、製造プロセスによるバラツキの影響を少なくするとともに、高い周波数域での安定かつ広範囲な発振が可能な発振器を実現することができる。
【図面の簡単な説明】
【図１】本発明の技術が適用された発振器の一実施態様を示す回路図。
【図２】本発明の実施に適したＭＯＳトランジスタの素子構造の概要を示すレイアウトモデル図。
【図３】本発明による発振器を用いたＰＬＬクロック発生回路の構成例を示すブロック図。
【図４】本発明による発振器の周波数可変特性を示す特性図。
【符号の説明】
１０  発振器
１  ＭＯＳ差動回路
１１  差動対
１２  クランプ手段
２  負荷制御回路
３  差動アンプ
Ｎ１，Ｎ２  差動対をなすｎチャネルＭＯＳトランジスタ
Ｐ１，Ｐ２  負荷素子をなすｐチャネルＭＯＳトランジスタ
Ｎ３  バイアス電流源をなすｎチャネルＭＯＳトランジスタ
Ｎ４，Ｎ５  ソースフォロワをなすｎチャネルＭＯＳトランジスタ
Ｖｄｄ  電源電位
Ｖｓｓ  基準電位
ＩＮ１，ＩＮ２  入力点
ＯＵＴ１，ＯＵＴ２  出力点
３１  半導体基板
３２  ｎチャネルＭＯＳトランジスタ形成領域
３３，３４  ｎ導電型拡散層によるソース・ドレイン領域
３５，３６  ゲート電極
２１  位相比較器
２２  チャージポンプ
ＣＦ  フィルタ容量
２３  クロック分配回路
２４  分周器
２５  ゲート電圧発生回路（ＤＡ変換器）
ＣＩＮ  基準信号
ＣＦＢ  帰還信号
ＣＫＶ  発振出力信号
ＣＫ  クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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