(57)【特許請求の範囲】
【請求項１】
Ａ．パターン発生用のシーケンス制御を実行するシーケンス制御部と、
Ｂ．このシーケンス制御部が出力する制御信号に従ってパターン発生命令用メモリからパターン発生命令を読み出し、このパターン発生命令に従って相互に相関を維持したパターンデータを発生する複数のパターン発生部と、
Ｃ．この複数のパターン発生部から出力されるパターンデータを多重化し、高速パターンデータを得る高速変換部と、
Ｄ．この高速変換部で変換された高速パターンデータを実波形を持つパターン信号に変換する波形整形部と、
Ｅ．被試験メモリの読出出力を上記パターン発生部から出力されるパターンデータと同一速度の複数の信号に変換する低速変換部と、
Ｆ．この低速変換部で変換された複数の信号を上記パターン発生部から出力される期待値と論理比較する複数の論理比較部と、
を具備し、
Ｇ．上記シーケンス制御部は主となる試験パターン発生用シーケンス制御命令と、他のパターン発生用シーケンス制御命令とを格納したシーケンス制御命令用メモリと、
このシーケンス制御命令用メモリに格納されたシーケンス制御命令に従って設定される値を上記複数のパターン発生部に共通の制御信号として出力するプログラムカウンタと、
割込信号発生時に上記シーケンス制御命令用メモリから読出されるシーケンス制御命令を上記試験パターン発生用シーケンス制御命令から他のパターン発生用シーケンス制御命令に変更させる手段と、
を装備していることを特徴とする半導体メモリ試験装置。
【請求項２】
Ａ．パターン発生用のシーケンス制御を実行するシーケンス制御部と、
Ｂ．このシーケンス制御部が出力する制御信号に従ってパターン発生命令用メモリからパターン発生命令を読み出し、このパターン発生命令に従って相互に相関を維持したパターンデータを発生する複数のパターン発生部と、
Ｃ．この複数のパターン発生部から出力されるパターンデータを多重化し、高速パターンデータを得る高速変換部と、
Ｄ．この高速変換部で変換された高速パターンデータを被試験メモリに与えるべき実波形を持つパターン信号に変換する波形整形部と、
Ｅ．被試験メモリの読出出力と上記高速変換部で得られた高速パターンデータとを論理比較する論理比較部と、
を具備し、
Ｆ．上記シーケンス制御部は主となる試験パターン発生用シーケンス制御命令と、他のパターン発生用シーケンス制御命令とを格納したシーケンス制御命令用メモリと、
このシーケンス制御命令用メモリに格納されたシーケンス制御命令に従って設定される値を上記複数のパターン発生部に共通の制御信号として出力するプログラムカウンタと、
割込信号発生時に上記シーケンス制御命令用メモリから読出されるシーケンス制御命令を上記試験パターン発生用シーケンス制御命令から他のパターン発生用シーケンス制御命令に変更させる手段と、
を装備していることを特徴とする半導体メモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は半導体集積回路によって構成されるメモリを試験する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
図６に一般的なメモリ試験装置の概略の構成を示す。メモリ試験装置はパターン発生器１１と、このパターン発生器１１が出力するパターンデータ（ディジタル信号）を実波形を持つアナログのパターン信号に変換し、このパターン信号を被試験メモリＤＵＴに与える波形整形部１２と、被試験メモリＤＵＴから読出した信号とパターン発生器１１が出力する期待値とを比較し、被試験メモリＤＵＴの不良個所を検出する論理比較部１３と、これらパターン発生器１１、波形整形部１２、論理比較部１３にタイミング信号を配分し、動作を制御するタイミング発生部１４とによって構成される。
【０００３】
一般的なメモリを試験する場合は、このような図６に示すような試験装置によって試験を行なっているが、高速メモリを試験するには図７に示すような構成の半導体メモリ試験装置が用いられている。
図７に示す半導体メモリ試験装置ではパターン発生器を例えば１１Ａと１１Ｂの複数にし、この複数のパターン発生器１１Ａ、１１Ｂから出力されるパターンデータを高速変換部１６で多重化し、この多重化した高速パターンデータを波形整形部１２でパターン信号に変換し、被試験メモリＤＵＴに与える構成とされる。
【０００４】
パターン発生器１１Ａ、１１Ｂは図８Ｃ及びＤに示すパターンデータＡ１，Ａ２，Ａ３…とＢ１，Ｂ２，Ｂ３…を出力する。このパターンデータＡ１，Ａ２，Ａ３…と、Ｂ１，Ｂ２，Ｂ３…を高速変換部１６を構成するゲートＧ１とＧ２の各一方の入力端子に供給する。ゲート回路Ｇ１とＧ２の各他方の入力端子にはクロック及び選択信号発生部１５から図８ＡとＢに示す選択信号ＳＡとＳＢが与えられる。この選択信号ＳＡとＳＢはパターンデータＡ１，Ａ２，Ａ３…とＢ１，Ｂ２，Ｂ３…の発生周期の２倍の周波数に選定され、ゲートＧ１とＧ２をパターンデータの２倍の速度で切替る。従ってオアゲートＯＲからは図８Ｅに示すパターンデータの２倍の周波数で変化する高速パターンデータＡＢを得ることができる。
【０００５】
この高速パターンデータＡＢを波形整形部１２で高速パターン信号に変換し、また論理比較部１３に高速パターンデータを期待値データとして与えて被試験メモリＤＵＴを試験している。
ところで、一般にＤＲＡＭと呼ばれているダイナミック・ランダム・アクセス・メモリでは、デバイスの構造上、一定時間内に一度もアクセスされないメモリセルの記憶内容は消えてしまうという特性を持っている。従って、ＤＲＡＭを試験する試験装置でもメインとなるパターン信号の書込読出動作に加えて、一定時間毎にリフレッシュ動作を行なわせている。
【０００６】
図９Ａにパターン発生器１１の動作を制御するための試験パターン発生用のメインとなるプログラムの概要を、図９Ｂにリフレッシュモード時に動作するプログラムの概要を示す。メインルーチンＡでは前半のルーチンＬ１で被試験メモリＤＵＴの全アドレスに例えば「０」を書き込む動作を行なっている。つまり、開始直後の第１ステップＳＰ１でメイン用番地（アドレス）を０に設定する。
【０００７】
ステップＳＰ２では被試験メモリＤＵＴに０を書き込むパターンデータを発生させる。パターンデータを発生した後に、メイン用番地を１つ加算する。
ステップＳＰ３ではメイン番地が被試験メモリＤＵＴの最終番地か否かを判定する。最終番地に達していなければステップＳＰ２に戻り、ステップＳＰ２とＳＰ３のループを繰返す。メイン番地が被試験メモリＤＵＴの最終番地に達すると、ルーチンＬ２に進む。
【０００８】
ルーチンＬ２ではステップＳＰ４でルーチンＬ１で書き込んだ「０」を被試験メモリＤＵＴから読出すと共に、ステップＳＰ５でその読出した番地に「１」を書き込むためのパターンデータを発生させ、更にメイン用番地を１つ加算し、ステップＳＰ６で最終番地か否かを判定する。従って、各番地毎に「０」を読み出すと共に、「１」を書き込む動作を最終番地まで繰返す。
【０００９】
このメインルーチンＡを実行している状態において、タイマ（メインルーチンＡの開始時点でタイマが起動されている）が一定時間を計測すると、メインルーチンＡのどのステップを実行中であっても、割込動作により図９Ｂに示すリフレッシュルーチンＢに動作権が引き渡される。リフレッシュルーチンＢではステップＳＰ７で予め設定（メインルーチンＡの開始時に０に設定されている）されたリフレッシュ番地をアクセス（再書込動作を実行）し、リフレッシュ番地を１つ加算する。ステップＳＰ８でリフレッシュ動作の回数が予め設定したＮ回（被試験メモリＤＵＴの全番地数の整数分の１の値）に達したか否かを判定する。ステップＳＰ７とＳＰ８をＮ回繰返してメインルーチンＡに戻る。メインルーチンＡに戻る際にリフレッシュ番地の記憶部には、今までリフレッシュ動作した最後の番地を記憶しておく。従って再度リフレッシュルーチンＢに戻って来たときは、前回リフレッシュ動作を完了した番地の次の番地からリフレッシュ動作を実行することになる。
【００１０】
図１０にリフレッシュ動作を実行することができるパターン発生器１１の概略の構成を、図１１にその動作例を示す。パターン発生器１１はパターン発生命令用メモリＰＡＴＭから読出されるパターン発生命令に従ってパターン発生部ＰＡＴＳがパターンデータＰＡＴＡ（ディジタル信号）と期待値データＰＡＴＢを出力する。
【００１１】
図１１に示すメイン用番地とは図９に示したメインルーチンＡを実行中に図１０に示すパターン発生部ＰＡＴＳが発生するパターンデータＰＡＴＡに付随して出力されるアドレス信号の番地を示す。またリフレッシュ番地とは図９に示したリフレッシュルーチンＢを実行中に図１０に示すパターン発生部ＰＡＴＳが発生するパターンデータＰＡＴＡに付随して出力されるアドレス信号の番地を示す。図９に示す各ステップＳＰ１，ＳＰ２，ＳＰ４，ＳＰ５，ＳＰ７ではプログラムカウンタＰＣＯＮの値ＰＣがそれぞれ図９に示す値ＰＣ＝０，ＰＣ＝１，ＰＣ＝２，ＰＣ＝３，ＰＣ＝１０のときに実行するものとし、これら各ステップＳＰ１，ＳＰ２，ＳＰ４，ＳＰ５，ＳＰ７で実行する命令は試験実行前に、パターン発生命令用メモリＰＡＴＭ（図１０）に格納しておく。また、シーケンス制御命令用メモリＳＣＭには図９に示す各ステップＳＰ３，ＳＰ６，ＳＰ８に示すパターン発生のシーケンスを決定する命令を試験実行前に格納しておく。
【００１２】
図１０に示す分岐番地格納用レジスタＲＧ２はリフレッシュルーチン図９Ｂの先頭の命令実行時に、プログラムカウンタＰＣＯＮが示すべき値ＰＣを格納しておくレジスタである。図９の例ではＰＣ＝１０を格納した場合を示す。
図１０に示すタイマＴＩＭはリフレッシュルーチンＢに分岐するまでの時間を測定する手段として動作する。つまり一定周期のクロックを発生するタイマ用発振器ＯＳＣが出力するクロックを計数し、計数値が一定値に達する毎に同期化回路ＳＹＣに割込信号を出力する。同期化回路ＳＹＣでは割込信号をタイミング発生部１４  （図６、図７）が出力するタイミング信号に同期させて分岐命令として解読選択部ＤＥＣに入力する。
【００１３】
図９に示した例ではパターン発生はプログラムカウンタＰＣＯＮの値を０として開始させる。以後、プログラムカウンタＰＣＯＮの示す値ＰＣに従ってシーケンス制御命令用メモリＳＣＭが出力する命令を解読選択部ＤＥＣにて解読し、次のサイクルのプログラムカウンタＰＣＯＮの値ＰＣを決定してパターン発生のシーケンスを制御する。また、プログラムカウンタＰＣＯＮの示す値ＰＣに従ってパターン発生命令用メモリＰＡＴＭからパターン発生命令が読出され、このパターン発生命令に従ってパターン発生部ＰＡＴＳがパターンデータＰＡＴＡ及び期待値パターンデータＰＡＴＢを発生する。
【００１４】
解読選択部ＤＥＣに同期化回路ＳＹＣから分岐命令Ｊが入力された場合、解読選択部ＤＥＣはシーケンス制御命令用メモリＳＣＭから入力される命令に無関係に、次のサイクルのプログラムカウンタの値ＰＣを分岐番地格納用レジスタＲＧ２が示す値この例ではＰＣ＝１０に設定する。同時にシーケンス制御用メモリＳＣＭから入力される命令に従った場合に次のサイクルでプログラムカウンタＰＣＯＮの値となるべき値（メイン番地）図１１の例ではＰＣ＝３を戻り番地格納用レジスタＲＧ１に書き込む。
【００１５】
これにより、パターン発生はリフレッシュルーチンＢに分岐する。リフレッシュルーチンＢを実行中に解読選択部ＤＥＣにシーケンス制御命令用メモリＳＣＭから入力される命令がリフレッシュルーチンＢの終了を示す場合に、次のサイクルのプログラムカウンタＰＣＯＮの値ＰＣを戻り番地格納用レジスタＲＧ１の示す値ＰＣ＝３とする。この動作によりパターン発生はメインルーチンＡに戻る。
【００１６】
以上の動作を図１１を用いて説明する。図１１に示すサイクルはパターン発生サイクルを示す。メインルーチンＡの開始と共に、タイマＴＩＭが起動される。パターン発生サイクル１ではプログラムカウンタＰＣＯＮの値はＰＣ＝０、メイン用番地は不定、リフレッシュ用番地は０があることを示している。
パターン発生サイクル２ではメインルーチンＡのステップＳＰ１を実行することによりプログラムカウンタＰＣＯＮの値はＰＣ＝１、メイン用番地は０となる。
【００１７】
パターン発生サイクル３ではプログラムカウンタＰＣＯＮの値ＰＣはＰＣ＝１であり、メイン用番地は１つ加算されて１となる。以下この動作を繰返してパターン発生サイクル６５まで全番地に「０」を書き込む動作を実行する（ルーチンＬ１を実行する）。パターン発生サイクル６５ではメイン用番地は６３となる。この例では被試験メモリＤＵＴの最終の番地を６３とした場合を示す。従ってその次のパターン発生サイクル６６ではルーチンＬ２に移りステップＳＰ４とＳＰ５に進む。ステップＳＰ４とＳＰ５を交互に実行することによりプログラムカウンタＰＣＯＮの値はＰＣ＝２とＰＣ＝３の値を交互に繰返す。
【００１８】
図１１の例ではパターン発生サイクルが７０のときタイマＴＩＭが割込信号を発生した場合を示す。従ってテストサイクル７０の状態で分岐命令を発生する。このとき解読選択部ＤＥＣは分岐番地格納用レジスタＲＧ２に設定した値１０をプログラムカウンタＰＣＯＮに次のサイクルの値として設定する。
従って、パターン発生サイクル７１ではプログラムカウンタＰＣＯＮが出力する値はＰＣ＝１０となる。
【００１９】
また、リフレッシュルーチンＢに移る際に、戻り番地格納用レジスタＲＧ１には次のプログラムカウンタＰＣＯＮが出力すべき値この例では「３」を記憶させる。
リフレッシュルーチンＢではプログラムカウンタＰＣＯＮの値ＰＣはＰＣ＝１０のままであり、メイン用番地も「２」に固定され、リフレッシュ用番地が＋１ずつ増加する。リフレッシュルーチンの実行回数が１６回に達すると、メインルーチンＡに戻される。このとき、プログラムカウンタＰＣＯＮの値ＰＣは戻り番地格納用レジスタＲＧ１に記憶したＰＣ＝３を出力させる。メインルーチンＡではテストサイクル８７でステップＳＰ５から実行が開始される。
【００２０】
以上の説明により、図１０に示したパターン発生器がメインルーチンＡとリフレッシュルーチンＢを交互に実行して正常に動作することが理解できよう。
【００２１】
【発明が解決しようとする課題】
ところで、図１０に示したパターン発生器を図７に示したように複数設けて高速パターンデータを発生させようとした場合には、正常に動作させることができない不都合が生じる。
つまり、図１０に示したパターン発生器１１を例えば２台並設し、この２台のパターン発生器１１で図８に示したようにパターンデータＡ１，Ａ２，Ａ３…と、パターンデータＢ１，Ｂ２，Ｂ３…を発生させ、これら複数のパターンデータＡ１，Ａ２，Ａ３…とＢ１，Ｂ２，Ｂ３…を高速変換部で高速化しようとした場合、２台のパターン発生器で発生する分岐命令Ｊが異なるパターン発生サイクルに発生し、メインルーチンＡからリフレッシュルーチンＢに移るパターン発生サイクルにずれが発生してしまう不都合が生じる欠点がある。
【００２２】
図１２はその一例を示す。リフレッシュモードで動作することができるパターン発生器１１Ａと１１Ｂの２台を並設し、この２台のパターン発生器１１Ａと１１Ｂを動作させた場合、この例ではパターン発生器１１Ｂに設けたタイマが先に割込信号を発生した場合を示す。つまり、全く同一に構成したタイマであっても、部品のバラツキ等によって時間の計測値にズレが発生する。
【００２３】
図１２の例ではパターン発生器１１Ａではパターンサイクル３６の実行中に分岐命令ＪＡが発生し、パターン発生器１１Ｂではパターン発生サイクル３４で分岐命令ＪＢが発生した場合を示す。
このように分岐命令ＪＡとＪＢの発生タイミングにズレが発生すると、一方のパターン発生器１１ＡではメイルルーチンＡを実行しているにも係わらず、他方のパターン発生器１１Ｂは既にリフレッシュルーチンＢを実行し、パターンデータの相関が保てなくなってしまう不都合が生じる。
【００２４】
この発明の目的はリフレッシュルーチンを実行することができるパターン発生器を、複数動作させても正常に動作させることができる高速パターン発生器の構成を提供しようとするものである。
【００２５】
【課題を解決するための手段】
この発明では、共通のシーケンス制御部によって複数のパターン発生部を制御し、これら複数のパターン発生部から複数のパターンデータを発生させ、この複数のパターンデータを高速変換部で高速化して高速パターンデータに変換し、このパターンデータを波形整形回路で高速パターン信号に変換して被試験メモリに与える構成としたものである。
【００２６】
従って、この発明によれば、共通のシーケンス制御部によって複数のパターン発生部を制御する構成としたから、各パターン発生部に与えられる制御命令の内容の相関が狂うような状況が発生することはない。
【００２７】
【発明の実施の形態】
図１にこの発明による半導体メモリ試験装置に用いる高速パターン発生器の構成を、図２にその動作プログラムの概要を示す。図１に示すようにこの発明では共通のシーケンス制御部ＳＣによって複数のパターン発生部を制御するように構成するものである。図１の例では共通のシーケンス制御部ＳＣに２台のパターン発生部ＡとＢを接続した場合を示す。
【００２８】
ここでメインルーチンＡにおいて例えば図３に示すようにパターン発生サイクル３５を実行中にタイマＴＩＭが所定時間を計測すると同期化回路ＳＹＣから解読選択部ＤＥＣに分岐命令Ｊが入力される。この結果、解読選択部ＤＥＣはプログラムカウンタＰＣＯＮに分岐番地用レジスタＲＧ２にストアした値１０を入力し、プログラムカウンタＰＣＯＮの値ＰＣをＰＣ＝１０に変更させる。
【００２９】
プログラムカウンタＰＣＯＮの値ＰＣがＰＣ＝１０の場合はシーケンス制御部ＳＣは図２Ｂに示すリフレッシュルーチンＢのステップＳＰ８を実行する。第１回目の分岐動作時は初期設定値としてパターン発生器Ａではリフレッシュ用番地が０に設定されているから、パターン発生部Ａでは０番地をリフレッシュし、リフレッシュ番地に２を加え、リフレッシュ番地を２にする。
【００３０】
パターン発生部Ｂではリフレッシュ番地は初期設定値として１番地が設定されているから、１番地をリフレッシュし、１番地に２を加えリフレッシュ番地を３とする。
ステップＳＰ８を所定回数例えば８回繰返すとリフレッシュ番地は１６まで進み、ステップＳＰ９でその回数を検出し、メインルーチンＡに戻る。
【００３１】
このようにパターン発生サイクル３５で分岐命令Ｊが発生したとすると、パターン発生部ＡとＢはパターン発生サイクル３５で実行すべきパターン発生命令（ステップＳＰ５）を実行した後に、リフレッシュルーチンＢに分岐し、リフレッシュ動作を実行する。
更に、リフレッシュルーチンＢからメインルーチンＡに戻る際も、パターン発生サイクル３５を実行後のメイン用番地ＡとＢが「２」と「３」の状態から開始され、相関は保たれる。
【００３２】
図４にこの発明による高速パターン発生器を用いた半導体メモリ試験装置の構成を示す。図７と対応する部分には同一符号を付して示す。パターン発生器１１は図１で説明したようにパターン発生部ＡとＢを有し、これら２つのパターン発生部Ａ及びＢから図５ＡとＢに示すパターンデータＤ１，Ｄ３，Ｄ５…とＤ２，Ｄ４，Ｄ６…が出力される。
【００３３】
このパターンデータＤ１，Ｄ３，Ｄ５…とＤ２，Ｄ４，Ｄ６…が高速変換部１６で高速化され図５Ｃに示す２倍の周波数を持つ高速パターンデータＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…に変換される。この高速パターンデータＤ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…が波形整形部１２に入力され、高速パターン信号（アナログ信号）に変換され、被試験メモリＤＵＴに入力され、被試験メモリＤＵＴに書き込まれる。
【００３４】
被試験メモリＤＵＴは書き込み速度と同一の速度で読み出され、高速読み出し信号Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５…（図５Ｄ）が出力される。この高速読み出し信号Ｒ１，Ｒ２，Ｒ３，Ｒ４…は低速変換部１７で図５ＥとＦに示す低速読み出し信号Ｒ１，Ｒ３，Ｒ５…とＲ２，Ｒ４，Ｒ６…に変換され、この低速読み出し信号Ｒ１，Ｒ３，Ｒ５…とＲ２，Ｒ４，Ｒ６…が論理比較部１３Ａと１３Ｂに供給される。論理比較部１３Ａと１３Ｂにはパターン発生器１１の２台のパターン発生部ＡとＢから図５ＧとＨに示す低速の期待値信号Ｅ１，Ｅ３，Ｅ５…とＥ２，Ｅ４が与えられ論理比較される。
【００３５】
尚、この例では論理比較部１３Ａと１３Ｂを２台設けた例を示したが、高速動作する論理比較部を用意すれば図７に示したと同様に１台の論理比較部で論理比較することができる。その場合は低速変換部１７は不要となり、高速変換部１６で得られた高速パターンデータ（図５Ｃ）を期待値信号として利用すればよい。また、上述では共通のシーケンス制御部ＳＣに対して２台のパターン発生部ＡとＢを設けた例を説明したが、２台に限らず２台より上の数に選定することができる。この数を多く採る程更に高速のパターン発生器を構成することができる。
【００３６】
【発明の効果】
以上説明したように、この発明によれば共通のシーケンス制御部ＳＣによって複数のパターン発生部を制御して複数のパターンデータを発生させ、この複数のパターンデータを高速化して高速パターンデータを得る構造を採ったから、各パターン発生部ＡとＢはタイマＴＩＭによって分岐命令を受けても同一パターン発生サイクルを実行中に分岐命令を受け、リフレッシュ動作に入る。従ってパターン発生部ＡとＢが発生するパターン発生命令は相関が保持され、連続したパターン信号を発生させることができる。
【００３７】
よってリフレッシュルーチンを実行するパターン発生器でも高速パターンを発生させることができる利点が得られる。
【図面の簡単な説明】
【図１】この発明による高速パターン発生器の一実施例を説明するためのブロック図。
【図２】図１に示した高速パターン発生器を動作させるためのプログラムの概要を説明するための図。
【図３】図１の動作を説明するための図。
【図４】この発明による高速パターン発生器の実用状態の一例を説明するためのブロック図。
【図５】図４に示した実用状態における動作を説明するための波形図。
【図６】従来の技術を説明するための図。
【図７】従来の高速メモリ試験装置の一例を説明するためのブロック図。
【図８】図７に示した実施例の動作を説明するための波形図。
【図９】図７に示した実施例に用いるプログラムの概要を説明するためのフローチャート。
【図１０】従来のパターン発生器の内部の構成を説明するためのブロック図。
【図１１】図１０に示したプログラムに従って動作した場合のパターン発生サイクルと、プログラムカウンタの値ＰＣ、メイン用番地、リフレッシュ用番地の値の相互の間の関連を説明するための図。
【図１２】従来の技術で発生する不都合を説明するための図。
【符号の説明】
１１    パターン発生器
ＳＣ    シーケンス制御部
ＰＣＯＮ    プログラムカウンタ
ＳＣＭ    シーケンス制御命令用メモリ
ＤＥＣ    解読選択部
ＴＩＭ    タイマ
ＳＹＣ    同期化回路
Ａ，Ｂ    パターン発生部
ＰＡＴＭ    パターン発生命令用メモリ
ＰＡＴＳ    パターン発生制御部
１３Ａ，１３Ｂ    論理比較部
１６    高速変換部
１７    低速変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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