(57)【特許請求の範囲】
【請求項１】
Ｎ個のＴフリップフロップがカスケード接続されているＮビットリプルカウンタにおいて、
各桁が互いに独立である第１〜第Ｎの制御信号を入力する制御用Ｔフリップフロップと；
上記Ｔフリップフロップの出力を、直接的に、または上記Ｎビットリプルカウンタのクロックで同期化する手段を介して、入力するとともに、上記Ｎビットリプルカウンタの当該桁におけるＴフリップフロップの出力信号を入力し、当該桁に隣接する上位桁に、桁上がり信号を出力する排他的論理和ゲートと；
上記第１〜第Ｎの制御信号であって、上記Ｎ桁で示される任意の２進数の桁のうちで、値が１である桁に対応する制御信号に、それぞれパルスを１個ずつ同時に加える毎に、クロックサイクルの上記Ｎ桁２進数が表す数値倍だけ、カウンタ動作周期を一時的に延長する制御手段と；
を有することを特徴とする可変周期カウンタ。
【請求項２】
Ｎ個のＴフリップフロップがカスケード接続されているＮビットリプルカウンタにおいて、各桁が互いに独立である第１〜第Ｎの制御信号を入力する制御用Ｔフリップフロップと、上記Ｔフリップフロップの出力を、直接的に、または上記Ｎビットリプルカウンタのクロックで同期化する手段を介して、入力するとともに、上記Ｎビットリプルカウンタの当該桁におけるＴフリップフロップの出力信号を入力し、当該桁に隣接する上位桁に、桁上がり信号を出力する排他的論理和ゲートとを具備し、上記第１〜第Ｎの制御信号であって、上記Ｎ桁で示される任意の２進数の桁のうちで、値が１である桁に対応する制御信号に、それぞれパルスを１個ずつ同時に加える毎に、クロックサイクルの上記Ｎ桁２進数が表す数値倍だけ、カウンタ動作周期を一時的に延長する可変周期カウンタと；
上記可変周期カウンタの各桁の出力信号によって駆動されるＮ段の１：２分離回路群で構成され、外部から入力される直列信号を、２のＮ乗本の並列信号に分ける主分離回路と；
監視指示信号が与えられたときに、上記主分離回路の出力信号と、外部から与えられる位相検出用パタンとを比較し、上記監視指示信号に同期して一致しているという判別結果、監視信号に対して所定の許容範囲内でずれた位相で一致しているという判別結果、または上記許容範囲内では一致しないという判別結果のうちで、いずれの判別結果を出力する検査回路と；
上記検査回路の出力信号について上記主分離回路に入力される直列信号の特性によって定まる所定期間の時系列を保持し、上記外部から入力された直列信号の位相ずれが一時的であるかまたは継続的であるかを判別し、制御信号を発生する制御信号発生回路と；
上記直列信号が許容範囲内でずれた位相で到着したことを、上記検査回路が判定すると、位相ずれがない場合におけるビット位置と同じビット位置に、上記分離された並列信号のビット位置を修正し、出力するシフタ回路と；
上記可変周期カウンタの最上位桁出力をさらに分周し、上記直列信号上の位相検出用パタンの挿入予定周期で監視指示信号を上記検査回路に与え、しかも、上記制御信号発生回路が継続的位相ずれを判定した場合は、一時的に分周比を変更し、次回の位相検出用パタンの到着想定時刻に、次回の監視指示信号を合わせる二次分周回路と；
上記制御信号発生回路が、上記可変周期カウンタと上記二次分周回路と上記シフタ回路とに制御信号を与える制御手段と；
を有することを特徴とする位相変動追従型分離回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変周期カウンタおよび位相変動追従型分離回路に関する。
【０００２】
【従来の技術】
可変周期カウンタとは、汎用ディジタル回路の１つであるカウンタのうちで、外部からの制御入力によって、動作周期を変更し、出力の位相を変更することができるカウンタである。なお、カウンタと全く同じ回路が、用途によっては、分周回路と称される場合もある。
【０００３】
特に、ディジタル通信機器の上位機種である大容量ＡＴＭ交換機等においては、多重化されたデータの区切りを管理するフレーム同期やデータの待ち合わせを行うバッファ回路のアドレスを管理するポインタ機能のために、カウンタが多用されている。
【０００４】
通信の連続性を維持させたいという要求を満足させるためには、到来するデータのフレーム位相が高速で切り替わっても、送受信を中断することなしに、再同期し、動作を継続することができ、１０ギガビット／秒という高周波動作が可能なカウンタが必要になる。
【０００５】
上記カウンタを使用する上位回路の１つが分離回路であり、特に、入力された直列信号に含まれているデータ区切りを示すパタンを検出し、この検出されたデータ区切りを示すパタンを目印にして、上記分離回路が出力したビットの並び方を、上記データ区切とそろえる機能を有するフレーム同期付き分離回路は、本発明の典型的な適用分野である。
【０００６】
上記フレーム同期付き分離回路は、動作周波数を制限等するために、単一の情報リンクを、いくつかの信号線に分け、並列処理を可能とする用途にあっては、別名、直並列変換回路とも称される回路である。
【０００７】
ところで、カウンタは、同期式（シンクロナス）カウンタと、リプルカウンタとに大別される。
【０００８】
同期式（シンクロナス）カウンタは、ホールドまたはプリロードの機能によって、連続動作中に周期を変更することが、標準的な回路によって可能であるが、桁数が大きくなる程、最高動作周波数が低下するという問題がある。
【０００９】
リプルカウンタの一般な回路は、周期の変更ができず、どうしても位相を変更する場合は、動作が中断する非同期リセットを行うしかない代わりに、桁数が増加しても最高動作周波数が低下しないという利点を有する。
【００１０】
特願平５−１００１１１号公報に開示されている発明は、リプルカウンタの最下位桁に制御信号を与え、Ｔフリップフロップ出力との排他的論理和をとることによって、制御信号の切り替え毎に、１クロックサイクルづつ、カウンタの動作周期を遅延させることによって、最高動作周波数の低下を伴わずに、連続動作中の位相調整が可能である。
【００１１】
しかし、特願平５−１００１１１号公報に開示されている発明において、２クロックサイクル分以上の位相調整を行うには、上記１クロックサイクル刻みの位相調整動作を反復する必要があるので、位相調整が頻繁に発生する条件では、使用することができないという問題がある。
【００１２】
図９は、桁毎にホールド機能を有する従来の３桁の同期式カウンタＣ１１を示す回路図である。
【００１３】
全ての下位桁とホールド制御信号とを入力するＡＮＤゲートが、最上位桁の制御に用いられ、動作周波数の制限要因になる。
【００１４】
上記３桁の同期式カウンタＣ１１において、上記動作周波数の制御要因となるＡＮＤゲートは、３入力ＡＮＤゲートＧ２２である。長大なデータを転送・処理する回路において実用されるカウンタ長は、１０桁以上に及ぶ場合があり、その場合、動作可能周波数は、リプルカウンタの数分の１に低下するという問題がある。
【００１５】
図１０は、特願平５−１００１１１号公報に開示されている従来の３桁のカウンタＣ１２を示す図である。
【００１６】
同期式カウンタによれば、フレーム同期の制御機能を比較的自由に構成できるが、上記従来の３桁の同期式カウンタＣ１１を用いて、フレーム同期付き分離回路を構成すると、当然カウンタの動作周波数に性能が制限されるという問題があり、一方、特願平５−１００１１１号公報に開示されている一時停止入力付きリプルカウンタＣ１２を使用すれば、直列入力の位相が繰り上がったときに、同期回復までに最悪、（データ区切り長−１）回のカウンタ一時停止動作の反復が必要であるので、その間に到着した信号を正常に分離することができないという問題がある。
【００１７】
【発明が解決しようとする課題】
近年、長大なデータを高速で転送・処理する回路の必要性が高まり、データ長の管理やフレーム同期等と呼称される頭出し動作の制御に多用される位相調整機能付きカウンタも、桁数が増加しているにも拘わらず、高速動作が要求されている。
【００１８】
たとえば、初期のディジタル通信網では、動作周波数が８ＭＨｚ、周期が１０２４タイムスロットであり、フレーム同期は起動時のみ必要であるという仕様が一般的であったが、最近では、動作周波数が１０ＧＨｚ、周期が数千タイムスロットという要求仕様が現れるようになっている。従来回路を使用し、半導体素子の性能向上に頼っていたのでは、上記要求仕様を満たすことができないという問題がある。
【００１９】
本発明は、運用中に信号の伝搬遅延が変動する等の外部条件が変化しても、位相を頻繁に調整することができ、また、桁数が増加しても、動作周波数が低下しない可変周期カウンタを提供することを目的とするものである。
【００２０】
また、本発明は、運用中に直列信号の位相が変動したときに、分離回路の動作位相を追従させる動作に制限がなく、最悪の場合でも多くの入力データが失われることがなく、半導体技術の上限付近の動作周波数でも、直列信号の位相の変動に追従することができる位相変動追従型分離回路を提供することを目的とするものである。
【００２１】
【課題を解決するための手段】
請求項１記載の発明である可変周期カウンタは、各桁が、１個のＴフリップフロップと、１個のＤフリップフロップと、１個の排他的論理和ゲートとによって構成されている。
【００２２】
ここで、ＴフリップフロップとＤフリップフロップとは、共通のクロック入力によって駆動される。上記クロック入力は、その最下位桁は、外部から供給され、その他の桁は、隣接する下位桁の出力信号が使用され、Ｔフリップフロップの出力信号とＤフリップフロップの出力信号とは、排他的論理和ゲートの入力信号になり、排他的論理和ゲートの出力信号が、当該桁の出力信号になり、各桁のＤフリップフロップには、外部からの制御信号が印加される。
【００２３】
また、請求項２記載の発明である位相変動追従型分離回路は、上記可変周期カウンタと、１：２分離回路を上記可変周期カウンタの桁数と等しい段数だけ使用している主分離回路と、位相変動の監視タイミングを発生する二次分周回路と、上記二次分周回路の指示する時期に、上記主分離回路が出力したデータパタンを検査する検査回路と、上記検査回路の出力に従って、上記可変周期カウンタに制御信号を与える制御信号発生回路と、上記可変周期カウンタの位相調整動作完了までの期間における上記主分離回路出力のビット順序と位相のずれとを復元するシフタ回路とを有する。
【００２４】
【発明の実施の形態および実施例】
（第１の実施例）
図１は、本発明の第１の実施例である３桁の可変周期カウンタＣ１を示すブロック図である。
【００２５】
３桁の可変周期カウンタＣ１において、外部から供給されたクロック入力ＣＫは、最下位桁のＴフリップフロップＴ１とＤフリップフロップＤ１とを駆動する。
【００２６】
ＴフリップフロップＴ１の出力信号とＤフリップフロップＤ１の出力信号とは、排他的論理和ゲートＧ１に入力され、排他的論理和ゲートＧ１の出力信号は、最下位桁の出力信号Ｑ０になるとともに、第２桁にクロックとして供給される。
【００２７】
制御信号ＣＯＮＴ１は、制御用ＴフリップフロップＴ１１を駆動し、制御用ＴフリップフロップＴ１１の出力信号が、ＤフリップフロップＤ１のデータ入力になる。
【００２８】
上位の各桁の回路は、最下位桁の回路と同様であり、１つ下位の桁の出力信号をクロックとして使用する点のみが、最下位桁の回路とは異なる。
【００２９】
つまり、３桁の可変周期カウンタＣ１は、Ｎ個のＴフリップフロップがカスケード接続されているＮビットリプルカウンタの例であり、ＴフリップフロップＴ１、Ｔ２、Ｔ３と、排他的論理和ゲートＧ１、Ｇ２、Ｇ３と、制御信号位相整合用ＤフリップフロップＤ１、Ｄ２、Ｄ３と、制御用ＴフリップフロップＴ１１、Ｔ１２、Ｔ１３とを有するカウンタである。
【００３０】
制御用ＴフリップフロップＴ１１、Ｔ１２、Ｔ１３は、各桁が互いに独立である第１〜第Ｎの制御信号ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ４を入力するＴフリップフロップの例である。なお、制御用ＴフリップフロップＴ１１、Ｔ１２、Ｔ１３の代わりに、フリップフロップ以外の回路素子を使用するようにしてもよい。
【００３１】
排他的論理和ゲートＧ１、Ｇ２、Ｇ３は、上記Ｔフリップフロップの出力を、直接的に、またはＮビットリプルカウンタのクロックで同期化する手段を介して、入力するとともに、上記Ｎビットリプルカウンタの当該桁におけるＴフリップフロップの出力を入力し、当該桁に隣接する上位桁に、桁上がり信号を出力する排他的論理和ゲートの例である。
【００３２】
制御信号位相整合用ＤフリップフロップＤ１、Ｄ２、Ｄ３と、制御用ＴフリップフロップＴ１１、Ｔ１２、Ｔ１３とは、第１〜第Ｎの制御信号であって、Ｎ桁で示される任意の２進数の桁のうちで、値が１である桁に対応する制御信号に、それぞれパルスを１個ずつ同時に加える毎に、クロックサイクルの上記Ｎ桁２進数が表す数値倍だけ、カウンタ動作周期を一時的に延長するものである。
【００３３】
次に、３桁の可変周期カウンタＣ１の動作について説明する。
【００３４】
図２は、３桁の可変周期カウンタＣ１の動作例を示すタイミングチャートである。
【００３５】
図２に示すタイミングチャートは、最小値である１クロックサイクルと、最大値である７クロックサイクルとの位相遅延を相次いで与える制御を行ったときに、３桁の可変周期カウンタＣ１の振る舞いを示す図である。
【００３６】
図２に示すように、期間１の最終クロックサイクル中に、制御信号ＣＯＮＴ１にパルスが加わり、ＴフリップフロップＴ１１の出力がＬＯＷからＨＩに切り替わると、クロックＣＫの立ち上がり時刻に、ＤフリップフロップＤ１の出力信号ＤＦＯ１に反映され、排他的論理和ゲートＧ１の出力信号Ｑ０の反転が、１クロックサイクルの間、休みになる。
【００３７】
上位桁は全て、出力信号Ｑ０とその分周信号とによって駆動されるので、期間２では、全桁そろって１クロックサイクル遅れた動作になる。
【００３８】
そして、期間２の最終クロックサイクル中で、３桁の制御信号ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ４に、パルスが一斉に加わると、まずクロックＣＫの立ち上がり時刻に、ＤＦＯ１に反映され、出力信号Ｑ０の反転信号が１クロックサイクルの間、休止になり、１クロックサイクル遅れたＱ０の立ち上がり時刻に、Ｄフリップフロップ１２の出力ＤＦＯ２が反転する。排他的論理和ゲートＧ２の出力Ｑ１の反転は、その時刻よりも２クロックサイクルの間、休止し、都合３クロックサイクル遅れたＱ１の立ち上がり時刻に、ＤフリップフロップＤ３の出力信号ＤＦＯ４が反転する。排他的論理和ゲートＧ３の出力Ｑ２の反転は、その時刻から４クロックサイクルの間、休止し、期間３の出力信号は、期間２よりも合計７クロックサイクル遅延する。
【００３９】
上記実施例である可変周期カウンタＣ１によれば、運用中に信号の伝搬遅延が変動する等の外部条件が変化しても、任意の刻みで位相調整することができるので、位相を頻繁に調整することができ、また、桁数が増加しても動作周波数が低下しないリプルカウンタを使用しているので、桁数が増加しても、動作周波数が低下しない。
【００４０】
つまり、３桁可変周期カウンタＣ１は、Ｎ個のＴフリップフロップがカスケード接続されているＮビットリプルカウンタにおいて、各桁が互いに独立である第１〜第Ｎの制御信号を入力する制御用Ｔフリップフロップと、上記Ｔフリップフロップの出力を、直接的に、または上記Ｎビットリプルカウンタのクロックで同期化する手段を介して、入力するとともに、上記Ｎビットリプルカウンタの当該桁におけるＴフリップフロップの出力信号を入力し、当該桁に隣接する上位桁に、桁上がり信号を出力する排他的論理和ゲートとを具備し、上記第１〜第Ｎの制御信号であって、上記Ｎ桁で示される任意の２進数の桁のうちで、値が１である桁に対応する制御信号に、それぞれパルスを１個ずつ同時に加える毎に、クロックサイクルの上記Ｎ桁２進数が表す数値倍だけ、カウンタ動作周期を一時的に延長する可変周期カウンタの例である。
【００４１】
（第２の実施例）
図３は、本発明の第２の実施例である位相変動追従型１：８分離回路ＳＣ１の構成例を示す図である。
【００４２】
位相変動追従型１：８分離回路ＳＣ１は、主分離回路ＭＳＣと、３桁可変周期カウンタＣ１と、検査回路４０と、シフタ回路５０と、二次分周回路６０と、制御信号発生回路７０とを有し、その入力数が１であり、分離出力数が８である回路である。
【００４３】
すなわち、入力された直列信号を、初段１：２分離回路１０が、２並列信号に分離し、第２段１：２分離回路２０、２１が、４並列に分離し、さらに第３段１：２分離回路３０、３２、３１、３３が、８並列信号に分離する。たとえば、１バイト分のビット列（入力された直列信号）を“ａｂｃｄｅｆｇｈ”と名付けたときに、初段１：２分離回路１０が、第２段１：２分離回路２０の入力端子に  “ａｃｅｇ”を振り分け、第２段１：２分離回路２０が、第３段分離回路３０の入力端子に  “ａｅ”を振り分ける。そして、８並列信号の並び方は、“ａｅｃｇｂｆｄｈ”の順になる。
【００４４】
また、主分離回路ＭＳＣは、上記可変周期カウンタの各桁の出力信号によって駆動されるＮ段の１：２分離回路群で構成され、外部から入力される直列信号を、２のＮ乗本の並列信号に分ける主分離回路の例である。
【００４５】
図３において、第３段１：２分離回路３０〜３３から検査回路４０に至る接続が、交絡しているのは、後段の検査回路４０とシフタ回路５０との内部構成について、直観的理解を容易にするためであり、この並び方を直列信号と同順に入れ替えただけである。すなわち、図面の描き方の自由度の一端であって、上記実施例に必須な要素ではない。
【００４６】
各段の１：２分離回路には、可変周期カウンタＣ１の各桁の出力信号Ｑ０、Ｑ１、Ｑ２が用いられ、制御信号の作用による変則動作中を除く定常動作中では、周波数が、初段から順に、外部供給クロックＣＫの１／２、１／４、１／８になる。外部供給クロックＣＫの１／８の周波数になっている最上位桁出力信号Ｑ２は、二次分周回路６０、検査回路４０、シフタ回路５０にも供給され、基本クロックとして用いられる。
【００４７】
検査回路４０は、８並列化された信号（主分離回路ＭＳＣの出力信号）を、信号の書式として定められた位相検出用パタンと比較し、通常に一致しているという結果、位相が直前直後にずれて一致しているという結果、完全に不一致であるという結果のうちで、いずれかの結果を示すパルスを発生する。なお、上記「位相検出用パタン」は、一般の信号と偶然に一致する確率さえ低ければ、どのように規定してもよいが、装置内伝送では、回路が簡素で済む固定パタンが適し、長距離伝送では、同期とビット誤り検出とを兼ねて、ＣＲＣ演算結果を周期的に挿入するというような規定も使用される。
【００４８】
つまり、検査回路４０は、監視指示信号が与えられたときに、上記主分離回路の出力信号と、外部から与えられる位相検出用パタン（オーバーヘッドの２バイト）とを比較し、上記監視指示信号に同期して一致しているという判別結果、監視信号に対して所定の許容範囲内でずれた位相で一致しているという判別結果、または上記許容範囲内では一致しないという判別結果のうちで、いずれの判別結果を出力する検査回路の例である。
【００４９】
制御信号発生回路７０は、検査回路４０が出力した検査結果を受け、一定期間の時系列を保持し、位相が前後にずれて一致または完全な不一致が、持続していると判断すると、可変周期カウンタＣ１に与える制御信号を切り替える回路である。
【００５０】
上記持続していたと判断するに必要な時系列の長さは、入力データの伝送品質に依存し、ビット誤りまたは一時的位相ずれが多い場合は、誤判定を防ぐために、上記時系列を長くする必要があり、一方、位相変動の頻度が高い場合は、追従を素早くするために、上記時系列を短くすることが必要であり、両者の兼ね合いで、上記時系列の長さが定められる。
【００５１】
装置内信号等では、一般にビット誤りが少いので、最短の２周期を上記基準の長さとして判断するようにしてもよい。
【００５２】
また、制御信号発生回路７０は、一時的位相ずれまたは持続的位相ずれを判断している途中で、検査回路４０を通過するずれた主信号を修復する制御信号を、シフタ回路５０に与える。また、上記位相ずれが元の位相よりも進み、しかも持続的に進んでいる場合、監視時期を繰り上げるようにするために、二次分周回路６０に対して、監視時期繰り上げ信号を与える。
【００５３】
つまり、制御信号発生回路７０は、上記検査回路の出力信号について上記主分離回路に入力される直列信号の特性によって定まる所定期間の時系列を保持し、上記外部から入力された直列信号の位相ずれが一時的であるかまたは継続的であるかを判別し、制御信号を発生する制御信号発生回路の例である。
【００５４】
シフタ回路５０への入力は、たとえば元の位相では「ａｂｃｄｅｆｇｈ」が並列になるべきところが、１ビット位相が進んで到着すると、「．．．．．．ａ」、「ｂｃｄｅｆｇｈ．」のように、先頭ビットａが、先行するワードに食い込み、ビットｂ〜ｈの位置が、ビットａ〜ｇの位置にずれ込む。
【００５５】
シフタ回路５０は、標準ロジックにおけるいわゆるシフタと、前後のワードにずれたビットを元の位相に移すためのレジスタとによって構成され、たとえば１ビット進んでいる場合は、ビットａをレジスタの出力から取り、ビットｂ〜ｈを隣の線（図７に示すセレクタ５２０〜５２７の入力端子に接続されている信号線のうちで隣の線）から取ることによって、出力を元のビット列に復元する。
【００５６】
つまり、シフタ回路５０は、上記直列信号が許容範囲内でずれた位相で到着したことを、上記検査回路が判定すると、位相ずれがない場合におけるビット位置と同じビット位置に、上記分離された並列信号のビット位置を修正し、出力するシフタ回路の例である。
【００５７】
検査回路４０と制御信号発生回路７０とに動作時期を与える二次分周回路６０は、監視時期繰り上げ動作が可能なカウンタであれば、どのような構成のカウンタを採用してもよい。動作周波数は、可変周期カウンタＣ１よりも低速であってもよく、しかも監視周期繰り上げ動作を行うには、プリロード動作によることが容易であるので、二次分周回路６０として、主に同期カウンタを使用することになる。なお、プリロード動作は、カウンタの値を初期値に設定し直す動作である。
【００５８】
つまり、分周回路６０は、上記可変周期カウンタの最上位桁出力をさらに分周し、上記直列信号上の位相検出用パタンの挿入予定周期で監視指示信号（フレームパルス）を上記検査回路に与え、しかも、上記制御信号発生回路が継続的位相ずれを判定した場合は、一時的に分周比を変更し、次回の位相検出用パタンの到着想定時刻に、次回の監視指示信号を合わせる二次分周回路の例である。
【００５９】
図４は、位相変動追従型１：８分離回路ＳＣ１における二次分周回路６０として、６桁の同期カウンタを使用した場合の具体例を示す回路図である。
【００６０】
二次分周回路６０において、各桁は、通常、２：１セレクタ６５０〜６５５のうちの１つと、Ｄフリップフロップ６００〜６０５のうちの１つと、下位桁の反転出力の論理積をとるＡＮＤゲート６１２〜６１５のうちの１つと、排他的論理和ゲート６２１〜６２２のうちの１つとによって構成されている。ただし、最下位桁は、ＡＮＤゲート、排他的論理和ゲートとも不要であり、第２桁はＡＮＤゲートが不要となる。２：１セレクタ６５０〜６５５は、カウント時のフィードバック信号か、プリロード入力ＬＯ〜Ｌ５かを選択するセレクタである。
【００６１】
カウント時のフィードバック信号を生成する論理回路は、下位桁の反転出力の論理積をとるＡＮＤゲート６１２〜６１５と、該ＡＮＤゲートの出力と当該桁の反転出力とを入力する排他的論理和ゲート６２１〜６２２とによって構成されている。ただし、最下位桁については、プリロード時以外の全クロックサイクルで無条件に反転するので、ＡＮＤゲート、排他的論理和ゲートともに設ける必要がなく、第２桁については、最下位桁の出力のみが反転する条件になるので、ＡＮＤゲートを設ける必要がない。
【００６２】
どの桁も、プリロード時を除くクロックサイクルにおいて、全ての下位桁の値が０であるときに反転する、いわゆるダウンカウンタ動作を行う。
【００６３】
ＡＮＤゲート６１６は、全桁の値が０に達したことを判定し、プリロード動作を開始する契機を与える。
【００６４】
２：１セレクタ６４０は、監視周期繰り上げ動作時に（すなわち監視時期繰り上げ信号ＣＯＮＴ‐Ｆが１であるときに）、ＡＮＤゲート６１６の出力を直接選択し、その他のときは、Ｄフリップフロップ６３０を介して、１クロックサイクル遅れたＡＮＤゲート６１６の出力を選択し、２：１セレクタ６５０〜６５５に伝える。この場合、通常時の監視周期は、プリロード入力Ｌ０〜Ｌ５を６桁の二進数と見立てたときの値に２を加えたクロックサイクル数であり、監視周期繰り上げ動作時は、それよりも１だけ短いクロックサイクル数である。
【００６５】
プリロード入力信号Ｌ０〜Ｌ５は、分離回路ＳＣ１に入る直列信号の書式で定まる値を、外部から与える。当然に、可変周期カウンタの桁数は、上記数値を二進数として表すに足る桁数が必要であり、上記実施例のように６桁では、１０進数において６３が設定可能な最大値であるので、通常時の監視周期は、６５クロックサイクル以下になる。
【００６６】
なお、検査回路が検出する直列入力信号の位相範囲が、９ビット以上早い位相を含む場合は、二次分周回路の監視周期繰り上げ動作も、１クロックサイクルと限らないことになるが、この場合、Ｄフリップフロップ６３０の後段に、Ｄフリップフロップを所要段数分追加し、セレクタ６４０が追加された各Ｄフリップフロップ出力をも選択可能とするようにして、拡張する。
【００６７】
図５は、位相検出用パタンの長さが１バイトであり、検出すべき位相ずれの範囲が前後１ビットである場合における検査回路４０を示すブロック図である。
【００６８】
検査回路４０は、２個のＯＣＴＡＬ−Ｄフリップフロップ４００、４２０と、３個の８ビット比較回路４００Ｓ、４００Ｍ、４００Ｆとによって構成されている。ＯＣＴＡＬ−Ｄフリップフロップ４００、４２０は、クロック入力が共通化された８個のＤフリップフロップであり、８ビットレジスタとも呼ばれているフリップフロップである。
【００６９】
入力データＤ０〜Ｄ７は、ＯＣＴＡＬ−Ｄフリップフロップ４００、４２０によって、２クロックサイクルの時間差が与えられ、入力データが元の位相の通りに到着した場合には、ＯＣＴＡＬ−Ｄフリップフロップ４００、４２０で挟まれている中間段の信号を、８ビット比較回路４００Ｍが、通常のビット並びで監視し、一致が検出されるので、８ビット比較回路４００Ｍの出力信号ＭＡＴＣＨが１になる。
【００７０】
入力データが１ビット早い位相で到着した場合には、８ビット比較回路４００Ｆが、最上位ビットの代わりに、後段の最下位ビットを監視し、残り７ビットを、中間段の信号のうちで最下位を除くビットで監視し、一致が検出されるので、ビット比較回路４００Ｆの出力信号ＦＡＳＴが１になる。
【００７１】
一方、入力データが１ビット遅い位相で到着した場合には、８ビット比較回路４００Ｆが、最下位ビットの代わりに、前段の最上位ビットを監視し、残り７ビットを、中間段の信号のうちで最上位を除くビットで監視し、一致が検出されるので、８ビット比較回路４００Ｆの出力信号ＳＬＯＷが１になる。
【００７２】
入力データの位相変動幅が大きく、２ビット以上の位相ずれをも監視すべき場合には、その分の比較回路を追加する。また、位相検出用パタンが一般のデータと偶然に一致する確率を低くするために、パタン長を長くすべき場合は、比較回路の規模を拡張する。比較回路の追加や拡張によって、３クロックサイクルを超える監視範囲となった場合は、ＯＣＴＡＬ−Ｄフリップフロップも追加する。
【００７３】
図６は、検査回路４００における８ビット比較回路４００Ｍの内部構成を示す回路図である。
【００７４】
８ビット比較回路４００Ｍは、８個の排他的論理和ゲート４１０〜４１７と、１個の８入力ＡＮＤゲート４４０と、１個のＤフリップフロップ４５０とによって構成されている。排他的論理和ゲート４１０〜４１７が、被検査入力Ｄ０〜Ｄ７と、外部から与えられた位相検出用パタンＡ０〜Ａ７とを比較する。８ビットとも一致すると、ＡＮＤゲート４４０の出力信号が１になる。
【００７５】
二次分周回路６０から監視時期を与える信号ＦＳＹＮＣが立ち上がった時点におけるＡＮＤゲート４４０の出力信号が、Ｄフリップフロップ４５０によって、次の監視時期まで保持され、８ビット比較回路４００Ｍの結果出力信号ＭＡＴＣＨ等として、ＡＮＤゲート４４０の出力信号が使用される。
【００７６】
図７は、上記実施例におけるシフタ回路５０の構成例を示す回路図である。
【００７７】
シフタ回路５０は、１個のＯＣＴＡＬ−Ｄフリップフロップ５００と、１個のＤフリップフロップ５１０と、８個の３：１セレクタ５２０〜５２７とによって構成されている。
【００７８】
ＯＣＴＡＬ−Ｄフリップフロップ５００は、入力データＤ０〜Ｄ７に、１クロックサイクルの時間差を与えることができるものである。データＤ７は、Ｄフリップフロップ５１０によって、さらに１クロックサイクルの時間差が与えられる。
【００７９】
３：１セレクタ５２０〜５２７は、主分離回路ＭＳＣに到着した直列データの位相が元通りであれば、ＯＣＴＡＬ−Ｄフリップフロップ５００が出力する１クロックサイクル遅延された入力データＤ０−Ｄ７を、そのまま通す。
【００８０】
一方、入力データ（主分離回路ＭＳＣに到着した直列データ）の位相がずれていれば、３：１セレクタ５２０〜５２７が、隣接するビットを選択する。この場合、直列データの位相が１ビット早ければ、３：１セレクタ５２０は、前のワードに遡ったビットを選ぶので、Ｄフリップフロップ５１０の出力を選択し、直列データの位相が１ビット遅ければ、３：１セレクタ５２７は、次のワードのビットを選ぶので、１ビット遅くなるＯＣＴＡＬ−Ｄフリップフロップ５００の入力を直接通す。
【００８１】
この選択動作を定めるセレクタ回路５２０〜５２７の制御信号は、制御信号発生回路７０が出力する選択制御信号Ｓ０、Ｓ１である。なお、入力データの位相変動幅が大きく、検査回路４０に対応する検査回路が、２ビット以上の位相ずれをも監視する場合には、各セレクタを５：１、７：１等と拡張し、入力データＤ６他に対しても、２クロックサイクルの位相差を与えるＤフリップフロップを、シフタ回路５０に追加すればよく、このようにしても、上記と同様に、位相ずれを修正することができる。
【００８２】
図８は、検査回路４０の検査範囲とシフタ回路５０の回復範囲とがともに、前後１ビットである場合における制御信号発生回路７０を示す回路図である。
【００８３】
制御信号発生回路７０は、６個のＡＮＤゲート７１０〜７１２、７３０〜７３２と、４個のＤフリップフロップ７２０〜７２２、７６１と、４個のＯＲゲート７４０、７４１、７８０、７８１とによって構成されている。
【００８４】
ＡＮＤゲート７１０、７１２は、主分離回路ＭＳＣに到着した直列データの位相が元通りであることを示す信号と、１ビットずれていることを示す信号とが重複して１になった場合におけるその１を無効にし、また、主分離回路ＭＳＣに到着した直列データに大きな位相ずれがあったために、位相検出用パタンを探す動作の間、１ビットずれているという信号を無効にする。
【００８５】
前者の除外は、本来なら起こり得ない背反事象を対象としているが、位相検出用パタンが不適切に定められたときか、または、ビット誤りが起きたときには、起こり得るので、必要である。
【００８６】
後者の除外は（主分離回路ＭＳＣに到着した直列データに大きな位相ずれがあったために、位相検出用パタンを探す動作の間、１ビットずれているという信号を無効にするのは）、前後にずれたパタン検出を有効としたままで位相検出用パタンを探すと、これが先に検出され、通常動作に一旦戻るという弊害が生じ、この弊害を避けるためのものである。
【００８７】
ＡＮＤゲート７１１は、直列データの被検査範囲に、位相検出用パタンと一致するビット列が存在しない場合に、その出力が１になる。ＡＮＤゲート７１１の出力が１になる状態は、真に直列信号の位相が大きくずれた場合と、位相検出用パタンがビット誤りになった場合とであり、後者（位相検出用パタンがビット誤りになった場合）は、分離回路ＳＣ１または直列信号の送信元に故障が発生していない限り、一時的な現象である。
【００８８】
Ｄフリップフロップ７２１とＡＮＤゲート７３１とは、１つ前の監視周期の検査結果との論理積を取り、連続して被検査範囲に位相検出用パタンと一致するビット列がない場合に、位相が大きくずれたものと判断し、可変周期カウンタＣ１を１ビットずつ遅らせ、位相検出用パタンを探すべく、制御信号ＣＯＮＴ１を作るＯＲゲート７４０の入力の１つにパルスを与える。
【００８９】
Ｄフリップフロップ７２２とＡＮＤゲート７３２とは、直列信号の位相が１ビット早い状態が続くと、可変周期カウンタＣ１を７ビット遅らせるように、制御信号ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ４を発生する。なお、制御信号発生回路７０では、制御信号ＣＯＮＴ２とＣＯＮＴ４として、同一の制御信号を使用しているが、２ビット以上早い位相を被検査範囲とする場合は、制御信号ＣＯＮＴ２とＣＯＮＴ４とを互いに独立にする。たとえば、直列入力データが継続して２ビット早く到着したことを、検査回路４０が判断すると、制御信号ＣＯＮＴ１とＣＯＮＴ４とにパルスを発生し、制御信号ＣＯＮＴ２にはパルスを発生しないように、組み合わせ論理を挿入することになる。また、ＡＮＤゲート７３２の出力信号が、二次分周回路６０への監視周期繰り上げ制御信号ＣＯＮＴ−Ｆになる。
【００９０】
Ｄフリップフロップ７２０とＡＮＤゲート７３０とは、直列信号の位相が１ビット遅い状態が続くと、可変周期カウンタを１ビット遅らせるように制御信号ＣＯＮＴ１を発生する。
【００９１】
ＡＮＤゲート７７０とＯＲゲート７８０、７８１とは、シフタ回路５０が使用する選択制御信号Ｓ１、Ｓ２を出力し、検査結果をセレクタ用のエンコードされた制御信号に変換するゲートである。エンコードの仕方は、シフタ回路５０側のセレクタの端子番号定義によって（すなわち、どの端子を何番とするかによって）異なるが、ここでは、仮に１ビット遅れを０、元の位相を１、１ビット進みを２、その他を３とし、これらを、選択制御信号Ｓ０、Ｓ１の２桁を使用して２進表示する。
【００９２】
制御信号発生回路７０では、位相ずれの連続判定を、最短の２周期で行っているが、直列信号のビット誤りが多い場合、または一時的な位相ずれの収まる時間が、監視周期よりも長い等の理由で、判定に用いる周期を拡大する場合には、Ｄフリップフロップ７２０、７２１、７２２を２段以上に増加し、その分、ＡＮＤゲート７３０、７３１、７３２の入力数を増やせばよい。
【００９３】
また、判定対象期間が長い場合、必ずしも全周期の論理積を判定条件とせず、たとえば５周期中４周期で結果が一致するという条件を採用するようにしてもよく、この場合、ＡＮＤゲートをＡＮＤ−ＯＲ２段論理に変更すれば実現可能である。このような判定方法の選択は、監視対象とする位相変動の大きさと同様に、直列信号の到来する経路の特性に依存して定められる。
【００９４】
上記実施例である位相変動追従型分離回路ＳＣ１によれば、上記直列信号の送信元において位相検出用パタンが所定周期で挿入されている限り、上記送信元から分離回路ＳＣ１に至る経路上で、環境変化による自然の遅延変動または経路切り替えによる作為の位相変更が生じ、または、複数の送信元からの位相差がある信号が時分割多重されて到着したことによって、上記直列信号が上記許容範囲内の位相変動をもって到着しても、位相検出用パタン挿入位置とその前後との位相変動許容範囲内の区間を除いて、並列出力のビット列が位相ずれを生じることがなく、直列信号が到着したときと同じ正常な状態で出力される。
【００９５】
【発明の効果】
請求項１記載の可変周期カウンタによれば、桁数が増加しても、動作周波数が低下せず、また、位相調整動作を反復しなくても、所望の位相に切り替えることができるという効果を奏する。
【００９６】
請求項２記載の位相変動追従型分離回路によれば、直列入力位相が変動したときに、所定の許容範囲を超えて複数フレーム周期にわたってデータが失われることがなく、また、入力位相が頻繁に変化しても、直列入力信号を確実に分離することができ、たとえば１０ギガビット／秒という高速領域においても直列入力信号を確実に分離することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例である３桁の可変周期カウンタＣ１を示すブロック図である。
【図２】３桁の可変周期カウンタＣ１の動作例を示すタイミングチャートである。
【図３】本発明の第２の実施例である位相変動追従型１：８分離回路ＳＣ１の構成例を示す図である。
【図４】位相変動追従型１：８分離回路ＳＣ１における二次分周回路６０として、６桁の同期カウンタを使用した場合の具体例を示す回路図である。
【図５】位相検出用パタンの長さが１バイトであり、検出すべき位相ずれの範囲が前後１ビットである場合における検査回路４０を示すブロック図である。
【図６】検査回路４００における８ビット比較回路４００Ｍの内部構成を示す回路図である。
【図７】上記実施例におけるシフタ回路５０の構成例を示す回路図である。
【図８】検査回路４０の検査範囲とシフタ回路５０の回復範囲とがともに、前後１ビットである場合における制御信号発生回路７０を示す回路図である。
【図９】桁毎にホールド機能を有する従来の３桁の同期式カウンタＣ１１を示す回路図である。
【図１０】特願平５−１００１１１号公報に開示されている従来の３桁のカウンタＣ１２を示す図である。
【符号の説明】
Ｃ１…３桁の可変周期カウンタ、
Ｔ１、Ｔ２、Ｔ３…Ｔフリップフロップ、
Ｄ１、Ｄ２、Ｄ３…Ｄフリップフロップ、
ＣＯＮＴ１、ＣＯＮＴ２、ＣＯＮＴ４…制御信号、
Ｑ０、Ｑ１、Ｑ２…出力信号、
ＳＣ１…位相変動追従型１：８分離回路、
ＮＳＣ…主分離回路、
４０…検査回路、
５０…シフタ回路、
６０…二次分周回路、
７０…制御信号発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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