(57)【特許請求の範囲】
【請求項１】
少なくとも、誤差増幅回路と、スイッチ素子の駆動回路を含み、入力電圧よりも高い出力電圧を発生する昇圧型のスイッチング・レギュレータ制御回路において、
誤差増幅回路は入力電圧で動作させ、スイッチ素子の駆動回路は出力電圧で動作させ、かつ、出力電圧で動作する電圧検出回路を具備し、前記電圧検出回路は入力電圧を検出し、入力電圧が任意の電圧よりも低下したときに前記スイッチ素子の駆動回路に対して、必ずスイッチ素子がオフする信号を発生させることを特徴とするスイッチング・レギュレータ制御回路。
【請求項２】
電圧検出回路の出力に出力電圧で動作する遅延回路を具備することを特徴とする請求項１記載のスイッチング・レギュレータ制御回路。
【請求項３】
電圧検出回路の出力に出力電圧で動作するラッチ回路を具備することを特徴とする請求項１記載のスイッチング・レギュレータ制御回路。
【請求項４】
遅延回路の出力に出力電圧で動作するラッチ回路を具備することを特徴とする請求項２記載のスイッチング・レギュレータ制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、スイッチング・レギュレータ（以下ＳＷレギュレータと記載する）の入力電源のインピーダンスが増大したときに、スイッチ素子（以下ＳＷ素子と記載する）がＯＮし続けることで電源とＳＷ素子に大電流が流れ、破壊するのを防止することが可能な、ＳＷレギュレータ制御回路に関する。
【０００２】
【従来の技術】
従来のＳＷレギュレータ制御回路としては、図６の回路図に示されるようなＳＷレギュレータの制御回路が知られていた。即ち、基準電圧回路１０の基準電圧Ｖｒｅｆと、ＳＷレギュレータの出力端子２の出力電圧Ｖｏｕｔを分圧するブリーダ抵抗１１、１２の接続点の電圧Ｖａとの差電圧を、増幅するエラー・アンプ１３がある。エラー・アンプ１３の出力電圧をＶｅｒｒ、基準電圧回路１０の出力電圧をＶｒｅｆ、ブリーダ抵抗１１、１２の接続点の電圧をＶａとすれば、Ｖｒｅｆ＞Ｖａならば、Ｖｅｒｒは高くなり、逆にＶｒｅｆ＜Ｖａならば、Ｖｅｒｒは低くなる。エラー・アンプの出力電圧Ｖｅｒｒを入力信号とするパルス幅制御回路１４は、Ｖｅｒｒの値によって、ＳＷ素子のＯＮとＯＦＦ時間の制御を行う。ＳＷ素子は、ＳＷ素子駆動回路１６に接続され、ＯＮ／ＯＦＦ駆動される。
【０００３】
ＳＷ素子駆動回路１６は、出力電圧Ｖｏｕｔを電源として動作し、基準電圧回路１０、エラー・アンプ回路１３や、パルス幅制御回路１４は入力電源端子１の電圧Ｖｉｎを電源として動作する。ＳＷ素子駆動回路は、ＳＷ素子として、例えば、パワーＭＯＳトランジスタを用いた場合、高い駆動電圧（ゲート・ソース間電圧）のほうがパワーＭＯＳトランジスタのＯＮ抵抗を下げることが出来るため、昇圧された出力電圧Ｖｏｕｔを用いて駆動した方が、ＳＷレギュレータの効率を上げることが出来る。パルス幅制御回路１４とＳＷ素子駆動回路１６の間にはレベル・シフタ（以下Ｌ／Ｓと記載する）１５があり、電源電圧の異なるＶｉｎ系のパルス幅制御回路１４からの信号をＳＷ素子駆動回路１６のＶｏｕｔ系の信号レベルに変換する。
【０００４】
図７に昇圧型ＳＷレギュレータの例を示す。入力電源２０には、コイル２１とＳＷレギュレータ制御回路３０が接続されている。コイル２１と出力容量２４の間には、整流素子２３が接続されている。負荷２５は出力の容量と並列に接続される。入力電源２０の出力インピーダンス２６は一般に低く、通常は、無視することができるが、入力電源２０に何らかの異常が発生した場合、あるインピーダンスを持つようになる。また、入力電源２０として電池等を用いた場合、劣化によって数Ω〜十Ω程度のインピーダンスを持つようになる。
【０００５】
図７の入力電源２０のインピーダンス２６が無視できるくらい小さい場合の電源立ち上げ時の、波形を図８に示す。図８（ａ）は、図７の電源２０の電圧Ｖ２０とＳＷレギュレータ制御回路３０の電源電圧Ｖｉｎを示し、（ｂ）は、ＳＷレギュレータの出力電圧Ｖｏｕｔを示しており、共に、横軸が時間である。入力電源２０のインピーダンス２６が無視できるくらい小さいので、図８（ａ）のＶ２０とＶｉｎの波形は重なっている。図８（ｂ）の出力電圧Ｖｏｕｔがゆっくりと上昇するのは、ＳＷレギュレータ制御回路のソフトスタートの機能のためである。ソフトスタート機能とは、電源立ち上げ時に出力電圧Ｖｏｕｔにオーバーシュートが発生しないように、出力電圧をゆっくりと立ち上げる機能であるが、ここではその機能については割愛する。
【０００６】
図７の入力電源２０のインピーダンス２６が数Ω程度ある場合の電源立ち上げ時の、波形を図９に示す。図９（ａ）は、図７の入力電源２０の電圧Ｖ２０とＳＷレギュレータ制御回路３０の電源電圧Ｖｉｎを示し、（ｂ）は、ＳＷレギュレータの出力電圧Ｖｏｕｔを示し、（ｃ）は入力電源２０の電流Ｉ２０を示しており、共に、横軸が時間である。入力電源２０のインピーダンス２６によって、入力電源２０に電流が流れると、ＳＷレギュレータ制御回路の電源電圧Ｖｉｎが低下する。図９では、ＳＷレギュレータが昇圧動作中に入力電源２０に電流が流れることで、ＳＷレギュレータ制御回路３０の入力電圧Ｖｉｎが、ＳＷレギュレータ制御回路３０の動作電圧以下に低下し、  ＳＷレギュレータ制御回路３０が正常に動作できなくなり、ＳＷ素子駆動回路の出力がＳＷ素子をＯＮし続ける状態となる場合を示している。例えば、入力電源２０の出力電圧Ｖ２０の値が２Ｖ、出力インピーダンス２６の値が１．５Ωあり、電源立ち上げ時に、入力電源２０に１Ａの電流が流れると、ＳＷレギュレータ制御回路３０の入力電圧Ｖｉｎは０．５Ｖまで低下する。  ＳＷレギュレータ制御回路３０の最低動作電圧が１Ｖとすると、この状態ではＳＷレギュレータ制御回路３０は正常に動作することが不可能となり、図６のＬ／Ｓの出力が不確定となるため、ＳＷ素子駆動回路の出力がＥＸＴの電圧が、図７のＳＷ素子２２をＯＮさせる状態で停止すると入力電源２０、コイル２１とＳＷ素子２２に大電流が流れつづけることになり、これらを劣化させ、最悪破壊に至る危険性もある。
【０００７】
【発明が解決しようとする課題】
しかし、従来のＳＷレギュレータでは、入力電源の出力インピーダンスが高くなると、ＳＷレギュレータの昇圧動作時に、ＳＷレギュレータ制御回路の電源が低下し、ＳＷレギュレータ制御回路が正常に動作できなくなり、ＳＷ素子をＯＮし続け、電源回路やＳＷ素子に大電流が流れダメージを与えるという問題点があった。
【０００８】
そこで、この発明の目的は従来のこのような問題点を解決するために、出力電圧で動作する電圧検出回路を設け、前記電圧検出回路で入力電源電圧を検出し、入力電源電圧がＳＷレギュレータ制御回路の動作電圧よりも低下したときに、確実にＳＷ素子をＯＦＦさせることで、電源電流及びスイッチング電流（ＳＷレギュレータの用いられるスイッチ素子に流れる電流）を抑えることを目的としている。
【０００９】
【発明の実施の形態】
上記問題点を解決するために、この発明ではＳＷレギュレータの制御回路において出力電圧で動作する電圧検出回路を設け、前記電圧検出回路は入力電源電圧を検出し、入力電源電圧がＳＷレギュレータ制御回路の動作電圧よりも低下したときに、確実にＳＷ素子をＯＦＦさせることで、電源電流及び、スイッチング電流を抑える。
【００１０】
【実施例】
以下に、本発明を図面に基づいて説明する。図１は本発明の第一の実施例を示すＳＷレギュレータの制御回路図である。基準電圧回路１０、ブリーダ抵抗１１、１２、エラー・アンプ１３、パルス幅制御回路１４、Ｌ／Ｓ１５及び、ＳＷ素子駆動回路１６は従来と同様である。新たに付加された、電圧検出回路１００は、ＳＷレギュレータの出力電圧Ｖｏｕｔを電源として動作し、ＳＷレギュレータ制御回路の電源電圧Ｖｉｎの電圧がＳＷレギュレータ制御回路の動作電圧以下に低下したかどうかを検出する。論理演算回路１０１は、Ｌ／Ｓ１５の出力と電圧検出回路１００の出力で論理演算を行い、その出力が、ＳＷ素子駆動回路１６の入力信号となる。
【００１１】
例えば、電圧検出回路１００は、  ＳＷレギュレータ制御回路の電源電圧Ｖｉｎの電圧がＳＷレギュレータ制御回路の動作電圧以上ある場合は”Ｈ”を出力し、ＳＷレギュレータ制御回路の動作電圧未満の時は”Ｌ”を出力するものとする。電圧検出回路１００の出力が”Ｈ”の時は、従来と同様に、Ｌ／Ｓ１５の出力がＳＷ素子駆動回路の入力信号となり、電圧検出回路１００の出力が”Ｌ”の時は、レベルシフター１５の出力にかかわらず、必ず、ＳＷ素子駆動回路１６がＳＷ素子をＯＦＦにするような出力をＥＸＴ端子３に出力する。すなわち、  ＳＷレギュレータ制御回路の電源電圧Ｖｉｎが、電圧検出回路１００で設定された電圧以上ある場合は、従来と同様な動作をする。
【００１２】
図２に図６のＳＷレギュレータ回路において、ＳＷレギュレータ制御回路３０に、図１の本発明のＳＷレギュレータ制御回路を用いたときの入力電源にインピーダンスがある時の電源立ち上げ時の、波形を示す。図２（ａ）は、図６の入力電源２０の電圧Ｖ２０とＳＷレギュレータ制御回路３０の電源電圧Ｖｉｎを示し、図２（ｂ）は、ＳＷレギュレータの出力電圧Ｖｏｕｔを示し、図２（ｃ）は入力電源２０の電流Ｉ２０を示しており、共に、横軸が時間である。
【００１３】
図２（ａ）中のＶｄｅｔは、電圧検出回路１００の検出電圧値を示している。入力電源２０のインピーダンス２６によって、電源２０に電流が流れると、ＳＷレギュレータ制御回路３０の電源電圧Ｖｉｎが低下する。電源電圧ＶｉｎがＳＷレギュレータ制御回路３０の動作電圧未満（電圧検出回路１００の検出電圧値Ｖｄｅｔ未満）に低下すると、電圧検出回路１００の出力が”Ｌ”となり、ＳＷ素子２２を必ず、ＯＦＦさせる。仮に、電源電圧Ｖｉｎが、０．５Ｖ程度まで低下したとしても、出力電圧Ｖｏｕｔには、図７の容量２４に貯えられた電荷により、電圧が保持されるため、出力電圧Ｖｏｕｔで駆動されている図１の電圧検出回路１００は正常に動作することができる。
【００１４】
ＳＷ素子２２がＯＦＦすると、入力電源２０の電流が減少し、ＳＷレギュレータ制御回路３０の電源電圧Ｖｉｎが上昇する。  ＳＷレギュレータ制御回路３０の電源電圧Ｖｉｎが上昇すると電圧検出回路１００の出力が”Ｈ”となり、ＳＷ素子２２のＯＮとＯＦＦは、Ｌ／Ｓ１５からの信号によって制御される。再び、ＳＷ素子２２がＯＮすることで、入力電源２０に電流が流れＳＷレギュレータ制御回路の電源電圧Ｖｉｎが低下し、これを繰り返す。やがて、出力電圧Ｖｏｕｔは所望の電圧まで昇圧される。
【００１５】
ＳＷレギュレータの負荷によっては、所望の電圧に昇圧できない場合があるが、従来のように、ＳＷ素子がＯＮし続けることで、大電流が流れつづけるようなことはない。
図３は本発明の第二の実施例を示すＳＷレギュレータの制御回路図である。図１との違いは、電圧検出回路１００の出力に遅延回路１０２が付加されている点である。遅延回路１０２は、電圧検出回路１００が任意の時間以上に、検出状態を持続した場合、ＳＷ素子駆動回路１６がＳＷ素子をＯＦＦにするような出力をＥＸＴ端子３に出力する。遅延回路１０２を付加することで、急激な負荷変動等による一時的な入力電圧Ｖｉｎの低下時や、ＳＷレギュレータ自体で発生する雑音による瞬間的な入力電圧Ｖｉｎの低下に対しては、電圧検出回路１００が検出しても、ある一定時間検出し続けないとＳＷ素子駆動回路１６はレベルシフタ１５の信号のみによって、制御される。即ち、雑音等による電圧検出回路１００の誤検出を除去することが可能である。
【００１６】
図４は本発明の第三の実施例を示すＳＷレギュレータの制御回路図である。図１との違いは、電圧検出回路１００の出力に出力電圧で動作するラッチ回路１１０が付加されている点である。ラッチ回路１１０は、電圧検出回路１００が一度電圧検出すると、その状態を保持し、ＳＷ素子駆動回路１６がＳＷ素子をＯＦＦし続けるような出力をＥＸＴ端子３に出力し続ける。ラッチ回路のリセットは、外部回路からＳＷレギュレータ動作時に与えられても、電源接続時のＳＷレギュレータ自体の出力電圧の上昇で与えても構わない。図１の場合は、電圧検出回路１００が入力電源電圧の低下を検出すると、ＳＷ素子をＯＦＦするので、再び、入力電源電圧が上昇し、電圧検出回路１００が電圧検出を解除するという動作を繰り返すが、図４の場合は、一度電圧検出回路１００が入力電源電圧の低下を検出すると、ラッチがかかり、ラッチ回路にリセット信号を与えない限り、ＳＷ素子をＯＦＦし続ける。
【００１７】
図５は本発明の第四の実施例を示すＳＷレギュレータの制御回路図である。図３との違いは、遅延回路１０２の出力に出力電圧で動作するラッチ回路１１０が付加されている点である。ラッチ回路１１０は、遅延回路１０２が一度検出すると、その状態を保持し、ＳＷ素子駆動回路１６がＳＷ素子をＯＦＦし続けるような出力をＥＸＴ端子３に出力し続ける。ラッチ回路のリセットは、外部回路から、ＳＷレギュレータ動作時に与えられても、電源接続時のＳＷレギュレータ自体の出力電圧の上昇で与えても構わない。図４の場合は、電圧検出回路１００の出力に遅延回路がないため、雑音により電圧検出回路１００が一度誤検出すると、ラッチ回路をリセットしない限り、ＳＷ素子をＯＦＦし続けるが、図５の場合は、遅延回路１０２の出力でラッチをかけるため、電圧検出回路１００の誤検出によるＳＷレギュレータの動作停止を防止することができる。
【００１８】
【発明の効果】
本発明のＳＷレギュレータ制御回路は、入力電源の出力インピーダンスが高い時に、ＳＷレギュレータの動作中に、ＳＷレギュレータ制御回路の入力電圧が、その動作電圧以下に低下しても、確実にＳＷ素子をＯＦＦさせることが可能であるので、電源回路やＳＷレギュレータに用いられるスイッチ素子に大電流が流れつづけることはなく、電源回路やスイッチ素子のダメージを抑えるという効果がある。
【図面の簡単な説明】
【図１】本発明の第一の実施例のＳＷレギュレータ制御回路の説明図である。
【図２】図１のＳＷレギュレータ制御回路を用いたときのＳＷレギュレータの動作説明図である。
【図３】本発明の第二の実施例のＳＷレギュレータ制御回路の説明図である。
【図４】本発明の第三の実施例のＳＷレギュレータ制御回路の説明図である。
【図５】本発明の第四の実施例のＳＷレギュレータ制御回路の説明図である。
【図６】従来のＳＷレギュレータ制御回路の説明図である。
【図７】昇圧型ＳＷレギュレータの説明図である。
【図８】入力電源の出力インピーダンスが小さい時のＳＷレギュレータの動作説明図である。
【図９】入力電源の出力インピーダンスが大きい時の従来のＳＷレギュレータの動作説明図である。
【符号の説明】
１    ＳＷレギュレータ制御回路の入力電源端子
２    ＳＷレギュレータ制御回路の出力電圧端子
３    ＳＷレギュレータ制御回路のＳＷ素子駆動端子
１０    基準電圧回路
１２    ブリーダ抵抗
１３    エラー・アンプ
１４    パルス幅制御回路
１５    レベルシフタ
１６    ＳＷ素子駆動回路
２０    入力電源
２６    入力電源の出力インピーダンス
１００    電圧検出回路
１０１    論理演算回路
１０２    遅延回路
１１０    ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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