(57)【特許請求の範囲】
【請求項１】
複数段のＦＥＴを備えて構成されるパワーアンプにおいて、
２段目以降のＦＥＴの少なくとも何れか１つのＦＥＴのゲートを、インダクタンス成分を介して直流的に接地しており、
前記インダクタンス成分と並列にトリマーコンデンサを設けることを特徴とするパワーアンプ。
【請求項２】
複数段のＦＥＴを備えて構成されるパワーアンプにおいて、
２段目以降のＦＥＴの少なくとも何れか１つのＦＥＴのゲートを、インダクタンス成分を介して直流的に接地しており、
前記インダクタンス成分と並列にキャパシタンス成分を設けてトラップ回路を構成することを特徴とするパワーアンプ。
【請求項３】
前記インダクタンス成分が調整可能であることを特徴とする請求項１または２記載のパワーアンプ。
【請求項４】
前記インダクタンス成分をマイクロストリップラインで実現することを特徴とする請求項１〜３の何れか１項に記載のパワーアンプ。
【請求項５】
請求項１〜４の何れか１項に記載のパワーアンプを無線送信部に用いた移動体通信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、送信用パワーアンプとして好適に実施されるパワーアンプに関する。
【０００２】
【従来の技術】
前記送信用パワーアンプ、特に携帯電話、コードレス電話、ＰＨＳおよびワイヤレス通信機器などの移動体通信機の無線送信部（高周波回路ブロック）には、送信すべき信号を増幅し、予め定められた規格値を超えることなく、かつ可能な限り大きな送信パワーを得るために、前記パワーアンプが設けられている。パワーアンプは、通常、トランジスタやＦＥＴを所望とする送信パワーに対応して複数段縦続接続されて構成され、または前記トランジスタやＦＥＴを統合したＭＭＩＣ（Ｍｉｃｒｏｗａｖｅ  Ｍｏｎｏｌｉｔｈｉｃ  ＩＣ）を用いて構成される。
【０００３】
前記携帯電話などの中・大電力用パワーアンプには、電力効率が良く、高周波特性が良いＧａＡｓＦＥＴが用いられる。図８は、ＦＥＴが３段構成のＭＭＩＣで実現されるパワーアンプ１０のブロック図である。ＦＥＴ１はバッファアンプ、ＦＥＴ２はプリアンプ、ＦＥＴ３はファイナルアンプと呼ばれることが多く、これらが総称してパワーアンプと呼ばれる。なお、前記ＭＭＩＣは３段構成に限らず、２段や４段、あるいは１段構成もあり、１パッケージ内に封止されている。また、狭義には、ＦＥＴが１段だけでパワーアンプと呼ばれることもある。
【０００４】
第１段目のＦＥＴ１には入力端子ＩＮからの入力信号が与えられ、その出力が第２段目のＦＥＴ２、第３段目のＦＥＴ３で順次増幅され、ＦＥＴ３からの出力信号は出力端子ＯＵＴに導出される。各ＦＥＴ１〜ＦＥＴ３のドレイン端子Ｖｄ１〜Ｖｄ３およびゲート端子Ｖｇ１〜Ｖｇ３は、それぞれ正電源および負電源に接続される。
【０００５】
図９は、前記図８を具体的な素子レベルまで記載した電気回路図である。各ＦＥＴ１，ＦＥＴ２，ＦＥＴ３間には、高周波結合用のキャパシタＣ１，Ｃ２が介在されている。この図９の例では、キャパシタ面積を縮小するために、入力端子ＩＮと第１段目のＦＥＴ１のゲート端子Ｖｇ１とが共通になっている。また、出力端子ＯＵＴと最終段目のＦＥＴ３のドレイン端子Ｖｄ３とが共通になっている。
【０００６】
図１０は、ＭＭＩＣ化されたこのパワーアンプ１０を実際に使用した典型的な従来技術のパワーアンプ１１の電気回路図である。前記のとおり、入力端子ＩＮとＦＥＴ１のゲート端子Ｖｇ１とが共通になっているので、ゲート端子Ｖｇ１を直流的に接地してドレイン電圧との差を生じさせ、ゲインおよび出力パワーを最大限に発揮させるために、入力端子ＩＮ（ゲート端子Ｖｇ１）は、抵抗Ｒ１またはインダクタＬ１を介して接地される。
【０００７】
また、出力端子ＯＵＴと最終段のＦＥＴ３のドレイン端子Ｖｄ３とが共通になっているので、このパワーアンプ１１のゲインおよび出力パワーを最大限に発揮させるために、ＦＥＴ３のドレインへの電源供給および出力のインピーダンスマッチングのために、前記出力端子ＯＵＴ（ＦＥＴ３のドレイン端子Ｖｄ３）と正電源との間に、インダクタＬ２が設けられている。
【０００８】
ここで、前記のとおり、ＦＥＴには負電源を配してドレイン電圧との差で駆動することが一般的であったけれども、最近は回路の省略化のために、この図１０で示すように負電源の必要がない（ドレインが接地されている）パワーアンプが用いられることが多くなっている。この場合、ゲート電圧を持上げてしまうとドレイン電圧との電位差を稼げなくなり、前記移動体通信のような電源電圧が低い（たとえば３．６Ｖや２．４Ｖのバッテリで駆動される）機器用のパワーアンプでは、前記ゲインや飽和出力レベルが十分に得られなくなってしまうので、入力端子ＩＮは、前記抵抗Ｒ１やインダクタＬ１を介さず、配線のインピーダンス等を介して直接接地されることになる。
【０００９】
上記各構成では、パワーアンプ１１自体は安定して動作させることができるけれども、回路前段のゲインのバラツキ、すなわち該パワーアンプ１１ヘの入力レベルのバラツキがそのまま出力パワーレベルに現れてしまうという問題がある。また、このパワーアンプ１１自体のゲインのバラツキも出力パワーレベルのバラツキになるという問題もある。
【００１０】
そこで、これらのバラツキを吸収し、システム所要の送信電力を得るために、典型的な従来技術の特開平１１−４１１１８号公報では、図１１で示すように、バッファアンプ１２を介する送信信号をＡＧＣアンプ１３を介して該パワーアンプ１１へ入力するようにし、該パワーアンプ１１の出力信号レベルを検波回路１４でダイオード検波し、直流レベルで前記ＡＧＣアンプ１３にフィードバックすることで、総合的に一定の出力レベルを保つように構成されている。
【００１１】
また、他の従来技術では、図１２で示すように、バッファアンプ１２を介する送信信号をプリアンプ１５を介して該パワーアンプ１１へ入力するようにし、該パワーアンプ１１の出力信号は、可変インピーダンス回路１６を介して、一定のレベルで出力するように構成されている。前記可変インピーダンス回路１６は、図１３（ａ）で示すローパスフィルタ型と、図１３（ｂ）で示すハイパスフィルタ型とがあり、それぞれ、インダクタンスまたはキャパシタンスを可変にすることによって、インピーダンスの可変が実現されている。
【００１２】
さらにまた、他の従来技術では、図１４で示すように、パワーアンプ１１内のＦＥＴ１〜ＦＥＴ３のドレイン電圧を、可変電源電圧回路１７から供給することで、一定のレベルで出力するように構成されている。電源電圧の可変は、たとえばこの図１４で示すように３段のＦＥＴ１〜ＦＥＴ３からなるパワーアンプ１１であれば、１段のみで行われる場合、２段で行われる場合または３段総てで行われる場合があり、また２段以上であれば、その組合わせも任意である。
【００１３】
【発明が解決しようとする課題】
上述のような従来技術では、前記バラツキを吸収して、出力レベルを一定にするために、何れも付加的な回路が必要となっている。
【００１４】
本発明の目的は、特別な付加回路を必要とすることなく、簡単な構成で、出力パワーレベルのバラツキを抑えることができるパワーアンプを提供することである。
【００１５】
【課題を解決するための手段】
本発明のパワーアンプは、複数段のＦＥＴを備えて構成されるパワーアンプにおいて、２段目以降のＦＥＴの少なくとも何れか１つのＦＥＴのゲートを、インダクタンス成分を介して直流的に接地することを特徴とする。
【００１６】
上記の構成によれば、移動体通信のような電源電圧が低い機器用のパワーアンプとしても、前記２段目以降のＦＥＴの少なくとも何れか１つのゲートが直流的に接地されているので、高効率な動作を実現することができ、また前記ゲートを直接接地するのではなく、マイクロストリップラインなどで実現されるインダクタンス成分を介して接地することで、該パワーアンプ自体の負荷インピーダンスが増加し、入力信号レベルや該パワーアンプ自体のゲインバラツキを吸収することができる。こうして、付加的な回路を設けることなく、送信回路などのシステムに必要な一定レベルの出力パワーを得ることができる。
【００１７】
また、本発明のパワーアンプは、前記インダクタンス成分が調整可能であることを特徴とする。
【００１８】
上記の構成によれば、前記インダクタンス成分を、トリミングや半田ブリッジによる短絡などで調整することによって、所望とする出力パワーに合わせ込むことができる。
【００１９】
さらにまた、本発明のパワーアンプは、前記インダクタンス成分と並列にトリマーコンデンサを設けることを特徴とする。
【００２０】
上記の構成によれば、前記トリマーコンデンサをトリミング調整することによって、所望とする出力パワーに合わせ込むことができる。
【００２１】
また、本発明のパワーアンプは、前記インダクタンス成分と並列にキャパシタンス成分を設けてトラップ回路を構成することを特徴とする。
【００２２】
上記の構成によれば、システムに必要な一定レベルの出力パワーを得ることができるとともに、前記トラップ回路で高調波除去も行うことができる。
【００２３】
【発明の実施の形態】
本発明の実施の一形態について、図１および図２に基づいて説明すれば、以下のとおりである。
【００２４】
図１は、本発明の実施の一形態のパワーアンプ２１の電気回路図である。このパワーアンプ２１は、大略的に、複数段のＦＥＴ（図１ではＦＥＴ１〜ＦＥＴ３の３段）を備えて構成されるＭＭＩＣ２２と、その外部に形成されるインダクタＬ１２，Ｌ１３を備えて構成される。ＦＥＴ１〜ＦＥＴ３は、ＧａＡｓから成り、ＦＥＴ１はバッファアンプ、ＦＥＴ２はプリアンプ、ＦＥＴ３はファイナルアンプとして機能する。
【００２５】
第１段目のＦＥＴ１には入力端子ＩＮからの入力信号が与えられ、その出力が第２段目のＦＥＴ２、第３段目のＦＥＴ３で順次増幅され、ＦＥＴ３からの出力信号は出力端子ＯＵＴに導出される。各ＦＥＴ１〜ＦＥＴ３のドレイン端子Ｖｄ１〜Ｖｄ３は、共通に正電源に接続される。
【００２６】
前記ＭＭＩＣ２２は、入力端子ＩＮと第１段目のＦＥＴ１のゲート端子Ｖｇ１とが共通になっている。このため、前記入力端子ＩＮ（ゲート端子Ｖｇ１）には、該ゲート端子Ｖｇ１を直流的に接地してドレイン電圧との差を生じさせ、ゲインおよび出力パワーを最大限に発揮させるために、抵抗Ｒ１またはインダクタＬ１を介して接地されることもある。
【００２７】
また、前記ＭＭＩＣ２２は、その出力端子ＯＵＴと最終段のＦＥＴ３のドレイン端子Ｖｄ３とが共通になっているので、該パワーアンプ２１のゲインおよび出力パワーを最大限に発揮させるために、ＦＥＴ３のドレインへの電源供給および出力のインピーダンスマッチングのために、前記出力端子ＯＵＴ（ＦＥＴ３のドレイン端子Ｖｄ３）と正電源との間に、インダクタＬ２が設けられている。
【００２８】
注目すべきは、本発明では、２段目以降のＦＥＴの少なくとも何れか１つのＦＥＴのゲート端子（図１ではＦＥＴ２，ＦＥＴ３のＶｇ２，Ｖｇ３）を、インダクタＬ１２，Ｌ１３を介して、それぞれ直流的に接地することである。前記インダクタＬ１２，Ｌ１３は、インダクタＬ１，Ｌ２と同様に、マイクロストリップラインなどで実現される。
【００２９】
図２は、上述のようなパワーアンプ２１を用いる移動体通信機の無線送信部（高周波回路ブロック）のブロック図である。バッファアンプ２５を介する送信信号は、プリアンプ２６を介して該パワーアンプ２１へ入力され、該パワーアンプ２１の出力信号は、そのままアンテナへ出力される。
【００３０】
このように構成することによって、電源電圧が低くても、ＦＥＴ２，ＦＥＴ３のゲート端子Ｖｇ２，Ｖｇ３が直流的に接地されているので、高効率な動作を実現することができ、また前記ゲート端子Ｖｇ２，Ｖｇ３を直接接地するのではなく、インダクタＬ１２，Ｌ１３を介して接地することで、該パワーアンプ２１自体の負荷インピーダンスが増加し、入力信号レベルや該パワーアンプ２１自体のゲインバラツキを吸収することができる。こうして、前記検波回路１４や可変インピーダンス回路１６などの付加的な回路を設けることなく、送信回路などのシステムに必要な一定レベルの出力パワーを得ることができる。
【００３１】
たとえば、該パワーアンプ２１への入力レベルを−５ｄＢｍ、ＭＭＩＣ２２自体のゲイン、すなわち前記インダクタＬ１２，Ｌ１３を設けず、直接接地した場合のゲインを３２ｄＢとすると、該パワーアンプ２１からアンテナ入力端までの損失成分を考慮しない場合、アンテナ入力端への出力レベルは、−５＋３２＝２７ｄＢｍとなる。一方、アンテナ入力端への所要の出力レベルが＋２４ｄＢｍである場合、前記インダクタＬ１２，Ｌ１３のインダクタンスを最適化することによって、該パワーアンプ２１のゲインを、２４＋５＝２９ｄＢとすればよい。
【００３２】
本発明の実施の他の形態について、図３〜図５に基づいて説明すれば、以下のとおりである。
【００３３】
図３は、本発明の実施の他の形態のパワーアンプ３１の電気回路図である。このパワーアンプ３１は、前述のパワーアンプ２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このパワーアンプ３１では、ＭＭＩＣ２２の外部に形成されるインダクタＬ１２ａ，Ｌ１３ａが、調整可能であることである。すなわち、このインダクタＬ１２ａ，Ｌ１３ａは、前記マイクロストリップラインから成り、レーザートリミング装置や電動式ドリル等を用いて、図４において参照符３２で示すように、トリミングによってインダクタンスが調整され、または図５において参照符３３で示すように、半田ブリッジによる短絡によってインダクタンスが調整される。こうして、所望とする出力パワーに高精度に合わせ込むことができる。
【００３４】
本発明の実施のさらに他の形態について、図６に基づいて説明すれば、以下のとおりである。
【００３５】
図６は、本発明の実施のさらに他の形態のパワーアンプ４１の電気回路図である。このパワーアンプ４１は、前述のパワーアンプ２１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このパワーアンプ４１では、インダクタＬ１２，Ｌ１３と並列に、トリマーコンデンサＣ１２，Ｃ１３が設けられていることである。
【００３６】
したがって、このトリマーコンデンサＣ１２，Ｃ１３をトリミング調整することによって、ＭＭＩＣ２２のゲインを、たとえば前記のように３２ｄＢから２９ｄＢとして、所望とする出力パワーに合わせ込むことができる。トリマーコンデンサは、上記のように２段目以降のＦＥＴ２，ＦＥＴ３の両方に設けられるのではなく、一方だけに設けられてもよい。
【００３７】
本発明の実施の他の形態について、図７に基づいて説明すれば、以下のとおりである。
【００３８】
図７は、本発明の実施の他の形態のパワーアンプ５１の電気回路図である。このパワーアンプ５１は、前述のパワーアンプ３１に類似し、対応する部分には同一の参照符号を付して、その説明を省略する。注目すべきは、このパワーアンプ５１では、インダクタＬ１２ａ，Ｌ１３ａと並列に、キャパシタＣ１２ａ，Ｃ１３ａが設けられており、トラップ回路が構成されていることである。
【００３９】
したがって、システムに必要な一定レベルの出力パワーを得ることができるとともに、前記トラップ回路の並列共振動作によって、送信信号の高調波等のスプリアス除去を行うフィルタ動作を実現することができる。
【００４０】
たとえば、該パワーアンプ５１に入力される前記送信信号の２倍の高調波成分が−２５ｄＢｍ、前記トラップ回路によるフィルタ効果が２０ｄＢｍである場合、高調波を−４５ｄＢｍに軽減することができる。この並列キャパシタも、２段目以降のＦＥＴ２，ＦＥＴ３の両方に設けられるのではなく、一方だけに設けられてもよい。
【００４１】
【発明の効果】
本発明のパワーアンプは、以上のように、複数段のＦＥＴを備えて構成されるパワーアンプにおいて、２段目以降のＦＥＴの少なくとも何れか１つのＦＥＴのゲートを、インダクタンス成分を介して直流的に接地する。
【００４２】
それゆえ、前記ゲートが直流的に接地されているので高効率な動作を実現することができるとともに、直接接地するのではなく、マイクロストリップラインなどで実現されるインダクタンス成分を介して接地するので、該パワーアンプ自体の負荷インピーダンスが増加し、入力信号レベルや該パワーアンプ自体のゲインバラツキを吸収することができ、付加的な回路を設けることなく、送信回路などのシステムに必要な一定レベルの出力パワーを得ることができる。
【００４３】
また、本発明のパワーアンプは、以上のように、前記インダクタンス成分を、トリミングや半田ブリッジによる短絡などで調整する。
【００４４】
それゆえ、所望とする出力パワーに合わせ込むことができる。
【００４５】
さらにまた、本発明のパワーアンプは、以上のように、前記インダクタンス成分と並列にトリマーコンデンサを設ける。
【００４６】
それゆえ、前記トリマーコンデンサをトリミング調整することによって、所望とする出力パワーに合わせ込むことができる。
【００４７】
また、本発明のパワーアンプは、以上のように、前記インダクタンス成分と並列にキャパシタンス成分を設けてトラップ回路を構成する。
【００４８】
それゆえ、システムに必要な一定レベルの出力パワーを得ることができるとともに、前記トラップ回路で高調波除去も行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態のパワーアンプの電気回路図である。
【図２】図１で示すパワーアンプを用いる移動体通信機の無線送信部のブロック図である。
【図３】本発明の実施の他の形態のパワーアンプの電気回路図である。
【図４】インダクタを実現するマイクロストリップラインのトリミングによるインダクタンス調整の様子を示す図である。
【図５】インダクタを実現するマイクロストリップラインの半田ブリッジによるインダクタンス調整の様子を示す図である。
【図６】本発明の実施のさらに他の形態のパワーアンプの電気回路図である。
【図７】本発明の実施の他の形態のパワーアンプの電気回路図である。
【図８】ＦＥＴが３段構成のＭＭＩＣで実現されるパワーアンプのブロック図である。
【図９】図８を具体的な素子レベルまで記載した電気回路図である。
【図１０】図９で示すパワーアンプを実際に使用した典型的な従来技術のパワーアンプの電気回路図である。
【図１１】典型的な従来技術のパワーアンプを用いる移動体通信機の無線送信部のブロック図である。
【図１２】他の従来技術の移動体通信機の無線送信部のブロック図である。
【図１３】図１２の無線送信部における可変インピーダンス回路を説明するための回路図である。
【図１４】さらに他の従来技術の移動体通信機の無線送信部のブロック図である。
【符号の説明】
１〜３    ＦＥＴ
２１，３１，４１，５１    パワーアンプ
２２    ＭＭＩＣ
２５    バッファアンプ
２６    プリアンプ
Ｃ１２，Ｃ１３    トリマーコンデンサ
Ｃ１２ａ，Ｃ１３ａ    キャパシタ
Ｌ１，Ｌ２；Ｌ１２，Ｌ１３；Ｌ１２ａ，Ｌ１３ａ    インダクタ
ＩＮ    入力端子
ＯＵＴ    出力端子
Ｖｄ１〜Ｖｄ３    ドレイン端子
Ｖｇ１〜Ｖｇ３    ゲート端子
Ｒ１    抵抗
【図１】
0003560900.tif 000002
【図２】
0003560900.tif 000003
【図３】
0003560900.tif 000004
【図４】
0003560900.tif 000005
【図５】
0003560900.tif 000006
【図６】
0003560900.tif 000007
【図７】
0003560900.tif 000008
【図８】
0003560900.tif 000009
【図９】
0003560900.tif 000010
【図１０】
0003560900.tif 000011
【図１１】
0003560900.tif 000012
【図１２】
0003560900.tif 000013
【図１３】
0003560900.tif 000014
【図１４】
0003560900.tif 000015