(57)【特許請求の範囲】
【請求項１】
水平な上面を有する基板と、
第１の深さにある第１の面と、前記第１の深さよりも深い第２の深さにある第２の面とを含む、前記基板内のデュアル・デプス（depth）・トレンチと、
前記トレンチに隣接する、第１のタイプのドーパントを有する第１のウェル、及び第２のタイプのドーパントを有する第２のウェルと、
前記第１のウェル及び前記第２のウェルの両方に隣接し、前記第２の面の下方にあるドープ領域と
を含む、素子。
【請求項２】
前記ドープ領域が前記ウェル間のベータ積を低下させる、請求項１記載の素子。
【請求項３】
前記ウェルの各々内において、前記トレンチの隣に形成されるウェル・エッジ注入領域を含む、請求項１記載の素子。
【請求項４】
前記ウェル・エッジ注入領域が、そのそれぞれのウェルと同一の導電性タイプである、請求項３記載の素子。
【請求項５】
基板内に形成される第１の導電性タイプの第１のウェルと、第２の導電性タイプの第２のウェルと、
前記基板内に前記第１及び第２のウェルの両方に隣接して形成される、少なくとも２つのレベルを有するトレンチであって、前記トレンチの第１のレベルが、第１の深さにある少なくとも１つの第１の面を有し、前記トレンチの第２のレベルが、前記第１の深さよりも深い第２の深さにある第２の面を有する、トレンチと、
前記基板内において、前記第２の面の下方に形成され、前記第１及び第２のウェルの両方に隣接するドープ領域と
を含む、半導体素子。
【請求項６】
前記第１及び第２のウェルが、前記トレンチよりも深く前記基板内に形成される、請求項５記載の半導体素子。
【請求項７】
前記第１のウェル及び前記第２のウェルが、前記ドープ領域の下方で横方向に延びる、請求項５記載の半導体素子。
【請求項８】
前記ドープ領域が前記第２のレベルにおいて前記トレンチの側部に自己整合される、請求項５記載の半導体素子。
【請求項９】
前記トレンチが酸化物により充填される、請求項５記載の半導体素子。
【請求項１０】
前記第１及び第２のウェル内に、前記トレンチに隣接して形成されるウェル・エッジ注入領域を含む、請求項５記載の半導体素子。
【請求項１１】
前記ウェル・エッジ注入領域が、それぞれのウェルと同一の導電性タイプの高濃度ドープ領域である、請求項１０記載の半導体素子。
【請求項１２】
前記ウェル・エッジ注入領域が前記第１の深さよりも深く形成される、請求項１０記載の半導体素子。
【請求項１３】
前記第１の面が前記第１及び第２のウェルの両方内に延び、前記ウェル・エッジ注入領域が前記ウェル内において、前記第１の面の下方に形成される、請求項１０記載の半導体素子。
【請求項１４】
デュアル・デプス・トレンチを形成する方法であって、
ａ）少なくとも１つの誘電層、及び前記誘電層上のレジスト層を有する基板を提供するステップと、
ｂ）前記レジスト層をパターニングし、パターニングされた前記レジスト層に従い、前記少なくとも１つの誘電層を通じて、前記基板内にトレンチを形成するステップと、
ｃ）パターニングされた前記レジスト層をマスクとして使用することにより、前記基板内にドーパントを打ち込み、前記基板内において前記トレンチの下方にドープ領域を形成するステップと、
ｄ）前記トレンチ付近の前記レジスト及び前記少なくとも１つの誘電層を除去し、基板を露出させるステップと、
ｅ）前記トレンチの底部が前記ドープ領域に達するまで、前記ステップｄ）により露出された前記基板を、前記トレンチと同時にエッチングし、デュアル・デプス・トレンチを形成ステップと、
ｆ）前記デュアル・デプス・トレンチを充填するステップと、
ｇ）前記デュアル・デプス・トレンチの両側において、反対の導電性タイプの第１及び第２のウェルを前記基板内に打ち込むステップと
を含む、方法。
【請求項１５】
前記ステップｂ）において、前記トレンチが０．２５μｍ乃至０．３５μｍの深さに形成される、請求項１４記載の方法。
【請求項１６】
前記ドープ領域が前記第１及び第２のウェルの両方に隣接する、請求項１４記載の方法。
【請求項１７】
前記ウェルが前記デュアル・デプス・トレンチよりも深く前記基板内に形成される、請求項１４記載の方法。
【請求項１８】
前記第１のウェル及び前記第２のウェルが、前記ドープ領域の下方で横方向に延びる、請求項１４記載の方法。
【請求項１９】
前記ドープ領域が前記トレンチの側部に自己整合される、請求項１４記載の方法。
【請求項２０】
前記ウェル内において、前記デュアル・デプス・トレンチに隣接してウェル・エッジ注入領域を形成するステップを含む、請求項１４記載の方法。
【請求項２１】
前記ウェル・エッジ注入領域が、それぞれのウェルと同一の導電性タイプの高濃度ドープ領域である、請求項２０記載の方法。
【請求項２２】
前記デュアル・デプス・トレンチは、第１の深さを有する第１の面と、前記第１の深さより深い第２の面とを備え、
前記ウェル・エッジ注入領域が前記第１の面の下方に形成される、請求項２０記載の方法。
【請求項２３】
半導体素子を形成する方法であって、
ａ）基板を提供するステップと、
ｂ）前記基板上に混成レジストを付着するステップと、
ｃ）前記混成レジストを複数の形状を含むマスクを通じて露光するステップであって、前記マスク形状によりブロックされる前記混成レジストの部分は露光されず、前記マスクによりブロックされない前記混成レジストの部分は完全に露光され、マスク形状エッジの下側の前記混成レジストの遷移領域は中間露光により露光され、
ｄ）前記混成レジストを現像することにより、前記中間露光に晒された前記混成レジストの部分を除去し、複数のウェル・エッジ空間を形成するステップと、
ｅ）パターニングされた前記混成レジストに従い、前記基板をエッチングして、第１のトレンチを形成するステップと、
ｆ）パターニングされた前記混成レジストをマスクとして使用することにより、ドーパントを前記基板内の前記第１のトレンチの下方に打ち込むことによりドープ領域を形成するステップと、
ｇ）前記第１のトレンチ付近の前記混成レジストを除去して前記基板を露出させるステップと、
ｈ）前記第１のトレンチの底部が前記ドープ領域に達するまで、前記ステップｇ）により露出された前記基板を、前記第１のトレンチと同時にエッチングし、デュアル・デプス・トレンチを形成するステップと、
ｉ）前記デュアル・デプス・トレンチを充填するステップと、
ｊ）前記デュアル・デプス・トレンチの両側において、反対の導電性タイプのウェルを前記基板内に打ち込むステップと
を含む、方法。
【請求項２４】
前記ステップｊ）が、
ｊ１）前記基板上に第２の混成レジストを付着するステップと、
ｊ２）前記混成レジストを複数の形状を含むマスクを通じて露光するステップであって、前記マスク形状によりブロックされる前記混成レジストの部分は露光されず、前記マスクによりブロックされない前記混成レジストの部分は完全に露光され、マスク形状エッジの下側の前記混成レジストの遷移領域は中間露光により露光され、
ｊ３）前記混成レジストを現像することにより、前記混成レジスト内の少なくとも１つのウェル空間を開くステップと、
ｊ４）前記混成レジスト内の前記少なくとも１つのウェル空間を通じて、前記基板内に少なくとも１つのウェル領域を形成するステップと
を含む、請求項２３記載の方法。
【請求項２５】
前記ステップｊ３）以前に、前記第２の混成レジストを現像することにより、前記中間露光に晒された前記混成レジストの部分を除去し、複数のウェル・エッジ空間を形成するステップと、
前記ウェル・エッジ空間を通じて、複数のウェル・エッジ注入領域を前記基板内に形成するステップと
を含む、請求項２４記載の方法。
【請求項２６】
前記デュアル・デプス・トレンチは、第１の深さを有する第１の面と、前記第１の深さより深い第２の面とを備え、
前記複数のウェル・エッジ注入領域の少なくとも１つが、前記第１の面の下方に形成される、請求項２５記載の方法。
【請求項２７】
デュアル・デプス・トレンチを形成する方法であって、
ａ）レジスト層を有する基板を提供するステップと、
ｂ）前記レジスト層をパターニングし、パターニングされた前記レジスト層に従い、前記基板内にトレンチを形成するステップと、
ｃ）パターニングされた前記レジスト層をマスクとして使用することにより、前記基板内にドーパントを打ち込み、前記基板内において前記トレンチの下方にドープ領域を形成するステップと、
ｄ）前記トレンチ付近の前記レジストを除去するステップと、
ｅ）前記トレンチの底部が前記ドープ領域に達するまで、ステップｄ）により露出された前記基板を、前記トレンチと同時にエッチングし、デュアル・デプス・トレンチを形成するステップと、
ｆ）前記デュアル・デプス・トレンチを充填するステップと、
ｇ）前記デュアル・デプス・トレンチの両側において、反対の導電性タイプのウェルを前記基板内に打ち込むステップと
を含む、方法。
【請求項２８】
前記ドープ領域が０．７５μｍ乃至０．８５μｍのピークを前記基板内に有する、請求項２７記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路で使用される分離方法及び構造に関し、特に、トレンチ下に形成される不純物領域を有するデュアル・デプス・シャロー・トレンチ・アイソレーション（ＳＴＩ）構造に関する。
【０００２】
【従来の技術】
半導体集積回路は益々複雑化しているが、回路のサイズを低減する絶え間ない要求が存在する。サイズを低減し、これらの回路の密度を増加させる要求は、幾つかの問題を生じ、それらが解決されない場合、回路故障が生じ得る。ラッチアップは、適切に対処されない場合、密に集積された素子において頻繁に生じる１つの問題である。ラッチアップは多くの機構により引き起こされ、回路を故障させる。ラッチアップは典型的には、ＣＭＯＳ回路内のｎタイプ及びｐタイプ素子の接近により引き起こされ、そこでは寄生ＮＰＮバイポーラ・トランジスタが低レジスト保持状態に引き起こされる。この低レジスト状態は、破壊的な大電流を引き込み得る。
【０００３】
ＳＴＩは典型的には、通常ＣＭＯＳ回路内においてｎチャネル素子とｐチャネル素子とを分離するために使用される。ＳＴＩは、その効果の１つとして、ラッチアップが起こるのを抑える。しかしながら、半導体素子がより小型になり、且つ高密度に集積されるにつれ、素子の特定のフィーチャは、小型化するが、他のフィーチャは不変のままである。例えば、ｎ＋及びｐ＋空間は、ＳＴＩトレンチの深さと同様に縮小されるが、ＥＰＩ厚さは不変のままである。
【０００４】
逆行ウェル（ｒｅｔｒｏｇｒａｄｅ  ｗｅｌｌ）を収容するために、ＥＰＩ厚さは不変のままである必要がある。逆行ウェルは、表面ドーピング濃度が、基板内の深いウェルのドーピングよりも低いウェルである。すなわち、基板内で奥深くなるほど、ドーピング濃度は高くなる。従って、逆行ウェルは深い逆行ウェルを収容するために、かなり厚いＥＰＩを要求する。
【０００５】
ＳＴＩ深さは素子を十分に分離するように、深いことが要求される。ＳＴＩ幅は縮小されるので、充填が困難な高いアスペクト比のトレンチが形成される。高アスペクト比を有するトレンチが充填されるとき、ボイドがしばしば充填内に生成され、これが様々な問題を引き起こす。更に、ＳＴＩのサイズが低減されると、耐ラッチアップ性が低減する。
【０００６】
【発明が解決しようとする課題】
従って、製造が容易で、密に集積される半導体素子のラッチアップを改善する分離構造が待望される。
【０００７】
【課題を解決するための手段】
深いトレンチ下に形成される不純物注入を有するデュアル・デプスＳＴＩを用いる、改善されたラッチアップのための構造及び方法が提供される。本発明の１実施例では、デュアル・デプス・トレンチが基板内に形成される。トレンチが第１の深さにある第１の実質的に水平な面と、第１の深さよりも深い第２の深さにある、第２の実質的に水平な面とを含む。第１のタイプのドーパントを有する第１のウェル、及び第２のタイプのドーパントを有する第２のウェルが、基板内に形成され、両方のウェルがトレンチに隣接する。ドープ領域が、トレンチの第２の実質的に水平な面下に形成され、ウェル間のベータ積を低下させる。ベータ積は寄生バイポーラ素子利得（ＮＰＮ及びＰＮＰベータ）の積である。
【０００８】
別の実施例では、ウェル・エッジ注入領域が第１及び第２のウェル内に形成される。第１のウェル内に形成されるウェル・エッジ注入領域は、第１の導電性タイプの高濃度ドープ領域であり、第２のウェル内のウェル・エッジ注入領域は、第２の導電性タイプの高濃度ドープ領域である。ウェル・エッジ注入領域はそれぞれのウェル内に、好適にはトレンチの最も深い部分に隣接して形成される。
【０００９】
デュアル・デプス・トレンチを形成する１方法では、少なくとも１誘電層が形成され、レジスト層が少なくとも１誘電層上に付着される基板が提供される。レジスト層がパターニングされ、パターニングされたレジストに従い、トレンチが誘電体を通じて基板内に形成される。パターニングされたレジスト層をマスクとして使用することにより、ドーパントが基板内に打ち込まれ、トレンチの一定距離下方の基板内に高濃度ドープ領域を形成する。レジストが剥ぎ取られ、別のレジスト層が付着されてパターニングされ、広いトレンチＳＴＩ領域の形成のための、より広い穴を提供する。既存のトレンチの底部が高濃度ドープ領域に達するまで、新たに露出された基板及び既存のトレンチの両方がエッチングされて、デュアル・デプス・トレンチを形成する。次に、デュアル・デプス・トレンチが酸化物により充填され、反対の導電性タイプのウェルがトレンチの両側の基板内に打ち込まれる。
【００１０】
別の方法では、混成レジストがトレンチ、及び潜在的にウェルを形成するために使用される。混成レジストはまた、トレンチに隣接してウェル・エッジ注入領域を形成するためにも使用され得る。
【００１１】
【発明の実施の形態】
本発明は、トレンチ下に形成される高濃度ドープ領域を有するデュアル・デプスＳＴＩを使用する、改善されたラッチアップ特性のための構造及び方法を提供する。高濃度ドープ領域が、好適にはトレンチが充填される前にトレンチを通じて打ち込まれる。トレンチは少なくとも２つのレベルを有する。高濃度ドープ領域がトレンチの分離を効果的により深く形成する。
【００１２】
本発明は好適には、ｎチャネル及びｐチャネル・トランジスタが互いに隣合って形成される、従来のＣＭＯＳ素子の状況において実現される。互いに隣合って形成されるｎウェル及びｐウェルがＳＴＩにより分離される。本発明のデュアル・デプス（ｄｅｐｔｈ）・トレンチ及び高濃度ドープ領域は、ラッチアップ特性を改善するために使用される。
【００１３】
本発明の構造を形成する第１の方法について、図１乃至図８を参照して述べることにする。図１に示されるように、絶縁層１２及びレジスト１４を有するＥＰＩ基板１０が、ウエハ１上に提供される。絶縁層１２は、二酸化ケイ素上に窒化ケイ素の層を含む２重層膜として示されるが、ＯＮＯなどの他の絶縁層、または絶縁層を使用しないこともあり得る。図１に示されるレジスト１４は、既にパターニング済みである。レジスト１４は好適には、ｎウェルとｐウェル間の境界において、ｐウェルとなる領域の周囲にリングを形成するようにパターニングされる。レジスト穴の位置は、より多くのｐウェルまたはｎウェルとオーバラップするように調整することができる。ウェル間の境界は本質的に線であるので、レジスト・パターンはウェルの１つに形作られる。この例では、レジストはｐウェルの周囲にリングを形成するようにパターニングされる。次に、第１のトレンチ１６が、好適にはパターニングされたレジスト１４に従い、エッチングにより絶縁層１２を通じて、基板１０内に形成される。第１のトレンチ１６は、好適には約０．２５μｍ乃至約０．３５μｍ、典型的には約０．３μｍの深さに形成され、また好適には非常に狭く、例えば約０．２μｍの幅に保たれる。
【００１４】
次に、パターニングされたレジスト層１４をマスクとして使用することにより、ドーパントが基板内に打ち込まれる。ドーパントは第１のトレンチ１６の下方に打ち込まれ、好適には第１のトレンチの底部に自己整合される。好適には、ドーパントは、基板１０内への高濃度ドープ領域のピークが約０．７５μｍ乃至約０．８５μｍ、典型的には約０．８μｍとなるようなエネルギで打ち込まれる。ドーパントは、トレンチが形成されるウェルに従い、ｎタイプまたはｐタイプとなる。第１のトレンチ１６がｐウェル領域のエッジ部分に形成される場合、ｐタイプ・ドーパントが好適には使用され、トレンチがｎウェル領域のエッジ部分に形成された場合、ｎタイプ・ドーパントが好適には使用される。しかしながら、ドーパントは中性（ｎｅｕｔｒａｌ）の注入物であってもよい。次にレジストが除去され、第２のレジスト層が付着されて、露光され、標準ＳＴＩトレンチ・プロセスのためのパターンを形成する。
【００１５】
図３に示されるように、絶縁層１２が次にエッチングされて、第１のトレンチ１６の近傍の表面２２ａ及び２２ｂが露出される。次に、図４に示されるように、第１のトレンチ１６の底部１９がドープ領域１８のピーク付近の深さに達するまで、露出されたばかりの基板表面２２ａ、２２ｂ、及び第１のトレンチ１６が同時にエッチングされる。ＳＴＩ領域は好適には、第１のトレンチに自己整合されない。このエッチング・プロセスは、デュアル・デプス・トレンチ構造を生成する。
【００１６】
図４に示されるように、デュアル・デプス・トレンチは、２つの実質的に水平な表面２２ａ、２２ｂが形成される第１の深さを有する。これらの表面は好適には、典型的なＳＴＩ領域の深さ及び幅を有する。第１のトレンチ１６は、ＳＴＩ２０の底部に形成される。第１のトレンチ１６は、第１の水平面２２ａ、２２ｂよりも深い、実質的に水平な底面１９を有する。底面１９は好適には、高濃度ドープ注入領域１８のピーク付近の深さに達する。
【００１７】
次に、レジスト１４が剥ぎ取られ、デュアル・デプス・トレンチ構造１６、２０全体が、好適には酸化物２４により充填される。次に図５に示されるように、構造が好適にはＣＭＰにより平坦化され、絶縁層１２が除去される。次に、ウェルが従来通り、基板内に形成される。図６に示されるように、レジスト２５が付着されて、注入のためにパターニングされ、ｎウェル２６が形成される。この実施例の高濃度ドープ領域１８はｐ＋領域であるので、ｎウェル２６はｐ＋領域１８全体上に打ち込まれるべきではない。好適には、図６に示されるように、ｎウェル２６は中心から外れて僅かに右方向に移動されるので、ｎウェル２６はｐ＋領域１８とオーバラップせず、カウンタドープしない。Ｎタイプ・ドーパントが打ち込まれ、ｎウェル２６を形成する。次に、ｎウェル２６のためのレジスト２５が剥ぎ取られ、ｐウェル２８を形成するためにレジスト２７が付着されて、パターニングされる。次に図７に示されるように、Ｐタイプ・ドーパントが打ち込まれ、ｐウェル２８を形成する。
【００１８】
レジスト２７が剥ぎ取られて、図８に示される最終構造が生成される。高濃度ドープ領域１８は、ｐウェル２８のエッジにおいて、第１のトレンチ１６の底部１９に自己整合される。逆行ウェルが使用される場合、ｎウェル２６及びｐウェル２８は、デュアル・デプス・トレンチ１６、２０及び高濃度ドープ領域１８よりも深く形成され得る。また、ｎウェル２６及びｐウェル２８はそれぞれ、高濃度ドープ領域１８の下方で接触し得る。しかしながら、前述のように、高濃度ドープ領域１８のカウンタドープを回避するために、ｎウェル２６が中心から僅かに外れて移動されることが好ましい。もちろん、高濃度ドープ領域１８がｎタイプの場合には、高濃度ドープ領域１８のカウンタドープを回避するために、図８に示されるように、ｐウェル２８が中心から外れて左方向に僅かに移動されることが好ましい。高濃度ドープ領域１８はトレンチ構造の分離特性を改善して、素子のラッチアップ特性を改善する。
【００１９】
別の実施例では、第１のトレンチをウェル・エッジに形成するために、混成レジストが使用される。混成レジストの使用により露光エネルギの差がレジストのトーンを変化させる。高い強度の放射により露光される領域は、負のトーン・ライン・パターンを形成し、露光されない領域は、正のトーン・ライン・パターンを形成する。中間の強度の放射により露光される領域は、現像の間にレジストを溶性にする。レジストの溶解速度により露光されなかったレジストは現像されず、部分的に露光されたレジストは高速に現像され、高度に露光されたレジストは現像されない。混成レジストのこの溶解応答は、単一の空間像が、従来のレジストの場合のように単線または空間としてではなく、空間／線／空間の組み合わせとして印刷されることを可能にする。
【００２０】
混成レジストを用いて第１のトレンチを形成するために、混成レジストが基板の表面に渡り付着される。次に、混成レジストが化学線に露光され、ｐウェルとなる領域が好適なマスク形状によりブロックされる。次にレジストが現像され、露光されない混成レジスト部分、すなわちｐウェル領域は、不溶性に維持され、正のトーン・ライン・パターンを形成する。高い強度の放射により露光される混成レジスト部分、すなわち非ｐウェル領域は、負のトーン・ラインを形成する。中間の強度により露光される混成レジスト部分、すなわちｐウェル領域のエッジは、現像ステップの間に溶解される。
【００２１】
図９を参照すると、露光及び現像された表面に渡って、混成レジストが付着されたウエハ１０が示される。マスク４０内のクロム領域４１が、化学線放射露光の間にｐウェル領域をブロックする。従って、ｐウェル領域上の混成レジストの部分は露光されず、非ｐウェル領域上の混成レジスト部分は、高度に露光され、それらの間の領域は中間露光される。現像後、正のトーン・ライン・パターン４２がｐウェル領域上に形成され、負のトーン・ライン・パターン４４が非ｐウェル領域上に形成される。中間の放射量により露光された混成レジスト部分は、現像の間に溶解され、ｐウェル領域のエッジ部分にウェル・エッジ空間４６を形成する。混成フォトレジストの固有の属性によりウェル・エッジ空間４６は、０．３５μｍの分解能で設計されるリソグラフィ・ツールを用いて、０．２μｍ以下の直径により形成され得る。図１０に示されるように、第１のトレンチ１６は、好適にはエッチングにより、混成レジストをマスクとして用いて基板１０内に形成される。次に、混成レジストをマスクとして用いて高濃度ドープ領域が打ち込まれ、プロセスは前述のように継続する。
【００２２】
或いは、混成レジストはウェル注入領域を形成するのと同様、トレンチの隣に追加の高濃度ドープ領域、すなわちウェル・エッジ注入領域を形成するために使用され得る。ウェル・エッジ注入領域は、図１１に示されるようにウェル内に提供され得る。ここでｐ＋ウェル・エッジ注入領域３２及びｎ＋ウェル・エッジ注入領域３０は、好適には第２の実質的に水平な表面２２ａ、２２ｂの下方において、第１のトレンチ１６の両側に形成される。混成レジストを用いてウェル注入領域及びウェル・エッジ注入領域を形成する方法について、図１２乃至図１７を参照して述べることにする。
【００２３】
ステップ２０２で、デュアル・デプスＳＴＩ１６、２０及び高濃度ドープ領域１８が、前述のいずれかの方法により形成される。ステップ２０４で、混成レジストが基板上に付着され、露光され、現像される。レジストは好適にはパターニングされ、図１３に示されるように、ウェル・エッジ空間５２が、デュアル・デプス・トレンチの表面２２ａ、２２ｂ上に形成される。
【００２４】
次にステップ２０６で、ウェル・エッジ空間を通じてｐウェル・エッジ注入領域を生成する。この実施例では、ｐウェル・エッジ注入領域は、好適には、ｐウェルのエッジの周囲にｐ＋領域を含む。注入は好適には、ウェル・エッジ形状を通じてホウ素または他のｐ＋ドナー種を打ち込むことにより形成される。注入量は、少数キャリア寿命を低減するように選択されるが、混成レジスト内の光活性化合物を破壊しないように、十分に低い注入であるべきである。
【００２５】
図１３を参照すると、ｐウェル・エッジ注入領域３２が形成されたウエハ１０が示される。図１２に戻り、次にステップ２０８で、混成レジスト５０のｐウェル領域を露光及び現像する。ｐウェル領域上の混成レジスト部分５０は、ステップ２０４の化学線放射露光の間に露光されなかったので、これらの部分は正のトーン・パターンを含む。従って、ｐウェル領域上の混成レジスト部分５０は、ウエハ部分をブランケット露光し、正のトーン・パターンを現像することにより除去される。従って、この除去は、追加のマスキング層またはマスキング・ステップを要求することなく達成される。
【００２６】
次のステップ２１０では、好適なｐタイプ注入技術を用いてｐウェルが形成される。図１４を参照すると、混成レジストの正のトーン部分５０が除去され、ｐウェル２８が基板内に打ち込まれたウエハ部分１０が示される。残りの負のトーン部分５１は、非ｐウェル領域がｐタイプ注入を受けるのを阻止する作用をする。ｐウェル・エッジ注入領域３２は、ｐウェル２８と同一の正のトーン・レジスト構造を共用するので、それらは互いに自己整合される。
【００２７】
ｐウェルが形成されると、次のステップ２１２で、混成レジストの残りの部分（すなわち負のトーン部分５１）を剥ぎ取る。
【００２８】
ｐウェル及びｐウェル・エッジ注入領域が形成されると、ステップ２１４乃至ステップ２２２がｎウェル及びｎウェル・エッジ注入領域を形成する。ステップ２１４で、混成レジスト特性を用いてウェル・エッジ空間５７がｎウェル・エッジに形成される。
【００２９】
再度、混成レジストが最初にウエハの表面に渡って付着される。次に、混成レジストが化学線に露光され、ｎウェルとなる領域が好適なマスク形状（すなわちクロム・マスク形状）によりブロックされる。次に混成レジストが現像される。露光されない混成レジスト部分（すなわちｎウェル領域）は、現像液内で不溶性に維持され、正のトーン・ライン・パターンを形成する。高い強度の放射により露光される混成レジスト部分（すなわち非ｎウェル領域）は、負のトーン・ライン・イメージを形成する。中間の強度により露光される混成レジスト部分（すなわちｎウェル領域のエッジ）は、現像ステップの間に溶解される。
【００３０】
図１５を参照すると、露光及び現像された表面に渡って混成レジストが付着されたウエハ１０が示される。マスク５４内のクロム領域５５が、化学線放射露光の間にｎウェル領域をブロックする。従って、ｎウェル領域上は露光されず、非ｎウェル領域は高度に露光され、それらの間の領域は中間露光される。現像後、正のトーン・ライン・パターン５６がｎウェル領域上に形成され、負のトーン・ライン・パターン５８が非ｎウェル領域上に形成される。中間の放射量により露光された混成レジスト部分は現像の間に溶解され、すなわちｎウェル領域のエッジにウェル・エッジ空間５７を形成する。再度、混成フォトレジストの固有の属性によりウェル・エッジ空間５７は、０．３５μｍの分解能で設計されるリソグラフィ・ツールを用いて、０．２μｍ以下の直径により形成され得る。
【００３１】
図１２に戻り、次のステップ２１６は、ウェル・エッジ空間５７を通じてｎウェル・エッジ注入領域を形成する。ｎウェル・エッジ注入領域は、好適にはｎウェルのエッジの周囲にｎ＋領域を含む。注入は好適には、ウェル・エッジ形状を通じて、リン（または砒素（Ａｓ）またはアンチモン（Ｓｂ）などの他のドナー種）を打ち込むことにより形成される。再度、注入量は、少数キャリア寿命を低減するように選択されるが、混成レジスト内の光活性化合物を破壊しないように十分に低いドープであるべきである。好適な注入物はリンであり、好適にはＳＴＩトレンチの深さよりも深い深さに打ち込まれる。好適な注入は約１×１０１１イオン／ｃｍ２乃至約１×１０１５イオン／ｃｍ２であり、最も好適なドープは約１×１０１３イオン／ｃｍ２である。
【００３２】
図１６を参照すると、ｎウェル・エッジ注入領域３０が形成されたウエハ１０が示される。図１２に戻り、次にステップ２１８で、混成レジストのｎウェル領域を露光及び現像する。ｎウェル領域上の混成レジスト部分は露光されなかったので、これらは正のトーン・パターンを含む。従って、ｎウェル領域上の混成レジスト部分は、追加のマスキング・ステップを要求することなく、ウエハをブランケット露光し、正のトーン・パターンを現像することにより除去され得る。
【００３３】
次のステップ２２０では、好適なｎタイプ注入技術を用いてｎウェルが形成される。図１７を参照すると、混成レジストの正のトーン部分５６が除去され、ｎウェル２６が基板内に打ち込まれたウエハ部分１０が示される。残りの負のトーン部分５８は、非ｎウェル領域がｎタイプ注入を受けるのを阻止する作用をする。ｎウェル・エッジ注入領域３０は、ｎウェル２６と同一の正のトーン・レジスト構造を共用するので、それらは互いに自己整合される。
【００３４】
次にステップ２２２で、混成レジストの残りの部分（すなわち負のトーン部分５８）が剥ぎ取られる。次に、好適な形成技術を用いることにより、すなわち素子ゲート及びコンタクト拡散領域を形成することにより、ウエハ１０が完成される。
【００３５】
図１２乃至図１７に示される実施例は、Ｐウェル、Ｎウェル、またはツイン・ウェルのエッジ部に、Ｎ＋またはＰ＋エッジ注入領域を形成することにより、ＣＭＯＳ素子内のラッチアップを低減するための方法及び構造を提供する。もちろん、導電性タイプ及び注入の順序は反転され得る。ウェル・エッジ注入領域を形成する別の方法は、Ｂａｋｅｒらによる米国特許第５８６１３３０号で述べられている。もちろん、前述の方法は、混成レジストを用いて任意のトレンチ、ウェル、またはウェル・エッジ注入領域を個々に、または組み合わせて形成するように変更され得る。
【００３６】
以上、デュアル・デプスＳＴＩと共に、深いトレンチ下に形成される高濃度ドープ領域、及び代替的なウェル・エッジ注入領域を使用することにより、改善されたラッチアップを実現する構造及び方法を開示した。深いトレンチ下に形成される高濃度ドープ領域が、寄生バイポーラ素子のベータ積を低減することにより分離の深さを効果的に伸張する。デュアル・デプス構造は、トレンチの両方の深さに対して低アスペクト比をもたらし、トレンチを高アスペクト比により満たす問題を回避すると同時に、従来技術に関連付けられる他の問題を克服する。
【００３７】
本発明の好適な実施例について述べてきたが、当業者であれば、本発明の様々な変形が明らかであろう。従って、本発明は前述の特定の実施例に限られるものではなく、例えば、ＥＰＩウエハに関する構造及び方法について述べたが、任意の構成が使用され得る。
【００３８】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３９】
（１）水平な上面を有する基板と、
第１の深さにある第１の面と、前記第１の深さよりも深い第２の深さにある第２の面とを含む、前記基板内のデュアル・デプス（ｄｅｐｔｈ）・トレンチと、
前記トレンチに隣接する、第１のタイプのドーパントを有する第１のウェル、及び第２のタイプのドーパントを有する第２のウェルと、
前記第１のウェル及び前記第２のウェルの両方に隣接し、前記第２の面の下方にあるドープ領域と
を含む、素子。
（２）前記ドープ領域が前記ウェル間のベータ積を低下させる、前記（１）記載の素子。
（３）前記ウェルの各々内において、前記トレンチの隣に形成されるウェル・エッジ注入領域を含む、前記（１）記載の素子。
（４）前記ウェル・エッジ注入領域が、そのそれぞれのウェルと同一の導電性タイプである、前記（３）記載の素子。
（５）基板内に形成される第１の導電性タイプの第１のウェルと、第２の導電性タイプの第２のウェルと、
前記基板内に前記第１及び第２のウェルの両方に隣接して形成される、少なくとも２つのレベルを有するトレンチであって、前記トレンチの第１のレベルが、第１の深さにある少なくとも１つの第１の面を有し、前記トレンチの第２のレベルが、前記第１の深さよりも深い第２の深さにある第２の面を有すする、トレンチと、
前記基板内において、前記第２の面の下方に形成されるドープ領域と
を含む、半導体素子。
（６）前記ドープ領域が前記第１及び第２のウェルの両方に隣接する、前記（５）記載の半導体素子。
（７）前記第１及び第２のウェルが、前記トレンチよりも深く前記基板内に形成される、前記（５）記載の半導体素子。
（８）前記第１のウェル及び前記第２のウェルが、前記ドープ領域の下方で横方向に延びる、前記（５）記載の半導体素子。
（９）前記ドープ領域が前記第２のレベルにおいて前記トレンチの側部に自己整合される、前記（５）記載の半導体素子。
（１０）前記トレンチが酸化物により充填される、前記（５）記載の半導体素子。
（１１）前記第１及び第２のウェル内に、前記トレンチに隣接して形成されるウェル・エッジ注入領域を含む、前記（５）記載の半導体素子。
（１２）前記ウェル・エッジ注入領域が、それぞれのウェルと同一の導電性タイプの高濃度ドープ領域である、前記（１１）記載の半導体素子。
（１３）前記ウェル・エッジ注入領域が前記第１の深さよりも深く形成される、前記（１１）記載の半導体素子。
（１４）前記第１の面が前記第１及び第２のウェルの両方内に延び、前記ウェル・エッジ注入領域が前記ウェル内において、前記第１の面の下方に形成される、前記（１１）記載の半導体素子。
（１５）デュアル・デプス・トレンチを形成する方法であって、
ａ）少なくとも１つの誘電層、及び前記誘電層上のレジスト層を有する基板を提供するステップと、
ｂ）前記レジスト層をパターニングし、パターニングされた前記レジスト層に従い、前記少なくとも１つの誘電層を通じて、前記基板内にトレンチを形成するステップと、
ｃ）パターニングされた前記レジスト層をマスクとして使用することにより、前記基板内にドーパントを打ち込み、前記基板内において前記トレンチの下方にドープ領域を形成するステップと、
ｄ）前記トレンチ付近の前記レジスト及び前記少なくとも１つの誘電層を除去し、基板を露出させるステップと、
ｅ）前記トレンチの底部が前記ドープ領域に達するまで、前記ステップｄ）により露出された前記基板を、前記トレンチと同時にエッチングし、デュアル・デプス・トレンチを形成ステップと、
ｆ）前記デュアル・デプス・トレンチを充填するステップと、
ｇ）前記デュアル・デプス・トレンチの両側において、反対の導電性タイプのウェルを前記基板内に打ち込むステップと
を含む、方法。
（１６）前記ステップｂ）において、前記トレンチが約０．２５μｍ乃至約０．３５μｍの深さに形成される、前記（１５）記載の方法。
（１７）前記ドープ領域が前記第１及び第２のウェルの両方に隣接する、前記（１５）記載の方法。
（１８）前記ウェルが前記デュアル・デプス・トレンチよりも深く前記基板内に形成される、前記（１５）記載の方法。
（１９）前記第１のウェル及び前記第２のウェルが、前記ドープ領域の下方で横方向に延びる、前記（１５）記載の方法。
（２０）前記ドープ領域が前記トレンチの側部に自己整合される、前記（１５）記載の方法。
（２１）前記ウェル内において、前記デュアル・デプス・トレンチに隣接してウェル・エッジ注入領域を形成するステップを含む、前記（１５）記載の方法。
（２２）前記ウェル・エッジ注入領域が、それぞれのウェルと同一の導電性タイプの高濃度ドープ領域である、前記（２１）記載の方法。
（２３）前記デュアル・デプス・トレンチは、第１の深さを有する第１の面と、前記第１の深さより深い第２の面とを備え、
前記ウェル・エッジ注入領域が前記第１の面の下方に形成される、前記（２１）記載の方法。
（２４）半導体素子を形成する方法であって、
ａ）基板を提供するステップと、
ｂ）前記基板上に混成レジストを付着するステップと、
ｃ）前記混成レジストを複数の形状を含むマスクを通じて露光するステップであって、前記マスク形状によりブロックされる前記混成レジストの部分は露光されず、前記マスクによりブロックされない前記混成レジストの部分は完全に露光され、マスク形状エッジの下側の前記混成レジストの遷移領域は中間露光により露光され、
ｄ）前記混成レジストを現像することにより、前記中間露光に晒された前記混成レジストの部分を除去し、複数のウェル・エッジ空間を形成するステップと、
ｅ）パターニングされた前記混成レジストに従い、前記基板をエッチングして、第１のトレンチを形成するステップと、
ｆ）パターニングされた前記混成レジストをマスクとして使用することにより、ドーパントを前記基板内の前記第１のトレンチの下方に打ち込むことによりドープ領域を形成するステップと、
ｇ）前記第１のトレンチ付近の前記混成レジストを除去して前記基板を露出させるステップと、
ｈ）前記第１のトレンチの底部が前記ドープ領域に達するまで、前記ステップｇ）により露出された前記基板を、前記第１のトレンチと同時にエッチングし、デュアル・デプス・トレンチを形成するステップと、
ｉ）前記デュアル・デプス・トレンチを充填するステップと、
ｊ）前記デュアル・デプス・トレンチの両側において、反対の導電性タイプのウェルを前記基板内に打ち込むステップと
を含む、方法。
（２５）前記ステップｊ）が、
ｊ１）前記基板上に第２の混成レジストを付着するステップと、
ｊ２）前記混成レジストを複数の形状を含むマスクを通じて露光するステップであって、前記マスク形状によりブロックされる前記混成レジストの部分は露光されず、前記マスクによりブロックされない前記混成レジストの部分は完全に露光され、マスク形状エッジの下側の前記混成レジストの遷移領域は中間露光により露光され、
ｊ３）前記混成レジストを現像することにより、前記混成レジスト内の少なくとも１つのウェル空間を開くステップと、
ｊ４）前記混成レジスト内の前記少なくとも１つのウェル空間を通じて、前記基板内に少なくとも１つのウェル領域を形成するステップと
を含む、前記（２４）記載の方法。
（２６）前記ステップｊ３）以前に、前記第２の混成レジストを現像することにより、前記中間露光に晒された前記混成レジストの部分を除去し、複数のウェル・エッジ空間を形成するステップと、
前記ウェル・エッジ空間を通じて、複数のウェル・エッジ注入領域を前記基板内に形成するステップと
を含む、前記（２５）記載の方法。
（２７）前記デュアル・デプス・トレンチは、第１の深さを有する第１の面と、前記第１の深さより深い第２の面とを備え、
前記複数のウェル・エッジ注入領域の少なくとも１つが、前記第１の面の下方に形成される、前記（２６）記載の方法。
（２８）デュアル・デプス・トレンチを形成する方法であって、
ａ）レジスト層を有する基板を提供するステップと、
ｂ）前記レジスト層をパターニングし、パターニングされた前記レジスト層に従い、前記基板内にトレンチを形成するステップと、
ｃ）パターニングされた前記レジスト層をマスクとして使用することにより、前記基板内にドーパントを打ち込み、前記基板内において前記トレンチの下方にドープ領域を形成するステップと、
ｄ）前記トレンチ付近の前記レジストを除去するステップと、
ｅ）前記トレンチの底部が前記ドープ領域に達するまで、ステップｄ）により露出された前記基板を、前記トレンチと同時にエッチングし、デュアル・デプス・トレンチを形成するステップと、
ｆ）前記デュアル・デプス・トレンチを充填するステップと、
ｇ）前記デュアル・デプス・トレンチの両側において、反対の導電性タイプのウェルを前記基板内に打ち込むステップと
を含む、方法。
（２９）前記ドープ領域が約０．７５μｍ乃至約０．８５μｍのピークを前記基板内に有する、前記（２８）記載の方法。
【図面の簡単な説明】
【図１】第１のトレンチを有するウエハの横断面図である。
【図２】第１のトレンチ下に形成される高濃度ドープ領域を有するウエハの横断面図である。
【図３】基板を露出するために、第２のトレンチ・レジスト層が露光され、誘電層がエッチングされるウエハの横断面図である。
【図４】デュアル・デプスＳＴＩを示すウエハの横断面図である。
【図５】デュアル・デプスＳＴＩが充填され、平坦化されるウエハの横断面図である。
【図６】ｎウェルの注入を示すウエハの横断面図である。
【図７】ｐウェルの注入を示すウエハの横断面図である。
【図８】完成されたデュアル・デプスＳＴＩ構造の横断面図である。
【図９】レジストをパターニングして、第１のトレンチを形成するために使用される、混成レジスト及びマスクによりオーバレイされたウエハの横断面図である。
【図１０】混成レジストをパターンとして用いて形成される第１のトレンチを示す、ウエハの横断面図である。
【図１１】ウェル・エッジ注入領域を含む、デュアル・デプスＳＴＩ構造の横断面図である。
【図１２】混成レジストを用いて、ウェル・エッジ注入領域及びウェル注入領域を形成する方法を表すフロー図である。
【図１３】ｐウェル・エッジ注入領域が形成されたウエハの横断面図である。
【図１４】ｐウェル・エッジ注入領域及びｐウェルが形成されたウエハ部分の横断面図である。
【図１５】ｎウェル・エッジ注入領域及びｎウェルの形成のために、レジストをパターニングするために使用される、混成レジスト及びマスクによりオーバレイされたウエハ部分の横断面図である。
【図１６】ｎウェル・エッジ注入領域を有するウエハ部分の横断面図である。
【図１７】ｎウェル・エッジ注入領域及びｎウェルが形成されたウエハ部分の横断面図である。
【符号の説明】
１０  ＥＰＩ基板（ウエハ）
１２  絶縁層
１４、２７  レジスト
１６、２０  トレンチ
１８  ｐ＋高濃度ドープ領域
１９  底部
２２ａ、２２ｂ  基板表面
２４  酸化物
２６  ｎウェル
２８  ｐウェル
３０  ｎ＋ウェル・エッジ注入領域
３２  ｐ＋ウェル・エッジ注入領域
４０、５４  マスク
４１、５５  クロム領域
４２、５０、５６  正のライン・パターン
４４、５１、５８  負のライン・パターン
４６、５２、５７  ウェル・エッジ空間
【図１】
0003564039.tif 000002
【図２】
0003564039.tif 000003
【図３】
0003564039.tif 000004
【図４】
0003564039.tif 000005
【図５】
0003564039.tif 000006
【図６】
0003564039.tif 000007
【図７】
0003564039.tif 000008
【図８】
0003564039.tif 000009
【図９】
0003564039.tif 000010
【図１０】
0003564039.tif 000011
【図１１】
0003564039.tif 000012
【図１２】
0003564039.tif 000013
【図１３】
0003564039.tif 000014
【図１４】
0003564039.tif 000015
【図１５】
0003564039.tif 000016
【図１６】
0003564039.tif 000017
【図１７】
0003564039.tif 000018