(57)【特許請求の範囲】
【請求項１】
ＰＷＭ信号の周期ならびにデューティを任意に設定することのできるＰＷＭ信号生成回路において、
予め前記ＰＷＭ信号の周期値ならびにデューティ値を指定する周期値／デューティ値指定手段と、
前記周期値／デューティ値指定手段により指定される周期値およびデューティ値が設定保持される周期値／デューティ値保持手段と、
前記周期値／デューティ値保持手段より出力される周期値およびデューティ値の入力を受けて、タイミング制御信号により制御されて、当該周期値またはデューティ値の内の何れか一方のデータ値を選択して出力するデータ値選択手段と、
前記データ値選択手段より出力される前記周期値またはデューティ値の内の何れか一方のデータ値と、基準データ信号のデータ値とを加算して出力する加算回路と、
前記加算回路より出力される加算出力信号のデータ値を入力し、第１のタイミング信号を介して前記基準データ信号を出力するデータバッファと、
前記加算回路より出力される加算出力信号のデータ値と、基準クロック信号の分周クロック信号のカウント値とを比較照合し、両データ値が一致した場合に一致信号を出力するデータ値比較手段と、
前記分周クロック信号および前記一致信号の入力を受けて、前記タイミング制御信号、前記第１のタイミング信号および第２のタイミング信号を出力するタイミング信号生成手段と、
前記第１および第２のタイミング信号の入力を受けて、所望のＰＷＭ信号を生成して出力するＰＷＭ信号出力手段と、
を少なくとも備えて構成されることを特徴とするＰＷＭ信号生成回路。
【請求項２】
ＰＷＭ信号の周期ならびにデューティを任意に設定することのできるＰＷＭ信号生成回路において、
予め前記ＰＷＭ信号の周期値ならびにデューティ値を指定する周期値／デューティ値指定手段と、
前記周期値／デューティ値指定手段により指定される周期値およびデューティ値が設定保持される周期値／デューティ値保持手段と、
前記周期値／デューティ値保持手段より出力される周期値およびデューティ値の入力を受けて、タイミング制御信号により制御されて、当該周期値またはデューティ値の内の何れか一方のデータ値を選択して出力するデータ値選択手段と、
前記データ値選択手段より出力される前記周期値またはデューティ値の内の何れか一方のデータ値と、基準データ信号のデータ値とを加算して出力する加算回路と、
前記加算回路より出力される加算出力信号のデータ値を入力し、第１のタイミング信号を介して前記基準データ信号を出力するデータバッファと、
前記加算回路より出力される加算出力信号のデータ値と、基準クロック信号の分周クロック信号のカウント値とを比較照合し、両データ値が一致した場合に一致信号を出力するデータ値比較手段と、
前記分周クロック信号および前記一致信号の入力を受けて、前記タイミング制御信号、前記第１のタイミング信号および第２のタイミング信号を出力するタイミング信号生成手段と、
前記一致信号と前記タイミング制御信号を入力して論理処理を行い、前記周期値／デューティ値指定手段により指定されるＰＷＭ信号の周期値およびデューティ値の書換えタイミングと、
前記周期値／デューティ値保持手段における周期値およびデューティ値の更新タイミングとの競合を防止するように機能する制御信号を生成して出力する競合タイミング防止手段と、
前記第１および第２のタイミング信号の入力を受けて、所望のＰＷＭ信号を生成して出力するＰＷＭ信号出力手段と、
を少なくとも備えて構成されることを特徴とするＰＷＭ信号生成回路。
【請求項３】
前記周期値／デューティ値指定手段が、インタフェース手段を介して、前記周期値／デューティ値保持手段に接続されるＣＰＵにより形成されることを特徴とする請求項１または請求項２記載のＰＷＭ信号生成回路。
【請求項４】
前記周期値／デューティ値保持手段が、前記周期値／デューティ値指定手段と前記データ値選択手段との間に並列接続される周期値設定レジスタとデューティ値設定レジスタにより形成されることを特徴とする請求項１または請求項２記載のＰＷＭ信号生成回路。
【請求項５】
前記タイミング信号生成手段が、前記一致信号と前記分周クロック信号の論理積をとり、第３のタイミング信号として出力する第１のＡＮＤ回路と、
前記タイミング制御信号と前記第１のタイミング信号の論理和をとって出力するＥＸＯＲ回路と、
前記基準クロック信号と前記ＥＸＯＲ回路の論理和出力とを入力して前記タイミング制御信号として出力するフリップフロップと、
前記タイミング制御信号と前記第３のタイミング信号の論理積をとり、前記第１のタイミング信号として出力する第２のＡＮＤ回路と、
前記タイミング制御信号の反転入力と前記第３のタイミング信号の論理積をとり、前記第２のタイミング信号として出力する第３のＡＮＤ回路と、
を備えて構成されることを特徴とする請求項１または請求項２記載のＰＷＭ信号生成回路。
【請求項６】
前記ＰＷＭ信号出力手段が、セット入力端に前記第１のタイミング信号を入力し、リセット端に前記第２のタイミング信号を入力して、所望のＰＷＭ信号を出力するセット／リセット型のフリップフロップにより形成されることを特徴とする請求項１または請求項２記載のＰＷＭ信号生成回路。
【請求項７】
前記競合タイミング防止手段が、前記一致信号と前記タイミング制御信号の論理積をとり、前記制御信号に含まれる第１の制御信号として出力する第３のＡＮＤ回路と、
前記一致信号と前記タイミング制御信号の反転出力との論理積をとり、前記制御信号に含まれる第２の制御信号として出力する第４のＡＮＤ回路と、
を備えて構成されることを特徴とする請求項２記載のＰＷＭ信号生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＷＭ信号生成回路に関し、特にＰＷＭ信号発生時における消費電流の低減を目的とするＰＷＭ信号生成回路に関する。
【０００２】
【従来の技術】
従来の、この種のＰＷＭ信号生成回路の例としては、頼えば、特願平０９−２０１９６３号のフリーランニングカウンタによるＰＷＭ出力制御回路に示されている例がある。図４は当該従来例の構成を示すブロック図である。図４に示されるように、本従来例は、基準クロック信号１２１の周波数を分周する分周器２１と、分周器２１より出力される分周クロック信号１２２をカウントアップするフリーランニングのカウンタ２０と、ＰＷＭ信号の周期値およびデューティ値を指定するＣＰＵ３１と、ＣＰＵ３１に対するインタフェース機能を有するＩ／Ｆブロック（インタフェース・ブロック）３０と、Ｉ／Ｆブロック３０を介して、ＣＰＵ３１により、それぞれＰＷＭ信号の周期値およびデューティ値が設定される周期値設定レジスタ２８およびデューティ値設定レジスタ２９と、ＰＷＭ信号の周期およびデューティのタイミング発生時期を規定する値を算出する加算器２６および２７と、データバッファ２４および２５と、比較器２２および２３と、ＡＮＤ回路３２および３３と、フリップフロップ３４および３５と、セット／リセット型のフリップフロップ３６とを備えて構成される。また、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）、（ｌ）、（ｍ）および（ｎ）は、本従来例における各部の信号を示す動作タイミング図である。以下、図４および図５を参照して、本従来例の動作について説明する。
【０００３】
図４において、ＣＰＵ３１による指定により、Ｉ／Ｆブロック３０を介して、ＰＷＭ信号の周期値が周期値設定レジスタ２８に設定され、またデューティ値がデューティ値設定レジスタ２９に設定される。この場合に、Ｉ／Ｆブロック３０により、ＣＰＵ３１からの書込み動作または読出し動作において、ＰＷＭ信号の出力制御にかかわる動作のみが選択されて、制御信号１３５を介して該当する設定レジスタに対する書込み動作または読出し動作が行われている。そして、これらの周期値設定レジスタ２８およびデューティ値設定レジスタ２９より出力される周期値およびデューティ値は、それぞれ対応する加算器２６および加算器２７に入力される。なお、これらの加算器２６および２７は、それぞれＰＷＭ信号の周期およびデューティに対応するタイミング発生の時期を規定する値を算出するための回路である。また、分周器２１に入力される基準クロック信号１２１（図５（ａ）参照）は、当該分周器２１において周波数が２分周されて、分周クロック信号１２２（図５（ｂ）参照）が出力され、カウンタ２０に入力されてカウントアップされる。また、この分周クロック信号１２２は、ＡＮＤ回路３２および３３の一方の入力端に対しても入力されている。カウンタ２０においてカウントアップされて出力されるカウント出力信号１２３（図５（ｃ）参照）は、一対の比較器２２および２３に入力される。比較器２２においては、データバッファ２４の出力信号１２４（図５（ｄ）参照）と上述のカウント出力信号１２３の入力を受けて両信号が比較照合され、これらの両信号のデータ値が一致する場合には一致信号１２６（図５（ｆ）参照）が出力されてＡＮＤ回路３２のもう一方の入力端とフリップフロップ３４に入力される。同様に、比較器２３においても、データバッファ２５の出力信号１２５（図５（ｅ）参照）と上述のカウント出力信号１２３の入力を受けて両信号のデータ値が比較照合され、一致する場合には一致信号１２８（図５（ｈ）参照）が出力されてＡＮＤ回路３３のもう一方の入力端とフリップフロップ３５に入力される。
【０００４】
なお、この場合において、ＡＮＤ回路３２においては、当該一致信号１２６と分周クロック信号１２２の論理積がとられ、その論理積出力が、出力タイミング信号１３０（図５（ｊ）参照）として、所定のタイミングで出力されてデータバッファ２４に入力されており、データバッファ２４においては、加算器２６による、周期値設定レジスタ２８より入力されるＰＷＭ信号の周期値と当該データバッファ２４からの出力タイミング信号１２４との加算演算結果による加算器出力信号１３２（図５（ｌ）参照）の入力を受けて、当該出力タイミング信号１３０により規定されるタイミングにおいて、上述の出力信号１２４が生成出力されている。このことは、データバッファ２５においても同様であり、加算器２７による、デューティ値設定レジスタ２９より入力されるＰＷＭ信号のデューティ値とデータバッファ２４からの出力タイミング信号１２４との加算演算結果による加算器出力信号１３３（図５（ｍ）参照）の入力を受けて、ＡＮＤ回路３３より出力される出力タイミング信号１３１（図５（ｋ）参照）により規定されるタイミングにおいて、前記出力信号１２５が生成出力されている。
【０００５】
比較器２２より出力される一致信号１２６は、フリップフロップ３４に入力されるが、当該フリップフロップ３４からは、基準クロック信号１２１の立上がりエッジに同期した一致信号１２７（図５（ｇ）参照）が出力され、セット／リセット型のフリップフロップ３６のＳ端子に入力される。他方、比較器２３より出力される一致信号１２８は、フリップフロップ３５に入力されるが、当該フリップフロップ３５からは、基準クロック信号１２１の立上がりエッジに同期した一致信号１２９（図５（ｉ）参照）が出力され、セット／リセット型のフリップフロップ３６のＲ端子に入力される。このフリップフロップ３６においては、これらの一致信号１２７および１２９の入力をＳ端子およびＲ端子に受けて、Ｑ端子からは、所望のＰＷＭ信号１３４（図５（ｎ）参照）が生成されて出力される。図５（ｇ）の一致信号１２７と、図５（ｉ）の一致信号１２９と、図５（ｎ）に示されるＰＷＭ信号１３４の動作タイミング図よりも明らかなように、ＰＷＭ信号１３４の周期ＴＰ  は、一致信号１２７の立ち上がりのタイミングの時間間隔により規定され、ＰＷＭ信号１３４のパルス幅ＴＷ  は、一致信号１２７の立上がりのタイミングと一致信号１２９の立上がりのタイミングの時間間隔により規定される。即ち、出力されるＰＷＭ信号１３４の周期およびデューティ比は、それぞれＴＰ  およびＴＷ  ／ＴＰ  として規定されて生成出力される。
【０００６】
【発明が解決しようとする課題】
上述した従来のＰＷＭ信号発生回路においては、第１点として、ＰＷＭ信号の周期とデューティ比のタイミングを生成するために、それぞれに加算器、比較器およびデータバッファを設けることが必要となり、構成回路が大規模となり、ひいては消費電力ならびに製造コストの増大を招くという欠点がある。
【０００７】
また、第２点として、比較器に入力されるデータバッファの出力信号の値とカウント出力信号の値の更新時期が、ＰＷＭ信号の周期とデューティ比に対応するそれぞれの一致タイミングの時期と同一であるために、ＣＰＵによる周期とデューティ比の設定値の書換え処理結果が、即時にＰＷＭ信号出力の周期値とデューティ比の値に対して反映されないという欠点がある。
【０００８】
本願発明の目的は、上記の欠点を解決して、回路規模を抑制して消費電力を低減するとともに、ＣＰＵによる制御機能を改善するＰＷＭ信号生成回路を提供することにある。
【０００９】
【課題を解決するための手段】
第１の発明のＰＷＭ信号生成回路は、ＰＷＭ信号の周期ならびにデューティを任意に設定することのできるＰＷＭ信号生成回路において、予め前記ＰＷＭ信号の周期値ならびにデューティ値を指定する周期値／デューティ値指定手段と、前記周期値／デューティ値指定手段により指定される周期値およびデューティ値が設定保持される周期値／デューティ値保持手段と、前記周期値／デューティ値保持手段より出力される周期値およびデューティ値の入力を受けて、タイミング制御信号により制御されて、当該周期値またはデューティ値の内の何れか一方のデータ値を選択して出力するデータ値選択手段と、前記データ値選択手段より出力される前記周期値またはデューティ値の内の何れか一方のデータ値と、基準データ信号のデータ値とを加算して出力する加算回路と、前記加算回路より出力される加算出力信号のデータ値を入力し、第１のタイミング信号を介して前記基準データ信号を出力するデータバッファと、前記加算回路より出力される加算出力信号のデータ値と、基準クロック信号の分周クロック信号のカウント値とを比較照合し、両データ値が一致した場合に一致信号を出力するデータ値比較手段と、前記分周クロック信号および前記一致信号の入力を受けて、前記タイミング制御信号、前記第１のタイミング信号および第２のタイミング信号を出力するタイミング信号生成手段と、前記第１および第２のタイミング信号の入力を受けて、所望のＰＷＭ信号を生成して出力するＰＷＭ信号出力手段と、を少なくとも備えて構成されることを特徴としている。
【００１０】
また、第２の発明のＰＷＭ信号生成回路は、ＰＷＭ信号の周期ならびにデューティを任意に設定することのできるＰＷＭ信号生成回路において、予め前記ＰＷＭ信号の周期値ならびにデューティ値を指定する周期値／デューティ値指定手段と、前記周期値／デューティ値指定手段により指定される周期値およびデューティ値が設定保持される周期値／デューティ値保持手段と、前記周期値／デューティ値保持手段より出力される周期値およびデューティ値の入力を受けて、タイミング制御信号により制御されて、当該周期値またはデューティ値の内の何れか一方のデータ値を選択して出力するデータ値選択手段と、前記データ値選択手段より出力される前記周期値またはデューティ値の内の何れか一方のデータ値と、基準データ信号のデータ値とを加算して出力する加算回路と、前記加算回路より出力される加算出力信号のデータ値を入力し、第１のタイミング信号を介して前記基準データ信号を出力するデータバッファと、前記加算回路より出力される加算出力信号のデータ値と、基準クロック信号の分周クロック信号のカウント値とを比較照合し、両データ値が一致した場合に一致信号を出力するデータ値比較手段と、前記分周クロック信号および前記一致信号の入力を受けて、前記タイミング制御信号、前記第１のタイミング信号および第２のタイミング信号を出力するタイミング信号生成手段と、前記一致信号と前記タイミング制御信号を入力して論理処理を行い、前記周期値／デューティ値指定手段により指定されるＰＷＭ信号の周期値およびデューティ値の書換えタイミングと、前記周期値／デューティ値保持手段における周期値およびデューティ値の更新タイミングとの競合を防止するように機能する制御信号を生成して出力する競合タイミング防止手段と、前記第１および第２のタイミング信号の入力を受けて、所望のＰＷＭ信号を生成して出力するＰＷＭ信号出力手段と、を少なくとも備えて構成されることを特徴としている。
【００１１】
なお、前記第１および第２の発明において、前記周期値／デューティ値指定手段を、インタフェース手段を介して、前記周期値／デューティ値保持手段に接続されるＣＰＵにより形成し、前記周期値／デューティ値保持手段を、前記周期値／デューティ値指定手段と前記データ値選択手段との間に並列接続される周期値設定レジスタとデューティ値設定レジスタにより形成し、前記タイミング信号生成手段を、前記一致信号と前記分周クロック信号の論理積をとり、第３のタイミング信号として出力する第１のＡＮＤ回路と、前記タイミング制御信号と前記第１のタイミング信号の論理和をとって出力するＥＸＯＲ回路と、前記基準クロック信号と前記ＥＸＯＲ回路の論理和出力とを入力して前記タイミング制御信号として出力するフリップフロップと、前記タイミング制御信号と前記第３のタイミング信号の論理積をとり、前記第１のタイミング信号として出力する第２のＡＮＤ回路と、前記タイミング制御信号の反転入力と前記第３のタイミング信号の論理積をとり、前記第２のタイミング信号として出力する第３のＡＮＤ回路とを備えて構成し、前記ＰＷＭ信号出力手段を、セット入力端に前記第１のタイミング信号を入力し、リセット端に前記第２のタイミング信号を入力して、所望のＰＷＭ信号を出力するセット／リセット型のフリップフロップにより形成するようにしもよい。
【００１２】
また、前記第２の発明において、前記競合タイミング防止手段は、前記一致信号と前記タイミング制御信号の論理積をとり、前記制御信号に含まれる第１の制御信号として出力する第３のＡＮＤ回路と、前記一致信号と前記タイミング制御信号の反転出力との論理積をとり、前記制御信号に含まれる第２の制御信号として出力する第４のＡＮＤ回路と、を備えて構成してもよい。
【００１３】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。
【００１４】
図１は本発明の第１の実施形態を示すブロック図である。図１に示されるように、本実施形態は、基準クロック信号１０１の周波数を分周する分周回路２と、分周回路２より出力される分周クロック信号１０２をカウントアップするフリーランニングのカウンタ１と、ＰＷＭ信号の周期値およびデューティ値を指定するＣＰＵ１２と、ＣＰＵ１２に対するインタフェース機能を有するＩ／Ｆブロック１１と、Ｉ／Ｆブロック１１を介して、ＣＰＵ１２により、それぞれＰＷＭ信号の周期値およびデューティ値が設定される周期値設定レジスタ９およびデューティ値設定レジスタ１０と、ＥＸＯＲ回路１３、フリップフロップ１４、ＡＮＤ回路１５、１６および１７を含むタイミング信号生成回路６と、タイミング信号生成回路６より出力されるタイミング制御信号１０９を介して、入力されるＰＷＭ信号の周期およびデューティのデータ値の内の何れかを選択して出力するデータセレクタ７と、ＰＷＭ信号の周期およびデューティのタイミング発生時期を規定する値を交互に算出する加算回路４と、加算回路４の加算出力信号１０５の入力を受けて、タイミング信号生成回路６より出力されるタイミング信号（１）１０８を介して基準データ信号１０４を出力するデータバッファ５と、加算回路４の加算出力信号１０５とカウント出力信号１０３とを比較照合して、一致信号１０６を出力する比較回路３と、ＰＷＭ信号１１０を出力するセット／リセット型のフリップフロップ８とを備えて構成される。また、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、（ｉ）および（ｊ）は、本実施形態における各部の信号を示す動作タイミング図である。以下、図１および図２を参照して、本実施形態の動作について説明する。
【００１５】
図１において、ＣＰＵ１２の指定により、従来例の場合と同様に、Ｉ／Ｆブロック１１を介して、ＰＷＭ信号の周期値が周期値設定レジスタ９に設定され、またデューティ値がデューティ値設定レジスタ１０に設定される。そして、これらの周期値設定レジスタ９およびデューティ値設定レジスタ１０より出力される周期値およびデューティ値は、共にデータセレクタ７に入力され、タイミング信号生成回路６より出力されるタイミング制御信号１０９（図２（ｉ）参照）により制御されて、何れか一方のデータ値が選択されて加算回路４に出力される。なお、加算回路４は、ＰＷＭ信号の周期およびデューティに対応するタイミング発生の時期を規定する値を算出するために、両データ信号に対して共用される加算回路であり、前記タイミング制御信号１０９によるデータ選択制御作用を介して、データセレクタ７より出力される周期またはデューティのデータ値が、交互に加算回路４に入力されて、データバッファ５の出力信号１０４（図２（ｄ）参照）と加算される。
【００１６】
また、一方において、分周回路２に入力される基準クロック信号１０１（図２（ａ）参照）は、当該分周回路２においてその周波数が２分周され、分周クロック信号１０２（図２（ｂ）参照）が出力されて、カウンタ１に入力されてカウントアップされる。また、この分周クロック信号１０２は、タイミング信号生成回路６に含まれるＡＮＤ回路１５の一方の入力端に対しても入力されており、カウンタ１においてカウントアップされて出力されるカウント出力信号１０３（図２（ｃ）参照）は、比較回路３に入力される。比較回路３においては、加算回路４の加算出力信号１０５（図２（ｅ）参照）と、上述のカウント出力信号１０３の入力を受けて両信号が比較照合され、これらの両信号が一致する場合には一致信号１０６（図５（ｆ）参照）が出力されてＡＮＤ回路１５のもう一方の入力端に入力される。なお、この加算出力信号１０５が出力される動作過程においては、データバッファ５においては、加算回路４における、ＰＷＭ信号の周期またはデューティの何れか一方のデータ値と、タイミング信号（１）１０８を介して、当該データバッファ５より所定のタイミングで出力される基準データ信号１０４との加算演算による加算出力信号１０５の帰還入力を受けており、これにより、加算回路４においては、ＰＷＭ信号の周期またはデューティの、それぞれのタイミング発生時期を規定する値が交互に算出され、加算出力信号１０５として出力されて比較回路３に入力されている。
【００１７】
上記の動作において、ＰＷＭ信号の周期値とデューティ値とを交互に選択して、それぞれのタイミングを規定する手順について敷延すると、以下のとうりである。図１において、タイミング信号生成回路６より出力されるタイミング制御信号１０９は、図２（ｉ）に示されるように、本実施形態においては、交互に“Ｈ”レベルと“Ｌ”レベルに転移する信号として形成されており、このタイミング制御信号１０９の入力を受けて、データセレクタ７においては、周期値設定レジスタ９とデューティ値設定レジスタ１０より入力されるＰＷＭ信号の周期とデューティのデータ値が、タイミング制御信号１０９が“Ｈ”レベルの時には、周期のデータ値が選択され、“Ｌ”レベルの時には、デューティのデータ値が選択されて加算回路４に入力される。図２（ｈ）および図２（ｉ）より明らかなように、データバッファ５に入力されるタイミング信号（１）１０８は、当該タイミング制御信号１０９に同期しており、データバッファ５および加算回路４を介して、当該加算回路４より出力される加算出力信号１０５は、タイミング制御信号１０９の周期で、交互に、ＰＷＭ信号の周期またはデューティのタイミングを規定する信号として比較回路３に入力される。このことは、本発明の特徴とする事項であり、このことにより、従来例に対比して、加算回路、データバッファおよび比較回路等を含む回路規模が縮小化され、且つ消費電力の低減を図ることが可能となるとともに、ＣＰＵ１２による周期とデューティの設定値の書換え処理結果を、即時にＰＷＭ信号出力に対して反映させることができるようになる。
【００１８】
比較回路３においては、加算回路４より出力される加算出力信号１０５と、カウント出力信号１０３の両信号のデータ値が比較照合され、これらのデータ値が一致した場合には一致信号１０６が出力されてＡＮＤ回路１５に入力される。ＡＮＤ回路１５においては、当該一致信号１０６と分周クロック信号１０２の論理積がとられており、その論理積出力は、タイミング信号（０）１０７（図２（ｇ）参照）として所定のタイミングで出力され、ＥＸＯＲ回路１３、ＡＮＤ回路１６および１７の一方の入力端に入力される。ＥＸＯＲ回路１３に対しては、もう一方の入力端に、上述のタイミング制御信号１０９が帰還入力されており、その論理和出力は、フリップフロップ１４のＤ端子に入力される。フリップフロップ１４のＣ端子には、基準クロック信号１０１が入力されており、これにより、当該フリップフロップ１４からは当該タイミング制御信号１０９が生成出力され、前述のように、データセレクタ７に送られるとともに、ＥＸＯＲ回路１３に帰還入力され、またＡＮＤ回路１６および１７の一方の入力端に入力される。ＡＮＤ回路１６においては、当該タイミング制御信号１０９と、ＡＮＤ回路１５より出力されるタイミング信号（０）１０７の論理積がとられ、その論理積出力は、タイミング信号（１）１０８として出力されて、データバッファ５およびステップ／リセット型のフリップフロップ８のＳ端子に入力される。また、ＡＮＤ回路１７においては、タイミング制御信号１０９の反転入力と、ＡＮＤ回路１５より出力されるタイミング信号（０）１０７の論理積がとられ、その論理積出力は、ステップ／リセット型のフリップフロップ８のＲ端子に入力される。このフリップフロップ８においては、これらのＡＮＤ回路１６より出力されるタイミング信号（１）１０８とＡＮＤ回路１７の論理積出力の入力を受けて、所望のＰＷＭ信号１１０（図２（ｊ）参照）が生成出力される。図２（ｈ）のタイミング信号（１）１０８と、図２（ｉ）のタイミング制御信号１０９と、図２（ｊ）に示されるＰＷＭ信号１１０の動作タイミング図よりも明らかなように、ＰＷＭ信号１１０の周期ＴP は、タイミング信号（１）１０８の立ち下がりのタイミングの時間間隔により規定され、ＰＷＭ信号１１０のパルス幅ＴW は、タイミング信号（１）１０８の立ち下がりに対応するタイミング信号（０）１０７の立下がりのタイミングと、当該タイミング信号（０）１０７の次の立下がりのタイミングの時間間隔により規定される。即ち、出力されるＰＷＭ信号１１０の周期およびデューティ比は、それぞれＴP およびＴW ／ＴP として規定されて生成出力される。
【００１９】
次に、本発明の第２の実施形態について説明する。図３は、本実施形態を示すブロック図であり、基準クロック信号１０１の周波数を分周する分周回路２と、分周回路２より出力される分周クロック信号１０２をカウントアップするフリーランニングのカウンタ１と、ＰＷＭ信号の周期およびデューティ比を指定するＣＰＵ１２と、ＣＰＵ１２に対するインタフェース機能を有するＩ／Ｆブロック１１と、Ｉ／Ｆブロック１１を介して、ＣＰＵ１２により、それぞれＰＷＭ信号の周期値およびデューティ値が設定される周期値設定レジスタ９およびデューティ値設定レジスタ１０と、ＥＸＯＲ回路１３、フリップフロップ１４、ＡＮＤ回路１５、１６および１７を含むタイミング信号生成回路６と、タイミング信号生成回路６より出力されるタイミング制御信号１０９を介して、入力されるＰＷＭ信号の周期値およびデューティ値のデータ信号の内の何れかを選択して出力するデータセレクタ７と、ＰＷＭ信号の周期およびデューティのタイミング発生時期を規定する値を交互に算出する加算回路４と、加算回路４の加算出力信号１０５の入力を受けて、タイミング信号生成回路６より出力されるタイミング信号（１）１０８を介して基準データ信号１０４を出力するデータバッファ５と、加算回路４の加算出力信号１０５のデータ値とカウント出力信号１０３のデータ値とを比較照合して、一致信号１０６を出力する比較回路３と、一致信号１０６とタイミング制御信号１０９の論理積を出力するＡＮＤ回路１８および１９と、ＰＷＭ信号１１０を出力するセット／リセット型のフリップフロップ８とを備えて構成される。図１との対比により明らかなように、本実施形態の第１の実施形態との相違点は、新たにＡＮＤ回路１８および１９が付加されて、これらのＡＮＤ回路の出力が、Ｉ／Ｆブロック１１に帰還入力されていることである。
【００２０】
本実施形態においては、上述のように、ＡＮＤ回路１８による一致信号１０６とタイミング制御信号１０９の論理積出力と、ＡＮＤ回路１９による一致信号１０６の反転入力とタイミング制御信号１０９の論理積出力が、Ｉ／Ｆブロック１１に帰還入力されており、これにより、ＣＰＵ１２からの周期およびデューティの書換えタイミングと、周期設定レジスタ９およびデューティ設定レジスタ１０の更新タイミングとの競合が有効に回避される。従って、本実施形態においては、前記第１の実施形態と同様の効果が得られるとともに、更に加えて、上記の書換えタイミングと更新タイミングとの競合を避けることができるために、ＰＷＭ信号の出力中において、ＣＰＵ１２から、当該ＰＷＭ信号の周期またはデューティの変更を行うことが必要となる場合において、特に有効になるという利点がある。
【００２１】
【発明の効果】
以上説明したように、本発明は、ＰＷＭ信号の周期とデューティ比のタイミングを生成するための加算器、比較器およびデータバッファ等を、タイミング信号生成回路より出力されるタイミンク制御信号の制御作用を介して、前記周期とデューティ比とに対応して共通化することが可能となり、これにより回路規模を削減することができるとともに、ひいては消費電力ならびに製造コストの低減を図ることができるという効果がある。
【００２２】
また、比較器に入力されるデータバッファの出力信号のデータ値とカウント出力信号のデータ値の更新時期に対応して、前記タイミング制御信号を介して、ＣＰＵによる周期とデューティ比の設定値の書換え処理結果を、即時にＰＷＭ信号出力の周期値とデューティ比の値に対して反映させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】第１の実施形態における動作タイミング図である。
【図３】本発明の第２の実施形態を示すブロック図である。
【図４】従来例を示すブロック図である。
【図５】従来例における動作タイミング図である。
【符号の説明】
１、２０    カウンタ
２、２１    分周回路
３    比較回路
４    加算回路
５、２４、２５    データバッファ
６    タイミング制御回路
７    データセレクタ
８、１４、３４〜３６    フリップフロップ
９、２８    周期値設定レジスタ
１０、２９    デューティ値設定レジスタ
１１、３０    Ｉ／Ｆブロック
１２、３１    ＣＰＵ
１３    ＥＸＯＲ回路
１５〜１９、３２、３３    ＡＮＤ回路
２２、２３    比較器
２６、２７    加算器
【図１】
0003578614.tif 000002
【図２】
0003578614.tif 000003
【図３】
0003578614.tif 000004
【図４】
0003578614.tif 000005
【図５】
0003578614.tif 000006