(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して擬似ランダム信号の各ビットデータを順番にシフトさせる直列接続された（ｎ−１）個（ｎは３以上の正整数）のレジスタ (F2〜Fn) と、
この（ｎ−１）個のレジスタの各出力信号の中から、外部指定された（2n−１）又は（２m−１）の擬似ランダム信号周期（ｍはｎ未満の正整数）に対応する複数の出力信号を選択する複数のセレクタ(3a,3b) と、
前記クロック信号に同期して前記複数のセレクタの各出力信号を取込んで出力する複数の遅延補償レジスタ(F1a,F1b) と、
この複数の遅延補償レジスタの各出力信号の排他的論理和を前記直列接続された各レジスタの先頭レジスタへ帰還信号として帰還させる排他的論理和ゲート(4) とを備え、
前記複数の遅延補償レジスタを１段のレジスタとし、この１段の遅延補償レジスタと（ｎ−１）個又は（ｍ−１）個のレジスタとを併せてｎ段又はｍ段の擬似ランダム信号を発生することを特徴とする擬似ランダム信号発生装置。
【請求項２】
クロック信号に同期して擬似ランダム信号の各ビットデータを順番にシフトさせる直列接続された（ｎ−１）個（ｎは３以上の正整数）のレジスタ (F2〜Fn) と、
この（ｎ−１）個のレジスタの各出力信号の中から、外部指定された（2n−１）又は（２m−１）の擬似ランダム信号周期（ｍはｎ未満の正整数）に対応する複数の出力信号を選択する複数のセレクタ(3a,3b) と、
前記クロック信号に同期して前記複数のセレクタの各出力信号を取込んで出力する複数の遅延補償レジスタ(F1a,F1b) と、
この複数の遅延補償レジスタの各出力信号の排他的論理和を前記直列接続された各レジスタの先頭レジスタへ帰還信号として帰還させる排他的論理和ゲート(4) と、
前記複数の出力信号が出力された（ｎ−１）個のレジスタのうちの最上流側レジスタから前記先頭レジスタまでの任意のレジスタに対する信号入力路に介挿され、外部切換信号に応動して、このレジスタに入力する信号を前記帰還信号から外部同期信号へ切換える信号切換回路(5) とを備え、
前記複数の遅延補償レジスタを１段のレジスタとし、この１段の遅延補償レジスタと（ｎ−１）個又は（ｍ−１）個のレジスタとを併せてｎ段又はｍ段の擬似ランダム信号を発生することを特徴とする擬似ランダム信号発生装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＭ系列（最大長周期系列）の擬似ランダム信号を発生する擬似ランダム信号発生装置に係わり、特に高い周波数の擬似ランダム信号を出力する擬似ランダム信号発生装置に関する。
【０００２】
【従来の技術】
デジタル伝送システム系で発生する符号誤りの有無を試験する場合においては、試験信号として、一般にＭ系列（最大長周期系列）の擬似ランダム信号（ＰＮ信号：Ｐｓｅｕｄｏ  ｒａｎｄｏｍ  Ｎｏｉｓｅ  ｓｉｇｎａｌ）を用いる。
【０００３】
（２ｎ  −１）の符号周期ＴＢ  を有するＭ系列の擬似ランダム信号を出力する擬似ランダム信号発生装置は、図６（ａ）〜（ｄ）に示すよう、直列接続されたｎ個のレジスタ１と、最終段のレジスタ１の出力信号とレジスタ段数ｎによって定まる中間に位置する１個以上のレジスタ１の出力信号との排他的論理和を帰還信号として先頭のレジスタ１へ帰還させる排他的論理和ゲート２とで構成されている。
【０００４】
国際電信電話諮問委員会（ＣＣＩＴＴ）の勧告Ｏ．１５１，Ｏ．１５２によれば、符号通信回線又はそれに用いられる装置の試験には、符号速度により、異なる符号周期ＴB を有する擬似ランダム信号を用いなければならないと定められている。
【０００５】
一方、擬似ランダム信号を用いて符号誤りを検出する装置（誤り検出装置）においては、外部から入力される被測定符号と符号比較を行うための外部同期した擬似ランダム信号が必要となる。
【０００６】
したがって、誤り検出装置においては、擬似ランダム信号を用いて測定対象符号通信回線又はそれに用いられる装置に対する試験を行うために、異なる符号同期ＴＢ  を有した複数種類の擬似ランダム信号が外部被測定符号に同期可能なことが必要となる。
【０００７】
擬似ランダム信号の符号周期ＴＢ  を変更できる擬似ランダム信号発生装置は例えば図７に示すように構成されている。なお、図７に示す擬似ランダム信号発生装置は、説明を簡単にするために、Ｘ７  ＋Ｘ６  ＋１＝０の生成多項式を有する、（２７  −１）＝１２７の符号周期ＴＢ７、又はＸ９  ＋Ｘ５  ＋１＝０の生成多項式を有する、（２９  −１）＝５１１の符号周期ＴＢ９の２種類の符号周期ＴＢ  を選択可能に構成されている。
【０００８】
フリップフロップからなる多数のレジスタＦ１，Ｆ２，…，Ｆｎ，…が直列接続されている。各レジスタＦ１，Ｆ２，…にはクロック信号ＣＫが印加されている。符号周期ＴＢ７に対応する７番目のレジスタＦ７の出力信号ａ７  と、符号周期ＴＢ９に対応する９番目のレジスタＦ９の出力信号ａ９  とが一方のセレクタ３ａへ入力されている。また、符号周期ＴＢ７に対応する６番目のレジスタＦ６の出力信号ｂ６  と、符号周期ＴＢ９に対応する５番目のレジスタＦ５の出力信号ｂ５ とが他方のセレクタ３ｂへ入力されている。
【０００９】
各セレクタ３ａ，３ｂは外部から符号周期ＴＢ７を指定する選択信号ＳＥが入力すると、該当符号周期ＴＢ７に対応する各出力信号ａ７  ，ｂ６ を選択して次の排他的論理和ゲート４へ送出する。また、各セレクタ３ａ，３ｂは外部から符号周期ＴＢ９を指定する選択信号ＳＥが入力すると、該当符号周期ＴＢ９に対応する各出力信号ａ９  ，ｂ５ を選択して排他的論理和ゲート４へ送出する。
【００１０】
排他的論理和ゲート４は入力された一対の出力信号の排他的論理和を算出して帰還信号ｃとして信号切換回路５の一方の入力端子へ送出する。この信号選択回路５の他方の入力端子には外部同期信号ｄが入力されている。信号選択回路５は、通常状態においては、帰還信号ｃを選択して、先頭のレジスタＦ１へ送出するが、外部切換信号ＣＨが入力されると、帰還信号ｃに代えて外部同期信号ｄを先頭のレジスタＦ１へ送出する。
【００１１】
信号選択回路５からレジスタＦ１へ送出される信号ｃ，ｄが出力端子６から擬似ランダム信号ｅとして出力される。
【００１２】
このような構成の擬似ランダム信号発生装置において、セレクタ３ａ，３ｂに符号周期ＴＢ７を指定する選択信号ＳＥを送出すると、出力信号ａ７  ，ｂ６  が選択されて、出力端子６から（２７  −１）の符号周期ＴＢ７を有する擬似ランダム信号ｅが出力される。
【００１３】
そして、出力される擬似ランダム信号ｅを外部の同一符号周期ＴＢ７を有する擬似ランダム信号と同期させる場合には、この外部の擬似ランダム信号を外部同期信号ｄとして信号切換回路５へ印加して、外部切換信号ＣＨを印加すると、帰還信号ｃの代りに、外部同期信号ｄが先頭のレジスタＦ１へ印加される。そして、出力端子６から出力される擬似ランダム信号ｅと前記外部の擬似ランダム信号の同期がとれた時点で、外部切換信号ＣＨを解除すればよい。
【００１４】
【発明が解決しようとする課題】
しかしながら上述した擬似ランダム信号発生装置においてもまだ改良すべき次のような課題があった。
【００１５】
前述したように、擬似ランダム信号をデジタル伝送システムに対する試験信号として使用する場合、この擬似ランダム信号の周波数は、当然通常の稼働状態における試験対象装置に対して入出力される各種デジタル信号の周波数以上である必要がある。
【００１６】
近年、デジタル通信システムにおいては、通信回線を伝送される信号が多重化され、各データ信号の周波数が飛躍的に高くなっている。擬似ランダム信号ｅの周波数ｆ０  はクロック信号ＣＫの周波数で定まるので、擬似ランダム信号ｅの周波数ｆ０  を上昇させるにはクロック信号ＣＫの周期Ｔ０  を短く設定する必要がある。
【００１７】
図８は、クロック信号ＣＫの周期Ｔ０  （＝１／ｆ０  ）で、符号周期ＴＢ  をＴＢ９に選択した場合における、各部の動作を示すタイムチャートである。
【００１８】
各レジスタＦ１〜Ｆ９は、クロック信号ＣＫのクロックの立上りで入力端子に印加されているビットデータＤＮ−１  を読取り、クロック信号ＣＫのクロックの立上り時刻からＴＦＦ遅れてこのビットデータＤＮ−１  を出力する。
【００１９】
同様に、セレクタ３ａ，３ｂは、クロックの立上り時刻からＴＦＦ遅れた各レジスタＦ９，Ｆ５からの出力信号ａ９  ，ｂ５  からさらにＴＳＥＬ１遅れて、この出力信号ａ９  ，ｂ５  を排他的論理和ゲート４へ送出する。さらに、排他的論理和ゲート４はセレクタ３ａ，３ｂの出力タイミングからＴＥＸ遅れて帰還信号ｃを次の信号切換回路５へ送出する。
【００２０】
そして、信号切換回路５は排他的論理和ゲート４からの帰還信号ｃの出力タイミングからさらにＴＳＥＬ２遅れてこの帰還信号ｃを先頭のレジスタＦ１へ印加する。
【００２１】
このように、レジスタＦ９，Ｆ５の各出力信号ａ９  ．ｂ５  は、最終的に先頭レジスタＦ１の入力端子へ印加されるまでに、セレクタ３ａ，３ｂでＴＳＥＬ１、排他的論理和ゲート４でＴＥＸ、信号切換回路５でＴＳＥＬ２、それぞれ遅延される。そして、先頭レジスタＦ１の入力端子に印加される帰還信号ｃの各ビットデータＤは、クロック信号ＣＫの立上がり時刻から各レジスタＦ９，Ｆ５自体における遅延時間ＴＦＦを加算した合計（ＴＦＦ＋ＴＳＥＬ１＋ＴＥＸ＋ＴＳＥＬ２）＝ＴＤ  だけ遅れる。
【００２２】
レジスタＦ１〜Ｆｎがクロックの立上がりに同期して入力端子に印加されているビットデータＤを正確に取込むためには、少なくともセットアップ時間ＴＳＥＴ  が必要である。
【００２３】
したがって、次のクロックの立上がり時刻よりセットアップ時間ＴＳＥＴ  だけ手前の時刻には、前記帰還信号ｃにおける先頭レジスタＦ１に読込ませるビットデータＤが到着している必要がある。したがって、クロック信号ＣＫの周期Ｔ０  から前述した合計遅延時間ＴＤ  とセットフップ時間ＴＳＥＴ  とを減算した値が余裕時間ΔＴとなる（ΔＴ＝Ｔ０  −ＴＤ  −ＴＳＥＴ  ）。
【００２４】
この余裕時間ΔＴが負値になると、先頭レジスタＦ１は正規のビットデータＤを読取れなくて、誤動作となる。
【００２５】
これは、合計遅延時間ＴＤ  にセットアップ時間ＴＳＥＴ  を加算した時間（ＴＤ  ＋ＴＳＥＴ  ）以下にクロック信号ＣＫの周期Ｔ０  を短縮できないことを示し、出力される擬似ランダム信号ｅの周波数ｆ０  を１／（ＴＤ  ＋ＴＳＥＴ  ）以上高く設定できないことを意味する。
【００２６】
本発明はこのような事情に鑑みてなされたものであり、直列接続された複数のレジスタの後段近傍レジスタから先頭近傍レジスタへの信号帰還路に介挿された排他的論理和ゲートを含む各回路素子に起因する各遅延を複数のレジスタに分散させることによって、特定のレジスタ相互間に大きな遅延が印加されるとを防止でき、クロック信号の周期を短縮することによって、擬似ランダム信号の周波数を大幅に上昇できる擬似ランダム信号発生装置を提供することを目的とする。
【００２７】
【課題を解決するための手段】
上記課題を解消するために本発明の擬似ランダム信号発生装置は、クロック信号に同期して擬似ランダム信号の各ビットデータを順番にシフトさせる直列接続された（ｎ−１）個（ｎは３以上の正整数）のレジスタと、この（ｎ−１）個のレジスタの各出力信号の中から、外部指定された（2n―１）又は（２m−１）の擬似ランダム信号周期（ｍはｎ未満の正整数）に対応する複数の出力信号を選択する複数のセレクタと、クロック信号に同期して複数のセレクタの各出力信号を取込んで出力する複数の遅延補償レジスタと、この複数の遅延補償レジスタの各出力信号の排他的論理和を直列接続された各レジスタの先頭レジスタへ帰還信号として帰還させる排他的論理和ゲートとを備え、複数の遅延補償レジスタを１段のレジスタとし、この１段の遅延補償レジスタと（ｎ−１）個又は（ｍ−１）個のレジスタとを併せてｎ段又はｍ段の擬似ランダム信号を発生する。
【００２９】
また、別の発明の擬似ランダム信号発生装置においては、クロック信号に同期して擬似ランダム信号の各ビットデータを順番にシフトさせる直列接続された（ｎ−１）個（ｎは３以上の正整数）のレジスタと、この（ｎ−１）個のレジスタの各出力信号の中から、外部指定された（2n−１）又は（２m−１）の擬似ランダム信号周期（ｍはｎ未満の正整数）に対応する複数の出力信号を選択する複数のセレクタと、クロック信号に同期して複数のセレクタの各出力信号を取込んで出力する複数の遅延補償レジスタと、この複数の遅延補償レジスタの各出力信号の排他的論理和を直列接続された各レジスタの先頭レジスタへ帰還信号として帰還させる排他的論理和ゲートと、複数の出力信号が出力された（ｎ−１）個のレジスタのうちの最上流側レジスタから先頭レジスタまでの任意のレジスタに対する信号入力路に介挿され、外部切換信号に応動して、このレジスタに入力する信号を帰還信号から外部同期信号へ切換える信号切換回路とを備え、複数の遅延補償レジスタを１段のレジスタとし、この１段の遅延補償レジスタと（ｎ−１）個又は（ｍ−１）個のレジスタとを併せてｎ段又はｍ段の擬似ランダム信号を発生する。
【００３０】
【作用】
このように構成された擬似ランダム信号発生装置によれば、直列接続された複数のレジスタの各出力信号のなかの複数の出力信号を選択するセレクタから出力される複数の出力信号と排他的論理和ゲートとの間にそれぞれ遅延補償レジスタが介挿されている。この遅延補償レジスタに印加される出力信号のクロックの立上り時刻からの遅延量は出力信号を出力したレジスタ自体の遅延時間にセレクタの遅延時間を加算した時間のみである。この遅延時間は前述した従来装置に比較して短いので、たとえより高い周波数であっても、この遅延補償レジスタは前記セレクタの出力信号のビットデータを正確に取込むことができる。そして、遅延補償レジスタは、次のクロックの立上りに同期して、ビットデータを出力して、次の排他的論理和ゲートへ印加する。
【００３１】
したがって、排他的論理和ゲートから出力される帰還信号のビットデータは、先の遅延補償レジスタにて１クロック周期分遅らされるが、クロックの立上り時刻からの遅延量は、遅延補償レジスタ自体の遅延時間に排他的論理和ゲートの遅延時間を加算した時間のみである。この遅延時間は前述した従来装置に比較して短いので、たとえより高い周波数であっても、先頭レジスタは帰還信号のビットデータを正確に取込むことができる。
【００３２】
このように、セレクタ及び排他的論理和ゲートにて発生する各遅延量を遅延補償レジスタ及び先頭レジスタに分散させて吸収させているので、特定のレジスタ相互間に遅延量が集中することはない。よって、クロック信号の周期を短縮でき、ひいては、擬似ランダム信号の周波数を上昇できる。
【００３３】
なお、結果的に遅延補償レジスタもクロック信号に同期して擬似ランダム信号の各ビットデータをシフトさせる機能を有するので、符号周期を設定するに際してこの遅延補償レジスタも１個のレジスタとしてレジスタ段数ｎに加える。
【００３４】
また、別の発明においては、出力される擬似ランダム信号を外部から入力された外部同期信号に同期させる場合に用いる信号切換回路を先頭レジスタ以降のレジスタ相互間に介挿している。したがって、この信号切換回路の遅延量は次段のレジスタにて吸収される。
【００３５】
したがって、先頭レジスタには排他的論理和ゲートの遅延量しか印加されないので、排他的論理和ゲート及び信号切換回路の各遅延量が別々のレジスタに分散される。
【００３６】
さらに、セレクタと信号切換回路とが組込まれているので、セレクタと排他的論理和ゲートとの間に遅延補償レジスタを挿入すると共に、信号切換回路を先頭レジスタから帰還信号を生成するための出力信号が取出されるレジスタまでの任意のレジスタの信号入力路に介挿されている。
【００３７】
したがって、セレクタの遅延量は遅延補償レジスタで吸収され、排他的論理和ゲートおよび信号切換回路の遅延量は別のレジスタで吸収される。
【００３８】
【実施例】
以下本発明の一実施例を図面を用いて説明する。
【００３９】
図１は実施例の擬似ランダム信号発生装置の概略構成を示すブロック図である。図７に示す従来の擬似ランダム信号発生装置と同一部分には同一符号が付してある。したがって、重複する部分の詳細説明は省略されている。
【００４０】
なお、図７の擬似ランダム信号発生装置と同様に、説明を簡単にするために、実施例装置は、（２７  −１）＝１２７の符号周期ＴＢ７、（この場合、ｍ＝７）、又は（２９  −１）＝５１１の符号周期ＴＢ９、（この場合、ｎ＝９）の２種類の符号周期ＴＢ  を選択信号ＳＥにて選択可能に構成されている。
【００４１】
符号周期ＴＢ７に対応するレジスタＦ７の出力信号ａ７  と、符号周期ＴＢ９に対応するレジスタＦ９の出力信号ａ９  とが一方のセレクタ３ａへ入力され、符号周期ＴＢ７に対応するレジスタＦ６の出力信号ｂ６  と、符号周期ＴＢ９に対応するレジスタＦ５の出力信号ａ５  とが他方のセレクタ３ｂへ入力されている。
【００４２】
そして、選択信号ＳＥによって、出力信号ａ７  ，ｂ６  又は出力信号ａ９  ，ｂ５ が択一的に選択されてそれぞれフリップフロップからなる各レジスタＦ２，Ｆ３，…と同一構成の各遅延補償レジスタＦ１ａ，  Ｆ１ｂへ印加される。各遅延補償レジスタＦ１ａ，  Ｆ１ｂはクロック信号ＣＫのクロックが立上ると印加された信号のビットデータを取込んで出力する。すなわち、セレクタ３ａ，３ｂの各出力信号はこの各遅延補償レジスタＦ１ａ，Ｆ１ｂで１クロック周期Ｔ０  分だけ遅延される。
【００４３】
各遅延補償レジスタＦ１ａ，Ｆ１ｂの各出力信号は排他的論理和ゲート４で排他的論理和されて、帰還信号ｃとして先頭レジスタＦ２へ印加されると同時に、擬似ランダム信号ｅとして出力端子６へ送出される。
【００４４】
なお、遅延補償レジスタＦ１ａ，  Ｆ１ｂを出力信号ａ７  ，ａ９  ，ｂ５  ，ｂ６  の帰還路に介挿したので、閉ループを構成する全体のレジスタ数ｎを図７の従来装置のレジスタ数と一致させるため図７におけるレジスタＦ１を除去している。
【００４５】
このように構成された擬似ランダム発生装置においても、符号周期ＴＢ７を選択信号ＳＥで選択すると、レジスタＦ７，Ｆ６の各出力信号ａ７  ，ｂ６  が選択され、出力端子６から（２７  −１）の符号周期ＴＢ７を有する擬似ランダム信号ｅが出力される。また、同様に、符号周期ＴＢ９を選択すると、出力端子６から（２９  −１）の符号周期ＴＢ９を有する擬似ランダム信号ｅが出力さる。
【００４６】
図２は、図８と同様に、クロック信号ＣＫの周期Ｔ０  （＝１／ｆ０  ）で、符号周期ＴＢ  をＴＢ９に選択した場合における、各部の動作を示すタイムチャートである。
【００４７】
各レジスタＦ２〜Ｆ９は、クロック信号ＣＫの立上りで入力端子に印加されているビットデータＤＮ−１  を取込み、クロック信号ＣＫのクロックの立上り時刻からＴＦＦ遅れてこのビットデータＤＮ−１  を出力する。
【００４８】
同様に、セレクタ３ａ，３ｂは、クロックの立上り時刻からＴＦＦ遅れて立上がった各レジスタＦ９，Ｆ５からの出力信号ａ９  ，ｂ５  からさらにＴＳＥＬ１遅れて、この出力信号ａ９  ，ｂ５  を各遅延補償レジスタＦ１ａ，Ｆ１ｂへ送出する。その結果、各遅延補償レジスタＦ１ａ，Ｆ１ｂに印加される信号のビットデータＤＮ−１  はクロックの立上り時刻から（ＴＦＦ＋ＴＳＥＬ１）だけ遅延されている。そして、セットアップ時間ＴＳＥＴ  を除いた余裕時間ΔＴは（Ｔ０  −ＴＦＦ−ＴＳＥＬ１−ＴＳＥＴ  ）となる。
【００４９】
各遅延補償レジスタＦ１ａ，Ｆ１ｂは次のクロックの立上り時刻からＴＦＦ遅れて、取込んだビットデータＤＮ−１  を排他的論理和ゲート４へ出力する。排他的論理和ゲート４は、各遅延補償レジスタＦ１ａ，Ｆ１ｂの出力タイミングからＴＥＸ遅れて帰還信号ｃを先頭レジスタＦ２へ送出する。その結果、先頭レジスタＦ２に印加される帰還信号ｃのビットデータはクロックの立上り時刻から（ＴＦＦ＋ＴＥＸ）だけ遅延されている。したがって、セットアップ時間ＴＳＥＴ  を除いた余裕時間ΔＴは（Ｔ０  −ＴＦＦ−ＴＥＸ−ＴＳＥＴ  ）となる。
【００５０】
このように、各セレクタ３ａ，３ｂおよび排他的論理和ゲート４で発生する各遅延時間ＴＳＥＬ１，ＴＥＸは、それぞれ別々のレジスタで吸収される。したがって、余裕時間ΔＴがＴＥＸ又はＴＳＥＬ１だけ増加する。よって、それだけ最高動作周波数ｆ０ＭＡＸが高くなる。
【００５１】
図３は、参考例の擬似ランダム信号発生装置の概略構成を示すブロック図である。図７に示す従来装置と同一部分には同一符号が付してある。したがって、重複する部分の詳細説明は省略されている。
【００５２】
この参考例装置は９段のレジスタＦ１〜Ｆ９と１個の排他的論理和ゲート４と１個の信号切換回路５とで構成されている。したがって、出力端子６から出力される擬似ランダム信号ｅの符号周期ＴB は（２9 −１）＝５１１の１種類である。
【００５３】
そして、信号切換回路５が先頭レジスタＦ１と２番目のレジスタＦ２との間に介挿されている。信号切換回路５は、通常、先頭レジスタＦ１を経由した排他的論理和ゲート４からの帰還信号ｃを２番目のレジスタＦ２へそのまま印加する。しかし、信号切換回路５は、外部から外部切換信号ＣＨが印加されると、帰還信号ｃに代えて外部同期信号ｄを２番目のレジスタＦ２へ印加する。そして、出力される擬似ランダム信号ｅが外部同期信号ｄに同期した時点で外部切換信号ＣＨが解除されて、２番目のレジスタＦ２には先頭レジスタＦ１の出力信号（帰還信号ｃ）が印加される。
【００５４】
このように構成された擬似ランダム信号発生装置においては、出力信号ａ９  ，ｂ５  の帰還路に介挿された排他的論理和ゲート４で発生するＴＥＸの遅延量は先頭レジスタＦ１で吸収され、信号切換回路５で発生するＴＳＥＬ２の遅延量は２番目のレジスタＦ２で吸収される。したがって、特定のレジスタに遅延量が集中されることはないので、図１に示す実施例とほぼ同様の効果を得ることかが可能である。
【００５５】
なお、図３の参考例においては、信号切換回路５を先頭レジスタＦ１と２番目のレジスタＦ２との間に介挿したが、出力信号ｂ5 のレジスタＦ５から先頭レジスタＦ１までの間の任意のレジスタ相互間に介挿することができる。
【００５６】
図４は本発明の別の実施例の擬似ランダム信号発生装置の概略構成を示すブロック図である。図１の実施例および図３の参考例と同一部分には同一符号が付してある。したがって、重複する部分の詳細説明は省略されている。
【００５７】
この実施例装置においては、図１に示す実施例装置における先頭レジスタＦ２と２番目のレジスタＦ３との間に図３で説明した信号切換回路５が介挿されている。したがって、この擬似ランダム信号発生装置においては、出力端子６から出力される擬似ランダム信号ｅの符号周期ＴＢ  をセレクタ３ａ，３ｂに対する選択信号ＳＥで（２９  −１）又は（２７  −１）のいずれかに選択設定可能である。さらに、信号切換回路５へ外部切換信号ＣＨを印加することによって、出力される擬似ランダム信号ｅを外部の擬似ランダム信号に同期させることが可能である。
【００５８】
図５は、図２と同様に、クロック信号ＣＫの周期Ｔ０  （＝１／ｆ０  ）で、符号周期ＴＢ  を（２９  −１）に選択した場合における、各部の動作を示すタイムチャートである。
【００５９】
各レジスタＦ９，Ｆ５から各出力信号ａ９  ，ｂ５  が出力され、帰還信号ｃが先頭レジスタＦ２に印加されて、次のクロックの立上りでこの先頭レジスタＦ２から出力されるまでの各部の動作は図２と同じであるので、説明を省略する。
【００６０】
先頭レジスタＦ２は、クロック信号ＣＫのクロックの立上り時刻からＴＦＦ遅れてビットデータＤＮ−３  を信号切換回路５へ出力する。信号切換回路５は、クロックの立上り時刻からＴＦＦ遅れた先頭レジスタＦ２からの出力信号（帰還信号ｃ）からさらにＴＳＥＬ２遅れて、この出力信号を次の２番目レジスタＦ３へ送出する。その結果、２番目レジスタＦ３に印加される信号のビットデータはクロックの立上り時刻から（ＴＦＦ＋ＴＳＥＬ２）だけ遅延されている。よって、この２番目レジスタＦ３に対するセットアップ時間ＴＳＥＴ  を除いた余裕時間ΔＴは（Ｔ０  −ＴＦＦ−ＴＳＥＬ２−ＴＳＥＴ  ）となる。
【００６１】
このように構成された擬似ランダム信号発生装置によれば、レジスタＦ９，Ｆ５の出力信号ａ９  ，ｂ５  の帰還路に介挿されたセレクタ３ａ，３ｂで発生する遅延量ＴＳＥＬ１は各遅延補償レジスタＦ１ａ，Ｆ１ｂで吸収され、排他的論理和ゲート４で発生する遅延量ＴＥＸは先頭レジスタＦ２で吸収され、さらに信号切換回路５で発生する遅延量ＴＳＥＬ２は２番目のレジスタＦ３で吸収される。したがって、特定のレジスタ相互間に遅延量が集中されることはないので、図１に示す実施例とほぼ同様の効果を得ることが可能である。
【００６２】
次に、各回路素子における実際の遅延量を用いて従来装置および実施装置における余裕時間ΔＴ及び最高動作周波数ｆ０ＭＡＸを算出する。
【００６３】
一例として、Ｔ０  ＝１００ｎＳｅｃ  （ｆ０  ＝１／Ｔ０  ＝１０ＭＨｚ），ＴＦＦ＝２０ｎＳｅｃ，ＴＳＥＬ１＝２０ｎＳｅｃ，ＴＥＸ＝２０ｎＳｅｃ，ＴＳＥＬ２＝２０ｎＳｅｃ，ＴＳＥＴ  ＝２０ｎＳｅｃとすると、
図７に示す従来装置においては、余裕時間ΔＴは、
ΔＴ＝Ｔ０  −ＴＦＦ−ＴＳＥＬ１−ＴＥＸ−ＴＳＥＬ２−ＴＳＥＴ  ＝０ｎＳｅｃ
である。これは、クロック信号ＣＫの周期Ｔ０  をこれ以上小さくできないことを意味する。したがって、最高動作周波数ｆ０ＭＡＸは１０ＭＨｚとなる。
【００６４】
これに対して、例えば、図４に示す実施例装置においては、レジスタＦ９，Ｆ５と遅延補償レジスタＦ１ａ，Ｆ１ｂとの間の余裕時間ΔＴは、
ΔＴ＝Ｔ０  −ＴＦＦ−ＴＳＥＬ１−ＴＳＥＴ  ＝４０ｎＳｅｃ
であり、遅延補償レジスタＦ１ａ，Ｆ１ｂと先頭レジスタＦ２との間の余裕時間ΔＴは、
ΔＴ＝Ｔ０  −ＴＦＦ−ＴＥＸ−ＴＳＥＴ  ＝４０ｎＳｅｃ
であり、先頭レジスタＦ２と２番目のレジスタＦ３との間の余裕時間ΔＴは、
ΔＴ＝Ｔ０  −ＴＦＦ−ＴＳＥＬ２−ＴＳＥＴ  ＝４０ｎＳｅｃ
である。これによると、最小の余裕時間ΔＴでも４０ｎＳｅｃである。したがって、最小クロック信号周期Ｔ０ＭＩＮは、
Ｔ０ＭＩＮ＝１００−４０＝６０ｎＳｅｃ
となり、最高動作周波数ｆ０ＭＡＸは、
ｆ０ＭＡＸ＝１／Ｔ０ＭＩＮ＝１６．６ＭＨｚ
となる。したがって、従来装置に比較して、出力される擬似ランダム信号ｅの周波数を１．６倍以上高く設定可能となる。
【００６５】
なお、本発明は上述した各実施例に限定されるものではない。図４の実施例においては、信号切変回路５を先頭レジスタＦ２と２番目レジスタＦ３との間に介挿したが、例えば排他的論理和ゲート４と先頭レジスタＦ２との間に介挿することも可能である。この場合、先頭レジスタＦ２の遅延量の吸収負担が多少増加する。
【００６６】
さらに、実施例においては、擬似ランダム信号ｅの符号周期ＴＢ  は、２つの符号周期ＴＢ７，ＴＢ９から１個を選択したが、例えば、セレクタ３ａ，３ｂにおける選択すべき複数の出力信号を多数のレジスタからの出力信号から選択することによって、もっと多数の符号周期ＴＢ  のなかから１個を選択することも容易にできる。
【００６７】
また、実施例においては、擬似ランダム信号の符号周期ＴＢ  における生成多項式の項数が３の場合に限って説明したが、項数が４以上である擬似ランダム信号を生成する擬似ランダム信号発生装置の場合も、セレクタ３ａ，３ｂと遅延補償レジスタＦ１ａ，Ｆ１ｂが増加するのみであり、実施例装置とほぼ同様の作用，効果を有する。
【００６８】
さらに、実施例においては、各レジスタはクロック信号の立上りタイミングで動作するが、クロック信号の立下りタイミングで動作するレジスタを用いてもよいことは言うまでもない。
【００６９】
【発明の効果】
以上説明したように本発明の擬似ランダム信号発生装置によれば、直列接続された複数のレジスタの後段近傍レジスタから先頭近傍レジスタへの信号帰還路に遅延補償レジスタを介挿することによって、信号帰還路に介挿された排他的論理和ゲートを含む各回路素子に起因して生じる各遅延が複数のレジスタに分散され、特定のレジスタに大きな遅延量が印加されるとを防止でき、クロック信号の周期を短縮することによって、擬似ランダム信号の周波数を大幅に上昇できる。
【００７０】
また、外部同期信号を印加するための信号切換回路を直列接続されたレジスタ相互間に介挿することによっても同様の効果を得ることが可能である。
【図面の簡単な説明】
【図１】本発明の一実施例に係わる擬似ランダム信号発生装置の概略構成を示すブロック図。
【図２】同実施例装置の動作を示すタイムチャート。
【図３】参考例の擬似ランダム信号発生装置の概略構成を示すブロック図。
【図４】本発明の別の実施例に係わる擬似ランダム信号発生装置の概略構成を示すブロック図。
【図５】同実施例装置の動作を示すタイムチャート。
【図６】一般的な単一符号周期を有する基本的な各擬似ランダム信号発生装置を示す図。
【図７】従来の擬似ランダム信号発生装置の概略構成を示すブロック図。
【図８】同従来装置の動作を示すタイムチャート。
【符号の説明】
ＣＫ…クロック信号、ＳＥ…選択信号、ＣＨ…外部切換信号、Ｆ１〜Ｆ９…レジスタ、Ｆ１ａ，Ｆ１ｂ…遅延補償レジスタ、ａ７  〜ｂ６  …出力信号、ｃ…帰還信号、ｄ…外部同期信号、ｅ…擬似ランダム信号、３ａ，３ｂ…セレクタ、４…排他的論理和ゲート、５…信号切換回路、６…出力端子。
【図１】
0003568551.tif 000002
【図２】
0003568551.tif 000003
【図３】
0003568551.tif 000004
【図４】
0003568551.tif 000005
【図５】
0003568551.tif 000006
【図６】
0003568551.tif 000007
【図７】
0003568551.tif 000008
【図８】
0003568551.tif 000009