(57)【特許請求の範囲】
【請求項１】
並設された複数のＹ電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルの駆動回路において、
一端が該複数のＹ電極の１つに接続されたダイオードと、一端が該１つのＹ電極に接続された第１スイッチ素子とを備えたプッシュプル回路を、該複数のＹ電極の各々について有する走査ドライバと、
第１電位供給線と該走査ドライバの各第１スイッチ素子の他端との間に接続された第２スイッチ素子と、第２電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第３スイッチ素子とを含む共通ドライバと、
選択した第１スイッチ素子をオンにした後に該第２スイッチ素子をオンにすることにより該選択した第１スイッチ素子に接続されているＹ電極に対し該第１電位供給線との間で電荷を流出又は流入させる制御回路と、
を有し、各ダイオードは、該第３スイッチ素子がオンのときに順方向電流が流れる向きに接続されていることを特徴とするＡＣ型プラズマディスプレイパネル駆動回路。
【請求項２】
上記制御回路はさらに、上記複数の第１スイッチ素子又は第２スイッチ素子がオフの状態において該第３スイッチ素子をオンにすることにより、上記選択した第１スイッチ素子に接続されているＹ電極に対し該ダイオードを通し上記電荷を流入又は流出させて該Ｙ電極に対し選択パルスを印加する
ことを特徴とする請求項１記載のＡＣ型プラズマディスプレイパネル駆動回路。
【請求項３】
並設された複数のＹ電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルの駆動回路において、
一端が該複数のＹ電極の１つに接続されたダイオードと、該１つのＹ電極と第１電位供給線との間に接続された第１スイッチ素子とを備えたプッシュプル回路を、該複数のＹ電極の各々について有する走査ドライバと、
該第１電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第２スイッチ素子と、第２電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第３スイッチ素子とを備えたＹ共通ドライバと、
選択した第１スイッチ素子をオンにすることにより、該選択した第１スイッチ素子に接続されているＹ電極に対し電荷を流出又は流入させるとともに、該第２スイッチ素子をオンにすることにより各ダイオードの他端側の電荷を流出又は流入させる制御回路と、
を有し、各ダイオードは、該第２スイッチ素子がオンのときに順方向電流が阻止される向きに接続されていることを特徴とするＡＣ型プラズマディスプレイパネル駆動回路。
【請求項４】
上記制御回路はさらに、該第３スイッチ素子をオンにすることにより、上記選択した第１スイッチ素子に接続されているＹ電極に対し該ダイオードを通し上記電荷を流入又は流出させて該Ｙ電極に対し選択パルスを印加する
ことを特徴とする請求項３記載のＡＣ型プラズマディスプレイパネル駆動回路。
【請求項５】
並設された複数のＹ電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルの駆動回路において、
一端が該複数のＹ電極の１つに接続された第１ダイオードと、該１つのＹ電極と第１電位供給線との間に接続された第１スイッチ素子と、一端が該１つのＹ電極に接続された第２ダイオードとを、該複数のＹ電極の各々について有する走査ドライバと、
該第１電位供給線と該走査ドライバの各第２ダイオードの他端との間に接続された第２スイッチ素子と、第２電位供給線と該走査ドライバの各第１ダイオードの他端との間に接続された第３スイッチ素子とを含む共通ドライバと、
該複数の第１スイッチ素子と該第２スイッチ素子とをオンにすることにより、該複数のＹ電極に対し同時に電荷を流出又は流入させる制御回路と、
を有し、各第１ダイオードは、該電荷の流出又は流入において順方向電流が流れる向きに接続され、各第２のダイオードは、該第３スイッチ素子がオンのときに順方向電流が流れる向きに接続されていることを特徴とするＡＣ型プラズマディスプレイパネル駆動回路。
【請求項６】
上記制御回路はさらに、上記複数の第１スイッチ素子と上記第２スイッチ素子とがオフの状態において該第３スイッチ素子をオンにすることにより、該複数のＹ電極に対し該第２のダイオードを通し上記電荷を流入又は流出させて該複数のＹ電極の各々に対し共通の維持パルスを印加することを特徴とする請求項５記載のＡＣ型プラズマディスプレイパネル駆動回路。
【請求項７】
並設された複数のＹ電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルと、
請求項１乃至６のいずれか１つに記載のＡＣ型プラズマディスプレイパネル駆動回路と、
を有することを特徴とするＡＣ型プラズマディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＡＣ型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置に関する。
【０００２】
【従来の技術】
図９は、従来のＡＣ型プラズマディスプレイ装置の一部駆動回路を示す。
ＰＤＰ（プラズマディスプレイパネル）１０は、その一方の基板に電極Ｘ１〜Ｘｎと電極Ｙ１〜Ｙｎとが対になって並設され、対向基板に電極Ａ１〜Ａｍが電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎと離間して直交する方向に配設されて、ｍ×ｎ画素がマトリックス状に形成されている。
【０００３】
図９中、Ｖａはアドレス電位、Ｖｓは維持電位、Ｖｓｒは維持電位の基準電位（通常は０Ｖ）、−Ｖｂは選択電位、Ｖｙｒは選択電位の基準電位（通常はパルス高さを低くしてＩＣの耐圧を向上させるため−Ｖｂに応じた電位であるが、０であってもよい。）である。
電極Ｙ１〜Ｙｎはそれぞれ互いに同一構成のプッシュプル回路に接続され、このうち、図９では電極Ｙ３に接続されたプッシュプル回路２１３Ｐのみ示している。プッシュプル回路２１３Ｐは、ｐＭＯＳトランジスタＱｙｕ３及びｎＭＯＳトランジスタＱｙｄ３と、ダイオードＤｕ３及びＤｄ３とを備えている。一般に、電極Ｙｉ（ｉ＝１〜ｎ）に接続されたプッシュプル回路を符号２１ｉＰで表し、その構成要素を符号Ｑｙｕｉ、Ｑｙｄｉ、Ｄｕｉ及びＤｄｉで表す。プッシュプル回路２１１Ｐ〜２１ｎＰは、互いに並列接続され、Ｙ共通回路２２Ｐに共通に接続されている。
【０００４】
プッシュプル回路２１１Ｐ〜２１ｎＰ及びＹ共通回路２２Ｐのアドレス期間及びサステイン期間での動作を説明する。
アドレス期間では、ｐＭＯＳトランジスタＱｂｕ及びｎＭＯＳトランジスタＱｂｄをオンにし、ｎＭＯＳトランジスタＱｓｄ、ｐＭＯＳトランジスタＱｓｕ、Ｑｙｕ１〜Ｑｙｕｎ及びｎＭＯＳトランジスタＱｙｄ１〜Ｑｙｄｎをオフにした状態で、次のような動作が行われる。すなわち、ｎＭＯＳトランジスタＱｙｄｉがオン、オフ、次いでｐＭＯＳトランジスタＱｙｕｉがオン、オフにされ、これがｉ＝１〜ｎについて順に行われて、選択電位−Ｖｂの走査パルスが電極Ｙ１〜Ｙｎに線順印加される。
【０００５】
サステイン期間では、ｐＭＯＳトランジスタＱｂｕ、ｎＭＯＳトランジスタＱｂｄ、Ｑｓｄ、ｐＭＯＳトランジスタＱｓｕ、Ｑｙｕ１〜Ｑｙｕｎ及びｎＭＯＳトランジスタＱｙｄ１〜Ｑｙｄｎをオフにした状態で、次のような動作が行われる。すなわち、ｐＭＯＳトランジスタＱｓｕがオン、オフ、次いでｎＭＯＳトランジスタＱｓｄがオン、オフにされ、これが周期的に行われて、維持電位Ｖｓのパルスが電極Ｙ１〜Ｙｎに共通に印加される。
【０００６】
【発明が解決しようとする課題】
Ｙ電極数ｎは例えば１０２４であり、この場合、１０２４個のプッシュプル回路２１１Ｐ〜２１ｎＰが必要になり、各プッシュプル回路について２個のパワー型ＭＯＳトランジスタ及び２個のパワー型ダイオードが必要になるので、回路素子数が多く、プラズマディスプレイ装置が高価になる原因となる。
【０００７】
本発明の目的は、このような点に鑑み、回路素子数を低減して製造コストを下げることができるＡＣ型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置を提供することにある。
本発明の他の目的は、動作をより高速化することができるＡＣ型のプラズマディスプレイパネル駆動回路及びプラズマディスプレイ装置を提供することにある。
【０００８】
【課題を解決するための手段及びその作用効果】
本発明は、並設された複数のＹ電極と並設された複数のアドレス電極とが互いに離間して交差するように配設されたプラズマディスプレイパネルの駆動回路において、以下の態様を含んでいる。括弧内の番号は、図中の括弧付番号のスイッチ素子に対応している。
本発明の第１態様では、例えば図３又は７に示す如く、
一端が該複数のＹ電極の１つに接続されたダイオード（Ｄu2）と、一端が該１つのＹ電極に接続された第１スイッチ素子（１）とを備えたプッシュプル回路（２１２）を、該複数のＹ電極の各々について有する走査ドライバと、
第１電位供給線と該走査ドライバの各第１スイッチ素子の他端との間に接続された第２スイッチ素子（４）と、第２電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第３スイッチ素子（３）とを含む共通ドライバと、
選択した第１スイッチ素子をオンにした後に該第２スイッチ素子をオンにすることにより該選択した第１スイッチ素子に接続されているＹ電極に対し該第１電位供給線との間で電荷を流出又は流入させる制御回路とを有し、
各ダイオードは、該第３スイッチ素子がオンのときに順方向電流が流れる向きに接続されている。
【０００９】
この第１態様によれば、第１スイッチ素子が既にオンにされていてその抵抗が低下しているので、第１スイッチ素子と第２スイッチ素子とを同時にオンにした場合よりも消費電力が低減され且つ動作が高速になるという効果を奏する。
また、走査ドライバを構成する、Ｙ電極数に等しい数の回路の各々の構成要素数が従来のプッシュプル回路の半分であるので、プラズマディスプレイ装置の製造コストを下げることができるという効果を奏する。
本発明の第２態様では、上記第１態様において、
上記制御回路はさらに、上記複数の第１スイッチ素子（Ｑyd1〜Ｑydn）又は上記第２スイッチ素子（４）がオフの状態において該第３スイッチ素子（３）をオンにすることにより、上記選択した第１スイッチ素子に接続されているＹ電極に対し該ダイオードを通し上記電荷を流入又は流出させて該Ｙ電極に対し選択パルスを印加する。
本発明の第３態様では、例えば図５又は７に示す如く、
一端が該複数のＹ電極の１つに接続されたダイオードと、該１つのＹ電極と第１電位供給線との間に接続された第１スイッチ素子（Ｑyd2）とを備えたプッシュプル回路を、該複数のＹ電極の各々について有する走査ドライバと、
該第１電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第２スイッチ素子（６）と、第２電位供給線と該走査ドライバの各ダイオードの他端との間に接続された第３スイッチ素子（Ｑbu）とを備えたＹ共通ドライバと、
選択した第１スイッチ素子をオンにすることにより、該選択した第１スイッチ素子に接続されているＹ電極に対し電荷を流出又は流入させるとともに、該第２スイッチ素子をオンにすることにより各ダイオードの他端側の電荷を流出又は流入させる制御回路と、
を有し、各ダイオードは、該第２スイッチ素子がオンのときに順方向電流が阻止される向きに接続されている。
【００１０】
この第３態様によれば、第１スイッチ素子をオンにした時に、第２スイッチ素子を介して各ダイオードの他端側の電荷が流出又は流入するので、選択した第１スイッチ素子に接続されているＹ電極に対し第１スイッチ素子を介して電荷が流出又は流入するのが鈍るのを防止することができる、すなわち動作を高速化することができるという効果を奏する。
また、走査ドライバを構成する、Ｙ電極数に等しい数の回路の各々の構成要素数が従来のプッシュプル回路の半分であるので、プラズマディスプレイ装置の製造コストを下げることができるという効果を奏する。
【００１１】
本発明の第４態様では、上記第３態様において、
上記制御回路はさらに、該第３スイッチ素子をオンにすることにより、上記選択した第１スイッチ素子（Ｑyd2）に接続されているＹ電極に対し該ダイオードを通し上記電荷を流入又は流出させて該Ｙ電極に対し選択パルスを印加する。
本発明の第５態様では、例えば図６又は７に示す如く、
一端が該複数のＹ電極の１つに接続された第１ダイオード（Ｄu2）と、該１つのＹ電極と第１電位供給線との間に接続された第１スイッチ素子（１）と、一端が該１つのＹ電極に接続された第２ダイオード（Ｄd2）とを、該複数のＹ電極の各々について有する走査ドライバと、
該第１電位供給線と該走査ドライバの各第２ダイオードの他端との間に接続された第２スイッチ素子（７）と、第２電位供給線と該走査ドライバの各第１ダイオードの他端との間に接続された第３スイッチ素子と（Ｑsu）を含む共通ドライバと、
該複数の第１スイッチ素子と該第２スイッチ素子とをオンにすることにより、該複数のＹ電極に対し同時に電荷を流出又は流入させる制御回路と、
を有し、各第１ダイオードは、該電荷の流出又は流入において順方向電流が流れる向きに接続され、各第２のダイオードは、該第３スイッチ素子がオンのときに順方向電流が流れる向きに接続されている。
【００１２】
この第５態様によれば、走査ドライバを構成する各回路の構成要素（ダイオード）が１つ増えるが、第１スイッチ素子をオンにする時、第２スイッチ素子もオンにすることにより、ダイオードを介して電流がバイパスされ、該ダイオードをトランジスタで構成した場合よりも走査ドライバのサイズの大型化が避けられ、全体として駆動回路の製造コスト低減化及び小型化を図ることができるという効果を奏する。また、ダイオードを介して電流がバイパスされるので、動作を高速化することができるという効果を奏する。
また、走査ドライバを構成する、Ｙ電極数に等しい数の回路の各々の構成要素数が従来のプッシュプル回路の半分であるので、プラズマディスプレイ装置の製造コストを下げることができるという効果を奏する。
本発明の第６態様では、上記第５態様において、
上記制御回路はさらに、上記複数の第１スイッチ素子（Ｑyd1〜Ｑydn）と上記第２スイッチ素子（７）とがオフの状態において該第３スイッチ素子をオンにすることにより、該複数のＹ電極に対し該第２のダイオードを通し上記電荷を流入又は流出させて該複数のＹ電極の各々に対し共通の維持パルスを印加する。
【００１７】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
［第１実施形態］
図１は、本発明の第１実施形態のＡＣ型プラズマディスプレイ装置の概略構成を示す。図２は、図１の装置の一部駆動回路を示す。図２中、図９と同一構成要素には同一符号を付している。図３は、図１中のＹドライバの要部回路図である。図中のＭＯＳトランジスタＱｉｊのｊは、
ｊ＝ｕ：トランジスタＱｉｕをオンにすると電極印加電位が立ち上がり、
ｊ＝ｄ：トランジスタＱｉｄをオンにすると電極印加電位が立ち下がることを意味し、また、ｉは、ｉ＝ｘ：電極Ｘ、ｉ＝ｙ：電極Ｙ、ｉ＝ｓ：維持パルス、ｉ＝ｂ：走査パルス、ｉ＝ａ：アドレスパルスを意味している。
【００１８】
ＰＤＰ１０の電極Ｙ１〜Ｙｎは、Ｙドライバ２０に接続されている。Ｙドライバ２０は、走査ドライバ２１とＹ共通ドライバ２２とからなる。走査ドライバ２１は、図２に示すプッシュプル回路２１ｉ（２１１〜２１ｎは互いに同一構成であるので、図２ではｉ＝３のみを示している。）を各電極Ｙｉに対して備え、これらが互いに並列接続され、Ｙ共通ドライバ２２に共通に接続されている。
【００１９】
例えばプッシュプル回路２１３では、ダイオードＤｕ３のカソード及びｎＭＯＳトランジスタＱｙｄ３のドレインが電極Ｙ３に接続され、構成要素数が２で図９のプッシュプル回路２１３Ｐの半分になっている。Ｙ共通ドライバ２２では、ｐＭＯＳトランジスタＱｂｕ及びＱｓｕのドレインがダイオードＤｕ１〜Ｄｕｎのアノードに接続され、ｎＭＯＳトランジスタＱｂｄ及びＱｓｄのドレインがｎＭＯＳトランジスタＱｙｄ１〜Ｑｙｄｎのソースに接続されている。ｐＭＯＳトランジスタＱｂｕ、Ｑｓｕ、ｎＭＯＳトランジスタＱｂｄ及びＱｓｄのソースはそれぞれ、電位Ｖｙｒの選択基準電位線、電位Ｖｓの維持電位線、電位−Ｖｂの選択電位線及び電位Ｖｓｒの維持基準電位線に接続されている。
電極Ｘ１〜Ｘｎは、一端が共にＸ共通ドライバ３０に接続されている。電極Ａ１〜Ａｍはアドレスドライバ４０に接続され、アドレスドライバ４０は、図２に示すプッシュプル回路４０ｉ（４０１〜４０ｍは互いに同一構成であるので、図２ではｉ＝２のみを示す。）を電極Ａ１〜Ａｍの各々に対し備えている。Ｘ共通ドライバ３０は、図９の従来構成と同じプッシュプル回路である。Ｘ共通ドライバ３０により電極Ｘに維持電位Ｖｓ、アドレス電位Ｖａ又は０Ｖが印加され、プッシュプル回路４０ｉにより電極Ａｉにアドレス電位Ｖａ又は０Ｖが印加される。
【００２０】
例えば、Ｖｓ＝１８０Ｖ、Ｖａ＝５０Ｖ、−Ｖｂ＝−１５０Ｖである。
制御回路５０は、Ｘ−Ｙ制御部５３と表示データ制御部５４とを備え、Ｘ−Ｙ制御部５３は、共通ドライバ制御部５１と走査ドライバ制御部５２とからなる。走査ドライバ制御部５２は、垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣに同期して走査ドライバ２１に対し電極Ｙ１〜Ｙｎを線順次に選択させる。共通ドライバ制御部５１はＹ共通ドライバ２２を制御して電極Ｙ１〜Ｙｎに共通の維持パルスを供給させ、Ｘ共通ドライバ３０を制御して電極Ｘ１〜Ｘｎに共通の維持パルスを供給させる。表示データ制御部５４は、ドットクロックＣＬＫに同期して表示データＤＡＴＡをフームメモリに一旦格納した後、順次読み出してアドレスドライバ４０に供給し、アドレスドライバ４０に対し電極Ａ１〜Ａｍに選択的にアドレスパルスを供給させる。
【００２１】
ＰＤＰ１０の電極に印加される電圧波形及びトランジスタスイッチのオン／オフ波形（オンを高レベルで表し、オフを低レベルで表している。）を図４に示す。図４中、電極Ｘは電極Ｘ１〜Ｘｎの総称であり、電極Ａは電極Ａ１〜Ａｍの総称である。電極Ａの印加電圧は、表示データに応じて電位Ｖａ又は０Ｖであることを示している。図４では、アドレス期間の前のリセット期間を省略しているが、リセット期間においては、全面消去放電により全画素の壁電荷が消去され、又は全面書込放電により全画素に壁電荷が生成される。また、図４では簡単化のために維持電位の基準電位Ｖｓｒ及び選択電位の基準電位Ｖｙｒをいずれも０Ｖにしている。Ｖｓｒは通常０Ｖであるが、ＶｙｒはＩＣの耐圧向上のために通常、アドレス期間での前処理として、−Ｖｂが負の場合には負の値にされ、−Ｖｂが正の場合には正の値にされ、アドレス期間での後処理として０Ｖに戻される。
【００２２】
次に、図４の波形を説明する。以下の説明では、リセット期間において全面消去放電により全画素の壁電荷が消去されているとする。また、電極Ａ−Ｙ間の放電開始電圧をＶｆａｙ、電極Ｘ−Ｙ間の放電開始電圧をＶｆｘｙとする。
１）．アドレス期間
アドレス期間の開始時点では、駆動回路の全トランジスタがオフになっている。ｐＭＯＳトランジスタＱｘｕのソース電位は、アドレス期間で電位Ｖａにされる。
【００２３】
（ｔ１）ｐＭＯＳトランジスタＱｘｕがオンにされて、電極Ｘにアドレス電位Ｖａが印加される。また、ｎＭＯＳトランジスタＱｙｄ１がオンにされる。
（ｔ２）ｎＭＯＳトランジスタＱｂｄがオンにされて、電極Ｙ１上の電荷がｎＭＯＳトランジスタＱｙｄ１及びＱｂｄを通って引き抜かれ、電極Ｙ１が選択電位−Ｖｂに立ち下がる。ｎＭＯＳトランジスタＱｙｄ１が既にオンにされていてｎＭＯＳトランジスタＱｙｄ１の抵抗が低下しているので、ｎＭＯＳトランジスタＱｙｄ１及びＱｂｄを同時にオンにした場合よりも消費電力が低減され且つ動作が高速になる。
【００２４】
他方、電極Ａ１〜Ａｍのうち、第１表示行の点灯させる画素に対応したものにアドレス電位Ｖａが印加される。
Ｖａ＋Ｖｂ＞Ｖｆａｙ＞Ｖｂであり、点灯させる画素の電極Ｙ１−Ａ間でアドレス放電が生ずる。Ｖａ＋Ｖｂ＜Ｖｆｘｙであるが、この放電にトリガされて（プライミング効果により）、点灯させる画素の電極Ｘ１−Ｙ１間で放電が生じ、電極Ｘ１及びＹ１を覆っている誘電体にそれぞれ負及び正の壁電荷が生成される。この壁電荷による逆電圧で、電極Ｘ１−Ｙ１間の放電が停止する。
【００２５】
（ｔ３）ｎＭＯＳトランジスタＱｂｄ及びＱｙｄ１がオフにされ、ｐＭＯＳトランジスタＱｂｕがオンにされる。これにより、ｐＭＯＳトランジスタＱｂｕからダイオードＤｕ２を通って電極Ｙ１に電流が流れ込み、電極Ｙ１が０Ｖに立ち下がる。また、ｎＭＯＳトランジスタＱｙｄ２がオンにされる。
（ｔ４）ｐＭＯＳトランジスタＱｂｕがオフにされ、ｎＭＯＳトランジスタＱｂｄがオンにされて、電極Ｙ２上の電荷がｎＭＯＳトランジスタＱｙｄ２及びＱｂｄを通って引き抜かれ、電極Ｙ２が選択電位−Ｖｂに立ち下がる。
【００２６】
電極Ａ１〜Ａｍのうち、第２表示行の点灯させる画素に対応したものにアドレス電位Ｖａが印加され、点灯させる画素の電極Ｙ２−Ａ間でアドレス放電が生ずる。この放電にトリガされて、点灯させる画素の電極Ｘ２−Ｙ２間で放電が生じ、電極Ｘ２及びＹ２を覆っている誘電体にそれぞれ負及び正の壁電荷が生成される。この壁電荷による逆電圧で、電極Ｘ２−Ｙ２間の放電が停止する。
【００２７】
以降、上記同様にして、ｉ＝３〜ｎにつき線順次に、点灯させる画素の電極Ｘｉ−Ｙｉ間で放電が生じ、壁電荷が生成される。
（ｔ１０）ｐＭＯＳトランジスタＱｘｕがオフにされ、ｎＭＯＳトランジスタＱｘｄがオンにされて電極Ｘが０Ｖにされる。
２）．サステイン期間
ｐＭＯＳトランジスタＱｘｕのソースは、サステイン期間で維持電位Ｖｓにされる。
【００２８】
（ｔ１１）ｐＭＯＳトランジスタＱｓｕがオンにされ、ｉ＝１〜ｎの各々について電極Ｙｉ−Ｘｉ間に維持電圧Ｖｓが印加され、これに、点灯させる画素の壁電圧Ｖｗが重畳されて、Ｖｓ＋Ｖｗ＞Ｖｆｘｙとなり、維持放電が生ずる。この放電により壁電荷の極性が印加電圧の極性と逆になって、放電が停止する。
（ｔ１２）ｐＭＯＳトランジスタＱｓｕがオフにされ、ｎＭＯＳトランジスタＱｙｄ１〜Ｑｙｄｎがオンにされる。
【００２９】
（ｔ１３）ｎＭＯＳトランジスタＱｓｄがオンにされて、電極Ｙ１〜Ｙｎが０Ｖになる。ｎＭＯＳトランジスタＱｙｄ１〜Ｑｙｄｎが既にオンにされていてｎＭＯＳトランジスタＱｙｄ１〜Ｑｙｄｎの抵抗が低下しているので、ｎＭＯＳトランジスタＱｙｄ１〜ＱｙｄｎとｎＭＯＳトランジスタＱｓｄとを同時にオンにした場合よりも消費電力が低減され且つ動作が高速になる。
【００３０】
（ｔ１４）ｐＭＯＳトランジスタＱｘｕがオンにされ、ｉ＝１〜ｎの各々について電極Ｙｉ−Ｘｉ間に維持電圧−Ｖｓが印加され、これに、点灯させる画素の壁電圧−Ｖｗが重畳されて、維持放電が生ずる。この放電により壁電荷の極性が印加電圧の極性と逆になって、放電が停止する。
（ｔ１５）ｎＭＯＳトランジスタＱｙｄ１〜Ｑｙｄｎ、Ｑｓｄ及びｐＭＯＳトランジスタＱｘｕがオフにされる。
【００３１】
（ｔ１６）ｎＭＯＳトランジスタＱｘｄがオンにされて電極Ｘ１〜Ｘｎが０Ｖにされる。
以降、上記同様にして、電極Ｘ−Ｙ間に交流維持パルスが印加され、点灯する画素について維持放電が繰り返される。
本第１実施形態によれば、プッシュプル回路２１１〜２１ｎの各々の構成要素数が２で、図９のプッシュプル回路２１３Ｐの半分になっているので、プラズマディスプレイ装置の製造コストを低減することができる。
【００３２】
［第２実施形態］
例えば図４の時刻ｔ４及び図３において、ｎＭＯＳトランジスタＱｂｄをオンにすると、ダイオードＤｕ２のアノードとダイオードＤｕ１及びＤｕ３〜Ｄｕｎのアノードとの間の配線上の電荷が、ダイオードＤｕ２を通りｎＭＯＳトランジスタＱｙｄ２側へ流入するので、電位−Ｖｂの選択パルスの立ち下がりが鈍る原因となる。
【００３３】
そこで、第２実施形態では図５に示す如く、Ｙ共通ドライバ２２Ａにおいて、電位−Ｖｂの選択電位供給線とダイオードＤｕ１〜Ｄｕｎのアノードとの間にｎＭＯＳトランジスタＱｂｄ２を接続し、ｎＭＯＳトランジスタＱｂｄ２をｎＭＯＳトランジスタＱｂｄ１と連動して制御している。
これにより、ｎＭＯＳトランジスタＱｂｄ１をオンにした時に、ダイオードＤｕ２のアノードとダイオードＤｕ１及びＤｕ３〜Ｄｕｎのアノードとの間の配線上の電荷が、ｎＭＯＳトランジスタＱｂｄ２を通って抜け出るので、電位−Ｖｂの選択パルスの立ち下がりが鈍るのを防止することができる。
【００３４】
他の点は、上記第１実施形態と同一である。
［第３実施形態］
サステイン期間ではアドレス期間よりも消費電流が大きい。プラズマディスプレイ装置では、１フレームを複数のサブフィールドに分割し、各サブフィールドのサステイン期間の比を１：２：４：８：１６のようにして階調表示するので、サステイン期間での駆動能力を大きくして動作を高速化する必要がある。このため、図５のｎＭＯＳトランジスタＱｙｄ１〜Ｑｙｄｎ及びＱｕｓｄのサイズを大きくしなければならない。
【００３５】
他方、トランジスタやサイリスタ等のスイッチ素子とダイオードとの電流駆動能力を比較すると、同じ電流では、通常、ダイオードのサイズはスイッチ素子のサイズの数分の１となる。
そこで、第３実施形態では図６に示す如く、ｉ＝１〜ｎの各々につき、プッシュプル回路２１ｉＡにおいて、電極ＹｉにダイオードＤｄｉのアノードを接続し、Ｙ共通ドライバ２２Ｂにおいて、ダイオードＤｄｉのカソードと電位Ｖｓｒの維持基準電位線との間にｎＭＯＳトランジスタＱｓｄ２を接続し、ｎＭＯＳトランジスタＱｓｄ２をｎＭＯＳトランジスタＱｓｄ１と連動して制御している。
【００３６】
これにより、ｎＭＯＳトランジスタＱｙｄ１〜Ｑｙｄｎ及びＱｓｄ１のサイズの大型化が避けられ、全体として駆動回路の製造コスト低減化及び小型化を図ることができる。
他の点は、上記第２実施形態と同一である。
［第４実施形態］
上記第１〜３実施形態では、アドレス期間において、電極Ｙを負電位にし電極Ａを正電位にしてアドレス放電させる場合を説明したが、逆に、電極Ｙを正電位にし電極Ａを負電位にしてアドレス放電させることも可能であり、これを第４実施形態として図７及び図８に示す。
【００３７】
この場合、アドレス期間では電極Ｘを負電位−Ｖａにする。また、アドレス期間では電極Ｙ及び電極Ｘにそれぞれ負及び正の壁電荷が生成されるので、サステイン期間の最初は、電極Ｘに維持パルスを印加する。ｐＭＯＳトランジスタＱｂｕ１とｐＭＯＳトランジスタＱｂｕ２とは連動して動作し、ｐＭＯＳトランジスタＱｓｕ１とｐＭＯＳトランジスタＱｓｕ２とは連動して動作する。
【００３８】
図７のプッシュプル回路２１１Ｂ〜２１ｎＢ及びＹ共通ドライバ２２Ｃはそれぞれ図６のプッシュプル回路２１１Ａ〜２１ｎＡ及びＹ共通ドライバ２２Ｂに対応している。
なお、本発明には外にも種々の変形例が含まれる。
例えば、図７の回路において、ダイオードＤｕ１〜Ｄｕｎ及びｐＭＯＳトランジスタＱｓｕ２を除去して図５に対応した構成としてもよく、さらにｐＭＯＳトランジスタＱｂｕ２を除去して図３に対応した構成としてもよい。また、図７のｎＭＯＳトランジスタＱｂｄを除去し、ｎＭＯＳトランジスタＱｓｄでｎＭＯＳトランジスタＱｂｄを兼ねるようにしてもよい。
【００３９】
また、上記実施形態では３電極型について説明したが、電極Ｘを用いずに、サステイン期間において電極Ａ−Ｙ間で維持放電させる２電極型にも、本発明を適用可能である。
さらに、基準電位はグランド電位以外であってもよく、また、スイッチ素子はＦＥＴに限定されず、バイポーラトランジスタやサイリスタ等の半導体スイッチであってもよく、本発明の効果に必須ではないスイッチ素子や抵抗やコンデンサ等が駆動回路中に付加されていてもよいことは勿論である。
【図面の簡単な説明】
【図１】本発明の第１実施形態のＡＣ型プラズマディスプレイ装置の概略構成図である。
【図２】図１の装置の一部駆動回路図である。
【図３】図１中のＹドライバの要部回路図である。
【図４】第１実施形態での電極印加電圧波形及びトランジスタスイッチのオン／オフ波形を示す図である。
【図５】本発明の第２実施形態のＹドライバ要部回路図である。
【図６】本発明の第３実施形態のＹドライバ要部回路図である。
【図７】本発明の第４実施形態のＹドライバ要部回路図である。
【図８】第１実施形態での電極印加電圧波形及びトランジスタスイッチのオン／オフ波形を示す図である。
【図９】従来のプラズマディスプレイ装置の一部駆動回路図である。
【符号の説明】
１０  ＰＤＰ
２０  Ｙドライバ
２１  走査ドライバ
２２、２２Ａ〜２２Ｃ  Ｙ共通ドライバ
２１１〜２１ｎ、２１１Ａ〜２１ｎＡ、２１１Ｂ〜２１ｎＢ  プッシュプル回路
３０  Ｘ共通ドライバ
４０  アドレスドライバ
５０  制御回路
【図１】
0003597934.tif 000002
【図２】
0003597934.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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