(57)【特許請求の範囲】
【請求項１】
外部資源からシステムへのデータ入力を管理するためのキュー・マネージャにして、
前記外部資源からのデータ・アイテムを受け取り及び記憶するための入力ＦＩＦＯバッファと、
前記システムへのデータ・アイテムを受け取り、記憶し、及び出力するための出力ＦＩＦＯバッファと、
前記入力ＦＩＦＯバッファ及び前記出力ＦＩＦＯバッファとインターフェースするメモリ記憶装置と、
前記入力ＦＩＦＯバッファから前記メモリ記憶装置にデータを選択的に書き込み、前記メモリ記憶装置から前記出力ＦＩＦＯバッファにデータを読み出すための制御機構と、
を含み、
前記制御機構は前記出力ＦＩＦＯバッファが第１所定量に満たされ且つ前記入力ＦＩＦＯバッファが第２所定量に満たされるまで前記入力ＦＩＦＯバッファを前記出力ＦＩＦＯバッファに接続してデータを読み出させ、
前記出力ＦＩＦＯバッファが第１所定量に満たされ且つ前記入力ＦＩＦＯバッファが第２所定量に満たされた場合には、前記メモリ記憶装置が空になり且つ前記出力ＦＩＦＯバッファが空になるまで前記入力ＦＩＦＯバッファを前記メモリ記憶装置に接続して、前記入力ＦＩＦＯバッファのデータを前記メモリ記憶装置へと先入れ先出し順序で書き込みを行なわせると同時に出力ＦＩＦＯバッファから出力させる処理を実行させ、
前記メモリ記憶装置が空になり且つ前記出力ＦＩＦＯバッファが空になった後、前記入力ＦＩＦＯバッファを前記出力ＦＩＦＯバッファに接続するためのロジック回路を含む、キュー・マネージャ。
【請求項２】
前記データは前記入力ＦＩＦＯバッファ及び前記出力ＦＩＦＯバッファにデータ・アイテムとして記憶され、前記制御機構はデータ・アイテムの複数パケットとして前記出力ＦＩＦＯバッファにデータを書き込み及び前記入力ＦＩＦＯバッファからデータを読み取るための回路ロジックを含む、請求項１に記載のキュー・マネージャ。
【請求項３】
前記メモリ記憶装置はデータをバースト・モードで読み取り及び書き込むように環境設定される、請求項２に記載のキュー・マネージャ。
【請求項４】
前記メモリ記憶装置は少なくとも１つのＤＲＡＭチップを含む、請求項１に記載のキュー・マネージャ。
【請求項５】
前記第１所定量は、バッファ満杯のデータ蓄積量であり、前記第２所定量は、バッファ満杯の半分のデータ蓄積量である、請求項１に記載のキュー・マネージャ。
【請求項６】
前記制御機構はマルチプレクサを含む、請求項１に記載のキュー・マネージャ。
【請求項７】
前記ＤＲＡＭチップは倍密度ＤＲＡＭチップである、請求項４に記載のキュー・マネージャ。
【請求項８】
外部資源からシステムへのデータ入力を管理するための方法にして、
前記システムは前記外部資源からのデータ・アイテムを受け取り及び記憶するための入力ＦＩＦＯバッファと、前記システムへのデータ・アイテムを受け取り、記憶し、及び出力するための出力ＦＩＦＯバッファと、前記入力ＦＩＦＯバッファ及び前記出力ＦＩＦＯバッファとインターフェースするメモリ記憶装置と、
を有し、
前記入力ＦＩＦＯバッファへの入力データ及び前記出力ＦＩＦＯバッファからの出力データを与えるステップと、
前記制御機構は前記出力ＦＩＦＯバッファが第１所定量に満たされ且つ前記入力ＦＩＦＯバッファが第２所定量に満たされるまで前記入力ＦＩＦＯバッファを前記出力ＦＩＦＯバッファに接続してデータを読み出させるステップと、
前記出力ＦＩＦＯバッファが第１所定量に満たされ且つ前記入力ＦＩＦＯバッファが第２所定量に満たされた場合には、前記メモリ記憶装置が空になり且つ前記出力ＦＩＦＯバッファが空になるまで前記入力ＦＩＦＯバッファを前記メモリ記憶装置に接続して、前記入力ＦＩＦＯバッファのデータを前記メモリ記憶装置へと先入れ先出し順序で書き込みを行なわせると同時に出力ＦＩＦＯバッファから出力させる処理を実行させるステップと、
前記メモリ記憶装置が空になり且つ前記出力ＦＩＦＯバッファが空になった後、前記入力ＦＩＦＯバッファを前記出力ＦＩＦＯバッファに接続するようにデータ・フローを制御するステップと、
を含む方法。
【請求項９】
前記データは前記入力ＦＩＦＯバッファ及び前記出力ＦＩＦＯバッファにデータ・アイテムとして書き込まれ、データ・アイテムの複数パケットとして前記出力ＦＩＦＯバッファに書き込まれ及び前記入力ＦＩＦＯバッファから読み取られる、請求項８に記載の方法。
【請求項１０】
データがバースト・モードで前記メモリ記憶装置に書き込まれ及び前記メモリ記憶装置から読み出される、請求項８に記載の方法。
【請求項１１】
前記メモリ記憶装置は少なくとも１つのＤＲＡＭチップを含む、請求項８に記載の方法。
【請求項１２】
前記第１所定量は、バッファ満杯のデータ蓄積量であり、前記第２所定量は、バッファ満杯の半分のデータ蓄積量である、請求項８に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概していえば、外部資源から受け取り且つ更なる処理のために装置へ入力されるデータのキューの管理に関し、更に詳しくいえば、受け取ったデータのキューを制御するためのＦＩＦＯバッファに関連して使用されるメモリの改良に関するものである。
【０００２】
【従来の技術】
短期間の間にデータが特定の装置によって利用される速度よりも速い速度で受け取られ、従って、それを使用すべき装置に順序正しく入力するためにデータをキューすることを必要とするような数多くのアプリケーションが存在する。一般的なタイプのキューは先入れ先出し（ＦＩＦＯ）バッファであり、そのＦＩＦＯバッファは、或る外部資源から受け取ったデータを、受取装置が適応し得る速度でその受取装置へ入力するために一時的に記憶するものである。遭遇する問題点の１つは、ＦＩＦＯバッファが、データを出力し得る速度よりも速い速度で入力されたそのデータを記憶するために、そのバッファの容量を超えることがあるということである。
【０００３】
【発明が解決しようとする課題】
従って、そのような入力されるデータがＦＩＦＯバッファの記憶容量よりも大きくなる期間の間、最小のオーバヘッドでもって規則的な方法でデータを管理するための技法に対する要求がある。
【０００４】
【課題を解決するための手段】
本発明によれば、ＦＩＦＯバッファに対する帯域幅を維持するキュー・マネージャがＡＳＩＣチップ上に設けられることが望ましい。しかも、ＦＩＦＯバッファは、必要なだけ更なるデータ記憶スペースを提供するようにそのＦＩＦＯバッファのデータ記憶スペースを越え得るＦＩＦＯキューを維持した別のＤＲＡＭを含むことが望ましい。ＦＩＦＯバッファは、複数のキュー・エントリを記憶及び検索するためにＡＳＩＣチップ上で使用される。キューの合計サイズがそれらのバッファにおける使用可能な記憶装置を越えない限り、更なるデータ記憶装置は必要ない。しかし、キューの合計サイズがそのＦＩＦＯバッファにおけるバッファ記憶スペースを越える時、データは、ＤＲＡＭであることが望ましい更なるデータ記憶装置に、望ましくはパケットとして書き込まれ及びそのデータ記憶装置から読み取られる。なお、そのパケットはデータ記憶装置のピーク・パフォーマンスを維持するに最適なサイズのものであり、しかもそれらが先入れ先出しシーケンスでアドレスをキューされるというような方法でそのデータ記憶装置に書き込まれる。ＤＲＡＭは別のチップであってもよく、或いはそのＡＳＩＣチップ上に形成されてもよい。いずれの場合も、それのメモリはＦＩＦＯバッファとは別個のものである。
【０００５】
【発明の実施の形態】
次に、図面、特に図１を参照すると、本発明による帯域幅維持のＤＲＡＭキュー・マネージャの構造及びオペレーションの概要が示される。キュー・マネージャはＡＳＩＣ１０上に形成される。キュー・マネージャは外部資源からデータ入力１２を受け取る。そのデータ入力１２は、データがキューとして配列される入力ＦＩＦＯ（先入れ先出し）バッファ１４に入力される。データ１６が、入力ＦＩＦＯバッファ１４からメモリ・インターフェース１８に及びマルチプレクサ（Ｍｕｘ）２０に出力される。メモリ・インターフェース１８は、独立したチップであるＤＲＡＭチップ２２に接続している。（しかし、そのＤＲＡＭはＡＳＩＣ１０上に形成されてもよい）。マルチプレクサ２０は、入力ＦＩＦＯバッファ１４からＤＲＡＭチップ２２に及び出力ＦＩＦＯバッファ３２に選択的にデータ１６を出力するようにマルチプレクサ制御ロジック２４によって制御される。出力ＦＩＦＯバッファ３２は、データが供給されるべき装置（図示されていない）にデータ３４を出力する。
【０００６】
一般に、図１に示されたキュー・マネージャは次のように動作する。キューに書き込まれるべきデータ１２が入力ＦＩＦＯバッファ１４に入力される。そのＦＩＦＯを離れたデータ１６は、外部資源から読み取られるデータに対する十分な空間が入力ＦＩＦＯバッファ１４及び出力ＦＩＦＯバッファ３２に存在するかどうかに従って、出力ＦＩＦＯ３２に又は外部メモリ・インターフェース１８、しかる後、ＤＲＡＭチップ２２に進むことができる。マルチプレクサ２０はこの条件に基づいて、即ち、入力ＦＩＦＯバッファ１４及び出力ＦＩＦＯバッファ３２がフルであるか又は少なくともその容量の所定パーセンテージを満たされているかどうかに基づいて制御される。入力ＦＩＦＯバッファ１４及び出力ＦＩＦＯバッファ３２に記憶されるべきデータが最大許容値よりも大きい時、マルチプレクサ２０は外部メモリ・インターフェース１８に書き込まれるべきデータを選択し、しかる後、そのデータがＤＲＡＭチップ２２に記憶される。出力ＦＩＦＯバッファ３２が読み出される時、マルチプレクサ制御ロジック２４の制御のもとに、データがＤＲＡＭチップ２２からメモリ・インターフェース１８を介して出力ＦＩＦＯバッファ３２に読み出される。従って、外部資源から読み取られる入力データ１２の量が入力ＦＩＦＯバッファ１４及び出力ＦＩＦＯバッファ３２の事前選択された容量を超えない限り、そのデータは入力ＦＩＦＯバッファ１４から出力ＦＩＦＯバッファ３２に直接送られる。
【０００７】
しかし、入力されるデータ１２の量が入力ＦＩＦＯバッファ１４及び出力ＦＩＦＯバッファ３２の容量又は容量の所定パーセンテージを超える時、そのデータは入力ＦＩＦＯバッファ１４からメモリ・インターフェース１８を介してＤＲＡＭチップ２２に書き込まれる。ＤＲＡＭチップ２２は、連続したアドレスに先入れ先出しベースで書き込まれ及び読み出されるように構成されているので、通常のキャッシュ・メモリにおけるようなアドレス・マッピングは必要ない。データは、外部資源から入力ＦＩＦＯバッファ１４に及び入力ＦＩＦＯバッファ１４から出力ＦＩＦＯバッファ３２に一時に１つのデータ・アイテムずつ書き込まれる。しかし、データは、ＤＲＡＭチップ２２の最適な転送速度を利用するために複数データ・アイテムのバーストで、メモリ・インターフェース１８に、更にそこから、ＤＲＡＭチップ２２に書き込まれること及びＤＲＡＭチップ２２から出力ＦＩＦＯバッファ３２へ読み出されることが望ましい。
【０００８】
更に、そのＤＲＡＭチップは先入れ先出しベースで順序づけられるように構成されているので、バースト機能が使用可能であり、そこに書き込まれるデータに対してアドレス・タグが適用される必要はない。従って、例えば、データは、３アイテムのデータ・パケットでＤＲＡＭチップ２２に書き込まれること及びそこから読み出されことが可能であるので、各データ・アイテムをアドレスによって個々に読み取る必要がない。更に、そのＤＲＡＭは、ＤＤＲ（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ、即ち、倍データ・レート）ＤＲＡＭであることが望ましい。倍データ・レートＤＲＡＭは、データ１２に関する所与の数のＩ／Ｏピンに関して、標準の同期ＤＲＡＭの場合の２倍のデータ帯域幅を可能にする。これは、クロック信号の立ち上がりエッジ及び立ち下がりエッジの両方においてデータを起動すること及び取り込むことによって達成される。ＲＡＭＢＵＳは、或るアプリケーションでは有益であることがある平均帯域幅を増加させるもう１つの方法である。
【０００９】
次に図２を参照すると、入力ＦＩＦＯバッファ１４の更に詳細な図が示される。入力ＦＩＦＯバッファ１４は、６個の異なるデータ・アイテムのためのラッチを記憶ロケーション４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ、及び４０ｆに有する。それらのデータ・アイテムは、制御セレクタ４２ａ、４２ｂ、及び４２ｃのもとで、一時に１つのデータ・アイテムずつ外部資源から読み出され、一時に１つのデータ・アイテムずつ入力ＦＩＦＯバッファ１４に書き込まれる。書込ポインタ４４及び読取ポインタ４６は共に出力をコンパレータ４８に供給する。コンパレータ４８の出力はマルチプレクサ制御ロジック２４に進む。上記したのように、データは、マルチプレクサ２０の制御に応答して、入力ＦＩＦＯバッファ１４からＤＲＡＭチップ２２にバーストで、例えば、３データ・アイテムずつ、又は出力ＦＩＦＯバッファ３２に一時に１データ・アイテムずつ書き込まれる。出力ＦＩＦＯバッファ３２の詳細図が図３に示される。
【０００１０】
図３には、記憶ロケーション５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、及び５０ｆにおけるデータ・アイテム・ラッチ、及び記憶ロケーション５０ａ−５０ｆへの入力５４ａ、５４ｂ、５４ｃ、５４ｄ、５４ｅ、及び５４ｆを制御するセレクタ５２ａ、５２ｂ、５２ｃ、５２ｄ、５２ｅ、及び５２ｆが示される。データ・アイテムの記憶ロケーション５０ａ−５０ｆからのデータ出力５６ａ、５６ｂ、５６ｃ、５６ｄ、５６ｅ、及び５６ｆがセレクタ５８に与えられ、データ出力３４を供給させる。そのデータは一時に１データ・アイテムずつ出力される。書込ポインタ６２及び読取ポインタ６４が設けられ、コンパレータ６６に信号を供給する。コンパレータ６６は、それらの差をマルチプレクサ制御ロジック２４に出力する。
【００１１】
また、ＤＲＡＭチップ２２は書込ポインタ、読取ポインタ、及びコンパレータ（すべて図示されていない）を有し、そのコンパレータの出力はマルチプレクサ制御ロジック２４に供給される。上記したように、ＤＲＡＭの最適なデータ速度での転送を利用するために、データが複数のデータ・アイテムでＤＲＡＭから出力ＦＩＦＯ３２に書き込まれる。メモリ・インターフェースは、ＤＲＡＭチップ２２に記憶されたキューの先頭部分及び末尾部分に対するポインタを維持する責任がある。連続的なアドレス並びに先頭ポインタ及び末尾ポインタを有することによって、個々のアドレスは必要なくなり、ＤＲＡＭチップ２２はＦＩＦＯモードで作用する。
【００１２】
マルチプレクサ２０は次のような方法でマルチプレクサ制御ロジック２４によって制御される。まず、データ１２が入力ＦＩＦＯバッファ１４における入力ＦＩＦＯキューに一時に１つのデータ・アイテムずつ入力される。出力ＦＩＦＯバッファ３２がエンプティであると仮定すると、データは、マルチプレクサ２０の作用によって入力ＦＩＦＯバッファ１４から出力ＦＩＦＯバッファ３２へ直接に送られる。出力ＦＩＦＯバッファ３２が完全にフルであり、入力ＦＩＦＯバッファ１４が半分だけフルである時、マルチプレクサ２０はコンパレータ４８及び６６に応答して制御ロジック２４によって切り替えられ、データを書込サイクル時にメモリ・インターフェース１８を介してＤＲＡＭチップ２２へ複数のデータ・アイテムずつ送らせ、出力ＦＩＦＯバッファ３２に関しては、データを読取サイクル時にＤＲＡＭチップ２２からメモリ・インターフェース１８を介して複数のデータ・アイテムずつ読み出させる。ＤＲＡＭチップ２２には最早データが記憶されてないことをＤＲＡＭにおけるコンパレータが表す時、マルチプレクサ２０は、入力ＦＩＦＯバッファ１４から出力ＦＩＦＯバッファ３２へデータを送るように切り替えられる。
【００１３】
上記のように、メモリ・インターフェースの制御は、データ・アイテムの次のグループがどこに書き込まれるかを追跡するための書込ポインタ及びデータ・アイテムの次のグループがどこから読み取られるかを追跡するための読取ポインタによって達成される。コンパレータは、これらの２つのポインタが同じであるかどうかを決定する。それは、バッファがフルであるか又はエンプティであるかを表す。読取ポインタ及び書込ポインタは次のように働く。即ち、読取ポインタ及び書込ポインタが読取サイクル時に同じデータ・ロケーションにある時、それは記憶ロケーションがエンプティであることを表し、読取ポインタ及び書込ポインタが書込サイクル時に同じデータ・ロケーションにある時、それは記憶ロケーションがフルであることを表す。
【００１４】
従って、読取ポインタ４４、書込ポインタ４６，及びコンパレータ４８、及び読取ポインタ６２、書込ポインタ６４、及びコンパレータ６６は、入力ＦＩＦＯバッファ１４におけるデータ記憶装置がフルであるか又はエンプティであるか、及び出力ＦＩＦＯバッファ３２におけるデータ記憶装置がフルであるか又はエンプティであるか表すように、従って、マルチプレクサ２０のオペレーションを制御するように動作する。ＤＲＡＭにおける読取及び書込ポインタ及びコンパレータも同様に動作する。（或るアプリケーションでは、読取及び書込ポインタではなくデータ・アイテムのリンクしたリストが使用されることがあることに注目すべきである）。
【００１５】
入力データ１２及び出力データ３４に対するインターフェースのバス幅は、メモリ・バス・インターフェースにおけるバス幅と同じであってもよい。しかし、特に、ＤＤＲ  ＤＲＡＭが使用される場合には異なるバス幅が望ましいことがある。特定のアプリケーションに基づいて行われなければならないトレード・オフは、与えられるオン・チップ・バッファリングの量（シリコン領域）対データ転送の効率（帯域幅）である。ほとんどの場合、帯域幅がより重要である。最大帯域幅は、ＤＲＡＭインターフェースの幅及びそれがコマンド及びデータを受容し得る速度によって決定される。これらの速度はＤＲＡＭの特性であり、その幅は選択可能である。しかし、ＡＳＩＣ上のＩ／Ｏの数は、通常、限定的な要素である。これらの懸念がウェートづけられる時、この最大帯域幅を維持するために必要な特定の最小パケット・サイズが存在するであろう。入力データ１２及び出力データ３４の幅は、通常、特定のアプリケーションによって規定されるであろう。従って、変数は、最小ＤＲＡＭパケット・サイズをデータ・アイテムのサイズで割ったものであるオン・チップ・バッファのサイズに関するものである。（入力ＦＩＦＯ及び出力ＦＩＦＯは、それぞれ、２つのメモリ・パケット分のデータを記憶できる必要がある）。
【００１６】
本発明の装置の動作を要約すると、データが外部資源から入力ＦＩＦＯバッファ１４に読み込まれ、そして出力ＦＩＦＯバッファ３２がフルでない限り、入力ＦＩＦＯバッファ１４から出力ＦＩＦＯバッファ３２に書き込まれる。出力ＦＩＦＯバッファ３２がフルになり、入力ＦＩＦＯバッファ１４が半分フルになる時、マルチプレクサ２０はシフトして入力ＦＩＦＯバッファ１４がＤＲＡＭチップ２２にデータを書き込むことを可能にし、出力ＦＩＦＯバッファ３２がＤＲＡＭチップ２２からデータを読み取ることを可能にする。出力ＦＩＦＯバッファ３２からの出力は出力３４として出力される。出力ＦＩＦＯバッファ３２及びＤＲＡＭチップ２２がエンプティである時、マルチプレクサ２０は、入力ＦＩＦＯバッファ１４が出力ＦＩＦＯバッファ３２に直接に書き込むことを可能にする。従って、ＤＲＡＭチップ２２は、入力ＦＩＦＯバッファ１４及び出力ＦＩＦＯバッファ３２が扱い得る大きさよりもデータ入力１２が大きい時、追加のバッファ・スペースとして作用する。
【００１７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００１８】
（１）外部資源からシステムへのデータ入力を管理するためのキュー・マネージャにして、
前記外部資源からのデータ・アイテムを受け取り及び記憶するための入力ＦＩＦＯバッファと、
前記システムへのデータ・アイテムを受け取り、記憶し、及び出力するための出力ＦＩＦＯバッファと、
前記入力ＦＩＦＯバッファ及び前記出力ＦＩＦＯバッファとインターフェースするメモリ記憶装置と、
前記入力ＦＩＦＯバッファから前記メモリ記憶装置にデータを選択的に書き込み、前記メモリ記憶装置から前記出力ＦＩＦＯバッファにデータ読み出すための制御機構と、
を含むキュー・マネージャ。
（２）前記データは前記入力ＦＩＦＯバッファ及び前記出力ＦＩＦＯバッファにデータ・アイテムとして記憶され、前記制御機構はデータ・アイテムの複数パケットとして前記出力ＦＩＦＯバッファにデータを書き込み及び前記入力ＦＩＦＯバッファからデータを読み取るための回路ロジックを含む、上記（１）に記載のキュー・マネージャ。
（３）前記メモリ記憶装置はデータをバースト・モードで読み取り及び書き込むように環境設定される、上記（２）に記載のキュー・マネージャ。
（４）前記メモリ記憶装置は少なくとも１つのＤＲＡＭチップを含む、上記（１）に記載のキュー・マネージャ。
（５）前記制御機構は前記出力ＦＩＦＯバッファが第１所定量に満たされ且つ前記入力ＦＩＦＯバッファが第２所定量に満たされるまで前記入力ＦＩＦＯバッファを前記出力ＦＩＦＯバッファに接続し、しかる後、前記メモリ記憶装置がエンプティになり且つ前記出力ＦＩＦＯバッファがエンプティになるまで前記入力ＦＩＦＯバッファを前記メモリ記憶装置に接続し、しかる後、前記入力ＦＩＦＯバッファを前記出力ＦＩＦＯバッファに接続するためのロジックを含む、上記（１）に記載のキュー・マネージャ。
（６）前記第１所定量は完全にフルであり、前記第２所定量は半分フルである、上記（５）に記載のキュー・マネージャ。
（７）前記制御機構はマルチプレクサを含む、上記（１）に記載のキュー・マネージャ。
（８）前記ＤＲＡＭチップは倍密度ＤＲＡＭチップである、上記（４）に記載のキュー・マネージャ。
（９）外部資源からシステムへのデータ入力を管理するための方法にして、
前記システムは前記外部資源からのデータ・アイテムを受け取り及び記憶するための入力ＦＩＦＯバッファと、前記システムへのデータ・アイテムを受け取り、記憶し、及び出力するための出力ＦＩＦＯバッファと、前記入力ＦＩＦＯバッファ及び前記出力ＦＩＦＯバッファとインターフェースするメモリ記憶装置と、を有し、
前記入力ＦＩＦＯバッファへの入力データ及び前記出力ＦＩＦＯバッファからの出力データを与えるステップと、
前記出力ＦＩＦＯバッファが第１所定量に満たされ且つ前記入力ＦＩＦＯバッファが第２所定量に満たされるまで前記入力ＦＩＦＯバッファを前記出力ＦＩＦＯバッファに接続し、しかる後、前記メモリ記憶装置がエンプティになり且つ前記出力ＦＩＦＯバッファがエンプティになるまで前記入力ＦＩＦＯバッファを前記メモリ記憶装置に及び前記出力ＦＩＦＯバッファを前記メモリ記憶装置に接続し、しかる後、前記入力ＦＩＦＯバッファを前記出力ＦＩＦＯバッファに接続するようにデータ・フローを制御するステップと、
を含む方法。
（１０）前記データは前記入力ＦＩＦＯバッファ及び前記出力ＦＩＦＯバッファにデータ・アイテムとして書き込まれ、データ・アイテムの複数パケットとして前記出力ＦＩＦＯバッファに書き込まれ及び前記入力ＦＩＦＯバッファから読み取られる、上記（９）に記載の方法。
（１１）データがバースト・モードで前記メモリ記憶装置に書き込まれ及び前記メモリ記憶装置から読み出される、上記（９）に記載の方法。
（１２）前記メモリ記憶装置は少なくとも１つのＤＲＡＭチップを含む、上記（９）に記載の方法。
（１３）前記第１所定量は完全にフルであり、前記第２所定量は半分フルである、上記（９）に記載の方法。
【図面の簡単な説明】
【図１】本発明の管理されたＤＲＡＭキュー・マネージャの構造を表す高レベルの概略図である。
【図２】入力ＦＩＦＯバッファの多少概略的な詳細図である。
【図３】出力ＦＩＦＯバッファの多少概略的な詳細図である。
【符号の説明】
１０  ＡＳＩＣチップ
２０  マルチプレクサ
２２  ＤＲＡＭチップ
２４  マルチプレクサ制御ロジック
【図１】
0003560056.tif 000002
【図２】
0003560056.tif 000003
【図３】
0003560056.tif 000004