(57)【特許請求の範囲】
【請求項１】
メモリセルトランジスタに接続されるビット線に対して電流を供給し、メモリセルトランジスタのオン／オフに応じて変動するビット線の電位を検出するセンスアンプであって、第１の電位に接続され、上記ビット線へ流れる電流を電圧値として取り出す第１のトランジスタと、上記第１の電位に接続され、上記第１のトランジスタに対して電流ミラーを成す第２のトランジスタと、上記第２のトランジスタ及び第２の電位の間に接続される第３のトランジスタと、上記第１のトランジスタ及び上記ビット線の間に接続される電流アンプと、上記電流アンプ及び上記第２の電位の間に接続され、上記第３のトランジスタに対して電流ミラーを成す第４のトランジスタと、上記第１のトランジスタの出力電位を一定の基準電位と比較する差動アンプと、を備え、上記ビット線を上記メモリセルトランジスタを介して第２の電位に接続し、上記第１のトランジスタのドレイン側の電位を上記基準電位と比較することを特徴とするセンスアンプ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、しきい値の差によって情報を記憶したメモリセルトランジスタから情報を読み出すセンスアンプに関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能なプログラマブルＲＯＭ(EEPROM:Electrically Erasable Programmable ROM)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、フローティングゲートに電荷が注入されたか否かによるメモリセルトランジスタの動作特性の差を検出することで、データの読み出しが行われる。
【０００３】
図３は、ビット線の電位の変動を読み出してメモリセルトランジスタのしきい値を判定するようにしたセンスアンプの構成を示すブロック図で、図４は、その動作を説明するタイミング図である。
センスアンプは、差動アンプ１、Ｐチャンネル型のＭＯＳトランジスタ２、Ｎチャンネル型のＭＯＳトランジスタ３及びインバータ４より構成される。読み出し負荷としてのトランジスタ２は、ゲートがドレインに接続され、ソースが電源に接続される。トランジスタ３は、トランジスタ２のドレインとビット線６との間に接続される。インバータ４は、入力がビット線６に接続され、出力がトランジスタ３のゲートに接続される。そして、差動アンプ１は、反転入力がトランジスタ２のドレインに接続され、非反転入力が基準電位Ｖrefに接続される。この差動アンプ１の出力Ｃが、メモリセルトランジスタ５のしきい値を読み出した判定結果となる。
【０００４】
メモリセルトランジスタ５は、フローティングゲート及びコントロールゲートを有する２重ゲート構造を成し、フローティングゲートに蓄積される電荷の量に応じてしきい値を変化させる。このしきい値の変化を記憶データに対応させることによって、所望のデータを記憶する。このメモリセルトランジスタ５は、読み出し動作において、ビット線６と接地点との間に接続され、コントロールゲートに選択信号ＬＳが印加される。
【０００５】
初期状態においては、メモリセルトランジスタ５は非選択（コントロールゲートがオフ）の状態にあり、ビット線６は所定の電位に充電されている。ビット線６には、トランジスタ２及びトランジスタ３を介して電源電位が供給されるため、初期電位Ｖaは、インバータ４のしきい値に対してトランジスタ３のしきい値分だけ高くなっている。
【０００６】
ここで、選択信号ＬＳを立ち上げてメモリセルトランジスタ５のコントロールゲートをオンすると、メモリセルトランジスタ５のしきい値に応じてメモリセルトランジスタ５がオンまたはオフ状態となる。即ち、メモリセルトランジスタ５のしきい値が選択信号ＬＳの波高値よりも低い場合には、メモリセルトランジスタ５がオンしてビット線６の電位ＶBLが低下する。そして、メモリセルトランジスタ５のしきい値が選択信号ＬＳの波高値よりも高ければ、メモリセルトランジスタ５はオフ状態を維持し、ビット線６の電位ＶBLは変動しない。ここで、メモリセルトランジスタ５がオンしたときのビット線６の電位ＶBLの低下の程度は、メモリセルトランジスタ５の駆動能力と、トランジスタ２、３の駆動能力とのバランスによって決定される。尚、トランジスタ２のドレイン側の電位Ｖaについても、ビット線６の電位ＶBLに追従して低下することになる。そこで、電位Ｖaの変動範囲内で基準電位Ｖrefを設定し、差動アンプ１によって電位Ｖaの変動を検出できるようにしている。
【０００７】
【発明が解決しようとする課題】
差動アンプ１に取り込まれる電位Ｖaは、トランジスタ３からビット線６及びメモリセルトランジスタ５を通して接地側へ流れる電流ｉrに応じて変動する。このため、電流ｉrが小さい場合には、電位Ｖaの変動が遅くなり、結果的に、差動アンプ１が電位Ｖaの変動を検出するまでに要する時間Ｌが長くなる。また、ビット線６に流れる電流ｉrを大きくすることで、電位Ｖaの変動を早くすることは可能であるが、そのためには、メモリセルトランジスタ５のサイズを大きくする必要があり、実質的には不可能である。
【０００８】
そこで本発明は、ビット線からメモリセルに流れ込む電流を大きくすることなくセンスアンプの応答速度を速くすることを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上述の課題を解決するために成されたもので、その特徴とするところは、メモリセルトランジスタに接続されるビット線に対して電流を供給し、メモリセルトランジスタのオン／オフに応じて変動するビット線の電位を検出するセンスアンプであって、第１の電位に接続され、上記ビット線へ流れる電流を電圧値として取り出す第１のトランジスタと、上記第１の電位に接続され、上記第１のトランジスタに対して電流ミラーを成す第２のトランジスタと、上記第２のトランジスタ及び第２の電位の間に接続される第３のトランジスタと、上記第１のトランジスタ及び上記ビット線の間に接続される電流アンプと、上記電流アンプ及び上記第２の電位の間に接続され、上記第３のトランジスタに対して電流ミラーを成す第４のトランジスタと、上記第１のトランジスタの出力電位を一定の基準電位と比較する差動アンプと、を備え、上記ビット線を上記メモリセルトランジスタを介して第２の電位に接続し、上記第１のトランジスタのドレイン側の電位を上記基準電位と比較することにある。
【００１０】
本発明によれば、第１のトランジスタからビット線を介してメモリセルに電流が流れ始めると、その電流の増加に伴って第２のトランジスタに流れる電流が増加し、同時に、第３のトランジスタに流れる電流が増加する。そして、第３のトランジスタを流れる電流の増加に伴い、ビット線と並列に接続される第４のトランジスタに流れる電流が増加する。従って、第１のトランジスタから電流アンプへ流れる電流が増加し、第１のトランジスタのドレイン側の電位は、素早く低下するようになる。
【００１１】
【発明の実施の形態】
図１は、本発明のセンスアンプの構成を示す回路図であり、図２は、その動作を説明するタイミング図である。この図において、メモリセルトランジスタ５及びビット線６については、図３と同一のものである。
センスアンプは、差動アンプ１１、Ｐチャンネル型のＭＯＳトランジスタ１２、１３、Ｎチャンネル型のＭＯＳトランジスタ１４、１５、Ｎチャンネル型のＭＯＳトランジスタ及びインバータ１５より構成される。第１のトランジスタ１２は、電流を電圧値として取り出すための読み出し負荷であり、ゲートがドレインに接続され、ソースが電源に接続される。第２のトランジスタ１３は、第１のトランジスタ１２と並列に電源に接続され、ゲートが第１のトランジスタ１２のゲートに接続される。これにより、第２のトランジスタ１３は、第１のトランジスタ１２に対して電流ミラーを構成し、第１のトランジスタ１２を流れる電流に応じて第２のトランジスタ１３を流れる電流が変化するようになる。
【００１２】
第３のトランジスタ１４は、第２のトランジスタ１３のドレインと接地点との間に接続され、ゲートがドレインに接続される。第４のトランジスタ１５は、第３のトランジスタ１４と並列に接地点に接続され、ゲートが第３のトランジスタ１４のゲートに接続される。これにより、第４のトランジスタ１５は、第３のトランジスタ１４に対して電流ミラーを構成し、第３のトランジスタ１４を流れる電流に応じて第４のトランジスタ１５を流れる電流が変化するようになる。
【００１３】
トランジスタ１６は、第１のトランジスタ１２のドレインと第４のトランジスタ１５のドレインとの間に接続される。インバータ１７は、入力が第４のトランジスタ１５のドレインに接続され、出力がトランジスタ１６のゲートに接続される。このトランジスタ１６及びインバータ１７によって電流アンプが構成される。
【００１４】
そして、ビット線６は、第４のトランジスタ１５のドレインに接続され、第４のトランジスタ１５とメモリセルトランジスタ５とを電流アンプに対して並列に接続する。差動アンプ１１は、反転入力に与えられる第１のトランジスタ１２のドレイン側の電位Ｖaと非反転入力に与えられる基準電位Ｖrefとの差に応じて、判定結果となる出力Ｃを取り出す。この差動アンプ１１の構成は、図３に示す差動アンプ１と同一である。
【００１５】
初期状態においては、メモリセルトランジスタ５は非選択（コントロールゲートがオフ）の状態にあり、ビット線６は所定の電位（インバータ１７のしきい値に対してトランジスタ１６のしきい値分低い電位）に充電されている。このような状態から、選択信号ＬＳを立ち上げてメモリセルトランジスタ５のコントロールゲートをオンすると、メモリセルトランジスタ５のしきい値に応じてメモリセルトランジスタ５がオンまたはオフ状態となる。このメモリセルトランジスタ５の動作は、図３の場合と同一である。
【００１６】
メモリセルトランジスタ５がオンしてビット線６に電流が流れ込み始めると、最初に、第１のトランジスタ１２に流れる電流が増加する。この第１のトランジスタ１２に流れる電流が増加すると、電流ミラー動作によって第２のトランジスタ１３に流れる電流が増加する。第３のトランジスタ１４は、第２のトランジスタ１３直列に接続されているため、第２のトランジスタ１３に流れる電流の増加は、そのまま第３のトランジスタ１３に流れる電流の増加となる。第３のトランジスタ１４に流れる電流が増加すると、電流ミラー動作によって第４のトランジスタ１５に流れる電流が増加する。これにより、ビット線６に電流ｉrが流れ始めると、第４のトランジスタ１５に流れる電流ｉdが増加し、ビット線６に流れる電流ｉrが一定であっても、第１のトランジスタ１２から電流アンプ（トランジスタ１６）に流れる電流ｉr＋ｉdが増加することになる。従って、メモリセルトランジスタ５に流れる電流を増加させることなく、第１のトランジスタ１２に流れる電流を増加させ、図２に示すように、ドレイン側の電位Ｖaの降下を速くして差動アンプ１１の判定動作に要する時間Ｌを短縮できる。
【００１７】
以上に実施形態においては、センスアンプに対してメモリセルを１つだけ接続する場合を例示しているが、所定の選択回路を設けることにより、複数のメモリセルトランジスタの内の１つを選択してセンスアンプに接続するようにしてもよい。
【００１８】
【発明の効果】
本発明によれば、メモリセルトランジスタに流れる電流を増加することなくセンスアンプの応答速度を向上することができ、高速動作に対応できるセンスアンプを実現することができる。
【図面の簡単な説明】
【図１】本発明のセンスアンプの構成を示す回路図である。
【図２】本発明のセンスアンプの動作を説明するタイミング図である。
【図３】従来のセンスアンプの構成を示す回路図である。
【図４】従来のセンスアンプの動作を説明するタイミング図である。
【符号の説明】
１、１１  差動アンプ
２、１２、１３  Ｐチャンネル型トランジスタ
３、１４、１５、１６  Ｎチャンネル型トランジスタ
４、１７  インバータ
５  メモリセルトランジスタ
６  ビット線
【図１】
0003540594.tif 000002
【図２】
0003540594.tif 000003
【図３】
0003540594.tif 000004
【図４】
0003540594.tif 000005