(57)【特許請求の範囲】
【請求項１】
アドレス信号が入力される少なくとも２入力端子を有し、複数の第１チャンネル型電界効果トランジスタの並列体と複数の第２チャンネル型電界効果トランジスタの直列体とを備え、前記並列体と前記直列体との共通接続点を出力端子とするＣＭＯＳゲートのテスト回路において、
前記入力端子に入力されたアドレス信号と、テスト信号とが入力され、第１論理レベルの前記テスト信号に応じて、前記複数の第２チャンネル型電界効果トランジスタを導通させるとともに、前記複数の第１チャンネル型電界効果トランジスタを非導通にし、第２の論理レベルの前記テスト信号に応じて、前記複数の第１チャンネル型電界効果トランジスタ及び前記複数の第２チャンネル型電界効果トランジスタに前記アドレス信号に応じた動作を行わせるテスト回路を設けたことを特徴とするＣＭＯＳゲートのテスト回路。
【請求項２】
請求項１記載のＣＭＯＳゲートのテスト回路において、前記テスト回路は入力信号とテスト信号とを入力とするＡＮＤゲートの出力をＮＯＲゲートの入力とすることを特徴とするＣＭＯＳゲートのテスト回路。
【請求項３】
請求項１記載のＣＭＯＳゲートのテスト回路において、前記テスト回路はＮＯＲゲートの入力部にＮチャンネル型トランジスタを配置し、該Ｎチャンネル型トランジスタのゲートにはテスト信号を入力することを特徴とするＣＭＯＳゲートのテスト回路。
【請求項４】
請求項１記載のＣＭＯＳゲートのテスト回路において、前記テスト回路はＮＡＮＤゲートの入力部にＯＲゲートを付加して、該ＯＲゲートの一方の入力に入力信号、他方の入力にテスト信号を入力することを特徴とするＣＭＯＳゲートのテスト回路。
【請求項５】
請求項１記載のＣＭＯＳゲートのテスト回路において、前記テスト回路はＮＡＮＤゲートの入力部にＰチャンネル型トランジスタを付加し、該Ｐチャンネル型トランジスタのゲートにはテスト信号を入力することを特徴とするＣＭＯＳゲートのテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳゲートのテスト回路に係り、特にＣＭＯＳＬＳＩのメモリ回路のデコーダ部の不具合を除くテスト回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば特開平６−１８６２９号公報に記載されるものがあった。
【０００３】
以下、その構成について説明する。
【０００４】
メモリＩＣのデコーダ回路は、ＮＯＲゲートまたはＮＡＮＤゲートが用いられている。このＮＯＲゲートまたはＮＡＮＤゲートを完全ＣＭＯＳで構成した場合に、並列接続のトランジスタのうち一個のトランジスタが、ソースかドレインまたは、ゲート入力が切れているといった不具合が製造工程で生じた場合に、この不具合のＮＯＲゲートまたはＮＡＮＤゲートを検出するためには、不具合のあるＮＯＲゲートまたはＮＡＮＤゲートを選択後、不具合のあるトランジスタのゲート信号を変化させることにより、不具合を検出することができる。
【０００５】
図３にアドレスＡ０，Ａ１，Ａ２，Ａ３の４入力のＮＯＲゲートで構成されたデコーダ（アドレスの組み合わせ２4 ＝１６個のＮＯＲゲートで構成される）の第ｉ番目のＮＯＲゲートを示す。
【０００６】
この回路図において、アドレスＡ０，Ａ１，Ａ２，Ａ３が入力されるＮＯＲゲートのＮチャンネル型トランジスタ１３がオープン不良の場合、この不良検出には、不具合のあるＮＯＲゲートを選択する、すなわちアドレス（０，０，０，０）を入力後、不具合のあるトランジスタのゲート信号を変化させる。すなわち、アドレス（０，０，１，０）を入力することで不具合を検出することができる。この方法のアドレス入力により、出力レベルが正常であれば、ＨレベルからＬレベルとなるものが、不具合があると、Ｈレベルから出力高インピーダンスとなり、前の状態のＨレベルを保持するので、不良を検出することができる。
【０００７】
【発明が解決しようとする課題】
しかし、このような不具合を発見するためには、前のアドレスと次のアドレスの組み合わせを考慮する必要があり、すべての組み合わせは、図３に示す４入力のデコーダでは、２×１６×１５＝４８０のテストケースが必要である。
【０００８】
本発明は、上記状況に鑑みて、１６のテストケースで済むアドレス・スキャンのテストケースを用いることができ、テスト時間を低減することができるＣＭＯＳゲートのテスト回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
（１）アドレス信号が入力される少なくとも２入力端子を有し、複数の第１チャンネル型電界効果トランジスタの並列体と複数の第２チャンネル型電界効果トランジスタの直列体とを備え、前記並列体と前記直列体との共通接続点を出力端子とするＣＭＯＳゲートのテスト回路において、前記入力端子に入力されたアドレス信号と、テスト信号とが入力され、第１論理レベルの前記テスト信号に応じて、前記複数の第２チャンネル型電界効果トランジスタを導通させるとともに、前記複数の第１チャンネル型電界効果トランジスタを非導通にし、第２の論理レベルの前記テスト信号に応じて、前記複数の第１チャンネル型電界効果トランジスタ及び前記複数の第２チャンネル型電界効果トランジスタに前記アドレス信号に応じた動作を行わせるテスト回路を設けるようにしたものである。
【００１０】
したがって、テスト時間を増やすことなく、さらにチップ面積の増大を極力抑えるようにすることができる。
【００１１】
（２）上記（１）記載のＣＭＯＳゲートのテスト回路において、前記テスト回路は、入力信号とテスト信号とを入力とするＡＮＤゲートの出力をＮＯＲゲートの入力とするようにしたものである。
【００１２】
したがって、ＮＯＲゲートにおいて、入力回路部にテスト回路としてＡＮＤゲートを付加したことにより、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００１３】
更に、テスト回路として、アドレス入力側にテスト回路を付加しているので、テスト回路が少なくて済む。
【００１４】
（３）上記（１）記載のＣＭＯＳゲートのテスト回路において、前記テスト回路は、ＮＯＲゲートの入力部にＮチャンネル型トランジスタを配置し、このＮチャンネル型トランジスタのゲートにはテスト信号を入力するようにしたものである。
【００１５】
このように、上記（２）のＡＮＤゲートの代わりに、テスト回路としてＮチャンネル型トランジスタを使用したことにより、ＡＮＤゲートにおいては、ゲートを構成するために６個のトランジスタが必要であったのが、Ｎチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００１６】
（４）上記（１）記載のＣＭＯＳゲートのテスト回路において、前記テスト回路は、ＮＡＮＤゲートの入力部にＯＲゲートを付加して、このＯＲゲートの一方の入力に入力信号、他方の入力にテスト信号を入力するようにしたものである。
【００１７】
このように、ＮＡＮＤゲートにおいて、入力回路部にテスト回路としてのＯＲゲートを付加したので、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００１８】
更に、テスト回路として、アドレス入力側にテスト回路を付加しているのでテスト回路が少なくて済む。
【００１９】
（５）上記（１）記載のＣＭＯＳゲートのテスト回路において、前記テスト回路は、ＮＡＮＤゲートの入力部にＰチャンネル型トランジスタを付加し、そのＰチャンネル型トランジスタのゲートにはテスト信号を入力するようにしたものである。
【００２０】
このように、上記（４）のＯＲゲートの代わりに、テスト回路としてＰチャンネル型トランジスタを使用したことにより、ＯＲゲートにおいては、ゲートを構成するのに、６個のトランジスタが必要であったが、Ｐチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２２】
図１は本発明の第１実施例を示すＣＭＯＳゲートのテスト回路図である。
【００２３】
この実施例では、デコーダを構成する４入力ＮＯＲゲートの例について説明する。
【００２４】
図１において、３１〜３４はＮチャンネル型トランジスタ、３５〜３８はＰチャンネル型トランジスタ、３９はアドレス入力とテスト信号Ｔを入力するＡＮＤゲートである。
【００２５】
ＮＯＲゲートのゲート入力には、アドレス入力とテスト信号Ｔを入力とするＡＮＤゲート３９の出力が入力される。テスト信号Ｔは、テスト端子からのテスト信号であり、クロック信号パルスを入力することにより、テスト回路として機能させるようにしている。
【００２６】
テスト信号ＴにＬレベル入力をすることにより、アドレス入力がＨレベル及びＬレベルに係わらず、ＡＮＤゲート３９の出力はＬレベルとなり、ＮＯＲゲートの出力はＨレベルとなる。
【００２７】
また、テスト信号ＴにＨレベルを入力することにより、ＮＯＲゲートの出力はアドレス入力による動作を行う。
【００２８】
図２は、本発明の第１実施例を示すＣＭＯＳゲートのテスト回路のアドレスデコーダのうちアドレス（Ａ０，Ａ１，Ａ２，Ａ３）が入力されるＮＯＲゲートの各部の波形図である。
【００２９】
このうち出力ＯｉはＮチャンネル型トランジスタ３３のオープン不良時の波形Ｗ１を実線で、期待値波形Ｗ２を点線で示している。
【００３０】
図２では、アドレスを（０，０，０，０）から（１，１，１，１）までの１６通りのタイミングを示している。ここでテスト信号Ｔをアドレスが変化した時に一定期間Ｌを入力し、その後、Ｈを入力することにより、ＮＯＲゲートの試験を行っている。出力Ｏｉの期待値は、テスト信号ＴがＨレベルの場合にアドレス入力が（０，０，０，０）時に出力ＯｉはＨレベルとなり、それ以外のアドレス入力では、出力ＯｉはＬレベルとなる。また、テスト信号ＴがＬレベルの場合は、アドレス入力によらず、出力ＯｉはＨレベルとなる。
【００３１】
図２ではＮチャンネル型トランジスタ３３がオープン不良時の波形を示しているので、アドレス入力が（０，０，１，０）の時に、テスト信号ＴをＬからＨに変化させることにより、出力ＯｉはＨレベルから高インピーダンス状態となり、前の出力データを保持することにより、不具合を検出することができる。
【００３２】
このように、不具合のあるトランジスタを選択して、テスト信号ＴをＬからＨに変化させるだけで、不良を検出することができる。
【００３３】
また、前のアドレスと次のアドレスの組み合わせによらず、不良を検出することができるので、アドレス・スキャンのテストのみで不良を検出することができる。
【００３４】
図１の４入力のデコーダでは、２4 ＝１６のテストパターンで不良の検出を行うことができる。
【００３５】
このように、第１実施例によれば、ＮＯＲゲートにおいて、入力回路部にテスト回路としてＡＮＤゲート３９を設けることにより、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００３６】
更に、テスト回路としては、アドレス入力側にテスト回路を付加しているのでテスト回路が少なくて済む。つまり、４入力のデコーダにおいては、２×４＝８個、また８入力のデコーダにおいては、２×８＝１６個、さらに１２入力のデコーダにおいては、２×１２＝２４個で済むことになる。
【００３７】
したがって、アドレス入力の増加によるテスト回路の増加が、２×ｎ（ｎはアドレス入力数）となるので、チップ面積の低減を図ることができる。
【００３８】
図４は本発明の第２実施例を示すテスト用Ｎチャンネル型トランジスタを有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【００３９】
図４において、４１〜４４はＮチャンネル型トランジスタ、４５〜４８はＰチャンネル型トランジスタ、４９はテスト回路としてのＮチャンネル型トランジスタである。
【００４０】
この実施例では、４入力ＮＯＲゲートのアドレス入力に、Ｎチャンネル型トランジスタ４９を配置し、このＮチャンネル型トランジスタ４９のゲート入力にはテスト端子からのテスト信号Ｔが入る。使用時はテスト信号ＴがＬレベルであり、Ｎチャンネル型トランジスタ４９は非導通であるが、テスト時はテスト信号Ｔとしてのクロックパルス入力により、Ｎチャンネル型トランジスタ４９は導通、非導通を繰り返す。Ｎチャンネル型トランジスタ４９の導通時の抵抗は十分低く、アドレス入力Ａ０／Ａ０（反転値）、Ａ１／Ａ１（反転値）、Ａ２／Ａ２（反転値）、Ａ３／Ａ３（反転値）を十分低いＬレベルまで駆動することができる。
【００４１】
図５は本発明の第２実施例の動作説明図である。つまり、ＣＭＯＳゲートのテスト回路のアドレスデコーダのうち、アドレス（Ａ０，Ａ１，Ａ２，Ａ３）が入力されるＮＯＲゲートの各部の波形図である。
【００４２】
テスト信号Ｔにアドレスが変化した時に一定期間Ｈレベルを入力、その後Ｌレベルとすることにより、ＮＯＲゲートのテストを行う。
【００４３】
テスト信号ＴをＨレベルとすることにより、アドレス入力に付加したＮチャンネルトランジスタが導通し、アドレス入力はプルダウンされ、Ｌレベルとなり、ＮＯＲゲートの出力は、Ｈレベルを出力する。その後、テスト信号ＴをＬレベルとすることにより、Ｎチャンネルトランジスタは非導通となり、通常のアドレス入力となる。
【００４４】
図５の出力ＯｉはＮチャンネル型トランジスタ４３のオープン不良時の波形Ｗ３を実線で、期待値波形を点線Ｗ４で示している。アドレス入力が（０，０，１，０）の時にテスト信号ＴをＨレベルからＬレベルに変化させることにより、出力ＯｉはＨレベルから高インピーダンス状態となり、前の出力データを保持することより、不具合を検出することができる。
【００４５】
このように、第２実施例によれば、ＡＮＤゲートの代わりに、テスト回路としてＮチャンネル型トランジスタを使用したことにより、ＡＮＤゲートにおいて、ゲートを構成するのに６個のトランジスタが必要であったが、Ｎチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００４６】
次に、本発明の第３実施例について説明する。
【００４７】
第１実施例ではデコーダを構成するものとして４入力ＮＯＲゲートであったが、この実施例では４入力ＮＡＮＤゲートの場合を示す。
【００４８】
図６は本発明の第３実施例を示すテスト用ＯＲ回路を有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【００４９】
図６において、５１〜５４はＰチャンネル型トランジスタ、５５〜５８はＮチャンネル型トランジスタ、５９はテスト回路としてのＯＲゲートである。
【００５０】
入力ゲート部にＯＲゲート５９を付加して、一方の入力にアドレス入力、他方の入力にテスト信号Ｔを入力する。テスト信号ＴをＨレベルとすることにより、アドレス入力によらず、出力ＯｉはＬレベルを出力する。
【００５１】
テスト信号ＴをＬレベルとすることにより、出力Ｏｉは、アドレス入力に応じた動作を行う。アドレス入力の変化に合わせて、テスト信号をＨレベルからＬレベルに変化させ、テストを行う。
【００５２】
このように、第３実施例によれば、ＮＡＮＤゲートにおいて、入力回路部にテスト回路としてＯＲゲートを付加したので、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００５３】
更に、テスト回路として、アドレス入力側にテスト回路を付加しているので、テスト回路が少なくて済む。つまり４入力のデコーダにおいては、２×４＝８個、また８入力のデコーダにおいては、２×８＝１６個、さらに１２入力のデコーダにおいては、２×１２＝２４個で済むことになる。
【００５４】
したがって、アドレス入力の増加によるテスト回路の増加が２×ｎ（ｎはアドレス入力数）となるので、チップ面積の低減を図ることができる。
【００５５】
次に、本発明の第４実施例について説明する。
【００５６】
図７は本発明の第４実施例を示すテスト用Ｐチャンネル型トランジスタを有する４入力ＮＡＮＤゲートで構成したデータ回路を示す回路図である。
【００５７】
図７において、６１〜６４はＰチャンネル型トランジスタ、６５〜６８はＮチャンネル型トランジスタ、６９はテスト回路としてのＰチャンネル型トランジスタである。
【００５８】
この実施例は、第３実施例のＯＲゲートの代わりに、アドレス入力にＰチャンネル型トランジスタ６９を付加し、そのＰチャンネル型トランジスタ６９のゲート入力にテスト信号Ｔを入力するようにしたものである。テスト信号ＴをＬレベルとすることで、アドレス入力はＨレベルにプルアップされ、出力ＯｉはＬレベルを出力する。
【００５９】
テスト信号ＴをＨレベルとすることにより、Ｐチャンネル型トランジスタ６９は非導通となり、出力Ｏｉはアドレス入力に応じた動作を行う。アドレス入力の変化に応じてテスト信号をＬレベルからＨレベルへ変化させ、テストを行う。
【００６０】
このように、第４実施例によれば、ＯＲゲートの代わりに、テスト回路としてＰチャンネル型トランジスタを使用したことにより、ＯＲゲートにおいてゲートを構成するのに６個のトランジスタが必要であったのが、Ｐチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００６１】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００６２】
【発明の効果】
以上、詳細に説明したように、本発明は、以下のような効果を奏することができる。
【００６３】
（１）請求項１記載の発明によれば、１６のテストケースで済むアドレス・スキャンのテストケースを用いることができ、テスト時間を低減することができる。
【００６４】
（２）請求項２記載の発明によれば、ＮＯＲゲートにおいて、入力回路部にテスト回路としてＡＮＤゲートを設け、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００６５】
更に、テスト回路としては、アドレス入力側にテスト回路を付加しているのでテスト回路が少なくて済む。
【００６６】
（３）請求項３記載の発明によれば、ＮＯＲゲートにおいて、ＡＮＤゲートの代わりに、テスト回路として、Ｎチャンネル型トランジスタを使用したことにより、ＡＮＤゲートにおいては、ゲートを構成するために６個のトランジスタが必要であったのが、Ｎチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００６７】
（４）請求項４記載の発明によれば、ＮＡＮＤゲートにおいて、入力回路部にテスト回路としてＯＲゲートを付加したので、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００６８】
更に、テスト回路として、アドレス入力側にテスト回路を付加しているので、テスト回路が少なくて済む。
【００６９】
（５）請求項５記載の発明によれば、ＮＡＮＤゲートにおいて、ＯＲゲートの代わりに、テスト回路として、Ｐチャンネル型トランジスタを使用したことにより、ＯＲゲートにおいては、ゲートを構成するのに、６個のトランジスタが必要であったが、Ｐチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すテスト用ＡＮＤ回路を有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【図２】本発明の第１実施例の動作説明図である。
【図３】従来の４入力のＮＯＲゲートで構成されたデータ回路を示す回路図である。
【図４】本発明の第２実施例を示すテスト用Ｎチャンネル型トランジスタを有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【図５】本発明の第２実施例の動作説明図である。
【図６】本発明の第３実施例を示すテスト用ＯＲ回路を有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【図７】本発明の第４実施例を示すテスト用Ｐチャンネル型トランジスタを有する４入力ＮＡＮＤゲートで構成したデータ回路を示す回路図である。
【符号の説明】
３１，３２，３３，３４，４１，４２，４３，４４，５５，５６，５７，５８，６５，  ６６，６７，６８    Ｎチャンネル型トランジスタ
３５，３６，３７，３８，４５，４６，４７，４８，５１，５２，５３，５４，６１，  ６２，６３，６４    Ｐチャンネル型トランジスタ
３９    ＡＮＤゲート
４９    テスト回路としてのＮチャンネル型トランジスタ
５９    ＯＲゲート
６９    テスト回路としてのＰチャンネル型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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