(57)【特許請求の範囲】
【請求項１】
アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された薄膜トランジスタ液晶表示素子の駆動方法であって、
前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、
前記ゲート制御電位を、前記対向電極の電位との電位差が、前記ソース電極の電位との電位差よりも大であるように設定することを特徴とする薄膜トランジスタ液晶表示素子の駆動方法。
【請求項２】
アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された薄膜トランジスタ液晶表示素子の駆動方法であって、
前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、
前記ゲート制御電位を、前記対向電極の電位に対する前記画素電極の電位が正であるとき、前記画素電極の電位よりも大であるように設定することを特徴とする薄膜トランジスタ液晶表示素子の駆動方法。
【請求項３】
アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された薄膜トランジスタ液晶表示素子の駆動方法であって、
前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、
前記ゲート制御電位を、前記対向電極の電位に対する前記画素電極の電位が負であるとき、前記画素電極の電位よりも小であるように設定することを特徴とする薄膜トランジスタ液晶表示素子の駆動方法。
【請求項４】
アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された薄膜トランジスタ液晶表示素子の駆動方法であって、
前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、
前記ゲート制御電位を、前記ソース電極の平均電位に設定することを特徴とする薄膜トランジスタ液晶表示素子の駆動方法。
【請求項５】
アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された薄膜トランジスタ液晶表示素子の駆動方法であって、
前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、当段画素電極に隣接して位置する前記ソース電極にソース制御電位を印加し、
前記ソース制御電位を、前記ソース電極の電位と前記当段画素電極の電位との間に電位差が生じ、その電位差により基板面に平行な横電界が前記液晶分子の順ティルト方向に発生するように設定することを特徴とする薄膜トランジスタ液晶表示素子の駆動方法。
【請求項６】
前記ソース制御電位を、前記対向電極の電位との電位差が前記当段画素電極の電位との電位差よりも大であるように設定する請求項５記載の薄膜トランジスタ液晶表示素子の駆動方法。
【請求項７】
前記ソース制御電位を、前記対向電極の電位に対する前記画素電極の電位が正であるとき、前記画素電極電位よりも大であるように設定する請求項５記載の薄膜トランジスタ液晶表示素子の駆動方法。
【請求項８】
前記ソース制御電位を、前記対向電極の電位に対する前記画素電極の電位が負であるとき、前記画素電極電位よりも小であるように設定する請求項５記載の薄膜トランジスタ液晶表示素子の駆動方法。
【請求項９】
アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された薄膜トランジスタ液晶表示素子であって、
前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、
前記ゲート制御電位は、前記対向電極の電位との電位差（絶対値）が前記画素電極の電位との電位差（絶対値）よりも大きくなるように設定されたことを特徴とする薄膜トランジスタ液晶表示素子。
【請求項１０】
アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された薄膜トランジスタ液晶表示素子であって、
前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、
前記ゲート制御電位は、前記対向電極の電位に対する前記画素電極の電位が正であるとき、前記画素電極の電位よりも大であるように設定されたことを特徴とする薄膜トランジスタ液晶表示素子。
【請求項１１】
アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された薄膜トランジスタ液晶表示素子であって、
前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、
前記ゲート制御電位は、前記対向電極の電位に対する前記画素電極の電位が負であるとき、前記画素電極の電位よりも小であるように設定されたことを特徴とする薄膜トランジスタ液晶表示素子。
【請求項１２】
アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された薄膜トランジスタ液晶表示素子であって、
前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、当段画素電極に隣接する前記ソース電極にソース制御電位を印加し、
前記ソース制御電位は、前記ソース電極の電位と前記当段画素電極の電位との間に電位差が生じ、その電位差により基板面に平行な横電界が前記液晶分子の順ティルト方向に発生するように設定されたことを特徴とする薄膜トランジスタ液晶表示素子。
【請求項１３】
前記ソース制御電位は、前記対向電極の電位との電位差が前記当段画素電極の電位との電位差よりも大であるように設定された請求項１２記載の薄膜トランジスタ液晶表示素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ液晶表示素子において高開口率、高画質を実現する液晶駆動方法に関するものである。
【０００２】
【従来の技術】
薄膜トランジスタ液晶表示素子は、近年、ワークステーション、パーソナルコンピュータ、ポータブルテレビ等に広く利用されており、さらに利用範囲は拡大する傾向にある。
【０００３】
図３に薄膜トランジスタ液晶表示素子の平面図を示す。薄膜トランジスタ液晶表示素子の画素電極４は、マトリックス状に形成されたゲート電極１ａ，１ｂ及びソース電極２に周囲を囲まれている。ゲート電極とソース電極とが立体交差する各交点にはそれぞれの画素電極４に接続されたドレイン電極３が設けられ、ゲート電極とソース電極とドレイン電極とで薄膜トランジスタが構成されている。液晶表示素子の高開口率化のために、ゲート電極やソース電極と画素電極とのスペースは狭くなる傾向にある。
【０００４】
図５に従来の薄膜トランジスタ液晶表示素子の駆動方法における各電位波形を示す。各ゲート電極は配置順に走査される。前段ゲート電極１ａにオン電位Ｖｇｚが印加された後、当段ゲート電極１ｂにオン電位Ｖｇｔが印加され、このとき前段ゲート電極１ａにはオフ電位が印加されている。通常は、図５に示すように、ゲート電極、ソース電極、画素電極には異なる電位が印加されるので、ゲート電極やソース電極と画素電極との間に電位差が生じ、これがアレイ基板面内方向の横電界となる。
【０００５】
【発明が解決しようとする課題】
前段ゲート電極のオフ電位を−１０Ｖ、画素電極の電位を５Ｖ、対向電極の電位を０Ｖとしたとき、ゲート電極に垂直な断面における電界（電気力線）の分布を図６（ａ）に示す。前段ゲート電極と画素電極との１５Ｖの電位差によって両電極間に強い横電界が発生し、横電界の歪みは画素電極上にまで及んでいる。このため、画素電極上に液晶分子の逆ティルト領域が侵入し、正ティルト領域と逆ティルト領域間にディスクリネーションラインによる光抜けが発生する。
【０００６】
また、ソース電極の電位が５Ｖであるときの、ソース電極に垂直な断面における電界分布を図６（ｂ）に示す。前記のソース電極に垂直な断面における電界分布ほどではないが、やはり横電界とそれによる光抜けが発生する。
【０００７】
このような画素電極上に発生する光抜け部分を遮光するためにブラックマトリクスを形成すればその分開口率が低下し、一方、遮光しなければコントラスト低下、残像といった画質低下の要因となる。このように、画素電極上に発生する光抜けは薄膜トランジスタ液晶表示素子の高開口率化及び高画質化の阻害要因となっている。
【０００８】
そこで本発明は、ゲート電極やソース電極と画素電極との間の横電界に起因する光抜けを軽減または抑制して、コントラスト低下、残像現象等の画質劣化が無く高開口率を実現することができる薄膜トランジスタ液晶表示素子の駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明による薄膜トランジスタ液晶表示素子の駆動方法は、  薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部（例えば前半）又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、ゲート制御電位を、対向電極の電位との電位差が、ソース電極の電位との電位差よりも大であるように設定することを特徴とする。
【００１０】
本発明による薄膜トランジスタ液晶表示素子の他の駆動方法は、薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、ゲート制御電位を、対向電極の電位に対する画素電極の電位が正であるとき、画素電極の電位よりも大であるように設定することを特徴とする。
【００１１】
本発明による薄膜トランジスタ液晶表示素子の更に他の駆動方法は、薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、ゲート制御電位を、対向電極の電位に対する画素電極の電位が負であるとき、画素電極の電位よりも小であるように設定することを特徴とする。
本発明による薄膜トランジスタ液晶表示素子の更に他の駆動方法は、薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、ゲート制御電位を、ソース電極の平均電位に設定することを特徴とする。
【００１２】
本発明による薄膜トランジスタ液晶表示素子の更に他の駆動方法は、前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、当段画素電極に隣接して位置する前記ソース電極にソース制御電位を印加し、ソース制御電位を、前記ソース電極の電位と前記当段画素電極の電位との間に電位差が生じ、その電位差により基板面に平行な横電界が前記液晶分子の順ティルト方向に発生するように設定することを特徴とする。
前記ソース制御電位は、前記対向電極の電位との電位差が前記当段画素電極の電位との電位差よりも大であるように設定することができる。また、前記ソース制御電位は、前記対向電極の電位に対する前記画素電極の電位が正であるとき、前記画素電極電位よりも大であるように設定することができる。逆に、前記ソース制御電位を、前記対向電極の電位に対する前記画素電極の電位が負であるとき、前記画素電極電位よりも小であるように設定することができる。
【００１３】
本発明による薄膜トランジスタ液晶表示素子は、アレイ基板上にゲート電極とソース電極とがマトリクス状に形成され、前記ゲート電極と前記ソース電極との各交点に対応させて画素電極とこれに接続されたドレイン電極、そして前記ゲート電極の電位により前記ソース電極と前記ドレイン電極との導通を制御する薄膜トランジスタが形成され、前記アレイ基板に対向して設置された対向基板上に対向電極が形成され、前記アレイ基板と前記対向基板との間に液晶が封入された基本構成を有する。そして、前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、前記ゲート制御電位は、前記対向電極の電位との電位差が、前記ソース電極の電位との電位差よりも大であるように設定されたことを特徴とする。
【００１４】
本発明による他の構成の薄膜トランジスタ液晶表示素子は、上記基本構成を有し、前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、前記ゲート制御電位は、前記対向電極の電位に対する前記画素電極の電位が正であるとき、前記画素電極の電位よりも大であるように設定されたことを特徴とする。
本発明による更に他の構成の薄膜トランジスタ液晶表示素子は、上記基本構成を有し、 前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、前段ゲート電極にゲート制御電位を印加し、前記ゲート制御電位は、前記対向電極の電位に対する前記画素電極の電位が負であるとき、前記画素電極の電位よりも小であるように設定されたことを特徴とする。
【００１５】
本発明による更に他の構成の薄膜トランジスタ液晶表示素子は、上記基本構成を有し、 前記薄膜トランジスタのソース電極とドレイン電極とを導通させるオン電位が当段ゲート電極に印加される期間の一部又は全部の期間にわたって、当段画素電極に隣接する前記ソース電極にソース制御電位を印加し、前記ソース制御電位は、前記ソース電極の電位と前記当段画素電極の電位との間に電位差が生じ、その電位差により基板面に平行な横電界が前記液晶分子の順ティルト方向に発生するように設定されたことを特徴とする。
前記ソース制御電位は、前記対向電極の電位との電位差が前記当段画素電極の電位との電位差よりも大であるように設定することができる。
【００１６】
【発明の実施の形態】
以下、本発明の好ましい実施形態を実施例と図面に基づいて説明する。
（実施例１）
図１に、本発明による薄膜トランジスタ液晶表示素子の駆動方法の例を示す。また、この駆動方法が適用される前段ゲート蓄積容量タイプの薄膜トランジスタ液晶表示素子の平面図を図３に示す。図３において、ゲート電極１ａ（１ｂ）とソース電極２とがマトリクス状に立体交差するように形成され、各交点に対応させてドレイン電極３、画素電極４、薄膜トランジスタ５が１組ずつ形成されている。各交点のゲート電極１ａ（１ｂ）とソース電極２とドレイン電極３とで薄膜トランジスタ５が構成され、ドレイン電極３は対応する画素電極４に接続されている。以下の説明において、１ａを前段ゲート電極、１ｂを当段ゲート電極１ｂという。つまり、各ゲート電極は配置順に走査され、現在オン電位（薄膜トランジスタ５をオンにするゲート電位）が印加されているものを当段ゲート電極といい、その隣の先にオン電位が印加されたものを前段ゲート電極という。ゲート電極１ａ（１ｂ）の電位によって、ソース電極２とドレイン電極３との導通が制御される。また、ゲート電極１ａ（１ｂ）と画素電極４との間には、蓄積容量８が形成されている。
【００１７】
図１は走査線反転駆動の場合の各信号波形を示しており、Ｖｇｚは前段ゲート電極１ａに印加される前段ゲート電位、Ｖｇｔは当段ゲート電極１ｂに印加される当段ゲート電位、Ｖｓはソース電極２に印加されるソース電位、Ｖｃは対向電極に印加される対向電位、Ｖｐは画素電位である。図５に示した従来の駆動方法と比較するとよく分かるように、図１の駆動方法では、当段ゲート電位Ｖｇｔにオン電位が印加される期間において、前段ゲート電位Ｖｇｚはゲート制御電位Ｖｇｃ（０Ｖ）をとる。つまり、ゲート電位はオン電位の期間（走査期間）経過後すぐに負電位に反転するのではなく、その間にゲート制御電位Ｖｇｃの期間を経る。
【００１８】
上記のような駆動方法によって光抜けが抑制される原理を、図４（ａ）を用いて説明する。図４（ａ）は、当段ゲート電位Ｖｇｔにオン電位が印加され前段ゲート電位Ｖｇｚがゲート制御電位Ｖｇｃをとる期間における、ゲート電極に垂直な断面での電位（電気力線）の分布を示している。図中、６は対向電極、７は液晶、９は液晶分子（の分子配向）を示している。前段ゲート電極１ａにはゲート制御電位Ｖｇｃとして０Ｖが印加され、画素電極４には５Ｖ、対向電極６には０Ｖが印加されている。画素電極４上において、パネル平面に垂直な縦電界ＥＶだけでなく、パネル平面に平行な横電界ＥＨが発生しているが、その強度は図６（ａ）に示した従来例に比べて弱く、液晶分子９はプレティルト１０と同じ順ティルト方向に立ち上がる。このため、ディスクリネーションラインは、画素電極４上では発生しないか、または従来例よりも画素電極４の端部に近い位置で発生する。
【００１９】
数値計算により上記実施例の効果を検証するに際し、図１の駆動電位と図３の平面寸法をそのまま代入するのは数値計算が極めて複雑になり、計算時間が膨大になるので、各入力電圧と電極構造を簡略化する。図７（ａ）に、数値計算に用いた簡略化された駆動電位図を示す。前段ゲート電位Ｖｇは薄膜トランジスタ５のオン期間のみ０Ｖのゲート制御電位Ｖｇｃをとり、それ以外の期間は−１０Ｖのオフ電位である。ソース電位Ｖｓは薄膜トランジスタ５のオン期間のみ５Ｖで、それ以外の期間は０Ｖである。対向電位Ｖｃは０Ｖの定電位である。画素電位Ｖｐは薄膜トランジスタ５がオンになるまでは０Ｖで、それ以降は５Ｖである。
【００２０】
比較のために、従来例の数値計算に用いた駆動電位図を図７（ｃ）に示す。薄膜トランジスタ５のオン期間においても、前段ゲート電位Ｖｇがゲート制御電位Ｖｇｃをとらず、−１０Ｖの定電位のままである点が図７（ａ）の本実施例と異なる。また、数値計算に用いた薄膜トランジスタ液晶表示素子の簡略化された平面寸法を図８に示す。
【００２１】
上記のような簡略化された駆動電位及び平面寸法を用いて行った、本実施例における光抜け発生の数値計算結果を図９に示す。この図において、横軸及び縦軸の数値は図８の平面寸法に対応しており、１μｍ単位で格子が描かれている。グレーの領域は透過率９２．５％以下の正常領域を示しており、他の格子が見えている部分が透明の光抜け部分である。図８と図９とから分かるように、画素電極４の端部（図の上辺及び左辺）に沿って線状の光抜け領域が現われており、ゲート側（図の上辺側）の光抜け領域の外縁は、画素電極４の端から４．０μｍ内側の位置に発生している。図１１示す従来例の数値計算結果では４．５μｍ内側の位置に発生しているので、本実施例は従来例に比べて０．５μｍ向上していることがわかる。
【００２２】
なお、本実施例では、当段ゲート電位Ｖｇｔにオン電位が印加される期間の全部間にわたって前段ゲートに対しゲート制御電位Ｖｇｃを印加したが、一部の期間、特に前半期間にだけゲート制御電位Ｖｇｃを印加するように構成しても同様の効果が得られる。また、本実施例では、ソース電位Ｖｓの平均電位をゲート制御電位Ｖｇｃとして印加したが、前段ゲート電極と画素電極との間の横電界が軽減される限り、あるいは、横電界が順ティルト方向に修正される限り、ソース電極に印加される画像信号電位範囲内、または範囲外の任意の電位を、制御信号Ｖｇｃとして用いてよい。例えば、前段ゲート電極と画素電極との電位差（絶対値）に対して、前段ゲート電極と対向電極との電位差（絶対値）を大きくすれば、前段ゲート電極エッジにおいて横電界より縦電界のほうが大きくなるので光抜けが抑制される。即ち、対向電位Ｖｃに対して画素電位Ｖｐが正であるとき、ゲート制御電位Ｖｇｃが画素電位Ｖｐよりも大となるようにすることが効果的である。逆に、画素電位Ｖｐが負であるとき、ゲート制御電位Ｖｇｃが画素電位Ｖｐよりも小となるようにすることが同様の意味で効果的である。
【００２３】
（実施例２）
次に、本発明による薄膜トランジスタ液晶表示素子の駆動方法の別の実施例を図２に示す。図２から分かるように、本実施例の駆動方法では、当段ゲート電位Ｖｇｔに薄膜トランジスタ５のオン電位が印加される期間のうちの前部期間において、ソース電位Ｖｓはソース制御電位Ｖｓｃをとる。
【００２４】
上記のような駆動方法によって光抜けが抑制される原理を、図４（ｂ）を用いて説明する。図４（ｂ）は、当段ゲート電位Ｖｇｔにオン電位が印加され、ソース電位Ｖｇｚがソース制御電位Ｖｓｃをとる期間における、ソース電極に垂直な断面での電位（電気力線）の分布を示している。ソース電極２にはソース制御電位Ｖｓｃとして７．５Ｖが印加され、画素電極４には５Ｖ、対向電極６には０Ｖが印加されている。画素電極４上において、パネル平面に垂直な縦電界ＥＶだけでなく、パネル平面に平行な横電界ＥＨが発生しているが、その方向は図６（ｂ）に示した従来例とは異なり順ティルト方向であり、液晶分子９は順ティルト方向に立ち上がる。このため、ディスクリネーションラインは、画素電極４上では発生しないか、従来例よりも画素電極４の端に近い位置で発生する。
【００２５】
実施例１で説明したのと同様に、簡略化した駆動電位と平面寸法を用いて本実施例の効果を実証するための数値演算を行った。図７（ｂ）に数値計算に用いた簡略化された駆動電位図を示す。ゲート電位Ｖｇは−１０Ｖの定電位である。ソース電位Ｖｓは薄膜トランジスタ５のオン期間のみ７．５Ｖで、それ以外の期間は０Ｖである。対向電位Ｖｃは０Ｖの定電位である。画素電位Ｖｐは薄膜トランジスタ５のオン期間までは０Ｖで、オン期間は７．５Ｖ、それ以降は５Ｖである。数値計算に用いた薄膜トランジスタ液晶表示素子の簡略化された平面寸法は実施例１と同じく図８に示されている。
【００２６】
上記のような簡略化された駆動電位及び平面寸法を用いて行った、本実施例における光抜け発生の数値計算結果を図１０に示す。ソース側（図の左辺側）の光抜け領域の外縁は、画素電極４の端から０．２μｍ外側の位置に発生している。図１１に示す従来例の数値演算結果では０．２μｍ内側の位置に発生しているので、本実施例は従来例に比べて、０．４μｍ向上していることがわかる。
【００２７】
なお、本実施例では、対向電位Ｖｃを基準として画像信号電位の１．５倍の電位をソース制御電位Ｖｓｃとして印加したが、ソース電極と画素電極間の横電界が軽減される限り、あるいは、横電界が順ティルト方向に修正される限り、ソース電極２に印加される画像信号電位範囲内の電位を、制御信号Ｖｓｃとして用いてもよい。例えば、ソース電極と画素電極との電位差（絶対値）に対して、ソース電極と対向電極との電位差（絶対値）を大きくすれば、ソース電極エッジにおいて横電界より縦電界のほうが大きくなるので光抜けが抑制される。即ち、対向電位Ｖｃに対して画素電位Ｖｐが正であるとき、ソース制御電位Ｖｓｃが画素電位Ｖｐよりも大となるようにすることが効果的である。逆に、画素電位Ｖｐが負であるとき、ソース制御電位Ｖｓｃが画素電位Ｖｐよりも小となるようにすることが同様の意味で効果的である。
【００２８】
さらに、実施例１および実施例２では、ゲート電位Ｖｇあるいはソース電位Ｖｓに制御電位をとらせたが、画素電極４の周囲に他のバス配線が設けられている場合、それらの配線に制御電位を印加してもよい。例えば、上記実施例では各画素電極との間に蓄積容量を形成させるための電極としてゲート電極を兼用しているが、そのような蓄積容量のための電極がゲート電極と別に設けられる場合がある。この場合、この蓄積容量のための電極に制御電位を印加するように構成すれば、駆動方法の制限を受けることなく自由度の高い制御信号電位を印加することすることができる。
【００２９】
【発明の効果】
以上のように、本発明の駆動方法によれば、ゲート電極、ソース電極、又は他のバス配線と画素電極との間の横電界を低減し、または、横電界の画素電極上への漏れを低減し、または、画素電極上の電界の向きを逆テイルト方向から順テイルト方向へ修正することにより、ディスクリネーションラインによる光抜けが低減される。これにより、画質劣化を伴うことなく薄膜トランジスタ液晶表示素子の高開口率化を実現することができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る薄膜トランジスタ液晶表示素子の駆動方法を示す駆動電位図
【図２】本発明の実施例２に係る薄膜トランジスタ液晶表示素子の駆動方法を示す駆動電位図
【図３】本発明が適用される薄膜トランジスタ液晶表示素子の平面図
【図４】実施例１及び実施例２における光抜け抑制原理を説明するための電位分布図
【図５】従来の薄膜トランジスタ液晶表示素子の駆動方法を示す駆動電位図
【図６】従来の駆動方法における光抜け発生の原理を説明するための電位分布図
【図７】実施例１（ａ）、実施例２（ｂ）、及び従来例（ｃ）における光抜け発生状態のシミュレーションを行うための数値計算に用いた駆動電位図
【図８】実施例１、実施例２、及び従来例における光抜け発生状態のシミュレーションを行うための数値計算に用いた薄膜トランジスタ液晶表示素子の平面寸法図
【図９】実施例１における光抜け発生状態のシミュレーション結果を表す図
【図１０】実施例２における光抜け発生状態のシミュレーション結果を表す図
【図１１】従来例における光抜け発生状態のシミュレーション結果を表す図
【符号の説明】
１  ゲート電極
１ａ  前段ゲート電極
１ｂ  当段ゲート電極
２  ソース電極
３  ドレイン電極
４  画素電極
５  薄膜トランジスタ
６  対向電極
７  液晶
８  蓄積容量
９  液晶分子
１０  プレティルト
ＥＶ  縦電界
ＥＨ  横電界
Ｖｇ  ゲート電位
Ｖｇｚ  前段ゲート電位
Ｖｇｔ  当段ゲート電位
Ｖｇｃ  ゲート制御電位
Ｖｓ  ソース電位
Ｖｓｃ  ソース制御電位
Ｖｐ  画素電位
Ｖｃ  対向電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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