(57)【特許請求の範囲】
【請求項１】
被試験デバイスの端子のうち、出力信号が出力されるか、又は、入力信号と出力信号の入出力が行われる一の端子に対して、前記端子電圧と、与えられたしきい値電圧との大小関係から、前記端子に流し込むソース電流、及び、前記端子から引き込むシンク電流を供給するダイオードブリッジを有する第１の電流負荷回路と第２の電流負荷回路とを備え、
前記第１、及び第２の電流負荷回路のダイオードブリッジには、それぞれ、値の異なる第１、及び第２のしきい値電圧が与えられ、
前記第１、及び第２の電流負荷回路は、それぞれ、第１、及び第２のスイッチを介して、前記被試験デバイスの前記端子と接続され、
前記被試験デバイスの前記端子から出力される出力電圧の時間変化率を検出する微分回路と、
前記被試験デバイスの前記端子から出力される出力電圧と、第１の基準電圧とを比較し、前記出力電圧が前記第１の基準電圧以上の場合にアクティブ状態の信号を出力する第１の比較回路と、
前記被試験デバイスの前記端子から出力される出力電圧と、第２の基準電圧とを比較し、前記出力電圧が前記第２の基準電圧以下の場合にアクティブ状態の信号を出力する第２の比較回路と、
前記微分回路の出力電圧と、第３の基準電圧とを比較し、前記微分回路の出力電圧が前記第３の基準電圧以上の場合にアクティブ状態の信号を出力する第３の比較回路と、
前記微分回路の出力電圧と、第４の基準電圧とを比較し、前記微分回路の出力電圧が前記第４の基準電圧以下の場合にアクティブ状態の信号を出力する第４の比較回路と、
前記被試験デバイスに対して印加（フォース）データを供給するドライバ回路をインヒビット状態に設定するときアクティブ状態とされる入出力制御信号と、前記第１の比較回路の出力信号と、前記第３の比較回路の出力信号とがともにアクティブ状態のとき、前記第１のスイッチをオンとする第１の論理回路と、
前記入出力制御信号と、前記第２の比較回路の出力信号と、前記第４の比較回路の出力信号とがともにアクティブ状態のとき、前記第２のスイッチをオンとする第２の論理回路と、
を備えたことを特徴とする半導体集積回路試験装置。
【請求項２】
半導体集積回路の試験装置において、
被試験デバイスに対して印加（フォース）データを供給するドライバ回路と、
前記被試験デバイスからの出力信号を期待値と比較するコンパレータ回路と、
前記被試験デバイスの一の端子の端子電圧と、与えられたしきい値電圧との大小関係から、前記端子に流し込むソース電流、及び、前記端子から引き込むシンク電流を供給するダイオードブリッジを有する第１の電流負荷回路と第２の電流負荷回路と、を備え、
前記第１、及び第２の電流負荷回路のダイオードブリッジには、それぞれ、値の異なる第１、及び第２のしきい値電圧が与えられ、
前記第１、及び第２の電流負荷回路は、それぞれ、第１、及び第２のスイッチを介して、前記被試験デバイスの前記端子と接続され、
前記被試験デバイスの前記端子から出力される出力電圧の時間変化率を検出する微分回路と、
前記被試験デバイスの前記端子から出力される出力電圧と、第１の基準電圧とを比較し、前記出力電圧が前記第１の基準電圧以上の場合にアクティブ状態の信号を出力する第１の比較回路と、
前記被試験デバイスの前記端子から出力される出力電圧と、第２の基準電圧とを比較し、前記出力電圧が前記第２の基準電圧以下の場合にアクティブ状態の信号を出力する第２の比較回路と、
前記微分回路の出力電圧と、第３の基準電圧とを比較し、前記微分回路の出力電圧が前記第３の基準電圧以上の場合にアクティブ状態の信号を出力する第３の比較回路と、
前記微分回路の出力電圧と、第４の基準電圧とを比較し、前記微分回路の出力電圧が前記第４の基準電圧以下の場合にアクティブ状態の信号を出力する第４の比較回路と、
前記第１の比較回路の出力信号と、前記第３の比較回路の出力信号と、前記ドライバ回路をインヒビット状態に設定するときアクティブ状態とされる入出力制御信号とを入力とし、これらの信号が全てアクティブ状態のとき、前記第１のスイッチをオンとする第１の論理回路と、
前記第２の比較回路の出力と、前記第４の比較回路の出力と、前記ドライバ回路をインヒビット状態に設定するときアクティブ状態とされる前記入出力制御信号とを入力とし、これらの信号が全てアクティブ状態のとき、前記第２のスイッチをオンとする第２の論理回路と、
を備え、
前記被試験デバイスの前記端子から出力される出力信号の立ち上がり時に、前記第１のスイッチがオンとされたときに、前記第１の電流負荷回路からソース電流が前記端子に供給され、
前記被試験デバイスの前記端子から出力される出力信号の立ち下がり時に、前記第２のスイッチがオンとされたときに、前記第２の電流負荷回路からシンク電流が前記端子に供給される、ことを特徴とする半導体集積回路試験装置。
【請求項３】
半導体集積回路の試験装置において、
被試験デバイスの端子のうち、出力信号が出力されるか、又は、入力信号と出力信号の入出力が行われる一の端子に対して、第３のスイッチを介して、接続され、出力波形なまりを補正する補正回路を備え、
前記補正回路が、前記被試験デバイスの一の端子に対して、前記端子電圧と、与えられたしきい値電圧との大小関係から、前記端子に流し込むソース電流、及び、前記端子から引き込むシンク電流を供給するダイオードブリッジを有する第１の電流負荷回路と第２の電流負荷回路とを備え、
前記第１、及び第２の電流負荷回路のダイオードブリッジには、それぞれ、値の異なる第１、及び第２のしきい値電圧が与えられ、
前記第１、及び第２の電流負荷回路は、それぞれ、第１、及び第２のスイッチと、前記第３のスイッチを介して前記被試験デバイスの前記端子と接続され、
前記被試験デバイスの前記端子から出力される出力電圧の時間変化率を検出する微分回路と、
前記被試験デバイスの前記端子から出力される出力電圧と、第１の基準電圧とを比較し、前記出力電圧が前記第１の基準電圧以上の場合にアクティブ状態の信号を出力する第１の比較回路と、
前記被試験デバイスの前記端子から出力される出力電圧と、第２の基準電圧とを比較し、前記出力電圧が前記第２の基準電圧以下の場合にアクティブ状態の信号を出力する第２の比較回路と、
前記微分回路の出力電圧と、第３の基準電圧とを比較し、前記微分回路の出力電圧が前記第３の基準電圧以上の場合にアクティブ状態の信号を出力する第３の比較回路と、
前記微分回路の出力電圧と、第４の基準電圧とを比較し、前記微分回路の出力電圧が前記第４の基準電圧以下の場合にアクティブ状態の信号を出力する第４の比較回路と、
前記被試験デバイスに対して印加（フォース）データを供給するドライバ回路をインヒビット状態に設定するときアクティブ状態とされる入出力制御信号と、前記第１の比較回路の出力信号と、前記第３の比較回路の出力信号とがともにアクティブ状態のとき、前記第１のスイッチをオンとする第１の論理回路と、
前記入出力制御信号と、前記第２の比較回路の出力信号と、前記第４の比較回路の出力信号とがともにアクティブ状態のとき、前記第２のスイッチをオンとする第２の論理回路と、
を備え、
前記第３のスイッチをオン・オフすることで、前記補正回路による補正を行うか否かを選択自在とした、ことを特徴とする半導体集積回路試験装置。
【請求項４】
被試験デバイスに対して印加（フォース）データを供給するドライバ回路と、前記被試験デバイスからの出力信号を期待値と比較するコンパレータ回路と、を備えた半導体集積回路の試験装置において、
前記被試験デバイスの端子のうち、出力信号が出力されるか、又は、入力信号と出力信号の入出力が行われる一の端子に対して、第３のスイッチを介して、接続され、出力波形なまりを補正する補正回路を備え、
前記補正回路が、前記被試験デバイスの一の端子の端子電圧と、与えられたしきい値電圧との大小関係から、前記端子に流し込むソース電流、及び、前記端子から引き込むシンク電流を供給するダイオードブリッジを有する第１の電流負荷回路と第２の電流負荷回路と、を備え、
前記第１、及び第２の電流負荷回路のダイオードブリッジには、それぞれ、値の異なる第１、及び第２のしきい値電圧が与えられ、
前記第１、及び第２の電流負荷回路は、それぞれ、第１、及び第２のスイッチを介して、前記被試験デバイスの前記端子と接続され、
前記被試験デバイスの前記端子から出力される出力電圧の時間変化率を検出する微分回路と、
前記被試験デバイスの前記端子から出力される出力電圧と、第１の基準電圧とを比較し、前記出力電圧が前記第１の基準電圧以上の場合にアクティブ状態の信号を出力する第１の比較回路と、
前記被試験デバイスの前記端子から出力される出力電圧と、第２の基準電圧とを比較し、前記出力電圧が前記第２の基準電圧以下の場合にアクティブ状態の信号を出力する第２の比較回路と、
前記微分回路の出力電圧と、第３の基準電圧とを比較し、前記微分回路の出力電圧が前記第３の基準電圧以上の場合にアクティブ状態の信号を出力する第３の比較回路と、
前記微分回路の出力電圧と、第４の基準電圧とを比較し、前記微分回路の出力電圧が前記第４の基準電圧以下の場合にアクティブ状態の信号を出力する第４の比較回路と、
前記第１の比較回路の出力信号と、前記第３の比較回路の出力信号と、前記ドライバ回路をインヒビット状態に設定するときアクティブ状態とされる入出力制御信号とを入力とし、これらの信号が全てアクティブ状態のとき、前記第１のスイッチをオンとする第１の論理回路と、
前記第２の比較回路の出力と、前記第４の比較回路の出力と、前記ドライバ回路をインヒビット状態に設定するときアクティブ状態とされる前記入出力制御信号とを入力とし、これらの信号が全てアクティブ状態のとき、前記第２のスイッチをオンとする第２の論理回路と、
を備え、
前記被試験デバイスの前記端子から出力される出力信号の立ち上がり時に、前記第１のスイッチがオンとされたときに、前記第１の電流負荷回路からソース電流が前記端子に供給され、
前記被試験デバイスの前記端子から出力される出力信号の立ち下がり時に、前記第２のスイッチがオンとされたときに、前記第２の電流負荷回路からシンク電流が前記端子に供給される構成とされており、
前記第３のスイッチをオン・オフすることで、前記補正回路による補正を行うか否かを選択自在とした、ことを特徴とする半導体集積回路試験装置。
【請求項５】
前記第１、及び第２のしきい値電圧の電圧値、前記第１乃至第４の基準電圧の電圧値、前記ソース電流と前記シンク電流の電流値が、いずれも、可変に設定される、ことを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路試験装置。
【請求項６】
前記第１の電流負荷回路のダイオードブリッジに与える第１のしきい値電圧が、前記第２の電流負荷回路のダイオードブリッジに与える第２のしきい値電圧よりも高い値とされる、ことを特徴とする請求項１乃至５のいずれか一に記載の半導体集積回路試験装置。
【請求項７】
前記微分回路のカットオフ周波数が、可変自在とされている、ことを特徴とする請求項１乃至４のいずれか一に記載の半導体集積回路試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の試験装置に関し、特に、電流負荷を可変する回路を備えた試験装置に関する。
【０００２】
【従来の技術】
図６に、電流負荷回路（ダイナミックロード）を備えた従来のＬＳＩテスタの一Ｉ／Ｏチャネルあたりのピンエレクトロニクスカードと、被試験デバイス（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ；「ＤＵＴ」という）の接続構成の一例を模式的に示す。
【０００３】
図６において、１０１はテスタのロードボード上のソケット（いずれも不図示）等に装着される、被試験対象の半導体集積回路（被試験デバイス）（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ；「ＤＵＴ」という）であり、１０２はＤＵＴ１０１内の出力インピーダンスＲの出力バッファ回路である。１０３は、ＬＳＩテスタのテストヘッドに実装されるピンエレクトロニクスカードである。ピンエレクトロニクスカード１０３は、ＤＵＴ１０１に印加する試験用の信号波形（フォースデータ）を出力するドライバ回路１０４と、ＤＵＴ１０１から出力される出力信号波形を期待値と比較するための、出力Ｌｏｗレベル（ＶＯＬ）と出力Ｈｉｇｈレベル（ＶＯＨ）と比較する２つのコンパレータよりなるコンパレータ回路１０５と、ファンクショナル試験中、ＤＵＴ１０１の出力状態によって負荷条件を変えることのできる電流負荷回路（「プログラマブルロード」ともいう）と、を備えている。
【０００４】
図６において、１０７は、ＤＵＴ１０１とピンエレクトロニクスカード１０３とを接続する伝送線路（特性インピーダンスＺ０の同軸ケーブル）である。Ｓは、試験を行うにあたってドライバ回路１０４、コンパレータ回路１０５、電流負荷回路１０６を選択的に活性化させるストローブ信号である。
【０００５】
電流負荷回路１０６は、ダイオードブリッジ１１１と、ダイオードブリッジ１１１に与えるしきい値電圧ＶＴを切り換える電流負荷切換電圧発生部１０８と、ソース電流負荷回路１０９（Ｖ／Ｉ変換回路）と、シンク電流負荷回路１１０（Ｖ／Ｉ変換回路）と、を備えており、ダイオードブリッジ１１１は、ＤＵＴ１０１に流し込むソース電流（Ｉｓｏｕｒｃｅ）と、ＤＵＴ１０１から引き込むシンク電流（Ｉｓｉｎｋ）とを、電流負荷切換電圧発生部１０８のしきい値電圧ＶＴによって切り換える。
【０００６】
ＤＵＴ１０１内の出力バッファ回路１０２の出力電圧Ｖｏｕｔが、
Ｖｏｕｔ＞ＶＴのとき、電流負荷回路１０６からシンク電流（Ｉｓｉｎｋ）が流れ出し、
Ｖｏｕｔ＜ＶＴのとき、電流負荷回路１０６からソース電流（Ｉｓｏｕｒｃｅ）が流れ込む。
【０００７】
【発明が解決しようとする課題】
従来のＬＳＩテスタにおいては、電流負荷回路（ダイナミックロード）１０６を用いて、リンギングを防止が防止できるほか、ＬＳＩテスタのピンエレクトロニクスカード、ピンエレクトロニクスカードのコンパレータ回路１０５の負荷容量、さらに被試験デバイスまでの配線等に原因する負荷容量による波形なまり等をある程度防止することはできるものの、電流負荷切換電圧発生部１０８は一つの固定電圧値しか設定できない。すなわち従来のＬＳＩテスタにおいて、テストプログラムにより電流負荷切換電圧発生部１０８におけるしきい値電圧ＶＴはプログラマブルに設定できるが、これは、一つのファンクション試験（テスタからテストパタンを被試験デバイスに印加し、被試験デバイスの出力をコンパレータで期待値と比較判定する試験）の開始前、又は該ファンクション試験終了後に行われ、ファンクション試験動作中は、しきい値電圧ＶＴはファンクション試験の前に設定された固定電圧値とされる。
【０００８】
この場合、例えば特開平３−１９７８７９号公報等にも詳細に説明されているように、被試験デバイスの出力波形のオーバーシュートとアンダーシュートのいずれか一方しか波形整形することができず、ＤＵＴの正しい試験・評価を行うことができない。
【０００９】
また、被試験デバイスの出力電圧Ｖｏｕｔが、ダイオードブリッジに供給されるしきい値電圧ＶＴよりも大きいか否かだけで、シンク電流、ソース電流を切り換えており、出力電圧Ｖｏｕｔがしきい値電圧ＶＴよりも小さい場合には一定のソース電流（定電流）が流し込まれ、出力電圧Ｖｏｕｔがしきい値電圧ＶＴを少しでも超えるとただちに一定のシンク電流（定電流）で引き込みがなされ、適正な動作が得られない。
【００１０】
さらにＬＳＩテスタのロードボードにＤＵＴを搭載してピンエレクトロニクスカードに接続した場合に、例えばＤＵＴを実機へ実装する場合と比べて、出力負荷容量の相違等から、ＤＵＴからの出力信号の立ち上がり時間／立ち下がり時間が遅れる等、ＡＣ特性が相違する場合がある。かかる問題に対処すべく、電流負荷回路１０６からのソース／シンク電流により、被試験デバイスの出力の容量負荷を充放電し、出力負荷容量による波形なまりを補正する場合、電流負荷切換電圧発生部１０８が一つの固定電圧値しか設定できない従来のＬＳＩテスタにおいては、ＤＵＴ１０１の出力の立ち上がり又は立ち下がり波形のうち、一方しか補正することはできず、ファンクション試験を正しく行うことができないことになる。例えば、被試験デバイスの出力波形の立ち上がりの波形なまりは補正でき、期待値パターン“１”の比較はパスしても、立ち下がりの波形なまりが補正できない場合、期待値パターン“０”の比較はフェイルしてしまう場合がある。そこで、１回目のファンクション試験では、コンパレータにおいて、期待値パターン“０”との比較をマスクし、期待値パターン“１”とだけ比較し、次に、しきい値電圧ＶＴを切り換え、再びファンクション試験を行い、その際、期待値パターン“１”との比較をマスクし、期待値パターン“０”とだけ比較する等のテスト手順を行う必要があり、その結果、テスト時間の増大を招いている。
【００１１】
したがって、本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、出力負荷容量による被試験デバイスの立ち上がり及び立ち上がり出力の遅延を防止する半導体集積回路試験装置を提供することにある。これ以外に本発明の目的、特徴、利点等は、下記の実施の形態の記載から、当業者には直ちに明らかとされるであろう。
【００１２】
【課題を解決するための手段】
前記目的を達成する本発明に係る装置は、被試験対象の半導体集積回路（「被試験デバイス」という）の端子のうち、出力信号が出力されるか、又は、入力信号と出力信号の入出力が行われる一の端子に対して、前記端子に流し込むソース電流、及び、前記端子から引き込むシンク電流を供給するダイオードブリッジを有する電流負荷回路を複数備え、前記複数の電流負荷回路のダイオードブリッジには、それぞれ異なるしきい値電圧が与えられ、前記複数の電流負荷回路の各々は、それぞれ、スイッチを介して、前記被試験デバイスの前記端子と接続され、前記被試験デバイスの前記端子からの出力信号波形の変化率を検出する手段と、前記被試験デバイスの前記端子からの出力信号のレベルと、前記変化率と、に基づき、前記複数のスイッチを、それぞれ、オン・オフ制御する手段と、を備えている。
【００１３】
本発明によれば、被試験デバイスの端子のうち、出力信号が出力されるか、又は、入力信号と出力信号の入出力が行われる一の端子に対して、前記端子にソース電流、及び、シンク電流を供給するダイオードブリッジを有する電流負荷回路を複数設け、前記複数の電流負荷回路のダイオードブリッジには、異なるしきい値電圧を与え、前記被試験デバイスの前記端子からの出力信号波形の変化率を検出し、前記被試験デバイスの前記端子からの出力信号のレベルと、前記変化率と、に基づき、前記複数のスイッチを、それぞれ、オン・オフすることで、前記被試験デバイスの前記出力信号波形の立ち上がり及び立ち下がりの、出力負荷容量に起因する、波形なまりを整形する。
【００１４】
【発明の実施の形態】
本発明の実施の形態について以下に説明する。本発明は、その好ましい実施の形態において、被試験デバイスの一の出力端子（入出力端子を含む）に対して、電流負荷回路を複数備え、これら複数の電流負荷回路のダイオードブリッジには異なるしきい値電圧を与え、複数の電流負荷回路はそれぞれ、スイッチを介して、前記被試験デバイスの前記出力端と接続され、被試験デバイスの出力電圧だけでなく、出力電圧、該出力電圧の時間変化率（微分値）とに基づき、スイッチをオン・オフ制御することで、被試験デバイスの立ち上がり、及び立ち下がりの出力負荷容量に起因する、波形なまりを整形するようにしたものである。
【００１５】
より詳細には、本発明の一実施の形態において、図１を参照すると、ＬＳＩテスタのピンエレクトロニクスカード（ピンエレクトロニクス回路）は、被試験デバイス（１）の一つの端子（出力バッファ回路に接続される出力ピン又は出力バッファ回路と入力バッファ回路に共通に接続される入出力ピン）（ノードＡ）に対して、該端子の電圧と、しきい値電圧の大小から、ソース電流及びシンク電流を供給するダイオードブリッジ（３１、４１）を備えた、第１、第２の電流負荷回路（３０、４０）を備え、第１、第２の電流負荷回路（３０、４０）のダイオードブリッジ（３１、４１）には第１、第２のしきい値電圧（ＶＴ１、ＶＴ２）が与えられ、第１、第２の電流負荷回路（３０、４０）はそれぞれ、第１、第２のスイッチ（５１、５２）を介して、被試験デバイス（１）の端子（ノードＡ）と接続されている。
【００１６】
さらに、被試験デバイス（１）の端子（ノードＡ）の電圧波形の変化率（時間変化率）を検出する微分回路（６０）と、被試験デバイス（１）の該端子からの出力電圧と第１の基準電圧（ＶＨ１）とを比較し、前記出力電圧が第１の基準電圧（ＶＨ１）以上のときに、アクティブ状態の信号を出力する第１の比較回路（８１）と、被試験デバイス（１）の該端子からの出力電圧と第２の基準電圧（ＶＬ１）とを比較し、前記出力電圧が第２の基準電圧（ＶＬ１）以下のときにアクティブ状態の信号を出力する第２の比較回路（８２）と、微分回路（６０）の出力電圧と第３の基準電圧（ＶＨ２）とを比較し、微分回路（６０）の出力電圧が第３の基準電圧（ＶＨ２）以上のときにアクティブ状態の信号を出力する第３の比較回路（７１）と、微分回路（６０）の出力電圧と第４の基準電圧（ＶＬ２）とを比較し、微分回路（６０）の出力電圧が第４の基準電圧（ＶＬ２）以下のときにアクティブ状態の信号を出力する第４の比較回路（７２）と、第１の比較回路（８１）の出力と、第３の比較回路（７１）の出力と、テストパタンのより値が設定されＩ／Ｏを制御する信号であってドライバ回路（１０）をインヒビット状態とするときインアクティブ状態とされるＩ／Ｏコントロール信号をインバータで反転した信号と、の３つの信号を入力とし、これら３つの信号が全てアクティブ状態のとき、第１のスイッチ（５１）をオンとする第１の論理回路（９１）と、第２の比較回路（８２）の出力と、第４の比較回路（７２）の出力と、Ｉ／Ｏコントロール信号をインバータで反転した信号と、の３つの信号を入力とし、これら３つの信号が全てアクティブ状態のとき、第２のスイッチ（５２）をオンとする第２の論理回路（９２）と、を備えている。
【００１７】
第１の電流負荷回路（３０）のダイオードブリッジに与える第１のしきい値電圧（ＶＴ１）が、第２の電流負荷回路（４０）のダイオードブリッジに与える第２のしきい値電圧（ＶＴ２）よりも高い値とされる。また第１の基準電圧（ＶＨ１）＜第２の基準電圧（ＶＬ１）とされている。
【００１８】
試験デバイスの前記端子から出力される出力信号の立ち上がり時に、第１のスイッチ（５１）がオンとされたときに、第１の電流負荷回路（３０）からソース電流が、試験デバイスの前記端子に供給され、被試験デバイスの前記端子から出力される出力信号の立ち下がり時に第２のスイッチ（５２）がオンとされたときに第２の電流負荷回路（４０）から、シンク電流が、試験デバイスの前記端子に供給される。
【００１９】
本発明は、別の実施の形態において、第１、第２の電流負荷回路（３０、４０）と、第１乃至第４の比較回路（８１、８２、７１、７２）と、微分回路（６０）、第１、第２の論理回路（９１、９２）と、第１、第２のスイッチ（５１、５２）とからなる出力波形のなまりを補正する回路を、スイッチ（５３）を介して、被試験デバイスの端子（Ａ）に接続する構成としてもよい。この場合、スイッチ（５３）は、好ましくは、テストプログラムによって、その開閉が、制御される。
【００２０】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく本発明の実施例について図面を参照して説明する。
【００２１】
図１は、本発明の一実施例の構成を示す図であり、ＬＳＩテスタのピンエレクトロニクスカードの一Ｉ／Ｏチャネルあたりの概略構成を示したものである。
【００２２】
図１を参照すると、本発明の一実施例において、パターンデータに基づき、Ｈｉｇｈ／Ｌｏｗレベルのフォース（印加）データを、被試験デバイスに印加するドライバ回路１０は、スイッチ（ＳＷ１）５０を介して、被試験デバイス（ＤＵＴ）１の入出力ピン（Ａ点）と接続されている。Ａ点には、被試験デバイス１から出力される出力信号波形を期待値と比較するコンパレータ回路２０（図５の１０５と同じ構成）が接続される。なお被試験デバイス１は、不図示の内部回路からの信号をピン（Ａ点）に駆動出力する出力バッファ回路１１（ＰチャネルＭＯＳトランジスタＭＰ１、ＮチャネルＭＯＳトランジスタＭＮ１）と、ピン（Ａ点）の電位を内部回路へ伝達するＣＭＯＳインバータ回路（ＰチャネルＭＯＳトランジスタＭＰ２、ＮチャネルＭＯＳトランジスタＭＮ２）よりなる入力バッファ回路１１と、を備えている。出力バッファ回路１１は、入力モードのとき、オフ状態（ハイインピーダンス状態）とされる。なお、本発明において、Ａ点は、被試験デバイスの出力ピンであってもよい。
【００２３】
本発明の一実施例において、スイッチ（ＳＷ１）５０の制御としては、周知の制御方式が用いられており、スイッチ（ＳＷ１）５０は、Ｉ／Ｏコントロールデータ（Ｉ／Ｏ  ｃｏｎｔｒｏｌ  ｄａｔａ；テストパターンのモード（フォース、インヒビット）により値が設定される）により、オン・オフが制御され、被試験デバイス１の入出力ピン（Ｉ／Ｏ）が出力モードのとき、スイッチ（ＳＷ１）５０はオフされ、ドライバ回路１０はインヒビット状態とされる。より詳細には、ＬＳＩテスタのテストパターンがフォース（Ｆｏｒｃｅ）モードを示すときはＩ／ＯコントロールデータがＨｉｇｈレベルに設定され、スイッチ（ＳＷ１）５０がオンし、ドライバ回路１０からのフォースデータが被試験デバイス１の端子に供給され、インヒビット（Ｉｎｈｉｂｉｔ）モードのときは、Ｉ／ＯコントロールデータがＬｏｗレベルとなり、スイッチ（ＳＷ１）５０がオフする。なお、被試験デバイスのピン一つに対して、一つのドライバ回路１０とコンパレータ回路２０（一枚のピンエレクトロニクスカード）を備えた構成の他に、一枚のピンエレクトロニクスカードに複数のドライバ回路と複数のコンパレータ回路を備え、一枚のピンエレクトロニクスカードで複数チャネル（ピン）をサポートする回路に対しても本発明が適用できることは勿論である。
【００２４】
本発明の一実施例においては、Ａ点には、スイッチ（ＳＷ２）５１と、スイッチ（ＳＷ３）５２と、を介して、それぞれ、ダイナミックロード３０と、ダイナミックロード４０とが接続されている。
【００２５】
さらにＡ点には、コンパレータ８１、８２、及び、微分回路６０とが接続されている。
【００２６】
コンパレータ８１は、電圧ＶＨ１と、被試験デバイス１の出力電圧（Ａ点の電圧）とを比較し、Ａ点の電圧が、電圧ＶＨ１以上のとき、出力ノードＤにＨｉｇｈレベルを出力する。
【００２７】
コンパレータ８２は、電圧ＶＬ１と被試験デバイス１の出力電圧（Ａ点の電圧）とを比較し、Ａ点の電圧が電圧ＶＬ１以下のとき出力ノードＦにＨｉｇｈレベルを出力する。
【００２８】
微分回路６０の出力は、コンパレータ７１とコンパレータ７２に共通に入力される。
【００２９】
コンパレータ７１は、微分回路６０の出力（Ｂ点の電圧）を電圧ＶＨ２と比較し、微分回路６０の出力が電圧ＶＨ２以上のとき、出力ノードＣにＨｉｇｈレベルを出力する。
【００３０】
コンパレータ７２は、微分回路６０の出力（Ｂ点の電圧）を電圧ＶＬ２と比較し、微分回路６０の出力が電圧ＶＬ２以下のとき、出力ノードＥにＨｉｇｈレベルを出力する。
【００３１】
コンパレータ７１の出力（Ｃ）と、コンパレータ８１の出力（Ｄ）と、Ｉ／Ｏコントロールデータ（ドライバ回路１０のスイッチ（ＳＷ１）５０がオンのときＨｉｇｈレベル）をインバータＩＮＶ１で反転した信号（ドライバ回路１０がインヒビット状態のときＨｉｇｈレベル）とが、３入力ＡＮＤ回路９１に入力され、ＡＮＤ回路９１の出力が、スイッチ（ＳＷ２）５１の制御端子に接続されている。
【００３２】
コンパレータ７２の出力（Ｅ）と、コンパレータ８２の出力（Ｆ）と、Ｉ／Ｏコントロールデータをインバータ（ＩＮＶ１）で反転した信号とが、３入力ＡＮＤ回路９２に入力され、ＡＮＤ回路９２の出力がスイッチ（ＳＷ３）５２の制御端子に接続されている。
【００３３】
図１において、被試験デバイスが、３Ｖ系電源の場合、一例として、
コンパレータ８１の基準電圧ＶＨ１は、０．５Ｖ、
コンパレータ８２の基準電圧ＶＬ１は、２．５Ｖ、
に設定される。
【００３４】
また、コンパレータ７１の基準電圧ＶＨ２は、微分回路６０のオフセット電圧（無信号時の出力）に所定電圧（０．１Ｖ）加算した電圧に設定され、コンパレータ７２の基準電圧ＶＬ２は、微分回路６０のオフセット電圧（無信号時の出力）に所定電圧（０．１Ｖ）差し引いた電圧、に設定される。
【００３５】
またダイナミックロード３０のダイオードブリッジ３１に与えるしきい値電圧は３Ｖ、ダイナミックロード４０のダイオードブリッジ４１に与えるしきい値電圧は０Ｖとする。
【００３６】
ダイナミックロード３０、４０から被試験デバイス１に流し込むソース電流（ＩＬＬ１、ＩＬＬ２）、被試験デバイス１から引き込みシンク電流（ＩＬＨ１、ＩＬＨ２）は、例えば、いずれも５ｍＡとされる。
【００３７】
なお、しきい値電圧（ＶＴ１、ＶＴ２）、基準電圧（ＶＨ１、ＶＬ１、ＶＨ２、ＶＬ１）、ソース電流（ＩＬＬ１、ＩＬＬ２）、シンク電流（ＩＬＨ１、ＩＬＨ２）は、ＬＳＩテスタにおいて実行されるテストプログラムから値が可変に設定される。
【００３８】
図４に、本発明の一実施例における、微分回路６０の回路構成の一例を模式的に示す。微分回路６０は、Ａ点に接続されるバッファ（インピーダンス変換回路）と、容量Ｃと、電源電位ＶＤＤと接地電位ＶＳＳ間に接続される抵抗Ｒ１、Ｒ２とを備えてなるＣＲ微分回路よりなる。微分回路６０の特性（カットオフ特性）を定める、容量Ｃ、抵抗Ｒ１、Ｒ２の値も、ＬＳＩテスタにおいて、テストプログラムで可変される構成とされている。
【００３９】
図２は、図１に示した各ノード（点）の信号波形を示す信号波形図である。ノードＡの立ち上がり時に、Ｂ点の電圧は急峻に立ち上がり、Ｂ点がＶＨ２以上の間、Ｃ点はＨｉｇｈレベルとされ、Ａ点がＶＨ１以上の間、Ｄ点がＨｉｇｈレベルとされ、３入力ＡＮＤ回路９１の出力がＨｉｇｈとなり（Ｉ／ＯコントロールデータはＬｏｗレベル）、スイッチ５１がオンし、ダイナミックロード３０がＡ点と導通し（図２のＤＬ１  ＯＮ）、Ａ点の電圧としきい値ＶＴ１（３Ｖ）との大小に基づき、シンク、ソース電流が供給される。
【００４０】
ノードＡの立ち下がり時に、Ｂ点の電圧は急峻に立ち下がり、Ｂ点がＶＬ２以上の間、Ｅ点はＨｉｇｈレベルとされ、Ａ点がＶＬ１以下の間、Ｆ点がＨｉｇｈレベルとされ、３入力ＡＮＤ回路９２の出力がＨｉｇｈとなり（Ｉ／ＯコントロールデータはＬｏｗレベル）、スイッチ５２がオンし、ダイナミックロード４０がＡ点と導通し（図２のＤＬ２  ＯＮ）、Ａ点の電圧としきい値ＩＬＶ２（０Ｖ）との大小に基づき、シンク、ソース電流が供給され、この場合、Ｖｏｕｔ＞ＶＴ２（０Ｖ）であるため、シンク電流が供給される。
【００４１】
このように、本発明の一実施例においては、ダイオードブリッジに与えるしきい値電圧が互いに異なるダイナミックロード（電流負荷回路）を複数備え、被試験デバイスの出力電圧レベルだけでなく、出力電圧レベルと出力電圧の変化率（時間変化率）から、被試験デバイスの出力に接続するダイナミックロードを選択する構成としたことにより、被試験デバイスの出力の立ち上がり及び立ち下がりの両方に対して電流を供給することができ、被試験デバイスの出力の容量負荷による波形なまりを整形（補正）することができる。
【００４２】
図３は、本発明の一実施例のピンエレクトロニクスカードを備えたＬＳＩテスタを用いた場合の被試験デバイスの出力波形を模式的に示す図である。図３において、被試験デバイスは３Ｖ系電源電圧で駆動され、波形▲１▼は、本発明の一実施例における被試験デバイスの出力電圧波形であり、波形▲２▼は、比較例として、本発明を適用しない場合の、３Ｖ系電源電圧におけるＬＳＩテスタにおける被試験デバイスの出力電圧波形である。
【００４３】
本発明の一実施例においては、被試験デバイス１の出力の立ち上がり時に、コンパレータ８１の電圧ＶＨ１で規定される電圧以上であり、コンパレータ７１に供給される電圧ＶＨ２で規定される変化率以上のときに、ダイナミックロード３０から、ソース電流が供給され、図３の波形▲１▼に示すように、被試験デバイスの出力が急峻に変化する（傾きが大）立ち上がり前半から、傾きが緩やかになるまでの間、スイッチ（ＳＷ２）５１がオンし、ダイナミックロード３０より、ソース電流を供給することで、立ち上がり時間を短縮している。同様にして、被試験デバイス１の出力の立ち下がりについては、コンパレータ８２の電圧ＶＬ１で規定される電圧以下であり、コンパレータ７２に供給される電圧ＶＬ２で規定される変化率以下（絶対値はＶＬ２以上）のときに、ダイナミックロード４０からシンク電流が供給され、立ち上がり時間を短縮している。
【００４４】
回路シミュレータＳＰＩＣＥ等を用いたシミュレーション結果から、出力バッファ回路（ＣＭＯＳバッファ、デバイスパラメータは典型値を用いる）のＡＣ特性の一例として、負荷容量と伝搬遅延時間（３．３Ｖ系電源電圧で入力信号が論理閾値電圧１．６５Ｖを越えてから（あるいは下回ってから）、出力信号が論理閾値電圧１．６５Ｖを越える（下回る）までの時間）との関係を説明すると、負荷容量が０．０１ｐＦの場合、ＩＯＨ（Ｈｉｇｈレベル出力の入力電流）＝１ｍＡで２ｎｓ程度、ＩＯＨ＝３ｍＡで０．６ｎｓ程度、ＩＯＨ＝９ｍＡで０．５ｎｓ程度となる。また負荷容量が１００ｐＦの場合、ＩＯＨ＝１ｍＡで１５ｎｓ程度、ＩＯＨ＝３ｍＡで１３ｎｓ程度、ＩＯＨ＝９ｍＡで５ｎｓ程度となる。
【００４５】
そして、ＩＯＨ＝１ｍＡで、負荷容量が１５０ｐｓの場合、立ち上がり信号が３．３Ｖに安定するまでの時間は、約３０ｎｓにもなる場合がある。このような場合、本発明の一実施例によれば、ダイナミックロード３０、４０から、出力信号の立ち上がり及び立ち下がり時に、それぞれソース、シンク電流を供給することで、被試験デバイスの出力バッファ回路１１の負荷容量の充電、放電を手助けし、出力負荷容量による被試験デバイスの立ち上がり、立ち下がり出力の波形なまりを整形して遅延を短縮し、ＬＳＩテスタにおいて、デバイスの本来動作スペックに近いテスト周波数で、被試験デバイスをテストすることができる。本発明の一実施例においては、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）インタフェース回路（低速タイプ）を数十ＭＨｚのテストレートで試験する場合等に好適とされている。
【００４６】
なお上記実施例では、ＬＳＩテスタを例に説明したが、メモリテスタ、アナログデジ混在テスタにも適用できることは勿論であり、また被試験デバイスは、ＭＯＳデバイスに限定されるものでなく、バイポーラデバイスにも適用可能であることは勿論である。さらに、一Ｉ／Ｏチャネルあたり備えるダイナミックロードの数は２個に限定されるものでなく、それ以上含む構成としてもよい。
【００４７】
次に本発明の他の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図である。図５において、図１に示した要素と同一の要素には同一の参照符号が付されている。
【００４８】
図５を参照すると、本発明の第２の実施例は、図１を参照して説明した前記実施例に、スイッチ（ＳＷ４）５３を備え、例えばテストプログラム等でスイッチ（ＳＷ４）５３をオン・オフ制御する構成としたものである。スイッチ（ＳＷ４）５３は、例えばリレースイッチ等から構成され、スイッチ（ＳＷ４）５３のオン時には、ダイナミックロード３０、４０、コンパレータ８１、８２、微分回路６０、コンパレータ７１、７２、ＡＮＤ回路９１、９２、スイッチ（ＳＷ２）５１、スイッチ（ＳＷ３）５２からなり、出力波形のなまりを補正する回路が、被試験デバイス１の端子Ａに接続される。一方、スイッチ（ＳＷ４）５３のオフ時には、出力波形のなまりを補正する回路は、被試験デバイス１の端子Ａから切り離される。
【００４９】
本発明の第２の実施例においては、被試験デバイスを、高速のテストレートで試験する時に、スイッチ（ＳＷ４）５３のオンとして、出力波形のなまりを補正する回路を機能させ、被試験デバイスを低速のテストレートで試験する時に、スイッチ（ＳＷ４）５３のオフとする。
【００５０】
なお、出力波形のなまりを補正する回路とは別に、ピンエレクトロニクスカードが、ダイナミックロードとして、図６に示した電流負荷回路１０６（ダイナミックロード）を備えていてもよいことは勿論である。
【００５１】
また、スイッチ（ＳＷ４）５３で端子Ａに接続される、出力波形のなまりを補正する回路を、ピンエレクトロニクスカード内に搭載することなく、テストヘッドのロードボード等に設ける構成としてもよい。
【００５２】
さらに、出力波形のなまりを補正する回路を、所定個数のチャネルに対して共通に一つ備え、テストプログラムによるピン割り付けに応じて、出力波形のなまりを補正する回路を、被試験デバイスの所望の出力端子又は入出力端子に、択一的に選択して、接続するような構成としてもよいことは勿論である。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、ＬＳＩテスタ等半導体集積回路試験装置において、負荷容量による被試験デバイスの立ち上がり及び立ち上がり出力の波形なまりを整形し、立ち上がり及び立ち上がりの双方の時間を短縮し、デバイスの本来動作スペックに近いテスト周波数で、被試験デバイスをテストすることができる、という効果を奏する。
【００５４】
その理由は、本発明においては、ダイオードブリッジに供給するしきい値電圧が異なる電流負荷回路を複数備え、出力波形の変化率と出力電圧とに基づき、被試験デバイスに接続する電流負荷回路を選択する、構成としたためである。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作を説明するためのタイミング波形図である。
【図３】本発明の一実施例の被試験デバイスの出力波形を示す図である。
【図４】本発明の一実施例の微分回路の構成を示す図である。
【図５】本発明の他の実施例の構成を示す図である。
【図６】従来のＬＳＩテスタのピンエレクトロニクスカード（回路）の構成を示す図である。
【符号の説明】
１、１０１  ＤＵＴ
１０、１０４  ドライバ回路
１１、１０２  出力バッファ回路
１２  入力バッファ回路
２０、１０５  コンパレータ回路
３０、４０、１０６  ダイナミックロード
３１、４１、１１１  ダイオードブリッジ
５０、５１、５２、５３  スイッチ
６０  微分回路
７１、７２  コンパレータ
８１、８２  コンパレータ
９１、９２  ＡＮＤ回路
１０１ａ  出力ピン
１０４  ドライバ回路
１０７  伝送路
１０９  ソース電流負荷回路
１１０  シンク電流負荷回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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