(57)【特許請求の範囲】
【請求項１】
直交周波数分割多重方式の伝送装置の伝送帯域変更方法において、
送信側では、シンボル毎にキャリア本数を変更して送信信号の伝送帯域を切り換えるために、レート変換部の分周比とデータ出力期間、符号化部のデータ有効期間とデータ出力レベル、同期シンボル挿入部のシンボルパターンを上記シンボル毎に切り換え、
受信側では、受信した上記送信信号の各キャリアのレベルを上記シンボル毎に検出することで判明された上記送信側の伝送帯域に従って同期検出器の参照同期シンボルパターン、復号化部の有効期間、レート逆変換部のデータ取り込み期間と分周比を切り換え、
上記シンボル毎に、受信側で復調する伝送帯域を送信側の伝送帯域に自動追随させることを特徴とする直交周波数分割多重変調方式の伝送装置の伝送帯域変更方法。
【請求項２】
直交周波数分割多重方式の伝送装置において、
送信装置側に、シンボル毎にキャリア本数を変更して送信信号の伝送帯域を切り換えるために、レート変換部の分周比とデータ出力期間、符号化部のデータ有効期間とデータ出力レベル、同期シンボル挿入部のシンボルパターンを、シンボル毎に切り換える手段を設け、
受信装置側に、受信した上記送信信号の各キャリアのレベル検出を上記シンボル毎に行うことにより上記送信信号の伝送帯域を判明させる手段と、該判明された伝送帯域に従って同期検出器の参照同期シンボルパターン、復号化部の有効期間、レート逆変換部のデータ取り込み期間と分周比を切り換える手段を設け、
上記シンボル毎に、受信装置側で復調する伝送帯域を送信装置側の伝送帯域に自動追随させることを特徴とする直交周波数分割多重方式の伝送装置。
【請求項３】
請求項２記載の直交周波数分割多重方式の伝送装置において、
上記送信装置側に接続され、電波使用状態を調べることにより得られた空き伝送帯域に応じて伝送帯域幅を決める回線状態監視部を備え、上記空き伝送帯域に応じて決まった上記伝送帯域幅でデータ伝送を行うことを特徴とする直交周波数分割多重方式の伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、直交周波数分割多重変調方式の伝送帯域可変方法およびディジタル伝送装置に関する。
【０００２】
【従来の技術】
近年、ヨーロッパやアメリカ及び日本では、テレビジョン放送のディジタル化が検討されているが、その変調方式としては、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）変調方式の採用が有力視されている。該ＯＦＤＭ変調方式は、マルチキャリア変調方式の一種で、多数のディジタル変調波を加え合わせたもので、このときの各キャリアの変調方式には、ＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式等が用いられる。
そして、このＯＦＤＭ信号を式で表現すると、以下のように表される。
まず、各キャリアのＱＰＳＫ信号をαｋ（ｔ）とすると、これは式（１）で表せる。
αｋ（ｔ）＝ａｋ（ｔ）×ｃｏｓ（２πｋｆｔ）＋ｂｋ（ｔ）×ｓｉｎ（２πｋｆｔ）  ……………（１）
ここで、ｋはキャリアの番号を示し、ａｋ（ｔ）、ｂｋ（ｔ）は、ｋ番目のキャリアのデータで、［−１］または［１］の値をとる。
次に、キャリアの本数をＮとすると、ＯＦＤＭ信号はＮ本のキャリアの合成であり、これをβｋ（ｔ）とすると、これは次の式（２）で表すことができる。
βｋ（ｔ）＝Σαｋ（ｔ）  ………………………………………………（２）
ここで、ｋ＝１〜Ｎ  の値をとる。
ＯＦＤＭ信号は、上記信号単位から構成される。  この信号単位シンボルは、例えば、有効サンプル１０２４サンプルのデータに、ガードインターバルデータ３２サンプルを付加した、１０５６サンプルのシンボル３９６組に、４組の同期シンボルを付加した全４００シンボルからなるフレームと呼ぶ、ストリーム単位の繰り返しで構成されている。
【０００３】
図１４は、ＯＦＤＭ変復調装置の基本構成を示すブロック図である。
以下、ＯＦＤＭ変復調装置の構成と動作について、図１５も用いて説明する。
連続的に入力されるデータＤｉｎは、レート変換部２１でレート変換され、例えば、４００シンボルからなるフレーム周期毎に、後述の同期シンボル期間に対応する４シンボル期間と、各情報シンボルにおける、２７３から７５２サンプルまでの期間に対応する不要キャリア用ブランクを除いた期間に、データＤｉｉとして出力される。
なお、レート変換部２１は、他の各部に同期シンボル期間の開始を示すＦＳＴ信号をフレーム周期である４００シンボル毎に出力する。
符号化部２２Ｔは、入力データを符号化し、ＩとＱの２軸にマッピングした、符号化データＲｆとＩｆを出力する。
ＩＦＦＴ（Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ：逆フーリエ変換）部３Ａは、符号化データＲｆとＩｆを周波数成分と見なし、１０２４サンプルからなる時間軸信号ＲとＩに変換する。
ガード付加部３Ｂは、１０２４サンプルからなる信号ＲとＩの開始期間波形の例えば最初の３２サンプルの波形を１０２４サンプル後に付加し、合計１０５６サンプルの時間波形信号ＲｇとＩｇを出力する。
【０００４】
同期シンボル挿入部２５は、当該情報シンボルｍ個毎に、予めメモリ等に記憶された、例えば４シンボルからなる同期シンボルの挿入された信号ＲｓｇとＩｓｇを作成、出力する。
この信号は、直交変調処理部８にて直交変調され、図１５の（ｂ）に示すようなフレーム構成のＯＦＤＭ変調波信号となり、送信側から受信側に送信される。
なお、クロック発振器１１からのクロックＣＫは各部に供給される。
送信されたＯＦＤＭ変調波は、受信側の直交復調処理部９にて、ベースバンドのＯＦＤＭ信号に直交復調され、時間軸信号Ｒ’ｓｇとＩ’ｓｇとなり出力される。
当該信号Ｒ’ｓｇとＩ’ｓｇは、同期検出器１５に入力され、ここで同期シンボル群が検出され、フレーム周期を表すＦＳＴ’ｒパルスが各部に出力される。
また、時間軸信号Ｒ’ｓｇとＩ’ｓｇはＦＦＴ部３Ｃに入力され、時間波形信号から周波数成分信号Ｒ’ｆとＩ’ｆに変換される。
この信号Ｒ’ｆとＩ’ｆは、復号化部２２Ｒで復号され、信号Ｄ’ｏが出力される。そして、レート逆変換部７で連続したデータ信号Ｄｏｕｔに変換後、出力される。
【０００５】
次に、各部の詳細な構成、動作について述べる。
まず、レート変換部２１の一例を図１６に示し、説明する。
レート変換部２１に入力されたクロックＣＫは、ＰＬＬ／ＶＣＯ２１−２に入力され、ＰＬＬ／ＶＣＯ２１−２は、Ｎ／Ｇ倍の周波数のクロックＣＫｍを出力する。
また、クロックＣＫは、ＦＳＴカウンタ２１−４にも入力され、ここで送信側における処理のフレーム基準となるＦＳＴパルスを発生、出力する。
なお、このＦＳＴパルスは、ＦＩＦＯメモリ２１−３のＷＲＳＴ端子とＲＲＳＴ端子に入力され、書込みと読出しのリセットの基準になる。
ＦＩＦＯメモリ２１−３のデータ読み出しはＲＣＫ端子のクロックに同期してＲＥ端子のレベルによって行われる。  ＲＥ端子へのパルスは、デコーダ２１−５から出力される。
そして、入力された連続データＤｉｎは、シリアル／パラレル（Ｓ／Ｐ）変換器２１−１にてパラレル信号となり、ＦＩＦＯメモリ２１−３に入力され、ここで前述のごときブランク期間を有するデータ信号Ｄｉｉ（図１５（ａ））が出力される。
【０００６】
次に、符号化部２２Ｔの一例を図１７に示し、説明する。
上記レート変換部２１出力の信号Ｄｉｉは、マッピングＲＯＭ２２−１，２２−２に入力され、Ｉ，Ｑ軸の所定点の信号に変換される。  図１５の（ａ）に示す、不要キャリアに相当する期間の信号は、選択器２２−３，２２−４にて”０”に置換され、前述の信号ＲｆとＩｆが作成される。  この選択器２２−３，２２−４は、上記クロックＣＫとＦＳＴパルスに基づきタイミングの定められたコントローラ２２−５により制御される。
次に、ＩＦＦＴ変換部３Ａの一例を図１８に示し、説明する。
上記クロックＣＫとＦＳＴパルスとでタイミングを決められたコントローラ３Ａ−２により、ガード期間を含めたシンボル周期の信号を基準とし、上記入力信号ＲｆとＩｆを、上記時間波形信号ＲとＩに変換する。  これは、具体的には例えば、プレッシー社のＰＤＳＰ１６５１０等を用いれば実現できる。
【０００７】
次に、ガード付加部３Ｂの一例を図１９に示し、説明する。
ここに入力された上記信号ＲとＩは、１０２４サンプルだけ信号を遅延する遅延器３Ｂ−１，３Ｂ−２と選択器３Ｂ−３，３Ｂ−４にそれぞれ入力され、各選択器３Ｂ−３，３Ｂ−４において、１から１０２４サンプル目までは遅延されない信号ＲとＩが、１０２５サンプルから１０５６サンプル目までは遅延器３Ｂ−１，３Ｂ−２で１０２４サンプル遅延された信号が選択され、出力される。
その結果、出力される１シンボルが１０５６サンプルからなる信号Ｒｇ，Ｉｇは、１０２５サンプル目から１０５６サンプル目に１サンプルから３２サンプル間の時間波形が付加される。  この選択器３Ｂ−３，３Ｂ−４は、上記クロックＣＫとＦＳＴパルスとでタイミングを決められたコントローラ３Ｂ−５によって制御される。
次に、同期シンボル挿入部２５の一例を図２０に示し、説明する。
上記クロックＣＫとＦＳＴパルスによってタイミングを決められたコントローラ２５−５によって制御されるＲＯＭ２５−１，２５−２は、前述の同期シンボル信号をＦＳＴパルスに応じたタイミングで発生する。
同様に、クロックＣＫとＦＳＴパルスとでタイミングを決められたコントローラ２５−６により制御される選択器２５−３，２５−４は、上記ガード付加部３Ｂで作成されたガード付時間信号ＲｇとＩｇの現段階では無信号期間である、４シンボル期間のみ、ＲＯＭ２５−１，２５−２からの同期シンボル信号を選択して出力する。  その結果、同期シンボル信号の挿入された、図１５の（ａ）に示す時間波形信号ＲｓｇとＩｓｇが出力される。
【０００８】
ここで、図１５の（ｂ）に記載のＮＵＬＬシンボルは、同期シンボル群の存在を大まかに見つけるためのもので、このシンボル期間は信号を一切出力しない。また、ＳＷＥＥＰシンボルは、各シンボルの切り替わり点を正確に求めるためのものであり、１シンボル期間に伝送帯域の下限周波数から上限周波数に変化する波形からなる。
そして、直交変調処理部８のＤ／Ａ変換器８１において、上記時間波形信号の実数部信号Ｒｓｇと虚数部信号ＩｓｇのＤ／Ａ変換を行ない、直交変調器８２で実数部信号に対してはローカル発振器８３からの周波数ｆｃのキャリア信号で、一方、虚数部信号に対してはローカル発振器８３の周波数ｆｃのキャリア信号を９０°移相した信号で直交変調し、これらの信号を合成しＯＦＤＭ信号を得る。
【０００９】
次に、受信側の構成、動作について説明する。
まず、前述伝送されたフレーム構成の信号が直交復調処理部９に入力される。ここでの処理は、送信側とは逆に、直交復調器９１にて、電圧制御発振器９３のキャリア信号で復調したものを実数部信号、９０°移相したキャリア信号で復調した出力を虚数部信号として取り出すものである。  これら実数部、虚数部の各復調アナログ信号は、Ａ／Ｄ変換器９４にてディジタル信号に変換される。
次に、同期検出器１５の一例を図２１に示し、説明する。
上記直交復調されたディジタル信号Ｒ’ｓｇとＩ’ｓｇは、ＮＵＬＬ終了検出器１５−１とＳＷＥＥＰ演算部１５−２とに入力される。
ＮＵＬＬ終了検出器１５−１は、フレーム構成のシンボル群の中から、無信号の期間であるＮＵＬＬシンボルを検出し、同期シンボルの大まかな位置を検出し、ＮＵＬＬ終了時点から図示しないタイマ回路にてＳＷＥＥＰシンボル開始時期を推定してＳＷＥＥＰ期間フラグパルスを出力する。
ＳＷＥＥＰ演算部１５−２は、ＳＷＥＥＰ期間フラグパルスを参照し、ＮＵＬＬシンボルの後に存在するＳＷＥＥＰシンボルによって、各シンボルの正確な切り替わりタイミングを捜索する。具体的には、予めＳＷＥＥＰシンボルのパターンを内蔵のメモリ１５−３に記憶しておき、入力されたＯＦＤＭ信号と該メモリに記憶された信号を相関演算し、メモリの信号パターンとＯＦＤＭ信号のパターンが一致した時点で、一致パルスをフレームカウンタ１５−４のリセット端子に入力する。
【００１０】
フレームカウンタ１５−４は、カウント数がフレーム周期を構成する値、例えば４２２４００（＝１０５６×４００）に到達すると、その値を０に戻すと共に、フレーム開始時期を示すＦＳＴｒパルスを出力し、再びカウントを開始する。
以後は、一定カウント、即ちフレーム開始点毎にＦＳＴｒパルスが出力され、フレーム開始時期を示す。  受信側では、このＦＳＴｒパルスをＦＦＴ部３Ｃ、復号化部２２Ｒ、レート逆変換部２７における開始タイミングとする。
ＦＦＴ部３Ｃは、ＦＳＴｒパルスを基にシンボルを区切り、フーリエ変換を行うことでＯＦＤＭ復調を行い、上記周波数成分信号Ｒ’ｆとＩ’ｆを出力する。  復号化部２２Ｒは、例えばＲＯＭテーブル手法にて、これら信号Ｒ’ｆとＩ’ｆを識別し、復号化信号Ｄ’ｏを算出する。
レート逆変換部２７は、上記クロックＣＫｒとＦＳＴｒパルスによって、動作タイミングが決定され、レート変換部２１の構成を反転（逆に）した構成である。
ところで、伝送されるＯＦＤＭ信号の帯域幅は、ベースバンド信号Ｒｓｇ，Ｉｓｇの帯域の２倍となる。  ベースバンド信号Ｒｓｇ，Ｉｓｇの帯域は、ＩＦＦＴ部３Ａに入力するキャリアに相当するデータに依存して決定される。
【００１１】
ここで、ＩＦＦＴ部３Ａの動作について、図２２を使い説明する。
周波数成分である信号Ｒｆは、周期１／Ｓのクロックに同期し順次入力される。
１番目のデータｆ０は、直流成分であるキャリア０の振幅レベルを決定する。２番目のデータｆ１は、周期１０２４／Ｓのキャリア１の振幅レベルを決定し、３番目のデータｆ２は、周期５１２／Ｓのキャリア２の振幅レベルを決定する。
このようにして入力された最高周波数成分がＩＦＦＴ変換によって作成される時間波形の最高周波数、すなわち帯域幅を決定する。
なお、このようにして個別の振幅を決定されて変換作成された各キャリアは、これらが総加算されて、時間波形信号Ｒが作成される。
ただし、この時間波形信号Ｒは、計１０２４サンプルのデータから構成されており、各サンプルデータは周期１／Ｓのクロックに同期して出力される。即ち、キャリア１は、入力クロック周期の１０２４倍の周波数となる。
ここで、キャリア間隔は、ＦＦＴサンプル数とＦＦＴクロックにより決まる。
キャリア間隔＝ＦＦＴサンプル数×１／（ＦＦＴクロック周波数）
また、帯域幅は、キャリア間隔とキャリア本数により決定される。
帯域幅＝キャリア間隔×キャリア本数
【００１２】
【発明が解決しようとする課題】
以上説明した従来構成の伝送装置においては、キャリア本数が固定であるため帯域幅は、一定である。
また、従来構成の伝送装置では、伝送帯域を変更しようとしても、送信側と受信側の双方で変更しなければならない部分が多く、更には、送信側で行った帯域可変処理に、受信側が追随しないため、伝送帯域を容易に、かつ瞬時に変更することができない。
本発明は、これらの欠点を除去し、帯域幅の可変を容易に行え、かつ、正確な帯域可変処理の行える伝送システムの実現を第１の目的とする。
本発明の第２の目的は、受信側において伝送帯域の状態を検出し受信側の帯域モードを自動切替することである。
【００１３】
【課題を解決するための手段】
本発明は、上記目的を達成するため、帯域可変伝送システムにおける、以下の各部を連動して切り替える手段を設ける。
１）レート変換部１における、ＰＬＬ／ＶＣＯ１−４の分周比の切替機能と有効データ出力期間の切り替え機能。
２）符号化部２Ｔにおけるキャリア振幅を、”０”置換するコントローラ２−５の期間切替機能とシンボル振幅補正機能。
３）同期シンボル挿入部５における、ＳＷＥＥＰシンボル発生用ＲＯＭ５−１，５−２の上限周波数および下限周波数データの切り替え機能。
４）同期検出器４における、ＳＷＥＥＰ演算部４−２の内蔵メモリに記憶されたＳＷＥＥＰシンボルパターンの切替機能。
５）復号化部２Ｒの復号対象期間を短縮する切り替え機能。
６）レート逆変換部７における、有効データ取り込み期間の切替機能とＰＬＬ／ＶＣＯの分周比切替機能。
【００１４】
また、本発明の第２の目的を達成するため、復号化前のデータを入力とする、データ確認部１８を設け、その出力に応じて、受信側の状態を決定する制御器をコントロールするようにしたものである。
即ち、本発明では、レート変換部１は分周比をｎ／ｍに増し、単位時間当たりの取り込みデータ量をｍ／ｎに減少させる。また、有効データ出力期間をｍ／ｎに減少させる。具体的には、Ａ個のシンボルデータを出力した後に一時停止し、シンボル期間後、Ａ＋１個目から２Ａ個目の計Ａ個のシンボルデータを出力する動作を繰り返す。
符号化部２Ｔは、入力されるデータシンボルＡ組を作成後、レート変換部１が一時停止している期間、振幅値”０”を出力する。  また、周波数成分がｍ／ｎに減少することで生じる、ＩＦＦＴ部作成時間波形電力の減少をｍ／ｎに補正するため、作成したシンボルの振幅を、１／（ｍ／ｎ）２に大きくする。    この補正を行わないと、同期シンボル群とデータシンボル群で比較した際、シンボル当たりの電力量が変化してしまう。
この結果、ダイナミックレンジが十分でないディジタル処理部や伝送系に残るアナログ部を信号が通過する際、クリップもしくは信号レベル低下によるＳ／Ｎ劣化等で生じる性能劣化が生じる。  前述のシンボル振幅補正により、この性能劣化を回避できる。
同期シンボル挿入部５は、帯域可変に伴うＳＷＥＥＰシンボル用データの上限周波数および下限周波数をｍ／ｎに狭める。
同期検出器４における、ＳＷＥＥＰ演算部４−２の内蔵メモリに記憶された、ＳＷＥＥＰシンボルパターンを切替えて、上限周波数および下限周波数をｍ／ｎに狭める。  また、復号化部２Ｒの復号対象期間をｍ／ｎ短縮してＡ個とする。レート逆変換部７の有効データ取り込み期間をｍ／ｎ減少させる。具体的にはＡ個のシンボルデータを取り込んだ後に一時停止し、シンボル期間後Ａ＋１個目から２Ａ個目の計Ａ個のシンボルデータを取り込む動作を繰り返す。
また、ＰＬＬ／ＶＣＯの分周比をｎ／ｍ増し、単位時間当たりの出力データ量をｍ／ｎに減少させる。
以上の切り替え動作により、帯域変更に伴い、変化する伝送レートに対応した取り込み出力クロックレートの実現、キャリア本数変更に伴う出力レベル変動の防止、帯域を端から端までフルに用いたＳＷＥＥＰシンボル使用による同期精度の維持等を実現できる。
また、本発明の第２の目的は、以下の作用にて実現する。
ＦＦＴ変換後の周波数成分において、ＦＦＴ対象の全帯域成分は、図２２に示すＲｆのように、順次に並んで出力される。
従って、出力レベルが０でない成分の出力並びを確認すれば、送信側で作成しているキャリア数が判別できる。  その結果から、復号化やデータレート逆変換処理のモードを決定する。
【００１５】
【発明の実施の形態】
本発明の帯域可変伝送システムの一実施例の全体ブロック構成を図１に示し、説明する。
送信側において、クロック発振器１１の出力端子は、レート変換部１、符号化部２Ｔ、ＩＦＦＴ部３Ａ、ガード付加部３Ｂ、同期シンボル挿入部５、直交変調処理部８の各クロック端子ＣＫに接続される。  制御器１３Ｔからの切替制御信号ＣＮＴ１Ａ〜Ｅは、それぞれレート変換部１、符号化部２Ｔ、同期シンボル挿入部５の各制御入力端子に接続される。  ここで、制御器１３Ｔにより、レート変換部１、符号化部２Ｔ、同期シンボル挿入部５の動作モードを指定する。
受信側において、同期検出器４の出力ＶＣは、電圧制御クロック発振器１２の端子ＶＣに接続される。  同期検出器４の出力ＦＳＴｒは、ＦＦＴ部３Ｃ、レート逆変換部７のＦＳＴ端子に接続される。  電圧制御クロック発振器１２の出力ＣＫｒは、ＦＦＴ部３Ｃ、レート逆変換部７、直交復調処理部９、同期検出器４の各クロック端子に接続される。  制御器１３Ｒからの切替制御信号ＣＮＴ２Ｆ〜Ｈはレート逆変換部７、復号化部２Ｒ、同期検出器４の各制御端子に接続される。
【００１６】
次に、本発明で用いる同期検出部４の具体的構成を、図１１に示し説明する。
入力Ｒ’ｓｇとＩ’ｓｇは、ＮＵＬＬ終了検出器４−１とＳＷＥＥＰ演算部４−２に入力される。  ＮＵＬＬ検出器４−１の出力であるＳＷＥＥＰ期間フラグパルスは、ＳＷＥＥＰ演算部４−２のＳＴ端子に入力される。  ＮＵＬＬ終了検出器４−１、ＳＷＥＥＰ演算部４−２、フレームカウンタ４−４のＣＫ端子にはクロックＣＫｒｃが入力される。  ＳＷＥＥＰ演算部４−２の出力である一致パルスはＰＬＬ４−５のＲ端子に入力される。
また、クロックＣＫｒを１０５６×４００数えるフレームカウンタ４−４の出力ＦＳＴｒは、後段の回路およびＰＬＬ４−５のＶ端子に入力される。
ＰＬＬ４−５は、Ｖ端子とＲ端子にそれぞれ入力される信号の位相に応じて電圧が変化する信号ＶＣを出力する。
そして、電圧制御型のクロック発振器１２は、同期検出器４から印加される、上記信号ＶＣの電圧の高低に応じ、出力されるクロックＣＫｒｃの周波数を上下させる。
【００１７】
次に、本発明で用いるレート変化部１の具体的構成を、図８に示し説明する。入力されたクロックＣＫは、切替型のＰＬＬ／ＶＣＯ１−２に入力され、ＰＬＬ／ＶＣＯ１−２は、Ｎ／Ｇ倍の周波数のクロックＣＫｍを出力する。また、このクロックＣＫは、ＦＳＴカウンタ１−４にも入力され、送信側処理でのフレーム基準となるＦＳＴパルスを発生出力する。  なお、このＦＳＴカウンタ１−４はＦＩＦＯメモリ１−３のＷＲＳＴ，ＲＲＳＴ端子に入力され、リセットの基準になる。  ＦＩＦＯメモリ１−３のデータ読出しは、ＲＣＫ端子のクロックに同期してＲＥ端子のレベルに基づき行われる。
ＲＥ端子へのパルスは、切替型デコーダ１−５から出力される。切替型デコーダ１−５は、ＦＳＴカウンタ１−４からのカウンタアドレス値を入力とし、また、制御信号ＣＮＴ１Ｂによってデコード条件を切り替えて、ＲＥパルス出力期間を変更する。
入力されたシリアルデータＤｉｎは、シリアル／パラレル（Ｓ／Ｐ）変換器１−１にてパラレル信号となり、ＦＩＦＯメモリ１−３に入力される。  切替型ＰＬＬ／ＶＣＯ１−２は、制御信号ＣＮＴ１Ａを入力とし、該信号により、出力されるクロックの分周比を変更する。
【００１８】
次に、本発明で用いる符号化部２Ｔの具体的構成を、図９に示し、説明する。入力された信号Ｄｉｉは、マッピングＲＯＭ２−１、２−２に入力され、Ｉ，Ｑ軸の所定点の信号に変換される。  このＲＯＭ２−１，２−２の出力は、選択器２−３，２−４に入力される。  選択器２−３，２−４の出力は、それぞれ振幅変更器２−６，２−７を経由し出力される。
振幅変更器２−６，２−７の制御端子には、制御信号ＣＮＴ１Ｄが入力される。選択器２−３，２−４の入力選択端子には、切替型のコントローラ２−５からの切替パルスが接続される。切替型コントローラ２−５には、制御信号ＣＮＴ１Ｃが入力され、切替パルス作成のデコード条件が切り替えられる。
前述（図５）の不要キャリアに相当する期間の信号は、選択器２−３，２−４にて”０”に置換され、信号ＲｆとＩｆが作成される。
次に、本発明で用いる同期シンボル挿入部５の構成を図１０に示し説明する。上記クロックＣＫとＦＳＴパルスにより、タイミングを決められたコントローラ５−５によって制御されるＲＯＭ５−１，５−２は、同期シンボル信号をＦＳＴパルスに応じたタイミングで発生する。同様に、クロックＣＫとＦＳＴパルスによりタイミングを決められたコントローラ５−６によって制御される選択器５−３，５−４は、作成したガード付時間信号ＲｇとＩｇの現段階では無信号期間である１から４シンボル期間のみ、ＲＯＭ５−１，５−２からの同期シンボル信号に切り替えて出力する。
ＲＯＭ５−１，５−２には、制御信号ＣＮＴ１Ｅが上位側アドレスに入力され上限下限の周波数が異なるＳＷＥＥＰシンボルパターンを選択出力する。
【００１９】
次に、本発明で用いる復号化部２Ｒの具体的構成を図１２に示し、説明する。入力信号Ｒ’ｆとＩ’ｆは、ＲＯＭ２Ｒ−１のアドレスと、差分検出器２Ｒ−３に入力される。  ＲＯＭ２Ｒ−１の出力Ｄ’ｏは、出力端子と差分検出器２Ｒ−３に入力される。  差分検出器２Ｒ−３の出力は、累積器２Ｒ−４に入力される。
累積器２Ｒ−４のＥＮ端子には、コントローラ２Ｒ−２からの復号対象のデータ期間を指示するＳＧＣ信号が入力される。
差分検出器２Ｒ−３は、ＲＯＭ２Ｒ−１で識別された、マッピング上での本来あるべき信号点と、復号化部２Ｒへの入力であるＲ’ｆとＩ’ｆの信号点との差分ベクトルを求める。
累積器２Ｒ−４では、ＳＧＣ信号に基づき、ＦＦＴ部３Ｃで周波数変換された帯域の信号においてキャリアが存在する期間のみの差分ベクトルが取込まれる。コントローラ２Ｒ−２は、クロックＣＫｒｃとＦＳＴｒｃパルスを基準として、復号対象データ期間を指示するＳＧＣ信号を、制御信号ＣＮＴ２Ｇにより切り替えて出力する。
次に、本発明で用いるレート逆変換部７の構成を、図１２に示し、説明する。入力信号Ｄ’ｏは、ＦＩＦＯメモリ７−３のＤｉｎ端子に接続される。  書き込みを制御するＷＥ端子にはデコーダ７−２の出力が接続される。  デコーダ７−２は制御信号ＣＮＴ２Ｇに基づき、ＷＥ端子への信号期間を切り替える。  ＰＬＬ／ＶＣＯ７−４は、制御信号ＣＮＴ２Ｈによりクロックの分周比を切り替える。  この結果、レート逆変換のモードが切り替わる。
以上述べたレート変換部１とレート逆変換部７のタイミング動作を、図５に、また、キャリア本数を切り替えたときの周波数成分の違いを図６に示す。
【００２０】
次に、本発明の帯域可変伝送システムの第２の実施例の全体ブロック構成を、図２に示し、説明する。
データ確認部１８のＦＳＴ端子には同期検出部１５のＦＳＴｒｃ信号が、またＣＫ端子にはクロックＣＫｒｃが入力される。  データ確認部１８のＤ端子にはＦＦＴ部３Ｃの出力Ｒ’ｆとＩ’ｆが入力される。  データ確認部１８の出力Ｐｘは、制御部１３ＲＣのコントロール端子に入力される。
以下、全体の動作について述べる。
送信側の制御器１３Ｔで、キャリアをｍ／ｎ倍に設定した場合、キャリア本数をはじめ、ＳＷＥＥＰ同期シンボル範囲等も変更され、伝送帯域幅もｍ／ｎ倍となる。
この時、受信側では、ＦＦＴ部３ＣはＦＦＴサンプル数とサンプリング周波数で決まる帯域の周波数成分を順次に出力する。
従って、得られる信号Ｒ’ｆとＩ’ｆにおいて、レベルが”０”となるキャリアが何本目であるか検出することで、送信している帯域、ひいては、キャリア本数が判明する。  具体的には、ＦＦＴ部３Ｃからは、各キャリアの成分が順次現れるため、レベル０が開始されるタイミングを、ＦＳＴｒｃ信号等を基準にカウントすれば良い。
つまり、データ確認部１８は、この信号Ｒ’ｆとＩ’ｆの状態（レベル）を調べ、制御部１３ＲＣに、送信側における帯域の変更を示すＰｘ信号を送る。
同期検出器１５、復号化部２Ｒ、レート逆変換部７は、制御部１３ＲＣからの制御信号ＣＮＴ２Ｆ〜Ｈにより、それぞれの動作モードが、送信側における帯域の変更に対応するキャリア本数に切り替えられる。
以上の説明は、情報シンボル数はそのままにして、キャリア本数を切り替える場合である。
【００２１】
次に、本発明の帯域可変伝送システムの第３の実施例の全体ブロック構成を図３に示し説明する。これは、シンボル毎にキャリア本数を変更するものであり、図２の、レート変換部１、符号化部２Ｔ、復号化部２Ｒ、レート逆変換部７を、それぞれレート変換部１Ｙ、符号化部２ＴＹ、復号化部２ＲＹ、レート逆変換部７Ｙに置換した構成である。
これらの動作を、図５〜図７を用いて説明する。
これは、前述のＲＥパルスおよび”０”置換期間、累積対象期間，ＷＥパルスの期間を、フレーム信号の前半のみ出力する形式に変更するものである。  本構成は、時分割伝送等において、伝送信号の時間割り当て期間を変更した場合に適用することにより効果がある。
図６の  ア  の状態は、ｃｈ周波数の中央に高低２分し、全帯域を占有した状態である。  図６の  イ  の状態は、ｃｈ周波数の中央に高低２分し、キャリア本数を削減し、全帯域でない、一部帯域を占有した状態である。  図６の  ウ  の状態は、キャリア数を削減し、全帯域でない、一部帯域を占有し、ｃｈ周波数を中央でなく、高低のいずれかに周波数シフトした状態である。
【００２２】
次に、本発明を適用した帯域自動可変伝送システムの構成を図４に示す。
回線状態監視装置１０６は、使用する回線の電波使用状態を調べ、空き具合に応じて使用する周波数と使える帯域幅を決定するもので、切換制御信号Ｓ１を帯域可変変調装置１０１の制御端子に出力する。また、切換制御信号Ｓ２を周波数変換送信装置１０２の制御端子に出力する。
帯域可変変調装置１０１、周波数変換送信装置１０２は、図１、図２、図３の送信側の構成を大きくブロック化して示したもので、帯域可変変調装置１０１はレート変換部１〜同期シンボル挿入部５等に対応し、周波数変換送信装置１０２は、直交変調処理部８に対応する。いずれも、外部から切換コントロール可能な機能が付加されたものである。
また、帯域可変復調装置１０４は、キャリアの有無等の復調状態から切換制御信号Ｓ３を、周波数変換受信装置１０３に送る。
周波数変換受信装置１０３、帯域可変復調装置１０４は、図１、図２、図３の受信側の構成を大きくブロック化して示したもので、周波数変換受信装置１０３は直交復調処理部９に対応し、帯域可変復調装置１０４はＦＦＴ部３Ｃ〜レート逆変換部７等に対応するものである。
【００２３】
以下、この動作について述べる。
まず、伝送開始に先立ち、送信側では、回線状態監視装置１０６により、使用回線の電波使用状態を調べ、回線の空き具合に応じて、使用する周波数と使える帯域幅を決定する。
そして、切換制御信号Ｓ１により使用する帯域幅を、切換制御信号Ｓ２により使用する周波数を、それぞれ帯域可変変調装置１０１、周波数変換送信装置１０２に指定する。
これにより、帯域可変変調装置１０１では、使用する帯域幅になるよう、前述のようなキャリア本数の変更が行われ、使用する帯域幅になる。  また、周波数変換送信装置１０２では、使用する周波数となるように、ローカル発振周波数が制御され、使用する周波数となる。  そして、使用する周波数、帯域幅となった送信信号が、受信側に送出される。
【００２４】
一方、受信側では、帯域可変復調装置１０４において、全てのキャリアが存在しない状態、キャリアの一部のみが存在する状態、予定したキャリアがおおよそ存在する状態のいずれであるかを判別し、対応する切換制御信号Ｓ３を周波数変換受信装置１０３に出力する。
周波数変換受信装置１０３では、この切換制御信号Ｓ３によって、受信周波数が切換えられ、送信側からの送信信号を受信できるようになる。
これら構成をとることで、空きチャネルを自動探索してその空き帯域に応じた伝送帯域幅でデータ伝送を行うシステムを構築できる。
つまり、通常、伝送ｃｈ間隔は１８ＭＨｚであり、周波数変換送信装置１０２と周波数変換受信装置１０３を組み合わせた伝送システムにおいて、図６の  イ  を使用して、かつ、周波数変換送信装置１０２で周波数を１／２ｃｈ分、上側にシフトして出力し、他の別の伝送システムでは、やはり図６の  イ  を使用して、かつ、別の周波数変換送信装置１０２で周波数を１／２ｃｈ分、下側にシフトして出力することにより、一つの伝送帯域で、２ｃｈの信号伝送が可能となる。
【００２５】
【発明の効果】
以上説明したように本発明によれば、送信側にてキャリア本数を変更することによって、帯域可変が可能となり、かつ、受信側はその変更に自動的に追随する伝送システムを実現することができる。
【図面の簡単な説明】
【図１】本発明のデータ伝送システムの全体構成を示すブロック図
【図２】本発明の他のデータ伝送システムの全体構成を示すブロック図
【図３】本発明の他のデータ伝送システムの全体構成を示すブロック図
【図４】本発明を適用した帯域自動可変伝送システムの全体構成を示すブロック図
【図５】本発明のキャリア数を変更する場合の動作タイミングチャート
【図６】本発明のキャリア数を変更する場合の周波数成分の状態を示す図
【図７】本発明のシンボル数を変更する場合の動作タイミングチャート
【図８】本発明で用いるレート変換部１の構成を示すブロック図
【図９】本発明で用いる符号化部２Ｔの構成を示すブロック図
【図１０】本発明で用いる同期シンボル挿入部５の構成を示すブロック図
【図１１】本発明で用いる同期検出器４，１５の構成を示すブロック図
【図１２】本発明で用いる復号化部２Ｒの構成を示すブロック図
【図１３】本発明で用いるレート逆変換部７の構成を示すブロック図
【図１４】従来のデータ伝送システムの全体構成を示すブロック図
【図１５】各部の波形タイムチャートおよびフレーム構成波形図
【図１６】従来の伝送装置のレート変換部の構成を示すブロック図
【図１７】従来の伝送装置の符号化部の構成を示すブロック図
【図１８】従来の伝送装置のＩＦＦＴ部の構成を示すブロック図
【図１９】従来の伝送装置のガード付加部の構成を示すブロック図
【図２０】従来の伝送装置の同期シンボル挿入部の構成を示すブロック図
【図２１】
従来の伝送装置の同期検出器の構成を示すブロック図
【図２２】
従来の伝送装置のＩＦＦＴ変換部の動作を示す図
【符号の説明】
１：レート変換部、２Ｔ：符号化部、３Ａ：ＩＦＦＴ部、３Ｂ：ガード付加部、４，１５：同期検出器、５：同期シンボル挿入部、３Ｃ：ＦＦＴ部、２Ｒ：復号化部、７：レート逆変換部、８：直交変調処理部、９：直交復調処理部、１１，１２：クロック発振器、１８：データ確認部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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