(57)【特許請求の範囲】
【請求項１】
複数のメモリセルを有するフラッシュ・メモリにおいて、
消去時には、前記複数のメモリセル全てを書込み状態にする前書込みを行った後に消去動作を行い、その後、消去ベリファイを行って、未消去状態のメモリセルの数が所定の数以下になったことを判定した場合には、次の消去動作を行う前に、既消去状態のメモリセルに対して通常の書込みよりも浅い書込みを行うことを特徴とするフラッシュ・メモリ。
【請求項２】
前記既消去状態のメモリセルに対して行う前記通常の書込みよりも浅い書込みは、通常の書込みパルスよりもパルス幅の短い書込みパルスによる書込みであることを特徴とする請求項１記載のフラッシュ・メモリ。
【請求項３】
前記通常の書込みパルスよりもパルス幅の短い書込みパルスによる書込みは、消去し易いメモリセルが１回の消去動作で消去状態とされる程度の書込みであることを特徴とする請求項２記載のフラッシュ・メモリ。
【請求項４】
消去ベリファイ時、未消去状態のメモリセルの数が所定の数以下になったか否かを判定する未消去メモリセル数判定回路と、この未消去メモリセル数判定回路が未消去状態のメモリセルの数が所定の数以下になったことを判定した場合に、未消去状態のメモリセルのアドレスを記憶する未消去メモリセル・アドレス記憶回路を含むことを特徴とする請求項１記載のフラッシュ・メモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電気的な一括消去及び書込みが可能な読出し専用メモリ、いわゆる、フラッシュ・メモリ（flash memory）に関する。
【０００２】
【従来の技術】
従来、フラッシュ・メモリとして、たとえば、図３に、その要部を示すようなものが知られている。
【０００３】
図中、１はメモリセルが配列されてなるセルアレイ部、２は外部から供給されるアドレス信号をラッチするアドレスラッチ、３はアドレスラッチ２にラッチされたアドレス信号のうち、ブロックアドレス信号をデコードしてブロックの選択を行うブロックデコーダである。
【０００４】
また、４はアドレスラッチ２にラッチされたアドレス信号のうち、ロウアドレス信号をデコードしてワード線の選択を行うロウデコーダ、５はアドレスラッチ２にラッチされたアドレス信号のうち、コラムアドレス信号をデコードしてコラム選択信号を出力するコラムデコーダである。
【０００５】
また、６は、書込み時及び読出し時、メモリセルのソースに０Ｖを供給し、消去時、メモリセルのソースに１２Ｖを供給するソース電源回路である。
【０００６】
また、７はコラムデコーダ５から供給されるコラム選択信号に基づいてコラムの選択を行うコラム選択回路である。
【０００７】
また、８はセルアレイ部１から読み出されたデータを増幅するセンスアンプ、９は書込みを行うためのライトアンプ、１０はデータの入出力を行う入出力バッファである。
【０００８】
また、１１は外部から供給されるコマンドを格納するコマンドレジスタ、１２はコマンドレジスタに格納されたコマンドに基づいて設定されるべき状態を指示するステータスレジスタである。
【０００９】
また、１３はチップイネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ及び書込みイネーブル信号／ＷＥを入力して、アドレスラッチ２や、センスアンプ８や、ライトアンプ９や、入出力バッファ１０等を制御する／ＣＥ・／ＯＥ・／ＷＥロジック回路である。
【００１０】
また、１４は書込み動作と消去動作とを切り換える書込み／消去切換え回路、１５は書込み又は消去に必要なタイミング信号を発生する書込み／消去タイミング発生回路である。
【００１１】
また、１６は消去ベリファイ（消去検証）時、セルアレイ部１から読み出されたデータと、“０”データとを比較して、メモリセルが消去状態になっているか否かを検証するデータコンパレータである。
【００１２】
ここに、図４は、このフラッシュ・メモリにおいて実行される消去手順を示すフローチャートであり、このフラッシュ・メモリにおいて、消去が行われる場合には、まず、全メモリセルに対する書込み、いわゆる、消去前書込みが行われ、全メモリセルが書込み状態とされる（ステップＰ１）。
【００１３】
その後、１回目の消去動作が行われ（ステップＰ２）、続いて、セルアレイ部１から記憶データが読み出されて、未消去状態のメモリセルが存在するか否かの消去ベリファイが行われ（ステップＰ３）、以下、全メモリセルについて消去が完了するまで、消去動作（ステップＰ２）及び消去ベリファイ（ステップＰ３）が繰り返される。
【００１４】
【発明が解決しようとする課題】
このように、このフラッシュ・メモリにおいては、全メモリセルについて消去が完了するまで、単純に消去動作が繰り返されるため、消去しにくいメモリセルが存在すると、この消去しにくいメモリセルのために、消去し易いメモリセルが過消去状態となってしまう場合があるという問題点があった。
【００１５】
本発明は、かかる点に鑑み、過消去状態のメモリセルの発生を防止することができるようにしたフラッシュ・メモリを提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は、複数のメモリセルを有するフラッシュ・メモリにおいて、消去時には、前記複数のメモリセル全てを書込み状態にする前書込みを行った後に消去動作を行い、その後、消去ベリファイを行って、未消去状態のメモリセルの数が所定の数以下になったことを判定した場合には、次の消去動作を行う前に、既消去状態のメモリセルに対して通常の書込みよりも浅い書込みを行うというものである。
【００１７】
【作用】
本発明によれば、消去時には、複数のメモリセル全てを書込み状態にする前書込みを行った後に消去動作を行い、その後、消去ベリファイを行って、未消去状態のメモリセルの数が所定の数以下になったことを判定した場合には、次の消去動作を行う前に、既消去状態のメモリセルに対して通常の書込みよりも浅い書込みが行われるので、既消去状態のメモリセルに対して深い消去が行われることがなくなる。
【００１８】
【実施例】
以下、図１及び図２を参照して、本発明の一実施例について説明する。なお、図１において、図３に対応する部分には同一符号を付し、その重複説明は省略する。
【００１９】
図１は本発明の一実施例の要部を示すブロック図であり、本実施例は、消去時書込み制御回路１７を設け、その他については、図３に示す従来のフラッシュ・メモリと同様に構成したものである。
【００２０】
この消去時書込み制御回路１７は、消去ベリファイ時、未消去状態のメモリセルの数が所定の数、例えば、８個以下になったことを判定した場合には、次の消去動作を行う前に、既消去状態のメモリセルに対して通常の書込みパルスよりもパルス幅の短い書込みパルスによる書込みを行うように書込み／消去タイミング発生回路１５等を制御するものである。
【００２１】
本実施例においては、この消去時書込み制御回路１７は、未消去メモリセル数判定回路１８と、未消去メモリセル・アドレス記憶回路１９と、制御回路２０とを設けて構成されている。
【００２２】
ここに、未消去メモリセル数判定回路１８は、消去ベリファイ時、データコンパレータ１６により未消去状態と判断されたメモリセルの数が８個以下となったか否かを判定するものである。
【００２３】
また、未消去メモリセル・アドレス記憶回路１９は、未消去メモリセル数判定回路１８により未消去状態のメモリセルの数が８個以下となったことが判定された場合に、制御回路２０に制御されて未消去状態のメモリセルのアドレスを記憶するものである。
【００２４】
また、制御回路２０は、未消去メモリセル数判定回路１８及び未消去メモリセル・アドレス記憶回路１９を制御すると共に、未消去メモリセル数判定回路１８により未消去状態のメモリセルの数が８個以下になったと判定された場合、次の消去動作を行う前に、既消去状態のメモリセルに対して通常の書込みパルスよりもパルス幅の短い書込みパルスによる極く浅い書込み、例えば、消去し易いメモリセルが１回の消去動作で消去状態とされる程度の書込みを行うように書込み／消去タイミング発生回路１５等を制御するものである。
【００２５】
ここに、図２は本実施例において実行される消去手順を示すフローチャートであり、本実施例において消去が行われる場合には、まず、全メモリセルに対する書込み、いわゆる、消去前書込みが行われ、全メモリセルが書込み状態とされる（ステップＮ１）。
【００２６】
その後、１回目の消去動作が行われ（ステップＮ２）、続いて、セルアレイ部１から記憶データが読み出されて、未消去状態のメモリセルが存在するか否かの消去ベリファイが行われ（ステップＮ３）、未消去状態のメモリセルが存在する場合には、未消去メモリセル数判定回路１８により、未消去状態のメモリセルの数が８個以下か否かが判定される（ステップＮ４）。
【００２７】
ここに、未消去状態のメモリセルの数が８個を越えると判定された場合には、未消去メモリセル数判定回路１８により未消去状態のメモリセルの数が８個以下になったと判定されるまで、消去動作（ステップＮ２）及び消去ベリファイ（ステップＮ３）が繰り返される。
【００２８】
その後、未消去メモリセル数判定回路１８により未消去状態のメモリセルが８個以下になったと判定された場合には、未消去状態のメモリセルのアドレスが制御回路２０によりサーチされ、未消去状態のメモリセルのアドレスが未消去メモリセル・アドレス記憶回路１９に記憶される。
【００２９】
そして、未消去メモリセル・アドレス記憶回路１９に記憶された未消去状態のメモリセルのアドレスに基づいて、既消去状態のメモリセルに対して、極く浅い書込み、即ち、消去し易いメモリセルが１回の消去動作で消去状態とされる程度の書込みが行われる（ステップＮ５）。
【００３０】
以下、全メモリセルについて消去が完了するまで、消去動作（ステップＮ２）、消去ベリファイ（ステップＮ３）、未消去状態のメモリセルの数が８個以下か否かの判定（ステップＮ４）及び既消去状態のメモリセルに対する極く浅い書込み（ステップＮ５）が繰り返される。
【００３１】
このように、本実施例においては、消去ベリファイ時、未消去メモリセル数判定回路１８により、未消去状態のメモリセルが８個以下になったと判定された場合、既消去状態のメモリセルに対して極く浅い書込みを行った後、次の消去動作を行うようにされているので、既消去状態のメモリセルに対して深い消去が行われることがなくなり、過消去状態のメモリセルの発生を防止することができる。
【００３２】
【発明の効果】
以上のように、本発明によれば、消去時には、複数のメモリセル全てを書込み状態にする前書込みを行った後に消去動作を行い、その後、消去ベリファイを行って、未消去状態のメモリセルの数が所定の数以下になったことを判定した場合には、次の消去動作を行う前に、既消去状態のメモリセルに対して通常の書込みよりも浅い書込みが行われるので、既消去状態のメモリセルに対して深い消去が行われることがなくなり、既消去状態のメモリセルの発生を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例の要部を示すブロック図である。
【図２】本発明の一実施例において実行される消去手順を示すフローチャートである。
【図３】従来のフラッシュ・メモリの一例の要部を示すブロック図である。
【図４】図３に示す従来のフラッシュ・メモリにおいて実行される消去手順を示すフローチャートである。
【符号の説明】
（図１）
１７  消去時書込み制御回路
１８  未消去メモリセル数判定回路
１９  未消去メモリセル・アドレス記憶回路
２０  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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