(57)【特許請求の範囲】
【請求項１】
電気的に消去可能な複数の不揮発性半導体メモリセルをマトリクス状に配列した不揮発性半導体記憶装置において、
消去時に前記メモリセルのソースに印加する電圧を供給し、供給する消去電流を段階的に変化可能な消去電源と、
消去が進むに従って、前記消去電流が低減されるように前記消去電源を制御する消去電源制御手段とを備え、
前記消去電源制御手段は、
通常のメモリセルと同様のレファレンスセルと、
該レファレンスセルのフローティングゲートをゲートとし、ソースとドレインに所定の条件が印加される検出用トランジスタと、
該トランジスタの導通状態を判定する読み出し回路とを備え、
消去時に前記レファレンスセルにも前記通常のメモリセルと同様の消去条件が与えられ、前記検出用トランジスタの導通状態が変化したことを前記読み出し回路が検出した時に、前記消去電流を低減するように制御することを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的に消去可能な複数の不揮発性半導体メモリセルをマトリクス状に配列した不揮発性半導体記憶装置において、
消去時に前記メモリセルのソースに印加する電圧を供給し、供給する消去電流を段階的に変化可能な消去電源と、
消去が進むに従って、前記消去電流が低減されるように前記消去電源を制御する消去電源制御手段とを備え、
前記消去電源は、複数の電源を含み、消去開始時は前記複数の電源を動作させ、消去が進むに従って、前記複数の電源のうち少なくとも一つの電源を動作させないことにより、前記消去電流を低減させることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記消去電源制御手段は、カウンタ回路を備えて、消去時に前記カウンタ回路が所定のカウント数を計数した時に、前記消去電流が低減されるように前記消去電源を制御することを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、フラッシュメモリのような電気的に消去可能な不揮発性半導体記憶装置に関し、特に過剰消去が起きにくく、ゲート酸化膜での電子及び正孔のトラップが発生しにくい不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、データの書換えが電気的に行える不揮発性メモリのなかで、フラッシュメモリが注目されている。
図７はフラシュメモリの一般的なセル構造の例を示す図である。なお、図においては、同一の機能部分には同一の参照番号を付して表すこととする。
【０００３】
図７において、参照番号２０１は制御電極（コントロールゲートＣＧ）、２０２はフローティングゲート（ＦＧ）、２０３はソース（Ｓ）、２０４はドレイン（Ｄ）、２０５は基板（ベース）であり、酸化皮膜２１２で覆われている。２１３はソース２０３に接続される共通ソース線、２１４はドレイン２０４に接続されるビット線である。フローティングゲート２０２とベース２０５の間がゲート酸化膜２０６である。
【０００４】
図８はフラシュメモリの読出、書き込み及び消去の方法を説明する図であり、
（１）は読出時を、（２）は書き込み時を、（３）は消去時を示す。
図８の（１）に示すように、読出時には、ＥＰＲＯＭと同様にソースに０Ｖ、ドレイン（ビット線）に約１Ｖ、コントロールゲート（ワード線）に約５Ｖの電圧を印加し、ビット線に電流が流れるかどうかをセンスアンプで検出することによって行っている。書き込みは、図８の（２）に示すように、ソースＳに０Ｖ、ドレインＤに約６Ｖ、コントロールゲートＣＧに約１２Ｖの電圧を印加することにより、ドレイン近傍のアバランシェブレークダウンにより発生する熱電子をフローティングゲートＦＧに注入することによって行われる。消去は、図８の（３）に示すように、ソースＳに約１０Ｖ、ドレインＤを開放、コントロールゲートＣＧに０Ｖの電圧を印加することにより、フローティングゲートＦＧとソースＳの間に高電界を印加し、ファウラーノルドハイム（ＦｏｗｌｅｒＮｏｒｄｈｅｉｍ）トンネル現象により、フローティングゲートＦＧからソースＳへ電子を引き抜くことによって行われる。ソースは共通の線に接続されており、消去は共通ソース線に接続されるすべてのセルに対して行われることになる。
【０００５】
通常フローティングゲートＦＧに電子を注入した状態、すなわち書き込みを行った状態にデータの「０」を対応させ、フローティングゲートＦＧに電子が注入されない状態にデータの「１」を対応させている。従って、読出時にメモリセルがオン状態になる閾値電圧Ｖｔｈは、「０」のメモリセルの方が「１」のメモリセルよりも高く、図８の（１）の電圧を印加して読出を行った時に、「１」のメモリセルならばオン状態になってビット線に電流が流れるが、「０」のメモリセルはオフ状態になってビット線に電流が流れない。消去とはすべてのメモリセルの閾値電圧Ｖｔｈをデータの「１」に対応するレベルまで低下させこと、すなわち「０」のメモリセルの閾値電圧Ｖｔｈをデータの「１」に対応するレベルまで低下させことである。
【０００６】
図９は従来のフラシュメモリの全体構成を示すブロック図である。
図９において、参照番号１は上記の不揮発性メモリセルをマトリクス状に配列したメモリセルアレイである。メモリセルアレイ１には、ワード線ＷＬ１、ＷＬ２…と、ビット線ＢＬ１、ＢＬ２…と、共通ソース線２が配列されており、各メモリセルのコントロールゲートは対応するワード線に、ドレインは対応するビット線に、ソースは共通ソース線２に接続されている。１１はロウアドレス信号をデコードしてワード線に選択的に電圧を印加するロウデコーダある。１２はコラムアドレス信号をデコードして、列選択信号を出力するコラムデコーダであり、１３は列選択信号に応じて選択的に導通し、各ビット線ＢＬ１、ＢＬ２…を共通ビット線ＢＬに接続するコラムゲートトランジスタＣＧ１、ＣＧ２…で構成されるコラムゲートである。１４はセンスアンプであり、１５はライトアンプである。１６は共通ソース線２を制御するソース線制御回路である。１７は、センスアンプ１４、ライトアンプ１５、ソース線制御回路１６の制御を行う制御回路である。実際には、ロウデコーダ１１やコラムデコーダ１２の制御を行う回路も必要であるがここでは省略してある。
【０００７】
読み出し時には、ライトアンプ１５が非動作状態になり、ソース線制御回路１６が共通ソース線２を接地し、センスアンプ１４が動作状態になり、共通ビット線ＢＬに約１Ｖを印加する。そして、ロウデコーダ１１が選択したワード線に５Ｖを、それ以外のワード線に０Ｖを印加し、コラムデコーダ１２の列選択信号に従ってコラムゲートの１個が導通して、選択されたビット線がセンスアンプ１４に接続された状態になる。このようにして選択されたメモリセルに図８の（１）の読み出し条件が与えられる。
【０００８】
書き込み時には、ロウデコーダ１１が選択したワード線に約１２Ｖを印加し、センスアンプ１４が非動作状態になり、ライトアンプ１５が動作状態になる以外は読み出し時とほぼ同様であり、ライトアンプ１５はデータ「０」を書き込む時には共通ビット線に約６Ｖを、データ「１」を書き込む時には共通ビット線を接地する。これにより、選択されたメモリセルに電子を注入した状態に対応したデータを書き込む時に、図８の（２）の条件が与えられ、フローティングゲートに電子が注入される。
【０００９】
消去時には、センスアンプ１４とライトアンプ１５は共に非動作状態になり、コラムゲートトランジスタはすべて非導通状態になる。そして、ロウデコーダ１１はすべてのワード線に０Ｖを印加し、ソース線制御回路１６は共通ソース線２に約１２Ｖを印加する。これにより、すべてのメモリセルに図８の（３）の消去条件が与えられる。
【００１０】
【発明が解決しようとする課題】
フローティングゲートＦＧから注入された電子をすべて引き抜いた時に消去が完了する。しかし、それ以上に消去を行い、フローティングゲートＦＧから電子を引き抜き過ぎた状態になると、フローティングゲートＦＧが正の状態になり、そのメモリセルが非選択であってもそのメモリセルが接続されるビット線にリーク電流が発生して正常な読出ができなくなる過剰消去という問題が発生する。過剰消去状態になったメモリセルでは、閾値電圧がコントロールゲートＣＧに読出用の電圧（５Ｖ）が印加されなくてもメモリセルがオン状態になる電圧レベルにまで低下するため、そのメモリセルが非選択であってもそのメモリセルが接続されるビット線にリーク電流が発生して正常な読出ができなくなる状態になる。実際には、大きなリーク電流が流れるような過剰消去状態にまで消去されることはほとんどないが、一本のビット線に多くのメモリセルが接続されている場合、それぞれのメモリセルのリーク電流は微小であっても合わせれば大きなリーク電流になり、正常な読出が行えなくなる。
【００１１】
消去は、上記の消去条件を所定時間続けることにより行われる。図１０は消去時間に対するメモリセルの閾値電圧Ｖｔｈの変化を表す図である。図から明らかなように、閾値電圧は最初はゆっくり低下するが、ある程度低下した後急激に低下しだす。そのため、消去時間が変動すると、消去後のメモリセルの閾値電圧が大きく変動することになる。もし消去時間が長くなる方向に誤差を生じると、図示のように、過剰消去状態になることになる。そのため、消去時間の制御は十分な精度で行う必要があるが、フラッシュメモリ等の実際の記憶素子にあまり高精度のクロック発振器やカウンタを搭載するのは実際には難しく、コスト増の要因になるという問題がある。
【００１２】
また、電気的に書換え可能な不揮発性メモリでは、消去時に、ソース電極の接合部でバンド間トンネル現象による電荷の注入を引き起こし、フローティングゲートとベースの間のゲート酸化膜に電子や正孔がトラップされることが起こる。ゲート酸化膜にトラップされた電子や正孔は、そのメモリセルの閾値電圧を変動させる。一旦トラップされた電子や正孔はほとんどがそのままトラップされるため、書換え動作を繰り返すとトラップされた電子や正孔の数が増加することになり、データの「０」と「１」に相当する閾値電圧Ｖｔｈが次第に近づき判別がつきにくくなるという問題を生じる。そのため、このゲート酸化膜にトラップされる電子や正孔がフラッシュメモリにおける書換え回数を規定する原因になっている。フラッシュメモリでは、用途の拡大に伴って書換え可能回数の増加が要求されており、そのためには消去動作においてゲート酸化膜にトラップされる電子や正孔の数を低減する必要がある。
【００１３】
本発明は上記問題点に鑑みてなされたものであり、電気的に書換え可能な不揮発性半導体記憶装置において、過剰消去を生じにくくすると共に、ゲート酸化膜に電子や正孔がトラップされにくくすることで書換え回数を増加させることを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、本発明の電気的に書換え可能な不揮発性半導体記憶装置は、電気的に消去可能な複数の不揮発性半導体メモリセルをマトリクス状に配列した不揮発性半導体記憶装置において、消去時にメモリセルのソースに印加する電圧を供給し、供給する消去電流を段階的に変化させることが可能な消去電源と、消去が進むに従って消去電流が低減されるように消去電源を制御する消去電源制御手段とを備えることを特徴とする。
【００１５】
消去電源は、消去が進んだ段階では、メモリセルのソースに印加する電圧が低くなるように、出力電圧が低下するように設定する。
また、消去電源制御手段は、消去開始後の経過時間に従って制御を行うか、別にレファレンスセルと、このレファレンスセルのフローティングゲートをゲートとする検出用トランジスタと、トランジスタの導通状態を判定する読み出し回路とを設けて消去電流を低減するように制御する。
【００１６】
【作用】
図１は本発明の電気的に書換え可能な不揮発性半導体記憶装置の原理を説明するための図である。
図１に示すように、本発明の半導体記憶装置においては、消去電源から供給される電流を消去の途中でＩａからＩｂに減少させるようにする。そのため、それ以後の閾値電圧Ｖｔｈの変化曲線は、ａで示すようになり、従来の変化曲線ｂに比べてゆるやかな曲線になる。閾値電圧Ｖｔｈの変化がゆるやかになれば、消去時間の変動に対する消去後の閾値電圧Ｖｔｈの変動も小さくなり、閾値電圧Ｖｔｈのより精密な制御が可能になる。
【００１７】
消去時間はできるだけ短いことが好ましく、そのため消去動作のすべての時間に渡って消去電源の供給電流を小さくすることはできないが、本発明のように、消去の最終段階のみ供給電流を小さくすることで、消去時間は多少長くなるが閾値電圧Ｖｔｈのより精密な制御が可能になる。
【００１８】
【実施例】
本発明の第１実施例のフラッシュメモリは、共通ソース線の制御部分を除いて図９に示した構成に類似した全体構成を有する。そのため、ここでは第１実施例のフラッシュメモリの共通ソース線の制御に関連する部分のみを図２に示し、他の部分の説明は省略する。
【００１９】
図２において、参照番号１はメモリセルアレイ、２は共通ソース線、３は消去電源切り換え回路、４は第１消去電源、５は第２消去電源、６は切り換え制御回路、７はカウンタ回路、８はクロック発生回路である。
消去電源は、第１消去電源４と第２消去電源５で構成され、それぞれの回路は図３に示すような回路構成を有する。図３の回路は端子ＥとＦの両方に「高」の信号を印加するとＰチャンネルトランジスタ２１がオン状態になり、Ｎチャンネルトランジスタ２２がオフ状態になるので、端子Ｃには高電圧源（約１２Ｖ）の端子ＶＰＰから電流が供給される。消去時以外は、端子ＥとＦの両方に「低」の信号を印加し、Ｐチャンネルトランジスタ２１をオフ状態に、Ｎチャンネルトランジスタ２２をオン状態にすることにより、端子Ｃを接地する。
【００２０】
図４は消去電源切り換え回路を示す図である。端子Ｃは図３に示した第１消去電源４の端子Ｃに接続され、端子Ｄは第２消去電源５の端子Ｃに接続される。端子Ａに入力される信号が「高」の時にはトランジスタ２３が導通して第１消去電源４が共通ソース線２に接続され、端子Ａに入力される信号が「低」の時にはトランジスタ２３が非導通状態になり第１消去電源４が共通ソース線２から切り離される。端子Ｂに入力される信号が「高」の時にはトランジスタ２４が導通して第２消去電源５が共通ソース線２に接続され、端子Ｂに入力される信号が「低」の時にはトランジスタ２４が非導通状態になり第２消去電源５は共通ソース線２から切り離される。
【００２１】
図２に戻って、参照番号８はクロック発生回路であり、７はクロック発生回路８の出力するクロック信号をカウントするカウンタ回路であり、６はカウンタ回路７が所定のカウント数を計数した時に第１消去電源４を切り離す信号を消去電源切り換え回路に出力する切り換え制御回路である。
次に、第１実施例における回路の動作について説明する。
【００２２】
消去時以外の読み出し時、書き込み時には、図３の第１及び第２消去電源回路４、５の端子Ｅ、Ｆには、制御回路から「低」の信号が供給され、両方の消去電源回路の出力は接地される。そして切り換え制御回路６からは図４の端子Ａ、Ｂに「高」の信号が出力され、共通ソース線２は接地される。
消去時には、端子Ｅ、Ｆに「高」の信号が供給され、両方の消去電源回路の出力は高電圧源の端子ＶＰＰに接続され、第１消去電源４と第２消去電源５は高電圧を出力する。それと同時に、切り換え制御回路６は端子Ａ、Ｂに「高」の信号を出力し、共通ソース線２は第１消去電源４と第２消去電源５の両方に接続される。これにより、共通ソース線２には高電圧が印加され、消去が開始される。この消去では、第１消去電源４と第２消去電源５の電流供給能力を合わせた大きな電流が供給され、従来通りの消去が行われる。
【００２３】
そして、クロック発生回路８がクロック信号を発生し、カウンタ回路７がクロック信号を計数する。カウンタ回路７の計数値があらかじめ設定された第１の設定値になるとカウンタ回路７は信号を発生し、これに応じて切り換え制御回路６は端子Ａに出力する信号を「低」に、端子Ｂにはそのまま「高」の信号を出力する。これにより、第１消去電源４は共通ソース線２から切り離され、第２消去電源５のみが共通ソース線２に接続された状態になる。従って、電流供給能力は減少し、共通ソース線の電位が低下するため消去はゆっくり行われることになる。
【００２４】
更に、所定時間が経過し、カウンタ回路７の計数値があらかじめ設定された第２の設定値になると、切り換え制御回路６は端子Ｂに出力する信号も「低」にし、共通ソース線２から第１消去電源４と第２消去電源５の両方が切り離される。これにより消去が終了する。それに応じて、第１消去電源４と第２消去電源５の端子Ｅ、Ｆへの信号は「低」になり、第１消去電源４と第２消去電源５の出力は再び接地される。
【００２５】
このように、消去の終了間際には、消去電流が低減されて消去がゆっくり行われるため、消去時間の変動の消去状態に与える影響が小さくなる。
次に、本発明の第２実施例について説明する。
第２実施例は、図２に示した第１実施例と同様の構成を有し、第１消去電源４と第２消去電源５は共に図３に示した回路構成を有するが、第２消去電源５のＰチャンネルトランジスタ２１とＮチャンネルトランジスタ２２のチャンネル幅は第１消去電源４のものより小さく、電流供給能力が小さくなっている。また、供給する電圧も小さくなっている。
【００２６】
第２実施例には、消去時開始時には、切り換え制御回路６は端子Ａに「高」の信号を、端子Ｂに「低」の信号を出力し、共通ソース線２は第１消去電源４にのみ接続され、消去が開始される。第１消去電源４は大きな電流供給能力を有し、ここでは従来通りの消去が行われる。
そして、カウンタ回路７の計数値があらかじめ設定された第１の設定値になると、切り換え制御回路６は端子Ａに出力する信号を「低」に、端子Ｂに出力する信号を「高」にする。これにより、第１消去電源４は共通ソース線２から切り離され、第２消去電源５が共通ソース線２に接続された状態になる。前述のように、第２消去電源５の電流供給能力は小さいので消去電流は減少し、消去はゆっくり行われることになる。
【００２７】
また、第２消去電源５のみで駆動される共通ソース線２の電圧は、第１消去電源４を使用した時と比較して低くなる。バンド間トンネルによる電荷のトラップはソース電圧の低い方が起こりにくくなるので、書換え可能な回数の減少を抑制できる。
第１及び第２実施例では、消去電源の制御を消去開始時からの時間で行っているが、各種の要因により消去時間がばらつくことがある。そこで、実際のメモリセルに類似したレファレンスセルを用意して、その消去状況を検出して消去電源の制御を行うようにしたのが第３実施例である。
【００２８】
図５は第３実施例の構成を示す図である。図示のように、第１実施例と異なるのは、クロック信号のカウンタ回路がなく、レファレンスセル部１０とレファレンスセル部読み出し回路９を備え、その検出結果に従って切り換え制御回路６が制御を行う点である。レファレンスセル部１０は、通常のメモリセルと同様の構造を有するレファレンスセルＲＴｒと、通常のトランジスタＴｒを有している。このトランジスタＴｒのゲートは、レファレンスセルＲＴｒのフローティングゲートに電気的に接続されている。消去時には、レファレンスセルＲＴｒも同様に消去される。また、消去前にはすべてのメモリセルに対して一旦書き込みを行うのが普通であるが、この書き込みはレファレンスセルＲＴｒに対しても行われる。
【００２９】
トランジスタＴｒのゲートはレファレンスセルＲＴｒのフローティングゲートに接続されているため、レファレンスセルＲＴｒのフローティングゲートの電位によって、オン状態になるかオフ状態になるかが決定される。消去開始時にはレファレンスセルＲＴｒのフローティングゲートに電子が注入されているからトランジスタＴｒはオフ状態であるが、消去されるに従ってフローティングゲートの電子が徐々に引き抜かれトランジスタＴｒはオン状態になる。この時が図１の切り換え点に相当するようにトランジスタＴｒの特性を定める。このトランジスタＴｒの導通状態の変化をレファレンスセル部９で検出し、その検出結果に従って切り換え回路６が消去電源を切り換える。
【００３０】
図６は、レファレンスセル部９の平面図である。参照番号５１で示した部分がレファレンスセルＲＴｒであり、５２の部分がトランジスタＴｒの部分である。５３はレファレンスセルＲＴｒのフローティングゲートとトランジスタＴｒのゲート、５４はレファレンスセルＲＴｒのコントロールゲート、５５はビット線に相当するアルミ配線、５６はこのアルミ配線とドレインとのコンタクト部、５７はＮ型ドレイン拡散層、５８はＮ型ソース拡散層である。Ｎ型ソース拡散層５８は、コンタクト部を介して共通ソース線であるアルミ配線に接続される。また、６５はアルミ配線、６６はこのアルミ配線とドレインとのコンタクト部、６７はＮ型ドレイン拡散層、６８はＮ型ソース拡散層である。Ｎ型ソース拡散層６８は、コンタクト部とアルミ配線を介してレファレンス部読み出し回路９に接続される。
【００３１】
メモリセルの特性は製造工程によりある程度のばらつきを有するが、レファレンスセルＲＴｒも同様の製造工程で作られるため、同様の特性を有する。第３実施例では、このようなレファレンスセルＲＴｒに対して消去を行い、その消去状態を検出した上で制御するため、実際のメモリセルの特性に合わせたより正確な制御が可能になる。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、消去後のメモリセルの閾値電圧がより正確に制御可能になるため過剰消去が起きにくくなり、アバランシェブレークダウン現象が生じやすい状態ではソース電圧が低減されるためゲート酸化膜へトラップされる電子又は正孔の個数が減少し、書換え可能回数が増加する。
【図面の簡単な説明】
【図１】本発明の電気的に書換え可能な不揮発性半導体記憶装置の原理を説明する図である。
【図２】本発明の第１実施例の構成を示す図である。
【図３】消去電源回路の回路図である。
【図４】消去電源切り換え回路の回路図である。
【図５】本発明の第３実施例の構成を示す図である。
【図６】第３実施例におけるレファレンスセル部の平面図である。
【図７】フラッシュメモリのトランジスタセルの構造を示す図である。
【図８】フラッシュメモリの読み出し、書き込み及び消去の方法を説明する図である。
【図９】従来のフラッシュメモリの全体構成を示すブロック図である。
【図１０】従来のフラッシュメモリにおける消去時の閾値電圧の変化を示す図である。
【符号の説明】
１…メモリセルアレイ
２…共通ソース線
３…消去電源切り換え回路
４…第１消去電源
５…第２消去電源
６…切り換え制御回路
７…カウンタ回路
８…クロック信号発生回路
９…レファレンス部読み出し回路
１０…レファレンスセル部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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