(57)【特許請求の範囲】
【請求項１】
同一半導体基板上にバイポーラトランジスタとＭＯＳトランジスタとを備えた半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる多結晶シリコン膜を形成しこの多結晶シリコン膜に窒素を導入する工程と、前記多結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる非晶質シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜に不純物をイオン注入する工程と、熱処理を施すことにより、前記第１の多結晶シリコン膜と前記ゲート酸化膜の界面付近に前記窒素を偏析させる工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
同一半導体基板上に、バイポーラトランジスタとＭＯＳトランジスタとを備えた半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる窒素を含有した多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる非晶質シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜に不純物をイオン注入する工程と、熱処理を施すことにより、前記第１の多結晶シリコン膜と前記ゲート酸化膜の界面付近に前記窒素を偏析させる工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
同一半導体基板上に、バイポーラトランジスタとＭＯＳトランジスタとを備えた半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる第１の多結晶シリコン膜を形成する工程と、前記第１の多結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる第２の多結晶シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる第２の多結晶シリコン膜を形成する工程と、前記第２の多結晶シリコン膜の前記エミッタ電極となる部分を除く領域に窒素をイオン注入し前記第２の多結晶シリコン膜中に非晶質層を形成する工程と、前記第２の多結晶シリコン膜に投影飛程が前記非晶質層よりも浅い注入エネルギーにて不純物をイオン注入する工程と、熱処理を施すことにより、前記第２の多結晶シリコン膜から前記第１の多結晶シリコン膜に前記不純物と窒素とを拡散させ、前記第１の多結晶シリコン膜と前記ゲート酸化膜の界面付近に前記窒素を偏析させる工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
同一半導体基板上に、バイポーラトランジスタとＭＯＳトランジスタとを備えた半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる非晶質シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜の前記エミッタ電極となる部分を除く領域に窒素をイオン注入する工程と、前記非晶質シリコン膜にｎ型不純物をイオン注入する工程と、熱処理を施すことにより、前記非晶質シリコン膜から前記多結晶シリコン膜に前記ｎ型不純物と窒素とを前記ゲート酸化膜近傍に至るまで拡散させ、前記多結晶シリコン膜と前記ゲート酸化膜の界面付近に前記窒素を偏析させるとともに、前記非晶質シリコン膜を結晶化させて多結晶シリコン膜にする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
同一半導体基板上に、バイポーラトランジスタとＭＯＳトランジスタを有する半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる第１の非晶質シリコン膜を形成し、熱処理を施して結晶化させて第１の単結晶シリコン膜にする工程と、前記第１の単結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる第２の非晶質シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる第２の非晶質シリコン膜を形成する工程と、前記第２の非晶質シリコン膜に不純物をイオン注入する工程と、熱処理を施すことにより、前記第２の非晶質シリコン膜から前記第１の単結晶シリコン膜に前記不純物を拡散させるとともに、前記第２の非晶質シリコン膜を結晶化させて第２の単結晶シリコン膜にする工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特にＢｉ−ＣＭＯＳ半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
図２３は、従来のＢｉ−ＣＭＯＳ半導体装置の断面構造図である。図に示すように、従来のＢｉ−ＣＭＯＳ半導体装置は、Ｐ型半導体基板１上にＮＰＮバイボーラトランジス夕、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの各素子が形成されている。
【０００３】
ＮＰＮバイボーラトランジスタは、低濃度のＰ型半導体基板１の上に、高濃度のＮ型埋め込み層２、低濃度のＮ型コレクタ層３、高濃度のＮ型コレクタコンタクト層４、Ｐ型分離層７、高濃度のＰ型外部ベース層８、中濃度のＰ型ベース層９、高濃度のＮ型エミッタ層１０、べース電極２００、エミッタ電極３０１を形成してなっている。また、素子分離酸化膜１０１、酸化膜１０４、熱酸化膜１０５、サイドウォール酸化膜１０６、酸化膜１０７を備えている。そして、エミッタ電極３０１は、Ｎ型不純物としてー般的にはヒ素が導入された多結晶シリコン膜で形成されいる。
【０００４】
ＰチャネルＭＯＳトランジスタは、Ｐ型半導体基板１上に、低濃度のＮ型ウェル層５、高濃度のＰ型ソース・ドレイン層１１、ゲート酸化膜１０２、酸化膜１０７、ゲート電極４０１を形成してなっている。ここで、ゲート電極４０１は、Ｎ型不純物としてー般的にはヒ素が導入された下層多結晶シリコン膜５０１と上層多結晶シリコン膜５０２で形成されており、上層多結晶シリコン膜５０２はＮＰＮバイポーラトランジスタのエミッタ電極３０１と同一の膜である。
【０００５】
ＮチャネルＭＯＳトランジスタは、Ｐ型半導体基板１上に、低濃度のＰ型ウェル層６、高濃度のＮ型ソース・ドレイン層１２、ゲート酸化膜１０２、酸化膜１０７、ゲート電極４０２を形成してなっている。ここで、ゲート電極４０２は、ＰチャネルＭＯＳトランジスタのゲート電極４０１と同一の下層多結晶シリコン膜５０１と上層多結晶シリコン膜５０２で形成されている。
【０００６】
各素子間は素子分離酸化膜１０１で絶縁されており、各素子の表面は酸化膜１０８で覆われ、コンタクトホール６０１，６０２，６０３，６０６，６０７および金属配線７００が施されている。
【０００７】
次に、図２４は、従来のＢｉ−ＣＭＯＳ半導体装置の製造方法の一過程を示す断面構造図である。図２３及び図２４を参照して従来の半導体装置の製造方法を説明する。
従来の製造方法においては、まず低濃度のＰ型半導体基板１上のＮＰＮバイポーラトランジスタ形成領域に高濃度のＮ型埋め込み層２を形成した後、全表面に低濃度のＮ型エピタキシャル層３を成長させる。その後、各素子分離領域、およびバイポーラトランジスタのコレクタ・ベース間に素子分離酸化膜１０１を形成し、続いてコレクタコンタクト部に高濃度のＮ型コレクタコンタクト層４、ＰチャネルＭＯＳトランジスタの低濃度のＮ型ウェル層５、ＮチャネルＭＯＳトランジスタの低濃度のＰ型ウェル層６を形成する。さらに、Ｎ型エピタキシャル層３どうし間、およびＮ型エピタキシャル層３とＮ型ウェル層５間に中濃度のＰ型分離層７を形成する。なお、Ｎ型エピタキシャル層３はこのままＮ型コレクタ層３となる。
【０００８】
次に、Ｎ型コレクタ層３、Ｎ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面にゲート酸化膜１０２を形成し、さらに全表面に下層多結晶シリコン膜５０１を形成する。
【０００９】
次にＮ型コレクタ層３表面の下層多結晶シリコン膜５０１およびゲート酸化膜１０２を除去し、全表面に多結晶シリコン膜５００を形成し、この多結晶シリコン膜５００にホウ素をイオン注入してＰ型化する。
【００１０】
次に、全表面に酸化膜１０４を形成し、バイポーラトランジスタのＮ型コレクタ層３の外部ベース層形成領域から、素子分離酸化膜１０１のー部に乗り上げた領域までを残して酸化膜１０４と多結晶シリコン膜５００を順次除去する。次に多結晶シリコン膜５００が除去されたＮ型コレクタ層３の表面に熱酸化膜１０５を形成し、これと同時に多結晶シリコン膜５００からＮ型コレクタ層３へのホウ素の熱拡散により高濃度のＰ型外部ベース層８を形成する。ここで、多結晶シリコン膜５００はべース電極２００となる。さらに、熱酸化膜１０５ごしにホウ素をイオン注入し、Ｎ型コレクタ層３の上層部に中濃度のＰ型ベース層９を形成する。
【００１１】
次に、全表面に酸化膜を堆積しエッチバックすることにより、ベース電極２００および酸化膜１０４の側壁にサイドウォール酸化膜１０６を形成する。このとき、オーバーエッチにより熱酸化膜１０５が除去される。
【００１２】
次に、図２４に示すように、全表面に上層多結晶シリコン膜５０２を形成し、この上層多結晶シリコン膜５０２にヒ素をイオン注入し、さらに熱処理を施すことにより、上層多結晶シリコン膜５０２からＰ型ベース層９の上層部にヒ素を熱拡散させて高濃度のＮ型エミッタ１０を形成し、これと同時に下層多結晶シリコン膜５０１にもヒ素を熱拡散させてＮ型化する。
【００１３】
さらに全表面に酸化膜１０７を形成し、図２３に示すように、酸化膜１０７と上層多結晶シリコン膜５０２および下層多結晶シリコン膜５０１を、バイボーラトランジスタのエミッタ電極形成領域およびＭＯＳトランジスタのゲート電極形成領域を残して順次除去し、これによって、上層多結晶シリコン膜５０２から成るエミッタ電極３０１、および下層多結晶シリコン膜５０１と上層多結晶シリコン膜５０２から成るゲート電極４０１，４０２を形成する。このとき、ゲート酸化膜１０２はＮ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面の保護膜となる。
【００１４】
次に、バイポーラトランジスタおよびＮチャネルＭＯＳトランジスタをフォトレジストで覆い（図示せず）、ゲート酸化膜１０２ごしにホウ素をイオン注入し、図２３に示すように、Ｎ型ウェル層５の上層部に高濃度のＰ型ソース・ドレイン層１１を形成する。このとき、酸化膜１０７がイオン注入に対するゲート電極４０１のマスクとなる。つぎに、バイボーラトランジスタおよびＰチャネルＭＯＳトランジスタをフォトレジストで覆い（図示せず）、ゲート酸化膜１０２ごしにヒ素をイオン注入しＰ型ウェル層６の上層部に高濃度のＮ型ソース・ドレイン層１２を形成する。このとき、酸化膜１０７がイオン注入に対するゲート電極４０２のマスクとなる。さらに、熱処理を施すことにより、Ｐ型ソース・ドレイン層１１およびＮ型ソース・ドレイン層１２を活性化する。
【００１５】
その後、全表面に酸化膜１０８を形成し、Ｎ型コレクタコンタクト層４、ベース電極２００、エミッタ電極３０１、Ｎ型ウェル層５、Ｐ型ウェル層６、Ｐ型ソース・ドレイン層１１、Ｎ型ソース・ドレイン層１２、ゲート電極４０１、４０２上にコンタクトホール６０１〜６０９を形成し、各コンタクトホールを介して任意の金属配線７００を形成して図２３に示した構造を得る。ただし、Ｎ型ウェル層５、Ｐ型ウェル層６、ゲート電極４０１，４０２上のコンタクトホ一ル６０４，６０５，６０８，６０９は図とは別の領域に形成されている。
【００１６】
【発明が解決しようとする課題】
以上が従来のＢｉ−ＣＭＯＳ半導体装置の構造およびその製造方法であるが、つぎにその問題点について説明する。先ず、従来の半導体装置の構造上の問題点について説明する。
【００１７】
図２５は、図２３のＡ−Ａ’部分のヒ素の濃度分布を示す図である。Ｎチャネル、Ｐチャネルの両ＭＯＳトランジスタのゲート電極４０１，４０２は、ヒ素を含んだ下層多結晶シリコン膜５０１と上層多結晶シリコン膜５０２で形成されている。ヒ素を含んだ多結晶シリコン膜をゲート電極に用いた場合、図２５に示すごとくヒ素が多結晶シリコン膜とゲート酸化膜の界面付近に偏析してゲート酸化膜の寿命を低下させるという問題点がある。
【００１８】
この問題点に対し、ゲート電極の多結晶シリコン膜に窒素を混入し、窒素を多結晶シリコン膜とゲート酸化膜の界面付近に偏析させることによりヒ素の偏析を抑制する試みがなされている。しかし、この方法では、ゲート電極４０１，４０２の上層多結晶シリコン膜５０２は、ＮＰＮバイボーラトランジスタのエミッタ電極３０１と同一の膜であるため、ゲート電極４０１，４０２に窒素を混入するとエミッタ電極３０１にも窒素が混入することになる。エミッタ電極３０１に混入した窒素は、エミッタ電極３０１とＮ型エミッタ層１０の界面付近に偏析してＮＰＮバイポーラトランジスタの電流増幅率を低下させるという新たな問題点が発生する。
【００１９】
また、従来のＢｉ−ＣＭＯＳ半導体装置では、エミッタ電極３０１およびゲート電極４０１，４０２が多結晶シリコン膜で形成されているため、各電極の電気抵抗が高く消費電力の損失が大きい。
【００２０】
次に、従来の半導体装置の製造方法における問題点について説明する。
まず第一の問題点について説明する。図２４に示した工程において、上層多結晶シリコン膜５０２にヒ素をイオン注入する際、通常はヒ素イオンがゲート酸化膜１０２に達しないように注入エネルギーの設定をおこなう。ところが、上層多結晶シリコン膜５０２および下層多結晶シリコン膜５０１の結晶粒は任意の結晶方位を有しているため、結晶方位がヒ素イオンの注入方向とー致する場所において、ヒ素イオンが結晶原子と衝突することなく深い位置まで進入するいわゆるチャネリング現象によってー部のヒ素イオンがゲート酸化膜１０２まで、あるいはウェル層まで達する場合がある。するとこのヒ素イオンによってゲート酸化膜１０２の原子結合に損傷をきたし、膜質の劣化を招くという問題点がある。
【００２１】
次に第二の問題点について説明する。一般に多結晶シリコン膜中の不純物の熱拡散においては粒界に沿った速い拡散が起こる。図２４に示した工程において、上層多結晶シリコン膜５０２にヒ素をイオン注入し、さらに熱処理を施すことにより上層多結晶シリコン膜５０２から下層多結晶シリコン膜５０１にヒ素を熱拡散させてＮ型化させる際にも、この粒界に沿った速い拡散によりヒ素が素早く下層多結晶シリコン膜５０１とゲート酸化膜１０２の界面付近に到達し、ここに偏析してゲート酸化膜の寿命を低下させるという問題点がある。
なお、上述の第一、第二の問題点は、Ｎ型の不純物としてヒ素以外の例えばリンを用いた場合にも同様に発生するものである。
この発明は、上述した従来の問題を解決するためになされたものである。
【００２２】
【課題を解決するための手段】
【００２８】
次に、この発明の半導体装置の製造方法は、同一半導体基板上にバイボーラトランジスタとＭＯＳトランジスタとを備えた半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる多結晶シリコン膜を形成しこの多結晶シリコン膜に窒素を導入する工程と、前記多結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる非晶質シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜に不純物をイオン注入する工程と、熱処理を施すことにより、前記第１の多結晶シリコン膜と前記ゲート酸化膜の界面付近に前記窒素を偏析させる工程とを含むことを特徴とするものである。
【００２９】
また、この発明の半導体装置の製造方法は、同一半導体基板上に、バイボーラトランジスタとＭＯＳトランジスタとを備えた半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる窒素を含有した多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる非晶質シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜に不純物をイオン注入する工程と、熱処理を施すことにより、前記第１の多結晶シリコン膜と前記ゲート酸化膜の界面付近に前記窒素を偏析させる工程とを含むことを特徴とするものである。
【００３０】
また、この発明の半導体装置の製造方法は、同一半導体基板上に、バイボーラトランジスタとＭＯＳトランジスタとを備えた半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる第１の多結晶シリコン膜を形成する工程と、前記第１の多結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる第２の多結晶シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる第２の多結晶シリコン膜を形成する工程と、前記第２の多結晶シリコン膜の前記エミッタ電極となる部分を除く領域に窒素をイオン注入し前記第２の多結晶シリコン膜中に非晶質層を形成する工程と、前記第２の多結晶シリコン膜に投影飛程が前記非晶質層よりも浅い注入エネルギーにて不純物をイオン注入する工程と、熱処理を施すことにより、前記第２の多結晶シリコン膜から前記第１の多結晶シリコン膜に前記不純物と窒素とを拡散させ、前記第１の多結晶シリコン膜と前記ゲート酸化膜の界面付近に前記窒素を偏析させる工程とを含むことを特徴とするものである。
【００３１】
また、この発明の半導体装置の製造方法は、同一半導体基板上に、バイボーラトランジスタとＭＯＳトランジスタとを備えた半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる非晶質シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる非晶質シリコン膜を形成する工程と、前記非晶質シリコン膜の前記エミッタ電極となる部分を除く領域に窒素をイオン注入する工程と、前記非晶質シリコン膜にｎ型不純物をイオン注入する工程と、熱処理を施すことにより、前記非晶質シリコン膜から前記多結晶シリコン膜に前記ｎ型不純物と窒素とを前記ゲート酸化膜近傍に至るまで拡散させ、前記多結晶シリコン膜と前記ゲート酸化膜の界面付近に前記窒素を偏析させるとともに、前記非晶質シリコン膜を結晶化させて多結晶シリコン膜にする工程とを含むことを特徴とするものである。
【００３２】
また、この発明の半導体装置の製造方法は、同一半導体基板上に、バイボーラトランジスタとＭＯＳトランジスタを有する半導体装置の製造方法において、前記半導体基板上のＭＯＳトランジスタ形成用のゲート酸化膜の表面に第１のゲート電極層となる第１の非晶質シリコン膜を形成し、熱処理を施して結晶化させて第１の単結晶シリコン膜にする工程と、前記第１の単結晶シリコン膜の表面に前記ＭＯＳトランジスタの第２のゲート電極層となる第２の非晶質シリコン膜を形成すると同時に、前記半導体基板上のバイポーラトランジスタ形成用のエミッタ層の表面にエミッタ電極となる第２の非晶質シリコン膜を形成する工程と、前記第２の非晶質シリコン膜に不純物をイオン注入する工程と、熱処理を施すことにより、前記第２の非晶質シリコン膜から前記第１の単結晶シリコン膜に前記不純物を拡散させるとともに、前記第２の非晶質シリコン膜を結晶化させて第２の単結晶シリコン膜にする工程とを含むことを特徴とするものである。
【００３３】
【発明の実施の形態】
実施の形態１．
以下に、本発明に係わる半導体装置およびその製造方法の実施の形態について説明する。先ず、図１は、本発明の実施の形態１によるＢｉ−ＣＭＯＳ半導体装置の断面構造図である。また、図２は、本発明によるＢｉ−ＣＭＯＳ半導体装置の平面構造図である。
【００３４】
この実施の形態１のＢｉ−ＣＭＯＳ半導体装置では、Ｐ型半導体基板１上にＮＰＮバイボーラトランジスタ、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが形成されている。
【００３５】
ＮＰＮバイボーラトランジスタは、低濃度のＰ型半導体基板１上に高濃度のＮ型埋め込み層２、その上に低濃度のＮ型コレクタ層３、Ｎ型コレクタ層３のコンタクト部に高濃度のＮ型コレクタコンタクト層４、Ｎ型コレクタ層３の上層部に中濃度のＰ型ベース層９、Ｐ型ベース層９の周囲に高濃度のＰ型外部ベース層８、Ｐ型ベース層９の上層部に高濃度のＮ型エミッタ層１０を備えており、Ｎ型コレクタ層３は中濃度のＰ型分離層７とその上の素子分離酸化膜１０１で周囲を囲まれている。
【００３６】
また、Ｎ型コレクタコンタクト層４とＰ型外部ベース層８の間も素子分離酸化膜１０１で絶縁されている。さらに、Ｐ型外部ベース層８上から素子分離酸化膜１０１上にかけてべース電極２００があり、Ｎ型エミッタ層１０上にはエミッタ電極３０２がある。ベース電極２００はＰ型不純物としてー般的にはホウ素が導入された多結晶シリコン膜で形成されている。
【００３７】
一方、エミッタ電極３０２はＮ型不純物としてー般的にはヒ素が導入された多結晶シリコン膜で形成されており、ベース電極２００とエミッタ電極３０２は酸化膜１０４、熱酸化膜１０５、サイドウォール酸化膜１０６によって絶縁されている。また、エミッタ電極３０２の表面は酸化膜１０７で覆われている。
【００３８】
次に、ＰチャネルＭＯＳトランジスタは、Ｐ型半導体基板１上に低濃度のＮ型ウェル層５、その上層部に高濃度のＰ型ソース・ドレイン層１１、Ｎ型ウェル層５およびＰ型ソース・ドレイン層１１上にゲート酸化膜１０２、Ｐ型ソース・ドレイン層１１間にあってゲート酸化膜１０２上にゲート電極４０３を備えている。
【００３９】
ここで、ゲート電極４０３は、Ｎ型不純物としてー般的にはヒ素が導入されるとともに、窒素が導入された下層多結晶シリコン膜５０３と上層多結晶シリコン膜５０４とで形成されており、かつ窒素は下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近に偏析している。また、上層多結晶シリコン膜５０４は、窒素が導入されていることの外は、ＮＰＮバイポーラトランジスタのエミッタ電極３０２と同一の膜である。（エミッタ電極３０２には、窒素は導入されていない。）また、ゲート電極４０３の表面は酸化膜１０７で覆われている。
【００４０】
次に、ＮチャネルＭＯＳトランジスタは、Ｐ型半導体基板１上に低濃度のＰ型ウェル層６、その上層部に高濃度のＮ型ソース．ドレイン層１２、Ｐ型ウェル層６およびＮ型ソース・ドレイン層１２上にゲート酸化膜１０２、Ｎ型ソース・ドレイン層１２間にあってゲート酸化膜１０２上にゲート電極４０４を備えている。ここで、ゲート電極４０４は、ＰチャネルＭＯＳトランジスタのゲート電極４０３と同一の下層多結晶シリコン膜５０３と上層多結晶シリコン膜５０４で形成されており、表面は酸化膜１０７で覆われている。
【００４１】
このように形成されたＮＰＮバイボーラトランジスタ、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの各素子間は、素子分離酸化膜１０１で絶縁されており、各素子の表面は酸化膜１０８で覆われている。さらに、Ｎ型コレクタコンタクト層４、ベース電極２００、エミッタ電極３０２、Ｎ型ウェル層５、Ｐ型ウェル層６、Ｐ型ソース・ドレイン層１１、Ｎ型ソース・ドレイン層１２、ゲート電極４０３，４０４上にはコンタクトホール６０１〜６０９があり、各コンタクトホールを介して任意の金属配線７００が形成されている。
【００４２】
なお、本明細書において、不純物濃度が低濃度とは１Ｅ１７／ｃｍ３未満、中濃度とは１Ｅ１７／ｃｍ３以上１Ｅ１９／ｃｍ３未満、高濃度とは１Ｅ１９／ｃｍ３以上を意味するものとする。
【００４３】
この実施の形態１の半導体装置が、図２３に示した従来の半導体装置と異なる点は、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極４０３および４０４は、下層多結晶シリコン膜５０３と上層多結晶シリコン膜５０４で形成されており、ゲート電極４０３、４０４にはＮ型不純物としてのヒ素に加えて窒素が導入されており、かつ窒素は下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近に偏析していることである。
【００４４】
図３は、図１のＢ−Ｂ’線に沿った部分のヒ素と窒素の濃度分布を示す図である。ただし、縦軸の濃度の目盛は任意であり、よってヒ素と窒素の濃度の相対関係は何ら問わない。ー方、ＮＰＮバイボーラトランジスタのエミッタ電極３０２は、ゲート電極４０３、４０４の上層多結晶シリコン膜５０４と同じ膜厚の多結晶シリコン膜で形成されており、Ｎ型不純物としてヒ素が導入されているが、自然に混入する以上の窒素は導入されていない。その他の構造は、図２３の従来のＢｉ−ＣＭＯＳ半導体装置と同じである。
【００４５】
なお、本実施の形態１では、エミッタ電極３０２およびゲート電極４０３、４０４中に導入されるＮ型不純物としてヒ素を用いたが、ヒ素以外の例えばリンなどでもかまわない。また、エミッタ電極３０２およびゲート電極４０３，４０４は、ともに多結晶シリコン膜だけで形成されているが、多結晶シリコン膜上に例えばタングステンシリサイドなどの高融点金属のシリサイド膜を有した構造としてもよい。
【００４６】
また、ＭＯＳトランジスタのゲート電極はＰチャネル、ＮチャネルともにＮ型としたが、Ｐチャネルのゲート電極４０３はＰ型としたいわゆるデュァルゲートＣＭＯＳとしてもよい。このとき、ゲート電極４０３に導入されるＰ型不純物としてはホウ素が適当である。さらに、本実施の形態にＰＮＰバイボーラトランジスタを混載したいわゆるＣＢｉ−ＣＭＯＳとしてもよい。
【００４７】
本発明によれば、ゲート電極４０３，４０４の下層多結晶シリコン膜５０３と上層多結晶シリコン膜５０４には図３に示すごとく窒素が導入されており、かつ下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近に窒素が偏析しているため、従来の半導体装置の図２５に示したようなゲート電極とゲート酸化膜との界面付近でのヒ素などの不純物の偏析が抑制される。しかもエミッタ電極３０２には窒素が導入されていないため、ＮＰＮバイポーラトランジスタの電流増幅率を低下させることなくゲート酸化膜の寿命低下を防止できる。よって、本来の性能を低下させることなく、半導体装置の信頼性を高めるという効果がある。
【００４８】
実施の形態２．
図４は、本発明の実施の形態２によるＢｉ−ＣＭＯＳ半導体装置の断面構造図である。また、このＢｉ−ＣＭＯＳ半導体装置の平面構造図は、実施の形態１と同じく図２によって示される。
この実施の形態２のＢｉ−ＣＭＯＳ半導体装置では、実施の形態１と同様に、Ｐ型半導体基板１上にＮＰＮバイボーラトランジスタ、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタの各素子が形成されている。図中、図１と同一の符号は、図１のものと同一または相当部分を示すものであり、重複をさけるため詳細な説明は省略する。
【００４９】
この半導体装置において、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのゲート電極４０５および４０６は、単結晶シリコン膜で形成されており、Ｎ型不純物としてヒ素が導入されている。ー方、ＮＰＮバイポーラトランジスタのエミッタ電極３０３は、ゲート電極４０５，４０６よりも膜厚の薄い単結晶シリコン膜で形成されており、Ｎ型不純物としてヒ素が導入されている。その他の構造は、図１の実施の形態１のＢｉ−ＣＭＯＳ半導体装置と同じである。
【００５０】
なお、本実施の形態では、エミッタ電極３０３およびゲート電極４０５，４０６中に導入されるＮ型不純物としてヒ素を用いたが、ヒ素以外の例えばリンなどでもかまわない。また、エミッタ電極およびゲート電極４０５，４０６は、ともに単結晶シリコン膜だけで形成されているが、単結晶シリコン膜上に例えばタングステンシリサイドなどの高融点金属のシリサイド膜を有した構造としてもよい。
【００５１】
また、ＭＯＳトランジスタのゲート電極はＰチャネル、ＮチャネルともにＮ型としたが、Ｐチャネルのゲート電極４０５はＰ型としたいわゆるデュアルゲートＣＭＯＳとしてもよい。このとき、ゲート電極４０５に導入されるＰ型不純物としてはホウ素が適当である。さらに、本実施の形態にＰＮＰバイポーラトランジスタを混載したいわゆるＣＢｉ−ＣＭＯＳとしてもよい。
【００５２】
本発明によれば、エミッ夕電極およびゲート電極４０５，４０６はいずれも単結晶シリコン膜で形成されており、しかもエミッタ電極はゲート電極４０５，４０６よりも膜厚が薄いため、エミッタ電極はＰ型半導体基板１に対して垂直方向の電気抵抗が低くなり、ゲート電極４０５，４０６はＰ型半導体基板１に対して水平方向の電気抵抗が低くなる。よって、従来の半導体装置より消費電力の損失が小さく、高速動作が可能という効果がある。
【００５３】
実施の形態３．
つぎに、本発明に係わる半導体装置の製造方法について説明する。先ず、図５ないし図１２は、本発明による実施の形態３のＢｉ−ＣＭＯＳ半導体装置の製造方法（第１の製造方法）を示す断面構造図である。
【００５４】
この実施の形態の製造方法を図を参照して説明すると、先ず図５に示すように、低濃度のＰ型半導体基板１上のＮＰＮバイポーラトランジスタ形成領域に高濃度のＮ型埋め込み層２を形成した後、全表面に低濃度のＮ型エピタキシャル層３を成長させる。その後、各素子分離領域、およびバイポーラトランジスタのコレクタ．ベース間に素子分離酸化膜１０１を形成し、続いてコレクタコンタクト部に高濃度のＮ型コレクタコンタクト層４、ＰチャネルＭＯＳトランジスタの低濃度のＮ型ウェル層５、ＮチャネルＭＯＳトランジスタの低濃度のＰ型ウェル層６を形成する。さらに、Ｎ型エピタキシャル層３どうし間、およびＮ型エピタキシャル層３とＮ型ウェル層５間に中濃度のＰ型分離層７を形成する。なお、Ｎ型エピタキシャル層３はこのままＮ型コレクタ層３となる。
【００５５】
次に、図６を参照すると、Ｎ型コレクタ層３、Ｎ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面に例えば膜厚１０ｎｍのゲート酸化膜１０２を形成する。さらに、全表面に例えば膜厚５０ｎｍの多結晶シリコン膜を形成し、この多結晶シリコン膜に窒素をイオン注入することにより、窒素を含有した下層多結晶シリコン膜５０３を形成する。このとき、窒素のイオン注入条件は、窒素イオンがゲート酸化膜１０２に達しないように設定する。本実施の形態の場合には注入エネルギー５ＫｅＶ、注入量７．５Ｅ１５／ｃｍ２程度が適当である。
【００５６】
次に、図７を参照すると、さらに全表面に酸化膜１０３を形成し、バイポーラトランジスタのべース電極形成領域を覆う領域の酸化膜１０３と下層多結晶シリコン膜５０３を順次除去する。このとき、ゲート酸化膜１０２はＮ型コレクタ層３の保護膜となる。次にＮ型コレクタ層３表面のゲート酸化膜１０２を除去し、全表面に多結晶シリコン膜５００を形成し、この多結晶シリコン膜５００にホウ素をイオン注入してＰ型化する。
【００５７】
次に、図８を参照すると、さらに全表面に酸化膜１０４を形成し、バイポーラトランジスタのＮ型コレクタ層３の外部ベース層形成領域から、素子分離酸化膜１０１のー部に乗り上げた領域までを残して酸化膜１０４と多結晶シリコン膜５００を順次除去する。このとき、酸化膜１０３は下層多結晶シリコン膜５０３の保護膜となる。次に多結晶シリコン膜５００が除去されたＮ型コレクタ層３の表面に熱酸化膜１０５を形成し、これと同時に多結晶シリコン膜５００からＮ型コレクタ層３へのホウ素の熱拡散により高濃度のＰ型外部ベース層８を形成する。ここで、多結晶シリコン膜５００はべース電極２００となる。さらに、熱酸化膜１０５ごしにホウ素をイオン注入し、Ｎ型コレクタ層３の上層部に中濃度のＰ型ベース層９を形成する。このとき、酸化膜１０３はイオン注入に対する下層多結晶シリコン膜５０３のマスクとなる。
【００５８】
次に、図９を参照すると、全表面に酸化膜を堆積しエッチバックすることにより、ベース電極２００および酸化膜１０４の側壁にサイドウォール酸化膜１０６を形成する。このとき、オーバーエッチにより酸化膜１０３と熱酸化膜１０５が除去される。
【００５９】
次に、図１０を参照すると、全表面に例えば膜厚１００ｎｍの非晶質シリコン膜５１０を形成し、この非晶質シリコン膜にヒ素をイオン注入する。このとき、ヒ素のイオン注入条件は、ヒ素イオンがゲート酸化膜１０２に達しないように設定する。本実施の形態の場合には注入エネルギー５０ＫｅＶ、注入量７．５Ｅ１５／ｃｍ２程度が適当である。
【００６０】
次に、図１１を参照すると、全表面に酸化膜１０７を形成し、バイポーラトランジスタのエミッタ電極形成領域およびＭＯＳトランジスタのゲート電極形成領域を残して酸化膜１０７と非晶質シリコン膜５１０および下層多結晶シリコン膜５０３を順次除去する。このとき、ゲート酸化膜１０２はＮ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面の保護膜となる。これによって、非晶質シリコン膜５１０から形成されたエミッタ電極３０２、および非晶質シリコン膜５１０から形成された上層非晶質シリコン膜５０４と下層多結晶シリコン膜５０３からなるゲート電極４０３，４０４を形成する。
【００６１】
さらにその後、８５０℃程度の熱処理を施すことにより、エミッタ電極３０２からＰ型ベース層９の上層部にヒ素を熱拡散させて高濃度のＮ型エミッタ層１０を形成する。このとき同時に、エミッタ電極３０２は結晶化し多結晶シリコン膜となる。一方ゲート電極４０３，４０４は、上層非晶質シリコン膜５０４から下層多結晶シリコン膜５０３にヒ素を熱拡散させてＮ型化する。このとき同時に、下層多結晶シリコン膜５０３中の窒素は熱拡散により下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近に偏析する。また、上層非晶質シリコン膜５０４は結晶化するとともに、下層多結晶シリコン膜５０３から窒素が熱拡散することにより、窒素を含有した上層多結晶シリコン膜５０４となる。こうして、図１１に示した構造に至る。
【００６２】
次に、図１２を参照すると、まずバイポーラトランジスタおよびＮチャネルＭＯＳトランジスタをフォトレジストで覆い（図示せず）、ゲート酸化膜１０２ごしにホウ素をイオン注入しＮ型ウェル層５の上層部に高濃度のＰ型ソース・ドレイン層１１を形成する。このとき、酸化膜１０７がイオン注入に対するゲート電極４０３のマスクとなる。つぎに、バイボーラトランジスタおよびＰチャネルＭＯＳトランジスタをフォトレジストで覆い（図示せず）、ゲート酸化膜１０２ごしにヒ素をイオン注入しＰ型ウェル層６の上層部に高濃度のＮ型ソース・ドレイン層１２を形成する。このとき、酸化膜１０７がイオン注入に対するゲート電極４０４のマスクとなる。さらに、熱処理を施すことにより、Ｐ型ソース・ドレイン層１１およびＮ型ソース・ドレイン層１２を活性化する。
【００６３】
その後、図１に示すように、全表面に酸化膜１０８を形成し、次に図１および図２に示すように、コレクタコンタクト層４、ベース電極２００、エミッタ電極３０２、Ｎ型ウェル層５、Ｐ型ウェル層６、Ｐ型ソース・ドレイン層１１、Ｎ型ソース・ドレイン層１２、ゲート電極４０３，４０４上にコンタクトホール６０１〜６０９を形成し、各コンタクトホールを介して任意の金属配線７００を形成する。このようにして、図１および図２に示した実施の形態１の構造のＢｉ−ＣＭＯＳ半導体装置を製造することができる。
【００６４】
なお、本実施の形態では、図１０の工程において非晶質シリコン膜５１０にＮ型不純物としてヒ素をイオン注入したが、ヒ素以外の例えばリンなどでもかまわない。
【００６５】
本実施の形態によれば、図１０の工程においてエミッタ電極３０２およびゲート電極４０３，４０４の上層膜として非晶質シリコン膜５１０を形成し、この非晶質シリコン膜にヒ素をイオン注入しているため、従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第一の問題点、すなわちヒ素イオンのチャネリング現象によるゲート酸化膜１０２の膜質の劣化を招くことがない。
【００６６】
さらに本実施の形態によれば、図６の工程においてゲート電極４０３、４０４の下層膜として形成した多結晶シリコン膜５０３に窒素をイオン注入し、その後図１１の工程において熱処理を施すことにより下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近に窒素を偏析させているため、同時におこる非晶質シリコン膜５０４から下層多結晶シリコン膜５０３へのヒ素の熱拡散において、下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近におけるヒ素の偏析が抑制される。よって従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第二の問題点、すなわち下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近におけるヒ素などの不純物の偏析にともなうゲート酸化膜の寿命低下を抑制できる。しかも、エミッタ電極３０２には窒素が導入されないため、ＮＰＮバイポーラトランジスタの電流増幅率を低下させることもない。よって、本来の性能を低下させることなく、従来よりも信頼性の高い半導体装置を製造できる効果がある。
【００６７】
なお、本実施の形態の製造方法をまとめると、次のようになる。すなわち、本実施の形態は、同一半導体基板上に、バイポーラトランジスタとＭＯＳトランジスタを有する半導体装置の製造方法において、（１）第１導電型の半導体基板上に、第２導電型のコレクタ層と、第２導電型のウェル層と、第１導電型のウェル層と、各素子形成領域を取り囲む素子分離酸化膜を形成する工程と、（２）前記コレクタ層および両ウェル層の各素子形成領域表面にゲート酸化膜を形成し、さらに全表面に第１の多結晶シリコン膜を形成する工程と、（３）前記第１の多結晶シリコン膜に窒素を導入する工程と、（４）べース層形成領域上の第１の多結晶シリコン膜を除去し、コレクタ層の上層部に第１導電型のべース層を形成する工程と、（５）前記ベース層の内、エミッタ層形成領域以外の領域表面を絶縁膜で覆う工程と、（６）露出した、前記ベース層のエミッタ層形成領域表面、および第１の多結晶シリコン膜表面上に、非晶質シリコン膜を形成する工程と、（７）前記非晶質シリコン膜に第２導電型の不純物をイオン注入する工程と、（８）前記非晶質シリコン膜および第１の多結晶シリコン膜をパターンニングすることにより、前記ベース層のエミッタ層形成領域上から前記絶縁膜上にかかる位置に非晶質シリコン膜から成るエミッタ電極を形成するとともに、前記第２導電型のウェル層および第１導電型のウェル層上のゲート酸化膜上から前記素子分離酸化膜上にかかる位置に第１の多結晶シリコン膜と非晶質シリコン膜から成るゲート電極を形成する工程と、（９）熱処理を施すことにより、前記エミッタ電極からべース層の上層部に第２導電型の不純物を拡散させてエミッタ層を形成し、前記ゲート電極の非晶質シリコン膜から第１の多結晶シリコン膜に第２導電型の不純物を拡散させるとともに、第１の多結晶シリコン膜から非晶質シリコン膜に窒素を拡散させ、かつ第１の多結晶シリコン膜とゲート酸化膜の界面付近に窒素を偏析させ、さらにこれと同時に、エミッタ電極およびゲート電極の非晶質シリコン膜を結晶化させて第２の多結晶シリコン膜にする工程と、（１０）ゲート電極直下を除く第２導電型のウェル層の上層部に第１導電型のソース・ドレイン層を形成し、同じくゲート電極直下を除く第１導電型のウェル層の上層部に第２導電型のソース・ドレイン層を形成する工程を含むものである。
【００６８】
実施の形態４．
図１３は、本発明による実施の形態４のＢｉ−ＣＭＯＳ半導体装置の製造方法（第２の製造方法）を示す断面構造図である。
この実施の形態４の製造方法においては、まず実施の形態３の製造方法における図５と同様の工程を行う。その後、図１３に示すように、Ｎ型コレクタ層３、Ｎ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面に例えば膜厚１０ｎｍのゲート酸化膜１０２を形成し、さらに、全表面に例えば膜厚５０ｎｍの窒素を含有した下層多結晶シリコン膜５０３を形成する。このとき、窒素を含有した下層多結晶シリコン膜５０３の形成方法としては、ＳｉＨ４−Ｎ２（シラン−窒素）系の熱分解によるＣＶＤ法が適当である。
【００６９】
その後、実施の形態３において図７から図１２を参照して説明した工程と同様の工程を経て、実施の形態１で示した図１および図２の構造のＢｉ−ＣＭＯＳ半導体装置を製造する。
【００７０】
なお、本実施の形態４では、図１０の工程において、非晶質シリコン膜にＮ型不純物としてヒ素をイオン注入したが、ヒ素以外の例えばリンなどでもかまわない。
【００７１】
本実施の形態によれば、図１０の工程において、エミッタ電極３０２およびゲート電極４０３、４０４の上層膜として非晶質シリコン膜５１０を形成し、この非晶質シリコン膜５１０にヒ素をイオン注入しているため、従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第一の問題点、すなわちヒ素イオンのチャネリング現象によるゲート酸化膜１０２の膜質の劣化を招くことがない。
【００７２】
さらに本実施の形態によれば、図１３を参照して説明した工程においてゲート電極４０３、４０４の下層膜として窒素を含有した下層多結晶シリコン膜５０３を形成し、その後図１１を参照して説明した工程において熱処理を施すことにより下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近に窒素を偏析させているため、同時におこる非晶質シリコン膜５０４から下層多結晶シリコン膜５０３へのヒ素の熱拡散において、下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近におけるヒ素の偏析が抑制される。よって従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第二の問題点、すなわち下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近におけるヒ素などの不純物の偏析にともなうゲート酸化膜の寿命低下を抑制できる。しかも、エミッタ電極３０２には窒素が導入されないため、ＮＰＮバイボーラトランジスタの電流増幅率を低下させることもない。よって、本来の性能を低下させることなく、従来よりも信頼性の高い半導体装置を製造できる効果がある。
【００７３】
なお、本実施の形態の製造方法をまとめると、次のようになる。すなわち、本実施の形態は、前記実施の形態３の製造方法のまとめにおける、（２）前記コレクタ層および両ウェル層の各素子形成領域表面にゲート酸化膜を形成し、さらに全表面に第１の多結晶シリコン膜を形成する工程と、（３）前記第１の多結晶シリコン膜に窒素を導入する工程とに換えて、前記コレクタ層および両ウェル層の各素子形成領域表面にゲート酸化膜を形成し、さらに全表面にあらかじめ窒素を混入した第１の多結晶シリコン膜を形成する工程を導入したものである。
【００７４】
実施の形態５．
図１４、図１５は、本発明による実施の形態５のＢｉ−ＣＭＯＳ半導体装置の製造方法（第３の製造方法）を示す断面構造図である。
本実施の形態の製造方法においては、先ず実施の形態３の製造方法における図５の工程と同様の工程を経る。次に、図１４に示すように、Ｎ型コレクタ層３、Ｎ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面にゲート酸化膜１０２を形成し、さらに全表面に下層多結晶シリコン膜５０３を形成する。続いて、実施の形態３の図７から図９を参照して説明した工程と同様の工程を経る。
【００７５】
その後、図１５に示すように、全表面に例えば膜厚１００ｎｍの上層多結晶シリコン膜５０４を形成し、バイボーラトランジスタのエミッタ電極形成領域をフォトレジスト８００で覆い、これをマスクとして上層多結晶シリコン膜５０４に窒素をイオン注入する。このとき、窒素のイオン注入条件は、窒素イオンがゲート酸化膜１０２に達しないように設定する。本実施の形態の場合には注入エネルギー１５ＫｅＶ、注入量７．５Ｅ１５／ｃｍ２程度が適当である。ここで、上層多結晶シリコン膜５０４には、窒素イオンの投影飛程付近の深さに非晶質層が形成される。
【００７６】
その後、フオトレジストを除去し、上層多結晶シリコン膜５０４の全面にヒ素をイオン注入する。このとき、ヒ素イオンの注入エネルギーは、ヒ素イオンの投影飛程が図１５の工程において上層多結晶シリコン膜５０４に形成された非晶質層より浅くなるように設定する。本実施の形態の場合には注入エネルギー５０ＫｅＶ以下が適当である。
【００７７】
図１６は、図１５のＢ−Ｂ’線に沿った部分におけるヒ素のイオン注入直後のヒ素と窒素の濃度分布を示す図である。ただし、縦軸の濃度の目盛は任意であり、よってヒ素と窒素の濃度の相対関係は何ら問わない。
【００７８】
次に、実施の形態３の図１１を参照すると、全表面に酸化膜１０７を形成し、バイポーラトランジスタのエミッタ電極形成領域およびＭＯＳトランジスタのゲート電極形成領域を残して酸化膜１０７と上層多結晶シリコン膜５０４および下層多結晶シリコン膜５０３を順次除去する。このとき、ゲート酸化膜１０２はＮ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面の保護膜となる。これによって、上層多結晶シリコン膜５０４から成るエミッタ電極３０２、および下層多結晶シリコン膜５０３と窒素を含有した上層多結晶シリコン膜５０４から成るゲート電極４０３，４０４を形成する。
【００７９】
さらにその後、８５０℃程度の熱処理を施すことにより、エミッタ電極３０２からＰ型ベース層９の上層部にヒ素を熱拡散させて高濃度のＮ型エミッタ層１０を形成する。一方ゲート電極４０３，４０４の下層多結晶シリコン膜５０３は、上層多結晶シリコン膜５０４から窒素とヒ素が同時に熱拡散してＮ型の窒素を含有した下層多結晶シリコン膜５０３となる。このとき、下層多結晶シリコン膜５０３中に拡散した窒素はゲート酸化膜１０２との界面付近に偏析する。こうして、実施の形態３の図１１と同じ状態となる（ただし、符号が一部異なる）。
【００８０】
その後、実施の形態３において図１２を参照して説明した工程と同様の工程を経て、実施の形態１で示した図１および図２の構造のＢｉ−ＣＭＯＳ半導体装置を製造する。
【００８１】
なお、本実施の形態では、図１５の工程の後に上層多結晶シリコン膜５０４にＮ型不純物としてヒ素をイオン注入したが、ヒ素以外の例えばリンなどでもかまわない。
【００８２】
本実施の形態によれば、図１５の工程において、エミッタ電極３０２およびゲート電極４０３，４０４の上層膜として上層多結晶シリコン膜５０４を形成し、この上層多結晶シリコン膜５０４のエミッタ電極形成領域以外の領域に窒素をイオン注入することで上層多結晶シリコン膜５０４中に非晶質層を形成する。しかる後、図１６に示すごとくこの非晶質層より浅い投影飛程でヒ素をイオン注入しているため、従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第一の問題点、すなわちヒ素イオンのチャネリング現象によるゲート酸化膜１０２の膜質の劣化を招くことがない。
【００８３】
さらに本実施の形態によれば、図１５の工程において上層多結晶シリコン膜５０４のエミッタ電極形成領域以外の領域に窒素をイオン注入し、その後熱処理を施すことにより下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近に窒素を偏析させているため、同時におこる上層多結晶シリコン膜５０４から下層多結晶シリコン膿５０３へのヒ素の熱拡散において、下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近におけるヒ素の偏析が抑制される。よって従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第二の問題点、すなわち下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近におけるヒ素などの不純物の偏析にともなうゲート酸化膜の寿命低下を抑制できる。しかも、エミッタ電極３０２には窒素が導入されないため、ＮＰＮバイボーラトランジスタの電流増幅率を低下させることもない。よって、本来の性能を低下させることなく、従来よりも信頼性の高い半導体装置を製造できる効果がある。
【００８４】
なお、本実施の形態の製造方法をまとめると、次のようになる。すなわち、本実施の形態は、同一半導体基板上に、バイボーラトランジスタとＭＯＳトランジスタを有する半導体装置の製造方法において、（１）第１導電型の半導体基板上に、第２導電型のコレクタ層と、第２導電型のウェル層と、第１導電型のウェル層と、各素子形成領域を取り囲む素子分離酸化膜を形成する工程と、（２）前記コレクタ層および両ウェル層の各素子形成領域表面にゲート酸化膜を形成し、さらに全表面に第１の多結晶シリコン膜を形成する工程と、（３）べース層形成領域上の第１の多結晶シリコン膜を除去し、コレクタ層の上層部に第１導電型のべース層を形成する工程と、（４）前記ベース層の内、エミッタ層形成領域以外の領域表面を絶縁膜で覆う工程と、（５）露出した前記ベース層のエミッタ層形成領域表面および第１の多結晶シリコン膜表面上に、第２の多結晶シリコン膜を形成し、この第２の多結晶シリコン膜のエミッタ電極形成領域を保護膜で覆う工程と、（６）前記保護膜をマスクとして第２の多結晶シリコン膜に窒素をイオン注入し、第２の多結晶シリコン膜中に非晶質層を形成する工程と、（７）前記保護膜を除去後、第２の多結晶シリコン膜全面に、イオンの投影飛程が前記非晶質層よりも浅い注入エネルギーにて第２導電型の不純物をイオン注入する工程と、（８）前記第２の多結晶シリコン膜および第１の多結晶シリコン膜をパターンニングすることにより、前記ベース層のエミッタ層形成領域上から前記絶縁膜上にかかる位置に第２の多結晶シリコン膜から成るエミッタ電極を形成するとともに、前記第２導電型のウェル層および第１導電型のウェル層上のゲート酸化膜上から前記素子分離酸化膜上にかかる位置に第１の多結晶シリコン膜と第２の多結晶シリコン膜から成るゲート電極を形成する工程と、（９）熱処理を施すことにより、前記エミッタ電極からべース層の上層部に第２導電型の不純物を拡散させてエミッタ層を形成し、前記ゲート電極の第２の多結晶シリコン膜から第１の多結晶シリコン膜に第２導電型の不純物と窒素を同時に拡散させ、第１の多結晶シリコン膜とゲート酸化膜の界面付近に窒素を偏析させる工程と、（１０）ゲート電極直下を除く第２導電型のウェル層の上層部に第１導電型のソース・ドレイン層を形成し、同じくゲート電極直下を除く第１導電型のウェル層の上層部に第２導電型のソース・ドレイン層を形成する工程を含むものである。
また、前記保護膜が、フォトリソグラフィで形成したフォトレジストであることを特徴とするものである。
【００８５】
実施の形態６．
図１７は、本発明の実施の形態６によるＢｉ−ＣＭＯＳ半導体装置の製造方法（第４の製造方法）を示す断面構造図である。
本実施の形態６の製造方法においては、先ず実施の形態３の製造方法における図５、次に実施の形態５の製造方法における図１４、さらに実施の形態３の製造方法における図７から図９を参照して説明した工程と同様の工程を経る。
【００８６】
その後、図１７に示すように、全表面に例えば膜厚１００ｎｍの非晶質シリコン膜５１０を形成し、バイポーラトランジスタのエミッタ電極形成領域をフオトレジスト８００で覆い、これをマスクとして非晶質シリコン膜５１０に窒素をイオン注入する。このとき、窒素のイオン注入条件は、窒素イオンがゲート酸化膜１０２に達しないように設定する。本実施の形態の場合には注入エネルギー１５ＫｅＶ、注入量７．５Ｅ１５／ｃｍ２程度が適当である。
【００８７】
その後、フオトレジストを除去し、非晶質シリコン膜５１０の全面にヒ素をイオン注入する。このとき、ヒ素のイオン注入条件は、ヒ素イオンがゲート酸化膜１０２に達しないように設定する。本実施の形態の場合には注入エネルギー５０ＫｅＶ、注入量７．５Ｅ１５／ｃｍ２程度が適当である。
【００８８】
次に、実施の形態３の図１１を参照すると、全表面に酸化膜１０７を形成し、バイボーラトランジスタのエミッタ電極形成領域およびＭＯＳトランジスタのゲート電極形成領域を残して酸化膜１０７と非晶質シリコン膜５１０および下層多結晶シリコン膜５０３を順次除去する。このとき、ゲート酸化膜１０２はＮ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面の保護膜となる。これによって、非晶質シリコン膜から成るエミッタ電極３０２を形成するとともに、上層非晶質シリコン膜５１０から形成され窒素を含有した上層非晶質シリコン膜５０４と、下層多結晶シリコン膜５０３とから成るゲート電極４０３，４０４を形成する。
【００８９】
さらにその後、８５０℃程度の熱処理を施すことにより、エミッタ電極３０２からＰ型ベース層９の上層部にヒ素を熱拡散させて高濃度のＮ型エミッタ層１０を形成する。このとき同時に、エミッタ電極３０２は結晶化し多結晶シリコン膜となる。ー方ゲート電極４０３，４０４の下層多結晶シリコン膜５０３は、上層非晶質シリコン膜５０４から窒素とヒ素が同時に熱拡散してＮ型の窒素を含有した下層多結晶シリコン膜５０３となる。このとき、下層多結晶シリコン膜５０３中に拡散した窒素はゲート酸化膜１０２との界面付近に偏析する。また、上層非晶質シリコン膜５０４は結晶化して窒素を含有した上層多結晶シリコン膜５０４となる。こうして、実施の形態３の図１１と同じ状態となる。
【００９０】
その後、実施の形態３において図１２を参照して説明した工程と同様の工程を経て、実施の形態１の図１および図２で示した構造のＢｉ  −ＣＭＯＳ半導体装置を得る。
【００９１】
なお、本実施の形態では図１７の工程の後に非晶質シリコン膜にＮ型不純物としてヒ素をイオン注入したが、ヒ素以外の例えばリンなどでもかまわない。
【００９２】
本実施の形態によれば、図１７の工程においてエミッタ電極３０２およびゲート電極４０３，４０４の上層膜として非晶質シリコン膜５１０を形成し、その後この非晶質シリコン膜にヒ素をイオン注入しているため、従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第一の問題点、すなわちヒ素イオンのチャネリング現象によるゲート酸化膜１０２の膜質の劣化を招くことがない。
【００９３】
さらに本実施の形態によれば、図１７の工程において非晶質シリコン膜５１０のエミッタ電極形成領域以外の領域に窒素をイオン注入し、その後熱処理を施すことにより下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近に窒素を偏析せているため、同時におこる上層多結晶シリコン膜５０４から下層多結晶シリコン膜５０３へのヒ素の熱拡散において、下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近におけるヒ素の偏析が抑制される。よって従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第二の問題点、すなわち下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近におけるヒ素などの不純物の偏析にともなうゲート酸化膜の寿命低下を抑制できる。しかも、エミッタ電極３０２には窒素が導入されないため、ＮＰＮバイポーラトランジスタの電流増幅率を低下させることもない。よって、本来の性能を低下させることなく、従来よりも信頼性の高い半導体装置を製造できる効果がある。
【００９４】
なお、本実施の形態の製造方法をまとめると、次のようになる。すなわち、本実施の形態は、同一半導体基板上に、バイボーラトランジスタとＭＯＳトランジスタを有する半導体装置の製造方法において、（１）第１導電型の半導体基板上に、第２導電型のコレクタ層と、第２導電型のウェル層と、第１導電型のウェル層と、各素子形成領域を取り囲む素子分離酸化膜を形成する工程と、（２）前記コレクタ層および両ウェル層の各素子形成領域表面にゲート酸化膜を形成し、さらに全表面に第１の多結晶シリコン膜を形成する工程と、（３）べース層形成領域上の第１の多結晶シリコン膜を除去し、コレクタ層の上層部に第１導電型のべース層を形成する工程と、（４）前記ベース層の内、エミッタ層形成領域以外の領域表面を絶縁膜で覆う工程と、（５）露出した前記ベース層のエミッタ層形成領域表面および第１の多結晶シリコン膜表面上に非晶質シリコン膜を形成し、この非晶質シリコン膜のエミッタ電極形成領域を保護膜で覆う工程と、（６）前記保護膜をマスクとして非晶質シリコン膜に窒素をイオン注入する工程と、（７）前記保護膜を除去後、非晶質シリコン膜全面に第２導電型の不純物をイオン注入する工程と、（８）前記非晶質シリコン膜および第１の多結晶シリコン膜をパターンニングすることにより、前記ベース層のエミッタ層形成領域上から前記絶縁膜上にかかる位置に非晶質シリコン膜から成るエミッタ電極を形成するとともに、前記第２導電型のウェル層および第１導電型のウェル層上のゲート酸化膜上から前記素子分離酸化膜上にかかる位置に第１の多結晶シリコン膜と非晶質シリコン
膜から成るゲート電極を形成する工程と、（９）熱処理を施すことにより、前記エミッタ電極からべース層の上層部に第２導電型の不純物を拡散させてエミッタ層を形成し、前記ゲート電極の非晶質シリコン膜から第１の多結晶シリコン膜に第２導電型の不純物と窒素を同時に拡散させ、第１の多結晶シリコン膜とゲート酸化膜の界面付近に窒素を偏析させ、さらにこれと同時に、エミッタ電極およびゲート電極の非晶質シリコン膜を結晶化させて第２の多結晶シリコン膜にする工程と、（１０）ゲート電極直下を除く第２導電型のウェル層の上層部に第１導電型のソース・ドレイン層を形成し、同じくゲート電極直下を除く第１導電型のウェル層の上層部に第２導電型のソース・ドレイン層を形成する工程を含むものである。
また、前記保護膜が、フォトリソグラフィで形成したフォトレジストであることを特徴とするものである。
【００９５】
実施の形態７．
図１８は、本発明の実施の形態７によるＢｉ−ＣＭＯＳ半導体装置の製造方法（第５の製造方法）を示す断面構造図である。
本実施の形態７の製造方法においては、先ず実施の形態３における図５、次に実施の形態５における図１４、さらに実施の形態３における図７から図９を参照して説明した工程と同様の工程を経る。
【００９６】
その後、図１８に示すように、全表面に例えば膜厚１００ｎｍの上層多結晶シリコン膜５０４を形成する。さらにその上に、例えばシラノール（Ｓｉ（ＯＨ）４）系の化合物を有機溶剤に溶解したものをスピンコートし焼成することにより、バイボーラトランジスタのエミッタ電極形成領域の凹部を塗布形成膜９００で覆い、これをマスクとして上層多結晶シリコン膜５０４に窒素をイオン注入する。このとき、窒素のイオン注入条件は、窒素イオンがゲート酸化膜１０２に達しないように設定する。本実施の形態の場合には注入エネルギー１５ＫｅＶ、注入量７．５Ｅ１５／ｃｍ２程度が適当である。ここで、上層多結晶シリコン膜５０４には窒素イオンの投影飛程付近の深さに非晶質層が形成される。
【００９７】
その後、塗布形成膜９００を除去し、上層多結晶シリコン膜５０４の全面にヒ素をイオン注入する。このとき、ヒ素イオンの注入エネルギーは、ヒ素イオンの投影飛程が図１８の工程において上層多結晶シリコン膜５０４に形成された非晶質層より浅くなるように設定する。本実施の形態の場合には注入エネルギー５０ＫｅＶ以下が適当である。ヒ素のイオン注入直後のヒ素と窒素の濃度分布は、実施の形態５の図１６と同様である。
【００９８】
この後は実施の形態５と同様に、上層多結晶シリコン膜５０４から成るエミッタ電極３０２、および下層多結晶シリコン膜５０３と窒素を含有した上層多結晶シリコン膜５０４から成るゲート電極４０３，４０４を形成し、さらに、熱処理により、Ｎ型エミッタ層１０の形成、下層多結晶シリコン膜５０３のＮ型化、下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近への窒素の偏析を行い、実施の形態３において図１２を参照して説明した工程と同様の工程を経て、実施の形態１で示した図１の構造のＢｉ−ＣＭＯＳ半導体装置を得る。
【００９９】
本実施の形態によれば、実施の形態５の効果に加え、図１８の工程において上層多結晶シリコン膜５０４のエミッタ電極形成領域以外の領域に窒素をイオン注入する際に、マスクとして塗布形成膜９００を用いているため、フォトレジストに露光するためのフオトマスクを作成する必要がなく、よって製造費用の増加が抑えられるという効果がある。
【０１００】
なお、本実施の形態の製造方法をまとめると、本実施の形態は、実施の形態５における製造方法のまとめの記載における前記保護膜が、塗布形成膜をスピンコートし焼成したものであることを特徴とするものである。
【０１０１】
実施の形態８．
図１９は、本発明による実施の形態８のＢｉ−ＣＭＯＳ半導体装置の製造方法（第６の製造方法）を示す断面構造図である。
本実施の形態８の製造方法においては、先ず実施の形態３の製造方法における図５、次に実施の形態５の製造方法における図１４、さらに実施の形態３の製造方法における図７から図９を参照して説明した工程と同様の工程を経る。
【０１０２】
次に、図１９に示すように、全表面に例えば膜厚１００ｎｍの非晶質シリコン膜５１０を形成する。さらにその上に、例えばシラノール（Ｓｉ（ＯＨ）４）系の化合物を有機溶剤に溶解したものをスピンコートし焼成することにより、バイポーラトランジスタのエミッタ電極形成領域の凹部を塗布形成膜９００で覆い、これをマスクとして非晶質シリコン膜に窒素をイオン注入する。このとき、窒素のイオン注入条件は、窒素イオンがゲート酸化膜１０２に達しないように設定する。本実施の形態の場合には注入エネルギー１５ＫｅＶ、注入量７．５Ｅ１５／ｃｍ２程度が適当である。
【０１０３】
その後、塗布形成膜９００を除去し、非晶質シリコン膜の全面にヒ素をイオン注入する。このとき、ヒ素のイオン注入条件は、ヒ素イオンがゲート酸化膜１０２に達しないように設定する。本実施の形態の場合には注入エネルギー５０ＫｅＶ、注入量７．５Ｅ１５／ｃｍ２程度が適当である。
【０１０４】
この後は実施の形態６と同様に、非晶質シリコン膜から成るエミッタ電極３０２、および下層多結晶シリコン膜５０３と窒素を含有した非晶質シリコン膜５０４から成るゲート電極４０３，４０４を形成し、さらに、熱処理により、Ｎ型エミッタ層１０の形成、下層多結晶シリコン膜５０３のＮ型化、下層多結晶シリコン膜５０３とゲート酸化膜１０２の界面付近への窒素の偏析および非晶質シリコン膜５０４の結晶化を行い、実施の形態３において図１２を参照して説明した工程と同様の工程を経て、実施の形態１の図１で示した構造のＢｉ−ＣＭＯＳ半導体装置を得る。
【０１０５】
本実施の形態によれば、実施の形態６の効果に加え、図１９の工程において非晶質シリコン膜５１０のエミッタ電極形成領域以外の領域に窒素をイオン注入する際に、マスクとして塗布形成膜９００を用いているため、フオトレジストに露光するためのフオトマスクを作成する必要がなく、よって製造費用の増加が抑えられるという効果がある。
【０１０６】
なお、本実施の形態の製造方法をまとめると、本実施の形態は、実施の形態６における製造方法のまとめの記載における前記保護膜が、塗布形成膜をスピンコートし焼成したものであることを特徴とするものである。
【０１０７】
実施の形態９．
本実施の形態９は、実施の形態２で説明した半導体装置を製造するための製造方法に関するものである。図２０および図２１は、本発明による実施の形態９のＢｉ−ＣＭＯＳ半導体装置の製造方法（第７の製造方法）を示す断面構造図である。
本実施の形態９の製造方法においては、先ず実施の形態３の製造方法における図５と同様の工程を経る。その後、図２０に示すように、Ｎ型コレクタ層３、Ｎ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面に例えば膜厚１０ｎｍのゲート酸化膜１０２を形成する。さらに全表面に例えば膜厚５０ｎｍの非晶質シリコン膜５１９を形成し、８５０℃程度の熱処理を施すことにより結晶化し、下層単結晶シリコン膜５２１を形成する。
【０１０８】
その後、実施の形態３において図７から図９を参照して説明した工程と同様の工程を経る。ただし、下層多結晶シリコン膜５０３は下層単結晶シリコン膜５２１に置き換わる。
【０１０９】
その後、図２１に示すように、全表面に例えば膜厚１００ｎｍの非晶質シリコン膜５２０を形成し、この非晶質シリコン膜にヒ素をイオン注入する。このとき、ヒ素のイオン注入条件は、ヒ素イオンがゲート酸化膜１０２に達しないように設定する。本実施の形態の場合には注入エネルギー５０ＫｅＶ、注入量７．５Ｅ１５ｃｍ−２程度が適当である。
【０１１０】
さらに８５０℃程度の熱処理を施すことにより、非晶質シリコン膜５２０からＰ型ベース層９の上層部にヒ素を熱拡散させて高濃度のＮ型エミッタ層１０を形成し、これと同時に下層単結晶シリコン膜５２１にもヒ素を熱拡散させてＮ型化した状態である。また、非晶質シリコン膜５２０は、下層単結晶シリコン膜５２１の結晶方位に配向して結晶化し、上層単結晶シリコン膜５２２となる。
【０１１１】
次に、図２２を参照すると、全表面に酸化膜１０７を形成し、バイポーラトランジスタのエミッタ電極形成領域およびＭＯＳトランジスタのゲート電極形成領域を残して酸化膜１０７と上層単結晶シリコン膜５２２および下層単結晶シリコン膜５２１を順次除去し、これによって、上層単結晶シリコン膜５２２から成るエミッタ電極３０３、および下層単結晶シリコン膜５２１と上層単結晶シリコン膜５２２から成るゲート電極４０５，４０６を形成する。このとき、ゲート酸化膜１０２はＮ型コレクタコンタクト層４、Ｎ型ウェル層５、Ｐ型ウェル層６の各表面の保護膜となる。また、ゲート電極４０５，４０６の下層単結晶シリコン膜５２１と上層単結晶シリコン膜５２２は同じ結晶方位であるため、一層の単結晶シリコン膜と同じ状態となる。
【０１１２】
その後、実施の形態３において図１２を参照して説明した工程と同様の工程を経て、実施の形態２の図４の構造のＢｉ−ＣＭＯＳ半導体装置を得る。
【０１１３】
なお、本実施の形態では図２１の工程において非晶質シリコン膜にＮ型不純物としてヒ素をイオン注入したが、ヒ素以外の例えばリンなどでもかまわない。
【０１１４】
本実施の形態によれば、図２１の工程においてエミッタ電極およびゲート電極４０５，４０６の上層膜として非晶質シリコン膜５２０を形成し、この非晶質シリコン膜にヒ素をイオン注入しているため、従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第一の問題点、すなわちヒ素イオンのチャネリング現象によるゲート酸化膜１０２の膜質の劣化を招くことがない。
【０１１５】
さらに本実施の形態によれば、図２０の工程においてゲート電極４０５、４０６の下層膜として非晶質シリコン膜５１９を形成し、熱処理を施して結晶化し下層単結晶シリコン膜５２１とすることにより、その後の図２１の工程において、ヒ素をイオン注入した非晶質シリコン膜５２０から下層単結晶シリコン膜５２１にヒ素を熱拡散させてＮ型化する際に、粒界に沿った速い拡散を解消しているため、従来のＢｉ−ＣＭＯＳ半導体装置の製造方法における第二の問題点、すなわち下層単結晶シリコン膜５２１とゲート酸化膜１０２の界面付近におけるヒ素の偏析にともなうゲート酸化膜の寿命低下を抑制できる。
【０１１６】
また、エミッタ電極３０３およびゲート電極４０５，４０６はいずれも単結晶シリコン膜で形成されるため、各電極の電気抵抗が低くなる。よって、従来よりも消費電力の損失が小さく、高速動作が可能で、かつ信頼性の高い半導体装置を製造できる効果がある。
【０１１７】
なお、本実施の形態の製造方法をまとめると、次のようになる。すなわち、本実施の形態は、同一半導体基板上に、バイボーラトランジスタとＭＯＳトランジスタを有する半導体装置の製造方法において、（１）第１導電型の半導体基板上に、第２導電型のコレクタ層と、第２導電型のウェル層と、第１導電型のウェル層と、各素子形成領域を取り囲む素子分離酸化膜を形成する工程と、（２）前記コレクタ層および両ウェル層の各素子形成領域表面にゲート酸化膜を形成し、さらに全表面に第１の非晶質シリコン膜を形成し、熱処理を施して結晶化することにより、第１の非晶質シリコン膜を第１の単結晶シリコン膜にする工程と、（３）べース層形成領域上の第１の単結晶シリコン膜を除去し、コレクタ層の上層部に第１導電型のべース層を形成する工程と、（４）前記ベース層の内、エミッタ層形成領域以外の領域表面を絶縁膜で覆う工程と、（５）露出した前記ベース層のエミッタ層形成領域表面および第１の単結晶シリコン膜表面上に、第２の非晶質シリコン膜を形成する工程と、（６）前記第２の非晶質シリコン膜に第２導電型の不純物をイオン注入する工程と、（７）熱処理を施すことにより、第２の非晶質シリコン膜からべース層の上層部に第２導電型の不純物を拡散させてエミッタ層を形成するとともに、第２の非晶質シリコン膜から第１の単結晶シリコン膜に第２導電型の不純物を拡散させ、さらにこれと同時に、第２の非晶質シリコン膜を結晶化させて第２の単結晶シリコン膜にする工程と、（８）前記第２の単結晶シリコン膜および第１の単結晶シリコン膜をパターンニングることにより、前記エミッタ層上から前記絶縁膜上にかかる位置に第２の単結晶シリコン膜から成るエミッタ電極を形成するとともに、前記第２導電型のウェル層および第１導電型のウエル層上のゲート酸化膜上から前記素子分離酸化膜上にかかる位置に第１の単結晶シリコン膜と第２の単結晶シリコン膜から成るゲート電極を形成する工程と、（９）ゲート電極直下を除く第２導電型のウェル層の上層部に第１導電型のソース・ドレイン層を形成し、同じくゲート電極直下を除く第１導電型のウェル層の上層部に第２導電型のソース・ドレイン層を形成する工程を含むものである。
【０１１８】
【発明の効果】
以上説明したように、この発明によれば、同一半導体基板上にバイボーラトランジスタとＭＯＳトランジスタとを備えた半導体装置において、ゲート酸化膜の膜質の劣化とその寿命の低下を防止した半導体装置とその製造方法を得ることができる。これにより、半導体装置の信頼性が向上し、あるいは、半導体装置の消費電力の損失が低減し、または半導体装置の動作速度を向上するなどの効果がえられる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるＢｉ−ＣＭＯＳ半導体装置の断面構造図である。
【図２】本発明の実施の形態１によるＢｉ−ＣＭＯＳ半導体装置の平面構造図である。
【図３】本発明の実施の形態１によるＢｉ−ＣＭＯＳ半導体装置のゲート電極およびゲート酸化膜のヒ素と窒素の濃度分布を示す図である。
【図４】本発明の実施の形態２によるＢｉ−ＣＭＯＳ半導体装置の断面構造図である。
【図５】本発明の実施の形態３によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図６】本発明の実施の形態３によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図７】本発明の実施の形態３によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図８】本発明の実施の形態３によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図９】本発明の実施の形態３によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図１０】本発明の実施の形態３によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図１１】本発明の実施の形態３によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図１２】本発明の実施の形態３によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図１３】本発明の実施の形態４によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図１４】本発明の実施の形態５によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図１５】本発明の実施の形態５によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図１６】本発明の実施の形態５によるＢｉ−ＣＭＯＳ半導体装置の製造方法におけるゲート電極とゲート酸化膜のヒ素と窒素の濃度分布を示す図である。
【図１７】本発明の実施の形態６によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図１８】本発明の実施の形態７によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図１９】本発明の実施の形態８によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図２０】本発明の実施の形態９によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図２１】本発明の実施の形態９によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図２２】本発明の実施の形態９によるＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図２３】従来のＢｉ−ＣＭＯＳ半導体装置の断面構造図である。
【図２４】従来のＢｉ−ＣＭＯＳ半導体装置の製造方法を示す断面構造図である。
【図２５】従来のＢｉ−ＣＭＯＳ半導体装置のゲート電極およびゲート酸化膜のヒ素と窒素の濃度分布を示す図である。
【符号の説明】
１  Ｐ型半導体基板、２  高濃度のＮ型埋め込み層、３  低濃度のＮ型コレクタ層、４  高濃度のＮ型コレクタコンタクト層、５  低濃度のＮ型ウェル層、６低濃度のＰ型ウェル層、７  中濃度のＰ型分離層、８  高濃度のＰ型外部ベース層、９  中濃度のＰ型ベース層、１０  高濃度のＮ型エミッタ層、１１  高濃度のＰ型ソース・ドレイン層、１２  高濃度のＮ型ソース・ドレイン層、１０１素子分離酸化膜、１０２  ゲート酸化膜、１０３  酸化膜、１０４  酸化膜、１０５  熱酸化膜、１０６  サイドウォール酸化膜、１０７  酸化膜、１０８  酸化膜、２００べース電極、３０１，３０２，３０３  エミッタ電極、４０１，４０２，４０３，４０４，４０５，４０６  ゲート電極、５００  多結晶シリコン膜、５０１  下層多結晶シリコン膜、５０２  上層多結晶シリコン膜、５０３下層多結晶シリコン膜、５０４  上層非晶質シリコン膜，上層多結晶シリコン膜、５１０，５１９，５２０  非晶質シリコン膜、５２１  下層単結晶シリコン膜、５２２  上層単結晶シリコン膜、６０１〜６０９  コンタクトホール、７００  金属配線、８００  フォトレジスト、９００  塗布形成膜。
【図１】
0003583228.tif 000002
【図２】
0003583228.tif 000003
【図３】
0003583228.tif 000004
【図４】
0003583228.tif 000005
【図５】
0003583228.tif 000006
【図６】
0003583228.tif 000007
【図７】
0003583228.tif 000008
【図８】
0003583228.tif 000009
【図９】
0003583228.tif 000010
【図１０】
0003583228.tif 000011
【図１１】
0003583228.tif 000012
【図１２】
0003583228.tif 000013
【図１３】
0003583228.tif 000014
【図１４】
0003583228.tif 000015
【図１５】
0003583228.tif 000016
【図１６】
0003583228.tif 000017
【図１７】
0003583228.tif 000018
【図１８】
0003583228.tif 000019
【図１９】
0003583228.tif 000020
【図２０】
0003583228.tif 000021
【図２１】
0003583228.tif 000022
【図２２】
0003583228.tif 000023
【図２３】
0003583228.tif 000024
【図２４】
0003583228.tif 000025
【図２５】
0003583228.tif 000026