(57)【特許請求の範囲】
【請求項１】
読出し／書込みを行うディジット線／ワード線を介して、アレイ状に配列されたメモリ・セルを有するＳＲＡＭであって、
前記ディジット線と該ディジット線に隣接或いは交差する高電位側電源配線との間の寄生容量が、前記ディジット線と該ディジット線に隣接或いは交差する低電位側電源配線との間の寄生容量と、前記ディジット線と該ディジット線に隣接或いは交差する信号配線との間の寄生容量との和と実質的に等しくなるように寄生容量相互の関係を設定したことを特徴とするＳＲＡＭ。
【請求項２】
前記高電位側電源配線、前記低電位側電源配線、及び前記信号配線と前記ディジット線とが交差する総面積の５０％以上の面積を前記高電位側電源配線が占めるように配置したことを特徴とする請求項１に記載のＳＲＡＭ。
【請求項３】
前記高電位側電源配線、前記低電位側電源配線、及び前記信号配線と前記ディジット線とが対向する対向長の５０％以上の対向長を前記高電位側電源配線が占めるように配置したことを特徴とする請求項１に記載のＳＲＡＭ。
【請求項４】
前記ディジット線と対向する、前記高電位側電源配線、前記低電位側電源配線、又は前記信号配線との間隔を変更して前記寄生容量相互の関係に設定したことを特徴とする請求項１に記載のＳＲＡＭ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特にメモリセルが交差接続する２つのインバータと読出・書込の選択を行う転送用トランジスタを備えるＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に関するものである。
【０００２】
ＳＲＡＭの記憶容量・性能に対する要請は年々増大しており、高密度・高性能のＳＲＡＭを実現するためには、小セル面積で、ディジット線の駆動能力が高いメモリ・セルが必要になっている。
【０００３】
一般にセル・サイズに制約がある場合において、高性能なメモリ・セルを設計する際に問題となるのが、メモリ・セルの選択状態でのノイズ・マージンを確保することである。
【０００４】
大容量のＳＲＡＭの場合、ディジット線のプリチャージ状態が切替えられ、ワード線によるセル選択が開始される直前のディジット線は、高インピーダンス状態となる。
【０００５】
上述した状態の下に同一ディジット線上に配置されたメモリセルのうち、アドレス入力指定により選択されたワード線の電位が高電位になることにより、メモリセルの選択が行われる。
【０００６】
読出しの過程においては、該当メモリセルの記憶内容に応じて、メモリセル内のドライバ・トランジスタがディジット線対の一方の電位を引き下げることにより、ディジット線対の電位差がセンス・アンプにより増幅されて外部に読み出される。
【０００７】
上述したプリチャージ状態からメモリセル選択による読出し動作までの期間は、ＳＲＡＭの動作中で最も安定性が問題となりやすい期間であり、メモリセルの設計によっては、読出し時にメモリセルの内部電位がデジット線による影響を受けて、その記憶内容が書き替り、読出し時破壊が生じる場合がある。
【０００８】
逆に、メモリセルの読出し安定性が高すぎると、書込み動作が遅れたり、書込み動作そのものが不能になる等の問題が発生しやすい。
【０００９】
従来のメモリでは、読出し状態でのメモリ・セル内の駆動用トランジスタ、或いは転送用トランジスタの強度比を最適に設定することにより、静的な読出し安定性と、書込み特性を満足させている。
【００１０】
また、その静的なメモリセルの安定性は、電源電圧変動による動的な回路マージンに基づいて損なわれる場合がある。
【００１１】
電源電圧の動的変化によってメモリセルの安定性が損なわれる場合を、メモリセルを選択した直後のタイミングで、電源電圧が低下する例に基づいて図５及び図６を用いて説明する。
【００１２】
図５は、従来例に係るＳＲＡＭを示す回路図、図６は、図５に示す回路において、読出し動作時に電源電圧が変動した場合にメモリセルの記憶内容が破壊される様子を過渡解析した結果を示す特性図である。
【００１３】
図５に示すＳＲＡＭ（特開平１０‐３２２６３号公報参照）は、メモリセルが交差接続する２つのインバータ１ａ，１ｂと、読出し／書込みの選択を行う２つの転送用トランジスタ２ａ，２ｂとを備えている。
【００１４】
図５に示すＳＲＡＭは、メモリ回路の電源電圧が変動した場合でも、強力なＣＭＯＳインバータ１ａ，１ｂ等で駆動されるワード線Ｗ００，Ｗ０１、メモリ・セル内を構成するトランジスタのゲートの論理スレッシュホールド等は、電源電圧の変動に追従することができるため、電源電圧Ｖｄｄと接地電圧Ｖｇｎｄとの間のレベルを比例配分したレベルの範囲内に収まる。
【００１５】
例えば、電源電圧を３Ｖとした場合、ＣＭＯＳインバータ１ａ，１ｂのスレッシュホールド電圧Ｖｔｈが１．５Ｖであるとすると、電源電圧が２．２Ｖに変化した場合のスレッシュホールド電圧Ｖｔｈは１．１Ｖ程度になる。
【００１６】
これに対して、高インピーダンス状態にあるディジット線ＤＴ，ＤＢは、電源電圧Ｖｄｄと接地電圧Ｖｇｎｄとの間の容量結合で決まるレベルに変動する。
【００１７】
特に、一般のメモリセル回路及びレイアウトの場合、ディジット線ＤＴ，ＤＢの容量は、
（１）メモリセルのＮＭＯＳ型転送用トランジスタ２ａ，２ｂの対接地側ドレイン容量と、
（２）図示しないメモリセルのＮＭＯＳ型駆動用トランジスタ２ａ，２ｂ（インバータ１ａ，１ｂに含まれる）と接地側電源配線（Ｖｇｎｄ）との間の寄生配線容量と、
で占められており、高電圧側電源配線（Ｖｄｄ）とディジット線ＤＴ，ＤＢとの間の配線容量は、ほとんど寄与しない。
【００１８】
図５に示すＳＲＡＭにおいて、複数のメモリセルを繋ぐディジット線ＤＴ，ＤＢと高電圧側電源配線（Ｖdd）との間の寄生配線容量をＣvdd、ディジット線ＤＴ，ＤＢと接地側電源配線（Ｖgnd）との間の寄生配線容量をＣgnd、ディジット線ＤＴ，ＤＢと信号配線（ワード線Ｗを含む）との間のクロストーク寄生容量をＣcrossとすると、Ｃvdd ＜＜ Ｃgnd＋Ｃcrossの関係になっている。
【００１９】
このため、電源電圧Ｖｄｄに変動があった場合でも、接地電位Ｖｇｎｄが変動しない状態では、ディジット線ＤＴ，ＤＢの電位は、その影響をほとんど受けず、電源電圧変動前のレベルを保ち続ける。
【００２０】
【発明が解決しようとする課題】
しかしながら、電源電圧変動が大きい場合、図６に示す過渡応答の信号波形から明らかなように、電源電圧Ｖｄｄが３．０Ｖから２．２Ｖに変動した範囲Ａにおいて、ディジット線ＤＴ，ＤＢのレベルとワード線Ｗのレベルとが逆転し（図６のＢの領域）、メモリセルは不安定な状態となり、メモリセルの内部電位のＬｏｗ／Ｈｉｇｈが反転して、記憶内容が破壊される。
【００２１】
同様のことは、接地側の電源電圧変動に対しても同様に発生し、メモリの動作安定性を損なうこととなる。
【００２２】
特に、この問題は、メモリセル用に専用のトランジスタの特性を決定可能な専用ＳＲＡＭよりも、ロジック部の性能要求で低スレッシュホールド電圧のトランジスタを使用するエンベディッドＲＡＭの場合に顕著になっている。
【００２３】
以上のように上述したＳＲＡＭでは、メモリ・セルの選択時に電源ノイズの影響を受けた場合、ディジット線ＤＴ，ＤＢの電位が接地（ＧＮＤ）側ノイズ電位で決定されるため、電源／グランド電位のノイズ変動に対してマージンが少なくなるという問題がある。
【００２４】
本発明の目的は、電源電位のノイズが大きな環境においても十分な読出し動作マージンを確保できるＳＲＡＭを提供することにある。
【００２５】
【課題を解決するための手段】
前記目的を達成するため、本発明に係るＳＲＡＭは、読出し／書込みを行うディジット線／ワード線を介して、アレイ状に配列されたメモリ・セルを有するＳＲＡＭであって、
前記ディジット線と該ディジット線に隣接或いは交差する高電位側電源配線との間の寄生容量が、前記ディジット線と該ディジット線に隣接或いは交差する低電位側電源配線との間の寄生容量と、前記ディジット線と該ディジット線に隣接或いは交差する信号配線との間の寄生容量との和と実質的に等しくなるように寄生容量相互の関係を設定したものである。
【００２６】
また、前記高電位側電源配線、前記低電位側電源配線、及び前記信号配線と前記ディジット線とが交差する総面積の５０％以上の面積を前記高電位側電源配線が占めるように配置したものである。
【００２７】
また、前記高電位側電源配線、前記低電位側電源配線、及び前記信号配線と前記ディジット線とが対向する対向長の５０％以上の対向長を前記高電位側電源配線が占めるように配置したものである。
【００２８】
また、前記ディジット線と対向する、前記高電位側電源配線、前記低電位側電源配線、又は前記信号配線との間隔を変更して前記寄生容量相互の関係に設定したものである。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図により説明する。
【００３０】
図１は、本発明の一実施形態に係るＳＲＡＭを示す回路図、図２は、本発明の一実施形態に係るＳＲＡＭにおける読出し動作時の各ノードの過渡応答特性を示す図である。
【００３１】
上述したように一般のメモリセル回路及びレイアウトの場合、ディジット線ＤＴ，ＤＢの容量は、（１）メモリセルのＮＭＯＳ型転送用トランジスタ２ａ，２ｂの対接地側ドレイン容量と、（２）図示しないメモリセルのＮＭＯＳ型駆動用トランジスタ２ａ，２ｂ（インバータ１ａ，１ｂに含まれる）と接地側電源配線（Ｖgnd）との間の寄生配線容量と、で占められており、高電圧側電源配線（Ｖdd）とディジット線ＤＴ，ＤＢとの間の配線容量は、ほとんど寄与しないこと、図５に示すＳＲＡＭにおいて、複数のメモリセルを繋ぐディジット線ＤＴ，ＤＢと高電圧側電源配線（Ｖdd）との間の寄生配線容量をＣvdd、ディジット線ＤＴ，ＤＢと接地側電源配線（Ｖgnd）との間の寄生配線容量をＣgnd、ディジット線ＤＴ，ＤＢと信号配線（ワード線Ｗを含む）との間のクロストーク寄生容量をＣcrossとすると、Ｃvdd ＜＜ Ｃgnd＋Ｃcrossの関係になっていることに着目して、本発明では、複数のメモリセルを繋ぐディジット線ＤＴ，ＤＢと高電圧側電源配線（Ｖdd）との間の寄生配線容量Ｃvddを増加させることにより、電源電位のノイズが大きな環境においても十分な読出し動作マージンを確保することを特徴とするものである。
【００３２】
図１に示す本発明の一実施形態に係るＳＲＡＭは、メモリセルが交差接続する２つのインバータ１ａ，１ｂと、読出し／書込みの選択を行う２つの転送用トランジスタ２ａ，２ｂとを備えているという基本的構成は図５に示すのものと共通している。
【００３３】
しかしながら、本発明の一実施形態に係るＳＲＡＭは、ディジット線ＤＴ，ＤＢに隣接或いは交差する高電位側電源配線３ａと該当ディジット配線ＤＴ，ＤＢとの間の寄生配線容量をＣvdd、ディジット線ＤＴ，ＤＢに隣接或いは交差する低電位（接地側，Ｖgnd）側電源配線３ｂと該当ディジット配線ＤＴ，ＤＢとの間の寄生配線容量をＣgnd、信号配線（ワード線Ｗを含む）４と該当ディジット配線ＤＴ，ＤＢとの間のクロストーク寄生容量をＣcrossとした場合に、前記寄生容量相互の関係を、Ｃvdd ≒ Ｃgnd＋Ｃcrossに設定したことを特徴とするものである。
【００３４】
前記寄生容量相互を、Ｃｖｄｄ  ≒  Ｃｇｎｄ＋Ｃｃｒｏｓｓの関係に設定するには、以下の手段を講じている。
【００３５】
図３（ａ）に示すように、高電位側電源配線３ａ，低電位（接地側，Ｖｇｎｄ）側電源配線３ｂ及び信号配線（ワード線Ｗ００，Ｗ０１を含む）４は、ディジット配線ＤＴ，ＤＢの真上層或いは真下層に誘電体として機能する層間絶縁膜を挟んで交差して配線処理されることが多く（従来例）、高電位側電源配線３ａ及び低電位（接地側，Ｖｇｎｄ）側電源配線３ｂ並びに信号配線（ワード線Ｗ００，Ｗ０１を含む）４とディジット配線ＤＴ，ＤＢとの間に層間絶縁膜を誘電体として前記寄生容量が寄生するものであるから、図３（ｂ）に示す例では、ディジット配線ＤＴ，ＤＢと高電位側電源配線３ａ及び低電位（接地側，Ｖｇｎｄ）側電源配線３ｂ並びに信号配線（ワード線Ｗを含む）４とが交差する総面積の５０％以上の面積を高電位側電源配線３ａが占めるように配置し、前記寄生容量相互の関係をＣｖｄｄ≧  Ｃｇｎｄ＋Ｃｃｒｏｓｓに設定している。
【００３６】
高電位側電源配線３ａが交差の総面積の５０％以上の面積を占めるためには、図３（ｂ）に示すように高電位側電源配線３ａの配線幅を拡大する、或いは低電位（接地側，Ｖｇｎｄ）側電源配線３ｂ（或いは信号配線（ワード線Ｗを含む）４）の配線幅を相対的に縮小する。
【００３７】
配線幅を拡大又は縮小するには、配線３ａ，３ｂ，４を成形するマスクのスリット幅を変更するという汎用の技術を用いることにより達成することが可能である。
【００３８】
また高電位側電源配線３ａ，低電位（接地側，Ｖｇｎｄ）側電源配線３ｂ及び信号配線（ワード線Ｗを含む）４は、ディジット配線ＤＴ，ＤＢの真上層或いは真下層に誘電体として機能する層間絶縁膜を挟んで交差して配線処理される場合があるが、レイアウトを変更して図４に示すように、高電位側電源配線３ａをディジット配線ＤＴ，ＤＢに並行に配列する。
【００３９】
図４に示すレイアウトでは、高電位側電源配線３ａは、ディジット配線ＤＴ，ＤＢの長さ方向に対向することになり、その対向長に相当する寄生容量が、高電位側電源配線３ａとディジット配線ＤＴ，ＤＢとの間に寄生し、高電位側電源配線３ａとディジット配線ＤＴ，ＤＢとの間の配線容量が増加することとなる。一方、低電位（接地側，Ｖｇｎｄ）側電源配線３ｂ及び信号配線（ワード線Ｗを含む）４は、その配線幅の長さ分がディジット配線ＤＴ，ＤＢと対向する。
【００４０】
したがって図４に示すようにレイアウトすることにより、ディジット配線ＤＴ，ＤＢと配線３ａ，３ｂ，４とが対向する対向長の５０％以上の対向長を高電位側電源配線３ａが占めるように配置して、前記寄生容量相互の関係をＣｖｄｄ≒Ｃｇｎｄ＋Ｃｃｒｏｓｓに設定する。
【００４１】
また図４において、高電位側電源配線３ａと同様に、低電位（接地側，Ｖｇｎｄ）側電源配線３ｂ並びに信号配線（ワード線Ｗを含む）４をディジット配線ＤＴ，ＤＢに並行させて配置する場合もあり、その相互間の寄生容量は、ディジット配線ＤＴ，ＤＢと配線３ａ，３ｂ，４との間の間隔Ｌに左右されるものである。
【００４２】
そこで、ディジット配線ＤＴ，ＤＢと配線３ａ，３ｂ，４との間の間隔Ｌを変更して、前記寄生容量相互の関係をＣｖｄｄ  ≒  Ｃｇｎｄ＋Ｃｃｒｏｓｓに設定するようにしてもよいものである。
【００４３】
なお上述した５０％以上なる臨界的数値は、実験の結果割り出したものである。
【００４４】
次に、本発明の実施形態に係るＳＲＡＭの動作について説明する。
【００４５】
メモリセル動作として安定性が重要になるのは、データの読出し直後の選択ワード線Ｗ００，Ｗ０１によるセル選択の応答が開始される時点であり、デジット線ＤＴ，ＤＢは高電位側にプリチャージされた状態から高インピーダンス状態に遷移している。
【００４６】
ここでは、その読出しタイミングの下に電源電圧ノイズが発生した場合について述べる。説明のため、特に、上述したタイミングの下に電源電圧Ｖｄｄのレベルが０．８Ｖ（ＳＵＢダイオードＶｆ相当）だけ降下（ドロップ）した場合を仮定する。
【００４７】
このとき、ディジット線ＤＴ，ＤＢの電位以外のワード線Ｗ００，Ｗ０１の電位、メモリセル内のインバータ１ａ，１ｂの論理スレッシュホールド・レベルは、電源電圧ＶＤＤと接地電圧ＧＮＤとの間の電圧に対して回路上静的に定まるレベルになる。
【００４８】
これに対して、高インピーダンス状態にあるディジット線ＤＴ，ＤＢの電位は、高電位側電源配線（Ｖｄｄ）３ａとディジット線ＤＴ，ＤＢとの間の配線容量Ｃｖｄｄと、メモリセルのＮＭＯＳ型転送用トランジスタ２ａ，２ｂのドレイン容量／ゲート・フリンジング容量、ワード線Ｗ，他のデイジット線などの信号線間クロストーク容量Ｃｃｒｏｓｓとの総容量からの分割比率で動的に定まる。
【００４９】
ここで、メモリセルのＮＭＯＳ型転送用トランジスタ２ａ，２ｂのドレイン容量／ゲート・フリンジング容量は、転送用トランジスタ２ａ，２ｂのドレイン−半導体基板（ＳＵＢ）間のＰＮ接合容量であるため、接地（ＧＮＤ）ノード容量として働く。また対ワード線容量も、選択されたワード線を除く残りのワード線はＬｏｗレベルであるため、接地（ＧＮＤ）間容量として見積られる。
【００５０】
本発明の実施形態に係るＳＲＡＭでは、高電位側電源配線３ａと該当ディジット配線ＤＴ，ＤＢとの間の寄生配線容量Ｃvddを十分大きくすることにより、上記対ＧＮＤ寄生容量と等しくなるように設計するため、ディット線電位と、ＶＤＤ／ＧＮＤ電位の関係は一定の割合を保つことができる。
【００５１】
このため、メモリセルの読出し状態の安定性は、電源電圧が変動しても、変動の前後の静的に定まるメモリセルの安定性を保ち、電源変動に伴う動的なノイズの影響を相殺することができる。
【００５２】
図２に示す例では、ワード線Ｗを選択した直後に電源電圧Ｖｄｄの下降が発生し、選択されたワード線Ｗの電位が３．０Ｖから２．２Ｖまで下降している（図２のＡの領域）。
【００５３】
このとき、ディジット線ＤＴ，ＤＢの電位は、電源電圧Ｖｄｄに追従した約０．８Ｖ分だけ降下し、メモリセル内の記憶保持ノードの電位上昇を押さえて、電源電圧Ｖｄｄの変動に伴うメモリセルの情報破壊を防止していることが解る（図２のＢの領域）。
【００５４】
これは、同一の回路条件で、従来例のメモリセルの過渡応答を示す図６と比較すると、その差がよく解る。
【００５５】
【発明の効果】
以上述べたように本発明によれば、メモリセル上の電源配線のレイアウトにより、対電源間寄生容量を平均化することにより、特に静的な読出しマージンの少ない微細なメモリセルの場合でも、メモリ全体として電源電圧変動に対する耐性を強化することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＳＲＡＭを示す回路図である。
【図２】本発明の一実施形態に係るＳＲＡＭの読出し時におけるメモリセル電位の過渡応答結果を示す特性図である。
【図３】本発明の一実施形態に係るＳＲＡＭにおけるメモリセルの配線レイアウトを示す平面図である。
【図４】本発明の一実施形態に係るＳＲＡＭにおけるメモリセルの配線レイアウトを示す平面図である。
【図５】従来例に係るＳＲＡＭを示す回路図である。
【図６】図５に示す従来例に係るＳＲＡＭの読出し時におけるメモリセル電位の過渡応答結果を示す特性図である。
【符号の説明】
１ａ，１ｂ  インバータ
２ａ，２ｂ  転送用トランジスタ
３ａ  高電位側電源配線
３ｂ  低電位側電源配線
ＤＴ，ＤＢ  ディジット線
Ｗ  ワード線
【図１】
0003583028.tif 000002
【図２】
0003583028.tif 000003
【図３】
0003583028.tif 000004
【図４】
0003583028.tif 000005
【図５】
0003583028.tif 000006
【図６】
0003583028.tif 000007