(57)【特許請求の範囲】
【請求項１】
導電チャネルと、
該導電チャネルの２つまたは３つの側部に配置され、ソース領域から分離されたゲートと、
前記導電チャネルを横切る方向の寸法が前記導電チャネルよりも広いドレイン領域と
を含む電界効果トランジスタの製造方法であって、該方法は、
ドープされたシリコン層をパターニングして分離されたゲート構造とソース構造とを形成するステップと、
前記ゲート構造と前記ソース構造とに溝を形成するステップと、
前記ゲート構造内の前記溝に酸化物膜を形成するステップと、
前記シリコン層をエピタキシャル成長させることにより、前記ゲート構造を通して前記ソース構造から導電チャネルとドレイン領域とを形成するステップと
を含む集積回路の製造方法。
【請求項２】
前記ソース構造が、酸化物膜が形成されたシリコン層をパターニングして形成され、
前記酸化物膜は、パターン付けされたレジストを使用してエッチングにより前記ソース構造から除去される
請求項１に記載の集積回路の製造方法。
【請求項３】
さらに、前記ソース領域上における前記酸化物膜の形成を抑制するため前記ソース領域に材料を注入するステップを含み、
前記材料は、窒素である
請求項１に記載の集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概ね電界効果トランジスタ（ＴＦＴｓ）を含む集積回路の構造およびその製造方法に関し、より詳細には高い集積密度で形成された集積回路に好適な高性能ＦＥＴｓに関する。
【０００２】
【従来の技術】
何年かにわたり、集積回路の集積密度の増加が性能および機能の向上ばかりではなく、同様に製造経済の向上を与えることが認識されてきた。デバイス・サイズの減少と、所定サイズの単一のチップ上におけるデバイス数の増加は、より小さく、かつ薄い双方の構造のブレークダウン電圧に適合させるため、低電圧で動作可能な設計を要求し、クロック周波数がより高くなるにつれて、チップ全体での熱消散がより多くのデバイスにおいて用いられている。不都合なことには、デバイスがより小さなサイズとされ、より低電圧で駆動されるにつれて、デバイス特性に対する有害ないくつかの電気的な影響が発生する。
【０００３】
特に、５０ｎｍ以下にまでチャネル、すなわちゲート幅が減少する（および駆動電圧が減少する）ことによる１つの影響は、ゲートにより制御されるＦＥＴチャネルが有限の深さを有することにある。導電チャネルの全深さにわたり導電性が制御できない場合には、いわゆるオフ電流が増加し、低電圧での駆動によりすでに制限されている駆動マージンを低減させ、かつチップ上に集積される回路のノイズ感受性を増加させることになる。電力消費は、トランジスタが完全にオフされないため、実質的に増加することになる。
【０００４】
ＦＥＴのチャネルの対向する側部にゲートを配置すること（本質的にはきわめて初期段階のＦＥＴｓの基板バイアスの変形である。）が知られており、理論的および実験的な検討により、導電チャネルの一部または全部を取り囲むゲート構造を用いることでＦＥＴ性能の実質的な向上が可能であることが確認されている。しかしながら、上述した検討は同時に、関心のある短いゲート長さについて、ゲート長さを拡散厚さの約２〜４倍に維持する必要があることから、きわめて薄い拡散領域が必要とされることを示している。
【０００５】
すなわち、２０〜１００ｎｍのゲート長さに対しては、チャネルを形成する拡散厚さを、５〜５０ｎｍに維持する必要がある。このような薄い拡散領域は、ゲートが部分的にチャネルにより取り囲まれていない場合でさえあっても、ＦＥＴｓの他のプロセス要求に適合させることは可能ではなかった。したがって、ショート・ゲート長において発生するこの影響は、特性と最小トランジスタ寸法との間のトレード・オフを明らかに課すこととなり、このためデバイス・サイズおよび集積密度に対して厳しい制約を与えることとなる。
【０００６】
【発明を解決するための課題】
したがって本発明の目的は、特に短いゲート長さを有し、かつオフ電流の低い良好な性能の電界効果トランジスタの構造を提供することにある。
【０００７】
本発明のもう一つの目的は、ゲート長さの減少したＦＥＴｓについて、高い集積密度に適合する実際的な製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の上述した目的および他の目的を達成するため、導電チャネルと、この導電チャネルの少なくとも２つの側部の上に配置され、かつソース領域から分離されたゲートとを含む、電界効果トランジスタおよび集積回路が提供される。ソースからのゲートの分離は、ゲート−ソース容量を減少させ、かつまた、トランジスタのソース領域からのチャネルのエピタキシャル成長によりトランジスタのドレインを形成することを可能とする。
【０００９】
本発明の別の構成においては、導電チャネルと、この導電チャネルの少なくとも２つの側部の上に配置され、かつソース領域から分離されたゲートとを含む電界トランジスタを含む集積回路の製造方法が提供される。この方法は、ドープされたシリコン層をパターニングして分離したゲート構造とソース構造とを形成するステップと、ゲート構造とソース構造との間に溝を形成するステップと、このゲート構造内の溝内部に酸化物膜を形成するステップと、ゲート構造を通してソース構造から導電チャネルとドレイン領域とを成長させるステップとを含んでいる。
【００１０】
上述した本発明の目的および他の目的、構成および効果については、図面を参照して後述する、本発明の好適な実施の形態の詳細な説明により、より理解されよう。
【００１１】
【発明の実施の形態】
図面、より具体的には図１〜図３を参照すると、本発明を実施するために好適な、シリコン−オン−絶縁体（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）ウエハの部分が示されている。ＳＯＩウエハの部分は、他の図面において示されているものと同一ではないが、相補型（すなわち、ＣＭＯＳ）トランジスタの形成の不純物ウエルの形成のためのブロック−アウト・マスキングによる、不純物注入を例示するように選択されている。それ以外にも、ウエハまたはチップ上にＰＭＯＳトランジスタまたはＮＭＯＳトランジスタのみが形成される場合には、ブランケット不純物注入を行うこともできる。
【００１２】
好適なＳＯＩウエハとしては、それ以外の層を構造的に支持するバルク・シリコン層１０を挙げることができる。例えば熱除去構造、ウエハ間コネクタといった構造などは、概ねバルク・シリコン層には形成されないが、所望により本発明と組み合わせて与えることができる。例えば、二酸化ケイ素（ＳｉＯ２）といった約２００ｎｍの埋め込まれた酸化物（ＢＯＸ）絶縁層１２が、バルク・シリコン層１０上に与えられていて、バルク・シリコン層１０から活性シリコン層１４を絶縁させている。この活性シリコン層１４は、厚さを約１０ｎｍ〜約１０００ｎｍ、好ましくは約２００ｎｍとすることができる。しかしながら、ＢＯＸ層１２の厚さも、活性シリコン層１４の厚さも、本発明の実施においては重要なものではない。
【００１３】
活性シリコン層１４は、所望する導電率が得られるように、その後所望されるゲート不純物レベル、またはウエル不純物レベルにまでドープされる。領域１８、１８’は、これらの領域のそれぞれの１つにおいて、ＣＭＯＳトランジスタを製造するため不純物タイプが互いに異なるものとして示されている。上述したように、別の図は、領域１８，１８’のうちの一方のみにおいて単一のトランジスタを製造するステップを示すものであるが、いずれの領域についても図示したステップは、同様に表され、かつ適用することができることが理解されるべきである。同様に、単一のトランジスタの製造を説明し、図示しているが、図はウエハのいかなる、またはすべての所望する領域において、同時的に形成される同様のトランジスタを代表するものであることが理解されるべきである。
【００１４】
注入の後（または注入前）に、窒化物パッド層１６は、いかなる既知の、または適切な技術によりウエハ上に堆積される。窒化物パッド層１６の厚さは、約１０ｎｍ〜約５０ｎｍとされることが好ましいが、本発明の実施にあたっては、特に重要なものではない。薄い熱酸化物層１７（約６ｎｍ）を、活性シリコン層１４と窒化物層１６との間に成長させて、応力を低減させることが好ましい。
【００１５】
図４〜図７を参照すると、トランジスタのソース領域とゲート領域とは、その後、ＢＯＸ層１２をエッチング・ストップ層として使用して、窒化物層１６、酸化物層１７、活性シリコン層１４を通してこの順序でパターニングされる。これは、ソース領域と、ゲート領域とを、分離された段差のあるペデスタルとして残留させる。この分離は、本発明の実施においては特に重要ではないものの、分離が大きくなるにつれて減少するゲート・キャパシタンスの所望する値と、分離が大きくなると増加するチャネル抵抗の所望する値との間のトレード・オフ、および当然のことながらトランジスタの全体のサイズ、リソグラフィー構造の最小サイズ、レジストレーション能力に応じて選択することが好ましい。
【００１６】
その後図８〜図１０に示されるように、酸化物の厚い層３０が堆積される。この酸化物層３０の厚さは、元の活性シリコン層１４および窒化物パッド層１６の厚さを超え、１００ｎｍ〜１５００ｎｍとすることができる。この酸化物層３０の厚さは、上述した点以外では本発明においては重要ではない。また、迅速な熱窒化（窒素ガスを酸化物の堆積中に通じるＲＴＮ）により成長される薄い、例えば約１ｎｍ〜５ｎｍの窒化物マーカ層３２を、元の活性シリコン層１４の厚さの約１／２（または、より特定すればゲート２４の上側面以下のトランジスタ・チャンネルの垂直方向に延びた部分）として与えることも好ましい。厚い酸化物層３０は、図１１〜図１４に示されるように、その後窒化物パッド層１６を研磨ストップとして使用して化学／機械的研磨法（ＣＭＰ）により、その後窒化物パッド層１６まで平坦化される。
【００１７】
その後、図１５〜図１７に示すように、厚い、例えば約２００ｎｍの酸化物またはリンケイ酸ガラスのマンドレル・フィルム層５０が、トランジスタのドレインおよび導電チャネルを形成させるために堆積される。図１５の破線は、参照のため、前掲の図におけるペデスタルの位置を示す。）レジストをその後適用して、図１８〜図２１に示すように、ゲート２４および少なくともソース２２の一部の上側を横切って鍵様にパターニングし、酸化物またはリンケイ酸ガラス層５０をその後同様にしてパターニングする。このパターニングは、図２０の破線６２に示すように、窒化物マーカ層へとエッチングして、活性シリコン層および取り囲む酸化物層１２に至るまで続けられる。しかしながら、この段階で上述のようにすることは、少なくとも設計の最小リソグラフィー構造のサイズと同程度の構造を製造するようにされる。
【００１８】
上述のサイズは、駆動されるトランジスタにおいて相対的に大きな電流容量を与えることになるので（しかしながら、ゲートが短い場合にはオフ電流が高まる可能性がある。）、トランジスタのチャネル領域は、トランジスタの性能を向上させるため、サブリソグラフィー的な寸法とすることが好ましい。このサブリソグラフィー的な寸法は、図２２〜図２４に示すように非等方的にエッチングした場合に、活性シリコン層１４の表面６４で停止させ、所望する厚さの窒化物層を堆積させて、トレンチ６６内に側壁７０を形成することにより行われることが好ましい。
【００１９】
その後、図２５〜図２７に示すように、ゲートの活性シリコン層１４の領域と、ソース領域とをエッチングして、サブリソグラフィー的な寸法（例えば、５０ｎｍ幅以下）の溝をゲートおよびソース内に形成する。深さは、窒化物マーカ層１７で（例えばそこで）エッチングを停止させることにより容易に達成することができる同程度の寸法へと制限することが好ましい。このプロセスのための窒化物マーカは、シリコンが選択的に窒化物マーカにまでエッチングすることができ、かつ窒化物が幾分かプロセス・マージンを増加させるので好ましいが、例えば、堆積プロセスが概ね停止される場合に、最適な発光分光法によりトレース・ガスの検出を行うといった、いかなる別のマーカ構成を使用することができる。ゲートは、その後エピタキシャル成長されたシリコンが溝８２内に成長した場合に導電チャネルの３つの側部の周りを取り囲むことになる。
【００２０】
これとは別に、溝８２は、符号８４で示すようにＢＯＸ層１２に向かってシリコン層１４に通じるようにエッチングして、ゲートを溝／導電チャネルの２つの側部の上に残しておくこともできる。トランジスタの電流搬送能力は、この方法において本発明の好ましい形態のトランジスタのオフ電流性能の改善を著しく阻害すること無く、向上させることができる。本発明のこの別の形態はまた、ゲート領域とソース２２領域とドレイン６８領域との間の間隔を増加することと組み合わせて、チャンネル導電性を著しく阻害すること無く、ゲート・キャパシタンスを低減させるために用いることができる。
【００２１】
図２８〜図３１に示されるように、その後酸化物またはリンケイ酸ガラス層５０を、好ましくは化学／機械的研磨（ＣＭＰ）により、溝６６の側部に残された窒化物パッド層１６まで除去する。その後、図３２〜図３４に示されるように、ゲート膜１０２２を好ましくは酸素雰囲気中で熱処理により成長させ、エピタキシャル・シリコン１０２４を溝６６内にわたって成長させる。ソース領域上に形成する「ゲート酸化物」は、リソグラフィー的にパターン付けされたレジストでエッチングすることにより除去されて、そこからのエピタキシャル成長が可能とされる。ソース領域上での酸化物の成長はまた、例えば窒素などの注入により防止することができる。ソース領域には、このようにしてシリコンが露出したエピタキシャル成長のための源を与え、図３５〜図３８に示されるようにソースと、チャネルと、ドレインとが単一、かつ一体化した単結晶とされる。単結晶構造は、均一の導電率およびバンド・ギャップを与えることで特性の改善に寄与する。
【００２２】
その後、図３９〜図４１に示すように標準的なバックエンド・ライン（ＢＥＯＬ）プロセスを使用して、パッシベーション層１２１０を与え、パッシベーション層１２１０を平坦化し、コンタクト１２２０および金属インタコネクト１２３０を形成して、デバイスを完成する。好適なプロセスは、当業界において良く知られており、少なくとも本発明の実施においては重要なものではない。
【００２３】
上述した観点から、本発明は、上述したようにゲート構造がきわめて短い場合であってもＦＥＴのオフ電流性能を維持するＦＥＴにおけるデュアル、またはラップ−アラウンド・ゲート構造を提供する。このトランジスタは、導電チャネルがサブリソグラフィー的な寸法とされているにもかかわらず容易、かつ高い製造収率で製造することができる。
【００２４】
本発明を単一の好適な実施の形態をもって説明してきたが、当業者によれば本発明は、請求項の趣旨および範囲内において変更して実施することができることは理解できよう。すなわち本発明は、ゲート長さが１００ｎｍ以下で、導電チャネルの幅をゲート長さの１／２〜１／４に維持し、ゲートを導電チャネルの少なくとも２つの側部の上に配置した電界効果トランジスタにおいて、オフ電流を考慮することなく完全な空乏層を含むデバイスを形成することができる。上述した狭い導電チャネルは、最小のリソグラフィー的な寸法で溝を形成し、この溝内部に側壁を形成し、この側壁と自己整合的にゲート構造をエッチングすることにより得られる。導電チャネルは、その後溝内部においてソース構造からエピタキシャル成長されて、ソースと、導電チャネルと、ドレイン領域とが一体となった単結晶構造とされる。
【００２５】
以下、本発明をまとめる。
（１）導電チャネルと、
該導電チャネルの少なくとも２つの側部の上に配置され、ソース領域から分離されたゲートと
を含む電界効果トランジスタ。
（２）一体となった単結晶構造が前記電界効果トランジスタの前記ソース領域と、前記導電チャネルと、ドレイン領域とを形成する
上記（１）に記載の電界効果トランジスタ。
（３）前記一体となった単結晶構造は、エピタキシャル成長される
上記（２）に記載の電界効果トランジスタ。
（４）前記導電チャネルを横切る寸法は、５０ｎｍ以下である
上記（１）に記載の電界効果トランジスタ。
（５）前記導電チャネルの方向における前記ゲートの長さは、５０ｎｍ以下である
上記（１）に記載の電界効果トランジスタ。
（６）前記ゲートは、前記導電チャネルの下側に延びる
上記（１）に記載の電界効果トランジスタ。
（７）前記ゲートは、前記導電チャネルの３つの側部を取り囲む
上記（６）に記載の電界効果トランジスタ。
（８）電界効果トランジスタを含む集積回路であって、該電界効果トランジスタは、
導電チャネルと、
該導電チャネルの少なくとも２つの側部の上に配置され、ソース領域から分離されたゲートとを含む
集積回路。
（９）一体となった単結晶構造が前記電界効果トランジスタの前記ソース領域と、前記導電チャネルと、ドレイン領域とを形成する
上記（８）に記載の集積回路。
（１０）前記一体となった単結晶構造は、エピタキシャル成長される
上記（９）に記載の集積回路。
（１１）前記導電チャネルを横切る寸法は、５０ｎｍ以下である
上記（８）に記載の集積回路。
（１２）前記導電チャネル方向における前記ゲートの幅は、１００ｎｍ以下である
上記（８）に記載の集積回路。
（１３）前記ゲートは、前記導電チャネルの下側に延びる
上記（８）に記載の集積回路。
（１４）前記ゲートは、前記導電チャネルの３つの側部を取り囲む
上記（１３）に記載の集積回路。
（１５）導電チャネルと、該導電チャネルの少なくとの２つの側部に配置され、ソース領域から分離されたゲートとを含む電界効果トランジスタの製造方法であって、該方法は、
ドープされたシリコン層をパターニングして分離されたゲート構造とソース構造とを形成するステップと、
前記ゲート構造と前記ソース構造とに溝を形成するステップと、
前記ゲート構造内の前記トラフに酸化物膜を形成するステップと、
前記ゲート構造を通して前記ソース構造から導電チャネルとドレイン領域とをエピタキシャル成長させるステップと
を含む集積回路の製造方法。
（１６）前記酸化物膜は、パターン付けされたレジストを使用してエッチングにより前記ソース構造から除去される
上記（１５）に記載の集積回路の製造方法。
（１７）さらに、前記ソース領域上における前記酸化物膜の形成を抑制するため前記ソース領域に材料を注入するステップを含む
上記（１５）に記載の集積回路の製造方法。
（１８）前記材料は、窒素である
上記（１７）に記載の集積回路の製造方法。
【図面の簡単な説明】
【図１】製造の第１段階での本発明のトランジスタの平面図。
【図２】製造の第１段階での本発明のトランジスタの側面断面図。
【図３】製造の第１段階での本発明のトランジスタの縦方向面図。
【図４】製造の第２段階での本発明のトランジスタの平面図。
【図５】製造の第２段階での本発明のトランジスタの側面断面図。
【図６】製造の第２段階での本発明のトランジスタの縦方向断面図。
【図７】製造の第２段階での本発明のトランジスタの斜視図。
【図８】製造の第３段階での本発明のトランジスタの平面図。
【図９】製造の第３段階での本発明のトランジスタの側面断面図。
【図１０】製造の第３段階での本発明のトランジスタの縦方向断面図。
【図１１】製造の第４段階での本発明のトランジスタの平面図。
【図１２】製造の第４段階での本発明のトランジスタの側面断面図。
【図１３】製造の第４段階での本発明のトランジスタの縦方向断面図。
【図１４】製造の第４段階での本発明のトランジスタの斜視図。
【図１５】製造の第５段階での本発明のトランジスタの平面図。
【図１６】製造の第５段階での本発明のトランジスタの側面断面図。
【図１７】製造の第５段階での本発明のトランジスタの縦方向断面図。
【図１８】製造の第６段階での本発明のトランジスタの平面図。
【図１９】製造の第６段階での本発明のトランジスタの側面断面図。
【図２０】製造の第６段階での本発明のトランジスタの縦方向断面図。
【図２１】製造の第６段階での本発明のトランジスタの斜視図。
【図２２】製造の第７段階での本発明のトランジスタの平面図。
【図２３】製造の第７段階での本発明のトランジスタの側面断面図。
【図２４】製造の第７段階での本発明のトランジスタの縦方向断面図。
【図２５】製造の第８段階での本発明のトランジスタの平面図。
【図２６】製造の第８段階での本発明のトランジスタの側面断面図。
【図２７】製造の第８段階での本発明のトランジスタの縦方向断面図。
【図２８】製造の第９段階での本発明のトランジスタの平面図。
【図２９】製造の第９段階での本発明のトランジスタの側面断面図。
【図３０】製造の第９段階での本発明のトランジスタの縦方向断面図。
【図３１】製造の第９段階での本発明のトランジスタの斜視図。
【図３２】製造の第１０段階での本発明のトランジスタの平面図。
【図３３】製造の第１０段階での本発明のトランジスタの側面断面図。
【図３４】製造の第１０段階での本発明のトランジスタの縦方向断面図。
【図３５】製造の第１１段階での本発明のトランジスタの平面図。
【図３６】製造の第１１段階での本発明のトランジスタの側面断面図。
【図３７】製造の第１１段階での本発明のトランジスタの縦方向断面図。
【図３８】製造の第１１段階での本発明のトランジスタの斜視図。
【図３９】製造のデバイス完成の最終段階での本発明のトランジスタの平面図。
【図４０】製造のデバイス完成の最終段階での本発明のトランジスタの側面断面図。
【図４１】製造のデバイス完成の最終段階での本発明のトランジスタの縦方向断面図。
【符号の説明】
１０…バルク・シリコン層
１２…絶縁層（ＢＯＸ）
１４…活性シリコン層
１６…窒化物パッド層（ＮＩＴ）
１７…熱酸化物層
１８、１８’…領域
２２…ソース（Ｓ）
２４…ゲート（Ｇ）
３０…厚い酸化物層
３２…窒化物マーカ層
５０…ガラス層
６４…活性シリコン層の表面
６６…溝
６８…ドレイン（Ｄ）
７０…側壁
１０２４…エピタキシャル成長シリコン
１２１０…パッシベーション層
１２２０…コンタクト
１２３０…金属インタコネクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003558338.tif 000006
【図６】
0003558338.tif 000007
【図７】
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【図８】
0003558338.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0003558338.tif 000019
【図１９】
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【図２０】
0003558338.tif 000021
【図２１】
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【図２２】
0003558338.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
0003558338.tif 000039
【図３９】
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【図４０】
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【図４１】
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