(57)【特許請求の範囲】
【請求項１】
手動でテスト対象回路に接続可能であり、複数のプローブ入力、及びプローブ出力を含むプローブ・ヘッドを含む型式の、アナログ電子試験プローブであって、前記試験プローブが、前記プローブ入力の１つを選択する選択手段を備え、前記プローブ・ヘッドが更に、前記選択されたプローブ入力を前記プローブ出力に電気的に接続するための、前記選択手段に応答する、多重化手段からなり、前記多重化手段が集積回路からなり、そして、前記試験プローブは更にチップ搭載のスパーク・ギャップを含むことを特徴とするアナログ電子試験プローブ。
【請求項２】
前記選択手段が、コンピュータを含むことを特徴とする、請求項１に記載の試験プローブ。
【請求項３】
前記多重化手段が、それぞれが前記入力の１つに接続された複数の増幅器と、前記選択入力と関連する増幅器を付勢する手段とを含むことを特徴とする、請求項１に記載の試験プローブ。
【請求項４】
前記選択手段が更に、前記選択入力から前記出力に送る信号に対して、可能な複数の利得の１つを選択する利得選択手段を含み、前記集積回路が、前記選択利得を前記信号に与えるための、前記利得選択手段に応答する、多重利得手段を含むことを特徴とする、請求項１に記載の試験プローブ。
【請求項５】
前記チップの入力回路内のすべての電子部品が、前記スパーク・ギャップの絶縁破壊電圧までのＥＳＤ電圧に耐え得ることを特徴とする、請求項１に記載の試験プローブ。
【請求項６】
更に、チップ搭載のダイオード・クランプを含む、請求項１に記載の試験プローブ。
【請求項７】
更に、チップ搭載の入力分圧器ネットワークを含む、請求項１に記載の試験プローブ。
【請求項８】
前記複数の入力が、それぞれ１０キロオーム以上の入力インピーダンスを有することを特徴とする、請求項１に記載の試験プローブ。
【請求項９】
前記各プローブ入力の各々に関連する較正情報を格納する、前記プローブ・ヘッド内のメモリ手段を更に含む、請求項１に記載の試験プローブ。
【請求項１０】
前記プローブが、複数の出力を含み、前記選択手段が、どの前記入力がどの前記出力に接続されるべきかを選択する手段を含み、前記多重化手段が、各選択入力を対応する１つ以上の選択出力に電気的に接続する手段を含むことを特徴とする、請求項１に記載の試験プローブ。
【請求項１１】
前記プローブ入力の１つと、前記プローブ出力の１つの各組合せが、プローブ・チャンネルを規定し、前記電子プローブが更に、前記各プローブ・チャンネルに関連する較正情報を格納する、前記プローブ・ヘッド内のメモリ手段を含むことを特徴とする、請求項１０に記載の試験プローブ。
【請求項１２】
前記テスト対象回路が、プラスティック・クワッド・フラット・パックであることを特徴とする、請求項１に記載の試験プローブ。
【請求項１３】
アナログ電子試験プローブであって、複数のプローブ入力グループに分割された複数のプローブ入力と、出力と、前記複数のプローブ入力の１つを選択する選択手段と、ぞれぞれ前記プローブ入力グループの１つに対応する、複数のマルチプレクサと、からなるアナログ電子試験プローブにおいて、前記各マルチプレクサが、対応するプローブ入力グループ内のプローブ入力にそれぞれ接続された、複数のマルチプレクサ入力を含み、前記各マルチプレクサが、マルチプレクサ出力を含み、各マルチプレクサは、前記選択プローブ入力が、前記マルチプレクサに対応するプローブ入力のグループ内にある場合、前記選択プローブ入力をその出力に電気的に接続する、前記選択手段に応答し、前記マルチプレクサ出力は、互いにデイジー・チェイン状にされ、前記プローブ出力に接続可能であることを特徴とする、アナログ電子試験プローブ。
【請求項１４】
前記各マルチプレクサ集積回路が、対応するプローブ入力のグループ内の入力が選択されていない場合に、電気的に開回路とみなせる状態に、マルチプレクサ出力を置く、出力禁止手段を含むことを特徴とする、請求項１３に記載の試験プローブ。
【請求項１５】
前記プローブが、複数のプローブ出力を含み、前記選択手段が、どの前記複数のプローブ入力がどの前記プローブ出力に電気的に接続されるべきかを選択する手段を含み、前記多重化手段が、それぞれ複数のマルチプレクサ、及び出力を有し、それぞれ前記プローブ出力の１つに対応する、複数のマルチプレクサ段を含み、前記各マルチプレクサは、対応する段の出力が、選択プローブ出力、又は選択プローブ出力の１つに対応する場合、対応するプローブ入力グループ内の１つ以上の前記各選択入力を、その１つ以上の出力に電気的に接続する前記選択手段に応答し、前記マルチプレクサ出力の各組が、互いにデイジー・チェイン状にされた前記プローブ出力の１つに対応し、前記対応するプローブ出力に電気的に接続可能であることを特徴とする、請求項１３に記載の試験プローブ。
【請求項１６】
アナログ電子試験プローブであって、複数のプローブ入力グループに分割された複数のプローブ入力と、出力と、前記複数のプローブ入力の１つを選択する選択手段と、前記プローブ入力グループの１つにそれぞれ対応する、複数の集積回路と、からなるアナログ電子試験プローブにおいて、前記各集積回路が、対応するプローブ入力グループ内のプローブ入力にそれぞれ接続された、複数の集積回路入力を含み、前記各集積回路が、集積回路出力を含み、各集積回路は、前記選択プローブ入力が、前記集積回路に対応するプローブ入力グループ内にある場合、前記選択プローブ入力をその出力に電気的に接続する、前記選択手段に応答し、前記集積回路出力は、互いにデイジー・チェイン状にされ、前記プローブ出力に接続可能であることを特徴とする、アナログ電子試験プローブ。
【請求項１７】
前記各集積回路が、対応するプローブ入力のグループ内の入力が選択されていない場合、電気的に開回路とみなせる状態に、その集積回路出力を置く、出力禁止手段を含むことを特徴とする、請求項１６に記載の試験プローブ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、試験対象電子回路要素からオシロスコープや他の電子測定装置へ、試験信号を送るための電子試験プローブに関し、より詳細には、高帯域幅にわたる高い信号保全性を備える試験信号を送るようなプローブに関する。
【０００２】
【従来の技術】
電子試験プローブは通常、試験対象回路からオシロスコープやその他の電気又は電子試験機器へ、アナログ試験信号を送るために使用される。このような電子プローブは、試験対象回路のノード又はピン上の電気信号を、歪ませることなく、すなわち高い信号保全性をもって、試験機器へ送ることができなければならない。さらに、試験対象回路に、如何なる電圧又は電流をも印加してはならない。
【０００３】
初期のプローブは、高インピーダンス入力、及び試験機器の入力インピーダンスに匹敵する出力インピーダンスとを備える、注意深く設計された受動回路で構成されていた。このような受動プローブは、試験対象回路から試験機器へ単に信号を送るだけのものだった。
【０００４】
現在の電子回路は、直流から数ギガヘルツまでの周波数にわたり動作する。従って、種々の回路に使用可能な試験プローブは、周波数の広帯域幅にわたって、高い信号保全性をもたらすことのできるものでなければならない。従って、最新技術の試験プローブは、能動プローブであり、すなわちトランジスタのようにプローブ電源により駆動される能動回路要素を有するプローブである。このようなプローブは、容易に手動操作するのに十分小型であるが、数千ドルもかかることもある高性能機器である。
【０００５】
アナログ信号を試験機器に送る試験プローブの技術は、ディジタル試験装置技術とは区別すべきである。ディジタル試験機器技術において、高い信号保全性は、重要な目標ではない。というのは、ディジタル試験機器は、単にディジタル信号の立ち上がり、又は立ち下がりを検出するだけでよいからである。
【０００６】
集積回路及びハイブリッド回路は共に、より複雑及び小型になり、ますます小さなスペース内に密集した、パッケージ・リードの数も膨大なものへと至り、すなわちリードは、非常にピッチが詰まった極めて高密度なものになっている。技術は、プラスティック・クワッド・フラット・パック（ＰＱＦＰ）のような回路パッケージとインターフェースするように設計された、多数の装置を製造することにより、この要求に応じたものである。こうした装置は、回路パッケージ上の出力ピンの密集アレイと、携帯プローブでより容易に手動で接触することができる、より少ない密集出力アレイとの間の相互接続をもたらす。
【０００７】
他の解決策は、Ｈｅｗｌｅｔｔ  Ｐａｃｋａｒｄ社製のＨＰ５４３００Ａプローブ・マルチプレクサのような、プローブ多重化ユニットである。この多重化ユニットの背面には、複数のプローブを接続することができ、出力に接続すべきプローブは、機械的なスイッチにより選択され得る。このユニットは、８個のプローブを多重化でき、手動でプローブをリセットすることなく、いくつかの回路ポイント間で前後の切り替えを可能にする。このシステムは、プローブの多重性を必要とするので、依然として各プローブの機械的なセットアップを必要とし、比較的高価である。その上、このユニットは、約２平方フィートの容積を要する３０ポンドの筐体であり、多数の超小型電子回路の迅速なプローブには適していない。
【０００８】
前記の最新技術の電子プローブ・システムにはすべて、多くの欠点がある。信号を手動で一度に１つずつ測定するのは時間がかかる。さらに、相互接続方法には、試験対象信号に重大な影響を与える可能性のある、接地と信号経路の長さに不確実性を残す。さらにまた、経路の長さが既知であっても、パッケージから、コネクタ、プローブ入力ケーブル、プローブ、プローブ出力ケーブルを経て、試験機器への長い信号経路の存在が、それ自体で測定の不正確さを生じさせる可能性もある。従って、最新技術の電子試験プローブ・システムは、一般的な及び他の不正確さにおいて、結合誤差、オーバーシュート誤差、立ち上がり誤差、タイミング誤差にさらされる。
【０００９】
【発明が解決しようとする課題】
本発明は、プローブ・ヘッド内にマルチプレクサを有する、電子試験プローブを提供することにより、上記の問題を解決する。マルチプレクサは、プログラム可能であり、それによりユーザが、複数のプローブ出力の任意の１つに、多数のプローブ入力の任意の１つを選択的に接続可能となる。好ましい実施例においては、数百の入力の任意の２つを、２つの出力に接続することができる。マルチプレクサは、集積回路（ＩＣ）チップ上に実装される。
【００１０】
集積回路チップ上に実装されたプログラム可能マルチプレクサの組み合わせによって、数百の入力が、プローブ自体を手動操作することなく、プローブ出力に交互に接続可能となり、このような操作に伴う誤差に対する、全ての可能性を排除可能となる。集積回路上の各接続に対して、信号と接地経路は、共に明確に規定され短いものである。このため、信号経路の不確実性及び長さによる不正確性はすべて排除される。
【００１１】
集積回路チップは、任意のチップ数が、プローブ・ヘッド内で互いにデイジー・チェイン状となり得るように設計されているため、市販の別種のパッケージを受け入れる様々なプローブ・ヘッドを、経済的に設計及び製造することができる。本明細書において、「デイジー・チェイン」状とは、マルチプレクサやチップのような個々の構成部品の出力が、線の任意の点で、単一の線に接続することができることを意味し、その線が、次にこのような構成部品のすべての共通の出力を形成する。市販の各パッケージ用の別個の集積回路を設計し構築することは、法外に高価となるであろう。本発明のチップを用いると、ほんの数個のチップが、市販の回路パッケージの大多数を受け入れることができる。
【００１２】
本発明はまた、チップ内にプログラム可能で選択可能な利得増幅器を備えている。従って、上記の利点を依然として維持しながらも、入力及び各入力に対する利得は共に選択可能である。
【００１３】
本発明はさらに、チップ搭載の入力分圧器を備えており、そのため上記の利点を全く損なうことなく信号を減衰可能である。また、チップ搭載のスパーク・ギャップ及びダイオード・クランプも備えられ、ＥＳＤ事象が、プローブ出力における高帯域幅、高信号保全性を妨害しない。チップ搭載の回路は、ＥＳＤ装置を完全に補償するため、ＥＳＤ装置自体もまた、プローブ出力における高帯域幅、高信号保全性を妨害することはない。
【００１４】
【課題を解決するための手段】
本発明は、片手で保持されるように適合されたプローブ・ヘッドを含むタイプのアナログ電子試験プローブを提供し、プローブ・ヘッドは、試験対象回路に手動で接続可能であり、かつ複数のプローブ入力と１つのプローブ出力とを含み、試験プローブは、プローブ入力の１つを選択する選択手段を含み、プローブ・ヘッドはさらに、選択手段に応答して、選択プローブ入力をプローブ出力に電気的に接続するための多重化手段を含む。多重化手段が集積回路からなり、選択手段がコンピュータを含むことが好ましい。多重化手段が、それぞれ入力の１つに接続された複数の増幅器と、選択入力と関連する増幅器を付勢する手段とを含むことが好ましい。選択手段がさらに、選択入力から出力に送る信号に対して、複数の可能な利得の１つを選択する選択手段からなり、集積回路が、利得選択手段に応答して、信号に選択利得を与える多数の利得手段からなることが好ましい。試験プローブがさらに、チップ搭載のスパーク・ギャップ、チップ搭載のダイオード・クランプ、及びチップ搭載の入力分圧器ネットワークを含み、チップの入力回路内のすべての電子構成部品が、スパーク・ギャップの絶縁破壊電圧にまでＥＳＤ電圧に耐え得ることが好ましい。プローブが、複数の出力を含み、選択手段が、どの入力をどの出力に接続すべきかを選択する手段から成り、多重化手段が、各選択入力を対応する１つ又は複数の選択出力に電気的に接続する手段から成ることが好ましい。
【００１５】
他の態様において、本発明は、複数のプローブ入力グループに分割された複数のプローブ入力と、１つの出力と、複数のプローブ入力の１つを選択する選択手段と、プローブ入力グループの１つにそれぞれ対応する複数のマルチプレクサとを含むアナログ電子試験プローブを提供し、各マルチプレクサが、複数のマルチプレクサ入力を含み、それぞれその対応するプローブ入力グループ内の１つのプローブ入力に接続され、マルチプレクサのそれぞれが、マルチプレクサ出力を含み、選択プローブ入力が、マルチプレクサに対応するプローブ入力グループ内にある場合、各マルチプレクサが、選択プローブ入力をその出力に電気的に接続する選択手段に応答し、マルチプレクサ出力が、互いにデイジー・チェン状にされ、プローブ出力に接続可能であることを特徴としている。マルチプレクサ集積回路のそれぞれが、対応プローブ入力グループ内の入力のいずれも選択されない場合に、電気的には開回路とみなせる状態に、マルチプレクサ出力を配置する出力禁止手段を含むことが好ましい。
【００１６】
更なる態様において、本発明は、複数のプローブ入力グループに分割された複数のプローブ入力と、１つの出力と、複数のプローブ入力の１つを選択する選択手段と、プローブ入力グループの１つにそれぞれ対応する複数の集積回路とを含むアナログ電子試験プローブを提供し、各集積回路が、複数の集積回路入力を含み、それぞれその対応するプローブ入力グループ内のプローブ入力に接続され、集積回路のそれぞれが、集積回路出力を含み、選択プローブ入力が集積回路に対応するプローブ入力グループ内にある場合、各集積回路が、選択プローブ入力をその出力に電気的に接続する選択手段に応答し、集積回路出力が、互いにデイジー・チェン状にされ、プローブ出力に接続可能であることを特徴としている。集積回路のそれぞれが、対応プローブ入力グループ内の入力のいずれも選択されない場合に、電気的には開回路とみなせる状態に、集積回路出力を配置する出力禁止手段を含むことが好ましい。
【００１７】
更に他の態様において、本発明は、入出力と、出力を電気的に開回路とみなせるようにせしめるために、出力に接続された出力禁止手段とを含むアナログ電子試験プローブを提供する。入力が、複数の入力の１つであり、試験プローブがさらに、入力に接続され、１つのマルチプレクサ出力を有するマルチプレクサを含み、出力が、マルチプレクサ出力を含むか、又は代替として入力が複数の入力の１つであり、試験プローブがさらに、入力に接続され、１つの集積回路出力を有する集積回路を含み、出力が、集積回路出力を含むことが好ましい。プローブがさらに、付勢手段が、出力出力禁止手段を付勢する場合にのみ、出力が電気的に開回路とみなせるように、出力禁止手段を付勢及び非勢するための付勢手段を含むことが好ましい。
【００１８】
尚も更なる態様において、本発明は、片手に保持されるように適合されたプローブ・ヘッドを含むタイプのアナログ電子試験プローブを提供し、プローブ・ヘッドは、試験対象回路に手動で接続可能であり、１つのプローブ入力及びプローブ出力を含み、試験プローブは、それぞれ異なる利得を有する複数の利得回路と、入力から出力に送る信号に対して、複数の可能な利得の１つを選択する入力手段と、選択利得を表す信号を生成する入力手段に応答するコンピュータと、選択利得をもたらすために、入出力間の利得回路の１つを電気的に接続する信号に応答する利得回路付勢手段とを含む。
【００１９】
他の態様において、本発明は、片手に保持されるように適合されたプローブ・ヘッドを含むタイプのアナログ電子試験プローブを提供し、プローブ・ヘッドは、試験対象回路に手動で接続可能であり、複数のプローブ入力と、１つのプローブ出力と、プローブ入力のそれぞれに関連した較正情報を格納するために、プローブ・ヘッド内の記憶手段とを含んでいる。プローブが、複数の出力を含み、プローブ出力の１つとプローブ入力の１つとの組合せのそれぞれが、１つのプローブ・チャネルを規定し、記憶手段が、プローブ・チャネルのそれぞれと関連する較正情報を格納する手段を含むことが好ましい。
【００２０】
本発明は、何百もの入力を数個の出力に多重化し、高帯域幅と高信号保全性を維持する、携帯電子試験プローブを提供するだけでなく、また比較的安価に製造すべきほとんど任意の共通回路パッケージとインターフェースする、プローブ・ヘッドを可能にする方法で、この携帯電子試験プローブを提供する。さらに、本発明は、初めて携帯アナログ・プローブとコンピュータ間のインターフェースをもたらし、コンピュータ化と関連した高速性と経済性への道を開いた。すなわち、一旦プローブ・ヘッドを手動で試験対象回路に接続してしまえば、回路内の任意のノードの試験操作は手操作を必要としない。添付図面と関連して読んだ場合、以下の詳細な説明から、本発明の多数の特徴、目的、及び利点が明らかになるであろう。
【００２１】
【発明の実施の形態】
図１は、本発明によるアナログ電子試験プローブ・システム１００の好ましい実施例を示している。本明細書において記載され、図に示される具体的なシステムは例示的なものであることを理解されたい。すなわち、当業者が完全に理解し実施可能なように、本発明の好ましい実施例を示すことを意図したものである。本明細書において記載され示された具体的な例に、本発明を限定することを意図したものではない。
【００２２】
本開示において、入力や出力のような２つの電気的要素に適用される場合の、「電気的に接続された」という用語は、電圧、電流、アナログ信号、ディジタル信号などの電気信号が、一方から他方の要素へ通過することを意味する。これは、電気構成部品による物理的接続と対照的なものである。例えば、入力及び出力は、配線、増幅器、トランジスタ、抵抗、及び他の電気的構成部品によって物理的に接続することができるが、１つ以上の切換え又は増幅部品がＯＦＦ状態にあり得るので、何の信号も、入力から出力に送られることはない。この場合、入力及び出力は、「電気的に接続されて」はいない。本開示において、「増幅器」とは、通常は振幅を変えて、重大な歪みなく信号を通過させ、また正の利得を有する増幅器のみではなく、１：１増幅器に加え負の増幅器も含む電子回路を意味する。
【００２３】
プローブ・システム１００は、１０１のような３つのＰＱＦＰプローブを含み、各ＰＱＦＰプローブが、１０３のようなプローブ・ヘッドと、２本の同軸ケーブル１１５を含んでいる。各プローブ・ヘッド１０２、１０３、１０４は、特定数の入力１０５を含んでおり、１４１５（図１４）のようなプローブ本体に機械的に収容されているが、プローブ本体は、片手で容易に保持され、特定のプラスチック・クワッド・フラット・パック（ＰＱＦＰ）１４１０（図１４）に、容易に機械的に結合されるように設計されている。プローブ入力１０５は、特定のＰＱＦＰの入力に容易に電気的に結合されるように設計されている。例えば、プローブ・ヘッド１０２は、２４０ピンのＰＱＦＰと結合するように設計されており、プローブ・ヘッド１０３は、２０８ピンのＰＱＦＰ１４１４と結合するように設計されており、一方プローブ・ヘッド１０４は、１６０ピンを有するＰＱＦＰに結合するように設計されている。本発明が、片手で保持でき、手動で回路パッケージに接続できる、プローブ本体１４１５内に収容されることを除いては、１０２のようなプローブ・ヘッドの機構的設計、及びＰＱＦＰのピンへの入力１０５の接続方法は、本発明の一部ではなく、従って、本明細書において更には説明しない。
【００２４】
例示のプローブ・システム１００はまた、９個のプローブ先端部１０８と回路パッド１０９を備える、汎用単一ポイント・プローブ１０６を含んでいる。各プローブ先端部１０８は、１００オーム同軸ケーブル１１０を介して、パッド１０９に接続されている。汎用プローブ１０６は、特定のプローブ・ヘッドが入手できないプローブ回路に使用可能である。
【００２５】
以下に詳細に記載されるように、１０３のようなプローブ・ヘッドとプローブ先端部１０８が、一旦試験対象回路に接続されると、残りの試験操作は基本的に手を必要とせず、すなわち、プローブ・ヘッドに接続された任意のノードは、手動でプローブ・ヘッドをリセットすることなく試験することができる。
【００２６】
プローブ・システム１００は、２つの出力１２９と１３０を有している。同様に、プローブ・ヘッド１０２ないし１０４、及びパッド１０９などのシステム構成部品の多くも、プローブ・ヘッド１０３に対する１１１と１１２、及びパッド１０９に対する１１３と１１４のように、２つの出力を有している。各場合において、一方の出力を「Ａ」出力、他方の出力を「Ｂ」出力と呼ぶ。各プローブ・ヘッド１０２、１０３、１０４は、その出力の一方又は両方に、その入力１０５のいずれか１つを接続することができる。例えば、プローブ・ヘッド１０３は、その出力１１１と１１２の一方又は両方に、その２４０個の入力のいずれか１つを接続することができる。パッド１０９もまた、その出力１１３と１１４の一方又は両方に、そのプローブ先端部１０８のいずれか１つを接続することができる。この機能は、本発明の核心であり、以下で詳細に説明する。入力１０５又はプローブ先端部１０８のうちの１つの選択入力から、プローブ出力１２９と１３０のうちの１つの選択出力に、信号を送ることのできる、システムを介する独立した経路の各々が、１つのチャンネルを規定する。プローブ１００及びその構成要素の場合は一般に、チャンネルの半数が「Ａ」出力１２９を通り、半数が「Ｂ」出力１３０を通る。簡略な表記法として、以下の幾つかの例においては、システムの「Ａ」出力側の電子回路又は構成要素と呼び、或いは「Ａ」又は「Ｂ」チャンネル構成部品としての構成部品と呼ぶ。すべての入力は、「Ａ」出力１２９又は「Ｂ］出力のいずれかに接続することができる。従って、各入力は、それに関連する「Ａ」チャンネル、及びそれに関連する「Ｂ」チャンネルとを有する。以下に述べるように、第２レベルのマルチプレクサ１２７においては、多重利得出力段５０６及び５０８（図５）を介して、３つの異なるチャンネルがある。これらの異なる利得チャンネルが含まれる場合、各入力は、それに関連する３つの「Ａ」チャンネルと、それに関連する３つの「Ｂ」チャンネルを有する。
【００２７】
プローブ・システム１００はまた、プローブとインターフェースするように設計された、ロジック・アナライザ１３３に適したプリント回路基板（ＰＣＢ）１２０を含んでおり、このロジック・アナライザは、当技術分野においては「メイン・フレーム」と呼ばれることもある。ＰＣＢ１２０は、チャンネル選択プログラマ回路１２１、較正制御回路１２２、オフセット制御回路１２３、及びプローブ電源回路１２４を含んでおり、これらの回路がマイクロプロセッサ１２５と、その関連するメモリ１２６を共用している。例えば、チャンネル選択プログラマ１２１は、メモリ１２６とマイクロプロセッサ１２５を含み、そこでメモリ１２６に格納されたチャンネル選択ソフトウェアが、マイクロプロセッサ１２５によって使用され、プローブ１００内のラッチをプログラムするために、プログラマ１２１にデータを線１６０へ生じせしめる出力信号をもたらす。このラッチについては、以下に述べられる。マイクロプロセッサ１２５及びメモリ１２６は、ＰＣＢ１２０上にないが、メイン・フレーム１３３内にあり、従って点線で囲み示されている。チャンネル選択プログラマ１２１は、マイクロプロセッサ１２５及びメモリ１２６と相互作用して、図６、７、１１、１２に示されるラッチから成るシフト・レジスタ６９０、１１９０に、一連のビットを出力するようにプログラムされる、現場でプログラム可能なゲート・アレイを含んでいることが好ましいが、詳細は以下に述べられる。ＰＣＢ１２０上の様々な回路１２１ないし１２６は、他の電気的要素及び相互接続を含んでいるが、当業者には以下の記述から明らかとなろう。
【００２８】
ＰＣＢ１２０はまた、第２レベルのマルチプレクサ１２７を含んでいる。マルチプレクサ１２７は、ＰＣＢ１２０上の集積回路（ＩＣ）ダイとして実装され、その出力１２９と１３０の一方又は両方に、その任意の８つの入力を接続することができる。さらに、プローブ・システム１００は、第２レベルのマルチプレクサ１２７、プローブ・ヘッド１０２−１０４、及びパッド１０９をプログラムするためなどの、制御信号を入力するための手段１４０を含む。好ましい実施例において、手段１４０は、ダイアル１４１及びキーボード１４２を含んでいるが、電気制御信号を生成するほとんどすべての機構を使用することができる。好ましい実施例において、ダイアル１４１は、ロジック・アナライザ１３３の前面に位置し、キーボードは、コンピュータ・ワークステーション・キーボードである。しかし、簡略化のために、それらは、共通の制御信号入力手段１４０上に示されている。好ましい実施例において、チャンネル選択プログラマ１２１と共に、幾つかのダイアル１４５は、プローブ入力１０５、１０８の１つ、及びプローブ出力１２９、１３０の１つを選択する選択手段１４３から成っているが、チャンネル選択プログラマ１２１と共に、１つのダイアル１４６は、前記選択入力から前記出力へ通過する信号に対して、複数の可能な利得の１つを選択する利得選択手段１４４から成る。
【００２９】
プローブ・ヘッド１０２−１０４の出力１１１、１１２、及びパッド１０９の出力は、標準の５０オーム同軸ケーブル１１５を介して、第２レベルのマルチプレクサ１２７に接続されている。第２レベルのマルチプレクサ１２７の出力１２９、１３０は、５０オーム・マイクロストリップ「同軸ケーブル」１４９を介して、オシロスコープ１５０のような試験機器に接続可能である。制御ＰＣＢ１２０は、多心線ケーブル１６０を介して、プローブ・ヘッド１０２−１０４、パッド１０９、及び第２レベルのマルチプレクサ１２７に接続されている。多心線ケーブル１６０は、通常の電力線、データ線とクロック線を含むシリアル・インターフェース、及びその他の線を含んでいる。好ましい実施例において、同軸ケーブル１１５及び配線１６０は、単一のケーブルに束ねられている。
【００３０】
パッド１０９と第２レベルのマルチプレクサ１２７はまた、その入力を１１８と１１９のような２つのトリガー出力に多重化することができるが、図示される実施例において、これらは使用されない。
【００３１】
本発明によるアナログ電子プローブは、図１に示されたもの以外にも多くの形態をとることもある。図示の具体的実施例は、１つのシステムにおいて、本発明の実施上の数種の可能性を示すこと、すなわち全体としてのプローブ・システム１００に加えて、プローブ１０１、１０６、第２レベルのマルチプレクサ１２７を示す際に、その有用性のために選定されたものである。
【００３２】
図２を参照すると、２０８ピンＰＱＦＰプローブ１０１のセミブロック回路図が示されている。プローブ１０１は、プローブ・ヘッド１０３及び同軸ケーブル１１５を含んでいる。プローブ・ヘッド１０３は、メモリ２０１、４個のカスタム集積回路チップ２０２−２０５から成る多重化手段２０７、２０８個のプローブ入力１０５、２０９のような２０８個の入力抵抗、２１０のような８個の出力抵抗、５０オーム・マイクロストリップ「同軸ケーブル」２１４と２１５、及びマイクロストリップ終端抵抗２１２と２１３を含んでいる。入力１０５は、それぞれＩＣ２０２−２０５に関連する、４つのグループ２５３、２５４、２５５、及び２５６に分割されている。
【００３３】
メモリ２０１は、ケーブル束１６０内の配線ケーブル２４０、好ましくはシリアル・インターフェース接続を介して、較正制御回路１２２（図１）に接続されている。集積回路チップ２０２は、ケーブル束１６０内のケーブル２４２、また好ましくはシリアル・インターフェース接続を介して、チャンネル選択プログラマ１２１に接続されている。チップ２０２から２０５の各々は、２４３のような回路接続を介して、次のチップに直列に接続されている。以下に述べるように、線２４２、及び２４３のような集積回路接続を介する、このデイジー・チェイン状接続は、ＩＣ内のラッチを介して連続してデータを転送し、従ってラッチは、シフト・レジスタ１１９０（図１１及び図１２）を効果的に形成する。各プローブ入力１０５は、抵抗２０９を介して、ＩＣ入力２３０の１つに接続する。ＩＣチップ２０２−２０５の各々は、「Ａ」出力である２２７、２２８、２２９、及び２３１をそれぞれ含んでおり、２３２のような「Ｂ」出力を含んでいる。各「Ａ」出力は、抵抗２１１を通じ、マイクロストリップ２１４を介して、プローブ・ヘッド出力１１１に接続する。各「Ｂ」出力は、抵抗２１０を通じ、マイクロストリップ２１５を介して、プローブ・ヘッド出力１１２に接続する。各マイクロストリップ２１４、２１５は、それぞれ終端抵抗２１３、２１２を介して接地に接続されている。本発明の開示において、接地は、２２０のような三角形で表示されていることに留意されたい。
【００３４】
抵抗２０９はそれぞれ、プローブ・ヘッド１０３のプリント回路基板に内蔵された１５０オーム抵抗であることが好ましい。抵抗２１０、２１１、２１２、及び２１３は、５０オームであることが好ましい。ＩＣチップ２０２−２０５の各々は、プローブ・システムの他の部分で使用される、「Ｘ」タイプのカスタムＩＣチップ、すなわちＩＣＸと区別するために、本明細書においては「Ｙ」タイプのチップ、すなわちＩＣＹと呼ばれるカスタム・チップである。両方のチップについては、以下で詳細に説明する。
【００３５】
図３を参照すると、汎用プローブ１０６が示されている。プローブ１０６は、メモリ３０１、９個のプローブ先端部１０８、１００オーム同軸ケーブル１１０、プローブ回路パッド１０９、及び２本の同軸ケーブル１１５を含んでいる。簡略化のため、１個のプローブ先端部１０８と、その関連する同軸ケーブル１１０のみが示されている。他の８個は、「２から９」と表示された括弧で示されている。各プローブ先端部１０８は、入力信号線３０５と接地線３０６を含む入力１０５を含んでいる。各プローブ先端部はまた、先端抵抗３１０、反転位相整合抵抗３１１、トリマ抵抗３１２、補償コンデンサ３１５、絶縁コンデンサ３１６、及びスパーク・ギャップ３２０を含んでいる。回路パッド１０９は、抵抗３３６、３３７、３３８、及び「Ｘ」タイプのカスタム集積回路チップ３４０を含んでいる。
【００３６】
入力３０５は、直列の抵抗３１０、３１１、及び３１２を介して、同軸ケーブル１１０に接続されている。コンデンサ３１５は、抵抗３１１と並列に接続されている。コンデンサ３１６の片側は、抵抗３１１と３１２の間のノード３５１に接続され、もう一方は、接地に接続されている。スパーク・ギャップ３２０は、抵抗３１０と３１１間のノード３５２と接地との間に配置されている。メモリ３０１は、ケーブル３０２を介して、較正制御モジュール１２２に接続されている。ＩＣＸ３４０は、１８個の入力３４１を有しているが、９個だけが使用される。ＩＣＸ３４０は、４個の出力１１３、１１４、３４２、及び３４３を有し、先の２個はトリガ出力、後の２個はアナログ信号出力である。同軸ケーブル１１０は、プローブ先端部１０８とＩＣＸ３４０のＩｎ１入力とを接続している。同様に、同軸ケーブルは、他のプローブ先端部をＩＣＸ３４０の入力Ｉｎ２からＩｎ９に接続している。これらの入力はそれぞれ、終端抵抗３３６を介して接地に接続されている。ＩＣ出力３４２は、抵抗３３７を介して、同軸ケーブル１１５の一方に接続されているが、ＩＣ出力３４３は、抵抗３４３を介して、同軸ケーブル１１５の他方に接続されている。線３４４は、ＩＣ内のシフト・レジスタ・ラッチに向かう、プログラマ１２１からのデータ接続である。
【００３７】
抵抗３１０、３１１、３１２、３３６、３４２、及び３４３の定数は、それぞれ２００オーム、１９．６キロオーム、１００オーム、１００オーム、５０オーム、及び５０オームであることが好ましい。コンデンサ３１５と３１６は、それぞれ２２０フェムトファラド、２０ピコファラドである。スパーク・ギャップ３２０の絶縁破壊電圧は、約３２０ボルトであることが好ましい。すべてのプローブ先端部構成部品は、スパーク・ギャップ閾値電圧までの静電放電（ＥＳＤ）電圧に耐え得る。
【００３８】
図４は、第２レベルのマルチプレクサ１２７のブロック回路図を示している。これには、ケーブル４０２を介して、較正制御モジュール１２２（図１）に接続される、較正データ・メモリ４０１が含まれている。線４４４は、プログラマ１２１（図１）からＩＣＸチップ３４０内のラッチのシリアル・シフト・レジスタにデータを転送する、ケーブル１６０（図１）に束ねられたデータ線であるが、以下説明する。マルチプレクサ１２７はまた、チップ・キャリア４２７上にある、抵抗４３６、４３７、４３８及びＩＣＸ４４０を含んでいる。ＩＣＸ４４０の最初の８個の入力４４１だけが使われる。最初の８個の入力の各々は、ケーブル１１５の１つに接続されている。各入力はまた、５０オームであることが望ましい終端抵抗４３６を介して接地に接続されている。チップＩＣＸ４４０は、本実施例には使用されない２個のトリガ出力４１３と４１４を有しており、４３７のような５０オーム抵抗を介して、マイクロストリップ「同軸ケーブル」１４９の１本にそれぞれ接続される、２つのアナログ出力４４２と４４３を有している。マイクロストリップ１４９は、次にロジック・アナライザ１３３のオシロスコープ入力に接続される。
【００３９】
図５は、タイプ「Ｘ」の集積回路５４０のブロック回路図を示している。これは、２つのマルチプレクサ増幅器（ｍｕｘａｍｐｓ）、すなわち「Ａ」ｍｕｘａｍｐ５０２と「Ｂ」ｍｕｘａｍｐ５０４、また４つの出力段、すなわち多重利得出力段「Ａ」５０６、トリガ出力段「Ａ」５０７、多重利得出力段「Ｂ」５０８、トリガ出力段「Ｂ」５０９とに分割することができる。各出力段は、選択チャンネルを通過する信号に選択利得を与えるために、利得選択手段１４４（図１）に応答する、多重利得手段である。ｍｕｘａｍｐ５０２は、５１２のようなマルチプレクサ及びフィードバック増幅器回路５１４を含むものと考えられるが、実際の回路において、増幅器５１４のフィードバックは、マルチプレクサ５１２の一部を通過するので、図６で分かるように、この分割は完全には正確でない。フィードバック増幅器回路５１４は、増幅器５１５と、増幅器の利得を決める電圧分圧器を形成する１対の抵抗５１６と５１８を含んでいる。
【００４０】
４個の各出力段５０６−５０８は、それぞれその利得を決める異なった電圧分圧器を備えた、３個のフィードバック増幅器５２４、５３４、及び５４４を含むものと考えられる。フィードバック増幅器５２４は、プログラム可能増幅器５２５と、抵抗５２６と５２８から成る電圧分圧器とを含み、フィードバック増幅器５３４は、プログラム可能増幅器５３５と、抵抗５３６と５３８から成る電圧分圧器とを含み、フィードバック増幅器５４４は、プログラム可能増幅器５４５と、抵抗５４６と５４８から成る電圧分圧器とを含んでいる。さらに、多重利得出力段５０６及び５０８は、コンデンサ５５２と５５４、及び抵抗５５３と５５５から成る多重利得出力段５０６内の回路のような、ケーブル補償回路を含んでいる。以下で明らかになるように、各増幅器５２５、５３５、５４５は、線５７１と５７４を介して、出力段５０６及び５０８に搬送されるシフト・レジスタ信号を介して、プログラム機能をＯＮ／ＯＦＦできるといる点において、プログラム可能である。出力段に接続された長いケーブルが使用される適用例においては、トリガ出力段を使用しないので、ケーブル補償コンデンサ及び抵抗を含まないということを除いては、トリガ出力段５０７及び５０９は、多重利得出力段と同様である。また、以下で明らかになるように、トリガ出力段は、シフト・レジスタ信号を使用するラッチを含まないが、その代わり、それぞれ線５７４及び５７２を介して、それぞれの出力段５０６及び５０８内のラッチからの信号を利用する。
【００４１】
ＩＣＸチップ５４０の１８個の入力５４１は、チップ３４０の入力３４１、及びチップ４４０の入力４４１に対応する。各入力は、マルチプレクサ「Ａ」５１２の１８個の入力５２１、及びマルチプレクサ「Ｂ」５１３の１８個の入力５３１の両方に接続されている。「Ａ」マルチプレクサ５１２は、線５６４を介してシフト・レジスタに接続されているが、これは、プログラマ１２１からデータ信号を与える、チップ３４０と４４０の線３４４と４４４に、それぞれ対応している。シフト・レジスタ・データ信号は、線５６５を介して、マルチプレクサ５１２からマルチプレクサ５１３へ送られ、次に線５７１及び５７３を介して、出力段５０８及び５０６に送られる。以下に説明するように、５１２のような各マルチプレクサは、ケーブル５６４で受信した信号に応じて、５１４のような対応するフィードバック増幅器の正の入力に、その入力の１つを接続する。増幅器５１４の出力は、抵抗５１６を介してその負の入力に接続され、その負の入力はまた、抵抗５１８を介して接地に接続されている。増幅器５１４の出力５２２は、増幅器５２５、５３５、５４５の正の入力に印加される、ＭＵＸＡＯＵＴ信号を与える。増幅器５２５、５３５、５４５の各出力は、抵抗５２６、５３６、５４６を介して、それぞれ負の入力に接続されている。増幅器５２５、５３５、５４５の負の入力はそれぞれ、抵抗５２８、５３８、５４８を介して、それぞれ接地に接続されている。増幅器５２５の負の入力もまた、直列に接続されたコンデンサ５５４と抵抗５５５を介して、接地に接続され、そして直列に接続されたコンデンサ５５２と抵抗５５３を介して、接地に接続されている。増幅器５２５、５３５、５４５の出力は、ＩＣ５４０の「Ａ」出力５４２に接続され、ＸＶＯＵＴＡ信号を与える。ｍｕｘａｍｐ５０４及び多重利得出力段「Ｂ」５０８は、ｍｕｘａｍｐ５０２及び多重利得出力段「Ｂ」５０６と同一であり、同様に出力５４３上に信号ＸＶＯＵＴＢを与える。トリガ出力段「Ａ」は、増幅器５１４の出力に接続され、ＴＲＩＧＡ出力信号を与えるが、トリガ出力段「Ｂ」５０９は、ｍｕｘａｍｐ５０４の増幅器出力に接続され、ＴＲＩＧＢ出力信号を与える。
【００４２】
抵抗５１６、５１８、５２６、５２８、５３６、５３８、５４６、５４８、５３５、５５５の定数は、それぞれ１００オーム、８８オーム、１２５オーム、１０５オーム、１２５オーム、１０５オーム、９０オーム、１．１キロオーム、４２０オーム、１．５キロオームであることが好ましい。コンデンサ５５２及び５５４の定数は、それぞれ１ピコファラド及び６ピコファラドであることが好ましい。これらの定数は、結果として増幅器５１５に２．１の利得、増幅器５２５と５３５に２．２の利得、増幅器５４５に１．１の利得をもたらす。増幅器の利得は、例えば２ではなく２．１というように、システム１００に対する所望の最終利得よりもわずかに大きく、システム内の他の部分でわずかな損失が許されるようになっている。すなわち、利得係数２．１を選択すると、結果としてシステム１００の最終利得は、ほぼ２になる。
【００４３】
マルチプレクサ増幅器５０２の詳細な回路図は、図６に示されている。ｍｕｘａｍｐ５０２は、１８個の入力５２１、トランジスタ６０４、６０６、６０８、６１０、６１２、６１４、６２４、６２６、６２８、ラッチＸＡ１からＸＡ１８、ダイオード６５３から６５６、抵抗５１６、５１８、及び６６０から６６８、コンデンサ６７０、及び出力５２２を含んでいる。この回路内及び本開示における他の回路内のすべてのトランジスタは、バイポーラＮＰＮトランジスタであることが好ましい。トランジスタ６０８及び６２８は、９エミッタ・トランジスタである。ラッチＸＡ１及びＸＡ１８、及び以下に述べる他のラッチは、本発明の実施例においては、好適には約−３．０ボルトである「ｌｏｗ」すなわち論理「０」状態、及び本発明の実施例においては、約＋０．０ボルトである「ＨＩＧＨ」すなわち論理「１」状態である、２つの状態のいずれかでラッチされる出力を有する任意の素子であってもよい。ラッチは、回路内及びシフト・レジスタ６９０と１１９０（図１１）内の相対的位置を示す、ＸＡ１及びＸＡ１８のような名称で表記されている。「Ａ」又は「Ｂ」の前の始めの１つ又は２つの文字は、ラッチが位置する回路を示しており、最初の文字が「Ｘ」である場合、ラッチはＩＣＸチップ内にあり、最初の文字が「Ｙ」である場合、ラッチはＩＣＹチップ内にある。「Ａ」又は「Ｂ」の前に他の文字が何もない場合は、ラッチはｍｕｘａｍｐ内にある。「Ａ」又は「Ｂ」の前に「Ｇ」がある場合は、ラッチは多重利得出力回路内にあり、「Ｐ」がある場合、ラッチはプログラム可能出力回路内にあることを意味する。文字「Ａ」又は「Ｂ」は、ラッチが「Ａ」チャンネル又は「Ｂ」チャンネルにあることを示している。最後の記号が、数字である場合、どのラッチが、始めの文字によって与えられた回路位置において、同様の機能を有する一連のラッチであるかを示している。最後の記号が、１つ又は複数の文字である場合、「ＯＮ」（出力禁止ＯＮ）、又は「ＯＦ」（出力禁止ＯＦＦ）、あるいは「Ｌ」（レベル・シフト制御）のような特定の機能を有する特定のラッチを示している。例えば、ラッチＹＡＬは、ＩＣＹチップの「Ａ」チャンネルｍｕｘａｍｐ内における、レベル・シフト制御ラッチを示している。抵抗６６０から６６８の定数がそれぞれ、１２５オーム、２キロオーム、５００オーム、２．３キロオーム、１キロオーム、２００オーム、１．８キロオーム、２キロオーム、１２５キロオームであることが好ましい。コンデンサ６７０の定数は、０．２ピコファラドであることが好ましい。
【００４４】
ｍｕｘａｍｐ５０２は、点線６８３の左側の回路である１８：１マルチプレクサ５１２、ｍｕｘａｍｐから外にマルチプレクサ５１２によって選択された信号を駆動するフィードバック増幅器５１４、出力５２２をバイアスする電流源回路６８８を含んでいる。図６に示された実施例においては、増幅器５１４のフィードバック回路は、マルチプレクサ５１２の一部であるトランジスタ６０８及び６２８を実際に通過している。マルチプレクサ５１２は、６３０のように基本的に１８個の増幅器であり、それぞれは、ＸＡ１のようなラッチ、６０６のようなトランジスタ、６７４のような電流源から成る、６３１のような付勢手段によって選択的に付勢される。各増幅器は、６８１と６８２のようなエミッタを接続した、６０４と６０８のような、２つのトランジスタを含んでいる。これらの接続エミッタを「エミッタ・ペア」と呼ぶ。図示の実施例において、トランジスタ６０８は、９−エミッタ・トランジスタであり、第１の９個の増幅器に対する第２のトランジスタとして動作するが、第２の９−エミッタ・トランジスタ６２８は、最後の９個の増幅器に対する第２のトランジスタとして動作する。差動増幅器回路、例えば入力Ｉｎ１とトランジスタ６０８の第１エミッタ間に示された回路は、ｍｕｘａｍｐ５０２内で１８回繰り返されるが、最初及び最後だけ、すなわち入力Ｉｎ１及びＩｎ１８に対する増幅器回路のみが示されている。以下の記述から明らかとなるように、これら増幅器回路の各々は、５０６のような多重利得出力段内の３つの増幅器５２４、５３４、５３５に加え、各プローブ出力１２９と１３０と共に、独立したマルチプレクサ・チャンネルを規定する。
【００４５】
Ｉｎ１入力は、トランジスタ６０４のベースに接続され、また陽極を接地に接続されたダイオード６５３を介して、接地されている。この構成において、ダイオード６５３は、入力Ｉｎ１に印加される負の過剰電圧に対して保護する。ダイオード６５３は、入力の負電圧が約−０．７ボルトに達するとオンし始める。正電圧遊動に対する保護は、当技術分野では周知のように、基本的にはダイオードである、トランジスタ６０４のコレクタ／ベース接合部によってもたらされる。トランジスタ６０４のコレクタは、接地に接続されている。
【００４６】
本開示において、電圧源は、６７４のように電圧を横に書き込まれた線で示されている。プローブ電源１２４（図１）は、＋６．０ボルト、＋１．３５ボルト、及び−３．０ボルトを供給する。各ＩＣチップもまた、−１．４４ボルトを生成するチップ搭載の回路を有している。他の中間電圧は、電源１２４からの適切な電圧を搬送する線と、中間電源が図示される回路の部分との間の電圧を減衰させる、１つ以上のダイオードを配置することによって、通常の方法で得られる。
【００４７】
各チャンネルの独立したバイアス、すなわち６８１のように、最初のトランジスタのコレクタを介する、電源への各チャンネルの独立した接続は、隣接チャンネルが、電源を介して「相互誘導」するのを防止する。従って、それによりチャンネルがＯＦＦになると、絶縁がもたらされる。上記のように、トランジスタ６０４のエミッタは、トランジスタ６０８の最初のエミッタに接続されている。この接続により規定されたノード６８０は、トランジスタ６０６のコレクタに接続されている。トランジスタ６０６のベースは、ラッチＸＡ１の出力に接続されている。線５６４は、シフト・レジスタ・データ信号をラッチＸＡ１に印加し、この信号は、線６８６を介して次のラッチに送られる。当技術分野において周知のように、ラッチを刻時するためにクロック信号も印加される。ラッチＸＡ１はまた、マルチプレクサ内の他のラッチとは別に、接地に対して基準化されて、ラッチＸＡ１とトランジスタ６０６とから成る制御スイッチに対して、正確で、繰り返し可能なバイアスレバーが生成される。トランジスタ６０６のエミッタは、抵抗６６０を介して−３．０ボルト電源に接続されている。ラッチＸＡ１がＨＩＧＨになると、トランジスタ６０６をＯＮにし、トランジスタ６０８の最初のエミッタを通り、トランジスタ６０４と６０８から成る増幅器回路に対して、電流源が供給されて、この増幅器が付勢され、従って「Ａ」マルチプレクサ５１２のチャンネル１がＯＮになる。これにより、このチャンネルに関連する入力を、プローブ１００の選択出力１２９又は１３０と電気的に接続する。
【００４８】
ノード６８０はまた、陰極が接地に接続されたダイオード６５４を介して、接地に接続されており、抵抗６６１を介して＋１．３５ボルト電源に接続されている。接地に接続されたダイオード６５４と、抵抗６６１を介する＋１．３５ボルト電源への接続との組合せは、ノード６８０、及びノード６８０が接続するエミッタ・ペア６８１と６８２を、チャンネル非接続時に制御遮断電圧に強制し、さらにチャンネル間の結合を減少させることに役立つ。制御遮断電圧は、約０．７５ボルトであることが好ましく、これはラッチＸＡ１がＯＦＦの時、トランジスタ６０４及び６０８のベース／エミッタ接合を逆バイアスする。
【００４９】
先に述べた方法で、トランジスタ６０８又は６２８の対応するエミッタを介する、各マルチプレクサ入力からの回路は、３つの利得回路５２４、５３５、５４５の１つに加え、２つのプローブ出力１２９及び１３０の１つと共に、マルチプレクサ入力と関連するプローブ入力１０５（図１）から、プローブの出力１２９又は１３０へのプローブ回路経路を規定し、この経路を、本明細書においてはチャンネルと呼ぶ。例えば、パッド１０９（図１）のＩｎ６入力に接続されたプローブ先端部１０８から、マルチプレクサ５１２のＩｎ６入力、トランジスタ６０８の６番目のエミッタ、及び利得増幅器５２４を介して、プローブの出力１２９に至る回路は、プローブを通る独自の経路を規定し、この経路を、プローブ・ヘッド１０９の「Ａ１」セクションのチャンネル６と呼ぶ。
【００５０】
図６に戻ると、入力Ｉｎ１８とトランジスタ６２８の最後のエミッタ間の回路は、ラッチＸＡ１８が、ラッチのシフト・レジスタ内の異なる位置にあり、従ってその機能が、その位置におけるビットにより決定されるという点を除いては、Ｉｎ１とトランジスタ６０６の最初のエミッタ間の回路と、構造的にも機能的にも同一である。この後者の回路は、プローブ出力１２９と共に、「Ａ」セクションに関連する１８番目のチャンネルを規定する。同様に、他の入力Ｉｎ２からＩｎ１７と、対応するエミッタとの間の他の回路の各々が、プローブ・チャンネルを規定する。
【００５１】
トランジスタ６０８及び６２８のコレクタは、トランジスタ６１０のベース、抵抗６６３を介して＋６．０ボルト電源、及び直列に接続された抵抗６６２及びコンデンサ６７０を介して接地に接続されている。トランジスタ６１０のコレクタは、＋２．０ボルト電源に接続され、そのエミッタは、抵抗６６４を介して、トランジスタ６１２のベース、及びｍｕｘａｍｐ出力５２２に接続されている。トランジスタ６１２のコレクタは、＋１．３５電源に接続され、そのエミッタは、出力５２２に接続されている。出力５２２はまた、抵抗５１６を介してトランジスタ６０８及び６２８のベースに接続されて、図５に関連して説明した、フィードバックをもたらす。トランジスタ６０８及び６２８のベースはまた、抵抗５７８を介して接地に、及び抵抗６６６を介してオフセット電圧入力６９２に接続されている。オフセット電圧は、較正制御モジュール１２２（図１）から印加され、較正目的のために、ｍｕｘａｍｐ５０２回路をトリミングする手段を与える。
【００５２】
出力５２２はまた、トランジスタ６１４のコレクタに接続されている。トランジスタ６１４のベースは、−１．４４ボルト電源に接続され、そのエミッタは、抵抗６６５を介して−３．０ボルト電源に接続されている。この回路は、所望通りの動作を可能にする値で、トランジスタ６１０及び６１２にバイアスを与える。
【００５３】
多重利得出力段５０６の詳細な回路が、図７に示されている。出力段５０６は、トランジスタ７１０−７２３、ラッチＸＧＡ１−ＸＧＡ３、抵抗５２６、５２８、５３６、５３８、５４６、５４８、５５３、５５５、７４０−７４７、及びコンデンサ５５２と５５４を含んでいる。抵抗７４０−７４７の定数はそれぞれ、２０オーム、１３５オーム、２キロオーム、２キロオーム、２キロオーム、２．７キロオーム、２０オーム、１００オームであることが望ましい。ほかの構成部品の定数は、前記の通りである。
【００５４】
トランジスタ７１０、７１１、７１２のベースは、出力段入力５２２に接続されているが、そのコレクタは、＋１．３５ボルト電源に接続されている。トランジスタ７１０のエミッタは、直列の抵抗７４０及び７４６を介して、トランジスタ７１５のエミッタに接続されている。抵抗間のノード７６０は、トランジスタ７１６のコレクタに接続されている。トランジスタ７１１のエミッタは、トランジスタ７１４のエミッタ、及びトランジスタ７１７のコレクタに接続されている。トランジスタ７１２のエミッタは、トランジスタ７１３のエミッタ、及びトランジスタ７１８のコレクタに接続されている。トランジスタ７１３、７１４、７１５の各コレクタは、抵抗７４５を介して＋６．０ボルト電源、及び出力トランジスタ７２２のベースに接続されている。トランジスタ７１６−７１８のエミッタは、抵抗７４１を介して−３．０ボルト電源に接続されている。ラッチＸＧＡ１、ＸＧＡ２、ＸＧＡ３の出力は、それぞれトランジスタ７１６、７１７、７１８のベースに接続されており、また線５７４を介して、対応するトリガ出力段内の対応するトランジスタのベースにも接続されている。従って、あるチャンネルが、多重利得出力段「Ａ」５０６において選択されると常に、対応するチャンネルが、トリガ出力段「Ａ」５０７において選択され、多重利得出力段「Ｂ」５０８、及びトリガ出力段「Ｂ」５０９に対しても同様である。各ラッチは、シフト・レジスタ・データ線５７３に沿って直列に接続され、このデータ線５７３は、最も身近ではＸＭＢ３ラッチから、最終的にはプログラマ１２１（図１）から到来し、ラッチＸＭＡ１、ＸＭＡ２、ＸＭＡ３を通過した後、「Ｘ」チップ内の温度バッファ回路（図示せず）のラッチに向かう。前述のように、各ラッチはクロック入力も有し、独立に接地されている。図６におけるラッチに関連する回路と同様に、ＸＧＡ２／７１７などの各ラッチ／トランジスタは、トランジスタ７１１及び７１３から成るような、関連する増幅器に対して電流源を与え、この電流源は、線５２２上の信号入力が通過する増幅器５２５、５３５、５４５（図５）のどれかを制御するラッチによって、ＯＮ／ＯＦＦすることができる。
【００５５】
３つの増幅器のエミッタ・ペア間の各ノード７６０、７６１、７６２は、７４３のような抵抗を介して、＋１．３５ボルト電源に接続され、エミッタが接地に接続されている７２０のような、トランジスタのコレクタとベースに接続され、この構成において、７２０のようなトランジスタは、ダイオードとして機能する。この回路は、７１１、７１４のようなトランジスタのベース／エミッタ接合が、
ＸＧＡ２のような対応するラッチがＯＦＦの時、逆バイアスされることを確実にするので、これらのトランジスタはＯＦＦのままである。さらに、この配置は、ＸＧＡ２のようなラッチがＯＦＦの時、７２０のようなダイオードをＯＮにせしめて、ノードを接地に接続し、それにより増幅器を介する、如何なる信号の結合も防止される。
【００５６】
トランジスタ７２２のコレクタは、＋１．３５ボルト電源に接続され、そのエミッタは、出力５４２に接続されている。トランジスタ７１３、７１４、７１５の各ベースにそれぞれ接続された、ノード５４７、５３７、５２７は、増幅器５４５、５３５、５２５（図５）の負の入力にそれぞれ接続されたノードである。これらのノードへの電圧分圧器抵抗５２６、５２８、５３６、５３８、５４６、５４８の接続は、図５において示され、この図に関して説明した。
【００５７】
トランジスタ７２３のコレクタは、出力ノード５４２に接続され、そのエミッタは、抵抗７４７を介して−３．０ボルト電源に接続されている。このベースは、−１．４４ボルト電源に接続されている。この回路は、出力トランジスタ７２２に対してバイアスを与える。
【００５８】
上記から、多重利得出力段５０６が、出力トランジスタ７２２を共用する、３つのプログラム可能増幅器５２４、５２５、５２６から成ることが分かる。例えば、プログラム可能増幅器５３５は、トランジスタ７１１、７１４、７１７、ラッチＸＧＡ２、抵抗７４１、７４３、ダイオード７２０、それと共に出力トランジスタ７２２から成る。この増幅器５３５をフィードバック増幅器５３４にするフィードバックは、抵抗５３６及びノード５３７を介してもたらされ、増幅器５３４の利得を決定する電圧分割は、抵抗５３６及び５３８によって与えられる。増幅器５３５は、ラッチＸＧＡ２を含むシフト・レジスタに加えられたデータによりプログラムされる。ラッチＸＧＡ２が論理「０」を保持する場合、ラッチ及びプログラム可能増幅器５３５は、ＯＦＦとなるようにプログラムされ、ラッチＸＧＡ２が論理「１」を保持する場合、ラッチ及びプログラム可能増幅器５３５は、ＯＮとなるようにプログラムされる。同様に、ラッチＸＧＡ１が、増幅器７２５をＯＮ又はＯＦＦのいずれにするかを決定し、ラッチＸＧＡ３が、増幅器７４５をＯＮ又はＯＦＦのいずれにするかを決定する。
【００５９】
図８は、タイプ「Ｙ」集積回路チップ８０２のブロック回路図である。これは、図２におけるＩＣ２０２−２０５である。ＩＣＹ８０２は、「Ａ」チャンネルｍｕｘａｍｐ８０４、プログラム可能出力段８０５、「Ｂ」チャンネルｍｕｘａｍｐ８０６、プログラム可能出力段８０７を含んでいる。「Ａ」及び「Ｂ」チャンネルは、そのラッチが接続される順序を除いては、同一であり、このラッチと接続については以下で説明する。従って、「Ａ」チャンネルのみを詳細に記載する。ｍｕｘａｍｐ「Ａ」８０４は、３つの１８：１ｍｕｘａｍｐ８１０、８１１、８１２を含む５４：１ｍｕｘａｍｐである。繰り返すと、これらの３つの各ｍｕｘａｍｐは、ラッチ接続の順序を除いては、同一であるので、ｍｕｘａｍｐ８１０のみを詳細に説明する。ｍｕｘａｍｐ８１０は、１８：１マルチプレクサ８２０、フィードバック増幅器８２４、抵抗８５３と８５５及びコンデンサ８５２と８５４から成るケーブル補償回路８５０として考えられる。フィードバック増幅器８２４は、プログラム可能増幅器８２５、抵抗８２６と８２８から成るフィードバック及び電圧分圧器回路を含んでいる。フィードバック増幅器８２４とケーブル補償構成部品の接続は、図５におけるフィードバック増幅器５２４、及びその関連するケーブル補償回路に関連して説明したのと同様である。コンデンサ、及び抵抗８５２から８５４の定数は、それぞれ１．１４ｐｆ、及び３５０オーム、６．７ｐｆ、及び１．５キロオームである。さらに、この回路において、抵抗８２６は６０オーム、抵抗８２８は１８０オームであり、これは結果としてフィードバック増幅器８２４の１．１の利得となる。
【００６０】
ＩＣＹチップ８０２は、同一の２つの段、「Ａ」段８９０及び「Ｂ」段８９１を含んでいる。チップ８０２は、同じ識別子、すなわちＩｎ１、Ｉｎ２等によって識別される対応するプローブ入力１０５（図２）にそれぞれ接続された、５４個の入力８４１を含む。簡略化のために、９個の入力８４１のみを示す。対応するプローブ入力１０５と同様に、入力８４１は、それぞれマルチプレクサ８２０、８２１、８２２の１つに接続される、３つのグループ８４２、８４３、８４４に分割されている。各入力は、８６２のような１／１８入力分圧器に接続されており、各分圧器は、「Ａ」ｍｕｘａｍｐ８０４の１つの入力と、「Ｂ」ｍｕｘａｍｐ８０６の１つの入力に接続されている。「Ａ」及び「Ｂ」多重段８９０及び８９１の各々は、それぞれ出力８７０及び８７５を有している。ｍｕｘａｍｐ８０４の出力８７１は、プログラム可能出力段８０５の入力に接続され、プログラム可能出力段の出力８７２は、ＩＣＹ出力信号ＹＶＯＵＴＡをもたらす。同様に、出力段８０７の出力８７６は、出力信号ＹＶＯＵＴＢをもたらす。データ信号は、線８８０上の最初の１８：１マルチプレクサ８２０に供給されるが、これが２０２のようにプローブ・ヘッド内の最初のチップである場合、プログラマ１２１から送られ、これがプローブ・ヘッド内の最初のＩＣＹチップではない場合、先行チップの最後のラッチから送られる。データは、線８８１を介してマルチプレクサ８２０の最後のラッチから、次のマルチプレクサ８２１の最初のラッチに送られ、次に、マルチプレクサ８２１内のすべてのラッチを通過した後、データは、線８８２を介して「Ａ」チャンネル内の次のマルチプレクサに、次いで線８８３上の「Ｂ」チャンネル内マルチプレクサに、そこから、線８８６を介して「Ｂ」チャンネル出力段８０７に、次いで線８８７を介して「Ａ」チャンネル出力段へと送られる。マルチプレクサ増幅器８１０、８１１、８１２の出力８７１、８７３、８７４は、互いにデイジー・チェイン状であり、プログラム可能出力段８０５への入力である共通出力８７０に接続されている。
【００６１】
図９は、入力分圧器８６２の詳細な回路図を示している。この分圧器の重要な特徴は、ＩＣＹチップ８０２上にあるということであり、これにより、小さな領域において、多数の高インピーダンス・ネットワークを可能にしつつも、結合を低くする、ＩＣ形状寸法を利用することができる。入力分圧器８６２は、入力８６０、ＧｎｄＦ接地線９１２、ＧｎｄＳ接地線９１４、補償コンデンサ９０２、抵抗９０４、９０６、９０８、９１０、及びスパーク・ギャップ９２０を含んでいる。ＧｎｄＳ接地は、「センス」接地、すなわちＩＣが配置されるボンディング・パッドの通常の接地であり、ＧｎｄＦ接地は、パッドから高周波数電流を除くための特別な電流リターン接地である。分圧器ネットワーク内の実際の素子ではないが、分圧器が、所望通り機能するために考慮しなけれはならない、他の容量は、図９において示されている。これらには、チップが配置されるボンディング・パッドの純出力容量である、パッド容量９３０、入力分圧器８６２の出力８６３が接続されるｍｕｘａｍｐの入力容量である、増幅器容量９４０、入力８６０とＧＮＤＦ接地９１２間の浮遊容量である、浮遊容量９５１、及び入力８６０とＧｎｄＳ接地９１４間の浮遊容量である、浮遊容量９５２が含まれる。最後の２つの容量への線は、これらが、寄生容量であることを示すため点線になっている。
【００６２】
入力電圧分圧器ネットワークは、入力分圧器８６２の入力８６０と出力８６３の間の直列の抵抗９０４、９０６、９０８、加えて、出力８６３とＧｎｄＳ接地９１４間に接続された抵抗９１０から成る。コンデンサ９０２は、入力８６０とノード９０３間の抵抗９０４と９０６に並列に接続されている。このコンデンサが、浮遊容量９５１、９５２、及び増幅器容量９４０を補償する。スパーク・ギャップ９２０は、入力８６０とＧｎｄＦ接地９１２間に接続されている。パッド容量は、入力８６０とＧｎｄＦ接地９１２の間で生じ、浮遊容量９５１は、ノード９０１とＧｎｄＦ接地９１２の間に示され、浮遊容量９５２は、ノード９０３とＧｎｄＳ接地９１４の間に示される。増幅器容量は、出力８６３とＧｎｄＳ接地の間に生じる。
【００６３】
それぞれ、容量９０２が７０フェムトファラドで、抵抗９０４、９０６、９０８、９１０が、７．６キロオーム、３．８キロオーム、７．６キロオーム、１．１キロオームであることが好ましい。スパーク・ギャップ９２０の絶縁破壊電圧は、３２０ボルトであることが好ましい。入力分圧器８６２のすべての電子構成部品は、スパーク・ギャップ絶縁破壊電圧にまで、及びそれをわずかに上回る電圧まで耐え得ることは、ＩＣＹの重要な特徴である。好ましい実施例においては、パッド容量９３０は、１２５フェムトファラド、浮遊容量９５１は、２０フェムトファラド、浮遊容量９５２は、１０フェムトファラド、及び増幅器容量９４０は、１２０フェムトファラドである。
【００６４】
入力分圧器回路８６２の総入力インピーダンスは、４つの抵抗９０４、９０６、９０８及び９１０の合計であり、２０．１キロオームになる。高入力インピーダンスは、プローブ回路が、テスト対象回路と相互作用するのを防止するので、アナログ・プローブにおいて重要である。しかし、ある点において、入力分圧器抵抗は、非常に高くなり、そのためプローブを通過する信号が、良好な信号保全性に対してあまりにも低くなる。さらに、非常に多くの入力が、小さい領域に存在する、すなわち入力が非常に高密度になると、チャンネル間の低い結合と共に、高入力インピーダンスをもたらすことは困難になる。百個より多い入力の各々に対する高入力インピーダンスと、高信号保全性とを組み合わせることが、本発明の重要な特徴である。
【００６５】
図１０は、ｍｕｘａｍｐ回路におけるフィードバック増幅器８２４（図１１）、及びプログラム可能増幅器回路８０５（図１２）内の両方の部分を形成する、出力禁止回路１０００の詳細な回路図を示している。この回路は、入力１００２、及び１００３に置かれる信号ＶＬＡＴＣＨＯＮ、及びＶＬＡＴＣＨＯＦＦにそれぞれ応答して、出力１００５上に電流ＩＯＦＦを、及び出力１００６上に電圧ＶＯＦＦを供給する。出力禁止回路１０００は、トランジスタ１０１０−１０１８、抵抗１０２０、１０２９、ダイオード１０３０−１０３３を含んでいる。トランジスタ１０１２は、２−エミッタ・トランジスタである。入力１００３は、トランジスタ１０１０及び１０１１のベースに接続されている。入力１００２は、トランジスタ１０１２のベースに接続されている。トランジスタ１０１０及び１０１１のエミッタは、それぞれトランジスタ１０１２のエミッタの１つに、及び抵抗１０２０と１０２１を介して、−３．０ボルト電源に接続されている。トランジスタ１０１２のコレクタは、接地に接続されている。トランジスタ１０１０及び１０１１のコレクタは、抵抗１０２２を介して接続されている。トランジスタ１０１０のコレクタもまた、トランジスタ１０１３のエミッタに、及び抵抗１０２３を介して接地に接続されているが、トランジスタ１０１１のコレクタもまた、トランジスタ１０１４のエミッタに接続されている。トランジスタ１０１３及び１０１４のベースは、接地に接続されている。トランジスタ１０１４のコレクタは、出力１００６に接続されている。トランジスタ１０１３のコレクタは、トランジスタ１０１７のエミッタに接続されている。トランジスタ１０１７のベースは、抵抗１０２５を介して接地に、陰極をコレクタに接続されたダイオード１０３３を介して、そのコレクタに、陽極を電源に接続されたダイオード１０３２を介して、＋１．３５ボルト電源に、及び抵抗１０２７を介して、６．０ボルト電源に接続されている。トランジスタ１０１７のコレクタはまた、出力１００５に接続されている。トランジスタ１０１５のエミッタは、直列のダイオード１０３０と抵抗１０２４を介して接地に接続され、ダイオードの陽極は、エミッタに接続されている。トランジスタ１０１６のエミッタは、抵抗１０２９を介して接地に、及び陰極が出力１００６に接続された、ダイオード１０３１の陽極に接続されている。トランジスタ１０１５及び１０１６のベースは、直列の抵抗１０２６及び１０２８を介して、＋６．０ボルト電源に接続されている。抵抗１０２６と１０２８間のノード１０４０は、トランジスタ１０１８のベースに接続されている。トランジスタ１０１８のエミッタは、＋６．０ボルト電源に接続されている。トランジスタ１０１８のエミッタは、トランジスタ１０１６のコレクタに接続されている。抵抗１０２０−１０２９の定数がそれぞれ、１．１キロオーム、５．０キロオーム、３２．５キロオーム、３２．５キロオーム、２．０キロオーム、９７．５キロオーム、４０．０キロオーム、６５キロオーム、４０．０キロオーム、３２．５キロオームであることが好ましい。出力禁止回路は、出力１００６に約０．１ボルトの電圧ＶＯＦＦを、及び出力１００５に約０．５ミリアンペアの電流ＩＯＦＦを供給する。
【００６６】
ｍｕｘａｍｐ８１０回路は、図１１において示されている。この回路と図６に示すｍｕｘａｍｐ５０２の回路との比較は、この２つの回路が、多くの態様において同一であることを示し、従ってｍｕｘａｍｐ５０２回路とは異なる、ｍｕｘａｍｐ８１０回路の部分についてのみ、図１１を参照して説明する。図１１に示された抵抗、又は他の回路構成要素が、以下に、又は上記の図８を参照して説明しない場合、その値及び機能は、図６の対応する回路要素の記載において与えられた通りである。
【００６７】
回路８１０は、回路５０２と同様に、１８個の増幅器１１３０を含んでいる。回路８１０は、ケーブル補償回路８５０、及びプログラム可能ＯＦＦ回路１１１０を含んでいるという点で回路５０２と異なっているが、後者の回路は、図１１の左上部に点線で囲まれた、電流及び電圧制御回路１１１１に加えて、図１１の左側にあるレベル・シフト回路１１１２を含んでいる。回路８１０の全体を１ページに収めるため、また説明を簡略化するために、回路１１１２は、図１２の１２８２で示された、好ましい実施例における実際の回路の等価回路である。
【００６８】
プログラム可能ＯＦＦ回路１１１０は、ラッチＹＡＯＮ、ＹＡＯＦ、ＹＡＬ、出力禁止回路１０００、トランジスタ１１２０−１１２３、コンデンサ１１２８、抵抗１１３０−１１３４、及びダイオード１１４０を含んでいる。ラッチＹＡＯＮ、ＹＡＯＦ、及びＹＡＬは、最も直接的にはラッチＹＡ１８から、しかし最終的にはプログラマ１２１から到来する、シリアル・データ線１１５０に接続されている。ラッチＹＡＯＮ及びＹＡＯＦは、ＶＬＡＴＣＨＯＮ及びＶＬＡＴＣＨＯＦＦ信号を出力禁止回路１０００に供給する。図１０の説明において示したように、出力禁止回路１０００はまた、＋１．３５ボルト電源、＋６．０ボルト電源、及び−３．０ボルト電源にも接続され、出力１００５にＩＯＦＦ信号、及び出力１００６にＶＯＦＦ信号を供給する。出力１００６は、コンデンサ１１２８を介して接地に、及び抵抗１１３０を介してノード１１７０に接続されている。コンデンサ１１２８及び抵抗１１３０は、増幅器に対して高周波数補償を与える。出力１００５は、トランジスタ１１２０のベースに接続されている。トランジスタ１１２０のベースは、抵抗１１３１を介して、＋６．０ボルト電源に接続されている。トランジスタ１１２０のコレクタは、ダイオード１１４０の陰極に接続され、そのダイオードの陽極は、＋６．０ボルト電源に接続されている。トランジスタ１１２０のエミッタは、９−エミッタ・トランジスタ１１６０のコレクタに接続された、ノード１１７０に接続されている。ノード１１７０はまた、トランジスタ１１２１のベースに接続されているが、これは、そのＯＦＦ状態が回路１１１０によってより密接に制御されることを除いては、図６におけるトランジスタ６１０と同様の機能を果たす。ラッチＹＡＬの出力は、トランジスタ１１２３のベースに印加されるが、これは、トランジスタ１１２３の機能が、ラッチＹＡＬの状態に依存することを除いては、図６におけるトランジスタ６１４、及び抵抗６６５と同様の機能を、抵抗１１３４と共に果たす。オフセット入力１１９２は、抵抗１１３５を介して、フィードバック・ノード１１０８に接続されている。コンデンサ１１２８の定数が０．３ピコファラド、及び抵抗１１３０−１１３５の定数が、５００オーム、１４キロオーム、２．０キロオーム、１キロオーム、２００オーム、７２０オームであることが好ましい。
【００６９】
回路１１１０の機能は、ラッチＹＡ１、ＹＡ２、及び入力Ｉｎ１−Ｉｎ１８に関連する他のすべてのラッチがＯＦＦの時、すなわち、マルチプレクサ８１０の入力が選択されない時、トランジスタ１１２１及び１１２２をＯＦＦ状態に保つことである。図２に示すような典型的な用途においては、２０２−２０５のような複数のＩＣＹチップの、２１０のような出力は、２１５のような簡単な５０オームマイクロストリップ上で、互いにデイジー・チェイン状にされるので、ＯＦＦ状態のチップ出力２１０は、ＯＮ状態の他のチップからの出力に起因した、マイクロストリップ上の電圧に出会うことになる。図１１に戻り、入力８４１に関連するラッチＹＡ１、ＹＡ２等がすべてＯＦＦ状態の場合、回路１１１０を用いないと、ノード１１７０は、約＋２．５ボルト上昇し、これが出力８７１に生じ得る何らかの電圧と組み合わされて、トランジスタ１１２１及び１１２２をＯＮにする可能性がある。トランジスタ１１２０のベースに印加されるＩＯＦＦ電流は、このトランジスタをＯＦＦ状態に保持して、増幅器を介して、出力８７１から及び出力８７１へ、電流が流れないことを確実にしている。トランジスタ１１２０がＯＦＦ状態になると、ノード１１７０は浮動状態になる。出力禁止回路１０００によって生成される電圧ＶＯＦＦは、ノード１１７０を約０．１ボルトに保持し、これは、ラッチＹＡＬがＯＮの時、レベル・シフト回路１１１２により供給されるバイアスと共に、トランジスタ１１２１及び１１２２をＯＦＦ状態にし、出力８７１に生じ得る相応な電圧を保つ。従って、ＩＯＦＦとＶＯＦＦの組合せは、結果として出力に接続された如何なる回路に対しても、開回路とみなせる出力８７１となる。以下で明らかとなるように、この特徴により、多くのＩＣチップが、プローブ出力に対してデイジー・チェイン状とすることが可能になり、プローブ・ヘッドに配置できるチャンネル数が、ＩＣＸ及びＩＣＹの２つのカスタムＩＣチップを利用するだけで、大いに増加される。
【００７０】
プログラム可能出力段８０５と同時に、他のプログラム可能出力段に対する回路の好ましい実施例は、図１２に示されている。回路８０５は、入力８７０、出力８７２、ラッチＹＰＡＯＮ、ＹＰＡＯＦ、ＹＰＡＬ、トランジスタ１２１０−１２１９、抵抗１２２６−１２３８、コンデンサ１２２０、及びダイオード１２４０と１２４１を含んでいる。入力８７０は、トランジスタ１２１０のベースに接続されている。トランジスタ１２１０のコレクタは、＋１．３５ボルト電源に接続されているが、そのエミッタは、直列に接続された抵抗１２２６及び１２２７を介して、トランジスタ１２１１のエミッタに接続されている。トランジスタ１２１１のベースは、出力８７２に接続されているが、そのエミッタは、図１１の回路におけるノード１１７０と同等である、ノード１２７０に接続されている。抵抗１２２６と１２２７間のノード１２６８は、トランジスタ１２１２と１２１３のコレクタ、トランジスタ１２１２のベース、及び抵抗１２２８を介して＋１．３５ボルト電源に接続されている。トランジスタ１２１２のエミッタは、接地に接続されている。トランジスタ１２１３のエミッタは、抵抗１２２９を介して−３．０ボルト電源に接続されている。トランジスタ１２１３のベースは、ラッチＹＰＡＯＮの出力に接続されている。
【００７１】
回路８０５の左上部に点線で囲まれた、電流及び電圧制御回路１２８１と、回路８０５の右下部に点線で囲まれた、レベル・シフト回路１２８２とから成る回路１２８０は、図１１におけるプログラム可能ＯＦＦ回路と同じ機能を果たす。回路１２８１は、図１１の左上部に点線で囲まれた、回路１１１１と同一であるので、再度は説明しない。回路１２８２は、図１１における同等のレベル・シフト回路１１１２の実際の実施態様を示している。トランジスタ１２１６のコレクタは、出力８７２に接続され、そのエミッタは、抵抗１２３７を介して−３．０ボルト電源に接続され、そのベースは、抵抗１２３３を介して、トランジスタ１２１７のエミッタに接続されている。トランジスタ１２１７のコレクタは、接地に接続され、そのベースは、トランジスタ１２１８のコレクタに接続され、抵抗１２３４を介して接地に、及びダイオード１２４１の陰極に接続され、そのダイオードの陽極は、トランジスタ１２１８のベースに、及び抵抗１２３５を介してトランジスタ１２１９のエミッタに接続されている。トランジスタ１２１９のエミッタは、抵抗１２３６を介して接地に接続され、そのコレクタは、接地に接続されている。トランジスタ１２１９のベースは、抵抗１２３８を介してラッチＹＰＡＬの出力に接続されている。抵抗１２２６−１２３８の定数はそれぞれ、２０オーム、２０オーム、１．８９キロオーム、１２５オーム、５００オーム、１４キロオーム、２．０５キロオーム、２５０オーム、１４キロオーム、７キロオーム、１４キロオーム、２５０オーム、７キロオームであることが好ましい。コンデンサ１２２０の定数は、０．２ピコファラドであることが好ましい。
【００７２】
図６及び図１１のｍｕｘａｍｐ回路５０２及び８１０、及び図７の多重利得出力段５０６と同様に、プログラム可能出力段回路８０５は、基本的にエミッタ・ペア、すなわち２つのトランジスタ１２１０と１２１１のエミッタを、別のトランジスタ１２１５の手段により与えられる、フィードバックと結合することにより形成される、フィードバック増幅器である。以前の図における少し複雑な増幅器と同様に、増幅器８０５は、エミッタ・ペア間のノード１２６８に接続された、電流源をＯＮ又はＯＦＦにすることにより、ＯＮ／ＯＦＦにすることができる。そして、以前の回路のように、電流源は、ラッチＹＰＡＯＮの出力により制御されている。しかし、以前の回路とは異なり、回路８０５は、複数の様々なラッチによって制御される、様々な電流源により付勢可能な、複数の様々なエミッタ・ペア増幅器を含んでいない。その代わり、ＯＦＦ／ＯＮいずれかにできるエミッタ・ペア増幅器が１つだけある。さらに、回路８１０（図１１）のすべてのエミッタ・ペア増幅器がＯＦＦの場合の状態と同様に、回路８０５のエミッタ・ペア増幅器がＯＦＦの場合、追加回路１２８０は、出力を高インピーダンスに、外部回路に対して開回路のように見える、電流がない状態に保つ。従って、出力段８０５は、ＯＮ又はＯＦＦのいずれかにプログラム可能であり、ＯＦＦの場合は開回路とみなせる。
【００７３】
図１を参照して、プローブ１００は、次のようにプログラムされる。プローブ・ヘッド１０２が、プログラムされるところであると想定すると、出力１２９及び出力１３０に接続すべき１つ又は複数の入力１０５は、ダイアル１４５を回す、又はキーボード１４２で情報を入力することによって選択される。入力手段１４０は、チャンネル選択プログラマ１２１に電気信号を送ることによって、応答するが、これは、マイクロプロセッサ１２５とメモリ１２６を利用して、ケーブル１６０にシリアル・データを出力し、プローブ・ヘッド１０２における、回路８１０（図１１）内ＹＡ１、ＹＡ２からＹＡＬ、及び回路８０５内のＹＰＡＯＮ、ＹＰＡＯＦ、ＹＰＡＬのようなすべてのラッチを介して、一連のデータ・ビットをシフトする。上記のように、ラッチは、全体として、基本的にシフト・レジスタ１１９０を形成し、また通常のシフト・レジスタのように、データは、各クロック・パルスで、１つのラッチから次のラッチにシフトする。データは、各プローブ・ヘッド内で、最初のＩＣＹチップから最後まで進み、各ＩＣＹチップ内で、第１の「Ａ」チャンネルｍｕｘａｍｐ８１０（図８）内のラッチ１から１８まで進み、その後第１の「Ａ」ｍｕｘａｍｐ内の３つの出力禁止ラッチＹＡＯＮ、ＹＡＯＦ、ＹＡＬに、第１の「Ｂ」チャンネルｍｕｘａｍｐ８１３内の３つの出力禁止ラッチＹＡＯＮ、ＹＡＯＦ、ＹＡＬに、「Ｂ」チャンネルｍｕｘａｍｐ８１３内のラッチ１から１８に、次いで第２の「Ａ」チャンネルｍｕｘａｍｐ８１１内のラッチ１から１８に進み、その後ｍｕｘａｍｐ８１１内の３つの出力禁止ラッチに、第２の「Ｂ」チャンネルｍｕｘａｍｐ８１４内の３つの出力禁止ラッチに、ｍｕｘａｍｐ８１４内のラッチ１から１８に、第３の「Ａ」チャンネルｍｕｘａｍｐ８１２内のラッチ１から８に、ｍｕｘａｍｐ８１２内の出力禁止ラッチに、第３の「Ｂ」チャンネルｍｕｘａｍｐ８１５内の出力禁止ラッチに、ｍｕｘａｍｐ８１５内のラッチ１から１８に、次いで「Ｂ」チャンネル・プログラム可能出力段８０７内のラッチＹＰＡＯＮ、ＹＰＡＯＦ、ＹＰＡＬに、「Ａ」チャンネル・プログラム可能出力段内のラッチＹＰＡＯＮ、ＹＰＡＯＦ、ＹＰＡＬに、そして最後に、チップ内の温度感知バッファ（図示せず）を付勢するラッチへと進む。
【００７４】
例えば、プローブ・ヘッド１０２内の入力７が、プローブ・ヘッド１０２の「Ａ」出力に接続されるように、及びプローブ・ヘッド１０２内の入力２３９が、「Ｂ」出力に接続されるように選択されたと仮定する。プローブ・ヘッド１０２内には２４０個の入力があり、次いで５個のＩＣＹチップとなるが、５番目のＩＣＹチップ内の５４個の入力のうちで、最初の２４個だけが使用される。プローブ・ヘッド内の最初のＩＣＹチップの「Ａ」チャンネルにおいて、第１のマルチプレクサ増幅器８１０（図１１）の８番目の入力に関連するラッチ、及び５番目のＩＣＹチップ内の「Ｂ」チャンネル（図８）において、２番目のｍｕｘａｍｐ８１４の５番目の入力に関連するラッチが、論理「１」を保持し、プローブ・ヘッド内のすべての他の入力ラッチＹＡ１、ＹＡ２等が、論理「０」を保持するまで、プログラマ１２１は、ラッチを介して、データをシフトする。さらに、最初のＩＣＹチップ内の最初の「Ａ」チャンネルｍｕｘａｍｐ８１０のラッチＹＡＯＮ、及びプローブ・ヘッド１０２内の５番目のＩＣＹチップの第２の「Ｂ」チャンネルｍｕｘａｍｐ８１４内のラッチＹＡＯＮは、論理「１」を保持し、プローブ・ヘッド１０２内の他のすべてのｍｕｘａｍｐ内の他のラッチＹＡＯＮが、論理「０」を保持し、最初のＩＣＹチップ内の「Ａ」チャンネル内の最初のｍｕｘａｍｐ８１０のラッチＹＡＯＦとＹＡＬ、及び５番目のＩＣＹチップの「Ｂ」チャンネル内の第２のｍｕｘａｍｐ８１４内の同じラッチは、論理「０」を保持し、プローブ・ヘッドの他のすべてのＩＣＹチップ内の他のすべてのｍｕｘａｍｐ内の他のラッチＹＡＯＦとＹＡＬは、論理「１」を保持する。さらに、プローブ・ヘッドの最初のＩＣＹチップの「Ａ」チャンネル内の出力段回路８０５（図８）内、及び５番目のＩＣＹチップの「Ｂ」チャンネル内のプログラム可能出力段８０７内おいて、ラッチＹＰＡＯＮ（図１２）は論理「１」を保持し、ラッチＹＰＡＯＦ及びＹＰＡＬは論理「０」を保持し、５個のＩＣＹチップの他のすべてのプログラム可能出力段において、ラッチＹＰＡＯＮが論理「０」を保持し、ラッチＹＰＡＯＦ及びＹＰＡＬが論理「１」を保持する。プローブ・ヘッド１０２において何の入力も選択されないと、ＹＡ１、ＹＡ２等のすべてのラッチが論理「０」を保持し、ラッチＹＡＯＮとＹＰＡＯＮが論理「０」を保持し、ラッチＹＡＯＦ、ＹＡＬ、ＹＰＡＯＦ、ＹＰＡＬが論理「１」を保持するまで、データが、シフト・レジスタを介してシフトされる。以上によって、プローブ・ヘッド１０２の出力１１５が、高インピーダンスになり、開回路とみなせる、電流がない状態になる。
【００７５】
各プローブ・ヘッド１０２−１０４、及びパッド１０９は、専有のシフト・レジスタを有しており、従って、各プローブ・ヘッド及びパッドは、他のプローブ・ヘッドから独立してプログラムすることができる。各プローブ・ヘッド及びパッドに対し、どの入力をどの出力に接続するかについての選択は、入力手段１４０で行われ、チャンネル選択プログラマ１２１は、ビット・ストリングを、ＩＣＸチップを含むパッドの場合、シフト・レジスタ６９０に出力し、ＩＣＹチップを使用するプローブ・ヘッドの場合、１１９０に出力し、このビット・ストリングは、１つ又は複数の選択入力を１つ又は複数の選択出力と接続するよう適切に、ラッチを付勢又は非勢して、８１０などのｍｕｘａｍｐの８７１といった出力、８０２などのＩＣＹチップの８７２といった出力、及び１０３などのプローブ・ヘッドの１１１といった出力はそのままにされ、これら出力は、入力が選択されていないので、高インピーダンスであり、外部回路に対して開回路とみなせる、電流がない状態である。
【００７６】
パッド１０９の場合、利得もまた選択される。パッド１０９内のＩＣＸチップ３４０をプログラムする場合、シフト・レジスタ６９０内のラッチの順序は、次の通りである。「Ａ」チャンネルｍｕｘａｍｐ５０２内のラッチ１−１８、すなわち図６のラッチＸＡ１からＸＡ１８、次に、「Ｂ」チャンネルｍｕｘａｍｐ内のラッチ１−１８、次は、「Ｂ」チャンネル多重利得出力段５０８内の３つのラッチ、次は、「Ａ」チャンネル多重利得出力段５０６内のラッチＸＧＡ１、ＸＧＡ２、ＸＧＡ３（図７）、そして、温度バッファ・ラッチ（図示せず）である。
【００７７】
すべてのプローブ・ヘッド１０２−１０４、及びパッド１０９、又は少なくとも再プログラムを要するものをプログラムした後、第２レベルのマルチプレクサ１２７がプログラムされる。再び、接続すべき１つ又は複数の入力が選択され、各選択入力が接続すべき、１つ又は複数の出力も選択される。この場合、好ましい実施例において、１．１、２．２、又はケーブルを伴う２．２である、３つの使用可能な利得の１つも、利得選択手段１４６を使用して選択される。プログラマ１２１は再び、ストリングを上記のＩＣＸチップ４４０に与えられた順序でラッチ６９０を通過させて、第２レベルのマルチプレクサ１２７内のＩＣＸチップ４４０にバイト・ストリングを出力し、このバイトが、ラッチを付勢又は非勢して、各出力に対して選択された利得と共に、１つ又は複数の選択入力を１つ又は複数の選択出力に電気的に接続する。
【００７８】
この時点で、プローブ１００は、次のいずれかの形で電気的に接続している。入力１０５（図１）の１つ、又はプローブ先端部１０８を、出力１２９又は１３０の１つに、入力１０５の１つ、又はプローブ先端部１０８を、出力１２９及び１３０の両方に、一方の入力１０５、又はプローブ先端部１０８を、一方の出力１２９又は１３０に、そして他方の入力１０５、又はプローブ先端部１０８を、他方の出力に接続する。広帯域幅にわたり、高信号保全性を有して、選択入力から選択出力に信号を送ること以上に重要なことはない。このことが、どのようにに生じるかをより良く理解するために、図１、図２及び図８を参照する。入力５５（図２）が、出力１２９（図１）にまで電気的に接続され、プローブ・ヘッド１０３内の他の入力は選択されないものと想定する。そうすると、プローブ・ヘッド１０３の第２のＩＣＹチップ内の第１のｍｕｘａｍｐの３番目の入力は、チップ出力８７２に信号を通し、他のすべてのｍｕｘａｍｐは、高インピーダンスになり、出力増幅器８０５及び８０７に対して開回路とみなせる、電流がない状態となる。従って、信号は、他のｍｕｘａｍｐの入力上の信号の干渉を受けずに、チップ２０３の「Ａ」出力を通過し、チップ２０３の出力「Ｂ」は、マイクロストリップ１１２（図２）に対して、高インピーダンスで、電流のない開回路とみなせる。さらに、他のチップ２０２−２０５からの他のすべての出力は、高インピーダンスで、電流のない開回路の状態にあるので、入力５６からの信号は、他の入力に存在する可能性もある如何なる信号の干渉も受けずに、出力１１１上のチップから送り出される。さらに、出力１１２は、外部回路にとって、高インピーダンス、電流のない開回路とみなせる。このようにして、あるレベルにｍｕｘａｍｐ、別のレベルにチップ、そして第３のレベルにプローブ・ヘッドという、簡単なデイジー・チェイン状接続が、効果的に使用され、広帯域幅にわたり、高信号保全性を有して、任意の多数のプローブ入力が、２つのプローブ出力の１つ又は両方に電気的に接続される。
【００７９】
広帯域幅、及び高信号保全性に寄与する、本発明の他の特徴は、各チャンネルが、ユーザが望めば何時でも、独立に、且つ自動的に較正可能であることである。図１３を参照すると、較正システムが示されている。これは、高精度の周知の信号源１３１０、及び較正器１３１２を含んでいる。信号源１３１０からの信号が、プローブ・ヘッド１０３の入力に印加され、較正器１３１２に送られる。それぞれ較正は独立して行われるので、簡略化のために、１つのプローブ・ヘッド１０３のみが示されているが、プローブ・システム１００の残りも含まれていることを理解されたい。信号は、線１３１４を介して、プローブ・ヘッド１００から較正器１３１２に送られる。選択手段１４３、利得選択手段１４４、及びチャンネル選択プログラマ１２１（図１）を含む、プローブ・チャンネル選択手段１４７は、プローブ・ヘッド１０３内のチャンネルを選択し、どのチャンネルが選択されたかを較正器１３１２に知らせる。「プローブ・チャンネル」によっては、３つの利得選択チャンネル部分の１つを含む、選択入力１０５から出力１２９及び１３０の選択された１つへの全チャンネルを意味する、ということを理解されたい。
【００８０】
較正の方法は、図１５のフローチャートに示されている。ステップ１５１０において、較正システムは、セットアップ、ウォームアップ、そして較正され、信号源１３１０からの信号は、プローブ１００に印加され、そして全体としてのプローブの初期総合較正が行われる。次にステップ１５１４において、プローブ、及びプローブヘッド識別情報（プローブＩＤ）が、まだ格納されていなければ、メモリ２０１に格納される。このＩＤには、プローブ、及びプローブ・ヘッド・シリアル番号、特定のプローブ及、びプローブ・ヘッド用のメイン・フレーム１３３のセット・アップに関する情報、及びプローブに関する一般的な較正情報が含まれている。プローブ・ヘッド１０３内の第１のチャンネルが選択され、既知信号は、チャンネル及びキャリブレータ１３１２に印加される。キャリブレータ１３１２は、信号源１３１０から受信した信号と、プローブ１００から受信した信号とを比較し、プローブ１００からの信号を、信号源１３１０からの信号に修正する較正係数を算出し、較正係数と共に、チャンネル識別子をプローブ・ヘッド１０３内のメモリ２０１に格納する。これは、その後、プローブ・ヘッド１０３内のすべてのチャンネルが較正されるまで、次のチャンネルに対して繰り返される。次いで、プロセスは、自身のメモリを有するようになる、次のプローブ・ヘッドで最初からやり直す。較正の終わりには、各プローブ・ヘッド、パッド回路、及び第２レベルのマルチプレクサ回路は、プローブ・ヘッド、又はパッド回路、及び一部分であるプローブを識別し、製造工程時に生じるごくわずかな変動さえも調整するために、出力の正確な修正を可能にする情報を、メモリに格納していることになる。
【００８１】
図１６を参照すると、プローブ・ヘッド、又はパッド回路メモリに格納された情報を使用するプロセスが示されている。ステップ１６１０において、プローブがその一部であるメイン・フレーム１３３の電源が投入され、続いてプローブの電源が入る。１０３のようなプローブ・ヘッドは、図１４に示すように、ＰＱＦＰ１４１４に接続することができ、あるいは１つ以上のプローブ先端部１０８は、電源投入の前後いずれでも、テストすべき回路ノードに接続することができる。初期化ルーチンの一部として、較正制御回路１２２は、マイクロプロセッサ１２５、及びメモリ１２６内のソフトウェアを使用して、ステップ１６１４においてプローブを読み取り、ステップ１６１８において、その情報を使用して、特定のプローブ、及び特定のプローブ・ヘッドを備える回路を調べるためのメインフレームを適切にセットアップするために、メインフレーム内の回路を調整し、全体としてのプローブに対する初期較正調整を行う。ステップ１６２２において、使用すべき１つ又は複数のチャンネルは、選択手段１４３（図１）を使用して選択される。その後、ステップ１６２６において、較正制御回路１２２は、再びマイクロプロセッサ１２５とメモリ１２６と関連して、特定の選択チャンネルに対して、２０１のようなメモリ内の較正情報を読み取る。ステップ１６３０において、この情報は、較正制御回路１２２によって使用されて、１１９２のようなオフセット入力に適切な電圧を印加し、プローブ出力を修正し、１つ又は複数の選択チャンネルに対して、プローブ１００の出力を修正する必要に応じて、メイン・フレーム１３３内の回路を調整する。プローブは、ここで使用準備が整う。新たなチャンネルが選択される毎に、そのチャンネルに対応するプローブ・オフセットは自動的に設定され、メイン・フレーム回路１３３は、ステップ１６２２ないし１６３４を介して自動的に調整され、選択チャンネルの使用のために、プローブ１００及びメイン・フレーム１３３が準備される。
【００８２】
広帯域幅、及び高信号保全性を創出するのに役立つ本発明の他の態様は、チップ搭載の静電放電（ＥＳＤ）保護である。この特徴には、スパーク・ギャップの絶縁破壊電圧までＥＳＤ事象に耐え得る電子部品のみを含む、９２０のようなチップ上スパーク・ギャップ、８６２のような入力回路、及びダイオード６５３と６５５を介するようなチップ搭載のダイオード・クランプが含まれている。こうした技法の組合せは、結果としてＥＳＤ保護の経路、容量、及び他のパラメータが回路内で明確に規定され、補償されて、広帯域幅、及び高信号保全性を維持するＥＳＤロバスト・プローブ・システム１００となる。この優れたＥＳＤ保護機能はまた、たとえＥＳＤ事象にさらされたとしても、現場での回路は、その広帯域幅、及び高信号保全性を保つことを意味している。
【００８３】
以上、高い信号保全性、及び帯域幅を備えた、プログラム可能チャンネル選択をもたらし、他にも多くの利点を有する、斬新なマルチチャンネル・アナログ信号テスト・プローブを説明した。ここに本発明は完全に開示され、当業者には、本発明の概念を逸脱することなく、記載の特定の実施例の様々な使用、及び変更をなすことが可能となることは明白である。例えば、キーボードやダイアルを使用して、何百というチャンネルの任意の１つが選択でき、同時にこのようなプローブに必要な、高帯域幅、及び高信号保全性をももたらすように、アナログ信号プローブが製造可能であり、この方法についての教示を利用して、多数の各種アナログ・プローブを設計及び製造可能であることが示された。さらに、出力禁止回路を使用することにより、多重マルチプレクサＩＣ、及び多重型式のプローブ・ヘッドの簡単なデイジー・チェイン化を可能になり、その結果、単一のプローブ・システムに含むことのできる、ピン数、回路の様々なタイプ等に関する、様々な各種オプションを提供し、この特徴を使用して、本明細書に記載のプローブ・システム以外の様々なプローブ・システムが製造可能である。あるいは、記載の種々の構成部品、及び回路の替わりに、同等の構成部品、及び回路も使用できる。追加特徴を加えることも可能である。任意の数の部品も使用することができる。従って、本発明は、記載のテスト・プローブで呈示される、及び／又はそれが有する、各及び全ての斬新な特徴、及び特徴の斬新な組み合わせにまで及ぶものであると解釈されるべきである。
【００８４】
以下に、本発明の実施態様を列挙する。
【００８５】
１．手動でテスト対象回路に接続可能であり、複数のプローブ入力、及びプローブ出力を含むプローブ・ヘッドを含む型式の、アナログ電子試験プローブであって、
前記試験プローブが、前記プローブ入力の１つを選択する選択手段を備え、前記プローブ・ヘッドが更に、前記選択されたプローブ入力を前記プローブ出力に電気的に接続するための、前記選択手段に応答する、多重化手段からなることを特徴とするアナログ電子試験プローブ。
【００８６】
２．前記多重化手段が、集積回路からなることを特徴とする前項１に記載の試験プローブ。
【００８７】
３．前記選択手段が、コンピュータを含むことを特徴とする、前項１に記載の試験プローブ。
【００８８】
４．前記多重化手段が、
それぞれが前記入力の１つに接続された複数の増幅器と、
前記選択入力と関連する増幅器を付勢する手段とを含むことを特徴とする、前項１に記載の試験プローブ。
【００８９】
５．前記選択手段が更に、前記選択入力から前記出力に送る信号に対して、可能な複数の利得の１つを選択する利得選択手段を含み、前記集積回路が、前記選択利得を前記信号に与えるための、前記利得選択手段に応答する、多重利得手段を含むことを特徴とする、前項２に記載の試験プローブ。
【００９０】
６．更に、チップ搭載のスパーク・ギャップを含む、前項２に記載の試験プローブ。
【００９１】
７．前記チップの入力回路内のすべての電子部品が、前記スパーク・ギャップの絶縁破壊電圧までのＥＳＤ電圧に耐え得ることを特徴とする、前項６に記載の試験プローブ。
【００９２】
８．更に、チップ搭載のダイオード・クランプを含む、前項２に記載の試験プローブ。
【００９３】
９．更に、チップ搭載の入力分圧器ネットワークを含む、前項２に記載の試験プローブ。
【００９４】
１０．前記複数の入力が、それぞれ１０キロオーム以上の入力インピーダンスを有することを特徴とする、前項２に記載の試験プローブ。
【００９５】
１１．前記各プローブ入力の各々に関連する較正情報を格納する、前記プローブ・ヘッド内のメモリ手段を更に含む、前項１に記載の試験プローブ。
【００９６】
１２．前記プローブが、複数の出力を含み、前記選択手段が、どの前記入力がどの前記出力に接続されるべきかを選択する手段を含み、前記多重化手段が、各選択入力を対応する１つ以上の選択出力に電気的に接続する手段を含むことを特徴とする、前項１に記載の試験プローブ。
【００９７】
１３．前記プローブ入力の１つと、前記プローブ出力の１つの各組合せが、プローブ・チャンネルを規定し、前記電子プローブが更に、前記各プローブ・チャンネルに関連する較正情報を格納する、前記プローブ・ヘッド内のメモリ手段を含むことを特徴とする、前項１２に記載の試験プローブ。
【００９８】
１４．前記テスト対象回路が、プラスティック・クワッド・フラット・パックであることを特徴とする、前項１に記載の試験プローブ。
【００９９】
１５．アナログ電子試験プローブであって、
複数のプローブ入力グループに分割された複数のプローブ入力と、
出力と、
前記複数のプローブ入力の１つを選択する選択手段と、
ぞれぞれ前記プローブ入力グループの１つに対応する、複数のマルチプレクサと、からなるアナログ電子試験プローブにおいて、
前記各マルチプレクサが、対応するプローブ入力グループ内のプローブ入力にそれぞれ接続された、複数のマルチプレクサ入力を含み、
前記各マルチプレクサが、マルチプレクサ出力を含み、
各マルチプレクサは、前記選択プローブ入力が、前記マルチプレクサに対応するプローブ入力のグループ内にある場合、前記選択プローブ入力をその出力に電気的に接続する、前記選択手段に応答し、
前記マルチプレクサ出力は、互いにデイジー・チェイン状にされ、前記プローブ出力に接続可能であることを特徴とする、アナログ電子試験プローブ。
【０１００】
１６．前記各マルチプレクサ集積回路が、対応するプローブ入力のグループ内の入力が選択されていない場合に、電気的に開回路とみなせる状態に、マルチプレクサ出力を置く、出力禁止手段を含むことを特徴とする、前項１５に記載の試験プローブ。
【０１０１】
１７．前記プローブが、複数のプローブ出力を含み、
前記選択手段が、どの前記複数のプローブ入力がどの前記プローブ出力に電気的に接続されるべきかを選択する手段を含み、
前記多重化手段が、それぞれ複数のマルチプレクサ、及び出力を有し、それぞれ前記プローブ出力の１つに対応する、複数のマルチプレクサ段を含み、
前記各マルチプレクサは、対応する段の出力が、選択プローブ出力、又は選択プローブ出力の１つに対応する場合、対応するプローブ入力グループ内の１つ以上の前記各選択入力を、その１つ以上の出力に電気的に接続する前記選択手段に応答し、
前記マルチプレクサ出力の各組が、互いにデイジー・チェイン状にされた前記プローブ出力の１つに対応し、前記対応するプローブ出力に電気的に接続可能であることを特徴とする、前項１５に記載の試験プローブ。
【０１０２】
１８．アナログ電子試験プローブであって、
複数のプローブ入力グループに分割された複数のプローブ入力と、
出力と、
前記複数のプローブ入力の１つを選択する選択手段と、
前記プローブ入力グループの１つにそれぞれ対応する、複数の集積回路と、
からなるアナログ電子試験プローブにおいて、
前記各集積回路が、対応するプローブ入力グループ内のプローブ入力にそれぞれ接続された、複数の集積回路入力を含み、
前記各集積回路が、集積回路出力を含み、
各集積回路は、前記選択プローブ入力が、前記集積回路に対応するプローブ入力グループ内にある場合、前記選択プローブ入力をその出力に電気的に接続する、前記選択手段に応答し、
前記集積回路出力は、互いにデイジー・チェイン状にされ、前記プローブ出力に接続可能であることを特徴とする、アナログ電子試験プローブ。
【０１０３】
１９．前記各集積回路が、対応するプローブ入力のグループ内の入力が選択されていない場合、電気的に開回路とみなせる状態に、その集積回路出力を置く、出力禁止手段を含むことを特徴とする、前項１８に記載の試験プローブ。
【０１０４】
２０．入力、及び出力と、
前記出力を電気的に開回路とみなせるようにせしめる、前記出力に接続された出力禁止手段とを含む、アナログ電子試験プローブ。
【０１０５】
２１．前記入力が、複数の入力の１つであり、前記試験プローブが更に、前記入力に接続され、マルチプレクサ出力を有するマルチプレクサを含み、前記出力が、前記マルチプレクサ出力からなることを特徴とする、前項２０に記載のアナログ電子試験プローブ。
【０１０６】
２２．前記入力が、複数の入力の１つであり、前記試験プローブが更に、前記入力に接続され、集積回路出力を有する集積回路を含み、前記出力が、前記集積回路出力からなることを特徴とする、前項２０に記載のアナログ電子試験プローブ。
【０１０７】
２３．前記出力禁止手段を付勢、及び非勢させる付勢手段を更に含み、前記付勢手段が、前記出力禁止手段を付勢させた場合、前記出力が、電気的に開回路とみなせることを特徴とする、前項２０に記載のアナログ電子試験プローブ。
【０１０８】
２４．テスト対象回路に手動で接続可能であり、プローブ入力、及びプローブ出力を含む、プローブ・ヘッドを含む型式の、アナログ電子試験プローブにおいて、
それぞれ異なる利得を有する複数の利得回路と、
前記入力から前記出力へ送る信号に対して、可能な複数の利得の１つを選択する入力手段と、
前記選択利得を表す信号を生成するために、前記入力手段に応答するコンピュータと、
前記入力、及び出力の間の前記利得回路の１つを電気的に接続して、前記選択利得を与えるために、前記信号に応答する、利得回路付勢手段とを含む、アナログ電子試験プローブ。
【０１０９】
２５．前記各利得回路が増幅器を含むことを特徴とする、前項２４に記載のアナログ電子プローブ。
【０１１０】
２６．プローブ・ヘッドを含む型式のアナログ電子試験プローブであって、
前記プローブ・ヘッドが、テスト対象回路に手動で接続可能であり、複数のプローブ入力と、１つのプローブ出力と、前記各プローブ入力に関連する較正情報を格納する、前記プローブ・ヘッド内メモリ手段とを含む、アナログ電子試験プローブ。
【０１１１】
２７．前記プローブが、複数の出力を含み、
前記プローブ入力の１つと、前記プローブ出力の１つの各組合せが、プローブ・チャンネルを規定し、
前記メモリ手段が、前記各プローブ・チャンネルに関連する較正情報を格納する手段を含むことを特徴とする、前項２６に記載の試験プローブ。
【０１１２】
２８．電子回路要素を試験する方法において、
複数の入力、１つの出力、及び前記入力と前記出力との間に電気的に接続されたプログラム可能マルチプレクサを有する、プローブ・ヘッドを与えるステップと、
前記複数の入力が、前記回路要素のノードに電気的に接続されるように、前記プローブ・ヘッドを前記回路要素に手動で接続するステップと、
前記プローブ・ヘッドを試験機器に接続するステップと、
前記入力の１つを前記出力に接続するように、前記マルチプレクサをプログラムするステップと、
前記回路要素を前記試験機器で試験するステップとを含む、方法。
【０１１３】
２９．前記試験機器がオシロスコープであり、前記試験するステップが、前記オシロスコープを使用して、前記回路要素による信号出力を検査するステップを含むことを特徴とする、前項２８に記載の方法。
【０１１４】
【発明の効果】
本発明は上述のように構成したので、プローブ・ヘッド内の集積回路チップ上に実装された、プログラム可能マルチプレクサの組み合わせによって、数百の入力が、プローブ自体を手動操作することなく、プローブ出力に交互に接続可能となり、このような操作に伴う誤差に対する、全ての可能性を排除可能となる。集積回路上の各接続に対して、信号と接地経路は、共に明確に規定され短いものである。このため、信号経路の不確実性及び長さによる不正確性はすべて排除される。
【０１１５】
集積回路チップは、任意のチップ数が、プローブ・ヘッド内で互いにデイジー・チェイン状となり得るように設計されているため、市販の別種のパッケージを受け入れる様々なプローブ・ヘッドを、経済的に設計及び製造することができる。
【０１１６】
本発明はまた、チップ内にプログラム可能で選択可能な利得増幅器を備えている。従って、上記の利点を依然として維持しながらも、入力及び各入力に対する利得は共に選択可能である。
【０１１７】
本発明はさらに、チップ搭載の入力分圧器を備えており、そのため上記の利点を全く損なうことなく信号を減衰可能である。また、チップ搭載のスパーク・ギャップ及びダイオード・クランプも備えられ、ＥＳＤ事象が、プローブ出力における高帯域幅、高信号保全性を妨害しない。チップ搭載の回路は、ＥＳＤ装置を完全に補償するため、ＥＳＤ装置自体もまた、プローブ出力における高帯域幅、高信号保全性を妨害することはない、といった効果がある。
【図面の簡単な説明】
【図１】本発明による、電子プローブ・システムの好ましい実施例のブロック回路図である。
【図２】図１のプローブ・システムの典型的な高密度ＰＱＦＰプローブ・ヘッドのブロック回路図である。
【図３】図１のプローブ・システムの９個の汎用単一ポイント用のプローブ・ヘッドの部分ブロック回路図である。
【図４】図１のプローブ・システムの第２レベルのマルチプレクサのブロック回路図である。
【図５】図１のプローブ・システムにおいて使用される、「Ｘ」タイプ集積回路チップのブロック回路図である。
【図６】図５の「Ｘ」集積回路チップにおけるマルチプレクサ増幅器の回路図である。
【図７】図５の「Ｘ」集積回路チップの多重利得出力段を示す図である。
【図８】図１のプローブ・システムにおいて使用される「Ｙ」タイプ集積回路チップをのブロック回路図である。
【図９】図８の「Ｙ」集積回路チップの入力分圧器部の回路図である。
【図１０】図８の「Ｙ」集積回路における出力禁止回路を示す図である。
【図１１】図８の「Ｙ」集積回路チップにおけるマルチプレクサ増幅器の回路図である。
【図１２】図８の「Ｙ」集積回路チップのプログラム可能出力段の回路図である。
【図１３】図１のプローブ・システムを較正するために、本発明による較正回路の好ましい実施例のブロック図である。
【図１４】プローブ・ヘッドと、それをＰＱＦＰに手動で接続する方法を示す。
【図１５】図１３の回路を使用した、較正処理のフローチャートである。
【図１６】図１のプローブ・システムの自動較正用処理のフローチャートである。
【符号の説明】
１００            プローブ・システム
１０１            プローブ・ヘッド
１０５，１０８    プローブ入力
１２１            チャンネル選択プログラマ回路
１２２            較正制御回路
１２３            オフセット制御回路
１２４            プローブ電源回路
１２５            マイクロプロセッサ
１２６            メモリ
１２７      第２レベルのマルチプレクサ
１２９，１３０    プローブ出力
１４３            選択手段
１４４            利得選択手段
２０７            多重化手段
【図１】
0003593405.tif 000002
【図２】
0003593405.tif 000003
【図３】
0003593405.tif 000004
【図４】
0003593405.tif 000005
【図５】
0003593405.tif 000006
【図６】
0003593405.tif 000007
【図７】
0003593405.tif 000008
【図８】
0003593405.tif 000009
【図９】
0003593405.tif 000010
【図１０】
0003593405.tif 000011
【図１１】
0003593405.tif 000012
【図１２】
0003593405.tif 000013
【図１３】
0003593405.tif 000014
【図１４】
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【図１５】
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【図１６】
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