(57)【特許請求の範囲】
【請求項１】
メモリが複数のメモリゾーンに分割されており、１つのメモリゾーンの全てのメモリワードは同じ管理モードに割り当てられており且つアドレスが連続しており、複数のメモリゾーン自体もアドレスが連続しており、このメモリの少なくとも１つのメモリワードは、メモリゾーンの管理モードを決定する第１の組のビットと当該メモリゾーンの終了アドレスを決定する第２の組のビットとを含むゾーン記述子の役割を果たし、逐次アドレス信号を生成するアドレスカウンタを備え、逐次的なアドレッシングを行う、電気的にプログラム可能な不揮発性型メモリのメモリゾーンのメモリワードの読出及び／または書込み及び／または消去モードでの管理回路において、メモリゾーンＡのゾーン記述子ＤＡのアドレスが、当該メモリゾーンＡのメモリワードの第１のアドレスであり、このゾーン記述子ＤＡは、情報エレメントとして、次のメモリゾーンＢのゾーン記述子ＤＢのアドレスに対応する当該メモリゾーンＡの終了アドレスを含み、当該管理回路は、当該メモリゾーンＡの管理モードを記憶する第１の一時記憶回路と、上記の次のメモリゾーンＢのゾーン記述子ＤＢに対応するアドレスを記憶する第２の一時記憶回路とを具備しており、上記第１及び第２の一時記憶回路は、上記ゾーン記述子ＤＡに対応するメモリゾーンＡのワードのアドレッシングの間中に記憶を維持しており、当該管理回路は、更に、上記第２の記憶回路に記憶されたアドレスと、上記アドレスカウンタによって生成されたカレントアドレスとを比較し、アドレスが同一である場合に、上記メモリゾーンＢのゾーン記述子ＤＢの第１の組のビットに決定される上記メモリゾーンＢに対応する管理モードを決定回路にロードして保持させるためのロード信号を生成する比較器を具備することを特徴とする管理回路。
【請求項２】
上記第２の一時記憶回路は、ゾーン記述子に対応するアドレスの記憶を次のメモリゾーンのゾーン記述子に対応するアドレスの記憶に置き換えるために、上記ロード信号によって制御されるアドレスデコーダを備えることを特徴とする請求項１に記載の回路。
【請求項３】
上記第１の一時記憶回路は、メモリゾーンＡの管理モードの記憶を次のメモリゾーンＢの管理モードの記憶に置き換えるために、上記ロード信号によって制御されるアドレスデコーダを備えることを特徴とする請求項１または２に記載の回路。
【請求項４】
上記比較器は、論理回路に接続された１組のＸＯＲゲートを備えることを特徴とする請求項１〜３のいずれか１項に記載の回路。
【請求項５】
上記決定回路は、上記第１の組のビットによって制御される第１の決定テーブルと、上記第１の決定テーブルによって制御される第２の決定テーブルとを備え、上記第２の決定テーブルは、当該第２の決定テーブルが受ける外部命令をマスクし、上記第１の決定テーブルは、上記ロード信号によって有効化されることを特徴とする請求項１〜４のいずれか１項に記載の回路。
【請求項６】
上記決定回路は、上記メモリの行アドレスをシフトさせて、このメモリの動作を算盤モードで行うことを可能にするシフト回路を有しており、当該シフト回路は、各行に、次の連続した行を選択するためのゲートと並列のこの行の選択の有効化ゲートを備え、これらのゲートは各々上記決定回路によって転送される算盤モードでの非アクティブ化またはアクティブ化信号を受けることを特徴とする請求項１〜５のいずれか１項に記載の回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、メモリ装置内の読出、消去、アドレッシング及びその他のメモリワード管理モードを制御する回路に関するものである。管理モードは、各メモリワードについて記述子と呼ばれる特定のメモリワードによって決定される。各記述子は、複数のメモリワードを含むメモリゾーンの管理モードを決定する。本発明は、電気的に消去可能且つプログラム可能なメモリ（ＥＥＰＲＯＭ）及び消去不可能な、電気的にプログラム可能なメモリ（ＥＰＲＯＭ）等の不揮発性メモリを含むメモリ装置を管理するために使用される。
【０００２】
【従来の技術】
特にＩＣカード（チップカード）ようなアプリケーションでは、メモリの分割が知られている。それによると、不揮発性メモリは、読出だけが実行できるメモリゾーン、読出及び書込みが実行できるメモリゾーン、読出及び消去だけが実行できるメモリゾーン、読出さえも実行できない（特にカードの暗証コードが関係する時）メモリゾーンなどの複数のメモリゾーンに分割される。通常、電子集積回路内のこのようなＩＣカードのオペレーティングシステムは、各メモリゾーンで、そのメモリゾーンに対応する記述子によって決定された保護構成の機能に応じて許可された機能だけを実行することができるマイクロコントローラを備える。
【０００３】
読出、書込みまたは消去で使用できるメモリゾーンは互いに隣接しており、メモリの一部分に配置されており、一方、これらのメモリゾーンに対応するゾーン記述子はメモリの他の部分に配置されている配置が公知である。メモリの異なる部分への参照は、物理的（メモリセルはメモリマップの様々な幾何学的ロケーションに配置されている）及び機能的（各メモリゾーンへのアドレスは、一部分が０に等しく、他の部分は１に等しい有効アドレスビットである）の両方である。
【０００４】
ゾーン記述子は、メモリゾーンの保護を決定するために使用される第１の組のビットと、メモリ内のメモリゾーンの境界を示すもう１つの組のビットを備えるメモリワードである。これらの境界は、メモリゾーン開始アドレス及びメモリゾーン終了アドレスによって構成される。上記のＩＣカードのオペレーティングシステムでは、ゾーン記述子は、単一の境界アドレス、すなわち、このゾーン記述子に対応するメモリゾーンの終了アドレスを含む。ゾーン記述子に対応するメモリゾーン開始アドレスは、前のメモリゾーンの最後のメモリワードに１単位を足したアドレスである。
【０００５】
このようなオペレーティングシステムは良好に作動するが、特に、銀行型ＩＣカードを使用するアプリケーションにおいて、メモリワードのアドレッシングは逐次的であるという欠点がある。従って、所望のメモリワードへのアクセスは、アドレスカンウタを使用することによっては、カウンタがメモリの最初のアドレス（００・・・００）から開始して、所望のワードの前にあるワードの全てのアドレスを検査するまで、得ることはできない。次にメモリの別のワードにアクセスするためには、通常、カウンタをメモリの最後のアドレスまでカウントさせた後、この次の所望のワードのアドレスまで再度カウントを開始させることが必要である。また、場合によっては、次の所望のワードのアドレスまで再度カウントする前に、カウンタを零設定することができる。しかしながら、次の所望のワードの管理または保護モードは、既にアクセスされたワードの管理モードとは異なる。これが、このカウンタによって続く保護モードを同時に操作するのを複雑にしている。例えば、選択したカウント窓内でカウンタの脱線を制限することによって、問題を解決することができる。しかしながら、これは回路をより複雑にし、さらに、使用の柔軟性を小さくする。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、このカウンタによるアドレッシングの逐次的性質が必ずしも必要不可欠でない時でさえ、このアドレッシングが逐次的な時、使用される単純化されたアドレッシング装置を提供することにある。これを示すため、メモリ内でワードごとに実行されるアドレッシング体系を記載する。各ワードはメモリの各列に配置されている。各ワード内では、アドレッシングは１ビットずつ行われる。所定のワードでは、列デコーダによってワードビットの各ビット線（列）を連続して単一の読出回路に接続させることができ、一方、ワードの読出後、行デコーダによって続く行の次のワードの読出に行くことができる。
【０００７】
【課題を解決するための手段】
上記の問題は、メモリシステム内にメモリゾーンのワードの読出、書込み及び消去方法を管理する回路が備えられる本発明で解決される。
【０００８】
本発明の実施例によると、回路は、アドレスカウンタによって生じる逐次のアドレッシングによってメモリ装置内のメモリゾーンのメモリワードの読出、書込み及び／または消去方法を管理する回路を備える。メモリシステムは、複数のメモリゾーンに分割されており、メモリゾーン内の各メモリワードは同じ管理モードに割りつけられている。各メモリゾーン内のワードは、連続したアドレスを有し、複数のメモリゾーンは互いにアドレスが連続している。少なくとも１つのメモリワードは、第１の組のビットによってメモリゾーンの管理モードを決定し、第２の組のビットによってメモリゾーンの終了のアドレスを決定するゾーン記述子である。メモリゾーンＡのゾーン記述子ＤＡのアドレスは、メモリゾーンＡ内の第１のメモリワードのアドレスである。ゾーン記述子ＤＡは、情報エレメントとして、続くメモリゾーンＢのゾーン記述子ＤＢを識別するメモリゾーンＡの終了アドレスを有する。管理回路は、メモリゾーンＡの管理モードを記憶する第１の記憶回路と次のゾーン記述子ＤＢに対応するアドレスを記憶する第２の記憶回路とを備える。管理回路は、さらに、アドレスカウンタによって生成されたカレントアドレスを第２の記憶回路内に記憶されたアドレスと比較する比較器を備える。比較器は、記憶されたアドレスと生成したアドレスが一致すると、上記メモリゾーンＢのゾーン記述子ＤＢの第１の組のビットに決定される上記メモリゾーンＢに対応する管理モードを決定回路にロードして保持させるためのロード信号を生成する。
【０００９】
【実施例】
本発明は、添付図面を参照して行う下記の実施例の説明からより明らかになろう。但し、これらの実施例は、本発明を何等限定するものではない。本発明では、従来技術の上記の欠点を解消するために、異なるプロシージャを使用した。第１に、メモリは、メモリゾーンを条件付けるゾーン記述子ワードがこの記述子に対応するメモリのワードの物理的アドレスの直接先行する物理的アドレスでメモリ内に配置されるように組織化されている。ワードの物理的アドレスは、実際には、行すなわちワード線に対応する。他の物理的アドレスに直接先行する物理的アドレスは、このアドレスに隣接するワード線である。従って、冗長性による変更は別として、メモリマップ内に物理的隣接性がある。各メモリゾーンの最後のメモリワードに隣接するのは、次のメモリゾーンのための記述子である。本発明の記述子では、第１の組のビットはメモリゾーンの管理モードについての情報を提供し、第２の組のビットはこのメモリゾーンの終了アドレスについての情報を提供する。メモリが読み出されると、本発明の実施例では必然的にゾーン記述子となるアドレス００・・・０００に加えて、次のメモリゾーンの記述子のアドレスが知ることができるので、ゾーン記述子の出現が検出される。ゾーン記述子は、先行するメモリゾーンの終りに直接続くアドレスに記憶される。
【００１０】
本発明では、ゾーン記述子（第１のゾーン記述子はまたは次の記述子）が現れると、第１の組のビットが、メモリゾーンの使用態様を規定するように記憶され、第２の組のビットはメモリゾーンの終りを検出するために記憶される。次に、アドレスカウンタの出力を記憶されたメモリゾーン終了アドレスと比較する。メモリゾーン終了アドレスに達すると、メモリの管理モードは次のゾーン記述子の管理モードに置き換えられ、前のメモリゾーン終了アドレスは次のメモリゾーン終了アドレスに置き換えられる。この時、このシステムは、マイクロコントローラによる動作を全く必要としないので、外部から見ると完全に透明であるという利点がある。本発明の回路は、自動的に、この動作を実行する。
【００１１】
１実施例では、メモリゾーン内のワードの管理モードは、第１のプログラム可能な論理回路によって指示される。この第１のプログラム可能な論理回路は、別のプログラム可能な論理回路によって操作されるゾーン記述子から保護モードを受け、また、メモリの外部のソースから命令を受ける。本発明の回路の利点は、その単純性にある。
【００１２】
図１は、本発明によるメモリ１のメモリワードを管理する回路の１実施例を図示したものである。メモリ１は、複数のメモリゾーン、例えば、ＺＯＮＥ１、ＺＯＮＥ２と示したメモリゾーンに分割される。同一メモリゾーンの全てのメモリワードは、同じ保護モード、もしくは、さらに一般的には同じ管理モードに割り当てられている。同一メモリゾーンのメモリワードは、連続した物理的アドレスを占める。メモリのメモリワードへのアクセスは、行デコーダ２によって実施される。連続した、すなわち、隣接したアドレスは、ワード線である。従って、隣接したワードは、行アドレスをインクリメントすることによってアドレスされる。従って、例えば、メモリ１内で、ＺＯＮＥ２は、ＺＯＮＥ１に連続する。これは、これらのメモリゾーンの端のワードのアドレスは連続していることを意味する。
【００１３】
各メモリゾーンの少なくとも１つのメモリワードは、メモリゾーンのゾーン記述子を記憶するために使用される。図１に示した実施例では、各メモリゾーンの第１のワードがゾーン記述子を記憶する。ゾーン記述子は、メモリゾーンの管理モードを決定する第１の組のビット、例えば、図２に示したビット１〜８を含む。また、当該メモリゾーンの終了アドレスを決定する第２の組のビット、例えば、図２のビット９〜15を備える。上記の実施例では、メモリワードは、16ビットを有する。ワードのビットの各々にアクセスを得るために、列デコーダ３として公知のビット線デコーダを使用する。
【００１４】
アドレスカウンタ４、１実施例では、Ａ０〜Ａ10の11個の出力を有するカウンタは、その４つの下位出力Ａ０〜Ａ３にアドレスビットを出力し、それによって、メモリワードのビット０〜15の各々に連続してアクセスを得ることができる。これらの４つの下位出力は、列デコーダ３の入力に導入される。本発明は、また、管理すべきワードがより大きく、例えば、32ビットワード、または、８ビット以下の小さいワードを有する他のメモリ構成でも使用できる。アドレスカウンタの最上位ビット、すなわち、ビットＡ４からビットＡ10は、行デコータ２内で、メモリの各メモリワードに連続してアクセスを得るために使用される。
【００１５】
本発明では、第１の記憶回路５によって、ゾーン記述子が読み出される過程にあるメモリゾーンの保護または管理モードを記憶することができる。第２の記憶回路６によって、このゾーン記述子に対応するメモリゾーンの終了アドレスを記憶することができる。メモリゾーン終了アドレスは、次のメモリゾーンのゾーン記述子のアドレスに対応する。第２の記憶回路６は、また、アドレスカウンタ４から来る行アドレスビットを受ける比較器７に接続されている。この比較器７の出力は、（符号に関係なく）ゾーン終了信号を生成し、この信号は、プログラム可能な論理回路８〜９内に、第１の組の記述子ビットをロードして保持させる。
【００１６】
プログラム可能な論理回路は、決定回路として作動し、好ましくは、ゾーン記述子の第１の組のビットによって制御される第１の決定テーブル８と第２の決定テーブル９を備える。第２の決定テーブル９は、第１の決定テーブル８の出力によって制御され、それらをマスクするために、好ましくは既に外部命令デコーダ10によってマスクされている外部命令を受ける。ゾーン記述子が読み出されると、ゾーン記述子の管理モードビットは第１の決定テーブル８にロードされ、一方、メモリゾーン終了アドレスは第２の記憶回路６にロードされる。
【００１７】
カウント命令Ｃによりアドレスカウンタ４に適切なカウント動作を開始させることによってアドレスされるメモリの所定のワードは、第２の決定テーブル９によってマスクされた命令を受けることがある。これらのマスクされた命令は、入力／出力コントローラ11によってこのワードに入力される。入力／出力コントローラ11は、メモリの読出／書込／消去回路12とメモリ１の入力／出力端子13との間に配置される。回路10〜13は、公知の型であり、特別な説明を必要としない。しかしながら、２つの決定テーブル８及び９を持つ決定回路を設けたことが、決定テーブル９が決定テーブル８によって制御されているという意味で本発明に固有である。図１から分かるように、第１の記憶回路５は、ゾーン記述子のビット０〜８を記憶するためのフリップフロップ回路Ｂ０〜Ｂ８を備える。同じ実施例では、第２の記憶回路６は、メモリゾーン終了アドレスのアドレスビットＡ４〜Ａ10を記憶する７つのフリップフロップ回路50〜56を備える。
【００１８】
図３及び図４を使用して、第１及び第２の記憶回路５及び６の機能を各々下記に説明する。第１及び第２の記憶回路５及び６は同様な型式であり、それらは各々ビットの状態を記憶する複数のバッファレジスタの組を各々備える。例えば、図３及び図４には、各々バッファレジスタＢ０及び50がそれぞれ記載されている。バッファレジスタＢ０及び50は、それらのデータ入力で、読出／書込／消去回路12によってメモリから読み出された情報のビットを受ける。これは、１ビットずつ読み出す動作なので、電気的読出接続はバッファレジスタＢ０〜Ｂ８及び50〜56の全ての入力に共通である（図１を参照）。バッファレジスタＢ０及び50は、制御入力ＣＴＲＬに入力される制御信号によって制御される。各制御信号は、アドレスカウンタ４によって生成されたアドレスビットＡ０、Ａ１、Ａ２及びＡ３をデコードすることによって得られる。例えば、バッファレジスタＢ０内にゾーン記述子のビット０を記憶するため、アドレスデコーダは、４つの直列接続Ｎ形トランジスタ17〜20によって構成されている。トランジスタ17〜20は、各々、アドレスビットＡ０〜Ａ３の反転である信号ＮＡ０、ＮＡ１、ＮＡ２及びＮＡ３を受ける。ワードのビットのカウントの開始時に、４つのアドレスＡ０〜Ａ３は０であり（従って、信号ＮＡ０〜ＮＡ３は全て１に等しい）、トランジスタ17〜20に直列なトランジスタ21に入力される信号ＣＴＬＺは１に等しい。信号ＣＴＬＺを生成する方法は後述する。トランジスタ21は、また、アースに接続されている。
【００１９】
これらの条件下で、１ワードのビットのカウンタの開始時に、この一連のトランジスタ17〜21に接続されたインバータ22の入力は０にされる。インバータ22の出力は１にされる。この時、バッファレジスタＢ０を構成するフリップフロップ回路の制御信号は１に等しく、メモリの第１のワードの第１のビットの読出中、フリップフロップ回路Ｂ０は第１のゾーン記述子、記述子ＤＺ１のビット０の状態を記憶する。第１の記憶回路５の他のバッファレジスタＢ１〜Ｂ８について、図３は、これらのデコードトランザクションに入力される対応するアドレスビットＡ０〜Ａ３のデコード状態だけを図示している。従って、記述子ＤＺ１の第２のビット、Ａ０だけが１に等しいビットがバッファレジスタＢ１にロードされる。バッファレジスタＢ０は、そのトランジスタ17〜21の少なくとも１つがオフになるため、不安定なインバータ22はその入力が第３の状態になると０に戻る出力を有するので、この時、読出／書込／消去回路12によって読み出されたビットの新しい値を記憶することができない。従って、ゾーン記述子の各ビット０〜８は、連続して、第１の記憶回路５のフリップフロップＢ０〜Ｂ８に記憶される。この時、アドレスカウンタはカウントを続け、ゾーン記述子ＤＺ１の第２の組のビットは第２の記憶回路６に記憶される。図４に図示したバッファレジスタ50のロードは、上記の第１の記憶回路５と同様に動作するトランジスタ60〜64及びインバータ65の組によって制御される。
【００２０】
第２の組のビットは、メモリゾーンＺＯＮＥ１に終了アドレスに対応する。従って、ゾーン記述子の読出の終りに、バッファレジスタ50〜56は次のゾーン記述子のアドレスを含むと考えられる。第１の記憶回路５のフリップフロップ回路Ｂ０〜Ｂ８の出力は、各々、第１の決定テーブル８に送られ、フリップフロップ50〜56の出力は各々比較器７に送られる。比較器７は、主に、図４に示したように、１組のＸＯＲゲート（排他的ＯＲゲート）70〜76を具備しており、その各々の出力は、その２つの入力に入力される信号が互いに異なる時「１」に等しく、２つの入力が互いに異ならない時「０」に等しい。メモリゾーンＺＯＮＥ１の終了のアドレスは、ゾーン記述子ＤＺ１自体のアドレスであることは決してない。従って、バッファレジスタ50〜56に記憶されるアドレスビットＡ４〜Ａ10は、全体として、０とは異なる。従って、排他的ＯＲゲート70〜76の少なくとも１つは、出力に「１」を出力する。全ての排他的ＯＲゲートの出力は、インバータ25に出力が直列接続されているＮＡＮＤゲート24に一緒に接続されている。ゾーン記述子が読み出されると、従って、インバータ25の出力は、次のゾーン記述子が読み出されるまで「０」にされる。
【００２１】
ＸＯＲゲート70〜76は、ここでは、数は７つである。それらは、各々、それらが接続されるバッファレジスタの信号に加えて、アドレス信号Ａ４〜Ａ10の１つを受ける。ＸＯＲゲート70〜76は、その全体で、カレントアドレスをバッファレジスタ50〜56に記憶されたアドレスに比較する。インバータ25の出力は、２つの直列接続ＮＯＲゲートを備える論理回路26に接続されている。この論理回路26の他の入力は、アドレスＡ４のアドレス遷移信号（行のアドレッシングの最下位アドレス）を受ける。
【００２２】
図５は、第１に、比較器７の出力から出力されるゾーン終了信号のインタイム(in time) 動作と、第２に、アドレス信号Ａ４の遷移動作を図示したものである。これらの２つの信号は、論理回路26によって組み合わされ、パルス信号ＣＴＬＺを生成する。信号ＣＴＬＺは、ゾーン制御信号であり、上記のように、記憶回路５及び６のトランジスタ21及び64等のトランジスタに入力される。また、信号ＣＴＬＺは、記憶回路５及び６内のＰ形トランジスタ23及び66等のトランジスタにも入力される。トランジスタ23及び66等のトランジスタは、ゾーン記述子の読出中以外、すなわち、信号ＣＴＬＺが０に等しい時、各々、インバータ22及び65等のインバータの入力を正の電源Ｖccに接続して、それによって、バッファレジスタＢ０〜Ｂ８及び50〜56のロードを禁止する。
【００２３】
装置は、下記のように動作する。メモリゾーンの終了に達すると、アドレスカウンタは、その出力に、次のゾーン記述子に対応するアドレスビットＡ４〜Ａ10を出力する。これらの条件下で、ＸＯＲゲート70〜76は、各々、それらの２つの入力に各々同じものを受ける。従って、それらの出力には全て「１」が送られ、それによって、ＮＡＮＤゲート24及びインバータ25がインバータ25の出力に正の信号を生成させるようにする。この正の信号は、論理回路26によって「１」になる信号ＣＴＬＺに変換される。
【００２４】
「１」になる信号ＣＴＬＺは、記憶回路５及び６内に次のゾーン記述子、例えば、ＤＺ２を記憶させる。メモリ内で次のゾーン記述子が読み出されるとすぐに、比較器７は、アドレスビットの少なくとも１つにおける不一致を検出する。ＸＯＲゲートの少なくとも１つはフリップし、すなわち、「０」になる。従って、論理回路26の出力は、または、「０」になる。いずれにせよ、アドレス信号Ａ４の記憶動作の終了での、このアドレス信号の変化の検出は、記憶回路５及び６の次の記憶動作を遮断する。さらに、第１の記憶回路５内に記憶された保護構成のプログラム可能な論理回路８への転送を開始させる。これは、インバータ27によって得られる。ＣＴＬＺが「０」に落ちるとすぐに、ＮＣＴＬＺ（補足信号）が再度「１」に上昇し、プログラム可能な論理回路８は第１の記憶回路５に記憶されたデータを受ける。
【００２５】
本発明の特徴は、また、それによって、メモリ動作のいわゆる算盤(abacus)モードが可能になることである。算盤は、玉を使用して、その玉をこの行で全て左方向に移動させて、カウント動作を１行で実行する構造である。これは、１行の全ての玉が移動すると、次の行の第１の玉が移動し、また、前の行の玉がその最初の位置に戻ることを意味する。算盤モードの動作は、メモリを使用して、メモリワードのビットを各々１ビットずつプログラミングし、次のメモリワードの第１のビットがプログラムされるとこのメモリワードの全てのビットを消去することからなる。ここでは、より広い意味で算盤の譬えを使用しており、前のワードに続くワードを消去することが問題でないが、先行するまたは続くワードに各々実行される作用に応じてこのアクセスを得ることが重要な時の動作モードを含む。本発明では、逐次的アドレッシングの観点から「続く」という概念は、「先行する」という概念に置き換えられているが、その原理は同じである。
【００２６】
算盤モードでの動作を実行するために、行デコーダ２をその通常の構造について変更する。行デコーダは、通常、メモリの参照番号28〜30で示すような各行にアクセスを得るために、アースと電源との間に直列接続された参照番号31〜34に示すような１組のＮ形トランジスタを備える。これらのトランジスタは、それらの制御ゲートに、行アドレス信号または反転信号、例えば、ＮＡ４またはＡ４、ＮＡ５またはＡ５、・・・・、ＮＡ10またはＡ10を受ける。これらのトランジスタは、従来、それらのゲートに信号Ｐを受け、行デコーダの動作を可能にする２つのトランジスタ35及び36の間に装着されている。トランジスタ35及び36は反対の形であり、すなわち、トランジスタ35はＮ形トランジスタであり、トランジスタ36はＰ形トランジスタである。トランジスタ31及び36は、Ｖccとアースとの間に接続されている。アドレスに対応するトランジスタ31〜34がこのアドレス信号受けると、それらのトランジスタは導通状態になり、選択線28に接続されたインバータ37を０にする。従って、このインバータの出力は１になり、その結果、他の線ではなく、線28が選択される。
【００２７】
本発明では、１組のトランジスタ31〜34及び参照番号37等のインバータの各々の入力との間に、参照番号38等のＮ形トランジスタが補足されている。このトランジスタ38は、関係するメモリゾーン全体が算盤ゾーンではない時、すなわち、通常のメモリゾーンの時、アクティブ状態になる信号ＮＢを受ける。反対に、問題のメモリゾーンが算盤ゾーンの時、信号ＮＢは非アクティブである。この場合、トランジスタ38は、線28の選択を切断する。それ自体、信号ＮＢの補足信号である信号Ｂを受けるＮ形トランジスタ39は、線28の一連のトランジスタ31〜34及び線28に隣接する線29のインバータの入力の間に接続されている。これらの線のアドレスは、連続している。先行する線28は、算盤の最上位値に対応する。トランジスタ39によって、線28をアドレッシングすることにより、線29を選択することができる。参照番号38及び39等の１組のトランジスタは、各アドレス線に、第１に、ワード線選択回路内に直列に（例えば、トランジスタ38）、第２にこの選択回路と次のワード線の選択回路の間に（例えば、トランジスタ39）接続されている。信号Ｂ及びＮＢは、直接、第１の記憶回路５またはゾーン記述子のビット０のデコードを介して、プログラム可能な論理回路の決定テーブル８の出力によって生成される。このビット０は、この機能に割付られている。「１」に等しい時、メモリゾーンは算盤ゾーンであり、「１」ではない時は通常のメモリゾーンである。
【００２８】
また、外部から入力された命令に応じて信号Ｂ及びＮＢを生成することができる。これは、プログラム可能な論理回路の決定テーブル９からの出力を行デコーダ２に入力することによって実施される。その結果、カウンタにカウントさせずに、メモリ線28または29のどちらか一方にアクセスし、作用することができる。この算盤動作の効果は、消去またはその他の目的でメモリ内の行の選択のためアドレスをシフトさせることである。これは、特に、外部算盤型アプリケーションによって使用され、前の行が書き込まれたまさにその時に次の一杯の列を消去する。前の、または、次の線という概念は、トランジスタ39を前の線のインバータ入力に接続されたことによって保持される。
【００２９】
算盤アプリケーションは、特に、ＩＣカード用の前納単位の制御用の動作で有効である。本発明では、算盤コードの概念をゾーン記述子の概念に組み合わせることによって、例えば、ゾーン記述子の値、特に、メモリゾーン終了アドレスを変更することによって、物理的に同じ回路の様々な前納単位を決定することができる。また、算盤ゾーンを加えることによってＩＣカードを再有効化することができる。
【００３０】
本発明の１実施例を上記に記載したが、当業者は様々な変更、修正及び改良を容易に行うことができよう。そのような変更、修正及び改良は、この記載の一部分であり、本発明の範囲内にある。従って、上記の記載は、一例であり、本発明を限定するものではない。本発明は、特許請求の範囲及びそれに等価なものにのいみ限定される。
【図面の簡単な説明】
【図１】本発明による管理回路を図示したものである。
【図２】ゾーン記述子内のビットの配置を図示したものである。
【図３】メモリゾーンのワードの管理モードを記憶するのに使用される記憶回路を図示したものである。
【図４】メモリゾーン終了アドレスを記憶する記憶回路及びゾーン終了信号を生成するのに使用される比較器回路を図示したものである。
【図５】ゾーン記述子の読出によって生成するゾーン制御信号ＣＴＬＺの生成を示すクロック図である。
【符号の説明】
１  メモリ
２  行デコーダ
３  列デコーダ
４  アドレスカウンタ
５、６  記憶回路
７  比較器
８、９  プログラム可能な論理回路の決定テーブル
10  外部命令デコーダ
11  入力／出力コントローラ
12  読出／書込／消去回路
17〜21、23、31〜36、66  トランジスタ
22、25、27、65  インバータ
24  ＮＡＮＤゲート
26、28、29  論理回路
70〜76  ＸＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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