(57)【特許請求の範囲】
【請求項１】
入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
前記複数のパルス列蓄積メモリの内の少なくとも１個に接続され、前記蓄積されたパルス列から、指令されたパルス列を除去するパルス列除去回路、
前記パルス列除去回路が接続されていない前記複数のパルス列蓄積メモリか、又は、前記パルス列除去回路かのいずれかに接続され、それぞれから出力されたパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづき前記パルス列除去回路に除去すべきパルス列を指令する複数のパルス列分析回路、
前記複数のパルス列分析回路が出力した前記分析結果にもとづき、前記入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたことを特徴としたパルス列検出回路。
【請求項２】
入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
前記複数のパルス列蓄積メモリの内の少なくとも１個に接続され、前記蓄積されたパルス列から指令されたパルス列を除去するパルス列除去回路、
前記パルス列除去回路が接続されていない前記複数のパルス列蓄積メモリか、又は、前記パルス列除去回路かのいずれかに接続され、それぞれから出力されたパルス列から、与えられた過去の分析結果にもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづき前記パルス列除去回路に除去すべきパルス列を指令する複数のＡ型パルス列分析回路、
前記複数のＡ型パルス列分析回路が出力した前記分析結果を記憶するとともに、必要に応じて前記記憶内容を前記複数のＡ型パルス列分析回路に与える分析結果メモリ、
前記複数のＡ型パルス列分析回路が出力した前記分析結果にもとづき、前記入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたことを特徴としたパルス列検出回路。
【請求項３】
入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
前記複数のパルス列蓄積メモリの内の少なくとも１個に接続され、前記蓄積されたパルス列から指令されたパルス列を除去するパルス列除去回路、
前記パルス列除去回路が接続されていない前記複数のパルス列蓄積メモリか、又は、前記パルス列除去回路かのいずれかに接続され、それぞれから出力されたパルス列から、与えられた過去のパルス列確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづき前記パルス列除去回路に除去すべきパルス列を指令する複数のＢ型パルス列分析回路、
前記複数のＢ型パルス列分析回路のそれぞれの前記分析結果出力にもとづき、前記入力されたパルス列信号に関する前記パルス列確立データを確立する目標確立回路、
前記目標確立回路が確立した前記パルス列信号の確立データを記憶するとともに、必要に応じて前記記憶内容を前記複数のＢ型パルス分析回路に与える目標確立データメモリを備えたことを特徴としたパルス列検出回路。
【請求項４】
入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
前記複数のパルス列蓄積メモリのそれぞれに接続され、前記パルス列を分析処理してこの分析結果を出力する複数のパルス列分析回路、
前記複数のパルス列分析回路がそれぞれ出力した前記分析結果を互いに比較して、その差があらかじめ定めた所定のレベルを越えたとき警告信号を出力する比較回路、
前記比較回路が前記警告信号を出力したとき、前記複数のパルス列蓄積メモリの出力したパルス列を、再度、分析する再パルス列分析回路、
前記複数のパルス列分析回路の出力、又は、前記再パルス分析回路の出力にもとづき、前記入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたことを特徴としたパルス列検出回路。
【請求項５】
入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
前記複数のパルス列蓄積メモリのそれぞれに接続され、与えられた過去の分析結果にもとづいて前記パルス列から抽出パルス列を抽出するとともに、この抽出パルス列を分析処理してその分析結果を出力する複数のＡ型パルス列分析回路、前記複数のＡ型パルス列分析回路が出力した前記分析結果を記憶するとともに、必要に応じて前記記憶内容を前記複数のＡ型パルス列分析回路に与える複数の分析結果メモリ、
前記複数のＡ型パルス列分析回路がそれぞれ出力した前記分析結果を互いに比較して、その差があらかじめ定めた所定のレベルを越えたとき警告信号を出力する比較回路、
前記比較回路が前記警告信号を出力したとき、前記抽出パルス列を、再度、分析する再パルス列分析回路、
前記複数のＡ型パルス列分析回路の出力、又は、前記再パルス分析回路の出力にもとづき、前記入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたことを特徴としたパルス列検出回路。
【請求項６】
入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
前記複数のパルス列蓄積メモリのそれぞれに接続され、与えられた過去のパルス列確立データにもとづいて前記パルス列蓄積メモリが蓄積したパルス列から抽出パルス列を抽出するとともに、この抽出パルス列を分析処理してその分析結果を出力する複数のＢ型パルス列分析回路、
前記複数のＢ型パルス列分析回路がそれぞれ出力した前記分析結果を互いに比較して、その差があらかじめ定めた所定のレベルを越えたとき警告信号を出力する比較回路、
前記比較回路が前記警告信号を出力したとき、前記抽出パルス列を、再度、分析する再パルス列分析回路、
前記複数のＢ型パルス列分析回路の出力、又は、前記再パルス列分析回路の前記分析結果にもとづき、前記入力されたパルス列信号に関する前記パルス列確立データを確立する目標確立回路を備えたことを特徴としたパルス列検出回路。
【請求項７】
再パルス列分析回路は、比較回路が警告信号を出力したとき、前記複数のパルス蓄積メモリの内、前記蓄積した時間の最も長い、又はパルス数の最も多いパルス蓄積メモリの出力したパルス列を、再度、分析するものであることを特徴とした請求項４に記載のパルス列検出回路。
【請求項８】
再パルス列分析回路は、比較回路が警告信号を出力したとき、前記抽出パルス列の内、前記蓄積した時間の最も長い、又はパルス数の最も多いパルス蓄積メモリから抽出された抽出パルス列を、再度、分析するものであることを特徴とした請求項５または６に記載のパルス列検出回路。
【請求項９】
複数のパルス蓄積メモリは２個であることを特徴とした請求項１乃至３のいずれか一項に記載のパルス列検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数のパルス列が混在した到来パルス列を、各々のパルス列に分離するパルス列検出装置に関するものである。
【０００２】
【従来の技術】
例えば、複数のレーダ基地から送信された電波諸元の異なる複数のレーダ波（パルス）を受けた航空機が、対抗処置を講じるなどのため、それら複数のパルスが混在したパルス列を各々のパルス列に分解して、別々に解析することが必要になる。
図１５は、例えば、従来の一般的なパルス列分析装置のブロック図である。同図において、１は複数のパルス列が混在して入力されるパルス列入力端子、２はパルス列入力端子１に入力されたパルス列を、あらかじめ定めた一定時間又は一定のパルス数まで蓄積するパルス蓄積メモリ、３はパルス蓄積メモリ２に蓄積されたパルス列を読み出して分析するパルス列分析回路、７はパルス列分析回路３が出力した分析結果から目標（例えば対抗処置を講じたい相手レーダ波を目標と呼ぶ）とするパルス列のデータを確立する目標確立回路、８は目標データ出力端子である。
【０００３】
次に動作について説明する。
入力端子１から受信したパルス列が入力され、パルス蓄積メモリ２に蓄積さ
れる。パルス蓄積メモリ２にあらかじめ定めたパルス数が蓄積された場合、又は蓄積開始後、あらかじめ定めた時間が経過した場合、蓄積されたパルス列について、パルス列分析回路３でパルス列の分析を行い、キャリア周波数、パルス幅、パルス振幅、到着時刻などが出力される。分析した結果からそれぞれの目標を確立し、目標データ出力端子８からパルス列を構成するパルスデータの平均値、分散等を目標データとして出力する。即ち、あらかじめ定めた所定の時間長さの１回分のパルス列を蓄積して処理する構成となっている。
【０００４】
【発明が解決しようとする課題】
従来のパルス列分析装置は、以上のように１回分のパルス列を蓄積して処理する構成となっているため、パルス繰り返し周期が蓄積時間よりも長いパルス列と、パルス繰り返し周期が蓄積時間よりも短いパルス列とが混在しているパルス列を分析した場合、短いパルス繰り返し周期の目標の分析は確実に行えるが、長いパルス繰り返し周期の目標についてはパルス列に含まれるパルス数が少ないため、分析が困難であるという問題があった。
【０００５】
本発明は、上記のような問題点を解決するためになされたもので、複雑に重なりあった、繰り返し周期が様々な複数のパルス列の混在するパルス列を精度良く検出し、個々のパルス列に分離して分析することを目的とする。
【０００６】
【課題を解決するための手段】
この発明によるパルス列検出回路は、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリの内の少なくとも１個に接続され、蓄積されたパルス列から、指令されたパルス列を除去するパルス列除去回路、
パルス列除去回路が接続されていない複数のパルス列蓄積メモリか、又は、パルス列除去回路かのいずれかに接続され、それぞれから出力されたパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづきパルス列除去回路に除去すべきパルス列を指令する複数のパルス列分析回路、
複数のパルス列分析回路が出力した分析結果にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【０００７】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリの内の少なくとも１個に接続され、蓄積されたパルス列から指令されたパルス列を除去するパルス列除去回路、
パルス列除去回路が接続されていない複数のパルス列蓄積メモリか、又は、パルス列除去回路かのいずれかに接続され、それぞれから出力されたパルス列から、与えられた過去の分析結果にもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづきパルス列除去回路に除去すべきパルス列を指令する複数のＡ型パルス列分析回路、
複数のＡ型パルス列分析回路が出力した分析結果を記憶するとともに、必要に応じて記憶内容を複数のＡ型パルス列分析回路に与える分析結果メモリ、
複数のＡ型パルス列分析回路が出力した分析結果にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【０００８】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリの内の少なくとも１個に接続され、蓄積されたパルス列から指令されたパルス列を除去するパルス列除去回路、
パルス列除去回路が接続されていない複数のパルス列蓄積メモリか、又は、パルス列除去回路かのいずれかに接続され、それぞれから出力されたパルス列から、与えられた過去のパルス列確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづきパルス列除去回路に除去すべきパルス列を指令する複数のＢ型パルス列分析回路、
複数のＢ型パルス列分析回路のそれぞれの分析結果出力にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路、
目標確立回路が確立したパルス列信号の確立データを記憶するとともに、必要に応じて記憶内容を複数のＢ型パルス分析回路に与える目標確立データメモリを備えたものである。
【０００９】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリのそれぞれに接続され、パルス列を分析処理してこの分析結果を出力する複数のパルス列分析回路、
複数のパルス列分析回路がそれぞれ出力した分析結果を互いに比較して、その差があらかじめ定めた所定のレベルを越えたとき警告信号を出力する比較回路、比較回路が警告信号を出力したとき、複数のパルス列蓄積メモリの出力したパルス列を、再度、分析する再パルス列分析回路、
複数のパルス列分析回路の出力、又は、再パルス分析回路の出力にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【００１０】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリのそれぞれに接続され、与えられた過去の分析結果にもとづいてパルス列から抽出パルス列を抽出するとともに、この抽出パルス列を分析処理してその分析結果を出力する複数のＡ型パルス列分析回路、
複数のＡ型パルス列分析回路が出力した分析結果を記憶するとともに、必要に応じて記憶内容を複数のＡ型パルス列分析回路に与える複数の分析結果メモリ、複数のＡ型パルス列分析回路がそれぞれ出力した分析結果を互いに比較して、その差があらかじめ定めた所定のレベルを越えたとき警告信号を出力する比較回路、
比較回路が警告信号を出力したとき、抽出パルス列を、再度、分析する再パルス列分析回路、
複数のＡ型パルス列分析回路の出力、又は、再パルス分析回路の出力にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【００１１】
また、入力されたパルス列信号を、同時に蓄積開始し、あらかじめ定めたそれぞれに異なる時間長さで、又は、あらかじめ定めたそれぞれに異なるパルス数まで蓄積する複数のパルス列蓄積メモリ、
複数のパルス列蓄積メモリのそれぞれに接続され、与えられた過去のパルス列確立データにもとづいてパルス列蓄積メモリが蓄積したパルス列から抽出パルス列を抽出するとともに、この抽出パルス列を分析処理してその分析結果を出力する複数のＢ型パルス列分析回路、
複数のＢ型パルス列分析回路がそれぞれ出力した分析結果を互いに比較して、その差があらかじめ定めた所定のレベルを越えたとき警告信号を出力する比較回路、
比較回路が警告信号を出力したとき、抽出パルス列を、再度、分析する再パルス列分析回路、
複数のＢ型パルス列分析回路の出力、又は、再パルス列分析回路の分析結果にもとづき、入力されたパルス列信号に関するパルス列確立データを確立する目標確立回路を備えたものである。
【００１２】
また、再パルス列分析回路は、比較回路が警告信号を出力したとき、複数のパルス蓄積メモリの内、蓄積した時間の最も長い、又は、パルス数の最も多いパルス蓄積メモリの出力したパルス列を、再度、分析するものである。
【００１３】
また、再パルス列分析回路は、比較回路が警告信号を出力したとき、抽出パルス列の内、蓄積した時間の最も長い、又は、パルス数の最も多いパルス蓄積メモリから抽出された抽出パルス列を、再度、分析するものである。
【００１４】
また、複数とは２としたものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について、図面に基づき説明する。
実施の形態１．
この発明の理解を助けるため、まず、２つのパルス列の分離が可能なものについて説明する。図１はこの発明の実施の形態１に係るパルス列検出装置の構成を表すブロック図である。図に於いて、１は分析対象である複数のパルス列が混在しているパルス列を入力するパルス列入力端子、２はパルス列入力端子１に入力されたパルス列を蓄積する第１のパルス蓄積メモリ、３は第１パルス蓄積メモリ２に蓄積されたパルス列を分析する第１のパルス列分析回路、４は第１のパルス蓄積メモリ１より容量の大きな第２のパルス蓄積メモリ、５は第２のパルス列蓄積メモリ４に接続され、前記蓄積されたパルス列から、指令されたパルス列を除去する第２パルス列除去回路、６は第２のパルス列分析回路、７は目標確立回路、８は目標データ出力端子である。なお、ここで各部の名称として・・回路と称しているが、これは必ずしもハードウェアで構成された回路のみを意味するものではなく、例えばＣＰＵとソフトウェアで構成された特定の処理機能を有するものをも意味する。
【００１６】
次に図１の構成のパルス列検出装置の動作について説明する。
パルス列入力端子１から入力したパルス列は、第１，第２の蓄積メモリ２，４に同時に蓄積開始される。そして時間ａの間、第１のパルス蓄積メモリ２に蓄積され、また、時間ｂの間、第２のパルス蓄積メモリ４に蓄積される。ここで、ｂ＞ａであり、図２に示すように時間ａは時間ｂの中に含まれている。第１又は第２のパルス蓄積メモリにパルス列が蓄積されると、それぞれに接続されたパルス列分析回路が分析を開始する。第１のパルス蓄積メモリ２は第２のパルス蓄積メモリ４より容量が小さいので、少ないパルス数で（短い時間で）蓄積が完了するので、第１のパルス列分析回路３で先に分析が開始され、その結果はパルス列除去回路５に与えられる。そして再び第１のパルス蓄積メモリ２で蓄積が開始される。
【００１７】
例えば第１、第２のパルス蓄積メモリ２、４の容量差が２．１倍の場合、第２のパルス蓄積メモリ４の蓄積が完了する前に、もう一度、第１のパルス蓄積メモリ２の蓄積が完了し、パルス列分析回路３で分析され、その結果がパルス列除去回路５に与えられる。
第２のパルス蓄積メモリ４の蓄積が完了するとパルス列除去回路５に送られ、パルス列分析回路３から与えられた（検出済みの）パルス列について、時間ａだけてなく時間ｂの全域から抽出が行われる。そして、例えば該当するパルスの各々に検出済みのマークがつけられる。そしてマークがついていないパルスについて第２のパルス列分析回路６で分析を行い、その結果から、第１のパルス列分析回路３が分析したのとは異なるもう一つのパルス列の分析結果が得られる。
そして、第１のパルス列分析回路３と第２のパルス列分析回路６の結果が目標確立回路７へ送られて、目標データとして出力される。第１のパルス列分析回路３の分析結果はパルス列除去回路５と第２のパルス列分析回路６とを経由して目標確立回路７へ送られる。
【００１８】
容量の異なる２種類のパルス蓄積メモリを使用することにより、長、短、２つのパルス繰り返し周期に応じたいずれかの最適なパルス数で分析することができ、目標分離性能が向上する。また、大きなパルス蓄積メモリを単独で使用した場合は、分析パルス数が多くなるため、処理に時間を要するが、本発明のように大小、２つのパルス蓄積メモリを使用し、少ないパルス数で分析した結果を事前に抽出しておくことにより、トータルの処理時間の短縮が可能となる。
【００１９】
理解を助けるため図２に、処理されるパルス列の例を示して、説明する。
図２において、２００は入力パルス列であり、これは短い繰り返し周期のパルス列２０１と、長い繰り返し周期のパルス列２０２とが混在して成り立っていることを示している。
２０３は第１蓄積メモリ２に蓄積された蓄積パルス列であり入力パルス列２００から時間長さａの部分について蓄積されたものである。２０４は第２蓄積メモリ４に蓄積された蓄積パルス列であり入力パルス列２００から時間長さｂの部分について蓄積されたものである。
蓄積パルス列２０３には短い繰り返し周期のパルス列２０１のみが完全に蓄積されているので、第１パルス列分析回路３が分析するとパルス列２０１についての分析データのみが得られる。そしてこのデータは目標確立回路７に送られるとともに、第２パルス列除去回路５に与えられる。
第２パルス列除去回路５は蓄積パルス列２０４からパルス列２０１のパルスを除去する。除去した残りはパルス列２０５で示す。これはパルス列２０２のパルス列と同じものとなる（長さは時間ｂ）。そして第２パルス列分析回路６はパルス列２０５（２０２と同じ）についての分析結果を目標確立回路７に出力する。かくして２つのパルス列２０１と２０２について完全に分離がなされたわけである。
【００２０】
図１において、第１パルス蓄積メモリ２の後ろには第１パルス列除去回路を設けていないが、図３に第１パルス列除去回路５１を挿入した場合を示すように、回路の対称性を保つためにも、設けてもかまわない。この場合、除去すべきパルスのデータとしては、既知のパルス列データ５２などを用いるのがよく、このような既知パルス列データが無い場合には、第１パルス列除去回路５１は、データが与えられないので除去動作はしないことになる。
【００２１】
実施の形態２．
図４はこの発明の実施の形態２に係るパルス列検出装置の構成を表すブロック図である。図４のものは実施の形態１の図１のものを複数のパルス列に対応できるように回路数を増やしたものである。
図に於いて、１４は第Ｎのパルス蓄積メモリ、１５は第Ｎのパルス列除去回路、１６は第Ｎのパルス列分析回路である。第２のパルス蓄積メモリ４と第Ｎのパルス列蓄積メモリ１４との間に（Ｎ−２）組の同様の回路が挿入されているが、図示は省略している。
第Ｎのパルス列除去回路１５は、第（Ｎ−１）のパルス列分析回路が分析したパルス列を、第Ｎのパルス蓄積メモリ１４の出力パルス列から削除するものである。
実施の形態１の図１では、パルス蓄積メモリと、パルス列除去回路（第１列目にはないが）と、パルス列分析回路とからなる処理回路の組を２組使用していたが、本実施の形態では、３組以上のＮ組の処理回路を使用することにより、複数のパルス繰り返し周期のパルス列を含むパルス列に応じた最適なパルス数の幅が広がり、分析精度が向上する。
【００２２】
実施の形態３．
図５はこの発明の実施の形態３に係るパルス列検出装置の構成を表すブロック図である。図５に於いて、２１は第１のＡ型パルス列分析回路（以下、省略して第１Ａパルス分析回路という）で、他から与えられた過去の分析結果にもとづいてフィルターを構成し、入力されたパルス列の中から、目標とするパルス列を選択して分析する機能を備えている。１０は第１の分析結果メモリで、第１Ａパルス列分析回路２１の出力する分析結果を記憶し、また、必要に応じて記憶内容を第１Ａパルス列分析回路２１へ出力する。
２２は第２のＡ型パルス列分析回路（第２Ａパルス列分析回路）でその機能は第１Ａパルス分析回路２１と同じく、他から与えられた過去の分析結果にもとづいてフィルターを構成し、入力されたパルス列の中から、目標とするパルス列を選択して分析する。１２は第２の分析結果メモリで、第２Ａパルス列分析回路２２の出力する分析結果を記憶し、また、必要に応じて記憶内容を第２Ａパルス列分析回路２２へ出力する。
【００２３】
次に、図５の動作について説明する。
最初、図５のパルス列検出装置が動作しはじめるとき、第１、第２の分析結果メモリ１０、１２には何も記憶されていない。この状態では、第１Ａ、第２Ａパルス列分析回路２１、２２は、実施の形態１の図１の第１、第２のパルス列分析回路３、６と同様に動作する。そしてその結果は第１、第２の分析結果メモリ１０、１２に記憶される。
次に、新たなパルス列が第１、第２のパルス蓄積メモリ２、４に蓄積されたとき、第１Ａ、第２Ａパルス列分析回路２１、２２は、まず、第１、第２の分析結果メモリ１０、１２に記憶されている過去の分析結果データを受け取り、これに基づいて図示しない選択フィルターを構成する。そしてこの選択フィルターにより、過去の分析データに類似したパルス列を選択し、このパルス列を詳細に分析してより精度の高い分析結果を出力する。
【００２４】
上記選択の方法はいろいろあるが、例えばメモリされていた過去の分析データにもとづき、ある範囲のパルス間隔、ある範囲のパルス周波数、ある範囲のパルス繰り返し周期などを設定し、このような特性のパルスのみを通過させるディジタルフィルターを構成し、第１、第２の蓄積メモリのパルスをフィルタリングすればよい。
【００２５】
このように、過去の分析で得られた結果を保存し、そのデータを使って、目標とするパルス列を抽出したのち、分析することにより、複雑なパルス列の場合の分析精度が向上し、かつ処理時間の短縮が可能となる。
【００２６】
実施の形態４．
図６はこの発明の実施の形態４に係るパルス列検出装置の構成を表すブロック図で、実施の形態３の図５のものの回路構成を増やしたものである。
図に於いて、１５は第Ｎのパルス列除去回路、２３は第ＮのＡパルス列分析回路、２４は第Ｎの分析結果メモリである。実施の形態３の図５では、パルス蓄積メモリと、パルス列除去回路（第１列目にはないが）と、Ａ型パルス列分析回路と、分析結果メモリからなる処理回路の組を２組使用していたが、３組以上のＮ組の処理回路を使用することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
なお、図５、図６では各分析結果メモリは、各回路ごとに別々のブロックで表しているが、無論１つのブロックに纏められているものであっても構わない。
また、パルス列除去回路は第２〜第Ｎまで用いているが、いずれかの回路に１つ用いるだけでもそれなりの効果は得られる。
【００２７】
実施の形態５．
図７はこの発明の実施の形態５に係るパルス列検出装置の構成を表すブロック図である。
図に於いて、３１は第１のパルス列蓄積メモリ２に接続され、出力されたパルス列から、与えられた過去のパルス列確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづき第２のパルス列除去回路５に除去すべきパルス列を指令する第１のＢ型パルス列分析回路である。３２は第２のパルス列除去回路５に接続され、出力されたパルス列から、与えられた過去のパルス列確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力する第２のＢ型パルス列分析回路である。
２５は確立データメモリで、目標確立回路７が出力した前回の確立データを保存しており、必要に応じて第１Ａ、第２Ａパルス列分析回路２１、２２に記憶内容を出力することができる。
第１Ｂ、第２Ｂパルス列分析回路３１、３２は、確立データメモリ２５が記憶している過去の確立データを用いて、図示しない選択フィルターを構成する。そしてこの選択フィルターにより、過去の確立データに類似したパルス列を選択し、このパルス列を詳細に分析してより精度の高い分析結果を出力する。この実施の形態では目標確立した確かなデータを使って分析することにより、実施の形態３、４の分析結果を用いる場合に比べて更に分析精度が向上する。
【００２８】
実施の形態６．
図８はこの発明の実施の形態６に係るパルス列検出装置の構成を表すブロック図である。３３は第Ｎのパルス列除去回路１５に接続され、出力されたパルス列から、与えられた過去のパルス列確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力する第ＮのＢ型パルス列分析回路である。
実施の形態５では、パルス蓄積メモリと、パルス列除去回路（第１列目にはないが）と、Ｂ型パルス列分析回路と、確立データメモリ２５（最終段列のみ）からなる処理回路の組を２組使用していたが、本実施の形態では、３組以上のＮ組の処理回路を使用することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
また、パルス列除去回路は第２〜第Ｎまで用いているが、いずれかの回路に１つ用いるだけでもそれなりの効果は得られる。
【００２９】
実施の形態７．
図９はこの発明の実施の形態７に係るパルス列検出装置の構成を表すブロック図である。２種類の蓄積パルス数（又は時間ａと時間ｂ）で、第１、第２のパルス蓄積メモリ２、４に、同じパルス列の信号を別々に蓄積して、別々にパルス分析する。そして同じパルス列についての分析データを２つのパルス列分析回路から得る。図に於いて、１８は第１、第２のパルス列分析回路３、６の出力を比較する比較回路である。例えば、パルス繰り返し周期、パルス周波数、振幅その他の項目についてそれぞれ比較が行われる。この内のどれか一つでもその差にあらかじめ定めた所定以上の差があるときには、このパルス列については、再度、パルス分析することにより、分析精度が向上する。この再度の分析の場合に、第１、第２のどちらのパルス蓄積メモリのパルスを分析してもよいが、例えばより長いパルス列（図９の例では第２のパルス蓄積メモリ４のパルス列）について再分析を行う。
図９には、実施の形態１の図１に用いたパルス列除去回路５を用いていない。これは２つの蓄積回路の両方から、同じパルス列についての分析データを得るためである。この実施の形態では、最初に何らかの原因で間違った分析をしてしまった場合でも、再度の分析により修正され、正しい結果が出力される。
【００３０】
実施の形態８．
図１０はこの発明の実施の形態８に係るパルス列検出装置の構成を表すブロック図である。図１０のものは実施の形態７の図９のものの回路数をＮ個（３個以上）に増やしたものである。図１０ではパルス蓄積メモリとパルス分析回路とを含む回路を３列以上用いる。そして各パルス列分析回路の分析結果を比較し、あるデータの広がりがあらかじめ定めた所定のレベルを越えている場合には、その時のパルス分析結果が信用出来ないものとして、再度、蓄積されているパルス列の最も長いパルス列（図１０の場合は第Ｎのパルス蓄積メモリ１４のパルス列）を分析することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
また、パルス列除去回路は第２〜第Ｎまで用いているが、いずれかの回路に１つ用いるだけでもそれなりの効果は得られる。
【００３１】
実施の形態９．
図１１はこの発明の実施の形態９に係るパルス列検出装置の構成を表すブロック図である。図１１では、過去の分析で得られた結果を第１、第２の分析結果メモリ１０、１２に保存している。そして、第１Ａ、第２Ａパルス列分析回路２１、２２はそのデータを使って分析する（実施の形態４と同様に、そのデータを使ってパルス列をフィルターリングし、過去の分析結果に類似するパルスを抽出してから分析する）ことにより、複雑なパルス列の場合の分析精度が向上し、かつ処理時間の短縮が可能となる。
【００３２】
実施の形態１０．
図１２はこの発明の実施の形態１０に係るパルス列検出装置の構成を表すブロック図である。図１２の構成では、パルス蓄積メモリとパルス列分析回路と分析結果メモリとを含む回路を３列以上用いる。各パルス列分析回路は分析に際して分析結果メモリに蓄積されている過去の分析結果を参照して分析を行う。そして各パルス列分析回路の分析結果を比較し、あるデータの広がりがあらかじめ定めた所定のレベルを越えている場合には、その時のパルス分析結果が信用出来ないものとして、再度、蓄積されているパルス列の最も長いパルス列（図１２の場合は第Ｎのパルス蓄積メモリ１４のパルス列）を分析することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
また、パルス列除去回路は第２〜第Ｎまで用いているが、いずれかの回路に１つ用いるだけでもそれなりの効果は得られる。
【００３３】
実施の形態１１．
図１３はこの発明の実施の形態１１に係るパルス列検出装置の構成を表すブロック図である。図１３では、目標確立された確かなデータは、確立データメモリ２５に保存される。第１Ａ、第２Ａパルス列分析回路２１、２２は確立データメモリ２５に記憶された過去の確立データを用いて分析することにより、更に分析精度が向上する。
【００３４】
実施の形態１２．
図１４はこの発明の実施の形態１２に係るパルス列検出装置の構成を表すブロック図で、図１３のものの回路数をＮ個にしたものである。図１４の構成では、パルス蓄積メモリとパルス列分析回路と確立データメモリとを含む回路を３列以上用いる。各Ａ型パルス列分析回路は分析に際して確立データメモリに蓄積されている過去の確立データを参照して分析を行う。そして各パルス列分析回路の分析結果を比較し、データの広がりがあらかじめ定めた所定のレベルを越えている場合には、その時のパルス分析結果が信用出来ないものとして、再度、蓄積されているパルス列の最も長いパルス列（図１４の場合は第Ｎのパルス蓄積メモリ１４のパルス列）を分析することにより、パルス繰り返し周期に応じた最適なパルス数の幅が広がり、分析精度が向上する。
【００３５】
【発明の効果】
以上のように、この発明のパルス列検出装置は、複数のパルス蓄積回路を用いて、長さの異なるパルス列を蓄積したのち、分析しているので、パルス列の分離がより容易に行われる。
【００３６】
また、パルス列蓄積メモリの内のパルス列除去回路が接続されていないもの、又は、パルス列除去回路に接続され、それぞれから出力されたパルス列から、与えられた過去の分析結果にもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづき前記パルス列除去回路に除去すべきパルス列を指令するＮ個のＡ型パルス列分析回路を用いているので、パルス列の分析がより精密に行われる。
【００３７】
また、パルス列蓄積メモリの内のパルス列除去回路が接続されていないもの、又は、パルス列除去回路に接続され、それぞれから出力されたパルス列から、与えられた過去の確立データにもとづいて抽出したパルス列を分析処理してその分析結果を出力するとともに、この分析結果にもとづき前記パルス列除去回路に除去すべきパルス列を指令するＮ個のＢ型パルス列分析回路を用いているので、パルス列の分析がより精密に行われる。
【００３８】
また、比較回路を用いてパルスの分析結果を互いに比較し、誤差の大きい場合には再分析を行うようにしたので、パルス列の分析に間違いがあっても修正される。
【００３９】
また、Ａ型パルス分析回路と比較回路とを用いているので、パルス列の分析がより精密に行われ、また、パルス列の分析に間違いがあっても修正される。
【００４０】
また、Ｂ型パルス分析回路と比較回路とを用いているので、パルス列の分析がより精密に行われ、また、パルス列の分析に間違いがあっても修正される。
【００４１】
また、再パルス分析回路は蓄積した時間または蓄積したパルス数の最も長いパルス列を再分析するので、修正がより正確に行われる。
【００４２】
また、再パルス分析回路は蓄積した時間または蓄積したパルス数の最も長いパルス列から抽出された抽出パルス列を再分析するので、修正がより正確に行われる。
【００４３】
また、複数の回路数は２回路としているので、回路が単純であるわりに、効果が大きい。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るパルス列検出装置の構成を表すブロック図である。
【図２】図１の動作を説明するためのパルス列の図である。
【図３】図１の構成を説明するためのパルス列検出装置の他の構成を表すブロック図である。
【図４】この発明の実施の形態２に係るパルス列検出装置の構成を表すブロック図である。
【図５】この発明の実施の形態３に係るパルス列検出装置の構成を表すブロック図である。
【図６】この発明の実施の形態４に係るパルス列検出装置の構成を表すブロック図である。
【図７】この発明の実施の形態５に係るパルス列検出装置の構成を表すブロック図である。
【図８】この発明の実施の形態６に係るパルス列検出装置の構成を表すブロック図である。
【図９】この発明の実施の形態７に係るパルス列検出装置の構成を表すブロック図である。
【図１０】この発明の実施の形態８に係るパルス列検出装置の構成を表すブロック図である。
【図１１】この発明の実施の形態９に係るパルス列検出装置の構成を表すブロック図である。
【図１２】この発明の実施の形態１０に係るパルス列検出装置の構成を表すブロック図である。
【図１３】この発明の実施の形態１１に係るパルス列検出装置の構成を表すブロック図である。
【図１４】この発明の実施の形態１２に係るパルス列検出装置の構成を表すブロック図である。
【図１５】従来のパルス列検出装置の構成を表すブロック図である。
【符号の説明】
１    パルス列入力端子、        ２    第１のパルス蓄積メモリ、
３    第１のパルス列分析回路、    ４    第２のパルス蓄積メモリ、
５    第２のパルス列除去回路、        ６    第２のパルス列分析回路、
７    目標確立回路、                        ８    目標データ出力端子、
１０    第１の分析結果メモリ、    １２    第２の分析結果メモリ、
１４    第Ｎのパルス蓄積メモリ、        １５    第Ｎのパルス列除去回路、
１６    第Ｎのパルス列分析回路、        １７    第Ｎの分析結果メモリ、
１８    比較回路、        １９    再パルス列分析回路、
２１    第１のＡ型パルス列分析回路、    ２２    第２のＡ型パルス列分析回路、
２３  第ＮのＡ型パルス列分析回路、    ２５    確立データメモリ、
３１    第１のＢ型パルス列分析回路、  ３２    第２のＢ型パルス列分析回路、
３３  第ＮのＢ型パルス列分析回路、  ５１  第１のパルス列除去回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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