(57)【特許請求の範囲】
【請求項１】
ビット線とソース線との間に、少なくとも電荷蓄積層と制御ゲート層とを含む複数のメモリセルが直列に接続されたＮＡＮＤ型メモリセルからなるメモリセルアレイを具備する不揮発性半導体記憶装置において、
前記ＮＡＮＤ型メモリセルは、前記ビット線側の一端に接続された第１の選択ゲートセル、及び前記ソース線側の一端に接続された第２の選択ゲートセルの少なくともいずれかを備え、
前記第１、第２の選択ゲートセルは、制御ゲート層及び電気的にフローティング状態の電荷蓄積層を含み、
前記メモリセルアレイへの書き込みの際、書き込み対象の選択メモリセルと同一のワード線に接続された非選択メモリセルのビット線側に位置するメモリセル又は第１の選択ゲートセル、及び前記非選択メモリセルのソース側に位置するメモリセル又は第２の選択ゲートセルがカットオフ状態に制御されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
ビット線とソース線との間に、少なくとも電荷蓄積層と制御ゲート層とを含む複数のメモリセルが直列に接続されたＮＡＮＤ型メモリセルからなるメモリセルアレイを具備する不揮発性半導体記憶装置において、
前記ＮＡＮＤ型メモリセルは、前記ビット線側の一端に接続された第１の選択ゲートセル、及び前記ソース線側の一端に接続された第２の選択ゲートセルの少なくともいずれかを備え、
前記複数のメモリセル及び前記第１、第２の選択ゲートセルは、それぞれ半導体基板の一方向に延在するトレンチ溝に絶縁材が埋め込まれた素子分離領域により画定された半導体基板上部の素子領域と、
この素子領域上に第１のゲート絶縁膜を介して側面が素子領域と自己整合的に形成された電荷蓄積層と、
この電荷蓄積層上に電荷蓄積層の上面と側面の一部を覆う第２のゲート絶縁膜を介して形成された制御ゲート層とを備え、
前記電荷蓄積層の側面は、前記トレンチ溝の側面と自己整合したうえで、前記素子分離領域に隣接する下部領域と、前記第２のゲート絶縁膜を介して前記制御ゲート層と対向する上部領域とを備え、
前記複数のメモリセル及び前記第１、第２の選択ゲートセルにおける前記電荷蓄積層の前記下部領域の高さが略等しいことを特徴とする不揮発性半導体記憶装置。
【請求項３】
ビット線とソース線との間に、少なくとも電荷蓄積層と制御ゲート層とを含む複数のメモリセルが直列に接続されたＮＡＮＤ型メモリセルからなるメモリセルアレイを具備する不揮発性半導体記憶装置において、
前記ＮＡＮＤ型メモリセルは、前記ビット線側の一端に接続された第１の選択ゲートセル、及び前記ソース線側の一端に接続された第２の選択ゲートセルの少なくともいずれかを備え、
前記第１、第２の選択ゲートセルは、電気的にフローティング状態である電荷蓄積層及び制御ゲート層を備え、
前記複数のメモリセル及び前記第１、第２の選択ゲートセルには、それぞれ転送用トランジスタが並列に接続され、
前記転送用トランジスタにおけるしきい値電圧の値が、少なくとも前記第１、第２のいずれかの選択ゲートセルのしきい値電圧の値と略等しいことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記転送用トランジスタが並列接続された前記複数のメモリセル及び前記第１、第２の選択ゲートセルは、それぞれ半導体基板の一方向に延在するトレンチ溝に絶縁材が埋め込まれた素子分離領域により画定された半導体基板上部の素子領域と、
この素子領域上に第１のゲート絶縁膜を介して側面が素子領域と自己整合的に形成された電荷蓄積層と、
これらの電荷蓄積層及び素子領域上に電荷蓄積層の上面及び側面を覆う第２のゲート絶縁膜と前記電荷蓄積層の側面と自己整合した素子領域の側面の上部を覆う第３のゲート絶縁膜とを介して形成された制御ゲート層とを備え、
前記電荷蓄積層の側面は、前記トレンチ溝の側面と自己整合的に一致し、
前記素子領域の側面の上部と、前記制御ゲート層とを前記第１のゲート絶縁膜より厚い前記第３のゲート絶縁膜を介して対向させることにより、前記転送用トランジスタのＭＯＳ構造を形成することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
少なくとも前記第１、第２のいずれかの選択ゲートセルに含まれる電荷蓄積層幅は、前記複数のメモリセルに含まれる電荷蓄積層幅と略同一寸法であることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項６】
前記第１、第２の選択ゲートセルと、前記複数のメモリセルとの、前記電荷蓄積層の下部におけるチャネル領域の深さ方向の不純物濃度プロファイルは、略同一であることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項７】
前記第１、第２の選択ゲートセルにおける中性しきい値電圧は、前記複数のメモリセルにおける中性しきい値電圧と略等しいことを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項８】
前記第１、第２の選択ゲートセルに含まれる制御ゲート層と、前記第１、第２の選択ゲートセルに隣接するメモリセルに含まれる制御ゲート層との間隔、及び前記第１、第２の選択ゲートセルに含まれる電荷蓄積層と、前記第１、第２の選択ゲートセルに隣接するメモリセルに含まれる電荷蓄積層との間隔が略等しく、
かつ、前記間隔と、互いに隣接する前記メモリセルに含まれる制御ゲート層の間隔、及び互いに隣接する前記メモリセルに含まれる電荷蓄積層の間隔とが略等しいことを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項９】
少なくとも前記第１、第２のいずれかの選択ゲートセルに含まれる電荷蓄積層と半導体基板との間のゲート絶縁膜の厚さは、前記複数のメモリセルに含まれる前記ゲート絶縁膜の厚さと略等しいことを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１、第２の選択ゲートセルのしきい値電圧は、前記第１、第２の選択ゲートセルに含まれる前記電荷蓄積層に蓄積された電荷の量により定められることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１、第２の選択ゲートセルは、ゲートに基準電圧、半導体基板に形成されたウエルに前記基準電圧より高い電圧をそれぞれ印加することにより前記複数のメモリセルと同時に消去が可能であることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１、第２の選択ゲートセルの書き込みは、前記複数のメモリセルの書き込みより先に行われることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１３】
前記第２の選択ゲートセルの書き込みは、前記第１の選択ゲートセルの書き込みよりも先に行われることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１の選択ゲートセルの書き込み後におけるしきい値電圧は、前記第２の選択ゲートセルの書き込み後におけるしきい値電圧よりも小さいことを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１５】
少なくとも同一カラムにおける前記第２の選択ゲートセルの書き込みは、全ブロックで一括して行われることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１、第２の選択ゲートセルの書き込みは、書き込み開始電圧からステップ状に変化する書き込み電圧により行われ、前記各ステップごとに前記書き込み状態を読み出すことにより、書き込みベリファイが行われることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１、第２の選択ゲートセル及び前記複数のメモリセルとおけるチャネル領域へのイオン注入、及び、拡散層へのイオン注入は、それぞれ同一工程で行われることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項１８】
前記第１、第２の選択ゲートセル及び前記複数のメモリセルに含まれる、少なくとも電荷蓄積層と半導体基板との間のゲート絶縁膜の形成は、同一工程で行われることを特徴とする請求項１乃至３のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に係り、とくに電荷蓄積層と制御ゲート層とが積層された電気的書き換え可能なメモリセルを用いた不揮発性半導体記憶装置の微細化と高性能化に関するものである。
【０００２】
【従来の技術】
従来、電気的にデータの書き換えが可能な不揮発性半導体記憶装置（以下、ＥＥＰＲＯＭ: Electrically Erasable and Programmable Read Only Memory と呼ぶ）の一種として、電荷蓄積層と制御ゲート層との積層構造を有するＭＯＳトランジスタ構造のメモリセルが、複数個マトリクス状に配置されたものが知られている。
【０００３】
図１１は、メモリセルを複数個直列に接続し、ＮＡＮＤ型セルアレイを構成したＥＥＰＲＯＭの平面図の一部を示している。複数の信号線ＢＬj （ｊ＝１〜３の場合を例示、以下ビット線と呼ぶ。）と共通線（以下ソース線と呼ぶ。）とが、それぞれ、ビット線コンタクトとソース線コンタクトとを介して、複数のメモリセルＭi,j （ｉ＝１〜１６、ｊ＝１〜３の場合を例示）に接続されている。ソース線には基準電圧（例えば接地）が与えられる。
【０００４】
この複数のメモリセルは、各ｊ列に対してｉ＝１〜１６のメモリセルが、ソース／ドレインとなる拡散層を隣接するもの同士で共有し、ＮＡＮＤ型に直列接続されている。
【０００５】
前記メモリセルは、それぞれ電荷蓄積層（破線のハッチで例示）と、電荷蓄積層の電荷量を制御する制御ゲート層との積層ゲート構造を有し、電荷蓄積層は隣り合うビット線の間で分離されている。前記メモリセルの制御ゲート層はビット線ＢＬj （ｊ＝１〜３）と交差する複数本のワード線ＷＬi （ｉ＝１〜１６）として一続きに形成されており、１本のワード線ＷＬi にはビット線ＢＬj 毎に１つのメモリセルＭi,j が接続される。
【０００６】
これらメモリセル群に対して、選択的にデータの書き込み、読み出しをするために、ＮＡＮＤ型に接続された複数のメモリセルＭi,j （ｉ＝１〜１６、ｊ＝１〜３）の両端には、スイッチングトランジスタからなる２個の選択ゲートセルＳk,j （ｋ＝１，２、ｊ＝１〜３）が接続される。
【０００７】
すなわち、ビット線コンタクト及びソース線コンタクトにそれぞれ隣接して、前記複数のメモリセルＭi,j の両端に、２つの選択ゲートセルＳk,j が配置される。前記複数のメモリセルＭi,j と２個の選択ゲートセルＳk,j とはビット線ＢＬj 方向に延在する素子領域に、隣接するもの同士がソース／ドレイン拡散層を共有するように形成され、これらの素子領域の間は素子分離領域で互いに分離される。
【０００８】
なお、選択ゲートセルＳk,j のスイッチング制御は、２本の選択ゲートＳＧk （ｋ＝１，２）によりなされる。ここで選択ゲートセルは、必ずしもビット線及びソース線側に各１個配置されるばかりでなく、それぞれ複数個の選択ゲートセルを配置する場合もある。
【０００９】
図１２は、図１１におけるＮＡＮＤ型の複数のメモリセルＭi,1 （ｉ＝１〜１６）と、２つの選択ゲートセルＳk,1 （ｋ＝１，２）との、ビット線方向に平行なＢ−Ｂ断面を示している。
【００１０】
前記メモリセルＭi,1 及び選択ゲートセルＳk,1 は、シリコン基板１（Ｐウエル）と、メモリセル及び選択ゲートセルのソース／ドレイン領域となるＮ型拡散層１ａと、シリコン基板上に形成された薄いシリコン酸化膜からなる第１のゲート絶縁膜４と、ポリシリコンからなる電荷蓄積層５と、前記電荷蓄積層５の上に形成された、第１のゲート絶縁膜４に比べて厚い第２のゲート絶縁膜６と、ポリシリコンからなる制御ゲート層７とから構成される。
【００１１】
ここで、メモリセルＭi,1 に含まれる電荷蓄積層５はフローティング状態とされ、薄い第１のゲート絶縁膜４を介して、メモリセルのＮ型チャネルから前記電荷蓄積層５に電子をトンネル注入することにより、メモリセルへの書き込みが行われる。このとき、制御ゲート層７には書き込みを制御する制御電圧が印加される。なお、ＥＥＰＲＯＭの動作については後に詳細に説明する。
【００１２】
図１２に示すＥＥＰＲＯＭは、このほか層間絶縁膜８と、ビット線９（ＢＬ1 ）と、ビット線コンタクト１０と、ソース線１１と、ソース線コンタクト１２とから構成される。図１１のワード線方向に沿ったＭ1,j （ｊ＝１〜３）とＢＬj （ｊ＝１〜３）とのＡ−Ａ断面を図１３に示す。
【００１３】
なお、図１３において図１２と同一部分には同一の参照番号を付している。ＷＬ1 は一続きの制御ゲート層７からなるワード線１３である。メモリセルＭ1,j （ｊ＝１〜３）はアイソプレーナ型の素子分離領域３ａで分離される。
【００１４】
図１２の断面構造では、選択ゲートセルＳk,1 のゲートはメモリセルＭi,1 と同様、電荷蓄積層５と制御ゲート層７との積層構造を有するが、選択ゲートセルＳk,1 は、単にメモリセル群に対して選択的にデータの書き込み、読み出しをするためのスイッチングトランジスタに過ぎないから、従来、選択ゲートセルＳk,1 には、特にフローティング状態の電荷蓄積層５を設ける必要はないと考えられてきた。
【００１５】
一方、図１２に示すように、選択ゲートセルＳk,1 とメモリセルＭi,1 とが同様に積層ゲート構造を有するようにすれば、両者を別構造にする場合に比べてマスク合わせ工程が簡単になり高集積化に有利である。このため、従来選択ゲートセルにもメモリセルと同様に電荷蓄積層５を形成し、その後、選択ゲートセルの電荷蓄積層５にコンタクトをとる方法が多く用いられてきた。
【００１６】
一例として、ビット線側の選択ゲートセルの電荷蓄積層５にコンタクトをとる従来の方法を図１４に示す。右下がりの破線（一部実線）のハッチで示す電荷蓄積層（ＦＧ; Floating Gate ）と左下がりハッチで示す制御ゲート層（ＣＧ; Control Gate）は、電荷蓄積層５と制御ゲート７の平面形状を示している。
【００１７】
ＳＧ1 はビット線側の選択ゲートを、ＷＬ1 はこれと隣り合うワード線を示している。縦の一点鎖線の範囲は素子分離領域である。また、ＷＬ1 の内部の縦の破線は素子分離領域上でＦＧが分離されることを示している。なお、ＣＧの下部に形成されるＦＧ部分は破線のハッチで示されている。
【００１８】
図１４に示すように、選択ゲートＳＧ1 では全域にわたって一続きのＦＧが形成され、素子分離領域上でＣＧを一部除去し、かつコンタクト領域のＦＧをパッド状に広げてＦＧにコンタクトをとる。このように、コンタクト部分の合わせマージンを必要とするため、ＥＥＰＲＯＭの高集積化に対して大きな妨げとなる。一方、図１１のワード線に縦の破線で示されるように、メモリセルＭi,j の電荷蓄積層５は、隣り合うビット線に属するものが素子分離領域上で互いに分離される。図１１の平面図において、選択ゲートＳＧ1 、ＳＧ2 に接続される選択ゲートセルＳk,j には電荷蓄積層５の境界を示す縦の破線が示されていないが、実際には、図１４に示されるように、一続きの電荷蓄積層５が形成される。
【００１９】
なお、図１１では、図１４に示す電荷蓄積層と制御ゲート層との接続部分の構造は省略されている。また、図１４ではＷＬ1 に積層される電荷蓄積層（ＦＧ）が素子分離領域上で互いに分離されるので、前記電荷蓄積層の境界がＷＬ1 に縦の破線で示されている。
【００２０】
図１５は、メモリセルＭi,j の電荷蓄積層としてポリシリコンを堆積した後、隣り合うビット線間の電荷蓄積層を分断するための、リソグラフィー工程に用いるマスクパターンの平面図を示している。図１５において、Ｍ1,j （ｊ＝１〜３）、及びＳ1,j （ｊ＝１〜３）は、それぞれメモリセル、及び選択ゲートセルの形成位置を示している。なお、ＷＬ1 、ＳＧ1 は、それぞれワード線及び選択ゲートである。
【００２１】
図１５に示すように、ワード線ＷＬ1 に接続されるメモリセルＭ1,j では、隣り合うビット線間の電荷蓄積層を分断する必要があるが、選択ゲートＳＧ1 に接続される選択ゲートセルＳ1,j では電荷蓄積層は一続きにされる。
【００２２】
このため図１５に示すマスクパターンは、電荷蓄積層を分断する領域と分断しない領域との間に、図の矢印に示すような境界を設けなければならない。しかし、リソグラフィー工程において、マスクパターンにこのような境界が含まれれば、境界が無い場合に比べて新たな合わせ余裕をとる必要を生じ、メモリセルが接続されるワード線ＷＬ1 と選択ゲートセルが接続される選択ゲートＳＧ1 との間隔を最小にすることが非常に困難になる。
【００２３】
次に、図１６に示すように、選択ゲートセルの制御ゲート層７を単層構造にして、選択ゲートセルの電荷蓄積層へのコンタクトを除去し、高集積化を容易にしようとするときの問題点について説明する。
【００２４】
図１６は、図１１における複数のメモリセルＭi,1 （ｉ＝１〜１６）と、２つの選択ゲートセルＳk,1 （ｋ＝１，２）との、ビット線に平行なＢ−Ｂ断面図である。
【００２５】
図１６において、メモリセルＭi,1 は電荷蓄積層５と制御ゲート層７との積層ゲート構造を有するのに対して、選択ゲートセルＳk,1 は制御ゲート層７の単層ゲート構造を有する。単層ゲート構造とするためには、選択ゲートセルＳk,1 において、メモリセルに含まれる２層のゲート材の内いずれか一方を加工、除去しなければならない。
【００２６】
図１５の説明と同様に、選択ゲートセルの一方のゲート材を除去するためには、リソグラフィ工程において新たなマスク合わせが必要となり、合わせ余裕をとらなければならない。このため、メモリセルＭi,1 が接続されるワード線ＷＬi （ｉ＝１〜１６）同士の間隔に比べて、選択ゲートセルＳk,1 （ｋ＝１，２）が接続される選択ゲートＳＧk （ｋ＝１，２）と前記ワード線ＷＬi との間隔を十分小さくすることができず、メモリセルアレイ微細化の大きな問題点となる。
【００２７】
一方、図１７に示すように、メモリセルＭi,1 （ｉ＝１〜１６）と選択ゲートセルＳk,1 （ｋ＝１，２）とがいずれも電荷蓄積層５と制御ゲート層７との積層構造を備え、かつ、メモリセルＭi,1 と同様に、選択ゲートセルＳk,1 の電荷蓄積層５も隣り合うビット線の間で分断される場合の問題点について説明する。
【００２８】
図１７は、図１１におけるＮＡＮＤ型の複数のメモリセルＭi,1 （ｉ＝１〜１６）と、２つの選択ゲートセルＳk,1 （ｋ＝１，２）との、ビット線方向に平行なＢ−Ｂ断面図である。
【００２９】
このとき、選択ゲートセルＳk,1 の電荷蓄積層５が隣り合うビット線の間で分断されているため、電荷蓄積層５と制御ゲート層７との接続は、図１４に示すコンタクトを多数設けるよりも、選択ゲートセルＳk,1 における電荷蓄積層５と制御ゲート７との間の第２のゲート絶縁膜６を除去する方が集積密度の向上にとって有利である。
【００３０】
しかし、メモリセルＭi,1 では第２のゲート絶縁膜６を残さなければならないので、選択ゲートセルＳk,1 の第２のゲート絶縁膜６のみを除去するため、図１８に示すようなマスクパターンが必要となる。
【００３１】
図１８において、一続きの横の破線は、それぞれメモリセルＭ1,j （ｊ＝１〜３）が接続されるワード線ＷＬ1 と、選択ゲートセルＳ1,j （ｊ＝１〜３）が接続される選択ゲート線ＳＧ1 の配置を示す。また、ワード線ＷＬ1 と選択ゲートＳＧ1 の縦の破線は、それぞれメモリセルＭ1,j と選択ゲートセルＳ1,j の電荷蓄積層５の配置を示す。
【００３２】
図１８に示すマスクパターンを用いて、選択ゲートセルＳ1,j を形成する領域における第２のゲート絶縁膜６を除去することにより、選択ゲートセルＳ1,j に含まれる電荷蓄積層５は、全て選択ゲートＳＧ1 と接続される。
【００３３】
しかし、図１８のマスクパターンは、第２のゲート絶縁膜６を除去する領域と除去しない領域との間に、矢印に示すような境界を設ける必要があり、新たな合わせ余裕をとらなければならないので、メモリセルＭ1,j が接続されるワード線ＷＬ1 と、選択ゲートセルＳ1,j が接続される選択ゲートＳＧ1 との間隔を最小にすることが非常に困難となる。
【００３４】
ここで、メモリセルＭi,j （ｉ＝１〜１６、ｊ＝１〜３）が接続されるワード線ＷＬi （ｉ＝１〜１６）同志の間隔に比べて、選択ゲートセルＳk,j （ｋ＝１，２、ｊ＝１〜３）が接続される選択ゲートＳＧk （ｋ＝１，２）とワード線ＷＬi との間隔を広げることは、メモリセルアレイの占有面積を増加させるばかりでなく、寸法制御性のいちじるしい低下を引き起こすことについて説明する。
【００３５】
良く知られているように、最小寸法０．２５μｍ以下の微細パターンの形成工程において、隣接するパターンとの間の間隔が広がると、近接効果が顕著になり、リソグラフィ工程における寸法細りや、ＲＩＥ (Reactive Ion Etching) における寸法太りを生じて寸法制御性が大幅に低下する。したがって、メモリセルアレイ中に間隔の異なるパターンがあれば、寸法を正確に制御することが非常に困難になる。
【００３６】
一方、ＥＥＰＲＯＭは、マスストレージ用の記録装置の構成要素として期待されており、微細化を極度に追及してセル面積を最小化し、ビット単価を下げなければならない。このため、スケーリング則を適用して、ゲート構造のビット線方向の幅（ゲート長）と間隔を可能な限り縮小する。
【００３７】
このような状況において、上記のように選択ゲートセルの電荷蓄積層５に対する新たなコンタクトを設けることや、メモリセルと選択ゲートセルとの構造を変えて新たなマスク合わせ工程を付加すること等が微細化の大きな妨げとなり、ＥＥＰＲＯＭの適用範囲をいちじるしく制限する。
【００３８】
次に、ＮＡＮＤ型ＥＥＰＲＯＭの動作上の問題点について詳細に説明する。従来、ＥＥＰＲＯＭの書き込み動作において、より低電圧の書き込みが可能なセルフブースト書き込み方式が提案され実用に供されてきた。
【００３９】
セルフブースト書き込み方式を用いれば、ビット線に接続されるカラムデコーダ等のトランジスタを全てＶcc系の電源（３．３Ｖ）を用いて構成することができるので周辺回路の面積を縮小しチップ面積を小さくすることが可能になる。
【００４０】
図１９を用いて、従来のセルフブースト書き込み動作について説明する。図１９は、セルフブースト書き込み動作において、各部に加える電圧を示す等価回路である。この等価回路はビット線ＢＬ1 、ＢＬ2 と、選択ゲートＳＧ1 、ＳＧ2 と、メモリセルの一続きの制御ゲート層からなるワード線ＷＬ1 乃至ＷＬn （ｎは１以上の整数）とソース線とから構成される。
【００４１】
ここでは“１”又は“０”データを１個のメモリセルに書き込む２値データ書き込みについて説明するが、多値の場合には通常“１”データを“０”データ（しきい値電圧が負）、“０”データを“１”、“２”、“３”データ（しきい値電圧が正で、各データはあるしきい値電圧範囲に分離される）のいずれかに置き換えれば良い。また、このようなしきい値電圧分布を持たない多値メモリであっても、しきい値電圧が複数に分離されていれば同様に動作することができる。
【００４２】
図１９に示す２値データの書き込みにおいて、例えば、ワード線ＷＬ2 を選択し、ビット線ＢＬ1 との交点に接続された実線の丸囲みで示すセルＡ（Ｍ2,1 ）に“０”データを書き込む場合に、それぞれ破線の丸囲みで示した非選択のセルＢ（Ｍ2,2 ）、セルＣ（Ｍ3,1 ）に誤書き込みの問題が生じる。
【００４３】
なお図１９において、非選択のセルＢ、セルＣは例として示すものであり、セルＢと同様な問題はＢＬ2 以外の“１”書き込みビット線と、選択ワード線ＷＬ2 とに接続されるメモリセルにも生じ、また、セルＣと同様な問題はビット線ＢＬ1 と非選択ワード線ＷＬ1 、ＷＬ3 〜ＷＬn とに接続されるメモリセルにも生じる。なお、“１”書き込み状態では、メモリセルの消去状態（“０”書き込みをしない状態）が維持される。
【００４４】
通常、複数のデータを書き込む場合、ビット線より遠いセルから順に書き込みが行われる。ランダム書き込みの場合にはセルの書き込みは任意に行われる。セルフブースト書き込み動作においては、まず、ソース線側の選択ゲートＳＧ2 の電圧Ｖsg2 を０Ｖとして選択ゲートセルＳ2,1 及びＳ2,2 をカットオフ状態にする。
【００４５】
次に“０”データを書き込むセルＡ（Ｍ2,1 ）が接続されるＮＡＮＤセルのビット線ＢＬ1 （選択ビット線）の電圧ＶBL1 を０Ｖとし、“１”データを書き込むセルＢ（Ｍ2,2 ）が接続されるＮＡＮＤセルのビット線ＢＬ2 （非選択ビット線）には、ドレイン側の選択ゲートＳＧ１の電圧Ｖsg1 と同じか、又はそれ以上の電圧、又はそれ以下であってもドレイン側の選択ゲートセルＳ1,2 が十分カットオフする電圧ＶBL2 を与えることにより、ドレイン側の選択ゲートセルＳ1,1 をオン、Ｓ1,2 をカットオフ状態にして、各ビット線ＢＬ1 、ＢＬ2 において書き込みの選択を行う。
【００４６】
この状態で選択ブロックの全てのワード線にメモリセルがオン状態となる転送電圧Ｖpass（または書き込み電圧Ｖpp）を与えれば、これらの電圧パルスの立上がりのある値において、選択ブロックの全てのメモリセルがオン状態となり、“０”書き込みを行うビット線ＢＬ1 に接続されたＮＡＮＤセルのチャネルに０Ｖが転送される。
【００４７】
また、“１”書き込みを行うビット線ＢＬ2 に接続されたＮＡＮＤセルのチャネルは、ビット線ＢＬ2 の電圧ＶBL2 から選択ゲートセルＳ1,2 のしきい値電圧を差し引いたある初期電圧が、Ｓ1,2 を介してビット線ＢＬ2 から転送された状態でフローティングとなる。このとき、ソース線電圧ＶSLには０Ｖ又はソース側の選択ゲートセルＳ2,1 、Ｓ2,2 を十分カットオフさせるためのある正の電圧が与えられる。
【００４８】
次に、“０”書き込みを行うセルＡが接続された選択ワード線ＷＬ2 に書き込み電圧パルスＶppが与えられると、０Ｖが与えられているビット線ＢＬ1 に接続されたセルＡに“０”データが書き込まれる。このとき、セルＡと同様に選択ワード線ＷＬ2 に接続され、かつ、“１”書き込みを行う（“０”書き込みを行わない）ビット線ＢＬ2 側に接続されたセルＢのチャネルは、選択ゲートセルＳ1,2 がカットオフ状態であるためフローティングとなっている。
【００４９】
セルＢには“０”書き込みが行われないように、セルＢのチャネル電圧は十分高くしなければならない。すなわち書き込み電圧パルスＶppによるセルＢのしきい値電圧の変化が許容範囲以下となるように、セルＢのチャネルに付与する電圧Ｖchの値を設定する必要がある。なお、セルＢに対しては書き込み電圧Ｖppとチャネル電圧Ｖchの差が小さいほど、そのしきい値電圧の変化は小さい。
【００５０】
このため、非選択ワード線の電圧ＶWL1 、及びＶWL3 〜ＶWLn に、ある転送電圧Ｖpassを与え、セルＢのチャネル電圧Ｖchを初期電圧からある電圧まで容量結合により上昇させる。セルＢのチャネル電圧Ｖchの値は、Ｖpassが大きいほど大きく、従ってセルＢのしきい値電圧の変化はＶpassが大きいほど小さくなる。
【００５１】
一方、０Ｖが与えられたビット線ＢＬ1 に接続されたメモリセルの内、非選択のセルＣに対しても転送電圧Ｖpassが与えられる。従ってセルＣのしきい値電圧の変化はセルＢと異なり、Ｖpassが大きいほど大きくなる。
【００５２】
すなわち、セルＡへの“０”書き込みに伴い、セルＢ及びセルＣのしきい値電圧は、転送電圧Ｖpassの大きさに対して逆方向に変化するので、これを考慮して、セルＢ及びセルＣのしきい値電圧の変化が共に小さくなるようにＶpassの最適値を決定する。なお、前記容量結合によるセルフブースト書き込みの問題と、Ｖpassの最適値を決定する問題とについては、図２０及び図２２を用いて後に詳細に説明する。
【００５３】
このように、非選択のビット線ＢＬ2 をフローティング状態とした後、ワード線電圧ＶWL1 、ＶWL3 〜ＶWLn として転送電圧Ｖpassを与えれば、ビット線ＢＬ2 とワード線ＷＬ1 、ＷＬ3 〜ＷＬn に接続されたメモリセルのチャネル及びソース／ドレイン拡散層は、転送電圧Ｖpassの昇圧分に対応して容量結合により昇圧（ブート）される。
【００５４】
図２０（ａ）は、メモリセルトランジスタのゲート近傍における等価容量を示す図である。この等価容量は図２０（ｂ）に示すように、チャネルと第１の絶縁膜４と電荷蓄積層５（ＦＧ）からなる第１の容量と、電荷蓄積層５と第２の絶縁膜６と制御ゲート層７（ＣＧ）からなる第２の容量とが直列に接続された容量Ｃ1 と、チャネル及びソース／ドレイン拡散層１ａとシリコン基板１（Ｐウエル）との間に形成される接合容量Ｃ2 との直列接続で与えられる。
【００５５】
制御ゲート層７に電圧Ｖcg（図１９のワード線電圧）が与えられれば、図２０（ｃ）に示すように、メモリセルトランジスタのチャネルには、ＶcgがＣ1 とＣ2 で容量分割された電圧Ｖchが与えられる。ここで、Ｃ1 ／（Ｃ1 ＋Ｃ2 ）はチャネルのブート比と呼ばれる。
【００５６】
電圧Ｖcgとして転送電圧Ｖpassが与えられ、ブートされたチャネル電圧Ｖchが所望の正の値であれば、選択セルＡと共通の選択ワード線ＷＬ2 に連なる非選択のセルＢへの電荷注入を阻止することができる。
【００５７】
通常、転送電圧Ｖpassと書き込み電圧Ｖppは、“０”データを書き込むセルＡのしきい値の分布を小さくし、かつ、セルＢ及びセルＣへの誤書き込みを回避するために、それぞれ初期電圧、ステップ電圧、最終電圧、電圧パルス幅等が最適化されたステップアップ方式を用いて印加される。
【００５８】
一方、メモリセルに書き込まれたデータの消去は、ＮＡＮＤ型の全てのメモリセルを同時に消去する一括消去か、又は、バイト単位に消去するブロック消去のいずれかの方法を用いて行われる。
【００５９】
すなわち、一括消去の場合には全てのワード線を０Ｖとし、非選択ビット線およびソース線をフローティング状態とし、Ｐウエルに高電圧（例えば２０Ｖ）を印加する。このようにして、全てのメモリセルの電荷蓄積層の電子がＰウエルに放出され、しきい値が負方向に変化する。
【００６０】
ブロック消去の場合には、選択されたブロック内の全てのワード線を０Ｖとし、非選択ブロックのワード線にＶpp（例えば１８Ｖ）を印加し、非選択ビット線およびソース線をフローティング状態とし、Ｐウエルに高電圧（例えば２０Ｖ）を印加する。
【００６１】
データの読み出しは、選択ゲート及び非選択メモリセルが連なるワード線に読み出し電圧（例えば４．５Ｖ）を印加してこれらをオン状態とし、選択メモリセルのワード線に０Ｖが与えられる。このとき、ビット線側に流れる電流によるビット線電圧の変化を検出することにより、“０”、“１”等の書き込みデータの判定がなされる。
【００６２】
従来、セルフブースト書き込みのＮＡＮＤ型ＥＥＰＲＯＭにおいて、メモリセルの構造及び製造プロセスと非選択ビット線のチャネルに与えられるチャネル電圧に関連して、次のような問題を生じていた。図２１、図２２を用いてその問題点を詳細に説明する。
【００６３】
図２１は、セルフブースト書き込み動作における、各部の電圧のタイミング波形を示す図である。“０”データを書き込むビット線ＢＬ1 の電圧ＶBL1 を０Ｖ、“１”データを書き込むビット線ＢＬ2 の電圧ＶBL2 をＶcc（例えば３．３Ｖ）とし、ソース側の選択ゲートセルの制御ゲートＳＧ2 の電圧Ｖsg2 を０Ｖ、ビット線側の制御ゲートＳＧ1 の電圧Ｖsg1 をＶccとすれば、“１”データを書き込むビット線ＢＬ2 のＮＡＮＤセルのチャネル及び拡散層はフローティングとなる。
【００６４】
その後、選択ワード線の電圧ＶWL2 としてＶpp、非選択ワード線の電圧ＶWL1 、ＶWL3 〜ＶWLn としてＶpassを与えれば、フローティング状態となっているチャネルがある電圧Ｖchにブートされる。このとき、チャネルの電圧Ｖchと各部の電圧との関係は次式で与えられる。
Ｖch＝Ｖsg−Ｖsgth（Ｖchinit）＋Ｃr1×（Ｖpass−Ｖpassth−Ｖchinit）
＋Ｃr2×（Ｖpp−Ｖpassth−Ｖchinit）
−（Ｔpw／１６（Ｃins ＋Ｃch））×Ｉ                      …（１）ここで、Ｖsgは図１９のＶsg1 に相当し、例えばＶccが与えられる。Ｖsgth（Ｖchinit）はチャネル電圧がＶchinit  である時のドレイン側の選択ゲートセルＳ1,2 のしきい値電圧を示し、Ｃr1は転送電圧Ｖpassが与えられるメモリセルのチャネルのブート比を示し、Ｃr2は書き込み電圧パルスＶppが与えられるメモリセルのチャネルのブート比を示し、Ｖpassthはチャネル電圧がＶchinitである時、転送電圧Ｖpassが与えられるメモリセルがオン状態になるために必要な電圧を示している。また、Ｔpwは書き込み電圧Ｖppのパルス幅、Ｃins はメモリセル１個あたりの容量、Ｃchはチャネル下に広がる空乏層容量、Ｉは、チャネルからウエルや隣接ビット線に流れる電流を示している。
【００６５】
すなわち、図２１の下段に示すように、選択ワード線の電圧ＶWL2 に書き込み電圧Ｖppを与え、非選択ワード線の電圧ＶWL1 、ＶWL3 〜ＶWLn としてＶpassを与えることにより、フローティング状態の非選択メモリセルのチャネル電圧がＶchにブートされ、誤書き込みを防止することができる。
【００６６】
ここで、上記選択ゲートセルやメモリセル、及びこれらを形成する半導体基板（Ｐウエル）中の不純物濃度のプロファイルや、選択ゲートセルやメモリセルのチャネル部に導入されるチャネルイオン注入等の不純物濃度プロファイル、及び選択ゲートセルやメモリセルのソース／ドレイン拡散層の濃度プロファイル等の様々なプロセス条件の変化により、ビット線からチャネルに転送される初期電圧Ｖchinitの低下、及び、チャネル下の空乏層容量やその他の０Ｖ端子とチャネル間の容量の増大によるチャネルブート比（Ｃr1、Ｃr2）の低下等を生じ、十分に高いチャネル電圧Ｖchが得られず、非選択ビット線に連なるメモリセルのしきい値電圧が変化して誤書き込みを生じることがある。
【００６７】
このような誤書き込みに関する転送電圧Ｖpassと、“１”データ書き込みを行う図１９のセルＢのしきい値電圧との関係を図２２の実線で示す。すなわち、Ｖpassの低い領域でセルＡへの書き込み動作（図示せず）を行えば、当初“１”データのしきい値電圧Ｖth1 であったセルＢのしきい値電圧は急速に増加し、図の一点鎖線で示す“１”データと“０”データのしきい値電圧の境界値を越えるため、セルＢの誤書き込みを生じるが、Ｖpassの値を十分高くすればＶpassによりブートされるセルＢのチャネル電圧が高くなるため、セルＢのしきい値電圧は再びＶth1 まで減少し、誤書き込みが回避される。
【００６８】
一方、図１９のセルＣに関しては、前述のようにチャネルに０Ｖが転送されるため、制御ゲートに印加するＶpassを高くすれば図２２の破線に示すようにしきい値電圧が増加し、誤書き込みを生じる。従って全ての非選択メモリセルへの誤書き込みを防止するためには、図２２の実線と破線とが、いずれも一点鎖線の下側となるようにＶpassの範囲を選ばなければならない。
【００６９】
このようなしきい値の変化は、メモリセルのゲート長、ウイング幅（図１３のゲート断面を参照）、トンネル酸化膜、インターポリ絶縁膜等（第２のゲート絶縁膜６）のばらつきと共に大きくなる傾向があり、特に書き込み選択ブロックのビット数が大きくなるほど生じ易くなる。
【００７０】
また、フローティング状態のチャネルやソース／ドレイン拡散層とウエル間、又は隣接ビット線間のリーク電流が大きければ、しきい値変化はさらに大きくなる。また、ビット線電圧をチャネルに転送する選択ゲートセルの特性ばらつきも大きく影響する。これら誤書き込みによるしきい値変化は、微細化が進みショートチャネル効果の影響が無視できなくなればさらに増大する傾向がある。
【００７１】
このように、メモリセルの構造や製造プロセスに関連して、メモリセルや選択ゲートセルの特性が、図２２に示す誤書き込み特性に影響を与えることが明らかにされており、その改善のためにはプロセス上、構造上、及びメモリセルアレイの動作上の改善が必要となっている。
【００７２】
このような観点からＥＥＰＲＯＭの書き込み方法として、従来、ローカルセルフブースト（以下ＬＳＢ; Local Self Boostと呼ぶ）書き込みが提案されている。ＬＳＢ動作において、各端子に与える電圧の一例を図２３に示す。ＬＳＢ動作では選択ワード線ＷＬ2 の両隣りのワード線ＷＬ1 、ＷＬ3 に０Ｖを与え、他の非選択ワード線ＷＬ4 〜ＷＬn にはＶpassを与える。選択セルＭ2,1 とワード線ＷＬ2 を共有する非選択セルＭ2,2 等は、Ｖpassにより昇圧されたチャネルのバックバイアス効果でカットオフ状態となる。
【００７３】
このとき、書き込み電圧Ｖppを選択メモリセルＭ2,1 に与えれば、Ｍ2,1 とワード線ＷＬ2 を共有する非選択セルＭ2,2 等のチャネル容量及びソース／ドレイン接合容量とのカップリングにより、Ｍ2,2 等のチャネルが昇圧される。
【００７４】
このときのチャネル電圧は、例えばＶppが１８Ｖ、チャネルブート比が０．５であれば８〜９Ｖ程度となり、書込み禁止電圧として十分な値となる。このＬＳＢ動作は、多値メモリの書き込み方法として有望であるが、次のような問題点が含まれる。
【００７５】
すなわちＬＳＢ動作では、選択メモリセルＭ2,1 とワード線ＷＬ2 を共有する非選択メモリセルＭ2,2 等がカットオフ状態でなくてはならない。消去状態の非選択メモリセルＭ2,2 等をチャネルのバックバイアス効果でカットオフするためには、Ｖpassが十分大きいか、又は消去状態のしきい値電圧が十分に浅い（絶対値の小さい負の値を有する）ことが必要である。
【００７６】
しかし、Ｖpassを大きくすればＶpassによる非選択ワード線ＷＬ4 〜ＷＬn に接続されるメモリセルＭ4,1 〜Ｍn,1 のしきい値電圧の変化を抑制することができないし、また、消去状態のしきい値電圧の分布幅を小さく制御することは動作時間の制約上非常に困難である。また、ＬＳＢ動作を行うためには、チャネルのブート比は大きい方がよいが、このために、例えばブースタープレートのような特殊な電極を設ければ、工程数の増加やメモリセルのレイアウト面積の増加を伴う。
【００７７】
以上のべたように、ＮＡＮＤ型ＥＥＰＲＯＭのセルフブースト又はＬＳＢ動作においてもっとも望ましいのは、メモリセルと選択ゲートセルの基本構造を共通化し、かつ、メモリセルのチャネルの不純物濃度プロファイルやソース／ドレイン拡散層濃度等を大きなチャネルブート比が得られるように設定し、非選択セルへの誤書き込みを防止する高いチャネル電圧を得ることである。
【００７８】
チャネル電圧が高くなれば、書き込み電圧Ｖppや非選択セルのしきい値電圧が大きい多値メモリの場合でも、誤書き込みを防止することができる。しかし、特に０．２５μｍルール以下のＮＡＮＤ型メモリセルでは、次にのべる理由でチャネル電圧を十分高くすることが困難になっている。
【００７９】
図１２及び図１４でのべたように、従来、ＮＡＮＤ型ＥＥＰＲＯＭの選択ゲートセルのゲート構造は、メモリセルと同様、電荷蓄積層と制御ゲート層との２層構造にし、電荷蓄積層にコンタクトをとることにより選択ゲートとして用いる方法がとられてきた。
【００８０】
選択ゲートセルには、読み出し時に非選択ブロックをカットオフすること、及び、書き込み時に非選択ビット線に接続されているメモリセルをフローティング状態にすることの２つの役割がある。
【００８１】
この役割を果たすように、選択ゲートセルのチャネルとソース／ドレイン拡散層へのイオン注入条件やウエル濃度等が設定される。しかし、微細化の進展に伴い、選択ゲートセルとメモリセルのチャネルとソース／ドレイン拡散層へのイオン注入は、同一工程で同時に行うことが望まれている。
【００８２】
従って、ソース線側、ビット線側の選択ゲートセルが上記２つの役割を果たすように選択ゲートセルのチャネルとソース／ドレイン拡散層へのイオン注入条件等を設定すれば、メモリセルのチャネルとソース／ドレイン拡散層の容量が大きくなってチャネルブート比が低下し、大きなチャネル電圧が得られなくなる。
【００８３】
なお、セルフブースト及びＬＳＢ動作において、メモリセルのチャネル昇圧能力が重要であるが、このほかカットオフ特性に関連して、ドレイン耐圧が大きいこともまた重要な特性の一つとなる。
【００８４】
メモリセルのチャネル昇圧に際し、選択ゲートセルのドレインには例えば８Ｖ程度の転送電圧Ｖpassが印加される。このとき、選択ゲートセルのソース・ドレイン間にパンチスルーを生じ、カットオフ特性が不十分となれば、同時にメモリセルのチャネル昇圧が不十分となり、誤書き込みを生じる。
【００８５】
ここでパンチスルーとは、チャネル長が短縮しドレイン拡散層の空乏層がドレイン電圧によりソース拡散層に達するようになれば、ゲート電圧で制御できないドレイン電流がソースに流れる現象をいう。
【００８６】
従って、パンチスルーを回避し、選択ゲートセルのカットオフ特性を十分に高めなければならない。一般に、トランジスタのパンチスルーを回避し、カットオフ特性を高めるためには、チャネル下の不純物濃度を高くしてしきい値電圧を高め、ドレイン接合からの空乏層の延びを抑制することが有効である。
【００８７】
とくに微細化が進みゲート長が短くなれば、カットオフ特性を高めるため、チャネル領域へのイオン注入をより高濃度にしなければならない。このため、メモリセル側でチャネルブート比がさらに低下し、誤書き込みが発生し易くなる。また、微細化の進展に伴い、ショートチャネル効果によって書き込み特性のばらつきが増大し、誤書き込み増加の原因となる。
【００８８】
また、選択ゲートセルのカットオフ特性を満足するようにチャネルイオン注入を行えば、ビット線又はソース線から選択ゲートセルを介してメモリセルのチャネルに転送されるイニシャル電圧が低下し、チャネル電圧をさらに低下させる原因になる。
【００８９】
また、選択ゲートセルのカットオフ特性に基づき設定されたチャネルイオン注入をメモリセルにも行うため、メモリセルの中性しきい値電圧（消去状態のしきい値電圧）が増加し、リードディスターブの劣化を生じる。ここでリードデイスターブとは、データの読み出し時に“１”書き込みデータのしきい値電圧が変化することをいう。
【００９０】
また、このとき、メモリセルの書き込み特性を不必要に増加させるため、書き込み時に転送電圧Ｖpassが与えられるメモリセルのしきい値電圧の変化が大きくなるという問題を生じる。これらは、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、セルフブースト、ＬＳＢ書き込みを用いるときに共通に発生する問題であった。
【００９１】
このように、選択ゲートセルのカットオフ特性を高めるためには、ゲート下の不純物濃度は高く、メモリセルのチャネル昇圧能力を高めるためにはゲート下の不純物濃度は低くしなければならない。従来、選択ゲートセルとメモリセルとの間で、イオン注入の打ち分けなしに両者の素子特性を同時に最適化することは不可能であった。また、前述のように、イオン注入の打ち分けは新たなマスク合わせを必要とし、高集積化の問題点となっていた。
【００９２】
【発明が解決しようとする課題】
上記したように従来のＥＥＰＲＯＭでは、メモリセルのゲートを電荷蓄積層と制御ゲート層との２層構造にし、選択ゲートセルの電荷蓄積層を除去して制御ゲート層のみとするか、又は選択ゲートセル側で電荷蓄積層と制御ゲート層とを接続して実質的に制御ゲート層のみとする等により、メモリセルと選択ゲートセルとのゲート構造を異なるものとしていたため、ＥＥＰＲＯＭの微細化を妨げる大きな原因となっていた。
【００９３】
またこれに関連して、メモリセルと選択ゲートセルとの不純物濃度プロファイル、ゲート酸化膜の厚さ、中性しきい値電圧等を、それぞれ、別個の製造工程を用いて最適化しなければならないという問題があった。
【００９４】
本発明は上記の問題点を解決すべくなされたものであり、メモリセルと同様に選択ゲートセルにもフローティング状態の電荷蓄積層と制御ゲート層の２層のゲートを形成し、同一製造工程でメモリセルと選択ゲートセルとの不純物濃度プロファイル、ゲート酸化膜の厚さ、中性しきい値電圧等を同時に付与することができ、高密度で、かつ、極めて集積度の高いＥＥＰＲＯＭを提供することを目的とする。
【００９５】
また本発明は、セルフブースト及びＬＳＢ動作において、読み出し時における選択ゲートセルのカットオフ特性を十分に高め、また、書き込み時におけるメモリセルのチャネルブート比を大きくし、さらに、書き込み特性への影響が大きいメモリセルの中性しきい値電圧を任意に調節する等の条件を同時に満足することができる高密度で、かつ、極めて集積度の高いＥＥＰＲＯＭを提供することを他の目的としている。
【００９６】
【課題を解決するための手段】
本発明のＥＥＰＲＯＭは、少なくとも１つの選択ゲートセルに、メモリセルと同様にフローティング状態の電荷蓄積層と制御ゲート層とからなるゲートを形成し、その電荷蓄積層を用いて書き込み、消去動作を行うことにより前記選択ゲートセルのしきい値電圧を制御することに特徴がある。
【００９７】
また、選択ゲートセルに必要なカットオフ特性は、その電荷蓄積層に注入された電荷により高められるので、選択ゲートセルと同時になされるメモリセルのチャネルイオン注入を低濃度にすることができる。
【００９８】
従って、本発明のＥＥＰＲＯＭのセルフブースト及びＬＳＢ書き込みにおいて、非選択ビット線に接続されたメモリセルのチャネルの昇圧効果を高め、誤書き込み特性を大幅に改善することができる。本発明は、０．２５μｍルール以下の２値及び多値の超高集積化ＥＥＰＲＯＭにおいて、とくにその効力を発揮する特徴がある。
【０１０１】
具体的には本発明のＥＥＰＲＯＭは、前記第１、第２の選択ゲートセルが制御ゲート層及び電気的にフローティング状態の電荷蓄積層を含み、前記メモリセルアレイへの書き込みの際、書き込み対象の選択メモリセルと同一のワード線に接続された非選択メモリセルのビット線側に位置するメモリセル又は第１の選択ゲートセル、及び前記非選択メモリセルのソース側に位置するメモリセル又は第２の選択ゲートセルがカットオフ状態に制御されることを特徴とする。
【０１０２】
このようにすれば、メモリセルへの書き込みがセルフブースト、またはＬＳＢで行われるので、カラムデコーダ等をＶcc電源で構成することができ、周辺回路の面積を縮小することが可能になる。本発明のＥＥＰＲＯＭは、上記セルフブースト、又はＬＳＢ書き込み動作において極めて有効である。
【０１０３】
また本発明のＥＥＰＲＯＭは、前記複数のメモリセル及び前記第１、第２の選択ゲートセルが、それぞれ半導体基板の一方向に延在するトレンチ溝に絶縁材が埋め込まれた素子分離領域により画定された半導体基板上部の素子領域と、この素子領域上に第１のゲート絶縁膜を介して側面が素子領域と自己整合的に形成された電荷蓄積層と、この電荷蓄積層上に電荷蓄積層の上面と側面の一部を覆う第２のゲート絶縁膜を介して形成された制御ゲート層とを備え、
前記電荷蓄積層の側面は、前記トレンチ溝の側面と自己整合した上で、前記素子分離領域に隣接する下部領域と、前記第２のゲート絶縁膜を介して前記制御ゲート層と対向する上部領域とを備え、前記複数のメモリセル及び前記第１、第２の選択ゲートセルにおける前記電荷蓄積層の前記下部領域の高さが略等しいことを特徴とする。
【０１０４】
このようにすれば、選択ゲートセルの電荷蓄積層側面の制御ゲート層との対向面積がメモリセルと略同じであるため、カップリング比が略同じとなり、選択ゲートセルのしきい値電圧を容易に変化させることができる。
【０１０５】
また本発明のＥＥＰＲＯＭは、前記第１、第２の選択ゲートセルが電気的にフローティング状態である電荷蓄積層及び制御ゲート層を備え、前記複数のメモリセル及び前記第１、第２の選択ゲートセルには、それぞれ転送用トランジスタが並列に接続され、前記転送用トランジスタにおけるしきい値電圧の値が、少なくとも前記第１、第２のいずれかの選択ゲートセルのしきい値電圧の値と略等しいことを特徴とする。
【０１０６】
このようにすれば、仮に選択ゲートセルのしきい値電圧が、書き込みによりあらかじめ設定された値より高く変化しても、並列に接続された転送用トランジスタを介して電圧の転送がなされるために、誤動作を生じることはない。
【０１０７】
好ましくは、前記転送用トランジスタが並列接続された前記複数のメモリセル及び前記第１、第２の選択ゲートセルは、それぞれ半導体基板の一方向に延在するトレンチ溝に絶縁材が埋め込まれた素子分離領域により画定された半導体基板上部の素子領域と、この素子領域上に第１のゲート絶縁膜を介して側面が素子領域と自己整合的に形成された電荷蓄積層と、これらの電荷蓄積層及び素子領域上に電荷蓄積層の上面及び側面を覆う第２のゲート絶縁膜と前記電荷蓄積層の側面と自己整合した素子領域の側面の上部を覆う第３のゲート絶縁膜とを介して形成された制御ゲート層とを備え、
前記電荷蓄積層の側面は、前記トレンチ溝の側面と自己整合的に一致し、前記素子領域の側面の上部と、前記制御ゲート層とを前記第１のゲート絶縁膜より厚い前記第３のゲート絶縁膜を介して対向させることにより、前記転送用トランジスタのＭＯＳ構造を形成することを特徴とする。
【０１０８】
このようにすれば、メモリセルと選択ゲートセルにそれぞれ並列に接続された転送用トランジスタを、微細化に適した自己整合的構造とすることができる。
【０１０９】
また好ましくは、少なくとも前記第１、第２のいずれかの選択ゲートセルに含まれる電荷蓄積層幅は、前記複数のメモリセルに含まれる電荷蓄積層幅と略同一寸法であることを特徴とする。このようにして、メモリセルへの書き込み時におけるソース線側の制御ゲートセルのドレイン耐圧を高めることができ、かつ、書き込み後のしきい値電圧のばらつきを小さくすることができる。
【０１１０】
また好ましくは、前記第１、第２の選択ゲートセルと、前記複数のメモリセルとの、前記電荷蓄積層の下部におけるチャネル領域の深さ方向の不純物濃度プロファイルは、略同一であることを特徴とする。このようして、選択ゲートセルとメモリセルの電荷蓄積層下の不純物プロフアイルが同じであるのでイオン注入等の打ち分けをする必要がなく微細化が容易となる。
【０１１１】
また好ましくは、前記第１、第２の選択ゲートセルにおける中性しきい値電圧は、前記複数のメモリセルにおける中性しきい値電圧と略等しいことを特徴とする。このようにすれば、メモリセルのカップリング比が等しくなり、選択ゲートセルのしきい電圧を書き込み動作により容易に変化することが可能になる。
【０１１２】
また好ましくは、前記第１、第２の選択ゲートセルに含まれる制御ゲート層と、前記第１、第２の選択ゲートセルに隣接するメモリセルに含まれる制御ゲート層との間隔、及び前記第１、第２の選択ゲートセルに含まれる電荷蓄積層と、前記第１、第２の選択ゲートセルに隣接するメモリセルに含まれる電荷蓄積層との間隔が略等しく、かつ、前記間隔と、互いに隣接する前記メモリセルに含まれる制御ゲート層の間隔、及び互いに隣接する前記メモリセルに含まれる電荷蓄積層の間隔とが略等しいことを特徴とする。このようにして、セルアレイの占有面積の縮小と寸法制御性の向上を図ることができる。
【０１１３】
また好ましくは、少なくとも前記第１、第２のいずれかの選択ゲートセルに含まれる電荷蓄積層と半導体基板との間のゲート絶縁膜の厚さは、前記複数のメモリセルに含まれる前記ゲート絶縁膜の厚さと略等しいことを特徴とする。このようにして、制御ゲートセルの電荷蓄積層への電荷注入により制御ゲートセルのしきい値電圧を所望の値に設定することができる。
【０１１４】
また好ましくは、前記第１、第２の選択ゲートセルのしきい値電圧は、前記第１、第２の選択ゲートセルに含まれる前記電荷蓄積層に蓄積された電荷の量により定められることを特徴とする。
【０１１５】
このようにすれば、選択ゲートセルが、メモリセルと同様のゲート構造を有することにより、選択ゲートセルへの書き込み、消去が可能になる。このようにして誤書き込みを生じないメモリセルを提供することができる。
【０１１６】
また好ましくは、前記第１、第２の選択ゲートセルは、ゲートに基準電圧、半導体基板に形成されたウエルに前記基準電圧より高い電圧をそれぞれ印加することにより前記複数のメモリセルと同時に消去可能であることを特徴とする。
【０１１７】
また好ましくは、前記第１、第２の選択ゲートセルの書き込みは、前記複数のメモリセルの書き込みより先に行われることを特徴とする。
【０１１８】
また好ましくは、前記第２の選択ゲートセルの書き込みは、前記第１の選択ゲートセルの書き込みよりも先に行われることを特徴とする。
【０１１９】
このようにすれば、メモリセルよりも先に選択ゲートセルへの書き込みを行うことにより、従来と同様にメモリセルの選択書き込みや読み出しを行うことができる。
【０１２０】
また好ましくは、前記第１の選択ゲートセルの書き込み後におけるしきい値電圧は、前記第２の選択ゲートセルの書き込み後におけるしきい値電圧よりも小さいことを特徴とする。
【０１２１】
なぜなら、ビット線側の選択ゲートセルは、選択ゲート、ビット線共にＶccが与えられた場合にのみカットオフ状態にしなければならない。しかも、そのしきい値電圧が低く転送能力が高いほど誤書き込みを防止することができる。一方、ソース側の選択ゲートセルは、読み出し時、書き込み時共にカットオフ状態にするため、しきい値電圧は若干高い方が望ましいからである。
【０１２２】
また好ましくは、少なくとも同一カラムにおける前記第２の選択ゲートセルの書き込みは、全ブロックで一括して行われることを特徴とする。このようにして、書き込み、読み出しの際、全てのソース線側の選択ゲートセルに、正のしきい値電圧を与えることができ、通常の書き込み、読み出し動作が可能になる。
【０１２３】
また好ましくは、前記第１、第２の選択ゲートセルの書き込みは、書き込み開始電圧からステップ状に変化する書き込み電圧により行われ、前記各ステップごとに前記書き込み状態を読み出すことにより、書き込みベリファイが行われることを特徴とする。このようにして、選択ゲートセルへの書き込みの際、メモリセルと同様にしきい値電圧のばらつきを小さくすることができる。
【０１２４】
また好ましくは、前記第１、第２の選択ゲートセル及び前記複数のメモリセルにおけるチャネル領域へのイオン注入、及び、拡散層へのイオン注入は、それぞれ同一工程で行われることを特徴とする。このようにすれば、選択ゲートセルとメモリセルのチャネルや拡散層へのイオン注入を同一工程で同時に行うことができるので、微細化に有利である。
【０１２５】
また好ましくは、前記第１、第２の選択ゲートセル及び前記複数のメモリセルに含まれる、少なくとも電荷蓄積層と半導体基板との間のゲート絶縁膜の形成は、同一工程で行われることを特徴とする。このようにすれば、選択ゲートセルとメモリセルのゲート絶縁膜の形成を同一工程で同時に行うことができるので、微細化に有利である。
【０１２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明の第１の実施の形態に係るＥＥＰＲＯＭのメモリセルアレイの構成を示す平面図である。１例として、ＮＡＮＤ型のセルアレイ構成の場合が示されている。
【０１２７】
ビット線コンタクトとソース線コンタクトとの間に、１８個の直列接続したメモリセル、または選択ゲートセル（以下単にメモリセルと呼ぶ）Ｍ1,1 、Ｍ2,1 、…、Ｍ18,1が配置され、１つのＮＡＮＤ型メモリセルを構成する。同様に、２列目のＭ1,2 、Ｍ2,2 、…、Ｍ18,2、及び３列目のＭ1,3 、Ｍ2,3 、…、Ｍ18,3のようにＮＡＮＤ型メモリセル群が複数個アレイ状に配置され、メモリセルアレイを構成する。
【０１２８】
このようなメモリセルアレイが、それぞれビット線コンタクトとソース線コンタクトを挟んで上下に折り返すように配列され、メモリセルアレイ全体が構成される。なお、ビット線コンタクトは、ビット線ＢＬ1 、ＢＬ2 、ＢＬ3 等に接続され、ソース線コンタクトはそれぞれ共通のソース線に接続される。
【０１２９】
各メモリセルは、ビット線に対して略直交する行方向に一続きに形成されたメモリセルの制御ゲート層からなるワード線ＷＬ1 、ＷＬ2 、…、ＷＬ18を備えている。また、各メモリセルは、Ｍ1,1 に破線のハッチで示すように、前記制御ゲート層の下にそれぞれセルごとに分離された電荷蓄積層を備えている。
【０１３０】
図１１に示す従来のＥＥＰＲＯＭでは、前記ＮＡＮＤ型のメモリセル群の内ビット線コンタクトとソース線コンタクトと隣接する位置に、それぞれビット線側の選択ゲートセルＳ1,1 、Ｓ1,2 、Ｓ1,3 等と、ソース側の選択ゲートセルＳ2,1 、Ｓ2,2 、Ｓ2,3 等とを備え、これらはメモリセルＭi,j （ｉ＝１〜１６、ｊ＝１〜３）と異なり、電気的には１層のみからなるゲート構造を備え、一続きにされた選択ゲートセルの電荷蓄積層あるいは制御ゲート層が選択ゲートＳＧ1 、ＳＧ2 を構成していた。
【０１３１】
これに対して、図１に示す第１の実施の形態のＥＥＰＲＯＭは、ビット線コンタクトとソース線コンタクトとの間のセルを全て同一のゲート構造とし、ビット線コンタクトとソース線コンタクトとにそれぞれ隣接するセルを選択ゲートセルとし、他をメモリセルとして用いる点が異なっている。
【０１３２】
従って、選択ゲートセルもフローティング状態の電荷蓄積層を備え、また、書き込み、読み出し動作において、ＷＬ1 とＷＬ18は選択ゲートＳＧ1 、ＳＧ2 として用い、ＷＬ2 〜ＷＬ17はメモリセルのワード線として用いる。
【０１３３】
図２は、図１のＡ−Ａ断面を示す図である。ビット線コンタクトに隣接する選択ゲートセルＭ1,1 、Ｍ1,2 、Ｍ1,3 等の断面構造が示されている。なお、これらの断面構造は全てのメモリセルＭi,j （ｉ＝１〜１８、ｊ＝１〜３）について同一である。
【０１３４】
シリコン基板１（Ｐウエル）に分離溝を形成することにより、選択ゲートセルＭ1,1 、Ｍ1,2 、Ｍ1,3 等のチャネルとなる素子領域２が形成される。なお、前記素子領域の紙面に垂直方向に存在するソース／ドレイン形成領域には、ビット線コンタクト及び隣り合うメモリセル同士で共通に使用されるソース／ドレイン拡散層が設けられる。これらを用いて直列接続されたＮＡＮＤ型メモリセルのビット線側は、ビット線コンタクトでビット線に接続され、ソース側はソース線コンタクトで共通ソース線に接続される（図１２参照）。
【０１３５】
ＳｉＯ2 等からなる絶縁材料を前記分離溝に埋め込み、ＮＡＮＤ型メモリセル群を互いに分離する素子分離領域３を形成する。このとき、前記絶縁材料の上面は素子領域２の上面より高くなるようにする。
【０１３６】
素子領域２の上には、薄い第１のゲート絶縁膜４を介して電荷蓄積層５を形成し、さらに、電荷蓄積層５と前記絶縁材料が埋め込まれた素子分離領域３の上に、第１のゲート絶縁膜４より厚い第２のゲート絶縁膜６を介して、一続きの制御ゲート層７（ＷＬ1 ）を形成する。なお、８は層間絶縁膜、９は紙面に垂直方向に延びるビット線ＢＬ1 、ＢＬ2 、ＢＬ3 等の断面である。
【０１３７】
図２に示す断面構造は、図１３のアイソプレーナ型素子分離領域３ａを有するセルの断面構造に比べて、電荷蓄積層５が素子分離領域３に対して自己整合的に形成される特徴がある。このようにすれば、全てのメモリセルＭi,j （ｉ＝１〜１８、ｊ＝１〜３）が同一構造であるため、ビット線方向のメモリセルの間隔をリソグラフィーの限界まで近付けられ、また、ワード線方向のＮＡＮＤ型メモリセル同士の間隔についても、自己整合的な製造工程を用いることで限界まで近付けることが可能となり、高密度化、高集積化に対して極めて有利な構造にすることができる。
【０１３８】
図２に示すように、電荷蓄積層５の側面は、素子分離領域３の絶縁材料により覆われた下部領域と、第２のゲート絶縁膜６を介して制御ゲート層７の側面と対向する上部領域とに分割される。この分割比を制御すればメモリセルのカップリング比を制御することができる。
【０１３９】
第１の実施の形態においては、選択ゲートセルを含む全てのメモリセルＭi,j について、ここでの上部領域の高さを等しくすることにより、ビット線及びソース側の選択ゲートセルとして用いるセルと、その他のメモリセルのカップリング比を等しくし、後に示す選択ゲートセルへの書き込みによるしきい値電圧の制御を容易にしている。
【０１４０】
本発明のＥＥＰＲＯＭは、選択ゲートセルがメモリセルと同様に、制御ゲート層とフローティング状態の電荷蓄積層とを備えた２層のゲート構造を有する。従って、選択ゲートセルのしきい値電圧は、第１のゲート絶縁膜の厚さをメモリセルと略等しくすることにより、メモリセルと同様に電荷蓄積層に蓄積された電荷量によって容易に設定することができる。従って、ＥＥＰＲＯＭの書き込み、及び読み出し動作時に、前記選択ゲートセルのしきい値電圧の値を極めて容易に最適化することができる。以下の実施の形態において本発明のＥＥＰＲＯＭの動作を順に説明する。
【０１４１】
図３、図４に基づき本発明の第２の実施の形態について説明する。以下の実施の形態は、セルフブースト書き込み方式を用いる全てのＥＥＰＲＯＭに対して有効であり、メモリセルの構造や、ＬＯＣＯＳ、トレンチ等の素子分離の構造、選択ゲートセルの構造や数、多値メモリ等のメモリセルに記億できるデータの数、製造方法等に依存せずその効果を発揮するものである。
【０１４２】
第２の実施の形態では、第１の実施の形態のＥＥＰＲＯＭを例として、メモリセルの動作について説明する。なお、ここにのべるメモリセルの動作は、必ずしも第１の実施の形態の構造を備えるＥＥＰＲＯＭに限定されるものではなく、選択ゲートセルにフローティング状態の電荷蓄積層が含まれていれば、同様な動作が可能である。
【０１４３】
また、第２の実施の形態のＥＥＰＲＯＭの動作では、次の第３の実施の形態で説明する方法を用いて、あらかじめ選択ゲートセルのしきい値電圧が最適値に設定されることを前提としている。
【０１４４】
図３は、第２の実施の形態におけるメモリセルアレイの等価回路の一部と、その一括消去において、各部に加えられる電圧の一例を示す図である。ビット線ＢＬ1 及びＢＬ2 と共通ソース線との間に、Ｍ1,1 〜Ｍ18,1からなるＮＡＮＤ型メモリセル群と、Ｍ1,2 〜Ｍ18,2からなるＮＡＮＤ型メモリセル群とがそれぞれ接続される。
【０１４５】
図３において、１８個のセルからなる２個のＮＡＮＤ型メモリセル群が共通ソース線に並列に接続される場合が示されているが、ｎ個のメモリセルからなるｍ個のＮＡＮＤ型メモリセル群（ｎ，ｍは１以上の整数）についても同様にして一括消去ができることはいうまでもない。
【０１４６】
全てのメモリセルＭi,j （ｉ＝１〜１８、ｊ＝１，２）は、それぞれ電荷蓄積層と制御ゲート層とを備え、制御ゲート層は行方向で隣り合うメモリセル同士で共有され、一続きのワード線ＷＬ1 〜ＷＬ18を構成している。
【０１４７】
はじめに、図３を用いて第２の実施の形態における消去動作を説明する。消去はブロック単位又はチップー括で行われる。メモリセルのデータの消去は、電荷蓄積層内に蓄積された電荷をシリコン基板に引き抜くことにより行う。消去するメモリセルの制御ゲート層（ワード線）に負の高電圧（例えば−２０Ｖ）を印加し、基板を基準電圧（例えば０Ｖ）にすれば、電荷蓄積層には容量結合により−１２Ｖ程度の電圧が与えられる。
【０１４８】
このとき、電荷蓄積層とシリコン基板との間の、例えば１０ｎｍ程度のゲート絶縁膜（図２の第１のゲート絶縁膜４）には、１０ＭＶ／ｃｍ以上の高電界が印加されるので、トンネル効果により電荷蓄積層からシリコン基板に電子が引き抜かれる。このため、前記メモリセルのしきい値電圧は負の側にシフトする。
【０１４９】
従って、消去状態のメモリセルはノーマリ・オン型となり、制御ゲート層に基準電圧０Ｖを与えればメモリセルのソース／ドレイン間に電流が流れる。逆にメモリセルの制御ゲート層に基準電圧０Ｖを与え、シリコン基板に正の高電圧２０Ｖを印加しても同様にメモリセルを消去することができる。
【０１５０】
実際のＥＥＰＲＯＭでは、通常数キロバイトのメモリセルブロックを単位として一括消去が行われる。このとき、等価回路の各部に加える電圧の一例が図３に示されている。
【０１５１】
シリコン基板（Ｐウエル）に２０Ｖ、ワード線ＷＬ2 〜ＷＬ17に０Ｖを印加し、選択ゲートＷＬ1 、ＷＬ18、ソース線、ビット線ＢＬ1 、ＢＬ2 には電圧を与えずフローティング状態とする。このようにすれば、メモリセルＭ2,1 〜Ｍ17,1及びＭ2,2 〜Ｍ17,2の電荷蓄積層とシリコン基板との間に高電界が印加されるので、前記メモリセルが一括消去される。
【０１５２】
選択ゲートセルＭ1,1 、Ｍ18,1及びＭ1,2 、Ｍ18,2は、選択ゲートＷＬ1 、ＷＬ18がフローティングであるため、Ｐウエルとの間の容量結合で自己昇圧され、前記電荷蓄積層とＰウエルとの間に高電界が印加されないので電荷の授受が行われず、前記選択ゲートセルにあらかじめ設定されたしきい値電圧は変化しない。
【０１５３】
次に、図４（ａ）を用いて書き込み動作を説明する。ここでは、ビット線を電源電圧（約３Ｖ）にするか、又は０Ｖにするかで書き込むビット線を選択する方法を示しているが、逆にソース線側から選択・非選択をする方法でも考え方は同じである。
【０１５４】
図４（ａ）は、ＥＥＰＲＯＭの等価回路の一部と、その書き込み動作において各部に与えられる電圧の一例を示す図である。メモリセルへのデータの書き込みは、データ消去とは逆に、電荷蓄積層に電子を注入することにより行う。電荷蓄積層に電子が注入されれば、メモリセルのしきい値電圧は正の側にシフトし、ノーマリ・オフ状態となる。従って、制御ゲート層に基準電圧０Ｖを印加すればメモリセルはオフとなり、ソース／ドレイン間には電流が流れない。
【０１５５】
データ書き込みは１つの制御ゲート層（例えばワード線ＷＬ3 ）を選択して、その制御ゲート層に連なる全てのメモリセルに対して同時に行う。“０”及び“１”の２値データ書き込みの場合について説明する。
【０１５６】
図４（ａ）において、“０”書き込みは、例えばビット線ＢＬ1 と選択されたワード線ＷＬ3 に接続されるメモリセルＭ3,1 に対して行う。“０”書き込みは、メモリセルのしきい値電圧を正にシフトすることにより行われ、このとき前記メモリセルＭ3,1 の制御ゲート層（ＷＬ3 ）に正の高電圧（例えば２０Ｖ）、シリコン基板に基準電圧０Ｖが印加される。
【０１５７】
図４（ａ）において、“１”書き込みは、ビット線ＢＬ2 と選択されたワード線ＷＬ3 に連なるメモリセルＭ3,2 等に対して行う。“１”書き込みは、メモリセルのしきい値電圧を変化させずに維持（消去状態を維持）する状態であり、前記メモリセルＭ3,2 の制御ゲート層に正の高電圧２０Ｖが印加されても電荷蓄積層に電子の注入を生じないようにするため、前記メモリセルＭ3,2 等のチャネルには、基準電圧０Ｖより高く、制御ゲート電圧２０Ｖより低い第１の中間電圧（例えば６Ｖ）を印加して、電荷蓄積層とシリコン基板との間の電界を低下させ、電子の注入を禁止する。
【０１５８】
このように、選択されたワード線ＷＬ3 に連なるメモリセルＭ3,1 、Ｍ3.2 等に対し書き込むデータに応じて基準電圧０Ｖ、又は第１の中間電圧６Ｖをチャネルに転送しなければならない。このため、非選択ワード線ＷＬ2 、ＷＬ4 〜ＷＬ17には第２の中間電圧（例えば８Ｖ）を印加する。
【０１５９】
“０”書き込みを行うビット線ＢＬ1 は基準電圧０Ｖにする。選択されたメモリセルの拡散層とチャネルに基準電圧０Ｖを転送するため、ビット線コンタクトに隣接する選択ゲートＷＬ1 にはしきい値電圧以上の正の電圧３Ｖを印加しなければならない。
【０１６０】
先にのべたように、“１”書き込みを行うビット線ＢＬ2 には第１の中間電圧６Ｖを与えなければならないが、このため、ビット線コンタクト及びソース線コンタクトにそれぞ隣接する選択ゲートセルＭ1,2 、Ｍ18,2をオフにして、両者の間の全てのメモリセルＭ2,2 〜Ｍ17,2のチャネルと拡散層とをフローティング状態にし、その制御ゲート層に第２の中間電圧を印加することにより、擬似的にチャネルに第１の中間電圧６Ｖを与える。
【０１６１】
すなわち、先に図２０で説明したように、フローティング状態のチャネル及びソース／ドレイン拡散層は、Ｐウエルとの間に容量を有する。従って、制御ゲート層を第２の中間電圧８Ｖ、又は書き込み電圧２０Ｖに昇圧すれば、昇圧分がゲー卜容量とチャネル及びソース／ドレイン拡散層容量とで容量分割され、チャネル電圧が自己昇圧する。このため、外部から直接チャネルに第１の中間電圧６Ｖを印加しなくても、疑似的にチャネル電圧を６Ｖにすることができる。
【０１６２】
これを実現するため、選択ゲートＷＬ18にはしきい値電圧以下の電圧を印加して選択ゲートセルＭ18,1、Ｍ18,2をオフ状態とする。また、選択ゲートＷＬ1 にはしきい値電圧以上の電圧を印加しなければ“０”書き込みビット線ＢＬ1 に印加される基準電圧０Ｖが転送できない。
【０１６３】
このため、選択ゲートＷＬ1 と“１”書き込みビット線ＢＬ2 に、共に基準電圧０Ｖよりも高い電源電圧３Ｖを印加する。このようにすれば、メモリセルＭ2,2 〜Ｍ17,2のチャネルに電源電圧としきい値電圧の差分が転送された時点で選択ゲートセルＭ1,2 がカットオフして、これらのメモリセルがフローティング状態となる。
【０１６４】
このようにして、選択ゲートセルＭ1,2 、Ｍ18,2の間のメモリセルＭ2,2 〜Ｍ17,2のチャネルと拡散層とをフローティング状態にし、制御ゲート層に第２の中間電圧８Ｖ、又は書き込み電圧２０Ｖを印加して擬似的にチャネルに第１の中間電圧６Ｖを与えることにより、ＷＬ3 に連なるメモリセルＭ3,2 を“１”書き込み状態（電荷蓄積層への電子注入がされない状態）にすることができる。
【０１６５】
次に、図４（ｂ）を用いて読み出し動作について説明する。図４（ｂ）は、ＥＥＰＲＯＭの等価回路の一部と、その読み出し動作において各部に加えられる電圧の一例を示す図である。データ読み出しは、書き込まれたデータを読み出すメモリセルの制御ゲートに、消去状態の負のしきい電圧と“０”書き込み状態の正のしきい電圧との中間の基準電圧（例えば０Ｖ）を印加し、ビット線に導通があるか否かを検出することにより行う。
【０１６６】
従って、データ読み出し時には、ＷＬ1 、ＷＬ18に連なる選択ゲートセル、及び非選択のワード線ＷＬ2 、ＷＬ4 〜ＷＬ17に連なるメモリセルは全てオン状態とする必要があるため、図４（ｂ）に示すように、前記ＷＬ1 、ＷＬ18及びＷＬ2 、ＷＬ4 〜ＷＬ17に正の低電圧（例えば３Ｖ）を印加する。
【０１６７】
ただし、前記正の低電圧の値は、“０”書き込み状態のメモリセルの内、もっとも高いしきい値電圧の値よりも高くなるように設定しなければならない。このようにすれば、例えば図４（ｂ）において、Ｍ2,1 が“０”書き込み状態であってもＭ2,1 は導通状態になり、一方、読み出しの対象であるＭ3,1 の“０”書き込み状態はＷＬ3 が０ＶにされるのでＭ3,1 がオフとなり、ビット線ＢＬ1 からＭ3,1 の“０”書き込み状態を読み出すことができる。
【０１６８】
次に図５に基づき、本発明の第３の実施の形態について説明する。第３の実施の形態では、フローティング状態の電荷蓄積層を備える選択ゲートセルに対して、あらかじめ書き込みを行うことにより、そのしきい値電圧を最適化する方法について説明する。
【０１６９】
先にのべたように、書き込み時においては、非選択のビット線に連なるメモリセルはフローティング状態でなければならない。このため、ビット線及びソース線コンタクトにそれぞれ隣接して選択ゲートセルを設け、選択ゲートセルのカットオフ動作を行う。
【０１７０】
本実施の形態に示すメモリセルアレイでは、ソース線コンタクトに隣接するメモリセルＭ18,1、Ｍ18,2等、及びビット線コンタクトに隣接するメモリセルＭ1,1 、Ｍ1,2 等に対して、あらかじめ所望の書き込みを行い、選択ゲートセルとしての役割を果たすに最適なしきい値電圧を付与することにより、上記の目的を達成する。前記書き込みは次のようにして行う。
【０１７１】
ソース線コンタクトに隣接するメモリセルＭ18,1、Ｍ18,2等のしきい値電圧を変化させる場合について、等価回路の各部に与える電圧を図５（ａ）に示す。ソース側の選択ゲートＷＬ18に正の高電圧（例えば２０Ｖ）を印加し、ビット線ＢＬ1 、ＢＬ2 に基準電圧（例えば０Ｖ）を印加する。このとき、ワード線ＷＬ2 〜ＷＬ17、及びビット線側の選択ゲートＷＬ1 は０Ｖとする。このようして、ソース側の選択ゲートＷＬ18に連なるメモリセルＭ18,1、Ｍ18,2等に、例えば一括書き込みを行う。
【０１７２】
次に、ビット線コンタクトに隣接するメモリセルＭ1,1 、Ｍ1,2 等のしきい値電圧を変化させる場合について、等価回路の各部に与える電圧を図５（ｂ）に示す。
【０１７３】
ビット線側の選択ゲートＷＬ1 に正の高電圧（例えば２０Ｖ）を印加し、ビット線ＢＬ1 、ＢＬ2 に基準電圧（例えば０Ｖ）を印加する。このとき、ワード線ＷＬ2 〜ＷＬ17、及びソース側の選択ゲートＷＬ18は０Ｖとする。このようしてビット線側の選択ゲートＷＬ1 に連なるメモリセルＭ1,1 、Ｍ1,2 等に一括またはブロック毎書き込みを行う。
【０１７４】
なお、メモリセルＭ1,1 、Ｍ1,2 、Ｍ18,1、Ｍ18,2等は製造直後の初期状態において、全て同一しきい値電圧を有するとは限らないので、上記の書き込みを行う前に、あらかじめメモリセルアレイの一括消去を行うことが望ましい。このとき、使用状態におけるデータ書き換えの際に行われる一括消去とは異なり、図５（ｃ）に示すように選択ゲートＷＬ1 、ＷＬ18を０Ｖとして一括消去を行う。
【０１７５】
このとき、製造プロセス上の理由で、選択ゲートセルの中性しきい値電圧を、メモリセルの中性しきい値電圧の値に略等しく設定することが望ましいが、メモリセルの中性しきい値電圧より大きくなるように設定して、選択ゲートセルへの書き込みによるしきい値電圧の最適化を容易にすることもできる。また、選択ゲートセルの中性しきい値電圧を、基準電圧より大きくすることにより、同様に選択ゲートセルのしきい値電圧の最適化を容易にすることができる。
【０１７６】
次に、前記選択ゲートセルの書き込みにおいて、選択ゲートセルとして最適な目標しきい値電圧を、書き込み動作とベリファイ動作とを組み合わせて精密に設定する方法について説明する。はじめに、ソース線側の選択ゲートセルＭ18,1、Ｍ18,2のしきい値電圧を目標値に設定する場合についてのべる。
【０１７７】
書き込み動作においては、全てのビット線ＢＬ1 、ＢＬ2 等を０Ｖにし、ソース線側の選択ゲートセルＭ18,1、Ｍ18,2を書き込む。書き込み時には、ビット線側の選択ゲートセルＭ1,1 、Ｍ1,2 、すなわち選択ゲートＷＬ1 に、Ｍ1,1 、Ｍ1,2 が十分オン状態になる電圧、例えば３Ｖを与えてもよい。
【０１７８】
このときソース線側の選択ゲートセルＭ18,1、Ｍ18,2の目標しきい値電圧は、選択ゲートＷＬ18が０Ｖの時、ソース電圧を電源電圧３Ｖ程度に上げた状態で、Ｍ18,1、Ｍ18,2のソース・ドレイン間のリーク電流が、メモリセルへの書き込み特性に影響を与えない程度に十分小さくなり、かつ、データが書き込まれたメモリセルの読み出し時に、選択ゲートＷＬ18が０Ｖ、ソースが０Ｖで読み出し特性に影響を与えない程度に、Ｍ18,1、Ｍ18,2のソース・ドレイン間のリーク電流が十分小さくなるように設定する。
【０１７９】
すなわち、Ｍ18,1、Ｍ18,2のしきい値電圧の目標値は、例えば接線しきい値電圧の値で１Ｖとする。ここで接線しきい値電圧とは、ＭＯＳトランジスタのドレイン電流の対数とゲート電圧との関係を直線で接線近似することにより求めたＭＯＳトランジスタをオフするしきい値電圧をいう。
【０１８０】
選択ゲートセルＭ18,1、Ｍ18,2のしきい値電圧を、前記目標値に設定するための書き込みは、例えば書き込みとベリファイとを繰り返して、しきい値の制御をすることにより行う。
【０１８１】
このときの書き込み方法は、よりしきい値電圧制御が容易なステップアップ方式を用いて行う。選択ゲートＷＬ18に印加する書き込みパルス幅を例えば１５μｓｅｃ、書き込み電圧のスタート値を例えば１４Ｖ、ステップアップ幅を例えば０．２Ｖとし、各ステップ毎に書き込み状態をベリファイしながら、しきい値電圧が目標値に達するまで行う。
【０１８２】
このとき、ベリファイはビット線毎に行う。この時点では、大多数の選択ゲートセルとメモリセルが消去状態であるため、ベリファイ読み出しの際、各ブロックをカットオフすることができないためである。書き込みが終了したビット線には電源電圧３Ｖを与え、書き込みを停止させる。
【０１８３】
次に、ビット線側の選択ゲートセルＭ1,1 、Ｍ1,2 のしきい値電圧を目標値に設定する場合について説明する。ビット線側の選択ゲートセルＭ1,1 、Ｍ1.2 への書き込みは、ソース側の選択ゲートセルＭ18,1、Ｍ18,2と次の点で異なっている。
【０１８４】
すなわち、ソース側の選択ゲートセルＭ18,1、Ｍ18,2は、メモリセルの書き込み、読み出しの際、選択ゲートＷＬ18が０Ｖにおいてカットオフすることが必要である。
【０１８５】
一方、ビット線側の選択ゲートセルＭ1,1 、Ｍ1,2 は、選択ゲートＷＬ1 とビット線にそれぞれ電源電圧３Ｖを与えた状態で、メモリセルのチャネルからビット線ＢＬ1 、ＢＬ2 に流れる電流を十分カットオフすることが必要である。
【０１８６】
しかし、ビット線側選択ゲートセルＭ1,1 、Ｍ1,2 のしきい値電圧をあまり大きくすると、セルフブースト書き込みの際、ビット線から前記選択ゲートセルを介して転送されるチャネルの初期電圧が小さくなる。この初期電圧は大きいほど良いので、これを大きくし、かつ、メモリセルへの書き込み動作時に十分カットオフするような選択ゲートセルＭ1,1 、Ｍ1,2 のしきい値電圧を目標とすることになる。
【０１８７】
従って、ビット線側選択ゲートセルＭ1,1 、Ｍ1,2 のしきい値は、ソース側選択ゲートセルＭ18,1、Ｍ18,2よりも精密に制御されることが望ましく、セルの特性によっては負であることもあり得る。
【０１８８】
書き込み、ベリファイ動作はソース側選択ゲートセルの動作と同様に、接線しきい値電圧の値として、例えば０．５Ｖを目標値に設定する。このビット線側の選択ゲートセルＭ1,1 、Ｍ1,2 のしきい値電圧の設定は、ソース側と同様のステップアップ方式を用いた上で、ソース側とは異なりブロック毎の書き込みとビット毎ベリファイ動作を適用することができる。
【０１８９】
すなわちこの動作時において、非選択ブロックはソース側の選択ゲートセルをカットオフ状態にできるため、１ブロックを選択できる。また、カラム側については、所望のしきい値電圧に達したビット線に電源電圧３Ｖを与えることにより、書き込みを停止させることができる。
【０１９０】
このように、しきい値電圧の精密な制御が望まれるビット線側選択ゲートセルについては、全ブロック一括ではなく、選択ブロック毎に書き込みを行うことがより好ましい。
【０１９１】
こうして選択ゲートセルに、あらかじめ所望の書き込みを行った上で、その後はソース側選択ゲートＷＬ18に０Ｖ、ソース線に０Ｖを与え、“０”書込みメモリセルが接続されているビット線に０Ｖ、非選択のビット線には電源電圧３Ｖを与え、通常のセルフブースト又はＬＳＢ書き込み方法を用いて、任意のメモリセルへの書き込みを行うことができる。
【０１９２】
図６は、以上に説明した、本発明のＥＥＰＲＯＭの書き込み動作を示す流れ図である。はじめに選択ゲートセルを含む全てのメモリセルをブロック消去、又はチップ一括消去し、中性しきい値電圧の初期設定を行う。
【０１９３】
次に全カラム、又は選択カラム、全ブロックのソース側選択ゲートセルの書き込みを行う。書き込み状態はビット線単位でベリファイされる。続いて全カラム又は選択カラム、選択ブロックのビット線側の選択ゲートセルの書き込みと、ビット毎ベリファイを行い、それぞれしきい値電圧の値を目標値に設定する。このようにして、従来のセルフブースト、ＬＳＢを用いて任意のメモリセルへの書き込み、読み出し動作を行うことができる。
【０１９４】
この方法により、誤書き込みが非常に少ないメモリセルを実現することができる。図７に、本発明の第１乃至第３の実施の形態に示すＥＥＰＲＯＭの構成と動作により、誤書き込みが大幅に改善される様子が示されている。
【０１９５】
図７（ａ）は、先に図１９、及び図２２で説明したように、例えば図１９のセルＡに“０”書き込みを行う場合に、非選択のビット線に接続されたセルＢ、及び非選択のワード線に接続されたセルＣのしきい値電圧の変化を、転送電圧（中間電圧）Ｖpassの関数として示したものである。細い実線と破線は、従来のＥＥＰＲＯＭにおいて、セルＢ及びセルＣに生じたしきい値電圧の変化であり、また、太い実線と破線は、本発明のＥＥＰＲＯＭにおいて、対応するセルＢ及びセルＣに生じたしきい値電圧の変化である。
【０１９６】
図７（ａ）には、あるセンタビットの特性が示されている。従来のＥＥＰＲＯＭではＶth変動のＶpass依存性が大きく、書き込みの早いセルが存在したときや、ベリファイ後のＶthのばらつきが大きい場合に、誤書き込みするビットが多発していた。この場合、セルＢの不良を少なくしようとすれば、セルＣのＶth変動が大きくなりマージンがほとんどとれない状況であった。
【０１９７】
一方、本発明ではセルＢのしきい値変動がＶpassに大きくは依存しないために、Ｖpassを小さく抑えることができ、セルＢ、ＣともにＶth変動を小さくすることができる。さらに、本発明ではメモリセルのチャネル中の不純物濃度は、選択ゲートの特性に依らず、イオン注入により任意に調節することができるため、セルＣの書き込み特性を調節することにより、Ｖpassが多少大きくてもセルＣへの誤書き込みを回避しマージンを改善することができる。
【０１９８】
図７（ｂ）は、ＥＥＰＲＯＭのプログラムサイクルに対するメモリセルの誤書き込みの発生を、非選択メモリセルのしきい値電圧変化として評価したものである。従来例における測定結果が細い実線で、本発明の測定結果が太い実線で、それぞれ示されている。
【０１９９】
図７（ｂ）に示すように、従来のＥＥＰＲＯＭでは１０サイクル程度で誤書き込みが発生するが、本発明では１０００サイクル程度まで、誤書き込みは発生しない。
【０２００】
以上第１乃至第３の実施の形態で示した選択ゲートセルを備えるＥＥＰＲＯＭは、従来のＥＥＰＲＯＭに比べて、次のような優れた特徴がある。すなわち、メモリセルへの書き込みに際して、メモリセルと同一構造のセルを選択ゲートセルとして用いるので、選択ゲートを含めてＷＬ1 乃至ＷＬ18の間隔が全て同一となり、微細化に当り近接効果の影響を受けることなく高い寸法制御性を示すことができる。
【０２０１】
また、第１の実施の形態のＥＥＰＲＯＭの構造を用いれば、ＮＡＮＤ型メモリセル群を互いに分離する素子分離領域上で、選択ゲートセルを含む全てのメモリセルの電荷蓄積層が分離溝に対して自己整合的に、かつ同一幅で分離される。従って、素子分離領域のパターン形状を単純なラインパターンの繰り返しとすることができるので、素子分離領域の加工制御性が向上する。
【０２０２】
また、選択ゲートに連なるメモリセルに、あらかじめ一括して書き込みを行うことにより、選択ゲートセルとして所望のしきい値電圧を設定することができるので、選択ゲートセルを含む全てのメモリセルについて、ゲート酸化膜の厚さやチャネルの不純物濃度プロファイル等を、同一製造プロセスで同時に制御することができる。
【０２０３】
換言すれば、誤書き込み特性を改善することを目的として、メモリセルのブート比向上のためチャネルの不純物濃度を低下させ、これに伴う選択ゲートセルの中性しきい値電圧の低下を書き込みにより補償し、選択ゲートセルとして十分なカットオフ特性を示す値まで大幅にしきい値電圧を高めることができる。
【０２０４】
なお、第３の実施の形態で示したように、本発明のＥＥＰＲＯＭではＭ1,1 、Ｍ1,2 及びＭ18,1、Ｍ18.2等のしきい値電圧を書き込みにより高めることで、カットオフ特性を向上させている。しかし、微細化が進み、メモリセルのゲート長がディープサブミクロン領域になればパンチスルー耐圧が低下し、このため、カットオフ特性が低下する。
【０２０５】
この問題を解決するためには、多少の集積密度の低下を伴うが、必要に応じて選択ゲートセルＭ1,1 、Ｍ1,2 及びＭ18,1、Ｍ18,2等のゲート長（ビット線方向の電荷蓄積層の幅）を他のメモリセルに比べて大きくすれば良い。
【０２０６】
次に、図８に基づき、本発明の第４の実施の形態について説明する。第４の実施の形態では、図８の等価回路に示すように、ソース線コンタクトとビット線コンタクトとの間の選択ゲートセルＭ1,j 、Ｍ18,j（ｊ＝１〜３）を含む全てのメモリセルＭi,j （ｉ＝１〜１８、ｊ＝１〜３）が、制御ゲート層と電荷蓄積層とを含む２層のゲート構造を有するほか、前記全てのセルに対して並列に、転送用トランジスタＴi,j （ｉ＝１〜１８、ｊ＝１〜３）がさらに配置されることに特徴がある。
【０２０７】
なお、ＢＬ1 〜ＢＬ3 はビット線、ＷＬ1 、ＷＬ18は前記選択ゲートセルに接続される選択ゲート、ＷＬ2 〜ＷＬ17はメモリセルに接続されるワード線であり、ソース線コンタクト及びビット線コンタクトに対して、上下に折り返すようにメモリセルアレイが配置される。
【０２０８】
図４（ｂ）に示すＥＥＰＲＯＭの読み出し動作では、非選択メモリセルと選択ゲートセルとは常にオン状態である必要があったため、選択ゲートＷＬ1 、ＷＬ18及び非選択メモリセルが連なるワード線には、３Ｖ程度の正の低電圧を印加しなければならなかった。また先にのべたように、この正の低電圧の値は“０”書き込み状態のメモリセルの内もっとも高いしきい値電圧よりも高く設定しなければならなかった。
【０２０９】
しかしこの場合、消去状態の前記非選択メモリセルに対しては前記正の低電圧により過剰な実効ゲート電界が第１のゲート絶縁膜（トンネル絶縁膜）に印加されることになり、消去状態のメモリセルに誤書き込みが行われる恐れがある。また、メモリセルのしきい値電圧分布に大きなばらつきがあれば、前記非選択メモリセルがオフ状態となるためビット線に電流が流れず誤読み出しを生じる。
【０２１０】
また、選択ゲートセルのしきい値電圧は、あらかじめ書き込みを行って所望のしきい値電圧に設定されているが、動作中に選択ゲートセルへの誤書き込みを生じ、選択ゲートセルのしきい値電圧が高く変化すれば読み出し電流のばらつきや誤読み出しが発生する。
【０２１１】
図８は、上記の問題を解決するためのＥＥＰＲＯＭの構成を示す等価回路図である。第４の実施の形態では、メモリセルＭi,j （ｉ＝１〜１８、ｊ＝１〜３）にそれぞれ転送用トランジスタＴi,j （ｉ＝１〜１８、ｊ＝１〜３）を配置し、両者は拡散層を共有することで並列接続される。また、前記転送用トランジスタのしきい値電圧は、選択ゲートセルＭ1,j 、Ｍ18,j（ｊ＝１〜３）のいずれかにあらかじめ書き込まれたしきい値電圧と略同じ値に設定される。
【０２１２】
このようにすれば、仮に選択ゲートセルのしきい値電圧が書き込みにより設定値より高く変化しても、前記転送用トランジスタを介して電圧が転送されることにより誤動作を生じない。
【０２１３】
図９を用いて、第４の実施の形態におけるＥＥＰＲＯＭの読み出し動作を説明する。読み出しを行うメモリセルＭ3,1 と転送用トランジスタＴ3,1 が接続されたワード線ＷＬ3 に、消去状態における負のしきい値電圧と“０”書き込み状態における正のしきい値電圧の中間の基準電圧（例えば０Ｖ）を印加して読み出しを行う。
【０２１４】
このとき、非選択メモリセルのワード線と選択ゲートＷＬ1 、ＷＬ18に正の電圧（例えば２Ｖ）を印加する。この値は転送用トランジスタのしきい値電圧よりも高く設定されていれば良い。
【０２１５】
ビット線ＢＬ1 に適当な電圧（例えば１Ｖ）を印加して、選択されたメモリセルのチャネル電流をモニタすることで読み出しを行う。非選択のメモリセルが“０”書き込み状態であって、しきい値電圧が制御ゲート層に印加される前記正の電圧２Ｖよりも高くなっても、並列接続された転送用トランジスタがオン状態であるため、ビット線電圧１Ｖが選択されたメモリセルＭ3,1 まで転送が行われ、誤読み出しは生じない。
【０２１６】
従って、非選択メモリセルのワード線と選択ゲートＷＬ1 、ＷＬ18に印加する正の電圧（例えば２Ｖ）は、図４（ｂ）に示す読み出し動作で印加される正の電圧（例えば３Ｖ）よりも低くすることができる。このため、非選択メモリセルの第１のゲート絶縁膜に印加される実効ゲート電界を低減することができ、誤書き込み特性を大幅に改善することができる。
【０２１７】
さらに、選択ゲートセルＭ1,1 、Ｍ18,1、のしきい値電圧が動作中に仮に高く変化しても、並列接続された転送用トランジスタＴ1,1 、Ｔ18,1がオン状態となるので読み出し電流のばらつきを抑制することが可能になる。この効果は転送用トランジスタＴ1,1 、Ｔ18,1の電流駆動能力が高いほど大きくすることができる。なお、書き込み及び消去に関しては、図３及び図４（ａ）に示す第２の実施の形態と同様に行うことができる。
【０２１８】
次に、図１０を用いて本発明の第５の実施の形態におけるＥＥＰＲＯＭの構造の１例について説明する。図１０は、図９の等価回路を有する本発明のＥＥＰＲＯＭの断面構造を示す図である。
【０２１９】
図１０に示すＥＥＰＲＯＭの断面構造は、先に図２で説明した第１の実施の形態のＥＥＰＲＯＭの構造に近いので、対応する部分に同様な参照番号を付し、詳細な説明を省略する。
【０２２０】
両者の相違点は、電荷蓄積層５の側面と素子分離領域３の分離溝の側面とを自己整合的に一致させる部分において、素子領域２の下部領域は共に分離溝を埋め込む絶縁材料と対向するが、本第５の実施の形態では上部領域において、素子領域２（Ｐウエル）が、第２のゲート絶縁膜６の延長上にある第３のゲート絶縁膜６ａを介して、制御ゲート層７の側面と対向することである。
【０２２１】
第３のゲート絶縁膜６ａは、少なくとも第１のゲート絶縁膜４より厚く形成されるが、その厚さは第２のゲート絶縁膜６と略等しいか、又は他の最適値に調整することができる。このようにして、素子領域２の上面、及び、側面の上部領域を共通のチャネル領域として、素子領域２の上に電荷蓄積層５と制御ゲート層７とが積層されたメモリセルＭ1,1 、Ｍ1,2 、Ｍ1,3 が形成され、前記側面の上部領域に制御ゲート層７と対向するＭＯＳ構造が形成される。
【０２２２】
これらのＭＯＳ構造は、素子領域２の紙面に垂直な領域に、それぞれ存在するソース／ドレイン拡散層を共通にすることで、前記メモリセルに並列に接続され、図９の等価回路に示す転送用トランジスタＴ1,1 、Ｔ1,2 、Ｔ1,3 となる。
【０２２３】
側面の上部領域に形成されたＭＯＳ構造のしきい値電圧は、選択ゲートセルＭ1,1 、Ｍ1,2 、Ｍ1,3 及びＭ18,1、Ｍ18.2、Ｍ18,3にあらかじめ書き込みを行って設定されたしきい値電圧と略同じになるように、素子領域２の不純物濃度プロファイル、又は第３のゲート絶縁膜厚等を適宜調整する。なお、図１０に示す上部領域の高さを変えることにより、メモリセルのカップリング比を調整することができるが、通常全てのメモリセルについて前記上部領域の高さを等しくする。
【０２２４】
図１０に示すメモリセルアレイは、転送用トランジスタの形成に当って、セル面積が増加することがないので微細化に有利であり、このようなメモリセルアレイを用いれば、高性能でかつ高信頼性のＥＥＰＲＯＭを提供することが可能になる。
【０２２５】
本第５の実施の形態のＥＥＰＲＯＭの構造は、第１の実施の形態の構造と近似しているので、第１の実施の形態でのべた微細化に関する構造上の利点を全て備えている。また、選択ゲートセルＭ1,1 、Ｍ1,2 、Ｍ1,3 と転送用トランジスタＴ1,1 、Ｔ1,2 、Ｔ1,3 及び選択ゲートセルＭ18,1、Ｍ18.2、Ｍ18,3と転送用トランジスタＴ18,1、Ｔ18.2、Ｔ18,3のゲート長をメモリセルのゲート長よりも大とすれば、選択ゲートセルのドレイン耐圧を高めることができる。
【０２２６】
次に、本発明のＥＥＰＲＯＭにおいて、選択ゲートセルへの電荷注入による書き込みは、メーカ側又はユーザ側のいずれで行うのが望ましいかという問題について説明する。
【０２２７】
誤書き込みを防止するのに最適な、電荷注入による選択ゲートセルのしきい値制御は、ＥＥＰＲＯＭの出荷時にメーカ側で行うべきとの考え方もある。一方、メーカからは未書き込み状態のＥＥＰＲＯＭを出荷し、ユーザ側において、全ての選択ゲートセルとメモリセルの一括消去と、選択ゲートセルの書き込みと、メモリセルの選択書き込みとを順に行った後、使用することも考えられる。
【０２２８】
しかし、ユーザ側において使用するメモリ書き込み制御装置がこのように構成されれば、ユーザ側で行われるデータ書き換えのたび毎に、選択ゲートセルの消去と書き込みによるストレスが加わるため、データ書き換えのプログラムサイクルにより選択ゲートセルの寿命が短くなる恐れがある。
【０２２９】
また、ユーザ側において、選択ゲートセルとメモリセルの一括消去と、選択ゲートセルの書き込みとを、データ書き換えのたび毎に行えば、全書き込み時間が長くなるという問題も生じる。
【０２３０】
このため、ＥＥＰＲＯＭの出荷時に、選択ゲートセルのしきい値制御をメーカ側で行い、ユーザ側でのデータ書き換えの際には、選択ゲートセルに蓄積された電荷が消去されないようにするのが最良の方法と考えられる。このとき、選択ゲートセルに蓄積された電荷の追加書き込みを行うようにすれば、プログラムサイクルによる選択ゲートセルの寿命の短縮を大幅に緩和することができる。
【０２３１】
以上第１乃至第５の実施の形態において、メモリセルと同様に選択ゲートセルにもフローティング状態の電荷蓄積層を備えたＥＥＰＲＯＭと、その動作について説明したが、本発明は上記の実施の形態に限定されるものではない。
【０２３２】
メモリセルをアレイ状に構成し、スイッチングトランジスタ選択ゲートセルを用いてメモリセル群を選択するＥＥＰＲＯＭ全般を対象にして適用することができる。また本実施の形態では、全てＮチヤネルＭＯＳトランジスタからなるメモリセルを用いる場合について説明したが、同様にしてＰチャネルＭＯＳトランジスタからなるメモリセルを用いてＥＥＰＲＯＭを構成することもできる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【０２３３】
【発明の効果】
上述したように本発明のＥＥＰＲＯＭによれば、電荷蓄積によりしきい値電圧の制御が可能な選択ゲートセルを用いることにより、読み出し、書き込みにおける選択ゲートセルのカットオフ特性を、前記選択ゲートセルへの書き込みにより自由に制御することができる。
【０２３４】
このため、メモリセルのチャネルイオン注入のドーズ量を、従来に比べて小さくすることができ、セルフブースト及びＬＳＢ書き込み動作において、チャネルブート比を大きくすることが容易になり、メモリセルの誤書き込みを大幅に改善することができる。
【０２３５】
また、ビット線側の選択ゲートセルのしきい値電圧を小さくすることができるので、その転送能力が大となり、チャネルの初期電圧を大きくすることで、誤書き込みの改善に寄与することができる。
【０２３６】
また、選択ゲートセルとメモリセルのチャネルイオン注入を同一工程で、同時に行うことができるので、微細化をより容易に進めることができる。さらに、チャネルイオン注入のドーズ量は、メモリセルの特性のみを考慮して設定することができるので、書き込み電圧を不用意に低くして、誤書き込み特性、リードディスターブ特性を低下させる恐れがない。
【０２３７】
なお、誤書き込みの問題は２値よりも４値、８値の多値メモリの場合に厳しくなる。本発明は、特に４値以上の多値メモリ用セル構造として使用することにより、信頼性の高い多値メモリを実現することができる。従ってＥＥＰＲＯＭの微細化と多値化に伴い、本発明はさらにその効力を発揮し、誤書き込みのない高集積化されたＥＥＰＲＯＭを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＥＥＰＲＯＭの平面図。
【図２】本発明の第１の実施の形態におけるＥＥＰＲＯＭのＡ−Ａ断面図。
【図３】本発明のＥＥＰＲＯＭの等価回路と、一括消去における各部の印加電圧を示す図。
【図４】本発明のＥＥＰＲＯＭの等価回路と動作を示す図であって、
（ａ）は、書き込み動作における各部の印加電圧を示す図。
（ｂ）は、読み出し動作における各部の印加電圧を示す図。
【図５】本発明のＥＥＰＲＯＭの等価回路と動作を示す図であって、
（ａ）は、ソース側の選択ゲートセルへの書き込みにおける各部の印加電圧を示す図。
（ｂ）は、ドレイン側の選択ゲートセルへの書き込みにおける各部の印加電圧を示す図。
（ｃ）は、ソース側及びドレイン側の選択ゲートセルを含めた一括消去における各部の印加電圧を示す図。
【図６】本発明のＥＥＰＲＯＭの書き込み動作を示す流れ図。
【図７】本発明のＥＥＰＲＯＭにおける誤書き込み特性と従来の誤書き込み特性との比較図であって、
（ａ）は、転送電圧としきい値電圧変化との関係を示す図。
（ｂ）は、プログラムサイクルとしきい値電圧変化との関係を示す図。
【図８】本発明の第４の実施の形態におけるＥＥＰＲＯＭの等価回路を示す図。
【図９】本発明の第４の実施の形態のＥＥＰＲＯＭの読み出し動作における等価回路各部の印加電圧を示す図。
【図１０】本発明の第５の実施の形態におけるＥＥＰＲＯＭのＡ−Ａ断面図。
【図１１】従来のＥＥＰＲＯＭの平面図。
【図１２】従来のＥＥＰＲＯＭのＢ−Ｂ断面図。
【図１３】従来のＥＥＰＲＯＭのＡ−Ａ断面図。
【図１４】従来の選択ゲートセルの電荷蓄積層へのコンタクト部を示す図。
【図１５】従来の電荷蓄積層のパタ−ニングに用いるマスクの平面図。
【図１６】従来の他のＥＥＰＲＯＭのＢ−Ｂ断面図。
【図１７】従来の他のＥＥＰＲＯＭのＢ−Ｂ断面図。
【図１８】従来のゲート絶縁膜のパタ−ニングに用いるマスクの平面図。
【図１９】従来のＥＥＰＲＯＭのセルフブースト書き込みにおける等価回路の各部の電圧を示す図。
【図２０】チャネルブート比の説明図。
【図２１】従来のＥＥＰＲＯＭのセルフブースト書き込みにおける各部電圧のタイミングダイアグラムを示す図。
【図２２】従来のＥＥＰＲＯＭにおける誤書き込み特性を示す模式図。
【図２３】従来のＥＥＰＲＯＭにおけるＬＳＢ動作を示す図。
【符号の説明】
１…シリコン基板（Ｐウエル）
１ａ…Ｎ型拡散層
２…素子領域
３、３ａ…素子分離領域
４…第１のゲート絶縁膜
５…電荷蓄積層
６…第２のゲート絶縁膜
６ａ…第３のゲート絶縁膜
７…制御ゲート層
８…層間絶縁膜
９…ビット線
１０…ビット線コンタクト
１１…ソース線
１２…ソース線コンタクト
１３…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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