(57)【特許請求の範囲】
【請求項１】
入力信号に応じてＱＰＳＫ方式の変調信号を演算して、その変調信号の位相情報を表す信号を出力する位相情報演算手段と、
上記位相情報演算手段からの上記位相情報を表す信号に対応するインパルス応答データを演算して出力するインパルス応答演算手段と、
上記インパルス応答演算手段からの上記インパルス応答データを積算し、その積算結果に基づいて上記変調信号を出力するインパルス応答積算手段とを備えたπ／４シフトＱＰＳＫ変調器であって、
上記インパルス応答演算手段は、
上記位相情報演算手段からの上記位相情報を表す信号をシンボル周期毎に順次遅延させる偶数段のシフトレジスタと、
上記位相情報のＩ成分,Ｑ成分の大きさ『１』に対応する左右対称なインパルス応答波形の片側波形と、上記位相情報を表す信号のＩ成分,Ｑ成分の大きさ『１／√２』に対応する左右対称なインパルス応答波形の片側波形とをシンボル周期の倍数の周期のクロックに基づいてオーバーサンプリングすることによりインパルス応答データを夫々求め、その各インパルス応答データを上記シフトレジスタの段数の１／２の数のシンボル区間に分割して、分割された大きさ『１』に対応するインパルス応答データをシンボル区間毎に大きさ『１』側のブロックに予め記憶すると共に、分割された大きさ『１／√２』に対応するインパルス応答データをシンボル区間毎に大きさ『１／√２』側のブロックに予め記憶した複数のインパルス応答記憶部と、
上記シフトレジスタにより遅延された各段の位相情報を表す信号のＩ成分,Ｑ成分の大きさ『１』,『１／√２』に基づいて、上記各インパルス応答記憶部に記憶されたインパルス応答データのシンボル区間では、そのシンボル区間のインパルス応答データを順方向に読み出すようにする一方、上記各インパルス応答記憶部に記憶されていないインパルス応答データのシンボル区間では、そのシンボル区間に対して左右対称となるシンボル区間のインパルス応答データを逆方向に読み出すように、上記各インパルス応答記憶部に読み出しアドレス信号を出力する読み出しアドレス制御部と、
上記インパルス応答記憶部毎に設けられ、上記シフトレジスタの左右対称な２つの段の組み合わせの一方の段の位相情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『１』側のブロックから読み出されたインパルス応答データを符号反転およびゼロに置換し、上記シフトレジスタの左右対称な２つの段の組み合わせの他方の段の位置情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『１／√２』側のブロックから読み出されたインパルス応答データを符号反転する数値変換部とを有することを特徴とするπ／４シフトＱＰＳＫ変調器。
【請求項２】
請求項１に記載のπ／４シフトＱＰＳＫ変調器において、
上記数値変換部は、
上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のＩ成分,Ｑ成分の大きさ『１』に対応するインパルス応答データを上記位相情報を表す信号に基づいて符号反転とゼロ置換を行う符号反転ゼロ置換部と、
上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のＩ成分,Ｑ成分の大きさ『１／√２』に対応するインパルス応答データを上記位相情報を表す信号に基づいて符号反転する符号反転部とを有することを特徴とするπ／４シフトＱＰＳＫ変調器。
【請求項３】
請求項１または２に記載のπ／４シフトＱＰＳＫ変調器を用いたことを特徴とする通信装置。
【請求項４】
請求項１または２に記載のπ／４シフトＱＰＳＫ変調器をＰＨＳに用いたことを特徴とする通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、デジタル信号を用いた通信においてＩＣ化に好適なπ／４シフトＱＰＳＫ変調器および通信装置に関する。
【０００２】
【従来の技術】
従来より、デジタル信号の変調方式としてＱＰＳＫ(Quadrature Phase Shift Keying；横軸位相偏移変調)方式が広く使用されている。このＱＰＳＫ方式では、帯域制限のために使用されるフィルタに、符号間干渉がなくなるようにロールオフ特性を有するフィルタを用いている。このロールオフ特性を有するフィルタは、特性が複雑なためにデジタルフィルタが多く使用されている。しかしながら、上記デジタルフィルタでは、乗算,加算により信号を演算処理するので、演算処理を高速に実行する必要がある。
【０００３】
そこで、この演算処理の高速化に対応するために、演算結果を予めＲＯＭ(リード・オンリー・メモリー)に記憶して、入力データをＲＯＭのアドレスとして入力することで、デジタルフィルタをＲＯＭで置換する技術が提案されている(特開昭５３−２４７６３号公報参照)。
【０００４】
また、デジタルフィルタのＲＯＭを蓄積シンボルタップ毎に分割するシンボルタップＲＯＭ分割法が提案されている(１９９２年電子情報通信学会春季大会の「シンボルタップＲＯＭ分割法を用いたπ／４シフトＱＰＳＫベースバンド信号発生器」)。このシンボルタップＲＯＭ分割法を用いたπ／４シフトＱＰＳＫベースバンド信号発生器のデジタルフィルタは、図６に示すように、２ビットのシンボルマッピングデータをシンボル周期で遅延する９個の単位遅延回路６１と、各単位遅延回路６１の出力２ビットと時間情報４ビットとの計６ビットをアドレスとする計９個のＲＯＭ６２と、各ＲＯＭ６２の出力データを加算する加算器６３と、上記加算器６３の出力データをアナログに変換するＤ／Ａ(デジタル／アナログ)変換器６４とで構成されている。上記ＲＯＭ６２は、シンボルクロックの１６倍のクロックで駆動される(オーバーサンプリング)。そして、上記デジタルフィルタの９個のＲＯＭ６２のデータ長は、ルートナイキストフィルタのインパルス応答のダイナミックレンジをシンボル区間毎にシュミレーションして、それぞれ４,５,７,１０,１１,１０,７,５および４ビットとしている。
【０００５】
このように、各シンボル区間毎に必要なダイナミックレンジに相応するデータ長を求めることで、演算精度を低下させることなく、ＲＯＭ６２の総容量を削減している。また、上記シンボルマッピングデータのＩ相,Ｑ相を時分割処理することによって、１つのデジタルフィルタでπ／４シフトＱＰＳＫベースバンド信号発生器を実現している。
【０００６】
また、回路規模やＲＯＭ容量を抑えたπ／４シフトＱＰＳＫ変調器が特開平３−２３５５５３号公報に開示されており、さらに、そのπ／４シフトＱＰＳＫ変調器において位相情報Ｉ,ＱのＲＯＭの共通化することによりＲＯＭ容量を低減する技術が特開平７−５０６９３号公報に開示されている。
【０００７】
図５は上記特開平７−５０６９３号公報に記載された位相情報Ｉ,ＱのＲＯＭの共通化によるＲＯＭ容量の低減技術の要部ブロック構成を示している。図５において、５０はマッピング回路、５１はオーバーサンプリングカウンタ、５２はインパルス応答演算回路、５５１,５５２は積算回路、５７１,５７２はＤ／Ａ変換器である。上記インパルス応答演算回路５２内に、２種類の位相情報のインパルス応答データが記憶されたＲＯＭ５４と、上記ＲＯＭ５４からのインパルス応答データを符号反転する符号反転回路５２６,５２６と、上記各符号反転回路５２６,５２６からの出力のゼロ置換する０出力回路５２７,５２７とを有している。上記ＲＯＭ５４を互いに直交する２系列の位相情報(Ｉ成分とＱ成分)に対して共通に設けることによって、位相情報(Ｉ成分とＱ成分)に対してＲＯＭ５４が１個で済み、ＲＯＭ５４の記憶容量を低減化できる。
【０００８】
さらに、これまでに説明した図５,図６の従来技術を組み合わせて、図４に示すπ／４シフトＱＰＳＫ変調器を構成することが考えられる。
【０００９】
図４に示すように、マッピング回路１０から出力された位相情報を表す信号をインパルス応答演算手段４２に入力する。そして、入力されたデータをシンボルクロック１３によりシフトレジスタ４２１でシフトする。そうして、図２の信号配置図を示すように、π／４だけシンボル周期毎に基準位相をシフトさせて変調を行う。図２において、偶数番目のタイミングでは●の点の信号を伝送し、奇数番目のタイミングでは○の点の信号を伝送する。つまり、○の位相状態が次のシンボルタイミングではπ／４シフトして●の位相状態となる。また、各●および○で位相情報を差分符号化した後、各●および○で位相情報をＩ成分,Ｑ成分のベクトルに分け、これらの情報に基づいてマッピング回路１０により大きさ情報,符号情報およびゼロ置換情報にマッピングする。そして、上記マッピング回路１０からのシンボルマッピングデータを上記シフトレジスタ４２１（７タップ）に入力し、シフトレジスタ４２１により時間遅延された位相情報を表す信号に対応するインパルス応答値の総和を計算することよって、フィルタ特性を実現する。また、シフトレジスタ４２１のレジスタＤ１〜Ｄ７からの出力を、それぞれインパルス応答データを分割して記憶しているインパルス応答記憶部４２４(ＲＯＭ１〜ＲＯＭ７）に入力する。上記インパルス応答記憶部４２４には、インパルス応答波形（図４中の模式図に示す）を７つのシンボル区間に分割し、各シンボル区間に、大きさαと大きさβとに対応するインパルス応答データをオーバーサンプリングして、ＲＯＭ１〜ＲＯＭ７に記憶している。図４のオーバーサンプリングカウンタ１１からの出力値は、図３のサンプル番号に相当し、そのサンプル番号に対応するインパルス応答データをインパルス応答記憶部４２４に記憶している。
【００１０】
図３は図４に示す上記π／４シフトＱＰＳＫ変調器のＲＯＭ２に記憶されたインパルス応答データ(インパルス応答波形の振幅値)を示している。図３において、サンプル番号１〜１６とシフトレジスタ４２１の各レジスタＤ１〜Ｄ７からの大きさ情報とに従って、ＲＯＭ２からインパルス応答データを読み出して、ＲＯＭ２から読み出されたインパルス応答データをＲＯＭ２に夫々対応する数値変換部４２６に入力する。また、シフトレジスタ４２１からの位相情報を表す信号に含まれる符号情報およびゼロ置換情報を、セレクタ４２５によりＩＱ時分割クロック１４により時分割し、数値変換部４２６に入力する。上記数値変換部４２６では、ＲＯＭ２からのインパルス応答データに対して、位相情報Ｉ,Ｑに分けて、適時、符号反転またはゼロ置換を実行する。そうして、すべての数値変換部４２６からの出力を加算器１５により加算して、ラッチ回路１６１,１６２によりＩ成分とＱ成分に分離し、分離されたＩ成分とＱ成分をＤ／Ａ変換器１７１,１７２によりアナログに変換して、Ｉ出力,Ｑ出力の変調信号を夫々出力する。
【００１１】
【発明が解決しようとする課題】
ところで、図４に示す上記π／４シフトＱＰＳＫ変調器は、畳み込み演算の原理そのものをＲＯＭフィルタ化した方式で、単発パルスのルートナイキストフィルタ通過波形をシンボル区間毎に区切り、適当なオーバーサンプリング周波数でサンプル化したＲＯＭデータマップを用意するもので、シンボル区間の位相情報に対して２種類の大きさのインパルス応答データが必要となる。図３に示すように、単発パルスのルートナイキストフィルタ通過波形は、最大値を中心に左右対称となっており、これに着目してＲＯＭデータを１／２に圧縮することが可能である。
【００１２】
しかしながら、上記π／４シフトＱＰＳＫ変調器では、単にルートナイキストフィルタ通過波形の片側半分に削減しただけでは、同時に２つの位相情報の読み出しアドレス信号がＲＯＭにアクセスするため、ＲＯＭからの読み出し速度を２倍にする等の対応が必要となり、消費電力などの点で不利になるという問題がある。また、このような問題に加え、ＲＯＭに対する読み出しアドレス信号の切り換えや畳み込み演算のタイミングの同時化等によって、回路が複雑になるという問題がある。
【００１３】
そこで、この発明の目的は、インパルス応答データを予め記憶するＲＯＭの記憶容量を低減できると共に、消費電力を少なくかつ回路規模を小さくできるπ／４シフトＱＰＳＫ変調器および通信装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１のπ／４シフトＱＰＳＫ変調器は、入力信号に応じてＱＰＳＫ方式の変調信号を演算して、その変調信号の位相情報を表す信号を出力する位相情報演算手段と、上記位相情報演算手段からの上記位相情報を表す信号に対応するインパルス応答データを演算して出力するインパルス応答演算手段と、上記インパルス応答演算手段からの上記インパルス応答データを積算し、その積算結果に基づいて上記変調信号を出力するインパルス応答積算手段とを備えたπ／４シフトＱＰＳＫ変調器であって、上記インパルス応答演算手段は、上記位相情報演算手段からの上記位相情報を表す信号をシンボル周期毎に順次遅延させる偶数段のシフトレジスタと、上記位相情報のＩ成分,Ｑ成分の大きさ『１』に対応する左右対称なインパルス応答波形の片側波形と、上記位相情報を表す信号のＩ成分,Ｑ成分の大きさ『１／√２』に対応する左右対称なインパルス応答波形の片側波形とをシンボル周期の倍数の周期のクロックに基づいてオーバーサンプリングすることによりインパルス応答データを夫々求め、その各インパルス応答データを上記シフトレジスタの段数の１／２の数のシンボル区間に分割して、分割された大きさ『１』に対応するインパルス応答データをシンボル区間毎に大きさ『１』側のブロックに予め記憶すると共に、分割された大きさ『１／√２』に対応するインパルス応答データをシンボル区間毎に大きさ『１／√２』側のブロックに予め記憶した複数のインパルス応答記憶部と、上記シフトレジスタにより遅延された各段の位相情報を表す信号のＩ成分,Ｑ成分の大きさ『１』,『１／√２』に基づいて、上記各インパルス応答記憶部に記憶されたインパルス応答データのシンボル区間では、そのシンボル区間のインパルス応答データを順方向に読み出すようにする一方、上記各インパルス応答記憶部に記憶されていないインパルス応答データのシンボル区間では、そのシンボル区間に対して左右対称となるシンボル区間のインパルス応答データを逆方向に読み出すように、上記各インパルス応答記憶部に読み出しアドレス信号を出力する読み出しアドレス制御部と、上記インパルス応答記憶部毎に設けられ、上記シフトレジスタの左右対称な２つの段の組み合わせの一方の段の位相情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『１』側のブロックから読み出されたインパルス応答データを符号反転およびゼロに置換し、上記シフトレジスタの左右対称な２つの段の組み合わせの他方の段の位置情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『１／√２』側のブロックから読み出されたインパルス応答データを符号反転する数値変換部とを有することを特徴としている。
【００１５】
上記請求項１のπ／４シフトＱＰＳＫ変調器によれば、上記位相情報演算手段は、入力信号に応じてＱＰＳＫ方式の変調信号を演算して、その変調信号の位相情報を表す信号を出力し、上記インパルス応答演算手段の上記偶数段のシフトレジスタは、上記位相情報を表す信号をシンボル周期毎に順次遅延させる。そして、上記シフトレジスタにより遅延された各段の位相情報を表す信号のＩ成分,Ｑ成分の大きさ『１』,『１／√２』に基づいて、上記各インパルス応答記憶部に記憶されたインパルス応答データのシンボル区間では、そのシンボル区間のインパルス応答データを順方向に読み出すようにする一方、上記各インパルス応答記憶部に記憶されていないインパルス応答データのシンボル区間では、そのシンボル区間に対して左右対称となるシンボル区間のインパルス応答データを逆方向に読み出すように、上記読み出しアドレス制御部は、上記各インパルス応答記憶部に読み出しアドレス信号を出力する。そうすると、上記各インパルス応答記憶部は、上記シフトレジスタの段数の１／２の数のシンボル区間毎に分割されて予め記憶されたインパルス応答データを、上記位相情報のＩ成分,Ｑ成分の大きさ『１』,『１／√２』に対応させて出力する。上記インパルス応答記憶部毎に設けられた上記数値変換部により、上記シフトレジスタの左右対称な２つの段の組み合わせ意の一方の段の位相情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『１』側のブロックから読み出されたインパルス応答データを符号反転およびゼロに置換し、上記シフトレジスタの左右対称な２つの段の組み合わせ意の他方の段の位相情報を表す信号に応じて、上記インパルス応答記憶部の大きさ『１／√２』側のブロックから読み出されたインパルス応答データを符号反転する。そして、上記インパルス応答積算手段は、インパルス応答演算手段からの上記インパルス応答データを積算し、その積算結果に基づいて上調信号を出力する。
【００１６】
このように、上記インパルス応答演算手段のインパルス応答記憶部において、デジタルフィルタのＲＯＭをシンボル区間毎に分割するシンボルタップＲＯＭ分割法に従って、最大値を中心に左右対称なインパルス応答波形(単発パルスのルートナイキストフィルタ通過波形)の片側波形をオーバーサンプリングしたインパルス応答データを共通に用いる。上記共通化されたシンボル区間毎のインパルス応答記憶部のデータ長は、各シンボル区間に必要なダイナミックレンジに相応するデータ長にすることによって、インパルス応答記憶部の記憶容量を削減することが可能になる。また、簡単な構成の読み出しアドレス制御部により読み出しアドレス信号を切り換えて、上記共通化されたシンボル区間毎の２種類の大きさ『１』,『１／√２』に対応するインパルス応答データを記憶した上記インパルス応答記憶部に対して同時にアクセスしないようにする。したがって、インパルス応答データを予め記憶するインパルス応答記憶部の記憶容量を低減できると共に、消費電力を少なくかつ回路規模を小さくできる。
【００１７】
また、請求項２のπ／４シフトＱＰＳＫ変調器は、請求項１のπ／４シフトＱＰＳＫ変調器において、上記数値変換部は、上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のＩ成分,Ｑ成分の大きさ『１』に対応するインパルス応答データを上記位相情報を表す信号に基づいてゼロ置換するゼロ置換部と、上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のＩ成分,Ｑ成分の大きさ『１／√２』に対応するインパルス応答データを上記位相情報を表す信号に基づいて符号反転とゼロ置換を行う符号反転ゼロ置換部とを有することを特徴としている。
【００１８】
上記請求項２のπ／４シフトＱＰＳＫ変調器によれば、上記位相情報を表す信号には、Ｉ成分,Ｑ成分の大きさ情報以外に、Ｉ成分の符号反転情報,Ｉ成分のゼロ置換情報,Ｑ成分の符号反転情報およびＱ成分のゼロ置換情報を含んでいる。そして、上記数値変換部の符号反転ゼロ置換部は、上記各インパルス応答記憶部から読み出されたインパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のＩ成分,Ｑ成分の大きさ情報の『１』に対応するインパルス応答データを、上記位相情報を表す信号に含まれるＩ成分,Ｑ成分のゼロ置換情報に基づいて、符号反転が必要なときに符号反転を行い、ゼロ置換が必要なときにゼロ置換を行う。また、上記数値変換部の符号反転部は、上記各インパルス応答記憶部から読み出された上記インパルス応答データのうちの上記シフトレジスタにより遅延された各段の位相情報を表す信号のＩ成分,Ｑ成分の大きさ情報の『１／√２』に対応するインパルス応答データを、上記位相情報を表す信号に含まれるＩ成分,Ｑ成分の符号反転情報に基づいて符号反転が必要なときに符号反転を行う。したがって、上記シフトレジスタからの２つの位相情報に対応する符号反転,ゼロ置換の処理を１つの数値変換部で行うことができ、回路規模をさらに縮小できる。
【００１９】
また、請求項３の通信装置は、請求項１または２のπ／４シフトＱＰＳＫ変調器を用いたことを特徴としている。
【００２０】
上記請求項３の通信装置によれば、π／４シフトＱＰＳＫ変調器のインパルス応答データを予め記憶するＲＯＭの記憶容量を低減できると共に、π／４シフトＱＰＳＫ変調器の消費電力,回路規模を小さくできるので、より小型で低消費電力の通信装置を実現できる。
【００２１】
また、請求項４の通信装置は、請求項１または２のπ／４シフトＱＰＳＫ変調器をＰＨＳ(Personal Handiphone System:パーソナル・ハンディホン・システム)に用いたことを特徴としている。
【００２２】
上記請求項４の通信装置によれば、π／４シフトＱＰＳＫ変調器のインパルス応答データを予め記憶するＲＯＭの記憶容量を低減できると共に、π／４シフトＱＰＳＫ変調器の消費電力,回路規模を小さくできるので、小型,軽量,低消費電力化が要求されるＰＨＳにさらに小型の通信装置を提供できる。
【００２３】
【発明の実施の形態】
以下、この発明のπ／４シフトＱＰＳＫ変調器および通信装置を図示の実施の形態により詳細に説明する。
【００２４】
図１はこの発明の実施の一形態の通信装置としてのＰＨＳに用いられるπ／４シフトＱＰＳＫ変調器の要部ブロック図である。
【００２５】
図１に示すように、上記π／４シフトＱＰＳＫ変調器は、入力信号に応じて変調信号の位相情報を演算して、その位相情報を表す信号をシンボル周期毎に出力する位相情報演算手段としてのマッピング回路１０と、読み出しアドレス信号を出力するオーバーサンプリングカウンタ１１と、上記マッピング回路１０からの位相情報を表す信号と上記オーバーサンプリングカウンタ１１からの読み出しアドレス信号とＩＱ時分割ＣＫ信号とを受けて、上記位相情報を表す信号に対応する複数のインパルス応答値を出力するインパルス応答演算手段としてのインパルス応答演算回路１２と、上記インパルス応答演算回路１２から出力された複数のインパルス応答値を加算する加算器１５と、上記加算器１５からの加算結果をラッチするラッチ回路１６１,１６２と、上記ラッチ回路１６１,１６２からの出力信号をＤ／Ａ変換するＤ／Ａ変換器１７１,１７２とを備えている。上記加算器１５,ラッチ回路１６１,１６２およびＤ／Ａ変換器１７１,１７２でインパルス応答積算手段を構成している。
【００２６】
また、上記インパルス応答演算回路１２は、上記マッピング回路１０からの位相情報を表す信号をシンボルＣＫ信号に基づいてシンボル周期毎に順次遅延させる８つのレジスタＤ１〜Ｄ８で構成されたシフトレジスタ１２１と、上記シフトレジスタ１２１のレジスタＤ１〜Ｄ４からの遅延された位相情報を表す信号と上記オーバーサンプリングカウンタ１１からの読み出しアドレス信号とを受けて、２系統の読み出しアドレス信号を出力する読み出しアドレス制御部としての４つのアドレス反転部１２３(図１では「アドレス反転」)と、上記各アドレス反転部１２３からの２系統の読み出しアドレス信号を受けて、インパルス応答波形の振幅値を表す信号を出力するインパルス応答記憶部１２４(ＲＯＭ１〜ＲＯＭ４)と、上記各インパルス応答記憶部１２４(ＲＯＭ１〜ＲＯＭ４)からのインパルス応答波形の振幅値を表す信号を受けて、符号反転部１２６a(図１では「符号反転」)により符号反転を行い、符号反転ゼロ置換部１２６b(図１では「符号反転ゼロ置換」)により符号反転,ゼロ置換を行う４つの数値変換部１２６と、上記シフトレジスタ１２１のレジスタＤ１,Ｄ８(Ｄ２,Ｄ７とＤ３,Ｄ６とＤ４,Ｄ５)からの遅延された位相情報を表す信号とＩＱ時分割ＣＫ信号とを受けて、上記各数値変換部１２６に上記位相情報を表す信号のＩ成分の情報とＱ成分の情報とを時分割して夫々出力する４つのセレクタ１２５とを備えている。
【００２７】
なお、上記マッピング回路１０の位相情報を表す信号は、位相情報のＩ成分(およびＱ成分)の大きさ情報と、Ｉ成分の符号を表すＩ符号情報と、Ｉ成分がゼロか否かを表すＩゼロ置換情報と、Ｑ成分の符号を表すＱ符号情報と、Ｑ成分がゼロか否かを表すＱゼロ置換情報とを有している。例えば、次の表１に示すように、
【００２８】
【表１】
0003574755.tif 000002
位相情報のＩ成分が１,−１,０のときは大きさ情報が１となり、位相情報のＩ成分の大きさが１／√２,−１／√２のときは大きさ情報が０となる。また、位相情報のＩ成分の符号が正のときはＩ符号情報が０となり、位相情報のＩ成分の符号が負のときはＩ符号情報が１となる一方、位相情報のＩ成分が１,−１,１／√２,−１／√２のときはＩゼロ置換情報が０となり、位相情報のＩ成分が０のときはＩゼロ置換情報が０となる。同様にＱ符号情報,Ｑゼロ置換情報も位相情報のＱ成分に従って決まる。
【００２９】
上記構成のπ／４シフトＱＰＳＫ変調器が図４に示すπ／４シフトＱＰＳＫ変調器と実質的に異なるところは、インパルス記憶部１２４(ＲＯＭ１〜ＲＯＭ４)の中のインパルス応答データ１２２（図１中の模式図に示す）がインパルス応答データ４２２(図４に示す)に対して半分になっていることと、数値変換部１２６が２つのシンボル点の位相情報に対して夫々１つ割り与えられていることである。また、オーバーサンプリングカウンタ１１からの読み出しアドレス信号を、アドレス反転部１２３により正転および反転させて、インパルス記憶部１２４に入力していることである。
【００３０】
図３は孤立矩形パルスがルートナイキストフィルタを通過したときのインパルス応答波形を示しており、このインパルス応答波形は、最大値を中心に左右対称な形をしている。図１のＲＯＭ１〜ＲＯＭ４には、図３でＲＯＭ１〜ＲＯＭ４に対応する各シンボル区間で、孤立矩形パルスの大きさα(＝『１／√２』),大きさβ(＝『１』)に対するインパルス応答波形の振幅値を夫々記憶している。
【００３１】
例えば、図３のＲＯＭ２は、サンプル番号１〜１６の順にオーバーサンプリングされた大きさαに対するインパルス応答波形の振幅値１６個と大きさβに対するインパルス応答波形の振幅値１６個とを合わせた３２(＝１６＋１６)個の振幅値を記憶している。なお、上記ＲＯＭ１〜ＲＯＭ４のデータ長は、各シンボル区間に必要なダイナミックレンジに相応するデータ長して、記憶容量を削減している。上記シフトレジスタ１２１は、ルートナイキストフィルタ通過波形の最大値を中心に左右に分けるために、８つレジスタＤ１〜Ｄ８を用いた偶数段の構成になっている。上記シフトレジスタ１２１のレジスタＤ５〜Ｄ８の出力に対応するインパルス応答波形については、オーバーサンプリングカウンタ１１の読み出しアドレス信号をアドレス反転部１２３により反転することで、ＲＯＭ１〜ＲＯＭ４内のサンプル番号１６〜サンプル番号１に逆から読み出して走査をすることになり、レジスタＤ５〜Ｄ８の出力に相当するＲＯＭ出力(インパルス応答波形の振幅値)が得られる。
【００３２】
また、上記アドレス反転部１２３により正転および反転された読み出しアドレス信号により、レジスタＤ１〜Ｄ４の大きさ情報に従って、ＲＯＭ１〜ＲＯＭ４の大きさα側のブロックまたは大きさβ側のブロックをアクセスする。従来の説明で述べた通り、図２の○と●の信号を交互のタイミングで伝送するので、レジスタＤ１〜Ｄ８からの出力信号の大きさ情報は、交互に大きさαと大きさβを選択することになり、シンボルＣＫ信号（図１の１３）の周期で正転および反転をする。
【００３３】
したがって、例えばＲＯＭ１では、レジスタＤ１のシンボル区間に対応するＲＯＭデータ(インパルス応答波形の振幅値)は、正転アドレスでレジスタＤ１からの大きさ情報に従う一方、レジスタＤ８のシンボル区間に相当するＲＯＭデータは、反転アドレスでレジスタＤ８からの大きさ情報に従う。これは、レジスタＤ８からの出力信号の大きさ情報が図３に示すルートナイキストフィルタ通過波形の特性よりレジスタＤ１の大きさ情報に対して必ず逆になる。したがって、レジスタＤ１の大きさ情報に従って、図２から分かるように、○の信号時は、アドレス反転部１２３の読み出しアドレス信号をＲＯＭ１の大きさα(＝『１／√２』)に割り振り、また、●の信号時は、アドレス反転部１２３の出力をＲＯＭ１の大きさβ(＝『１』)に割り振るようにしている。また、レジスタＤ２〜Ｄ４に対応するアドレス反転部１２３についても同様である。そうして、上記ＲＯＭ１〜ＲＯＭ４から大きさα,βのインパルス応答値を夫々出力する。図２に示すように、位相情報Ｉ,Ｑは次の８種類の値をとる。
【００３４】
大きさαの○の信号時の（Ｉ、Ｑ）は、
（  １／√２、  １／√２）
（  １／√２、−１／√２）
（−１／√２、  １／√２）
（−１／√２、−１／√２）
大きさβの●の信号時の（Ｉ、Ｑ）は、
（  １、  ０）
（−１、  ０）
（  ０、  １）
（  ０、−１）
である。
【００３５】
これらの位相情報に対応するインパルス応答値が最終的にＩ出力およびＱ出力として得られる。
【００３６】
上記インパルス応答記憶部１２４および数値変換部１２６の処理は、○の信号時には、ＲＯＭ１〜ＲＯＭ４から読み出されたα＝『１／√２』に対するインパルス応答値を（Ｉ、Ｑ）の符号に従い、正の場合はそのままであるが、負の場合は、インパルス応答値が負になるように反転制御を符号反転部１２６aで行う。これを表１を用いて具体的に説明すると、位相情報（Ｉ、Ｑ）が（１／√２、−１／√２）のときは、Ｉ符号情報は０、Ｑ符号情報は１であるので、Ｑ成分に対するインパルス応答値の符号を反転させて負にする。また、位相情報（Ｉ、Ｑ）が（−１／√２、１／√２）のときは、Ｉゼロ置換情報は１、Ｑゼロ置換情報は０であるので、Ｉ成分に対するインパルス応答値の符号を反転させて負にする。また、位相情報（Ｉ、Ｑ）が（−１／√２、−１／√２）のときは、Ｉゼロ置換情報は１、Ｑゼロ置換情報は１であるので、Ｉ成分およびＱ成分に対するインパルス応答値の符号を反転させて負にする。
【００３７】
一方、●の信号時には、ＲＯＭ１〜ＲＯＭ４から読み出されたβ(＝『１』)に対するインパルス応答値のうち、（Ｉ、Ｑ）において、Ｉが０の場合は、符号反転ゼロ置換部１２６bにてインパルス応答値を０に置換し、また、Ｑが０の場合は、同じく符号反転ゼロ置換部１２６bにてインパルス応答値を０に置換するよう制御する。これを表１を用いて具体的に説明すると、位相情報（Ｉ、Ｑ）が（１、０）および（−１、０）のときは、Ｉゼロ置換情報は０、Ｑゼロ置換情報は１であるので、Ｑ成分に対するインパルス応答値をゼロにする。また、位相情報（Ｉ、Ｑ）が（０、１）および（０、−１）のときは、Ｉゼロ置換情報は１、Ｑゼロ置換情報は０であるので、Ｉ成分に対するインパルス応答値をゼロにする。
【００３８】
このように、大きさα＝『１／√２』、大きさβ＝『１』なので、図２の信号配置の○の点は、大きさα＝『１／√２』に符号処理で定義でき、●の点は大きさβ＝『１』に符号処理およびゼロ置換の有無で定義できる。したがって、インパルス応答記憶部１２４の大きさα側のブロックからの出力を数値変換部１２６の符号反転部１２６aに入力し、インパルス応答記憶部１２４の大きさβ側のブロックからの出力を同じく符号反転ゼロ置換部１２６bに入力すればよく、位相情報Ｉ,Ｑで切り替える回路等の必要はない。
【００３９】
また、ＩＱ時分割ＣＫ信号は、従来技術と同じくシフトレジスタ１２１のレジスタＤ１〜Ｄ８からの位相情報を表す信号の符号情報,ゼロ置換情報をＩ,Ｑ成分毎に時分割するようにセレクタ１２５で切り換える。これにより、シフトレジスタ１２１のレジスタＤ１〜Ｄ８から出力された位相情報を表す信号に含まれる符号情報やゼロ置換情報を、
レジスタＤ１,Ｄ８
レジスタＤ２,Ｄ７
レジスタＤ３,Ｄ６
レジスタＤ４,Ｄ５
の４つの組み合せにおいて、セレクタ１２５によりＩ成分とＱ成分に時分割することによって、時分割された位相情報を表す信号に含まれる符号情報やゼロ置換情報を各数値変換部１２６により処理する。また、上記数値変換部１２６では、シフトレジスタ１２１からの出力信号の大きさ情報によって、大きさαを選択した場合は、符号情報に従って処理する一方、大きさβを選択した場合は、ゼロ置換情報に従って処理する。そうして、上記各数値変換部１２６からの出力信号を加算器１５により加算した後、加算器１５からの加算結果を表す信号をラッチ回路１６１,１６２によりＩ,Ｑ成分毎にラッチして、ラッチ回路１６１,１６２によりＩ,Ｑ成分毎にラッチされた信号をＤ／Ａ変換器１７１,１７２によりＤ／Ａ変換することによって、Ｉ出力,Ｑ出力の変調信号を得る。
【００４０】
このように、上記インパルス応答演算回路１２のインパルス応答記憶部１２４に記憶されたインパルス応答データに、最大値を中心に左右対称なインパルス応答波形の片側のインパルス応答データを共通に用いることによって、インパルス応答データの記憶容量を半分に低減することができる。また、上記インパルス応答記憶部１２４の大きさ『１』,『１／√２』に対する２種類のインパルス応答データに同時にアクセスしないように、アドレス反転部１２３により読み出しアドレス信号を簡単に切り換えるので、回路規模を低減することができる。また、同時に２つの読み出しアドレス信号がＲＯＭ１〜ＲＯＭ４にアクセスしないため、ＲＯＭの読み出し速度を上げる必要がなく、低消費電力化できる。
【００４１】
また、インパルス応答記憶部１２４の大きさα側のブロックからの出力を数値変換部１２６の符号反転部１２６aに入力し、インパルス応答記憶部１２４の大きさβ側のブロックからの出力を同じく符号反転ゼロ置換部１２６bに入力することによって、位相情報Ｉ,Ｑで切り替える回路等を用いることなく、２つの位相情報に対応する処理を１つの数値変換部１２６で構成するので、回路規模を小さくできる。
【００４２】
また、上記構成のπ／４シフトＱＰＳＫ変調器のブロックを含んだＩＰ（Intellectual  Property）コアとして、回路データを登録して活用することができる。このＩＰコアは、狭義にはシステムＬＳＩ(大規模集積回路)等を設計するときに必要となる電子回路の機能ブロックの設計データである。この設計データには、論理記述データ、ＲＴＬ(抵抗−トランジスタ論理回路)レベルデータ、ゲートレベルデータ等があるが、広義にはミドルウェア等も含まれる。
【００４３】
最近の大規模なシステムＬＳＩ等を設計する場合、どのようなＩＰコアを集積するかによって、システムＬＳＩやこれを搭載した機器の能力や仕様が大きく左右され、また、設計時間や信頼性にも大きく影響を与える。
【００４４】
この発明のπ／４シフトＱＰＳＫ変調器のブロックは、ＰＨＳ等の通信装置の変復調の機能ブロックの１つである。このＩＰコアは、π／４シフトＱＰＳＫ変調器のブロックとして、既に開発されている他の機能ブロック（例えば、変復調以外のチャネルコーディク,ＡＤＰＣＭ(適応差動パルス符号変調)およびデータ通信ブロック等の機能ブロック）や、新たに開発される機能ブロックを併せることにより、特に通信機器関係のワンチップのシステムＬＳＩを効率よく開発できる。
【００４５】
このＩＰコアを開発環境の異なるメーカーに提供することも、Synopys社製等の論理合成ツールやライブラリ変換ツールを使用することで可能である。
【００４６】
上記実施の形態では、通信装置としてのＰＨＳについて説明したが、通信装置はこれに限らず、π／４シフトＱＰＳＫ変調器を用いた全ての通信装置にこの発明を適用できる。
【００４７】
【発明の効果】
以上より明らかなように、請求項１の発明のπ／４シフトＱＰＳＫ変調器によれば、インパルス応答データを予め記憶するインパルス応答記憶部の記憶容量を低減することができる。また、各シンボル区間毎に必要なデータ長を適宜変えることによって、さらにインパルス応答記憶部の容量の削減を実現することができる。また、数値変換部も２つの位相情報に対応する処理を１つの数値変換部で構成でき、回路規模を小さくできる。さらに、インパルス応答記憶部の読み出し速度を上げる必要がないことから、消費電力の点でも有利である。このπ／４シフトＱＰＳＫ変調器の回路の削減と低消費電力は、ＩＣ化に適しており、小型化が要求され、かつ電池で駆動させる携帯通信端末に大きな効果を有する。
【００４８】
また、請求項２の発明のπ／４シフトＱＰＳＫ変調器によれば、上記シフトレジスタからの２つの位相情報に対応する符号反転,ゼロ置換の処理を１つの数値変換部で行うことができ、インパルス応答データの数値を変換する上で、数値変換部の回路規模を小さくできる。
【００４９】
また、請求項３の発明の通信装置によれば、π／４シフトＱＰＳＫ変調器のインパルス応答データを予め記憶するＲＯＭの記憶容量を低減できると共に、π／４シフトＱＰＳＫ変調器の消費電力,回路規模を小さくできるので、より小型で低消費電力の通信装置を実現することができる。
【００５０】
また、請求項４の発明の通信装置によれば、π／４シフトＱＰＳＫ変調器のインパルス応答データを予め記憶するＲＯＭの記憶容量を低減できると共に、π／４シフトＱＰＳＫ変調器の消費電力,回路規模を小さくできるので、特に小型,軽量,低消費電力化が要求されるＰＨＳにさらに小型の通信装置を提供することができる。
【図面の簡単な説明】
【図１】図１はこの発明の実施の一形態の通信装置としてのＰＨＳのπ／４シフトＱＰＳＫ変調器の要部ブロック図である。
【図２】図２は上記π／４シフトＱＰＳＫ変調器のπ／４シフトＱＰＳＫ変調信号のＩＱ信号の配置図である。
【図３】図３はインパルス応答波形およびＲＯＭのサンプル番号表である。
【図４】図４は従来技術を組み合わせたπ／４シフトＱＰＳＫ変調器のブロック図である。
【図５】図５は従来のπ／４シフトＱＰＳＫ変調器の要部の構成図である。
【図６】図６は従来のシンボルタップＲＯＭ分割法によるインパルス応答演算回路の構成図である。
【符号の説明】
１０…マッピング回路、
１１…オーバーサンプリングカウンタ、
１２…インパルス応答演算回路、
１５…加算器、
１２１…シフトレジスタ、
１２２…、ＲＯＭに記憶されたインパルス応答波形、
１２３…アドレス反転部、
１２４…インパルス応答記憶手段、
１２５…セレクタ、
１２６…数値変換部、
１６１,１６２…ラッチ回路、
１７１,１７２…Ｄ／Ａ変換機。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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