(57)【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタ（３、４、５）の上部に配設されたコンデンサ（７、８、９）、このコンデンサの上部に配設されたビット線（１６）及びトランジスタの第１のソース／ドレイン領域（３）と接続されている下部のコンデンサ板（７）を有する半導体基板（１）内にメモリセルのビット線用接触孔を製造する方法であって、
セル板として使われる導電層（９）を施した後その表面が接触化すべき第２のソース／ドレイン領域（４）の上方にくぼみ（１０）をまたメモリセルの残りの範囲の上方に隆起した箇所を有し、また隆起した箇所にくぼみ（１０）に対して自己整合的に形成されるマスク（１３）の使用下にビット線用接触孔（１４）をエッチングする方法において、
第２ソース／ドレイン領域（４）の上方にある、隣り合うメモリセルの下部コンデンサ板（７、７′）の間隔を残りの半導体基板（１）の上方の下部コンデンサ板間隔（７、７″）よりも幅広く形成し、
導電層（９）を狭い方の間隔がほぼ満たされ、幅広い方の間隔の上方にくぼみ（１０）が生じるような厚さに施し、
このくぼみ内に補助構造物（１１′）を形成し、
マスク（１３）を補助構造物（１１′）により覆われていない導電層（９）の表面上に、該層（９）の部分的な酸化により形成し、
しかる後側面絶縁部（１５）を導電層（９）の少なくともビット線用接触孔（１４）内の露出箇所に形成する
ことを特徴とする製造方法。
【請求項２】
補助構造物（１１′）を形成するため平坦化層を全面的に施し、逆エッチング又は逆露光することを特徴とする請求項１記載の製造方法。
【請求項３】
平坦化層を施す前に全面的に補助層（１１）を施すことを特徴とする請求項２記載の製造方法。
【請求項４】
マスク（１３）を補助構造物（１１′）により覆われていない導電層（９）の表面の化学変換により形成することを特徴とする請求項１ないし３の１つに記載の製造方法。
【請求項５】
コンデンサ誘電体（８）を半導体基板（１）、下部コンデンサ板（７）及びカプセル（６）に封入されたゲート（５）上に施し、導電層（９）としてポリシリコンを施し、窒化物層（１１）を補助層として導電層（９）上に全面的に施し、くぼみ（１０）内にレジスト栓（１２）を形成し、窒化物層（１１）をレジスト栓（１２）に対して選択的にエッチングし、レジスト栓（１２）を除去し、導電層（９）の露出表面を自己整合化されたマスク（１３）を形成するため酸化し、残りの窒化物（１１′）を除去し、露出するポリシリコン層（９）をマスク（１３）の使用下に異方性エッチングし、コンデンサ誘電体（８）をゲート封入用カプセル（６）に対して選択的に除去することにより第２ソース／ドレイン領域（４）を露出することを特徴とする請求項１ないし４の１つに記載の製造方法。
【請求項６】
側面絶縁部（１５）を酸化処理により形成することを特徴とする請求項１記載の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はメモリセルのビット線用接触孔の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭメモリセルの場合高い集積密度を得るため、セルの構想としてはビット線が積層コンデンサとして形成されているコンデンサの上部に配設されていると有利である。
【０００３】
下部のコンデンサ板はトランジスタの第１のソース／ドレイン領域と接続されている。
【０００４】
その際下にあるトランジスタのソース／ドレイン領域に対するビット線接触部をコンデンサ面を通して形成するという問題が生じる。コンデンサはセル面全体を要求することはできず、１つ（大抵は２つ）のメモリセルを接続するビット線接触部のための場所を一箇所空けて置かなければならない。即ちビット線用接触孔のエッジからのコンデンサの間隔は接触孔そのものの大きさの他に、ビット線接触部の実際の所要面積を決定し、これはできるだけ小さくする必要がある。また一方ではビット線と下部コンデンサ板並びにセル板との間に十分な絶縁が保証されなければならない。更にゲート絶縁部とフィールド絶縁部をこれらの絶縁部の形成時に腐食されることなく重ね合わせるビット線接触部が望まれる。
【０００５】
イトウ（Ｉｔｏｈ）その他による論文「ＶＬＳＩ  Ｓｙｍｐｏｓｉｕｍ」１９９１年、第９頁には、後で行われる絶縁層の析出前にセル板を構造化することを取止め、絶縁のために接触孔の側壁にスペーサを形成するビット線用接触孔の製造方法が記載されている。しかしそうすることによってスペーサが少なくとも絶縁間隔に必要な厚さを有していなければならないため、実際の接触面は著しく減らされる。ゲート及び／又はフィールド酸化物に対する自己整合性は与えられない。
【０００６】
キュスターズ（Ｋｕｅｓｔｅｒｓ）その他による論文「Ｊｏｕｒｎａｌ  ｄｅＰｈｙｓｉｑｕｅ」Ｃ４、第４９巻、１９８８年９月、第Ｃ４−５０４頁及び同じ著者による欧州特許出願第０２５８６５７号明細書には、スペーサを形成する代わりにセル板の露出エッジ部を熱的に酸化し、それにより比較的大きな接触面が得られることが記載されている。
【０００７】
日本国特許出願公開平成２年第７９４６２号明細書には、上記形式のＤＲＡＭメモリセルにおいてビット線を部分的にコンデンサ板と重なっていてもよいソース／ドレイン領域のパッド電極の上方に接続することが記載されている。しかしその際セル板はフォト技術で構造化されるため、この場合にも調整誤差を考慮しなければならない。
【０００８】
ビット線用接触孔を形成するには全ての工程においてフォト技術が必要であり、即ちフォトレジスト層を施し、露光し及び現像しなければなず、その際調整誤差を考慮しなければならない。
【０００９】
【発明が解決しようとする課題】
本発明の課題は、コンデンサに対して十分な絶縁間隔を保証しながら上記形式のメモリセルにビット線用接触孔をフォト技術を使用せずに形成することにある。
【００１０】
【課題を解決するための手段】
この課題は、ＭＯＳトランジスタの上部に配設されたコンデンサ、コンデンサの上部に配設されたビット線及びトランジスタの第１のソース／ドレイン領域と接続されている下部のコンデンサ板を有する半導体基板内にメモリセルのビット線用接触孔を製造する方法において、セル板として使われる導電層を施した後その表面が接触化すべき第２のソース／ドレイン領域の上方にくぼみをまたメモリセルの残りの範囲の上方に隆起した箇所を有し、また隆起した箇所にくぼみに対して自己整合的に形成されるマスクの使用下にビット線用接触孔をエッチングすることにより解決される。
【００１１】
本発明は、セル板を形成する導電層のコンデンサにより惹起されるトポグラフィをビット線用接触孔に対するエッチングマスクを形成するのに利用しようとするものである。トランジスタのビット線により接触化される第２のソース／ドレイン領域は下部コンデンサ板によっては覆われていないので、ここにはくぼみが存在することになる。エッチングマスクはくぼみ内には形成されずに、隆起している箇所にだけ形成され、従って第２ソース／ドレイン領域に対して自己整合されている。
【００１２】
本発明の一実施態様においては、第２のソース／ドレイン領域の上方にある下部コンデンサ板に隣接するメモリセルの間隔はその他の半導体基板の上方、即ち例えば互いに隣接するメモリセルを互いに絶縁する絶縁領域の上方における間隔よりも大きい。狭い方の間隔はセル板用導電層を施す際に一般にポリシリコンで満たされ、一方広い方の間隔、即ち第２ソース／ドレイン領域の上方の間隔にはくぼみが形成される。このくぼみ内に補助構造物を装入した場合には、残りの隆起表面上にはトポグィラフィを形成する下部コンデンサ板に自己整合されたエッチングマスクを形成することができる。
【００１３】
例えば、全面的にレジストを施し、導電層の隆起表面が露出するまで逆エッチング或は逆露光するようにして、くぼみに補助構造物としてのレジスト栓を備えることができる。この露出表面は例えば酸化又は窒化処理によりエッチングマスクとして適した物質に変換することができるが、しかしその際セル板の全層厚が変換されるものではない。露出ポリシリコン層上には選択的に適当な物質を析出することもできる。得られたエッチングマスクはエッチングプロセスの選択に応じて導電層をまた場合によっては半導体基板まで完全にエッチングできるものでなければならない。
【００１４】
エッチングマスクを形成するため酸化を使用する場合には、レジスト栓を形成する前に全面的に特に窒化物からなる補助層を施し、マスクとしてのレジスト栓と共に再び除去すると有利である。これによりレジスト栓を除去した場合くぼみには窒化シリコンが酸化マスクとして残る。
【００１５】
この補助構造物を他の特に熱に安定な物質から形成してもよく、それには例えば研磨法（化学的機械的研磨）を使用することができる。
【００１６】
エッチングマスクをセル板の隆起表面上に例えば選択的析出により施すこともでき、これにより部分的に熱負荷を減少することもできる。従来技術から例えば選択的金属析出プロセスが公知である。しかし絶縁層の選択的析出（有利には低い温度で）は特に適している。欧州特許出願第９２１１３２８１号明細書には相応する酸化シリコン析出法が記載されている。セル板とエッチングマスク又は補助構造物との間には中間層が存在していてもよい。
【００１７】
エッチングマスクを形成する前に必要となるトポグラフィ、すなわち接触化すべき領域の上方だけにある幅広い間隔は下部コンデンサ板のレイアウトによるだけでなく、適切な他の措置によっても形成することができる。
【００１８】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【００１９】
図１において、シリコン半導体基板１内又はその上方に絶縁領域２及び第１のソース／ドレイン領域３、第２のソース／ドレイン領域４及びゲート５を含むトランジスタが形成される。ゲート５は図示されていないゲート酸化物によって半導体基板１と絶縁されており、その残りの表面に封入用絶縁性カプセル６を備えている。第１ソース／ドレイン領域３は、ドープされたポリシリコン層から形成されているいわゆる積層コンデンサの下部コンデンサ板７（メモリ電極）と接続されている。容量を増加するため下部コンデンサ板は例えば鉢形又は冠形に形成してもよい。
【００２０】
隣合うメモリセルの下部コンデンサ板７、７′はその間に第２ソース／ドレイン領域４に対するビット線接触部を形成しなければならないので、十分間隔を空けて形成されなければならない。（この実施例ではビット線接触部はこれらの２つのメモリセル用に備えられており、同様なことはそれぞれのセルに対して１つのビット線接触部を有するメモリセルに対しても当てはまる。）基板１と全く接触していない箇所のコンデンサ板７、７″は僅かな間隔を空けて、有利には後に形成すべきセル板（導電層）によって満たされる程度の狭い間隔で形成される。
【００２１】
下部コンデンサ板７の形成後コンデンサ誘電体８が少なくとも下部コンデンサ板上に施され、有利には全面的にいわゆるＯＮＯ層が形成される。次いでドープされたポリシリコン層９がセル板として、狭い間隔はほぼ満たすが、幅広い間隔、即ち第２ソース／ドレイン領域４の上方だけにくぼみ１０が残るような厚さに析出される。
【００２２】
図２において、厚さ１０〜３０ｎｍの窒化シリコン層１１がセル板上に析出される。平坦化層、例えばフォトレジストが施され、全面的に逆エッチング又は逆露光され、その結果満たされていないくぼみ１０内だけにレジスト栓１２が残留する。
【００２３】
図３において、レジスト栓に対して選択的に窒化物層１１がエッチングされる。レジスト栓１２の除去後窒化物層１１の下側部分が補助構造物１１′となる。窒化物のエッチングが有利には異方性に行われるため、窒化物１１′はレジスト栓の形状に左右されずにくぼみ１０の上縁にまで達する。こうして栓１２の形成時に幅広い処理用のスペースが生じる。
【００２４】
図４において、補助構造物１１′に対して選択的にセル板９の隆起表面上にエッチングマスク１３が例えば酸化処理により形成される。次いで隆起表面全体をシリコン酸化物で覆い、一方その下にある酸化されずにドープされているポリシリコンはセル板として残る。補助構造物１１′は有利にはウエットエッチングにより除去される。
【００２５】
図５において、ポリシリコン層９は酸化物マスク１３の使用下に異方性エッチングされる。
【００２６】
コンデンサ誘電体８はゲート用カプセル６に対して選択的に除去され、その結果自己整合されたビット線用接触孔１４が形成される。
【００２７】
図６において、セル板９の露出する側面には側面絶縁部１５が、更に酸化することにより又はスペーサを使用して備えられる。セル板９の下のコンデンサ誘電体８はセル板９のエッチング後又はスペーサのエッチング時に除去されるが、いずれの場合にもこれはビット線用接触孔１４のエッチングの際にゲート用カプセル６に作用せずに達成される。
【００２８】
同様に場合によっては存在する（この切断面の外側にある）フィールド酸化物も作用を受けない。従って接触部はゲート、フィールド酸化物並びに上方及び下方セル板に対して自己整合化される。
【００２９】
ところでこのメモリ装置は公知方法で（ビット線１６の製造等）完成することができる。その際酸化されたポリシリコン層１３は絶縁層としてビット線１６の下に残留する。
【図面の簡単な説明】
【図１】本発明の製造方法の一工程を示す断面図。
【図２】本発明の製造方法の別の工程を示す断面図。
【図３】本発明の製造方法の別の工程を示す断面図。
【図４】本発明の製造方法の別の工程を示す断面図。
【図５】本発明の製造方法の別の工程を示す断面図。
【図６】本発明によるメモリセルの完成断面図。
【符号の説明】
１  半導体基板
２  絶縁領域
３  第１ソース／ドレイン領域
４  第２ソース／ドレイン領域
５  ゲート
６  封入用カプセル
３、４、５  ＭＯＳトランジスタ
７、７′、７″  下部コンデンサ
８  コンデンサ誘電体
９  導電層（セル板）
１０  くぼみ
１１  補助層（窒化物層）
１１′  補助構造物
１２  レジスト栓
１３  エッチングマスク
１４  ビット線用接触孔
１５  側面絶縁物
１６  ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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