(57)【特許請求の範囲】
【請求項１】
ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子で構成されるハーフブリッジ形のスイッチング回路と、該スイッチング回路を駆動する出力信号を出力するドライブ回路とを備えたハーフブリッジ形インバータ回路において、
前記ドライブ回路に制御回路から出力される出力信号に前記ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子が同時にオンになるのを防止するためのデッドタイム期間を作る抵抗体とコンデンサよりなるデッドタイムコントロール回路を設け、前記デッドタイムコントロール回路の遅延時間を決める抵抗体を温度係数の少ない抵抗体で構成することを特徴とするハーフブリッジ形インバータ回路。
【請求項２】
前記抵抗体は正の温度係数を持つ第１抵抗体と負の温度係数を持つ第２抵抗体で構成されることを特徴とする請求項１記載のハーフブリッジ形インバータ回路。
【請求項３】
前記抵抗体は正の温度係数を持つ第１抵抗体と負の温度係数を持つ第２抵抗体で構成し、前記第１抵抗体と第２抵抗体の抵抗比をほぼ４５：５５とすることを特徴とする請求項２記載のハーフブリッジ形インバータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はハーフブリッジ形インバータ回路に関し、特に高電圧で駆動される負荷を接続されるハーフブリッジ形インバータ回路に関する。
【０００２】
【従来の技術】
図１に照明用のハーフブリッジ形インバータ回路の構成を示す。Ｑ１、Ｑ２はパワーＭＯＳＦＥＴで構成されるメインスイッチング素子であり、Ｄ１、Ｄ２はパワーＭＯＳＦＥＴのドレイン・ソース間の寄生ダイオードで構成される共振電流の転流ダイオードである。バラスト回路のＬは共振用リアクトル、Ｃ１は直流成分カット用コンデンサ、Ｃ２はフィラメント予熱用コンデンサであり、蛍光ランプはフィラメント予熱用コンデンサＣ２と並列に接続される回路構成となっている。
【０００３】
図２はランプ点灯時の動作波形を示している。ＶＧＳ１、ＶＧＳ２はメインスイッチング素子Ｑ１、Ｑ２のゲート・ソース間電圧である。動作中、メインスイッチング素子Ｑ１、Ｑ２は交互にオン、オフを繰り返すとともに、メインスイッチング素子Ｑ１、Ｑ２が同時にオンになることを防ぐために、メインスイッチング素子Ｑ１、Ｑ２が共にオフとなるデッドタイム期間を有している。
【０００４】
ハイサイド側メインスイッチング素子Ｑ１はＶＧＳ１がハイとなるとオンし、ＩＤ１に示すドレイン電流が流れる。これにより、Ｌ、Ｃ１、Ｃ２および蛍光ランプで構成されるバラスト回路に方形波の電圧が印可され、正弦波状のバラスト電流Ｉ１が流れる。ランプの点灯中のバラスト電流Ｉ１はフィラメント電流Ｉ２とランプ電流Ｉ３の合成電流である。
【０００５】
ローサイド側メインスイッチング素子Ｑ２はＶＧＳ２がハイになるとオンし、ドレイン電流ＩＤ２が流れる。これにより、バラスト回路に蓄積されたエネルギーが放出され、バラスト電流Ｉ１、フィラメント電流Ｉ２およびランプ電流Ｉ３はマイナス方向に減少する。
【０００６】
通常のハーフブリッジ形インバータ回路では、バラスト回路の共振周波数より高い遅相領域の周波数で動作させる。従って、バラスト電流Ｉ１はメインスイッチング素子Ｑ１、Ｑ２のスイッチング周波数により変化させてことができるので、明るさの調整が可能となる。
【０００７】
図１より、制御回路１からの入力信号をドライブ回路２で所定のドライブ信号（例えば、ＶＧＳ１、ＶＧＳ２）に変換して、メインスイッチング素子Ｑ１、Ｑ２が駆動されている。
【０００８】
図３にこのドライブ回路２の具体的な回路ブロックを示す。すなわち、信号入力回路２１と、ハイサイド側およびローサイド側のデッドタイムコントロールを行うデッドタイムコントロール回路２２、２３と、パルス発生回路２４と、レベルシフト回路２５と、パルスフィルター回路２６と、記憶回路となるフリップフロップ回路２７と、ハイサイド側およびローサイド側のメインスイッチング素子Ｑ１、Ｑ２を駆動するドライブ信号を供給する出力回路２８、２９より構成される。
【０００９】
かかるドライブ回路２は制御回路１からの出力信号を信号入力回路２１で整形した後、ハイサイド側およびローサイド側のデッドタイムコントロールを行うデッドタイムコントロール回路２２、２３に入力され、図４に示すように入力信号（制御回路１の出力信号）から遅延させたハイサイド出力信号ＨＯとハイサイド出力信号ＨＯが立ち上がる前に立ち下がるローサイド出力信号ＬＯが形成される。ハイサイド出力信号ＨＯとローサイド出力信号ＬＯにはメインスイッチング素子Ｑ１、Ｑ２が同時にオンしないように共にローレベルとなるデッドタイムが作られている。
【００１０】
ハイサイド側のドライブ回路２はメインスイッチング素子Ｑ１が約６００ボルトの電圧で駆動されるので、ハイサイド出力信号ＨＯを約６００ボルトまで高圧にシフトしてドライブ信号ＶＧＳ１を作る必要がある。パルス発生回路２４    にはハイサイド出力信号ＨＯが入力され、セット出力信号ＯＵＴ（Ｓｅｔ）とリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）を出力する。これらの信号は次の高電圧へのレベルシフト回路２５に入力されて、高電圧のセット出力信号ＯＵＴ（Ｓｅｔ）とリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）に変換される。これらの信号はパルスフィルター回路２６で一定のパルス幅以上の信号を通過させて、フリップフロップ回路２７のセットおよびリセットを行い、出力回路２８からハイサイド出力信号ＨＯを出力してハイサイド側のメインスイッチング素子Ｑ１を駆動する。
【００１１】
図９に、かかるデッドタイムコントロール回路２２、２３の具体的ブロック図を示す。制御回路１からの入力信号ＩＮを波形整形するインバータ回路２１１、２１２を２段継続接続した信号入力回路２１の出力をハイサイド側のデッドタイムコントロール回路２２と反転した出力をローサイド側のデッドタイムコントロール回路２３に入力される。デッドタイムコントロール回路２２、２３は抵抗とコンデンサで構成される時定数を有し、ハイサイド側のデッドタイムコントロール回路２２では入力信号ＩＮより立ち上がりと立ち下がり遅延されたハイサイド出力信号ＤＨＯを出力し、ローサイド側のデッドタイムコントロール回路２３では
反転した入力信号ＩＮ（ＩＮバー）より立ち下がりと立ち上がり遅延されたハイサイド出力信号ＤＬＯを出力する。デッドタイムを作るには、ハイサイド側の立ち上がり遅れ時間Ｈｔｏｎよりローサイド側の立ち下がり遅れ時間Ｌｔｏｆｆを小さく設定し、またハイサイド側の立ち下がり遅れ時間Ｈｔｏｆｆよりローサイド側の立ち上がり遅れ時間Ｌｔｏｎを大きく設定する必要がある。
【００１２】
すなわち、
デッドタイムＤＴ１＝Ｈｔｏｎ  −  Ｌｔｏｆｆ
デッドタイムＤＴ２＝Ｌｔｏｎ  −  Ｈｔｏｆｆ
で表される。両デッドタイムＤＴ１、ＤＴ２はデッドタイムコントロール回路２２、２３の抵抗とコンデンサで構成される時定数に大きく影響される。
【００１３】
【発明が解決しようとする課題】
かかるハーフブリッジ形インバータ回路では、メインスイッチング素子Ｑ１、Ｑ２が同時にオンになることを防ぐために、ドライブ信号（例えば、ＶＧＳ１、ＶＧＳ２）が共にオフとなるデッドタイム期間を設けている。
【００１４】
しかしながら、ドライブ回路２のデッドタイムコントロール回路２２、２３の遅延時間を決める時定数の温度依存性が大きく、外付けの制御回路１等で温度設計にマージンを持たせて、必ずデッドタイム期間を設けなくてはならない問題がある。
【００１５】
【課題を解決するための手段】
本発明はかかる問題点に鑑みてなされ、ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子で構成されるハーフブリッジ形のスイッチング回路と、該スイッチング回路を駆動する出力信号を出力するドライブ回路とを備えたハーフブリッジ形インバータ回路において、前記ドライブ回路に制御回路から出力される出力信号に前記ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子が同時にオンになるのを防止するためのデッドタイム期間を作る抵抗体とコンデンサよりなるデッドタイムコントロール回路を設け、前記デッドタイムコントロール回路の遅延時間を決める抵抗体を温度係数の少ない抵抗体で構成することに特徴を有する。
【００１６】
【発明の実施の形態】
本発明の実施の形態について図１から図８を参照して説明する。
【００１７】
図１に照明用のハーフブリッジ形インバータ回路の構成を示す。Ｑ１、Ｑ２はパワーＭＯＳＦＥＴで構成されるメインスイッチング素子であり、Ｄ１、Ｄ２はパワーＭＯＳＦＥＴのドレイン・ソース間の寄生ダイオードで構成される共振電流の転流ダイオードである。バラスト回路のＬは共振用リアクトル、Ｃ１は直流成分カット用コンデンサ、Ｃ２はフィラメント予熱用コンデンサであり、蛍光ランプはフィラメント予熱用コンデンサＣ２と並列に接続される回路構成となっている。
【００１８】
図２に動作波形を示し、図３にドライブ回路の回路ブロックを示す。基本的な動作原理および回路構成は従来の技術の欄で説明したものと同じであるので、ここでは説明を省略する。
【００１９】
図４は入力信号（制御回路１の出力信号）から遅延させたハイサイド出力信号ＨＯとハイサイド出力信号ＨＯが立ち上がる前に立ち下がるローサイド出力信号ＬＯの波形を示す。ハイサイド出力信号ＨＯとローサイド出力信号ＬＯにはメインスイッチング素子Ｑ１、Ｑ２が同時にオンしないように共にローレベルとなるデッドタイムが作られている。
【００２０】
図５に本発明に依るデッドタイムコントロール回路２２、２３の具体的回路ブロック図を示す。制御回路１からの入力信号ＩＮを波形整形するインバータ回路２１１、２１２を２段継続接続した信号入力回路２１の出力をハイサイド側のデッドタイムコントロール回路２２とインバータ回路２３１で反転した出力をローサイド側のデッドタイムコントロール回路２３に入力される。
【００２１】
ハイサイド側のデッドタイムコントロール回路２２はＰチャネルＭＯＳトランジスタＴ１とＮチャネルＭＯＳトランジスタＴ２より成るＣＭＯＳインバータ回路と、ＮチャネルＭＯＳトランジスタＴ２のドレイン・出力端子間に接続された抵抗Ｒ１Ｄと、出力端子・共通電位ＣＯＭ間に接続されたコンデンサＣ１とで構成されている。かかるデッドタイムコントロール回路２２は抵抗Ｒ１ＤとコンデンサＣ１で決まる時定数で入力信号ＩＮの遅延を行う遅延回路として働く。なお遅延された出力はインバータ回路２２１で反転してハイサイド出力信号ＤＨＯを出力する。
【００２２】
ローサイド側のデッドタイムコントロール回路２３はＰチャネルＭＯＳトランジスタＴ３とＮチャネルＭＯＳトランジスタＴ４より成るＣＭＯＳインバータ回路と、ＮチャネルＭＯＳトランジスタＴ４のドレイン・出力端子間に接続された抵抗Ｒ１Ｄ、Ｒ２Ｄと、ＰチャネルＭＯＳトランジスタＴ３のドレイン・出力端子間に接続された抵抗Ｒ２Ｄと、出力端子・共通電位ＣＯＭ間に接続されたコンデンサＣ２と、出力端子とコンデンサＣ２間接続された抵抗Ｒ３Ｄとで構成されている。かかるデッドタイムコントロール回路２３は抵抗Ｒ１Ｄ、Ｒ２Ｄ、Ｒ３ＤとコンデンサＣ１で決まる時定数で反転した入力信号ＩＮバーの遅延を行う遅延回路として働く。なお遅延された出力はインバータ回路２３２で反転してハイサイド出力信号ＤＬＯを出力する。
【００２３】
図６を参照して具体的動作を説明する。
【００２４】
ハイサイド側のデッドタイムコントロール回路２２では、入力信号ＩＮがローレベルのときコンデンサＣ１にはＰチャネルＭＯＳトランジスタＴ１を介して電源電圧Ｖｃｃにより充電され、遅延回路の出力ＶＨはハイレベルにある。入力信号ＩＮがハイレベルに立ち上がると、ＮチャネルＭＯＳトランジスタＴ２がオンしコンデンサＣ１の電荷は時定数Ｃ１・Ｒ１Ｄに従って放電される。この期間にハイサイド側のプロパゲーション遅延時間ＰＤ（Ｈ）を加えた期間がＨｔｏｎとなる。ここでプロパゲーション遅延時間はデッドタイムコントロール回路での遅延時間を除いた回路全体の遅延時間をいう。更に入力信号ＩＮがローレベルになると、ＰチャネルＭＯＳトランジスタＴ１がオンしコンデンサＣ１に充電され、遅延回路の出力はハイレベルに向かう。この期間にハイサイド側のプロパゲーション遅延時間ＰＤ（Ｈ）を加えた期間がＨｔｏｆｆである。遅延回路からの出力はインバータ回路２２１のスレショルド電位ＴＨで整形されてハイサイド出力信号ＤＨＯとなる。
【００２５】
ローサイド側のデッドタイムコントロール回路２３では、反転入力信号ＩＮバーがハイレベルのときコンデンサＣ２はＮチャネルＭＯＳトランジスタＴ４を介して放電され、遅延回路の出力はローレベルにある。反転入力信号ＩＮバーがローレベルに立ち下がると、ＰチャネルＭＯＳトランジスタＴ３がオンしコンデンサＣ２に電荷が時定数Ｃ２・（Ｒ２Ｄ＋Ｒ３Ｄ）に従って充電される。この期間にローサイド側のプロパゲーション遅延時間ＰＤ（Ｌ）を加えた期間がＬｔｏｆｆである。更に反転入力信号ＩＮバーがハイレベルになると、ＮチャネルＭＯＳトランジスタＴ４がオンしコンデンサＣ２の電荷が時定数Ｃ２・（Ｒ１Ｄ＋Ｒ２Ｄ＋Ｒ３Ｄ）に従って放電され、遅延回路の出力はローレベルに向かう。この期間にローサイド側のプロパゲーション遅延時間ＰＤ（Ｌ）を加えた期間がＬｔｏｎである。遅延回路からの出力はインバータ回路２３２のスレショルド電位ＴＨで整形されてローサイド出力信号ＤＬＯとなる。
【００２６】
ここで抵抗Ｒ１Ｄが最も大きい抵抗値を有し、長い遅延時間のＨｔｏｎおよびＬｔｏｎに大きく影響をする。デッドタイムＤＴ１、ＤＴ２は温度依存性を持つが、その特性は抵抗Ｒ１Ｄの温度依存性に比例している。
【００２７】
本発明の特徴はこの抵抗体Ｒ１Ｄの温度依存性を小さくすることにある。抵抗体Ｒ１Ｄを正の温度係数を持つ第１抵抗体と負の温度係数を持つ第２抵抗体で構成する。第１抵抗体としてはイオン注入あるいは熱拡散でシリコン基板に形成する拡散抵抗であり、第２抵抗体はポリシリコン層に不純物をイオン注入か熱拡散したポリシリコン抵抗である。すでに拡散抵抗は正の温度係数を有し、ポリシリコン抵抗は負の温度係数を持つことは知られている。
【００２８】
図７Ａ、Ｂに抵抗体Ｒ１Ｄを第１抵抗体と第２抵抗体で構成したときの抵抗値温度特性と抵抗変化率温度特性を示す。第１抵抗体を４５．８０ＫΩ（温度２５℃）、第２抵抗体を５８．００ＫΩ（温度２５℃）に設定し、全抵抗値（ＴＯＴＡＬ）を１０３．８０ＫΩ（温度２５℃）としたときに両抵抗体の温度係数が相殺して温度係数を一番少なくできる。このときの両抵抗体の抵抗比は４５：５５となる。
【００２９】
すなわち、図７Ａから第１抵抗体の抵抗値は３２．４１ＫΩ（温度−４０℃）から８１．９１ＫΩ（温度１５０℃）まで変化し、第２抵抗体の抵抗値は９６．０６ＫΩ（温度−４０℃）から２９．８４ＫΩ（温度１５０℃）まで変化する。しかし、全抵抗値は１２８．４７ＫΩ（温度−４０℃）から１０１．４６ＫΩ（温度７５℃）の範囲にその変化は押さえ込むことができる。
【００３０】
図７Ｂから第１抵抗体の抵抗変化率は０．７１（温度−４０℃）から１．７９（温度１５０℃）まで変化し、第２抵抗体の抵抗変化率は１．６６（温度−４０℃）から０．５１（温度１５０℃）まで変化する。しかし、全抵抗変化率は０．９８（温度７５℃）から１．２３（温度−４０℃）の範囲に押さえ込むことができる。
【００３１】
図８Ａ、Ｂにデッドタイムの温度特性および温度変化率特性を示す。ここではコンデンサＣ１を８ｐＦしたときのデッドタイムＤＴ１の特性を示す。デッドタイムＤＴ２についても抵抗Ｒ１Ｄが支配的であり、ほぼデッドタイムＤＴ１と変わらない特性である。図８Ａから明白なように、デッドタイムＤＴ１の温度特性は９００ｎＳから７６０ｎＳの範囲にあり、図８Ｂに示すように変化率は１から１．２以内に抑えられている。なお点線で示す特性は、第１抵抗体を７５．６８ＫΩ（温度２５℃）、第２抵抗体を２３．７６ＫΩ（温度２５℃）に設定し、全抵抗値（ＴＯＴＡＬ）を９９．４４ＫΩ（温度２５℃）に設定したときの特性であり、これからも本発明の改善が著しいことが分かる。
【００３２】
【発明の効果】
本発明に依れば、デッドタイムコントロール回路２２、２３の遅延回路を構成する抵抗体Ｒ１Ｄを正の温度係数を持つ第１抵抗体と負の温度係数を持つ第２抵抗体で構成することにより、その温度係数を小さくすることが出来、デッドタイムＤＴ１、ＤＴ２の温度特性を小さくできる利点を有する。
【００３３】
また抵抗体Ｒ１Ｄを第１抵抗体と第２抵抗体との抵抗比はほぼ４５：５５に設定することで、その温度特性および変化率特性を最小限まで押さえ込め、デッドタイムＤＴ１、ＤＴ２の温度特性および変化率特性も最小限までできる。これにより外付けの制御回路１等で温度設計にマージンを持たせる必要がなくなり、メインスイッチング素子Ｑ１、Ｑ２が同時オンになることも防止することができる誤動作を完全に回避したハーフブリッジ形インバータ回路を提供できる。
【図面の簡単な説明】
【図１】本発明および従来のハーフブリッジ形インバータ回路を説明する図である。
【図２】本発明および従来のハーフブリッジ形インバータ回路の動作波形を説明する図である。
【図３】本発明および従来のハーフブリッジ形インバータ回路のドライブ回路を説明する図である。
【図４】本発明および従来のハーフブリッジ形インバータ回路のデッドタイムコントロール回路の動作波形を説明する図である。
【図５】本発明のハーフブリッジ形インバータ回路のデッドタイムコントロール回路を説明する図である。
【図６】本発明のハーフブリッジ形インバータ回路のデッドタイムコントロール回路の動作を説明する図である。
【図７】Ａは本発明のハーフブリッジ形インバータ回路のデッドタイムコントロール回路の遅延回路に用いた抵抗体の温度特性を説明する図であり、Ｂは本発明のハーフブリッジ形インバータ回路のデッドタイムコントロール回路の遅延回路に用いた抵抗体の温度変化率特性を説明する図である。
【図８】Ａは本発明のハーフブリッジ形インバータ回路のデッドタイムコントロール回路のデッドタイムの温度特性を説明する図であり、Ｂは本発明のハーフブリッジ形インバータ回路のデッドタイムコントロール回路のデッドタイムの温度変化率特性を説明する図である。
【図９】本発明および従来のハーフブリッジ形インバータ回路のデッドタイムコントロール回路を説明する図である。
【符号の説明】
Ｑ１、Ｑ２      メインスイッチング素子
Ｄ１、Ｄ２            共振電流の転流ダイオード
Ｌ                        共振用リアクトル
Ｃ１                        直流成分カット用コンデンサ
Ｃ２                        フィラメント予熱用コンデンサ
【図１】
0003594528.tif 000002
【図２】
0003594528.tif 000003
【図３】
0003594528.tif 000004
【図４】
0003594528.tif 000005
【図５】
0003594528.tif 000006
【図６】
0003594528.tif 000007
【図７】
0003594528.tif 000008
【図８】
0003594528.tif 000009
【図９】
0003594528.tif 000010