(57)【特許請求の範囲】
【請求項１】
ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子で構成されるハーフブリッジ形のスイッチング回路と、該スイッチング回路を駆動する出力信号を出力するドライブ回路とを備えたハーフブリッジ形インバータ回路において、
前記ドライブ回路を前記ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子が同時にオンになるのを防止するためのデッドタイム期間を作るデッドタイムコントロール回路を有しハイサイド側のスイッチング素子をオンさせる出力信号を出力するハイサイド側の出力回路と、前記同様にデッドタイム期間を作るデッドタイムコントロール回路を有しローサイド側のスイッチング素子をオンさせる出力信号を出力するローサイドの出力回路とで構成し、
前記ハイサイド側のデッドタイムコントロール回路に該デッドタイムコントロール回路の出力からセット出力信号およびリセット出力信号を発生するパルス発生回路と、前記セット出力信号およびリセット出力信号のうち一定のパルス幅以上のパルスを通過させるパルスフィルタ回路と、前記パルスフィルタ回路を通過した前記セット出力信号およびリセット出力信号でセットリセットし前記出力信号を出力するハイサイド側の出力回路とを接続し、
前記ドライブ回路に加わる入力信号が一定幅以下のとき、前記パルス発生回路からのセット出力信号またはリセット出力信号を前記パルスフィルタ回路で阻止しハイサイド側のスイッチング素子をオンさせる出力信号を出力する前記出力回路を不動作させ、ハイサイド側のメインスイッチング素子を不動作させ、前記両メインスイッチング素子の同時オンを防止することを特徴とするハーフブリッジ形インバータ回路。
【請求項２】
前記ハイサイド側の前記パルスフィルタ回路にフリップフロップ回路を接続し、前記セット出力信号でフリップフロップ回路がセットされたときに、前記出力回路からハイサイド側のスイッチング素子をオンさせる出力信号を出力することを特徴とする請求項１記載のハーフブリッジ形インバータ回路。
【請求項３】
前記セット出力信号を通過させるパルスフィルタ回路の時定数をリセット出力信号を通過させる時定数より大きくし、リセット出力信号が残る領域までセット出力信号を伝達するのを防止したことを特徴とする請求項２記載のハーフブリッジ形インバータ回路。
【請求項４】
前記パルスフィルタ回路はＣＭＯＳインバータ回路の出力端子とＰチャネルＭＯＳトランジスタのドレイン端子間に接続された抵抗と出力端子と共通電位間に接続された容量により構成されることを特徴とする請求項２または請求項３記載のハーフブリッジ形インバータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はハーフブリッジ形インバータ回路に関し、特に高電圧で駆動される負荷を接続されるハーフブリッジ形インバータ回路に関する。
【０００２】
【従来の技術】
図１に照明用のハーフブリッジ形インバータ回路の構成を示す。Ｑ１、Ｑ２はパワーＭＯＳＦＥＴで構成されるメインスイッチング素子であり、Ｄ１、Ｄ２はパワーＭＯＳＦＥＴのドレイン・ソース間の寄生ダイオードで構成される共振電流の転流ダイオードである。バラスト回路のＬは共振用リアクトル、Ｃ１は直流成分カット用コンデンサ、Ｃ２はフィラメント予熱用コンデンサであり、蛍光ランプはフィラメント予熱用コンデンサＣ２と並列に接続される回路構成となっている。
【０００３】
図２はランプ点灯時の動作波形を示している。ＶＧＳ１、ＶＧＳ２はメインスイッチング素子Ｑ１、Ｑ２のゲート・ソース間電圧である。動作中、メインスイッチング素子Ｑ１、Ｑ２は交互にオン、オフを繰り返すとともに、メインスイッチング素子Ｑ１、Ｑ２が同時にオンになることを防ぐために、メインスイッチング素子Ｑ１、Ｑ２が共にオフとなるデッドタイム期間を有している。
【０００４】
ハイサイド側メインスイッチング素子Ｑ１はＶＧＳ１がハイとなるとオンし、ＩＤ１に示すドレイン電流が流れる。これにより、Ｌ、Ｃ１、Ｃ２および蛍光ランプで構成されるバラスト回路に方形波の電圧が印可され、正弦波状のバラスト電流Ｉ１が流れる。ランプの点灯中のバラスト電流Ｉ１はフィラメント電流Ｉ２とランプ電流Ｉ３の合成電流である。
【０００５】
ローサイド側メインスイッチング素子Ｑ２はＶＧＳ２がハイになるとオンし、ドレイン電流ＩＤ２が流れる。これにより、バラスト回路に蓄積されたエネルギーが放出され、バラスト電流Ｉ１、フィラメント電流Ｉ２およびランプ電流Ｉ３はマイナス方向に減少する。
【０００６】
通常のハーフブリッジ形インバータ回路では、バラスト回路の共振周波数より高い遅相領域の周波数で動作させる。従って、バラスト電流Ｉ１はメインスイッチング素子Ｑ１、Ｑ２のスイッチング周波数により変化させることができるので、明るさの調整が可能となる。
【０００７】
図１より、制御回路１からの入力信号をドライブ回路２で所定のドライブ信号（例えば、ＶＧＳ１、ＶＧＳ２）に変換して、メインスイッチング素子Ｑ１、Ｑ２が駆動されている。
【０００８】
図３にこのドライブ回路２の具体的な回路ブロックを示す。すなわち、信号入力回路２１と、ハイサイド側およびローサイド側のデッドタイムコントロールを行うデッドタイムコントロール回路２２、２３と、パルス発生回路２４と、レベルシフト回路２５と、パルスフィルター回路２６と、記憶回路となるフリップフロップ回路２７と、ハイサイド側およびローサイド側のメインスイッチング素子Ｑ１、Ｑ２を駆動するドライブ信号を供給する出力回路２８、２９より構成される。
【０００９】
かかるドライブ回路２は制御回路１からの出力信号を信号入力回路２１で整形した後、ハイサイド側およびローサイド側のデッドタイムコントロールを行うデッドタイムコントロール回路２２、２３に入力され、図４に示すように入力信号（制御回路１の出力信号）から遅延させたハイサイド出力信号ＨＯとハイサイド出力信号ＨＯが立ち上がる前に立ち下がるローサイド出力信号ＬＯが形成される。ハイサイド出力信号ＨＯとローサイド出力信号ＬＯにはメインスイッチング素子Ｑ１、Ｑ２が同時にオンしないように共にローレベルとなるデッドタイムが作られている。
【００１０】
ハイサイド側のドライブ回路２はメインスイッチング素子Ｑ１が約６００ボルトの電圧で駆動されるので、ハイサイド出力信号ＨＯを約６００ボルトまで高圧にシフトしてドライブ信号ＶＧＳ１を作る必要がある。パルス発生回路２４    にはデッドタイムコントロール回路２２の出力信号ＰＧＩＮが入力され、セット出力信号ＯＵＴ（Ｓｅｔ）とリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）を出力する。これらの信号は次の高電圧へのレベルシフト回路２５に入力されて、高電圧のセット出力信号ＯＵＴ（Ｓｅｔ）とリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）に変換される。これらの信号はパルスフィルター回路２６で一定のパルス幅以上の信号を通過させて、フリップフロップ回路２７のセットおよびリセットを行い、出力回路２８からハイサイド出力信号ＨＯを出力してハイサイド側のメインスイッチング素子Ｑ１を駆動する。
【００１１】
図７にパルス発生回路２４を示す。ハイサイド側のデッドタイムコントロール回路２２からの入力信号ＰＧＩＮからセット出力信号ＯＵＴ（Ｓｅｔ）とリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）を出力するために、セット側では入力信号ＰＧＩＮをインバータ回路２４１で反転させた信号Ｓ１と、入力信号ＰＧＩＮを２段の遅延回路２４２で遅延させ、２段接続されたインバータ回路２４３で整形して信号Ｓ２を形成する。両信号Ｓ１、Ｓ２はＮＯＲゲート回路２４４に入力され、セット出力信号ＯＵＴ（Ｓｅｔ）が得られ、更に２段接続したインバータ回路２４５を経て整形される。リセット側も同様に信号Ｒ１と信号Ｒ２からリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）を発生させる。
【００１２】
【発明が解決しようとする課題】
かかるハーフブリッジ形インバータ回路では、メインスイッチング素子Ｑ１、Ｑ２が同時にオンになることを防ぐために、ドライブ信号（例えば、ＶＧＳ１、ＶＧＳ２）が共にオフとなるデッドタイム期間を設けている。
【００１３】
しかしながら、ドライブ回路２のパルス発生回路２４への入力信号ＰＧＩＮが突発的なノイズが入力された場合に誤動作が起こり、メインスイッチング素子Ｑ１、Ｑ２が同時にオンになる問題がある。
【００１４】
図８に示すように、パルス発生回路２４への入力信号ＰＧＩＮのパルス幅が１５ｎｓ以下と狭い場合、信号Ｓ２および信号Ｒ２は遅延回路２４２で伝達されないので、セット出力信号ＯＵＴ（Ｓｅｔ）は入力信号ＰＧＩＮと同一の波形になる。一方、リセット出力信号ＯＵＴ（Ｒｅｓｅｔ）は無くなり、ローレベルで維持される。このために、セット出力信号ＯＵＴ（Ｓｅｔ）のみでリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）が無くなるので、ハイサイド出力信号ＨＯはハイレベル状態で維持されることになる。すなわち、メインスイッチング素子Ｑ１、Ｑ２は同時オンとなる。
【００１５】
【課題を解決するための手段】
本発明はかかるメインスイッチング素子Ｑ１、Ｑ２が同時オンモードになるという問題点に鑑みてなされ、ハーフブリッジ形インバータ回路において、前記ドライブ回路を前記ハイサイド側のメインスイッチング素子とローサイド側のメインスイッチング素子が同時にオンになるのを防止するためのデッドタイム期間を作るデッドタイムコントロール回路を有しハイサイド側のスイッチング素子をオンさせる出力信号を出力するハイサイド側の出力回路と、前記同様にデッドタイム期間を作るデッドタイムコントロール回路を有しローサイド側のスイッチング素子をオンさせる出力信号を出力するローサイドの出力回路とで構成し、前記ハイサイド側のデッドタイムコントロール回路に該デッドタイムコントロール回路の出力からセット出力信号およびリセット出力信号を発生するパルス発生回路と、前記セット出力信号およびリセット出力信号のうち一定のパルス幅以上のパルスを通過させるパルスフィルタ回路と、前記パルスフィルタ回路を通過した前記セット出力信号およびリセット出力信号でセットリセットし前記出力信号を出力するハイサイド側の出力回路とを接続し、前記ドライブ回路に加わる入力信号が一定幅以下のとき、前記パルス発生回路からのセット出力信号またはリセット出力信号を前記パルスフィルタ回路で阻止しハイサイド側のスイッチング素子をオンさせる出力信号を出力する前記出力回路を不動作させ、ハイサイド側のメインスイッチング素子を不動作させ、前記両メインスイッチング素子の同時オンを防止することに特徴を有する。
【００１６】
【発明の実施の形態】
本発明の実施の形態について図１から図９を参照して説明する。
【００１７】
図１に照明用のハーフブリッジ形インバータ回路の構成を示す。Ｑ１、Ｑ２はパワーＭＯＳＦＥＴで構成されるメインスイッチング素子であり、Ｄ１、Ｄ２はパワーＭＯＳＦＥＴのドレイン・ソース間の寄生ダイオードで構成される共振電流の転流ダイオードである。バラスト回路のＬは共振用リアクトル、Ｃ１は直流成分カット用コンデンサ、Ｃ２はフィラメント予熱用コンデンサであり、蛍光ランプはフィラメント予熱用コンデンサＣ２と並列に接続される回路構成となっている。
【００１８】
図２に動作波形を示し、図３にドライブ回路の回路ブロックを示す。基本的な動作原理および回路構成は従来の技術の欄で説明したものと同じであるので、ここでは説明を省略する。
【００１９】
図４は入力信号（制御回路１の出力信号）から遅延させたハイサイド出力信号ＨＯとハイサイド出力信号ＨＯが立ち上がる前に立ち下がるローサイド出力信号ＬＯの波形を示す。ハイサイド出力信号ＨＯとローサイド出力信号ＬＯにはメインスイッチング素子Ｑ１、Ｑ２が同時にオンしないように共にローレベルとなるデッドタイムが作られている。
【００２０】
図７にパルス発生回路２４を示す。ハイサイド側のデッドタイムコントロール回路２２からの入力信号ＰＧＩＮからセット出力信号ＯＵＴ（Ｓｅｔ）とリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）を出力するために、セット側では入力信号ＩＮをインバータ回路２４１で反転させた信号Ｓ１と、入力信号ＩＮを２段の遅延回路２４２で遅延させ、２段接続されたインバータ回路２４３で整形して信号Ｓ２を形成する。両信号Ｓ１、Ｓ２はＮＯＲゲート回路２４４に入力され、セット出力信号ＯＵＴ（Ｓｅｔ）が得られ、更に２段接続したインバータ回路２４５を経て整形される。リセット側も同様に信号Ｒ１と信号Ｒ２からリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）を発生させる。
【００２１】
図８に示すように、パルス発生回路２４への入力信号ＰＧＩＮのパルス幅が１２ｎＳ以下と狭い場合、信号Ｓ２および信号Ｒ２は遅延回路２４２で伝達されないので、セット出力信号ＯＵＴ（Ｓｅｔ）は入力信号ＰＧＩＮと同一の波形になる。一方、リセット出力信号ＯＵＴ（Ｒｅｓｅｔ）は無くなり、ローレベルで維持される。
【００２２】
図９にパルス発生回路２４の入力となるデッドタイムコントロール回路２２の出力信号ＰＧＩＮのパルス入力幅とパルス発生回路２４からの出力であるセット出力信号ＯＵＴ（Ｓｅｔ）およびリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）のパルス出力幅の関係を示す。
【００２３】
ドライブ回路２のハイサイド出力信号ＨＯはパルス発生回路２４のセット出力信号ＯＵＴ（Ｓｅｔ）でハイレベルとなり、リセット出力信号ＯＵＴ（Ｒｅｓｅｔ）でローレベルとなるように構成されている。パルス発生回路２４の遅延回路２４２の働きで入力信号のパルス幅が１２ｎＳ程度以下になるとリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）がセット出力信号ＯＵＴ（Ｓｅｔ）よりも先に無くなる領域となり、図８に示すように残ったセット出力信号ＯＵＴ（Ｓｅｔ）によりハイサイド出力信号ＨＯがハイレベルで維持される結果になる。
【００２４】
図５にセット出力信号ＯＵＴ（Ｓｅｔ）が印可されるレベルシフト回路２５とパルスフィルタ回路２６の具体的な回路図を示す。なお、リセット出力信号ＯＵＴ（Ｒｅｓｅｔ）が印可されるレベルシフト回路２５とパルスフィルタ回路２６は同様の回路が存在する。
【００２５】
本発明の特徴はこのパルスフィルタ回路２６にある。パルスフィルタ回路２６は波形整形を行う２段接続されたインバータ回路２６１、２６２と、遅延回路２６３と、波形整形を行う２段接続されたインバータ回路２６４、２６５で構成されている。遅延回路２６３はＣＭＯＳインバータ回路の出力端子とＰチャネルＭＯＳトランジスタのドレイン端子間に接続された抵抗Ｒと出力端子と共通電位ＶＳ間に接続された容量Ｃにより構成される。この抵抗Ｒおよび容量Ｃで形成される時定数を選択することにより、このパルスフィルタ回路２６を通過できるパルス幅を決めることができる。なお共通電位ＶＳはメインスイッチング素子Ｑ１とメインスイッチング素子Ｑ２の中間電位であり、ＶＢは高圧の電源電位であり、ＣＯＭはグランド電位を示す。
【００２６】
図６に同時オンを発生するフィルタ幅と抵抗Ｒ（図６ではＰＳＤ（パルス信号遅延）抵抗で表示する）の関係を示す。リセット出力信号ＯＵＴ（Ｒｅｓｅｔ）が確実に残る領域はフィルタ幅で１８ｎＳ以上、最適設計値では２２ｎＳから２４ｎＳでの動作範囲を選んだ。従って、フィルタ幅を１８ｎＳ以上とするには抵抗Ｒは６．５ＫΩ以上が必要である。製造上のばらつきを考慮すると約９ＫΩが良い。なお、容量は２．３ｐＦとする。
【００２７】
また前述したパルスフィルタ回路２６のセット出力信号ＯＵＴ（Ｓｅｔ）を出力する側の遅延回路２６３の抵抗ＲをＲｓとし、同様にリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）側の遅延回路（図示せず）の抵抗ＲをＲｒとすれば、Ｒｓ＞Ｒｒとすることで、パルス発生回路２４からの入力信号ＰＧＩＮが狭いときに確実にセット出力信号ＯＵＴ（Ｓｅｔ）を先に無くすることができ、同時オン防止に有効である。実際には、Ｒｓを９ＫΩとしたとき、Ｒｒは４．７ＫΩとした。
【００２８】
これにより図９からも明白なように、パルス発生回路２４からのパルス出力幅が１８ｎＳ以上であれば、必ずリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）が無くなることがないので、メインスイッチング素子Ｑ１、Ｑ２が同時オンになることを防止することができる。
【００２９】
【発明の効果】
本発明に依れば、パルスフィルタ回路２６の遅延回路２６３の時定数を選択することにより大きな回路変更をすることなくリセット出力信号ＯＵＴ（Ｒｅｓｅｔ）が確実に残る領域までセット出力信号ＯＵＴ（Ｓｅｔ）を伝達することがなくなり、メインスイッチング素子Ｑ１、Ｑ２が同時オンになることを防止することができる。これにより突発的なノイズによる誤動作を完全に回避したハーフブリッジ形インバータ回路を提供できる。
【図面の簡単な説明】
【図１】本発明および従来のハーフブリッジ形インバータ回路を説明する図である。
【図２】本発明および従来のハーフブリッジ形インバータ回路の動作波形を説明する図である。
【図３】本発明および従来のハーフブリッジ形インバータ回路のドライブ回路を説明する図である。
【図４】本発明および従来のハーフブリッジ形インバータ回路のデッドタイムコントロール回路の動作波形を説明する図である。
【図５】本発明のハーフブリッジ形インバータ回路のパルスフィルタ回路を説明する図である。
【図６】本発明のハーフブリッジ形インバータ回路のパルスフィルタ回路の特性を説明する図である。
【図７】本発明および従来のハーフブリッジ形インバータ回路のパルス発生回路を説明する図である。
【図８】本発明および従来のハーフブリッジ形インバータ回路のパルス発生回路の動作波形  説明する図である。
【図９】本発明のハーフブリッジ形インバータ回路のパルス発生回路の特性を説明する図である。
【符号の説明】
Ｑ１、Ｑ２      メインスイッチング素子
Ｄ１、Ｄ２            共振電流の転流ダイオード
Ｌ                        共振用リアクトル
Ｃ１                        直流成分カット用コンデンサ
Ｃ２                        フィラメント予熱用コンデンサ
【図１】
0003588301.tif 000002
【図２】
0003588301.tif 000003
【図３】
0003588301.tif 000004
【図４】
0003588301.tif 000005
【図５】
0003588301.tif 000006
【図６】
0003588301.tif 000007
【図７】
0003588301.tif 000008
【図８】
0003588301.tif 000009
【図９】
0003588301.tif 000010