(57)【特許請求の範囲】
【請求項１】
外部アドレスが入力され、外部制御入力によって制御されて内部アドレスを出力するアドレスバッファと、前記内部アドレスの遷移を検出するアドレス遷移検出回路と、前記アドレス遷移検出回路の出力に基づいて発生されるアンプ活性化信号によって制御され、データを増幅するアンプと、前記アンプの出力をラッチするラッチ回路と、前記ラッチ回路にラッチされたデータを外部に出力させる出力回路とを備え、前記アドレス遷移検出回路の出力から第１のイコライズ信号発生回路によってイコライズ信号を発生し、前記イコライズ信号から第１のアンプ活性化信号発生回路によって前記アンプ活性化信号を発生させるようにし、前記第１のイコライズ信号発生回路および前記第１のアンプ活性化信号発生回路と同じ構成の第２のイコライズ信号発生回路および第２のアンプ活性化信号発生回路を用いて、前記外部制御入力の遷移を検出して発生される信号を所定量遅延させて遅延信号を発生し、前記遅延信号を用いて発生されるラッチ回路制御信号により前記ラッチ回路を制御してデータをラッチするようにしたことを特徴とする半導体集積回路。
【請求項２】
外部制御入力をバッファ回路によりバッファして発生させた内部制御信号を第１の入力とし、前記遅延信号を第２の入力とするフリップフロップをさらに備え、前記フリップフロップにより前記ラッチ回路制御信号を発生させるようにしたことを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にＤＲＡＭのデータ拡張出力（Ｅｘｔｅｎｄｅｄ  Ｄａｔａ  Ｏｕｔ：ＥＤＯ）機能を制御する半導体集積回路に関するものである。
【０００２】
【従来の技術】
近年、マイクロプロセッサの高速化に対して、メモリの動作速度が追従できず、システムの性能がメモリの動作速度によって律速されてしまうメモリボトルネックの問題が顕在化してきた。これを解決するために従来のファーストページモードよりもデータ転送速度の速いダイナミックＲＡＭ（ＤＲＡＭ）が提案されているが、ＥＤＯはその中の一方式である（特開平６−３３３３９３号公報等）。
【０００３】
ＤＲＡＭのＥＤＯモードにおけるデータ出力方法をファーストページモードと比較したものが図４である。図４にはリードサイクルにおけるＲＡＳ（ローアドレスストローブ）信号，ＣＡＳ（コラムアドレスストローブ）信号，アドレスのタイミングとファーストページモードとＥＤＯモードにおけるＩ／Ｏ端子の状態を示している。なお、ＯＥ（アウトプットイネーブル）信号はローレベル（以下、“Ｌ”と記す）、ＷＥ（ライトイネーブル）信号はハイレベル（以下、“Ｈ”と記す）である。
【０００４】
ファーストページモードでは、ＣＡＳ信号の立ち上がりエッジから時間ｔＯＦＦ  後にデータがＨｉ−Ｚ（ハイインピーダンス）状態になるのに対して、ＥＤＯモードでは、ＣＡＳ信号の立ち上がりエッジではＨｉ−Ｚ状態とはならず、次のＣＡＳ信号の立ち下がりエッジから時間ｔＤＣＨ  後までデータ出力が保持されることが特徴である。
【０００５】
以下に、従来のＥＤＯを制御する半導体集積回路について説明する。
図５は従来のＥＤＯ制御回路ならびにデータルータ系のブロック図を示すものであり、図６は図５の各部の動作タイミング図である。図５において、１は外部アドレス１５を入力としてコラムアドレス１６を発生するコラムアドレスバッファである。２はコラムアドレス１５を入力として特定のコラム選択線３５を選択するコラムデコーダである。３はコラムアドレス１６を入力としてアドレス遷移信号（ＡＴＤ信号）１７を発生するＡＴＤ発生回路である。４はＡＴＤ信号を入力としてイコライズ信号（ＦＦ信号）１８を発生するイコライズ信号発生回路である。５はＦＦ信号１８を入力として第２アンプ活性化信号（ＯＢＲ信号３２およびＸＯＢＳ信号３３）を出力する第２アンプ活性化信号発生回路である。
【０００６】
６はメモリセル（図示せず）の出力を増幅するセンスアンプである。７はセンスアンプ６のデータ出力を入力としてＤＢ信号１９およびＸＤＢ信号２０を出力するコラムスイッチである。８はＤＢ信号１９およびＸＤＢ信号２０をＦＦ信号１８に従って増幅してＩＯＲＤ信号２１およびＸＩＯＲＤ信号２２を出力する第１アンプである。９はＯＢＲ信号３２およびＸＯＢＳ信号３３によって制御されＩＯＲＤ信号２１およびＸＩＯＲＤ信号２２を入力としてＬＡＴＩＮ信号２３を出力する第２アンプである。１０はＥＤＯＬＡＴ信号２５に従ってＬＡＴＩＮ信号２３をラッチしてＬＡＴＯＵＴ信号２４を出力するラッチ回路である。
【０００７】
２６は外部制御信号であるＣＡＳ信号を入力として内部制御信号であるＸＣＡＳ信号２７を発生するＣＡＳバッファであり、ＸＣＡＳ信号２７はＣＡＳ信号と同相である。２８はＸＣＡＳ信号２７を入力としてＥＤＯＬＡＴ信号２５を発生するラッチ回路制御信号発生回路である。３６はＸＣＡＳ信号２７を入力としてコラムアドレスバッファ制御信号（ＸＣＬ１Ｃ信号２８）を発生するコラムアドレスバッファ制御回路である。
【０００８】
１１はＸＣＡＳ信号２７を入力として出力制御信号（ＣＧ６信号２９）を発生する出力制御信号発生回路である。１２はＬＡＴＯＵＴ信号２４とＣＧ６信号２９との論理積をとりＰＤＴＯＵＴ信号３４を出力するＡＮＤ回路である。１３はＰＤＴＯＵＴ信号３４をバッファリングしてＤＴＯＵＴ信号３０を出力するバッファ回路である。１４はＤＴＯＵＴ信号３０を入力してＤＯＵＴ信号３１を出力する出力トランジスタである。出力制御信号発生回路１１から出力トランジスタ１４までの回路で出力回路が構成される。
【０００９】
以上のような構成の半導体集積回路においては、ＸＣＡＳ信号２７を基にコラムアドレスバッファ制御回路３６により生成されるＸＣＬ１Ｃ信号２８によってコラムアドレスバッファ１が制御され、ＥＤＯサイクル中は外部制御信号であるＣＡＳ信号が“Ｈ”の期間外部アドレス１５が受け付けられ、コラムアドレス１６が出力される。なお、ＣＡＳ信号は、直接的には、ＸＣＬ１Ｃ信号２８で制御されて、外部アドレスを受け付けることになるが、ＸＣＬ１Ｃ信号２８は、ＣＡＳ信号から、ほぼ同じタイミングで生成されるので、結局アドレスを受け付ける期間は、上述のように外部制御信号であるＣＡＳ信号で決まることになる。
【００１０】
コラムアドレスバッファ制御回路３６より出力されるコラムアドレス１６の遷移がアドレス遷移検出回路３により検出されると、アドレス遷移検出回路３からＡＴＤ信号１７が発生する。このＡＴＤ信号１７がイコライズ信号発生回路４に入力されると、イコライズ信号発生回路４によりＦＦ信号１８が生成され、データバスのイコライズが行われる。なお、データバスのイコライズとは、データバスの電圧を等しくすることであり、イコライズされるデータバスとしては、図１の例では、ＤＢ、ＸＤＢ、ＩＯＲＤ、ＸＩＯＲＤがある。
【００１１】
一方、コラムアドレス１６がコラムデコーダ２によってデコードされ、対応したコラム選択線３５が選択され、対応するコラムスイッチ７が開いてセンスアンプ６のデータが第１アンプ８に伝えられる。第１アンプ８に入力されたデータはＦＦ信号１８によって増幅され、相補データバスのＩＯＲＤ信号２１，ＸＩＯＲＤ信号２２として第２アンプ９に伝えられる。
【００１２】
ここで、第１アンプ８に入力されたデータがＦＦ信号１８によって増幅されるときの、ＦＦ信号１８の機能について詳しく説明する。つまり、ＦＦ信号１８が“Ｈ”になると、ＤＢ信号１９とＸＤＢ信号２０が、またＩＯＲＤ信号２１とＸＩＯＲＤ信号２２がイコライズされる。そして、ＦＦ信号１８が“Ｈ”から“Ｌ”になると、データバス（ＤＢ，ＸＤＢ，ＩＯＲＤ，ＸＩＯＲＤ）上のデータが増幅される。
【００１３】
また、ＦＦ信号１８から第２アンプ活性化信号発生回路５によって第２アンプ活性化信号であるＯＢＲ信号３２，ＸＯＢＳ信号３３が生成されるが、第２アンプ９に入力されたデータは、ＯＢＲ信号３２，ＸＯＢＳ信号３３によって増幅、ラッチされる。具体的には、ＯＢＲ信号３２の“Ｌ”から“Ｈ”への遷移によって第２アンプ９でラッチされていたデータがリセットされ、ＸＯＢＳ信号３３の“Ｈ”から“Ｌ”への遷移によって入力データの増幅、ラッチが行われる。
【００１４】
この第２アンプ９の出力であるＬＡＴＩＮ信号２３をラッチ回路１０によりラッチする。ラッチ回路１０は、ＣＡＳ信号から、つまりＸＣＡＳ信号２７からラッチ回路制御信号発生回路２８によって生成したＥＤＯＬＡＴ信号２５により制御する。具体的には、ＣＡＳ信号が“Ｌ”の期間はこのラッチ回路１０をスルー状態とし、ＣＡＳ信号が“Ｈ”の期間はラッチ動作をさせ、第２アンプ９の出力をラッチする。
【００１５】
このラッチ回路１０の出力であるＬＡＴＯＵＴ信号２４はＣＡＳ信号を基に出力制御信号発生回路１１によって生成されるＣＧ６信号２９とＡＮＤ回路１２によって論理積をとり、その出力であるＰＤＴＯＵＴ信号３４をバッファ回路１３によりバッファリングし、バッファ回路１３の出力であるＤＴＯＵＴ信号３０を出力トランジスタ１４を介して最終的にＤＯＵＴ信号（データ出力）３１として外部に出力させる。
【００１６】
なお、図６中のＹＡ，ＹＢ，ＹＣの信号は図５の回路において、各コラムアドレス毎に設けられているコラム選択線３５のうち、それぞれアドレスＣＯＬＡ，ＣＯＬＢ，ＣＯＬＣに対応する信号である。
上記の出力制御信号であるＣＧ６信号２９は、通常はリードサイクル中ＣＡＳ信号が“Ｌ”のとき活性化されるが、ＥＤＯリードサイクル中はＣＡＳ信号の状態にかかわらず活性化される。この構成によりＣＡＳ信号が“Ｈ”の期間はデータがラッチされるのでＥＤＯ機能が実現できる。
【００１７】
【発明が解決しようとする課題】
ＥＤＯ動作を高速で行う場合にはサイクルが短くなるため、ＣＡＳ信号が“Ｌ”の期間（ｔＣＡＳ  ）および“Ｈ”の期間が短くなっても動作が保証される必要がある。しかしながら上記の構成では、コラムアドレスセットアップ時間が短くなってアクセス時間がコラムアドレスアクセス時間ｔＡＡで決まるようなタイミングの時に、ｔＣＡＳ  で表わされるＣＡＳ信号が“Ｌ”の期間が短くなると、ＣＡＳ信号が立ち上がることによってラッチ回路１０によってデータがラッチされるタイミングが、第２アンプ９の出力データＬＡＴＩＮ２３の確定のタイミングよりも早くなってしまい、正しいデータがラッチされず、ＥＤＯ動作が不可能になるという欠点を有していた。例えば、ＲＡＳアクセスタイム６０ｎｓの場合、ｔＡＡとしては３０ｎｓ、ｔＣＡＳ  としては１０ｎｓ程度が要求される。このような問題が生じる理由はコラムアドレスセットアップ時間が任意に設定できる、すなわち非同期な動作を要求するのに対し、ＥＤＯのデータ出力は外部ＣＡＳ信号に同期させて制御する必要があるためである。
【００１８】
本発明は上記従来の問題点を解決するもので、アクセスタイムがｔＡＡで決まるようなタイミングでかつｔＣＡＳ  が短くなった場合にもデータを正しくラッチし、ＥＤＯ機能を実現できる半導体集積回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】
請求項１記載の半導体集積回路は、外部アドレスが入力され、外部制御入力によって制御されて内部アドレスを出力するアドレスバッファと、前記内部アドレスの遷移を検出するアドレス遷移検出回路と、前記アドレス遷移検出回路の出力に基づいて発生されるアンプ活性化信号によって制御され、データを増幅するアンプと、前記アンプの出力をラッチするラッチ回路と、前記ラッチ回路にラッチされたデータを外部に出力させる出力回路とを備え、前記アドレス遷移検出回路の出力から第１のイコライズ信号発生回路によってイコライズ信号を発生し、前記イコライズ信号から第１のアンプ活性化信号発生回路によって前記アンプ活性化信号を発生させるようにし、前記第１のイコライズ信号発生回路および前記第１のアンプ活性化信号発生回路と同じ構成の第２のイコライズ信号発生回路および第２のアンプ活性化信号発生回路を用いて、前記外部制御入力の遷移を検出して発生される信号を所定量遅延させて遅延信号を発生し、前記遅延信号を用いて発生されるラッチ回路制御信号により前記ラッチ回路を制御してデータをラッチするようにしたことを特徴とする。
【００２０】
この構成によると、アクセスタイムがｔＡＡで決まるようなタイミングの場合でもＣＡＳ信号の立ち上がりによりアドレス遷移検出信号が発生されアンプがリセットされる直前のデータをラッチすることができる。すなわち非同期に入力された最後のコラムアドレスに対応したデータ、言い替えれば本来ラッチするべきデータをラッチすることができる。よってアクセスタイムがｔＡＡで決まるようなタイミングでかつｔＣＡＳ  が短くなった場合にもデータを正しくラッチし、ＥＤＯ機能を実現できる。
【００２２】
また、第１のイコライズ信号発生回路および前記第１のアンプ活性化信号発生回路と同じ構成の第２のイコライズ信号発生回路および第２のアンプ活性化信号発生回路を用いて遅延信号を発生しているので、ラッチ回路を制御させるための遅延信号を正確に設定することができる。
請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路において、外部制御入力をバッファ回路によりバッファして発生させた内部制御信号を第１の入力とし、遅延信号を第２の入力とするフリップフロップをさらに備え、前記フリップフロップにより前記ラッチ回路制御信号を発生させるようにしたことを特徴とする。
【００２３】
この構成によると、遅延信号の延長により、ｔＣＡＳ  が短くなった場合にもデータを正しくラッチすることができ、しかもこの遅延がアクセスタイムに影響を及ぼさない。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
図１は本発明の実施の形態における半導体集積回路のブロック図を示し、図２は図１の半導体集積回路の一部（第２アンプ９、ラッチ回路１０、ラッチ回路制御信号発生回路５４、ＡＮＤ回路１２）の詳細図を、図３は動作タイミング図をそれぞれ示すものである。図１の構成において、従来例（図５）と異なる部分は第２アンプ９の出力信号であるＬＡＴＩＮ信号２３をラッチするラッチ回路１０を制御する信号ＥＤＯＬＡＴ’６０の生成部であり、この生成部は、イコライズ信号発生回路５０、第２アンプ活性化信号発生回路５２、ラッチ回路制御信号発生回路５４から構成され、イコライズ信号発生回路５０および第２アンプ活性化信号発生回路５２は、イコライズ信号発生回路４および第２アンプ活性化信号発生回路５と同じ構成である。
【００２５】
以下、この半導体集積回路の動作を説明する。
この半導体集積回路においては、ＸＣＡＳ信号２７を基にコラムアドレスバッファ制御回路３６により生成されるＸＣＬ１Ｃ信号２８によってコラムアドレスバッファ１が制御され、ＥＤＯサイクル中は外部制御信号であるＣＡＳ信号が“Ｈ”の期間外部アドレス１５が受け付けられ、コラムアドレス１６が出力される。
【００２６】
コラムアドレスバッファ１より出力されるコラムアドレス１６の遷移がアドレス遷移検出回路３により検出されると、アドレス遷移検出回路３からＡＴＤ信号１７が発生する。このＡＴＤ信号１７がイコライズ信号発生回路４に入力されると、イコライズ信号発生回路４によりＦＦ信号１８が生成され、データバスのイコライズが行われる。
【００２７】
一方、コラムアドレス１６がコラムデコーダ２によってデコードされ、対応したコラム選択線３５が選択され、対応するコラムスイッチ７が閉じてセンスアンプ６のデータが第１アンプ８に伝えられる。第１アンプ８に入力されたデータはＦＦ信号１８によって増幅され、相補データバスのＩＯＲＤ信号２１，ＸＩＯＲＤ信号２２として第２アンプ９に伝えられる。
【００２８】
また、ＦＦ信号１８から第２アンプ活性化信号発生回路５によって第２アンプ活性化信号であるＯＢＲ信号３２，ＸＯＢＳ信号３３が生成されるが、第２アンプ９に入力されたデータは、ＯＢＲ信号３２，ＸＯＢＳ信号３３によって増幅、ラッチされる。具体的には、ＯＢＲ信号３２の“Ｌ”から“Ｈ”への遷移によって第２アンプ９でラッチされていたデータがリセットされ、ＸＯＢＳ信号３３の“Ｈ”から“Ｌ”への遷移によって入力データの増幅、ラッチが行われる。
【００２９】
以上の動作は従来例と同じである。
つぎに、第２アンプ９の出力であるＬＡＴＩＮ信号２３をラッチ回路１０によりラッチするのであるが、制御信号であるＥＤＯＬＡＴ’信号６０の生成方法が前述したように従来例とは異なる。この実施の形態では、イコライズ信号発生回路５０と第２アンプ活性化信号発生回路５２を新たに設け、ＣＡＳ信号の“Ｌ”から“Ｈ”への遷移をイコライズ信号発生回路５０で検出してイコライズ信号発生回路５０からＦＦ’信号５１を発生させ、さらにＦＦ’信号５１によって第２アンプ活性化信号発生回路５２からＯＢＲ’信号５３を発生させる。
【００３０】
第２アンプ活性化信号発生回路５２は前述したように、第２アンプ活性化信号発生回路５と同じ構成であり、信号遅延量もほぼ等しい。ＯＢＲ’信号５３はＣＡＳ信号の“Ｌ”から“Ｈ”への遷移により発生され、ＯＢＲ信号３２はコラムアドレス１６の遷移により発生されるが、このＯＢＲ信号３２を発生するコラムアドレス１６の遷移が生じるのは、ＣＡＳ信号が“Ｌ”から“Ｈ”へ遷移してコラムアドレスバッファ１がイネーブルとなった後になるので、ＯＢＲ’信号５３はＯＢＲ３２よりも若干早いタイミングで発生する。ＯＢＲ’  信号５３からラッチ回路制御信号発生回路５４によってＥＤＯＬＡＴ’信号６０を発生させ、このＥＤＯＬＡＴ’信号６０でラッチ回路１０を制御する。ラッチ回路１０でラッチされたデータは従来例と同様の方法で出力される。
【００３１】
ＯＢＲ’信号５３はＯＢＲ信号３２よりも早いため、ＥＤＯＬＡＴ’信号６０はＯＢＲ信号３２のタイミングよりも若干早くなる。これによりＣＡＳ信号の“Ｌ”から“Ｈ”への遷移により発生するＯＢＲ信号３２により第２アンプ９がリセットされる直前のデータ、すなわち本来ラッチするべきデータのＬＡＴＩＮ信号２３がラッチできる。よって、ＣＡＳ信号が“Ｈ”の期間（コラムアドレスを受け付ける期間）にコラムアドレスが何回か遷移して第２アンプ９のラッチデータが更新されたとしても最後のアドレスに対応したデータ、すなわち真のデータをラッチすることができる。これにより、ｔＣＡＳ  が短くなってもＣＡＳ信号が再び“Ｌ”から“Ｈ”に遷移して第２アンプ９をリセットするときにコラムアドレスに対応したデータがラッチされていれば、ラッチ回路１０で正しいデータをラッチでき、ＥＤＯ動作を保証できる。
【００３２】
ここで、ＣＡＳ信号が再び“Ｌ”から“Ｈ”に遷移して第２アンプ９をリセットするときにコラムアドレスに対応したデータがラッチされていることが必要であるという条件について詳しく説明する。すなわち、ＣＡＳ信号が再び“Ｌ”から“Ｈ”に遷移してＯＢＲ信号３２が“Ｌ”から“Ｈ”になると、第２アンプ９がリセットされる。つまり、ＬＡＴＩＮ，ＸＬＡＴＩＮがともに“Ｌ”になる。ラッチ回路１０は、第２アンプ９の出力を受けて動作するので、正しいデータをラッチするためには、第２アンプ９がリセットされる前に、第２アンプ９から正しいデータを受け取って、これをラッチしなければならないのである。
【００３３】
ラッチ回路１０は、ＣＡＳ信号からイコライズ信号発生回路５０、第２アンプ活性化信号発生回路５２を経由して、ラッチ回路制御信号発生回路５４によって生成した信号ＥＤＯＬＡＴ’信号６０により制御される。つまり、ＣＡＳ信号が“Ｌ”の期間はこのラッチ回路１０はスルー状態となり、ＣＡＳ信号が“Ｈ”の期間はこのラッチ動作をさせ、第２アンプ９の出力をラッチする。
【００３４】
このラッチ回路１０の出力であるＬＡＴＯＵＴ信号２４はＣＡＳ信号を基に出力制御信号発生回路１１によって生成されるＣＧ６信号２９とＡＮＤ回路１２によって論理積をとり、その出力であるＰＤＴＯＵＴ信号３４をバッファ回路１３によりバッファリングし、バッファ回路１３の出力であるＤＴＯＵＴ信号３０を出力トランジスタ１４を介して最終的にＤＯＵＴ信号（データ出力）３１として外部に出力させる。
【００３５】
上記の出力制御信号であるＣＧ６信号２９はリードサイクル中活性化されるが、ＥＤＯリードサイクル中はＣＡＳ信号の状態にかかわらず活性化される。この構成によりＣＡＳ信号が“Ｈ”の期間はデータがラッチされるのでＥＤＯ機能が実現できる。
以上のように、この半導体集積回路によると、外部のＣＡＳ信号の立ち上がりエッジでイコライズ信号（ＦＦ信号）と同じパルス幅をもつ信号を発生し、その信号から第２アンプ活性化信号（ＯＢＲ信号３２）と同じタイミングのＯＢＲ’信号５３を発生させ、このＯＢＲ’信号５３に基づいてＥＤＯＬＡＴ’信号６０を作ってラッチ回路１０を動作させるという構成により、アクセスタイムがｔＡＡで決まるようなタイミングでかつｔＣＡＳ  が短くなった場合にもデータを正しくラッチし、ＥＤＯ機能を実現できる優れた半導体集積回路を実現できるものである。
【００３６】
つぎに、図２を参照しながら、第２アンプ９、ラッチ回路１０、ＡＮＤ回路１２およびラッチ回路制御信号発生回路５４の構成について詳しく説明する。図２に示すように、この実施の形態では、ラッチ回路制御信号発生回路５４にフリップフロップを用いており、ＣＡＳ信号が“Ｌ”になるとＣＡＳ信号をバッファして発生させた内部制御信号であるＸＣＡＳ信号が“Ｌ”になり、このフリップフロップの出力、すなわちＥＤＯＬＡＴ’信号が“Ｈ”になる。その結果、ラッチ回路１０がスルー状態になり、第２アンプ９のデータがそのままラッチ回路１０から出力される。ＣＡＳ信号が“Ｈ”になるとＸＣＡＳ信号も“Ｈ”になるが、その遷移からイコライズ信号発生回路５０、第２アンプ活性化信号発生回路５２による遅延を経てＯＢＲ’信号５３が発生され、このＯＢＲ’信号５３によってフリップフロップの出力が“Ｌ”になる。その結果、ラッチ回路１０でデータがラッチされ、つぎにＣＡＳ信号が“Ｌ”になり新たなデータが第２アンプ９で準備されるまで、前のデータを保持する。ＣＡＳ信号が“Ｈ”になってからラッチ回路１０でデータをラッチするまでの期間には、ｔＣＡＳ  が短くなって第２アンプ９の出力が正しいデータに確定する前にＣＡＳ信号が“Ｈ”になった場合でも正しいデータをラッチできるように遅延が入るが、ＣＡＳ信号が“Ｌ”になってからラッチがスルー状態になるまでの期間にはこの遅延が入らない。したがってこの遅延がアクセスタイムに悪影響を及ぼすようなことはない。
【００３７】
【発明の効果】
請求項１記載の半導体集積回路によれば、アクセスタイムがｔＡＡで決まるようなタイミングの場合でもＣＡＳ信号の立ち上がりによりアドレス遷移検出信号が発生されアンプがリセットされる直前のデータをラッチすることができ、したがって本来ラッチするべきデータをラッチすることができる。よってアクセスタイムがｔＡＡで決まるようなタイミングでかつｔＣＡＳ  が短くなった場合にもデータを正しくラッチし、ＥＤＯ機能を実現できる。
【００３８】
また、この半導体集積回路によれば、第１のイコライズ信号発生回路および第１のアンプ活性化信号発生回路と同じ構成の第２のイコライズ信号発生回路および第２のアンプ活性化信号発生回路を用いて遅延信号を発生しているので、ラッチ回路を制御させるための遅延信号を正確に設定することができる。
請求項２記載の半導体集積回路によれば、遅延信号の延長により、ｔCAS が短くなった場合にもデータを正しくラッチすることができ、しかもこの遅延がアクセスタイムに影響を及ぼさない。
【図面の簡単な説明】
【図１】本発明の実施の形態における半導体集積回路（ＥＤＯ制御回路ならびにデータルータ系）のブロック図である。
【図２】図１の半導体集積回路の一部（  第２アンプ、ラッチ回路、ラッチ回路制御信号発生回路、ＡＮＤ回路）の詳細な回路図である。
【図３】図１の半導体集積回路の動作を示す動作タイミング図である。
【図４】ＤＲＡＭのＥＤＯモードにおけるデータ出力方法とファーストページモードを比較するためのタイミング図である。
【図５】従来の半導体集積回路（ＥＤＯ制御回路ならびにデータルータ系）のブロック図である。
【図６】図５の半導体集積回路の動作を示す動作タイミング図である。
【符号の説明】
１    コラムアドレスバッファ
２    コラムデコーダ
３    アドレス遷移検出回路
４    イコライズ信号発生回路
５    第２アンプ活性化信号発生回路
６    センスアンプ
７    コラムスイッチ
８    第１アンプ
９    第２アンプ
１０    ラッチ回路
１１    出力制御信号発生回路
１２    ＡＮＤ回路
１３    バッファ回路
１４    出力トランジスタ
２６    ＣＡＳバッファ
３６    コラムアドレスバッファ制御回路
５０    イコライズ信号発生回路Ｂ
５２    第２アンプ活性化信号発生回路
５４    ラッチ回路制御信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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