(57)【特許請求の範囲】
【請求項１】
アドレスバスおよびデータバスへの書込みおよび読出し可能な集積電子回路の接触接続の検査方法であって、
Ａ．書込みステップ（ｔ０…ｔ４）の少なくとも１つの第１の列において、アドレスバス（Ａ０、Ａ１、…）がステップごとに選択されたアドレスビット検査パターン（…，００１１，…）により占められ、データバス（Ｄ０、Ｄ１、…）上の選択されたデータビット検査パターン（…，１１００，…）が回路に書込まれ、
Ｂ．読出しステップ（ｔ５…ｔ９）の少なくとも１つの第１の列において、アドレスバス（Ａ０、Ａ１、…）が再びステップごとに選択されたアドレスビット検査パターン（…，００１１，…）により占められ、それに付属のデータバス（Ｄ０、Ｄ１、…）上のデータビットパターン（…，１１００，…）が回路から読出され、
Ｃ．検査ステップの少なくとも１つの第１の列において、読出されたデータビットパターンが選択されたデータ検査ビットパターンと比較され、偏差がある際に、特にアドレスおよびデータビット誤りパターンとのパターン比較により、アドレスバス（Ａ０、Ａ１、…）またはデータバス（Ｄ０、Ｄ１、…）上の誤りのある導線が位置を突き止められる
書込みおよび読出し可能な集積電子回路の接触接続の検査方法において、
Ｄ．アドレスおよびデータビット検査パターンは、
ｉ）書込みまたは読出しステップの第１の列の第１のステップ（ｔ０またはｔ５）においてアドレスビット検査パターンのビットが第１の合致する２進値（００００または１１１１）を有し、
ｉｉ）書込みステップの第１の列の第１のステップ（ｔ０）においてデータビット検査パターンのビットが第２の合致する２進値（００００または１１１１）を有し、
ｉｉｉ）書込みまたは読出しステップのそれぞれの列の後続のステップ（ｔ１、ｔ２、ｔ３またはｔ６、ｔ７、ｔ８）あたり、アドレスまたはデータビット検査パターンのなかの最下位または最上位のビットで開始して、それぞれ隣接するビットに先行のステップ（…、００１１、…または…、１１００、…）に比較してそれぞれ相補性の２進値（…、０１１１、…または…、１０００、…）が対応付けられ、
ｉｖ）書込みまたは読出しステップの最後のステップ（ｔ４；ｔ９）においてアドレスまたはデータビット検査パターンのすべてのビットがそれぞれの第１のステップに対して相補性の２進値（１１１１または００００）を有するように
選択されている
ことを特徴とする書込みおよび読出し可能な集積電子回路の接触接続の検査方法。
【請求項２】
データバス（Ｄ３）またはアドレスバス（Ａ３）のそれぞれの最上位ビットの値を越える値を有するアドレスバス（Ａ５、Ａ４）またはデータバス（Ｄ５、Ｄ４）のビットを検査するために、
書込み、読出しおよび検査ステップの少なくとも１つの第２の列（ｔ１２…ｔ１７）が実行され、該書込み、読出しおよび検査ステップにおいて、
越える値を有するアドレスまたはデータバス（Ａ５、Ａ４；Ｄ５、Ｄ４）のビットは、選択されたアドレスまたはデータビット検査パターンにより占められ、
書込み、読出しおよび検査ステップ（ｔ０…ｔ９）の第１の列において既にアドレスまたはデータビット検査パターンにより占められ、それぞれの最下位または最上位ビットで開始して、越える値を有するビットの数に相当する数を有する、データまたはアドレスバス（Ｄ１、Ｄ０；Ａ１、Ａ０）の隣接するビットは、選択されたアドレスまたはデータビット検査パターンにより占められる
ことを特徴とする請求項１記載の方法。
【請求項３】
Ａ）書込み、読出しおよび検査ステップ（ｔ０…ｔ９）の第１の列に続いて同一のアドレスおよびデータバスビット（Ａ０、Ａ１、…；Ｄ０、Ｄ１、…）に対してそれぞれ追加的な書込み、読出しおよび検査ステップ（ｔ１０…ｔ１１）が実行され、
Ｂ）データビット検査パターンは、追加的な書込みステップ（ｔ１０）において少なくともデータビット検査パターンのビット（Ｄ０）が、第２の書込みステップ（ｔ２）の際に第１の書込みステップ（ｔ１）に比較して相補性にされた２進値を持つデータビット検査パターンのビットと等しい２進値を有するように選択される
ことを特徴とする請求項１または２記載の方法。
【発明の詳細な説明】
【０００１】
電子的・電気的デバイスから成る強く小形化された装置を構成するために、細かく構造化されたプリント基板、ハイブリッド装置、およびますますマルチチップモジュールも使用されている。マルチチップモジュールは、多数のケースなしチップモジュールが保持体により接続されている装置である。しばしばその際に、高度に集積された書込み可能な電子回路をなすチップモジュールが使用される。このようなチップモジュールは少なくとも１つのアドレスバスおよびデータバスを介して別の電子回路、たとえばプロセッサまたは等しい形式のチップモジュールと接続されている。後者の場合は特に、チップモジュールがメモリモジュール、たとえばいわゆるＲＡＭであるときに生ずる。アドレスバスによりチップモジュールの内部の記憶素子またはメモリセルが、データバスを介して通常は２進符号化された情報すなわちいわゆるデータがセルに書込まれ、またはそれから読出されるように、アドレスされる。たとえばシリコン基板またはプリント基板が場合によってはケースなしの少なくとも１つのチップモジュール用の保持体として使われる。このような構成は通常、データ交換のために使われる外側の電気的接続接触のフィラーを有するケース内に収容されていてよい。
【０００２】
実際上、細かく構造化された装置を構成する場合、特にたとえばケースなしチップモジュールを保持体または保持体上の導線に電気的接触する際に誤りが生ずることが示されている。誤りはそれゆえ特にその際に必要とされるろう付けまたはボンディング接続の際に生ずる。他方において通常接続テストの実行のためには、チップモジュール自体およびその保持基板に誤りがないことが前提とされる。なぜならば、この誤りはたいてい別々に事前検査されるからである。チップモジュールおよび保持体の接触接続の際に生じる誤りは形式が異なることがある。第１の誤り形式は“スタックアット・フォールト”と呼ばれ、アドレスまたはデータバス線の短絡形式の接続に関する。その際にいわゆる“スタックアット  ０”または“スタックアット  １”誤りはアドレスまたはデータバス線と接地または電圧電位との接続に関する。“ブリッジング・フォールト”と呼ばれる誤り形式は３本以上のアドレスまたはデータバス線間の接続に関する。最後に第３の誤り形式は“オープン・フォールト”と呼ばれる。その際にはアドレスまたはデータバス線が中断を有する。導線中断の形式に関係して、導線上に生ずる電位が論理０に対するレベルまたは論理１に対するレベルと比較可能であれば、いわゆる“オープン  ０”または“オープン  １”誤りが存在する。
【０００３】
このような誤りに起因して、当該チップモジュールとこのチップモジュールに含まれている電子回路との間のデータの流れが乱される。その際に特に問題となるのは、データまたはアドレスバスの構成部分である保持体上の導線または接触接続、すなわち書込みおよび読出し可能な集積電子回路のバス接続における誤りである。従って、たとえばマルチチップモジュールのような細かく構造化されたデバイスでは保持体と電子回路との間の接続を特に中断の存在に関して検査することが不可欠である。
【０００４】
プリント基板の表面上の接続を検査するために、たとえばいわゆる≫インサーキット≪テストを行うことは知られている。その際にはプリント基板またはその上に位置している電子部品の接続部の選択された点が特殊な針または検査尖端により外から接触される。これによりプリント基板上に位置している電子部品の作動中に生ずる信号が取り出され、接続されている特殊な検査装置で評価される。しかしこの技術は、わずかな寸法のゆえに、たとえばマルチチップモジュールまたは細かく構造化されたプリント基板を検査するためには適用可能でない。従ってこのような装置ではしばしば電子的な検査方法が使用されなければならない。その際に電子回路の標準的に存在して相応して容易に近接され得る入力端子が、選択されたビットパターンにより占められる。それに反応して別の同じく標準的に存在して容易に近接され得る出力端子に生ずるビットパターンが特に短絡および中断の検査のために評価される。検査装置の連結はたとえば、電子回路のアドレスおよびデータバスがたとえば差し込みコネクタを介して外から近接され得るならば、またはたとえばケースなしメモリモジュールが保持体上に取付けられておりこの保持体表面にアドレスおよびデータバスの導線に対する容易に近接され得る接触点が存在しているならば、簡単である。
【０００５】
電子的な検査方法では基本的に、選択された検査ビットのパターンの書込みおよびそれに続く読戻しにより検査すべき電子回路のデータバスの導線上の誤りは確かに検出可能であるが、この仕方ではそれに付属のアドレスバスの導線上の誤りを検出することは可能でないという問題が生ずる。このような場合には検査パターンは確かに電子回路のメモリセルのなかに書込まれるが、そのアドレスは存在している誤りに基づいてそれぞれ予め定められているアドレス指定と合致しない。しかし読戻しの際に検査ビットパターンは再び、現在のアドレス指定に関しては確かに"誤っている"同一のメモリセルから、この過程におけるアドレスバス誤りを明らかにすることなしに、読出される。この理由から、書込みおよび読出し可能な集積電子回路のアドレスバス上の特に中断に起因する誤りを検出するためには、特殊な検査ビットパターンが使用されなければならない。
【０００６】
刊行物ＥＤＮ；１９９６年２月１日、第１５３〜１６０頁の“ＲＡＭおよびＲＯＭの検査”という表題のＣ．マックスフィールドの論文からたとえばメモリモジュールの接続を検査するための電子的な方法は知られている。その際にはメモリモジュールのバスの導線が、“ウオーキング・ワンズ・シーケンス”またはマーチ０／１アルゴリズムと呼ばれ得る検査ビットパターンの列により書込まれる。その際にメモリモジュールの通常多くのビット幅の外部のアドレスおよびデータバスの各々の導線は昇順または降順に一回選択的に論理１レベルにより刺激され、その間にアドレスおよびデータバスのその他の導線は論理０レベルによりドライブされる。これによりたとえば４ビット幅でデータビットＤ３、Ｄ２、Ｄ１、Ｄ０を有するデータバスの際に検査ビットパターンとして組み合わせ０、０、０、０および０、０、０、１および０、０、１、０および０、１、０、０および１、０、０、０が生ずる。
【０００７】
この方法は、誤りを検出するために比較的多数の書込みおよび読出しアクセスが必要であるという欠点を有する。すなわちたとえば８ビット幅のアドレスバスおよび１ビット幅のデータバスの際に通常６４回の書込みアクセスおよび６４回の読出しアクセスが必要である。書込みアクセスの際のみは場合によっては２２回の書込みアクセスへの減少が可能である。しかし全体でなおも８６回のメモリアクセスが必要である。それにくらべてこの例で本発明による方法の適用の際には、アドレスまたはデータバスに生じ得る中断を検出しかつその位置を突き止めるために、３４回のメモリアクセスすなわち１７回の書込みアクセスおよび１７回の読出しアクセスしか必要とされない。
【０００８】
たとえばメモリモジュールの端子接続に対する別の電子的な検査方法は刊行物、第２３回ＩＥＥＥ国際検査会議；１９９２年；第３２８〜３３７頁の“ボードレベルでのメモリ相互接続検査”という表題のＦ．Ｄ．ジョングおよびＡ．Ｊ．ｄ．Ｌ．ヴァン．ウイジンガーデンの論文に記載されている。この検査方法も、接続が中断した場合に生ずるすべての可能な誤り図を検出し、それに付属の導線を検出し得るために、検査すべきメモリのセルへの比較的多数の書込みおよび読出しアクセスが必要であるという欠点を有する。すなわちこの電子的な検査方法ではアドレスバスの各導線すなわち各アドレス線を検査するためにメモリモジュールへの２回の書込みアクセスおよび１回の読出しアクセスが、また追加的にデータバスの各導線すなわち各データ線を検査するためにメモリモジュールへの１回の書込みアクセスおよび１回の読出しアクセスが必要である。接続の中断に対するすべての可能な誤り図をカバーするためには、こうしてこの方法も多数回のメモリアクセスを必要とする。
【０００９】
“ディジタル回路の自己検査”という表題のＭ．ゲルナー、Ｂ．ミュラー、Ｇ．ザンドヴェクの専門書、Ｒ．オルデンボウルグ出版、ミュンヘン、ウィーンの第２２１〜２２４頁にはいわゆる“決定論的な検査パターンを有するＲＡＭ自己検査”が記載されている。この方法は、メモリセルのそのつどのアドレスがデータワードとしてもメモリセルに書込まれることに基づいている。その際に初期化フェーズで先ずワードごとに各々のメモリワードにそれに付属のアドレスが書込まれる。それに、読出しサイクルが続き、この読出しサイクルは目標‐実際値比較およびフェーズ１〜４と呼ばれる４つまでの別の実行を有する。その際に反転および非反転、昇順および降順のアドレス列がデータ値としてメモリの各個のセルに書込まれ、戻し読出しされ、比較される。この方法は確かに、メモリの内部で生じ得る多数の誤り形式、すなわちスタックアット誤り、片側結合および短絡を認識することを可能にするが、他方において多くの相い続く検査実行中にメモリの非常に多数回の書込みおよび読出しアクセスを必要とする。
【００１０】
本発明の課題は、たとえばケースなしの形態でプリント基板またはマルチチップモジュールに使用されている書込みおよび読出し可能な集積電子回路のバス接続、すなわちたとえばＳＲＡＭ、ＤＲＡＭまたはフラッシュメモリモジュールの外部接続の検査方法を提供することである。
【００１１】
この課題は、請求項１にあげられている方法により解決される。
【００１２】
本発明による方法は書込みおよび読出し可能な集積電子回路、特にメモリモジュールのアドレスおよびデータバスへの接触接続を検査するために使われる。
【００１３】
その際、書込みステップの少なくとも１つの第１の列において、アドレスバスがステップごとに選択されたアドレスビット検査パターンにより占められ、データバス上の選択されたデータビット検査パターンが回路に書込まれる。その後、読出しステップの少なくとも１つの第１の列において、アドレスバスが再びステップごとに選択されたアドレスビット検査パターンにより占められ、それに付属のデータバス上のデータビットパターンが回路から読出される。検査ステップの少なくとも１つの第１の列において、読出されたデータビットパターンが選択されたデータ検査ビットパターンと比較され、偏差がある際に、特にアドレスおよびデータビット誤りパターンとのパターン比較により、アドレスバスまたはデータバスの誤りのある導線が位置を突き止められる。
【００１４】
本発明によれば、アドレスおよびデータビット検査パターンが、書込みまたは読出しステップの第１の列の第１のステップにおいてアドレスビット検査パターンのビットが第１の合致する２進値を有し、書込みステップの第１の列の第１のステップにおいてデータビット検査パターンのビットが第２の合致する２進値を有し、書込みまたは読出しステップのそのつどの列の後続のステップあたり、アドレスまたはデータビット検査パターンのなかの最下位または最上位ビットで開始して、それぞれ隣接するビットに先行のステップに比較してそれぞれ相補性の２進値が対応付けられ、書込みまたは読出しステップの最後のステップにおいてアドレスまたはデータビット検査パターンのすべてのビットがそのつどの第１のステップに対して相補性の２進値を有するように選択されている。
【００１５】
本発明による方法は、誤りの生起の検出が可能であるだけでなく、最小の数の書込みおよび戻し読出しすべきデータビット検査パターンにより誤りの位置を正確に突き止めることも可能であるという利点を与える。こうして、電子回路のアドレスまたはデータバスの端子と保持基板たとえばプリント基板との間のそれぞれ誤りのある接続の検出が可能である。このような方法の目的がアドレスまたはデータバスの導線上のそれぞれ誤りのあるビットの位置を突き止めることにあり、従って誤り形式はあまり重要でないときにも、本発明による方法はいわゆる“オープン  ０”および“オープン  １”の誤りの位置を突き止めるために、また個別モジュールの検査の際にはいわゆる“スタックアット  ０”および“スタックアット  １”の誤りの位置を突き止めるのにも特に適している。
【００１６】
本発明による方法の他の有利な実施態様は従属請求項にあげられている。
【００１７】
本発明を以下に図面に示されている実施例により一層詳細に説明する。
【００１８】
本発明による方法を以下に先ず図１、２〜５および６〜９により説明する。その際に図１はそれぞれ４ビット幅のアドレスおよびデータバスの例についていわゆる良い場合を示す。すなわちアドレスおよびデータバスの導線が誤りなしである場合に対して本発明による検査ビットパターンの列を示す。
【００１９】
示されている例では、それぞれ４ビット幅のアドレスおよびデータバスを有する電子的メモリモジュールの接続に誤りがないことを確認し得るために、５つの書込みステップｔ０〜ｔ４およびそれに続く５つの読出しステップｔ５〜ｔ９のみが必要である。その際にいわゆる誤り図が検出されなければならない場合に対して、本発明の有利な別の実施例により、別の読出しおよび書込みステップを実行することが有利である。これらは、現在の良い場合にはそれ自体として必然的には必要とされないけれども、図１の例中に書込みステップｔ１０および読出しステップｔ１１の形態で本発明の基本的な説明の目的で一緒に示されている。それぞれの追加的な書込みおよび読出しステップと結び付けられる利点は後で図１０〜１４に示されている例およびその際に生ずる誤り図により一層詳細に説明される。他方において実際には簡単化の理由から、追加的な書込みおよび読出しステップを、本発明による検査方法の先行のステップが良い場合に対応付けられ得るか、誤りのある場合に対応付けられ得るかに無関係にあらゆる場合に一緒に実行することも容易に可能である。
【００２０】
本発明により図１の例では書込みステップの列の第１のステップｔ０でアドレスバスの４つのビットＡ０、Ａ１、Ａ２、Ａ３がアドレスビット検査パターンにより、すべてのビットが等しい２進値、図１の例では値００００を有するように占められる。さらに書込みステップの列の第１のステップｔ０でデータバスの４つのビットＤ０、Ｄ１、Ｄ２、Ｄ３がアドレスビット検査パターンにより、すべてのビットが同じく等しい２進値、図１の例では同じく００００を有するように占められる。後で図２〜９の例で説明される他の実施例では、他の値も第１のステップｔ０で予め与えられる。
【００２１】
本発明によりいま後続のステップごとに書込みステップｔ１、ｔ２、ｔ３の列において、アドレスビットパターンのなかおよびデータビットパターンのなかの最下位のビットＡ０、Ｄ０または最上位のビットＡ３、Ｄ３で開始して、書込みステップの列の最後のステップｔ４でアドレスおよびデータバスのすべてのビットＡ０、Ａ１、Ａ２、Ａ３またはＤ０、Ｄ１、Ｄ２、Ｄ３がそれぞれ第１のステップｔ０に対して相補性の値を有するまで、それぞれ隣接するビットに先行のステップに比較してそれぞれ相補性の２進値が対応付けられる。図１の例では、このことによって、書込みステップｔ１、ｔ２、ｔ３でアドレスビット検査パターン０００１、００１１、０１１１がアドレスバス上に、データビット検査パターン０００１、００１１、０１１１がデータバス上に与えられる。最後の書込みステップｔ４で次いでアドレスおよびデータビット検査パターンとして組み合わせ１１１１が生ずる。
【００２２】
いま読出しステップｔ５〜ｔ９の列が続く。その際に個々の読出しステップにおいてアドレスバス上に出力されるアドレスビット検査パターンは先行の書込みステップｔ０〜ｔ４において出力されるアドレスビット検査パターンに相当する。これによって、電子回路のアドレスビット検査パターンにより指定されたセルに書込まれたデータビット検査パターンが再び読出されなければならない。読出しステップｔ５〜ｔ９の列において読出し結果を示すデータバスの読出されたデータバスの読出されたデータビットパターンＤ０、Ｄ１、Ｄ２、Ｄ３は図１において下線を付されている。同じようにすべての後続の図において、読出し結果として読出しステップの少なくとも１つの列においてデータバス上に生ずるデータビットパターンは下線を付して示されている。
【００２３】
図面に詳細には示されていない別の検査ステップの列においていま、読出されたデータビットパターンが書込みステップの先行の列において電子回路に書込まれたデータビット検査パターンと比較される。このような比較の際にデータビットパターンとデータビット検査パターンとの間の偏差が生ずると、特にいわゆるパターン比較によりアドレスまたはデータバスのそれぞれ誤りのある導線が位置を突き止められる。パターン比較の際にアドレスまたはデータバス誤りパターンが呼出される。これらは生じ得る誤り図のライブラリであり、それらの生起の際にアドレスまたはデータバスの特定の導線の故障が推定され得る。いま、書込まれたデータビット誤りパターンから偏差する少なくとも１つの読出されたデータビットパターンが蓄積されているアドレスまたはデータビットアドレスバスパターンに対応付けられ得るならば、それに付属の誤りのあるアドレスまたはデータバス線の位置を突き止めることが可能である。
【００２４】
図１の例ではさらに追加的な書込みステップｔ１０、追加的な読出しステップｔ１１および図示されていない検査ステップが続く。これらは図１の例では、先に説明されたように、それ自体では必要とされない。なぜならば、それはいわゆる“良い場合”であるからである。すなわち、読出しステップｔ５〜ｔ９の列において検出されるデータバス上のデータビットパターンは書込みステップｔ０〜ｔ４の列において書込まれたデータビット検査パターンと同一である。こうしてこのようなアドレスおよびデータバスへの電子回路、特にメモリモジュールの接続は誤りなしであるので、ステップｔ１０、ｔ１１は確かに必要でないが、実際には検査の進行を容易にするためしばしば一緒に実行される。
【００２５】
書込みステップｔ１０におけるデータビット検査パターンはその際に本発明により、少なくとも１つのデータビット検査パターンのビットが、その２進値が第２の書込みステップの際に第１の書込みステップに比較して相補性にされたデータビット検査パターンのビットと等しい２進値を有するように選択される。図１の例では、このことによって、追加的な書込みステップｔ１０においてデータビット検査パターンのビットＤ０が第１の書込みステップｔ１におけるデータビット検査パターンのビットＤ０と等しい２進値０を有するようになる。なぜならば、その２進値が第２の書込みステップｔ２の際にはそれに比較して相補性にされたからである。図６〜９の例でこれらの追加的な書込みおよび読出しステップに対する別の実施例が説明される。
【００２６】
本発明による方法を適用して、好ましくは各々のメモリモジュールへのすべての接続が特に中断の存在に関して検査される。その際に誤りが検出されるだけでなく、一義的に位置を突き止められる。本発明による方法は特に、比較的少数の書込みおよび読出しステップの際には相応に少数のアドレスおよびデータビット検査パターンしか必要としないことを特徴とする。本発明による方法によりさらにアドレス線間およびデータ線間の短絡が、特にアドレスおよびデータバスの幅が合致するときに、検出されかつ位置を突き止められる。特にアドレスおよびデータバス幅が相い異なる際には、本発明による方法の適用の前に短絡測定がいくつかの少数の選択された導線またはすべての導線において実行されることが有利である。
【００２７】
図２〜５にはそれぞれビットＡ０、Ａ１、Ａ２、Ａ３と書込みステップｔ０〜ｔ４の第１の列とを有する４ビット幅のアドレスバスの例についてアドレスビット検査パターンの本発明により可能な別の列が示されている。図２ではアドレスビット検査パターンの値は第１のステップでは００００、後続のステップでは０００１、００１１、０１１１また最後のステップでは１１１１である。図３ではアドレスビット検査パターンの値は第１のステップでは１１１１、後続のステップでは１１１０、１１００、１０００また最後のステップでは００００である。図４ではアドレスビット検査パターンの値は第１のステップでは００００、後続のステップでは１０００、１１００、、１１１０また最後のステップでは１１１１である。図５ではアドレスビット検査パターンの値は第１のステップでは１１１１、後続のステップでは０１１１、００１１、、０００１また最後のステップでは００００である。
【００２８】
図６〜９にはそれぞれビットＤ０、Ｄ１、Ｄ２、Ｄ３と追加的な書込みステップｔ１０を含めて書込みステップｔ０〜ｔ４の第１の列とを有する４ビット幅のアドレスバスの例についてデータビット検査パターンの本発明により可能な別の列が示されている。図６ではデータビット検査パターンの値は第１のステップでは００００、後続のステップでは０００１、００１１、０１１１また最後のステップでは１１１１である。その際にステップｔ１０では少なくとも１つのデータビットＤ０は値０を有するべきであり、他方においてその他のビットＤ１、Ｄ２、Ｄ３の値は自由に選択可能であり、このことはマーク“ｄ”により示されている。図７ではデータビット検査パターンの値は第１のステップでは１１１１、後続のステップでは１１１０、１１００、１０００また最後のステップでは００００である。その際にステップｔ１０では少なくとも１つのデータビットＤ０は値１を有するべきであり、他方においてその他のビットＤ１、Ｄ２、Ｄ３の値は自由に選択可能であり、このことはマーク“ｄ”により示されている。図８ではデータビット検査パターンの値は第１のステップでは００００、後続のステップでは１０００、１１００、１１１０また最後のステップでは１１１１である。その際にステップｔ１０では少なくとも１つのデータビットＤ３は値０を有するべきであり、他方においてその他のビットＤ０、Ｄ１、Ｄ２の値は自由に選択可能であり、このことはマーク“ｄ”により示されている。図９ではデータビット検査パターンの値は第１のステップでは１１１１、後続のステップでは０１１１、００１１、０００１また最後のステップでは００００である。その際にステップｔ１０では少なくとも１つのデータビットＤ３は値０を有するべきであり、他方においてその他のビットＤ０、Ｄ１、Ｄ２の値は自由に選択可能であり、このことはマーク“ｄ”により示されている。
【００２９】
いま、一方で図２〜５に示されているアドレスビット検査パターンの列を図６〜９に示されているデータビット検査パターンの列と検査過程に対して任意に組み合わせることが容易に可能である。たとえば、書込みおよび読出しステップの第１の列において図３中に示されているアドレスビット検査パターンが検査すべきメモリモジュールのアドレスバスに書込まれ、かつそれに付属の書込みステップの列において図８中に示されているデータビット検査パターンが書込まれることが可能である。さらに本発明による方法は、そのアドレスおよびデータバスが任意の幅を有する検査対象物においても適用可能である。これは後で図１５〜２１により一層詳細に説明される。
【００３０】
後続の図１０〜１４によりそれぞれ４ビット幅のアドレスバスおよび４ビット幅のデータバスの例について、アドレスまたはデータバスの導線の１つが誤りを有する場合に対して、本発明による検査ビットパターンの列が説明される。誤りの形式としてたとえば既に説明された“オープン  ０”および“オープン  １”が示されている。
【００３１】
図１０は、アドレスバスのアドレス線Ａ０が“オープン  ０”誤りを有する場合に対して本発明による検査ビットパターンの列を示す。個々の書込みおよび読出しステップにおいてアドレスおよびデータバスの導線Ａ０およびＤ０上の値の際に生じ図１の“良い場合”にくらべての誤りに起因する偏差は円により示されている。すなわちＡ０はこの導線の仮定されている“オープン  ０”誤りに基づいてステップｔ１〜ｔ４およびｔ６〜ｔ１１において、２進値１をとる代わりに、２進値０にとどまっている。このことによって、ステップｔ０、ｔ１およびｔ５、ｔ６において誤りを有する仕方で同一のメモリセルが呼出される。ステップｔ１においてこうしてデータビット検査パターン０００１がこのセルに書込まれ、これにより先行のステップｔ０において書込まれたデータビット検査パターン００００が重ね書きされる。この過程は特に読出しステップｔ５において検出される。なぜならば、その際にデータビットパターン００００の代わりにデータビットパターン０００１が読出されるからである。読出しステップｔ５〜ｔ９およびｔ１１において検出されたデータビットパターンの列およびそれらの図１の“良い場合”からの偏差、すなわちその際に生ずる誤り図はアドレスバス線Ａ０上の誤りを示す。これは検査ステップの列において、たとえば検出されたデータビットパターンとデータビット誤りパターンのライブラリとのパターン比較により、検出される。
【００３２】
さらに図１１は、データバスのデータ線Ｄ０が“オープン  ０”誤りを有する場合に対して本発明による検査ビットパターンの列を示す。個々の書込みおよび読出しステップにおいてデータバスの導線Ｄ０上の値の際に生じ図１の“良い場合”にくらべての誤りに起因する偏差は円により示されている。すなわちＤ０はこの導線の仮定されている“オープン  ０”誤りに基づいてステップｔ１〜ｔ４およびｔ６〜ｔ９において、２進値１をとる代わりに、２進値０にとどまっている。このことによって、ステップｔ１〜ｔ４において誤りを有する仕方でデータビット検査パターン００００、００１０、０１１０、１１１０がデータビット検査パターン０００１、００１１、０１１１、１１１１の代わりにそれぞれアドレス指定されたセルに書込まれる。この過程は特に読出しステップｔ５〜ｔ９およびｔ１１において検出される。読出しステップｔ５〜ｔ９およびｔ１１において検出されたデータビットパターンの列およびそれらの図１の“良い場合”からの偏差、すなわちその際に生ずる誤り図はデータバス線Ｄ０上の誤りを示す。これは検査ステップの列において、たとえば検出されたデータビットパターンとデータビット誤りパターンのライブラリとのパターン比較により、検出される。
【００３３】
さらに図１２は、アドレスバスのアドレス線Ａ０が“オープン  １”誤りを有する場合に対して本発明による検査ビットパターンの列を示す。個々の書込みおよび読出しステップにおいてアドレスおよびデータバスの導線Ａ０、Ｄ０上の値の際に生じ図１の“良い場合”にくらべての誤りに起因する偏差は円により示されている。すなわちＡ０はこの導線の仮定されている“オープン  １”誤りに基づいてステップｔ０およびｔ５において、２進値０をとる代わりに、２進値１にとどまっている。このことによって、ステップｔ０、ｔ１およびｔ５、ｔ６およびｔ１０、ｔ１１において誤りを有する仕方で同一のメモリセルが呼出される。ステップｔ１においてこうしてデータビット検査パターン０００１がこのセルに書込まれ、これにより先行のステップｔ０で書込まれたデータビット検査パターン００００が重ね書きされる。この過程は特に読出しステップｔ５において検出される。なぜならば、その際にデータビットパターン００００の代わりにデータビットパターン０００１が読出されるからである。読出しステップｔ５〜ｔ９およびｔ１１において検出されたデータビットパターンの列およびそれらの図１の“良い場合”からの偏差、すなわちその際に生ずる誤り図はアドレスバス線Ａ０上の誤りを示す。これは検査ステップの列において、たとえば検出されたデータビットパターンとデータビット誤りパターンのライブラリとのパターン比較により、検出される。
【００３４】
さらに図１３は、データバスのデータ線Ｄ０が“オープン  １”誤りを有する場合に対して本発明による検査ビットパターンの列を示す。個々の書込みおよび読出しステップにおいてアドレスおよびデータバスの導線Ａ０、Ｄ０上の値の際に生じ図１の“良い場合”にくらべての誤りに起因する偏差は円により示されている。すなわちＤ０はこの導線の仮定されている“オープン  １”誤りに基づいてステップｔ５、ｔ１０およびｔ１１において、２進値０をとる代わりに、２進値１にとどまっている。このことによって、ステップｔ０およびｔ１０において誤りを有する仕方でデータビット検査パターン０００１および１１１１がデータビット検査パターン００００および１１１０の代わりにそれぞれアドレス指定されたセルに書込まれる。この過程は特に読出しステップｔ５およびｔ１１において検出される。読出しステップｔ５〜ｔ９およびｔ１１において検出されたデータビットパターンの列およびそれらの図１の“良い場合”からの偏差、すなわちその際に生ずる誤り図はデータバス線Ｄ０上の誤りを示す。これは検査ステップの列において、たとえば検出されたデータビットパターンとデータビット誤りパターンのライブラリとのパターン比較により、検出される。
【００３５】
最後に図１４は図１０、１１、１２、１３の例すなわちｔ５〜ｔ９およびｔ１１において読出されたデータビットパターンの形態で検出された誤り図Ｉ、ＩＩ、ＩＩ、ＩＶをまとめたものである。４つの場合のデータビットパターンが相い異なっていることは明らかである。検査ステップの列においてそれゆえ、どの誤り形式が存在するかに無関係に、すなわち“オープン  ０”、“オープン  １”、“スタックアット  ０”または“スタックアット  １”のどれが存在するかに無関係に、誤りを有する導線が一義的に同定される。この導線はいま修理のために近接され得る。
【００３６】
本発明による方法はもちろん同じやり方で、誤りを有する接続を、図１〜１４の例に示されているアドレスおよびデータバスの他のアドレスおよびデータ線Ａ１、Ａ２、Ａ３およびＤ１、Ｄ２、Ｄ３においても検出し一義的に位置を突き止めることを可能にする。
【００３７】
本発明による方法はさらに無制限に特に、相い異なるバス幅を有するアドレスおよびデータバスを有する書込み可能なメモリモジュールにおいて適用可能である。これは以下に図１５〜２１に示されている例について一層詳細に説明される。図１５、１６、１７は相い異なるバス幅を有するアドレスおよびデータバスの、すなわち誤りのない導線を有するアドレスおよびデータバスの、いわゆる“良い場合”の例を示す。その際に図１５は６ビット幅のアドレスバスおよび４ビット幅のデータバスの例について、図１６は６ビット幅のデータバスおよび４ビット幅のアドレスバスの例について、図１７は９ビット幅のアドレスバスおよび４ビット幅のデータバスの例について、それぞれ本発明によるアドレスおよびデータビット検査パターンの列を示す。
【００３８】
図１５の例ではアドレスバスはビットＡ０、Ａ１〜Ａ５を、データバスはビットＤ０、Ｄ１〜Ｄ３を有する。よって、アドレスバスはデータバスよりも大きいバス幅を有する。本発明による検査方法の際に書込みステップｔ０〜ｔ４の第１の列において先ずデータバスのすべてのビットＤ０〜Ｄ３とデータバスのビットに一致する値を有するアドレスバスのビットすなわちビットＡ０〜Ａ３とがアドレスおよびデータビット検査パターンにより占められる。次いで読出しステップｔ５〜ｔ９の列が続き、その際にアドレスおよびデータバスの先行の書込みステップの際と等しく選ばれたビットがアクセスされる。次いでさらに追加的な書込みステップｔ１０および追加的な読出しステップｔ１１が続くことは有利である。
【００３９】
データバスの最上位ビットの値よりも大きい値を有するアドレスバスのビット、図１５の例ではアドレスビットＡ４、Ａ５は検査のこのフェーズにおいてはまだ考察されない。従ってそれらは図５中で“ｄ”すなわち“ドント・ケア”シンボルにより占められている。それによって任意の２進値が示される。書込みステップｔ０〜ｔ４の各々においてこれらの値が１回固定的に予め定められ、特に少なくとも後続の読出しステップｔ５〜ｔ９にわたり一定に保たれることは有利である。
【００４０】
ステップｔ１１も含めて方法過程は図１の例に一致し、従ってここで繰り返して説明されない。その時までに誤り図が検出され得ないならば、ビットＡ０〜Ａ３およびＤ０〜Ｄ３が検査され、誤りなしとみなされる。
【００４１】
本発明によりいま、それぞれデータまたはアドレスバスの最上位ビットの値を越える値を有するアドレスまたはデータバスのビットを検査するために、書込み、読出しおよび検査ステップの少なくとも１つの第２の列が実行される。図１５の例ではアドレスバスはデータバスを越える値を有するので、さらにアドレスビットＡ４、Ａ５が検査されなければならない。そのために書込みステップｔ１２、ｔ１３、ｔ１４の第２の列、読出しステップｔ１５、ｔ１６、ｔ１７の第２の列および検査ステップの詳細には示されていない列が必要である。
【００４２】
その際に、越える値を有するアドレスまたはデータバスのビットが本発明により選択されたアドレスおよびデータビット検査パターンにより占められる。さらに、書込み、読出しおよび検査ステップの第１の列において既にアドレスまたはデータビット検査パターンにより占められ、これらの群のそれぞれ最下位または最上位ビットで開始して、越える値を有するビットの数に相当する数を有する、データまたはアドレスバスの隣接するビットは、本発明により選択されたアドレスおよびデータビット検査パターンにより占められる。図１５の例では、このことによって、書込みステップｔ１２、ｔ１３、ｔ１４においてアドレスバスのビットＡ４、Ａ５がアドレスビット検査パターンにより、データバスのビットＤ０、Ｄ１がデータビット検査パターンにより占められる。その他のビットは既に検査されているので、それらの２進値は任意であり、このことは図１５に再び"ｄ"により示されている。続く読出しステップｔ１５、ｔ１６においてアドレスおよびデータバスの等しいビットがアクセスされる。それに続いて検査ステップの別の列において、誤り図が生じているか否かが検査される。これらは次いでアドレス線Ａ０、Ａ１の１つに生じ得る誤りの位置を突き止めるために特にデータビット誤りパターンと比較される。ビットＡ４、Ａ５の検査は、アドレスおよびデータバスが合致するワード幅、すなわち図１５の例ではビットＡｙ、Ａｚ、Ｄｙ、Ｄｚを有する幅２を有する場合と比較可能である。
【００４３】
図１６の例ではデータバスは６ビット幅、アドレスバスは４ビット幅である。その際に検査方法は図１５に示されている場合とほぼ比較可能に進行するので、図１６には図示を簡単にするために最初の３つの書込みステップｔ０、ｔ１、ｔ２のみが示されている。
【００４４】
最後に図１７はビットＡ０〜Ａ８を有する９ビット幅のアドレスバスおよびビットＤ０〜Ｄ３を有する４ビット幅のデータバスの例について本発明によるアドレスおよびデータビット検査パターンの別の列を示す。ここでもステップｔ０〜ｔ１１における検査方法の進行は図１の例に相当する。書込み、読出しおよび検査ステップのこれらの列においてアドレスバスのビットＡ０〜Ａ３およびデータバスのビットＤ０〜Ｄ３が検査される。より上位の値を有するアドレスバスのビットＡ４〜Ａ８はこのフェーズではまだ考察されず、図１７中で再び“ｄ”により占められている。アドレスおよびデータバスのビットＡ０〜Ａ３およびＤ０〜Ｄ３が誤りなしであれば、先ず書込みステップｔ１２〜ｔ１６の第２の列、読出しステップｔ１７〜ｔ２１の第２の列および詳細には示されていない検査ステップの第２の列が続く。その際にアドレスビットＡ４〜Ａ７を検査するためにこれらのビットおよびデータバスのビットＤ０〜Ｄ３がこれまでに説明された仕方に相当する仕方で本発明により選択されたアドレスおよびデータビット検査パターンにより占められる。より上位の値を有するアドレスバスのビットＡ８はこのフェーズではまだ考察されない。さらにアドレスバスの既に検査されたビットＡ０〜Ａ３はこのフェーズではもはや考察されない。従ってすべてのこれらのビットは図１７中で同じく“ｄ”により占められている。アドレスバスのビットＡ４〜Ａ７が誤りなしであれば、２つの書込みステップｔ２２、ｔ２３の最後の列、２つの読出しステップｔ２４、ｔ２５の最後の列および詳細には示されていない検査ステップの最後の列が続く。これらは最上位のアドレスビットＡ８を検査するために使われる。その際に図１７中でビットＤ１〜Ｄ３およびＡ０〜Ａ７は“ｄ”により占められている。なぜならば、これらは先行のステップで既に検査されたからである。
【００４５】
図１８〜２１には最後にそれぞれ６ビット幅のアドレスバスおよび４ビット幅のデータバスの例について、データバスの最上位ビットＤ３の値を越える値を有するアドレス線の検査が示される。図１８〜２１ではこれらは、書込みステップｔ１２、ｔ１３、ｔ１４の第２の列および読出しステップｔ１５、ｔ１６、ｔ１７の第２の列により検査されるアドレスビットＡ４、Ａ５である。その際に、アドレスビットＡ０〜Ａ３およびデータビットＤ０〜Ｄ３がそれぞれ読出し、書込みおよび検査ステップの第１の列において検査され、誤りなしであることが仮定される。これらの第１の列はたとえば図１〜１５に示されている例のステップｔ０〜ｔ１１に相当し、従ってここで繰り返して説明される必要はない。
【００４６】
図１８〜２１に示されている例では、両方のアドレスビットＡ４〜Ａ５の１つに付属の導線またはそれに付属の電子回路へのその接続が誤りを有すると仮定されている。誤りの形式としてはたとえば再び既に説明された“オープン  ０”および“オープン  １”誤りが選ばれている。さらに個々の書込みおよび読出しステップにおいてアドレスおよびデータバスの導線Ａ４、Ａ５Ｄ０、Ｄ１のビット上に生じたとえば図１中に示されている“良い場合”にくらべての誤りに起因する偏差は再び円により示されている。
【００４７】
図１８は、アドレスバスのアドレス線Ａ４が“オープン  ０”誤りを有する場合に対して本発明による検査ビットパターンの列の一部分を示す。すなわちＡ４はこの導線の仮定されている誤りに基づいてステップｔ１３、ｔ１４およびｔ１６、ｔ１７において、２進値１をとる代わりに、２進値０にとどまっている。このことによって、ステップｔ１２、ｔ１３およびｔ１５、ｔ１６において誤りを有する仕方で同一のメモリセルが呼出される。ステップｔ１３においてこうしてデータビット検査パターンｄｄ００がこのセルのなかに書込まれ、またこれにより先行のステップｔ１２において書込まれたデータビット検査パターンｄｄ００が重ね書きされる。この過程は特に読出しステップｔ１５において検出される。なぜならば、その際にデータビットパターンｄｄ００の代わりにデータビットパターンｄｄ０１が読出されるからである。読出しステップｔ１５〜ｔ１７において検出されたデータビットパターンの列およびそれらのたとえば図１の“良い場合”からの偏差、すなわちその際に生ずる誤り図はアドレスバス線Ａ４上の誤りを示す。これは検査ステップの列において、たとえば検出されたデータビットパターンとデータビット誤りパターンのライブラリとのパターン比較により、検出される。
【００４８】
さらに図１９は、アドレスバスのアドレス線Ａ４が“オープン  １”誤りを有する場合に対して本発明による検査ビットパターンの列の一部分を示す。すなわちＡ４はこの導線の仮定されている誤りに基づいてステップｔ１２およびｔ１５において、２進値０をとる代わりに、２進値１にとどまっている。このことによって、ステップｔ１２、ｔ１３およびｔ１５、ｔ１６において誤りを有する仕方で同一のメモリセルが呼出される。ステップｔ１３においてこうして再びデータビット検査パターンｄｄ０１がこのセルに書込まれ、これにより先行のステップｔ１２において書込まれたデータビット検査パターンｄｄ００が重ね書きされる。この過程は特に読出しステップｔ１５において検出される。なぜならば、その際にデータビットパターンｄｄ００の代わりにデータビットパターンｄｄ０１が読出されるからである。読出しステップｔ１５〜ｔ１７において検出されたデータビットパターンの列およびそれらのたとえば図１の“良い場合”からの偏差、すなわちその際に生ずる誤り図は同じくアドレスバス線Ａ４上の誤りを示す。
【００４９】
さらに図２０は、アドレスバスのアドレス線Ａ５が“オープン  ０”誤りを有する場合に対して本発明による検査ビットパターンの列の一部分を示す。すなわちＡ５はこの導線の仮定されている誤りに基づいてステップｔ１４およびｔ１７において、２進値１をとる代わりに、２進値０にとどまっている。このことによって、ステップｔ１３、ｔ１４およびｔ１６、ｔ１７において誤りを有する仕方で同一のメモリセルが呼出される。ステップｔ１４においてこうして再びデータビット検査パターンｄｄ１１がこのセルに書込まれ、これにより先行のステップｔ１３において書込まれたデータビット検査パターンｄｄ０１が重ね書きされる。この過程は特に読出しステップｔ１６において検出される。なぜならば、その際にデータビットパターンｄｄ０１の代わりにデータビットパターンｄｄ１１が読出されるからである。読出しステップｔ１５〜ｔ１７において検出されたデータビットパターンの列およびそれらのたとえば図１の“良い場合”からの偏差、すなわちその際に生ずる誤り図はアドレスバス線Ａ５上の誤りを示す。
【００５０】
最後に図２１は、アドレスバスのアドレス線Ａ５が“オープン  １”誤りを有する場合に対して本発明による検査ビットパターンの列の一部分を示す。すなわちＡ５はこの導線の仮定されている誤りに基づいてステップｔ１２およびｔ１３およびｔ１５、ｔ１６において、２進値０をとる代わりに、２進値１にとどまっている。このことによって、ステップｔ１３、ｔ１４およびｔ１６、ｔ１７において誤りを有する仕方で同一のメモリセルが呼出される。ステップｔ１４においてこうしてデータビット検査パターンｄｄ１１がこのセルに書込まれ、これにより先行のステップｔ１３において書込まれたデータビット検査パターンｄｄ０１が重ね書きされる。この過程は特に読出しステップｔ１６において検出される。なぜならば、その際にデータビットパターンｄｄ０１の代わりにデータビットパターンｄｄ１１が読出されるからである。読出しステップｔ１５〜ｔ１７において検出されたデータビットパターンの列およびそれらのたとえば図１の“良い場合”からの偏差、すなわちその際に生ずる誤り図はアドレスバス線Ａ５上の誤りを示す。
【００５１】
アドレスバスがデータバスの幅よりも大きいまたはそれに等しい幅を有するような実際にしばしば生ずる場合に対して、本発明による方法の適用の際に必要な、検査すべき回路への書込みおよび読出しアクセスの数ＡＮは、式
ＡＮ＝２｛ＡＢＢ＋１｝＋２＋０    ＡＢＢ＝ＤＢＢに対して
ＡＮ＝２｛ＡＢＢ＋１｝＋２＋２    ＤＢＢ＜ＡＢＢ≦２ＤＢＢに対して
ＡＮ＝２｛ＡＢＢ＋１｝＋２＋４    ２ＤＢＢ＜ＡＢＢ＜３ＤＢＢに対して
ここでＡＢＢ＝アドレスバス幅
ＤＢＢ＝データバス幅
により決定される。
【００５２】
ＤＢＢ≧ＡＢＢの場合、すなわちデータバスがアドレスバスの幅よりも大きいまたはそれに等しい幅を有する場合、上式において因子ＤＢＢおよびＡＢＢが交換されなければならない。
【図面の簡単な説明】
【図１】それぞれ４ビット幅のアドレスおよびデータバスの例について、アドレスおよびデータバスの導線が誤りなしである場合に対して本発明による検査ビットパターンの列を示す図。
【図２】それぞれ４ビット幅のアドレスバスの例について、本発明により可能な別のアドレスビット検査パターンの列を示す図。
【図３】それぞれ４ビット幅のアドレスバスの例について、本発明により可能な別のアドレスビット検査パターンの列を示す図。
【図４】それぞれ４ビット幅のアドレスバスの例について、本発明により可能な別のアドレスビット検査パターンの列を示す図。
【図５】それぞれ４ビット幅のアドレスバスの例について、本発明により可能な別のアドレスビット検査パターンの列を示す図。
【図６】それぞれ４ビット幅のデータバスバスの例について、本発明により可能な別のデータビット検査パターンの列を示す図。
【図７】それぞれ４ビット幅のデータバスバスの例について、本発明により可能な別のデータビット検査パターンの列を示す図。
【図８】それぞれ４ビット幅のデータバスバスの例について、本発明により可能な別のデータビット検査パターンの列を示す図。
【図９】それぞれ４ビット幅のデータバスバスの例について、本発明により可能な別のデータビット検査パターンの列を示す図。
【図１０】それぞれ４ビット幅のアドレスおよびデータバスの例について、アドレスバスのアドレス線Ａ０線が“オープン  ０”誤りを有する場合に対して本発明による検査ビットパターンの列を示す図。
【図１１】それぞれ４ビット幅のアドレスおよびデータバスの例について、データバスのデータ線Ｄ０線が“オープン  ０”誤りを有する場合に対して本発明による検査ビットパターンの列を示す図。
【図１２】それぞれ４ビット幅のアドレスおよびデータバスの例について、アドレスバスのアドレス線Ａ０線が“オープン  １”誤りを有する場合に対して本発明による検査ビットパターンの列を示す図。
【図１３】それぞれ４ビット幅のアドレスおよびデータバスの例について、データバスのデータ線Ｄ０線が“オープン  １”誤りを有する場合に対して本発明による検査ビットパターンの列を示す図。
【図１４】そのつどのデータバスのデータ線上の図１０、１１、１２、１３の例で生ずる誤り図の比較を示す図。
【図１５】６ビット幅のアドレスバスおよび４ビット幅のアドレスバスの例について、アドレスおよびデータバスの導線が誤りなしである場合に対して本発明による検査ビットパターンの列を示す図。
【図１６】６ビット幅のデータバスおよび４ビット幅のアドレスバスの例について、アドレスおよびデータバスの導線が誤りなしである場合に対して本発明による検査ビットパターンの列の最初の部分を示す図。
【図１７】９ビット幅のアドレスバスおよび４ビット幅のデータバスの例について、アドレスおよびデータバスの導線が誤りなしである場合に対して本発明による検査ビットパターンの列を示す図。
【図１８】６ビット幅のアドレスバスおよび４ビット幅のデータバスの例について、アドレスバスのアドレス線Ａ４が“オープン  ０”誤りを有する場合に対して本発明による検査ビットパターンの列の一部分を示す図。
【図１９】６ビット幅のアドレスバスおよび４ビット幅のアドレスバスの例について、アドレスバスのアドレス線Ａ４が“オープン  １”誤りを有する場合に対して本発明による検査ビットパターンの列の一部分を示す図。
【図２０】６ビット幅のアドレスバスおよび４ビット幅のデータバスの例について、アドレスバスのアドレス線Ａ５が“オープン  ０”誤りを有する場合に対して本発明による検査ビットパターンの列の一部分を示す図。
【図２１】６ビット幅のアドレスバスおよび４ビット幅のデータバスの例について、アドレスバスのアドレス線Ａ５が“オープン  １”誤りを有する場合に対して本発明による検査ビットパターンの列の一部分を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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