(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成された層間絶縁膜の表面及び内部に、互いに同一の平面形状を持った平面的インダクタ形状を有する複数個の配線部層が互いに同芯状に積層される様に堆積せしめられて形成されたインダクタ配線構造を有し、当該平面的インダクタ形状を有するそれぞれの配線部層が互いに当該平面的インダクタ形状を有する各配線部層の全長に亘たって互いに、少なくとも一部にバリアメタル層を有する接続部を介して電気的に接続されており、当該積層されている複数個の配線部層の内最上層を構成する当該平面的インダクタ形状を有する配線部層の一部及び最下層を構成する当該平面的インダクタ形状を有する配線部層の一部に、当該インダクタ配線構造の外部回路に接続する配線部が接続された半導体装置であって、前記配線部層の断面形状は、上層側の当該配線部層の断面積に対して、その下層側の当該配線部層の断面積が小さくなるように構成されている事を特徴とする半導体装置。
【請求項２】
隣接して配置されている当該複数個の平面的インダクタ形状を有する配線部層は、それぞれの配線部層に設けられた接続部が、当該配線部層の上部を構成する配線本体部の幅よりも狭い幅を有している事を特徴とする請求項１記載の半導体装置。
【請求項３】
当該接続部は、当該配線本体部から下方に延長された突起状物で構成されている事を特徴とする請求項２記載の半導体装置。
【請求項４】
複数個の互いに一体的に積層された当該平面的インダクタ形状を有する配線部層の内、最下層部を構成する当該平面的インダクタ形状を有する配線部層には、当該接続部が形成されておらず、当該外部回路を接続する配線部とのコンタクトを形成する部分に於いて電気的接続を形成する為の独立した接続構成部が形成されている事を特徴とする請求項１乃至３の何れかに記載の半導体装置。
【請求項５】
当該接続部は、当該平面的インダクタ形状を有する配線部層の上部を構成する配線本体部と同一の材料で構成されている事を特徴とする請求項１乃至４の何れかに記載の半導体装置。
【請求項６】
当該接続部は、当該平面的インダクタ形状を有する配線部層の上部を構成する配線本体部とは異なる材料で構成されている事を特徴とする請求項１乃至４の何れかに記載の半導体装置。
【請求項７】
当該接続部は、一つの平面的インダクタ形状を有する配線部層に対して複数個形成されている事を特徴とする請求項１乃至６の何れかに記載の半導体装置。
【請求項８】
当該複数個の接続部は、当該平面的インダクタ形状を有する配線部層の当該配線本体部の長手方向に平行に配置形成されている事を特徴とする請求項７記載の半導体装置。
【請求項９】
当該一の平面的インダクタ形状を有する配線部層に設けられた当該接続部は、当該層間絶縁膜内に設けられたスリット状の溝部を介して下方に配置されている他の平面的インダクタ形状を有する配線部層の配線本体部と接続されている事を特徴とする請求項１乃至８の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものであり、更に詳しくは、配線抵抗が低減せしめられたインダクタを有する半導体装置に関するものである。
【０００２】
【従来の技術】
近年、ＰＨＳ等の携帯電話の普及により、携帯電話用の高周波回路の低コスト化が要求されている。この低コスト化の実現のためＣＭＯＳを用いた高周波回路が用いられている。
ところが、ＣＭＯＳを用いた高周回路では、インピーダンス整合のためにインダクタ素子、容量、抵抗等の受動素子が必須であり、また、低コスト化のためこれらすべてを一つのチップに搭載することが要求されている。
【０００３】
受動素子のうち抵抗、容量については、半導体素子上に容易に形成することができるので、キーポイントとなるのがインダクタの形成である。この際に、インダクタンス、Ｑ値（クオリティファクター）が大きく、その上で損失が小さく、かつ共振周波数が高いインダクタが回路設計者より要求されている。
また、携帯電話の利用者が多くなるとチャネルが足りなくなり、チャネルを確保するためにより高周波数で回路を動作させる必要が生じるが、高周波でインダクタを使用すると表皮効果が起こり、インダクタ中を流れる高周波電流は、その厚さ方向に一様に流れることはなく導体の表面のみに流れ、その深さは、表皮深さと呼ばれ次式（１）で表される。
【０００４】
δ＝１．５９（ρ／ｆ）１／２・・・・・（１）
ここでδ：表皮深さ（μｍ）、ρ：配線の比抵抗（μΩｃｍ）、ｆ：動作周波数（ＧＨｚ）である。
また、Ｑ値は次式（２）で表される。
Ｑ＝ωＬ／Ｒ＝ωＬ・Ｓ／ｌ・ρ・・・・（２）
ここで、Ｌ：インダクタンス、Ｒ：配線抵抗、Ｓ：配線の断面積、ｌ：配線長、ρ：配線の比抵抗である。
【０００５】
従って、上式（１）及び（２）から明らかなように、動作周波数が一定の状況で、Ｑ値を高くするにために比抵抗ρの小さいものを用いると、表皮深さδが浅くなり、高周波電流はより導体の表面のみに流れることになり、表皮効果がより顕著となってしまうという問題点があった。
当該表皮効果を改善する方法として、例えば特開平８−２８８４６３号公報が知られている。
【０００６】
以下に当該従来技術について説明する。
図１３は、上記公知例に於ける表皮効果を改善するための方法を説明する図である。
即ち、図１３（ａ）は、基板の厚さ６００μｍの半絶縁性ＧａＡｓ基板２００上にＳｉＯ２  等の絶縁膜２０１を６００ｎｍ被着し、めっき用下地金属層２０２を例えば、下からＴｉ／Ａｕ（２０ｎｍ／１５０ｎｍ）の二層構造を有する金属膜で形成する。Ｔｉは絶縁膜２０１との密着性確保のために用いる。
【０００７】
次に通常のフォトリソグラフィー技術を用いてストリップ線路に対応するレジストパターン２０３を形成する。
フォトレジストを露光するとき、光源からの入射波とレジスト下面２０５からの反射波の干渉によってレジスト層に定在波ができる。特に、めっき用下地金属層２０２の様に反射率の高い金属層がレジスト下面２０５と接している場合は、特に著しい。
【０００８】
即ち、定在波の節の部分は露光不足になり、現像の段階で、フォトマスク寸法とレジスト寸法の間で偏差が生じる。
図１の如くレジストにポジ型レジストを用いれば、定在波の節の部分は残りやすく、レジストパターンの凸部２０６になり、定在波の腹の部分がレジストパターンの凹部２０７になる。
【０００９】
一方、ネガ型レジストを用いる場合は逆になり、定在波の節の部分は現像液に溶けやすく、レジストパターンの凹部を形成し、腹の部分は凸部になる。
フォトリソグラフィーで用いる光源は、超高圧水銀灯のｇ線４０５ｎｍあるいは、ｉ線３６５ｎｍである。
真空中における波長が４０５ｎｍの場合、レジスト中での波長は２７０ｎｍになるので、レジスト下面２０５からの距離ｘに対しｘ＝１３５×Ｎ（Ｎ＝０、１、２、・・・・）すなわち０ｎｍ、１３５ｎｍ、２７０ｎｍ、４０５ｎｍ、・・・に節ができ、ｘ＝１３５（Ｎ＋１／２）すなわち６８ｎｍ、２０３ｎｍ、・・・に腹ができる。
【００１０】
ｉ線の場合もやや間隔が狭くなるが、同様の定在波の効果がレジスト断面に現れる。通常は、レジスト現像後のポストベークにより、レジストの定在波による凹凸をなくすのが一般的であるが、上記公知例に於いては、この効果を積極的に利用する。
図１３（ｂ）は、次にレジスト２０３をマスクとして、Ａｕの選択電界メッキ法により、メッキ用下地金属層２０２に電流を流し、配線層２０４を形成する。
【００１１】
配線層２０４は定在波により出来たレジスト凹凸を転写された形状になる。３０ＧＨｚで動作するＧａＡｓモノリシックマイクロ波ＩＣの場合、Ａｕのストリップ線路の表皮深さはδ＝０．４３μｍである。ストリップ線路の膜厚は、δの３倍に選び、１．３μｍを用いる。
図１３（ｃ）は、レジスト２０３をレジスト剥離材で除去後、配線２０４をマスクとして、電界メッキ用の下地金属膜２０２の不要部分をイオンミリングで除去する。以上の工程を経て、ストリップ線路２０４は形成される。
【００１２】
以上が従来技術による表皮効果の改善方法である。
また、近年の微細ＣＭＯＳは、従来のアルミを用いた配線から、アルミよりも層抵抗が低く、かつ、熱伝導性の良い銅を用いた配線に変わりつつあり、この場合、層間膜を形成した後、層間膜中に溝を形成し、溝の中に配線や上層配線と下層配線をつなぐプラグを堆積し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術を用いて溝の内部に配線やプラグを埋め込む「ダマシン」と言われる技術を用いるので、このプロセスに対し互換性のあるインダクタが必要であった。
【００１３】
又、上記した方法に於いて、銅を配線に使用する場合には、メッキ方法を採用する限り当該ビアホール部或いはプラグ部に銅が入り込めないので、断線が発生する事が多いと言う問題が有った。
又、特開平８−２２７９７５号公報には、高Ｑ集積インダクタンスコイルに関して記載されているが、突起部を有する配線部が単に平面的に一層の形態で渦巻き状に形成する例が示されているのみであって、複数の平面的インダクタ形状を有する配線部層を積層する技術に関しては開示がない。
【００１４】
更に、特開平９−２５１９９９号公報には、半導体装置に設けられた金属配線の側壁部に凹凸形状が形成された例が示されており、又特開平９−１８１２６４号公報には、配線抵抗を低減させ、Ｑ値を向上させる半導体装置であって、スパイラル状の第１の配線層と第２の配線層とをプラグで接続した構成が示されているが、何れの従来例に於いても複数の平面的インダクタ形状を有する配線部層を積層して全面で互いに接続させる技術に関しては開示がない。
【００１５】
一方、特開平９−１６２３５４号公報には、配線抵抗を低減させ、Ｑ値を向上させる半導体装置であって、特開平９−２５１９９９号公報と同様にスパイラル状の複数の配線層を互いに積層し各配線層間をプラグ或いは溝状の接続部で接続する構成が示されているが、当該スパイラル状配線の中心部から上方に端子を引き出す構成を採用しており、本発明に於ける様な配線の引き出し構成を持っていない。
【００１６】
【発明が解決しようとする課題】
従って、本発明の目的は、上記した従来技術の欠点を改良し、インダクタの表面積を大きくし、表皮効果を抑制すると共に、配線の断面積を大きくすることにより配線抵抗を低減し、Ｑ値の向上をはかる事が可能な半導体装置を提供するものである。
【００１７】
【課題を解決するための手段】
本発明は上記した目的を達成する為、以下に示す様な基本的な技術構成を採用するものである。  即ち、本発明に係る半導体装置は、半導体基板上に形成された層間絶縁膜の表面及び内部に、互いに同一の平面形状を持った平面的インダクタ形状を有する複数個の配線部層が互いに同芯状に積層される様に堆積せしめられて形成されたインダクタ配線構造を有し、当該平面的インダクタ形状を有するそれぞれの配線部層が互いに当該平面的インダクタ形状を有する各配線部層の全長に亘たって互いに、少なくとも一部にバリアメタル層を有する接続部を介して電気的に接続されており、当該積層されている複数個の配線部層の内最上層を構成する当該平面的インダクタ形状を有する配線部層の一部及び最下層を構成する当該平面的インダクタ形状を有する配線部層の一部に、当該インダクタ配線構造の外部回路に接続する配線部が接続された半導体装置であって、前記配線部層の断面形状は、上層側の当該配線部層の断面積に対して、その下層側の当該配線部層の断面積が小さくなるように構成されている半導体装置である。
【００１８】
【発明の実施の形態】
本発明に係る半導体装置は、上記した様な技術構成を採用しているので、インダクタの配線と、当該配線の下に形成された、バリアメタル層を有する突起物等からなる接続部によって、積層されている複数個の平面的インダクタ形状を有する配線部層が電気的に接続されることになるので、インダクタの配線抵抗を低減させる事が可能となるのである。
【００１９】
【実施例】
以下に、本発明に係る半導体装置の一具体例の構成を図面を参照しながら詳細に説明する。
即ち、図１は、本発明に係る当該半導体装置の一具体例の構成を示す断面図であって、図中、半導体基板１０１上に形成された層間絶縁膜１０２，１０４，１１０の表面及び内部に、互いに同一の平面形状を持った平面的インダクタ形状を有する複数個の配線部層１０６、１０９、１１２が互いに同芯状に積層される様に堆積せしめられて形成されたインダクタ配線構造、つまりコイル部分２０を有する半導体装置１００であって、当該平面的インダクタ形状を有するそれぞれの配線部層１０６、１０９、１１２が互いに当該平面的インダクタ形状を有する各配線部層の全長に亘たって互いに接続部２１を介して電気的に接続されており、当該積層されている複数個の配線部層１０６、１０９、１１２の内最上層を構成する当該平面的インダクタ形状を有する配線部層１１２の一部及び最下層を構成する当該平面的インダクタ形状を有する配線部層１０６の一部に、当該インダクタ配線構造２０の外部回路に接続する配線部１０３、１１１が接続されている半導体装置が示されている。
【００２０】
本発明に係る当該半導体装置１００に於いて、互いに隣接して配置されている当該複数個の平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・は、それぞれの配線部層に設けられた接続部２１は、当該配線部層の上部を構成する配線本体部２２の幅よりも狭い幅を有している事が好ましい。
更に、本発明に係る当該半導体装置１００に於いては、当該接続部２１は、当該配線本体部２２から下方に延長された突起状物２３で構成されている事が望ましい。
【００２１】
当該突起状物２３の形状は特に限定されるものではなく、例えば図１に示す様な矩形状の突起であっても良く、又湾曲状、三角状等に突起したもので有っても良い。
更には、当該接続部２１の断面全体が、湾曲状に形成されていても良く、又逆三角形状に形成されているもので有っても良い。
【００２２】
一方、本発明に係る当該半導体装置に於いて使用される当該平面的インダクタ形状を有する配線部層としては、例えば、図２（Ａ）に示す様な、平面状に形成された渦巻き状の配線で形成されていても良く、単に一本の配線が閉鎖状のループを形成し、その一部が非連続状態に構成された形状を有するもので有っても良い。
【００２３】
要は、当該半導体装置１００に使用される複数個の平面的インダクタ形状を有する配線部層２１が全て同一の形状を有している事が望ましい。
上記した様に、本発明に係る当該半導体装置１００に於いては、上記した複数個の平面的インダクタ形状を有する配線部層２１が所定の層間絶縁膜中で互いに同芯状に重畳する様に積層されているものであって、当該積層構造に於いては、一の平面的インダクタ形状を有する配線部層２１の当該接続部２２が、その下側に積層されている他の平面的インダクタ形状を有する配線部層２２の配線本体部２３と直接当接する様に積層されているものである。
【００２４】
一方、当該複数個の互いに一体的に積層された当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・の内、最下層部を構成する当該平面的インダクタ形状を有する配線部層１０６の下部には、当該接続部２２が形成されておらず、その代わりに、当該平面的インダクタ形状を有する配線部層１０６の下部に於ける少なくとも一部に於いて、当該外部回路と接続する配線部１０３とのコンタクトを形成する部分に於いて電気的接続を形成する為の独立したプラグ状の接続構成部２４が形成されている事が望ましい。
【００２５】
同様に、当該複数個の互いに一体的に積層された当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・の内、最上層部を構成する当該平面的インダクタ形状を有する配線部層１１２の少なくとも一部に、当該外部回路と接続する配線部１１１とが電気的接続を形成する為に接続形成されている事が望ましい。
【００２６】
本発明に於ける当該接続部２１は、当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・に於けるそれぞれの上部を構成する配線本体部２２と同一の材料で構成されても良く、又互いに異なる材料で構成されても良い。
更に、本発明に於いては、当該接続部２１は、一つの平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・に於けるそれぞれの配線部本体２２に対して複数個形成されている事も望ましい。
【００２７】
当該複数個の接続部２１は、当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・の当該配線本体部２２の長手方向に対して平行に且つ互いに平行に配置形成されている事が好ましい。
本発明に於いては、当該それぞれの平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・に形成される当該接続の形状及びその個数は、当該配線部層間で同一であっても良く又互いに異なる様に構成されていても良い。
【００２８】
同様に、それぞれの平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・に於ける当該配線本体部２２と接続部２１を含む平面的インダクタ形状を有する配線部層の断面形状は、互いに積層された当該配線部層間で同一で有っても良く又互いに異なる形状を有するもので有っても良い。
当該配線部層１０６、１０９、１１２・・・の断面形状は、例えば、上層側の当該配線部層の断面積に対して、その下層側の当該配線部層の断面積が小さくなるように構成されている事も好ましい。
【００２９】
又、本発明に於ける当該一の平面的インダクタ形状を有する配線部層９、１２・・・に設けられた当該接続部２１は、当該層間絶縁膜１０２、１０４、１０７、１１０・・・・内に設けられたスリット状の溝部１１６を介して下方に配置されている他の平面的インダクタ形状を有する配線部層１０６、１０９の配線本体部２２と接続されているものである。
【００３０】
以下に、本発明に係る当該半導体装置１００の具体例の構成及びその製造方法の具体例について詳細に説明する。
図２（Ａ）は、平面的インダクタ形状を有する配線部層であるスパイラルインダクタの平面レイアウトの特徴的な部分を示し、第１の配線である第１の平面的インダクタ形状を有する配線部層１０６に接続された下部引き出し電極線１０３と最上層の平面的インダクタ形状を有する配線部層、例えば１１２からなるスパイラルインダクタに接続された、上部引き出し電極線１１４が示されている。
【００３１】
つまり、本発明に係る当該平面的インダクタ形状を有する配線部層１０６、１０９、１１２・・・・・等は、何れも同一の形状を有し互いに同心的に積層されているものである。
図２（Ｂ）は、図２（Ａ）を具体的に説明するために、図２（Ａ）の一点鎖線で示された部分を拡大したもので、下部引き出し電極線１０３、ドット状の第１のビア１１５及び第１の平面的インダクタ形状を有する配線部層１０６が図に示した配置となっている。
【００３２】
同様に、図２（Ｃ）は、図２（Ａ）に於ける積層状態を具体的に説明するために、第２図（Ａ）の一点鎖線で示された部分を拡大し、且つ第１の平面的インダクタ形状を有する配線部層１０６と第２の平面的インダクタ形状を有する配線部層１０９との接続状態を示すものであって、当該第１の平面的インダクタ形状を有する配線部層１０６と当該第２の平面的インダクタ形状を有する配線部層１０９との間にスリット状の第２のビア１１６が設けられており、当該第２のビア１１６に相当する部分に本発明に於ける接続部２１が形成されているものである。
【００３３】
尚に、図１は、図２（Ｂ）及び、図２（Ｃ）スパイラルインダクタの平面図のＡ−Ｂ部の断面を示した図である。
図２（Ａ）〜（Ｃ）及び、図１より、スパイラルインダクタのコイルの部分２０を形成している第１〜第４の平面的インダクタ形状を有する配線部層１０６、１０９、１１２はスリット状のビア１１６を介して互いに接続され、下部引き出し電極１１３を形成する第１の配線１０３とスパイラルインダクタのコイルの部分を形成している第２の配線、つまり第１の平面的インダクタ形状を有する配線部層１０６のみがドット状の第１のビア１１５で接続されていることがわかる。
【００３４】
次に、図１及び図２に示される半導体装置１００の製造方法を、図３乃至図５を参照しながら詳細に説明する。
まず、図３（Ａ）に示す様に、Ｐ型半導体基板１０１上に１０００〜１６００ｎｍの第１の層間絶縁膜１０２を形成し、５００〜１０００ｎｍのアルミ、銅等の第１の配線１０３を形成し、次で第２の層間絶縁膜１０４を成長させ、第１の配線１０３上に、当該層間絶縁膜１０４の厚さが１０００〜２０００ｎｍの膜厚になるようにＣＭＰ、エッチバック等の公知の技術を用いて表面が平坦になるように形成する。
【００３５】
次に、図３（Ｂ）に示す様に、第２の層間絶縁膜１０４上にビアを形成するための第１のマスク１１７を形成し、次に配線を形成するための第２のマスク１１８を形成する。
次に、図３（Ｃ）に示す様に、第１のマスク１１７及び第２のマスク１１８の両方が開口して第２の層間絶縁膜１０４が露出した部分に、図２（Ｂ）に示したようにドット状の第１のビア１１５を形成するため公知の異方性エッチング技術によりエッチングする。
【００３６】
係るエッチングに於いては、第１の配線１０３上に第２の層間絶縁膜１０４が２００〜７００ｎｍ程度残るようにエッチングを止める事が望ましい。
次に、図４（Ｄ）に示す様に、第２のマスク１１８の開口部に露出した第１のマスク１１７を第２の層間絶縁膜１０４に対し選択的にエッチングし、配線形成のための第２のマスク１１８による開口部を第２の層間絶縁膜１０４の上に形成する。
【００３７】
次に、図４（Ｅ）に示す様に、公知の異方性エッチング技術により、図４（Ｄ）で露出した第２の層間絶縁膜１０４の表面を５００〜１０００ｎｍエッチングし、第１の平面的インダクタ形状を有する配線部層１０６に相当する第２の配線形成のための溝１１９を形成した後、第１のマスク１１７、第２のマスク１１８を除去する。
【００３８】
尚、この際に第１のビア１１５も同時にエッチングされ、第１のビア１１５の底で第１の配線１０３の表面が露出している。
次に、図４（Ｆ）に示す様に、１０〜３００ｎｍの第１のバリアメタル１０５を形成後、ＣＶＤ技術により８００〜２０００ｎｍのアルミ、銅等の第２の配線１０６を形成し、第１のビア１１５及び配線形成のための溝１１９を完全に埋め込む。
【００３９】
次に、図５（Ｇ）に示す様に、ＣＭＰ、エッチバック等の公知の技術を用いて第２の層間絶縁膜１０４の表面を平坦化し、第２の配線である第１の平面的インダクタ形状を有する配線部層１０６を形成する。
次に、図５（Ｈ）に示す様に、上記の図４（Ａ）〜図５（Ｇ）の工程を繰り返し、第３の層間絶縁膜１０７を形成後、第２のビア１１６及び配線形成のための溝１１９を形成し、１０〜３００ｎｍの第２のバリアメタル１０８を形成後、ＣＶＤ技術により８００〜２０００ｎｍのアルミ、銅等を形成し、第２のビア１１６及び配線形成のための溝１１９を完全に埋め込んだ後、ＣＭＰ、エッチング等により第３の層間絶縁膜１０７の表面を平坦化し、第３の配線である第２の平面的インダクタ形状を有する配線部層１０９を形成する。
【００４０】
尚、図２（Ａ）及び図２（Ｂ）に示したように、第１のビア１１５はドット状で、第２のビア１１６はスリット状に形成されている。
さらに、本具体例に於いては、上記の図４（Ａ）〜図５（Ｇ）の工程を繰り返し、第４の層間絶縁膜１１０、１０〜３００ｎｍの第３のバリアメタル１１１を形成後、ＣＶＤ技術により８００〜２０００ｎｍのアルミ、銅等を形成し、ビア１１６及び配線形成のための溝１１９を完全に埋め込んだ後、ＣＭＰ、エッチング等により第４の層間絶縁膜１１０の表面を平坦化し、第４の配線である第３の平面的インダクタ形状を有する配線部層１１２を形成する。
【００４１】
上記した本発明に係る具体例に於いては、当該平面的インダクタ形状を有する配線部層は３層１０６、１０９、１１２に形成されているが、本発明に於いては係る具体例に特定されるものではなく、当該平面的インダクタ形状を有する配線部層は４層若しくは４層以上に積層形成するものであっても良い事は言うまでもない。
【００４２】
本発明に係る半導体装置１００は、上記した構成に加えて、更に半導体基板上に絶縁膜を介し形成されたインダクタの配線部分の下に突起状物を含む接続部を有し、且つ当該平面的インダクタ形状を有する配線部層の配線本体部２２の下に形成された接続部２１が当該配線本体部２２と同一の材料から構成されているものであり、又別の具体例では、当該両者は別々の材料から構成されているもので有っても良い。
【００４３】
当該本発明に係る半導体装置１００の一具体例を図６〜図９を用いて説明する。
本具体例に於ける当該半導体装置１００の製造方法は、基本的には、図１乃至図５で説明した方法と同一であるが、当該平面的インダクタ形状を有する配線部層の各層を構成する当該配線本体部２２に対して接続部２１が複数個、互いに平行に配置されている点が異なっている。
【００４４】
図６（Ａ）は、スパイラルインダクタの平面レイアウトの特徴的な部分を示し、第４の配線３１２からなる平面的インダクタ形状を有する配線部層と当該配線層３１２に接続された上部引き出し電極３１４と第３の配線３０９からなる平面的インダクタ形状を有する配線部層、及び第２の配線３０６からなる平面的インダクタ形状を有する配線部層と当該平面的インダクタ形状を有する配線部層３０６に接続された下部引き出し電極３１３が重なって示されている。
【００４５】
図６（Ｂ）は、本具体例に於けるスパイラルインダクタの断面構造の特徴を詳しく説明するために、図６（Ａ）の一点鎖線で示された部分を拡大し、かつ、図６（Ａ）中の最下層の平面的インダクタ形状を有する配線部層３０６の一部３１９のみを抜き出したもので、このスパイラルインダクタは第２の配線である第１の平面的インダクタ形状を有する配線部層３０６、複数の互いに平行に配列されたスリット状の突起物３２０から構成され、図に示した平面レイアウトとなっている。
【００４６】
同様に、図６（Ｃ）は、図６（Ｂ）に示した最下層の平面的インダクタ形状を有する配線部層３０６に於ける一部３１９の構造を具体的に説明するために、最下層の平面的インダクタ形状を有する配線部層３０６のＥ−Ｆ部の断面構造を示したものである。
まず、図６（Ｃ）を用いて本具体例に係るインダクタの断面構造の特徴的な部分について説明する。
【００４７】
本具体例に於ける最下層の平面的インダクタ形状を有する配線部層３０６の一部を構成する部分３１９は、当該平面的インダクタ形状を有する配線部層３０６の配線本体部２２と当該配線本体部２２より下方に突出したスリット状の突起物３２０からなる接続部２１とによって構成されていることがわかる。
然も、本具体例に於いては、当該平面的インダクタ形状を有する配線部層３０６の配線本体部２２と当該配線本体部２２より下方に突出したスリット状の突起物３２０からなる接続部２１とが同一の材料から構成されているものである。
【００４８】
次に、図７は、図６（Ａ）に示したスパイラルインダクタの平面図のＣ−Ｄ部の断面を示した図である。
図６（Ｃ）及び、図７より、スパイラルインダクタのコイルの部分を形成している第２の配線である第１の平面的インダクタ形状を有する配線部層３０６と第３の配線である第２の平面的インダクタ形状を有する配線部層３０９は、図６（Ｃ）に示したように各配線の下に複数個の突起物３２０を持ち、第３の配線である第２の平面的インダクタ形状を有する配線部層３０９の下に形成された突起物３２０がスリット状の複数のビアの役割をして第２の配線３０６と接続している。
【００４９】
また、第４の配線３１２は、第２の平面的インダクタ形状を有する配線部層３０９の上部と接続されて、引き出し電極３１４を構成していることがわかる。
以下に、上記本発明に係る半導体装置の具体例について図８（ａ）〜図９（Ｅ）を用いて説明する。
特に、図８（Ａ）〜図９（Ｅ）では、第２の配線である当該第１の平面的インダクタ形状を有する配線部層３０６、及び、当該第２の配線３０６の下にあるスリット状の突起物３２０からなる接続部２１の形成方法について詳細に説明する。
【００５０】
まず、図８（Ａ）に示す様に、Ｐ型半導体基板３０１上に１０００〜１６００ｎｍの第１の層間絶縁膜３０２を形成し、１０〜１０００ｎｍのバリアメタル３２１及び５００〜１０００ｎｍの第１の配線３０３を形成するものであり、この第１の配線はシリコン基板上に形成された、例えばＮＭＯＳ、ＰＭＯＳ等の能動素子の配線に用いられるものである。
【００５１】
次に、例えば、酸化膜、ＢＰＳＧ膜からなる第２の層間絶縁膜３０４を成長し、第１の配線３０３上に１００〜５００ｎｍの膜厚になるようにＣＭＰ、エッチバック等の公知の技術を用いて表面が平坦になるように形成した後、第２の層間絶縁膜３０４とは膜質の異なる、例えば窒化膜からなる第３の層間絶縁膜３０７を形成し、第２の層間絶縁膜３０４と同じ膜からなる、第４の層間絶縁膜３１０を形成する。
【００５２】
次に、図８（Ｂ）に示す様に、第４の層間絶縁膜３１０上に配線を形成するための第１のマスク３１７を形成し、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成するための溝３０６ａ、３０６ｂ、及び、３０６ｃをそれぞれ形成する。
次に、図８（Ｃ）に示す様に、例えば、フォトレジストからなる第２のマスク３１８を形成し、公知の異方性エッチング技術により、第１の配線３０３との接続をとるための第１のビア３１５ａと、当該平面的インダクタ形状を有する配線部層３０６の下に突起物からなる接続部２１を形成するための溝状のビア３１５ｂを形成する。
【００５３】
この際に、厳密に言うと３１５ａと３１５ｂの深さを比べると、エッチングのストッパーになるものがないので３１５ｂの方が深くなるが、第１の配線３０３上の第２の層間絶縁膜の膜厚に対し、第３の層間絶縁膜３１０の膜厚を十分厚くするとこの差をほとんどなくすことができる。
次に、図９（Ｄ）に示す様に、第１のマスク３１７及び、第２のマスク３１８を除去した後、１０〜３００ｎｍの第１のバリアメタル３０５を形成後、スパッタ、ＣＶＤ等の技術により８００〜２０００ｎｍのアルミ、銅等の第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成し、第１のビア３１５ａ、３１５ｂ、及び、第２の配線形成のための溝３０６ａ、３０６ｂ、３０６ｃを完全に埋め込んだものである。
【００５４】
次に、図９（Ｅ）に示す様に、ＣＭＰ、エッチバック等の公知の技術を用いて第２の層間絶縁膜３１０の表面を平坦化し、第２の配線３０６を形成したものである。
さらに、上記の図８（Ａ）〜図９（Ｅ）の工程を繰り返し、第２の平面的インダクタ形状を有する配線部層３０９を形成後、第４の配線３１２からなる上部引き出し電極３１４を形成したものが図７である。
【００５５】
上記の説明に於いては、各平面的インダクタ形状を有する配線部層３０９、３０９の配線本体部２２に対して一つの接続部２２が形成される例を示しているが、実際には、図に示す様に当該接続部２２は、一つの配線本体部２２に対して複数個形成されるものである。
上記した様に、高周波での表皮効果をさらに改善するためにはスパイラルインダクタの表面積を更に稼ぐのが有効な手段であり、これを実施する一つの方法としてスパイラルインダクタの配線本体部２２の下に形成されている突起物の幅と間隔を更に狭くすることにより表面積を稼ぐ事が可能である。
【００５６】
上記具体例に於いては、当該平面的インダクタ形状を有する配線部層の配線本体部２２と接続部２１とが同一の材料で同時に形成する方法がとられているが、この方法を用いると、突起物（ビアの）アスペクト比が大きくなるので、突起物（ビアの）中を完全に埋め込むことが難しくなる。これを回避するために以下に述べる具体例が使用される。
【００５７】
次に、本発明に係る他の具体例について、第２の実施例の製造方法を、図１０及び図１１（Ａ）〜図１２（Ｅ）を用いて説明する。
即ち、本具体例に於いては、前記した具体例に対して、平面的インダクタ形状を有する配線部層に於ける配線本体部２２と接続部材２１とが異なる材料で形成されている点に特徴がある。
【００５８】
特に、図１１（Ａ）〜図１２（Ｅ）では、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６の配線本体部２２及び当該配線本体部２２の下にあるプラグ状若しくは溝状スリットから構成されるから接続部２１に相当する突起物状の２１、２１’の形成方法について詳細に説明する。
まず、図１１（Ａ）に示す様に、Ｐ型半導体基板３０１上に１０００〜１６００ｎｍの第１の層間絶縁膜３０２を形成し、１０〜１０００ｎｍのバリアメタル３２１及び５００〜１０００ｎｍの第１の配線３０３を形成する。
【００５９】
この第１の配線３０３はシリコン基板上に形成された、例えばＮＭＯＳ、ＰＭＯＳ等の能動素子の配線に用いられるものである。
次に、例えば、酸化膜、ＢＰＳＧ膜からなる第２の層間絶縁膜３０４を成長し、第１の配線３０３の上に形成される当該第２の層間絶縁膜３０４の膜厚が１００〜５００ｎｍの膜厚になるようにＣＭＰ、エッチバック等の公知の技術を用いて表面が平坦になるように形成する。
【００６０】
次に、図１１（Ｂ）に示す様に、第２の層間絶縁膜３０４上に、例えば、フォトレジストからなるマスクを形成し、公知の異方性エッチング技術により、第１の配線３０３との接続をとるための接続部２１’を形成する為のビア１１６と、当該第１の平面的インダクタ形状を有する配線部層３１９の下に接続部２１に相当する突起物を形成するためのビア１１６を形成し、１０〜３００ｎｍの第４のバリアメタル３０５ａを形成後、ＣＶＤもしくはスパッタ等の技術により８００〜２０００ｎｍのアルミ、タングステン等の第５の配線３０６ａを形成し、ビア内を完全に埋め込んだものである。
【００６１】
次に、図１０（Ｃ）に示す様に、ＣＭＰ、エッチバック等の技術を用いることにより第２の層間絶縁膜３０４を露出させ、ビア内部にのみ、第４のバリアメタル３０５ａ、第５の配線３０６ａを完全に埋め込みプラグを形成する。
次に、図１２（Ｄ）に示す様に、８００〜２０００ｎｍの第３の層間膜３０８を成長後、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成するための溝を、公知の異方性エッチング技術により形成し、１０〜３００ｎｍの第１のバリアメタル３０５を形成し、スパッタ、メッキもしくはスパッタとメッキを併用する等の技術により８００〜２０００ｎｍの銅、金等の第２の配線３０６を形成し、溝の内部を完全に埋め込んだものとする。
【００６２】
次に、図１２（Ｅ）に示す様に、ＣＭＰ、エッチバック等の公知の技術を用いて第３の層間膜３１８の表面を平坦化し、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成する。
さらに、上記の図１１（Ａ）〜図１２（Ｅ）の工程を繰り返し、第２の平面的インダクタ形状を有する配線部層３０９を形成した後、第４の配線３１２からなる上部引き出し電極３１４を形成した、図１０に示す本発明の半導体装置１００が完成する。
【００６３】
上記具体例に於いては、便宜上、当該一つの平面的インダクタ形状を有する配線部層の配線本体部２２に対して一つの接続部２１を形成する方法の例を説明したが、当該各接続部２１は、一つの配線本体部２２に対して図１０に示す様に複数個配置せしめる事が望ましい。
以上の具体例の説明からわかるように本発明の別の具体例のスパイラルインダクタでは、平面的インダクタ形状を有する配線部層、例えば３０６を形成する配線本体部２２の構成材料と当該配線本体部２２に接続された接続部２１を形成する３０５ａと３０６ａから構成されるスリット状の突起物は異なる材料から構成されていることを特徴とし、埋込性の良い材料、方法を用いることによって突起物の個数を増やすことができるのでスパイラルインダクタの表面積をより大きくすることができ、高周波領域での表皮効果が改善される。
【００６４】
次に、本発明に係る他の具体例について以下に説明する。
本具体例に於いては、当該配線部層の断面形状は、上層側の当該配線部層の断面積に対して、その下層側の当該配線部層の断面積が小さくなるように構成されている事を特徴とするものであって、より具体的には、半導体基板上に絶縁膜を介し形成された前記の各具体例に於て形成された複数個の平面的インダクタ形状を有する配線部層を構成するインダクタが、積層構造に於て、上層の配線が下層の配線を覆って形成される構造を有しているものである。
【００６５】
まず、図１４〜図１６を用いて本発明の他の具体例を説明する。
図１４（Ａ）は、スパイラルインダクタの平面レイアウトの特徴的な部分を示し、図１５に示す様に、第４の配線３１２からなる上部引き出し電極３１４と第３の配線である第２の平面的インダクタ形状を有する配線部層３０９、及び、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６と当該配線部層３０６の下部から引き出される下部引き出し電極３１３が重なって示されている。
【００６６】
図１４（Ｂ）は、本具体例のスパイラルインダクタの断面構造の特徴を詳しく説明するために、図１４（Ａ）の一点鎖線で示された部分を拡大し、かつ、図１４（Ａ）中の最下層の平面的インダクタ形状を有する配線部層３０６のみを抜き出したもので、このスパイラルインダクタは第２の配線である平面的インダクタ形状を有する配線部層３０６に於ける配線本体部２２と当該配線本体部２２に接続された接続部２１を構成する、スリット状の突起物３２０から構成されている。
【００６７】
同様に、図１４（Ｃ）は、図１４（Ｂ）に示した最下層の平面的インダクタ形状を有する配線部層３０６の構造を具体的に説明するために、最下層の平面的インダクタ形状を有する配線部層３０６のＥ−Ｆ部の断面構造を示したものである。
まず、図１４（Ｃ）を用いて本具体例のインダクタの断面構造の特徴的な部分について説明する。
【００６８】
つまり本具体例に於ける最下層の第１の平面的インダクタ形状を有する配線部層３０６は、当該配線部層３０６の配線本体部２２と当該配線本体部２２に設けられたスリット状の突起物３２０ａからなる接続部２１とによって構成され、最上層の平面的インダクタ形状を有する配線部層３０９は、第２の平面的インダクタ形状を有する配線部層の配線本体部２２と当該配線本体部２２に設けられた接続部２１を構成するスリット状の突起物３２０ｂとによって構成され、最上層のスパイラルインダクタ３０９の幅は最下層のスパイラルインダクタ３０６よりも幅が広く、最上層のスパイラルインダクタ３０９の下にあるスリット状の突起物３２０ｂの一部は、最下層のスパイラルインダクタ３０６と接続していないことがわかる。
【００６９】
尚、本具体例に於ける平面的インダクタ形状を有する配線部層であるスパイラルインダクタでは、インダクタを構成する配線の材料とスリット状の突起物を形成する材料が同一の材料によって構成されていても良く、又異なるものであっても良い。
次に、図１５は、図１４（Ａ）に示したスパイラルインダクタの平面図のＣ−Ｄ部の断面を示した図である。
【００７０】
図１４（Ｃ）及び、図１５より、スパイラルインダクタのコイルの部分を形成している第２の配線である第１の平面的インダクタ形状を有する配線部層３０６と第３の配線である第２の平面的インダクタ形状を有する配線部層３０９は、図１４（Ｃ）に示したように各配線の下に接続部２１を構成する複数個の突起物３２０を持ち、第３の配線である第２の平面的インダクタ形状を有する配線部層３０９が有する配線本体部２２の下に形成された接続部２１としての当該複数個の突起物３２０がスリット状の複数のビアの役割をして第２の配線である第１の平面的インダクタ形状を有する配線部層３０６の配線本体部２２と接続している。
【００７１】
また、第３の配線である当該第２の平面的インダクタ形状を有する配線部層３０９の下に形成された突起物３２０の一部は、第２の配線である当該第１の平面的インダクタ形状を有する配線部層３０６とは接続していないことがわかる。
さらに、第４の配線３１２は当該第２の平面的インダクタ形状を有する配線部層３０９上部引き出し電極３１４を構成していることがわかる。
【００７２】
続いて、上記した本発明の他の具体例に於ける半導体装置１００の製造方法の具体例に付いて詳細に説明する。
即ち、上記した本発明に係る他の本具体例の製造方法を、図１６（Ａ）〜図１７（Ｅ）を用いて説明する。
特に、図１６（Ａ）〜図１７（Ｅ）では、最下層の第２の配線である第１の平面的インダクタ形状を有する配線部層３０６、及び当該第２の配線３０６の下にあるスリット状の突起物３２０の形成方法について詳細に説明する。
【００７３】
まず、図１６（Ａ）に示す様に、Ｐ型半導体基板３０１上に１０００〜１６００ｎｍの第１の層間絶縁膜３０２を形成し、１０〜１０００ｎｍの第０のバリアメタル３２１及び５００〜１０００ｎｍの第１の配線３０３を形成する。
この第１の配線３０３はシリコン基板上に形成された、例えばＮＭＯＳ、ＰＭＯＳ等の能動素子の配線に用いられるものである。
【００７４】
次に、例えば、酸化膜、ＢＰＳＧ膜からなる第２の層間絶縁膜３０４を成長し、第１の配線３０３の上に当該層間絶縁膜３０４の膜厚が１００〜５００ｎｍの膜厚になるようにＣＭＰ、エッチバック等の公知の技術を用いて表面が平坦になるように形成した後、第２の層間絶縁膜とは膜質の異なる、例えば窒化膜からなる第３の層間絶縁膜３０７を形成し、第２の層間絶縁膜と同じ膜からなる、第４の層間絶縁膜３１０を形成する。
【００７５】
次に、図１６（Ｂ）に示す様に、第４の層間絶縁膜３１０上に配線を形成するための第１のマスク３１７を形成し、第２の配線である第１の平面的インダクタ形状を有する配線部層３０６を形成するための溝３０６ａ、３０６ｂ、及び、３０６ｃをそれぞれ形成する。
次に、図１６（Ｃ）に示す様に、例えば、フォトレジストからなる第２のマスク３１８を形成し、公知の異方性エッチング技術により、第１の配線３０３との接続をとるための第１のビア３１５ａと、当該第１の平面的インダクタ形状を有する配線部層３０６の下に接続部２１を形成するための例えば突起部を形成する為の溝３１５ｂを形成したものである。
【００７６】
この際に、厳密に言うと３１５ａと３１５ｂの深さを比べると、エッチングのストッパーになるものがないので３１５ｂの方が深くなるが、第１の配線１０３上の第２の層間絶縁膜の膜厚に対し、第３の層間絶縁膜の膜厚を十分厚くするとこの差をほとんどなくすことができる。
次に、図１７（Ｄ）に示す様に、第１のマスク３１７及び、第２のマスク３１８を除去した後、１０〜３００ｎｍの第１のバリアメタル３０５を形成後、スパッタ、ＣＶＤ等の技術により８００〜２０００ｎｍのアルミ、銅等の第２の配線３０６を形成し、第１のビア３１５ａ、３１５ｂ、及び、第２の配線である当該第１の平面的インダクタ形状を有する配線部層３０６形成のための溝３０６ａ、３０６ｂ、３０６ｃを完全に埋め込んだものである。
【００７７】
次に、図１７（Ｅ）は、ＣＭＰ、エッチバック等の公知の技術を用いて第２の層間絶縁膜１０４の表面を平坦化し、第２の配線１０６を形成したものである。さらに、上記の図１６（Ａ）〜図１７（Ｅ）の工程を繰り返し、第２の平面的インダクタ形状を有する配線部層３０９と第４の配線３１２からなる上部引き出し電極３１４を形成したものであり、その完成された半導体装置１００は図１８に示されている。
【００７８】
本具体例に於いては、上記した様に、第２の平面的インダクタ形状を有する配線部層３０９を形成する場合、当該配線本体部２２の幅若しくは長さが、当該第１の平面的インダクタ形状を有する配線部層３０６の幅若しくは長さよりも長く成るように構成する必要があり、それに伴って、第２の平面的インダクタ形状を有する配線部層３０９に於ける、当該配線本体部２２に設けられる当該接続部２１の個数も、当該第１の平面的インダクタ形状を有する配線部層３０６の当該配線本体部２２に設けられる当該接続部２１の個数よりも多くなる様に構成される事が必要である。
【００７９】
上記具体例に於いては、便宜上、当該一つの平面的インダクタ形状を有する配線部層の配線本体部２２に対して一つの接続部２１を形成する方法の例を説明したが、当該各接続部２１は、一つの配線本体部２２に対して図１８に示す様に複数個配置せしめる事が望ましい。
尚、本具体例に於ける平面的インダクタ形状を有する配線部層であるスパイラルインダクタでは、インダクタを構成する配線の材料とスリット状の突起物を形成する材料が同一の材料によって構成される場合について説明したが、本具体例に於いては、当該インダクタを構成する配線の材料とスリット状の突起物を形成する材料が異なる材料によって構成されるもので有っても良く、その場合の製造方法は、前記した図１１乃至図１２について説明した方法を採用する事が可能である。
【００８０】
尚、本発明に於ける当該半導体装置１００に於いては、何れの具体例に関しても、当該第１の平面的インダクタ形状を有する配線部層１０６或いは３０６の配線本体部２２の下方に形成される当該接続部２１は、当該引き出し線１０３或いは３０３と接続する部分では、円柱状の突起が形成されるが、当該引き出し線１０３或いは３０３が配列される側の当該配線本体部２２には、短絡防止上から上記した接続部２１を構成する突起部は形成されない事が好ましい。
【００８１】
その他の配線本体部２２には、当該平面的インダクタ形状を有する配線部層の全長に亘って溝状、湾曲状等の突起が形成されるものである。
次に、図１９乃至図２１を参照しながら本発明に於ける更に他の具体例について説明する。
即ち、図２１は、本発明に係る更に他の具体例により得られる半導体装置１００であって、その特徴は、平面的インダクタ形状を有する配線部層の当該配線本体部２２の上部及び下部の双方に、接続部２１を構成する突起物を設けるものであり、係る構成を採用する事によって、更にインダクタの表皮効果を改善できることは言うまでもない。
【００８２】
次に、図２１及び図１９（Ａ）〜図２０（Ｅ）を用いて本具体例の製造方法を説明する。
即ち、図１９（Ａ）から図２０（Ｅ）に示した各製造工程は、前記した具体例に於ける図１１（Ａ）〜図１２（Ｅ）の製造工程と同一であるので、その詳細な説明は省略する。
つまり、図１９（Ｂ）、（Ｃ）に示した方法を使用して第１の平面的インダクタ形状を有する配線部層３０６上に第４の層間絶縁膜３１０を形成し、当該平面的インダクタ形状を有する配線部層３０６上にスリット状のビア１１７を開口し、第５のバリアメタル３０８ａ、第６の配線３０９ａを完全に埋め込み、その後、平坦化処理を行って突起物２１”を形成したものである。
【００８３】
そして、図２０（Ｅ）の構造を有する半導体装置が出来た後、図１９（Ｂ）、（Ｃ）に示した方法を繰り返して、第１の平面的インダクタ形状を有する配線部層３０６上に第４の層間絶縁膜３１０を形成し、当該平面的インダクタ形状を有する配線部層３０６上にスリット状のビアを開口し、第５のバリアメタル３０８ａ、第６の配線３０９ａを完全に埋め込み、その後、平坦化処理を行って突起物２１”を形成したものである。
【００８４】
【発明の効果】
本発明に係る当該半導体装置は、上記した様な技術構成を採用しているので、当該平面的インダクタ形状を有する配線部層からなるインダクタの配線の下もしくは上に、配線に用いた材料と同じ材料で構成されたプラグからなる突起物を形成することにより、インダクタの表面積を大きくし、表皮効果を抑制する事が可能となる。
【００８５】
更に、当該平面的インダクタ形状を有する配線部層からなるインダクタの配線の下もしくは上に、配線に用いた材料と異なる材料で構成された突起状物を構成する事によって、狭い溝内にも当該金属配線材料が確実に埋め込まれるので、半導体装置の歩留りが向上する。
又、当該平面的インダクタ形状を有する配線部層の断面積を大きくすることにより配線抵抗を低減し、Ｑ値の向上をはかる事が出来る。
【００８６】
更に、本発明に於いては、インダクタを構成する配線が上層になるほど幅が広くなるので、基板とインダクタ配線の間での寄生容量が低減できる。
一方、本発明に於ける半導体装置に於いては、下層のインダクタと上層のインダクタが、インダクタと同じ平面レイアウトのスリット状のビアを介し互いに接続されていることにより、インダクタの配線抵抗を低減する。
【図面の簡単な説明】
【図１】図１は、本発明の半導体装置の一具体例の構成を示す断面図である。
【図２】図２は、本発明に係る半導体装置の一具体例に於ける構成を説明する図である。
【図３】図３は、本発明の半導体装置の一具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図４】図４は、本発明の半導体装置の一具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図５】図５は、本発明の半導体装置の一具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図６】図６は、本発明の半導体装置の別の具体例に於ける構成を説明する図である。
【図７】図７は、本発明の半導体装置の別の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図８】図８は、本発明の半導体装置の別の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図９】図９は、本発明の半導体装置の別の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図１０】図１０は、本発明の半導体装置の他の具体例の構成を示す断面図である。
【図１１】図１１は、本発明に係る半導体装置の他の具体例に於ける構成を説明する図である。
【図１２】図１２は、本発明の半導体装置の他の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図１３】図１３は、従来の半導体装置の製造方法の一例に於ける主要な工程での断面図である。
【図１４】図１４は、本発明に係る半導体装置の更に他の具体例に於ける構成を説明する図である。
【図１５】図１５は、本発明の半導体装置の更に他の具体例の構成を示す断面図である。
【図１６】図１６は、本発明の半導体装置の更に他の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図１７】図１７は、本発明の半導体装置の更に他の具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図１８】図１８は、本発明の半導体装置の更に別の一具体例の構成を示す断面図である。
【図１９】図１９は、本発明の半導体装置の更に異なる具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図２０】図２０は、本発明の半導体装置の更に異なる具体例に於ける製造方法に於ける主要な工程に於ける断面図である。
【図２１】図２１は、本発明の半導体装置の更に異なる具体例の構成を示す断面図である。
【符号の説明】
２０…インダクタ、コイル構成体
２１…接続部
２２…配線本体部
２３、３２０…突起状物
２４…接続構成部、ビアホール
１００…半導体装置
１０１、３０１…基板
１０２、３０２、１０４、３０４、１０７、３０７、１１０、３１８…層間絶縁膜
１０３、３０３…引き出し線
１０５、、１０８、１１１、３０８…バリアメタル
１０６、３０６…第１の平面的インダクタ形状を有する配線部層
１０９、３０９…第２の平面的インダクタ形状を有する配線部層
１１２…第３の平面的インダクタ形状を有する配線部層
１１４、３１２、３１４…引き出し線
１１５…ドット状のビア
１１６…スリット状のビア
１１７、１１８…マスク
１１９…配線本体部形成用溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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