(57)【特許請求の範囲】
【請求項１】
通常動作モードとスキャンテストモードとでデータパスを切り換える複数のスキャンフリップフロップと、このスキャンフリップフロップを用いたスキャンテストの対象であり、前記スキャンフリップフロップに接続された第１の論理回路と、前記スキャンテスト非対象のマクロセルと、前記第１の論理回路と前記マクロセルとの境界に位置し、前記第１の論理回路と前記マクロセルに接続された前記スキャンテスト対象の第２の論理回路と、前記第１と第２の論理回路をスキャンテストするスキャンテストモード時に前記マクロセルをバイパスするバイパス路とを具備し、前記スキャンテストモード時に、スキャンフリップフロップ−第１の論理回路−第２の論理回路−パイパス路−第２の論理回路−第１の論理回路−スキャンフリップフロップ、というデータ処理経路を形成してスキャンテストを行い、前記バイパス路にフリップフロップを挿入したことを特徴とした半導体集積回路。
【請求項２】
通常動作モードとスキャンテストモードとでデータパスを切り換える複数のスキャンフリップフロップと、このスキャンフリップフロップを用いたスキャンテストの対象であり、前記スキャンフリップフロップに接続された第１の論理回路と、前記スキャンテスト非対象のマクロセルと、前記第１の論理回路と前記マクロセルとの境界に位置し、前記第１の論理回路と前記マクロセルに接続された前記スキャンテスト対象の第２の論理回路と、前記第１と第２の論理回路をスキャンテストするスキャンテストモード時に前記マクロセルをバイパスするバイパス路とを具備し、前記スキャンテストモード時に、スキャンフリップフロップ−第１の論理回路−第２の論理回路−パイパス路−第２の論理回路−第１の論理回路−スキャンフリップフロップ、というデータ処理経路を形成してスキャンテストを行い、前記バイパス路を複数本設けた場合に、各バイパス路毎にフリップフロップを挿入したことを特徴とした半導体集積回路。
【請求項３】
前記スキャンフリップフロップは、前記スキャンテスト対象の第１の論理回路のスキャンパスに組み込まれてシリアルシフトレジスタを構成することを特徴とした請求項１又は２に記載の半導体集積回路。
【請求項４】
前記バイパス路上に設けたフリップフロップはスキャンフリップフロップであり、少なくとも一つのスキャンフリップフロップが、スキャンテストモードにおいて、前記シリアルシフトレジスタの一部を構成することを特徴とした請求項３に記載の半導体集積回路。
【請求項５】
前記マクロセルの出力又は入力と前記バイパス路とのいずれかを選択するセレクタと、このセレクタの動作を制御するテスト制御部とを具備したことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記バイパス路上に論理ゲートを設け、前記マクロセルの入力端子側のバイパス路の数に比べて出力端子側のバイパス路の数を減少させたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スキャンテスト機能を備えた半導体集積回路に関する。
【０００２】
【従来の技術】
半導体集積回路の大規模化、複雑化に伴って、半導体集積回路のテストが非常に困難になってきており、従来のような回路外部からの機能テストのみではテストベクトルの量が膨大なものとなり、テストベクトルの発生時間の増加のみならず、量産時のＬＳＩテスタ使用時間の著しい増加を招いている。尚、ここで言うテストには、半導体集積回路の信頼性試験（初期不良を取り除くバーンイン試験等）も含まれている。
【０００３】
信頼性試験では、半導体集積回路の内部回路を動作させる必要があり、ここでもテストパターンを与えるために、ＬＳＩテスタを使用しなくてはならない。これらの問題は、製品コストに多大な影響を及ぼしており、より深刻な問題となりつつある。
【０００４】
これらの問題への有効な対策として、テスト容易化設計が盛んに用いられており、中でも短時間でテストを済ませることができることから、スキャンテストと呼ばれる手法が用いられることが多い。
【０００５】
スキャンテストは、半導体集積回路内部のフリップフロップにスキャン機能の付加を行ない、シリアルな接続経路を設け、スキャンモード時にはデータが順次転送されるようにする（これをスキャン動作可能という）ことにより、これらのフリップフロップを外部から制御及び観測できるようにするテスト手法である。
【０００６】
このスキャンテストにより、半導体集積回路内のフリップフロップを疑似的な外部端子と見做すことができ、その半導体集積回路はあたかも小規模なＬＳＩの集合であるように見做すことができる。一般に、テストデータ生成の困難度（必要なＣＰＵコスト）は回路規模の２乗〜３乗に比例するため、スキャンテストにより小規模に切り分けられたＬＳＩに対するテストデータの生成は飛躍的に容易となり、結果として半導体集積回路全体のテストも容易になる。また、このスキャン化の作業は、ルーチン化がしやすく、ＣＡＴ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｔｅｓｔｉｎｇ）ツールを活用することにより容易に行なえることもその特長である。
【０００７】
図９は、テスト対象の半導体集積回路に対して、スキャンテストが用いられるブロック回路の概念図である。
【０００８】
スキャンテストでは、先ずスキャンイン機能を利用して、ＶＬＳＩ外部入力端子ＥＸＩＮを介してスキャンテスト部５０内の全てのスキャンフリップフロップ５１の内部状態（これが１つのテストデータに相当する）を設定した後、スキャンテスト対象の組合せ論理回路５２を通常動作させて、その動作結果をスキャンフリップフロップ５１にＤ入力を介して取り込み、スキャンアウト機能を利用して半導体集積回路外部の出力端子ＥＸＯＵＴを介して回路外部に取り出して、期待値と比較する。この一連の動作を、ＡＴＰＧ（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）と呼ばれるＣＡＴツールによって生成されたテストデータについて行うことにより、組合せ論理回路５２がテストされることになる。
【０００９】
しかしながら、このスキャンテストも万能ではなく、テストデータをシリアルに転送する必要上、半導体集積回路内にメモリ回路（ＲＡＭ，ＲＯＭ）やＰＬＡ等の大規模マクロセル５３が存在するときには、ＬＳＩテスタの使用時間が長くなり、設計ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）が増大するため、このような場合には、ＢＩＳＴ（Ｂｕｉｌｄ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）等のような別の手法を用いる必要がある。尚、ＢＩＳＴとは、半導体集積回路の内部にテストデータ生成器を持ち、そこから発生するテストデータをテスト対象回路に与え、テスト結果を圧縮するという動作を繰り返し、最終的にＢＩＳＴ対象回路が正常かどうかの結果のみを、ＶＬＳＩ外部に出力するテスト手法である。
【００１０】
ところがこのような手法では、組合せ論理回路５２とメモリ等のマクロセルとの境界部分、すなわち、組合せ論理回路５２（５２ａ，５２ｂ）とマクロセル５３とが互いに接続された部分において、組合せ論理回路５２ａ，５２ｂにスキャンテストを行うことができない問題が生じる。
【００１１】
そこで、前記境界部分の組合せ論理回路５２ａ，５２ｂを対象にテストを行う際に、このテストの対象外であるＲＡＭの動作を伴う手法が、例えば、「ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｓｔ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．７１７−７２６，  １９９８」に記載されている。これによれば、ＲＡＭをＢＩＳＴモードで一旦初期化してイネーブル状態に保ったまま論理回路スキャンテストを行うことで、ＲＡＭと境界部分の論理回路のテストを行う。
【００１２】
【発明が解決しようとする課題】
従来例のように、前記境界部分の組合せ論理回路５２ａ，５２ｂを対象にテストを行う際に、該テストの対象外であるＲＡＭの動作を伴う手法を用いると、以下のような問題が生じる。
【００１３】
（１）組合せ論理回路５２とマクロセルであるＲＡＭ５３の出力とが互いに接続された部分に存在する組合せ論理回路５２ｂのテストを行うためには、組合せ論理回路５２ｂの入力にテストパターンを与える操作が必要であるが、この操作のためにはテストパターンをＲＡＭに書き込み、読み出す必要があり、そのぶんテストパターンのステップ数が増大し、ＬＳＩテスタの使用時間が長くなり、設計ＴＡＴが増大する。
【００１４】
（２）組合せ論理回路５２とＲＡＭ５３のデータ入力とが互いに接続された部分に存在する組合せ論理回路５２ａのテストを行うためには、組合せ論理回路５２ａの出力がＲＡＭ５３に書き込まれ、この書き込みデータがＲＡＭ５３から読み出され、該読み出しデータが組合せ論理回路５２ｂ，５２を介してスキャンフリップフロップ５１に反映される必要があり、そのぶんテストパターンのステップ数が増大し、ＬＳＩテスタの使用時間が長くなり、設計ＴＡＴが増大する。
【００１５】
（３）スキャンフリップフロップへのテストパターンの設定は、シフト動作のみで容易に行うことができるが、上記（１）に記載したＲＡＭへのテストパターンの設定はこれと同じ方法で行えないので、テストパターンを自動生成する場合に、計算機上での計算時間が増大し、設計ＴＡＴが増大する。
【００１６】
本発明は、斯かる問題点に鑑み、スキャンテスト対象の論理回路とスキャンテスト非対象のマクロセルとの境界部分に存在する論理回路を、効率的にスキャンテストすることのできる半導体集積回路を提供することをその目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体集積回路は、通常動作モードとスキャンテストモードとでデータパスを切り換える複数のスキャンフリップフロップと、このスキャンフリップフロップを用いたスキャンテストの対象であり、前記スキャンフリップフロップに接続された第１の論理回路と、前記スキャンテスト非対象のマクロセルと、前記第１の論理回路と前記マクロセルとの境界に位置し、前記第１の論理回路と前記マクロセルに接続された前記スキャンテスト対象の第２の論理回路と、前記第１と第２の論理回路をスキャンテストするスキャンテストモード時に前記マクロセルをバイパスするバイパス路とを具備し、前記スキャンテストモード時に、スキャンフリップフロップ−第１の論理回路−第２の論理回路−パイパス路−第２の論理回路−第１の論理回路−スキャンフリップフロップ、というデータ処理経路を形成してスキャンテストを行い、前記バイパス路にフリップフロップを挿入したことをその要旨とする。
このように、論理回路のスキャンテストを行う際、バイパス路によりマクロセルをバイパスするので、スキャンテストのためにわざわざマクロセルを動作させる必要がない。
また、前記バイパス路にフリップフロップを挿入することで、前記第１及び第２の論理回路の入力と出力とが閉ループが構成されることを防止する。特に、前記バイパス路を複数本設けた場合に、各バイパス路毎にフリップフロップを挿入することが望ましい。
【００１９】
この場合において、前記スキャンフリップフロップは、前記スキャンテスト対象の第１の論理回路のスキャンパスに組み込まれてシリアルシフトレジスタを構成することが望ましい。
また、前記バイパス路上に設けたフリップフロップはスキャンフリップフロップであり、少なくとも一つのスキャンフリップフロップが、スキャンテストモードにおいて、前記シリアルシフトレジスタの一部を構成することが望ましい。
【００２０】
また、前記マクロセルの出力又は入力と前記バイパス路とのいずれかを選択するセレクタと、このセレクタの動作を制御するテスト制御部とを具備することが望ましい。
【００２３】
また、前記バイパス路上に論理ゲートを設け、前記マクロセルの入力端子側のバイパス路の数に比べて出力端子側のバイパス路の数を減少させてもよい。こうすることで、種々のマクロセルに本発明を適用することができる。また、前記マクロセルの入力端子側のバイパス路の必要数に比べて出力端子側のバイパス路の必要数が少ない場合にも対応できる。
【００２４】
【発明の実施の形態】
（第１実施形態）
本発明を具体化した第１の実施形態を図面に基づいて説明する。
【００２５】
図５は、本第１実施形態に係る半導体集積回路の全体構成を示すブロック回路図である。同図において、半導体集積回路１は、テスト制御部２、ＭＰＵ３、命令キャッシュ部４、データキャッシュ部５及びポート用スキャンパス部６を備えている。
【００２６】
テスト制御部２は、通常動作モードとスキャンテストモードの切り替えを行う。ＭＰＵ３は、データパス部７と制御部８とからなり、データパス部７は、図６に示すような２リード２ライト方式のレジスタファイル９を内蔵している。
【００２７】
命令キャッシュ部４、データキャッシュ部５はそれぞれ、２ウェイセットアソシアティブ方式であり、それぞれ図７に示すようなタグＲＡＭ１０を２個、図８に示すようなデータＲＡＭ１１を２個内蔵している。タグＲＡＭ１０とデータＲＡＭ１１とは、クロックに同期して動作するスタティックＲＡＭ（ＳＲＡＭ）から構成されている。
【００２８】
ポート用スキャンパス部６は、テスト制御部２の信号をＭＰＵ３、命令キャッシュ部４及びデータキャッシュ部５に伝達する。
【００２９】
図１は、本第１実施形態に係る半導体集積回路１の要部回路図を示している。同図において、半導体集積回路１は、スキャンテスト対応回路部１２とスキャンテスト非対応のマクロセル部１３とを備えている。本第１実施形態では、図５におけるＭＰＵ３、命令キャッシュ部４及びデータキャッシュ部５のうち、レジスタファイル９、タグＲＡＭ１０及びデータＲＡＭ１１がそれぞれマクロセル部１３に属し、それ以外の論理回路が、スキャンテスト対応回路部１２に属する。
【００３０】
スキャンテスト対応回路部１２は、スキャンフリップフロップＳＦＦ１〜ＳＦＦｎ（スキャンレジスタも同義とする。尚、図１ではＳＦＦ１〜ＳＦＦ６を示している）とスキャンテスト対象の組合せ論理回路１４，１５，１６，１７からなる。
【００３１】
マクロセル部１３は、上述したレジスタファイル９、タグＲＡＭ１０、データＲＡＭ１１等のマクロセル１８と、このマクロセル１８をバイパスするバイパス路１９，１９と、マクロセル１８の出力経路とバイパス路１９，１９とを選択するセレクタ２０，２０とを備えている。
【００３２】
例えば、レジスタファイル９については、バイパス路１９，１９は、図６において３２ビットのデータ入力１と３２ビットのデータ出力１とをバイパスし、３２ビットのデータ入力２と３２ビットのデータ出力２とをバイパスする。
【００３３】
また、タグＲＡＭ１０については、バイパス路１９，１９は、図７において、２６ビットのデータ入力と２６ビットのデータ出力とをバイパスする。
【００３４】
また、データＲＡＭ１１については、バイパス路１９，１９は、図８において、３２ビットのデータ入力と３２ビットのデータ出力とをバイパスする。
【００３５】
スキャンテスト対象の組合せ論理回路１６，１７は、マクロセル部１３との境界に位置し、組合せ論理回路１６はマクロセル部１３の入力端子１８ａ，１８ａ及びバイパス路１９，１９に、組合せ論理回路１７はセレクタ２０，２０にそれぞれ接続されている。また、組合せ論理回路１５の出力が組合せ論理回路１６に接続され、組合せ論理回路１７の出力が組合せ論理回路１４に接続されている。すなわち、図１では、スキャンテストモードにおいて、「ＳＦＦ３，ＳＦＦ４−組合せ論理回路１５−組合せ論理回路１６−バイパス路１９，１９−セレクタ２０，２０−組合せ論理回路１７−組合せ論理回路１４−ＳＦＦ３，ＳＦＦ４」というデータ処理経路が形成される。
【００３６】
セレクタ２０，２０は、例えば一対のトランスミッションゲートからなり、テスト制御部２からのモード切替信号ＭＯＤＥによって制御される。モード切り替え信号ＭＯＤＥは、通常動作において「０」となり、スキャンテストにおいて「１」となる信号であり、セレクタ２０，２０の選択制御信号となって、通常動作モードにおいてはマクロセル１８の出力端子１８ｂからの出力を選択し、スキャンテストモードにおいてはバイパス路１９，１９を選択する。また、テスト制御部２は、ＳＦＦ１〜ＳＦＦｎのスキャンイネーブル信号ＳＥを生成し、スキャンイネーブル信号ＳＥが「１」の場合に、ＳＦＦ１〜ＳＦＦｎがチェーン結合されてシリアルシフトレジスタ２１として機能するようになる。
【００３７】
斯かる構成において、通常動作モードにおいては、テスト制御部２によるスキャンイネーブル信号ＳＥが「０」となって外部入力端子ＥＸＩＮを非選択状態とし、通常のデータＤ１が、「ＳＦＦ１−組合せ論理回路１４−ＳＦＦ４−組合せ論理回路１５−ＳＦＦ５−」という経路で処理され、また、通常のデータＤ２が、「ＳＦＦ２−組合せ論理回路１４−ＳＦＦ３−組合せ論理回路１５−ＳＦＦ６−」という経路で処理される。またこの間、モード切替信号ＭＯＤＥは「０」となっているので、セレクタ２０，２０はマクロセル１８の出力を選択している。
【００３８】
一方、スキャンテストモードにおいては、テスト制御部２によるスキャンイネーブル信号ＳＥが「１」となって、ＳＦＦ１〜ＳＦＦｎがチェーン結合されてシリアルシフトレジスタ２１として機能するようになり、スキャンイン機能を利用して、外部入力端子ＥＸＩＮから、スキャンテスト回路部１２内の全てのＳＦＦ１〜ＳＦＦｎの内部状態を設定する。これが１つのテストパターン（テストデータ）に相当する。
【００３９】
次に、スキャンイネーブル信号ＳＥを「０」に切り換え、ＳＦＦ１〜ＳＦＦｎのチェーン結合を解除して、スキャンテスト対象組合せ論理回路１４〜１７を通常動作させて、その動作結果をスキャンシフトレジスタ２１に取り込む。
【００４０】
そして、再びスキャンイネーブル信号ＳＥを「１」として、ＳＦＦ１〜ＳＦＦｎをチェーン結合し、スキャンアウト機能を利用して外部出力端子ＥＸＯＵＴを介してスキャンシフトレジスタ２１のデータを外部に取り出して、期待値と比較する。この一連の動作を、ＡＴＰＧと呼ばれるＣＡＴツールによって生成されたテストパターンについて行うことにより、スキャンテスト回路部１２がテストされることになる。
【００４１】
そしてこの間、モード切替信号ＭＯＤＥは「１」となっているので、セレクタ２０，２０はバイパス路１９，１９を選択している。従って、「ＳＦＦ３，ＳＦＦ４−組合せ論理回路１５−組合せ論理回路１６−バイパス路１９，１９−セレクタ２０，２０−組合せ論理回路１７−組合せ論理回路１４−ＳＦＦ３，ＳＦＦ４」というデータ処理経路が形成されるため、マクロセル１８を動作させなくても、マクロセル部１３との境界に位置する組合せ論理回路１６，１７のスキャンテストを行うことができる。
【００４２】
以上、本第１実施形態にあっては、スキャンテスト回路部１２においてマクロセル部１３との境界に位置する組合せ論理回路１６，１７のスキャンテストを行う際、わざわざマクロセル１８を動作させる必要がないので、スキャンテストのためのテストパターンのステップ数を小さく抑えることができる。
（第２実施形態）
本発明を具体化した第２の実施形態を図面に基づいて説明する。但し、第１実施形態と同様の構成には同じ符号を用い、その詳細な説明を省略する。
【００４３】
図２は、本第２実施形態に係る半導体集積回路１の要部回路図を示している。
【００４４】
本第２実施形態においては、組合せ論理回路１６，１７間を直結する経路２２が存在しており、仮に第１実施形態のようなバイパス路１９，１９が選択された場合、組合せ論理回路１６，１７間で閉ループが形成されてしま、発振が生じて論理値が定まらず、テストができなくなったり、閉ループ上の論理ゲートへの入力が中間電位となって貫通電流が生じ、論理ゲートを形成するトランジスタが故障する問題が生じる。
【００４５】
そこで、本第２実施形態では、バイパス路１９，１９のそれぞれにスキャンフリップフロップＳＦＦ７，ＳＦＦ８を挿入することにより、組合せ論理回路１６，１７間に閉ループが形成されることを防止している。
【００４６】
斯かる構成において、通常動作モードにおける動作は、第１実施形態と同様である。
【００４７】
スキャンテストモードにおいては、バイパス路１９，１９に挿入されたＳＦＦ７，ＳＦＦ８は、ＳＦＦ１〜ＳＦＦ６と共にチェーン結合されて、シリアルシフトレジスタ２１の一部を構成し、スキャンテスト用のテストパターンが設定される。このように、ＳＦＦ７，ＳＦＦ８がシリアルシフトレジスタ２１の一部を構成していることから、組合せ論理回路１６の出力の観測性と、組合せ論理回路１７の制御性が高くなる。
【００４８】
尚、ＳＦＦ７，ＳＦＦ８の双方でなくても、いずれか一つがシリアルシフトレジスタ２１の一部を構成するようにしても良い。
（第３実施形態）
本発明を具体化した第３の実施形態を図面に基づいて説明する。但し、第１実施形態と同様の構成には同じ符号を用い、その詳細な説明を省略する。
【００４９】
図３は、本第３実施形態に係る半導体集積回路の要部回路図を示している。
【００５０】
本第３実施形態においては、マクロセル１８の入力数が出力数に比べて多い場合に、バイパス路１９…上に論理ゲート２３…（ＡＮＤゲート）を挿入することで、バイパス路１９…の本数を、マクロセル１８の出力数と同数にしている。具体的には、図３においては、マクロセル１８は８個の入力に対し４個の出力を備え、それに合わせて、８本のバイパス路１９…を、２本を１組として論理ゲート２３…により４本にしている。
【００５１】
このように、論理ゲート２３…を用いた本第３実施形態では、入力数と出力数の異なる種々のマクロセル１８に対しても適応することが可能となる。
【００５２】
尚、論理ゲート２３として、ＡＮＤゲート以外に、ＯＲゲート、ＸＯＲゲート、ＮＡＮＤゲート、ＮＯＲゲート、ＸＮＯＲゲート等を用いても良い。
（第４実施形態）
本発明を具体化した第４の実施形態を図面に基づいて説明する。但し、第１〜第３実施形態と同様の構成には同じ符号を用い、その詳細な説明を省略する。
【００５３】
図４は、本第４実施形態に係る半導体集積回路の要部回路図を示している。
【００５４】
本第４実施形態は、第２実施形態と第３実施形態とを組合せたものである。すなわち、組合せ論理回路１６，１７間を直結する経路２２が存在しており、マクロセル１８の入力数が出力数に比べて多い場合、バイパス路１９…上に論理ゲート２３…を挿入することでバイパス路１９…の本数を減らすと共に、減らしたバイパス路１９…にスキャンフリップフロップＳＦＦ９〜ＳＦＦ１２をそれぞれ挿入する。ＳＦＦ９〜ＳＦＦ１２は、ＳＦＦ７，ＳＦＦ８と同様にスキャンテストモードにおいて他のＳＦＦ１〜ＳＦＦ６と共にチェーン結合されてシリアルシフトレジスタ２１の一部を構成する。
【００５５】
尚、ＳＦＦ９〜ＳＦＦ１２のいずれか一つがシリアルシフトレジスタ２１の一部を構成するようにしても良い。
【００５６】
以上の第１〜第４実施形態にあっては、セレクタ２０を、マクロセル１８の出力側に設けているが、これをマクロセル１８の入力側に設けても良い。
【００５７】
【発明の効果】
本発明にあっては、マクロセルを動作させることなく、論理回路のスキャンテストを行うことができるので、スキャンテスト対象の論理回路とスキャンテスト非対象のマクロセルとの境界部分に存在する論理回路を、効率的にスキャンテストして、設計ＴＡＴの短縮に寄与する半導体集積回路を提供することができる。
【図面の簡単な説明】
【図１】本発明を具体化した第１実施形態における半導体集積回路の要部ブロック図である。
【図２】本発明を具体化した第２実施形態における半導体集積回路の要部ブロック図である。
【図３】本発明を具体化した第３実施形態における半導体集積回路の要部ブロック図である。
【図４】本発明を具体化した第４実施形態における半導体集積回路の要部ブロック図である。
【図５】本発明を具体化した第１〜第４実施形態における半導体集積回路の全体構成を示すブロック図である。
【図６】レジスタファイルの説明図である。
【図７】タグＲＡＭの説明図である。
【図８】データＲＡＭの説明図である。
【図９】従来例における半導体集積回路の要部ブロック図である。
【符号の説明】
１  半導体集積回路
２  テスト制御部
１２  スキャンテスト回路部
１３  マクロセル部
１４〜１７  組合せ論理回路
１８  マクロセル
１９  バイパス路
２０  セレクタ
２１  シリアルシフトレジスタ
２３  論理ゲート
ＳＦＦ１〜ＳＦＦ１２  スキャンフリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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