(57)【特許請求の範囲】
【請求項１】
複数工程の処理を経て、半導体ウエハ上に複数の半導体素子を同時に生成する半導体素子の生成方法において、
後続の工程が位置合せのために利用するアライメントマークを、先行する工程のうちでの電極配線形成処理時に、該後続の工程以降でかつ半導体ウエハを各半導体素子に分割するダイシング工程の前の工程中に含まれるエッチング処理でのサイドエッチ量の２倍未満の線幅となるように、電極配線用の金属膜で、半導体ウエハ上に形成しておき、
該エッチング処理で、半導体ウエハ上から該金属膜によるアライメントマークを除去することを特徴とする半導体素子の製造方法。
【請求項２】
前記アライメントマークは、前記ダイシング工程で前記半導体ウエハを分割するために切断するダイシングライン上に形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記後続の工程が位置合せのために利用するアライメントマークの一部を、ダイシングライン上に、前記先行する工程のうちのメサエッチングで凸部となるように形成し、前記ダイシング工程で除去することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記ダイシング工程の前に、各半導体素子に対して特性試験を行い、特性不良と判断される半導体素子に識別用のインクを付着させるウエハテスト工程を行うことを特徴とする請求項３記載の半導体素子の製造方法。
【請求項５】
前記半導体素子は、半導体発光素子であることを特徴とする請求項１〜４のいずれかに記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体素子を半導体ウエハ上に形成する半導体素子の製造方法、特に複数の製造工程間で位置合せを行うためのアライメントマークの形成および除去に関する。
【０００２】
【従来の技術】
半導体ウエハに半導体素子を形成する際には、多くの工程が施され、特にホトリソグラフ工程やウエハテスト工程では、工程間で位置ずれなどが生じないようにする必要がある。特に、ホトリソグラフ工程では、それ以前のプロセスで半導体ウエハ上に形成した回路パターンであるウエハパターンと、ホトマスクパターンとを正確に位置合せするアライメントの必要がある。しかし、ウエハパターン形状がホトマスクパターン形状よりも小さいときには、実際に半導体素子として必要な回路パターンのみでは、ホトマスクパターンに対するアライメントが不可能であったり、位置合せ精度が低くなる恐れがある。このような場合には、実際に半導体素子で使用するパターンの他に、位置決めのみに使用するアライメントマークを形成しておく必要がある。また、アライメントマークをウエハテスト工程などの位置決めの原点とすることで、作業の効率化およびミスの低減も図ることができる。
【０００３】
アライメントマークを、半導体ウエハから個別の半導体素子を分割する際に切断するためのダイシングラインやスクライブラインに設ける先行技術は、たとえば特開昭６０−１７０９３５や実開昭６０−１８１０３４などに開示されている。特開昭６０−１７０９３５では、ウエハアライメントマークをスクライブパターン内に設け、半導体素子として利用する半導体ウエハの表面上に形成して、半導体ウエハの表面積を有効に利用し、半導体素子の取れ数の増加を図っているる。実開昭６０−１０３４２では、スクライブライン上にダイシング用のアライメントマークを設けて、ダイシング前のアライメント作業での精度の向上を図っている。
【０００４】
さらに特開平２−１１８６４１には、ダイシングライン上にアルミニウムなどの金属膜でアライメントマークを形成する際に長さを規制して、ダイシングの際に残存物がめくれてもボンディングワイヤなどと短絡しないようにする先行技術が開示されている。また特開平２−１５２２１８には、ダイシングライン内に形成した凸部上にアライメントマークを形成し、その上からレジスト膜を塗布する場合の検出精度を向上させる先行技術が開示されている。また特開平５−１２９１７６には、アライメントマークをスクライブライン上に形成し、スクライブ工程の前に使用済のアライメントマーク部のみが露出するようにホトレジストパターンを形成して、エッチング処理でアライメントマークを除去する先行技術が開示されている。
【０００５】
【発明が解決しようとする課題】
半導体素子として、半導体発光素子を半導体ウエハ上に形成する製造工程でアライメントマークを用いる場合には、次のような問題がある。
【０００６】
▲１▼半導体発光素子内にアライメントマークを設ける場合には、アライメントマーク自身が部分的な発光素子となりうる。このため、ワイヤボンド時にボンディングワイヤの接触によって、発光やリークなどが生じ、特性不良を生じて歩留りが低下する可能性がある。
【０００７】
▲２▼半導体発光素子内にアライメントマークを置かずに、ダイシングライン上に置いた場合には、金属膜などをアライメントマークとして利用すると、ダイシング用のブレードは金属膜部分も切削する必要がある。硬くて脆い半導体ウエハばかりではなく、相対的に柔らかくで粘性がある金属部分も切削する必要があるので、ダイシング用ブレードの切れ味が劣化し、チッピングの増加でダイシングの歩留りが低下したり、メンテナンス頻度が増加したりする不具合が生じる。
【０００８】
▲３▼ウエハテストで不合格となった半導体発光素子に対しては、通常識別用のインクを付着させる。濡れ性が良い半導体ウエハの表面やメサ型の素子の場合には、インクが流れやすく、隣接する特性の良好な半導体発光素子のチップ部分にまでインクが流れて、ウエハテストでの良品が不良品となってしまう恐れがある。またそのような事態を避けるために、インクを付着させるインカーの位置決め精度も高く要求される。ウエハテストでの基準としての原点を示すためにもアライメントマークは利用されるけれども、インクとの関連でさらに有効な機能が要望されている。
【０００９】
特開昭６０−１７０９３５や実開昭６０−１８１０３４の先行技術では、アライメントマークをスクライブ領域に設けて、本来の用途である位置決めに用いることは記載されているけれども、使用済のアライメントマークをどのように処理するかについては何も記載されていない。アライメントマークとして電気的配線用の金属膜であるメタル層を用いると、前述のようにダイシングの際にブレードの切れ味を悪くし、不具合が生じる。特開平２−１１８６４１の先行技術でも、ダイシング用のブレードの切れ味は悪くなるはずである。また、特開平２−１５２２１８の先行技術でも、アライメントマークがダイシングライン内に形成されているので、ダイシングの際にブレードの切れ味が悪くなる問題があるはずである。このような問題に対し、特開平５−１２９１７６では、スクライブ工程前に専用のエッチング処理を施して、アライメントマークを除去している。しかしながら、アライメントマーク除去のためにエッチング処理を行うので、処理工程が増え、製造コストが増大してしまう。
【００１０】
本発明の目的は、アライメントマークを利用して位置決め精度などを向上させ、不要になったアライメントマークを専用の工程を設けることなく容易に除去することができる半導体素子の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明は、複数工程の処理を経て、半導体ウエハ上に複数の半導体素子を同時に生成する半導体素子の生成方法において、
後続の工程が位置合せのために利用するアライメントマークを、先行する工程のうちでの電極配線形成処理時に、該後続の工程以降でかつ半導体ウエハを各半導体素子に分割するダイシング工程の前の工程中に含まれるエッチング処理でのサイドエッチ量の２倍未満の線幅となるように、電極配線用の金属膜で、半導体ウエハ上に形成しておき、
該エッチング処理で、半導体ウエハ上から該金属膜によるアライメントマークを除去することを特徴とする半導体素子の製造方法である。
【００１２】
本発明に従えば、複数の工程の処理を経て半導体ウエハ上に複数の半導体素子を同時に形成する際に、後続の工程が位置合せのために利用するアライメントマークを、半導体ウエハ上に形成しておく。後続する工程では、先行する工程で形成されているアライメントマークを利用し、ホトリソグラフィ用マスクの位置決めや、マスクの位置を原点とするウエハテストなどを行うことができる。アライメントマークを使用する必要がなくなると、後続の工程以降、リソグラフ処理などの際のエッチング処理で不要なアライメントマークを除去することができる。アライメントマークの幅はサイドエッチ量の２倍未満であるので、両側面からサイドエッチを施せば容易にアライメントマークを除去することができる。
【００１３】
また本発明で前記アライメントマークは、前記ダイシング工程で前記半導体ウエハを分割するために切断するダイシングライン上に形成することを特徴とする。
【００１４】
本発明に従えば、アライメントマークをダイシング工程で半導体ウエハを分割するために切削するダイシングライン上に形成し、半導体素子のチップ取れ数を増大させることができる。またダイシング工程で、アライメントマークを除去することができる。
【００１７】
また本発明は、前記後続の工程が位置合せのために利用するアライメントマークの一部を、ダイシングライン上に、前記先行する工程のうちのメサエッチングで凸部となるように形成し、前記ダイシング工程で除去することを特徴とする。
【００１８】
本発明に従えば、後続の工程が位置合せに利用するアライメントマークの一部を、メサエッチングで凸部となるように形成しておくので、アライメント上にホトレジスト膜などを形成しても、容易にアライメントマークとして識別することができ、後工程で容易に位置決めに利用することができる。アライメントラインはダイシングライン上に形成するので、ダイシング工程で除去することができる。
【００１９】
また本発明は、前記ダイシング工程の前に、各半導体素子に対して特性試験を行い、特性不良と判断される半導体素子に識別用のインクを付着させるウエハテスト工程を行うことを特徴とする。
【００２０】
本発明に従えば、ウエハテストで特性不良と判定される半導体素子に識別用のインクを付着させる際に各半導体素子を外囲するダイシングラインには、アライメントマークが凸部となるように形成されている。半導体素子のウエハテストの結果で不良と判断される半導体素子の表面に識別用のインクを付着させても、そのインクが凸部で阻止され、隣接する半導体素子のチップ領域まで流出しないので、ウエハテストで良品と判定される半導体素子をインクの流れ込みで不良と判断してしまうような事態を避けることができる。
【００２１】
また本発明で前記半導体素子は、半導体発光素子であることを特徴とする。
【００２２】
本発明に従えば、アライメントマークをダイシングライン上に形成して、半導体ウエハの表面積を有効に利用して半導体発光素子を形成することができる。また、半導体発光素子を形成する半導体ウエハの表面上に余分なパターンが設けられないので、特性不良などを生じないで半導体発光素子を形成することができる。
【００２３】
【発明の実施の形態】
図１は、本発明の実施の一形態で、発光部１とともにアライメントマークとなる凸部２を形成している状態を示す。図１（ａ）は平面視した状態、図１（ｂ）は図１（ａ）の切断面線Ａ−Ａから見た状態を示す。凸部２は、ダイシング領域３内に設けられ、発光部１とともに電流拡散層４からＰ−クラッド層５をメサエッチングすることによって形成される。電流拡散層４は、Ｐ−クラッド層５、ＰＮ接合部６、Ｎ−活性層７、Ｎ−クラッド層８とともに、Ｎ−基板９上にエピタキシャル成長で形成されるＡｌＧａＩｎＰウエハ１０上で、発光ダイオード（以下、「ＬＥＤ」と略称する）アレイ素子１１の構成要素となる。凸部２は、ＬＥＤアレイ素子１１をＡｌＧａＩｎＰウエハ１０から切離す位置を示すダイシングライン１２上に形成される。すなわち、ＬＥＤアレイ素子１１は、ＡｌＧａＩｎＰウエハ１０である４元半導体ウエハ上に複数個が同時に形成されるモノリシック半導体素子である。
【００２４】
図２は、図１のＬＥＤアレイ素子１１のようなモノリシック半導体素子の製造全体的な製造工程の概要を示す。ステップｓ１から製造を開始し、Ｎ−基板９を準備する。ステップｓ２では、Ｎ−基板９上にＮ−クラッド層８、Ｎ−活性層７、ＰＮ−接合部６、Ｐ−クラッド層５および電流拡散層４を順次エピタキシャル成長で形成する。ステップｓ３では、図１に示すように発光部１と凸部２とを電流拡散層４に対するメサエッチングで形成する。
【００２５】
次にステップｓ４では絶縁膜形成を行い、ステップｓ５で電極配線形成を行う。これらの工程では、ホトリソグラフ処理でマスクが用いられ、また不要部分の除去のためのエッチングが行われ、必要な絶縁膜の形成、電極とのコンタクト領域形成および金属膜形成などが行われる。これらの工程の際に、図１の凸部２の交点はアライメントマークの原点を示し、後工程で使用するマスクは凸部２の交点に対して相対的位置合せを行う。後の工程では不要となる金属膜によるアライメントマークは、エッチング処理の際に同時に除去する。
【００２６】
ステップｓ４の絶縁膜形成とステップｓ５の電極配線形成などを終了して、ＬＥＤアレイ素子１１が形成されると、ステップｓ６でウエハテストが行われる。ウエハテストでは、個々のＬＥＤアレイ素子１１に対して、電気的特性の試験を行い、不良と判定されるＬＥＤアレイ素子１１に対しては識別用のインクが塗布される。本実施形態ではメサエッチングで形成した凸部がダイシングライン１２に沿って設けられているので、付着したインクが隣接する良品と判定されているＬＥＤアレイ素子１１のチップ領域には流れ込まないように阻止することができる。ウエハテストが終了すると、ステップｓ７で、ダイシング領域３を切削するダイシングが行われる。ダイシングの工程までに、少なくとも金属膜で形成しているアライメントマークはエッチングで除去されているので、ダイシング用のブレードの切れ味を悪くするような問題を避けることができる。ステップｓ７のダイシングが終了すると、ステップｓ８でＡｌＧａＩｎＰウエハ１０から個々のＬＥＤアレイ素子１１が分離されて、ＬＥＤアレイ素子１１の基本的な製造工程が終了する。
【００２７】
図３は、図２のステップｓ５の電極配線形成工程のうち、電極形成ホトリソグラフ処理終了後の状態を示す。図３（ａ）に示すように、図１の凸部２の交点のアライメントマーク２０を位置合せの基準である原点として、各発光部１に対して電極パターン２２がホトレジストで形成される。また図３（ｂ）に拡大して示すように、凸部２の交点のアライメントマーク２０の近傍には、ホトレジストによるアライメントマーク２３が形成される。アライメントマーク２０は、電流拡散層メサエッチングで形成される凸部２の交点であるので、金属膜は含んでいない。アライメントマーク２３は、アライメントマーク２０に対して縦方向および横方向のアライメントが可能な形状であり、かつ線幅ｗが次のエッチング工程でのサイドエッチ量ａの２倍以下（ｗ≦２ａ）となるように設計する。エッチングの揺らぎも考えられるので、ｗ＜２ａで設計しておくことが好ましい。アライメントマーク２３は、ホトマスク状のパターンであるので、この形状でＡｌＧａＩｎＰウエハ１０上にホトレジストとともに金属膜が残る。しかしながら、エッチング工程で金属膜は両側からａのサイドエッチを受けるので、線幅ｗの金属膜によるアライメントマークは除去される。
【００２８】
図３（ｃ）は、幅を大きく設計したアライメントマーク２４の例を示す。このような大きなホトレジストで覆われている金属膜のアライメントマークは、図３（ｄ）のアライメントマーク２５として示すように、エッチング後残留してしまう。アライメントマーク２５は、ホトレジストのアライメントマーク２４からａのサイドエッチ量だけ幅は狭くなるけれども、ダイシングライン１２上に残留し、そのままダイシング工程でブレードで切断すると、ブレードに対して目詰まりを生じさせる可能性がある。
【００２９】
図４は、図３（ａ）に示すホトリソグラフ処理終了後の状態で、さらにエッチング工程を行った後の状態を示す。図４（ａ）は平面視した状態、図４（ｂ）は図４（ａ）の切断面線Ｂ−Ｂから見た状態をそれぞれ示す。発光部１とコンタクトする電極パターン２２が形成され、ＬＥＤアレイ素子１１の表面には多くの凹部が形成されていることになる。このような状態で、図２のステップｓ６でウエハテストを行い、不良品と判定されるＬＥＤアレイ素子１１に対してバッドマークとしてインクを塗布すると、インクが非常に流れやすい状態となっている。
【００３０】
図５は、不良品と判定されたＬＥＤアレイ素子１１に対してインクでバッドマーク３０を表示している状態を示す。図５（ａ）は従来の方法で半導体基板上にＬＥＤアレイ素子１１を形成した場合を示し、バッドマーク３０として塗布したインクの先端３０ａが隣接するＬＥＤアレイ素子１１にも広がる恐れがあることを示す。図５（ｂ）に示すように、ダイシングライン１２上に凸部２を形成しておけば、凸部２がインクの流れをせき止め、バッドマーク３０の先端３０ｂが隣接する良品と判定されているＬＥＤアレイ素子１１のチップ上にまでインクが広がることを防止可能である。
【００３１】
以上説明した実施形態では、化合物半導体の４元ウエハであるＡｌＧａＩｎＰウエハ１０上に、半導体発光素子であるＬＥＤアレイ素子１１を形成しているけれども、他の半導体材料のウエハに、個別の半導体素子や半導体集積回路素子などを形成する場合にも同様に本発明を適用することができる。
【００３２】
【発明の効果】
以上のように本発明によれば、ダイシング工程の前に金属膜のアライメントマークをエッチング処理で除去するので、半導体素子の特性やダイシング工程に影響を与えないようにすることができる。半導体素子の製造工程では、複数回のホトリソグラフ工程でマスクの位置合せとエッチング処理とを繰返すので、先行する工程で形成したアライメントマークを後続の工程で利用してマスクの位置合せなどを行い、後続の工程で不要となるアライメントマークはエッチング処理で除去するので、専用の工程を設けないでも、アライメントマークによる不具合を回避することができる。
【００３３】
また本発明によれば、アライメントマークをダイシングライン上に形成するので、半導体素子を形成する半導体ウエハ表面をアライメントマーク形成用に確保する必要はなく、半導体素子の特性向上に有効に利用することができる。アライメントマークをダイシングライン上に形成しても、ダイシング工程の前に除去しておくので、アライメントマークの存在によるダイシングの不具合を生じさせないようにすることができる。
【００３５】
さらに本発明によれば、アライメントマークはダイシングライン上に凸部として形成されるので、アライメントマークの識別性が良好で、アライメントマークを利用する位置決めなどを精度よく行うことができる。アライメントマークは、ダイシング工程で除去することができる。
【００３６】
また本発明によれば、ダイシングライン上に凸部として形成するアライメントマークを、ウエハテスト工程の後で除去するので、ウエハテストで不良と判定される半導体素子にインクを付着させても、インクがアライメントマークで阻止されて、隣接のウエハテストで良品と判定される半導体素子のチップ領域に流れ込むことを阻止し、歩留りの低下を避けることができる。
【００３７】
また本発明によれば、半導体発光素子を製造する際に、アライメントマークを有効に利用して精度よくホトリソグラフ工程やウエハテスト工程を実行することができ、しかもダイシング工程で問題が生じないようにダイシング工程前にアライメントマークを除去しておくことができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態でアライメントマークとなる凸部２を形成する状態を示す平面図および断面図である。
【図２】図１のアライメントマーク形成を含む、全体的な半導体素子の製造工程を概略的に示すフローチャートである。
【図３】図１の凸部２の交点をアライメントマーク２０として利用する電極形成工程で、金属膜をアライメントマークとして利用する場合の幅の制限について示す部分的な平面図である。
【図４】図３（ａ）に示す状態からエッチング工程を終了した状態を示す平面図および断面図である。
【図５】ウエハテストで不良と判定されたチップに対してバッドマーク３０としてのインクを塗布した状態を、従来の製造方法と本実施形態とで比較して示す部分的な平面図である。
【符号の説明】
１  発光部
２  凸部
３  ダイシング領域
４  電流拡散層
５  Ｐ−クラッド層
６  ＰＮ接合部
７  Ｎ−活性層
８  Ｎ−クラッド層
９  Ｎ−基板
１０  ＡｌＧａＩｎＰウエハ
１１  ＬＥＤアレイ素子
１２  ダイシングライン
２０，２３，２４，２５  アライメントマーク
２２  電極パターン
３０  バッドマーク
【図１】
0003563976.tif 000002
【図２】
0003563976.tif 000003
【図３】
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【図４】
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【図５】
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