(57)【特許請求の範囲】
【請求項１】
複数レベルの参照電位それぞれに対応するカレントミラー型の副センスアンプを複数備えて成るセンスアンプ回路に於いて、各該副センスアンプに入力される前記参照電位のレベルに応じて、Ｎ型又はＰ型のいずれかに対応する極性の異なる副センスアンプを混在させて構成して成ることを特徴とするセンスアンプ回路。
【請求項２】
入力される前記参照電位のレベルが最も高い副センスアンプの極性はＮ型とし、入力される前記参照電位のレベルが最も低い副センスアンプの極性はＰ型として成ることを特徴とする、請求項１に記載のセンスアンプ回路。
【請求項３】
予め設定される所定の選択信号に応じて、各前記副センスアンプの極性を可変とした副センスアンプを備えて成ることを特徴とする、請求項１に記載のセンスアンプ回路。
【請求項４】
各前記副センスアンプをそれぞれ活性化する活性化スイッチとして、入力される前記参照電位のレベルが最も高い副センスアンプ又は前記参照電位のレベルが最も低い副センスアンプの電流を制限する電流制限手段を備えて成ることを特徴とする、請求項１乃至３のいずれかに記載のセンスアンプ回路。
【請求項５】
各前記副センスアンプをそれぞれ活性化する活性化スイッチとして、複数の各副センスアンプの電流を同程度に制限する電流制限手段を備えて成ることを特徴とする、請求項１乃至３のいずれかに記載のセンスアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３値以上の多値情報を１つのメモリセルに記憶する多値メモリに使用されるカレントミラー型センスアンプ回路に有効な技術に関するものである。
【０００２】
【従来の技術】
１つのメモリセルに３値以上の情報を記憶する多値メモリが提案されている。マスクＲＯＭにおいては、メモリセルのチャネル領域に注入する不純物量等を変え、また、フラッシュメモリでは、フローティングゲートの蓄積電荷量を変えることによって、メモリセルの閾値電位を複数設定することにより実現する。これら、閾値電位の判定は、ビット線電位を、メモリセルの閾値電位に対応して設定された複数の参照電位と比較することによって行う。
【０００３】
例えば、１つのメモリセルに４値情報を記憶する場合、各閾値電位に対応するビット線電位を、それぞれ、ＶＴＨ１、ＶＴＨ２、ＶＴＨ３、及びＶＴＨ４とすると、第１の参照電位ＶＲＥＦ１を、ＶＴＨ１とＶＴＨ２の間の電位に設定し、第２の参照電位ＶＲＥＦ２を、ＶＴＨ２とＶＴＨ３の間の電位に設定し、第３の参照電位ＶＲＥＦ３を、ＶＴＨ３とＶＴＨ４の間の電位に設定し、それらを、図１０に示すように、カレントミラー型の各副センスアンプＳＮ１、ＳＮ２、及びＳＮ３の参照電位とすると、比較すべきビット線電位ＶＢＩＴがＶＴＨ１、ＶＴＨ２、ＶＴＨ３、及びＶＴＨ４の何れかであるので、ビット線電位に応じた出力信号ＳＡ１、ＳＡ２、及びＳＡ３が得られる。図１１は、ビット線電位と各参照電位との関係を示した図である。なお、図１０において、ＣＥはセンスアンプ活性化信号である。上記出力信号ＳＡ１、ＳＡ２、及びＳＡ３に基づき、図１２の回路によって、図１３に示す２ビットの情報（Ｄ１、Ｄ２）を読み出すことができる。
【０００４】
更に、特開平５−２１７３８５号公報に、マスクＲＯＭに用いられるセンスアンプ回路について開示されている。この特開平５−２１７３８５号公報の発明では、１つのメモリセルに４値情報を記憶する場合に、図１４に示すように、それぞれの閾値のメモリセルに対する４つのビット線電位ＶＴＨ１、ＶＴＨ２、ＶＴＨ３及びＶＴＨ４を、参照電位として用い、カレントミラー回路から成る３つの副センスアンプＳＬ１、ＳＬ２、及びＳＬ３を備え、第１の副センスアンプＳＬ１には、第１のビット線電位ＶＴＨ１と第２のビット線電位ＶＴＨ２とを、参照電位として与え、第２の副センスアンプＳＬ２には、第２のビット線電位ＶＴＨ２と第３のビット線電位ＶＴＨ３とを、参照電位として与え、更に、第３の副センスアンプＳＬ３には、第３のビット線電位ＶＴＨ３と第４のビット線電位ＶＴＨ４とを、参照電位として与える構成とすることにより、参照電位の発生に、各閾値のメモリセルを有するビット線と同一構成の参照ビット線を用いる構成として、安定な読み出しを実現している。
【０００５】
次に、図１５及び図１６によって、カレントミラー型センスアンプについて説明する。
【０００６】
図１５に於いて、Ｎ型ＭＯＳＦＥＴＱＮ１とＰ型ＭＯＳＦＥＴＱＰ１により、第１のスタティックインバータを構成し、Ｎ型ＭＯＳＦＥＴＱＮ２とＰ型ＭＯＳＦＥＴＱＰ２により、第２のスタティックインバータを構成し、それらは、並列に、Ｎ型ＭＯＳＦＥＴＱＮ３を介して、接地電位（ＧＮＤ）に接続される。各スタティックインバータの他端は電源電位（Ｖｃｃ）に接続される。Ｎ型ＭＯＳＦＥＴＱＮ３は、カレントミラー型センスアンプを活性化する活性化スイッチであり、センスアンプ活性化信号ＣＥにより導通し、本センスアンプを動作可能とする。Ｐ型ＭＯＳＦＥＴＱＰ１及びＱＰ２は、カレントミラーの負荷側を構成している。Ｎ型ＭＯＳＦＥＴＱＮ１及びＱＮ２には、それぞれ、比較すべき電位が入力される。すなわち、Ｎ型ＭＯＳＦＥＴＱＮ１のゲートには、参照電位ＶＲＥＦが入力され、Ｎ型ＭＯＳＦＥＴＱＮ２のゲートには、ビット線電位ＶＢＩＴが入力され、それらの電位差を検出して、出力信号ＶＯＵＴを出力する。
【０００７】
第１のスタティックインバータのＰ型ＭＯＳＦＥＴＱＰ１は飽和領域で動作するので、その負荷特性は、図１６のａ１となり、また、Ｎ型ＭＯＳＦＥＴＱＮ１のドライブ特性はｂ１となり、特性曲線ａ１とｂ１とは、Ｖ１＝Ａ１で交わる。一方、第２のスタティックインバータのＰ型ＭＯＳＦＥＴＱＰ２のゲート電位は、第１のスタティックインバータのＰ型ＭＯＳＦＥＴＱＰ１のゲート電位と同じＶ１であるので、その負荷曲線はｃ１となり、ＶＲＥＦ＝ＶＢＩＴのときは、第２のスタティックインバータのＮ型ＭＯＳＦＥＴＱＮ２のドライブ特性はｂ１と同じとなり、ｂ１とｃ１とは、ＶＯＵＴ＝Ａ１で交わる。曲線ｂ１とｃ１は、共に、飽和領域で交わるので、ビット線電位のわずかな変化で、第２のスタティックインバータのＮ型ＭＯＳＦＥＴＱＮ２のドライブ特性は、曲線ｄ１、ｅ１のように変化し、負荷曲線ｃ１との交点も、ＶＯＵＴ＝Ｂ１からＶＯＵＴ＝Ｃ１に大きく変動し、微小信号電圧を高速かつ高感度に検知し、増幅することができる（特性１）。
【０００８】
以下、図１０に示す多値メモリ用センスアンプ回路の動作について説明する。初期状態、通常は、ビット線（ＶＢＩＴ）、参照ビット線（ＶＲＥＦ）のプリチャージにより、それらは、読み出し前に、初期電位Ｖ０（図１１）に設定される。その後、メモリセルによる放電により、ビット線（ＶＢＩＴ）は、メモリセルの閾値により、何れかのビット線電位（ＶＴＨ１、ＶＴＨ２、ＶＴＨ３、ＶＴＨ４）に遷移する。一方、参照電位は、各ビット線電位の中間値（ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３）になるように遷移する。例えば、読み出す対象となるメモリセルの閾値により、ビット線電位ＶＢＩＴがＶＴＨ２の場合は、副センスアンプＳＮ１においては、ＶＢＩＴ＞ＶＲＥＦ１となり、副センスアンプＳＮ２では、ＶＢＩＴ＜ＶＲＥＦ２、副センスアンプＳＮ３では、ＶＢＩＴ＜ＶＲＥＦ３となり、副センスアンプＳＮ１、ＳＮ２、ＳＮ３の出力信号は、（ＳＡ１、ＳＡ２、ＳＡ３）＝（０、１、１）となり、図１２の回路により、出力情報（Ｄ１、Ｄ２）＝（０、１）が得られる。ビット線電位が、ＶＴＨ１、ＶＴＨ３、ＶＴＨ４の場合も同様に図１３に示す出力情報が得られる。
【０００９】
【発明が解決しようとする課題】
カレントミラー型センスアンプは、ビット線電位と参照電位との差が小さい程、出力ＳＡの遷移が遅いので、参照電位とビット線電位との差（ΔＶ＝｜ＶＢＩＴ−ＶＲＥＦ｜）が小さい副センスアンプの遅延が大きくなり、これによって、センスアンプ回路の遅延が決まる。したがって、図１０の構成のセンスアンプ回路では、アクセスタイムは、ビット線電位がＶＴＨ１のときは、ΔＶの最も小さいＳＮ１により決まり、ビット線電位がＶＴＨ２のときは、ＳＮ１又はＳＮ２により決まり、ビット線電位がＶＴＨ３のときは、ＳＮ２又はＳＮ３により決まり、ビット線電位がＶＴＨ４のときは、ＳＮ３により決まる。
【００１０】
また、多値メモリに用いられるセンスアンプ回路は、複数の参照電位に対する複数の副センスアンプを備えるが、各副センスアンプを全て同じ構成とすると、それらは、ΔＶが同じであっても、入力信号の電位により感度（利得）が異なる。副センスアンプの利得特性を図１９に示す。
【００１１】
すなわち、参照電位がより高い場合には、図１７に示す動作特性（特性２）を持ち、ドライブ特性のＡ２で交差するために、ドライブ特性の飽和領域から外れる。したがって、ビット線電位ＶＢＩＴの変動に対して、第２のスタティックインバータのＮ型ＭＯＳＦＥＴＱＮ２のドライブ特性は曲線ｄ２、ｅ２のように変化し、第２のスタティックインバータの負荷曲線ｃ２との交点は、ＶＯＵＴ＝Ｂ２からＶＯＵＴ＝Ｃ２に変動し、同一のビット線電位の変動に対して、｜Ｂ２−Ｃ２｜＜｜Ｂ１−Ｃ１｜となり、感度が低くなり、更に、Ｉｄ２＞Ｉｄ１より、ドレイン電流が増加する。
【００１２】
一方、参照電位がより低い場合には、図１８の動作特性（特性３）を持ち、ドライブ特性のＡ３で交差するために、ドライブ特性の飽和領域から外れ、同一のビット線電位の変動に対して、｜Ｂ３−Ｃ３｜＜｜Ｂ１−Ｃ１｜となり、感度が低くなり、更に、Ｉｄ３＜Ｉｄ１より、ドレイン電流が減少するため、副センスアンプの遅延が増大する。更に、参照電位が、Ｎ型ＭＯＳＦＥＴの閾値（Ｖｔｎ）以下では、Ｎ型ＭＯＳＦＥＴは、非導通となり、正しい出力が得られない。
【００１３】
多値メモリのアクセスタイムを速くするためには、各副センスアンプを図１６の動作特性（特性１）、または、それに近い特性で動作させることが望ましいが、そのためには、各参照電位間の差を小さくすることが必要である。しかしながら、各参照電位の差を小さくすると、参照電位とビット線電位の差を大きくすることができず、センスアンプの感度が低下するという矛盾を生じる。
【００１４】
多値メモリのセンスアンプ回路を複数の副センスアンプにより構成する方法では、各々の比較結果が確定する時間は相違し、最終的には、最も遅い副センスアンプの出力が確定する時間に依存し、最も遅い副センスアンプは、図１８の特性（特性３）で動作している。
【００１５】
本発明は、上記従来の問題点を解決すべくなされたものである。
【００１６】
【課題を解決するための手段】
図２０の構成のメモリにおいては、メモリセルの閾値が高くなるとビット線電位ＶＢＩＴは高くなり、図１０のセンスアンプ回路において、より低い閾値のメモリセルに対する参照電位から順に、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３とすると、副センスアンプＳＮ１、ＳＮ２、ＳＮ３は、順に、特性３、特性１、特性２（図１９）の各特性を取る。以下、この構成の副センスアンプをＮ型極性の副センスアンプ（Ｎ型センスアンプ）という。
【００１７】
一方、上記Ｎ型センスアンプの全てのＭＯＳＦＥＴの導電型を反転させた構成（図２１）を採用すると、同様に、より低い閾値のメモリセルに対する参照電位から順に、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３とすると、副センスアンプＳＰ１、ＳＰ２、ＳＰ３は、上記Ｎ型センスアンプの場合とは逆に、順に、特性２、特性１、特性３（図１９）の各特性を取る。以下、この構成の副センスアンプをＰ型極性の副センスアンプ（Ｐ型センスアンプ）という。
【００１８】
したがって、特性３を避けるためには、参照電位のレベルが最も低い参照電位ＶＲＥＦ１に対する副センスアンプとしては、Ｐ型極性の副センスアンプを採用し、また、参照電位のレベルが最も高い参照電位ＶＲＥＦ３に対する副センスアンプとしては、Ｎ型極性の副センスアンプを採用することで、実現することができる。なお、参照電位ＶＲＥＦ２に対する副センスアンプは、Ｎ型、Ｐ型、何れの極性の副センスアンプを採用してもよい。これにより、副センスアンプの特性は、全て、特性１または特性２の何れかとなり、アクセスタイムの短縮化を図ることができる。
【００１９】
すなわち、本発明のセンスアンプ回路（請求項１）は、複数レベルの参照電位それぞれに対応するカレントミラー型の副センスアンプを複数備えて成るセンスアンプ回路に於いて、各該副センスアンプに入力される前記参照電位のレベルに応じて、Ｎ型又はＰ型のいずれかに対応する極性の異なる副センスアンプを混在させて構成して成ることを特徴とするものである。
【００２０】
また、本発明のセンスアンプ回路（請求項２，３）は、複数レベルの参照電位それぞれに対応するカレントミラー型の副センスアンプを複数備えて成るセンスアンプ回路に於いて、入力される前記参照電位のレベルが最も高い副センスアンプの極性はＮ型とし、入力される前記参照電位のレベルが最も低い副センスアンプの極性はＰ型として成ることを特徴とし、また、実際のメモリセルからの出力レベルの評価結果に基づいて、予め設定される所定の選択信号に応じて、各前記副センスアンプの極性を可変とした副センスアンプを備えて成ることを特徴とするものである。
【００２１】
更に、上記特性２の副センスアンプの電流を制限することにより、特性１と同レベルの電流及び電圧で動作させることが可能である。すなわち、本発明のセンスアンプ回路（請求項４，５）は、各前記副センスアンプを活性化信号ＣＥ又はＣＥバー信号によりそれぞれ活性化する活性化スイッチとして、入力される前記参照電位のレベルが最も高い副センスアンプ又は前記参照電位のレベルが最も低い副センスアンプの電流を制限する電流制限手段を備えて成ることを特徴とし、また、各前記副センスアンプをそれぞれ活性化する活性化スイッチとして、複数の各副センスアンプの電流を同程度に制限する電流制限手段を備えて成ることを特徴としている。例えば、図１５のＮ型センスアンプでは、ＭＯＳＦＥＴＱＮ３のゲート電位を、該ＱＮ３のソース／ドレイン電圧（Ｖｓｄ）と閾値電圧（Ｖｔｈ）の和以下の所定の中間電位に設定することによって、飽和領域で動作させることにより、定電流源とすることができ、上記中間電位を最適化することにより、特性１と同程度の電流値にすることによって、同程度の感度にすることができる。すなわち、図９に示すように、Ｎ型ＭＯＳＦＥＴＱＮ３の電流制限手段を設ける構成とすることによって、特性１と同程度の特性４をもつセンスアンプとすることができるものである。
【００２２】
図９によって、特性４のセンスアンプの動作について詳細に説明する。
【００２３】
スイッチ素子を構成するＮ型ＭＯＳＦＥＴＱＮ３のドレイン電位をＶｓとする。所定の制御入力（Ｎ型ＭＯＳＦＥＴＱＮ３のゲート電位）ＶＸにより、ＶＲＥＦ、ＶＢＩＴの平衡点としてＶｓが定まり、Ｎ型ＭＯＳＦＥＴＱＮ１、ＱＮ２のソース／ゲート電圧ＶｓｇがＶｓだけ低下することにより、副センスアンプは、同図（下図）に示す特性（特性４）になり、平衡状態（ＶＢＩＴ＝ＶＲＥＦ）では、Ｖ１＝ＶＯＵＴ＝Ａ２２で交わる。これにより、当該センスアンプの感度は、ビット線電位ＶＢＩＴの変化に対して、出力ＶＯＵＴは、図９の上図のＢ２−Ｃ２から、図９の下図のＢ２２−Ｃ２２に拡大し、消費電流もＩｄ２からＩｄ１に減少する。上記制御入力ＶＸは、Ｎ型ＭＯＳＦＥＴＱＮ３が定電流源として動作する飽和領域で動作するように、（ソース／ゲート電圧Ｖｓｇ−閾値Ｖｔｈ）＜（ソース／ドレイン電圧Ｖｓｄ）にすることが望ましい。なお、上記は、Ｎ型センスアンプについての説明であるが、Ｐ型センスアンプについても同様である。
【００２４】
以上のように、本発明によれば、多値メモリに使用されるセンスアンプ回路を構成する各副センスアンプの構成を、各副センスアンプ毎に最適化する（極性、電流値の最適化）ことにより、読み出し速度の高速化を図ることができるものである。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２６】
図１は、本発明の第１の実施形態のセンスアンプ回路の構成図である。本実施形態のセンスアンプ回路は、上記従来技術の項で説明したセンスアンプ回路と同様に、４値メモリに於いて使用されるものである。
【００２７】
図１０に示した従来のセンスアンプ回路との相違点は、最も低い参照電位ＶＲＥＦ１に対する副センスアンプとしてＰ型センスアンプＳＰ１を採用している点である。また、これに応じて、該Ｐ型センスアンプＳＰ１の活性化信号は、ＣＥ信号と逆極性のＣＥバー信号としている。これにより、各副センスアンプＳＰ１、ＳＮ２、及びＳＮ３の特性は、それぞれ、特性２、特性１、及び特性２（図１９）とすることができ、高速化を図ることができるものである。
【００２８】
このように、センスアンプ回路の各副センスアンプの参照電位が明らかな場合は、最適な構成（Ｐ型またはＮ型）の副センスアンプを配置しておくことにより、アクセスタイムの高速化可能となるものである。
【００２９】
なお、場合によっては、図１に於ける、参照電位ＶＲＥＦ２に対する副センスアンプＳＮ２も、Ｐ型の副センスアンプに置き換える構成としてもよい。すなわち、参照電位ＶＲＥＦ２に対する特性が、Ｎ型よりもＰ型の方が優れている場合は、第２の参照電位ＶＲＥＦ２に対する副センスアンプもＰ型センスアンプＳＰ２とすることができる。
【００３０】
次に、本発明の第２の実施形態について説明する。
【００３１】
第２の実施形態は、所定の選択信号により、その極性を可変とした副センスアンプを用いる構成としたことを特徴とするものである。ビット線電位はメモリセルの閾値等により変動するが、これは、メモリの製造プロセスのばらつき等により変動するので、予め、最適な副センスアンプを決められない場合がある。したがって、製品の完成後に、その製品の特性をテストし、その結果に基づいて選択信号を設定することで、副センスアンプの極性を何れかに設定するものである。なお、選択信号は、レーザヒューズの切断や、特定端子からの入力信号等により設定することができる。製造プロセスが安定した場合には、製造工程に於いて、選択信号を何れかに固定することにより、各チップ毎に、テスト−設定を行う必要は無くなる。
【００３２】
本実施形態に係る副センスアンプの構成例を図２及び図３に示す。
【００３３】
選択回路ＳＬＣの構成が図４の構成であるとすると、選択信号ＳＬが、”Ｈ”レベルのときは、Ｎ型センスアンプＳＮの出力信号が選択出力され、選択信号ＳＬが、”Ｌ”レベルのときは、Ｐ型センスアンプＳＰの出力信号が選択出力される。これにより、選択信号ＳＬにより、副センスアンプの極性を可変設定することができるものである。
【００３４】
また、図３の構成では、非選択のセンスアンプが非導通となるので、図２の構成に比べて、消費電流の低減を図ることができるものである。
【００３５】
なお、以上に説明した極性可変型副センスアンプは、例えば、図１に示すセンスアンプ回路では、第２の参照電位ＶＲＥＦ２に対する副センスアンプＳＮ２に代えて用いることができるが、センスアンプ回路を構成する全ての副センスアンプに、上記極性可変型センスアンプを用いる構成とすることもできる。
【００３６】
次に、本発明の第３の実施形態について説明する。
【００３７】
第３の実施形態は、複数の副センスアンプのうち、特性２で動作する副センスアンプ、すなわち、参照電位が最も高い副センスアンプ及び参照電位が最も低い副センスアンプの電流を所定の定電流に制限することにより、当該副センスアンプの消費電流を低減するとともに、感度の向上を図り、センスアンプ回路全体として、アクセスタイムの向上を図ることができる構成としたことを特徴とするものである。
【００３８】
電流の制限は、上述した通り、当該副センスアンプのＭＯＳＦＥＴ（ＱＮ３、ＱＰ３）のゲートに所定の中間電位を与えることで実現できる。
【００３９】
本実施形態のセンスアンプ回路のブロック構成を図５に示す。所定レベルの中間電位を発生する中間電位発生回路ＶＸＣ１及びＶＸＣ２を設けている点が特徴であり、Ｐ型の副センスアンプＳＰ１用の中間電位発生回路ＶＸＣ１としては、例えば、図６に示す構成の中間電位発生回路を用いることができ、また、Ｎ型の副センスアンプＳＮ３用の中間電位発生回路ＶＸＣ２としては、例えば、図７に示す構成の中間電位発生回路を用いることができる。両中間電位は、当該副センスアンプの電流が、特性１の動作点電流と同程度になるように設定する事が望ましい。
【００４０】
なお、本実施形態の構成と上記第２の実施形態の構成とを併用する構成としてもよいものである。
【００４１】
最後に、本発明の第４の実施形態について説明する。
【００４２】
本実施形態は、構成の簡単化を優先させたものであり、複数の副センスアンプの電流を全て同程度の電流に制限する構成とすることにより、簡単な構成で、上記各実施形態と同程度の高速化を図ったことを特徴とするものである。
【００４３】
本実施形態のセンスアンプ回路のブロック構成を図８に示す。所定レベルの中間電位を発生する、各副センスアンプに共通の中間電位発生回路ＶＸＣを設けている点が特徴であり、中間電位発生回路ＶＸＣとしては、上記第３の実施形態と同様に、図６に示す構成の中間電位発生回路、又は、図７に示す構成の中間電位発生回路を用いることができる。中間電位発生回路ＶＸＣより出力される中間電位の値を適当なレベルに設定することにより、各副センスアンプＳＰ１、ＳＮ２、ＳＮ３を、特性１または４に近い特性で動作させることができる。
【００４４】
なお、本実施形態の構成と上記第２の実施形態の構成とを併用する構成としてもよいものである。
【００４５】
以上の説明では、４値メモリに使用されるセンスアンプ回路を例にとって本発明の実施形態を詳細に説明したが、本発明は、他の多値メモリ、すなわち、３値、或いは５値以上のメモリに於けるセンスアンプ回路においても有効に実施できるものであることは言うまでもない。
【００４６】
【発明の効果】
以上詳細に説明したように、本発明によれば、多値メモリに使用されるセンスアンプ回路の高速化を図ることができるものである。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の回路構成図である。
【図２】本発明の第２の実施形態に於いて用いられる極性可変型センスアンプの第１の構成例を示す回路構成図である。
【図３】同第２の構成例を示す回路構成図である。
【図４】図２及び図３に示す極性可変型センスアンプにおいて用いられる選択回路の構成例を示す回路構成図である。
【図５】本発明の第３の実施形態のブロック構成図である。
【図６】第３の実施形態において用いられるＰ型副センスアンプ用中間電位発生回路ＶＸＣ１の構成例を示す回路構成図である。
【図７】同Ｎ型副センスアンプ用中間電位発生回路ＶＸＣ２の構成例を示す回路構成図である。
【図８】本発明の第４の実施形態のブロック構成図である。
【図９】電流制限手段を備えたＮ型センスアンプの特性図である。
【図１０】Ｎ型の副センスアンプを使用した従来のセンスアンプ回路の回路構成図である。
【図１１】ビット線電位と参照電位の説明に供する図である。
【図１２】センスアンプ回路出力信号のデコード回路の構成を示す回路構成図である。
【図１３】ビット線電位ＶＢＩＴと、センスアンプ回路出力信号ＳＡ及び出力情報Ｄとの関係を示す図である。
【図１４】特開平５−２１７３８５号公報に示されるセンスアンプ回路の回路構成図である。
【図１５】Ｎ型センスアンプの構成例を示す回路構成図である。
【図１６】参照電位が中レベルである場合のＮ型センスアンプの特性図である。
【図１７】参照電位が高レベルである場合のＮ型センスアンプの特性図である。
【図１８】参照電位が低レベルである場合のＮ型センスアンプの特性図である。
【図１９】Ｎ型センスアンプの利得特性図である。
【図２０】メモリの構成例を示す回路構成図である。
【図２１】Ｐ型の副センスアンプを使用した従来のセンスアンプ回路の回路構成図である。
【符号の説明】
ＳＰ１                                Ｐ型副センスアンプ
ＳＮ２、ＳＮ３                        Ｎ型副センスアンプ
ＶＢＩＴ                              ビット線電位
ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３    参照電位
ＳＰ                                  Ｐ型センスアンプ
ＳＮ                                  Ｎ型センスアンプ
ＳＬＣ                                選択回路
ＳＬ                                  選択信号
ＶＸＣ１、ＶＸＣ２、ＶＸＣ            中間電位発生回路
【図１】
0003558844.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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