(57)【特許請求の範囲】
【請求項１】
自己テスト機能が組み込まれている回路であって、該回路はテストすべきロジック回路（ＬＭ）と、内部の直接インタフェース（Ｓ２）を介して該ロジック回路（ＬＭ）を作動するための機能回路（ＦＳ）とから成っていて、該機能回路（ＦＳ）は当該回路（１）を外部装置（ＥＴ）と接続するための外部の標準インタフェース（Ｓ１）を有しているという形式のものにおいて、
該機能回路（ＦＳ）は、前記外部の標準インタフェース（Ｓ１）と前記内部の直接インタフェース（Ｓ２）および／または別の内部の間接的なインタフェース（Ｓ３）との間のインタフェース変換器として使用され、
ロジック回路（ＬＭ）をストラクチャテストするためのストラクチャテスト装置（ＳＴ）が設けられており、
前記別の内部の間接的なインタフェース（Ｓ３）は、前記ストラクチャテスト装置（ＳＴ）によってロジック回路（ＬＭ）を作動させるため、該機能回路（ＦＳ）と該ストラクチャテスト装置（ＳＴ）とを接続しており、
機能回路（ＦＳ）は外部の標準インタフェース（Ｓ１）に加えられるテスト命令を少なくとも部分的に該別の内部の間接インタフェース（Ｓ３）に送出する
ことを特徴とする回路。
【請求項２】
ストラクチャテスト装置（ＳＴ）はテストすべきロジック回路（ＬＭ）中に走査チェーン回路（ＳＰ）および／またはテスト点（ＴＰ）を有している
請求項１記載の回路。
【請求項３】
ストラクチャテスト装置（ＳＴ）はテストすべきロジック回路（ＬＭ）に最適化されているベクトルの形のテストパターンを使用し、該ベクトルは機能回路（ＦＳ）にファイルされている
請求項１または２記載の回路。
【請求項４】
機能回路（ＦＳ）にファイルされているテストパターンは標準インタフェース（Ｓ１）を介して外部のテスター（ＥＴ）からロード可能である
請求項３記載の回路。
【請求項５】
ストラクチャテスト装置（ＳＴ）は擬似乱数ベクトルの形のテストパターンを発生するためのテストパターン発生器を有している
請求項１または２記載の回路。
【請求項６】
機能回路（ＦＳ）は、直接インタフェース（Ｓ２）を介してロジック回路（ＬＭ）を機能テストするために機能テスト装置（ＦＴ）を有している
請求項１から５までのいずれか１項記載の回路。
【請求項７】
機能テスト装置（ＦＴ）はストラクチャテスト装置（ＳＴ）およびロジック回路（ＬＭ）に対するシミュレーション結果に基づいて機能テストを実施する
請求項６記載の回路。
【請求項８】
ストラクチャテスト装置の一部（ＳＴ＊）はソフトウェアとして機能回路（ＦＳ）に実現されている
請求項５から７までのいずれか１項記載の回路。
【請求項９】
テストすべきロジック回路（ＬＭ）は複数のロジックモジュール（ＬＭ１，ＬＭ２、ＬＭ３）を有している
請求項１から８までのいずれか１項記載の回路。
【請求項１０】
機能回路（ＦＳ）は複数のロジックモジュール（ＬＭ１，ＬＭ２、ＬＭ３）から１つまたは複数をテストのために選択する
請求項９記載の回路。
【請求項１１】
当該回路（１）はチップカード上の集積回路である
請求項１から１０までのいずれか１項記載の回路。
【請求項１２】
標準インタフェースは無接触インタフェース（Ｓ１＊）である
請求項１から１１までのいずれか１項記載の回路。
【発明の詳細な説明】
【０００１】
本発明は、自己テスト機能が組み込まれている回路（ビルト・イン・セルフ・テスター付き回路＝ＣＩＲＣＵＩＴ ＷＩＴＨ ＢＵＩＬＴ−ＩＮ ＳＥＬＦ−ＴＥＳＴＥＲ）、例えば改善されたテスト能力を備えたチップカードの形の集積回路に関する。
【０００２】
集積回路の論理テストのために殊に、従来技術によれば、機能テストのためのソフトウェアテストまたはストラクチャのテストのためのハードウェアテストが使用される。
【０００３】
図４には、従来のソフトウェアテストを用いて複合回路１をテストするためのテスト装置がブロックにて略示されている。図４において参照符号ＥＴで外部テスト装置が示されている。テスト装置は標準インタフェースＳ１を介してテストすべき複合回路１に接続されている。複合回路１は実質的に機能回路ＦＳから成っている。機能回路は、一方において本来のロジック回路ＬＭを制御しかつ他方においてロジック回路ＬＭの機能をテストするために用いられる。機能回路ＦＳは本来テストすべきロジック回路ＬＭに直接的なインタフェースＳ２を介して接続されている。このインタフェースは実質的に、ロジック回路ＬＭの入力側および出力側に対する接続部を形成している。通例、この形式の直接的なインタフェースＳ２を介するテストアクセスはレジスタを介してのみ行われるので、これは「ソフトウェアインタフェースないしレジスタインタフェース」とも称される。複合回路１のテストのために、外部テスト装置ＥＴは標準インタフェースＳ１を介して種々様々なテストデータを機能回路ＦＳに送出する。機能回路はロジック回路ＬＭの機能テストを直接的なインタフェースＳ２を介して実施する。
【０００４】
ロジック回路ＬＭの機能テストを実施することができるにすぎないこの従来のソフトウェアテストでは、テストのカバー率が比較的僅かで約６０ないし７０％であるという点が不都合である。どうしてかというと実質的に、この従来の機能テストではロジック回路ＬＭの所定の内部領域に届くことができないからである。
【０００５】
それ故にテストカバー率を改善するために、図５および図６に示されているハードウェアテストが開発された。
【０００６】
図５には、いわゆるハードウェアテストを介してテストすべき回路のストラクチャテストを可能にする別の従来のテスト装置がブロック線図にて示されている。図５に示されているように、テストすべき複合回路１は実質的にロジック回路ＬＭから成っており、これは標準インタフェースＳ１を介して外部環境に接続されている。テストが標準インタフェースＳ１を介して実施される図４の機能テストとは異なって、図５のテスト装置は付加的に、ストラクチャインタフェースＳＳを有している。これはロジック回路ＬＭのストラクチャテストを可能にするものである。このストラクチャインタフェースＳＳの実現のために通例、５本の別の接続線が必要である。このストラクチャインタフェースＳＳは入力および出力接続端子、クロックおよび制御接続端子並びにストラクチャインタフェースＳＳのアクティベートないしデアクティベートのための接続端子を有している。この場合ストラクチャインタフェースＳＳはロジック回路ＬＭの内部領域に導かれており、これにより従来の機能テストではアクセスしにくいロジック領域にも到達することができる。図５の従来のテストでは、ロジック回路ＬＭの技術的な特殊性を考慮して、最適化されたテストパターンが計算される。これはロジック回路ＬＭに外部テスト装置ＥＴからストラクチャインタフェースＳＳを介して供給される。ロジック回路ＬＭの、テストパターンに対する反応はストラクチャインタフェースＳＳを介して外部のテスト装置ＥＴに導かれかつそこで処理される。このようにして、僅かな数の最適化されたテストパターンを用いて１００％にまで至る極めて高いテストカバー率が実現される。
【０００７】
この従来のテスト方法では、この付加的なストラクチャインタフェースＳＳが不都合である。これは、一方において敏感な回路における安全性問題を産むことになり、他方において複合回路１の作動のために付加的なハードウェアが必要になる。更に、ハードウェアテストのために必要な、複合回路１の所要面積は高められる。
【０００８】
図６には、別の従来のテスト装置がブロックにて略示されており、図５の最適化されたテストパターンを特定するための計算コストを低減するために、いわゆるＢＩＳＴ（ｂｕｉｌｔ−ｉｎ ｓｅｌｆ ｔｅｓｔ）が使用される。図６の従来のテスト装置は実質的に図５の従来のテスト装置に相応しているが、複合回路１はストラクチャテスト装置として組み込まれた自己テスト機能（ＢＩＳＴ）を有している。この場合ロジック回路ＬＭを作動するためにここでも、標準インタフェースＳ１が使用され、一方組み込まれたストラクチャテスト装置ＳＴは簡単化されたストラクチャインタフェースＳＳ′を介して外部のテスト装置ＥＴに接続されている。図６において使用されるＢＩＳＴは通例、テストパターンを高速に発生するためのいわゆる擬似乱数発生器を有している。この場合この擬似乱数発生器は極めて簡単な形式および手法で多数のテストパターンを発生する。これらテストパターンは本来テストすべきロジック回路ＬＭに内部のアクセス点（スキャン・パスおよび／またはテスト点）を介して供給されかつ相応の結果テストパターンが評価される。その際結果ベクトルは有利には図示されていないサインレジスタにおいて圧縮されかつこのようにして得られたサインが目標値と比較される。しかし図５のテスト装置とは異なって、擬似乱数発生器によって発生されるテストパターンはロジック回路ＬＭに最適化されていないので、約８０％という普通程度のテストカバー率が得られる。
【０００９】
テストカバー率が比較的低いということの他に、別のストラクチャインタフェースＳＳ′が設けられていることは不都合である。このために安全上問題になるし、複合回路１において付加的なハードウェア（ＢＩＳＴ）に対して極めて高い所要面積が占められることになる。これは複合回路１に対する総所要面積の１０％にまでなる。
【００１０】
しかしいわゆるチップカードにおいて使用される集積回路では殊に、外部の接続端子ないしインタフェースの数は大問題である。より正確に言うと、この形式のチップカードはすでに、固定の前以て決められた数のインタフェースを有している。これらは固定の数の接続端子を持っていて、これは変更することができない。更に、別のインタフェースを使用するにしても殊にいわゆる貨幣価値のあるカードの場合には安全性の危険が新たに加わることになる。これは受け入れることができない。というのは本来のロジック回路に対する許可されていない不正操作は確実に排除すべきだからである。
【００１１】
従って本発明の課題は、固定的に前以て決められている外部インタフェースを使用する際にテストすべき回路のテストカバー率の改善を簡単な手法で可能にする、自己テストが組み込まれている回路を提供することである。
【００１２】
本発明によればこの課題は、請求項１の特徴部分に記載の構成によって解決される。
【００１３】
ストラクチャテスト装置と、ストラクチャテスト装置を複合回路の機能回路に接続するための間接的なインタフェースとを使用することによって殊に、テストすべきロジック回路のテストカバー率を改善することができ、その際に別の外部のインタフェースを使用しなくてもよい。
【００１４】
有利には、ストラクチャテスト装置は、テストすべきロジック回路に直接存在している走査チェーン回路（スキャン・パス）および／またはテスト点を有している。これにより、機能テストを介しては到達できないまたはできるにしても非常に難しいロジック領域もテストすることができる。この場合ストラクチャテスト装置はテストパターンとして最適化されたベクトルまたは擬似乱数ベクトルを使用することができる。テストカバー率はこのような手法でほぼ１００％まで可変に調整設定することができる。
【００１５】
有利には、ストラクチャテスト装置はテストパターンとして擬似乱数ベクトルを約８０％のテストカバー率で以て使用し、この場合残りの２０％のテストカバー率は機能テストによって充当することができる。このようにして特別簡単かつコストの面で有利な手法で極めて高いテストカバー率が可能になる。
【００１６】
有利にはテストすべきロジック回路は更に複数のロジックモジュールから成っており、これらロジックモジュールは同じストラクチャテスト装置を介して制御され、これによりテスト装置の一層の所要面積低減および簡素化が実現されることになる。
【００１７】
従属請求項には本発明の別の有利な形態が記載されている。
【００１８】
次に本発明を図示の実施例につき図面に即して詳細に説明する。
【００１９】
その際：
図１は、第１の本発明の実施例によるテスト装置をブロックにて略示し、
図２は、テストすべきロジック回路に接続されているストラクチャテスト装置をブロックにて略示し、
図３は、第２の本発明の実施例によるテスト装置をブロックにて略示し、
図４は、従来のテスト装置をブロックにて略示し、
図５は、別の従来のテスト装置をブロックにて略示し、
図６は、更に別の従来のテスト装置をブロックにて略示している。
【００２０】
図１には、外部のテスト装置ＥＴと複合回路１とを有するテスト装置がブロック線図にて略示されている。複合回路は例えばいわゆるチップカードの形の集積回路である。複合回路１は、機能回路ＦＳと、ストラクチャテスト装置ＳＴと、ロジック回路ＬＭとを有している。機能回路ＦＳは実質的に、例えばマイクロプロセッサ（ＣＰＵ、等）によって処理されるソフトウェアから成っている。この場合マイクロプロセッサも機能回路ＦＳ（ソフトウェア）によってテストされ、それ故に図１に示されているように、ロジック回路ＬＭのブロックに配属されている。複合回路１は更に、固定的に前以て決められている標準インタフェースＳ１を有している。これを介して機能回路は図示されていない外部装置に接続される。チップカードの場合、この標準インタフェースＳ１は実質的に、５つの敷設されている接続線路から成っている。これらには予め固定の機能が割り当てられている。これにより、多数の外部の書き込み／読み出し装置とのコンパチビリティが保証されている。チップカード上にファイルされているデータは時として安全が保証されなければならないデータであるので、このような安全が保証されなければならないデータの操作をできるだけ防止することが必要であり、それ故に本来のロジック回路ＬＭに対して直接アクセスできないようになっていなければならない。
【００２１】
複合回路１はこのために間接的なインタフェースＳ３を有している。ストラクチャテスト装置ＳＴを介して該ロジック回路ＬＭを作動させるため、間接的なインタフェースは機能回路ＦＳをストラクチャテスト装置ＳＴに接続する。例えば、外部のテスト装置ＥＴによって標準インタフェースＳ１を介して機能回路ＦＳにロジック回路ＬＭに対するテストが要求されると、図１に示されているように、このテスト要求は間接的なインタフェースＳ３を介してストラクチャテスト装置ＳＴに転送される。ストラクチャテスト装置はロジック回路ＬＭのストラクチャテストを実施しかつテスト結果を間接的なインタフェースＳ３を介して機能回路ＦＳに返送する。機能回路ＦＳは引き続いて、テスト結果を標準インタフェースＳ１を介して外部テスト装置ＥＴに送出する。これに対して複合回路１が図示されていない外部の書き込み／読み出し装置に接続されていれば、標準インタフェースＳ１を介して伝送される書き込み／読み出しデータは機能回路ＦＳから直接的なインタフェースＳ２に転送されかつロジック回路ＬＭによって従来通りに処理される。
【００２２】
固定的に前以て決められている外部の標準インタフェースＳ１と内部の直接的なインタフェースＳ２および／または間接的なインタフェースＳ３との間のインタフェース変換器として機能回路ＦＳを使用することによって、並びにストラクチャテスト装置ＳＴを使用することによって殊に、外部の標準インタフェースＳ１を使用した場合に改善されたテストカバー率を可能にする、自己テスト機能が組み込まれている回路１が実現される。
【００２３】
図２には、本来テストすべきロジック回路ＬＭと、これに接続されているストラクチャテスト装置ＳＴがブロック線図にて略示されている。図２において、ＦＩＮおよびＦＯＵＴはロジック回路ＬＭの入出力接続端子である。これらは直接的なインタフェースＳ２でもある。有利には、この直接的なインタフェースＳ２ないしＦＩＮ／ＦＯＵＴはソフトウェアインタフェースである。これらによって、テストすべきロジック回路ＬＭに対するアクセスが機能回路ＦＳのレジスタを介してのみ可能になる。更に、ロジック回路ＬＭは実質的にロジック領域Ｌから成っている。これらはフリップフロップＦＦを介して相互に接続されておりかつ直接的なインタフェースＳ２（ＦＩＮ／ＦＯＵＴ）に接続されている。ストラクチャテストを実施するために、ロジック回路ＬＭのフリップフロップＦＦは例えば走査チェーン回路（スキャン・パス）を介して接続されている。走査チェーン回路ＳＰは走査チェーン回路入力側ＳＰＩＮおよび走査チェーン回路出力側ＳＰＯＵＴを有している。これらはストラクチャテスト装置ＳＴに接続されている。従ってストラクチャテスト装置ＳＴはテストパターンを走査チェーン回路ＳＰを介して内部のロジック領域に書き込みかつ相応のテスト結果をこの領域から読み出すことができ、これによりテストカバー率は大幅に改善される。この走査チェーン回路ＳＰに対して択一的に、ストラクチャテスト装置ＳＴから、テストすべきロジック回路Ｌに直接的に存在しているテスト点ＴＰを直接制御するようにすることもできる。この場合テストパターンはストラクチャテスト装置ＳＴからテスト点入力側ＴＰＩＮを介してロジック領域Ｌに供給されかつテスト点出力側ＴＯＵＴを介して相応のテスト結果が読み出される。このようにして同様に、テストすべきロジック回路ＬＭに対して改善されたテストカバー率が得られる。更に、ロジック回路ＬＭのテストのために走査チェーン回路ＳＰとテスト点ＴＰとの組み合わせを使用して、テストカバー率の一層の改善を実現することができる。
【００２４】
図１および図２に示されているストラクチャテスト装置は、ロジック回路ＬＭのテストのために、定性的に異なっているテストパターンを使用することができる。これらテストパターンは一方において僅かな数の固有に求められた（最適化された）テストベクトルから成っていることができる。テストベクトルはロジック回路ＬＭ、ストラクチャテスト装置ＳＴ、走査チェーン回路ＳＰ並びにテスト点ＴＰとが分かった上で固有に最適化される。このようにして最適化されたテストベクトルは、これらには、テストすべきロジック回路ＬＭに対して殆ど１００パーセントのテストカバー率を有しているという利点がある。これらの最適化されたテストベクトルは例えば機能回路にファイルしておくことができ、間接的なインタフェースＳ３を介して使用することができるが、標準インタフェースＳ１を介して外部のテスト装置ＥＴから機能回路ＦＳに個別にまたはパケット毎にロードして、これらを引き続きロジック回路ＬＭにて使用するようにしてもよい。このようにして、テストすべきロジック回路ＬＭは後の時点で特別効果的な形式および方法で最適化されたテストベクトルを使用してテストすることができる。
【００２５】
しかし択一的に、ストラクチャテスト装置ＳＴがいわゆる擬似乱数ベクトルを使用するようにしてもよい。この種ベクトルは、比較的容易に実現することができる擬似乱数発生器（図示されていない）によってストラクチャテスト装置ＳＴに発生することができかつ非常に大きな量の擬似乱数テストベクトルを発生することができる。この形式の擬似乱数発生器は例えばいわゆるＢＩＳＴ（ｂｕｉｌｔ−ｉｎ ｓｅｌｆ ｔｅｓｔ）において使用される。しかし最適化されていないストラクチャに基づいてこの形式の擬似乱数ベクトルは典型的には約８０％のテストカバー率しか有していない。
【００２６】
図３には、第２の実施例のテスト装置がブロックにて略示されており、ここではストラクチャテスト装置ＳＴのために擬似乱数発生器を有するこの形式のＢＩＳＴが使用される。
【００２７】
この形式のＢＩＳＴを用いたテストカバー率（約８０％）を改善するために、例えばストラクチャテスト装置ＳＴの回路をロジック回路ＬＭと一緒にシミュレートしかつまだカバーされていない残りの約２０％のテストを定性的に位置決定することができる。この形式のシミュレーション結果に基づいて引き続いて、機能テストをソフトウェアテストとして発生しかつ機能回路ＦＳにおいて使用することができる。参照符号ＦＴはこの形式の機能テスト装置を表している。それは直接的なインタフェースＳ２を介して残りの約２０％の意図的な機能テストを実施する。このようにして、ストラクチャテスト装置ＳＴと機能テスト装置ＦＴとの組み合わせによってテストカバー率の一層の改善が計られる。
【００２８】
図３に示されているように、ストラクチャテスト装置ＳＴの一部は機能回路ＦＳの中に移されて、ソフトウェアとして実現することができる。図３ではストラクチャテスト装置ＳＴのこの形式の移された部分はＳＴ＊が付されており、移されたストラクチャテスト部分ＳＴ＊は間接的なインタフェースＳ３を介してストラクチャテスト部分ＳＴに接続されている。この形式の移されたストラクチャテスト部分ＳＴ＊は例えばテスト持続時間であり、その際ハードウェアで実現されている計数器は機能回路ＦＳ中のソフトウェアのループによって置換される。更に、ストラクチャテスト装置ＳＴに存在している目標実際値コンパレータはソフトウェア比較によって機能回路ＦＳにおいて実現することができる。理論的には、本来の走査チェーン回路（スキャン・パス）ＳＰおよびテスト点ＴＰを除くすべてのＢＩＳＴ機能はソフトウェアで機能回路ＦＳのストラクチャテスト部分ＳＴ＊にて実現することが可能であり、これにより複合回路１に対する面積が一層節約されることになる。
【００２９】
更に図３によれば、ロジック回路ＬＭは複数のロジックモジュールＬＭ１，ＬＭ２，ＬＭ３から成っていてよく、この場合テストすべきすべてのロジックモジュールＬＭ１，ＬＭ２，ＬＭ３に対して唯一のストラクチャテスト部分ＳＴが使用される。従って擬似乱数発生器を用いたＢＩＳＴを使用した場合殊に、種々異なったロジックモジュールを特別簡単にテストすることができる。この場合有利には機能回路ＦＳは、テストを実施すべきであるそれぞれのロジックモジュールを実現している。このようにして２つまたは複数のロジックモジュールＬＭ１，ＬＭ２およびＬＭ３の並列なテストも可能である。
【００３０】
更に図３に示されているように、標準インタフェースとしてデータの、外部装置ＥＴに対する伝送のために無接触ないしコンタクトレス標準インタフェースＳ１＊を使用することができ、その際複合回路１は更に、これらの無接触標準インタフェースＳ１＊を作動するための図示されていない送受信装置を有している。
【００３１】
本発明をチップカードの形式の集積回路に基づいて説明してきた。しかし本発明はそれに限定されるものではなく、固定的に前以て決められている標準インタフェースを有しかつ改善されたテストカバー率を以て自己テストを行う必要があるすべての複合回路に使用できるものである。
【図面の簡単な説明】
【図１】第１の本発明の実施例によるテスト装置のブロック線図である。
【図２】テストすべきロジック回路に接続されているストラクチャテスト装置のブロック線図である。
【図３】第２の本発明の実施例によるテスト装置のブロック線図である。
【図４】従来のテスト装置のブロック線図である。
【図５】別の従来のテスト装置をブロック線図である。
【図６】更に別の従来のテスト装置のブロック線図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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