(57)【特許請求の範囲】
【請求項１】
集積回路装置と、前記集積回路装置のリードデータバスに接続され、導通あるいは切断制御可能なプルアップ素子及びプルダウン素子を備えた入出力パッドセルとを半導体基板上に形成してなり、
バーンインモード時に前記プルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、
リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように、ウエイト制御することにより、命令フェッチのセットアップタイムを確保し、前記命令コードを実行できるように構成した命令回路を具備したことを特徴とするバーンインストレス回路を備えた半導体装置。
【請求項２】
CPUと、前記CPUのリードデータバスに接続され、導通あるいは切断制御可能なプルアップ素子及びプルダウン素子を備えた入出力パッドセルとを半導体基板上に形成してなり、
バーンインモード時に前記プルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、
前記CPUに対する動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、
リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように前記CPUにウエイト制御することにより、CPUへの命令フェッチのセットアップタイムを確保し、前記命令コードを実行できるように構成した命令回路を具備したことを特徴とするバーンインストレス回路を備えた半導体装置。
【請求項３】
前記命令回路は前記命令コードを一定時間間隔で可変させるように構成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記命令回路はCPUからのリードパルス信号をイベントとして命令コードを可変させるように構成されていることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記命令回路は前記CPUと同一基板上に形成されたことを特徴とする請求項２記載の半導体装置。
【請求項６】
前記命令回路は、CPUへの動作ストレスとともに入出力パッドセル自体へのストレスも同時に与えるように構成されていることを特徴とする請求項２記載の半導体装置。
【請求項７】
前記命令回路は、入出力パッドセルへの動作ストレスを与えるように構成されていることを特徴とする請求項２記載の半導体装置。
【請求項８】
CPUと、前記CPUのリードデータバスに接続され、導通あるいは切断制御可能なプルアップ素子及びプルダウン素子を備えた入出力パッドセルとを半導体基板上に形成してなる半導体装置に対し、
前記プルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、
CPUに対する動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、
リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように、ウエイト制御することにより、命令フェッチのセットアップタイムを確保し、
その命令コードを実行することにより、バーンインストレスを印加する工程を含むことを特徴とするバーンインストレス印加方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バーンインストレス回路を備えた半導体装置およびバーンインストレス印加方法にかかり、特に、ＣＰＵを内蔵する半導体集積回路におけるバーンインテスト時のストレス回路に関するものである。
【０００２】
【従来の技術】
半導体集積回路を備えた半導体装置の信頼性試験のひとつであるバーンインテストでは、内部回路を実動作に近い状態で動作させてストレスを印加するが、従来のバーンインテストでは、パッケージされた完成品に対して行われていたため、必要な入力信号は外部の信号供給源から端子に入力し内部回路を動作させる方法を取っていた。
【０００３】
しかしながら、最近では大量の半導体集積回路に対して同時にテストすることが可能なウエハーレベルバーンインの手法も確立されつつあり、非常に端子ピン数の多いものに対してテストをする必要が生じている。外部接続によるテストによる場合は、従来のパッケージ品のバーンインテストに比べて入力に使用できる端子数が限られてきており、そのため、内部に命令回路を設けてその命令信号を動作させることで回路にストレスを与える方法が提案されている。
【０００４】
図５に内部に命令回路を設けて命令信号を動作させるようにした半導体集積回路装置を示す。この半導体集積回路装置は、半導体集積回路におけるCPU８１のバーンインストレス回路を示す図である。この半導体集積回路装置は、半導体基板上にCPU８１、テストROM８２、データバスに接続される入出力パッドセル群８３、通常動作時のCPUのリードデータバス８７、バーンインモード時のリードデータバス８８、通常動作時のCPUリードデータバス８７とバーンインモード時のリードデータバス８８を、通常動作時にはリードデータバス８８を、バーンインモード時はリードデータバス８８を選択しCPUのリードデータ端子に出力するセレクタ８９とを具備してなり、セレクタ８９の選択によりバーンインモード時にテストROMに格納された命令コードをデータ出力バス９０を介して、CPUに読み出すことによりCPU８１にバーンインストレスを印加するように構成されている。ここで、９１はCPUライトデータバス、９２は入出力パッドセルの入出力制御信号である。
【０００５】
ＣＰＵ８１はリードデータバス８７に接続し、さらにリードデータバス８７は入出力パッドセル群８３にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するテストＲＯＭから命令コードをリードし、実行する。
【０００６】
バーンインモード時にはセレクタ８９はテストＲＯＭ８２のデータ出力に接続されるバス８８を選択し、ＣＰＵ８１に対しフェッチ用の命令コードを出力する。
【０００７】
すなわち従来の方法では、単方向バスのリード方向にセレクタ８９を挿入してバーンインモード時にテストＲＯＭ８２に格納された命令コードをＣＰＵにリードすることによりＣＰＵにストレスをかけるものであった。
【０００８】
【発明が解決しようとする課題】
しかしながら上記従来の構成では半導体集積回路ロジック内部にバーンインモード時のＣＰＵに対する命令制御ロジックを設けなければならず、それによるレイアウトコストが大きく、また回路が複雑になることにより通常動作時のアクセススピードが低下するという欠点があった。
【０００９】
また、この方法ではバーンインモード時には、入出力パッドセルを介することなく直接ＣＰＵに命令コードが出力されるため、バーインモード時に入出力パッドセルを含む外部インターフェース回路に対し、同時にストレスを与えることができないという欠点もあった。
【００１０】
本発明は前記実情に鑑みてなされたもので、集積回路装置の大型化を招くことなく、簡単でかつ通常動作時のアクセススピードの高いバーンインストレス回路を備えた半導体装置を提供することを目的とする。
【００１１】
また本発明の他の目的は、入出力パッドについてもバーンインストレスを印加することのできる半導体装置を提供することにある。
また、本発明の他の目的は、回路の大型化を招くことなく、簡単でかつ通常動作時のアクセススピードの高いバーンインストレス印加方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この問題を解決するため、本発明のバーンインストレス回路を備えた半導体装置は、集積回路装置と、前記集積回路装置のリードデータバスに接続され、導通あるいは切断制御可能なプルアップ素子及びプルダウン素子を備えた入出力パッドセルとを半導体基板上に形成してなり、バーンインモード時に前記プルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように、ウエイト制御することにより、命令フェッチのセットアップタイムを確保し、前記命令コードを実行できるように構成した命令回路を具備したことを特徴とする。
【００１３】
また、本発明では、CPUと、前記CPUのリードデータバスに接続され、導通あるいは切断制御可能なプルアップ素子及びプルダウン素子を備えた入出力パッドセルとを半導体基板上に形成してなり、バーンインモード時にそのプルアップ素子及びプルダウン素子を導通あるいは遮断制御することにより、前記CPUに対する動作ストレス用の命令コードを入出力パッドセル上のリードデータバスに発生させ、リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するように、ウエイト制御することにより、命令フェッチのセットアップタイムを確保し、その命令コードを実行できるように構成した命令回路を具備したことを特徴とする。
【００１４】
すなわち、たとえばＣＰＵなどの半導体集積回路におけるバーインストレスの手法として簡易的、擬似的な命令コードを発生する回路を設け、入出力パッドセルの導通、切断可能なプルアップ、プルダウン素子をその導通、切断制御信号に直接命令コードを入出力パッドセル上で発生することにより、入出力パッドセルを含む外部インターフェース回路に対し、同時にストレスを与えることの可能なＣＰＵのストレス回路を実現することができる。
【００１５】
【発明の実施形態】
以下、図面を参照して本発明の一実施例につき説明する。
【００１６】
図１は本発明の第一の実施形態を示す図である。この半導体集積回路装置は、同一のシリコン基板上に、CPU１と、前記CPU１のリードデータバス８に接続され、導通あるいは切断制御可能なプルアップ素子４及びプルダウン素子６を具備してなる入出力パッドセル３とを形成し、バーンインモード時にそのプルアップ素子４及びプルダウン素子６を導通あるいは遮断制御することにより、前記CPU１に対する動作ストレス用の命令コードを入出力パッドセル３上のリードデータバス８に発生させ、その命令コードを実行できるように構成された命令発生回路２を具備したことを特徴とする。
【００１７】
５はプルアップ素子４の導通、切断制御を行う制御信号、７はプルダウン素子６の導通、切断制御を行う制御信号、８はCPUのリードデータバス、１１はバーンインモード認識信号、９はライトデータバス、１０はCPU1から出力される入出力パッドセルの入出力方向制御信号である。
【００１８】
CPU1はリードデータバス８に接続され、さらにリードデータバス８は入出力パッドセル群３にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するプログラムROMから命令コードをリードするように構成されている。通常プルアップ素子４およびプルダウン素子６の制御端子は制御信号５、制御信号７に接続し、それらは命令回路発生回路２より出力される。通常は仕様に基き常時導通あるいは遮断するように制御信号５、制御信号７の極性が設定されている。入出力方向制御信号１０はCPU1より出力され入出力パッドセル群３に直接接続され、通常使用時のI/O入出力制御を担っている。バーンインモード認識信号１１により命令発生回路２に対しバーンインモードに投入されると、命令発生回路はCPUに十分なストレスを与える命令コードをランダムに発生する。なお、この命令コードはＣＰＵの全てのノードが駆動されるように、すなわちトグル率を向上するように、手続き的に発生させるようにしてもよい。その発生した命令コードをCPUのリードデータバス８に反映させるように制御信号５、７を一定の時間的間隔で能動的に操作する。リードデータバスを通じてCPU1にその命令をフェッチするようにする。
【００１９】
以上の様に本実施形態によれば既存の入出力パッドセルを用いて命令コードを通常の端子を用いて、プルアップ、プルダウン仕様にかかわらず、バーンインストレスを加えることができる任意の命令コードをＣＰＵにリードさせることができる。
【００２０】
図２は本発明の第二の実施形態を示す図である。
この半導体集積回路装置では、プルアップ素子２４およびプルダウン素子２５の導通、遮断制御の極性が逆に接続されており、通常動作時にデータバスにプルアップ、プルダウンいずれかを施す仕様を仮定して、ひとつの制御信号２６でリードデータバス２７にバーンインストレス用のデータを与えることができるようにしたものである。
【００２１】
２１はCPU、２２は命令発生回路、２３はデータバスに接続される入出力パッドセル群、２４は導通、切断制御可能なプルアップ素子、２５は導通、切断制御可能なプルダウン素子、２６はプルアップ素子２４およびプルダウン素子２５の 導通、遮断制御を行う共通の制御信号、２７はCPUのリードデータバス、２８はバーンインモード認識信号、２９はライトデータバス、３０はCPU1から出力される入出力パッドセルの入出力方向制御信号である。CPU２1はリードデータバス２７に接続し、さらにリードデータバス２７は入出力パッドセル群２３にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するプログラムROMから命令コードをリードする。プルアップ素子２４およびプルダウン素子２５の導通、遮断制御信号２６は命令発生回路２２より出力され、通常は仕様に基き常時導通あるいは遮断するように、制御信号２６により制御される。入出力方向制御信号３０はCPU２1より出力され入出力パッドセル群２３に直接接続し、通常使用時のI/O入出力制御を担っている。バーンインモード認識信号２８により命令発生回路２２に対しバーンインモードに投入されると、命令発生回路はCPUに十分なストレスを与える命令コードをランダムに、あるいは手続き的に発生する。その発生した命令コードをCPUのリードデータバス２７に反映させるように制御信号２６を一定の時間的間隔で能動的に操作する。リードデータバス２７を通じてCPU２1にその命令をフェッチするようにする。
【００２２】
以上の様に本実施形態によれば、プルアップ素子２４およびプルダウン素子２５の導通、遮断制御の極性が逆であってかつ通常動作時にデータバスにプルアップ、プルダウンいずれかを施す仕様を仮定して、ひとつの制御信号２６でリードデータバス２７にバーンインストレス用のデータを与えることができ、実際の配線数を少なくできる。
【００２３】
図３は本発明の第三の実施形態を示す図である。
この集積回路装置では、命令発生回路の動作制御信号を外部から供給するのではなく、ＣＰＵのリードパルス信号５１がアサートされるタイミングをイベントとして命令コードを可変させるようにしたことを特徴とするものである。ＣＰＵ４１のリードパルス信号５１によってＣＰＵの動作に合致したタイミングで命令発生回路４２の出力するバーンインストレス用命令コードの更新を行えるので、効果的なシーケンスでＣＰＵ４１にストレスを印加することが可能となる。
【００２４】
４１はCPU、４２は命令発生回路、４３はデータバスに接続される入出力パッドセル群、４４は導通、切断制御可能なプルアップ素子、４５はプルアップ素子４４の導通、遮断制御を行う制御信号、４６は導通、切断制御可能なプルダウン素子、４７はプルダウン素子４６の 導通、遮断制御を行う制御信号、４８はCPUのリードデータバス、５２はバーンインモード認識信号、４９はライトデータバス、５０はCPU４1から出力される入出力パッドセルの入出力方向制御信号、５１はCPU４１から出力されるリードパルス信号であり、命令発生回路４２に接続されている。CPU４1はリードデータバス４７に接続し、さらにリードデータバス４７は入出力パッドセル群４３にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するプログラムROMから命令コードをリードする。プルアップ素子４４およびプルダウン素子４６の導通、遮断制御を行う制御信号４５、４７は命令発生回路４２から出力され、仕様に基き常時導通あるいは遮断するように制御信号４５、４７により制御される。
【００２５】
また、入出力方向制御信号５０はＣＰＵ４１より出力され入出力パッドセル群４３に直接接続し、通常使用時のＩ／Ｏ入出力制御を担っている。バーンインモード認識信号５２により命令発生回路４２に対しバーンインモードに投入されると、命令発生回路はＣＰＵに十分なストレスを与える命令コードをランダムに、あるいは手続き的に発生する。その発生した命令コードをＣＰＵのリードデータバス４７に反映させるように制御信号４５、制御信号４７をＣＰＵのリードパルス信号５１がアサートされるタイミングでデータを更新しながらで能動的に操作する。リードデータバスを通じてＣＰＵ４１にバーンインストレスを加える目的の命令をフェッチするようにする。
【００２６】
以上の様に本実施形態によれば、ＣＰＵ４１のリードパルス信号５１の動作に合致したタイミングで命令発生回路４２の出力するバーンインストレス用命令コードの更新を行えるので、効果的なシーケンスでＣＰＵを動作させストレスを与えることができる。
【００２７】
図４は本発明の第四の実施形態を示す図である。
この装置は、リードデータバスがプルアップ素子及びプルダウン素子により十分なデータ遷移を終了するまでリードパルスのイネーブル期間を延長するようにＣＰＵにウエイト制御することにより、ＣＰＵへの命令フェッチのセットアップタイムを確実に確保するように構成したことを特徴とする。
【００２８】
ここで６１はCPU、６２は命令発生回路、６３はデータバスに接続される入出力パッドセル群、６４は導通、切断制御可能なプルアップ素子、６５はプルアップ素子６４の導通、遮断制御を行う制御信号、６６は導通、切断制御可能なプルダウン素子、６７はプルダウン素子６６の 導通、遮断制御を行う制御信号、６８はCPUのリードデータバス、７２はバーンインモード認識信号、６９はライトデータバス、７０はCPU６1から出力される入出力パッドセルの入出力方向制御信号、７１はCPU６１から出力されるリードパルス信号、７３は命令発生回路６２からCPU６１に出力されるウエイト制御信号である。CPU６１はリードデータバス６７に接続し、さらにリードデータバス６７は入出力パッドセル群６３にビット毎に接続され、通常使用時は半導体集積回路の外部に存在するプログラムROMから命令コードをリードする。プルアップ素子６４およびプルダウン素子６６は命令発生回路６２から出力され、通常は仕様に基き常時導通あるいは遮断するように制御信号６５、６７により制御される。リードパルス信号７１はCPU６１から出力され、外部プログラムROMに接続されると同時に命令発生回路６２に接続されている。またウエイト制御信号７３は命令発生回路６２から出力され、CPU６１に接続されている。入出力方向制御信号７０はCPU６1より出力され入出力パッドセル群６３に直接接続し、通常使用時のI/O入出力制御を担っている。バーンインモード認識信号により命令発生回路６２に対しバーンインモードに投入されると、命令発生回路６２はCPU６１に十分なストレスを与える命令コードをランダムするようにしてもよい。あるいはまた、命令発生回路６２はCPU６１に十分なストレスを与える命令コードを、CPU６１内部のトグル率を向上させるように、手続き的に発生するようにしてもよい。その発生した命令コードをCPU６１のリードデータバス７２に反映させるように制御信号６５、６７をCPU６１のリードパルス信号７２がアサートされるタイミングでデータを更新しながら能動的に操作する。また命令発生回路６２はウエイト信号７３を制御してCPU６１がバーンイン用の命令コードを十分フェッチできるサイクルを確保するようにCPU６１に対しフィードバックを行う。そのようにしてリードデータバスを通じてCPU６1にバーンインストレスを目的とする命令をCPU６１にフェッチさせるようにする。
【００２９】
以上説明してきたように、本実施形態によれば、ＣＰＵ６１のリードパルス信号７１の動作に合致したタイミングで命令発生回路６２の出力する命令コードの更新を行うことができるので、効果的なシーケンスでＣＰＵ６１を動作させストレスを与えることができる。またこれと同時にウエイト制御信号７３を使用してＣＰＵ６１のリード時において導通、切断制御可能なプルアップ、プルダウン素子６４、６６によるバス操作に足りる必要最小限なリードサイクル期間を確保でき、効率的にバーンインストレス用の命令をＣＰＵ６１に送ることができる。
【００３０】
なお、前記実施形態では、命令発生回路をＣＰＵと同一基板上に形成したが、外部からＩ／Ｏパッドを介して供給してもよい。
【００３１】
また、前記実施形態では、半導体集積回路がＣＰＵである場合について説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒ）などＣＰＵに限定されることはく半導体集積回路一般に適用可能である。
【００３２】
加えて、ＣＰＵのバーンインストレス印加を伴う場合に限定されることなく、Ｉ／Ｏパッドのみにバーンインストレス印加を行うことができるようにしたものにも適用可能である。
【００３３】
【発明の効果】
本発明によれば、半導体集積回路において既存の入出力パッドセルを使用し、レイアウトコストの増大を招くことなく、ＣＰＵに対するバーンイン用のストレス回路を構成することが可能となる。またバスラインに複雑な制御回路を挿入することがないため、このような挿入回路によるアクセススピードの低下を抑制できる。
【００３４】
また、併せてＣＰＵに対するストレスとともに入出力パッドセル自体へのストレスも同時に与えることができる。
【００３５】
加えて入出力パッドセルのみに対してストレスを与えるようにすることも可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を表す図
【図２】本発明の第２の実施形態を表す図
【図３】本発明の第３の実施形態を表す図
【図４】本発明の第４の実施形態を表す図
【図５】従来の半導体集積回路におけるＣＰＵのバーンインストレス回路を表す図
【符号の簡単な説明】
１  ＣＰＵ
２  命令発生回路
３  入出力パッドセル
４  プルアップ素子
５  制御信号バス
６  プルダウン素子
７  制御信号バス
８  バーンインモード認識信号バス
９  ライトデータバス
１０  入出力方向制御信号バス
１１  リードデータバス
４１  ＣＰＵ
４２  命令発生回路
４３  入出力パッドセル群
４４  プルアップ素子
４５  制御信号
４６  プルダウン素子
４７  制御信号
４８  リードデータバス
５２  バーンインモード認識信号
４９  ライトデータバス
５０  入出力方向制御信号
５１  リードパルス信号
【図１】
0003542027.tif 000002
【図２】
0003542027.tif 000003
【図３】
0003542027.tif 000004
【図４】
0003542027.tif 000005
【図５】
0003542027.tif 000006