(57)【特許請求の範囲】
【請求項１】
半導体装置の製造におけるレジストパターンニングの位置合わせ精度の検出に用いられる半導体装置であって、
第１の絶縁膜上に互いに対向する状態で並設された２つの電極と、これら２つの電極間に挿入する状態で前記第１の絶縁膜上に形成された第２の絶縁膜とによって、合わせずれ量を検出するコンデンサを構成してなる
ことを特徴とする位置合わせ精度検出用半導体装置。
【請求項２】
第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に互いに対向する状態で２つの電極を形成し且つ前記２つの電極間に挿入する状態で第２の絶縁膜を形成する工程と
を含むことを特徴とする位置合わせ精度検出用半導体装置の製造方法。
【請求項３】
請求項１記載の位置合わせ精度検出用半導体装置が備えるコンデンサの電気容量を測定することにより、半導体装置の製造におけるレジストパターンニングの位置合わせ精度の検出を行う
ことを特徴とする位置合わせ精度検出方法。
【請求項４】
前記コンデンサを複数段設けるとともに、当該複数段のコンデンサを並列に接続してなる
ことを特徴とする請求項１記載の位置合わせ精度検出用半導体装置。
【請求項５】
前記コンデンサの電気容量を測定したときの測定誤差を校正するための校正用回路を付加してなる
ことを特徴とする請求項１記載の位置合わせ精度検出用半導体装置。
【請求項６】
前記第１の絶縁膜上において前記２つの電極と前記第２の絶縁膜とを重ならない状態に配置してなる
ことを特徴とする請求項１記載の位置合わせ精度検出用半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造過程において、レジストパターンニングの際の合わせずれ量を検出するための、位置合わせ精度検出用半導体装置およびその製造方法並びに位置合わせ精度検出方法に関する。
【０００２】
【従来の技術】
従来より、半導体装置の製造過程において、レジストパターンニングの際の位置合わせ精度の検出は製品の歩留り向上のためには欠かせない重要な技術であり、今後の半導体製造の更なる微細化に伴い、なお一層、その重要性は増すものである。
【０００３】
従来の位置合わせ精度の検出方法について、図１３および図１４を参照して説明する。図１３は従来のレジストパターンニングの際の位置合わせ精度の測定手段を示す図であって、同図（ａ）はその正面図であり、同図（ｂ）は同図（ａ）におけるＡ４  −Ａ４  ′の断面側面図である。また、図１４は図１３に示す測定手段による測定法方を説明するための図である。
【０００４】
従来、レジストパターンニングの際の位置合わせ精度の測定手段である評価回路部１００は図１３に示すように、ウェハーの絶縁膜１０１上に下層メタル配線１０２とＳｉＯ２  からなる層間絶縁膜１０３をレジストパターンニングとエッチング工程を経て作成する。これらは中心に位置すべき方形の層間絶縁膜１０３と、この層間絶縁膜１０３を均等の開口部１０４を介して取り巻くように下層メタル配線１０２が設けられている。
【０００５】
この評価回路部１００の下層メタル配線１０２と層間絶縁膜１０３との相対位置関係を調べて合わせずれを検出するものであり、例えば、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）撮像素子等によって上面より撮影し、これによって得られた画像データを処理することによって合わせずれ量を算出していた。下層メタル配線１０２と層間絶縁膜１０３の形状からも分かるように中心位置の合わせずれ量は横方向と縦方向の成分に分離して測定することが可能であった。
【０００６】
しかしながら上述した測定方法では、評価回路部１００の構成部材が荒れている場合などは測定精度が著しく低下する。例えば、下層メタル配線１０２がスパッタリング法によるＡｌ蒸着の場合、Ａｌのグレインにより表面に微小な凹凸形状が発生し、図１４に示すように下層メタル配線１０２のエッジが荒れてしまい、位置測定の精度が著しく低下する問題があった。また、測定精度の限界は光学顕微鏡の光学的分解性能で律するため、今後の半導体製造の一層の微細化技術に対して精度的に対応することは困難であると想定される。
【０００７】
【発明が解決しようとする課題】
従って本発明の課題は、半導体装置の微細化に伴うレジストパターンニングの際の位置合わせずれの検出精度を向上するために、これに用いる位置合わせ精度検出用半導体装置とその製造方法、およびこの半導体装置を用いた位置合わせ精度検出方法を提供しようとするものである。
【０００８】
【課題を解決するための手段】
本発明は上記課題に鑑み成されたものであり、半導体装置の製造におけるレジストパターンニングの位置合わせ精度の検出に用いられる半導体装置であって、第１の絶縁膜上に互いに対向する状態で並設された２つの電極と、これら２つの電極間に挿入する状態で前記第１の絶縁膜上に形成された第２の絶縁膜とによって、合わせずれ量を検出するコンデンサを構成してなるものである。
【０００９】
また、コンデンサを複数段設けるとともに、当該複数段のコンデンサを並列に接続してなるものである。
【００１０】
また、コンデンサの電気容量を測定したときの測定誤差を校正するための校正用回路を付加してなるものである。
【００１１】
また、第１の絶縁膜上において２つの電極と第２の絶縁膜とを重ならない状態に配置してなるものである。
【００１４】
本発明の構成によれば、レジストパターンニングにおける微小な合わせずれを精度良く検出することができ、従って、更なる微細構造を有する半導体装置の製造を歩留りよく行うことが可能となる。
【００１５】
【発明の実施の形態】
本発明の実施の形態について図１ないし図１２を参照して説明する。
【００１６】
本発明に関する評価パターンは図１に示すウェハー上に設けられている。同図（ａ）はウェハー１上に作成された半導体回路２を示し、同図（ｂ）は半導体回路２の１ショット分を拡大したものである。ここで１ショットとは露光装置により１回の露光でパターンニングされる領域をいう。１ショット内には実回路パターン部３と、実回路パターン部３を分離するスクライブライン４と、本発明の合わせずれ量を評価するための評価パターン５とがある。合わせずれ量をショット内の中心と周辺とで測定するために、評価パターン５は同図（ｂ）に示すようにショットの中心と四隅に配置されている。
【００１７】
つぎに、本発明の第一の実施形態例の構成および動作について説明する。
合わせずれの評価パターン５は図２に示すように、絶縁膜６の上に対向して配置された電極７ａおよび電極７ｂと、これら電極７ａ、７ｂを覆って設けられた層間絶縁膜８とで容量形成部９を構成し、電極７ａは下層メタル配線１０ａにより出力端子１１ａに接続され、また、電極７ｂは下層メタル配線１０ｂにより出力端子１１ｂに接続されている。出力端子１１ａと出力端子１１ｂは合わせずれ量の測定の際にテスターを当てる部分となる。
【００１８】
前記容量形成部９の電気容量について図３を参照して説明する。
平行平板電極間の電気容量は対向する電極の面積に比例し、電極間の距離に反比例し、電極間に存在する物質の誘電率をその比例係数として決定される。同図（ａ）の本発明の容量形成部９に示されるように、電極７ａ、７ｂの対向面は縦Ｔ、横Ｌの矩形で、その面積はＳ＝Ｌ０  ×Ｔであり、電極間距離はｄである。この電極間に長さＬｎに渡って比誘電率εの層間絶縁膜８が挿入されていて、残りの長さ（Ｌ０  −Ｌｎ）は誘電率ε０  の真空（実際にはこの誘電率ε０  に近い空気）である。
【００１９】
従って、この容量形成部９は２つのコンデンサが並列に接続された構成と成っている。図３（ｂ）はこの状態を表した等価回路であり、層間絶縁膜８を含む部位の電気容量Ｃｎ（ＳｉＯ２  ）と、層間絶縁膜８を含んでいない部位の電気容量Ｃｎ（ｎｏｎＳｉＯ２  ）が並列に接続されていることを表し、また、図３（ｃ）はＣｎ＝Ｃｎ（ＳｉＯ２  ）＋Ｃｎ（ｎｏｎＳｉＯ２  ）とした１つの電気容量Ｃｎで表したものである。
【００２０】
ここで、層間絶縁膜８の所定の挿入量Ｌｎ＝Ｌ０  ／２を基準とし、この位置がレジストパターンに合わせずれがない位置とする。この位置から合わせずれが生じると、層間絶縁膜８の挿入量Ｌｎが変化し、従って電気容量Ｃｎが変化して、その変化量を測定することにより、パターンニングの際の合わせずれ量が検知できることになる。
【００２１】
つぎに、合わせずれ量の変化と電気容量の変化について図４ないし図６を参照して詳細に説明する。
【００２２】
図４（ａ）は挿入量Ｌｎ＝Ｌ１  の場合の、また、図４（ｂ）は挿入量Ｌｎ＝Ｌ２  の場合の容量形成部９の平面図である。このように電極７ａ、７ｂと層間絶縁膜８とが、長さＬｎだけ重なり合っていて、パターンニングの際に電極７ａ、７ｂと層間絶縁膜８とが図の横方向に合わせずれが生じると、電極間に挿入される層間絶縁膜８の長さＬｎが理想状態（合わせずれが零）のＬｎ＝Ｌ０  ／２に比較して増減する。尚、同図の符号１２は層間絶縁膜８の挿入部を示している。
【００２３】
図４（ａ）のＬｎ＝Ｌ１  の場合は理想状態に対して層間絶縁膜８が右方向にずれた場合であって、理想状態より挿入量が多く、一方、図４（ｂ）のＬｎ＝Ｌ２  の場合は層間絶縁膜８が左方向にずれた場合であって、理想状態より挿入量が少なく、合わせずれ量と層間絶縁膜８の電極間への挿入量との間に相関関係が生まれる。
【００２４】
つぎに、挿入量Ｌｎと電気容量Ｃｎとの関係について説明する。前述したＣｎは詳しくは、
0003572788.tif 000002
と表される。ここで、
α＝Ｔ×ε０  ×（ε−１）／ｄ
β＝Ｔ×Ｌ０  ×ε０  ／ｄ
とする。また、
Ｃｎ：挿入量Ｌｎの場合の電気容量
Ｃｎ（ＳｉＯ２  ）：挿入量Ｌｎの場合の層間絶縁膜と電極との重なる部位の電気容量
Ｃｎ（ｎｏｎＳｉＯ２  ）：挿入量Ｌｎの場合の層間絶縁膜と電極との重ならない部位の電気容量
Ｌｎ：層間絶縁膜の電極間への挿入量
Ｌ０  ：電極の向き合う幅
Ｔ：電極の向き合う高さ（配線の膜厚）
ｄ：電極間の距離
ε：電極間に挿入する層間絶縁膜の比誘電率
ε０  ：真空の誘電率
である。
【００２５】
従って、（１）式のＬ０  、Ｔ、ｄ、ε、ε０  は合わせずれとは関係のない定数であるから、（２）式のように置き換えられ、電気容量Ｃｎは挿入量Ｌｎの一次式となって、電気容量Ｃｎと挿入量Ｌｎは比例関係にあることが分かる。例えば層間絶縁膜８を二酸化シリケイト（ＳｉＯ２  ）とすると、その比誘電率ε＝３．９であるからε−１＞０となり、（２）式の傾きは正であるから挿入量Ｌｎが増えるにしたがって電気容量Ｃｎも増大するという相関関係が得られる。
【００２６】
以上説明したことは図５に示すように、横方向の合わせずれ検出〔同図（ａ）〕と縦方向の合わせずれ検出〔同図（ｂ）〕の何れに用いても良いことは勿論であり、層間絶縁膜８の電極間への挿入方向を合わせずれの検出方向と一致して設けることで、それぞれの方向の合わせずれ量を検出する評価パターンを形成することができる。
【００２７】
図６は上述した縦方向および横方向の合わせずれ検出部を一体として形成した評価パターン５の一例であって、電極７ａ１  、電極７ｂ、層間絶縁膜８で構成される縦方向の検出パターンと、電極７ａ２  、電極７ｃ、層間絶縁膜８で構成される横方向の検出パターンとがあり、電極７ａ１  、７ａ２  は共通で下層メタル配線１０ａにより出力端子１１ａに接続され、また、電極７ｂは下層メタル配線１０ｂで出力端子１１ｂに、電極７ｃは下層メタル配線１０ｃで出力端子１１ｃにそれぞれ接続され、これらの出力端子からテスターにより、合わせずれによる電気容量の変動を測定する。
【００２８】
つぎに、評価パターン５の製造方法について図７を参照して説明する。図７は図２のＡ１  −Ａ１  ′線上における断面図である。
【００２９】
まず、第一の工程では図７（ａ）に示すように基盤となる下層の絶縁膜６を、例えばＳｉＯ２  を気相成長（ＣＶＤ）により成膜する。この部分についてはエッチングを行わない。第二の工程では図７（ｂ）に示すように下層メタル配線層１０となる金属を例えばスパッタリング法により蒸着し、形成する。第三の工程では図７（ｃ）に示すように下層メタル配線層１０をフォトリソグラフィー工程によりパターンニングし、エッチング工程においてエッチングして、所望の配線形状に加工し、電極７ａおよび電極７ｂを形成する。第四の工程では図７（ｄ）に示すように層間絶縁膜８を、例えばＳｉＯ２  を気相成長（ＣＶＤ）により成膜し、最後に図７（ｅ）に示すように層間絶縁膜８をフォトリソグラフィー工程によりパターンニングし、エッチング工程においてエッチングして、所望の形状に形成する。
【００３０】
上述した評価パターン５の製造は実回路を作成する過程で同時に行われるものであって、別途、そのための工程を必要とするものではない。
【００３１】
つぎに、合わせずれ検出精度を向上させる方法について説明する。その第一は評価パターンを複数段設ける方法であり、その第二は校正用回路を設ける方法である。
【００３２】
まず、第一の方法について図８を参照して説明する。
従来、半導体素子の測定には極めて微弱な電気量を取り扱うために、外部からの電気的ノイズの影響を受け、誤差が生じることが多かった。この電気容量の微小な変化まで精度よく検出するために、複数段の評価パターン５を設けて電気容量の変化を増幅させて検出するものである。
【００３３】
図８（ａ）は８段の構成例を示し、電極７１ａ〜７８ａはそれぞれ下層メタル配線１０ａに接続し、更に、出力端子１１ａに導かれ、また、電極７１ｂ〜７８ｂもそれぞれ下層メタル配線１０ｂに接続し、更に、出力端子１１ｂに導かれている。また、層間絶縁膜８１〜８８が電極７１ａ〜７８ａと電極７１ｂ〜７８ｂに渡って設けられていて、それぞれが容量形成部を構成する。図８（ｂ）は上述した評価パターンの等価回路であって、それぞれの容量形成部はコンデンサＣ１  〜Ｃ８  で示されている。
【００３４】
リソグラフィ工程においてパターンニングに合わせずれが生じると、電極と層間絶縁膜の重なりが一斉に同じ方向に同じ量だけ理想状態からずれるために、電気容量の変化量は、単体の場合に比べて複数倍（図８では８倍）大きくなる。図８では８段の構成であるが、これに限ることなく任意の段数を設けてよいことは当然である。
【００３５】
この段数をｗとし、出力端子１１ａおよび１１ｂより測定される電気容量Ｃｎは
Ｃｎ＝Ｃ０  ×ｗ＋ΔＣｎ×ｗ                              （３）
で表される。ここでＣ０  は合わせずれが無い場合の個々のコンデンサの電気容量であり、ΔＣｎは合わせずれにより発生した個々のコンデンサの電気容量の変化量である。従って、（３）式より変化量はΔＣｎの段数（ｗ）倍に増幅されていることが分かる。これは測定時の外部ノイズの影響を軽減する効果がある。また、複数のコンデンサを同時に測定することにより平均化する効果があり、評価パターンの製造ばらつきの影響を低減することになる。
【００３６】
合わせずれ検出精度を向上させる第二の方法は校正用回路を用いるものであり、これを図９を参照して説明する。従来の問題として、測定精度の低下をおよぼす原因に、半導体装置の種々の製造ばらつきがある。例えば、図３（ａ）の電極７ａ、７ｂの幅Ｌ０  、膜厚Ｔ、電極間距離ｄ、相関絶縁膜８の挿入量Ｌｎ、相関絶縁膜８の膜質変化（特に比誘電率εの変化）等があり、これらの変化は（１）式または（２）式で表させる電気容量Ｃｎに変化を与えるものであり、電気容量と合わせずれの相関関係を崩すことになり、測定精度を低下させる。この問題を解決するために評価パターン５に校正用回路を付加し、製造誤差の影響を排除しようとするものである。
【００３７】
図９は図６に示す評価パターン５に校正回路を付加したものである。図中校正回路は電極７ａ３  および電極７ｄ、これら電極間に挿入される相関絶縁膜８、出力端子１１ｄおよび電極７ｄと出力端子１１ｄを接続する下層メタル配線１０ｄから構成されている。また、電極７ａ３  は下層メタル配線１０ａで出力端子１１ａに接続されている。
【００３８】
電極７ａ３  および電極７ｄの横幅は他の評価パターンの電極の２倍の大きさに設定され、一方、電極７ａ３  および電極７ｄの電極間ｄ、電極厚みＴは他の電極間と同一である。また、相関絶縁膜８の横方向の幅は電極幅Ｌ０  で作成され、電極７ａ３  、７ｄの中央に配設する。従って、校正用回路は合わせずれが零の場合の電気容量の２倍の容量をもつコンデンサを構成する。このコンデンサの容量は出力端子１１ａおよび１１ｄからテスターで測定する。
【００３９】
上述した第二の方法によると、校正回路の相関絶縁膜８は実際的な横方向の合わせずれが生じても電極７ａ３  、７ｄからはみ出すことはなく電極７ａ３  、７ｄ上に形成され、校正用回路の電気容量は常に一定である。即ち、校正用回路で得られる電気容量Ｃｎ（Ｑ＋〜Ｑ３  −）は、合わせずれに応じた電気容量の変化ΔＣｎ（合わせずれ）とは無関係である。これを合わせずれ量零のときの電気容量の指標とする。
【００４０】
この校正回路で得られる電気容量は
0003572788.tif 000003
で表される。
【００４１】
また、電極７ａ１  、電極７ｂおよび層間絶縁膜８で構成される横合わせずれ検出回路で得られる電気容量は、
0003572788.tif 000004
で表され、更に、電極７ａ２  、電極７ｃおよび層間絶縁膜８で構成される縦合わせずれ検出回路で得られる電気容量は
0003572788.tif 000005
で表される。
【００４２】
ここで、Ｃｎは層間絶縁膜８の挿入量をＬｎとしたときの電気容量であり、Ｃ０  は合わせずれ量零のときの電気容量であり、Ｃ０  （ＳｉＯ２  ）は層間絶縁膜（ＳｉＯ２  ）が電極間に挿入されていない部位の電気容量であり、Ｃ０  （ｎｏｎＳｉＯ２  ）は層間絶縁膜（ＳｉＯ２  ）が電極間に挿入されている部位の電気容量である。また、Ｃ（ＳｉＯ２  誤差）およびＣ（配線誤差）は層間絶縁膜８と下層メタル配線の製造誤差による電気容量の変化をそれぞれ示している。更に、ΔＣｎ（横合わせずれ）およびΔＣｎ（縦合わせずれ）はそれぞれ横、縦方向の合わせずれが発生した場合の電気容量の変化量を示している。ここで変化量とは理想状態（合わせずれが零の状態）で得られる電気容量との差分である。
【００４３】
本発明が目的とする合わせずれに対する電気容量の変化を把握するには、（５）式および（６）式から分かるように、製造誤差による電気容量の変化分Ｃ（ＳｉＯ２  誤差）とＣ（配線誤差）を取り除き、且つ、合わせずれが発生した場合の電気容量の変化分ΔＣｎ（横合わせずれ）およびΔＣｎ（縦合わせずれ）の情報が検知できればよい。
【００４４】
そこで、（３）式に示すように校正用回路で得られる電気容量Ｃｎ（Ｑ＋〜Ｑ３  −）は合わせずれが発生した場合の電気容量の変化分ΔＣｎ（横合わせずれ）およびΔＣｎ（縦合わせずれ）の情報を含まず、且つ、製造誤差による電気容量の変化分Ｃ（ＳｉＯ２  誤差）とＣ（配線誤差）の情報を含んでいることから、（５）式および（６）式を（３）式と比較することにより、測定誤差要因となる製造誤差による電気容量変化を取り除き、合わせずれによる電気容量の変化分ΔＣｎ（横合わせずれ）およびΔＣｎ（縦合わせずれ）のみを検出することが可能である。
【００４５】
この校正用回路を利用して製造誤差を取り除き、合わせずれを算出する式をつぎに示す。
ΔＣｎ（横合わせずれ）
＝Ｃｎ（Ｑ＋〜Ｑ１  −）−Ｃｎ（Ｑ＋〜Ｑ３  −）／２      （７）
ΔＣｎ（縦合わせずれ）
＝Ｃｎ（Ｑ＋〜Ｑ２  −）−Ｃｎ（Ｑ＋〜Ｑ３  −）／２      （８）
【００４６】
これらは校正回路で得られる電気容量の１／２を単純に測定結果から引き算したものであり、この計算結果には製造誤差を含まず、合わせずれがおよぼす電気容量の変化のみを表していることが分かる。即ち、前述した容量に変化を与えるいかなる部位に製造のバラツキが発生しても、校正用回路も同様に電気容量の変化を発生するため（但し、変化量は２倍）、電気容量の差を求めることによりこの電気容量の変化は相殺され、最終的な合わせずれの計算結果には製造のバラツキによる影響は排除される。従って、求められた電気容量に対応して正確な合わせずれ量を求めることができる。
【００４７】
つぎに、本発明の第二の実施形態例について説明する。上述した第一の実施形態例はメタル配線上に形成した、層間絶縁膜の加工時の重ね合わせずれを測定する方法であった。逆に第一の実施形態例では層間絶縁膜上に形成したメタル配線の加工に関しては合わせずれを測定することはできない。従って、第二の本実施形態例はこの制約を除去した方法に関するものである。
【００４８】
図１０は第二の実施形態例の正面図であって、層間絶縁膜８と、電極７ａおよび７ｂとは全く重なりを持たない構成になっている。即ち、電極７ａおよび７ｂは一方向が開いて対向しており、この開いた部位に層間絶縁膜８が合わせずれ量に対応した距離Ｘｎ、Ｙｎ、Ｚｎをもって入り込んでいる。電極７ａおよび７ｂはそれぞれ下層メタル配線１０ａおよび１０ｂにより出力端子１１ａおよび１１ｂに接続されている。図１０からも分かるように、層間絶縁膜８と電極７ａおよび７ｂは上層レイヤーと下層レイヤーの区別はなく、層間絶縁膜上にメタル配線を形成する場合においても合わせずれに応じた所定の電気容量を得ることができる。
【００４９】
つぎに、この評価パターンの作成方法について、メタル配線形成後に絶縁膜を作成する場合と、絶縁膜形成後にメタル配線を作成する場合とに分けて説明する。
【００５０】
メタル配線形成後に絶縁膜を作成する場合は図１１に示すように、まず、第一の工程で基盤となる下層の絶縁膜６上に電極、メタル配線等となる金属１３を、例えばスパッタリング法により蒸着する〔図１１（ａ）〕。つぎに、金属１３をフォトリソグラフィー工程によりパターンニングし、エッチング工程においてエッチングし、所望の形状に加工する〔図１１（ｂ）〕。つぎに、層間絶縁膜８となる、例えばＳｉＯ２  を気相成長（ＣＶＤ）により成膜する〔図１１（ｃ）〕。最後に層間絶縁膜８をフォトリソグラフィー工程によりパターンニングし、エッチング工程においてエッチングし、所望の形状に加工して〔図１１（ｄ）〕、評価パターンを形成する。
【００５１】
絶縁膜形成後にメタル配線を作成する場合は図１２に示すように、まず、第一の工程で基盤となる下層の絶縁膜６上に層間絶縁膜８となる、例えばＳｉＯ２  を気相成長（ＣＶＤ）により成膜する〔図１２（ａ）〕。つぎに、層間絶縁膜８をフォトリソグラフィー工程によりパターンニングし、エッチング工程においてエッチングし、所望の形状に加工する〔図１２（ｂ）〕。つぎに、下層の絶縁膜６上に電極、メタル配線等となる金属１３を、例えばスパッタリング法により蒸着する〔図１２（ｃ）〕。最後に、金属１３をフォトリソグラフィー工程によりパターンニングし、エッチング工程においてエッチングし、所望の形状に加工して〔図１２（ｄ）〕、評価パターンを形成する。
【００５２】
これら２つの場合の一連の加工は実回路を作成する過程と同時に行われ、合わせずれ評価パターンを作成するために新たな製造過程を追加する必要はない。
また、この合わせずれ検出方法を用いると、層間膜加工工程においても、その位置合わせを行うことができることになる。
【００５３】
【発明の効果】
以上説明したように本発明の評価パターンを用いた合わせずれ測定法によれば、電極間の電気容量の変化でその合わせ精度を検出するので、従来の画像処理による測定法でのメタル配線の表面状態の影響を排除し、これによる測定精度の低下を防止することができる。
【００５４】
また、校正用回路を利用した補正により、線幅および膜厚のばらつき、膜質変化等の製造における影響を全く受けること無く、安定した合わせずれ量の測定精度が得られ、測定の信頼性が飛躍的に向上する。
【００５５】
また、本発明の回路を複数段の並列回路で構成することにより、合わせずれによる電気容量の変化量を増幅して検出できるため、測定誤差要因のテスターの測定精度や外部からの電気的ノイズに対して効果的にその影響を軽減することができ、測定の信頼性が飛躍的に向上する。
【００５６】
測定の際に必要とされる主要な機器は電気容量測定用のテスターのみであるため、従来の測定方法で用いた大がかりな測定システムは必要とせず、簡単なシステム構成で測定が可能である。また、電気容量の測定に要する時間は従来の方法と比較して短時間で行うことができ、従って、測定器コストおよびランニングコストが大幅に削減できる。
【００５７】
合わせずれ量の測定回路の加工形状を最適化することにより、配線、層間膜のいずれの製造過程においても合わせずれ量の検出可能なパターンを形成することが可能であり、合わせずれ量の測定における自由度が増大する。
【００５８】
電気容量測定感度（精度）を電気的に自由に調整できるので、合わせずれ量の測定精度を容易に向上でき、今後の半導体製造における一層の微細化技術の合わせずれ評価方法に用いて効果が大きい。
【図面の簡単な説明】
【図１】ウェハー上の評価パターンの部位を示す図であって、（ａ）は半導体回路を形成するウェハーの正面図であり、（ｂ）は半導体回路の１ショット分の拡大図である。
【図２】第一の実施形態例である評価パターンの容量形成部を含む形状を示す図であって、（ａ）はその正面図であり、（ｂ）は（ａ）におけるＡ１  −Ａ１  ′線上の断面側面図である。
【図３】評価パターンを示し、（ａ）は図２に示す評価パターンの容量形成部の斜視図であり、（ｂ）は容量成分毎にコンデンサを対応させた等価回路であり、（ｃ）はこの容量を一つのコンデンサで表した等価回路である。
【図４】下層メタル配線と、層間絶縁膜の配置と、これによる電気容量を示す図であって、（ａ）は層間絶縁膜が右方向にずれた場合であり、（ｂ）は層間絶縁膜が左方向にずれた場合であり、（ｃ）は層間絶縁膜のずれと電気容量との関係を示す。
【図５】位置合わせを検出する評価パターンを示し、（ａ）は横方向のずれを検出するパターン図であり、（ｂ）は縦方向のずれを検出するパターン図である。
【図６】図５に示すパターンで構成した縦、横の両方向の評価パターンを一体化したの実施形態例である。
【図７】本発明による評価パターンの製造方法に関し、図３（ａ）に示すＡ２  −Ａ２  ′線上の断面側面に着目して説明するための図である。
【図８】本発明による評価パターンの複数段構成を示す図であって、（ａ）はその模式図であり、（ｂ）はその等価回路である。
【図９】図６に示した評価パターンに校正回路を付加した評価パターンを示す図である。
【図１０】第二の実施形態例を示す図である。
【図１１】図１０に示した評価パターンの製造方法に関し、図１０に示すＡ３  −Ａ３  ′線上の断面側面に着目して説明するための図である。
【図１２】図１０に示した評価パターンの他の製造方法に関し、図１０に示すＡ３  −Ａ３  ′線上の断面側面に着目して説明するための図である。
【図１３】従来のレジストパターンニングの際の位置合わせ精度の測定手段を示す図であって、（ａ）はその正面図であり、（ｂ）は（ａ）におけるＡ４  −Ａ４  ′の断面側面図である。
【図１４】図１３の測定手段による測定法方を説明するための図である。
【符号の説明】
１…ウェハー、２…半導体回路、３…実回路パターン部、４…スクライブライン５…評価パターン、６…絶縁膜
７ａ，７ａ１  ，７ａ２  ，７ａ３  ，７ｂ，７ｃ，７ｄ，７１ａ，７１ｂ，７２ａ，７２ｂ，７３ａ，７３ｂ，７４ａ，７４ｂ，７５ａ，７５ｂ，７６ａ，７６ｂ，７７ａ，７７ｂ，７８ａ，７８ｂ…電極
８、８１、８２、８３、８４、８５、８６、８７、８８…層間絶縁膜
９…容量形成部、１０…下層メタル配線層
１０ａ，１０ｂ，１０ｃ，１０ｄ…下層メタル配線
１１ａ，１１ｂ，１１ｃ，１１ｄ…出力端子、１２…層間絶縁膜の挿入部
１３…金属、１００…評価回路部、１０１…絶縁膜
１０２…下層メタル配線、１０３…層間絶縁膜、１０４…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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