(57)【特許請求の範囲】
【請求項１】
電圧駆動型半導体素子からなる電力変換装置に対し、
前記電圧駆動型半導体素子のスイッチングを制御する制御装置と、この制御装置からの信号に基づき電圧駆動型半導体素子を駆動する駆動回路と、電圧駆動型半導体素子のターンオフ時のゲート電圧を一定期間クランプするクランプ回路とを設け、
前記電圧駆動型半導体素子ターンオフ時のゲート電圧を、前記クランプ回路により逆バイアス電圧としきい値電圧との間の電圧に一定時間だけクランプし、その後は逆バイアス電圧に戻すことにより、電圧駆動型半導体素子ターンオフ時に発生するスパイク電圧の低減と、制御信号を受けてから素子がターンオフ開始するまでの時間短縮とを図ることを特徴とする電圧駆動型半導体素子のゲート駆動回路。
【請求項２】
前記ゲート電圧をクランプする一定時間を、電圧駆動型半導体素子のスパイク電圧発生期間とし、素子が通常オフしている期間の誤動作防止を図ることを特徴とする請求項１に記載の電圧駆動型半導体素子のゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置を構成するＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等の、電圧駆動型半導体素子のゲート駆動回路に関する。
【０００２】
【従来の技術】
図５に電圧駆動型半導体素子としてＩＧＢＴを用いた電圧形インバータの従来例を示す。
これは、直流電圧源Ｅｄ、平滑用コンデンサＣＦ  、ＩＧＢＴ素子Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２から構成され、例えばＱ１２とＱ２１をオンすることで正の直流電圧を、また、Ｑ１１とＱ２２をオンすることで負の直流電圧を出力するようになっている。出力電圧が正→負と交互に出力されることにより、交流電圧が出力され、これによって、負荷抵抗ＲＬ  と負荷リアクトルＬに負荷電流ＩＬ  を流すようにしている。
【０００３】
図６は図５の電圧形インバータでＱ２１がスイッチングするときの等価回路図であり、同図のＬｍは回路の配線インダクタンス、ＦＤＷ１１はＱ１１に内蔵されているフリーホィールダイオードを示す。図７に、Ｑ２１ターンオフ時のコレクタ−エミッタ間電圧ＶＣＥおよびコレクタ電流ＩＣ  の波形を示す。
図６において、Ｑ２１がオン状態の時はＥｄ→Ｌｍ→ＲＬ  →Ｌ→Ｑ２１→Ｅｄの経路で電流が流れる。Ｑ２１がターンオフすると、Ｑ２１のコレクタ−エミッタ間電圧ＶＣＥが、図７のように上昇する。ＶＣＥが直流電圧Ｅｄに達しＦＤＷ１１がオンすることによって、負荷電流ＩＬ  はＦＤＷ１１に転流して、コレクタ電流ＩＣ  が図７のように減少する。この電流変化率（減少率）−ｄｉ／ｄｔにより、回路配線インダクタンスＬｍに誘起電圧ＶＬｍ（＝ΔＶＳＰ）が発生するため、Ｑ２１に対して図７に示すように、Ｅｄ＋ΔＶＳＰが印加される。
スパイク電圧ΔＶＳＰはＬｍ×（−ｄｉ／ｄｔ）となるので、ΔＶＳＰを減少させるためには、回路配線インダクタンスＬｍまたは電流変化率−ｄｉ／ｄｔを低減する必要がある。しかし、回路配線インダクタンスＬｍの低減には回路配線上の制約（制限）があるので、ΔＶＳＰを減少させるには電流変化率−ｄｉ／ｄｔを低減させるのが一般的な方法である。
【０００４】
図８に、電流変化率−ｄｉ／ｄｔを低減させる方法の従来例を示す。
これは、ＩＧＢＴのゲート駆動回路を示すもので、ターンオフ時には図８のＭ−Ｎ１５間にオフゲート用電源が接続される。そのとき、電流はゲート電源（Ｍ）→ＩＧＢＴゲート入力容量（ＩＧＢＴゲート−エミッタ間）→Ｒｇ（ｏｆｆ）→ＴＲ２→ゲート電源（Ｎ１５）のルートで流れる。この電流が流れるとＩＧＢＴ入力容量に逆バイアス電圧が充電されることによって、ＩＧＢＴがターンオフする。その際、ゲート抵抗Ｒｇ（ｏｆｆ）を大きくすることにより、ＩＧＢＴ入力容量に対する充電時間を遅らせて、ゲート電圧を緩やかに変化させることができる。これにより、ＩＧＢＴの電流変化率−ｄｉ／ｄｔが低減され、その結果、スパイク電圧ΔＶＳＰを図９の点線で示すように低減することができる。
なお、オフ用ゲート電源の電圧値を小さくし、逆バイアス電圧を浅くすることで、ゲート電圧を緩やかに変化させることができる。これによっても、ＩＧＢＴの電流変化率−ｄｉ／ｄｔが低減され、スパイク電圧ΔＶＳＰを低減できる。
【０００５】
【発明が解決しようとする課題】
上述のように、ＩＧＢＴターンオフ時に、ゲート抵抗Ｒｇ（ｏｆｆ）を大きくすることでスパイク電圧ΔＶＳＰを低減できるが、図９に示すようにオン・オフ信号が入力されてからＩＧＢＴが動作するまでの時間遅れが増加するという問題がある。
また、逆バイアス電圧を浅くすることでも、スパイク電圧ΔＶＳＰを低減できるが、逆バイアス電圧が浅いと、種々のノイズやゲート駆動回路の誤動作により、ゲート電圧がＩＧＢＴのしきい値電圧を越えやすくなるため、ＩＧＢＴがオン（誤動作）しやすくなるという問題もある。
したがって、この発明の課題は素子ターンオフ時のスパイク電圧の低減，オン・オフ信号が入力されてからＩＧＢＴが動作するまでの時間短縮を図り、誤動作を防止することにある。
【０００６】
【課題を解決するための手段】
このような課題を解決するため、請求項１の発明では、電圧駆動型半導体素子からなる電力変換装置に対し、
前記電圧駆動型半導体素子のスイッチングを制御する制御装置と、この制御装置からの信号に基づき電圧駆動型半導体素子を駆動する駆動回路と、電圧駆動型半導体素子のターンオフ時のゲート電圧を一定期間クランプするクランプ回路とを設け、
前記電圧駆動型半導体素子ターンオフ時のゲート電圧を、前記クランプ回路により逆バイアス電圧としきい値電圧との間の電圧に一定時間だけクランプし、その後は逆バイアス電圧に戻すことにより、電圧駆動型半導体素子ターンオフ時に発生するスパイク電圧の低減と、制御信号を受けてから素子がターンオフ開始するまでの時間短縮とを図るようにしている。
上記請求項１の発明においては、前記ゲート電圧をクランプする一定時間を、電圧駆動型半導体素子のスパイク電圧発生期間とし、素子が通常オフしている期間の誤動作防止を図ることができる（請求項２の発明）。
【０００７】
【発明の実施の形態】
図１はこの発明の実施の形態を示す構成図、図２は図１で用いられるゲート電圧クランプ回路の具体例を示す回路図である。
すなわち、この発明は従来例に対しゲート電圧クランプ回路ＧＣを付加して構成される。ゲート電圧クランプ回路ＧＣとしては、例えば図２に示すような、トランジスタＴＲ３、ＭＯＳＦＥＴ素子ＴＲ４、ツェナーダイオードＺＤ１、コンデンサＣ１、抵抗Ｒ１，Ｒ２，Ｒ３およびタイマーＴＭ等からなる回路とすることができる。
【０００８】
次に、図２の回路の動作について、図３を参照して説明する。なお、オフ用のゲート電源としては１５Ｖの電源が接続されているものとし、逆バイアス電圧は−１５Ｖであるとする。
いま、図３のオン・オフ信号がオンからオフに変わると、ＴＲ４が図示のように即座にオンし、ＴＲ３のベース−エミッタ間に電流が流れてこれがオンする。ＴＲ３がオンすると、ＩＧＢＴのゲート−エミッタ間のコンデンサ（入力容量）が逆バイアス電圧に向かって充電を開始し、ＩＧＢＴはターンオフ動作を開始する。そして、ＺＤ１のツェナー電圧ＶＺＤ１  に達するとＴＲ３がオフし、ＩＧＢＴの入力容量への充電が止まり、ゲート−エミッタ間の電圧がクランプされる。ここに、ツェナー電圧ＶＺＤ１  の値は、ゲート電圧がしきい値電圧から逆バイアス電圧の間になるような値に設定するものとする。
【０００９】
ＴＲ４のゲートにはタイマー回路ＴＭが接続されており、したがって、ＴＲ４はオフ信号が入力されてからタイマー時間後にオフする。ＴＲ４がオフすると、ゲート電圧クランプ回路ＧＣは切り離され、ＩＧＢＴのゲート−エミッタ間電圧ＶＧＥは逆バイアス電圧（−１５Ｖ）まで充電され、ＩＧＢＴは完全なオフ状態となる。
以上のように、ここではＩＧＢＴのターンオフ時には、ＩＧＢＴのゲート電圧は図３に示すように、逆バイアス電圧としきい値電圧との間の電圧値にクランプされるため、従来のターンオフ時（図３の点線参照）に比べてＩＧＢＴの入力容量に緩やかに充電が行なわれ、したがって図３に実線で示すように、ＩＧＢＴの電流変化率−ｄｉ／ｄｔが低減され、スパイク電圧も抑制されることになる。
【００１０】
図４はこの発明によってスパイク電圧も抑制する場合と、従来一般的に用いられるゲート抵抗の調整によってスパイク電圧を抑制する従来方式の場合とを比較説明するための波形図である。
同図に示すように、オン・オフ信号が入力されてからＩＧＢＴがターンオフ動作を開始するまでの時間が、この発明による場合はＴ１、従来方式の場合はＴ２で、Ｔ１＜Ｔ２であることから、この発明による場合の方が動作遅れ時間の増加を抑制できることが分かる。
【００１１】
また、ゲート電圧のクランプ時間を、電圧駆動型半導体素子のスパイク電圧発生期間とすれば、オフ時におけるＩＧＢＴの誤動作を防ぐことが可能となる。さらに、ゲート電圧クランプ期間中にＩＧＢＴ誤動作によりこれがオンしてしまった場合でも、対向アームのＩＧＢＴはデッドタイム期間中でオフしているので、アーム短絡となるおそれもない。
【００１２】
【発明の効果】
この発明によれば、ゲート電圧クランプ回路を設けて、ターンオフ動作中にゲート電圧を一定期間クランプし、その後は元に戻すことによってＩＧＢＴスイッチング動作を緩やかにし、かつ、入力信号からスイッチング動作までの遅れ時間を増加させることなく、スパイク電圧を抑制することができる。また、ゲート電圧をクランプする一定時間を、電圧駆動型半導体素子のスパイク電圧発生期間に限定することで、スパイク電圧の抑制効果だけでなく、ＩＧＢＴターンオフおよび通常オフ時のＩＧＢＴ誤動作によるアーム短絡を防ぐことができるという利点もある。
【図面の簡単な説明】
【図１】この発明の実施の形態を示す構成図である。
【図２】図１のゲート電圧クランプ回路の具体例を示す回路図である。
【図３】図２の動作説明図である。
【図４】スパイク電圧の抑制効果について、この発明によるものと従来方式とを比較して説明する説明図である。
【図５】ＩＧＢＴを用いた電圧形インバータ主回路の一般例を示す回路図である。
【図６】図５で素子Ｑ２１が動作する場合を説明するための等価回路図である。
【図７】図６の動作説明図である。
【図８】ゲート駆動回路の従来例を示す回路図である。
【図９】図８の動作説明図である。
【符号の説明】
ＩＦ…インターフェイス回路、ＧＣ…ゲート電圧クランプ回路、ＴＭ…タイマー、ＴＲ１〜ＴＲ３…トランジスタ、ＴＲ４…ＦＥＴ、ＺＤ１…ツェナーダイオード、Ｑ１１〜Ｑ２２，ＩＧＢＴ…スイッチ素子（絶縁ゲートバイポーラトランジスタ）、Ｒ…抵抗、Ｃ…コンデンサ、Ｅｄ…直流電圧源、Ｌ…リアクトル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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