(57)【特許請求の範囲】
【請求項１】
一定の電圧を発生する基準電圧源と接地電位との間に直列に接続され外部信号に応じてＯＮ／ＯＦＦ可能な第１乃至第３のスイッチング素子と、当該第１スイッチング素子と当該第２スイッチング素子との接続点と接地電位との間に接続された第１のコンデンサ、及び当該第２スイッチング素子と当該第３スイッチング素子との接続点と接地電位との間に接続された第２のコンデンサとを備え、当該第１スイッチング素子の一端が当該基準電圧源に接続され、当該第１スイッチング素子の他端が当該第２スイッチング素子の一端に接続され、当該第２スイッチング素子の他端が当該第３スイッチング素子の一端に接続され、当該第３スイッチング素子の他端が接地電位に接続されたヒステリシス電位発生回路と、
前記第１スイッチング素子及び前記第３スイッチング素子を同時にＯＮ／ＯＦＦするための前記外部信号である第１のスイッチング信号を当該第１スイッチング素子及び当該第３スイッチング素子に出力すると共に、当該第１スイッチング素子及び当該第３スイッチング素子と異なるタイミングで前記第２スイッチング素子をＯＮ／ＯＦＦするための前記外部信号である第２のスイッチング信号を当該第２スイッチング素子に出力するスイッチ駆動回路とを有する
ことを特徴とするヒステリシスコンパレータ回路。
【請求項２】
前記第１乃至第３スイッチング素子が、ｎチャネルＭＯＳトランジスタで構成されている
ことを特徴とする請求項１に記載のヒステリシスコンパレータ回路。
【請求項３】
前記第１乃至第３スイッチング素子が、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで構成されるトランスミッション回路で構成されている
ことを特徴とする請求項１に記載のヒステリシスコンパレータ回路。
【請求項４】
一定の電圧を発生する基準電圧源と電源電位との間に直列に接続され外部信号に応じてＯＮ／ＯＦＦ可能な第１乃至第３のスイッチング素子と、当該第３スイッチング素子と当該第２スイッチング素子との接続点と電源電位との間に接続された第１のコンデンサ、及び当該第２スイッチング素子と当該第１スイッチング素子との接続点と電源電位との間に接続された第２のコンデンサとを備え、当該第３スイッチング素子の一端が当該基準電圧源に接続され、当該第３スイッチング素子の他端が当該第２スイッチング素子の一端に接続され、当該第２スイッチング素子の他端が当該第１スイッチング素子の一端に接続され、当該第１スイッチング素子の他端が電源電位に接続されたヒステリシス電位発生回路と、
前記第１スイッチング素子及び前記第３スイッチング素子を同時にＯＮ／ＯＦＦするための前記外部信号である第１のスイッチング信号を当該第１スイッチング素子及び当該第３スイッチング素子に出力すると共に、当該第１スイッチング素子及び当該第３スイッチング素子と異なるタイミングで前記第２スイッチング素子をＯＮ／ＯＦＦするための前記外部信号である第２のスイッチング信号を当該第２スイッチング素子に出力するスイッチ駆動回路とを有する
ことを特徴とするヒステリシスコンパレータ回路。
【請求項５】
前記第１乃至第３スイッチング素子のタイミングがすべて同時にＯＮ状態にならないように、前記第１スイッチング信号と前記第２スイッチング信号とのタイミングをずらした
ことを特徴とする請求項１乃至４のいずれか一項に記載のヒステリシスコンパレータ回路。
【請求項６】
請求項１乃至５のいずれか一項に記載のヒステリシスコンパレータ回路と定電流充放電回路とから成り、
前記定電流充放電回路は、前記ヒステリシスコンパレータ回路の出力信号に応じた三角波信号を出力するように構成されている
ことを特徴とする波形発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力電圧レベルがロウレベルからハイレベルに切り替える入力電圧しきい値と、出力レベルがハイレベルからロウレベルに切り替える入力電圧しきい値とが異なるようにしたヒステリシスコンパレータ回路、波形発生回路に関し、特に、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）方式を用いたＤＣ／ＤＣコンバータに用いる三角波信号の生成に好適なヒステリシスコンパレータ回路、及びこのようなヒステリシスコンパレータ回路を使用した波形発生回路に関する。
【０００２】
【従来の技術】
従来この種のヒステリシスコンパレータ回路としては、例えば、実開平６−８６０８３号公報（第１従来技術）に示すようなものがある。
【０００３】
すなわち、第１従来技術は、入力信号が入力される第１の入力端子と、入力信号のレベルと比較すべき第１のしきい値電圧が直接入力されるとともに第１のしきい値電圧より低い第２のしきい値電圧がスイッチ素子を介して入力される第２の入力端子とを有するコンパレータをそなえ、第２のしきい値電圧はコンパレータの出力電圧が所定レベルとなっているときスイッチ素子を介して第２の入力端子に入力され、このときには第２のしきい値電圧が第１のしきい値電圧に優先して第２の入力端子にとり込まれる回路構成となっていた。
【０００４】
このような第１従来技術のヒステリシスコンパレータ回路１０Ａを備えた波形発生回路及び波形発生回路の回路を図５に示す（第２従来技術）。
【０００５】
図５に示す第２従来技術におけるヒステリシスコンパレータ回路１０Ａでは、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗分圧比Ｒ１：Ｒ２：Ｒ３を変化させることで、コンパレータＣＭＰの基準電圧ＶＭにヒステリシス特性を発生させていた。
【０００６】
例えば、抵抗分圧比Ｒ１：Ｒ２：Ｒ３の値を３：１：２、基準電圧源Ｖｒｅｆの値を１．８Ｖｄｃとすると、電流Ｉ１は、
Ｉ１＝Ｖｒｅｆ×ｔ１／｛（Ｒ１＋Ｒ２＋Ｒ３）×ｔ｝＋Ｖｒｅｆ×ｔ２／｛（Ｒ１＋Ｒ２）×ｔ｝，
ｔ＝ｔ１＋ｔ２
となる。ここで、ｔ１はＴｒ１がＯＮの時間であり、ｔ２はＴｒ１がＯＦＦの時間である。
【０００７】
このため、Ｔｒ１がＯＦＦの時のコンパレータＣＭＰの基準電圧ＶＭは、
ＶＭ＝Ｖｒｅｆ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）＝１．８×３／６＝０．９Ｖ
となる。
【０００８】
一方、Ｔｒ１がＯＮの時のコンパレータＣＭＰの基準電圧ＶＭは、
ＶＭ＝Ｖｒｅｆ×Ｒ２／（Ｒ１＋Ｒ２）＝１．８×１／４＝０．４５Ｖ
となる。これから、ヒステリシスは、０．４５（＝０．９−０．４５）Ｖとなる。
【０００９】
また第１従来技術のヒステリシスコンパレータ回路１０Ａを備えた波形発生回路及び波形発生回路では、ヒステリシスコンパレータ回路１０Ａの後段に接続されている定電流充放電回路２０Ａ（Ｔｒ２，Ｔｒ３，Ｃ１）あるいは積分回路（不図示）との組み合わせで、波形発生回路を構成していた。
【００１０】
【発明が解決しようとする課題】
しかしながら、このような従来のヒステリシスコンパレータ回路、及び波形発生回路では、抵抗分圧比Ｒ１：Ｒ２：Ｒ３を使った基準電圧源Ｖｒｅｆでは、例えば、抵抗素子Ｒ１，Ｒ２，Ｒ３に、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値の総和が１ＭΩ程度が用いられていたため、常時、抵抗素子Ｒ１，Ｒ２，Ｒ３に電流Ｉ１が流れ続けてしまう欠点があった。
【００１１】
また、抵抗素子Ｒ１，Ｒ２，Ｒ３に流れる電流Ｉ１を抑制するためには、抵抗素子Ｒ１，Ｒ２，Ｒ３の抵抗値を大きな値に設定する必要があるが、この場合、抵抗分圧回路（Ｒ１，Ｒ２，Ｒ３）の出力はハイインピーダンスになってしまい、その結果、急峻な電源変動等に対して不安定になるという問題点があった。
【００１２】
このようなヒステリシスコンパレータ回路１０Ａを内蔵した波形発生回路あるいは波形発生回路を用いたＤＣ／ＤＣコンバータは直流電圧レベルの変換（すなわち、昇圧変換、降圧変換、または極性逆転変換）を目的とするが、昇圧変換、降圧変換、または極性逆転変換の電力変換効率も重要な特性である。特に、ＤＣ／ＤＣコンバータに接続される負荷が例えばＣＰＵであって、このＣＰＵがスリープモードに入った場合などを考えると、ＤＣ／ＤＣコンバータの電力変換効率がＤＣ／ＤＣコンバータ回路自身で消費される電力に大きく影響されてしまう結果、電力変換効率がダウンしてしまうといった問題点があった。
【００１３】
本発明は、このような従来の問題点を解決することを課題としており、特に、ＤＣ／ＤＣコンバータ回路自身で消費する電力の低減化を企図し、ＤＣ／ＤＣコンバータにおける軽負荷時の電力変換効率の向上を図ることを目的としている。
【００１４】
【課題を解決するための手段】
上記課題を解決するため成された請求項１に記載の発明は、一定の電圧を発生する基準電圧源と接地電位との間に直列に接続され外部信号に応じてＯＮ／ＯＦＦ可能な第１乃至第３のスイッチング素子と、当該第１スイッチング素子と当該第２スイッチング素子との接続点と接地電位との間に接続された第１のコンデンサ、及び当該第２スイッチング素子と当該第３スイッチング素子との接続点と接地電位との間に接続された第２のコンデンサとを備え、当該第１スイッチング素子の一端が当該基準電圧源に接続され、当該第１スイッチング素子の他端が当該第２スイッチング素子の一端に接続され、当該第２スイッチング素子の他端が当該第３スイッチング素子の一端に接続され、当該第３スイッチング素子の他端が接地電位に接続されたヒステリシス電位発生回路と、前記第１スイッチング素子及び前記第３スイッチング素子を同時にＯＮ／ＯＦＦするための前記外部信号である第１のスイッチング信号を当該第１スイッチング素子及び当該第３スイッチング素子に出力すると共に、当該第１スイッチング素子及び当該第３スイッチング素子と異なるタイミングで前記第２スイッチング素子をＯＮ／ＯＦＦするための前記外部信号である第２のスイッチング信号を当該第２スイッチング素子に出力するスイッチ駆動回路とを有する回路構成としたヒステリシスコンパレータ回路である。
【００１５】
請求項１に記載の発明によれば、ヒステリシス電位発生回路を、一定の電圧を発生する基準電圧源と接地電位との間に直列に接続され外部信号に応じてＯＮ／ＯＦＦ可能な第１乃至第３のスイッチング素子と、第１スイッチング素子と第２スイッチング素子との接続点と接地電位との間に接続された第１のコンデンサ、及び第２スイッチング素子と第３スイッチング素子との接続点と接地電位との間に接続された第２のコンデンサとで構成することにより、従来用いていた抵抗をキャパシタンスに変更できるようになる。その結果、第１コンデンサと第２コンデンサのキャパシタンスの容量比に基づいて基準電圧を変化させたヒステリシス特性を持ったヒステリシスコンパレータ回路を実現できるようになる。
【００１６】
更に加えて、抵抗素子に代えてキャパシタンス（第１コンデンサと第２コンデンサ）を利用することにより、キャパシタンスによって消費される電力を、キャパシタンスに充放電される電荷量によって決めることができるようになり、その結果、従来は抵抗素子に常時流れていた電流を大幅に低減することができるようになる。
【００１７】
すなわち、このようなヒステリシスコンパレータ回路を、ＤＣ／ＤＣコンバータの波形発生回路に応用することにより、ＤＣ／ＤＣコンバータの軽負荷時の変換効率の向上を図ることができるようになる。
【００１８】
またスイッチ駆動回路を設けることにより、第１スイッチング素子と第２スイッチング素子と第３スイッチング素子とが同時にＯＮするようなケースを回避できるようになり、その結果、コンパレータの基準電圧が降下してしまうようなケースを回避できるようになる。
【００１９】
請求項２に記載の発明は、請求項１に記載のヒステリシスコンパレータ回路において、前記第１乃至第３スイッチング素子が、ｎチャネルＭＯＳトランジスタで構成されている回路構成としたヒステリシスコンパレータ回路である。
【００２０】
請求項２に記載の発明によれば、請求項１に記載の効果に加えて、第１乃至第３スイッチング素子をｎチャネルＭＯＳトランジスタで構成することにより集積回路化が可能となる結果、小型でかつ高変換効率を備えたＤＣ／ＤＣコンバータＩＣを実現することができる。
【００２１】
請求項３に記載の発明は、請求項１に記載のヒステリシスコンパレータ回路において、前記第１乃至第３スイッチング素子が、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとで構成されるトランスミッション回路で構成されている回路構成としたヒステリシスコンパレータ回路である。
【００２２】
請求項３に記載の発明によれば、請求項２に記載の効果と同様の効果を奏する。
【００２３】
請求項４に記載の発明は、一定の電圧を発生する基準電圧源と電源電位との間に直列に接続され外部信号に応じてＯＮ／ＯＦＦ可能な第１乃至第３のスイッチング素子と、当該第３スイッチング素子と当該第２スイッチング素子との接続点と電源電位との間に接続された第１のコンデンサ、及び当該第２スイッチング素子と当該第１スイッチング素子との接続点と電源電位との間に接続された第２のコンデンサとを備え、当該第３スイッチング素子の一端が当該基準電圧源に接続され、当該第３スイッチング素子の他端が当該第２スイッチング素子の一端に接続され、当該第２スイッチング素子の他端が当該第１スイッチング素子の一端に接続され、当該第１スイッチング素子の他端が電源電位に接続されたヒステリシス電位発生回路と、前記第１スイッチング素子及び前記第３スイッチング素子を同時にＯＮ／ＯＦＦするための前記外部信号である第１のスイッチング信号を当該第１スイッチング素子及び当該第３スイッチング素子に出力すると共に、当該第１スイッチング素子及び当該第３スイッチング素子と異なるタイミングで前記第２スイッチング素子をＯＮ／ＯＦＦするための前記外部信号である第２のスイッチング信号を当該第２スイッチング素子に出力するスイッチ駆動回路とを有するヒステリシスコンパレータ回路である。
【００２４】
請求項４に記載の発明によれば、請求項１に記載の効果に加えて、極性を反転した回路構成においても、小型でかつ高変換効率を備えたＤＣ／ＤＣコンバータＩＣを実現することができるようになる。
【００２５】
請求項５に記載の発明は、請求項１乃至４のいずれか一項に記載のヒステリシスコンパレータ回路において、前記第１乃至第３スイッチング素子のタイミングがすべて同時にＯＮ状態にならないように、前記第１スイッチング信号と前記第２スイッチング信号とのタイミングをずらした回路構成としたヒステリシスコンパレータ回路である。
【００２６】
請求項５に記載の発明によれば、請求項１乃至４のいずれか一項に記載の効果に加えて、第１スイッチング素子と第２スイッチング素子と第３スイッチング素子とが同時にＯＮするようなケースを回避できるようになり、その結果、コンパレータの基準電圧が降下してしまうようなケースを回避できるようになる。
【００２７】
請求項６に記載の発明は、請求項１乃至５のいずれか一項に記載のヒステリシスコンパレータ回路と定電流充放電回路とから成る回路構成の波形発生回路である。
【００２８】
請求項６に記載の発明によれば、請求項１乃至５のいずれか一項に記載の効果に加えて、小型でかつ高変換効率を備えた波形波発生回路ＩＣを実現することができる。
【００２９】
【発明の実施の形態】
図１は、本発明のヒステリシスコンパレータ回路１０、及びこれを用いた波形発生回路１００及び波形発生回路２００の一実施形態である。図３は、図１のヒステリシスコンパレータ回路１０、及びこれを用いた波形発生回路１００及び波形発生回路２００の各出力波形のタイミングチャートである。
【００３０】
図１のヒステリシスコンパレータ回路１０、定電流充放電回路２０、基準電圧源（基準電圧＝Ｖｒｅｆ）３０は、ポリシリコンを用いたＣＭＯＳプロセスを用いてシリコン半導体基板上に形成される、ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタ、抵抗素子、コンデンサ等で構成され、波形発生回路１００あるいは波形発生回路２００としてＩＣ化（集積化）された素子形態となっている。
【００３１】
基準電圧源３０は、例えば、飽和結線されたｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）による従前の定電圧回路によって実現可能である。
【００３２】
ヒステリシスコンパレータ回路１０は、ヒステリシス電位発生回路４０、スイッチ駆動回路５０、ヒステリシスコンパレータ（ＣＭＰ）１１、定電流源１６，１７、インバータ素子１２，１３等を中心とするハードウェア構成となっている。
【００３３】
ヒステリシスコンパレータ（ＣＭＰ）１１は、出力電圧レベルがロウレベル（論理値）からハイレベル（論理値）に切り替える入力電圧しきい値ＶＭと、この出力レベルがハイレベルからロウレベルに切り替える入力電圧しきい値ＶＭとが異なるように設定されている。またその出力は、縦続接続されたインバータ素子１２，１３を介して定電流充放電回路２０（後述する、ｐチャネルＭＯＳＦＥｔＴｒ２とｎチャネルＭＯＳＦＥｔＴｒ３のゲート端子）に出力されるように接続されている。
【００３４】
定電流充放電回路２０は、ｐチャネルＭＯＳＦＥｔＴｒ２とｎチャネルＭＯＳＦＥｔＴｒ３とは、ゲートを共通にインバータ素子１３の出力端子に接続された状態で、電源電位ＶＤＤ−接地電位ＧＮＤ間にカスコード接続され、ゲートに出力されるヒステリシスコンパレータ回路１０の出力信号に応じた三角波信号ＯＵＴ１をｐチャネルＭＯＳＦＥｔＴｒ２のドレイン端子（ｎチャネルＭＯＳＦＥｔＴｒ３のドレイン端子）から充放電コンデンサＣ１を介して出力する機能を有している。
【００３５】
また定電流充放電回路２０は、ヒステリシスコンパレータ回路１０の出力信号に応じた三角波信号ＯＵＴ１を出力するように構成されている。
【００３６】
ヒステリシス電位発生回路４０は、第１〜第３のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３、第１コンデンサＣ２、第２コンデンサＣ３を中心とするハードウェア構成となっており、一定の電圧を発生する基準電圧源３０と接地電位ＧＮＤとの間に直列に接続され外部信号に応じてＯＮ／ＯＦＦ可能である（図３）。
【００３７】
具体的には、第１〜第３のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３は、基準電圧源３０の電位Ｖｒｅｆと接地電位ＧＮＤ間にカスコード接続されている。具体的には、第１スイッチング素子ＳＷ１においては、一方の端子が基準電圧源３０の電位Ｖｒｅｆに接続され他方の端子が第２スイッチング素子ＳＷ２の一方の端子に接続されている。第２スイッチング素子ＳＷ２においては、一方の端子が第１スイッチング素子ＳＷ１の他方の端子と第１コンデンサＣ２に接続され、他方の端子が第３スイッチング素子ＳＷ３の一方の端子と第２コンデンサＣ３とに接続されている。第３スイッチング素子ＳＷ３においては、一方の端子が第２スイッチング素子ＳＷ２の他方の端子と第２コンデンサＣ３に接続され、他方の端子が接地電位ＧＮＤに接続されている（図４参照）。
【００３８】
以下の説明では、スイッチング素子ＳＷ２のＯＮ時間、スイッチング素子ＳＷ１，ＳＷ３のＯＦＦ時間をｔ１とし、スイッチング素子ＳＷ１，ＳＷ３のＯＮ時間、スイッチング素子ＳＷ２のＯＦＦ時間をｔ２とし、スイッチング時間ｔ（第１スイッチング信号ＩＮ３，第２スイッチング信号ＩＮ４，三角波信号ＯＵＴ１，方形波信号ＯＵＴ２の各周期）をｔ１＋ｔ２とし、更にｔ１＝ｔ２（デューティ比５０％）とする。
【００３９】
図２は、図１のヒステリシスコンパレータ回路１０の動作原理図である。
【００４０】
図２（ａ）は第１スイッチング素子ＳＷ１と第３スイッチング素子ＳＷ３とが閉状態（ＯＮ状態、ＯＮ時間ｔ２）となり、第２スイッチング素子ＳＷ２が開状態（ＯＦＦ状態、ＯＦＦ時間ｔ２）となった際の充放電動作を示している。
【００４１】
図２（ａ）に示すように、第１スイッチング素子ＳＷ１が閉状態（ＯＮ状態、ＯＮ時間ｔ２）で基準電圧源３０から消費電流Ｉ２が供給されると、第１コンデンサＣ２は充電動作を行う結果、電荷量Ｑ２の電荷が充電される。また第２スイッチング素子ＳＷ２が開状態（ＯＦＦ状態、ＯＦＦ時間ｔ２）となっており、かつ第３スイッチング素子ＳＷ３が閉状態（ＯＮ状態、ＯＮ時間ｔ２）になっているので、第２コンデンサＣ３は放電動作を行う結果、電荷量Ｑ３はゼロとなる。
【００４２】
その結果、ヒステリシスコンパレータ１１の（−）入力端子側の電位である基準電圧ＶＭは、電位Ｖｒｅｆまで所定の時定数で上昇する（図３）。
【００４３】
図２（ｂ）は第１スイッチング素子ＳＷ１と第３スイッチング素子ＳＷ３とが開状態（ＯＦＦ状態、ＯＦＦ時間ｔ１）となり、第２スイッチング素子ＳＷ２が閉状態（ＯＮ状態、ＯＮ時間ｔ１）となった際の充放電動作を示している。
【００４４】
図２（ｂ）に示すように、第１スイッチング素子ＳＷ１が開状態（ＯＦＦ状態、ＯＦＦ時間ｔ１）、第２スイッチング素子ＳＷ２が閉状態（ＯＮ状態、ＯＮ時間ｔ１）、第３スイッチング素子ＳＷ３が開状態（ＯＦＦ状態、ＯＦＦ時間ｔ１）となるので、基準電圧源３０からの消費電流Ｉ２は遮断され、第１スイッチング素子ＳＷ１に蓄えられている充電電荷量Ｑ２が第２スイッチング素子ＳＷ２（ＯＮ状態（ＯＮ時間ｔ１））を介して第２コンデンサＣ３に供給される結果、第２スイッチング素子ＳＷ２は充電動作を実行し、図２（ａ）における電荷量Ｑ２が、第１コンデンサＣ２と第２コンデンサＣ３とに分配されることになる。
【００４５】
例えば、第１コンデンサＣ２と第２コンデンサＣ３とが同容量である場合、図２（ａ）における電荷量Ｑ２が、第１コンデンサＣ２と第２コンデンサＣ３とに半分ずつ分配されることになり、その結果、ヒステリシスコンパレータ１１の（−）入力端子側の電位である基準電圧ＶＭは、電位Ｖｒｅｆの１／２まで所定の時定数で下降する。
【００４６】
これにより、出力電圧レベルがロウレベルからハイレベルに切り替える入力電圧しきい値（基準電圧ＶＭ）と、出力レベルがハイレベルからロウレベルに切り替える入力電圧しきい値（基準電圧ＶＭ）とを、電位Ｖｒｅｆと電位Ｖｒｅｆの１／２とに設定したヒステリシス特性を備えたヒステリシスコンパレータ１０を実現できる。
【００４７】
図１において、ヒステリシス電位発生回路４０は、一定の電圧を発生する基準電圧源３０と接地電位ＧＮＤとの間に直列に接続され外部信号に応じてＯＮ／ＯＦＦ可能な第１〜第３のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３（Ｔｒ４，Ｔｒ５，Ｔｒ６）、第１コンデンサＣ２、第２コンデンサＣ３を中心とするハードウェア構成となっている。
【００４８】
本実施形態では、第１〜第３のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３を、各々、ｎチャネルＭＯＳトランジスタＴｒ４，Ｔｒ５，Ｔｒ６で実現している。
【００４９】
具体的には、ｎチャネルＭＯＳトランジスタＴｒ４，Ｔｒ５，Ｔｒ６は、基準電圧源３０の電位Ｖｒｅｆと接地電位ＧＮＤ間にカスコード接続されている。具体的には、ｎチャネルＭＯＳトランジスタＴｒ４においては、ドレイン端子が基準電圧源３０の電位Ｖｒｅｆに接続されソース端子がｎチャネルＭＯＳトランジスタＴｒ５のドレイン端子に接続されている。ｎチャネルＭＯＳトランジスタＴｒ５においては、ドレイン端子がｎチャネルＭＯＳトランジスタＴｒ４のソース端子と第１コンデンサＣ２に接続され、ソース端子がｎチャネルＭＯＳトランジスタＴｒ６のドレイン端子と第２コンデンサＣ３とに接続されている。ｎチャネルＭＯＳトランジスタＴｒ６においては、ドレイン端子がｎチャネルＭＯＳトランジスタＴｒ５のソース端子と第２コンデンサＣ３に接続され、ソース端子が接地電位ＧＮＤに接続されている（図４）。
【００５０】
第１コンデンサＣ２は、ｎチャネルＭＯＳトランジスタＴｒ４のソース端子とｎチャネルＭＯＳトランジスタＴｒ５のドレイン端子との接続点（ここから基準電圧ＶＭが出力される）と接地電位ＧＮＤとの間に接続されている。
【００５１】
第２コンデンサＣ３は、ｎチャネルＭＯＳトランジスタＴｒ５のソース端子とｎチャネルＭＯＳトランジスタＴｒ６のドレイン端子との接続点と接地電位ＧＮＤとの間に接続されている。
【００５２】
また、ｎチャネルＭＯＳトランジスタＴｒ４のドレイン端子が基準電圧源３０のＶｒｅｆ側に接続され、ｎチャネルＭＯＳトランジスタＴｒ４のソース端子がｎチャネルＭＯＳトランジスタＴｒ５のドレイン端子に接続され、ｎチャネルＭＯＳトランジスタＴｒ５のソース端子がｎチャネルＭＯＳトランジスタＴｒ６のドレイン端子に接続され、ｎチャネルＭＯＳトランジスタＴｒ６のソース端子が接地電位ＧＮＤに接続された回路構成となっている。
【００５３】
このようなヒステリシス電位発生回路４０において、前述したように、ｎチャネルＭＯＳトランジスタＴｒ４が閉状態（ＯＮ状態、ＯＮ時間ｔ２）で基準電圧源３０から消費電流Ｉ２が供給されると、第１コンデンサＣ２は充電動作を行う結果、電荷量Ｑ２の電荷が充電される。またｎチャネルＭＯＳトランジスタＴｒ５が開状態（ＯＦＦ状態、ＯＦＦ時間ｔ２）となっており、かつｎチャネルＭＯＳトランジスタＴｒ６が閉状態（ＯＮ状態、ＯＮ時間ｔ２）になっているので、第２コンデンサＣ３は放電動作を行う結果、電荷量Ｑ３はゼロとなる。
【００５４】
その結果、ヒステリシスコンパレータ１１の（−）入力端子側の電位である基準電圧ＶＭは、電位Ｖｒｅｆまで所定の時定数で上昇し、電位Ｖｒｅｆの電位を時間ｔ２だけ維持する。（図３）。
【００５５】
また前述したように、ｎチャネルＭＯＳトランジスタＴｒ４が開状態（ＯＦＦ状態、ＯＦＦ時間ｔ１）、ｎチャネルＭＯＳトランジスタＴｒ５が閉状態（ＯＮ状態、ＯＮ時間ｔ１）、ｎチャネルＭＯＳトランジスタＴｒ６が開状態（ＯＦＦ状態、ＯＦＦ時間ｔ１）となるので、基準電圧源３０からの消費電流Ｉ２は遮断され、第１コンデンサＣ２に蓄えられている充電電荷量Ｑ２がｎチャネルＭＯＳトランジスタＴｒ５（閉状態（ＯＮ状態、ＯＮ時間ｔ１））を介して第２コンデンサＣ３に供給される結果、ｎチャネルＭＯＳトランジスタＴｒ５は、第２コンデンサＣ３に対し、充電動作を実行し、前述したように電荷量Ｑ２が、第１コンデンサＣ２と第２コンデンサＣ３とに分配されることになる（図３）。
【００５６】
ここで基準電圧ＶＭは、
ＶＭ＝Ｖｒｅｆ×Ｃ２／（Ｃ２＋Ｃ３）
となる。充放電により消費される電流Ｉ２は、ｔ１時間において発生し、ｔ２時間では発生しない。このため、本発明では消費される消費電流Ｉ２は、
Ｉ２＝（Ｃ２×ｄＶ１／ｄｔ＋Ｃ３×ｄＶ２／ｄｔ）×（ｔ１／ｔ）
である。ここで、Ｖ１は第１コンデンサＣ２の充電電位、Ｖ２は第２コンデンサＣ２の充電電位、ｄ／ｄｔは時間微分演算子である。
【００５７】
デューティ比を５０％とするとｔ１／ｔ＝０．５となり、スイッチング周波数ｆ＝１００ｋＨｚとするとｄｔ１＝ｄｔ２＝５μｓとなる。また、Ｖｒｅｆ＝０．９Ｖとし、Ｃ２＝Ｃ３＝５ｐＦである場合、ｄＶ１＝ｄＶ２＝０．４５Ｖであるから、Ｉ２＝０．４５μＡとなる。
一方、前述したように、従来技術の消費電流Ｉ２は、例えば、Ｖｒｅｆ＝１．８Ｖ（＞ヒステリシス電圧０．９Ｖ）、Ｒ１＝３００ｋΩ，Ｒ２＝１００ｋΩ，Ｒ３＝２００ｋΩとし、デューティ５０％とすると消費電流Ｉ２は、３．７５μＡとなる。このような従来技術と比較しても、充分小さい値であると判断できる。これにより、ＤＣ／ＤＣコンバータの軽負荷時の効率を改善することができるようになる。
【００５８】
第１コンデンサＣ２＝第２コンデンサＣ３である場合、図２（ａ）における電荷量Ｑ２が、第１コンデンサＣ２と第２コンデンサＣ３とに半分ずつ分配されることになり、その結果、ヒステリシスコンパレータ１１の（−）入力端子側の電位である基準電圧ＶＭは、電位Ｖｒｅｆ（＝０．９Ｖ）の１／２まで所定の時定数で下降し、電位Ｖｒｅｆの１／２の電位（＝０．４５Ｖ）を時間ｔ１だけ維持する（図３）。
【００５９】
これにより、出力電圧レベルがロウレベルからハイレベルに切り替える入力電圧しきい値（基準電圧ＶＭ）と、出力レベルがハイレベルからロウレベルに切り替える入力電圧しきい値（基準電圧ＶＭ）とを、電位Ｖｒｅｆと電位Ｖｒｅｆの１／２とに設定したヒステリシス特性を備えたヒステリシスコンパレータ１０を実現できる。
【００６０】
スイッチ駆動回路５０は、第１スイッチング素子（インバータ素子）１４、第２スイッチング素子（インバータ素子）１５を中心とするハードウェア構成となっている。
【００６１】
第１スイッチング素子（インバータ素子）１４は、コンパレータ１１の出力を受けて、ｎチャネルＭＯＳトランジスタＴｒ４及びｎチャネルＭＯＳトランジスタＴｒ６を同時にＯＮ／ＯＦＦするための外部信号である第１スイッチング信号ＩＮ３（図３）をｎチャネルＭＯＳトランジスタＴｒ４及びｎチャネルＭＯＳトランジスタＴｒ６に出力するような機能を有している。具体的なタイミング回路は図４に後述する。
【００６２】
一方、第２スイッチング素子（インバータ素子）１５は、ｎチャネルＭＯＳトランジスタＴｒ４及びｎチャネルＭＯＳトランジスタＴｒ６と異なるタイミングで、ｎチャネルＭＯＳトランジスタＴｒ５をＯＮ／ＯＦＦするための外部信号である第２スイッチング信号ＩＮ４（図３）をｎチャネルＭＯＳトランジスタＴｒ５に出力するような機能を有している。具体的なタイミング回路は図４に後述する。
【００６３】
図４は、図１のヒステリシスコンパレータ回路１０におけるスイッチ駆動回路５０の一実施形態を説明するための回路図である。
【００６４】
スイッチ駆動回路５０は、第１スイッチング素子（インバータ素子）１４と第２スイッチング素子（インバータ素子）１５とから構成され、ｎチャネルＭＯＳトランジスタＴｒ４〜Ｔｒ６のタイミングがすべて同時にＯＮ状態にならないように、第１スイッチング信号ＩＮ３と第２スイッチング信号ＩＮ４とのタイミングをずらした回路構成となっている。
【００６５】
第１スイッチング素子１４は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとから構成されている。
【００６６】
第１スイッチング素子１４において、ｐチャネルＭＯＳトランジスタのドレイン端子とｎチャネルＭＯＳトランジスタのドレイン端子とが抵抗素子Ｒ５を介して直列に接続され、ｐチャネルＭＯＳトランジスタのゲート端子とｎチャネルＭＯＳトランジスタのゲート端子とが共通に方形波信号ＯＵＴ２に接続され、ｐチャネルＭＯＳトランジスタのソース端子が電源電位ＶＤＤに接続され、ｎチャネルＭＯＳトランジスタのソース端子が接地電位ＧＮＤに接続され、ｎチャネルＭＯＳトランジスタのドレイン端子がｎチャネルＭＯＳトランジスタＴｒ４，Ｔｒ６のゲート端子に接続された回路構成となっている。
【００６７】
同様に、第２スイッチング素子１５は、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとから構成されている。
【００６８】
第２スイッチング素子１５において、ｐチャネルＭＯＳトランジスタのドレイン端子とｎチャネルＭＯＳトランジスタのドレイン端子とが抵抗素子Ｒ４を介して直列に接続され、ｐチャネルＭＯＳトランジスタのゲート端子とｎチャネルＭＯＳトランジスタのゲート端子とが共通に方形波信号ＯＵＴ２の反転信号に接続され、ｐチャネルＭＯＳトランジスタのソース端子が電源電位ＶＤＤに接続され、ｎチャネルＭＯＳトランジスタのソース端子が接地電位ＧＮＤに接続され、ｎチャネルＭＯＳトランジスタのドレイン端子がｎチャネルＭＯＳトランジスタＴｒ５のゲート端子に接続された回路構成となっている。
【００６９】
このような回路構成のスイッチ駆動回路５０において、方形波信号ＯＵＴ２が論理値Ｈに遷移した時（図３のｔ２の終了のタイミング）、第１スイッチング素子（インバータ素子）１４のｎチャネルＭＯＳトランジスタがＯＮ状態に遷移し、ｐチャネルＭＯＳトランジスタがＯＦＦ状態に遷移し、ｎチャネルＭＯＳトランジスタのドレイン端子が論理値Ｌに即座に変化する。これに応じて、ｎチャネルＭＯＳトランジスタＴｒ４，Ｔｒ６が瞬間的にＯＦＦ状態に遷移する。同様の主旨で、第２スイッチング素子（インバータ素子）１５のｎチャネルＭＯＳトランジスタがＯＦＦ状態に遷移し、ｐチャネルＭＯＳトランジスタがＯＮ状態に遷移する。この遷移状態は、抵抗素子Ｒ４を介してｎチャネルＭＯＳトランジスタＴｒ５にある時定数で伝達されるため、ｎチャネルＭＯＳトランジスタＴｒ５はこの時定数に従ってＯＦＦ状態からＯＮ状態に遷移する（図３の第２スイッチング信号ＩＮ４の立ち上がり）。この結果、Ｔｒ４，Ｔｒ５，Ｔｒ６のトランジスタの全てが同時にＯＮしてしまうケースを回避できるようになる。
【００７０】
一方、方形波信号ＯＵＴ２が論理値Ｌに遷移した時（図３のｔ１の開始のタイミング）、第１スイッチング素子（インバータ素子）１４のｎチャネルＭＯＳトランジスタがＯＦＦ状態に遷移し、ｐチャネルＭＯＳトランジスタがＯＮ状態に遷移する。この遷移状態は、抵抗素子Ｒ５を介してｎチャネルＭＯＳトランジスタＴｒ４，Ｔｒ６にある時定数で伝達されるため、ｎチャネルＭＯＳトランジスタＴｒ４，Ｔｒ６はこの時定数に従ってＯＦＦ状態からＯＮ状態に遷移する（図３の第１スイッチング信号ＩＮ３の立ち上がり）。同様の主旨で、第２スイッチング素子（インバータ素子）１５のｎチャネルＭＯＳトランジスタがＯＮ状態に遷移し、ｐチャネルＭＯＳトランジスタがＯＦＦ状態に遷移する。ｎチャネルＭＯＳトランジスタのドレイン端子が論理値Ｌに即座に変化する。これに応じて、ｎチャネルＭＯＳトランジスタＴｒ５が瞬間的にＯＦＦ状態に遷移する。この結果、Ｔｒ４，Ｔｒ５，Ｔｒ６のトランジスタの全てが同時にＯＮしてしまうケースを回避できるようになる。
【００７１】
このようなスイッチ駆動回路５０を設けることにより、ｎチャネルＭＯＳトランジスタＴｒ４とｎチャネルＭＯＳトランジスタＴｒ５とｎチャネルＭＯＳトランジスタＴｒ６とが同時にＯＮするようなケースを回避できるようになり、その結果、コンパレータの基準電圧が降下してしまうようなケースを回避できるようになる。
【００７２】
なお、前述のヒステリシスコンパレータ回路１０において、一定の電圧を発生する基準電圧源Ｖｒｅｆと電源電位ＶＤＤとの間に直列に接続され外部信号に応じてＯＮ／ＯＦＦ可能な第１乃至第３のスイッチング素子Ｔｒ４，Ｔｒ５，Ｔｒ６と、第３スイッチング素子Ｔｒ６と第２スイッチング素子Ｔｒ５との接続点と電源電位ＶＤＤとの間に接続された第１コンデンサＣ２Ｃ２、及び第２スイッチング素子Ｔｒ５と第１スイッチング素子Ｔｒ４との接続点と電源電位ＶＤＤとの間に接続された第２コンデンサＣ３とを備え、第３スイッチング素子Ｔｒ６の一端が基準電圧源Ｖｒｅｆに接続され、第３スイッチング素子Ｔｒ６の他端が第２スイッチング素子Ｔｒ５の一端に接続され、第２スイッチング素子Ｔｒ５の他端が第１スイッチング素子Ｔｒ４の一端に接続され、第１スイッチング素子Ｔｒ４の他端が電源電位ＶＤＤに接続されたヒステリシス電位発生回路と、第１スイッチング素子Ｔｒ４及び第３スイッチング素子Ｔｒ６を同時にＯＮ／ＯＦＦするための外部信号である第１のスイッチング信号を第１スイッチング素子Ｔｒ４及び第３スイッチング素子Ｔｒ６に出力すると共に、第１スイッチング素子Ｔｒ４及び第３スイッチング素子Ｔｒ６と異なるタイミングで第２スイッチング素子Ｔｒ５をＯＮ／ＯＦＦするための外部信号である第２のスイッチング信号を第２スイッチング素子Ｔｒ５に出力するスイッチ駆動回路とを有する回路構成も可能である。これにより、極性を反転した回路構成においても、小型でかつ高変換効率を備えたＤＣ／ＤＣコンバータＩＣを実現することができるようになる。
【００７３】
以上説明したように、本実施形態によれば、ヒステリシス電位発生回路４０を、一定の電圧を発生する基準電圧源３０と接地電位ＧＮＤとの間に直列に接続され外部信号に応じてＯＮ／ＯＦＦ可能な第１〜第３のスイッチング素子ＳＷ１，ＳＷ２，ＳＷ３（Ｔｒ４，Ｔｒ５，Ｔｒ６）と、ｎチャネルＭＯＳトランジスタＴｒ４とｎチャネルＭＯＳトランジスタＴｒ５との接続点と接地電位ＧＮＤとの間に接続された第１コンデンサＣ２、及びｎチャネルＭＯＳトランジスタＴｒ５とｎチャネルＭＯＳトランジスタＴｒ６との接続点と接地電位ＧＮＤとの間に接続された第２コンデンサＣ３とで構成することにより、従来用いていた抵抗をキャパシタンスに変更できるようになる。その結果、第１コンデンサＣ２と第２コンデンサＣ３のキャパシタンスの容量比に基づいて基準電圧を変化させたヒステリシス特性を持ったヒステリシスコンパレータ回路１０を実現できるようになる。
【００７４】
更に加えて、抵抗素子に代えてキャパシタンス（第１コンデンサＣ２と第２コンデンサＣ３のキャパシタンス）を利用することにより、キャパシタンスによって消費される電力を、キャパシタンスに充放電される電荷量によって決めることができるようになり、その結果、従来の常時抵抗素子に流れていた電流を大幅に低減することができるようになる。
【００７５】
すなわち、このようなヒステリシスコンパレータ回路１０を、ＤＣ／ＤＣコンバータの波形発生回路１００に応用することにより、ＤＣ／ＤＣコンバータの軽負荷時の変換効率の向上を図ることができるようになる。
【００７６】
またスイッチ駆動回路５０を設けることにより、ｎチャネルＭＯＳトランジスタＴｒ４とｎチャネルＭＯＳトランジスタＴｒ５とｎチャネルＭＯＳトランジスタＴｒ６とが同時にＯＮするようなケースを回避できるようになり、その結果、コンパレータの基準電圧が降下してしまうようなケースを回避できるようになる。
【００７７】
【発明の効果】
従来用いていた抵抗をキャパシタンスに変更し、このキャパシタンスの容量比に基づいて基準電圧を変化させたヒステリシス特性を持ったヒステリシスコンパレータ回路を実現できるようになる。
【００７８】
更に加えて、キャパシタンスを利用することにより、キャパシタンスによって消費される電力を、キャパシタンスに充放電される電荷量によって決めることができるようにり、その結果、従来の常時抵抗素子に流れていた電流を大幅に低減することができるようになる。
【００７９】
このようなヒステリシスコンパレータ回路を、ＤＣ／ＤＣコンバータの波形発生回路に応用することにより、ＤＣ／ＤＣコンバータの軽負荷時の変換効率の向上を図ることができるようになる。
【図面の簡単な説明】
【図１】本発明のヒステリシスコンパレータ回路、及びこれを用いた波形発生回路及び波形発生回路の一実施形態である。
【図２】図１のヒステリシスコンパレータ回路の動作原理図であって、同図（ａ）は第１スイッチング素子と第３スイッチング素子とが閉状態となり、第２スイッチング素子が開状態となった際の充放電動作を示し、、同図（ｂ）は第１スイッチング素子と第３スイッチング素子とが開状態となり、第２スイッチング素子が閉状態となった際の充放電動作を示している。
【図３】図１のヒステリシスコンパレータ回路、及びこれを用いた波形発生回路及び波形発生回路の各出力波形のタイミングチャートである。
【図４】図１のヒステリシスコンパレータ回路におけるスイッチ駆動回路の一実施形態を説明するための回路図である。
【図５】従来のヒステリシスコンパレータ回路、及びこれを用いた波形発生回路及び波形発生回路を説明するための回路図である。
【符号の説明】
１０…ヒステリシスコンパレータ回路
２０…定電流充放電回路
３０…基準電圧源（Ｖｒｅｆ）
４０…ヒステリシス電位発生回路
５０…スイッチ駆動回路
１００…波形発生回路
２００…波形発生回路
Ｃ２…第１コンデンサ
Ｃ３…第２コンデンサ
ＧＮＤ…接地電位
ＩＮ３…第１スイッチング信号
ＩＮ４…第２スイッチング信号
ＯＵＴ１…三角波信号
ＯＵＴ２…方形波信号
ＳＷ１（Ｔｒ４）…第１スイッチング素子（ｎチャネルＭＯＳトランジスタ）
ＳＷ２（Ｔｒ５）…第２スイッチング素子（ｎチャネルＭＯＳトランジスタ）
ＳＷ３（Ｔｒ６）…第３スイッチング素子（ｎチャネルＭＯＳトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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