(57)【特許請求の範囲】
【請求項１】
システムクロックから内部クロック信号を発生する方法であって、
デューティサイクル周期を予め選択するステップと、
上記システムクロックにより発生された信号における振幅変化を検知するステップと、
上記システムクロックにより発生された信号における振幅変化を検知した後、出力信号の振幅を第１の状態から第２の状態に変えるステップと、
上記第１の状態から上記第２の状態への上記振幅変化の時より、上記デューティサイクル周期によって定められた時間が経過した後、上記第２の状態から別の状態に上記出力信号の振幅を変えるステップと、
上記第２の状態から上記別の状態に上記出力信号の振幅を変えるステップは更に、
上記システムクロックにより供給される信号の変換されたものを、上記デューティサイクル周期により定められた時間だけ遅延させるステップと、
上記システムクロックにより供給される上記信号の遅延されたものをトリガ装置に加えるステップと、
上記システムクロックにより供給される上記信号の遅延されたものをトリガ装置に加えた後に、上記第２の状態から上記別の状態に上記出力信号の振幅を変えるステップと
を含む内部クロック信号発生方法。
【請求項２】
システムクロックから内部クロック信号を発生する装置であって、
第１の状態から第２の状態に出力信号の振幅を変えるためのトリガ回路であって、その第１の入力が上記システムクロックに結合されたトリガ回路と、
上記トリガ回路の第２の入力に結合された遅延回路であって、所定の遅延の後に上記トリガ回路に信号を供給し、上記トリガ回路の出力を上記第２の状態から別の状態に変える遅延回路とを具え、
上記遅延回路の入力が上記システムクロックに結合され、上記遅延回路は複数のインバータを含み、上記遅延回路は更に、上記複数のインバータの出力に第１入力が結合された第１のスイッチを含む
内部クロック信号発生装置。
【請求項３】
上記第１のスイッチは、少なくとも１つのｎ型金属酸化膜半導体（ＭＯＳ）トランジスタ及び少なくとも１つのｐ型ＭＯＳトランジスタを含む請求項２の装置。
【請求項４】
上記第１のスイッチの第２入力が上記トリガ回路の出力に結合された請求項２の装置。
【請求項５】
上記システムクロックにより供給された上記信号の立上がりを検知するとパルスを発生し、その出力が上記第１のスイッチの第３入力に結合されたパルス発生手段を更に含む請求項４の装置。
【請求項６】
上記第１のスイッチの出力に入力が結合された第２のスイッチを更に含む請求項２の装置。
【請求項７】
トライステート回路を更に含み、該回路への入力が上記第２のスイッチの出力に結合され、該第２のスイッチの出力が上記トリガ回路の上記第２入力に結合された請求項６の装置。
【請求項８】
システムクロックから内部クロック信号を発生する装置であって、
上記システムクロックに結合され、出力信号の振幅を第１の状態から第２の状態に変えるトリガ回路手段と、
上記トリガ回路手段に結合され、所定の遅延の後に遅延信号を供給して上記トリガ回路手段の出力を上記第２の状態から別の状態に変える遅延回路手段とを具え、
上記遅延回路手段に結合される同期回路手段を更に含み、該同期回路手段は、
上記遅延回路手段より遅延信号を受ける受信手段と、
上記トリガ回路手段と結合され、上記受信手段が上記遅延信号を検知すると上記トリガ回路手段に時間切れ信号を供給する出力手段とを有する
内部クロック信号発生装置。
【請求項９】
上記同期回路手段、上記トリガ回路手段及び上記遅延回路手段と結合され、上記システムクロックにより供給される上記信号の立上がりを検知するパルスを発生するパルス発生手段を更に含む請求項８の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルクロック信号の発生方式（方法及び装置）に関するものである。もっと詳しくいえば、本発明は、発生されるクロック信号のデューティサイクルが、調整可能で且つシステムクロック信号と無関係であるクロック信号を、システムクロック信号に基いて発生する方式に関するものである。
【０００２】
【従来の技術】
大抵のコンピュータを含め、多くのデジタルシステムは、システムクロック信号を用いて種々のシステム動作を同期させている。一般に、デジタルシステムは、水晶を用いた発振回路でシステムクロック信号を発生している。システムクロック信号は一般に矩形波のパルス列であり、その矩形波の振幅は、デジタルシステムの高及び低状態間の電圧差に対応している。クロック信号は、クロック周期の中で該信号が最大値、即ち該システムの高状態に対応する電圧値にある期間中に動作を行なう種々の回路への入力である。クロック信号のデューティサイクルは、該信号が最大値にある期間の、そのクロック周期全体に対する比として定義されている。
【０００３】
サブ（下部）システムと呼ばれる幾つかのシステムの動作は、システムクロックにより与えられるデューティサイクルとは異なるデューティサイクルを必要とすることがある。メモリに対する読出し及び書込みは、他の動作より長いデューティサイクルを要するシステム動作の例である。しかし、システムの同期に関しては、もっと長いか又はもっと短いデューティサイクルを要する如き動作を含め、システム動作はすべてシステムクロックに基いて行なうことがやはり望ましい。即ち、各システムの動作は、クロックの同一周期内に行うべきである。
【０００４】
システムクロックにより与えられるデューティサイクルと異なるデューティサイクルを必要とする各サブシステムのために種々異なる発振回路を使用することは、効率的でない。前述したとおり、何よりもまずデジタルシステムは同期化しなければならない。幾つかの動作がもっと長いか又はもっと短いデューティサイクルを必要としても、該システムでは、クロック周期後各サブシステムがその動作を終えるように、これらの種々の動作のスタートを同時にすべきである。種々異なる発振回路を使用すると、時間の経過につれて発振器の周期がずれる可能性があるため、システムの同期がくずれ易くなるであろう。更に、発振器の追加使用は、システムの経費を増すことになる。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、システムクロックと同じ周期をもつが、システムクロックにより与えられるデューティサイクルより長いか又は短いデューティサイクルをもつクロック信号を発生する方式を提供することにより、従来システムの欠点を克服することである。また、あとで詳しく述べるように、本発明による方法及び装置は、上記システムのデューティサイクルをどんな所望値にでも正確に伸長したり、短縮したりすることができる。
【０００６】
【課題を解決するための手段】
本発明の内部クロック（信号）発生器は、システムクロックのデューティサイクルを正確に伸長又は短縮してどんな所望百分比にでもすることができる。好適な実施形態では、システムクロックにより発生される信号の立上がり（縁）が、フリップフロップ（トリガ）回路の状態を低状態から高状態へ変える。該フリップフロップ回路の出力が、内部クロックの出力である。このフリップフロップは、所望時間長の間高状態を続け、システムクロックにより与えられる信号の立下がり（縁）は顧慮しない。該フリップフロップ回路は、遅延回路より信号を受ける同期回路から時間切れ信号を受けることにより、所望の時点で高状態から低状態に変わる。遅延回路は、所望デューティサイクルに対応する期間だけシステムクロック信号を遅らせる。遅延期間が終わると、遅延回路は、遅れたシステムクロック信号を同期回路に供給し、該同期回路は、遅れたシステムクロック信号の立上がりを感知し、時間切れ信号をフリップフロップ回路に供給して内部クロックを高状態から低状態に変える。システムクロック信号が低状態から高状態に変わる度毎に、この循環が繰返される。デューティサイクルを短縮するには、フリップフロップ回路の出力を反転すればよい。
【０００７】
【発明の実施の形態】
本発明は、デューティサイクルを独立に調整可能なクロックを供給する特定の用途をもつ方法及び装置を開示するものである。本発明を特定の回路、ブロック図及び信号などを参照して説明するが、当業者の認める如く、これらの細目は、単に本発明の理解を完全にするために開示したにすぎないものである。したがって、本発明がこれら特定の細目がなくても実施できることは、当業者にとって明らかであろう。その他の例においては、本発明を不必要に不明瞭としないよう、公知の回路はブロック図形式で示した。
【０００８】
図１は、システムクロックを含むデジタルシステムのブロック図である。図１において、デジタルシステム９には、汎用コンピュータ、デジタル信号プロセッサ又はその他のデジタル装置が含まれる。図１に示すように、デジタルシステム９は、システムクロック１１及びデジタルサブシステム１３，１５及び１０を有する。デジタルサブシステム１３，１５及び１０は、種々のデジタル動作を行うものを表す。例えば、デジタルシステム９が汎用コンピュータである場合、デジタルサブシステム１０は、算数論理ユニット（ＡＬＵ）を含み、デジタルサブシステム１５は直接メモリアクセス装置（ＤＭＡ）を含み、デジタルサブシステム１３は、シフトレジスタメモリを含むであろう。これらのサブシステムは、ライン１６及び１８により相互に結合される。
【０００９】
図１に示す如く、システムクロック１１は、サブシステム１３，１５及び１０によって行われる各種の動作を同期させる刻時装置である。サブシステム１３，１５及び１０の同期化は、多くのデジタル装置において重要である。例えば、デジタルサブシステム１５が、サブシステム１３により発生されるデータをメモリに書込むサブシステムを含む場合、これらのサブシステムは、その動作を順次行わねばならない。デジタルサブシステム１５は、デジタルサブシステム１３がその動作を行った後その動作を行わねばならず、また、デジタルサブシステム１３は、デジタルサブシステム１５がその前の動作を終了した後にのみ次の動作を行わねばならない。即ち、この例では、サブシステム１３及び１５は夫々自己の動作を、システムクロック１１の周期である同一の期間内に行い終えなければならない。一般に、サブシステム１３，１５及び１０は、システムクロック１１により与えられるクロック周期を使用しなければならない。
【００１０】
図１に示すようなデジタルサブシステム１３，１５及び１０は、システムクロック１１により与えられるデューティサイクルと異なるデューティサイクルを必要とすることがある。例えば、デジタルサブシステム１５が直接メモリアクセス装置（ＤＭＡ）を含む場合、メモリに対し読出し又は書込みを行うのに、システムクロック１１により与えられるデューティサイクルより大きいデューティサイクルを必要とするであろう。
【００１１】
図３は、同一周期をもつがデューティサイクルが異なるクロック信号を示す。同図に示す如く、パルス列５０は、システムクロック１１により供給される信号を示し、パルス列５２は、システムクロック１１より長いデューティサイクルを要するサブシステム１３に供給される信号を示し、パルス列５４は、システムクロック１１より短いデューティサイクルを要するサブシステム１５に供給される信号を示す。図３に示すとおり、パルス列５２及び５４は、システムクロック１１のパルス列５０より夫々長いデューティサイクル及び短いデューティサイクルを有する。しかし、これら３つのパルス列５０，５２及び５４は同じ周期をもち、各サブシステムは、その動作を各周期におけるデューティサイクルの間に完了する。こうすれば、サブシステムが各々の動作を行うのに異なるデューティサイクルを必要としても、システムの同期化は保たれる。
【００１２】
本発明によれば、各サブシステムに適したデューティサイクルをもつクロック信号がデジタルサブシステム１３及び１５に供給される。図１に示すように、本発明による内部クロック（信号）発生器は、ブロック１２及び１４で表され、夫々サブシステム１３及び１５とシステムクロック１１との間に介挿される。サブシステム１０は、システムクロック１１によって与えられるものと同じデューティサイクルを必要とするもので、システムクロック１１の信号が直接供給される。内部クロック発生器１２は、サブシステム１３及びシステムクロック１１に結合され、デジタルサブシステム１３に必要なデューティサイクルをもつクロック信号をライン２０を介してサブシステム１３に供給する。同様に、内部クロック発生器１４は、サブシステム１５及びシステムクロック１１に結合され、サブシステム１５に必要なデューティサイクルをもつクロック信号をライン２２を介してサブシステム１５に供給する。デジタルシステム９は、内部クロック発生器１２及び１４が、システムクロック１１と同じ周期をもつクロック信号をサブシステム１３及び１５に供給するので、同期状態が維持される。
【００１３】
図２は、内部クロック発生器１２の概略を示すブロック図である。同図に示す如く、内部クロック発生器１２は、ＴＴＬ変換器２６に結合された２次クロック発生器２４，クロック初期設定パルス発生器２８，遅延回路３２，及び同期回路３３を含む。内部クロック発生器１２は、システムクロック１１からライン３４を介して信号を受け、サブシステム１３にライン２０を介して内部クロック信号を供給する。
【００１４】
多くのデジタルシステムでは、システムクロック１１はトランジスタトランジスタ論理（ＴＴＬ）回路と両立（適合）する信号を発生する。本発明の好適な実施形態では、システムクロック１１により供給される信号を、金属酸化膜半導体（ＭＯＳ）技術と両立する内部クロック信号に変換する。したがって、内部クロック発生器１２は、ライン３４を介して供給されるＴＴＬ適合信号をＭＯＳ適合信号に変換しなければならない。図２に示すように、ＴＴＬ変換器２６は、ライン３４を介してシステムクロック信号を受け、ライン３６を介してＭＯＳ適合信号を２次クロック発生器２４に供給する。
【００１５】
なお、図２において、内部クロック発生器１２は、システムクロック１１から供給されるものと周期は同じであるが、デューティサイクルが異なるパルス列を発生する。内部クロック発生器１２は、システムクロック１１が低状態から高状態に変わる時に低状態から高状態に変わることにより、システムクロック１１と同じ周期を維持する。本明細書では、「高電圧レベル」の「高状態」という語は、２進システムの「１」を示す電圧に対応し、「低状態」という語は、２進システムの「０」を示す電圧に対応する。種々異なるシステムでは種々異なる電圧を使用するが、当業者には容易に分かるように、本発明は、「１」及び「０」値としてどんな電圧を用いるシステムにも適用可能である。
【００１６】
図３に示すように、内部クロック発生器１２からサブシステム１３に供給されるパルス列５２は、システムクロック１１から供給されるパルス列５０が低から高状態に変わる時に、低から高状態に変わる。しかし、内部クロック発生器１２から供給される信号５２は、図３に示す如く、システムクロック１１から供給される信号５０が高から低状態に変わる時に、高から低状態には変わらない。内部クロック発生器１２は、システムクロック１１の立上がりで新しいサイクルを開始するものの、システムクロック１１の立下がりを無視することにより、システムクロック１１と周期は同じであるがデューティサイクルが異なるクロック信号を発生する。
【００１７】
内部クロック発生器１２は、図３に示すように、システムクロック１１から供給される信号の立上がりを検知すると低状態から高状態に変わるが、予め定めた遅延期間が経過するまで低状態に戻らないことで、デューティサイクルが独立したパルス列５２を発生する。再び図２において、２次クロック発生器２４は、システムクロック１１から供給される信号の立上がりを検知すると高状態に切替わり、対応する高信号をライン２０を介してサブシステム１３に供給する。ライン２０を介して供給される信号は、２次クロック発生器２４がライン６０を介して同期回路３３より時間切れ信号を受けるまで、高状態に留まる。２次クロック発生器２４は、同期回路３３から時間切れ信号を受けると、低信号をサブシステム１３にライン２０を介して供給し、システムクロック１１からの信号が新しいクロック周期のスタート時に低状態から高状態に切替わるまで、低信号を供給し続ける。
【００１８】
よって、システムクロック１１から供給される信号の立上がりと、同期回路３３から供給される時間切れ信号との間の期間が、内部クロック発生器１２のデューティサイクルに相当する。時間切れ信号は同期回路３３によって発生されるが、同期回路は、システムクロック１１から供給される信号の遅延されたものを遅延回路３２より受信する。遅延回路３２は、ライン６２を介してＭＯＳ変換されたシステムクロック信号を受ける。遅延回路３２により与えられる遅延は、あとでもっと詳しく述べるように、サブシステム１３に必要でデューティサイクルに容易に合わせることができる。遅延時間の後、遅延回路３２は、立上がり縁をもつ信号を同期回路３３に供給し、同期回路が順に時間切れ信号を２次クロック発生器２４に供給して、前述のとおり、ライン２０の信号を高状態から低状態に変える。
【００１９】
また、図２において、内部クロック発生器１２は、クロック初期設定パルス発生器２８を用いて、ライン２０によりサブシステム１３に供給する信号を急速に低状態から高状態に変える。先に述べたとおり、２次クロック発生器２４は、ライン３４を介してシステムクロック１１より供給される信号の立上がりを検知すると、ライン２０を介して高信号を供給する。クロック初期設定パルス発生器２８は、２次クロック発生器２０が低から高状態に変わる信号を供給するに要する時間を短縮させる。クロック初期設定パルス発生器２８は、システムクロック１１より供給され変換された信号を受け、ライン７０を介して２次クロック発生器２４にプリセット信号を供給する。このプリセット信号は、２次クロック発生器２４に高信号をライン２０に供給させる。クロック初期設定パルス発生器２８を含む回路については、あとでもっと詳細に説明する。
【００２０】
デューティサイクルを短くするのに、２次クロック発生器２４は、ライン２０を介して供給する信号を反転する。図３に戻って、パルス列５２は、システムクロック１１より供給されるパルス列５０の立上がりを感知すると高信号を供給し、同期回路３３から時間切れ信号を受けると高状態から低状態に切替わることで発生されるパルス列に相当する。パルス列５４は、パルス列５２が反転したものを表している。したがって、サブシステムがシステムクロック１１より供給される信号より短いデューティサイクルを必要とする場合、前述のようにして信号５２を発生し、図３に信号５４として示す、信号５２を反転したものをサブシステムに供給する。サブシステムが信号５２及び５４の如き相補的信号を必要とする場合は、２つの別々のラインによりサブシステムに供給される両方の信号を同一の内部クロック発生器で発生してもよい。
【００２１】
２次クロック発生器２４の実現に目を向けると、図４に示す好適な具体例では、２次クロック発生器２４はＭＯＳゲートを含んでいる。当業者には容易に分かるように、２次クロック発生器２４を実現するのに他のデジタル技術を用いてもよい。
【００２２】
図４は、２次クロック発生器２４の回路構成の例を示す。システムクロック１１より供給される信号が低状態から高状態に変わる前は、ライン６０への時間切れ信号は低で、ナンドゲート７６の出力は従って高である。よって、インバータ８２の出力は低で、インバータ８４の出力は高である。ライン６０は低であるので、ライン８８へのナンドゲート７２の出力は高である。システムクロック１１がライン３６を介して低値を供給する間、インバータ９２は、ライン３６の低値を反転してナンドゲート７０の一方の入力へのライン８６に高値を供給する。ナンドゲート７０及び７２を含み、トリガ回路としても知られるフリップフロップ回路は、ナンドゲート７０への両入力が高であるので、ライン９０へ低出力を供給する。
【００２３】
システムクロック１１からのＴＴＬ変換されたパルス列は、ライン３６を介してインバータ９２に供給されるが、該パルス列はまた、クロック初期設定パルス発生器２８にも供給される。プルアップトランジスタ７４は、クロック初期設定パルス発生器２８からプリセット信号を受ける。システムクロック１１から供給されるパルスの立上がりは、クロック初期設定パルス発生器２８に低値信号をｐ型プルアップトランジスタ７４に供給させ、該トランジスタはライン９０に「高」電圧レベルを急速に供給する。ちょっと図２に戻り、あとでもっと詳しく述べるように、システムクロック１１の立上がりを検知すると、クロック初期設定パルス発生器２８は同期回路３３にプリセット信号を供給し、該プリセット信号はライン６０への信号を高状態に変える。図４に戻ると、ライン６０及び９０は高電圧レベルにあるので、ナンドゲート７６の出力は低になり、従ってインバータ８２の出力が低から高に変わる。インバータ８２は、内部クロック信号をサブシステム１３に供給する。
【００２４】
インバータ８２は、同期回路３３が時間切れ信号をライン６０に供給するまで、高状態のままである。ナンドゲート７６の出力は低に留まるので、インバータ８２の出力は、ライン３６に供給される信号が高状態から低状態に変わった後でも、高のままである。即ち、内部クロックは、システムクロック１１がその出力を高から低状態に変えても、高状態を与える。ライン３６への信号が高状態から低状態に変わると、インバータ９２はナンドゲート７０に高状態を供給する。ライン８８は低状態にあるので、ナンドゲート７０の出力は高に留まり、従ってナンドゲート７６の出力は低のままである。インバータ８２の出力は、これに対応して高である。
【００２５】
ナンドゲート７６の出力は、同期回路３３がライン６０へ時間切れ信号を供給するまで変化しない。デューティサイクルのための所望期間が終了すると、同期回路３３は、ライン６０の電圧を高から低状態に変える時間切れ信号を供給する。この時間切れ信号は、ナンドゲート７６の出力を高状態に変え、これに対応してインバータ８２の出力を低状態に変える。ライン６０の低状態はまた、ナンドゲート７２の出力を高状態に変える。この時点で、ナンドゲート７０の両入力は高になり、従ってナンドゲート７０の出力は低となる。ライン３６に供給される信号が低から高状態に変わってシステムクロック１１の新しい周期が始まるまで、本システムはこの状態にある。このようにして、２次クロック発生器２４は、システムクロック１１と周期は同じだがデューティサイクルが長い信号を提供する。もっと短いデューティサイクルを要するときは、図４に示すインバータ８４によって供給される、インバータ８２の出力の反転したものを、２次クロック発生器、従って内部クロック発生器１２の出力信号として使用できる。
【００２６】
ライン６０への時間切れ信号の発生に目を向けると、同期回路３３は、所望の遅延が終わった後、ライン６０への時間切れ信号を高から低状態に変える。図２に示すように、遅延回路３２は、ライン３５を介して同期回路３３へ信号を供給する。図５は、同期回路３３の回路図である。同期回路は、ライン３５に遅延されたクロック信号を受け、ライン６０への時間切れ信号を高状態から低状態に変える。
【００２７】
同期回路３３が遅延されたクロック信号を受ける前は、ライン６０への時間切れ信号は高状態にある。遅延クロック信号がライン３５に供給される前は、ライン３５は低状態にあってインバータ１０２の出力を高状態にし、インバータ１０４の出力は低状態にある。トランジスタ１０８，１１０，１１３，１１４及び１１５は、トライステート（３状態）回路を構成する。ｐ型トランジスタ１０８及びｎ型トランジスタ１１０のゲートは、ライン１１２を介してインバータ１０４の出力と結合され、従って低状態にある。クロック初期設定パルス発生器２８からｐ型トランジスタ１１３及び１１５並びにｎ型トランジスタ１１４のゲートに供給されるプリセット信号の反転されたものは、同期回路３３がライン３５に遅延されたクロック信号を受けるまで、高である。トランジスタ１１３，１１５及び１１４のゲートにおける高い値は、インバータ１１６及び１１８より成るラッチと共同して、ライン６０への時間切れ信号を高状態に留める。
【００２８】
ライン３５への遅延されたクロック信号の立上がりを検知すると、インバータ１０４の出力は低から高状態に変わり、ライン１１２は高状態になる。ｐ型トランジスタ１０３は、ライン３５を高状態にするのを補助するものである。ライン１１２における中間信号の高状態は、トランジスタ１０８及び１１０のゲートに供給され、ライン６０への時間切れ信号を低にし、インバータ１１６及び１１８はライン６０における値をラッチする。システムクロック１１の次の周期のために同期回路３３を再初期化するには、トランジスタ１０８及び１１０のゲートをリセットして低い値にしなければならない。同期回路３３をリセットするために、ライン２０を介してインバータ１００に内部クロック信号が供給される。内部クロック（信号）が高状態から低状態に変わると、インバータ１００の出力が高になり、ｎ型トランジスタ１２０のゲートをオンさせる。ゲート１２０における高状態は、ライン３５を低状態に変え、順にライン１１２を高から低状態に変える。したがって、トランジスタ１０８及び１１０のゲートは、低状態が供給され、同期回路が、システムクロック１１から供給される次の遅延された立上がりを受信するまで、高状態に変わらない。
【００２９】
図５において、ライン６０への時間切れ信号は、システムクロック１１から供給される信号の次の立上がりをクロック初期設定パルス発生器２８が感知するまで、低状態のままである。クロック初期設定パルス発生器２８から供給されるプリセット信号の反転されたものは、トランジスタ１１３，１１４及び１１５のゲートに供給され、該ゲートの状態を高から低状態に変える。ゲート１１３，１１４及び１１５における低状態は、時間切れ信号を低から高状態に変える。インバータ１１６及び１１８は、ライン６０への状態をラッチする。前述のとおり、時間切れ信号は、同期回路３３が遅延回路３２より供給される信号の立上がりを検出した後にのみ、高から低状態に変わる。トランジスタ１０８，１１０，１１３，１１４及び１１５は、プリセット信号の反転されたものが低から高状態に変わった後、時間切れ信号が高に留まることを確実にするものである。
【００３０】
図６は、同期回路の動作タイミングを示す波形図である。信号１３０は、ＴＴＬ変換器２６による変換後の、システムクロック１１から供給される信号を示す。信号１３２は、クロック初期設定パルス発生器２８から供給されるプリセット信号の反転されたものを示す。この反転された信号１３２は、システムクロック１１からの信号１３０の立上がりが検知されると、高から低状態に変わる。信号１３２の高から低状態への変化は、信号１３４で表す時間切れ信号を高にする。時間切れ信号１３４が低から高に変わると、内部クロック信号１３６は、低から高に変わる。
【００３１】
なお、図６において、信号１３８は、図５に示した、ライン１１２へ供給される信号を示す。信号１３８は、同期回路３３が遅延回路３２から供給される信号の立上がりを検出すると、低から高状態に変わる。これは、時間切れ信号を高から低に変え、順に内部クロック信号１３６を高から低に変える。終わりに、次のシステムクロック周期に向けて同期回路３３を再初期化するために、内部クロック信号１３６の立下がりが信号１３８を高から低に変える。
【００３２】
図２に示した遅延回路３２は、行おうとするシステムの機能に基いて適正な遅延を発生させる。例えば、システム機能がメモリフラッシュ動作である場合、遅延回路３２は、サブシステムが書込まれるメモリ領域をフラッシュ（ｆｌｕｓｈ）してから実際に該領域に書込むのに必要な時間だけ、クロック信号を遅延させる。この時間が経過した後、遅延回路３２は、同期回路３３にシステムクロック１１の遅延された信号を供給する。
【００３３】
当業者には直ちに分かるように、遅延回路３２は種々の公知の遅延回路を含んでもよい。図８に示すように、好適な具体例では、遅延回路３２は、２つの別個の遅延回路、即ち、直列に接続されたインバータ遅延回路１８０及びスイッチ遅延回路１８２を含む。インバータ遅延回路１８０は、ライン６２を介してシステムクロック１１から供給される信号が反転されたものを受ける。インバータ遅延回路１８０は、メモリに対するフラッシュ周期の遅延をエミュレート（模倣）し、スイッチ遅延回路１８２は、メモリ回路への書込み動作の遅延をエミュレートしてもよい。インバータ遅延回路１８０は、一連のインバータを含み、該回路１８０内のインバータの数に正比例する遅延を与える。インバータ遅延回路１８０は、スイッチ遅延回路１８２に接続され、システムクロック１１から供給される信号が遅延されたものをスイッチ遅延回路１８２に供給する。
【００３４】
図２に示す如く、スイッチ遅延回路１８２は、ライン３５を介して出力を同期回路３３に供給する。前述のように、ライン３５への遅延回路３２の出力は、該回路３２が低から高へ変わるクロックパルスを受けた後、低から高に変わらねばならない。図８に示すスイッチ遅延回路１８２は、ライン１８４を介してシステムクロック１１からの遅延信号を受けると、ライン３５への状態が低から高に変わる２つの実質的なスイッチを含む。一方のスイッチは、ｎ型トランジスタ１５２，１５４，１５８及び１５９並びにｐ型トランジスタ１５０を含み、他方のスイッチは、ｐ型トランジスタ１６２，１６４及び１６６並びにｎ型トランジスタ１６８及び１７０を含む。トランジスタ１５４，１５８，１５９及び１６８のゲートは、一定の高電圧（Ｖｃｃ）ラインに接続され、トランジスタ１６２及び１６６のゲートは接地される。
【００３５】
スイッチ遅延回路１８２が、ライン１８４を介してシステムクロック１１により供給される信号の立上がりを受信する前は、ライン１８４を介してインバータ遅延回路１８０と接続されるトランジスタ１５２のゲートは、低状態にある。プリセット信号の反転されたものを供給するライン１８６に接続されたトランジスタ１５０のゲートは、高状態にあり、ライン２０を介して内部クロックに接続されたトランジスタ１６０のゲートは、低状態にある。したがって、ライン１７２は高状態にある。システムクロック１１により供給される信号の立上がりがトランジスタ１５２のゲートに供給されると、ライン１７２は低状態に変わる。
【００３６】
ライン１７２における高から低への変移は、ライン３５への所望の出力を低から高に変える。ライン１７２が高であると、ライン３５への出力は低となる。前述の如く、スイッチ遅延回路１８２にシステムクロック（信号）１１の立上がりが与えられて、ライン１７２の値が高から低に変わると、ライン３５の状態は、低から高に変わって、電流がｐ型トランジスタ１６４を通って流れるのを阻止しなければならない。ライン３５は、ｎ型トランジスタ１７４のゲートに接続され、該トランジスタ１７４は、ｎ型トランジスタ１７３と共同して、ライン３５が低から高に変わるとき、ライン１７２における高から低への切替わりの変移速度を上げている。トランジスタ１７３のゲートは、ライン１８７を介して反転プリセット信号を受ける。
【００３７】
次のクロックサイクルの前にライン３５の値を高から低状態にリセットするため、内部クロックがｐ型トランジスタ１６０のゲートに接続されている。内部クロックが高から低状態に変わると、トランジスタ１６０はライン１７２を低から高状態にする。ライン１７２の高状態は、ライン３５を低状態に変える。
【００３８】
スイッチ遅延回路１８２はこうして、トランジスタ１５０，１５２，１５４，１５８及び１５９を含むスイッチと、トランジスタ１６２，１６４，１６６，１６８及び１７０を含むスイッチとのスイッチング時間によって決まる遅延を与える。図８に示す如く、トランジスタ１５９，１６２及び１６６は、ヒューズ１８８，１９０及び１９２によって短絡され、従ってスイッチ遅延回路１８２によって与えられる遅延に影響しない。ヒューズ１８８，１９０及び１９２をレーザその他の装置にて切断し、スイッチ遅延回路１８２による遅延を増してもよい。或いは、可融性リンク１７５，１８５及び１９１の付いたコンデンサ１７７，１８３及び１９３を、該リンク１７５，１８５及び１９１を切断することにより除去し、スイッチ遅延回路１８２の遅延を減らしてもよい。
【００３９】
図７は、プリセット信号及びプリセット信号が反転されたものを発生するクロック初期設定パルス発生器２８の例を示す。クロック初期設定パルス発生器は、ライン６２を介して変換されたシステムクロック信号を受ける。これにより、ナンドゲート１４４の一方の入力は、ライン６２へのシステムクロック信号が低から高値に変わる直後に、高状態となる。遅延回路１４０は、インバータ１４２に供給される信号を遅延させるので、インバータ１４２は、遅延時間が終わる前に低信号を受ける。よって、ナンドゲート１４４の出力は低である。ナンドゲート１４４の出力は、プリセット信号の反転されたものであり、インバータ１４５の出力は、プリセット信号である。したがって、クロック初期設定パルス発生器２８がシステムクロック１１から供給される信号の立上がりを検知すると、プリセット信号は低から高へ、プリセット信号の反転されたものは高から低に変わる。
【００４０】
遅延回路１４０の立上がりをインバータ１４２の入力に供給すると、ナンドゲート１４４の一方の入力は高から低に変わり、それに応じてプリセット信号は高から低に変わり、反転プリセット信号は低から高に変わる。
【００４１】
以上、本発明の好適な実施形態について述べたが、これらの説明から多くの変形、変更が可能であることは、当業者に明らかであろう。例えば、本発明は、トランジスタトランジスタ論理（ＴＴＬ）回路を用いるシステムに適用できるが、アナログシステムにもまた適用可能である。システムクロックは、正弦波又は他の形式の信号を発生するものでもよい。また、遅延回路は、種々の周知素子を含んでもよく、別の発振器を遅延回路と置換えてもよい。システムクロックの立上がりを検出する代わりに、立下がりで内部クロックのタイミングを制御してもよい。本発明は、多くの他への適応が可能である。
【００４２】
【発明の効果】
本発明によれば、システムクロックから周期はシステムクロック信号と同じであるが、デューティサイクルが異なる内部クロック信号を発生できるので、システム全体の同期を維持しながら、サブシステムの動作に必要な種々のデューティサイクルをもつクロック信号を供給することができる。
【図面の簡単な説明】
【図１】システムクロックを含むデジタルシステムを示すブロック図。
【図２】本発明の内部クロック発生器の概略構成を示すブロック図。
【図３】システムクロックと周期は同一であるがデューティサイクルが異なる信号の例を示すタイミング図。
【図４】図２の２次クロック発生器の例を示す回路図。
【図５】図２の同期回路の例を示す回路図。
【図６】図５の同期回路の動作を示すタイミング図。
【図７】図２のクロック初期設定パルス発生器の例を示す回路図。
【図８】図２の遅延回路の例を示す回路図。
【符号の説明】
１１  システムクロック
１２  内部クロック
２４  ２次クロック発生器（トリガ回路を含む。）
２８  センサ又はパルス発生手段（クロック初期設定パルス発生器）
３２  遅延回路
（７０，７２）  トリガ回路又はフリップフロップ（２つのナンドゲート）
１８０  複数のインバータ（インバータ遅延回路）
１８２  第１スイッチ及び第２スイッチ（スイッチ遅延回路）
（１０８，１１０，１１３，１１４，１１５）  トライステート回路
３３  同期回路手段
【図１】
0003563842.tif 000002
【図２】
0003563842.tif 000003
【図３】
0003563842.tif 000004
【図４】
0003563842.tif 000005
【図５】
0003563842.tif 000006
【図６】
0003563842.tif 000007
【図７】
0003563842.tif 000008
【図８】
0003563842.tif 000009