(57)【特許請求の範囲】
【請求項１】
第１の周波数を有する第１のクロックを出力する発振手段と、
上記第１のクロックを第１の倍数で逓倍し第２の周波数を有する第２のクロックを出力する周波数逓倍手段と、
上記第２のクロックに基づいて第３の周波数を有する第３のクロックを所定のタイミングで生成する生成手段と、
上記第３のクロックで駆動されて画像を読み取り画像信号を出力する撮像手段と、
上記画像信号から上記第３の周波数の１／２n（ｎは１以上の整数）の周波数を有するノイズのレベルを検出する検出手段と、
上記検出手段の検出結果を所定レベルと比較する比較手段と、
上記検出結果が上記所定レベルよりも大きいとき、上記周波数逓倍手段の逓倍数を第２の倍数に切り換え、その後再び上記第１の倍数に切り換える制御を行う制御手段とを設けたことを特徴とする画像読み取り装置。
【請求項２】
上記撮像手段は、読み取った画像について複数の画像信号を出力するものであり、上記検出手段及び比較手段は、上記複数の画像信号のそれぞれについて上記検出及び比較を行い、上記制御手段は、上記検出結果の１つでも上記所定レベルよりも大きいとき上記制御を行うことを特徴とする請求項１記載の画像読み取り装置。
【請求項３】
上記制御手段は、上記制御を行うのに先立って上記第３のクロックを実質的に停止させることを特徴とする請求項１記載の画像読み取り装置。
【請求項４】
上記制御手段は、上記検出結果が所定レベルよりも小さくなるまで繰り返し上記制御を行うことを特徴とする請求項１記載の画像読み取り装置。
【請求項５】
上記撮像手段は、位相の異なる２つの上記第３のクロックで駆動されることにより、上記画像の１画素おきに２つの画像信号を出力するものであることを特徴とする請求項２記載の画像読み取り装置。
【請求項６】
第１の周波数を有する第１のクロックを出力する発振手順と、
上記第１のクロックを第１の倍数で逓倍し第２の周波数を有する第２のクロックを出力する周波数逓倍手順と、
上記第２のクロックに基づいて第３の周波数を有する第３のクロックを所定のタイミングで生成する生成手順と、
上記第３のクロックで撮像手段を駆動して画像を読み取り画像信号を出力する読み取り手順と、
上記画像信号から上記第３の周波数の１／２n（ｎは１以上の整数）の周波数を有するノイズのレベルを検出する検出手順と、
上記検出手順の検出結果を所定レベルと比較する比較手順と、
上記検出結果が上記所定レベルよりも大きいとき、上記第１の倍数を第２の倍数に切り換え、その後再び上記第１の倍数に切り換える制御を行う制御手順とを設けたことを特徴とする画像読み取り方法。
【請求項７】
上記撮像手段は、読み取った画像について複数の画像信号を出力するものであり、上記検出手順及び比較手順は、上記複数の画像信号のそれぞれについて上記検出及び比較を行い、上記制御手順は、上記検出結果の１つでも上記所定レベルよりも大きいとき上記制御を行うことを特徴とする請求項６記載の画像読み取り方法。
【請求項８】
上記制御手順による上記制御を行うのに先立って上記第３のクロックを実質的に停止させる手順を設けたことを特徴とする請求項６記載の画像読み取り方法。
【請求項９】
上記制御手順は、上記検出結果が所定レベルよりも小さくなるまで繰り返し上記制御を行うことを特徴とする請求項６記載の画像読み取り方法。
【請求項１０】
上記撮像手段は、位相の異なる２つの上記第３のクロックで駆動されることにより、上記画像の１画素おきに２つの画像信号を出力するものであることを特徴とする請求項７記載の画像読み取り方法。
【請求項１１】
第１の周波数を有する第１のクロックを出力する発振処理と、
上記第１のクロックを第１の倍数で逓倍し第２の周波数を有する第２のクロックを出力する周波数逓倍処理と、
上記第２のクロックに基づいて第３の周波数を有する第３のクロックを所定のタイミングで生成する生成処理と、
上記第３のクロックで撮像手段を駆動して画像を読み取り画像信号を出力する読み取り処理と、
上記画像信号から上記第３の周波数の１／２n（ｎは１以上の整数）の周波数を有するノイズのレベルを検出する検出処理と、
上記検出処理の検出結果を所定レベルと比較する比較処理と、
上記検出結果が上記所定レベルよりも大きいとき、上記第１の倍数を第２の倍数に切り換え、その後再び上記第１の倍数に切り換える制御を行う制御処理とをコンピュータに実行させるためのプログラムを記憶したコンピュータ読み取り可能な記憶媒体。
【請求項１２】
上記撮像手段は、読み取った画像について複数の画像信号を出力するものであり、上記検出処理及び比較処理は、上記複数の画像信号のそれぞれについて上記検出及び比較を行い、上記制御処理は、上記検出結果の１つでも上記所定レベルよりも大きいとき上記制御を行うことを特徴とする請求項１１記載のコンピュータ読み取り可能な記憶媒体。
【請求項１３】
上記制御処理による上記制御を行うのに先立って上記第３のクロックを実質的に停止させる処理を上記プログラムに設けたことを特徴とする請求項１１記載のコンピュータ読み取り可能な記憶媒体。
【請求項１４】
上記制御処理は、上記検出結果が所定レベルよりも小さくなるまで繰り返し上記制御を行うことを特徴とする請求項１１記載のコンピュータ読み取り可能な記憶媒体。
【請求項１５】
上記撮像手段は、位相の異なる２つの上記第３のクロックで駆動されることにより、上記画像の１画素おきに２つの画像信号を出力するものであることを特徴とする請求項１２記載のコンピュータ読み取り可能な記憶媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像読み取り装置、方法及びそれらに用いられるコンピュータ読み取り可能な記憶媒体に関し、特に、ＰＬＬ回路を用いた逓倍機能を有するタイミング発生回路を有する画像読み取り装置に用いて好適なものである。
【０００２】
【従来の技術】
図６は、従来の逓倍機能を有するタイミング発生回路を用いた画像読み取り装置のブロック図を示す。
図６において、タイミング発生回路１０１６はゲートアレイやＦＰＧＡ等で構成され、水晶発振器１０１７、位相比較回路（以下、ＰＣ回路）１０１８、電圧制御発振回路（以下、ＶＣＯ回路）１０１７及び分周器１０２１により、ＰＬＬ回路が構成されている。
【０００３】
上記水晶発振器１０１７の発振出力はＰＣ回路１０１８の一方の入力端子に入力され、ＰＣ回路１０１８のＤＣ出力はＶＣＯ回路１０１９に入力される。ＶＣＯ回路１０１９は、ＰＣ回路１０１８からのＤＣ電圧に応じて発振周波数が制御されるものである。分周器１０２１はＶＣＯ回路１０１９の出力周波数を所定の分周比で分周する。分周比は図示しないＣＰＵにより回路システムに応じた設定がなされる。
【０００４】
分周器１０２１の分周出力はＰＣ回路１０１８の他方の入力端子に入力される。ＰＣ回路１０１８では、水晶発振器１０１７出力周波数と分周器１０２１出力周波数とが一致するように、ＶＣＯ回路１０１９を制御するＤＣ電圧を出力する。例えば水晶発振器１０１７の出力周波数が１２．５ＭＨｚで、分周器１０２１の分周比が１／８とすると、ＶＣＯ回路１０１９の発振周波数は１２．５ＭＨｚ×８＝１００ＭＨｚとなる。このように低い周波数の入力を逓倍してより高速の内部クロックを生成することが可能である。
【０００５】
ＶＣＯ回路１０１９の出力クロックはタイミング発生回路１０１６の内部クロックとして用いられる。この内部クロックはカウンタ１０２０に入力され、カウンタ１０２０の出力は、φ１パルス生成ブロック１０２２、φ２パルス生成ブロック１０２３、φ１Ｂパルス生成ブロック１０２４、ＲＳパルス生成ブロック１０２５、ＳＨパルス生成ブロック１０２６に入力され、それぞれφ１パルス、φ２パルス、φ１Ｂパルス、ＲＳパルス、ＳＨパルスが生成される。
【０００６】
各パルス生成ブロックは同一構成のため内部の説明はφ１パルス生成ブロック１０２２のみについて行う。
φ１パルス生成ブロック１０２２内部では、デコーダ１０２７にカウンタ１０２０の出力が入力され、上記ＣＰＵによって設定された所定のカウント値に応じてパルスのデコードが行われる。デコーダ１０２７では、ＶＣＯ回路１０１９の発振周波数の１クロック単位のパルス成形が可能であり、ＶＣＯ回路１０１９の発振周波数が１００ＭＨｚの場合、その１周期＝１０ｎｓｅｃ単位の波形制御が可能である。
【０００７】
デコーダ１０２７の出力は、直列に接続された１ｎｓｅｃ遅延素子１０２８、１０２９を経由してセレクタ１０３０の第１の入力端子に入力される。セレクタ１０３０の第２の入力端子には、１ｎｓｅｃ遅延素子１０２８の出力が、第３の入力端子には、デコーダ１０２７の出力が直接入力される。セレクタ１０３０は、上記ＣＰＵの制御により３つの入力から１つを適宜選択して出力する。このセレクタ１０３０の初期設定値は、１ｎｓｅｃ遅延素子１０２８の出力を選択する第２の入力端子を選択する状態であり、これにより、初期値を基準として±１ｎｓｅｃの遅延制御を可能にしている。
【０００８】
セレクタ１０３０出力は出力バッファ１０３１に入力される。出力バッファ１０３１は、タイミング発生回路１０１６の外部負荷をドライブするためのドライバである。タイミング発生回路１０１６で生成されたφ１、φ２、φ１Ｂ，ＲＳ，ＳＨの各パルスは、外部配線（基板配線、束線等）を経由してパルスドライバ１０１１、１０１２、１０１３、１０１４、１０１５にそれぞれ入力される。パルスドライバ１０１１〜１０１５は、ＣＣＤリニアイメージセンサ１０００を駆動するためのドライバである。
【０００９】
ＣＣＤリニアイメージセンサ１０００は容量性の負荷として捉えられ、特にφ１、φ２パルスによって駆動される転送レジスタは中でも最大の容量を持ち、φ１、φ２パルスをドライブするパルスドライバ１０１１、１０１２は特に能力の高いものが用いられる。ＣＣＤリニアイメージセンサ１０００は、偶数画素、奇数画素それぞれ別の画像信号出力を持つ。
【００１０】
ＣＣＤリニアイメージセンサ１０００から出力される奇数画素出力について説明する。
ＣＣＤリニアイメージセンサ１０００から出力された奇数画素出力は、エミッタフォロア１００１でインピーダンス変換された後、コンデンサ１００２でＤＣ成分が除去されサンプルホールド回路１００３、１００４（以下、ＳＨ回路）に入力される。ＳＨ回路１００４では信号成分がサンプリングされ、ＳＨ回路１００３ではフィードスルーレベルがサンプリングされる。続いてＳＨ回路１００５でＳＨ回路１００４と同じ位相で再度サンプリングされる。ＳＨ回路１００４、１００５の出力は、差動アンプ１００６に入力され引き算処理されることにより、１／ｆノイズ除去が行われる。
【００１１】
差動アンプ１００６の出力はアンプ１００７に入力され、所定レベルになるように増幅処理が行われる。アンプ１００７の出力はクランプ回路１００８（以下、ＣＰ回路）に入力され、所定ＤＣレベルにクランプされた後、Ａ／Ｄ変換器１００９によりデジタルデータに変換される。
【００１２】
ＣＣＤリニアイメージセンサ１０００から出力される他方の偶数画素出力についても、エミッタフォロア１０２７、コンデンサ１０２８、ＳＨ回路１０２９、１０３０、１０３１、差動アンプ１０３２、アンプ１０３３、ＣＰ回路１０３４、Ａ／Ｄ変換器１０３５により上記と同様の処理が行われる。
Ａ／Ｄ変換器１００９、１０３５でデジタルデータに変換された各画像信号は、画像処理回路１０１０に入力され所定のデジタル画像処理が行われる。
【００１３】
図７はＣＣＤリニアイメージセンサ１０００の構成図である。
図７において、フォトダイオード１３０１（以下、ＰＤ）は７５００画素から成り、奇数、偶数番号の画素に蓄積された電荷は、それぞれシフトゲート１３０２、１３０４（以下、ＳＨゲート）を介して転送レジスタ１３０３、１３０５に転送される。転送レジスタ１３０３、１３０５は、φ１、φ２パルスの２相駆動によって最終段転送レジスタ１３０６、１３１０方向に順次電荷を転送する。
【００１４】
最終段転送レジスタ１３０６、１３１０は、電荷電圧変換用のコンデンサ１３０８、１３１２に転送されてきた電荷を供給するための最終ゲートであり、ここでは、後述する出力波形の説明を容易にするために模式的にＳＷ（スイッチ）で表してある。また、リセットゲート（以下、ＲＳゲート）１３０７、１３１１は、コンデンサ１３０８、１３１２を画素単位にリセットするためのものであり、これも出力波形の説明を容易にするために模式的にＳＷで表してある。
【００１５】
コンデンサ１３０８、１３１２で電圧に変換された電荷は、出力バッファ１３０９、１３１３を介してそれぞれ奇数画素出力、偶数画素出力として出力される。
【００１６】
次に、ＣＣＤリニアイメージセンサ１０００の出力信号の波形について説明する。図８はＣＣＤリニアイメージセーンサ１０００の理想的な駆動波形を示すものである。
図８において、φ１Ｂパルスは最終段レジスタ１３０６、１３１０を同時に制御し、ＲＳパルスはＲＳゲート１３０７、１３１１を同時に制御する。ここで、出力波形は奇数画素出力、偶数画素出力共に等しいものとする。
【００１７】
タイミングＴ１において、φ１Ｂパルス、ＲＳパルスは共にＨｉレベルであり、最終段転送レジスタ１３０６、１３１０のＳＷは開く方向に、ＲＳゲート１３０７、１３１１のＳＷは閉じる方向に制御される。コンデンサ１３０８、１３１２は定電圧１３１４によってＶｒｓにチャージされる。
次にタイミングＴ２において、ＲＳパルスがＬｏレベルになり、ＲＳゲート１３０７、１３１１のＳＷが開く方向に制御され、コンデンサ１３０８、１３１２の電圧はフィードスルーレベルと呼ばれる安定電圧に変化する。
【００１８】
次にタイミングＴ３において、φ１ＢパルスがＬｏレベルになり、最終段転送レジスタ１３０６、１３１０のＳＷが閉じる方向に制御され、この転送レジスタによって転送されてきた電荷のコンデンサ１３０８、１３１２への供給が開始される。ここで、電荷はマイナスの電荷を持つ電子であるため、出力信号は負電圧となって現れる。また、ＴＤ（ＯＳ）は出力が安定するまでの遅延時間で、これはコンデンサ１３０８、１３１２への電荷供給時間によって決まる。
【００１９】
次にタイミングＴ４において、φ１ＢパルスがＨｉレベルになり、最終段レジスタ１３０６、１３１０のＳＷが開く方向に制御される。コンデンサ１３０８、１３１２の電圧は保持された状態となり、出力信号に変化は現れない。
以上のタイミングＴ１〜Ｔ４のサイクルが画素毎に繰り返されることによって各画素毎の信号出力を得ることができる。
【００２０】
図９は水晶発振器１０１７の出力周波数が１２．５ＭＨｚ、分周器１０２１の分周比が１／８の場合のタイミング発生回路１０１６における、水晶発振器１０１７とＶＣＯ回路１０１９と分周器１０２１とφ１Ｂパルスとの関係を表すタイミングチャートである。
前述したように分周器１０２１の分周比が１／８であるから、ＶＣＯ回路１０１９の発振周波数は、水晶発振器１０１７発振周波数の８倍の１００ＭＨｚとなる。
【００２１】
ＰＣ回路１０１８は、水晶発振器１０１７の出力と分周器１０２１の出力とが等しくなるようにループ制御を行うので、図９に示すように、水晶発振器１０１７の出力と分周器１０２１の出力との位相が一致する。ＶＣＯ回路１０１９の出力は、立ち上がりエッジが水晶発振器１０１７出力の立ち上がり、立ち下がり双方のエッジにロックされる。カウンタ１０２０は、ＶＣＯ回路１０１９から出力される１００ＭＨｚクロックで駆動されるが、カウントスタートは電源投入時あるいはＶＣＯ回路１０１９の起動のタイミングによって異なるため、カウンタ１０２０の出力をデコードして生成されるφ１Ｂパルスは（ａ）〜（ｈ）で示されるように、水晶発振器１０１７の出力に対して８通りの位相関係を有する。
【００２２】
図９においては、φ１Ｂパルスを用いて水晶発振器１０１７の出力とタイミング発生回路１０１６の出力パルスとの位相関係について説明したが、φ２パルス、φ１Ｂパルス、ＲＳパルス、ＳＨパルスについても同様である。
【００２３】
図１０は図９で説明したそれぞれの位相関係におけるφ１Ｂパルスの実際の波形を示す。ここでは、水晶発振器１０１７の出力がφ１Ｂパルスに及ぼす影響を示すために、立ち上がり、立ち下がりエッジにおいて異なる微分性ノイズがφ１Ｂパルスに加算されるものとして説明を行う。尚、図１０では理解し易くするためにノイズ成分は誇張して表現してある。
また、（Ａ）〜（Ｈ）は図９（ａ）〜（ｈ）で示される位相関係にそれぞれ対応し、各タイプにおいてφ１Ｂパルス、ＲＳパルス、ＣＣＤ出力波形を示してある。
【００２４】
図８で説明した出力波形は理想的なものであり、実際には最終段転送レジスタ１３０６、１３１０はＭＯＳトランジスタで構成され、かつφ１Ｂパルスはゲート制御電圧として用いられるため、φ１Ｂパルス波形は出力波形に影響を及ぼす。
図１０はφ１Ｂパルスのノイズ成分が出力信号に対して１：１で影響を及ぼすと仮定した場合を示してあり。各位相タイプにおいて出力波形への影響が異なることが判る。
【００２５】
各図においてα、β、γ、δで示したポイントは、ＳＨ回路１００３、１００４、１００５又は１０２９、１０３０、１０３１でサンプリングされるポイントを示し、差動アンプ１００６又は１０３２から出力される信号出力は１画素毎に、
（１）β一α
〈２）δ一γ
となる。
【００２６】
図１１は（Ａ）〜（Ｈ）の各タイプにおける差動アンプ出力を示す。
図１１において、基準レベルは各波形を比較するための基準レベルを示し、（Ａ）、（Ｄ）、（Ｅ）、（Ｈ）の場合は、β一α、δ一γ共に基準レベルと等しく、水晶発振器１０１７からのノイズの影響は見られない。
一方、（Ｂ）、（Ｃ）、（Ｆ）、（Ｇ）の場合は、サンプリングポイントに水晶発振器１０１７からのノイズが存在するため、β一α、δ一γのレベルが異なり、２画素周期のノイズとなる。また、図から判るようにそのレベルもまちまちである。
【００２７】
前述したように（Ａ）〜（Ｈ）の位相パタ一ンは電源投入、ＰＣ回路１０１８の起動等によって変化する。また、差動アンプ出力波形に現れる２画素周期ノイズは、ＳＨ回路のサンプリングポイントに依存するため、サンプリングパルスの位相設定においても発生レベル、パターンが異なる。
【００２８】
また、この２画素周期のノイズは、
（ＣＣＤリニアイメージセンサ１０００駆動周波数）÷（水晶発振器１０１７発振周波数）
で表される周期に等しく、水晶発振器１０１７の発振周波数が６．２５ＭＨｚ、分周器１０２１の分周比が１／１６、ＣＣＤリニアイメージセンサ１０００の駆動周波数が２５ＭＨｚの場合は４画素周期のノイズとなる。
【００２９】
【発明が解決しようとする課題】
以上説明したように、ＰＬＬ回路を用いた逓倍機能を有するタイミング発生回路を用いた画像読み取り装置においては、水晶発振器の影響による１／２ｎ  の２画素周期ノイズが発生し、このためＣＣＤリニアイメージセンサの出力波形に歪みが生じるという問題があった。
【００３０】
本発明は、上記の問題を解決するために成されたもので、上記２画素周期ノイズの影響を低減することを目的としている。
【００３１】
【課題を解決するための手段】
上記の目的を達成するために、本発明による他の画像読み取り装置においては、第１の周波数を有する第１のクロックを出力する発振手段と、上記第１のクロックを第１の倍数で逓倍し第２の周波数を有する第２のクロックを出力する周波数逓倍手段と、上記第２のクロックに基づいて第３の周波数を有する第３のクロックを所定のタイミングで生成する生成手段と、上記第３のクロックで駆動されて画像を読み取り画像信号を出力する撮像手段と、上記画像信号から上記第３の周波数の１／２n （ｎは１以上の整数）の周波数を有するノイズのレベルを検出する検出手段と、上記検出手段の検出結果を所定レベルと比較する比較手段と、上記検出結果が上記所定レベルよりも大きいとき、上記周波数逓倍器手段の逓倍数を第２の倍数に切り換え、その後再び上記第１の倍数に切り換える制御を行う制御手段とを設けている。
【００３４】
また、本発明による他の画像読み取り方法においては、第１の周波数を有する第１のクロックを出力する発振手順と、上記第１のクロックを第１の倍数で逓倍し第２の周波数を有する第２のクロックを出力する周波数逓倍手順と、上記第２のクロックに基づいて第３の周波数を有する第３のクロックを所定のタイミングで生成する生成手順と、上記第３のクロックで撮像手段を駆動して画像を読み取り画像信号を出力する読み取り手順と、上記画像信号から上記第３の周波数の１／２ｎ  （ｎは１以上の整数）の周波数を有するノイズのレベルを検出する検出手順と、上記検出手段の検出結果を所定レベルと比較する比較手順と、上記検出結果が上記所定レベルよりも大きいとき、上記第１の倍数を第２の倍数に切り換え、その後再び上記第１の倍数に切り換える制御を行う制御手順とを設けている。
【００３６】
さよに、本発明による他の記憶媒体においては、第１の周波数を有する第１のクロックを出力する発振処理と、上記第１のクロックを第１の倍数で逓倍し第２の周波数を有する第２のクロックを出力する周波数逓倍処理と、上記第２のクロックに基づいて第３の周波数を有する第３のクロックを所定のタイミングで生成する生成処理と、上記第３のクロックで撮像手段を駆動して画像を読み取り画像信号を出力する読み取り手順と、上記画像信号から上記第３の周波数の１／２ｎ  （ｎは１以上の整数）の周波数を有するノイズのレベルを検出する検出処理と、上記検出処理の検出結果を所定レベルと比較する比較処理と、上記検出結果が上記所定レベルよりも大きいとき、上記第１の倍数を第２の倍数に切り換え、その後再び上記第１の倍数に切り換える制御を行う制御処理とを実行するためのプログラムを記憶している。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態を図面と共に説明する。
図１は本発明の第１の実施の形態による画像読み取り装置の構成図であり、図６と対応する部分には同一符号を付して重複する説明を省略する。
図１は、図６の従来例に２画素周期のノイズを検出するための２画素周期ノイズフィルタ１０１、１０２を追加したものである。また、ＣＰＵ１０３が図示されている。
【００３８】
図１において、Ａ／Ｄ変換器１００９、１０３５から出力されるＣＣＤリニアイメージセンサ１０００の奇数画素出力、偶数画素出力に対応するデジタルデータは、画像処理回路１０１０に入力されると共に、２画素周期ノイズフィルタ１０１、１０２にも入力される。この２画素周期ノイズフィルタの構成及び動作については後述する。ＣＰＵ１０３は回路全体を制御するもので、タイミング発生回路１０１６の分周器１０２１の分周比の設定や各パルスの波形、遅延、ＯＮ／ＯＦＦ設定などを行う。
【００３９】
ＣＣＤリニアイメージセンサ１０００は、本実施の形態においては２５ＭＨｚ（第３の周波数）で駆動される。また、水晶発振器１０１７の発振周波数（第１の周波数）は１２．５ＭＨｚで、分周器１０２１の分周比はＣＰＵ１０３により１／８に設定され、ＶＣＯ回路１０１９の発振周波数（第２の周波数）は１２．５ＭＨｚ×８＝１００ＭＨｚとなる。また、従来例と同様に２画素周期ノイズの発生パターンは、（Ａ）〜（Ｈ）の８パターンが存在する。
【００４０】
図２は図１のエリアＸで示される部分の詳細な構成を示すブロック図である。
図２において、アナログ画像信号はＡ／Ｄ変換器１００９で８ビットのデジタルデータに変換され、Ｄタイプフリップフロップ２０１（以下、ＤＦＦ）で１クロック分遅延されたデータと遅延されないデータとが、ＤＦＦ２０２、２０３にそれぞれ入力される。
【００４１】
Ａ／Ｄ変換器１００９、ＤＦＦ２０１はＣＣＤリニアイメージセンサ１０００の駆動周波数に等しい２５ＭＨｚで駆動されるのに対して、ＤＦＦ２０２、２０３は１／２の周波数の１２．５ＭＨｚでラッチされる。これにより、ＤＦＦ２０２、２０３から隣接する画素信号が同位相で出力される。ＤＦＦ２０２、２０３から出力された信号は引き算器２０４で引き算処理された後、絶対値検出回路２０５でその絶対値が求められる。この絶対値が２画素周期ノイズレベルに相当する。
【００４２】
絶対値検出回路２０５の出力は比較器２０６に入力されて、ＣＰＵ１０３により予め設定されている２画素周期ノイズ発生判定のためのリファレンスデータ２０７と比較され、その比較結果がＣＰＵ１０３に送られる。ＣＰＵ１０３は、比較器２０６の比較結果が２画素周期ノイズ無しと判断した場合は、システムが正常であると判断し、ノイズ除去のための制御は行わない。
【００４３】
絶対値検出回路２０５の出力がリファレンスデータ２０７より大きく、２画素周期ノイズ有りと判断した場合は、タイミング発生回路１０１６から出力されるパルスを、パルスを供給される側がラッチアップ等による破壊を招くこの無いように、Ｈｉレベル又はＬｏレベルに固定、あるいはハイインピーダンス状態に制御した後、次の（１）〜（４）で示す４つうちのいずれかの制御、又はこれらを組み合わせた制御を行う。尚、上記パルスを固定する手段は本発明においては限定するものではない。
【００４４】
（１）分周器１０２１の分周比を１／４又は１／２に切り換え、再度１／８に設定する。
（２）分周器１０２の分周比を１／１６又は１／３２に切り換え、再度１／８に設定する。
（３）ＶＣＯ回路１０１９の発振を停止し、再度起動する。
（４）カウンタ１０２０を停止し、再度起動する。
【００４５】
上記（１）〜（４）は全てＶＣＯ回路１０１９の発振を実質的に停止、あるいは発振周波数を切り換えてから、即ち、ＣＣＤリニアイメージセンサ１０００の実質的な駆動停止又は駆動周波数を変更してから、再度所定周波数に設定する操作である。この操作を行うことによって、カウンタ１０２０のスタートポイントがリセットされることになり、その結果、水晶発振器１０１７の出力周波数とφ１Ｂパルスとの位相関係が切り換えられる。
【００４６】
上記のようにして新たに設定された状態において、再び２画素周期ノイズフィルタ１０１、１０２による２画素周期ノイズの判定が行われ、比較器２０６によるリファレンスデータ２０７との比較結果がＯＫになるまで操作が繰り返される。
【００４７】
図１では２画素周期ノイズフィルタは偶数画素出力、奇数画素出力それぞれについて設けてあり、２画素周期ノイズの有り無しの判定は双方の論理和あるいは論理積をもって決定される。
以上説明した動作は、装置の立ち上げ時に行われる。
【００４８】
次に、本発明の第２の実施の形態を説明する。
図３、図４は図６の従来例において、ＣＣＤリニアイメージセンサ１０００の駆動周波数が２５ＭＨｚ、水晶発振器１０１７の発振周波数が２５ＭＨｚ、分周器１０２１の分周比が１／４の場合のＣＣＤリニアイメージセンサ１０００の出力波形及び差動アンプ１００６、１０３２の出力波形を示す。
【００４９】
図３は水晶発振器１０１７の出力とφ１Ｂパルスとの位相の関係を示し、クロック発生回路１０１６のクロック逓倍数が４逓倍であることから、その位相関係は（Ｉ）〜（Ｌ）の４通りである。
図４（Ｉ）〜（Ｌ）は図３の（Ｉ）〜（Ｌ）に対応するＣＣＤリニアイメージセンサ１０００の出力波形を示し、水晶発振器１０１７からφ１Ｂパルスに影響するノイズがＣＣＤリニアイメージセンサ１０００の駆動周波数に等しいことから、どのタイプにおいても各画素出力の波形は等しくなる。
【００５０】
従って、図５に示される差動アンプ出力はどのタイプにおいても２画素周期ノイズは発生しない。但し、ＣＣＤ出力波形に対するノイズパターンが異なるため、タイプ毎に基準レベルに対してＤＣレベルの差を持つ。
【００５１】
また、図示していないが、水晶発振器１０１７の出力が５０ＭＨｚ、分周器１０２１の分周比が１／２、ＣＣＤリニアイメージセンサ１０００の駆動周波数が２５ＭＨｚの場合は、水晶発振器１０１７の出力がＣＣＤ出力波形に及ぼすノイズは、各画素に対して等しいため２画素周期ノイズは発生しない。
【００５２】
従って、本実施の形態によれば、一般に、
第１の周波数＝第３の周波数×２ｎ  （ｎは０以上の整数）
の関係を満たすようにすれば、２画素周期ノイズは発生しないことになる。
【００５３】
次に本発明による記憶媒体について説明する。
図１、図６に示す各実施の形態によるシステムは、ハード的に構成してもよく、また、ＣＰＵ１０３やメモリ等からなるコンピュータシステムに構成してもよい。コンピュータシステムに構成する場合、上記メモリは本発明による記憶媒体を構成する。この記憶媒体には、前述した動作を制御する処理を実行するためのプログラムが記憶される。
【００５４】
また、この記憶媒体としては、ＲＯＭ、ＲＡＭ等の半導体メモリ、光ディスク、光磁気ディスク、磁気記憶媒体等を用いてよく、これらをＣＤ−ＲＯＭ、ＦＤ、磁気カード、磁気テープ、不揮発性メモリカード等に構成して用いてよい。
【００５５】
従って、この記憶媒体を上記各実施の形態によるシステム以外の他のシステムあるいは装置で用い、そのシステムあるいはコンピュータがこの記憶媒体に格納されたプログラムコードを読み出し、実行することによっても、前述した各実施の形態と同等の機能を実現できると共に、同等の効果を得ることができ、本発明の目的を達成することができる。
【００５６】
また、コンピュータ上で稼働しているＯＳ等が処理の一部又は全部を行う場合、あるいは記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された拡張機能ボードやコンピュータに接続された拡張機能ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づいて、上記拡張機能ボードや拡張機能ユニットに備わるＣＰＵ等が処理の一部又は全部を行う場合にも、各実施の形態と同等の機能を実現できると共に、同等の効果を得ることができ、本発明の目的を達成することができる。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、ＰＬＬ回路等を用いた逓倍機能を有するタイミング発生回路を有する画像読み取り装置において、２ｎ  画素周期のノイズの発生を有効に抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による画像読み取り装置を示す構成図である。
【図２】第１の実施の形態による画素周期ノイズフィルタのブロック図である。
【図３】本発明の第２の実施の形態によるφ１Ｂパルスと水晶発振器出力との位相関係を示すタイミングチャートである。
【図４】第２の実施の形態によるＣＣＤリニアイメージセンサの出力波形図である。
【図５】第２の実施の形態による差動アンプの出力波形図である。
【図６】従来の画像読み取り装置の構成図である。
【図７】ＣＣＤリニアイメージセンサの構成図である。
【図８】ＣＣＤリニアイメージセンサの理想的な出力波形図である。
【図９】従来例のφ１Ｂパルスと水晶発振器出力との位相関係を示すタイミングチャートである。
【図１０】従来のＣＣＤリニアイメージセンサの出力波形図である。
【図１１】従来の差動アンプ出力波形図である。
【符号の説明】
１０１、１０２  ２画素周期ノイズフィルタ
１０３  ＣＰＵ
２０１、２０２、２０３  ＤＦＦ
２０４  引き算回路
２０５  絶対値検出回路
２０６  比較器
２０７  リファレンスデータ
１０００  ＣＣＤリニアイメージセンサ
１０１６  タイミング発生回路
１０１７  水晶発振器
１０１８  ＰＣ回路
１０１９  ＶＣＯ回路
１０２０  カウンタ
１０２１  分周器
１０２２  φ１パルス生成ブロック
１０３３  φ２パルス生成ブロック
１０２４  φ１Ｂパルス生成ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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