(57)【特許請求の範囲】
【請求項１】
パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、
前記出力パルス信号から第１制御信号及び第２制御信号を生成するスイッチタイミング回路と、
ソースに第１電源電圧が印加され、ゲートに第１制御信号が印加されるＰＭＯＳトランジスタと、ソースに第２電源電圧が印加され、ゲートに第２制御信号が印加されるＮＭＯＳトランジスタとを有し、両トランジスタの各ドレインを共通接続した接続ノードから電圧を出力するスイッチ回路と、
前記スイッチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回路と、
を具備し、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのオン／オフ制御を行うことによって、前記出力電圧の大きさを変化させる電圧変換回路において、
前記出力パルス信号生成回路は、
パルス幅一定の基準パルス信号を生成する基準パルス信号生成回路と、
入力されるパルス信号を所定の単位時間だけ遅らせる遅延素子を複数個直列接続して成る遅延回路部と、該遅延回路部を構成する各遅延素子からそれぞれ送出される出力信号のいずれか一つを選択出力する選択回路部とから成り、その入力端が前記基準パルス信号生成回路の出力端に接続された第１遅延回路と、
入力されるパルス信号と、該パルス信号を所定時間だけ遅らせた遅延パルス信号のいずれか一方を選択出力する任意遅延回路部を複数段直列接続して成り、その入力端が第１遅延回路の出力端に接続された第２遅延回路と、
第１、第２遅延回路における出力選択動作を制御する遅延時間制御回路と、
を有し、第２遅延回路の出力信号を前記出力パルス信号として前記スイッチタイミング制御回路に送出することを特徴とする電圧変換回路。
【請求項２】
第１遅延回路の遅延回路部を構成する各遅延素子、及び第２遅延回路の任意遅延回路部を構成する各遅延素子はいずれもフリップフロップ回路であり、第２遅延回路の各遅延素子を駆動するクロック周波数或いは位相は、第１遅延回路の各遅延素子を駆動するクロック周波数或いは位相と異なることを特徴とする請求項１に記載の電圧変換回路。
【請求項３】
前記スイッチタイミング制御回路は、前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御に際して、一方のＭＯＳトランジスタをオフさせてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるように、第１制御信号及び第２制御信号の電圧レベルを制御することを特徴とする請求項１または請求項２に記載の電圧変換回路。
【請求項４】
前記遅延時間制御回路は、前記電圧変換回路の出力電圧によって駆動される内部回路の動作状態を、該内部回路を駆動するクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路によって検出された前記内部回路の動作状態に応じて、第１、第２遅延回路における出力選択動作を制御するための選択信号を生成する選択信号生成回路と、を有することを特徴とする請求項１〜請求項３のいずれかに記載の電圧変換回路。
【請求項５】
前記レプリカ回路には、前半遅延段と後半遅延段とを直列接続することで構成され、入力信号に対して前記内部回路の最大遅延パスと同等の遅延を行うクリティカルパス回路が設けられており、
前記前半遅延段における遅延時間を第１動作時間、前記クリティカルパス回路全体における遅延時間を第２動作時間とし、
前記第１動作時間及び第２動作時間と、第１所定動作時間及び第１所定動作時間より長い第２所定動作時間とをそれぞれ比較して、
第２動作時間が第１所定動作時間より短い場合は前記内部回路の動作速度が速過ぎると判断し、前記選択信号生成回路に対して第１、第２遅延回路における遅延時間を長くする要求を行い、
第１動作時間が第１所定動作時間より短く、第２動作時間が第１所定動作時間よりも長いが第２所定動作時間よりも短い場合は前記内部回路の動作速度が適切であると判断し、前記選択信号生成回路に対して第１、第２遅延回路における遅延時間を維持する要求を行い、
第１動作時間が第１所定動作時間よりも長いが、第２動作時間が第２所定動作時間よりも短い場合、或いは第２動作時間が第２所定動作時間よりも長い場合は前記内部回路の動作速度に余裕がない、或いは該動作速度が遅過ぎると判断し、前記選択信号生成回路に対して第１、第２遅延回路における遅延時間を短くする要求を行うことを特徴とする請求項４に記載の電圧変換回路。
【請求項６】
前記レプリカ回路は、
前記クリティカルパス回路を構成する前半遅延段の出力信号を第１所定動作時間でラッチする第１ラッチ回路と、
前記クリティカルパス回路を構成する後半遅延段の出力信号を第１所定動作時間でラッチする第２ラッチ回路と、
前記クリティカルパス回路を構成する後半遅延段の出力信号を第２所定動作時間でラッチする第３ラッチ回路と、
を有しており、各ラッチ回路の出力信号に基づいて前記内部回路の動作状態を検出することを特徴とする請求項５に記載の電圧変換回路。
【請求項７】
前記選択信号生成回路は、前記レプリカ回路によって前記内部回路の動作速度が適切であると判断された場合であっても、第１、第２遅延回路の遅延時間をさらに長くすることができるか否かを判断する手段を有することを特徴とする請求項５または請求項６に記載の電圧変換回路。
【請求項８】
前記出力パルス信号生成回路及び前記スイッチタイミング制御回路の電源電圧として前記フィルタ回路の出力電圧を供給するとともに、前記スイッチタイミング制御回路から送出される第１、第２制御信号をそれぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートに送出する昇圧レベルシフタを設けたことを特徴とする請求項１〜請求項７のいずれかに記載の電圧変換回路。
【請求項９】
請求項１〜請求項８のいずれかに記載の電圧変換回路を備えた半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路に駆動電圧を供給する電圧変換回路、及びこれを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
一般に、動作クロックに従って演算処理等を実行する集積回路には、製造プロセスのばらつきや電源変動、或いは温度変化等が生じても常に正常な動作を行えるように、大きな設計マージンが設けられている。つまり、上記した各種変動等によって回路の遅延時間が増大した場合であっても、前記集積回路全体の動作が前記動作クロックの１クロック内に収まるように設計されている。また、上記した全ての条件が最悪の状態となっても正常な動作を行えるように、前記集積回路には十分高い電源電圧が印加されている。
【０００３】
これらの大きな設計マージンや高い電源電圧の印加は、集積回路の高速化や低消費電力化の妨げとなる。そこで、集積回路の動作状況を検知して集積回路の動作に必要最低限の駆動電圧を与えられるように電源電圧の制御を行う電圧変換回路の開発が進められている。
【０００４】
図２４は従来の電圧変換回路の一例を示す概略構成図である。なお、本図に示す電圧変換回路は特開平１０−２４２８３１号公報に開示されている従来技術である。本図に示すように、この電圧変換回路はデューティ比制御回路９０１、バッファ回路９０２、フィルタ回路９０３、クリティカルパス回路９０４、遅延回路９０５、正否判定回路９０６、及び加算器９０７を有している。
【０００５】
デューティ比制御回路９０１はバッファ回路９０２における出力電圧の可変動作を制御する回路であり、カウンタ９０１ａと比較回路９０１ｂとを有している。カウンタ９０１ａは０〜２ｎ−１（例えば、ｎ＝６の場合は０〜６３）までの数を、供給されたクロック信号（図示せず）の周期毎に１ずつカウントアップし、そのカウント数をｎビットの信号ＮＡとして比較回路９０１ｂに送出する。なお、カウント数２ｎ−１の次は０となる。また、比較回路９０１ｂには信号ＮＡの他に、加算器９０７からｎビットの信号ＮＢが入力されている。
【０００６】
比較回路９０１ｂはバッファ回路９０２を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行う回路であり、各トランジスタＭ１、Ｍ２のゲートには比較回路９０１ｂから制御信号Ｘ１、Ｘ２がそれぞれ供給されている。なお、比較回路９０１ｂは信号ＮＡが０となったときに制御信号Ｘ１、Ｘ２の電圧レベルをＬレベルとし、信号ＮＡが信号ＮＢと一致したときに制御信号Ｘ１、Ｘ２の電圧レベルをＨレベルとする。
【０００７】
バッファ回路９０２を構成するＰＭＯＳトランジスタＭ１のソースには第１電源電圧が印加されており、ＮＭＯＳトランジスタＭ２のソースには第２電源電圧（ここでは接地電圧）が印加されている。また、両トランジスタのドレインは互いに接続されており、その接続ノードはバッファ回路９０２の出力端とされている。
【０００８】
従って、制御信号Ｘ１、Ｘ２がＬレベルである場合、ＰＭＯＳトランジスタＭ１はオンとなり、ＮＭＯＳトランジスタＭ２はオフとなるので、バッファ回路９０２の出力電圧は第１電源電圧に等しくなる。一方、制御信号Ｘ１、Ｘ２がＨレベルである場合、ＰＭＯＳトランジスタＭ１はオフとなり、ＮＭＯＳトランジスタＭ２はオンとなるので、バッファ回路９０２の出力電圧は第２電源電圧（接地電圧）に等しくなる。すなわち、バッファ回路９０２の出力電圧は信号ＮＡが０のときに立ち上がり、信号ＮＡが信号ＮＢに等しくなったときに立ち下がるパルス状の電圧信号Ｙとなる。
【０００９】
この電圧信号Ｙは、インダクタンスＬ１及びキャパシタＣ１から成るフィルタ回路９０３によって平滑化されて出力電圧Ｚとなる。この出力電圧Ｚは同一基板上に形成された内部回路（図示せず）に対して供給され、前記内部回路の駆動電圧として利用される。また、出力電圧Ｚはクリティカルパス回路９０４の電源電圧としても利用される。
【００１０】
上記したバッファ回路９０２を構成するＰＭＯＳトランジスタＭ１がオンとなり、ＮＭＯＳトランジスタＭ２がオフとなる時間（すなわち、制御信号Ｘ１、Ｘ２がＬレベルである時間）をオン時間Ｔ１とし、ＰＭＯＳトランジスタＭ１がオフとなり、ＮＭＯＳトランジスタＭ２がオンとなる時間（すなわち、制御信号Ｘ１、Ｘ２がＨレベルである時間）をオフ時間Ｔ２とすると、フィルタ回路９０３の出力電圧Ｚは一般に、次の（１）式によって求めることができる。
【数１】
0003574410.tif 000002
【００１１】
ここで、上式中のオン時間Ｔ１（右辺分子）は電圧信号Ｙのパルス幅を表しており、オン時間Ｔ１とオフ時間Ｔ２との和Ｔ１＋Ｔ２（右辺分母）は電圧信号Ｙのパルス周期を表している。すなわち、出力電圧Ｚを制御するためには、電圧信号Ｙにおけるパルス幅とパルス周期との比（以下、デューティ比と呼ぶ）を制御すればよいことが分かる。
【００１２】
上記構成から成る電圧変換回路では、加算回路９０７から比較回路９０１ｂに入力される信号ＮＢの値を変えることによってオン時間Ｔ１（パルス幅）を変化させ、バッファ回路９０２から出力される電圧信号Ｙのデューティ比を制御している。これにより、前記内部回路に供給する駆動電圧（出力電圧Ｚ）を制御することができる。（以下では、このようなデューティ比制御方式をパルス幅可変方式と呼ぶ。）また、信号ＮＢを最適値に設定する手段としては、クリティカルパス回路９０４の動作速度を検出する方法が採用されている。
【００１３】
クリティカルパス回路９０４は、出力電圧Ｚが供給される内部回路の中でも信号の遅延が最も大きいと考えられるパス回路を複製した回路である。前述した通り、このクリティカルパス回路９０４の電源電圧としてはフィルタ回路９０３の出力電圧Ｚが印加されている。すなわち、電源供給の対象となる内部回路の駆動電圧がクリティカルパス回路９０４によってモニタされることになる。なお、ここでは、クリティカルパス回路９０４の動作可能電圧が前記内部回路の動作可能電圧であると仮定している。
【００１４】
フィルタ回路９０３の出力電圧Ｚによってクリティカルパス回路９０４が動作可能である場合、クリティカルパス回路９０４は正否判定回路９０６に対して所定のデータを送出する。このとき、正否判定回路９０６にはクリティカルパス回路９０４から送出された前記データが直接入力されるだけでなく、遅延回路９０５によって前記データを所定時間だけ遅延させた遅延データも入力される。
【００１５】
正否判定回路９０６に対してクリティカルパス回路９０４から直接データが入力されない場合、正否判定回路９０６は対象としている内部回路が正常に動作していない、すなわち前記内部回路の駆動電圧（フィルタ回路９０３の出力電圧Ｚ）が低過ぎると判断し、駆動電圧を上げるために信号ＮＢの値を１だけ増加する信号Ｓ１を加算器９０７に送出する。
【００１６】
また、正否判定回路９０６に対して遅延回路９０５を介した遅延データが入力された場合、正否判定回路９０６は対象としている内部回路に遅延を与えても正常に動作している、すなわち前記内部回路の駆動電圧は高過ぎると判断し、駆動電圧を下げるために信号ＮＢの値を１だけ減少させる信号Ｓ２を加算器９０７に送出する。
【００１７】
また、正否判定回路９０６に対してクリティカルパス回路９０４から直接データは入力されるが、遅延回路９０５を介した遅延データは入力されない場合、正否判定回路９０６は対象としている内部回路には最適な駆動電圧が供給されていると判断して、加算器９０７には信号Ｓ１、Ｓ２を送出しない。
【００１８】
正否判定回路９０６から信号Ｓ１が送出された場合、加算器９０７は信号ＮＢの現在値に１を加えた値をデューティ比制御回路９０１に供給する。一方、正否判定回路９０６から信号Ｓ２が送出された場合、加算器９０７は信号ＮＢの現在値に−１を加えた値をデューティ比制御回路９０１に供給する。
【００１９】
このように、上記構成から成る電圧変換回路においては、クリティカルパス回路９０４、遅延回路９０５、及び正否判定回路９０６によって電源供給の対象としている内部回路の動作速度を検出し、検出した動作速度が速過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）を下げるように、逆に検出した動作速度が遅過ぎる場合には前記内部回路の駆動電圧（出力電圧Ｚ）を上げるように、電圧信号Ｙのデューティ比を制御している。
【００２０】
【発明が解決しようとする課題】
たしかに、上記構成から成る電圧変換回路であれば、集積回路を構成する内部回路の動作状況を検知して該内部回路の動作に必要最低限の駆動電圧を供給できるので、前記集積回路の低消費電力化に貢献することができる。また、出力電圧Ｚの可変範囲も広いため、一般的な集積回路の降圧回路として有益であることが分かる。
【００２１】
ところで、前記内部回路のさらなる低消費電力化を図るためには、前記内部回路を構成するデバイス自体の電源電圧を低減することが極めて有効である。例えば、電源電圧０．５Ｖで駆動するデバイスを用いた内部回路の消費電力は、電源電圧３Ｖで駆動するデバイスを用いた内部回路の消費電力に比べて１／３６となる。このように、前記内部回路の電源電圧や負荷電流を低減することによって、さらなる低消費電力化を実現することができる。
【００２２】
一方、前記内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める前記電圧変換回路の消費電力比率は相対的に増大する。そのため、集積回路全体のさらなる低消費電力化を実現するためには、前記電圧変換回路自体の消費電力も低減する必要がある。
【００２３】
ここで、上記構成から成る電圧変換回路自体の消費電力を低減する手段としては、出力電圧Ｚの可変範囲を制限することで制御の簡略化を図り、デューティ比制御回路９０１や加算器９０７等の規模を縮小することが考えられる。
【００２４】
例えば、３Ｖ程度の外部電源電圧が供給される電圧変換回路から０．５Ｖ駆動の内部回路に対して電源供給を行う場合、前記入力電圧に近い高電圧を前記内部回路に対して出力する必要はない。また、前記内部回路を構成するデバイスには最適な動作電圧が存在し、プロセスばらつきや動作環境の変化に対応するとしても、前記出力電圧の可変範囲は前記動作電圧の近傍に制限することができる。このように、出力電圧Ｚの可変範囲を制限すれば電圧変換回路の回路規模を縮小して消費電力の低減を図ることができる。
【００２５】
しかしながら、加算回路９０７から比較回路９０１ｂに入力される信号ＮＢの値を変えることによってオン時間Ｔ１（パルス幅）を変化させ、バッファ回路９０２から出力される電圧信号Ｙのデューティ比を制御するパルス幅可変方式の電圧変換回路では、たとえ出力電圧Ｚの可変範囲を制限したとしても、高速で動作するカウンタ回路９０１ａを設ける必要がある。
【００２６】
例えば、上記した従来構成の電圧変換回路において、カウンタ回路９０１ａは電圧信号Ｙの２ｎ倍（ｎ＝６の場合は６４倍）の周波数で動作する。このように高速で動作するカウンタ回路９０１ａは電圧変換回路自体の消費電力増加を招いてしまうが、出力電圧Ｚを高精度に変化させるためにはカウンタ回路９０１ａの動作速度を高速に維持せざるを得ない。
【００２７】
従って、従来構成から成るパルス幅可変方式の電圧変換回路では、低電圧駆動が可能な内部回路に対する出力電圧Ｚの可変範囲を制限したとしても、カウンタ回路９０１ａの動作速度は高速に維持する必要があるため、電圧変換回路自体の消費電力を十分に低減することができない。
【００２８】
本発明は上記の問題点に鑑み、出力電圧の低電圧化に適した電圧変換回路、及びこれを備えた半導体集積回路装置を提供することを目的とする。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る電圧変換回路においては、パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、前記出力パルス信号から第１制御信号及び第２制御信号を生成するスイッチタイミング回路と、ソースに第１電源電圧が印加され、ゲートに第１制御信号が印加されるＰＭＯＳトランジスタと、ソースに第２電源電圧が印加され、ゲートに第２制御信号が印加されるＮＭＯＳトランジスタとを有し、両トランジスタの各ドレインを共通接続した接続ノードから電圧を出力するスイッチ回路と、前記スイッチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回路と、を具備し、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのオン／オフ制御を行うことによって、前記出力電圧の大きさを変化させる電圧変換回路において、
前記出力パルス信号生成回路は、
パルス幅一定の基準パルス信号を生成する基準パルス信号生成回路と、
入力されるパルス信号を所定の単位時間だけ遅らせる遅延素子を複数個直列接続して成る遅延回路部と、該遅延回路部を構成する各遅延素子からそれぞれ送出される出力信号のいずれか一つを選択出力する選択回路部とから成り、その入力端が前記基準パルス信号生成回路の出力端に接続された第１遅延回路と、
入力されるパルス信号と、該パルス信号を所定時間だけ遅らせた遅延パルス信号のいずれか一方を選択出力する任意遅延回路部を複数段直列接続して成り、その入力端が第１遅延回路の出力端に接続された第２遅延回路と、
第１、第２遅延回路における出力選択動作を制御する遅延時間制御回路と、
を有し、第２遅延回路の出力信号を前記出力パルス信号として前記スイッチタイミング制御回路に送出する構成としている。
【００３０】
また、上記構成から成る電圧変換回路において、第１遅延回路の遅延回路部を構成する各遅延素子、及び第２遅延回路の任意遅延回路部を構成する各遅延素子はいずれもフリップフロップ回路であり、第２遅延回路の各遅延素子を駆動するクロック周波数或いは位相は、第１遅延回路の各遅延素子を駆動するクロック周波数或いは位相と異なる構成にするとよい。
【００３１】
また、上記構成から成る電圧変換回路において、前記スイッチタイミング制御回路は、前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御に際して、一方のＭＯＳトランジスタをオフさせてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるように、第１制御信号及び第２制御信号の電圧レベルを制御する構成にするとよい。
【００３２】
また、上記構成から成る電圧変換回路において、前記遅延時間制御回路は、前記電圧変換回路の出力電圧によって駆動される内部回路の動作状態を、該内部回路を駆動するクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路によって検出された前記内部回路の動作状態に応じて、第１、第２遅延回路における出力選択動作を制御するための選択信号を生成する選択信号生成回路と、を有する構成にするとよい。
【００３３】
なお、上記構成から成る電圧変換回路において、前記レプリカ回路には、前半遅延段と後半遅延段とを直列接続することで構成され、入力信号に対して前記内部回路の最大遅延パスと同等の遅延を行うクリティカルパス回路を設け、前記前半遅延段における遅延時間を第１動作時間、前記クリティカルパス回路全体における遅延時間を第２動作時間とし、前記第１動作時間及び第２動作時間と、第１所定動作時間及び第１所定動作時間より長い第２所定動作時間とをそれぞれ比較して、
第２動作時間が第１所定動作時間より短い場合は前記内部回路の動作速度が速過ぎると判断し、前記選択信号生成回路に対して第１、第２遅延回路における遅延時間を長くする要求を行い、
第１動作時間が第１所定動作時間より短く、第２動作時間が第１所定動作時間よりも長いが第２所定動作時間よりも短い場合は前記内部回路の動作速度が適切であると判断し、前記選択信号生成回路に対して第１、第２遅延回路における遅延時間を維持する要求を行い、
第１動作時間が第１所定動作時間よりも長いが、第２動作時間が第２所定動作時間よりも短い場合、或いは第２動作時間が第２所定動作時間よりも長い場合は前記内部回路の動作速度に余裕がない、或いは該動作速度が遅過ぎると判断し、前記選択信号生成回路に対して第１、第２遅延回路における遅延時間を短くする要求を行う構成にするとよい。
【００３４】
また、上記構成から成る電圧変換回路において、前記レプリカ回路は、前記クリティカルパス回路を構成する前半遅延段の出力信号を第１所定動作時間でラッチする第１ラッチ回路と、前記クリティカルパス回路を構成する後半遅延段の出力信号を第１所定動作時間でラッチする第２ラッチ回路と、前記クリティカルパス回路を構成する後半遅延段の出力信号を第２所定動作時間でラッチする第３ラッチ回路とを有し、各ラッチ回路の出力信号に基づいて前記内部回路の動作状態を検出する構成にするとよい。
【００３５】
また、上記構成から成る電圧変換回路において、前記選択信号生成回路は、前記レプリカ回路によって前記内部回路の動作速度が適切であると判断された場合であっても、第１、第２遅延回路の遅延時間をさらに長くすることができるか否かを判断する手段を有する構成にするとよい。
【００３６】
また、上記構成から成る電圧変換回路において、前記出力パルス信号生成回路及び前記スイッチタイミング制御回路の電源電圧として前記フィルタ回路の出力電圧を供給するとともに、前記スイッチタイミング制御回路から送出される第１、第２制御信号をそれぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートに送出する昇圧レベルシフタを設けた構成とするとよい。
【００３７】
また、上記構成から成る電圧変換回路は、半導体集積回路装置の駆動電圧を生成する降圧回路として用いるとよい。
【００３８】
【発明の実施の形態】
本発明に係る電圧変換回路として、ここでは半導体集積回路装置を構成する内部回路に対して駆動電圧を供給する電圧変換回路（降圧回路）を例に挙げて説明を行う。図１は本発明に係る電圧変換回路の第１実施形態を示す概略構成図である。本図に示すように、この電圧変換回路は出力パルス信号生成回路１００、スイッチタイミング制御回路１０４、スイッチ回路１０５、及びフィルタ回路１０６を有している。
【００３９】
出力パルス信号生成回路１００はパルス幅が一定で、パルス周期が可変である出力パルス信号Ｄｏｕｔを生成し、その出力パルス信号Ｄｏｕｔをスイッチタイミング制御回路１０４に送出する回路である。なお、出力パルス信号生成回路１００の内部構成及び動作については、後ほど詳細な説明を行う。
【００４０】
スイッチタイミング制御回路１０４は、入力された出力パルス信号Ｄｏｕｔから第１、第２制御信号φ１、φ２を生成し、その第１、第２制御信号φ１、φ２をスイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２の各ゲートに送出する回路である。これにより、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御が行われる。なお、スイッチタイミング制御回路１０４の内部構成及び動作についても、後ほど詳細な説明を行う。
【００４１】
スイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１のソースには第１電源電圧（外部電源電圧ＶＤＤ）が印加されており、ＮＭＯＳトランジスタＭ２のソースには第２電源電圧（接地電圧ＧＮＤ）が印加されている。また、両トランジスタのドレインは互いに接続されており、その接続ノードはスイッチ回路１０５の出力端とされている。従って、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御を行うことにより、スイッチ回路１０５の出力端からはパルス状の電圧信号が送出される。
【００４２】
フィルタ回路１０６はインダクタンスＬ１とキャパシタＣ１から成る低域通過フィルタである。インダクタンスＬ１の一端はスイッチ回路１０５の出力端に接続されており、他端はキャパシタＣ１を介してグランドに接続されている。また、インダクタンスＬ１とキャパシタＣ１との接続ノードはフィルタ回路１０６の出力端として、同一基板上に形成された内部回路（図示せず）などに接続されている。
【００４３】
スイッチ回路１０５から送出されるパルス状の電圧信号はフィルタ回路１０６で平滑化されて出力電圧Ｖｉｎｔとなる。この出力電圧Ｖｉｎｔは前記内部回路（図示せず）に対して供給され、前記内部回路の駆動電圧として利用される。なお、本図ではフィルタ回路１０６としてＬＣ回路を用いた例を挙げたが、ＲＣ回路等どのような構成としてもよい。
【００４４】
ここで、出力電圧Ｖｉｎｔの大きさはスイッチ回路１０５から送出されるパルス状電圧信号のデューティ比（パルス幅／パルス周期）、すなわち第１、第２制御信号φ１、φ２のデューティ比を変化させることにより制御することができる。
【００４５】
本実施形態の電圧変換回路では、出力パルス信号生成回路１００によってパルス幅が一定で、パルス周期が可変である出力パルス信号Ｄｏｕｔを生成し、その出力パルス信号Ｄｏｕｔのパルス周期を適宜変化させることで、第１、第２制御信号φ１、φ２のデューティ比を制御している。これにより、前記内部回路に供給する駆動電圧（出力電圧Ｖｉｎｔ）を制御することができる。（以下では、このようなデューティ比制御方式をパルス周期可変方式と呼ぶ。）
【００４６】
続いて、上記した出力パルス信号生成回路１００の内部構成及び動作について詳細に説明する。本図に示すように、出力パルス信号生成回路１００は基準パルス信号生成回路１０１、第１遅延回路１０２、及び遅延時間制御回路１０３から構成されている。
【００４７】
基準パルス信号生成回路１０１はパルス幅一定の基準パルス信号を生成して第１遅延回路１０２に送出する回路である。第１遅延回路１０２は前記基準パルス信号を所定時間だけ遅らせた遅延パルス信号を生成する回路であり、基本遅延回路部１０７、追加遅延回路部１０８、及び選択回路部１０９から成る。遅延時間制御回路１０３は選択回路部１０９に対して選択信号を送出し、所望の出力電圧Ｖｉｎｔが得られるように第１遅延回路１０２における遅延時間を設定する回路である。なお、遅延時間制御回路１０３の内部構成及び動作については、後ほど詳細な説明を行う。
【００４８】
図２は基準パルス信号生成回路１０１及び第１遅延回路１０２の一構成例を示す概略構成図である。まず、第１遅延回路１０２の内部構成について説明する。第１遅延回路１０２を構成する基本遅延回路部１０７は、基準パルス信号生成回路１０１から入力される前記基準パルス信号に対して所定単位時間のＮ倍の遅延を与える回路である。また、追加遅延回路部１０８は基本遅延回路部１０７の最終出力信号Ｄ０に対して所定単位時間のＭ倍の遅延を与える回路である。
【００４９】
なお、本実施形態では基本遅延回路部１０７及び追加遅延回路部１０８を構成する単位時間遅延素子として、内部クロック信号ＩＣＬＫのポジティブエッジをトリガとするＤフリップフロップ回路を用いている。このように、基本遅延回路部１０７及び追加遅延回路部１０８をフリップフロップ回路によって構成することにより、第１遅延回路１０２を容易に構成することができる。もちろん、前記単位時間遅延素子はＤフリップフロップ回路に限らず、どのようなフリップフロップ回路或いは遅延素子を用いても構わない。
【００５０】
基本遅延回路部１０７は５つのＤフリップフロップ回路１０７ａ〜１０７ｅ（以下、ＦＦ１０７ａ〜１０７ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ１０７ａ〜１０７ｅの各出力端子からは、前記基準パルス信号に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延段数Ｎは１以上であればよい。
【００５１】
また、追加遅延回路部１０８も５つのＤフリップフロップ回路１０８ａ〜１０８ｅ（以下、ＦＦ１０８ａ〜１０８ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｍ＝５）から成っている。従って、ＦＦ１０８ａ〜１０８ｅの各出力端子からは、出力信号Ｄ０に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号Ｄ１〜Ｄ５がそれぞれ送出される。なお、遅延段数Ｍは１以上であればよい。
【００５２】
ＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅの各クロック端子には、いずれも同一の内部クロック信号ＩＣＬＫが入力されているが、この内部クロック信号ＩＣＬＫとしては、集積回路の外部から供給された外部クロック信号や、前記外部クロック信号を分周することによって生成したクロック信号、或いは集積回路の内部に発振回路を設けることで生成したクロック信号など、どのような手段で生成されたクロック信号を用いても構わない。
【００５３】
選択回路部１０９は遅延時間制御回路１０３から与えられる選択信号に基づいて、基本遅延回路部１０７の最終出力信号Ｄ０と追加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５のうち、いずれか１つの出力信号を遅延パルス信号として選択出力する回路である。
【００５４】
図３は選択回路部１０９の一構成例を示す概略構成図である。本図に示すように、選択回路部１０９は二入力端子を有するＡＮＤ回路１０９ａ〜１０９ｆと、多入力端子を有するＯＲ回路１０９ｇから構成されている。
【００５５】
ＡＮＤ回路１０９ａ〜１０９ｆの一入力端子には、基本遅延回路部１０７の最終出力信号Ｄ０と追加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５がそれぞれ入力されている。また、ＡＮＤ回路１０９ａ〜１０９ｆの他入力端子には、遅延時間制御回路１０３から与えられる選択信号Ｓ０〜Ｓ５がそれぞれ入力されている。
【００５６】
例えば、出力信号Ｄ０を遅延パルス信号として選択する場合には、選択信号Ｓ０をＨレベルとし、その他の選択信号Ｓ１〜Ｓ５を全てＬレベルとすればよい。なお、追加遅延回路部１０８にパルス信号が流れている時間帯には、選択信号Ｓ０〜Ｓ５が変化しないように制御されている。
【００５７】
一方、ＯＲ回路１０９ｇの入力端子にはＡＮＤ回路１０９ａ〜１０９ｆの各出力信号がそれぞれ入力されており、それらの論理和が選択回路部１０９によって選択された前記遅延パルス信号となる。なお、前記遅延パルス信号は出力パルス信号Ｄｏｕｔとしてスイッチタイミング制御回路１０４に送出される一方で、基準パルス信号生成回路１０１にも送出されている。
【００５８】
続いて、図２に戻って基準パルス信号生成回路１０１の内部構成についての説明を行う。基準パルス信号生成回路１０１は多入力端子を有するＮＯＲ回路１０１ａと、二入力端子を有するＯＲ回路１０１ｂから構成されている。ＮＯＲ回路１０１ａの各入力端子には遅延回路１０２の各出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５がそれぞれ入力されており、電圧変換回路の起動時に前記基準パルス信号の初期パルスを立ち上げる機能を有している。
【００５９】
また、ＯＲ回路１０１ｂの一入力端子にはＮＯＲ回路１０１ａの出力信号が入力されており、他入力端子には選択回路部１０９によって選択された前記遅延パルス信号が入力されている。なお、ＯＲ回路１０１ｂの出力信号は前記基準パルス信号として第１遅延回路１０２に送出される。
【００６０】
続いて、上記構成から成る出力パルス生成回路１００の動作について説明する。電圧変換回路の起動時、第１遅延回路１０２を構成するＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅはリセット信号（図示せず）によって一旦リセットされるので、それらの出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５は全てＬレベルとなり、出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５の論理和否定であるＮＯＲ回路１０１ａの出力信号はＨレベルとなる。
【００６１】
これにより、ＮＯＲ回路１０１ａの出力信号と、選択回路部１０９から送出される前記遅延パルス信号の論理和であるＯＲ回路１０１ｂの出力信号もＨレベルとなるため、第１遅延回路１０２に入力される前記基準パルス信号の初期パルスが立ち上がる。
【００６２】
一方、電圧変換回路の動作時には、ＮＯＲ回路１０１ａの多入力端子に入力される出力信号ＤＭ４〜ＤＭ１及びＤ０〜Ｄ５のいずれかがＨレベルとなるため、ＮＯＲ回路１０１ａの出力信号は常にＬレベルとなる。従って、ＯＲ回路１０１ｂは選択回路部１０９から戻ってくる前記遅延パルス信号をそのまま前記基準パルス信号として第１遅延回路１０２に送出することになる。
【００６３】
上記動作により、基準パルス信号生成回路１０１では、第１遅延回路１０２に供給すべきパルス幅一定の基準パルス信号が生成される。なお、前記基準パルス信号と同等のパルス信号が生成可能であれば、基準パルス信号生成回路１０１をどのような回路構成としても構わない。
【００６４】
次に、第１遅延回路１０２における遅延動作について説明する。図４は第１遅延回路１０２における遅延動作例を示す信号波形図である。図中の（ａ）〜（ｄ）には第１遅延回路１０２から送出される出力パルス信号Ｄｏｕｔの一例を示している。なお、ここでは出力パルス信号Ｄｏｕｔのパルス幅を１単位時間とし、ＦＦ１０７ａ〜１０７ｅ及びＦＦ１０８ａ〜１０８ｅにおける単位遅延時間も前記パルス幅に合わせて１単位時間としている。
【００６５】
まず、図中（ａ）には、基本遅延回路部１０７の出力信号Ｄ０を遅延パルス信号、すなわち出力パルス信号Ｄｏｕｔとして選択した場合の信号波形図が示されている。この場合、第１遅延回路１０２に入力される前記基準パルス信号の初期パルスＰ０には、基本遅延回路部１０７を構成する５つのＦＦ１０７ａ〜１０７ｅによって５単位時間の遅延が与えられる。従って、出力パルス信号Ｄｏｕｔのパルスとしては、初期パルスＰ０に対して５単位時間の遅延が与えられたパルスＰ１が現れる。
【００６６】
このパルスＰ１は再び基準パルス信号生成回路１０１に送出され、前記基準パルス信号として第１遅延回路１０２に再入力される。以後同様に、第１遅延回路１０２に入力されるパルスには５単位時間の遅延が与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従って、出力パルス信号Ｄｏｕｔのパルス周期は５単位時間となる。ここで、出力パルス信号Ｄｏｕｔの各パルス幅は１単位時間であるので、出力パルス信号Ｄｏｕｔのデューティ比は１／５となる。
【００６７】
また、図中（ｂ）には、追加遅延回路部１０８の出力信号Ｄ１を出力パルス信号Ｄｏｕｔとして選択した場合の信号波形図が示されている。この場合、第１遅延回路１０２に入力される前記基準パルス信号の初期パルスＰ０には、基本遅延回路部１０７を構成する５つのＦＦ１０７ａ〜１０７ｅによって５単位時間の遅延が与えられた後に、追加遅延回路部１０８を構成する初段のＦＦ１０８ａによって１単位時間の遅延が与えられる。従って、出力パルス信号Ｄｏｕｔのパルスとしては、初期パルスＰ０に対して（５＋１）単位時間の遅延が与えられたパルスＰ１が現れる。
【００６８】
このパルスＰ１は再び基準パルス信号生成回路１０１に送出され、前記基準パルス信号として第１遅延回路１０２に再入力される。以後同様に、第１遅延回路１０２に入力されるパルスには（５＋１）単位時間の遅延が与えられ、パルスＰ２、Ｐ３が順々に立ち上がる。従って、出力パルス信号Ｄｏｕｔのパルス周期は６単位時間となる。ここで、出力パルス信号Ｄｏｕｔの各パルス幅は１単位時間であるので、出力パルス信号Ｄｏｕｔのデューティ比は１／６となる。
【００６９】
また、図中（ｃ）には、追加遅延回路部１０８の出力信号Ｄ２を出力パルス信号Ｄｏｕｔとして選択した場合の信号波形図が示されている。この場合、出力パルス信号Ｄｏｕｔのパルス周期は７となるので、出力パルス信号Ｄｏｕｔのデューティ比は１／７となる。同様に、出力パルス信号Ｄｏｕｔとして追加遅延回路部１０８の出力信号Ｄ３、Ｄ４、Ｄ５をそれぞれ選択した場合、各出力パルス信号Ｄｏｕｔのデューティ比はそれぞれ１／８、１／９、１／１０となる。
【００７０】
より一般的な例として、図中（ｄ）には、基本遅延回路部１０７の遅延段数をＮ段とし、追加遅延回路部１０８におけるＭ段目の出力信号を出力パルス信号Ｄｏｕｔとして選択した場合の信号波形図が示されている。この場合、出力パルス信号Ｄｏｕｔのパルス周期は（Ｎ＋Ｍ）単位時間となるので、出力パルス信号Ｄｏｕｔのデューティ比は１／（Ｎ＋Ｍ）となる。
【００７１】
このとき、スイッチタイミング制御回路１０４において生成される第１、第２制御信号φ１、φ２が、基本的に出力パルス信号Ｄｏｕｔを論理否定したパルス信号である場合、電圧変換回路から送出される出力電圧Ｖｉｎｔの大きさは、次の（２）式によって求めることができる。
【数２】
0003574410.tif 000003
【００７２】
上記した（２）式より、本実施形態の電圧変換回路に供給される外部電源電圧ＶＤＤを３Ｖとすると、出力パルス信号Ｄｏｕｔとして基本遅延回路部１０７の出力信号Ｄ０が選択された場合の出力電圧Ｖｉｎｔは０．６Ｖと算出することができる。同様に、出力パルス信号Ｄｏｕｔとして追加遅延回路部１０８の各出力信号Ｄ１〜Ｄ５が選択された場合の出力電圧Ｖｉｎｔは、順に０．５Ｖ、０．４３Ｖ、０．３８Ｖ、０．３３Ｖ、０．３Ｖと算出することができる。従って、本実施形態の電圧変換回路における出力電圧Ｖｉｎｔの可変範囲は０．３Ｖ〜０．６Ｖであり、その単位可変幅は平均６０ｍＶであることが分かる。
【００７３】
なお、出力電圧Ｖｉｎｔの可変上限値は基本遅延回路部１０７の遅延時間（第１遅延回路１０２の最短遅延時間）によって設定することができる。また、出力電圧Ｖｉｎｔの可変下限値は追加遅延回路部１０８の最終段遅延時間（第１遅延回路１０２の最長遅延時間）によって設定することができる。一方、出力電圧Ｖｉｎｔの単位可変幅は追加遅延回路部１０８を構成するＦＦ１０８ａ〜１０８ｅの各単位遅延時間によって設定することができる。
【００７４】
このように、パルス周期可変方式を採用した本実施形態の電圧変換回路であれば、従来のパルス幅可変方式を採用した電圧変換回路のように高速で動作するカウンタ回路等の制御回路を用いることなく、出力電圧Ｖｉｎｔの制御を行うことが可能である。よって、従来に比べて電圧変換回路の回路規模縮小や動作周波数低減を図ることができるので、電圧変換回路自体の消費電力を大幅に低減することが可能となり、集積回路全体の低消費電力化に貢献することができる。
【００７５】
また、本実施形態の電圧変換回路は、自身の出力電圧Ｖｉｎｔをその可変範囲内において離散的に制御する構成である。このような構成とすることにより、電圧変換回路の制御回路（本実施形態の場合、遅延時間制御回路１０３や選択回路部１０９等）における制御状態数（すなわち、選択可能な出力電圧値）が削減されるため、制御回路の回路規模を縮小して消費電力の低減を図ることができる。
【００７６】
なお、上記に説明した本実施形態の電圧変換回路においては、３Ｖの外部電源電圧ＶＤＤから０．５Ｖ駆動の内部回路に対する出力電圧Ｖｉｎｔを生成することを想定した構成例が示されている。
【００７７】
前述した通り、前記内部回路を構成するデバイスには最適な動作電圧（この場合は０．５Ｖ）が存在し、プロセスばらつきや動作環境の変化に対応するとしても、０．５Ｖ駆動の内部回路に対して外部電源電圧ＶＤＤに近い高電圧（３Ｖ付近）を出力する必要が生じることはない。従って、電圧変換を構成する制御回路の回路規模縮小の観点から、出力電圧Ｖｉｎｔの可変上限値はできるだけ低く抑えるように構成することが望ましい。
【００７８】
例えば、出力電圧Ｖｉｎｔの可変上限値を外部電源電圧ＶＤＤの１／２以下に設定すれば、電圧変換回路の制御回路（本実施形態の場合、遅延時間制御回路１０３や選択回路部１０９等）における制御状態数を従来の半分以下に削減することが可能である。このように、出力電圧Ｖｉｎｔの可変上限値を低く抑えることにより、制御回路の回路規模を縮小して消費電力の低減を図ることができる。
【００７９】
また、０．５Ｖ駆動の内部回路においては、入力される電源電圧が０．４Ｖ以下になると動作速度の劣化が大きくなる一方で、該電源電圧が０．６Ｖ以上になると動作速度の飽和が生じる。このことから、前記内部回路に対して供給される出力電圧Ｖｉｎｔの可変範囲は、プロセスばらつきや動作環境の変化に対応するとしても、最適動作電圧（出力電圧Ｖｉｎｔの可変中心値）の±２０％程度に制限すればよいことが分かる。
【００８０】
上記の例では出力電圧Ｖｉｎｔの可変範囲が０．２Ｖとなり、外部電源電圧ＶＤＤの７％弱となる。このように、出力電圧Ｖｉｎｔの可変幅を狭く制限することにより、制御回路の回路規模を縮小して消費電力の低減を図ることができる。
【００８１】
また、出力電圧Ｖｉｎｔの可変上限値を低く抑えること、或いは可変幅を狭く制限することは、電圧変換回路自体の消費電力低減に貢献するだけでなく、パルス周期可変方式のデメリットである出力電圧Ｖｉｎｔの変動（リップル）を低減する効果も有している。
【００８２】
一般に、出力電圧Ｖｉｎｔに生じる電圧変動をリップルと呼ぶが、ここでは便宜的に出力電圧Ｖｉｎｔに生じる電圧変動のピーク・トゥ・ピーク値をリップル電圧ΔＶと呼ぶことにする。平滑化手段としてＬＣフィルタ回路を用いた場合のリップル電圧ΔＶは、次の（３）式によって求めることができる。
【数３】
0003574410.tif 000004
【００８３】
なお、上記した（３）式中では、前記ＬＣフィルタ回路に入力されるパルス状電圧信号のデューティ比をＤ、パルス周期をＴとしている。また、前記ＬＣフィルタ回路のインダクタンスをＬ、キャパシタをＣとしている。
【００８４】
上式より、リップル電圧ΔＶの大きさは、前記ＬＣフィルタ回路に入力されるパルス状電圧信号のパルス周期Ｔの２乗に比例することが分かる。ここで、パルス幅可変方式を採用した電圧変換回路ではパルス周期Ｔが一定であるため、出力電圧Ｖｉｎｔに生じるリップル電圧ΔＶはデューティ比Ｄのみに依存する。一方、パルス周期可変方式を採用した電圧変換回路ではパルス周期Ｔが可変であるため、出力電圧Ｖｉｎｔに生じるリップル電圧ΔＶはデューティ比Ｄ及びパルス周期Ｔに依存する。
【００８５】
上記したように、リップル電圧ΔＶはパルス周期Ｔの２乗に比例するため、パルス周期Ｔが長くなるとリップル電圧ΔＶは急激に大きくなる傾向を示す。しかし、パルス周期可変方式では出力電圧Ｖｉｎｔを下げるためにパルス周期Ｔを長くする必要があるため、低い出力電圧Ｖｉｎｔを得ようとした場合にリップル電圧ΔＶが大きくなってしまう。
【００８６】
また、パルス周期可変方式を採用した電圧変換回路において、出力電圧Ｖｉｎｔの可変範囲を不必要に広く設定すると、出力電圧Ｖｉｎｔを可変上限値とした時のパルス周期と、可変下限値とした時のパルス周期との間に大きな差が生じてしまう。そのため、出力電圧Ｖｉｎｔを変化させる際に生じるリップル電圧ΔＶの変動が大きくなり、出力電圧Ｖｉｎｔを精度良く制御することができなくなる。
【００８７】
それに対して、本実施形態の電圧変換回路は、出力電圧Ｖｉｎｔの可変上限値を低く抑えて可変幅を狭く制限した上で、パルス周期可変方式を用いる構成である。このような構成とすることにより、出力電圧Ｖｉｎｔを可変上限値とした時のパルス周期と、可変下限値とした時のパルス周期との差を小さく抑えることができるので、リップル電圧ΔＶの変動を実用上問題のないレベルに抑えることが可能となる。また、このような構成とすることにより、パルス周期Ｔの可変範囲全体をより周期が短くなる方向にシフトできるので、低い出力電圧Ｖｉｎｔを得ようとした場合のリップル電圧ΔＶを小さく抑えることが可能となる。
【００８８】
次に、本発明に係る電圧変換回路の第２実施形態について説明する。図５は本発明に係る電圧変換回路の第２実施形態を示す概略構成図である。本図に示すように、本実施形態の電圧変換回路は、基本的に第１実施形態の電圧変換回路と同様の構成（図１参照）から成る。そこで、第１実施形態と同様の構成及び動作を有する部分については図１と同一の符号を付すことで説明を省略し、以下では本実施形態の特徴部分である出力パルス信号生成回路２００について重点を置いた説明を行うことにする。
【００８９】
出力パルス信号生成回路２００はパルス幅が一定で、パルス周期が可変である出力パルス信号Ｄｏｕｔを生成し、その出力パルス信号Ｄｏｕｔをスイッチタイミング制御回路１０４に送出する回路である。本実施形態における出力パルス信号生成回路２００は、基準パルス信号生成回路２０１、第１遅延回路２０２、遅延時間制御回路２０３に加えて、第２遅延回路２１０を有している。
【００９０】
基準パルス信号生成回路２０１は、パルス幅一定の基準パルス信号を生成して第１遅延回路２０２に送出する回路である。第１遅延回路２０２は、前記基準パルス信号を所定時間だけ遅らせた遅延パルス信号を生成する回路であり、基本遅延回路部２０７、追加遅延回路部２０８、及び選択回路部２０９から成る。
【００９１】
第２遅延回路２１０は、入力されるパルス信号と、該パルス信号を所定時間だけ遅らせた遅延パルス信号のいずれか一方を選択出力する任意遅延回路部を複数段直列接続して成り、第１遅延回路２０２の出力信号をさらに所定時間だけ遅らせた遅延パルス信号を生成する回路である。なお、本図では複数段設けられた前記任意遅延回路部のうち、初段（１段目）の任意遅延回路部２１１と最終段（ｎ段目）の任意遅延回路部２１２のみを示している。初段の任意遅延回路部２１１は第１遅延素子２１３と第１選択部２１４から成り、最終段の任意遅延回路部２１２は第ｎ遅延素子２１５と第ｎ選択部２１６から成る。
【００９２】
遅延時間制御回路２０３は、第１遅延回路２０２の選択回路部２０９、及び第２遅延回路２１０の第１〜第ｎ選択部２１４、・・・、２１６に対してそれぞれ選択信号を送出し、所望の出力電圧Ｖｉｎｔが得られるように第１、第２遅延回路２０２、２１０における遅延時間の設定を行う回路である。なお、遅延時間制御回路２０３の内部構成及び動作については、後ほど詳細な説明を行う。
【００９３】
図６は基準パルス信号生成回路２０１、第１遅延回路２０２、及び第２遅延回路２１０の一構成例を示す概略構成図である。本図に示すように、基準パルス信号生成回路２０１は多入力端子を有するＮＯＲ回路２０１ａと、二入力端子を有するＯＲ回路２０１ｂから構成されており、その構成及び動作は前述の第１実施形態（図２参照）と同様である。そこで、以下では基準パルス信号生成回路２０１についての説明を省略し、第１遅延回路２０２及び第２遅延回路２１０について重点を置いた説明を行う。
【００９４】
まず、第１遅延回路２０２について説明する。第１遅延回路２０２を構成する基本遅延回路部２０７は、基準パルス信号生成回路２０１から入力される前記基準パルス信号に対して所定単位時間のＮ倍の遅延を与える回路である。また、追加遅延回路部２０８は基本遅延回路部２０７の最終出力信号Ｄ０に対して所定単位時間のＭ倍の遅延を与える回路である。
【００９５】
なお、本実施形態では基本遅延回路部２０７及び追加遅延回路部２０８を構成する単位時間遅延素子として、内部クロック信号ＩＣＬＫのポジティブエッジをトリガとするＤフリップフロップ回路を用いている。このように、基本遅延回路部２０７及び追加遅延回路部２０８をフリップフロップ回路によって構成することにより、第１遅延回路２０２を容易に構成することができる。もちろん、前記単位時間遅延素子はＤフリップフロップ回路に限らず、どのようなフリップフロップ回路或いは遅延素子を用いても構わない。
【００９６】
基本遅延回路部２０７は５つのＤフリップフロップ回路２０７ａ〜２０７ｅ（以下、ＦＦ２０７ａ〜２０７ｅと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｎ＝５）から成っている。従って、ＦＦ２０７ａ〜２０７ｅの各出力端子からは、前記基準パルス信号に対して所定単位時間の１倍〜５倍の遅延が与えられた出力信号ＤＭ４〜ＤＭ１及びＤ０がそれぞれ送出される。なお、遅延段数Ｎは１以上であればよい。
【００９７】
また、追加遅延回路部２０８は２つのＤフリップフロップ回路２０８ａ、２０８ｂ（以下、ＦＦ２０８ａ、２０８ｂと呼ぶ）が直列接続されたシフトレジスタ構造（遅延段数Ｍ＝２）から成っている。従って、ＦＦ２０８ａ、２０８ｂの各出力端子からは、出力信号Ｄ０に対して所定単位時間の１倍或いは２倍の遅延が与えられた出力信号Ｄ１、Ｄ２がそれぞれ送出される。なお、遅延段数Ｍは１以上であればよい。
【００９８】
選択回路部２０９は、遅延時間制御回路２０３から与えられる第１選択信号Ｓ０、Ｓ１、Ｓ２に基づいて、基本遅延回路部２０７の最終出力信号Ｄ０と追加遅延回路部２０８の各出力信号Ｄ１、Ｄ２のうち、いずれか１つの出力信号を遅延パルス信号として選択出力する回路である。なお、選択回路部２０９によって選択された前記遅延パルス信号は、第２遅延回路２１０と基準パルス信号生成回路２０１にそれぞれ送出される。
【００９９】
次に、第２遅延回路２１０について説明する。前述した通り、第２遅延回路２１０は、ｎ段（本図ではｎ＝２）の任意遅延回路部２１１、２１２が直列接続されて成り、その入力端は第１遅延回路２０２の出力端（すなわち、選択回路部２０９の出力端）に接続されている。また、初段（１段目）の任意遅延回路部２１１は第１遅延素子２１３と第１選択部２１４から成り、最終段（２段目）の任意遅延回路部２１２は第２遅延素子２１５と第２選択部２１６から成る。
【０１００】
初段の任意遅延回路部２１１を構成する第１遅延素子２１３は、第１遅延回路２０２から出力される遅延パルス信号に対して、さらに所定時間の遅延を与える回路である。なお、第１遅延素子２１３の遅延時間は、外部からの制御信号によって設定してもよいし、内部で予め設定しておいてもよい。
【０１０１】
本実施形態の電圧変換回路では、第１遅延素子２１３として内部クロック信号ＩＣＬＫのネガティブエッジをトリガとするＤＮフリップフロップ回路を用いている。従って、第１遅延素子２１３からは、選択回路部２０９によって選択された出力信号Ｄ０、Ｄ１、Ｄ２のいずれかに対して、内部クロック信号ＩＣＬＫの半周期分（所定単位時間の０．５倍）の遅延が与えられた出力信号Ｄ０１／２、Ｄ１１／２、Ｄ２１／２のいずれかが第１選択部２１４に送出される。
【０１０２】
初段の任意遅延回路部２１１を構成する第１選択部２１４は、遅延時間制御回路２０３から与えられる第２選択信号ＳＨに基づいて、選択回路部２０９の出力信号と第１遅延素子２１３の出力信号のうち、いずれか一方を選択出力する回路である。従って、第１選択部２１４からは、出力信号Ｄ０、Ｄ０１／２、Ｄ１、Ｄ１１／２、Ｄ２、Ｄ２１／２のいずれかが次段の任意遅延回路部２１２に送出される。
【０１０３】
なお、ＦＦ２０７ａ〜２０７ｅ、ＦＦ２０８ａ〜２０８ｂ、及び第１遅延素子２１３の各クロック端子には、いずれも同一の内部クロック信号ＩＣＬＫが入力されているが、この内部クロック信号ＩＣＬＫとしては、集積回路の外部から供給された外部クロック信号や、前記外部クロック信号を分周することによって生成したクロック信号、或いは集積回路の内部に発振回路を設けることで生成したクロック信号など、どのような手段で生成されたクロック信号を用いても構わない。また、第１遅延素子２１３はＤＮフリップフロップ回路に限らず、どのようなフリップフロップ回路或いは遅延素子を用いても構わない。
【０１０４】
一方、２段目の任意遅延回路部２１２を構成する第２遅延素子２１５は、初段の任意遅延回路部２１１から出力される遅延パルス信号に対して、さらに所定時間の遅延を与える回路である。なお、第２遅延素子２１５の遅延時間は、外部からの制御信号によって設定してもよいし、内部で予め設定しておいてもよい。
【０１０５】
本実施形態の電圧変換回路では、第２遅延素子２１５として内部クロック信号ＩＣＬＫ２のポジティブエッジをトリガとするＤフリップフロップ回路を用いている。なお、内部クロック信号ＩＣＬＫ２は、前述した内部クロック信号ＩＣＬＫの倍速クロック信号であり、その周波数は内部クロック信号ＩＣＬＫの２倍である。従って、第２遅延素子２１５からは、第１選択部２１４によって選択された出力信号Ｄ０、Ｄ０１／２、Ｄ１、Ｄ１１／２、Ｄ２、Ｄ２１／２のいずれかに対し、内部クロック信号ＩＣＬＫの１／４周期分（所定単位時間の０．２５倍）の遅延が与えられた出力信号Ｄ０１／４、Ｄ０３／４、Ｄ１１／４、Ｄ１３／４、Ｄ２１／４、Ｄ２３／４のいずれかが第２選択部２１６に送出される。
【０１０６】
２段目の任意遅延回路部２１２を構成する第２選択部２１６は、遅延時間制御回路２０３から与えられる第２選択信号ＳＱに基づいて、第１選択部２１４の出力信号と第２遅延素子２１５の出力信号のうち、いずれか一方を選択出力する回路である。従って、第２選択部２１３からは、出力信号Ｄ０、Ｄ０１／４、Ｄ０１／２、Ｄ０３／４、Ｄ１、Ｄ１１／４、Ｄ１１／２、Ｄ１３／４、Ｄ２、Ｄ２１／４、Ｄ２１／２、Ｄ２３／４のいずれかが、出力パルス信号Ｄｏｕｔとして次段のスイッチタイミング制御回路１０４に送出される。
【０１０７】
図７は選択回路部２０９、第１選択部２１４、及び第２選択部２１６の一構成例を示す概略構成図である。本図に示すように、選択回路部２０９は二入力端子を有するＡＮＤ回路２０９ａ〜２０９ｃと、多入力端子を有するＯＲ回路２０９ｄから構成されている。一方、第１選択部２１４は二入力端子を有するＡＮＤ回路２１４ａ、２１４ｂと、二入力端子を有するＯＲ回路２１４ｃから構成されている。同様に、第２選択部２１６は二入力端子を有するＡＮＤ回路２１６ａ、２１６ｂと、二入力端子を有するＯＲ回路２１６ｃから構成されている。
【０１０８】
まず、選択回路部２０９の構成について説明する。ＡＮＤ回路２０９ａ〜２０９ｃの一入力端子には、基本遅延回路部２０７の最終出力信号Ｄ０と追加遅延回路部２０８の各出力信号Ｄ１、Ｄ２がそれぞれ入力されている。また、ＡＮＤ回路２０９ａ〜２０９ｃの他入力端子には、遅延時間制御回路２０３から与えられる第１選択信号Ｓ０、Ｓ１、Ｓ２がそれぞれ入力されている。なお、追加遅延回路部２０８にパルス信号が流れている時間帯には、第１選択信号Ｓ０、Ｓ１、Ｓ２が変化しないように制御されている。一方、ＯＲ回路２０９ｄの入力端子にはＡＮＤ回路２０９ａ〜２０９ｃの各出力信号がそれぞれ入力されており、それらの論理和が選択選択部２０９で選択された遅延パルス信号となる。
【０１０９】
次に、第１選択部２１４の構成について説明する。ＡＮＤ回路２１４ａ、２１４ｂの一入力端子には、それぞれ選択回路部２０９の出力信号と第１遅延素子２１３の出力信号が入力されている。また、ＡＮＤ回路２１４ａ、２１４ｂの他入力端子には、遅延時間制御回路２０３から与えられる第２選択信号ＳＨがそれぞれ入力されている。ただし、ＡＮＤ回路２１４ａには第２選択信号ＳＨが反転入力されている。また、追加遅延回路部２０８にパルス信号が流れている時間帯には、第２選択信号ＳＨが変化しないように制御されている。一方、ＯＲ回路２１４ｃの入力端子にはＡＮＤ回路２１４ａ、２１４ｂの各出力信号がそれぞれ入力されており、それらの論理和が第１選択部２１４で選択された遅延パルス信号となる。
【０１１０】
続いて、第２選択部２１６の構成について説明する。ＡＮＤ回路２１６ａ、２１６ｂの一入力端子には、それぞれ第１選択部２１４の出力信号と第２遅延素子２１５の出力信号が入力されている。また、ＡＮＤ回路２１６ａ、２１６ｂの他入力端子には、遅延時間制御回路２０３から与えられる第２選択信号ＳＱがそれぞれ入力されている。ただし、ＡＮＤ回路２１６ａには第２選択信号ＳＱが反転入力されている。また、追加遅延回路部２０８にパルス信号が流れている時間帯には、第２選択信号ＳＱが変化しないように制御されている。一方、ＯＲ回路２１６ｃの入力端子にはＡＮＤ回路２１６ａ、２１６ｂの各出力信号がそれぞれ入力されており、それらの論理和が第２選択部２１６で選択された出力パルス信号Ｄｏｕｔとなる。
【０１１１】
例えば、出力信号Ｄ０を出力パルス信号Ｄｏｕｔとして選択する場合には、選択回路部２０９で出力信号Ｄ０を選択するとともに、第１、第２選択部２１４、２１６で選択回路部２０９から直接入力される遅延パルス信号を選択すればよい。そのためには、第１選択信号Ｓ０をＨレベル、その他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、第２選択信号ＳＨ、ＳＱをともにＬレベルとすればよい。
【０１１２】
出力信号Ｄ０から内部クロック信号ＩＣＬＫの１／４周期分（所定単位時間の０．２５倍）だけ遅れた出力信号Ｄ０１／４を出力パルス信号Ｄｏｕｔとして選択する場合には、選択回路部２０９で出力信号Ｄ０を選択するとともに、第１選択部２１４で選択回路部２０９から直接入力される出力信号を選択し、第２選択部２１６で第２遅延素子２１５から入力される出力信号を選択すればよい。そのためには、第１選択信号Ｓ０をＨレベル、その他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、第２選択信号ＳＨ、ＳＱをそれぞれＬレベル、Ｈレベルとすればよい。
【０１１３】
出力信号Ｄ０から内部クロック信号ＩＣＬＫの半周期分（所定単位時間の０．５倍）だけ遅れた出力信号Ｄ０１／２を出力パルス信号Ｄｏｕｔとして選択する場合には、選択回路部２０９で出力信号Ｄ０を選択するとともに、第１選択部２１４で第１遅延素子２１３から入力される出力信号を選択し、第２選択部２１６で第１選択部２１４から直接入力される出力信号を選択すればよい。そのためには、第１選択信号Ｓ０をＨレベル、その他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、第２選択信号ＳＨ、ＳＱをそれぞれＨレベル、Ｌレベルとすればよい。
【０１１４】
出力信号Ｄ０から内部クロック信号ＩＣＬＫの３／４周期分（所定単位時間の０．７５倍）だけ遅れた出力信号Ｄ０３／４を出力パルス信号Ｄｏｕｔとして選択する場合には、選択回路部２０９で出力信号Ｄ０を選択するとともに、第１選択部２１４で第１遅延素子２１３から入力される出力信号を選択し、第２選択部２１６で第２遅延素子２１５から入力される出力信号を選択すればよい。そのためには、第１選択信号Ｓ０をＨレベル、その他の第１選択信号Ｓ１、Ｓ２をＬレベルとし、第２選択信号ＳＨ、ＳＱをともにＨレベルとすればよい。
【０１１５】
上記と同様に、第１選択信号Ｓ０、Ｓ１、Ｓ２、及び第２選択信号ＳＨ、ＳＱを制御することによって、本実施形態の電圧変換回路では出力パルス信号Ｄｏｕｔとして１２通りの出力信号Ｄ０、Ｄ０１／４、Ｄ０１／２、Ｄ０３／４、Ｄ１、Ｄ１１／４、Ｄ１１／２、Ｄ１３／４、Ｄ２、Ｄ２１／４、Ｄ２１／２、Ｄ２３／４を選択出力することができる。すなわち、出力パルス信号Ｄｏｕｔのデューティ比を１／５〜１／７．７５の間で任意に変化させることが可能である。
【０１１６】
本実施形態の電圧変換回路に供給される外部電源電圧ＶＤＤを３Ｖとすると、前出の（２）式より、出力パルス信号Ｄｏｕｔとして基本遅延回路部２０７の出力信号Ｄ０が選択された場合の出力電圧Ｖｉｎｔは０．６Ｖと算出することができる。同様に、出力パルス信号Ｄｏｕｔとして各出力信号Ｄ０１／４〜Ｄ２３／４が選択された場合の出力電圧Ｖｉｎｔは０．５５Ｖ〜０．３９Ｖと算出することができる。従って、本実施形態の電圧変換回路における出力電圧Ｖｉｎｔの可変範囲は０．３９Ｖ〜０．６Ｖであり、その単位可変幅は平均１９ｍＶであることが分かる。
【０１１７】
以上に説明した通り、本実施形態の電圧変換回路では、第２遅延回路２１０の付加という僅かな回路変更により、追加遅延回路部２０８を構成する遅延素子の個数増大を招くことなく、出力パルス信号Ｄｏｕｔの選択候補数を増大させ、出力電圧Ｖｉｎｔの単位可変幅を小さくすることができる。これにより、出力電圧Ｖｉｎｔの可変精度を大幅に向上することが可能となる。また、追加遅延回路部２０８を構成する遅延素子の個数を削減したことにより、基準パルス信号生成回路２０１を構成するＮＯＲ回路２０１ａの入力端子数も削減されるので、ここでも回路規模の縮小を図ることができる。
【０１１８】
なお、本実施形態の電圧変換回路を採用することにより、従来に比べて回路規模の縮小や消費電力の低減を実現できることは言うまでもなく、また第１実施形態の電圧変換回路に比べてこれらの利点が損なわれることもない。
【０１１９】
続いて、上記した各実施形態の電圧変換回路に設けられるスイッチタイミング制御回路１０４の内部構成及び動作について説明を行う。図８はスイッチタイミング制御回路１０４の一構成例を示す概略構成図である。本図に示すように、スイッチタイミング制御回路１０４は、遅延回路１０４ａ、１０４ｂと、インバータ回路１０４ｃと、二入力端子を有するＮＯＲ回路１０４ｄとを有している。なお、遅延回路１０４ａ、１０４ｂにおける各遅延時間ＤＴは同一とされている。
【０１２０】
出力パルス信号生成回路１００（もしくは２００）の出力端は、遅延回路１０４ａの入力端とＮＯＲ回路１０４ｄの一入力端子にそれぞれ接続されている。遅延回路１０４ａの出力端は、遅延回路１０４ｂの入力端とインバータ回路１０４ｃの入力端子にそれぞれ接続されている。遅延回路１０４ｂの出力端はＮＯＲ回路１０４ｄの他入力端子に接続されている。インバータ回路１０４ｃの出力端子はスイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１のゲートに接続されており、ＮＯＲ回路１０４ｄの出力端子はスイッチ回路１０５を構成するＮＭＯＳトランジスタＭ２のゲートに接続されている。
【０１２１】
上記構成から成るスイッチタイミング制御回路１０４では、出力パルス信号Ｄｏｕｔを遅延回路１０４ａで所定時間ＤＴだけ遅らせた出力信号Ｄａをインバータ回路１０４ｃで論理否定することにより、第１制御信号φ１が生成されている。また、遅延回路１０４ａの出力信号Ｄａをさらに遅延回路１０４ｂで所定時間ＤＴだけ遅らせた出力信号Ｄｂと、出力パルス信号生成回路１００（もしくは２００）から直接入力される出力パルス信号ＤｏｕｔとをＮＯＲ回路１０４ｄで論理和否定することにより、第２制御信号φ２が生成されている。
【０１２２】
図９はスイッチタイミング制御回路１０４における各信号波形を示すタイミングチャートである。本図からも分かるように、上記構成から成るスイッチタイミング制御回路１０４では、第１制御信号φ１をＬレベルに立ち下げるタイミング（ＰＭＯＳトランジスタＭ１をオンさせるタイミング）が、第２制御信号φ２をＬレベルに立ち下げるタイミング（ＮＭＯＳトランジスタＭ２をオフさせるタイミング）よりも意図的に遅らされている。また、第２制御信号φ２をＨレベルに立ち上げるタイミング（ＮＭＯＳトランジスタＭ２をオンさせるタイミング）が、第１制御信号φ１をＨレベルに立ち上げるタイミング（ＰＭＯＳトランジスタＭ１をオフさせるタイミング）よりも意図的に遅らされている。
【０１２３】
より具体的に言うと、ＰＭＯＳトランジスタＭ１がオンとなるのは期間Ｓ２のみであり、その他の期間はオフとなる。一方、ＮＭＯＳトランジスタＭ２がオンとなるのは期間Ｓ０、Ｓ０’のみであり、その他の期間はオフとなる。すなわち、期間Ｓ１、Ｓ１’においてはＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２がいずれもオフとなっており、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオンする期間は存在しない。
【０１２４】
このように、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２のオン／オフ制御に際して、一方のＭＯＳトランジスタがオフしてから所定時間経過後に他方のＭＯＳトランジスタをオンさせる構成とすることにより、第１、第２制御信号φ１、φ２を生成する過程でいずれかの制御信号に意図しない遅延が少々生じたとしても、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオンすることはない。従って、スイッチ回路１０５に貫通電流が流れることを防止することができるので、余分な電力消費を抑えることが可能となる。
【０１２５】
次に、上記したスイッチタイミング制御回路１０４の遅延回路１０４ａ、１０４ｂをＤフリップフロップ回路で構成した場合について説明する。図１０はスイッチタイミング制御回路１０４の別構成例を示す概略構成図である。本図に示すスイッチタイミング制御回路１０４では、遅延回路１０４ａ、１０４ｂとしてＤフリップフロップ回路１０４ａ、１０４ｂ（以下、ＦＦ１０４ａ、ＦＦ１０４ｂと呼ぶ）が採用されている。
【０１２６】
ＦＦ１０４ａ、１０４ｂの各クロック端子には、それぞれ内部クロック信号ＩＣＬＫ２が入力されている。内部クロック信号ＩＣＬＫ２は、出力パルス信号生成回路１００（もしくは２００）を駆動する内部クロック信号ＩＣＬＫの倍速クロック信号であり、その周波数は内部クロック信号ＩＣＬＫの２倍である。
【０１２７】
上記構成から成るスイッチタイミング制御回路１０４では、内部クロック信号ＩＣＬＫに同期した出力パルス信号ＤｏｕｔをＦＦ１０４ａで内部クロック信号ＩＣＬＫ２の１周期分だけ遅延させ、その出力信号をインバータ回路１０４ｃで論理否定することにより、第１制御信号φ１が生成されている。また、ＦＦ１０４ａの出力信号をさらにＦＦ１０４ｂで内部クロック信号ＩＣＬＫ２の１周期分だけ遅延させた出力信号と、出力パルス信号生成回路１００（もしくは２００）から直接入力される出力パルス信号ＤｏｕｔとをＮＯＲ回路１０４ｄで論理和否定することにより、第２制御信号φ２が生成されている。
【０１２８】
図１１はスイッチタイミング制御回路１０４における各信号波形を示すタイミングチャートである。なお、図中（ａ）は出力パルス信号Ｄｏｕｔが内部クロック信号ＩＣＬＫのポジティブエッジに同期している場合を示している。また、図中（ｂ）は出力パルス信号Ｄｏｕｔが内部クロック信号ＩＣＬＫのネガティブエッジに同期している場合を示している。
【０１２９】
本図からも分かるように、上記構成から成るスイッチタイミング制御回路１０４では、先程と同様、第１制御信号φ１をＬレベルに立ち下げるタイミングが、第２制御信号φ２をＬレベルに立ち下げるタイミングよりも意図的に遅らされている。また、第２制御信号φ２をＨレベルに立ち上げるタイミングが、第１制御信号φ１をＨレベルに立ち上げるタイミングよりも意図的に遅らされている。従って、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオンすることはなく、スイッチ回路１０５の余分な電力消費を抑えることが可能となる。
【０１３０】
また、ＦＦ１０４ａ、１０４ｂを、内部クロック信号ＩＣＬＫの倍速クロック信号である内部クロック信号ＩＣＬＫ２によって駆動することにより、出力パルス信号Ｄｏｕｔが内部クロック信号ＩＣＬＫのポジティブエッジ或いはネガティブエッジのいずれに同期している場合であっても、ＦＦ１０４ａ、１０４ｂにおける遅延時間を内部クロック信号ＩＣＬＫの半周期分、すなわち内部クロック信号ＩＣＬＫ２の１周期分とすることができる。
【０１３１】
なお、上記の実施形態では出力パルス信号Ｄｏｕｔに遅延を与える遅延回路１０４ａ、１０４ｂとしてＤフリップフロップ回路を用いた例を挙げて説明を行ったが、遅延回路１０４ａ、１０４ｂとしてはＤフリップフロップ回路に限らず、どのようなフリップフロップ回路或いは遅延素子を用いてもよい。
【０１３２】
続いて、上記した各実施形態の電圧変換回路に設けられる遅延時間制御回路１０３、２０３の内部構成及び動作について説明を行う。なお、遅延時間制御回路１０３、２０３の基本構成は全く同一であるため、ここでは第２実施形態の遅延時間制御回路２０３を例に挙げて説明を行うことにする。図１２は遅延時間制御回路２０３の一構成例を示す概略構成図である。
【０１３３】
前述した通り、遅延時間制御回路２０３は、出力パルス信号生成回路２００を構成する第１遅延回路２０２の選択回路部２０９、及び第２遅延回路２１０の第１〜第ｎ選択部２１４、・・・、２１６に対してそれぞれ選択信号を送出し、所望の出力電圧Ｖｉｎｔが得られるように第１、第２遅延回路２０２、２１０における遅延時間の設定を行う回路である。本図に示すように、遅延時間制御回路２０３はレプリカ回路５０１と選択信号生成回路５０２とを有している。
【０１３４】
まず、レプリカ回路５０１について説明する。レプリカ回路５０１は出力電圧Ｖｉｎｔによって動作する内部回路の動作状態を示す動作状態信号を生成する回路であり、動作状態検出パルス生成回路５１１、クリティカルパス回路５１２、及びラッチ回路５１３から構成されている。
【０１３５】
動作状態検出パルス生成回路５１１は、出力電圧Ｖｉｎｔによって動作する内部回路の動作クロック信号ＥＣＬＫに同期した動作状態検出パルス信号ＲＰＬを生成する回路であり、その動作状態検出パルス信号ＲＰＬは次段のクリティカルパス回路５１２に送出される。
【０１３６】
クリティカルパス回路５１２は、前記内部回路のクリティカルパス、すなわち信号の遅延が最も大きいと考えられるパス回路と同等の遅延を行う回路であり、プロセスばらつきや動作環境変化に対応するために、前記内部回路と同一のプロセス技術を用いて作成される。また、クリティカルパス回路５１２には電源電圧としてフィルタ回路１０６の出力電圧Ｖｉｎｔが印加されている。すなわち、電源供給の対象となる内部回路の駆動電圧がクリティカルパス回路５１２によってモニタされることになる。
【０１３７】
ラッチ回路５１３は、クリティカルパス回路５１２から出力されたパルス信号を一旦保持する回路であり、その出力信号はレプリカ回路５０１の動作状態信号として次段の選択信号生成回路５０２に送出される。
【０１３８】
続いて、レプリカ回路５０１の具体的構成及びその動作について説明する。図１３はレプリカ回路５０１の一構成例を示す概略構成図である。まず、動作状態検出パルス生成回路５１１の内部構成及び動作について説明を行う。本図に示すように、動作状態検出パルス生成回路５１１は、フリップフロップ回路５１１ａ、５１１ｂ、５１１ｃ（以下、ＦＦ５１１ａ、ＦＦ５１１ｂ、５１１ｃと呼ぶ）と、二入力端子を有するＡＮＤ回路５１１ｄ、５１１ｅから構成されている。
【０１３９】
なお、出力電圧Ｖｉｎｔが供給される前記内部回路の動作状態は、出力パルス信号生成回路２００を構成する第１、第２遅延回路２０２、２１０における出力選択動作の直前に検出すればよい。そこで、本実施形態における動作状態検出パルス生成回路５１１は、レプリカ回路５０１の外部から与えられるイネーブル信号Ｅｎａｂｌｅがオン（Ｈレベル）のときに動作するように構成されている。すなわち、上記したＦＦ５１１ａ、ＦＦ５１１ｂ、５１１ｃはいずれもイネーブル信号Ｅｎａｂｌｅがオン（Ｈレベル）のときに動作する。
【０１４０】
ＦＦ５１１ａは動作クロック信号ＥＣＬＫのポジティブエッジをトリガとして動作するＤフリップフロップ回路であり、そのデータ入力端子には信号ＲＥが入力されている。従って、ＦＦ５１１ａから出力される動作状態検出パルス信号ＲＰＬは、信号ＲＥを動作クロック信号ＥＣＬＫの１周期分だけ遅延した信号となる。これにより、動作状態検出パルス信号ＲＰＬは動作クロック信号ＥＣＬＫに同期するため、前記内部回路の動作状態検出動作を高精度に行うことができる。なお、ＦＦ５１１ａに入力される信号ＲＥは、イネーブル信号Ｅｎａｂｌｅがオン（Ｈレベル）のときに所定期間だけオン（Ｈレベル）となる信号である。この信号ＲＥについては後ほど詳細に説明する。
【０１４１】
ＦＦ５１１ａの出力端子はクリティカルパス回路５１２の入力端、ＦＦ５１１ｂ、５１１ｃの各データ入力端子、及びＡＮＤ回路５１１ｄ、５１１ｅの各一入力端子にそれぞれ接続されている。
【０１４２】
ＦＦ５１１ｂは動作クロック信号ＥＣＬＫのネガティブエッジをトリガとして動作するＤＮフリップフロップ回路であり、その出力信号Ｎ１はＦＦ５１１ａの出力信号ＲＰＬを動作クロック信号ＥＣＬＫの半周期分だけ遅延して反転した信号となる。なお、ＦＦ５１１ｂの出力信号Ｎ１はＡＮＤ回路５１１ｄの他入力端子に対して送出される。
【０１４３】
ＦＦ５１１ｃは動作クロック信号ＥＣＬＫのポジティブエッジをトリガとして動作するＤフリップフロップ回路であり、その出力信号Ｎ２はＦＦ５１１ａの出力信号ＲＰＬを動作クロック信号ＥＣＬＫの１周期分だけ遅延して反転した信号となる。なお、ＦＦ５１１ｃの出力信号Ｎ２はＡＮＤ回路５１１ｅの他入力端子に対して送出される。
【０１４４】
ＡＮＤ回路５１１ｄは、出力信号Ｎ１と動作状態検出パルス信号ＲＰＬとの論理積演算を行うことで評価パルス信号ＥＶ１を生成する回路である。また、ＡＮＤ回路５１１ｅは、出力信号Ｎ２と動作状態検出パルス信号ＲＰＬとの論理積演算を行うことで評価パルス信号ＥＶ２を生成する回路である。これらの評価パルス信号ＥＶ１、ＥＶ２はそれぞれ後段のラッチ回路５１３の動作を制御するトリガ信号として用いられる。
【０１４５】
次に、上記構成から成る動作状態検出パルス生成回路５１１の動作について説明する。図１４は動作状態検出パルス生成回路５１１における各信号波形を示すタイミングチャートである。ここでは、イネーブル信号Ｅｎａｂｌｅが前記内部回路の動作クロック信号ＥＣＬＫの１６周期分だけオン（Ｈレベル）となる例を挙げて説明を行う。
【０１４６】
本図に示すように、本実施形態の信号ＲＥはイネーブル信号Ｅｎａｂｌｅの１／８分周信号に相当するパルス信号であり、ＦＦ５１１ａから出力される動作状態検出パルス信号ＲＰＬは、該信号ＲＥをイネーブル信号Ｅｎａｂｌｅの１周期分だけ遅らせたパルス信号である。このような動作状態検出パルス信号ＲＰＬから評価パルス信号ＥＶ１、ＥＶ２を生成することにより、イネーブル信号Ｅｎａｂｌｅがオンしている期間に生成される評価パルス信号ＥＶ１、ＥＶ２をそれぞれ１つに限定でき、レプリカ回路５０１の不要な動作を抑えることができる。
【０１４７】
また、前述した通り、ＦＦ５１１ｂの出力信号Ｎ１は動作状態検出パルス信号ＲＰＬを動作クロック信号ＥＣＬＫの半周期分だけ遅延して反転したパルス信号であり、ＦＦ５１１ｃの出力信号Ｎ２は動作状態検出パルス信号ＲＰＬを動作クロック信号ＥＣＬＫの１周期分だけ遅延して反転したパルス信号である。従って、ＡＮＤ回路５１１ｄによって生成される評価パルス信号ＥＶ１のパルス幅は動作クロック信号ＥＣＬＫの半周期分に相当し、ＡＮＤ回路５１１ｅによって生成される評価パルス信号ＥＶ２のパルス幅は動作クロック信号ＥＣＬＫの１周期分に相当する。
【０１４８】
続いて、図１３に戻ってクリティカルパス回路５１２の内部構成及び動作について説明を行う。前述した通り、クリティカルパス回路５１２はフィルタ回路１０６から送出される出力電圧Ｖｉｎｔによって駆動される回路であり、その内部信号のＨレベルは出力電圧Ｖｉｎｔとなる。そこで、電源電圧ＶＤＤによって駆動される動作状態検出パルス生成回路５１１やラッチ回路５１３との間で入出力信号の電圧レベルを一致させるために、クリティカルパス回路５１２の入力段には降圧レベルシフタ５１４が設けられており、出力段には昇圧レベルシフタ５１５ａ、５１５ｂが設けられている。
【０１４９】
ここで、本図に示すレプリカ回路５０１は、自身を構成するクリティカルパス回路５１２が所定時間内（前記内部回路を駆動させる動作クロック信号ＥＣＬＫの１周期分以内）にパルス信号を出力できるか否かをモニタし、そのモニタ結果に応じて前記内部回路の動作状態が「速度超過状態（以下、動作状態Ｆａｓｔと呼ぶ）」、「動作可能状態（以下、動作状態ＯＫと呼ぶ）」、「危険状態（以下、動作状態Ｗａｒｎと呼ぶ）」、「動作不可状態（以下、動作状態ＮＧと呼ぶ）」のいずれであるかを判断する回路である。
【０１５０】
上記した４つの動作状態を検出するために、クリティカルパス回路５１２は前半クリティカルパス回路５１６と後半クリティカルパス回路５１７の２つに分割されている。ここで、前半クリティカルパス回路５１６と後半クリティカルパス回路５１７の各遅延時間は、クリティカルパス回路５１２全体の遅延時間を１として、それぞれ０．５＋α、０．５−αとされている。つまり、前半クリティカルパス回路５１６の遅延時間が後半クリティカルパス回路５１７の遅延時間よりも若干長くなるように分割されている。
【０１５１】
なお、クリティカルパス回路５１２を構成する回路としては、複数個のインバータ回路が直列接続されたインバータチェーンが好適であるが、インバータ回路の代わりにＮＡＮＤ回路やＮＯＲ回路を用いてもよい。
【０１５２】
動作状態検出パルス生成回路５１１から送出される動作状態検出パルス信号ＲＰＬは、降圧レベルシフタ５１４を介して前半クリティカルパス回路５１６に入力される。前半クリティカルパス回路５１６の出力信号は後半クリティカルパス回路５１７に送出される一方で、昇圧レベルシフタ５１５ａを介して出力信号ＲＡとされ、ラッチ回路５１３に送出される。また、後半クリティカルパス回路５１７の出力信号は昇圧レベルシフタ５１５ｂを介して出力信号ＲＢとされ、ラッチ回路５１３に送出される。
【０１５３】
続いて、ラッチ回路５１３の内部構成及び動作について説明を行う。ラッチ回路５１３は、動作状態検出パルス生成回路５１１から送出される評価パルス信号ＥＶ１のネガティブエッジをトリガとするＤＮフリップフロップ回路５１３ａ、５１３ｂ（以下、ＦＦ５１３ａ、ＦＦ５１３ｂと呼ぶ）と、評価パルス信号ＥＶ２のネガティブエッジをトリガとするＤＮフリップフロップ回路５１３ｃ（以下、ＦＦ５１３ｃと呼ぶ）とを有している。なお、ＦＦ５１３ａのデータ入力端子には昇圧レベルシフタ５１５ａからの出力信号ＲＡが入力されており、ＦＦ５１３ｂ、ＦＦ５１３ｃの各データ入力端子には昇圧レベルシフタ５１５ｂからの出力信号ＲＢが入力されている。
【０１５４】
従って、ラッチ回路５１３ａによって出力信号ＲＡを評価パルス信号ＥＶ１のネガティブエッジでラッチした信号ＬＡ、ラッチ回路５１３ｂによって出力信号ＲＢを評価パルス信号ＥＶ１のネガティブエッジでラッチした信号ＬＢ、及びラッチ回路５１３ｃによって信号ＲＢをパルス信号ＥＶ２のネガティブエッジでラッチした信号ＬＣが、最終的にレプリカ回路５０１から次段の選択信号生成回路５０２に送出される動作状態信号ＬＡ、ＬＢ、ＬＣとなる。
【０１５５】
なお、出力電圧Ｖｉｎｔが供給される前記内部回路の動作状態は、出力パルス信号生成回路２００を構成する第１、第２遅延回路２０２、２１０における出力選択動作の直前に検出すればよい。そこで、本実施形態におけるラッチ回路５１３は、レプリカ回路５０１の外部から与えられるイネーブル信号Ｅｎａｂｌｅがオン（Ｈレベル）のときに動作するように構成されている。すなわち、上記したＦＦ５１３ａ、ＦＦ５１３ｂ、５１３ｃはいずれもイネーブル信号Ｅｎａｂｌｅがオン（Ｈレベル）のときに動作する。
【０１５６】
上記構成から成るレプリカ回路５０１の動作について説明する。図１５はレプリカ回路５０１における各信号波形を示すタイミングチャートである。なお、以下では評価パルス信号ＥＶ１のパルス幅（動作クロック信号ＥＣＬＫの半周期分）を第１所定動作時間ｔ１、パルス信号ＥＶ２のパルス幅（動作クロック信号ＥＣＬＫの１周期分）を第２所定動作時間ｔ２とし、また前半クリティカルパス回路５１６の遅延時間を第１動作時間ｄ１、クリティカルパス回路５１２全体の遅延時間を第２動作時間ｄ２として説明を行うことにする。
【０１５７】
図中のパターンＡは、出力信号ＲＡがラッチ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂ、５１３ｃでそれぞれＨレベルにラッチされた場合を示している。すなわち、第２動作時間ｄ２が第１所定動作時間ｔ１よりも短い場合を示している。この場合、クリティカルパス回路５１２全体は動作クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作しており、出力電圧Ｖｉｎｔによって駆動する内部回路は充分過ぎるほど高速に動作している状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢ、ＬＣが全てＨレベルとなる場合を動作状態Ｆａｓｔと判断する。
【０１５８】
図中のパターンＢは、出力信号ＲＡがラッチ回路５１３ａでＨレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂ、５１３ｃでそれぞれＬレベル、Ｈレベルにラッチされた場合を示している。すなわち、第１動作時間ｄ１は第１所定動作時間ｔ１よりも短く、第２動作時間ｄ２は第１所定動作時間ｔ１よりも長いが第２所定動作時間ｔ２よりも短い場合を示している。この場合、前半クリティカルパス回路５１６は動作クロック信号ＥＣＬＫの半周期分以内の遅延時間で動作しており、クリティカルパス回路５１２全体は動作クロック信号ＥＣＬＫの半周期分より長いが１周期分より短い遅延時間で動作している。この状態は出力電圧Ｖｉｎｔによって駆動する内部回路が適正速度で動作している状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢ、ＬＣがそれぞれＨレベル、Ｌレベル、Ｈレベルとなる場合を動作状態ＯＫと判断する。
【０１５９】
図中のパターンＣは、出力信号ＲＡがラッチ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂ、５１３ｃでそれぞれＬレベル、Ｈレベルにラッチされた場合を示している。すなわち、第１動作時間ｄ１は第１所定動作時間ｔ１よりも長いが、第２動作時間ｄ２は第２所定動作時間ｔ２よりも短い場合を示している。この場合、前半クリティカルパス回路５１６の遅延時間は動作クロック信号ＥＣＬＫの半周期分以内に収まらないが、クリティカルパス回路５１２全体としては動作クロック信号ＥＣＬＫの１周期分より短い遅延時間で動作している。この状態は出力電圧Ｖｉｎｔによって駆動する内部回路の動作速度に余裕がない状態であり、わずかな環境変化等により動作しなくなる可能性が高い状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢ、ＬＣがそれぞれＬレベル、Ｌレベル、Ｈレベルとなる場合を動作状態Ｗａｒｎと判断する。
【０１６０】
図中のパターンＤは、出力信号ＲＡがラッチ回路５１３ａでＬレベルにラッチされ、出力信号ＲＢがラッチ回路５１３ｂ、５１３ｃでそれぞれＬレベルにラッチされた場合を示している。すなわち、第２動作時間ｄ２が第２所定動作時間ｔ２よりも長い場合を示している。この場合、クリティカルパス回路５１２全体の遅延時間が動作クロック信号ＥＣＬＫの１周期分を越えるので、出力電圧Ｖｉｎｔによって駆動する内部回路は動作しない可能性が極めて高い状態であると考えられる。従って、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢ、ＬＣが全てＬレベルとなる場合を動作状態ＮＧと判断する。
【０１６１】
以上のように、レプリカ回路５０１の動作状態信号ＬＡ、ＬＢ、ＬＣの組み合わせにより４つの動作状態を表すことができる。図１６はレプリカ回路５０１における動作状態信号ＬＡ、ＬＢ、ＬＣと内部回路の動作状態との関係を示す表である。このように、クリティカルパス回路５１２の動作状態を４つ（Ｆａｓｔ、ＯＫ、Ｗａｒｎ、ＮＧ）に分類することによって、出力電圧Ｖｉｎｔによって駆動する内部回路の動作状態をきめ細かく検知することが可能となる。従って、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧Ｖｉｎｔの供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【０１６２】
なお、図１５で示されていない動作状態信号ＬＡ、ＬＢ、ＬＣの組み合わせ（例えば、動作状態信号ＬＡ、ＬＢ、ＬＣがそれぞれＬレベル、Ｈレベル、Ｌレベル）となる場合は、クリティカルパス回路５１２自体が適切に動作していない可能性が極めて高い状態であると考えられる。従って、動作状態信号ＬＡ、ＬＢ、ＬＣの組み合わせが図１５で示されていない組み合わせとなる場合を動作状態（ＮＧ）と判断する。このような動作状態検出を行うことにより、前記内部回路をより安定して動作させることが可能となる。また、レプリカ回路５０１の故障等を早期に発見できるので、迅速な善後処置を施すことが可能となる。
【０１６３】
次に、選択信号生成回路５０２について説明を行う。選択信号生成回路５０２は、レプリカ回路５０１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣに基づいて、出力パルス信号生成回路２００を構成する第１遅延回路２０２の選択回路部２０９、及び第２遅延回路２１０の第１〜第ｎ選択部２１４、・・・、２１６に対する選択信号を生成する回路である。
【０１６４】
例えば、動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態Ｆａｓｔを示す場合、選択信号生成回路５０２は出力電圧Ｖｉｎｔを現在値から１段階下げる、すなわち第１、第２遅延回路２０２、２１０における遅延時間を現在値から１段階長くするような選択信号を生成する。また、動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態ＯＫを示す場合、選択信号生成回路５０２は出力電圧Ｖｉｎｔを現在値に維持する、すなわち前記遅延時間を現在値に維持するような選択信号を生成する。一方、動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態Ｗａｒｎもしくは動作状態ＮＧを示す場合、選択信号生成回路５０２は出力電圧Ｖｉｎｔを現在値から１段階上げる、すなわち前記遅延時間を現在値から１段階短くするような選択信号を生成する。
【０１６５】
上記に説明した各実施形態の電圧変換回路では、第１遅延回路２０２或いは第２遅延回路２１０における遅延時間を増減することで出力電圧Ｖｉｎｔを変化させている。このとき、出力電圧Ｖｉｎｔの可変幅（すなわち、前記遅延時間の可変幅）が大きいと、前記遅延時間を１段階上下しただけで動作状態ＯＫや動作状態Ｗａｒｎの範囲を飛び越えてしまう可能性がある。そのため、出力電圧Ｖｉｎｔの可変幅はできるだけ小さいことが望ましい。
【０１６６】
一方、出力電圧Ｖｉｎｔの可変幅が十分小さい場合、動作状態ＯＫや動作状態Ｗａｒｎの範囲内には選択可能な出力電圧Ｖｉｎｔが複数存在する可能性がある。このような場合、出力電圧Ｖｉｎｔによって駆動される内部回路を安定動作させつつその消費電力を最小とするためには、動作状態ＯＫとなる複数の出力電圧Ｖｉｎｔのうち、最も低い出力電圧Ｖｉｎｔを選択すればよい。
【０１６７】
そこで、本実施形態の選択信号生成回路５０２は、レプリカ回路５０１から送出される動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態ＯＫを示す場合であっても、さらに出力電圧Ｖｉｎｔを下げ得るか否か、すなわち前記遅延時間をさらに長くできるか否かの判定を行い、動作状態ＯＫとなる最小の出力電圧Ｖｉｎｔを求める構成となっている。
【０１６８】
以上の検討に基づいた選択信号生成回路５０２の具体的な構成例を図１７に示す。図１７は選択信号生成回路５０２の一構成例を示す概略構成図である。本図に示すように、選択信号生成回路５０２は係数生成回路６０１と、４ビット加算器６０２と、４ビットレジスタ６０３と、デコーダ回路６０４と、２ビットレジスタ６０５と、カウンタ回路６０６とを備えている。
【０１６９】
係数生成回路６０１は、レプリカ回路５０１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣと、第２選択信号ＳＨ、ＳＱと、第２選択信号ＳＨ、ＳＱを所定時間だけ遅らせた遅延信号ＳＨＤ、ＳＱＤに基づいて、４ビット信号ＣＯＥＦを生成する回路である。また、係数生成回路６０１には上記信号の他にも、出力パルス信号生成回路２００から送出される信号ＲＥＰＥＮＢや、カウンタ回路６０６から送出される信号ＲＥがそれぞれ入力されている。
【０１７０】
なお、上記した信号ＲＥＰＥＮＢは出力パルス信号生成回路２００を構成する第１、第２遅延回路２０２、２１０における出力選択動作の直前に立ち上がる周期信号であり、例えば第１遅延回路２０２を構成する基本遅延回路部２０７の出力信号ＤＭ１（図６参照）を用いればよい。また、信号ＲＥは信号ＲＥＰＥＮＢの分周信号に相当する。
【０１７１】
４ビット加算器６０２は、係数生成回路６０１で生成された４ビット信号ＣＯＥＦと、前回の選択信号を示す数値を記憶した４ビットレジスタ６０３の出力信号ＣＮＴとに基づいて、新しい選択信号を示す数値を計算する回路である。
【０１７２】
４ビットレジスタ６０３は、４ビット加算器６０２の出力信号を一旦保持する回路であり、信号ＲＥＰＥＮＢのネガティブエッジをトリガとして動作する４個のＤＮフリップフロップ回路（図示せず）から構成されている。
【０１７３】
なお、本実施形態における電圧変換回路の起動時、４ビットレジスタ６０３を構成するＤＮフリップフロップ回路はいずれもリセット信号（図示せず）によって一旦Ｌレベルにリセットされる。このとき、デコーダ回路６０４から送出される第１選択信号Ｓ０はＨレベルとなり、それ以外の第１選択信号Ｓ１、Ｓ２はともにＬレベルとなる。また、第２選択信号ＳＨ、ＳＱもともにＬレベルとなる。
【０１７４】
つまり、本実施形態における電圧変換回路の起動時には、出力パルス信号生成回路２００の出力パルス信号Ｄｏｕｔとして、第１、第２遅延回路２０２、２１０における遅延時間を最短とする出力信号Ｄ０が選択される。その結果、出力電圧Ｖｉｎｔは可変上限値となるので、出力電圧Ｖｉｎｔが供給される内部回路は前記電圧変換回路の起動時にも確実に動作することができる。
【０１７５】
デコーダ回路６０４は、４ビットレジスタ６０３の出力信号ＣＮＴの上位２ビット（ＣＮＴ［３：２］）をデコードすることで第１選択信号Ｓ０、Ｓ１、Ｓ２を生成し、出力パルス信号生成回路２００の選択回路部２０９に対して送出する回路である。このとき、デコーダ回路６０４は４ビットレジスタ６０３が保持する１０進表記で「０」〜「２」を示す２ビット信号（「００」〜「１０」）を、第１選択信号Ｓ０、Ｓ１、Ｓ２にそれぞれ対応する３ビット信号（「１００」〜「００１」）に変換する。
【０１７６】
一方、第２選択信号ＳＨとしては４ビットレジスタの出力信号ＣＮＴの下から２ビット目（ＣＮＴ［１］）をそのまま用いることができ、第２選択信号ＳＱとしては出力信号ＣＮＴの最下位ビット（ＣＮＴ［０］）をそのまま用いることができる。これらの第２選択信号ＳＨ、ＳＱは、出力パルス信号生成回路２００の第２遅延回路２１０を構成する第１、第２選択部２１４、２１６にそれぞれ送出される一方で、係数生成回路６０１や２ビットレジスタ６０５にも送出される。
【０１７７】
２ビットレジスタ６０５は、第２選択信号ＳＨ、ＳＱを一旦保持する回路であり、信号ＲＥＰＥＮＢのネガティブエッジをトリガとして動作する２個のＤＮフリップフロップ回路６０５ａ、６０５ｂ（以下、ＦＦ６０５ａ、ＦＦ６０５ｂと呼ぶ）から構成されている。なお、ＦＦ６０５ａ、６０５ｂは第２選択信号ＳＨ、ＳＱの遅延信号ＳＨＤ、ＳＱＤをそれぞれ係数生成回路６０１に送出する。
【０１７８】
カウンタ回路６０６は、信号ＲＥＰＥＮＢをカウントすることにより、信号ＲＥＰＥＮＢの分周信号に相当する信号ＲＥを生成し、その信号ＲＥをレプリカ回路５０１及び係数生成回路６０１に対して送出する。
【０１７９】
続いて、係数生成回路６０１の内部構成及びその動作について説明する。図１８は係数生成回路６０１の一構成例を示す概略構成図である。本図に示すように、係数生成回路６０１はフラグ信号生成回路６０７と、係数選択信号生成回路６０８と、４ビット減算器６０９と、インクリメンタ６１０と、デクリメンタ６１１と、セレクタ６１２とを備えている。
【０１８０】
フラグ信号生成回路６０７は、レプリカ回路５０１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣに基づいてフラグ信号ＷＦを生成する回路である。フラグ信号生成回路６０７は、動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態Ｗａｒｎを示す場合にフラグ信号ＷＦをＥｎａｂｌｅ（Ｈレベル）とし、動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態Ｆａｓｔを示す場合にフラグ信号ＷＦをＤｉｓａｂｌｅ（Ｌレベル）とする。また、動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態Ｗａｒｎ及び動作状態Ｆａｓｔ以外を示す場合にはフラグ信号ＷＦを現在値に維持する。なお、フラグ信号ＷＦは出力パルス信号生成回路２００から入力される信号ＲＥＰＥＮＢに同期して決定すればよい。
【０１８１】
図１９はフラグ信号生成回路６０７に実装される論理回路の真理値表である。本図に示す真理値表を論理回路としてフラグ信号生成回路６０７に実装することにより、上記したフラグ信号ＷＦの生成動作を実現することができる。なお、図中のＷＦ０とは、１周期前に決定されたフラグ信号ＷＦの値であり、フラグ信号ＷＦを現在値に維持することを示している。
【０１８２】
係数選択信号生成回路６０８は、レプリカ回路５０１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣと、フラグ信号生成回路６０７から入力されるフラグ信号ＷＦに基づいて、セレクタ６１２における係数選択動作を制御するための係数選択信号ＳＣを生成する回路である。なお、係数選択信号ＳＣはカウンタ回路６０６から入力される信号ＲＥに同期して決定すればよい。
【０１８３】
セレクタ６１２は上記した係数選択信号ＳＣに基づいて、出力電圧Ｖｉｎｔを現在値に維持するための係数ＣＯＭＰ、出力電圧Ｖｉｎｔを現在値より１段下げるための係数ＣＯＭＰＤ、及び出力電圧Ｖｉｎｔを現在値より１段上げるための係数ＣＯＭＰＵのいずれか１つを選択し、４ビット信号ＣＯＥＦとして４ビット加算器６０２に送出する。
【０１８４】
係数ＣＯＭＰが４ビット信号ＣＯＥＦとして選択された場合、出力パルス信号生成回路２００を構成する第１、第２遅延回路２０２、２１０の遅延時間が現在値に維持されるため、出力電圧Ｖｉｎｔも現在値に維持される。係数ＣＯＭＰＤが４ビット信号ＣＯＥＦとして選択された場合、前記遅延時間が現在値より１段長くなるため、出力電圧Ｖｉｎｔは現在値より１段下がる。係数ＣＯＭＰＵが４ビット信号ＣＯＥＦとして選択された場合、前記遅延時間が現在値より１段短くなるため、出力電圧Ｖｉｎｔは現在値より１段上がる。
【０１８５】
係数選択信号生成回路６０８及びセレクタ６１２の動作について、さらに詳細に説明する。レプリカ回路５０１から入力される動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態Ｗａｒｎ、ＮＧ、（ＮＧ）のいずれかを示す場合、係数選択信号生成回路６０８はフラグ信号ＷＦの値に関わらず、出力電圧Ｖｉｎｔを現在値より１段上げるための係数選択信号ＳＣを生成する。セレクタ６１２はこの係数選択信号ＳＣに基づいて係数ＣＯＭＰＵを選択する。
【０１８６】
動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態ＯＫを示し、かつフラグ信号ＷＦがＤｉｓａｂｌｅ（Ｌレベル）である場合、係数選択信号生成回路６０８は出力電圧Ｖｉｎｔを現在値より１段下げるための係数選択信号ＳＣを生成する。セレクタ６１２はこの係数選択信号ＳＣに基づいて係数ＣＯＭＰＤを選択する。
【０１８７】
動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態ＯＫを示し、かつフラグ信号ＷＦがＥｎａｂｌｅ（Ｈレベル）である場合、係数選択信号生成回路６０８は出力電圧Ｖｉｎｔを現在値に維持するための係数選択信号ＳＣを生成する。セレクタ６１２はこの係数選択信号ＳＣに基づいて係数ＣＯＭＰを選択する。
【０１８８】
動作状態信号ＬＡ、ＬＢ、ＬＣが動作状態Ｆａｓｔを示す場合、係数選択信号生成回路６０８はフラグ信号ＷＦの値に関わらず、出力電圧Ｖｉｎｔを現在値より１段下げるための係数選択信号ＳＣを生成する。セレクタ６１２はこの係数選択信号ＳＣに基づいて係数ＣＯＭＰＤを選択する。
【０１８９】
図２０は係数選択信号生成回路６０８に実装される論理回路の真理値表である。本図に示す真理値表を論理回路として係数選択信号生成回路６０８に実装することにより、上記した係数選択信号ＳＣの生成動作を実現することができる。
【０１９０】
続いて、フラグ信号生成回路６０７及び係数選択信号生成回路６０８による出力電圧Ｖｉｎｔの具体的な制御動作について説明する。
【０１９１】
今、電源電圧回路の出力電圧Ｖｉｎｔが低すぎることにより、レプリカ回路５０１が動作状態ＮＧを示している場合を考える。この場合、係数選択信号生成回路６０８はフラグ信号ＷＦの値に関わらず、出力電圧Ｖｉｎｔを現在値より１段上げるための係数選択信号ＳＣを生成する。これにより出力電圧Ｖｉｎｔは徐々に上昇されるため、レプリカ回路５０１が示す動作状態はＮＧからＷａｒｎを経てＯＫへと変遷する。ここで、動作状態ＯＫとなった時点でのフラグ信号ＷＦは、動作状態Ｗａｒｎを経ているためにＥｎａｂｌｅ（Ｈレベル）となっている。従って、動作状態ＯＫとなった時点で係数選択信号生成回路６０８は出力電圧Ｖｉｎｔを現在値に維持するための係数選択信号ＳＣを生成するので、それ以上不必要に出力電圧Ｖｉｎｔが上げられることはない。
【０１９２】
一方、電源電圧回路の出力電圧Ｖｉｎｔが高すぎることにより、レプリカ回路５０１が動作状態Ｆａｓｔを示している場合を考える。このとき、フラグ信号ＷＦはＤｉｓａｂｌｅ（Ｌレベル）となる。この場合、係数選択信号生成回路６０８はフラグ信号ＷＦの値に関わらず、出力電圧Ｖｉｎｔを現在値より１段下げるための係数選択信号ＳＣを生成する。これにより出力電圧Ｖｉｎｔは徐々に下げられていくため、レプリカ回路５０１が示す動作状態はＦａｓｔからＯＫへと変遷する。ここで、動作状態ＯＫとなった時点でのフラグ信号ＷＦは、動作状態Ｗａｒｎを経ていないためにＤｉｓａｂｌｅ（Ｌレベル）のままである。従って、出力電圧Ｖｉｎｔはさらに引き下げられ、動作状態はＯＫからＷａｒｎへと変遷する。
【０１９３】
前述した通り、動作状態がＷａｒｎとなった時点で、係数選択信号生成回路６０８は出力電圧Ｖｉｎｔを現在値より１段上げるための係数選択信号ＳＣを生成する。これによりレプリカ回路５０１が示す動作状態は再びＯＫとなる。ここで、動作状態ＯＫとなった時点でのフラグ信号ＷＦは、動作状態Ｗａｒｎを経ているためにＥｎａｂｌｅ（Ｈレベル）となっている。従って、動作状態ＯＫとなった時点で係数選択信号生成回路６０８は出力電圧Ｖｉｎｔを現在値に維持するための係数選択信号ＳＣを生成するので、それ以上不必要に出力電圧Ｖｉｎｔが上げられることはない。
【０１９４】
このような出力電圧Ｖｉｎｔの制御を行うことにより、動作状態ＯＫとなる複数の出力電圧Ｖｉｎｔのうち、最も低い出力電圧Ｖｉｎｔを選択することができるため、出力電圧Ｖｉｎｔによって駆動される内部回路を安定動作させつつ、その消費電力を最小とすることが可能となる。
【０１９５】
なお、上記したフラグ信号ＷＦによる判定を行うことなく、動作状態ＯＫでは常に出力電圧Ｖｉｎｔを下げようとする構成とした場合には、レプリカ回路５０１によって示される動作状態がＷａｒｎとＯＫとの間で交互に繰り返されることになる。このような構成では出力電圧Ｖｉｎｔが上下してしまうため、内部回路の動作が不安定となるおそれがある。
【０１９６】
次に、４ビット減算器６０９、インクリメンタ６１０、及びデクリメンタ６１１にて生成される係数ＣＯＭＰ、ＣＯＭＰＤ、ＣＯＭＰＵについて説明する。前述した通り、これらの係数ＣＯＭＰ、ＣＯＭＰＤ、ＣＯＭＰＵは、出力パルス信号生成回路２００を構成する第１、第２遅延回路２０２、２１０の遅延時間を現在値に維持したり、現在値から１段階ずつ上下させたりするために用いられる。
【０１９７】
インクリメンタ６１０は４ビット減算器６０９から送出される係数ＣＯＭＰの値に１を加えることで係数ＣＯＭＰＤを生成し、デクリメンタ６１１は４ビット減算器６０９から送出される係数ＣＯＭＰの値から１を減じることで係数ＣＯＭＰＵを生成する。前述した通り、出力電圧Ｖｉｎｔを現在値より１段下げるためには係数ＣＯＭＰＤが４ビット信号ＣＯＥＦとして選択され、出力電圧Ｖｉｎｔを現在値より１段上げるためには係数ＣＯＭＰＵが４ビット信号ＣＯＥＦとして選択される。
【０１９８】
一方、出力パルス信号生成回路２００を構成する第１、第２遅延回路２０２、２１０の遅延時間を現在値に維持する場合には、４ビット減算器６０９から送出される係数ＣＯＭＰがセレクタ６１２によって選択される。ただし、出力パルス信号生成回路２００から送出される出力パルス信号Ｄｏｕｔのパルス周期を一定に保つためには、係数ＣＯＭＰに対して所定の補正を施す必要がある。
【０１９９】
図２１は係数ＣＯＭＰに対する補正動作の一例を示す図である。図中（ａ）は内部クロック信号ＩＣＬＫ、ＩＣＬＫ２と、第１、第２遅延回路２０２、２１０の各出力パルス信号を示したタイミングチャートである。なお、本図では第２遅延回路２１０から出力される出力パルス信号Ｄｏｕｔのパルス周期を内部クロック信号ＩＣＬＫの５．２５ｃｌｋ相当に維持する場合を例に挙げて説明を行う。
【０２００】
また、図中（ｂ）は４ビット信号ＣＯＥＦ（すなわち係数ＣＯＭＰ）の算出動作を示しており、４ビット信号ＣＯＥＦ、信号ＣＮＴ、及び信号ＣＮＴ０をそれぞれ２進数表現（例えば（００００）ｂ）で記述している。なお、図中の信号ＣＮＴ０とは、１周期前に決定された信号ＣＮＴの値である。
【０２０１】
まず、図中の状態（１）について説明する。本図に示した状態（１）よりも１周期前の出力パルス信号Ｄｏｕｔとして、第１遅延回路２０２の出力信号Ｄ０（図示せず）がそのまま選択されていたと仮定すると、状態（１）における信号ＣＮＴ０は（００００）ｂである。このとき、１周期前の出力パルス信号Ｄｏｕｔ（Ｄ０）と、これから出力しようとする出力パルス信号Ｄｏｕｔとの間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相当する遅延を挿入するには、第１遅延回路２０２の出力信号Ｄ０を０．２５ｃｌｋだけ遅らせた遅延パルス信号Ｄ０１／４を出力パルス信号Ｄｏｕｔとして選択すればよい。つまり、４ビット信号ＣＯＥＦを（０００１）ｂとすることで４ビット加算器６０２から送出される信号ＣＮＴを（０００１）ｂとすればよい。
【０２０２】
次に、図中の状態（２）について説明する。状態（１）では出力パルス信号Ｄｏｕｔとして遅延パルス信号Ｄ０１／４が選択されていることから、状態（２）における信号ＣＮＴ０は（０００１）ｂである。このとき、１周期前の出力パルス信号Ｄｏｕｔ（Ｄ０１／４）と、これから出力しようとする出力パルス信号Ｄｏｕｔとの間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相当する遅延を挿入するには、第１遅延回路２０２の出力信号Ｄ０を０．５ｃｌｋだけ遅らせた遅延パルス信号Ｄ０１／２を出力パルス信号Ｄｏｕｔとして選択すればよい。この場合、信号ＣＮＴの期待値は（００１０）ｂであるため、４ビット信号ＣＯＥＦとして選択される係数ＣＯＭＰを（０００１）ｂ、つまり＋１にすればよい。
【０２０３】
次に、図中の状態（３）について説明する。状態（２）では出力パルス信号Ｄｏｕｔとして遅延パルス信号Ｄ０１／２が選択されていることから、状態（３）における信号ＣＮＴ０は（００１０）ｂである。このとき、１周期前の出力パルス信号Ｄｏｕｔ（Ｄ０１／２）と、これから出力しようとする出力パルス信号Ｄｏｕｔとの間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相当する遅延を挿入するには、第１遅延回路２０２の出力信号Ｄ０を０．７５ｃｌｋだけ遅らせた遅延パルス信号Ｄ０３／４を出力パルス信号Ｄｏｕｔとして選択すればよい。この場合、信号ＣＮＴの期待値は（００１１）ｂであるため、４ビット信号ＣＯＥＦとして選択される係数ＣＯＭＰを（０００１）ｂ、つまり＋１にすればよい。
【０２０４】
次に、図中の状態（４）について説明する。状態（３）では出力パルス信号Ｄｏｕｔとして遅延パルス信号Ｄ０３／４が選択されていることから、状態（４）における信号ＣＮＴ０は（００１１）ｂである。このとき、１周期前の出力パルス信号Ｄｏｕｔ（Ｄ０３／４）と、これから出力しようとする出力パルス信号Ｄｏｕｔとの間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相当する遅延を挿入するには、第１遅延回路２０２の出力信号Ｄ０を１ｃｌｋだけ遅らせた遅延パルス信号Ｄ１を出力パルス信号Ｄｏｕｔとして選択すればよい。この場合、信号ＣＮＴの期待値は（０１００）ｂであるため、４ビット信号ＣＯＥＦとして選択される係数ＣＯＭＰを（０００１）ｂ、つまり＋１にすればよい。
【０２０５】
次に、図中の状態（５）について説明する。状態（４）では出力パルス信号Ｄｏｕｔとして遅延パルス信号Ｄ１が選択されていることから、状態（５）における信号ＣＮＴ０は（０１００）ｂである。このとき、１周期前の出力パルス信号Ｄｏｕｔ（Ｄ１）と、これから出力しようとする出力パルス信号Ｄｏｕｔとの間に内部クロック信号ＩＣＬＫの５．２５ｃｌｋに相当する遅延を挿入するには、第１遅延回路２０２の出力信号Ｄ０を０．２５ｃｌｋだけ遅らせた遅延パルス信号Ｄ０１／４を出力パルス信号Ｄｏｕｔとして選択すればよい。この場合、信号ＣＮＴの期待値は（０００１）ｂであるため、４ビット信号ＣＯＥＦとして選択される係数ＣＯＭＰを（１１０１）ｂ、つまり−３にすればよい。
【０２０６】
このように、４ビット信号ＣＯＥＦとして選択される係数ＣＯＭＰを補正することにより、信号ＣＮＴの実際値を期待値と一致させることができ、出力パルス信号生成回路２００から送出される出力パルス信号Ｄｏｕｔのパルス周期を一定に保つことが可能となる。
【０２０７】
続いて、上記動作における係数ＣＯＭＰの生成について述べる。図中（ｂ）に示される通り、ある状態における係数ＣＮＴ、ＣＮＴ０の下位２ビットを取り出してそれぞれ４ビットに拡張し、その拡張された係数ＣＮＴから係数ＣＮＴ０を減じることによって、次の状態における４ビット信号ＣＯＥＦ（すなわち係数ＣＯＭＰ）を算出することができる。
【０２０８】
ここで、上記した係数ＣＮＴの下位２ビットとは、４ビットレジスタ６０３から送出される第２選択信号ＳＨ、ＳＱに相当する。また、係数ＣＮＴ０の下位２ビットとは、２ビットレジスタ６０５によって第２選択信号ＳＨ、ＳＱを所定時間だけ遅らせた遅延信号ＳＨＤ、ＳＱＤに相当する。
【０２０９】
従って、係数生成回路６０１を構成する４ビット減算器６０９は、上位２ビットに”００”を付加することで４ビットに拡張された第２選択信号ＳＨ、ＳＱから、同じく上位２ビットに”００”を付加することで４ビットに拡張された遅延信号ＳＨＤ、ＳＱＤを減ずることにより、次の状態における４ビット信号ＣＯＥＦ（すなわち係数ＣＯＭＰ）を生成する。図２２は第２選択信号ＳＨ、ＳＱと、遅延信号ＳＨＤ、ＳＱＤと、係数ＣＯＭＰとの関係を示した表である。
【０２１０】
なお、上記では第２実施形態の電圧変換回路に設けられる遅延時間制御回路２０３を例に挙げて説明を行ったが、第１実施形態の電圧変換回路でも上記と同様の構成から成る遅延時間制御回路１０３によって、第１選択信号Ｓ０〜Ｓ５を生成することができる。
【０２１１】
次に、本発明に係る電圧変換回路の第３実施形態について説明する。図２３は本発明に係る電圧変換回路の第３実施形態を示す概略構成図である。本図に示すように、本実施形態の電圧変換回路は、基本的に前述した第１、第２実施形態の電圧変換回路と同様の構成（図１、図５参照）から成るが、出力パルス信号生成回路及びスイッチタイミング制御回路の電源電圧として出力電圧Ｖｉｎｔを供給することを特徴としている。そこで、第１、第２実施形態と同様の構成及び動作を有する部分については図１と同一の符号を付すことで説明を省略する。
【０２１２】
本図に示すように、本実施形態の電圧変換回路は出力パルス信号生成回路３００とスイッチタイミング制御回路３０４とを有しており、出力パルス信号生成回路３００は基準パルス信号生成回路３０１、第１、第２遅延回路３０２、３１０、及び遅延時間制御回路３０３から構成されている。
【０２１３】
上記した基準パルス信号生成回路３０１、第１、第２遅延回路３０２、３１０、及び遅延時間制御回路３０３としては、前述した第１、第２実施形態の電圧変換回路に設けられる基準パルス信号生成回路１０１（２０１）、第１遅延回路１０２（２０２）、第２遅延回路２１０、及び遅延時間制御回路１０３（２０３）のいずれの構成を採用してもよい。また、スイッチタイミング制御回路３０４は、前述した第１、第２実施形態の電圧変換回路に設けられるスイッチタイミング制御回路１０４と同様の構成から成る。
【０２１４】
ここで、本実施形態における基準パルス信号生成回路３０１、第１、第２遅延回路３０２、３１０、遅延時間制御回路３０３、及びスイッチタイミング制御回路３０４には、外部電源電圧ＶＤＤではなく、フィルタ回路１０６の出力電圧Ｖｉｎｔが電源電圧として供給されている。
【０２１５】
ただし、スイッチタイミング制御回路３０４をフィルタ回路１０６から送出される出力電圧Ｖｉｎｔによって駆動すると、第１、第２制御信号φ１、φ２のＨレベルが出力電圧Ｖｉｎｔとなってしまい、スイッチ回路１０５を構成するＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２のオン／オフ制御に不具合を生じる恐れがある。そこで、第１、第２制御信号φ１、φ２の電圧レベルを必要レベルまで上げるために、スイッチタイミング制御回路３０４の出力段には昇圧レベルシフタ３２０ａ、３２０ｂが設けられている。
【０２１６】
このようにスイッチ回路１０５及びフィルタ回路１０６を除く全ての回路部分を、外部電源電圧ＶＤＤよりも小さい出力電圧Ｖｉｎｔで駆動することにより、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体の低消費電力化に貢献することができる。
【０２１７】
【発明の効果】
上記したように、本発明に係る電圧変換回路では、パルス幅が一定で、パルス周期が可変である出力パルス信号を生成する出力パルス信号生成回路と、前記出力パルス信号から第１制御信号及び第２制御信号を生成するスイッチタイミング回路と、ソースに第１電源電圧が印加され、ゲートに第１制御信号が印加されるＰＭＯＳトランジスタと、ソースに第２電源電圧が印加され、ゲートに第２制御信号が印加されるＮＭＯＳトランジスタとを有し、両トランジスタの各ドレインを共通接続した接続ノードから電圧を出力するスイッチ回路と、前記スイッチ回路から入力される電圧を平滑化して出力電圧を得るフィルタ回路と、を具備し、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタのオン／オフ制御を行うことによって、前記出力電圧の大きさを変化させる電圧変換回路において、
前記出力パルス信号生成回路は、
パルス幅一定の基準パルス信号を生成する基準パルス信号生成回路と、
入力されるパルス信号を所定の単位時間だけ遅らせる遅延素子を複数個直列接続して成る遅延回路部と、該遅延回路部を構成する各遅延素子からそれぞれ送出される出力信号のいずれか一つを選択出力する選択回路部とから成り、その入力端が前記基準パルス信号生成回路の出力端に接続された第１遅延回路と、
入力されるパルス信号と、該パルス信号を所定時間だけ遅らせた遅延パルス信号のいずれか一方を選択出力する任意遅延回路部を複数段直列接続して成り、その入力端が第１遅延回路の出力端に接続された第２遅延回路と、
第１、第２遅延回路における出力選択動作を制御する遅延時間制御回路と、
を有し、第２遅延回路の出力信号を前記出力パルス信号として出力する構成としている。
【０２１８】
このように、前記出力パルス信号のパルス周期を適宜変化させることで、スイッチタイミング制御回路から送出される第１、第２制御信号のデューティ比（パルス幅／パルス周期）を制御し、そのデューティ比に応じて前記出力電圧の大きさを制御する電圧変換回路であれば、パルス幅可変方式を採用した従来の電圧変換回路のように高速で動作するカウンタ回路等の制御回路を用いることなく、前記出力電圧の制御を行うことが可能である。よって、従来に比べて電圧変換回路の回路規模縮小や動作周波数低減を図ることができるので、電圧変換回路自体の消費電力を大幅に低減することが可能となり、集積回路全体の低消費電力化に貢献することができる。
【０２１９】
特に、前記出力パルス信号生成回路に上記構成から成る第２遅延回路を付加したことにより、第１遅延回路を構成する遅延素子の個数増大を招くことなく、前記出力パルス信号の選択候補数を増大させることができる。
【０２２０】
また、上記構成から成る電圧変換回路において、第１遅延回路の遅延回路部を構成する各遅延素子、及び第２遅延回路の任意遅延回路部を構成する各遅延素子はいずれもフリップフロップ回路であり、第２遅延回路の各遅延素子を駆動するクロック周波数或いは位相は、第１遅延回路の各遅延素子を駆動するクロック周波数或いは位相と異なる構成にするとよい。このような構成とすることにより、前記出力電圧の可変精度を大幅に向上することが可能となる。
【０２２１】
また、上記構成から成る電圧変換回路において、前記スイッチタイミング制御回路は、前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのオン／オフ制御に際して、一方のＭＯＳトランジスタをオフさせてから所定時間経過後に他方のＭＯＳトランジスタをオンさせるように、第１制御信号及び第２制御信号の電圧レベルを制御する構成にするとよい。
【０２２２】
このような構成とすることにより、第１、第２制御信号を生成する過程でいずれかの制御信号に意図しない遅延が少々生じたとしても、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジスタが同時にオンすることはない。従って、前記スイッチ回路に貫通電流が流れることを防止することができるので、余分な電力消費を抑えることが可能となる。
【０２２３】
また、上記構成から成る電圧変換回路において、前記遅延時間制御回路は、前記電圧変換回路の出力電圧によって駆動される内部回路の動作状態を、該内部回路を駆動するクロック信号に同期して検出するレプリカ回路と、前記レプリカ回路によって検出された前記内部回路の動作状態に応じて、第１、第２遅延回路における出力選択動作を制御するための選択信号を生成する選択信号生成回路と、を有する構成にするとよい。
【０２２４】
このような構成とすることにより、集積回路を構成する内部回路の動作状態を検知して該内部回路の動作に必要最低限の駆動電圧を供給できるので、前記集積回路の低消費電力化に貢献することができる。
【０２２５】
また、上記構成から成る電圧変換回路において、前記レプリカ回路には、前半遅延段と後半遅延段とを直列接続することで構成され、入力信号に対して前記内部回路の最大遅延パスと同等の遅延を行うクリティカルパス回路を設け、前記前半遅延段における遅延時間を第１動作時間、前記クリティカルパス回路全体における遅延時間を第２動作時間とし、前記第１動作時間及び第２動作時間と、第１所定動作時間及び第１所定動作時間より長い第２所定動作時間とをそれぞれ比較することで前記内部回路の動作状態を判断し、その判断に基づいて前記選択信号生成回路を制御する構成にするとよい。
【０２２６】
このような構成とすることにより、前記クリティカルパス回路の動作状態を４つに分類することができるので、前記内部回路の動作状態をきめ細かく検知することが可能となる。従って、いかなるプロセスばらつきや環境変化にも適切に対応でき、最適な出力電圧の供給を行うことで集積回路全体の低消費電力化に貢献することができる。
【０２２７】
また、上記構成から成る電圧変換回路において、前記レプリカ回路は、前記クリティカルパス回路を構成する前半遅延段の出力信号を第１所定動作時間でラッチする第１ラッチ回路と、前記クリティカルパス回路を構成する後半遅延段の出力信号を第１所定動作時間でラッチする第２ラッチ回路と、前記クリティカルパス回路を構成する後半遅延段の出力信号を第２所定動作時間でラッチする第３ラッチ回路とを有し、各ラッチ回路の出力信号に基づいて前記内部回路の動作状態を検出する構成にするとよい。
【０２２８】
このような構成とすることにより、前記クリティカルパス回路自体が適切に動作していない状態も検出することができるので、前記内部回路をより安定して動作させることが可能となる。また、前記レプリカ回路の故障等を早期に発見できるので、迅速な善後処置を施すことが可能となる。
【０２２９】
また、上記構成から成る電圧変換回路において、前記選択信号生成回路は、前記レプリカ回路によって前記内部回路の動作速度が適切であると判断された場合であっても、第１、第２遅延回路の遅延時間をさらに長くすることができるか否かを判断する手段を有する構成にするとよい。
【０２３０】
このような構成とすることにより、前記内部回路の動作速度が適切であると判断される複数の出力電圧のうち、最も低い出力電圧を選択することができるため、該出力電圧によって駆動される内部回路を安定動作させつつ、その消費電力を最小とすることが可能となる。
【０２３１】
また、上記構成から成る電圧変換回路において、前記出力パルス信号生成回路及び前記スイッチタイミング制御回路の電源電圧として前記フィルタ回路の出力電圧を供給するとともに、前記スイッチタイミング制御回路から送出される第１、第２制御信号をそれぞれ昇圧して前記スイッチ回路を構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの各ゲートに送出する昇圧レベルシフタを設けた構成としてもよい。
【０２３２】
このように前記スイッチ回路及び前記フィルタ回路を除く全ての回路部分を、外部電源電圧よりも小さい前記フィルタ回路の出力電圧で駆動することにより、電圧変換回路自体の消費電力を大幅に削減でき、集積回路全体の低消費電力化に貢献することができる。
【０２３３】
また、上記構成から成る電圧変換回路は、外部電源電圧から半導体集積回路装置の駆動電圧を生成する降圧回路として用いるとよい。近年、前記半導体集積回路装置を構成する内部回路の消費電力低減に伴って、集積回路全体の消費電力に占める前記降圧回路の消費電力比率が相対的に増大している。そこで、本発明に係る電圧変換回路を前記降圧回路として採用することにより、前記降圧回路自体の消費電力を低減できるので、前記内部回路の低消費電力性を損なうことがなく、前記半導体集積回路装置全体の低消費電力化に貢献することができる。
【図面の簡単な説明】
【図１】本発明に係る電圧変換回路の第１実施形態を示す概略構成図である。
【図２】基準パルス信号生成回路１０１及び第１遅延回路１０２の一構成例を示す概略構成図である。
【図３】選択回路部１０９の一構成例を示す概略構成図である。
【図４】第１遅延回路１０２における遅延動作例を示す信号波形図である。
【図５】本発明に係る電圧変換回路の第２実施形態を示す概略構成図である。
【図６】基準パルス信号生成回路２０１、第１遅延回路２０２、及び第２遅延回路２１０の一構成例を示す概略構成図である。
【図７】選択回路部２０９、第１選択部２１４、及び第２選択部２１６の一構成例を示す概略構成図である。
【図８】スイッチタイミング制御回路１０４の一構成例を示す概略構成図である。
【図９】スイッチタイミング制御回路１０４における各信号波形を示すタイミングチャートである。
【図１０】スイッチタイミング制御回路１０４の別構成例を示す概略構成図である。
【図１１】スイッチタイミング制御回路１０４における各信号波形を示すタイミングチャートである。
【図１２】遅延時間制御回路２０３の一構成例を示す概略構成図である。
【図１３】レプリカ回路５０１の一構成例を示す概略構成図である。
【図１４】動作状態検出パルス生成回路５１１における各信号波形を示すタイミングチャートである。
【図１５】レプリカ回路５０１における各信号波形を示すタイミングチャートである。
【図１６】レプリカ回路５０１における動作状態信号ＬＡ、ＬＢ、ＬＣと内部回路の動作状態との関係を示す表である。
【図１７】選択信号生成回路５０２の一構成例を示す概略構成図である。
【図１８】係数生成回路６０１の一構成例を示す概略構成図である。
【図１９】フラグ信号生成回路６０７に実装する論理回路の真理値表である。
【図２０】係数選択信号生成回路６０８に実装される論理回路の真理値表である。
【図２１】係数ＣＯＭＰに対する補正動作の一例を示す図である。
【図２２】第２選択信号ＳＨ、ＳＱと、遅延信号ＳＨＤ、ＳＱＤと、係数ＣＯＭＰとの関係を示した表である。
【図２３】本発明の電圧変換回路の第３実施形態を示す概略構成図である。
【図２４】従来の電圧変換回路の一例を示す概略構成図である。
【符号の説明】
１００、２００、３００    出力パルス信号生成回路
１０１、２０１、３０１    基準パルス信号生成回路
１０２、２０２、３０２    第１遅延回路
１０３、２０３、３０３    遅延時間制御回路
１０４、３０４    スイッチタイミング制御回路
１０５    スイッチ回路
１０６    フィルタ回路
１０７、２０７    基本遅延回路部
１０７ａ〜ｅ、２０７ａ〜ｅ    フリップフロップ回路
１０８、２０８    追加遅延回路部
１０８ａ〜ｅ、２０８ａ〜ｂ    フリップフロップ回路
１０９、２０９    選択回路部
２１０、３１０    第２遅延回路
２１１、２１２    任意遅延回路部
２１３    第１遅延素子
２１４    第１選択部
２１５    第ｎ遅延素子（第２遅延素子）
２１６    第ｎ選択部（第２選択部）
３２０ａ、３２０ｂ    昇圧レベルシフタ
５０１    レプリカ回路
５０２    選択信号生成回路
５１１    動作状態検出パルス生成回路
５１２    クリティカルパス回路
５１３    ラッチ回路
５１４    降圧レベルシフタ
５１５ａ、５１５ｂ    昇圧レベルシフタ
５１６    前半クリティカルパス回路
５１７    後半クリティカルパス回路
６０１    係数生成回路
６０２    ４ビット加算器
６０３    ４ビットレジスタ
６０４    デコーダ回路
６０５    ２ビットレジスタ
６０６    カウンタ回路
６０７    フラグ信号生成回路
６０８    係数選択信号生成回路
６０９    ４ビット減算器
６１０    インクリメンタ
６１１    デクリメンタ
６１２    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003574410.tif 000020
【図１７】
0003574410.tif 000021
【図１８】
0003574410.tif 000022
【図１９】
0003574410.tif 000023
【図２０】
0003574410.tif 000024
【図２１】
0003574410.tif 000025
【図２２】
0003574410.tif 000026
【図２３】
0003574410.tif 000027
【図２４】
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