(57)【特許請求の範囲】
【請求項１】
所定の直交符号によって符号化されたダウンリンク共有チャネルまたは専用チャネルのための伝送形式組合せ表示ビットを受信する移動通信システムの受信装置で、可変長さを有する前記伝送形式組合せ表示ビットを復号する方法において、
前記伝送形式組合せ表示ビットの符号化のために使用された直交符号の長さである所定の符号長さによって、最大逆アダマール変換段階のうち使用する少なくとも一つの逆アダマール変換段階を決定する第１過程と、
前記所定の符号長さを有する信号を入力し、前記信号に対して前記決定された逆アダマール変換段階による逆アダマール変換を順次に遂行する第２過程と、
前記決定された逆アダマール変換段階のうち、最終の逆アダマール変換段階での逆アダマール変換段階によって出力される演算信号を前記所定の符号長さを有する全ての直交符号による相関値として出力する第３過程と、を含み、
ここで、前記相関値のうち最大の相関値に相応する直交符号に対する情報が前記伝送形式組合せ表示ビットであることを特徴とする方法。
【請求項２】
前記所定の符号長さが２ｎである時、ｎ個の逆アダマール変換段階が要求されることを特徴とする請求項１記載の方法。
【請求項３】
前記第２過程は、
前記決定された逆アダマール変換段階のうち、ｉ番目の逆アダマール変換段階による逆アダマール変換を遂行する場合、ｉ−１番目逆アダマール変換段階での逆アダマール変換により出力される演算信号の入力される順によって２ｉ個の信号から少なくとも１つのグループを構成する過程と、
前記各グループを構成する２ｉ個の信号において、ｋ番目の信号とｋ＋２ｉ−１番目の信号とを加算した演算信号を出力する過程と、
前記各グループを構成する２ｉ個の信号において、前記ｋ番目の信号から前記ｋ＋２ｉ−１番目の信号を減算した演算信号を出力する過程と、を含むことを特徴とする請求項１記載の方法。
【請求項４】
前記第２過程は、
前記決定された逆アダマール変換段階のうち、ｉ番目の逆アダマール変換段階による逆アダマール変換を遂行する場合、ｉ−１番目逆アダマール変換段階での逆アダマール変換により出力される演算信号を２ｉ−１のサイズを有するバッファを通してバッファリングする過程と、
前記バッファリングされる信号から前記ｉ−１番目逆アダマール変換段階での逆アダマール変換により出力される演算信号を減算する過程と、
前記バッファリングされる信号と前記ｉ−１番目逆アダマール変換段階での逆アダマール変換により出力される演算信号を加算する過程と、
前記２ｉ−１を周期にする時、奇数番目の周期においては、前記ｉ−１番目逆アダマール変換段階での逆アダマール変換により出力される信号を前記バッファリングのための入力にスイッチングし、前記バッファリングされる信号が出力されるようにスイッチングする過程と、
前記２ｉ−１を周期にする時、偶数番目の周期においては、前記減算された信号を前記バッファリングのための入力にスイッチングし、前記加算された信号が出力されるようにスイッチングする過程と、を含むことを特徴とする請求項１記載の方法。
【請求項５】
前記所定の符号長さを有する信号は、最初に入力される信号または以前の逆アダマール変換段階によって出力される演算信号であることを特徴とする請求項１記載の方法。
【請求項６】
前記符号長さは、４、８、１６、または３２のいずれか１つであることを特徴とする請求項１記載の方法。
【請求項７】
所定の直交符号によって符号化されたダウンリンク共有チャネルまたは専用チャネルのための伝送形式組合せ表示ビットを受信する移動通信システムの受信装置で、可変長さを有する前記伝送形式組合せ表示ビットを復号する装置において、
順次に入力される所定の符号長さを有する信号に対してｉ番目の逆アダマール変換段階を遂行するとみなす場合、前記信号の入力される順によって２ｉ個の信号から少なくとも１つのグループを構成し、前記各グループを構成する信号において、ｋ番目の信号とｋ＋２ｉ−１番目の信号とを加算した演算信号と、前記各グループを構成する信号においてｋ番目の信号からｋ＋２ｉ−１番目の信号を減算した演算信号とを出力する逆アダマール変換部と、
前記逆アダマール変換部からの演算信号を連接する逆アダマール変換部に入力するか、最終の出力端を通じて出力されるようにスイッチングするスイッチと、
前記伝送形式組合せ表示ビットの符号化のために使用された直交符号の長さである所定の符号長さによって、前記逆アダマール変換部のうち、使用する少なくとも一つの逆アダマール変換段階を決定し、前記決定された逆アダマール変換部により順次に逆アダマール変換が遂行されるように前記スイッチを制御する制御信号と、前記決定された逆アダマール変換部のうち、最終逆アダマール変換部の逆アダマール変換によって出力される演算信号が前記最終の出力端に出力されるように前記スイッチを制御する制御信号を出力する制御部と、
を含むことを特徴とする装置。
【請求項８】
前記所定の符号長さが２ｎである時、前記決定された逆アダマール変換部はｎ個であることを特徴とする請求項７記載の装置。
【請求項９】
前記決定された逆アダマール変換部のうち、一番目逆アダマール変換部には最初に入力される信号が提供され、残りの逆アダマール変換部には前記スイッチを通じて前段の逆アダマール変換部の逆アダマール変換により出力される演算信号が提供されることを特徴とする請求項７記載の装置。
【請求項１０】
前記所定の符号長さは、４、８、１６、または３２のいずれか１つであることを特徴とする請求項７記載の装置。
【請求項１１】
前記決定された逆アダマール変換部のうち、ｉ番目の逆アダマール変換部は、２ｉ−１のサイズを有するバッファと、
前記バッファの出力信号から前記ｉ−１番目逆アダマール変換部の出力演算信号を減算する減算器と、
前記バッファの出力信号と前記ｉ−１番目逆アダマール変換部の出力演算信号とを加算する加算器と、
前記２ｉ−１を周期にする時、奇数番目の周期においては、前記ｉ−１番目逆アダマール変換部の出力演算信号を前記バッファにスイッチングし、偶数番目の周期においては、前記減算器の出力を前記バッファにスイッチングする第１スイッチと、
前記２ｉ−１を周期にする時、前記奇数番目の周期においては、前記バッファからの出力を前記最終の出力端にスイッチングし、前記偶数番目の周期においては、前記加算器の出力を前記最終の出力端にスイッチングする第２スイッチと、を含むことを特徴とする請求項７記載の装置。
【請求項１２】
直交符号によって符号化されたダウンリンク共有チャネルまたは専用チャネルのための伝送形式組合せ表示ビットを受信する移動通信システムの受信装置で、前記ダウンリンク共有チャネルまたは前記専用チャネルのための可変長さを有する伝送形式組合せ表示ビットを復号する方法において、
前記伝送形式組合せ表示ビットの長さによって、逆アダマール変換段階を決定する過程と、
前記受信された信号の予め決定された位置に０を挿入する過程と、
前記決定された逆アダマール変換段階に到達するまで前記０挿入信号に対する逆アダマール変換を順次に遂行する過程と、
前記決定された逆アダマール変換段階による前記逆アダマール変換が完了されると、前記決定された逆アダマール変換段階により獲得された相関値のうち、最大の相関値に相応する直交符号のインデックスを復号された伝送形式組合せ表示ビットに出力する過程と、を含むことを特徴とする方法。
【請求項１３】
前記決定された逆アダマール変換段階ｎはａ≦２ｎ(ａ：符号長さ)を満足する最小値であることを特徴とする請求項１２記載の方法。
【請求項１４】
前記検出された逆アダマール変換段階ｎは１、２、３、４、５のうち一つであることを特徴とする請求項１２記載の方法。
【請求項１５】
前記０挿入信号の長さは前記伝送形式組合せ表示ビットの符号化のために使用された直交符号の長さであることを特徴とする請求項１２記載の方法。
【請求項１６】
直交符号によって符号化されたダウンリンク共有チャネルまたは専用チャネルのための伝送形式組合せ表示ビットを受信する移動通信システムの受信装置で、前記ダウンリンク共有チャネルまたは前記専用チャネルのための可変長さを有する伝送形式組合せ表示ビットを復号する方法において、
符号長さ情報と０挿入位置を指定する制御部と、
前記受信された信号の前記０挿入位置に０を挿入する０挿入器と、
多数の運営段階を有し、前記符号長さ情報によって与えられる運営段階により逆アダマール変換を遂行して前記直交符号と前記０挿入信号の相関値を計算する逆アダマール変換部と、
前記相関値を比較し、前記相関値うち最大相関値に相応する直交符号のインデックスを復号された伝送形式組合せ表示ビットに出力する比較器と、を含むことを特徴とする装置。
【請求項１７】
前記与えられた運営段階ｎはａ≦２ｎ(ａ：符号長さ)を満足する最小値であることを特徴とする請求項１６記載の装置。
【請求項１８】
前記えられた運営段階ｎは１、２、３、４、５のうち一つであることを特徴とする請求項１６記載の装置。
【請求項１９】
前記０挿入信号の長さは前記伝送形式組合せ表示ビットの符号化のために使用された直交符号の長さであることを特徴とする請求項１６記載の装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＤＭＡ移動通信システムに関するもので、特にダウンリンク共有チャネル（Ｄｏｗｎｌｉｎｋ  Ｓｈａｒｅｄ  Ｃｈａｎｎｅｌ）を通じたデータの伝送時、伝送形式組合せ表示（Ｔｒａｎｓｐｏｒｔ  Ｆｏｒｍａｔ  Ｃｏｍｂｉｎａｔｉｏｎ  Ｉｎｄｉｃａｔｏｒ、以下“ＴＦＣＩ”）ビットを伝送する装置及び方法に関する。
【０００２】
【従来の技術】
通常的に移動通信システムにおいて、同一のセル内に配置された複数の使用者は、一つのダウンリンク共有チャネル（Ｄｏｗｎｌｉｎｋ  Ｓｈａｒｅｄ  Ｃｈａｎｎｅｌ、以下“ＤＳＣＨ”）を時分割して使用する。前記ＤＳＣＨは使用者ごとに専用チャネル（Ｄｅｄｉｃａｔｅｄ  Ｃｈａｎｎｅｌ、以下“ＤＣＨ”）と共に設定される。前記ＤＣＨは専用物理制御チャネル（Ｄｅｄｉｃａｔｅｄ  Ｐｈｙｓｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｃｈａｎｎｅｌ、以下、“ＤＰＣＣＨ”）と専用物理データチャネル（Ｄｅｄｉｃａｔｅｄ  Ｐｈｙｓｉｃａｌ  Ｄａｔａ  Ｃｈａｎｎｅｌ、以下、“ＤＰＤＣＨ”）を含む。特に、前記ＤＰＣＣＨは前記ＤＳＣＨのための物理チャネルとして使用される。従って、前記ＤＰＣＣＨを通じては該当ＤＣＨとＤＳＣＨの制御チャネルがそれぞれ伝送される。前記制御信号には、１０ビットに構成された情報を３０ビットに符号化（ｃｏｄｉｎｇ）することにより伝送される伝送形式組合せ表示ビット（Ｔｒａｎｓｐｏｒｔ  Ｆｏｒｍａｔ  Ｃｏｍｂｉｎａｔｉｏｎ  Ｉｎｄｉｃａｔｏｒ、以下、“ＴＦＣＩ”）が含まれる。即ち、データ情報量に関する情報は１０ビットに示され、これを物理チャネルに伝送する場合には、３０ビットに構成して伝送するようになる。従って、前記ＤＰＣＣＨを通じてＤＣＨのためのＴＦＣＩとＤＳＣＨのためのＴＦＣＩを同時に伝送すべきである。以下、前記ＤＣＨのためのＴＦＣＩはＴＦＣＩフィールド１、または第１ＴＦＣＩとし、ＤＳＣＨのためのＴＦＣＩはＴＦＣＩフィールド２、または第２ＴＦＣＩとする。
【０００３】
前記ＤＰＣＣＨを通じてＤＣＨのためのＴＦＣＩとＤＳＣＨのためのＴＦＣＩを同時に伝送する方法は、二つの方法に大別される。一番目がハードスプリット（Ｈａｒｄ  Ｓｐｌｉｔ）方法であり、二番目が論理スプリット（Ｌｏｇｉｃａｌ  Ｓｐｌｉｔ）方法である。
【０００４】
前記ハードスプリット方法は、５ビットの前記ＴＦＣＩフィールド１と５ビットのＴＦＣＩフィールド２のそれぞれを（１５、５）穿孔された二重直交符号（Ｂｉ−Ｏｒｔｈｏｇｏｎａｌ  ｃｏｄｅ）に符号化し、これを多重化して３０シンボルの符号化シンボルを伝送する。
【０００５】
前記論理スプリット方法は、所定比率の前記ＴＦＣＩフィールド１とＴＦＣＩフィールド２を一つのＴＦＣＩに入力して、（３０、１０）穿孔されたリードミュラー符号（または、ｓｕｂ−ｃｏｄｅ  ｓｅｃｏｎｄ  ｏｒｄｅｒ  Ｒｅｅｄ  Ｍｕｌｌｅｒ  Ｃｏｄｅ）に符号化（ｃｏｄｉｎｇ）して３０シンボルの符号化シンボルを伝送する。前記ＴＦＣＩフィールド１とＴＦＣＩフィールド２の比率は、１：９、２：８、３：７、４：６、５：５、６：４、７：３、８：２、または９：１中のいずれか一つである。
【０００６】
図１は前記ハードスプリット方法による送信器の構造を示す図である。
【０００７】
前記図１を参照すると、先ず５ビットのＤＣＨのためのＴＦＣＩフィールド１が符号器１００に入力されると、前記符号器１００は前記５ビットのＤＣＨのためのＴＦＣＩフィールド１を（１５、５）穿孔された二重直交符号に符号化して１５シンボルの符号化シンボルをマルチプレクサ１１０に出力する。同時に５ビットのＤＳＣＨのためのＴＦＣＩフィールド２が（１５、５）二重直交符号器１０５に入力されると、前記符号器１０５は前記５ビットのＤＳＣＨのためのＴＦＣＩフィールド１を符号化して１５シンボルの符号化シンボルをマルチプレクサ１１０に出力する。前記マルチプレクサ１１０は前記符号器１００から出力された１５シンボルの符号化シンボルと前記符号器１０５から出力された１５シンボルの符号化シンボルを、時間的にマルチプレクシングして３０シンボルを配列して出力する。マルチプレクサ１２０は前記マルチプレクサ１１０の出力と同時に入力された他の信号（例えば、電力制御ビット（ＴＰＣ）、パイロットビット、およびデータビット）を時間的にマルチプレクシングした後、拡散器１３０に出力する。前記拡散器１３０は拡散符号生成器１３５から入力された拡散符号に前記マルチプレクサ１２０の出力信号を拡散して出力する。スクランブラー１４０はスクランブリング符号生成器１４５から入力されたスクランブリング符号に前記拡散信号をスクランブルして出力する。
【０００８】
図２は既存の３ＧＰＰ（３ｒｄ  Ｇｅｎｅｒａｔｉｏｎ  Ｐａｒｔｎｅｒｓｈｉｐ  Ｐｒｏｊｅｃｔ）で定義した前記ハードスプリット方法のための基地局と基地局制御器間（ノードＢとＲＮＣ間）の信号メッセージ及びデータ伝送を示す図である。
【０００９】
前記図２を参照すると、前記伝送するＤＳＣＨのデータが発生すると、ＳＲＮＣ（Ｓｅｒｖｉｎｇ  ＲＮＣ）１０のＲＬＣ（Ｒａｄｉｏ  Ｌｉｎｋ  Ｃｏｎｔｒｏｌ）１１は、１０１段階でＳＲＮＣ１０のＭＡＣ−Ｄ（Ｍｅｄｉｕｍ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ−Ｄｅｄｉｃａｔｅｄ  Ｃｏｎｔｒｏｌ）１３に前記ＤＳＣＨデータを伝送する。この時、伝送されるプリミティブ（ｐｒｉｍｉｔｉｖｅ）はＭＡＣ−Ｄ−Ｄａｔａ−ＲＥＱである。
【００１０】
１０２段階でＳＲＮＣ１０のＭＡＣ−Ｄ１３は、ＣＲＮＣ（Ｃｏｎｔｒｏｌ  ＲＮＣ）２０のＭＡＣ−Ｃ（ＭＡＣ−Ｃｏｍｍｏｎ  Ｃｈａｎｎｅｌ）２１にＲＬＣ１１から受信したＤＳＣＨデータを伝送する。この時、伝送されるプリミティブはＭＡＣ−Ｃ／ＳＨ−Ｄａｔａ−ＲＥＱである。
【００１１】
１０３段階でＣＲＮＣ２０のＭＡＣ−Ｃ２１は、１０２段階でＳＲＮＣ１０のＭＡＣ−Ｄ１３から受信されたＤＳＣＨデータのための伝送時間を決定した後（ｓｃｈｅｄｕｌｉｎｇ）、前記ＤＳＣＨデータと該当ＴＦＩ（Ｔｒａｎｓｐｏｒｔ  Ｆｏｒｍａｔ  Ｉｎｄｉｃａｔｏｒ）をノードＢ（以下、“ノードＢ”との用語は基地局を意味する）のＬ１（Ｌａｙｅｒ  １）３０に伝送する。この時、伝送されるプリミティブはＭＰＨＹ−Ｄａｔａ−ＲＥＱである。
【００１２】
１０４段階でＳＲＮＣ１０のＭＡＣ−Ｄ１３はノードＢのＬ１  ３０にＤＣＨの伝送データと該当ＴＦＩを伝送する。この時、伝送されるプリミティブはＭＰＨＹ−Ｄａｔａ−ＲＥＱである。
【００１３】
前記１０３段階と１０４段階で伝送されるデータは互いに独立的に伝送され、ノードＢのＬ１  ３０はＤＣＨのためのＴＦＣＩとＤＳＣＨのためのＴＦＣＩに区分されたＴＦＣＩを生成する。
【００１４】
前記１０３段階及び１０４段階で、データとＴＦＩはデータフレームプロトコール（ｄａｔａ  ｆｒａｍｅ  ｐｒｏｔｏｃｏｌ）を利用して伝送される。
【００１５】
前記１０３段階及び１０４段階でデータとＴＦＩを受信したノードＢのＬ１  ３０は、１０５段階でＵＥ（Ｕｓｅｒ  Ｅｑｕｉｐｍｅｎｔ：以下、“ＵＥ”との用語は移動端末を意味する）４０のＬ１  ４１に物理ＤＳＣＨ（以下、ＰＤＳＣＨ）を通じてＤＳＣＨデータを伝送する。
【００１６】
そして１０６段階でノードＢのＬ１  ３０はＵＥ４０のＬ１  ４１にＤＰＣＨを利用してＴＦＣＩを伝送する。前記ノードＢのＬ１  ３０は１０３段階と１０４段階で受信したＴＦＩを利用して生成したＴＦＣＩをそれぞれＤＣＨ用、ＤＳＣＨ用フィールドを利用して伝送する。
【００１７】
図３は前記論理スプリット方法のための基地局間の信号メッセージ及びデータ伝送を示す図である。
【００１８】
前記図３を参照すると、伝送するＤＳＣＨデータが発生すると、ＲＮＣ３００のＲＬＣ３０１は、２０１段階でＲＮＣ３００のＭＡＣ−Ｄ３０３にＤＳＣＨデータを伝送する。この時、伝送されるプリミティブはＭＡＣ−Ｄ−Ｄａｔａ−ＲＥＱである。
【００１９】
前記ＲＬＣ３０１からＤＳＣＨデータを受信したＭＡＣ−Ｄ３０３は、２０２段階で前記ＤＳＣＨデータをＭＡＣ−Ｃ／ＳＨ（ＭＡＣ−Ｃｏｍｍｏｎ／Ｓｈａｒｅｄ  ｃｈａｎｎｅｌ）３０５に伝送する。この時、伝送されるプリミティブはＭＡＣ−Ｃ／ＳＨ−Ｄａｔａ−ＲＥＱである。
【００２０】
前記ＤＳＣＨデータを受信したＭＡＣ−Ｃ／ＳＨ３０５は、前記ＤＳＣＨデータの伝送時間を決定した後、２０３段階で前記ＤＳＣＨデータに該当するＴＦＣＩをＭＡＣ−Ｄ３０３に伝送する。
【００２１】
前記ＭＡＣ−Ｃ／ＳＨ３０５は前記２０３段階で該当ＴＦＣＩをＭＡＣ−Ｄ３０３に伝送した後、２０４段階でノードＢのＬ１  ３０７にＤＳＣＨデータを伝送する。前記ＤＳＣＨデータは前記２０３段階で予め決定された（ｓｃｈｅｄｕｌｅｄ）時間に伝送される。
【００２２】
前記２０３段階でＭＡＣ−Ｃ／ＳＨ３０５から伝送されるＤＳＣＨデータに対するＴＦＣＩを受信したＭＡＣ−Ｄ３０３は、２０５段階でＤＳＣＨのためのＴＦＩを決定してノードＢのＬ１  ３０７に伝送する。前記ＭＡＣ−Ｄ３０３は前記ＴＦＩの代わりＴＦＣＩを伝送することもできる。この時、伝送されるプリミティブはＭＰＨＹ−Ｄａｔａ−ＲＥＱである。
【００２３】
前記ＤＳＣＨのためのＴＦＩ（ＴＦＩ１）を伝送した後、前記ＭＡＣ−Ｄ３０３は２０６段階でＤＣＨのためのＴＦＩ（ＴＦＩ２）を決定し、前記ＴＦＩ２と共にＤＣＨデータをノードＢのＬ１  ３０７に伝送する。前記ＭＡＣ−Ｄ３０３は前記ＴＦＩの代わりＴＦＣＩを伝送することもできる。この時、伝送されるプリミティブはＭＰＨＹ−Ｄａｔａ−ＲＥＱである。
【００２４】
前記２０４段階で伝送されるＤＳＣＨデータと２０５段階で伝送されるＴＦＩは、前記２０３段階で決定された時間と関係を有する。即ち、２０５段階で伝送されるＴＦＩは、２０４段階で前記ＤＳＣＨデータがＰＤＳＣＨを通じて伝送される直前フレームにＤＰＣＣＨを通じてＵＥ３１０に伝送される。
【００２５】
前記２０４、２０５及び２０６段階で前記データ及びＴＦＩはフレームプロトコール（Ｆｒａｍｅ  ｐｒｏｔｏｃｏｌ）を利用して伝送される。特に、２０６段階で前記ＴＦＣＩは制御フレーム（Ｃｏｎｔｒｏｌ  ｆｒａｍｅ）を通じて伝送される。
【００２６】
２０７段階でノードＢのＬ１  ３０７は、ＵＥ３１０のＬ１  ３１１にＰＤＳＣＨを通じてＤＳＣＨデータを伝送する。
【００２７】
２０８段階でノードＢのＬ１  ３０７は前記２０５段階と２０６段階で受信されたＴＦＩを利用してＴＦＣＩを生成し、前記生成されたＴＦＣＩをＵＥ３１０のＬ１  ３１１にＤＰＣＨを通じて伝送する。具体的に前記ノードＢのＬ１  ３０７は前記２０５段階と２０６段階で受信したそれぞれのＴＦＣＩ、またはＴＦＩを利用してＴＦＣＩを生成してＤＰＣＣＨを利用してＬ１  ３１１に伝送する。
【００２８】
前記論理スプリット方法を要約すると、前記ＭＡＣ−Ｃ／ＳＨ３０５は２０３段階でＭＡＣ−Ｄ３０３にＤＳＣＨスケジューリング情報及び該当ＤＳＣＨのＴＦＣＩ情報を伝送する。これはＤＳＣＨのためのＴＦＣＩとＤＣＨのためのＴＦＣＩを同一の符号化方法に符号化するので、ＭＡＣ−Ｄ３０３は前記ＤＳＣＨスケジューリング情報とＴＦＣＩ情報をノードＢのＬ１  ３０７に同時に伝送すべきであるためである。従ってＭＡＣ−Ｄ３０３が伝送するデータを有する場合、ＭＡＣ−Ｃ／ＳＨ３０５にデータを伝送した後、ＭＡＣ−Ｃ／ＳＨ３０５からのスケジューリング（Ｓｃｈｅｄｕｌｉｎｇ）情報及びＴＦＣＩ情報を受信するまで、遅延が発生する。またＭＡＣ−Ｃ／ＳＨ３０５とＭＡＣ−Ｄ３０３がｌｕｒ上に分離されている場合、即ち、ＭＡＣ−Ｃ／ＳＨ３０５はＤＲＮＣ（Ｄｒｉｆｔ  ＲＮＣ）に、ＭＡＣ−Ｄ３０３はＳＲＮＣにある場合、ｌｕｒ上でスケジューリング情報及びＴＦＣＩ情報を交換するので、大きな遅延が発生する。
【００２９】
前記説明によると、論理スプリット方法に比べてハードスプリット方法が、ＭＡＣ−Ｃ／ＳＨでのスケジューリング以後に、ＭＡＣ−Ｄへの情報伝送が不要であるので、遅延（ｄｅｌａｙ）を低減することができる。これはハードスプリット方法の場合、ノードＢでＤＣＨ用ＴＦＣＩとＤＳＣＨ用ＴＦＣＩをそれぞれ独立的に符号化できるので可能である。またＭＡＣ−Ｃ／ＳＨとＭＡＣ−Ｄがｌｕｒ上に分離されている場合、即ちＭＡＣ−Ｃ／ＳＨはＤＲＮＣに、ＭＡＣ−ＤはＳＲＮＣにある場合、ｌｕｒ上でスケジューリング情報を交換しないので、遅延増加を防止することができる利点がある。前記説明によると、ＤＣＨとＤＳＣＨのための前記ＴＦＣＩの情報量（ビット）は、それぞれ５ビットずつ固定的に分けられ、それぞれ最大前記ＤＣＨのための３２個の情報と前記ＤＳＣＨのための３２個の情報を示すことができる。従って、ＤＳＣＨ、またはＤＣＨのための情報が３２個以上である場合は、ハードスプリットモードが使用できない短所がある。
【００３０】
【発明が解決しようとする課題】
従って本発明の目的は、多様な符号率により相異なる比率に伝送されるＤＣＨ用ＴＦＣＩと前記ＤＳＣＨ用ＴＦＣＩそれぞれに対して、適応的に相関度を計算する装置及び方法を提供することにある。
【００３１】
本発明の他の目的は、ウォルシュ符号に対する逆アダマール変換器を使用して、ＴＦＣＩの受信を最適化する装置及び方法を提供することにある。
【００３２】
本発明のさらに他の目的は、受信されるＴＦＣＩの情報量に対応して最小限の計算に相関度を測定する装置及び方法を提供することにある。
【００３３】
本発明のさらに他の目的は、逆アダマール変換による相関度計算を所定段階に区分し、入力される情報量に対応して一部段階のみを選択的に適用する装置及び方法を提供することにある。
【００３４】
本発明のさらに他の目的は、逆アダマール変換による相関度計算を所定段階に区分し、各段階で遂行する計算を簡略化する装置及び方法を提供することにある。
【００３５】
【課題を解決するための手段】
このような目的を達成するための第１見地による本発明は、可変長さを有する所定の直交符号により符号化されたダウンリンク共有チャネルのための伝送形式組合せ表示ビット、または専用チャネルのための伝送形式組合せ表示ビットを受信する移動通信システムの受信装置で、前記ダウンリンク共有チャネルのための伝送形式組合せ表示ビット、または前記専用チャネルのための伝送形式組合せ表示ビットを復号化する方法において、最大逆アダマール変換段階中、所定の符号長さにより使用する逆アダマール変換段階を決定する過程と、前記所定の符号長さを有する信号を順次的に入力し、前記決定された逆アダマール変換段階に対応して逆アダマール変換を順次的に遂行する過程と、前記逆アダマール変換段階によるすべての逆アダマール変換が完了されると、最終逆アダマール変換段階により出力される演算信号を前記所定の符号長さを有するすべての直交符号による相関値に出力する過程と、からなる。
【００３６】
このような目的を達成するための第２見地による本発明は、可変長さを有する所定の直交符号により符号化されたダウンリンク共有チャネルのための伝送形式組合せ表示ビット、または専用チャネルのための伝送形式組合せ表示ビットを受信する移動通信システムの受信装置で、前記ダウンリンク共有チャネルのための伝送形式組合せ表示ビット、または前記専用チャネルのための伝送形式組合せ表示ビットを復号化する装置において、順次的に入力される所定の符号長さを有する信号に対してｉ番目逆アダマール変換段階を遂行する場合、前記信号を入力順に基づいて、２ｉ個の信号に少なくとも一つのグループを構成し、前記各グループを構成する信号において、ｋ番目信号とｋ＋２ｉ−１番目信号を加算した演算信号と、前記各グループを構成する信号において、ｋ番目信号からｋ＋２ｉ−１番目信号を減算した演算信号を出力する逆アダマール変換部と、前記逆アダマール変換部それぞれを次の逆アダマール変換部、または最終出力端にスイッチングするスイッチと、前記逆アダマール変換部中、前記所定の符号長さにより要求される逆アダマール変換部から順次的に遂行された逆アダマール変換により出力された演算信号が前記最終出力端に出力されるように前記スイッチのそれぞれを制御する制御信号を出力する制御部と、からなる。
【００３７】
【発明の実施の形態】
以下、本発明の望ましい実施形態について添付図を参照しつつ詳細に説明する。下記の発明において、本発明の要旨のみを明瞭にする目的で、関連した公知機能又は構成に関する具体的な説明は省略する。
【００３８】
本発明はハードスプリット方法の場合、ＤＳＣＨとＤＣＨのための情報ビットの数が総１０ビットであり、前記１０情報ビットが１：９、２：８、３：７、４：６、５：５、６：４、７：３、８：２、または９：１に分けられた後、それぞれに対して符号化（ｃｏｄｉｎｇ）を適用する。
【００３９】
先ず、物理階層で一つのフレームには３０個のＴＦＣＩ符号シンボルが符号率１／３に伝送される。前記ＴＦＣＩ情報ビットが前記のように一定比に分けられる時、前記一定比と同一の比率に符号シンボルの数を分けてそれぞれの符号率を維持するのが望ましい。例えば、１０個の入力ビットが１：９の比に分けられる場合、３０個の出力シンボルは符号率１／３に３：２７の比に分けられ、１０個の入力ビットが２：８に分けられる場合、３０個の出力シンボルは６：２４の比に分けられ、１０個の入力ビットが３：７に分けられる場合、３０個の出力シンボルは９：２１の比に分けられ、１０個の入力ビットが４：６に分けられる場合、３０個の出力シンボルは１２：１８の比に分けられる。
【００４０】
従って、情報量の比率が１：９である場合、１ビットを受信して３個の符号シンボルを出力する（３、１）符号器と、９ビットを受信して２７個の符号シンボルを出力する（２７、９）符号器が必要であり、情報量の比率が２：８である場合、２ビットを受信して６個の符号シンボルを出力する（６、２）符号器と、８ビットを受信して２４個の符号シンボルを出力する（２４、８）符号器が必要であり、情報量の比率が３：７である場合、３ビットを受信して９個の符号シンボルを出力する（９、３）符号器と、７ビットを受信して２１個の符号シンボルを出力する（２１、７）符号器が必要であり、情報量の比率が４：６である場合、４ビットを受信して１２個の符号シンボルを出力する（１２、４）符号器と、６ビットを受信して１８個の符号シンボルを出力する（１８、６）符号器が必要である。従って、前記１０種類の符号器が優秀な性能及び低いハードウェアの複雑度を有するために、前記１０種類の符号器が同一の方法で動作することが要求される。
【００４１】
通常的に、線形誤り訂正符号（Ｌｉｎｅａｒ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｎｇ  Ｃｏｄｅ）の性能を示す尺度（ｍｅａｓｕｒｅ）には、誤り訂正符号の符号語（ｃｏｄｅｗｏｒｄ）のハミング距離（Ｈａｍｍｉｎｇ  ｄｉｓｔａｎｃｅ）分布があるが、これはそれぞれの符号語で０ではないシンボルの数を意味する。例えば、“０１１１”が所定符号語であれば、この符号語に含まれた１の数、即ち、ハミング距離は３である。この時、各種符号語のハミング距離値中の一番小さい値を最小距離（ｄｍｉｎ：ｍｉｎｉｍｕｍ  ｄｉｓｔａｎｃｅ）とする。前記最小距離が大きいほど、前記線形誤り訂正符号は優秀な誤り訂正性能を有する。これは参照文献“Ｔｈｅ  Ｔｈｅｏｒｙ  ｏｆ  Ｅｒｒｏｒ−Ｃｏｒｒｅｃｔｉｎｇ  Ｃｏｄｅｓ”−  Ｆ．Ｊ．Ｍａｃｗｉｌｌｉａｍｓ，  Ｎ．Ｊ．Ａ．Ｓｌｏａｎｅ，  Ｎｏｒｔｈ−Ｈｏｌｌａｎｄで詳細に開示されている。
【００４２】
また、低いハードウェアの複雑度のため、前記相異なる長さの符号器を同一構造で動作させるためには、一番大きな長さの符号、即ち、（３２、１０）符号をショートニング（Ｓｈｏｒｔｅｎｉｎｇ）するのが望ましい。前記ショートニング方法を使用するためには符号シンボルの穿孔が必要であるが、前記（３２、１０）符号の穿孔において、前記符号の最小距離は前記穿孔位置によって変わる。従って、前記穿孔された符号が最適の最小距離を有するようにする穿孔位置を求めることが望ましい。
【００４３】
例えば、前記複数個の符号中、（６、２）符号として、最適の符号は（３、２）シンプレックス符号を２回反復して使用するのが最小距離観点で一番望ましい。この時、前記（３、２）シンプレックスの入力情報ビットと出力される（３、２）シンプレックス符号語間の関係は、下記＜表１＞のようである。
【表１】
0003599713.tif 000002
【００４４】
もし、前記（３、２）シンプレックス符号語を２回反復すると、入力情報ビットと出力される（３、２）シンプレックス符号語間の関係は、下記＜表２＞のようである。
【表２】
0003599713.tif 000003
【００４５】
しかし、前記２回反復した（３、２）シンプレックス符号語は、既存の（１６、４）リードミュラー符号をショートニングすることにより具現することができる。ショートニング方法に対して例を挙げて説明すると、先ず、（１６、４）リードミュラー符号は長さ１６である４個の基底符号語の線形結合である（ここで、４は入力情報ビットの数である）。前記４個の入力情報ビット中、２ビットのみを受信するとは、長さ１６である４個の基底符号語中、２個の基底符号語のみの線形結合を使用し、残りは使用しないということである。また、前記のように基底符号語の使用を制限した後、前記１６個のシンボル中、１０個のシンボルを穿孔すると、前記（１６、４）符号器を（６、２）符号器として動作させることができる。下記＜表３＞は前記ショートニング方法を説明する。
【表３】
0003599713.tif 000004
【００４６】
前記＜表３＞を参照すると、先ず、全ての（１６、４）符号語は４個の長さ１６である基底符号語（表３のＡ、Ｂ、Ｃ、Ｄ）の線形結合である。この時、前記（６、２）符号を得るために、前記４個の基底符号語中、上位２個の符号語のみを使用する。すると、前記上位４個の符号語のみ使用され、残り下位１２個の符号語は自動的に使用されないようになる。また前記上位４個の符号語を長さ６の符号語に形成するためには、１６個のシンボル中、１０個のシンボルを穿孔すべきである。前記＜表３＞で（＊）に表示された部分を穿孔し、残り６個の符号シンボルを集めると、前記＜表２＞で示した２回反復された（３、２）シンプレックス符号語を得ることができる。従って、下記では（３２、１０）リードミュラー符号（Ｓｕｂ−ｃｏｄｅ  ｏｆ  ｔｈｅ  Ｓｅｃｏｎｄ  ｏｒｄｅｒ  Ｒｅｅｄ  Ｍｕｌｌｅｒ  ｃｏｄｅ）をショートニングして、情報量の比が１：９である場合に使用される（３、１）最適符号と（２７、９）最適符号を形成する符号器の構造と、情報量の比が２：８である場合に使用される（６、２）最適符号と（２４、８）最適符号を形成する符号器の構造と、情報量の比が３：７である場合に使用される（９、３）最適符号と（２１、７）最適符号を形成する符号器の構造と、情報量の比が４：６である場合に使用される（１２、４）最適符号と（１８、６）最適符号を形成する符号器の構造と、情報量の比が５：５である場合に使用される（１５、５）最適符号と（１５、５）最適符号を形成する符号器の構造に対して実施形態を通じて説明する。また、これに対応する復号器の構造に対して実施形態を通じて説明する。
【００４７】
《１．送信器の構成及び動作》
下記の実施形態はハードスプリット方法で、ハードスプリット方法の場合、それぞれ５ビットに構成される情報量を論理（Ｌｏｇｉｃａｌ）スプリットモードのように、１０ビットを１：９、２：８、３：７、４：６、５：５、６：４、７：３、８：２、または９：１に分けて情報を示した後、それぞれに対して符号化を適用できるようにする装置及び方法を示す。
【００４８】
図４は本発明の実施形態による送信器の構造を示す。図４を参照すると、前記情報量の比に応じて分けられたＤＳＣＨ用ＴＦＣＩビットとＤＣＨ用ＴＦＣＩビットが第１符号器４００と第２符号器４０５にそれぞれ入力される。ここで、前記ＤＳＣＨ用ＴＦＣＩビットはＴＦＣＩフィールド１、または第１ＴＦＣＩとし、ＤＣＨ用ＴＦＣＩビットはＴＦＣＩフィールド２、または第２ＴＦＣＩビットとする。前記ＤＳＣＨ用ＴＦＣＩビットは第１ＴＦＣＩビット発生器４５０で発生され、ＤＣＨ用ＴＦＣＩビットは第２ＴＦＣＩビット発生器４５５で発生される。前記第１及び第２ＴＦＣＩビットは情報量の比に応じて、上述したように相異なる比率を有する。また前記情報量の比に応じた符号語の長さ設定値である符号長さ情報を示す長さ制御信号が第１符号器４００と第２符号器４０５に入力される。前記符号長さ情報は符号長さ情報発生器４６０で発生され、この時、前記符号長さ情報は前記第１ＴＦＣＩビット及び第２ＴＦＣＩビットの長さによって可変される値を有する。
【００４９】
この時、前記情報量の比が６：４である場合、前記符号器４００は前記６ビットのＤＳＣＨ用ＴＦＣＩビットを受信すると同時に、６ビットを受信して１８シンボルの符号語を出力する（１８、６）符号器として動作するようにする長さ制御信号に応答して、１８シンボルの符号化シンボルを出力し、符号器４０５は前記４ビットのＤＣＨ用ＴＦＣＩビットを受信すると同時に、４ビットを受信して１２シンボルの符号語を出力する（１２、４）符号器として動作するようにする長さ制御信号に応答して、１２シンボルの符号化シンボルを出力するようになる。また、情報量の比が７：３である場合、前記符号器４００は前記７ビットのＤＳＣＨ用ＴＦＣＩビットを受信すると同時に、７ビットを受信して２１シンボルの符号語を出力する（２１、７）符号器として動作するようにする長さ制御信号に応答して、２１シンボルの符号化シンボルを出力し、前記符号器４０５は前記３ビットのＤＣＨ用ＴＦＣＩビットを受信すると同時に、３ビットを受信して９シンボルの符号語を出力する（９、３）符号器として動作するようにする長さ制御信号に応答して、９シンボルの符号化シンボルを出力するようになる。また、情報量の比が８：２である場合、前記符号器４００は前記８ビットのＤＳＣＨ用ＴＦＣＩビットを受信すると同時に、８ビットを受信して２４シンボルの符号語を出力する（２４、８）符号器として動作するようにする長さ制御信号に応答して、２４シンボルの符号化シンボルを出力し、前記符号器４０５は前記２ビットのＤＣＨ用ＴＦＣＩビットを受信すると同時に、２ビットを受信して６シンボルの符号語を出力する（６、２）符号器として動作するようにする長さ制御信号に応答して、６シンボルの符号化シンボルを出力するようになる。
【００５０】
また、情報量の比が９：１である場合、前記符号器４００は前記９ビットのＤＳＣＨ用ＴＦＣＩビットを受信すると同時に、９ビットを受信して２７シンボルの符号語を出力する（２７、９）符号器として動作するようにする長さ制御信号に応答して、２７シンボルの符号化シンボルを出力し、前記符号器４０５は前記１ビットのＤＣＨ用ＴＦＣＩビットを受信すると同時に、１ビットを受信して３シンボルの符号語を出力する（３、１）符号器として動作するようにする長さ制御信号に応答して、３シンボルの符号化シンボルを出力するようになる。
【００５１】
図５は前記符号器４００及び符号器４０５の構造を示す。図５を参照して前記符号器の動作をそれぞれの情報量の比に応じて説明する。
【００５２】
〈１．情報量の比が１：９である場合〉
情報量の比が１：９である場合、符号器４００は（３、１）符号器として動作し、符号器４０５は（２７、９）符号器として動作する。従って、符号器４００と符号器４０５の動作については別々に説明する。まず最初に前記符号化器４００の動作について説明することにする。
【００５３】
１ビットの入力ビットが符号器４００に入力されると、前記入力ビットはａ０にし、残りａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、ａ８、ａ９はすべて０に満たす。すると、前記入力ビットａ０は乗算器５１０に、入力ビットａ１は乗算器５１２に、入力ビットａ２は乗算器５１４に、入力ビットａ３は乗算器５１６に、入力ビットａ４は乗算器５１８に、入力ビットａ５は乗算器５２０に、入力ビットａ６は乗算器５２２に、入力ビットａ７は乗算器５２４に、入力ビットａ８は乗算器５２６に、入力ビットａ９は乗算器５２８に入力される。これと同時に、ウォルシュ符号生成器５００は基底符号語Ｗ１＝１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１００を生成して乗算器５１０に出力すると、前記乗算器５１０はシンボル単位に前記符号語Ｗ１と入力ビットａ０を乗算して排他的加算器５４０に出力する。また、前記ウォルシュ符号生成器５００はその以外の基底符号語Ｗ２、Ｗ４、Ｗ８、Ｗ１６を生成してそれぞれ乗算器５１２、５１４、５１６、５１８に出力し、ａｌｌ  １符号生成器５０２は全部１である基底符号語を生成して乗算器５２０に出力する。
【００５４】
マスク生成器５０４は基底符号語Ｍ１、Ｍ２、Ｍ４、Ｍ８を生成してそれぞれ乗算器５２２、５２４、５２６、５２８に出力する。しかし、前記乗算器５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８それぞれに入力された前記入力ビットａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、ａ８、ａ９がすべて０であるので、前記乗算器５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８は０（信号なし）を出力して、排他的加算器５４０の出力に影響を与えない。即ち、前記排他的加算器５４０が乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８の出力値を排他的加算した値が、前記乗算器５１０の出力値と同一である。前記排他的加算器５４０から出力された３２個のシンボルは穿孔器５６０に入力される。
【００５５】
これと同時に、制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力し、前記穿孔器５６０は前記制御器５５０で出力された長さ制御信号によって前記入力された０番目から３１番目までの総３２個の符号シンボル中、０、１、３、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、３０、３１番目符号シンボルを穿孔する。言い換えれば、前記穿孔器５６０は３２符号シンボル中、２９シンボルが穿孔された３個の符号化シンボルを出力する。
【００５６】
符号器４０５の動作において、９ビットの入力ビットが符号器４０５に入力されると、前記入力ビットはそれぞれａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７、ａ８にし、残りａ９は０に満たす。前記入力ビットａ０は乗算器５１０に、入力ビットａ１は乗算器５１２に、入力ビットａ２は乗算器５１４に、入力ビットａ３は乗算器５１６に、入力ビットａ４は乗算器５１８に、入力ビットａ５は乗算器５２０に、入力ビットａ６は乗算器５２２に、入力ビットａ７は乗算器５２４に、入力ビットａ８は乗算器５２６に、入力ビットａ９は乗算器５２８に入力される。これと同時に、ウォルシュ符号生成器５００は基底符号語Ｗ１＝１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１００を生成して乗算器５１０に出力し、基底符号語Ｗ２＝０１１００１１００１１００１１０１１００１１００１１００１１００を生成して乗算器５１２に出力し、基底符号語Ｗ４＝０００１１１１００００１１１１０００１１１１００００１１１１００を生成して乗算器５１４に出力し、基底符号語Ｗ８＝０００００００１１１１１１１１０００００００１１１１１１１１００を生成して乗算器５１６に出力し、基底符号語Ｗ１６＝０００００００００００００００１１１１１１１１１１１１１１１０１を生成して乗算器５１８に出力する。すると、前記乗算器５１０はシンボル単位に前記基底符号語Ｗ１と入力ビットａ０を乗算して排他的加算器５４０に出力し、前記乗算器５１２はシンボル単位に前記基底符号語Ｗ２と入力ビットａ１を乗算して排他的加算器５４０に出力し、前記乗算器５１４はシンボル単位に前記基底符号語Ｗ４と入力ビットａ２を乗算して排他的加算器５４０に出力し、前記乗算器５１６はシンボル単位に前記基底符号語Ｗ８と入力ビットａ３を乗算して排他的加算器５４０に出力し、前記乗算器５１８はシンボル単位に前記基底符号語Ｗ１６と入力ビットａ４を乗算して排他的加算器５４０に出力する。また、ａｌｌ  １符号生成器５０２は全部１である長さ３２の基底符号語を生成して乗算器５２０に出力すると、前記乗算器５２０はシンボル単位に前記全部１である基底符号語と入力ビットａ５を乗算して排他的加算器５４０に出力する。
【００５７】
また、マスク生成器５０４は基底符号語Ｍ１＝０１０１  ００００  １１００  ０１１１  １１００  ０００１  １１０１  １１０１を生成して乗算器５２２に出力し、基底符号語Ｍ２＝００００  ００１１  １００１  １０１１  １０１１  ０１１１  ０００１  １１００を生成して乗算器５２４に出力し、基底符号語Ｍ４＝０００１  ０１０１  １１１１  ００１０  ０１１０  １１００  １０１０  １１００を生成して乗算器５２６に出力する。すると、前記乗算器５２２はシンボル単位に前記基底符号語Ｍ１と入力ビットａ６を乗算して排他的加算器５４０に出力し、前記乗算器５２４はシンボル単位に前記基底符号語Ｍ２と入力ビットａ７を乗算して排他的加算器５４０に出力し、前記乗算器５２６はシンボル単位に前記基底符号語Ｍ４と入力ビットａ８を乗算して排他的加算器５４０に出力する。また、前記マスク生成器５０４は基底符号語Ｍ８を生成して乗算器５２８に出力する。しかし、前記乗算器５２８に入力された前記入力ビットａ９が０であるので、前記乗算器５２８は０（信号なし）を出力して、排他的加算器５４０の出力に影響を与えない。即ち、前記排他的加算器５４０が乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８からの出力値をすべて排他的加算した値は、前記乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６からの出力値を排他的加算した値と同一である。前記排他的加算器５４０から出力された３２個のシンボルは穿孔器５６０に入力される。
【００５８】
これと同時に、制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力し、前記穿孔器５６０は前記制御器５５０で出力された制御信号によって前記入力された０番目から３１番目までの総３２個の符号シンボル中、０、２、８、１９、２０番目符号シンボルを穿孔する。言い換えれば、前記穿孔器５６０は３２個の符号シンボル中、５シンボルが穿孔された２７個の符号化シンボルを出力する。
【００５９】
〈２．情報量の比が２：８である場合〉
情報量の比が２：８である場合、符号器４００は（６、２）符号器として動作し、符号器４０５は（２４、８）符号器として動作する。従って、符号器４００と符号器４０５の動作については別々に説明する。まず最初に前記符号化器４００の動作について説明することにする。
【００６０】
２ビットの入力ビットが符号器４００に入力されると、前記入力ビットはａ０、ａ１にし、残りａ２、ａ３、ａ４、ａ５、ａ６、ａ７、ａ８、ａ９は０に満たす。前記入力ビットａ０は乗算器５１０に、入力ビットａ１は乗算器５１２に、入力ビットａ２は乗算器５１４に、入力ビットａ３は乗算器５１６に、入力ビットａ４は乗算器５１８に、入力ビットａ５は乗算器５２０に、入力ビットａ６は乗算器５２２に、入力ビットａ７は乗算器５２４に、入力ビットａ８は乗算器５２６に、入力ビットａ９は乗算器５２８に入力される。これと同時に、ウォルシュ符号生成器５００は基底符号語Ｗ１＝１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１００を生成して乗算器５１０に出力すると、前記乗算器５１０はシンボル単位に前記符号語Ｗ１と入力ビットａ０を乗算して排他的加算器５４０に出力し、基底符号語Ｗ２＝０１１００１１００１１００１１０１１００１１００１１００１１００を生成して乗算器５１２に出力すると、前記乗算器５１２はシンボル単位に前記符号語Ｗ２と入力ビットａ１を乗算して排他的加算器５４０に出力する。また、前記ウォルシュ符号生成器５００は、その以外の基底符号語Ｗ４、Ｗ８、Ｗ１６を生成してそれぞれ乗算器５１４、５１６、５１８に出力し、ａｌｌ  １符号生成器５０２は全部１である基底符号語を生成して乗算器５２０に出力する。
【００６１】
マスク生成器５０４は前記基底符号語Ｍ１、Ｍ２、Ｍ４、Ｍ８を生成してそれぞれ乗算器５２２、５２４、５２６、５２８に出力する。しかし、前記乗算器５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８に入力された前記入力ビットａ２、ａ３、ａ４、ａ５、ａ６、ａ７、ａ８、ａ９が０であるので、前記乗算器５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８は０を出力して、排他的加算器５４０の出力に影響を与えない。即ち、前記排他的加算器５４０が乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８の出力値を排他的加算した値は、前記乗算器５１０と乗算器５１２の出力値を排他的加算した値と同一である。前記排他的加算器５４０から出力された３２個のシンボルは穿孔器５６０に入力される。
【００６２】
これと同時に、前記制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力する。前記穿孔器５６０は前記制御器５５０で出力された制御信号によって前記入力された０番目から３１番目までの総３２個の符号シンボル中、３、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、３０、３１番目符号シンボルを穿孔する。言い換えれば、前記穿孔器５６０は３２符号シンボル中、２６シンボルが穿孔された６個の符号化シンボルを出力する。
【００６３】
符号器４０５の動作において、８ビットの入力ビットが符号器４０５に入力されると、前記入力ビットはそれぞれａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６、ａ７にし、残りａ８、ａ９は０に満たす。すると、前記入力ビットａ０は乗算器５１０に、入力ビットａ１は乗算器５１２に、入力ビットａ２は乗算器５１４に、入力ビットａ３は乗算器５１６に、入力ビットａ４は乗算器５１８に、入力ビットａ５は乗算器５２０に、入力ビットａ６は乗算器５２２に、入力ビットａ７は乗算器５２４に、入力ビットａ８は乗算器５２６に、入力ビットａ９は乗算器５２８に入力される。これと同時に、ウォルシュ符号生成器５００は基底符号語Ｗ１＝１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１００を生成して乗算器５１０に出力し、基底符号語Ｗ２＝０１１００１１００１１００１１０１１００１１００１１００１１００を生成して乗算器５１２に出力し、基底符号語Ｗ４＝０００１１１１００００１１１１０００１１１１００００１１１１００を生成して乗算器５１４に出力し、基底符号語Ｗ８＝０００００００１１１１１１１１０００００００１１１１１１１１００を生成して乗算器５１６に出力し、基底符号語Ｗ１６＝０００００００００００００００１１１１１１１１１１１１１１１０１を生成して乗算器５１８に出力する。すると、前記乗算器５１０はシンボル単位に前記基底符号語Ｗ１と入力ビットａ０を乗算して排他的加算器５４０に出力し、前記乗算器５１２はシンボル単位に前記基底符号語Ｗ２と入力ビットａ１を乗算して排他的加算器５４０に出力し、前記乗算器５１４はシンボル単位に前記基底符号語Ｗ４と入力ビットａ２を乗算して排他的加算器５４０に出力し、前記乗算器５１６はシンボル単位に前記基底符号語Ｗ８と入力ビットａ３を乗算して排他的加算器５４０に出力し、前記乗算器５１８はシンボル単位に前記基底符号語Ｗ１６と入力ビットａ４を乗算して排他的加算器５４０に出力する。また、ａｌｌ  １符号生成器５０２は全部１である長さ３２の基底符号語を生成して乗算器５２０に出力する。すると、前記乗算器５２０はシンボル単位に全部１である前記基底符号語と入力ビットａ５を乗算して排他的加算器５４０に出力する。
【００６４】
また、マスク生成器５０４は基底符号語Ｍ１＝０１０１  ００００  １１００  ０１１１  １１００  ０００１  １１０１  １１０１を生成して乗算器５２２に出力し、基底符号語Ｍ２＝００００  ００１１  １００１  １０１１  １０１１  ０１１１  ０００１  １１００を生成して乗算器５２４に出力する。前記乗算器５２２はシンボル単位に前記基底符号語Ｍ１と入力ビットａ６を乗算して排他的加算器５４０に出力し、前記乗算器５２４はシンボル単位に前記基底符号語Ｍ２と入力ビットａ７を乗算して排他的加算器５４０に出力する。また、前記マスク生成器５０４は前記基底符号語Ｍ４、Ｍ８を生成してそれぞれ乗算器５２６及び５２８に出力する。しかし、前記乗算器５２６、５２８にそれぞれ入力された前記入力ビットａ８、ａ９が０であるので、前記乗算器５２６、５２８は０（信号なし）を出力して、前記排他的加算器５４０の出力に影響を与えない。即ち、前記排他的加算器５４０が乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８からの出力値をすべて排他的加算して値と、前記乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４からの出力値を排他的加算した値が同一である。前記排他的加算器５４０から出力された３２個のシンボルは穿孔器５６０に入力される。
【００６５】
これと同時に、前記制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力する。前記穿孔器５６０は前記制御器５５０で出力された制御信号に応じて前記入力された０番目から３１番目までの総３２個の符号シンボル中、１、７、１３、１５、２０、２５、３０、３１番目符号シンボルを穿孔する。言い換えれば、前記穿孔器５６０は３２符号シンボル中、８シンボルが穿孔された２４個の符号化シンボルを出力する。
【００６６】
〈３．情報量の比が３：７である場合〉
情報量の比が３：７である場合、符号器４００は（９、３）符号器として動作し、符号器４０５は（２１、７）符号器として動作する。従って、符号器４００及び符号器４０５の動作については別々に説明する。まず最初に前記符号化器４００の動作について説明することにする。
【００６７】
３ビットの入力ビットが符号器４００に入力されると、前記入力ビットはａ０、ａ１、ａ２にし、残りａ３、ａ４、ａ５、ａ６、ａ７、ａ８、ａ９は０に満たす。前記入力ビットａ０は乗算器５１０に、入力ビットａ１は乗算器５１２に、入力ビットａ２は乗算器５１４に、入力ビットａ３は乗算器５１６に、入力ビットａ４は乗算器５１８に、入力ビットａ５は乗算器５２０に、入力ビットａ６は乗算器５２２に、入力ビットａ７は乗算器５２４に、入力ビットａ８は乗算器５２６に、入力ビットａ９は乗算器５２８に入力される。これと同時に、ウォルシュ符号生成器５００は基底符号語Ｗ１＝１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１００を生成して乗算器５１０に出力し、基底符号語Ｗ２＝０１１００１１００１１００１１０１１００１１００１１００１１００を生成して乗算器５１２に出力し、基底符号語Ｗ４＝０００１１１１００００１１１１０００１１１１００００１１１１００を生成して乗算器５１４に出力すると、前記乗算器５１０はシンボル単位に前記符号語Ｗ１と入力ビットａ０を乗算して排他的加算器５４０に出力し、前記乗算器５１２はシンボル単位に前記符号語Ｗ２と入力ビットａ１を乗算して排他的加算器５４０に出力し、前記乗算器５１４はシンボル単位に前記符号語Ｗ４と入力ビットａ２を乗算して排他的加算器５４０に出力する。また、前記ウォルシュ符号生成器５００はその以外の基底符号語Ｗ８、Ｗ１６を生成してそれぞれ乗算器５１６、５１８に出力し、ａｌｌ  １符号生成器５０２は全部１である基底符号語を生成して乗算器５２０に出力する。
【００６８】
マスク生成器５０４は前記基底符号語Ｍ１、Ｍ２、Ｍ４、Ｍ８を生成してそれぞれ乗算器５２２、５２４、５２６、５２８に出力する。しかし、前記乗算器５１６、５１８、５２０、５２２、５２４、５２６、５２８に入力された前記入力ビットａ３、ａ４、ａ５、ａ６、ａ７、ａ８、ａ９が０であるので、前記乗算器５１６、５１８、５２０、５２２、５２４、５２６、５２８は０（信号なし）を出力して、前記排他的加算器５４０の出力に影響を与えない。即ち、前記排他的加算器５４０が乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８からの出力値をすべて排他的加算した値は、前記乗算器５１０、５１２、及び５１４からの出力値を排他的加算した値と同一である。前記排他的加算器５４０から出力された３２個のシンボルは穿孔器５６０に入力される。これと同時に、前記制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力する。
【００６９】
これと同時に、前記制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力する。前記穿孔器５６０は前記制御器５５０から出力された制御信号に応じて前記入力された０番目から３１番目までの総３２個の符号シンボル中、７、８、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、３０、３１番目符号シンボルを穿孔する。言い換えれば、前記穿孔器５６０は３２符号シンボル中、２３シンボルが穿孔された９個の符号化シンボルを出力する。
【００７０】
符号器４０５の動作において、７ビットの入力ビットが符号器４０５に入力されると、前記入力ビットはそれぞれａ０、ａ１、ａ２、ａ３、ａ４、ａ５、ａ６にし、残りａ７、ａ８、ａ９は０に満たす。すると、前記入力ビットａ０は乗算器５１０に、入力ビットａ１は乗算器５１２に、入力ビットａ２は乗算器５１４に、入力ビットａ３は乗算器５１６に、入力ビットａ４は乗算器５１８に、入力ビットａ５は乗算器５２０に、入力ビットａ６は乗算器５２２に、入力ビットａ７は乗算器５２４に、入力ビットａ８は乗算器５２６に、入力ビットａ９は乗算器５２８に入力される。これと同時に、ウォルシュ符号生成器５００は基底符号語Ｗ１＝１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１００を生成して乗算器５１０に出力し、基底符号語Ｗ２＝０１１００１１００１１００１１０１１００１１００１１００１１００を生成して乗算器５１２に出力し、基底符号語Ｗ４＝０００１１１１００００１１１１０００１１１１００００１１１１００を生成して乗算器５１４に出力し、基底符号語Ｗ８＝０００００００１１１１１１１１０００００００１１１１１１１１００を生成して乗算器５１６に出力し、基底符号語Ｗ１６＝０００００００００００００００１１１１１１１１１１１１１１１０１を生成して乗算器５１８に出力する。すると、前記乗算器５１０はシンボル単位に前記基底符号語Ｗ１と入力ビットａ０を乗算して排他的加算器５４０に出力し、前記乗算器５１２はシンボル単位に前記基底符号語Ｗ２と入力ビットａ１を乗算して排他的加算器５４０に出力し、前記乗算器５１４はシンボル単位に前記基底符号語Ｗ４と入力ビットａ２を乗算して排他的加算器５４０に出力し、前記乗算器５１６はシンボル単位に前記基底符号語Ｗ８と入力ビットａ３を乗算して排他的加算器５４０に出力し、前記乗算器５１８はシンボル単位に前記基底符号語Ｗ１６と入力ビットａ４を乗算して排他的加算器５４０に出力する。また、ａｌｌ  １符号生成器５０２は全部１である長さ３２の基底符号語を生成して乗算器５２０に出力する。すると、前記乗算器５２０はシンボル単位に全部１である前記基底符号語と入力ビットａ５を乗算して排他的加算器５４０に出力する。
【００７１】
また、マスク生成器５０４は基底符号語Ｍ１＝０１０１  ００００  １１００  ０１１１  １１００  ０００１  １１０１  １１０１を生成して乗算器５２２に出力する。前記乗算器５２２はシンボル単位に前記基底符号語Ｍ１と入力ビットａ６を乗算して排他的加算器５４０に出力する。さらに前記マスク生成器５０４は前記基底符号語Ｍ２、Ｍ４、Ｍ８を生成してそれぞれ乗算器５２４、５２６、５２８に出力する。しかし、前記乗算器５２４、５２６、５２８にそれぞれ入力された前記入力ビットａ７、ａ８、ａ９が０であるので、前記乗算器５２４、５２６、５２８は０（信号なし）を出力して、前記排他的加算器５４０の出力に影響を与えない。即ち、前記排他的加算器５４０が乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８からの出力値をすべて排他的加算した値が、前記乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２からの出力値を排他的加算した値と同一である。前記排他的加算器５４０から出力された３２個のシンボルは穿孔器５６０に入力される。
【００７２】
これと同時に、前記制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力する。前記穿孔器５６０は前記制御器５５０で出力された制御信号に応じて前記入力された０番目から３１番目までの総３２個の符号シンボル中、０、１、２、３、４、５、７、１２、１８、２１、２４番目符号シンボルを穿孔する。言い換えれば、前記穿孔器５６０は３２符号シンボル中、１１シンボルが穿孔された２１個の符号化シンボルを出力する。
【００７３】
〈４．情報量の比が４：６である場合〉
情報量の比が４：６である場合、符号器４００は（１２、４）符号器として動作し、符号器４０５は（１８、６）符号器として動作する。従って、符号器４００及び符号器４０５の動作については別々に説明する。まず最初に前記符号化器４００の動作について説明することにする。
【００７４】
４ビットの入力ビットが符号器４００に入力されると、前記入力ビットはａ０、ａ１、ａ２、ａ３にし、残りａ４、ａ５、ａ６、ａ７、ａ８、ａ９は０に満たす。前記入力ビットａ０は乗算器５１０に、入力ビットａ１は乗算器５１２に、入力ビットａ２は乗算器５１４に、入力ビットａ３は乗算器５１６に、入力ビットａ４は乗算器５１８に、入力ビットａ５は乗算器５２０に、入力ビットａ６は乗算器５２２に、入力ビットａ７は乗算器５２４に、入力ビットａ８は乗算器５２６に、入力ビットａ９は乗算器５２８に入力される。これと同時に、ウォルシュ符号生成器５００が基底符号語Ｗ１＝１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１００を生成して乗算器５１０に出力し、基底符号語Ｗ２＝０１１００１１００１１００１１０１１００１１００１１００１１００を生成して乗算器５１２に出力し、基底符号語Ｗ４＝０００１１１１００００１１１１０００１１１１００００１１１１００を生成して乗算器５１４に出力し、基底符号語Ｗ８＝０００００００１１１１１１１１０００００００１１１１１１１１００を生成して乗算器５１６に出力すると、前記乗算器５１０はシンボル単位に前記符号語Ｗ１と入力ビットａ０を乗算して排他的加算器５４０に出力し、前記乗算器５１２はシンボル単位に前記符号語Ｗ２と入力ビットａ１を乗算して排他的加算器５４０に出力し、前記乗算器５１４はシンボル単位に前記符号語Ｗ４と入力ビットａ２を乗算して排他的加算器５４０に出力し、前記乗算器５１６はシンボル単位に前記符号語Ｗ８と入力ビットａ３を乗算して排他的加算器５４０に出力する。そして、前記ウォルシュ符号生成器５００はその以外の基底符号語Ｗ１６を生成して乗算器５１８に出力し、前記ａｌｌ  １符号生成器５０２は全部１である基底符号語を生成して乗算器５２０に出力する。
【００７５】
マスク生成器５０４は前記基底符号語Ｍ１、Ｍ２、Ｍ４、Ｍ８を生成してそれぞれ乗算器５２２、５２４、５２６、５２８に出力する。しかし、前記乗算器５１８、５２０、５２２、５２４、５２６、５２８に入力された前記入力ビットａ４、ａ５、ａ６、ａ７、ａ８、ａ９が０であるので、前記乗算器５１８、５２０、５２２、５２４、５２６、５２８が０を出力して、前記排他的加算器５４０の出力に影響を与えない。即ち、前記排他的加算器５４０が乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８からの出力値をすべて排他的加算した値が、前記乗算器５１０、５１２、５１４、５１６からの出力値を排他的加算した値と同一である。前記排他的加算器５４０から出力された３２個のシンボルは穿孔器５６０に入力される。これと同時に、前記制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力する。
【００７６】
これと同時に、前記制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力する。前記穿孔器５６０は前記制御器５５０から出力された制御信号に応じて前記入力された０番目から３１番目までの総３２個の符号シンボル中、０、１、２、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、２５、２６、２７、２８、２９、３０、３１番目符号シンボルを穿孔する。言い換えれば、前記穿孔器５６０は３２符号シンボル中、２０シンボルが穿孔された１２個の符号化シンボルを出力する。
【００７７】
次に、符号器４０５の動作において、６ビットの入力ビットが符号器４０５に入力されると、前記入力ビットはそれぞれａ０、ａ１、ａ２、ａ３、ａ４、ａ５にし、残りａ６、ａ７、ａ８、ａ９は０に満たす。前記入力ビットａ０は乗算器５１０に、入力ビットａ１は乗算器５１２に、入力ビットａ２は乗算器５１４に、入力ビットａ３は乗算器５１６に、入力ビットａ４は乗算器５１８に、入力ビットａ５は乗算器５２０に、入力ビットａ６は乗算器５２２に、入力ビットａ７は乗算器５２４に、入力ビットａ８は乗算器５２６に、入力ビットａ９は乗算器５２８に入力される。これと同時に、ウォルシュ符号生成器５００は基底符号語Ｗ１＝１０１０１０１０１０１０１０１１０１０１０１０１０１０１０１００を生成して乗算器５１０に出力し、基底符号語Ｗ２＝０１１００１１００１１００１１０１１００１１００１１００１１００を生成して乗算器５１２に出力し、基底符号語Ｗ４＝０００１１１１００００１１１１０００１１１１００００１１１１００を生成して乗算器５１４に出力し、基底符号語Ｗ８＝０００００００１１１１１１１１０００００００１１１１１１１１００を生成して乗算器５１６に出力し、基底符号語Ｗ１６＝０００００００００００００００１１１１１１１１１１１１１１１０１を生成して乗算器５１８に出力する。すると、前記乗算器５１０はシンボル単位に前記基底符号語Ｗ１と入力ビットａ０を乗算して排他的加算器５４０に出力し、前記乗算器５１２はシンボル単位に前記基底符号語Ｗ２と入力ビットａ１を乗算して排他的加算器５４０に出力し、前記乗算器５１４はシンボル単位に前記基底符号語Ｗ４と入力ビットａ２を乗算して排他的加算器５４０に出力し、前記乗算器５１６はシンボル単位に前記基底符号語Ｗ８と入力ビットａ３を乗算して排他的加算器５４０に出力し、前記乗算器５１８はシンボル単位に前記基底符号語Ｗ１６と入力ビットａ４を乗算して排他的加算器５４０に出力する。また、前記ａｌｌ  １符号生成器５０２は全部１である長さ３２の基底符号語を生成して乗算器５２０に出力する。すると、前記乗算器５２０はシンボル単位に前記全部１である基底符号語と入力ビットａ５を乗算して排他的加算器５４０に出力する。
【００７８】
また、前記マスク生成器５０４は基底符号語Ｍ１、Ｍ２、Ｍ４、Ｍ８を生成してそれぞれ乗算器５２２、５２４、５２６、５２８に出力する。しかし、前記乗算器５２２、５２４、５２６、５２８にそれぞれ入力された前記入力ビットａ６、ａ７、ａ８、ａ９が０であるので、前記乗算器５２２、５２４、５２６、５２８は０（信号なし）を出力して、前記排他的加算器５４０の出力に影響を与えない。即ち、前記排他的加算器５４０が乗算器５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８からの出力値をすべて排他的加算した値が、前記乗算器５１０、５１２、５１４、５１６、５１８、５２０からの出力値を排他的加算した値と同一である。前記排他的加算器５４０から出力された３２個のシンボルは穿孔器５６０に入力される。
【００７９】
これと同時に、前記制御器５５０は符号長さ情報を受信し、符号長さに該当する穿孔位置を示す制御信号を穿孔器５６０に出力する。前記穿孔器５６０は前記制御器５５０から出力された制御信号に応じて前記入力された０番目から３１番目までの総３２個の符号シンボル中、０、７、９、１１、１６、１９、２４、２５、２６、２７、２８、２９、３０、３１番目符号シンボルを穿孔する。言い換えれば、前記穿孔器５６０は３２符号シンボル中、１４シンボルが穿孔された１８個の符号化シンボルを出力する。
【００８０】
上述したように、情報量の比がそれぞれ９：１、８：２、７：３、または６：４である場合には、前記説明によりそれぞれ符号器４００，４０５の動作が理解できるだろう。上述した符号化動作後、符号器４００，４０５から出力される符号化シンボルは、それぞれマルチプレクサ４１０により時間的にマルチプレクシングされ、３０シンボルのマルチプレクシングされた信号が出力される。
【００８１】
次は、マルチプレクサ４１０が符号化されたＤＳＣＨとＤＣＨをマルチプレクシングする方法に対して説明する。前記マルチプレクサ４１０は前記符号器４００，４０５で出力される符号化シンボルを可能な限り均一に分布されるようにマルチプレクシングして３０ビットを配列する。
【００８２】
下記の説明で、ＤＣＨのためのＴＦＣＩビットとＤＳＣＨのためのＴＦＣＩビットがそれぞれｍビットとｎビットに構成されると仮定する。この時、ｍとｎが有することができる値は（ｍ、ｎ）＝１：９、２：８、３：７、４：６、５：５、６：４、７：３、８：２、または９：１である。
【００８３】
先ず、ｍ値がｎ値より大きな場合を説明する。ｎ値がｍ値より大きな場合にもｎ値とｍ値を置き換えて下記方法を利用すると、ＤＣＨとＤＳＣＨのためのＴＦＣＩビットを配列することができる。
【００８４】
本明細書において上述した符号化方法において、ＤＣＨとＤＳＣＨのためのＴＦＣＩビットがそれぞれｍビットとｎビットに構成された場合、符号化後に生成されたビット数は、それぞれｍ＊３とｎ＊３である。
【００８５】
従って、生成された符号化シンボルを伝送するための位置を選定するために、先ずＤＰＣＣＨを通じて伝送する３０ビットを１０ビットずつ分けた後、それぞれの１０ビットにＤＣＨのためのｍ＊３ビットを３等分したｍビットと、ＤＳＣＨのためのｎ＊３ビットを３等分したｎビットを配列する。
【００８６】
次に、与えられた１０ビットを利用してＤＣＨのためのｍビットとＤＳＣＨのためのｎビットを配列する方法を説明する。
【００８７】
Ｌは１０ビット中のＬ番目ビットを示す。
【００８８】
Ｆ（ｋ），Ｇ（ｋ）を、下記のように定義する。
【数１】
0003599713.tif 000005
【数２】
0003599713.tif 000006
【００８９】
前記＜数式１＞及び＜数式２＞で、
【数３】
0003599713.tif 000007
はｘより小さいか、同じである整数中、一番大きな値を示し、
【数４】
0003599713.tif 000008
はｘより大きいか、同じである整数の中、一番小さな値を示す。
【００９０】
前記＜数式２＞でＦ（−１）は０に定義する。即ち、Ｆ（−１）＝０である。前記数式を利用してＤＣＨのためのｍビットとＤＳＣＨのためのｎビットを配列する方法を説明すると、次の＜数式３＞のようである。１０個のＬ値中、ｎ個のＬ値にはＤＳＣＨのためのビットが順に配列される。
【数５】
0003599713.tif 000009
【００９１】
前記＜数式３＞でｌ（１≦ｌ≦ｎ）はＤＳＣＨのためのｎ個のビット中、ｌ番目ビットを示す。従って前記＜数式３＞は、ＤＳＣＨのための１０個のビット中、ｌ番目位置に該当する値を求める式である。
【００９２】
１０個のＬ値中、前記＜数式３＞に与えられた値以外のＬ値には、ＤＣＨのためのｍ個のビットを配列する。即ち、下記＜数式４＞のように表示する。
【数６】
0003599713.tif 000010
【００９３】
前記＜数式４＞でｌ値は１≦ｌ≦ｎの範囲を有する。
【００９４】
＜表４＞はｍ：ｎが９：１、８：２、７：３、６：４、５：５のそれぞれの場合に対するＦ（ｋ）及びＧ（ｋ）を示す。
【表４】
0003599713.tif 000011
【００９５】
図９はｍ：ｎ＝６：４である場合に、ＤＣＨのためのＴＦＣＩビットとＤＳＣＨのためのＴＦＣＩビットをＤＰＣＣＨ３０ビットに対応させる関係を説明する図である。前記＜表４＞のように、ｍ：ｎ＝６：４である場合、ＤＳＣＨの位置はＬ値が２、４、７、９である場合に対応する。
【００９６】
すると、前記マルチプレクシングされた信号は、さらにマルチプレクサ４２０に印加され、図８のように電力制御ビット（ＴＰＣ）、パイロットビットのような信号と時間的にマルチプレクシングされ出力される。拡散器４３０は前記マルチプレクシングされたシンボルを拡散符号生成器４３５から入力された拡散符号とチャネル区分のためシンボル単位にチャネル拡散してチップ単位に出力する。スクランブラー４４０は前記チャネル拡散された信号をスクランブリング符号発生器４４５から入力されたスクランブリング符号にスクランブリングして出力する。
【００９７】
《２．受信器の構成及び動作》
一方、上述したように、所定比率を有するＤＳＣＨ用ＴＦＣＩビットとＤＣＨ用ＴＦＣＩビットを伝送することにおいて、可変的な符号率により符号化を遂行する送信器に対応して復号化を遂行する受信器が提案されるべきである。即ち、後述される詳細な説明では多様な符号率により符号化された受信シンボルの情報量に対する復号化を遂行する復号器を含む受信器に対して説明する。
【００９８】
図６は本発明の実施形態による受信器の構造を示す。
【００９９】
図６を参照すると、先ず、受信信号がデスクランブラー６４０に入力される。これと同時にスクランブリング符号発生器６４５からスクランブリング符号が入力され、前記入力された受信信号を前記入力されたスクランブリング符号にデスクランブリングして出力する。前記デスクランブリングされたシンボルが逆拡散器６３０に入力されると、これと同時に、拡散符号生成器６３５から拡散符号が入力され、逆拡散されシンボル単位に出力される。
【０１００】
すると、前記逆拡散された受信信号はデマルチプレクサ６２０により電力制御ビット（ＴＰＣ）、パイロットビット、フィードバック信号のようなその他の信号とＴＦＣＩビットにデマルチプレクシングされる。前記デマルチプレクシングされたＴＦＣＩシンボルは、さらにデマルチプレクサ６１０に入力される。これと同時に、前記ＤＳＣＨ用ＴＦＣＩビットとＤＣＨ用ＴＦＣＩビットの情報量比率に応じた符号長さ制御情報がデマルチプレクサ６１０に入力され、前記比率によってＤＳＣＨ用ＴＦＣＩ符号シンボルとＤＣＨ用ＴＦＣＩ符号シンボルに分離され、それぞれの復号器６００と復号器６０５に入力される。前記復号器６００と復号器６０５は、前記ＤＳＣＨ用ＴＦＣＩビットとＤＣＨ用ＴＦＣＩビットの情報量比率に応じた符号長さ制御情報に基づいて、それぞれに該当する符号による復号過程を遂行した後、それぞれＤＳＣＨ用ＴＦＣＩビットとＤＣＨ用ＴＦＣＩビットを出力する。
【０１０１】
以下、本発明で提案する復号器及び復号化方法を詳細に説明すると、次のようである。
【０１０２】
前記図６に示されている復号器６００と復号器６０５は、多様な符号率により符号化されたＤＳＣＨのためのＴＦＣＩ符号シンボルとＤＣＨのためのＴＦＣＩ符号シンボルを復号するための構成を有すべきである。後述される実施形態では前記復号器の具体的な構成と動作に対して説明する。
【０１０３】
［第１実施形態（復号器）］
図７は前記図６の復号器６００及び復号器６０５の構造を示す。
【０１０４】
図７を参照すると、前記受信シンボルｒ（ｔ）が復号器に入力されると、前記受信シンボルｒ（ｔ）は０挿入器７００に入力され、これと同時に、符号長さ情報が制御器７７０に入力される。前記制御器７７０は前記受信シンボルの符号長さによる穿孔位置情報を貯蔵し、前記貯蔵された穿孔位置情報を０挿入器７００に出力する。例えば、前記制御器７７０は符号率が（３、１）であると、２９個の穿孔位置に対する情報を、符号率が（６、２）であると、２６個の穿孔位置に対する情報を、符号率が（９、３）であると、２３個の穿孔位置に対する情報を、符号率が（１２、４）であると、２０個の穿孔位置に対する情報を、符号率が（１８、６）であると、１４個の穿孔位置に対する情報を、符号率が（２１、７）であると、１１個の穿孔位置に対する情報を、符号率が（２４、８）であると、８個の穿孔位置に対する情報を、符号率が（２７、９）であると、５個の穿孔位置に対する情報を前記０挿入器７００に出力する。それぞれの場合に対して、前記穿孔位置は前記符号器の説明と同一である。前記０挿入器７００は前記穿孔位置制御情報に従って穿孔位置に０を挿入して長さ３２シンボル列を出力する。前記シンボル列は逆アダマール変換器７２０と乗算器７０１，７０２，７１５にそれぞれ入力される。前記乗算器７０１，７０２，７１５に入力された信号はマスク生成器７８０で前記基底符号語Ｍ１、Ｍ２、Ｍ４、Ｍ８から生成されたマスク関数Ｍ１乃至Ｍ１５と乗算された後、出力される。前記乗算器７０１，７０２，７１５から出力されたシンボルはスイッチ７５１，７５２，７６５にそれぞれ出力される。これと同時に、前記制御器７７０は前記受信された符号長さ情報に基づいたマスク関数の使用／不使用を示す制御情報をスイッチ７５１，７５２，７６５にそれぞれ出力する。（３、１）、（６、２）、（９、３）、（１２、４）、（１８、６）符号器はマスク関数を使用しないので、前記スイッチ７５１，７５２，７６５は前記制御情報に応じて全部連結を切る。（２１、７）符号器の場合は、一つの基底符号語のみを使用するので、スイッチ７５１のみが連結され、前記符号率に応じて使用されるマスク関数の数によって制御される。すると、前記逆アダマール変換器７２０、７５１のそれぞれは、受信された３２個のシンボルを逆アダマール変換して、前記入力信号に乗算されたマスク関数のインデックスを示す０（前記逆アダマール変換器７２０に入力された信号はどのマスク関数も乗算されなかったので）と長さウォルシュ符号との相関度中、一番大きな相関値を有するウォルシュ符号のインデックスと前記相関値を計算して相関度比較器７４０に入力する。すると、前記相関度比較器７４０は前記逆アダマール変換器から提供される相関値を比較して、一番大きな相関値を有するものに対するマスクインデックスと前記ウォルシュ符号インデックスを結合して出力する。
【０１０５】
［第２実施形態（復号器）］
図１４は前記図６の第１復号器６００と第２復号器６０５の構造を示す図である。
【０１０６】
前記図１４を参照すると、符号化器から符号化された受信シンボルｒ（ｔ）は０挿入器１４００に入力される。これと同時に、前記符号化器で使用された符号長さ情報が制御器１４３０に入力される。前記制御器１４３０は前記符号化器で使用されることができるすべての符号長さによる穿孔位置を貯蔵している。従って、前記制御器１４３０は前記符号長さ情報に対応して貯蔵されている制御情報を前記０挿入器１４００に出力する。前記符号長さ情報は前記符号化器で使用された符号の長さ、または符号率であり、前記制御情報は穿孔位置を示す制御情報である。一方、前記穿孔位置は前記符号化器で入力される所定数のビットに対応して所望する符号化シンボルの長さを得るために除去されたシンボルの位置である。従って、前記すべての符号長さそれぞれに対応して貯蔵される穿孔位置の一例は、下記＜表５＞のようである。
【表５】
0003599713.tif 000012
【０１０７】
前記＜表５＞では符号長さ情報を符号化器で使用された符号率に仮定している。前記符号率（ｎ，ｋ）はｋビットの入力によりｎ個の符号化シンボルを出力することを意味する。従って、前記受信シンボルは長さｎを有するということができる。また、穿孔位置において、“Ｆ＿ｘ”はｘ個の穿孔ビットを意味する。各々の符号率の穿孔位置については、前述のように説明した通りである。穿孔位置から決定されるように、前記制御情報は前記受信シンボルがどのような符号長さを有しても、前記０挿入器１４００で一定のシンボル個数（３２シンボル）を有するシンボル列が出力されるようにすることを基準にしている。
【０１０８】
前記＜表５＞を参照すると、前記制御器１４３０は符号率が（３、１）であると、２９個の穿孔位置に対する情報を、符号率が（６、２）であると、２６個の穿孔位置に対する情報を、符号率が（９、３）であると、２３個の穿孔位置に対する情報を、符号率が（１２、４）であると、２０個の穿孔位置に対する情報を、符号率が（１８、６）であると、１４個の穿孔位置に対する情報を、符号率が（２１、７）であると、１１個の穿孔位置に対する情報を、符号率が（２４、８）であると、８個の穿孔位置に対する情報を、符号率が（２７、９）であると、５個の穿孔位置に対する情報を出力する。上述したそれぞれの場合に対する具体的な穿孔位置は前記符号化器の説明と同一である。
【０１０９】
すると、前記０挿入器１４００は前記制御器１４３０からの制御情報により前記受信シンボルの該当穿孔位置に０を挿入して長さ３２であるシンボル列を出力する。前記シンボル列は逆アダマール変換器１４２０と乗算器１４０２、１４０４、１４０６にそれぞれ入力される。前記乗算器１４０２、１４０４、１４０６に入力されたシンボル列はマスク生成器１４１０から生成されたマスク関数（Ｍ１、Ｍ２…Ｍ１６）とそれぞれ乗算された後、出力される。前記マスク生成器１４１０から生成されるマスク関数は前記符号化器で使用されるマスク関数に対応する。前記乗算器１４０２、１４０４、１４０６それぞれにより乗算されたシンボルは、スイッチ１４５２、１４５４、１４５６中、対応するスイッチに入力される。これと同時に、前記制御器１４３０は前記符号長さ情報により前記マスク生成器１４１０から生成されたマスク関数の使用／不使用に対するスイッチ制御情報を出力する。前記スイッチ制御情報は前記スイッチ１４５２、１４５４、１４５６にそれぞれ提供される。
【０１１０】
従って、前記スイッチ１４５２、１４５４、１４５６は前記スイッチ制御信号により対応する乗算器からの乗算されたシンボルをスイッチングする。例えば、符号率（３、１）、（６、２）、（９、３）、（１２、４）、（１８、６）の場合は、マスク関数を使用しないので、前記スイッチ制御情報によって前記スイッチ１４５２、１４５４、１４５６は全部連結を切る。即ち、前記乗算器１４０２、１４０４、１４０６からの乗算されたシンボルの出力を遮断する。符号率（２１、７）の場合は、一つのマスク関数のみを使用するので、前記スイッチ制御情報に応じて前記スイッチ１４５２のみ連結（ｃｌｏｓｅ）され、残りのスイッチ１４０４、１４０６は遮断（ｏｐｅｎ）される。このように、符号率に応じて使用されるマスク関数の個数が決定され、前記使用されるマスク関数の個数により前記スイッチが制御される。従って、前記図６の前記第１復号器６００と前記第２復号器６０５が（３、１）、（６、２）、（９、３）、（１２、４）、（１５、５）、（１８、６）符号器として動作する場合には、逆アダマール変換器１４２０のみが動作する。逆アダマール変換器１４２２，１４２４，１４２６は各種長さ、即ち多様な符号率に対して適応的に動作することができる。
【０１１１】
このために、受信されたビットの符号長さまたは符号率を示す制御信号が前記制御器１４３０から生成され前記逆アダマール変換器１４２０に入力される。すると、前記逆アダマール変換器１４２０は前記０挿入器１４００から入力された３２個のシンボルを逆アダマール変換して、所定長さを有するウォルシュ符号との相関度が計算される。一方、前記逆アダマール変換器１４２０はマスク関数のインデックスと前記相関度中、一番大きな相関度と前記一番大きな相関度を有するウォルシュ符号のインデックスを相関度比較器１４４０に提供する。前記逆アダマール変換器１４２０から前記相関度比較器１４４０へは０が前記マスク関数のインデックスに提供される。前記マスク関数のインデックスに０が提供されることは、前記入力シンボルがどのマスク関数によっても乗算されないことを意味する。
【０１１２】
その以外の逆アダマール変換器１４２２、１４２４、１４２６は対応するスイッチ１４５２、１４５４、１４５６を通じてシンボルが入力される場合に対して逆アダマール変換を遂行する。逆アダマール変換を行う意味は、ある一定の長さを有する全てのウォルシュ符号との相関度の値を計算することにある。前記相関度の計算が遂行されると、前記逆アダマール変換器１４２２、１４２４、１４２６それぞれは前に使用されたマスク関数のインデックスと前記相関度中、一番大きな相関度と前記一番大きな相関度を有するウォルシュ符号のインデックスを前記相関度比較器１４４０に提供する。
【０１１３】
前記相関度比較器１４４０は前記入力された相関度を比較して、一番大きな相関度と前記一番大きな相関度を有することに対するマスクインデックスとウォルシュ符号インデックスを結合して出力する。
【０１１４】
上述した復号器の構成において、前記逆アダマール変換器１４２０、１４２２、１４２４、１４２６は、本発明の実施のため符号器で使用された符号率に対して適応的に動作ができるべきである。
【０１１５】
以下、送信器での可変的な長さを有するウォルシュ符号器に対応した復号器に動作する場合に要求される逆アダマール変換器に対して説明すると、（６、２）符号器に対応した復号器に動作する場合は、長さ８（２３）であるウォルシュ符号器に対する逆アダマール変換器が使用され、（９、３）符号器に対応した復号器に動作する場合には、長さ１６（２４）であるウォルシュ符号器に対する逆アダマール変換器が使用される。（１２、４）符号器に対応した復号器に動作する場合には、長さ１６（２４）であるウォルシュ符号器に対する逆アダマール変換器が使用され、（１５、５）符号器に対応した復号器に動作する場合には、長さ１６（２４）であるウォルシュ符号器に対する逆アダマール変換器が使用される。さらに、（１８、６）、（２１、７）、（２４、８）、（２７、９）及び（３０、１０）符号器に対応した復号器に動作する場合には、長さ３２（２５）であるウォルシュ符号器に対する逆アダマール変換器が使用される。前記のような復号化器として動作するためには、可変長さに対して動作可能な逆アダマール変換器の構造を有すべきである。本発明では前記のような可変長さに対して動作可能な逆アダマール変換器の構造を提供し、下記の実施形態で説明する。
【０１１６】
本発明の実施形態で提案される逆アダマール変換器に対して詳細に説明する前に、通常的な逆アダマール変換器の演算構造について図１６を参照して説明すると、次のようである。
【０１１７】
前記図１６は長さ８であるウォルシュ符号器による一般的な逆アダマール変換器の演算構造を示す。一般的に長さ２ｎであるウォルシュ符号器に対する逆アダマール変換器はｎ個の段階に構成されている。それぞれの段階では一つの列に対応して入力される２個の入力信号を加算するか、減算する過程を進行する。
【０１１８】
前記図１６を参照すると、段階１ではｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６、ｒ７、ｒ８を入力にして二つの信号間の加算と減算を遂行する。
【０１１９】
一番目列ではｒ１とｒ２を加算及び減算して、ｒ１＋ｒ２、ｒ１−ｒ２を出力することにより、長さ２であるウォルシュ符号に対する相関値を計算する。同一の計算によりｒ３とｒ４に対してｒ３＋ｒ４、ｒ３−ｒ４を出力し、ｒ５とｒ６に対してｒ５＋ｒ６、ｒ５−ｒ６を出力し、ｒ７とｒ８に対してｒ７＋ｒ８、ｒ７−ｒ８を出力する。
【０１２０】
上述した段階１を通じて出力された８個の信号に対して段階２を進行する。前記段階２ではｒ１＋ｒ２とｒ３＋ｒ４を加算して（ｒ１＋ｒ２）＋（ｒ３＋ｒ４）を出力し、ｒ１−ｒ２とｒ３−ｒ４を加算して（ｒ１−ｒ２）＋（ｒ３−ｒ４）を出力する。また、前記ｒ１＋ｒ２と前記ｒ３＋ｒ４を減算して（ｒ１＋ｒ２）−（ｒ３＋ｒ４）を出力し、前記ｒ１−ｒ２と前記ｒ３−ｒ４を減算して（ｒ１−ｒ２）−（ｒ３−ｒ４）を出力する。上述した計算による４個の出力により長さ４であるウォルシュ符号に対する相関値を計算する。その以外にも、ｒ５＋ｒ６とｒ７＋ｒ８を加算して（ｒ５＋ｒ６）＋（ｒ７＋ｒ８）を出力し、ｒ５−ｒ６とｒ７−ｒ８を加算して（ｒ５−ｒ６）＋（ｒ７−ｒ８）を出力する。また、前記ｒ５＋ｒ６と前記ｒ７＋ｒ８を減算して（ｒ５＋ｒ６）−（ｒ７＋ｒ８）を出力し、前記ｒ５−ｒ６と前記ｒ７−ｒ８を減算して（ｒ５−ｒ６）−（ｒ７−ｒ８）を出力する。
【０１２１】
上述した段階２により出力された８個の信号に対して段階３に進行して、前記段階１と前記段階２での演算と同一の演算を適用することにより、長さ８であるウォルシュ符号とのすべての相関値を出力することができる。
【０１２２】
前記のような一般的な例からみると、長さが２ｎである信号を入力にして、長さ２ｉであるウォルシュ符号とのすべての相関値を出力するためのｉ段階での逆アダマール変換による演算は、下記のように一般化されることができる。
【０１２３】
ｉ−１段階の逆アダマール変換により出力される２ｎ個の演算信号（ｔ１乃至ｔｎ）はｉ段階遂行のための入力に印加される。前記２ｎ個の演算信号（ｔ１乃至ｔｎ）は入力順に基づいて、２ｉ個ずつを一つのブロックに構成することにより、２ｎ−ｉ個のブロックを構成する。即ち、ｔ１からｔｉまでを一番目ブロックに構成し、ｔｉ＋１からｔ２ｉまでを二番目ブロックに構成する。従って、最終２ｎ−ｉ番目ブロックはｔｎ−ｉ乃至ｔｎまでの演算信号に構成される。一方、前記ブロックそれぞれを構成する演算信号に対しては、所定演算過程を通じて所望する相関値に該当する演算信号を出力する。前記所定演算過程は、一つのブロックを構成する演算信号中、ｋ番目演算信号それぞれとこれに対応するｋ＋２ｉ−１番目演算信号を加算して出力する過程と、前記ｋ番目演算信号それぞれで前記ｋ番目演算信号に対応するｋ＋２ｉ−１番目演算信号を減算して出力する過程と、からなる。
【０１２４】
上述したｉ段階での逆アダマール変換による演算過程を通じて２ｎ個の演算信号（ｔ’１乃至ｔ’ｎ）が出力され、前記２ｎ個の演算信号（ｔ’１乃至ｔ’ｎ）中、初めの演算信号から連続される２ｉ個の演算信号（ｔ’１乃至ｔ’ｎ）が得ようとする相関値になる。即ち、上述した過程により前記２ｎ個の入力信号（ｔ１乃至ｔｎ）中、初めの２ｉ個の入力信号（ｔ１乃至ｔｎ）と長さ２ｉであるウォルシュ符号とのすべての相関値が順に出力されることが分かる。
【０１２５】
例えば、最初の入力信号に“ｒ１、ｒ２、ｒ３、ｒ４、ｒ５、ｒ６、ｒ７、ｒ８”が入力され、前記ｎが３、前記ｉが２であると仮定すると、前記ｉ段階遂行のため入力される演算信号は、“ｒ１＋ｒ２”、“ｒ１−ｒ２”、“ｒ３＋ｒ４”、“ｒ３−ｒ４”、“ｒ５＋ｒ６”、“ｒ５−ｒ６”、“ｒ７＋ｒ８”、“ｒ７−ｒ８”に定義される。一方、前記入力される演算信号を入力順に基づいて２ｉ個、即ち、４（２２）個の入力信号を一つのブロックに構成することにより、２ｎ−ｉ、２個のブロックを形成する。従って、“ｒ１＋ｒ２”、“ｒ１−ｒ２”、“ｒ３＋ｒ４”、“ｒ３−ｒ４”が一番目ブロックに構成され、“ｒ５＋ｒ６”、“ｒ５−ｒ６”、“ｒ７＋ｒ８”、“ｒ７−ｒ８”が二番目ブロックに構成される。このようにブロックが構成されると、各ブロック内でｋ番目演算信号とｋ＋２ｉ−１番目演算信号をそれぞれ加算及び減算することにより、ブロックそれぞれにより４個の演算信号が出力される。例えば、ｋが１である場合、一番目演算信号“ｒ１＋ｒ２”はｋ＋２ｉ−１番目演算信号、即ち３番目演算信号“ｒ３＋ｒ４”と加算及び減算され、２個の演算信号（“ｒ１＋ｒ２”、“ｒ１−ｒ２”）が出力される。従って、一番目ブロックを構成する“ｒ１＋ｒ２”、“ｒ１−ｒ２”、“ｒ３＋ｒ４”、“ｒ３−ｒ４”により“（ｒ１＋ｒ２）＋（ｒ３＋ｒ４）”、“（ｒ１＋ｒ２）−（ｒ３＋ｒ４）”、“（ｒ１−ｒ２）＋（ｒ３−ｒ４）”、“（ｒ１−ｒ２）−（ｒ３−ｒ４）”が出力され、二番目ブロックを構成する“ｒ５＋ｒ６”、“ｒ５−ｒ６”、“ｒ７＋ｒ８”、“ｒ７−ｒ８”により“（ｒ５＋ｒ６）＋（ｒ７＋ｒ８）”、“（ｒ５＋ｒ６）−（ｒ７＋ｒ８）”、“（ｒ５−ｒ６）＋（ｒ７−ｒ８）”、“（ｒ５−ｒ６）−（ｒ７−ｒ８）”が出力される。しかし、前記出力される８個の演算信号中、前記一番目ブロックにより出力される４個の演算信号“（ｒ１＋ｒ２）＋（ｒ３＋ｒ４）”、“（ｒ１＋ｒ２）−（ｒ３＋ｒ４）”、“（ｒ１−ｒ２）＋（ｒ３−ｒ４）”、“（ｒ１−ｒ２）−（ｒ３−ｒ４）”のみがｉ段階の逆アダマール変換による相関値になる。
【０１２６】
図１５は前記図１６と関連して説明した逆アダマール変換過程に基づいて前記図１４での逆アダマール変換器１４２０の動作を示している図である。即ち、前記図１５は前記図６の復号器６００と復号器６０５が（３、１）、（６、２）、（９、３）、（１２、４）、（１５、５）、（１８、６）復号器に動作する場合に、前記復号器に対応した前記逆アダマール変換器１４２０が動作する過程に対する全体構造を示す。
【０１２７】
以下、前記図１５を参照して最大長さ２ｎであるウォルシュ符号に対する逆変換まで可変的に可能な逆アダマール変換器の構造及び動作について前記図１６を通じて説明した逆アダマール変換器の演算特性を利用して説明すると、次のようである。
【０１２８】
２ｔ個の入力信号が逆アダマール変換の段階１に入力されると、これと同時に、長さに対する制御信号がすべてのスイッチ１５１１、１５１２、１５１３に入力される。この時、前記制御信号は前記長さ２ｔの入力信号に対して段階ｔまで遂行するようにする制御信号である。従って、前記制御信号により段階１乃至段階ｔ−１までの出力をスイッチングするスイッチは、前記出力が次の段階に入力されるようにスイッチングされる。一方、前記制御信号により最終段階である段階ｔの出力をスイッチングするスイッチは、前記出力が段階ｔ＋１に提供されなく、最終相関度として出力されるようにスイッチングされる。
【０１２９】
例えば、前記ｔが１であると、２個の入力信号は段階１に入力される。前記段階１では前記図１６を参照して説明した段階１での演算過程を同一に遂行することにより、２個の演算信号を出力する。前記演算信号は前記段階１の出力を段階２にスイッチングするスイッチ１５１１の入力に提供される。前記スイッチ１５１１は制御信号によりスイッチングされ前記演算信号を前記段階２に提供しなく、前記２個の入力信号に対応した相関値として出力する。
【０１３０】
一方、前記図１６に示されたように、前記ｔが３である場合、前記段階１から出力される８個の演算信号は、前記制御信号によりスイッチングされるスイッチ１５１１により段階２に入力される。前記段階２は前記入力される８個の演算信号に対して前記図１６に示されている段階２での演算過程を同一に遂行する。前記段階２での演算過程により８個の演算信号が出力される。前記段階２からの演算信号は前記制御信号によりスイッチングされるスイッチ１５１２により次の段階である段階３に入力される。前記段階３は前記入力された８個の演算信号に対して前記図１６に示されている段階３での演算過程を同一に遂行する。前記段階３での演算過程により出力される８個の演算信号はスイッチ１５１３に入力される。前記スイッチ１５１３は前記制御信号によりスイッチングされ前記演算信号を段階４に提供しなく、前記８個の入力信号の相関値として出力する。
【０１３１】
図１７は前記図１５に示されているＮ個の段階中、任意の一つの段階（段階ｋ）でのハードウェア構成を示す図である。
【０１３２】
前記図１７を参照して説明すると、減算器１７００は入力シンボルとメモリ１７２０から出力されるシンボルを減算して出力する。加算器１７０５は前記入力シンボルと前記メモリ１７２０から出力されるシンボルを加算して出力する。第１スイッチ１７１０は所定制御信号により前記減算器１７００の出力、または前記入力シンボルを前記メモリ１７２０の入力にスイッチングする。第２スイッチ１７１５は前記加算器１７０５からの出力、または前記メモリ１７２０から出力されるシンボルを最終出力端にスイッチングする。前記メモリ１７２０は所定長さを有するバッファに具現することができ、前記第１スイッチ１７１０から入力されるシンボルを前記長さだけに順次的に貯蔵する。この時、前記メモリ１７２０の長さは一つのシンボルを貯蔵することができるメモリ領域に対応し、前記入力信号を構成するシンボルの個数により決定されることができる。
【０１３３】
上述した構成を参照して動作を説明すると、入力信号を構成する２ｋ個のシンボル中、最初シンボルは減算器１７００、加算器１７０５と第１スイッチ１７１０に入力される。前記第１スイッチ１７１０は前記入力シンボルが印加される側と連結され、前記入力シンボルがメモリ１７２０に入力されるようにする。一方、第２スイッチ１７１５により前記メモリ１７２０は最終出力端に連結される。二番目入力シンボルが段階ｋに入力されると、前記減算器１７００、前記加算器１７０５と前記第１スイッチ１７１０に入力される。前記第１スイッチ１７１０は前記入力シンボルが印加される側と連結される。これによって前記メモリ１７２０に以前に入力された前記一番目入力シンボルは次のメモリ領域に移動し、同時に前記二番目入力シンボルが前記一番目入力シンボルの貯蔵されていたメモリ領域に貯蔵される。
【０１３４】
このような方式に２ｋ−１個の入力シンボルが前記メモリ１７２０に貯蔵された後に、２ｋ−１＋１番目入力シンボルが入力されると、前記２ｋ−１＋１番目入力シンボルは前記減算器１７００、前記加算器１７０５と前記第１スイッチ１７１０に入力される。すると、前記第１スイッチ１７１０は前記減算器１７００に連結され、前記第２スイッチ１７１５は前記加算器１７０５に連結される。一方、前記メモリ１７２０から前記貯蔵された一番目入力シンボルが前記減算器１７００、前記加算器１７０５と前記第２スイッチ１７１５に入力される。この時、前記メモリ１７２０から前記一番目入力シンボルが出力されると共に、前記メモリ１７２０に貯蔵されていた２ｋ−１個の入力シンボルが左側に一欄ずつ移動して貯蔵される。前記減算器１７００は前記メモリ１７２０から入力された一番目入力シンボルで前記新たに入力された２ｋ−１＋１番目入力信号を減算して前記第１スイッチ１７１０を通過して前記メモリ１７２０に入力される。これと同時に、前記加算器１７０５は前記メモリ１７２０から入力された一番目入力シンボルと前記新たに入力された２ｋ−１＋１番目入力シンボルを加算して前記第２スイッチ１７１５を通過して最終出力端に出力される。
【０１３５】
前記のような方法に２ｋ−１回さらに遂行された後、２ｋ＋１番目入力シンボルが入力されると、前記新たに入力された２ｋ＋１番目入力シンボルは前記減算器１７００、前記加算器１７０５と前記第１スイッチ１７１０に入力される。これと同時に、前記第２スイッチ１７１５は前記メモリ１７２０と連結され、前記第１スイッチ１７１０は入力信号端と連結される。従って、前記メモリ１７２０から最左側に入力された一番目入力シンボルで２ｋ−１＋１番目入力シンボルを減算した値は、前記第２スイッチ１７１５を通じて出力される。これと同時に、前記メモリ１７２０に貯蔵されている値は左側に一欄ずつ移動され貯蔵され、これと同時に、前記新たに入力された２ｋ＋１番目入力シンボルは前記第１スイッチ１７１０を通じて前記メモリ１７２０の最右側に入力される。前記のような過程が反復され、入力シンボルの長さだけが出力されると、前記の段階ｋがすべて遂行されたものである。
【０１３６】
本発明の第４及び第５目的を達成するための方法を図１０、１１、１２、１３を参照して説明する。
【０１３７】
図１０は前記論理スプリット方法のための基地局間（ノードＢとＲＮＣ間）の信号メッセージ及びデータ伝送を示す図であり、図１１は本発明の実施形態によるＳＲＮＣの動作を示す図であり、図１２は本発明の実施形態によるＤＲＮＣの動作を示す図であり、図１３は図８に示したＤＲＮＣからＳＲＮＣに伝送される情報を含む制御フレーム（Ｃｏｎｔｒｏｌ  Ｆｒａｍｅ）の構造を示す図である。
【０１３８】
先ず、図１０を参照すると、前記ＳＲＮＣ１０のＲＬＣ１１は伝送するＤＳＣＨデータがある場合、４０１段階でＳＲＮＣ１０のＭＡＣ−Ｄ１３に前記ＤＳＣＨデータを伝送する。
【０１３９】
前記ＤＳＣＨデータを受信したＳＲＮＣ１０のＭＡＣ−Ｄ１３は、４０２段階でＤＲＮＣ２０のＭＡＣ−Ｃ／ＳＨ２１に前記受信されたＤＳＣＨデータを伝送する。この時、前記ＤＳＣＨデータはｌｕｒ上のフレームプロトコール（Ｆｒａｍｅ  ｐｒｏｔｏｃｏｌ）を利用して伝送される。
【０１４０】
前記ＤＳＣＨのデータを受信したＤＲＮＣ２０のＭＡＣ−Ｃ／ＳＨ２１は、４０３段階で前記ＤＳＣＨデータの伝送時間を決定し、前記決定された伝送時間情報とＤＳＣＨデータに対するＴＦＣＩをＳＲＮＣ１０のＭＡＣ−Ｄ１３に伝送する。
【０１４１】
前記４０３段階でＳＲＮＣ１０のＭＡＣ−Ｄ１３に伝送時間情報とＤＳＣＨデータに対するＴＦＣＩを伝送した後、前記ＤＲＮＣ２０のＭＡＣ−Ｃ／ＳＨ２１は、４０４段階でノードＢのＬ１  ３０にＤＳＣＨデータを伝送する。この時、前記ＤＳＣＨデータは４０３段階で予め決定された（ｓｃｈｅｄｕｌｅｄ）伝送時間に伝送される。
【０１４２】
ＤＲＮＣ２０のＭＡＣ−Ｃ／ＳＨ２１から前記伝送時間情報及びＤＳＣＨデータに対するＴＦＣＩを受信したＳＲＮＣ１０のＭＡＣ−Ｄ１３は、４０５段階で前記伝送時間以前にノードＢのＬ１  ３０に前記ＴＦＣＩと伝送時間情報を共に伝送する。この時、前記データは制御フレーム（ｃｏｎｔｒｏｌ  ｆｒａｍｅ）を利用して伝送される。さらに、前記ＳＲＮＣ１０のＭＡＣ−Ｄ１３は、４０６段階でＤＣＨデータとＤＣＨのためのＴＦＣＩを決定して前記ノードＢのＬ１  ３０に伝送する。
【０１４３】
前記４０４段階で伝送されるＤＳＣＨデータと４０５段階で伝送されるＴＦＣＩは、前記４０３段階で決定された伝送時間と関係を有する。即ち、４０５段階で伝送されるＴＦＣＩは、４０４段階で前記ＤＳＣＨデータがＰＤＳＣＨを通じて伝送される直前フレームにＤＰＣＣＨを通じてＵＥに伝送される。
【０１４４】
前記４０４、４０５及び４０６段階で、前記データ及びＴＦＣＩはフレームプロトコール（Ｆｒａｍｅ  ｐｒｏｔｏｃｏｌ）を利用して伝送される。特に、４０６段階で、前記ＴＦＣＩは制御フレーム（ｃｏｎｔｒｏｌ  ｆｒａｍｅ）を通じて伝送される。
【０１４５】
前記４０４、４０５及び４０６段階で伝送されたデータ及びＴＦＣＩを受信したノードＢのＬ１  ３０は、４０７段階で前記ＤＳＣＨデータをＰＤＳＣＨを通じてＵＥのＬ１  ４１に伝送する。また、前記ノードＢのＬ１  ３０は、４０８段階でＵＥのＬ１  ４１にＤＰＣＨを利用してＴＦＣＩを伝送する。この時、前記ノードＢのＬ１  ３０は、前記４０５段階及び４０６段階で受信したそれぞれのＴＦＣＩ、またはＴＦＩを利用して一つのＴＦＣＩを生成してＤＰＣＣＨを利用して伝送する。
【０１４６】
図１１は本発明の実施形態によるＳＲＮＣの動作を示す図である。
【０１４７】
図１１を参照すると、先ず、ＳＲＮＣは４１１段階で伝送するＤＳＣＨデータを準備する。
【０１４８】
前記伝送するＤＳＣＨデータが準備されると、ＳＲＮＣは４１２段階に進行してＲＬＣとＭＡＣ−Ｄを通じてＤＲＮＣにＤＳＣＨデータを伝送する。
【０１４９】
前記ＳＲＮＣは前記４１２段階でＤＳＣＨデータをＤＲＮＣに伝送した後、前記ＤＳＣＨデータに対するスケジューリング情報、即ち、伝送時間情報及びＴＦＣＩを４１３段階で受信する。この時、前記スケジューリング情報は制御フレーム（Ｃｏｎｔｒｏｌ  Ｆｒａｍｅ）を利用して受信されることができる。
【０１５０】
前記図１３でＣＦＮ（Ｃｏｎｎｅｃｔｉｏｎ  Ｆｒａｍｅ  Ｎｕｍｂｅｒ）は伝送されるフレームの番号を示し、これはＤＳＣＨデータが伝送される時間に対する情報である。また、前記図１３のＴＦＣＩフィールド２は伝送されるＤＳＣＨデータに対するＴＦＣＩ情報を示す。
【０１５１】
さらに図１１を参照すると、前記ＳＲＮＣは４１４段階でノードＢに該当ＤＳＣＨに対する伝送時間情報とＴＦＣＩ情報を入れた制御フレーム（Ｃｏｎｔｒｏｌ  Ｆｒａｍｅ）を伝送する。前記制御フレームは該当伝送時間前にノードＢに到着する。
【０１５２】
４１５段階で前記ＳＲＮＣはＤＣＨデータをＤＣＨに対するＴＦＣＩと共にノードに伝送する。
【０１５３】
図１２は本発明の実施形態によるＤＲＮＣの動作を示す図である。
【０１５４】
図１２を参照すると、ＤＲＮＣは５０１段階で、図１１の４１３段階で前記ＳＲＮＣが伝送したＤＳＣＨデータを受信する。
【０１５５】
前記ＤＳＣＨデータが受信されると、ＤＲＮＣは５０２段階で複数のＲＮＣから受信されたＤＳＣＨデータのスケジューリングを遂行する。即ち、ＤＲＮＣは複数のＲＮＣから受信したＤＳＣＨとＤＲＮＣ自体で生成されたＤＳＣＨを伝送する時間を決定し、また伝送中に使用するチャネルを考慮して、ＴＦＩ、またはＴＦＣＩを決定する。
【０１５６】
前記５０２段階で伝送時間及びＴＦＩ、またはＴＦＣＩが決定されると、ＤＲＮＣは５０３段階で前記決定された伝送時間情報とＴＦＣＩ情報を制御フレームを利用してＳＲＮＣに伝送する。この時、伝送される制御フレームの構造は前記図８に示されている。
【０１５７】
前記決定された時間情報とＴＦＣＩ情報を伝送した後、ＤＲＮＣは５０４段階に進行してＤＳＣＨデータに対して決定された時間にＤＳＣＨデータをノードＢに伝送する。
【０１５８】
【発明の効果】
上述したように本発明の実施形態では、一つの符号器／復号器構造を利用して多様な種類のＴＦＣＩビットを符号化／復号化することができる。また相異なる符号化方法を使用して符号化された複数のＴＦＣＩシンボルを伝送する時、前記ＴＦＣＩシンボルが均一に分布され伝送されるように多重化することができる。ここで、ＴＦＣＩ符号化は、１０ビットである場合、ＤＳＣＨ及びＤＣＨのデータ伝送量によって、１：９、２：８、３：７、４：６、５：５、６：４、７：３、８：２、または９：１中のいずれか一つを選択して使用することができる。また本発明の実施形態によると、論理スプリット方法の場合、ＳＲＮＣとＤＲＮＣが分離されていると、スケジューリング情報をＤＲＮＣのＭＡＣ−Ｃ／ＳＨからＳＮＲＣのＭＡＣ−Ｄに伝送することができる。またＤＳＣＨに対するＴＦＣＩを送信する相異なる方法であるハードスプリット方法と論理スプリット方法を区別して使用できるように信号メッセージを伝送することもできる。
【０１５９】
また、本発明によると、多様な符号率に対応して逆アダマール変換を適応的に適用することにより、相関度を測定するための過程を簡略化することができるだけではなく、処理時間を節減することができる効果がある。
【図面の簡単な説明】
【図１】一般的なＣＤＭＡ移動通信システムでハードスプリット方法による（１５、５）符号器を備える送信器の構造を示す図である。
【図２】一般的なＣＤＭＡ移動通信システムでハードスプリット方法のための基地局及び基地局制御器間の信号メッセージ及びデータ伝送を示す図である。
【図３】一般的な非同期ＣＤＭＡ移動通信システムで論理スプリット方法のための基地局及び基地局制御器間の信号メッセージ及びデータ伝送を示す図である。
【図４】本発明の一実施形態によるＤＳＣＨ用ＴＦＣＩビットとＤＣＨ用ＴＦＣＩビットを相異なる符号化方法に符号化する送信器の構造を示す図である。
【図５】図４の符号器を示す図である。
【図６】本発明の一実施形態による符号化されたシンボルを復号化する受信器の構造を示す図である。
【図７】図６の復号器を示す図である。
【図８】ダウンリンクＤＣＨの信号伝送フォマットを示す図である。
【図９】相異なる符号化方法を用いて符号化された符号化シンボルをマルチプレクシングする方法を示す図である。
【図１０】ＳＲＮＣとＤＲＮＣが同一ではない場合、前記論理スプリット方法のための基地局及び基地局制御器間の信号メッセージ及びデータ伝送を示す図である。
【図１１】本発明の一実施形態によるＳＲＮＣの動作を示す図である。
【図１２】本発明の一実施形態によるＤＲＮＣの動作を示す図である。
【図１３】前記図８のＤＲＮＣからＳＲＮＣに伝送される情報を含めている制御フレームの構造を示す図である。
【図１４】本発明の実施形態による復号器の構造を示す図である。
【図１５】本発明の実施形態による可変的な長さを有する逆アダマール変換器を示す図である。
【図１６】長さ８である符号化されたビットによる一般的な逆アダマール演算過程を示す図である。
【図１７】図１５のそれぞれの段階に対する装置を示す図である。
【符号の説明】
１０  ＳＲＮＣ
１１  ＳＲＮＣのＲＬＣ
１３  ＳＲＮＣのＭＡＣ−Ｄ
２０  ＤＲＮＣ
２１  ＤＲＮＣのＭＡＣ−Ｃ／ＳＨ
３０  ノードＢのＬ１
４１  ＵＥのＬ１
４００，４０５  符号器
４１０，４２０  マルチプレクサ
４３０  拡散器
４３５  拡散符号生成器
４４０  スクランブラー
４４５  スクランブリング符号発生器
４５０，４５５  ＴＦＣＩビット発生器
４６０  符号長さ情報発生器
５００  ウォルシュ符号生成器
５０２  ａｌｌ  １符号生成器
５０４  マスク生成器
５１０〜５２８  乗算器
５４０  排他的加算器
５５０  制御器
５６０  穿孔器
６００，６０５  復号器
６１０，６２０  デマルチプレクサ
６３０  逆拡散器
６３５  拡散符号生成器
６４０  デスクランブラー
６４５  スクランブリング符号発生器
７００  ０挿入器
７０１〜７１５  乗算器
７２０〜７３５  逆アダマール変換器
７４０  相関度比較器
７５１〜７６５  スイッチ
７７０  制御器
７８０  マスク生成器
１４００  ０挿入器
１４０２、１４０４、１４０６  乗算器
１４１０  マスク生成器
１４２０、１４２２、１４２４、１４２６  逆アダマール変換器
１４３０  制御器
１４４０  相関度比較器
１４５２、１４５４、１４５６  スイッチ
１５１１、１５１２、１５１３  スイッチ
１７００  減算器
１７１０，１７１５  スイッチ
１７２０  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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