(57)【特許請求の範囲】
【請求項１】
上面を有する第１の導電型の半導体層、および前記半導体層を第１および第２の電流路に分割し、かつ前記第１および第２の電流路の間に複数の電流通過領域を付与する絶縁部とを具備するホール素子であって、
前記第１および第２の電流路に沿って電流が流れる間、磁界が前記半導体層の上面に垂直方向に存在する時に、ホール電流が前記複数の電流通過領域を経由して前記第１および第２の電流路間に流れるように、前記第１および第２の電流路は隣接する電流路を流れる電流が互いに平行な状態を有することを特徴とするホール素子。
【請求項２】
半導体基板上に形成された活性層と、前記活性層に設けられた2つの電流路と、前記2つの電流路のそれぞれの両端に接続された電流供給用電極とを具備するホール素子であって、
前記2つの電流路間には、これら電流路間を電流が行き来し得る複数の電流通過領域が設けられていると共に、前記複数の電流通過領域を含む2つの電流路全体として電流の差を測定するように構成されていることを特徴とするホール素子。
【請求項３】
請求項１または２記載のホール素子において、
前記2つの電流路は同心円弧状に形成されていることを特徴とするホール素子。
【請求項４】
請求項１または２記載のホール素子において、
前記2つの電流路は隣接する電流路を流れる電流が互いに平行な状態を維持したまま90度ずつ複数回屈曲した折り返し構造を有することを特徴とするホール素子。
【請求項５】
請求項１乃至４のいずれか１項記載のホール素子において、
前記電流路の幅をＬ、前記電流通過領域の幅をＷとした場合に、Ｌ＞3Ｗを満足することを特徴とするホール素子。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ホール電流を測定する、いわゆるデュアル型ホール素子に関する。
【０００２】
【従来の技術】
図４は、従来の一般的なホール素子の構成を模式的に示す図であり、半導体１の  １つの対向する側面１ａ、１ａに電流供給電極２ａ、２ｂをそれぞれ設けると共に、他方の対向する側面１ｂ、１ｂにセンサ用電極３ａ、３ｂをそれぞれ設け、センサ用電極３ａ、３ｂ間の電圧（ホール電圧）を測定するように構成されている。
【０００３】
ところで、上記したようなホール電圧を測定するホール素子においては、センサ用電極３ａ、３ｂの位置ずれにより、幾何学的オフセット電圧が生じる。また、半導体１に働く応力によって、ピエゾ効果により電子の移動度に変化が生じるが、これもオフセット電圧の原因となる。このようなオフセット電圧は、ホール素子を例えば電力量計等として使用する場合の誤差原因となるため、オフセット電圧を小さくするために様々な工夫がなされてきた。
【０００４】
例えば、特開昭６３−５５２２７号公報には、半導体層の表面に  ３つの電流供給電極を形成すると共に、これら電流供給電極間のそれぞれ中間にセンサ用電極を形成し、電流が半導体層の表面に対して垂直方向に延びる分布をもつようにした、いわゆる縦型ホール素子が記載されている。このような縦型ホール素子によれば、表面垂直方向に電流を分布させることによって、ピエゾ効果によるオフセット電圧を低減することが可能となると共に、半導体層の表面のみに端子を作製しているため、集積回路の製造方法であるプレーナー技術を用いることが可能となって、工作精度の向上等を図ることができる。しかし、このような縦型ホール素子では、オフセット電圧の低減を図るために、電流供給電極から電流が半導体層の表面に対してできるだけ垂直に流れるようにする必要があるため、電流供給電極の大きさを大きくしなければならない。また、磁界を半導体層の表面に対して水平に印加しなければならないため、ホール素子を強磁性体コア等の磁界印加手段の開口部に設置する際に、開口部のギャップ間隔を狭めることが困難であり、これにより感度の向上を図ることが難しいという問題を有していた。
【０００５】
一方、ホール電流を測定するホール素子では、センサ用電極を必要としないので、センサ用電極の位置ずれによるオフセット電圧が生じないという利点がある。図５はホール電流を測定するホール素子の構成を示す図であり、半導体１の対向する側面１ａ、１ａに  ２組の電流供給電極４ａ、４ｂおよび５ａ、５ｂを設け、電流供給電極４ａから流入する電流Ｉ０  ＋  １／２ＩＨ  と電流供給電極４ｂから流出する電流Ｉ０  −  １／２ＩＨ  との差、あるいは電流供給電極５ａから流入する電流Ｉ０  −  １／２ＩＨ  と電流供給電極５ｂから流出する電流Ｉ０  ＋  １／２ＩＨ  との差からホール電流ＩＨ  を測定するように構成されている。このようなホール電流ＩＨ  は、次式により得られる。
【０００６】
ＩＨ  ＝μＨ  ×Ｗ／Ｌ×Ｇ×  ２Ｉ０  ×Ｂｖｅｒｔｉｃａｌ
ここで、μＨ  はホール移動度、Ｌは電極の長さ、Ｗは電極間距離、Ｇは形状因子（０＜Ｇ＜１）  でＷ／Ｌの関数、Ｉ０  は電極間を流れる電流、Ｂｖｅｒｔｉｃａｌは素子にかかる磁束密度の素子に垂直な成分を示す。従って、Ｂｖｅｒｔｉｃａｌに対する感度を上げるためには、Ｇを大きくする必要があり、定電流源を用いた場合にはＬ＞  ３Ｗであることが好ましい。その結果、電極の大きさの割りには出力が小さいという問題が生じている。
【０００７】
【発明が解決しようとする課題】
上述したように、従来のホール電流を測定するタイプのホール素子は、幾何学的オフセット電圧を零にすることができるという利点を有するものの、電極の大きさの割りには出力が小さいという問題を有していた。
【０００８】
本発明は、このような課題に対処するためになされたもので、ホール電流を測定するタイプのホール素子において、大きな感度を得ることを可能にしたホール素子を提供することを目的としており、また感度の向上を達成した上で、素子の小形化やピエゾ効果等によって生じる感度の非一様性の低減を図ったホール素子を提供することにある。
【０００９】
【課題を解決するための手段】
本発明のホール素子は、半導体基板上に形成された活性層と、前記活性層に設けられた  ２つの電流路と、前記  ２つの電流路のそれぞれの両端に接続された電流供給用電極とを具備するホール素子であって、前記  ２つの電流路間には、これら電流路間を電流が行き来し得る複数の電流通過領域が設けられていると共に、前記複数の電流通過領域を含む  ２つの電流路全体として電流の差を測定するように構成されていることを特徴としている。
【００１０】
また、本発明の他のホール素子は、上面を有する第１の導電型の半導体層、および前記半導体層を第１および第２の電流路に分割し、かつ前記第１および第２の電流路の間に複数の電流通過領域を付与する絶縁部とを具備するホール素子であって、前記第１および第２の電流路に沿って電流が流れる間、磁界が前記半導体層の上面に垂直方向に存在する時に、ホール電流が前記複数の電流通過領域を経由して前記第１および第２の電流路間に流れるように、前記第１および第２の電流路は隣接する電流路を流れる電流が互いに平行な状態を有することを特徴としている。
さらに、上記した本発明のホール素子において、前記2つの電流路は同心円弧状または屈曲形状に形成されていること、またさらに前記電流路の幅をＬ、前記電流通過領域の幅をＷとした場合に、Ｌ＞3Ｗを満足することを特徴としている。
【００１１】
【作用】
本発明のホール素子においては、  ２つの電流路間にこれらの間を電流が行き来し得る複数の電流通過領域が設けられているため、それぞれの電流通過領域でホール電流が生じる。従って、素子全体のホール電流は、各電流通過領域で生じるホール電流に電流通過領域の数をかけた値となるため、電流通過領域数に応じて素子感度を向上させることができる。そして、本発明のホール素子のように、ホール電流を測定するタイプのホール素子においては、磁場が零の場合を記憶しておくので、ホール電圧を測定するホール素子と異なり、幾何学的オフセット電圧の調整を行う必要がない。
【００１２】
また、電流を逆向きに流しても電流の変化の方向（2つの電流路間に流れるホール電流の向き）は同じとなるので、2つの電流路を同心円弧状や屈曲形状に形成した場合には、非対称性によって生じる効果、あるいは不純物濃度分布やピエゾ効果による移動度の変化によって生じる効果を打ち消すことができる。従って、磁場に対する感度を一定とすることが可能となる。
【００１３】
【実施例】
以下、本発明の実施例について説明する。
【００１４】
図１は、本発明の一実施例によるホール素子の構造を模式的に示す図である。同図において、１１はｐ型半導体基板であり、このｐ型半導体基板１１上には半導体基板１１の導電型と反対の導電型の半導体、すなわちｎ型半導体からなる活性層１２が設けられている。このように、活性層１２を半導体基板１１の導電型と反対の導電型の半導体で構成することによって、電流の流路を制限することができ、他の素子と電気的に絶縁することが可能となる。
【００１５】
また、図２に示すように、半導体基板１１と活性層１２との間に、中間絶縁層１１ａ例えば絶縁酸化層を介在させた場合にはその限りではなく、このような構成においても同様な効果が得られる。このような中間絶縁層を介して活性層が設けられた半導体基板としては、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。
【００１６】
上記活性層１２の中央付近には、絶縁酸化物が埋め込まれた円形の島状トレンチ１３が形成されている。そして、この島状トレンチ１３と同心円状に、  ２つの電流路Ａ、Ｂが設けられるように、同様に絶縁酸化物が埋め込まれたトレンチ１４、１５が形成されている。これらトレンチ１３、１４、１５は、いずれもｐ型半導体基板１１に達するように形成されている。
【００１７】
そして、上記  ２つの電流路Ａ、Ｂ間に配置されたトレンチ１４は、部分的に分断されており、これら複数の分断箇所によって、それぞれ電流路Ａと電流路Ｂとの間で電流が行き来し得るように構成されている。すなわち、トレンチ１４の複数の分断箇所に、それぞれ  ２つの電流路Ａ、Ｂ間を電流が行き来し得る電流通過領域Ｃ１  、Ｃ２  、Ｃ３  が設けられている。これら電流通過領域Ｃ１  、Ｃ２  、Ｃ３  は、ｎ−  半導体層により構成されている。この実施例においては、約９０度隔てた位置毎に  ３つの電流通過領域Ｃ１  、Ｃ２  、Ｃ３  が形成されている。
【００１８】
２つの電流路Ａ、Ｂ間は、上述したように、複数の電流通過領域Ｃ１  、Ｃ２  、Ｃ３  を除いて、基本的にはトレンチ１３、１４、１５により電気的に絶縁されており、  ２つの電流路Ａ、Ｂのそれぞれの端部には、各々電流供給用電極１６ａ、１６ｂ、１７ａ、１７ｂが形成されている。これら電流供給用電極１６ａ、１６ｂ、１７ａ、１７ｂは、それぞれ図示を省略した電流計に接続されており、それぞれの電流路Ａ、Ｂに流れ込む電流と流れ出す電流の差が素子全体として測定できるように構成されている。
【００１９】
また、上記活性層１２の表面近傍部には、活性層１２と反対の導電型のｐ型半導体層１８が各電極１６、１７の形成領域を除いて形成されていると共に、その上にゲート酸化膜１９を介してゲート電極２０が形成されている。この実施例のホール素子２１においては、磁界Ｂは活性層１２の表面に対して垂直方向に印加される。なお、図１（ａ）はゲート酸化膜１９およびゲート電極２０を除く平面図である。
【００２０】
上記構成を有するこの実施例のホール素子２１においては、  ２つの電流路Ａ、Ｂ間に複数の電流通過領域Ｃ１  、Ｃ２  、Ｃ３  が設けられており、ホール電流ＩＨ  は各電流通過領域Ｃ１  、Ｃ２  、Ｃ３  において生じる。従って、素子全体としてのホール電流は、各電流通過領域Ｃ１  、Ｃ２  、Ｃ３  で生じるホール電流ＩＨ  にこの通過領域数をかけた値となるため、電極形状や電極間距離によらずに、大きな出力を得ることができる。すなわち、素子感度の向上を図ることが可能となる。
【００２１】
このように、この実施例のホール素子２１では、複数の電流通過領域Ｃ１  、Ｃ２  、Ｃ３  を設けることで、基本的に素子感度の向上を達成することができるが、さらに素子感度を向上させるためには、電流路Ａ、Ｂの幅Ｌと電流通過領域Ｃの幅Ｗとの比が重要となる。具体的には、Ｌ＞  ３Ｗとすることが好ましい。
【００２２】
そして、上記実施例のホール素子２１は、ホール電流ＩＨ  を測定するタイプであるため、ホール電圧を測定するホール素子と異なり、幾何学的オフセット電圧の調整を行う必要がなく、かつ非対称性によって生じる効果、あるいは不純物濃度分布やピエゾ効果による移動度の変化によって生じる効果を打消すことが可能となるため、これらによって生じる感度の非一様性を低減することができる。さらに、ｎ型半導体からなる活性層１２の表面近傍部には、ｐ型半導体層１８が設けられていると共に、その上にゲート酸化膜１９を介してゲート電極２０が設けられているため、電流Ｉ０  が活性層１２の表面近傍を流れることを防止することができる。従って、活性層１２の表面近傍の結晶欠陥等に基く応力により生じるピエゾ抵抗を減らすことができ、これによって磁場に対する感度を一定とすることが可能となる。
【００２３】
次に、本発明のホール素子の第２の実施例について、図３を参照して説明する。この実施例のホール素子２２では、ｎ型半導体からなる活性層１２に設けられた  ２つの電流路Ａ、Ｂが、平行状態を維持したまま９０度ずつ複数回屈曲し、かつ電流路全体として折り返し構造が形成されるように、酸化絶縁物が埋め込まれたトレンチ２３が設けられている。
【００２４】
そして、  ２つの電流路Ａ、Ｂ間を電流が行き来し得る電流通過領域Ｃ１  、Ｃ２  、Ｃ３  、Ｃ４  、Ｃ５  、Ｃ６  、Ｃ７  は、各屈曲部間および電流供給電極１６、１７と電流路Ａ、Ｂの屈曲部間にそれぞれ形成されている。すなわち、  ２つの電流路Ａ、Ｂの屈曲部の前後に、電流通過領域Ｃ１  、Ｃ２  、Ｃ３  、Ｃ４  、Ｃ５  、Ｃ６  、Ｃ７  がそれぞれ形成されており、各電流通過領域Ｃの形成方向は９０度ずつ変化している。なお、他の構成に関しては上記第１の実施例と同一構造とされている。
上記構成のホール素子２２においては、ホール電流の向きが９０度ずつ変化するため、例えば活性層１２となるシリコンの結晶方位が  （１００）面の場合にはピエゾ抵抗は９０度の周期で変化するので、ピエゾ抵抗を互いに打消すことができる。このように、この実施例のホール素子２２においては、前述した第１の実施例による効果に加えて、より一層オフセット電圧を抑制することが可能となる。
【００２５】
上述した各実施例のホール素子２１、２２は、いずれも集積回路の製造方法であるプレーナー技術を適用して製造することができる。例えば、ｐ型半導体基板１１上にｎ型半導体層をエピタキシャル成長させて活性層１２を形成し、活性層１２に、  ２つの電流路Ａ、Ｂと複数の電流通過領域Ｃが設けられるように、トレンチ１３、１４、１５、２３を形成し、これらトレンチ１３、１４、１５、２３内に絶縁酸化物を埋め込む。次いで、各電流通過領域Ｃの形状に合せて不純物を拡散させた後、電極１６、１７の形成工程、ｐ型半導体層１８の形成工程およびゲート酸化膜１９、ゲート電極２０の形成工程を行う。また、ＳＯＩ基板を用いる場合にも同様である。
【００２６】
【発明の効果】
以上説明したように、本発明のホール素子によれば、ホール電流を測定する素子により、幾何学的オフセット電圧の影響を排除した上で、大きな感度を得ることが可能となる。さらには、上記感度の向上を達成した上で、素子の小形化やピエゾ効果等に基く感度の非一様性の低減を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるホール素子の構造を模式的に示す図である。
【図２】図１に示すホール素子の変形例に示す断面図である。
【図３】本発明の第２の実施例によるホール素子の構造を模式的に示す図である。
【図４】従来の一般的なホール素子の構成を説明するための図である。
【図５】従来のホール電流を測定するホール素子の構成を説明するための図である。
【符号の説明】
１１……ｐ型半導体基板
１２……ｎ型半導体活性層
１３、１４、１５、２３……絶縁酸化物が埋め込まれたトレンチ
１６、１７……電流供給用電極
Ａ、Ｂ……電流路
Ｃ……電流通過領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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