(57)【特許請求の範囲】
【請求項１】
複数チャンネルのデータが順次繰り返し書き込まれ、時間軸伸長された複数チャンネルのデータが順次繰り返し読み出されるメモリと、
上記複数チャンネル毎の書き込みアドレス信号を発生して上記メモリに供給する複数の書き込みアドレス発生回路と、
上記複数の書き込みアドレス発生回路の各書き込みアドレスの内、上記複数チャンネルの一巡毎の最大値書き込みアドレス信号を発生する最大値書き込みアドレス発生回路と、
読み出しアドレス信号を発生して上記メモリに供給する読み出しアドレス発生回路と、
上記読み出しアドレス発生回路よりの読み出しアドレス信号を上記最大値書き込みアドレス発生回路よりの最大値書き込みアドレス信号と比較して、上記読み出しアドレスが上記最大値書き込みアドレスを越えないように上記読み出しアドレス発生回路を制御する比較回路とを有する時間軸伸長装置において、
上記比較回路で、上記読み出しアドレス発生回路よりの読み出しアドレス信号を上記複数の書き込みアドレス発生回路のよりの各書き込みアドレス信号と比較し、上記読み出しアドレス発生回路の読み出しアドレスが、上記複数の書き込みアドレス発生回路のいずれかの書き込みアドレスを越えたら、該書き込みアドレス信号を読み出しアドレス信号として上記メモリに切換え供給する切換え回路を設けたことを特徴とする時間軸伸長装置。
【請求項２】
時間軸圧縮されて一の信号の所定部に挿入された他の信号を時間軸伸張する伝送装置であって、
上記他の信号である複数チャンネルのデータが順次繰り返し書き込まれ、時間軸伸長された複数チャンネルのデータが順次繰り返し読み出されるメモリと、
上記複数チャンネル毎の書き込みアドレス信号を発生して上記メモリに供給する複数の書き込みアドレス発生回路と、
上記複数の書き込みアドレス発生回路の各書き込みアドレスの内、上記複数チャンネルの一巡毎の最大値書き込みアドレス信号を発生する最大値書き込みアドレス発生回路と、
読み出しアドレス信号を発生して上記メモリに供給する読み出しアドレス発生回路と、
上記読み出しアドレス発生回路よりの読み出しアドレス信号を上記最大値書き込みアドレス発生回路よりの最大値書き込みアドレス信号と比較して、上記読み出しアドレスが上記最大値書き込みアドレスを越えないように上記読み出しアドレス発生回路を制御する比較回路で、上記読み出しアドレス発生回路よりの読み出しアドレス信号を上記複数の書き込みアドレス発生回路のよりの各書き込みアドレス信号と比較し、上記読み出しアドレス発生回路の読み出しアドレスが、上記複数の書き込みアドレス発生回路のいずれかの書き込みアドレスを越えたら、該書き込みアドレス信号を読み出しアドレス信号として上記メモリに切換え供給する切換え回路を有する時間軸伸長装置を
備えることを特徴とする伝送装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、時間軸伸長装置及び時間軸伸長装置を用いた伝送装置に関する。
【０００２】
【従来の技術】
近年のデジタルＶＴＲの普及に伴いデジタルビデオ信号の有効的な伝送方法としてシリアル伝送が採用されるように成って来た。従来、デジタルビデオ信号と共に、デジタルオーディオ信号を伝送する場合は、デジタルビデオ信号を伝送するためのケーブル１本と、デジタルオーディオ信号を伝送するためのケーブル２本、計３本のケーブルを必要としていた。
【０００３】
従来のデジタルビデオ信号及びデジタルオーディオ信号を同時に伝送する伝送方法では、ケーブルが計３本も必要であるため、構成が複雑であり、取扱いが面倒であった。
【０００４】
そこで、少ない本数のケーブルを用いて、デジタルビデオ信号及びデジタルオーディオ信号を同時に伝送することができ、構成が簡単で、取扱が容易になるデジタルビデオ信号及びデジタルオーディオ信号の伝送方法及び伝送装置が提案されている。
【０００５】
【発明が解決しようとする課題】
ところが、かかるデジタルビデオ信号及びデジタルオーディオ信号の伝送装置及び伝送方法は、後述するように受信部に時間軸伸長回路設けるが、デジタルビデオ信号に水平ライン毎に混合されているデジタルオーディオ信号のサンプル数が一定でなかったり、そのデジタルオーディオ信号のチャンネル数が一定でなかったりする場合は、そのデジタルビデオ信号の水平ライン毎のデジタルオーディオ信号のサンプル数の不均一性を、吸収するために、時間軸伸長回路で使用されるメモリのウインドウを大きくする必要があるが、そのようにすると時間軸圧縮されたデジタルオーディオ信号がメモリに書き込まれてから読み出されまでの遅延が大きく成り、又は、遅延の不確定幅を大きくしてしまう。そのため、従来の時間軸伸長回路では、そのメモリのウインドウを極力小さくして、その遅延量及び不確定幅が小さく成るようにしていた。
【０００６】
かかる点に鑑み、本発明の第１の目的は、ウインドウをあまり小さくしないでも、メモリにデータを書き込んでから、時間軸伸長されたデータ読み出すまでの遅延時間を短くすることのできる時間軸伸長装置を提供することである。また、このような時間軸伸長装置を用いた伝送装置を提供することである。
【０００７】
ところで、デジタルビデオ信号の水平同期チップ期間内に時間軸圧縮されて挿入する如く混合されて、送信部Ｔから受信部Ｒに同軸ケーブル５を通じて伝送されるデジタルオーディオ信号は、４チャンネルの場合、４チャンネルのオーディオ信号のサンプルＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４が、
‥‥‥‥‥‥、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、‥‥‥‥‥
の如く順次伝送される場合は問題ないが、
‥‥‥‥‥‥、ＣＨ２、ＣＨ４、ＣＨ３、ＣＨ１、ＣＨ２、ＣＨ４、ＣＨ３、ＣＨ１、ＣＨ２、ＣＨ４、ＣＨ３、ＣＨ１‥‥‥‥‥‥
の如く順序が狂ったり、
‥‥‥‥‥‥、ＣＨ２、ＣＨ４、ＣＨ２、ＣＨ４、ＣＨ２、ＣＨ４、ＣＨ２、ＣＨ４、ＣＨ２、ＣＨ４、ＣＨ２、ＣＨ４‥‥‥‥‥‥の如く、一部のチャンネルのオーディオ信号のサンプルが欠落したりする場合は、時間軸伸長回路のメモリにおける書き込み及び読み出しアドレスの制御ができなく成ってしまう。
【０００８】
かかる点に鑑み、本発明の第２の目的は、複数チャンネルのデジタルオーディオ信号が供給されて、時間軸伸長された複数のチャンネルのデジタルオーディオ信号が出力される時間軸伸長装置、またはこのような時間軸伸長装置を用いた伝送装置において、時間軸伸長しようとする複数チャンネルのデジタルオーディオ信号の一部のチャンネルのサンプルが欠如したり、順序が狂っていても、書き込みアドレスレジスタ及び読み出しアドレスレジスタの制御を円滑に行えるものを提供することである。
【０００９】
又、デジタルビデオ信号の水平同期チップ期間内に時間軸圧縮されて挿入する如く混合されて、送信部Ｔから受信部Ｒに同軸ケーブル５を通じて伝送されるデジタルオーディオ信号は、４チャンネルの場合、４チャンネルのオーディオ信号のサンプルＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４が、
‥‥‥‥‥‥、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４‥‥‥‥‥‥の如く順次伝送される場合は問題ないが、
‥‥‥‥‥‥、ＣＨ２、ＣＨ４、ＣＨ２、ＣＨ４、ＣＨ２、ＣＨ４、‥‥‥‥の如くあるチャンネルのサンプルがある期間に欠落したり、伝送途中に１サンプルも送られて来なくなったりすることもある。
【００１０】
そこで、後述するように、各チャンネル毎の書き込みアドレスレジスタ及び最大値書き込みアドレスレジスタを設け、読み出し時に書き込みアドレスレジスタの書き込みアドレス及び読み出しアドレスレジスタの読み出しアドレスを比較し、書き込みアドレスが読み出しアドレスより大と成るときのみ読み出しアドレスレジスタの読み出しアドレスを増加させ、そうでないときはその読み出しアドレスの増加を停止するようにした時間軸伸長装置によれば、書き込みアドレスレジスタ及び読み出しアドレスレジスタの書き込みアドレス及び読み出しアドレスの制御が可能に成るが、最大値書き込みアドレスレジスタの最大値書き込みアドレスの増加が停止した場合、読み出しアドレスレジスタの読み出しアドレスの増加も停止するので、そのときにメモリから正しいデジタルオーディオ信号のサンプルデータを読み出せない虞がある。
【００１１】
かかる点に鑑み、本発明の第３の目的は、複数チャンネルのデジタルオーディオ信号が供給されて、時間軸伸長された複数のチャンネルのデジタルオーディオ信号が出力される時間軸伸長装置において、複数チャンネルのデジタルオーディオ信号のサンプルの一部が欠如したり、順序が狂っていても、書き込みアドレスレジスタ及び読み出しアドレスレジスタの制御を円滑に行えると共に、最大値書き込みアドレスカウンタの最大値書き込みアドレスの増加が停止しても、メモリに記憶されている必要なデータを確実に読み出すことができ、データの連続性を保ち、受信データの忠実な再現を行うことのできる時間軸伸長装置を提供することである。また、このような時間軸伸長装置を用いた伝送装置を提供することである。
【００１２】
【課題を解決するための手段及び作用】
第１の本発明による時間軸伸長装置は、複数チャンネルのデータが順次繰り返し書き込まれ、時間軸伸長された複数チャンネルのデータが順次繰り返し読み出されるメモリと、複数チャンネル毎の書き込みアドレス信号を発生してメモリに供給する複数の書き込みアドレス発生回路と、複数の書き込みアドレス発生回路の各書き込みアドレスの内、複数チャンネルの一巡毎の最大値書き込みアドレス信号を発生する最大値書き込みアドレス発生回路と、読み出しアドレス信号を発生してメモリに供給する読み出しアドレス発生回路と、読み出しアドレス発生回路よりの読み出しアドレス信号を最大値書き込みアドレス発生回路よりの最大値書き込みアドレス信号と比較して、読み出しアドレスが最大値書き込みアドレスを越えないように読み出しアドレス発生回路を制御する比較回路とを有する時間軸伸長装置において、比較回路で、読み出しアドレス発生回路よりの読み出しアドレス信号を複数の書き込みアドレス発生回路のよりの各書き込みアドレス信号と比較し、読み出しアドレス発生回路の読み出しアドレスが、複数の書き込みアドレス発生回路のいずれかの書き込みアドレスを越えたら、該書き込みアドレス信号を読み出しアドレス信号としてメモリに切換え供給する切換え回路を設けたものである。
【００１３】
かかる第１の本発明によれば、比較回路によって、読み出しアドレス発生回路よりの読み出しアドレス信号を最大値書き込みアドレス発生回路よりの最大値書き込みアドレス信号と比較して、読み出しアドレスが最大値書き込みアドレスを越えないように読み出しアドレス発生回路を制御するとともに、比較回路で、読み出しアドレス発生回路よりの読み出しアドレス信号を複数の書き込みアドレス発生回路よりの各書き込みアドレス信号と比較し、読み出しアドレス発生回路の読み出しアドレスが、複数の書き込みアドレス発生回路のいずれかの書き込みアドレスを越えたら、切換え回路によって、読み出しアドレス信号の代わりにその読み出しアドレスによって越えられた書き込みアドレスの書き込みアドレス信号をメモリに切換え供給する。
【００１９】
第２の本発明による伝送装置は、時間軸圧縮されて一の信号の所定部に挿入された他の信号を時間軸伸張する伝送装置であって、他の信号である複数チャンネルのデータが順次繰り返し書き込まれ、時間軸伸長された複数チャンネルのデータが順次繰り返し読み出されるメモリと、複数チャンネル毎の書き込みアドレス信号を発生してメモリに供給する複数の書き込みアドレス発生回路と、複数の書き込みアドレス発生回路の各書き込みアドレスの内、複数チャンネルの一巡毎の最大値書き込みアドレス信号を発生する最大値書き込みアドレス発生回路と、読み出しアドレス信号を発生してメモリに供給する読み出しアドレス発生回路と、読み出しアドレス発生回路よりの読み出しアドレス信号を最大値書き込みアドレス発生回路よりの最大値書き込みアドレス信号と比較して、読み出しアドレスが最大値書き込みアドレスを越えないように読み出しアドレス発生回路を制御する比較回路で、読み出しアドレス発生回路よりの読み出しアドレス信号を複数の書き込みアドレス発生回路のよりの各書き込みアドレス信号と比較し、読み出しアドレス発生回路の読み出しアドレスが、複数の書き込みアドレス発生回路のいずれかの書き込みアドレスを越えたら、該書き込みアドレス信号を読み出しアドレス信号としてメモリに切換え供給する切換え回路を有する時間軸伸長装置を用いたものである。
【００２０】
かかる第２の本発明によれば、時間軸伸長装置の比較回路によって、読み出しアドレス発生回路よりの読み出しアドレス信号を最大値書き込みアドレス発生回路よりの最大値書き込みアドレス信号と比較して、読み出しアドレスが最大値書き込みアドレスを越えないように読み出しアドレス発生回路を制御するとともに、比較回路で、読み出しアドレス発生回路よりの読み出しアドレス信号を複数の書き込みアドレス発生回路よりの各書き込みアドレス信号と比較し、読み出しアドレス発生回路の読み出しアドレスが、複数の書き込みアドレス発生回路のいずれかの書き込みアドレスを越えたら、切換え回路によって、読み出しアドレス信号の代わりにその読み出しアドレスによって越えられた書き込みアドレスの書き込みアドレス信号をメモリに切換え供給する。
【００２１】
そして、これらの本発明による時間軸伸長装置及び時間軸伸長装置を用いた伝送装置によれば、構成が簡単で、取扱が容易になるデジタルビデオ信号及びデジタルオーディオ信号の伝送を実現することができるものである。
【００２２】
【実施例】
以下に、図１を参照して、本発明による時間軸伸長装置の適用されるデジタルビデオ信号及びデジタルオーディオ信号の伝送方法及び伝送装置の実施形態を説明する。図１では、送信部Ｔ及び受信部Ｒ間が、１本の同軸ケーブル（ＢＮＣケーブル）５によって連結されている。
【００２３】
送信部Ｔの構成を説明する。デジタルＶＴＲからのデジタルビデオ信号（色副搬送波周波数Ｆｓｃの４倍の周波数、即ち、約１４．３ＭＨｚのクロック信号でサンプリングされている）を混合器３に供給する。図２に示すように、４８ｋＨｚ（周期は２０．８３μｓｅｃ  ）のクロック信号でサンプリングされたデジタルオーディオ信号を、時間軸圧縮回路２に供給してデジタルビデオ信号の水平期間（６３．５５μｓｅｃ  ）中の水平同期チップ期間に４又は３サンプル挿入されるように時間軸圧縮して、混合器３に供給してデジタルビデオ信号に混合する。混合器３からのデジタルビデオ／オーディオ信号は並列／直列変換回路４に供給されて直列デジタルビデオ／オーディオ信号に変換された後、１本の同軸ケーブル５を通じて受信部Ｒに伝送される。
【００２４】
受信部Ｒの構成を説明する。送信部Ｔから同軸ケーブル５を通じて伝送された直列デジタルビデオ／オーディオ信号を直列／並列変換回路６に供給して、並列デジタルビデオ／オーディオ信号に変換した後、分離器７に供給して、デジタルビデオ信号及び時間軸圧縮されたデジタルオーディオ信号に分離する。分離されたデジタルビデオ信号はそのままデジタルＶＴＲ９に供給される。図２に示すように、時間軸圧縮されたデジタルオーディオ信号は時間軸伸長回路８に供給して元のデジタルオーディオ信号に戻した後、デジタルＶＴＲ９に供給する。
【００２５】
かかる図１のデジタルビデオ信号及びデジタルオーディオ信号の伝送方法及び伝送装置によれば、１本のケーブルによって、デジタルビデオ信号及びデジタルオーディオ信号を同時に伝送することができる。
【００２６】
以下に、図３を参照して、本発明による時間軸伸長装置（回路）の実施例（１）を説明する。書き込みアドレス発生回路（アドレスカウンタ）１２からの書き込みアドレス信号をメモリ１１に供給して、時間軸圧縮されたデジタルオーディオ信号をメモリ１１に書き込み、そのメモリ１１に読み出しアドレス発生回路（アドレスカウンタ）１３からの読み出しアドレス信号（書き込みアドレス信号のアドレス変化周波数の所定数分の１のアドレス変化周波数を以て変化するアドレス信号）を供給して、そのメモリ１１から時間軸伸長された元のデジタルオーディオ信号を読み出す。
【００２７】
このメモリ１１のウインドウはここではデジタルビデオ信号の１６ライン分であるので、書き込みアドレス発生回路１２のアドレスはデジタルビデオ信号の１６ライン分毎に１回クリアされる。この場合、読み出しアドレス発生回路１３のアドレスはクリア直前の書き込みアドレスまでカウントアップされた後クリアされる。
【００２８】
アドレス比較及び読み出しアドレスの計数制御回路１４は、読み出しアドレス発生回路１３よりの読み出しアドレス信号を書き込みアドレス発生回路１２よりの書き込みアドレス信号と比較し、読み出しアドレスが書き込みアドレスを越えないときは、カウントアップ信号を発生して、これを読み出しアドレス発生回路１３に供給してその読み出しアドレスを増加又はクリアさせ、越えたときはカウントアップ信号を発生しないようにし、これによって読み出しアドレス発生回路１３のアドレスは変化せず一定のアドレス値を維持する。
【００２９】
遅延収束回路１５は読み出しアドレス発生回路１３よりの読み出しアドレス信号を書き込みアドレス発生回路１２よりの書き込みアドレス信号と比較し、例えば、１６フィールドの間読み出しアドレスが書き込みアドレスを越えないときは、図４に示す如く、クリア直後の読み出しアドレス（０番地）にこれより大のオフセット、即ち、例えば、１番地を与える。即ち、減算器１６で書き込みアドレスから読み出しアドレスを減算し、その減算出力が正負判断回路１７に供給され、１６フィールドの間に亘って正が維持されたら、ロード値発生回路１８を制御して、読み出しアドレス発生回路１３のアドレスカウンタの初期値オール０を最後のビットだけ１にするような値をロードし、これを繰り返すことにより、読み出しアドレスは書き込みアドレスに接近し、読み出しアドレスの書き込みアドレスに対する遅延量を小さくすることができる。
【００３０】
かかる時間軸伸長装置によれば、メモリ１１のウインドウをあまり小さくしないでも、メモリにデータを書き込んでから、時間軸伸長されたデータを読み出すまでの遅延時間を短くすることができる。
【００３１】
次に、図５を参照して、本発明の時間軸伸長装置（回路）の実施例（２）を説明する。時間軸圧縮されたオーディオデータがメモリ１１に供給されて、メモリ１１に供給される書き込みアドレスレジスタ（アドレスカウンタも可）１２Ａ〜１２Ｄよりの書き込みアドレス信号によって書き込まれ、セレクタ２２を通じて、メモリ１１に供給される読み出しアドレスレジスタ１３からの読み出しアドレス信号によって、時間軸伸長されたオーディオデータが読み出される。
【００３２】
書き込みアドレス及び読み出しアドレスは共に２進符号で表されるが、これらのアドレスを簡単のため１０進符号で表すと次のように成る。尚、このアドレスの最上位桁はチャンネルの別を示す。
１チャンネルの書き込みアドレス  １００００１  、１００００２、１００００３、‥‥‥‥‥‥
２チャンネルの書き込みアドレス  ２００００１  、２００００２、２００００３、‥‥‥‥‥‥
３チャンネルの書き込みアドレス  ３００００１  、３００００２、３００００３、‥‥‥‥‥‥
４チャンネルの書き込みアドレス  ４００００１  、４００００２、４００００３、‥‥‥‥‥‥
【００３３】
そして、図６に示すＡＵＸデータがチャンネル認識回路１９に供給されて、そのユーザデータ（オーディオデータ）ＵＤ中のバイト０のビット１、２のチャンネルを表わすデータＣＨ１、ＣＨ２によって、時間軸圧縮されたデジタルオーディオデータのサンプルが４チャンネルのいずれであるかを認識し、その認識されたチャンネルに応じて、順次１、２、３及び４チャンネル書き込みアドレスレジスタ１２Ａ、１２Ｂ、１２Ｃ及び１２Ｄよりのアドレス信号のアドレスを１ずつ増加させ又はクリアし、その各レジスタ１２Ａ〜１２Ｄのチャンネルのアドレス信号をメモリ１１に供給して、デジタルオーディオデータの各サンプルデータをメモリ１１の各チャンネル毎のアドレスに書き込む。尚、ＡＵＸデータにおいて、ＡＤＦは先頭識別データ、ＤＩＤはデータＩＤ（ブロックの数を示す）、ＤＢＮはデータブロック番号、ＤＣはデータカウンタ（ＵＤの大きさを示す）、ＣＳは終端データである。
【００３４】
又、各チャンネルの書き込みアドレスレジスタ１２Ａ〜１２Ｄからメモリ１１に供給されたアドレス信号を、最大値アドレスレジスタ２０に供給して、１チャンネルから４チャンネルの書き込みアドレスの最大値アドレスを保持させ、デジタルビデオ信号の１ラインの最後の時点で何サンプルのデジタルオーディオデータが伝送されて来たかを知るようにする。
【００３５】
例えば、あるラインのデジタルビデオ信号の水平同期チップ期間に挿入されている時間軸圧縮されたデジタルオーディオ信号（データ）の各チャンネルのサンプルのメモリのアドレスが、例えば、
１チャンネル  １０００６７
２チャンネル  ２０００６０
３チャンネル  ３０００６０
４チャンネル  ４０００６０
の場合は、最大値書き込みアドレスは１チャンネルのアドレスである
１０００６７
に成る。尚、この場合最大値書き込みアドレスは、チャンネルの別を表す最上位の桁は無視するものとする。
【００３６】
そして、アドレス比較器２１で、読み出しアドレスレジスタ１３よりの読み出しアドレスを最大値書き込みアドレスレジスタ２０の最大値書き込みアドレスと比較し、読み出しアドレスが最大値書き込みアドレスを越えないときは、読み出しアドレスレジスタ１３にカウントアップ信号を供給して、読み出しアドレスを増加又はクリアし、越えたときは、カウントアップ信号を発生せず、これによって読み出しアドレスレジスタ１３のアドレスを一定値に維持する。読み出しアドレス発生回路１３よりのアドレス信号は、アドレス比較器２１よりのセレクト信号によって制御されるセレクタ２２を通じてメモリ１１に供給する。
【００３７】
又、アドレス比較器２１で、読み出しアドレスレジスタ１３よりの読み出しアドレス信号を、それぞれ１、２、３及び４チャンネル書き込みレジスタ１２Ａ、１２Ｂ、１２Ｃ及び１２Ｄの書き込みアドレス信号と比較し、読み出しアドレスが１、２、３又は４チャンネルの書き込みアドレスのいずれかを越えたときは、アドレス比較器２１よりの比較出力でセレクタ２２を制御して、読み出しアドレスレジスタ１３よりの読み出しアドレス信号の代わりに、読み出しアドレスによって越えられた書き込みアドレス信号を、セレクタ２２を通じてメモリ１１に供給するようにする。
【００３８】
図７の（Ｉ）  、（ＩＩ）、（ＩＩＩ）  及び（ＩＶ）に、１、２、３及び４チャンネル書き込みアドレスレジスタ１２Ａ、１２Ｂ、１２Ｃ及び１２Ｄよりの書き込みアドレス及び読み出しアドレスレジスタ１３よりの読み出しアドレスの変化状態を示し、図８に、最大値書き込みアドレスレジスタ２０の最大値書き込みアドレス及び読み出しアドレスレジスタ１３の読み出しアドレスの変化状態を示している。尚、かかるアドレスは、チャンネルの別を表す上位桁は共に０でるものとして示している。
【００３９】
図７の（Ｉ）  、（ＩＩ）、（ＩＩＩ）  及び（ＩＶ）並びに図８の各Ａの期間は、４チャンネル共、同サンプル数の受信があったことを示し、Ｂの期間は４チャンネル共、受信データの欠落があった期間を示し、期間Ａ及びＢの後は、２及び４チャンネルの受信データの欠落状態が続く。図８に示す如く、読み出しアドレスレジスタ１３よりの読み出しアドレスは、最大値書き込みアドレスレジスタ２０よりの最大値書き込みアドレスを越えない範囲で読み出しアドレスが増加していくが、受信データの欠落で最大値書き込みアドレスの増加が停止したＣの期間では、読み出しアドレスの増加も停止する。図７（Ｉ）  及び（ＩＩＩ）  に示す如く、Ｃの期間の後のＤの期間で、１及び３チャンネルのサンプルデータの受信が開始されるため、読み出しアドレスレジスタ１３の読み出しアドレスは再び増加する。その後、デジタルビデオ信号の１６ライン毎に１回の書き込みアドレスのクリアが生じるので、読み出しアドレスは最大値書き込みアドレスのクリア直前のアドレスまで増加した後クリアされ、両アドレスは再び増加する。
【００４０】
又、図７（ＩＩ）、（ＩＶ）に示す如く、読み出しアドレスレジスタ１３の読み出しアドレスが、２及び４チャンネル書き込みアドレスレジスタ１２Ｂ及び１２Ｄの各書き込みアドレスを追い越してしまうＤの期間では、そのまま読み出しアドレス信号をメモリ１１に供給すると不適当なサンプルデータを読み出すことに成るので、セレクタ２２の切換えによって、２及び４チャンネル書き込みアドレスレジスタ１２Ｂ及び１２Ｄの各書き込みアドレス信号を読み出しアドレス信号としてメモリ１１に供給するようにする。
【００４１】
これにより、受信データの欠落するチャンネルに対してもデータの連続性を確保することができる。又、４チャンネルの内、全くサンプルが伝送されなかったチャンネルの書き込みアドレスレジスタの書き込みアドレスは０番地のままである。そこで、メモリ１１の０番地に予め全ビットが０と成るデータを書き込んでおけば、読み出しアドレスとしてあるチャンネルの書き込みアドレスを採用した場合、そのチャンネルの書き込みアドレスの０番地を読み出すと、そのチャンネルの受信サンプルは常に全ビット０のサンプルデータが読み出されることに成る。読み出しアドレスレジスタ１８の各チャンネル毎のアドレスはそれぞれ各チャンネル毎にクリア直後に０番地と成るが、あるチャンネルのデータを１サンプルでも受信すれば、メモリ１１のそのチャンネルの１番地からデータが読み取られ、チャンネルのデータが０サンプルのときのみメモリ１１のそのチャンネルの０番地からサンプルデータが読み出されるので、結果的にはそのチャンネルの音声出力は、実質的にミュート状態に成ったのと同じである。
【００４２】
上述せる時間軸伸長装置によれば、複数チャンネルのデジタルオーディオ信号が供給されて、時間軸伸長された複数のチャンネルのデジタルオーディオ信号が出力される時間軸伸長装置において、複数チャンネルのデジタルオーディオ信号のサンプルの一部が欠如したり、順序が狂っていても、書き込みアドレスレジスタ及び読み出しアドレスレジスタの制御を円滑に行えると共に、最大値書き込みアドレスカウンタの最大値書き込みアドレスの増加が停止しても、メモリに記憶されている必要なデータを確実に読み出すことができるので、データの連続性を保ち、受信データの忠実な再現を行うことのできる時間軸伸長装置を得ることができる。
【００４３】
上述した各実施例の時間軸伸長装置（回路）は半導体ＩＣで構成されるが、ディスクリート回路で構成しても良い。
【００４４】
【発明の効果】
上述せる第１の本発明によれば、複数チャンネルのデジタルオーディオ信号が供給されて、時間軸伸長された複数のチャンネルのデジタルオーディオ信号が出力される時間軸伸長装置において、複数チャンネルのデジタルオーディオ信号のサンプルの一部が欠如したり、順序が狂っていても、書き込みアドレスレジスタ及び読み出しアドレスレジスタの制御を円滑に行えると共に、最大値書き込みアドレスカウンタの最大値書き込みアドレスの増加が停止しても、メモリに記憶されている必要なデータを確実に読み出すことができるので、データの連続性を保ち、受信データの忠実な再現を行うことのできる時間軸伸長装置を得ることができる。
【００４９】
上述せる第２の本発明によれば、複数チャンネルのデジタルオーディオ信号が供給されて、時間軸伸長された複数のチャンネルのデジタルオーディオ信号が出力される時間軸伸長装置において、複数チャンネルのデジタルオーディオ信号のサンプルの一部が欠如したり、順序が狂っていても、書き込みアドレスレジスタ及び読み出しアドレスレジスタの制御を円滑に行えると共に、最大値書き込みアドレスカウンタの最大値書き込みアドレスの増加が停止しても、メモリに記憶されている必要なデータを確実に得ることのできるので、データの連続性を保ち、受信データの忠実な再現を行うことのできる時間軸伸長装置を用いた伝送装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の時間軸伸長装置の適用されるデジタルビデオ信号及びデジタルオーディオ信号の伝送方法及び伝送装置の実施形態を示すブロック線図である。
【図２】デジタルオーディオ信号の時間軸圧縮及び伸長の説明に供する線図である。
【図３】本発明の時間軸伸長装置（１）を示すブロック線図である。
【図４】時間軸伸長装置の書き込みアドレス及び読み出しアドレスの関係を示す線図である。
【図５】本発明の時間軸伸長装置（２）を示すブロック線図である。
【図６】ＡＵＸデータのフォーマットを示す表図である。
【図７】時間軸伸長装置の書き込みアドレス及び読み出しアドレスの関係を示す線図である。
【図８】時間軸伸長装置の最大値書き込みアドレス及び読み出しアドレスの関係を示す線図である。
【符号の説明】
Ｔ…送信部、Ｒ…受信部、２…時間軸圧縮回路、８…時間軸伸長回路、１１…メモリ、１２…書き込みアドレス発生回路、１３…読み出しアドレス発生回路、１４…アドレス比較及び読み出しアドレスの計数制御回路、１５…遅延時間収束回路、１６…減算器、１７…正負判断回路、１８…ロード値発生回路、１９…チャンネル認識回路、２０…最大書き込みアドレスレジスタ、２１…アドレス比較器、２２…セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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