(57)【特許請求の範囲】
【請求項１】
パターン発生を示すフラッグのスタート、ストップの制御において、
入力する直列アドレスデータを複数個の並列アドレスデータに１クロックの間で変換するシリアルパラレル変換回路（２０）と、
スタートアドレスとストップアドレスを記憶し、スタート、ストップそれぞれ複数個のアドレス一致検出回路で構成されるアドレス一致検出回路（３０）と、
アドレス一致信号により、複数個のフラッグのスタート、ストップをそれぞれ制御する位相制御回路（４０）と、
複数個のフラッグで構成されるフラッグ検出回路（５０）と、
複数個のフラッグから１クロックの間に次々とその中の一つのフラッグを選択するマルチプレクサ（６０）と、
以上を具備することを特徴とするパターン発生器。
【請求項２】
パターン発生を示すフラッグのスタート、ストップの制御において、
入力する直列アドレスデータを偶数アドレスデータ列及び奇数アドレスデータ列に１クロックの間で変換するシリアルパラレル変換回路（２０Ａ）と、
スタートアドレスを記憶するスタートアドレスレジスタ（３３）、ストップアドレスを記憶するストップアドレスレジスタ（３４）、偶数アドレスデータ列をクロック毎に記憶する偶数データレジスタ（３５ａ）、奇数アドレスデータ列をクロック毎に記憶する奇数データレジスタ（３５ｂ）、スタートアドレスレジスタ（３３）と偶数データレジスタ（３５ａ）を比較して一致すると論理１になる偶数スタート（３１ａ）、スタートアドレスレジスタ（３３）と奇数データレジスタ（３５ｂ）を比較して一致すると論理１になる奇数スタート（３１ｂ）、ストップアドレスレジスタ（３４）と偶数データレジスタ（３５ａ）を比較して一致すると論理１になる偶数ストップ（３２ａ）、ストップアドレスレジスタ（３４）と奇数データレジスタ（３５ｂ）を比較して一致すると論理１になる奇数ストップ（３２ｂ）で構成されるアドレス一致検出回路（３０Ａ）と、
偶数スタート（３１ａ）及び奇数スタート（３１ｂ）により偶数フラッグ（５１ａ）及び奇数フラッグ（５１ｂ）を論理１にセットする制御回路、偶数ストップ（３２ａ）及び奇数ストップ（３２ｂ）により偶数フラッグ（５１ａ）及び奇数フラッグ（５１ｂ）を論理０にセットする制御回路で構成される位相制御回路（４０Ａ）と、
偶数アドレスでパターンを発生する間論理１にセットされる偶数フラッグ（５１ａ）、奇数アドレスでパターンを発生する間論理１にセットされる奇数フラッグ（５１ｂ）で構成されるフラッグ検出回路（５０Ａ）と、
偶数フラッグ（５１ａ）と奇数フラッグ（５１ｂ）を１クロックの間に交互に選択するマルチプレクサ（６０Ａ）と、
以上を具備することを特徴とするパターン発生器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、一般的なＩＣを使用して、パターン発生を示すフラッグのスタート、ストップ制御を高速化し、それにより、高速のパターン発生を可能とするパターン発生器に関するものである。
【０００２】
【従来の技術】
パターン発生器において、パターン発生の開始と終了はフラッグ信号により表示され、フラッグ信号が論理１の間に発生するパターンが有効なパターンである。図７に、従来のフラッグ制御回路ブロックとフラッグ制御のタイミング例を示す。
フラッグ制御回路は、パターン発生回路と同期しているアドレスデータを取り込むデータレジスタ３５と、フラッグ信号をスタートさせるアドレスを記憶しているスタートアドレスレジスタ３３と、フラッグ信号をストップさせるアドレスを記憶しているストップアドレスレジスタ３４と、データレジスタ３５とスタートアドレスレジスタ３３を比較して一致した時Ｈレベルになるスタートアドレス一致検出回路３１と、データレジスタ３５とストップアドレスレジスタ３４を比較して一致した時Ｈレベルになるストップアドレス一致検出回路３２と、フラッグレジスタ５１のＨレベルのセット、Ｌレベルのセットを制御するフラッグ制御部４１と、パターン発生を表示するフラッグレジスタ５１とで構成される。
【０００３】
図７の（ｂ）にスタートアドレスレジスタ３３のデータが０、ストップアドレスレジスタ３４のデータが２の場合のタイミング図を示す。フラッグ制御は、クロックに同期して行われる。データレジスタ３５の出力ＲＤＡＴＡがアドレスデータ０の時、スタートアドレス一致検出回路３１の出力▲１▼がＨレベルになり、次のクロックでフラッグレジスタ５１の出力フラッグ▲４▼がＨレベルになる。
次に、データレジスタ３５の出力ＲＤＡＴＡがアドレスデータ２の時、ストップアドレス一致検出回路３２の出力▲２▼がＨレベルになり、次のクロックでフラッグ制御部４１内のフリップフロップの出力▲３▼がＬレベルになり、その次のクロックでフラッグレジスタ５１の出力フラッグ▲４▼がＬレベルになる。
【０００４】
【発明が解決しようとする課題】
以上説明した従来のフラッグ制御は、スタートアドレスとストップアドレスをレジスタに予め設定し、伝送されてきたデータをデータレジスタに取り込み、スタートアドレス及びストップアドレスと比較し、比較した結果が一致した時、データレジスタにデータを取り込むクロックと同じクロックでフラッグ制御部によってタイミング調整され、同じクロックでフラッグレジスタがＨレベルＬレベルにセットされている。つまり、従来の回路は、データの取り込みからフラッグ出力まで全ての制御を一つのクロックに同期して行っている。
この回路を標準的なＩＣで構成した場合、ＩＣ自身の動作速度の限界により高速性に制限がある欠点がある。
本発明は、従来の回路を構成している標準的なＩＣを使用して、数倍の速度でパターン発生を示すフラッグのスタート、ストップ制御ができる回路を実現し、高速パターン発生を行うことを目的としている。
【０００５】
【課題を解決するための手段】
（請求項１の解決手段）
上記目的を達成するために、本発明のフラッグ制御においては、以下の回路ブロックを構成する。パターン発生を示すフラッグのスタート、ストップの制御において、まず、高速に転送される直列アドレスデータをｎ個の並列アドレスデータに１クロックの間で変換するシリアルパラレル変換回路を設ける。そして、スタートアドレスとストップアドレスを記憶するレジスタを設け、スタート、ストップそれぞれｎ個のアドレス一致検出回路を設ける。ｎ個のフラッグのスタート、ストップをそれぞれ制御する位相制御回路を設け、ｎ個のフラッグで構成されるフラッグ検出回路を設ける。ｎ個のフラッグの出力から１クロックの間に次々と、その中の一つのフラッグを高速に選択するマルチプレクサを設ける。これによりｎ倍の速度でフラッグ制御ができる回路を実現し、高速パターン発生を行うことができる。
【０００６】
（請求項２の解決手段）
上記目的を達成するために、本発明のフラッグ制御においては、以下の回路ブロックを構成する。パターン発生を示すフラッグのスタート、ストップの制御において、まず、高速に転送される直列アドレスデータを偶数アドレスデータ列及び奇数アドレスデータ列に１クロックの間で変換するシリアルパラレル変換回路を設ける。そして、スタートアドレスを記憶するスタートアドレスレジスタと、ストップアドレスを記憶するストップアドレスレジスタを設ける。また、偶数アドレスデータ列をクロック毎に記憶する偶数データレジスタと、奇数アドレスデータ列をクロック毎に記憶する奇数データレジスタを設ける。スタートアドレスレジスタと偶数データレジスタを比較して一致すると偶数スタートを論理１にし、スタートアドレスレジスタと奇数データレジスタを比較して一致すると奇数スタートを論理１にし、ストップアドレスレジスタと偶数データレジスタを比較して一致すると偶数ストップを論理１にし、ストップアドレスレジスタと奇数データレジスタを比較して一致すると奇数ストップを論理１にする。そして、偶数スタート及び奇数スタートにより偶数フラッグ及び奇数フラッグを論理１にセットするスタート位相制御回路と、偶数ストップ及び奇数ストップにより偶数フラッグ及び奇数フラッグを論理０にするストップ位相制御回路を設ける。偶数フラッグは偶数アドレスでパターンを発生する間論理１にセットされ、奇数フラッグは奇数アドレスでパターンを発生する間論理１にセットされる。信号フラッグを出力するマルチプレクサは、偶数フラッグと奇数フラッグを１クロックの間に交互に高速に選択する。これにより、２倍の速度でフラッグ制御ができる回路を実現し、高速パターン発生を行うことができる。
【０００７】
【実施例】
図１に本発明の回路ブロックを示す。本回路ブロックは、高速に転送される直列アドレスデータをｎ個の並列アドレスデータに１クロックの間で変換するシリアルパラレル変換回路２０と、スタートアドレスとストップアドレスを記憶し、スタート、ストップそれぞれｎ個のアドレス一致検出回路で構成されるアドレス一致検出回路３０と、ｎ個のフラッグのスタート、ストップをそれぞれ制御する位相制御回路４０と、ｎ個のフラッグで構成されるフラッグ検出回路５０と、ｎ個のフラッグから１クロックの間に次々とその中の一つのフラッグを高速に選択するマルチプレクサ６０で構成される。
【０００８】
図２にｎが２の場合の詳細な回路ブロック図を示す。本回路ブロックは、高速に転送される直列アドレスデータを偶数アドレスデータ列及び奇数アドレスデータ列に１クロックの間で変換するシリアルパラレル変換回路２０Ａと、スタートアドレスを記憶するスタートアドレスレジスタ３３、ストップアドレスを記憶するストップアドレスレジスタ３４、偶数アドレスデータ列をクロック毎に記憶する偶数データレジスタ３５ａ、奇数アドレスデータ列をクロック毎に記憶する奇数データレジスタ３５ｂ、スタートアドレスレジスタ３３と偶数データレジスタ３５ａを比較して一致すると出力Ｈレベルになる偶数スタート３１ａ、スタートアドレスレジスタ３３と奇数データレジスタ３５ｂを比較して一致すると出力Ｈレベルになる奇数スタート３１ｂ、ストップアドレスレジスタ３４と偶数データレジスタ３５ａを比較して一致すると出力Ｈレベルになる偶数ストップ３２ａ、ストップアドレスレジスタ３４と奇数データレジスタ３５ｂを比較して一致すると出力Ｈレベルになる奇数ストップ３２ｂで構成されるアドレス一致検出回路３０Ａと、偶数スタート３１ａ及び奇数スタート３１ｂにより偶数フラッグ５１ａ及び奇数フラッグ５１ｂをＨレベルにセットするスタート制御回路、偶数ストップ３２ａ及び奇数ストップ３２ｂにより偶数フラッグ５１ａ及び奇数フラッグ５１ｂをＬレベルにセットするストップ制御回路で構成される位相制御回路４０Ａと、偶数アドレスでパターンを発生する間Ｈレベルにセットされる偶数フラッグ５１ａ、奇数アドレスでパターンを発生する間Ｈレベルにセットされる奇数フラッグ５１ｂで構成されるフラッグ検出回路５０Ａと、偶数フラッグ５１ａと奇数フラッグ５１ｂを１クロックの間に交互に高速に選択するマルチプレクサ６０Ａとで構成される。
【０００９】
図３は、偶数アドレススタート、偶数アドレスストップの場合のタイミング図の一例である。この場合、スタートアドレスレジスタ３３にはアドレス２が、ストップアドレスレジスタ３４にはアドレス６が記憶されている。偶数データレジスタ３５ａにアドレスデータ２がクロック信号により取り込まれると、偶数スタート３１ａ信号▲１▼がＨレベルになる。Ｈレベルの信号▲１▼は、偶数フラッグ５１ａ、奇数フラッグ５１ｂの入力信号をＨレベルにし、次のクロックの立ち上がりで、両フラッグをＨレベルにする。両フラッグは、ストップ制御されるまでＨレベルを維持する。偶数データレジスタ３５ａにアドレスデータ６がクロック信号により取り込まれると、偶数ストップ３２ａ信号▲６▼がＨレベルになる。Ｈレベルの信号▲６▼は、奇数フラッグ５１ｂの入力信号をＬレベルにし、次のクロックの立ち上がりで、奇数フラッグ５１ｂをＬレベルにする。同じクロックの立ち上がりで、位相制御回路４０Ａの信号▲８▼がＬレベルとなり、次のクロックの立ち上がりで、偶数フラッグ５１ａをＬレベルにする。マルチプレクサ６０Ａで、１クロックの前半は偶数フラッグ５１ａを、後半は奇数フラッグ５１ｂを選択することで、フラッグ信号を得ることができる。
【００１０】
図４は、偶数アドレススタート、奇数アドレスストップの場合のタイミング図の一例である。この場合、スタートアドレスレジスタ３３にはアドレス２が、ストップアドレスレジスタ３４にはアドレス７が記憶されている。偶数データレジスタ３５ａにアドレスデータ２がクロック信号により取り込まれると、偶数スタート３１ａ信号▲１▼がＨレベルになる。Ｈレベルの信号▲１▼は、偶数フラッグ５１ａ、奇数フラッグ５１ｂの入力信号をＨレベルにし、次のクロックの立ち上がりで、両フラッグをＨレベルにする。両フラッグは、ストップ制御されるまでＨレベルを維持する。奇数データレジスタ３５ｂにアドレスデータ７がクロック信号により取り込まれると、奇数ストップ３２ｂ信号▲７▼がＨレベルになる。Ｈレベルの信号▲７▼は、位相制御回路４０Ａの中で１クロック遅延され、次のクロックで信号▲８▼と信号▲９▼がＬレベルになる。その結果、偶数フラッグ５１ａと奇数フラッグ５１ｂの入力信号がＬレベルになり、次のクロックの立ち上がりで、両フラッグがＬレベルになる。マルチプレクサ６０Ａで、１クロックの前半は偶数フラッグ５１ａを、後半は奇数フラッグ５１ｂを選択することで、フラッグ信号を得ることができる。
【００１１】
図５は、奇数アドレススタート、奇数アドレスストップの場合のタイミング図の一例である。この場合、スタートアドレスレジスタ３３にはアドレス５が、ストップアドレスレジスタ３４にはアドレス７が記憶されている。奇数データレジスタ３５ｂにアドレスデータ５がクロック信号により取り込まれると、奇数スタート３１ｂ信号▲２▼がＨレベルになる。Ｈレベルの信号▲２▼は、奇数フラッグ５１ｂの入力信号をＨレベルにし、次のクロックの立ち上がりで奇数フラッグ５１ｂをＨレベルにする。同じクロックの立ち上がりで、位相制御回路４０Ａの信号▲３▼がＨレベルとなり、次のクロックの立ち上がりで、偶数フラッグ５１ａをＨレベルにする。両フラッグは、ストップ制御されるまでＨレベルを維持する。奇数データレジスタ３５ｂにアドレスデータ７がクロック信号により取り込まれると、奇数ストップ３２ｂ信号▲７▼がＨレベルになる。Ｈレベルの信号▲７▼は、位相制御回路４０Ａの中で１クロック遅延され、次のクロックで信号▲８▼と信号▲９▼がＬレベルになる。その結果、偶数フラッグ５１ａと奇数フラッグ５１ｂの入力信号がＬレベルになり、次のクロックの立ち上がりで、両フラッグがＬレベルになる。マルチプレクサ６０Ａで、１クロックの前半は偶数フラッグ５１ａを、後半は奇数フラッグ５１ｂを選択することで、フラッグ信号を得ることができる。
【００１２】
図６は、奇数アドレススタート、偶数アドレスストップの場合のタイミング図の一例である。この場合、スタートアドレスレジスタ３３にはアドレス３が、ストップアドレスレジスタ３４にはアドレス６が記憶されている。奇数データレジスタ３５ｂにアドレスデータ３がクロック信号により取り込まれると、奇数スタート３１ｂ信号▲２▼がＨレベルになる。Ｈレベルの信号▲２▼は、奇数フラッグ５１ｂの入力信号をＨレベルにし、次のクロックの立ち上がりで奇数フラッグ５１ｂをＨレベルにする。同じクロックの立ち上がりで、位相制御回路４０Ａの信号▲３▼がＨレベルとなり、次のクロックの立ち上がりで、偶数フラッグ５１ａをＨレベルにする。両フラッグは、ストップ制御されるまでＨレベルを維持する。偶数データレジスタ３５ａにアドレスデータ６がクロック信号により取り込まれると、偶数ストップ３２ａ信号▲６▼がＨレベルになる。Ｈレベルの信号▲６▼は、奇数フラッグ５１ｂの入力信号をＬレベルにし、次のクロックの立ち上がりで、奇数フラッグ５１ｂをＬレベルにする。同じクロックの立ち上がりで、位相制御回路４０Ａの信号▲８▼がＬレベルとなり、次のクロックの立ち上がりで、偶数フラッグ５１ａをＬレベルにする。マルチプレクサ６０Ａで、１クロックの前半は偶数フラッグ５１ａを、後半は奇数フラッグ５１ｂを選択することで、フラッグ信号を得ることができる。
【００１３】
【発明の効果】
本発明は、以上説明したように構成されているので、従来の回路で使用している標準的なＩＣを使用して高速のフラッグ制御ができ、高速パターン発生を実現でき、有効な回路ブロックである。
【図面の簡単な説明】
【図１】本発明のフラッグ制御のブロック図である。
【図２】本発明の一実施例を示す回路ブロック図である。
【図３】本発明の一実施例で偶数スタート偶数ストップの場合のタイミング図である。
【図４】本発明の一実施例で偶数スタート奇数ストップの場合のタイミング図である。
【図５】本発明の一実施例で奇数スタート奇数ストップの場合のタイミング図である。
【図６】本発明の一実施例で奇数スタート偶数ストップの場合のタイミング図である。
【図７】従来のフラッグ制御の回路ブロック図とタイミング図である。
【符号の説明】
２０、２０Ａ    シリアルパラレル変換回路
３０、３０Ａ    アドレス一致検出回路
３１    スタートアドレス一致検出回路
３１ａ    偶数スタート
３１ｂ    奇数スタート
３２    ストップアドレス一致検出回路
３２ａ    偶数ストップ
３２ｂ    奇数ストップ
３３    スタートアドレスレジスタ
３４    ストップアドレスレジスタ
３５    データレジスタ
３５ａ    偶数データレジスタ
３５ｂ    奇数データレジスタ
４０、４０Ａ    位相制御回路
４１    フラッグ制御部
５０、５０Ａ    フラッグ検出回路
５１    フラッグレジスタ
５１ａ    偶数フラッグ
５１ｂ    奇数フラッグ
６０、６０Ａ    マルチプレクサ
【図１】
0003540354.tif 000002
【図２】
0003540354.tif 000003
【図３】
0003540354.tif 000004
【図４】
0003540354.tif 000005
【図５】
0003540354.tif 000006
【図６】
0003540354.tif 000007
【図７】
0003540354.tif 000008