(57)【特許請求の範囲】
【請求項１】
差動式センスアンプと、上記差動式センスアンプの電流制御トランジスタを制御するテールバイアス制御回路を有するセンスブロックと、
データを格納するメインメモリセルを有するメインブロックと、
読み出そうとするメインメモリセルのデータが０であるか１であるかを判定するための比較用リファレンスセルを有するリファレンスブロックとを備え、
上記リファレンスブロックから上記センスブロックの差動式センスアンプの
ＭＯＳトランジスタにリファレンスレベルを入力するリファレンスレベル入力線と、上記テールバイアス制御回路から上記差動式センスアンプの電流制御トランジスタにテールバイアス信号を入力するテールバイアス信号入力線との間に、上記ＭＯＳトランジスタの寄生容量によって生ずるリファレンスレベル入力線の電圧降下ノイズをキャンセルする電気容量部を有するリファレンスレベル突き上げ回路を接続したことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記センスブロックは、複数の差動式センスアンプを備え、
上記リファレンスブロックからのリファレンスレベル入力線を、上記複数の差動式センスアンプで共有していることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記メインブロックから上記センスブロックの差動式センスアンプのＭＯＳトランジスタにセンスレベルを入力するセンスレベル入力線と、上記テールバイアス制御回路から上記差動式センスアンプの電流制御トランジスタにテールバイアス信号を入力するテールバイアス信号入力線との間に、上記ＭＯＳトランジスタの寄生容量によって生ずる電圧降下ノイズをキャンセルする電気容量部を有するセンスレベル突き上げ回路を接続したことを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか１つに記載の半導体記憶装置において、
上記リファレンスレベル突き上げ回路が有する電気容量部またはセンスレベル突き上げ回路が有する電気容量部の少なくとも一方が、キャパシタで構成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
上記キャパシタは、
上記リファレンスレベル入力線からリファレンスレベルが入力されるＭＯＳトランジスタまたは上記センスレベル入力線からセンスレベルが入力されるＭＯＳトランジスタと同じサイズのＭＯＳトランジスタで構成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等に関係する半導体記憶装置のデータ読み出し回路に係わり、メモリーに格納されたデータを高い信頼性で高速に読み出すことを可能にする半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体集積回路の読み出し回路は、図６に示すように、素子１０〜１５が構成する差動式センスアンプ１１５を含むセンスブロック１と、データを格納するメインメモリセル２２を含むメインブロック２を有する。さらに、この読み出し回路は、読み出そうとするメインメモリセル２２のデータが０であるか１であるかを判定するための比較用リファレンスセル３２を含むリファレンスブロック３を有する。
【０００３】
メイン用カラムデコーダからのデコード信号が入力されるＮＭＯＳトランジスタ２１とリファレンス用カラムデコーダからのデコーダ信号が入力されるＮＭＯＳトランジスタ３１が選択されると、ビット線ＢＬ，ＲＢＬに電荷がチャージされ、メインメモリセル２２，リファレンスメモリセル３２に電流が流れ始める。ここで、セル２２，３２のしきい値を比較するためには、メインブロック２，リファレンスブロック３の両方のビット線ＢＬ，ＲＢＬに同等の能力で電荷をチャージする必要がある。
【０００４】
そこで、ビット線ＢＬ，ＲＢＬを流れる電流を等しくするために、ビット線チャージ用ＮＭＯＳトランジスタ２０のゲートにバイアス電位を与え、この電位と同等のバイアス電位をカレントミラーによってロード用ＮＭＯＳトランジスタ３０にも伝える。メインメモリセル用ワード線４とリファレンスメモリセル用ワード線６の双方が目的の終端電位に到達後、暫く時間が経過するとメインメモリセル２２，リファレンスメモリセル３２を流れる電流が安定する。
【０００５】
センスアンプイネーブル信号８が“Ｌ”のとき、センス電流の出口にあたるテールスイッチ１５がオフになるので、差動式センスアンプ１１５は動作しない。一方、センスアンプイネーブル信号８が“Ｈ”になると、テールスイッチ１５がオンし、差動式センスアンプ１１５が読み出しを開始する。
【０００６】
このとき、ノードＴＡＩＬの電位が低下し、ノードＲＩＮ，ＳＩＮの電位をゲート受けするＮＭＯＳトランジスタ１０，１１のゲート−ドレイン間の寄生容量Ｃ１０，Ｃ１１によって、ノードＲＩＮ，ＳＩＮの電位が低下する。しかしながら、ＮＭＯＳトランジスタ１０，１１のサイズが同一である限り、寄生容量Ｃ１０，Ｃ１１によるノードＲＩＮ，ＳＩＮの電圧低下も同一レベルで低下するので、読み出しエラーの原因にはならない。
【０００７】
カレントミラーによって結合されているＰＭＯＳトランジスタ１２，１３は、等しいセル電流を流そうとする。そして、リファレンス，メインのビット線ＲＢＬ，ＢＬの電位がノードＲＩＮ，ＳＩＮを経由して、ＮＭＯＳトランジスタ１０，１１のゲートに入力される。
【０００８】
したがって、（リファレンスメモリセル３２のしきい値）＜（メインメモリセル２２のしきい値）、すなわち、（ノードＲＩＮの電位）＜（ノードＳＩＮの電位）であれば、“Ｌ”がセンスアンプ出力４０に出力される。
【０００９】
その逆に、（リファレンスメモリセル３２のしきい値）＞（メインメモリセル２２のしきい値）、すなわち、（ノードＲＩＮの電位）＞（ノードＳＩＮの電位）であれば、“Ｈ”がセンスアンプ出力４０に出力される。
【００１０】
図６に示す読み出し回路では、テールスイッチ１５をセンスアンプイネーブル信号８で直接制御したが、図７に示す読み出し回路のように、テールバイアス制御回路１６８によって、電位ＴＬＢＩＡＳのレベルを適当に緩和してやるようにしてもよい。この場合、センス電流の削減が可能であり、また、寄生容量によってノードＲＩＮ，ＳＩＮの電位が低下することをある程度緩和させることもできる。このテールバイアス制御回路１６８の動作をやや具体的に説明すると、センスアンプイネーブル信号８が“Ｈ”のとき、ＮＭＯＳトランジスタ１８がオフし、インバータ１７がアクティブとなり、電位ＴＬＢＩＡＳのレベルが、１／２Ｖｃｃとなる。また、センスアンプイネーブル信号８が、“Ｌ”のとき、ＮＭＯＳトランジスタ１８がオンし、インバータ１７が非アクティブとなり、電位ＴＬＢＩＡＳのレベルはグランド（ＧＮＤ）となる。
【００１１】
【発明が解決しようとする課題】
ところで、上記図６，図７に示す読み出し回路では、１個のセンスアンプについてのみ説明を行ってきた。しかし、実際の半導体集積回路においては、８個もしくは１６個などの複数個のセンスアンプから同時に読み出すことが多い。
【００１２】
そこで、先に説明したような読み出し回路を複数用意するにあたり、半導体チップのさらなる集積化を行うために、リファレンスレベルの入力ノードＲＩＮを各センスアンプで共有化し、リファレンスブロック３をチップ内に１個だけにすることが当然考えられる。この構成を図４に示す。この構成は、リファレンスブロック３とメインブロック２２２とセンスブロック１１１およびリファレンス用カラムでコーダ７，リファレンス用ロウデコーダ６，メイン用カラムデコーダ７７，メイン用ロウデコーダ６６からなる。センスブロック１１１は、複数のセンスアンプ１１０，１１０…からなる。各センスアンプ１１０，１１０…の（−）入力端子は、メインブロック２２２が有する各メモリセル群２２０，２２０…に接続されている。また、各センスアンプ１１０，１１０…の（＋）入力端子は、リファレンスブロック３に接続されている。
【００１３】
このように、複数のセンスアンプで、リファレンスレベルの入力ノードＲＩＮを共有すると、ノードＲＩＮに寄生するトランジスタ１０の容量Ｃ１０が、ノードＳＩＮに寄生するトランジスタ１１の容量Ｃ１１に比べて、ノードＲＩＮを共有した個数分だけ増加する。このため寄生容量Ｃ１０，Ｃ１１によるノードＲＩＮ，ＳＩＮの電圧低下に差ができてしまう。
【００１４】
図８に、リファレンスレベルの入力ノードＲＩＮを、図４に例示したような複数のセンスアンプで共有した場合において、図７の回路での“Ｈ”読み出しの場合（すなわち、（ノードＲＩＮの電位）＞（ノードＳＩＮの電位））の場合）の電源電圧３．６Ｖにおける動作波形を示す。図８に示すように、読み出し動作開始後時刻１５ｎｓ（ナノ秒）の時点でテールスイッチ１５がオンし始め、ノードＴＡＩＬの電位が１．７Ｖから０．５Ｖに低下する。このとき、ノードＲＩＮ，ＳＩＮ共に電位レベルが低下している。ここで、本来ならば、（ノードＲＩＮの電位ＶＲＩＮ）＞（ノードＳＩＮの電位ＶＳＩＮ）であるべきはずの波形が、時刻１３ｎｓ〜２０ｎｓの間に渡って逆転し、ＶＲＩＮ＜ＶＳＩＮになってしまっている。この電位の逆転は、ノードＲＩＮが共有されている個数分だけノードＳＩＮよりも寄生容量が多いことに起因している。
【００１５】
このような、電位ＶＲＩＮと電位ＶＳＩＮの逆転は、アクセスタイムの低下、ひいては読み出しエラーの原因になるという問題がある。
【００１６】
そこで、この発明の目的は、メモリーに格納されたデータを高い信頼性で高速に読み出すことができる半導体記憶装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、請求項１の発明の半導体記憶装置は、差動式センスアンプと、上記差動式センスアップの電流制御トランジスタを制御するテールバイアス制御回路を有するセンスブロックと、
データを格納するメインメモリセルを有するメインブロックと、
読み出そうとするメインメモリセルのデータが０であるか１であるかを判定するための比較用リファレンスセルを有するリファレンスブロックとを備え、
上記リファレンスブロックから上記センスブロックの差動式センスアンプのＭＯＳトランジスタにリファレンスレベルを入力するリファレンスレベル入力線と、上記テールバイアス制御回路から上記差動式センスアンプの電流制御トランジスタにテールバイアス信号を入力するテールバイアス信号入力線との間に、上記ＭＯＳトランジスタの寄生容量によって生ずるリファレンスレベル入力線の電圧降下ノイズをキャンセルする電気容量部を有するリファレンスレベル突き上げ回路を接続したことを特徴としている。
【００１８】
この請求項１の発明では、リファレンスレベル突き上げ回路を、テールバイアス信号線とリファレンスレベル入力線の間に接続した。したがって、この発明によれば、リファレンスレベル突き上げ回路は、既存のテールバイアス信号線のテールバイアスを利用して、リファレンスレベル入力線の電圧降下ノイズをキャンセルできる。したがって、この発明によれば、リファレンスレベル入力線の電位レベルを突き上げるための新たなバイアス回路を設けることなく、電圧降下ノイズをキャンセルできる。したがって、チップ面積の増大を招くことなく、メモリーに格納されたデータを高い信頼性で高速に読み出すことができる。
【００１９】
また、請求項２の発明は、請求項１に記載の半導体記憶装置において、
上記センスブロックは、複数の差動式センスアンプを備え、
上記リファレンスブロックからのリファレンスレベル入力線を、上記複数の差動式センスアンプで共有していることを特徴としている。
【００２０】
この請求項２の発明では、差動式センスアンプの個数分だけ増加した寄生容量によって生ずる電圧降下ノイズを、上記リファレンスレベル入力線を共有している各差動式センスアンプのリファレンスレベル突き上げ回路でキャンセルでき、読み出しエラーを防止できる。
【００２１】
また、請求項３の発明は、請求項１または２に記載の半導体記憶装置において、
上記メインブロックから上記センスブロックの差動式センスアンプのＭＯＳトランジスタにセンスレベルを入力するセンスレベル入力線と、上記テールバイアス制御回路から上記差動式センスアンプの電流制御トランジスタにテールバイアス信号を入力するテールバイアス信号入力線との間に、上記ＭＯＳトランジスタの寄生容量によって生ずる電圧降下ノイズをキャンセルする電気容量部を有するセンスレベル突き上げ回路を接続したことを特徴としている。
【００２２】
この請求項３の発明では、センスレベル突き上げ回路を、テールバイアス信号線とセンスレベル入力線の間に接続した。したがって、この発明によれば、センスレベル突き上げ回路は、既存のテールバイアス信号線のテールバイアスを利用して、センスレベル入力線の電圧降下ノイズをキャンセルできる。したがって、この発明によれば、センスレベル入力線の電位レベルを突き上げるための新たなバイアス回路を設けることなく、電圧降下ノイズをキャンセルできる。したがって、チップ面積の増大を招くことなく、メモリーに格納されたデータを高い信頼性で高速に読み出すことができる。
【００２３】
また、請求項４の発明は、請求項１乃至３のいずれか１つに記載の半導体記憶装置において、上記リファレンスレベル突き上げ回路が有する電気容量部またはセンスレベル突き上げ回路が有する電気容量部の少なくとも一方が、キャパシタで構成されていることを特徴としている。
【００２４】
この請求項４の発明では、上記突き上げ回路をキャパシタで構成したから、構造が簡単になる。
【００２５】
また、請求項５の発明は、請求項４に記載の半導体記憶装置において、
上記キャパシタは、
上記リファレンスレベル入力線からリファレンスレベルが入力されるＭＯＳトランジスタまたは上記センスレベル入力線からセンスレベルが入力されるＭＯＳトランジスタと同じサイズのＭＯＳトランジスタで構成されていることを特徴としている。
【００２６】
この請求項５の発明では、上記キャパシタを、リファレンスレベル（センスレベル）が入力されるＭＯＳトランジスタと同サイズのＭＯＳトランジスタで構成した。上記同サイズのＭＯＳトランジスタで構成したキャパシタでもって、前者のＭＯＳトランジスタの寄生容量で生じた電圧降下ノイズを相殺できる。したがって、読み出しエラーを無くし、センス時間を短縮できる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参考にしつつ説明する。
【００２８】
〔第１の実施の形態〕
図１に、この発明の半導体記憶装置の第１実施形態のデータ読み出し部分を構成する回路を示す。
【００２９】
この第１実施形態は、リファレンスブロック３およびメインブロック２の構成は、図７に示した前述の従来例と同じである。また、センスブロック１０１が備えるテールバイアス制御回路１６８の構成も図７の従来例と同じである。この第１実施形態が、図７の従来例と異なる点は、ＮＭＯＳトランジスタ１９ＡとＮＭＯＳトランジスタ１９Ｂとが構成する突き上げ回路１９を備えた点だけである。この突き上げ回路１９のＮＭＯＳトランジスタ１９Ａのゲートは、ノードＲＩＮをＮＭＯＳトランジスタ１０のゲートに接続するリファレンスレベル入力線１０３に接続されている。また、ＮＭＯＳトランジスタ１９Ｂのゲートは、ノードＳＩＮをＮＭＯＳトランジスタ１１のゲートに接続するセンスレベル入力線１０５に接続されている。そして、上記ＮＭＯＳトランジスタ１９Ａおよび１９Ｂは、テールバイアス制御回路１６８の３状態インバータ１７とテールスイッチ１５のゲートを接続するテールバイアス信号入力線１０６に接続されている。
【００３０】
この第１実施形態において、センスブロック１０１とメインブロック２は、図４に示した構成と同様に、同時に読みだされるセンスアンプの個数分だけ複数個（例えば１６個）有している。一方、この第１実施形態において、リファレンスブロック３は１個だけであり、ノードＲＩＮを各センスアンプ１１０で共有している。
【００３１】
この第１実施形態において、メイン用カラムデコーダからのデコード信号が入力されて、ＮＭＯＳトランジスタ２１が選択され、リファレンス用カラムデコーダからのデコード信号が入力されて、ＮＭＯＳトランジスタ３１が選択される。すると、メインブロック２，リファレンスブロック３共に、ビット線ＢＬ，ＲＢＬに電荷がチャージされ、メインメモリセル２２，比較用リファレンスセル３２に電流が流れ始める。
【００３２】
ここで、メインメモリセル２２のしきい値と比較用リファレンスセル３２のしきい値を比較するためには、メインブロック２のビット線ＢＬと、リファレンスブロック３のビット線ＲＢＬに、同等の能力で電荷をチャージする必要がある。そこで、ビット線チャージ用ＮＭＯＳトランジスタ２０のゲートとロード用ＮＭＯＳトランジスタ３０のゲートにバイアス電位を与える。
【００３３】
そして、メインセル用ワード線４とリファレンスセル用ワード線６の両方が目的の終端電位に到達した後、暫く時間が経過するとセル電流が安定する。
【００３４】
センスアンプイネーブル信号８が“Ｈ”になると、テールバイアス制御回路１６８が動作し、テールバイアス信号入力線１０６の電位ＴＬＢＩＡＳのレベルが約１／２ＶＣＣだけ上昇する。その後、テールスイッチ１５がオンして、読み出し動作が開始される。このとき、差動式センスアンプ１００のノードＴＡＩＬの電位が、約（１／２）ＶＣＣだけ低下し、ノードＲＩＮ，ノードＳＩＮに接続されたＮＭＯＳトランジスタ１０，１１の寄生容量Ｃ１０，Ｃ１１によって、ノードＲＩＮ，ノードＳＩＮの電位が低下しようとする。
【００３５】
しかし、ＮＭＯＳトランジスタ１０，１１と同サイズのＮＭＯＳトランジスタ１９Ａ，１９Ｂが、それぞれノードＲＩＮ，ＳＩＮと電位ＴＬＢＩＡＳのテールバイアス信号入力線１０６との間に接続されている。このため、この入力線１０６の電位ＴＬＢＩＡＳは、ノードＴＡＩＬの電位とは逆に約１／２ＶＣＣだけ上昇する。そして、このＮＭＯＳトランジスタ１９Ａ，１９Ｂの容量によって、ノードＲＩＮ，ＳＩＮの電位が上昇しようとする。これにより、寄生容量Ｃ１０，Ｃ１１に起因するノードＲＩＮ，ＳＩＮの電圧低下ノイズを相殺して、読み出しエラーが発生することを防止できる。また、テールバイアス信号入力線１０６を利用しているので、センスレベル入力線の電位レベルを突き上げるための新たなバイアス回路を設けることなく、電圧降下ノイズをキャンセルできる。したがって、この実施形態によれば、チップ面積の増大を招くことなく、メモリーに格納されたデータを高い信頼性で高速に読み出すことができる。
【００３６】
なお、この実施形態において、突き上げ回路１９をＮＭＯＳトランジスタ１９Ａ，１９Ｂで構成したが、図５に示すように、ＮＭＯＳトランジスタ１９Ａ，１９Ｂと等価なキャパシタ９９Ａ，９９Ｂに置き換えてもよい。
【００３７】
〔第２の実施の形態〕
次に、図２に、この発明の半導体記憶装置の第２実施形態のデータ読み出し部分を構成する回路を示す。
【００３８】
この第２実施形態は、突き上げ回路２９が、第１実施形態の突き上げ回路１９のＮＭＯＳトランジスタ１９Ａだけで構成されている点だけが、前述の第１実施形態と異なる。前述の第１実施形態では、ＮＭＯＳトランジスタ１９Ａ，１９ＢをそれぞれノードＲＩＮ，ノードＳＩＮと接続線１０６（電位ＴＬＢＩＡＳ）と間に接続して、ノードＲＩＮとノードＳＩＮの両方の電位レベル低下を抑さえていた。
【００３９】
これに対し、図２に示す第２実施形態の回路では、ＮＭＯＳトランジスタ１９ＡのみがノードＲＩＮと電位ＴＬＢＩＡＳのテールバイアス信号入力線１０６との間に接続されている。したがって、ノードＲＩＮの電位レベル低下を抑さえるようになっているが、ノードＳＩＮのレベル低下は抑さえるようにはなっていない。
【００４０】
読み出しエラーを起こす根本的な要因として、ノードＲＩＮ，ノードＳＩＮ共に電位レベルが低下する点が挙げられるが、２番目の要因として多数のＩ／ＯでＲＩＮノードを共有化している点が大きい。
【００４１】
例えば、図７の従来の回路構成では、図８の波形を見ても分かるように、ノードＲＩＮ，ノードＳＩＮ共にレベル低下を起こしていたが、ノードＳＩＮに比してノードＲＩＮの方が寄生容量が多い（この場合１６倍）ため、本来ならば、ＶＲＩＮ＞ＶＳＩＮであるべきはずの波形が、１３ｎｓ〜２０ｎｓの間に渡り、ＶＲＩＮ  ＜ＶＳＩＮに逆転してしまっている。
【００４２】
このことから、この第２実施形態では、ノードＲＩＮの電位レベル低下とノードＳＩＮの電位レベル低下のうち、上記波形逆転に対する寄与度の大きなノードＲＩＮの電位レベル低下を抑えるようにしたものである。
【００４３】
この第２実施形態において、図４に示すように、ノードＲＩＮを多数のＩ／Ｏで共有化した場合において、“Ｈ”読み出しの場合すなわち（ノードＲＩＮの電位）＞（ノードＳＩＮの電位）の場合の動作波形を図３に示す。この図３の波形を見ると、この第２実施形態のように、ノードＲＩＮの電位レベル低下を防ぐだけで、ＶＲＩＮ＜ＶＳＩＮとなる波形逆転を十分に是正することができていることがわかる。したがって、この実施形態によれば、センスレベル突き上げ回路となるＭＯＳトランジスタ１９Ｂを設けることなく、リファレンスレベル突き上げ回路２９のみでもって、上記寄生容量に起因する電圧低下ノイズを実質的に相殺することができる。したがって、センスレベル突き上げ回路も併設した場合に比べて、突き上げ回路に必要なＭＯＳトランジスタの個数を半減できる。
【００４４】
尚、この実施形態において、突き上げ回路２９をＮＭＯＳトランジスタ１９Ａで構成したが、図５に示すように、ＮＭＯＳトランジスタ１９Ａと等価なキャパシタ９９Ａに置き換えてもよい。
【００４５】
【発明の効果】
以上説明したように、請求項１の発明の半導体記憶装置は、リファレンスレベル突き上げ回路を、テールバイアス信号線とリファレンスレベル入力線の間に接続した。したがって、この発明によれば、リファレンスレベル突き上げ回路は、既存のテールバイアス信号線のテールバイアスの電圧上昇を利用して、リファレンスレベル入力線の電圧降下ノイズを相殺できる。したがって、この発明によれば、特別な付加回路を設けることなく、電圧降下ノイズをキャンセルでき、チップ面積の増大を招くことなく、メモリーに格納されたデータを高い信頼性で高速に読み出すことができる。
【００４６】
また、請求項２の発明は、請求項１に記載の半導体記憶装置において、上記センスブロックは、複数の差動式センスアンプを備え、上記リファレンスブロックからのリファレンスレベル入力線を、上記複数の差動式センスアンプで共有している。
【００４７】
この請求項２の発明では、差動式センスアンプの個数分だけ増加した寄生容量によって生ずる電圧降下ノイズを、上記リファレンスレベル入力線を共有している各差動式センスアンプのリファレンスレベル突き上げ回路でキャンセルでき、読み出しエラーを防止できる。また、センスレベル突き上げ回路を設けることなく、リファレンスレベル突き上げ回路のみでもって、上記寄生容量に起因する電圧低下ノイズを実質的に相殺することができるので、センスレベル突き上げ回路も併設した場合に比べて、突き上げ回路に必要なＭＯＳトランジスタの個数を半減できる。
【００４８】
また、請求項３の発明は、請求項１または２に記載の半導体記憶装置において、センスレベル突き上げ回路を、テールバイアス信号線とセンスレベル入力線の間に接続した。したがって、この発明によれば、センスレベル突き上げ回路は、既存のテールバイアス信号線のテールバイアスを利用して、センスレベル入力線の電圧降下ノイズをキャンセルできる。したがって、この発明によれば、リファレンスレベル入力線の電圧降下ノイズだけでなく、センスレベル入力線の電圧降下ノイズをキャンセルでき、より一層高い信頼性でデータを高速に読み出すことができる。
【００４９】
また、請求項４の発明は、請求項１乃至３のいずれか１つに記載の半導体記憶装置において、上記リファレンスレベル突き上げ回路またはセンスレベル突き上げ回路の少なくとも一方が、キャパシタで構成されている。この請求項４の発明では、上記突き上げ回路をキャパシタで構成したから、構造が簡単になる。
【００５０】
また、請求項５の発明は、上記キャパシタを、リファレンスレベル（センスレベル）が入力されるＭＯＳトランジスタと同サイズのＭＯＳトランジスタで構成した。上記同サイズのＭＯＳトランジスタで構成したキャパシタでもって、前者のＭＯＳトランジスタの寄生容量で生じた電圧降下ノイズを相殺でき、読み出しエラーを無くし、センス時間を短縮できる。
【図面の簡単な説明】
【図１】この発明の半導体記憶装置の第１実施形態のデータ読み出し部分を構成する回路図である。
【図２】この発明の半導体記憶装置の第２実施形態のデータ読み出し部分を構成する回路図である。
【図３】上記第２実施形態において、複数の差動式センスアンプでリファレンスレベル入力線を共有したものの電源電圧３．６Ｖにおける“Ｈ”読み出し時の動作波形を示す図である。
【図４】センスブロックの複数の差動式センスアンプでリファレンスレベル入力線を共有した構成を示す回路図である。
【図５】ＭＯＳトランジスタ１９Ａ（１９Ｂ）とキャパシタ９９Ａ（９９Ｂ）とが等価であることを表した図である。
【図６】従来の半導体記憶装置のデータ読み出し部分を構成する回路図である。
【図７】もう１つの従来の半導体記憶装置のデータ読み出し部分を構成する回路図である。
【図８】図７で示される従来の半導体記憶装置のデータ読み出し部分を構成する回路において、複数の差動式センスアンプでリファレンスレベル入力線を共有したものの電源電圧３．６Ｖにおける“Ｈ”読み出しの動作波形を示す図である。
【符号の説明】
１０１…センスブロック、２…メインブロック、３…リファレンスブロック、
４…メインセル用ワード線、５…カラム選択信号、
６…リファレンスセル用ワード線、７…リファレンス用カラム選択信号、
８…センスアンプイネーブル信号、
９…ビットラインロード用トランジスタバイアス、
１０，１１…ＲＩＮ，ＳＩＮ受けＮＭＯＳトランジスタ、
１２，１３…ＰＭＯＳトランジスタ、１４…出カバッファ、
１５…センスアンプテールスイッチ、１６…インバータ、
１７…３状態インバータ、１８…ＮＭＯＳトランジスタ、
１９Ａ，１９Ｂ…同一サイズＮＭＯＳトランジスタ、
２０…低しきい値ＮＭＯＳトランジスタ、２２…メインメモリセル、
３０…低しきい値ＮＭＯＳトランジスタ、３２…リファレンスセル、
４０…センスアンプ出力、１００…差動式センスアンプ、
１０３…リファレンスレベル入力線、１０５…センスレベル入力線、
１０６…テールバイアス信号入力線、１６８…テールバイアス制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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