(57)【特許請求の範囲】
【請求項１】
一端が電源に接続されたフォトダイオードと、ソースがフォトダイオードの他端に、ドレインがフォトダイオードで発生した電荷を蓄積する蓄積容量素子に接続された転送用トランジスタと、入力がフォトダイオードの他端に、出力が転送用トランジスタのゲートに接続された反転回路と、転送用トランジスタのドレインに蓄積容量素子と並列に接続され、転送用トランジスタを介して流れ出す電流に対応した電流を保持可能な電流記憶回路とを有する検出セルで構成されていることを特徴とする固体撮像素子。
【請求項２】
一端が電源に接続されたフォトダイオードと、ソースがフォトダイオードの他端に、ドレインがフォトダイオードで発生した電荷を蓄積する蓄積容量素子に接続された転送用トランジスタと、入力がフォトダイオードの他端に、出力が転送用トランジスタのゲートに接続された反転回路と、転送用トランジスタのドレインに蓄積容量素子と並列に接続され、転送用トランジスタを介して流れ出す電流に対応した電流を保持可能な電流記憶回路と、蓄積容量素子の電位に対応した増幅出力を発生する増幅回路とを有する検出セルで構成されていることを特徴とする固体撮像素子。
【請求項３】
前記増幅回路は、蓄積容量素子の電位の変化分を、基準電圧からの電圧変化として出力するように構成されていることを特徴とする請求項２記載の固体撮像素子。
【請求項４】
前記電流記憶回路は、ソースが接地され、ソース・ゲート間に並列に容量素子を接続した電流記憶用トランジスタと、該電流記憶用トランジスタのゲート・ドレイン間に接続され、ゲート印加パルスを制御することによってＯＮ・ＯＦＦするスイッチングトランジスタとで構成されていることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像素子。
【請求項５】
前記電流記憶回路は、ソースが接地され、ソース・ゲート間に並列に容量素子を接続した電流記憶用トランジスタと、該電流記憶用トランジスタのゲート・ドレイン間に接続され、ゲート印加パルスを制御することによってＯＮ・ＯＦＦする第１のスイッチングトランジスタと、前記電流記憶用トランジスタのゲートに接続され、前記第１のスイッチングトランジスタのゲート印加パルスの反転パルスがゲートに印加されると共にソース・ドレイン間が短絡されており、前記第１のスイッチングトランジスタにより発生したフィードスルー電荷を打ち消す第２のスイッチングトランジスタとで構成されていることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像素子。
【請求項６】
前記電流記憶回路を蓄積容量素子と並列に複数個接続したことを特徴とする請求項１〜５のいずれか１項に記載の固体撮像素子。
【請求項７】
前記電流記憶回路を蓄積容量素子と並列に接続すると共に、別個の電流記憶回路をフォトダイオードに接続したことを特徴とする請求項１〜５のいずれか１項に記載の固体撮像素子。
【請求項８】
前記電流記憶回路内のスイッチングトランジスタのゲートに印加されるパルス電圧は、他の制御信号よりも小さくしてフィードスルー量を抑えるように構成したことを特徴とする請求項４に記載の固体撮像素子。
【請求項９】
前記電流記憶回路内のスイッチングトランジスタのゲートに印加されるパルス電圧は、トランジスタの閾値電圧に対応して変化し、閾値電圧の変化に対しフィードスルー量のばらつきを抑えるように構成したことを特徴とする請求項５に記載の固体撮像素子。
【請求項１０】
前記転送用トランジスタのドレインに一端が、他の一端が基準電圧に接続されたリセットトランジスタを備えたことを特徴とする請求項１〜９のいずれか１項に記載の固体撮像素子。
【請求項１１】
一端が電源に接続されたフォトダイオードと、ソースがフォトダイオードの他端に、ドレインがフォトダイオードで発生した電荷を蓄積する蓄積容量素子に接続された転送用トランジスタと、入力がフォトダイオードの他端に、出力が転送用トランジスタのゲートに接続された反転回路と、フォトダイオードの他端に接続され、ソース・ゲート間に容量素子を接続した電流記憶用トランジスタを備え、容量素子に保持された両端の電圧に対応した電流を電流記憶用トランジスタのドレイン・ソース間に流すようにした電流記憶回路と、転送用トランジスタのドレインから流れる電流に対応した電流を電流記憶回路の容量素子にフィードバックしながら流すカレントミラーとを有する検出セルで構成されていることを特徴とする固体撮像素子。
【請求項１２】
一端が電源に接続されたフォトダイオードと、ソースがフォトダイオードの他端に、ドレインがフォトダイオードで発生した電荷を蓄積する蓄積容量素子に接続された転送用トランジスタと、入力がフォトダイオードの他端に、出力が転送用トランジスタのゲートに接続された反転回路と、フォトダイオードの他端に接続され、ソース・ゲート間に容量素子を接続した電流記憶用トランジスタを備え、容量素子に保持された両端の電圧に対応した電流を電流記憶用トランジスタのドレイン・ソース間に流すようにした電流記憶回路と、転送用トランジスタのドレインから流れる電流に対応した電流を電流記憶回路の容量素子にフィードバックしながら流すカレントミラーと、蓄積容量素子の電位に対応した増幅出力を発生する増幅回路とを有する検出セルで構成されていることを特徴とする固体撮像素子。
【請求項１３】
前記増幅回路は、蓄積容量素子の電位の変化分を、基準電圧からの電圧変化として出力するように構成されていることを特徴とする請求項12記載の固体撮像素子。
【請求項１４】
前記電流記憶回路は、電流記憶用トランジスタのゲート・ドレイン間に接続したスイッチングトランジスタを備えていることを特徴とする請求項11〜13のいずれか１項に記載の固体撮像素子。
【請求項１５】
前記電流記憶回路は、電流記憶用トランジスタのゲート・ソース間に接続したスイッチングトランジスタを備えていることを特徴とする請求項11〜13のいずれか１項に記載の固体撮像素子。
【請求項１６】
前記電流記憶回路は、電流記憶用トランジスタのゲートにドレインを接続したスイッチングトランジスタと、スイッチングトランジスタのソースにゲート及びドレインを接続し、ソースを電流記憶用トランジスタのソースに接続したトランジスタとを備えていることを特徴とする請求項11〜13のいずれか１項に記載の固体撮像素子。
【請求項１７】
前記カレントミラーは、該カレントミラーでフィードバックされる電流量の比が、フォトダイオードに入射される光量により切り換わるように構成されていることを特徴とする請求項11〜16のいずれか１項に記載の固体撮像素子。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、カメラ等に用いられる固体撮像素子に関し、特に、不要な背景光を除去可能な固体撮像素子に関する。
【０００２】
【従来の技術】
一般に、カメラのオート・フォーカス（ＡＦ）には、大別してパッシブ方式とアクティブ方式があり、前者は被写体を２つのレンズ（セパレータ・レンズ）を通し２像に分割し、その分割２像の間隔より被写体までの距離を測定するものであり、後者はカメラ本体からＬＥＤ等で投光を行い、その反射光の位置を検出して測距するものである。そして前者は被写体が暗い場合や、コントラストが低い場合に測距精度が低下するという問題があり、また後者はＬＥＤからの投光に対して、背景が明るい場合にＬＥＤからの投光が検出できないという問題があり、両者とも被写体により、得意・不得意の領域を有している。
【０００３】
このような問題点がある中で、アクティブ式ＡＦ用のセンサで、背景光を除去しＡＦ可能な範囲を広げることのできるラインセンサが、特開昭６４−１８２５５号公報に開示されている。図１６に上記公報開示のラインセンサの一画素の構成を示し、図１７にアクティブ式ＡＦモジュールの構成を示す。図１６に示す検出セル１０１  では、ＭＯＳトランジスタＦＴ６のドレインＤ６  にはｐチャンネル型のＭＯＳトランジスタＦＴ１０が接続されている。ＭＯＳトランジスタＦＴ１０のソースＳ１０は基準電位Ｖｒｅｆ  に保持され、ゲートＧ１０には容量素子１０７  が接続されている。またＭＯＳトランジスタＦＴ１０のゲートＧ１０とドレインＤ１０との間にはｎチャンネル型のＭＯＳトランジスタＦＴ１１が接続されている。ＭＯＳトランジスタＦＴ１１はゲートＧ１１にスイッチ信号ＳＷが加わることで、ＭＯＳトランジスタＦＴ１０のゲートＧ１０とドレインＤ１０とを導通させたり遮断したりするようになっている。
【０００４】
このような構成の検出セル１０１  を備えた固体撮像素子を、図１７の受光素子１２４  に用いる場合には、被写体１２２  の測距を行うのに先立ち、信号光以外の光、すなわち背景光によってフォトダイオード１０２  で発生する光電流ＩＳＨ０  分の電荷を容量素子１０７  に記憶するようになっている。すなわち測距を行うのに先立ち、情報蓄積信号ＤＴを出力せず、フォトダイオード１０２  と容量素子１０５  とを切り離しておく。更にスイッチング素子ＦＴ３のゲートＧ３  にリセット信号ＲＳＴを加えて容量素子１０５  の端子電圧値Ｖ０  を基準電位Ｖｒｅｆ  に初期設定する。また赤外発光ダイオードの光源１２０  を駆動せず、信号光をフォトダイオード１０２  に入射させずに、フォトダイオード１０２  には背景光だけが加わるようにし、更にスイッチ信号ＳＷをハイレベルにしてＭＯＳトランジスタＦＴ１１をＯＮにしておく。このような状態では、ＭＯＳトランジスタＦＴ１０は所定の抵抗値をもつ負荷として機能し、背景光によりフォトダイオード１０２  で発生する光電流ＩＳＨ０  は基準電位Ｖｒｅｆ  から供給されて、ＭＯＳトランジスタＦＴ１０，トランジスタＦＴ６を介してフォトダイオード１０２  に流れる。なおこのときフォトダイオード１０２  と容量素子１０５  とは切り離されているので、容量素子１０５  の端子電圧値は初期設定された基準電位Ｖｒｅｆ  となっている。また容量素子１０７  の端子電圧値は、背景光による光電流ＩＳＨ０  が流れることにより、負荷として機能するＭＯＳトランジスタＦＴ１０の抵抗分だけ基準電位Ｖｒｅｆ  よりも降下した電位となる。すなわち容量素子１０７  には、背景光による光電流ＩＳＨ０  に対応した電荷が蓄積される。
【０００５】
容量素子１０７  に蓄積される電荷量が飽和状態となったときには、蓄積された電荷量は、背景光による光電流ＩＳＨ０  に対応したものとなっているので、このときにスイッチ信号ＳＷをロウレベルにしてＭＯＳトランジスタＦＴ１１をＯＦＦにして、背景光による光電流ＩＳＨ０  により蓄積された電荷を容量素子１０７  に記憶させることができる。すなわちＭＯＳトランジスタＦＴ１０のゲートＧ１０の電圧として背景光による光電流ＩＳＨ０  を記憶させることができる。
【０００６】
この状態で容量素子１０５  への信号光、すなわち画素情報の情報蓄積を開始することができる。すなわち、光源１２０  を駆動して信号光をフォトダイオード１０２  に入射させると同時に、情報蓄積信号ＤＴをスイッチング素子ＦＴ１のゲートＧ１  に加えてスイッチング素子ＦＴ１をＯＮにし、容量素子１０５  とフォトダイオード１０２  とを導通状態にする。
【０００７】
フォトダイオード１０２  には、信号光に重畳した形で背景光が入射するが、背景光による光電流ＩＳＨ０  は、ＭＯＳトランジスタＦＴ１０のゲートＧ１０に記憶された電圧に基づいて流れるので、容量素子１０５  からのフォトダイオード１０２  に流れる電流は、信号光による光電流ＩＳＨ′だけとなる。これにより容量素子１０５  の端子電圧値Ｖ０  は、信号光による光電流ＩＳＨ′だけに基づいて初期値Ｖｒｅｆ  から降下し、信号光の強度だけに対応したものとなり、背景光の影響をなくすことができる。このようにして蓄積された容量素子１０５  の端子電圧値Ｖ０  は、前述のように、トランジスタＦＴ４と定電流原１０３  とで構成される電流増幅回路、すなわちソースフォロワ回路とスイッチング素子ＦＴ５を介してビデオライン１０４  に読み出される。
【０００８】
このような検出セルを、一次元又は二次元状に配列することによってラインセンサ又はエリアセンサを構成するものであるが、この公報記載のラインセンサを要約すると、ＭＯＳトランジスタＦＴ１０，ＦＴ１１，容量素子１０７  で構成される電流記憶回路を追加し、背景光をこの電流記憶回路により除去し、光源から発した投光に対する光電荷のみを、容量素子１０５  に蓄積し読み出すことによって、背景光の影響を低減させるようにしたものである。
【０００９】
【発明が解決しようとする課題】
しかしながら、図１６に示した従来提案のセンサには次に述べる不具合がある。すなわち、ＭＯＳトランジスタＦＴ６のゲート・ソース電圧をＶＧＳ６  、ＭＯＳトランジスタＦＴ０のゲート・ソース電圧をＶＧＳ０  とすると、情報蓄積信号ＤＴがＯＦＦすなわち容量素子１０７  に背景光を記憶させる時は、フォトダイオード１０２  の印加電圧ＶＰＤは次式（１）のようになる。
ＶＰＤ＝ＶＧ  −ＶＧＳ６  （ＩＳＨ０  ）  ・・・・・（１）
このときＭＯＳトランジスタＦＴ０はＯＦＦ状態なので、ＶＰＤはＩＳＨ０  に対応した電圧がかかることになる。次にＤＴがＯＮとなった状態を考える。このときＶＰＤは次式（２）で表される。
ＶＰＤ＝ＶＧ  −ＶＧＳ６  （ＩＳＨ０  ）
ＶＰＤ＝ＶＧ  −ＶＧＳ０  （ＩＳＨ′）  ・・・・・（２）
【００１０】
このように、ＶＰＤはゲート接地型の２つのＭＯＳトランジスタＦＴ６とＦＴ０の両者の影響を受けて電位が決まり、ＶＧＳ６  ＝ＶＧＳ０  となるように帰還がかかる。例えばＭＯＳトランジスタＦＴ０とＦＴ６のトランジスタ寸法が同一で、ＩＳＨ０  ＞ＩＳＨ′のときは、ＭＯＳトランジスタＦＴ６のドレイン電圧が上昇し、ＭＯＳトランジスタＦＴ１０のソース・ドレイン間電圧が低くなり、電流記憶回路から流れ出す電流ＩＳＨ０  が記憶した値より小さくなる。その分ＭＯＳトランジスタＦＴ０を介して流れる電流が大きくなり、結局はＩＳＨ０  ＝ＩＳＨ′となるような形で帰還がかかるため、容量素子１０５  に蓄積される電荷は、背景光以外の影響を含んでしまう。すなわち、図１６に示した構成の従来提案のラインセンサでは大幅な改善は望めないという問題点がある。
【００１１】
本発明は、従来提案のラインセンサの上記問題点を解消するためになされたもので、背景光を精度良く除去し光源からの投光に対する出力を得ることが可能な固体撮像素子を提供することを目的とする。
【００１２】
【課題を解決するための手段及び作用】
上記問題点を解決するため、本発明は、一端が電源に接続されたフォトダイオードと、ソースがフォトダイオードの他端に、ドレインがフォトダイオードで発生した電荷を蓄積する蓄積容量素子に接続された転送用トランジスタと、入力がフォトダイオードの他端に、出力が転送用トランジスタのゲートに接続された反転回路と、転送用トランジスタのドレインに蓄積容量素子と並列に接続され、転送用トランジスタを介して流れ出す電流に対応した電流を保持可能な電流記憶回路とを有する検出セルで固体撮像素子を構成するものである。
【００１３】
このように構成した固体撮像素子の検出セルにおいては、電流記憶回路で背景光による光電流を記憶して除去し、光源から発した投光の反射光による光電流のみを容量素子に蓄積することができ、したがって背景光を精度良く除去し、投光による反射光のみを検出することが可能となる。
【００１４】
【実施例】
次に実施例について説明する。図１は、本発明に係る固体撮像素子の基本的な第１実施例の１画素部分を示す回路構成図である。図１において、１は転送用トランジスタで、ソースをカソードが電源ＶDDに接続されたフォトダイオード２のアノードに、ドレインを蓄積容量素子５に接続している。この転送用トランジスタ１のゲートには、ソース接地型増幅トランジスタ10と、その負荷として動作する、ゲートに固定電位ＶBIAS1 が接続された負荷用トランジスタ11とにより構成された、反転回路12の出力が接続されている。また反転回路12の入力、すなわちソース接地型ｐＭＯＳトランジスタ10のゲートはフォトダイオード２のアノードに接続されている。この反転回路12と転送用トランジスタ１は、帰還ループを形成しており、フォトダイオード２は実質的に低インピーダンス状態が保たれるため、フォトダイオード２の電位は一定バイアスとなっており、フォトダイオード２で発生した光電荷は、その大きさに関係なく定常的に転送用トランジスタ１を介して蓄積容量素子５に流れる。
【００１５】
そこで蓄積容量素子５と並列に、電流記憶用トランジスタ６と、電流記憶容量素子７と、ゲートに記憶する電流のサンプリング及びホールドを制御するための制御パルスφＭＣが印加されたスイッチングトランジスタ８とにより構成された電流記憶回路１３を接続する。この電流記憶回路１３は、次のように動作する。φＭＣ＝“Ｈ”、すなわちスイッチングトランジスタ８がＯＮのときは、ノードＮ１に流れる電流と電流記憶用トランジスタ６のソース・ドレイン間に流れる電流が等しくなるように、電流記憶用トランジスタ６のソース・ゲート間に接続された電流記憶容量素子７の電圧に帰還がかかる。その状態でφＭＣ＝“Ｌ”、すなわちスイッチングトランジスタ８をＯＦＦすると、電流記憶容量素子７の電圧は保持されるため、記憶した電流ＩＭ  は、電流記憶用トランジスタ６を介して流れ続ける。
【００１６】
以上で述べた基本的な構成に、蓄積容量素子５に蓄積した信号電荷を、各画素の出力信号を読み出すためのビデオライン４に選択的に出力するための、シフトレジスタ３等にゲートが接続された選択用トランジスタ９を設けて画素を構成している。そして、このような構成の画素を一次元又は二次元状に配列して、固体撮像素子が構成されるようになっている。
【００１７】
次にこのように構成された固体撮像素子の動作について説明する。この固体撮像素子の画素は、次のように動作させて、背景光を除去しながら、光源からの投光を読み出すようになっている。まず、光源を投光しない状態で、φＭＣをＯＮすると、フォトダイオード２で発生した光電流ＩＰＤは、全て電流記憶用トランジスタ６に流れ、ＩＰＤ＝ＩＭ  となる。このとき、ノードＮ１、すなわち蓄積容量素子５の電位は、ＩＭ  に対応した電流記憶用トランジスタ６のソース・ゲート間電圧ＶＧＳとなる。その後、スイッチングトランジスタ８をＯＮからＯＦＦ状態とする。トランジスタ８のフィード・スルー電荷を無視すれば、この状態でもＩＰＤ＝ＩＭ  となり、ノードＮ１はフローティング状態で、電位はＶＧＳに保たれる。この状態で、光源からの投光を行うと、反射光を受けた画素のフォトダイオード電流は、投光成分が加わり、ＩＰＤ＋ＩＰＤ′となる。すると、蓄積容量素子５にはＩＰＤ′の電流分に対応した電荷のみが蓄積される。投光終了後に、この蓄積容量素子５の電荷を、シフトレジスタ３を走査させ、選択用トランジスタ９を介して、ビデオライン４より読み出す。このようにして、全画素の出力を検出することにより、投光した反射光の位置を知ることができる。
【００１８】
このとき、背景光が一様にフラットならば、正確に投光に対する信号を検出できる。また背景光にコントラストがあったとしても、電流記憶用トランジスタ６がサブスレッショルド領域で動作しているならば、ＩＭ  に対しＶＧＳは対数的な変化であり、光量が１０：１程度変わった場合でも、ＶＧＳは約１００  ｍＶ程度しか変化しない。この程度の誤差が問題ない場合は、図１に示した構成のまま使用できる。また、この誤差を極力減らしたい場合は、ノードＮ１に一端を基準電圧に接続したリセット用トランジスタを追加して、φＭＣをＯＦＦとした後、リセット用トランジスタをＯＮしてノードＮ１の電位を基準電圧としてから、リセット用トランジスタをＯＦＦし、その後に投光すれば良い。
【００１９】
このように図１に示した実施例においては、フォトダイオード２は転送用トランジスタ１と反転回路１２により、常に低インピーダンスに保たれて、フォトダイオード電流ＩＰＤはノードＮ１に流れる。ここで、電流記憶回路１３のサンプリング時、つまりトランジスタ８をＯＮしたときのみ、このノードＮ１はゲート・ドレインが短絡された電流記憶用トランジスタ６により低インピーダンスとなり、電位がリセットされ、トランジスタ８がＯＦＦするとフローティング状態となり、ＩＰＤとＩＭ  の差分が蓄積容量素子５に蓄積される。このように、すべてのノードは一意に電位が決まるため、従来例のＭＯＳトランジスタＦＴ０とＦＴ６の低インピーダンスによる電位の引き合いによるような誤差は発生しない。したがって、この実施例の構成を用いることによって、正確に背景光を除去し投光に対する反射光のみを検出することができる。
【００２０】
次に、図１に示した第１実施例を改良した第２実施例について説明する。図２は第２実施例を示す概念図で、図３，図４，図５にその具体的な構成を示す。図１に示した実施例では、蓄積容量素子５に蓄積した電荷をビデオライン４に直接接続して読み出すようにしているが、この読み出し方式では、画素数が増えた場合、ビデオライン容量も増えるため、Ｓ／Ｎが劣化するという問題がある。この第２実施例では、ビデオライン容量が増えた場合も、Ｓ／Ｎを劣化させずに読み出す手段を採用したものである。この第２実施例の読み出し手段は、蓄積容量素子５と選択用トランジスタ９の間に増幅回路１４を挿入して構成されている。このように増幅回路１４を設けて、蓄積容量素子５の電圧に対応した増幅出力を、選択用トランジスタ９を介して出力することにより、ビデオライン容量によるＳ／Ｎの劣化を防ぐことができる。
【００２１】
次に、この増幅回路の具体的な構成例を図３に示す。この構成例は、ソースフォロア構成のｐＭＯＳトランジスタ１５と、定電流源として動作する、ゲートに一定電圧ＶＢＩＡＳ２  が印加されたトランジスタ１６を直列に接続した構成をとっている。このようなソースフォロア構成を用いることによって、小さな回路規模で増幅回路を追加することができる。また、この構成例の場合も、背景光にコントラストがあると、その影響が出力に表れるが、これを防ぐには、ノードＮ１に、一端が基準電圧Ｖｒｅｆ  に接続されるリセット用トランジスタを設ければよい。
【００２２】
次に、更に高精度，高Ｓ／Ｎで読み出す増幅回路の構成例を図４に示す。図１に示した第１実施例及び図３に示した構成例の説明で、背景光にコントラストがあるとき、蓄積容量素子５の初期電位が異なり、それを防ぐためには、リセット用トランジスタをノードＮ１に設ければよいことを説明した。リセット用トランジスタを設けて基準電圧にリセットする場合、電流記憶回路１３の電流記憶用トランジスタ６のソース・ドレイン間電圧が電流サンプリング時と異なるため、記憶電流ＩＭ  からずれ、誤差を生じさせる。そこで、図４に示す構成例はリセット用トランジスタをノードＮ１に設けずに、投光に対応した信号たけを正確に出力するようにしたもので、その構成は、正側入力が基準電圧に接続され、負側入力と出力の間に、帰還用の容量素子１９（容量値Ｃ２  ）及びリセットパルスφＲ  で制御されるリセット用トランジスタ２１が並列に接続されたオペアンプ１７を、図３に示したソースフォロア出力の後段に、容量素子１８（容量値Ｃ１  ）を介して接続したものである。
【００２３】
このような構成においては、φＭＣ＝ＯＮの期間中φＲ  もＯＮとしておき、φＭＣをＯＮからＯＦＦとしてから、φＲ  をＯＮからＯＦＦとすることにより、φＲ  をＯＦＦしてから出力Ｖ１  の変化を次式（３）に示す形で出力する。
Ｖ２  ＝Ｖｒｅｆ  −（Ｃ１  ／Ｃ２  ）×ΔＶ１    ・・・・・（３）
【００２４】
このように、出力Ｖ２  にはＶ１  の変化分ΔＶ１  のみが表れるため、ノードＮ１の初期電位が画素によって異なっても、出力には投光に応じて変化した蓄積容量素子５の電位変化分しか伝わらないため、正確に投光を検出することができる。
【００２５】
また、この構成を用いることにより、次の効果も得られる。すなわち、蓄積容量素子５の容量値が小さいと、φＭＣをＯＦＦしたときのリセット雑音電圧が大きいが、これをφＲ  により再サンプリングするため、帰還容量素子１９の容量値Ｃ２  の値を大きくすると、φＭＣのスイッチングによるリセット雑音も除去することができる。したがって、図３に示した構成例よりも更にＳ／Ｎを向上させることができる。
【００２６】
しかしながら、図４に示した構成例では、オペアンプ１７のオフセット電圧が各画素で異なると、そのオフセット電圧のばらつきによる固定パターン雑音（ＦＰＮ：Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ  ）が発生するという問題を含んでいる。そこで図５に、ＦＰＮを抑圧すると共に、読み出し信号をサンプルホールド可能にした構成例を示す。図５に示す構成例は、ソース接地型のｎＭＯＳトランジスタ２４と、負荷として動作するトランジスタ２５で構成される反転増幅回路に、サンプルホールド用スイッチングトランジスタ２８と、ホールド容量素子２９と、ソースフォロア構成のｎＭＯＳトランジスタ２６及びその負荷として動作するトランジスタ２７によるサンプルホールド回路とを縦続に接続し、その入出力間、すなわちｎＭＯＳトランジスタ２４のゲートとｎＭＯＳトランジスタ２６のソースの間に、リセットパルスと逆相の／φＲ  で制御されるトランジスタ２２を介した容量素子１９を帰還接続すると共に、トランジスタ１５，１６で構成されたソースフォロアの出力と、この増幅回路の入力を容量素子１８で結合させ、更に容量素子１８及び１９を初期化するための２つのリセット用トランジスタ２１，２３を設けた構成をとっている。
【００２７】
この構成例は、本件発明者が特願平４−３６９２３号において提案した構成を、本発明に応用したものであり、更に詳細な動作は上記出願に述べているが、本構成例においては、更に出力ノードＮ２に、出力をピーク検出モニターするためのソースフォロアとして動作する、ドレインが接地されたｐＭＯＳトランジスタ２８のゲートを接続している。そして、そのソース端子は、他の画素のモニター用トランジスタのソースと共通にモニター信号線３０に接続される。このモニター用トランジスタは、ピーク検出回路を構成しており、各画素の出力ノードＮ２のうち、最低電圧に対応した信号を出力するようになっている。
【００２８】
次に、図６のタイミングチャートを用いて、図５に示した構成例を図２の増幅回路１４に用いた場合の動作について説明する。図６において、Ｔ０  の期間は、リセット期間であり、φＭＣ＝“Ｈ”として、背景光を電流記憶回路１３に記憶すると共に、増幅回路の容量素子１８，１９をリセット状態にしておく。φＭＣを“Ｈ”から“Ｌ”にすると、スイッチングトランジスタ８のフィードスルー電荷の影響で、ノードＮ１の電位Ｖ１  は若干変化するため、φＲ  はこのφＭＣの立ち下がりより若干遅らせて、“Ｈ”から“Ｌ”とする。
【００２９】
次に、期間Ｔ１  の投光を積分する期間に移る。φＲ  を“Ｈ”から“Ｌ”とすると、ノードＮ２の電位Ｖ２  はＶｒｅｆ  に立ち上がる。その後、光源を発光させると、反射光を受光した画素のノードＮ１は、受光分だけ電位が増え、ノードＮ２はＶｒｅｆ  から電位が減少する。図６において、Ｖ１  ，Ｖ２  の実線は反射光の多く入射した画素の電位変化を、破線は反射光の少ない画素の電位変化を示している。ここで、モニター信号端子の電位をモニターし、一定レベルに到達した時点で、光源の発光を止めると共に、φＳＨをＯＮからＯＦＦとして、積分を終了する。各画素の電位は、この積分終了時の電位が保たれている。これを期間Ｔ２  でシフトレジスタを走査させて順次読み出し、投光に対する信号を得る。
【００３０】
このように、図５に示した構成例は、トランジスタのＶＴＨのばらつきを受けずに、基準電圧Ｖｒｅｆ  から信号が変化するため、ＦＰＮが抑圧できると共に、図４に示した構成例と同様に、電流記憶用トランジスタ６のソース・ドレイン間電圧の変化による記憶電流の誤差を小さくでき、且つ蓄積容量素子５とスイッチングトランジスタ８によるリセット雑音も除去できる。
【００３１】
以上、読み出し回路の改良した構成例について説明を行ったが、図１及び図２に示した実施例における電流記憶回路１３の誤差の発生要因としては、スイッチングトランジスタ８をＯＦＦにする際に発生するフィードスルー電荷が蓄積容量素子５に混入することにより、電流記憶用トランジスタ６のソース・ドレイン間電圧ＶＧＳが変化して引き起こされる成分がある。
【００３２】
この誤差を抑えるには、図７に示す第３実施例のように、この電流記憶回路１３の電流記憶容量素子７に、φＭＣと逆相のパルスで動作するソース・ドレイン間がショートしたトランジスタ３１を接続すればよい。このトランジスタ３１はφＭＣと逆相で動作するため、スイッチングトランジスタ８に発生するフィードスルー電荷と反極性の電荷を発生させるため、トランジスタ８及び３１のサイズを適切に決めることにより、フィードスルー電荷をキャンセルすることが可能である。
【００３３】
次に、更に電流記憶回路の精度を上げる第４実施例について説明する。電流記憶用トランジスタ６のＶＧＳに対するドレイン電流ＩＤ  は、電流が小さく、サブスレッショルド領域の場合、指数関数で表すことができ、次式（４）で近似される。
ＩＤ  ＝Ｉ０  ｅｘｐ  （ＶＧＳ／ＶＴ０）  ・・・・・（４）
ＶＧＳがΔＶＧＳ変化して、ＩＤ  がΔＩＤ  変化したとすると、
ＩＤ  ＋ΔＩＤ  ＝Ｉ０  ｅｘｐ  ［（ＶＧＳ＋ΔＶＧＳ）／ＶＴ０］  ・・・・・（５）
上記（４），（５）式より次式（６）が得られる。
（ＩＤ  ＋ΔＩＤ  ）／ＩＤ  ＝  ｅｘｐ（ΔＶＧＳ／ＶＴ０）      ・・・・・（６）
なお、ここで、ＶＴ０は電圧のディメンジョンを有する定数で、Ｉ０  は電流のディメンジョンを有する定数である。
【００３４】
ＭＯＳトランジスタのサブスレッショルド特性が、ＩＤ  が１０倍の変化でＶＧＳは約１００  ｍＶ変化するとすると、ＶＴ０＝４３ｍＶとなる。したがって誤差を１０％以下とするには、ΔＶＧＳ＜４ｍＶとし、１％以下とするには、ΔＶＧＳ＜０．４ｍＶとしなければならず、図７に示した第３実施例のように、逆相でフィードスルー電荷を打ち消す場合でも、製造ばらつきによるトランジスタ８，３１の寸法ばらつきや、スレッショルド電圧ＶＴＨの影響を受けるため、１％以下の精度は困難であると共に、精度を上げるためには、電流記憶容量素子７の値を上げなければならず、チップ面積の拡大や記憶電流のサンプリング時間が大きくなる等の問題点を引き起こす。
【００３５】
そこで、比較的小さな容量値で精度を上げるようにした第４実施例の構成を図８に示す。この実施例は、図２に示した第２実施例の構成のノードＮ１に、φＭＴで駆動されるスイッチングトランジスタ３５を介して、電流記憶回路１３と同じ構成の電流記憶回路３４を追加して構成したものである。
【００３６】
この実施例は、次のように動作させる。まず、φＭＴを“Ｌ”としてトランジスタ３５をＯＦＦ状態にして、電流記憶回路１３でフォトダイオード電流ＩＰＤを記憶する。その後、電流記憶回路１３を、トランジスタ８をＯＦＦとしてホールド状態としたとき、フィードスルー電荷を利用して、ＩＰＤ＞ＩＭ１となるようにする。その後、φＭＴをＯＮして、（ＩＰＤ−ＩＭ１）の電流を電流記憶回路３４を用いてＩＭ２として記憶する。例えば、最初の動作で１０％の引き残りが発生するような設定とし、次にその１０％の引き残りが更に±１／１０の精度でその電流が除去できるとすると、トータルとして１％以下の精度（引き残りまたは引き過ぎ）が実現できる。通常１０％から１％に精度を上げるには記憶容量を１０倍にしなければならないが、このような構成を用いることによって、増加するトランジスタの面積は小さく、約２倍の面積の増加で、１０倍精度が得られることになる。
【００３７】
次に、上記第４実施例の応用例を図９に示す。図８に示した実施例では、ノードＮ１に並列に電流記憶回路を設けたが、この追加の電流記憶回路は図９に示すように、フォトダイオード２に対して接続してもよい。このように構成した場合は、まずトランジスタ３５をＯＦＦして、電流記憶回路１３で電流を記憶し、残留電流を電流記憶回路３４により除去するものである。このような構成の応用例では、図８に示した構成のものに比較して、ノードＮ１に寄生容量を増やしたくないときに効果がある。
【００３８】
次に、上記図１〜図９に示した各実施例における電流記憶回路のスイッチング時のフィードスルーを抑圧するという異なった観点で対応した実施例について説明する。上記フィードスルーを抑圧する手段の１つは、フィードスルー電荷の総量を抑えることであり、このためにはスイッチングトランジスタ８の寸法を小さくすると共に、印加駆動パルスφＭＣの振幅を極力小さくすることである。そのためには、印加駆動パルスφＭＣの駆動回路の電源電圧を、他のパルスより小さくする必要がある。更に、図７に示した実施例のように、フィードスルーをキャンセルする方式でも、トランジスタのＶＴＨによりフィードスルー電荷が変わってしまう。このＶＴＨの影響をなるべく少なくするためには、印加駆動パルスφＭＣの振幅をトランジスタのＶＴＨにより変化させればよい。
【００３９】
図１０に、印加駆動パルスφＭＣの振幅をＶＴＨに追従させるようにした第５実施例の駆動パルス発生回路の一例を示す。この駆動パルス発生回路は、定電流源４１にゲート・ドレイン短絡のトランジスタ４２，４３を接続し、その２段積みのトランジスタの電位をバッファ４４で増幅し、インバータ４５，４６の電源電圧として印加した構成をとっている。そして、このインバータ４５の入力には、電源電圧で振幅するパルスφＭＣ′を印加するようになっている。
【００４０】
この構成の駆動パルス発生回路を用いることにより、インバータ４５，４６の印加電圧は２×ＶＴＨとなるため、／ΦＭＣ，φＭＣの振幅も２×ＶＴＨとなる。これにより、ＶＴＨのばらつきによるフィードスルー電荷の影響を抑圧することができる。
【００４１】
以上、電流記憶回路を用い背景光を除去することが可能な検出セルの実施例を種々示してきたが、次に、更に高精度に背景光の除去を実現すると共にＤレンジを大きくできるようにした第６実施例について説明する。図１１は、第６実施例を示す回路構成図で、この実施例は図９に示した第４実施例の応用例を更に変形したものである。図９に示した応用例では、フォトダイオード２に接続した電流記憶回路１３で引き残された電流を、もう１つの電流記憶回路３４によって除去する方式をとっているが、図１１に示す本実施例では、引き残された電流を検出して、引き残された成分が無くなるように、電流記憶回路１３の蓄積容量素子５にフィードバックをかけて、電流誤差を除去するようにしたものである。
【００４２】
図９に示した応用例と異なる構成部分を説明すると、ノードＮ１はスイッチングトランジスタ５５を介して、トランジスタ５１，５２で構成されたカレントミラーに接続される。また、このカレントミラーの折り返しの出力（トランジスタ５２のドレイン）は、トランジスタ５３，５４で構成されたカレントミラーに接続され、更にその折り返しの出力（トランジスタ５４のドレイン）は、電流記憶回路１３を構成する電流記憶容量素子７に接続される。このように構成されたカレントミラー部６０を備えている他の構成は、図９に示した応用例と全く同様である。
【００４３】
次に、このように構成された第６実施例の動作について説明する。まず、φＭＣ１  ＝“Ｈ”とすると、トランジスタ３５はＯＦＦとなり、ＩＰＤは全て電流記憶回路１３に流れ込み、ＩＰＤ＝ＩＭ  となる。その後、φＭＣ１  を“Ｈ”から“Ｌ”とすると、スイッチングトランジスタ８のフィードスルーの影響で電流記憶容量素子７の電位が下がり、すなわち電流記憶用トランジスタ６のＶＧＳが低下するため、ＩＭ  は最初に記憶したＩＰＤの値より小さくなる。φＭＣ１  を“Ｌ”とすると、トランジスタ３５がＯＮするため、ＩＰＤとＩＭ  の差の電流ＩＥ  がノードＮ１に流れ込む。このとき、φＭＣ２  ＝“Ｈ”としておくと、この電流ＩＥ  はカレントミラーのトランジスタ５１のドレインに流れる。したがって、２つのカレントミラーで折り返される、トランジスタ５４のドレインからの出力電流ＩＥ  ′は、次式（７）で表される。
ＩＥ  ′＝αＩＥ    ・・・・・（７）
ここでαは、トランジスタ５１，５２のゲート幅ゲート長比ｗ／ｌの比及びトランジスタ５３，５４のｗ／ｌの比によって決定され、トランジスタ５１と５２及びトランジスタ５３と５４のサイズが等しい場合には、ＩＥ  ′＝ＩＥ  となる。
【００４４】
このようにＩＥ  が流れると、カレントミラーにより折り返された電流ＩＥ  ′が電流記憶容量素子７を充電することになる。したがって、φＭＣ１  を“Ｈ”から“Ｌ”とした後、ＩＰＤとＩＭ  の誤差ＩＥ  （ＩＥ  ＝ＩＰＤ−ＩＭ  ）が存在すると、ＩＥ  ′により電流記憶容量素子７が充電されるため、ＶＧＳが増加しＩＭ  が増える。このように帰還がかかり、ＩＰＤ＝ＩＭ  となると、ＩＥ  ＝０となる。この状態で、φＭＣ２  を“Ｈ”から“Ｌ”とする。このとき、トランジスタ５３及び５４の共通ゲート電位が動かないように、スイッチング用のｐＭＯＳトランジスタ５６を設けて電位をＶＤＤに固定し、トランジスタ５４を完全にＯＦＦさせる。この状態で、光源からの投光を行うことにより、その反射光に対応した光電荷のみが、蓄積容量素子５に蓄積される。その後は、図２〜図５に示した各実施例で述べたのと同様に、シフトレジスタ３を走査して、ビデオライン４より蓄積容量素子５の電位に対する出力を読み出せばよい。
【００４５】
この実施例では、図１〜図９に示した各実施例に対し、次の２つの優位点がある。第１点は、フィードバックされる電流ＩＥ  は徐々に小さくなるため、トランジスタ５４のゲート電位は徐々にＯＦＦ状態に変化し、したがってスイッチ５５及び５６のフィードスルーの影響が非常に小さく、精度良くフォトダイオード２で発生した電流を記憶できることである。第２点は、ＩＥ  が小さくなると、ノードＮ１の電位も０Ｖ近辺まで下がるが、図１〜図９に示した各実施例では初期電位はＶＧＳなので、その分Ｄレンジを大きくすることができる点である。
【００４６】
したがって、この実施例を用いることによって、より精度良く背景光の除去ができると共に、低電源電圧動作にも向いている。なお、この実施例における増幅回路１４は、図１に示した基本実施例と同様に、無くても良い。またこの増幅回路１４の構成は、図３〜図５に示した構成を同様に用いることができる。
【００４７】
次に、上記図１１に示した第６実施例を更に改良した第７実施例について説明する。図１１に示した第６実施例においては、φＭＣ１  ＝“Ｈ”となり、電流記憶回路１３がサンプリング状態のとき、フォトダイオード２のアノードにかかる電位は、ＩＭ  と電流記憶用トランジスタ６で決まるＶＧＳ６  となっている。次に、φＭＣ１  ＝“Ｌ”のときの電位を考えると、反転回路１２によって決まり、反転回路１２の構成が図１の第１実施例に示すように、ソース接地型のｐＭＯＳトランジスタ１０と負荷のｎＭＯＳトランジスタ１１で構成されるとすると、フォトダイオード２のアノードの電位は、ｐＭＯＳトランジスタ１０のゲート・ソース電圧をＶＧＳ１０とすると、ＶＤＤ−ＶＧＳ１０となる。
【００４８】
このように、フォトダイオード２の両端に印加される電圧は、φＭＣ１  の切り換えにより、ＶＤＤ−ＶＧＳ６  からＶＧＳ１０へと変わるため、フォトダイオード容量をＣｐｄとすると、Ｃｐｄ×（ＶＤＤ−ＶＧＳ６  −ＶＧＳ１０）の電荷が転送用トランジスタ１を介して流れ、カレントミラー部６０により折り返されて電流記憶容量素子７を充電する。このため、トランジスタ８に発生させるフィードスルー電荷を、この折り返される電荷以上としなければならない。したがって、フォトダイオード容量Ｃｐｄが大きいときは、トランジスタ８をその分大きくしなければならず、実用的な寸法とならないという問題がある。
【００４９】
第７実施例では、この問題が発生しないように、常にフォトダイオード２にかかる電圧が一定となるように改良したもので、図１２に示すように、図１１に示した第６実施例における電流記憶回路１３のスイッチングトランジスタ８の接続を、電流記憶用トランジスタ６のゲート・ドレイン間ではなく、ゲート・ソース間に置き換えた構成としたものである。これにより、フォトダイオード２の印加電圧は常に反転増幅回路１２によって決まるため、図１１に示した第６実施例におけるスイッチングトランジスタ３５は不要となる。
【００５０】
次に、第７実施例の動作を図１３のタイミングチャートに基づいて説明する。初期状態においてφＭＣ１  ＝φＭＣ２  ＝“Ｈ”としておくと、この状態では電流記憶用トランジスタ６のＶＧＳはほぼ０Ｖとなっているため、ＩＭ  ＝０となっている。したがって、フォトダイオード電流ＩＰＤは全て転送用トランジスタ１を介してカレントミラー部６０に流れ込むため、折り返される電流ＩＥ  ′はα・ＩＰＤとなる。次に、φＭＣ１  を“Ｌ”とすると、ＩＥ  ′により電流記憶容量素子７が充電され、電流記憶用トランジスタ６のＶＧＳが上がり、ＩＭ  が流れ始める。そのため、ＩＥ  は（ＩＰＤ−ＩＭ  ）となり、徐々に減少していく。これは、ＩＰＤ＝ＩＭ  となるまで、すなわちＩＥ  ＝０となるまで行われる。その後、φＭＣ２  ＝“Ｌ”とした後に、これまでの各実施例と同様に、投光を行えばよい。
【００５１】
この第７実施例では、フォトダイオードの電位は常に一定であると共に、電流記憶用トランジスタ６のソース・ドレイン間電圧も一定であるため、図１１に示した第６実施例における問題も発生せずに、精度良く背景光の除去ができる。
【００５２】
しかしながら、精度を良くしようとして電流記憶容量素子７の値を大きくすると、背景光が小さな場合、電流記憶容量素子７を充電する時間がかかるという問題がある。これについては、次のような対策が可能である。すなわち、電流記憶容量素子７を充電する電流ＩＥ  ′はＩＥ  ′＝αＩＥ  で表されるが、背景光が暗い場合には、αを大きくするような切り換えを行えばよい。
【００５３】
図１４に、この動作を実行するための具体的な構成を備えた第８実施例を示す。図１４においては、図１２で示した第７実施例のカレントミラー部６０の部分のみを示しているが、他の構成は図１２で示した第７実施例と同様である。図１４において、６１はトランジスタ５１と５２のゲートと共通なゲートを有するトランジスタで、そのドレインは各画素共通な背景光モニター信号線６２に接続されている。その背景光モニター信号線６２は、カレントミラーで折り返され基準電流６６と比較され、基準電流よりもモニター信号線６２に流れる電流が大きいときは“Ｌ”、小さいときは“Ｈ”がＣＯＭＰ端子より出力される電流比較器６３に接続されている。また画素内におけるカレントミラー部には、トランジスタ５３，５４のゲートとゲートが共通なトランジスタ６４、及びその電流をＯＮ，ＯＦＦさせるスイッチングトランジスタ６５が追加されている。
【００５４】
このように構成された第８実施例のカレントミラー部においては、ＣＯＭＰ＝“Ｌ”のときは、ＩＥ  ′はトランジスタ５４による折り返し分のみとなるが、ＣＯＭＰ＝“Ｈ”のときは、更にトランジスタ６４による電流が加算される。したがって、ＩＥ  ′＝αＩＥ  において背景光が明るいときはαが小さく、暗いときはαが大きくなる。これにより、暗い場合でも電流記憶容量素子７の充電時間を速くすることが可能である。このように、明るさによりαの値を切り換えることによって、電流記憶容量素子７の充電時間に対応することが可能となる。
【００５５】
また上記第８実施例の構成以外に、電流記憶回路１３を、図１５に示すような構成とすることによって充電時間の短縮が可能である。図１５に示す第９実施例の図１２に示した第７実施例と異なる点は、スイッチングトランジスタ８と直列に、ゲート・ドレイン間が短絡されたトランジスタ６７を挿入した点である。このトランジスタ６７のサイズを電流記憶用トランジスタ６と同サイズにしておくことによって（α＝１の場合）、電流記憶容量素子７は初期電圧を有する。α＝１として、トランジスタ６と６７のトランジスタ寸法が同程度とすると、ＶＧＳ６  は１／２ＩＰＤに対する電位を保つことになる。このため、φＭＣ１  ＝“Ｈ”から“Ｌ”としたときは、このスイッチングトランジスタのフィードスルー分の電荷、及びＩＭ  を２倍とするためのＶＧＳ６  の不足分の電荷（約３０ｍＶ×電流記憶容量素子７の容量値）を充電するだけで良いため、充電時間が節約できる。このように図１２に示した第７実施例をもとに、一部改良するだけで、電流記憶回路における記憶時間（図１３における期間Ｔ１  ）を小さくすることができる。
【００５６】
以上、背景光を除去し投光に対する反射光のみを検出する検出セルの実施例を示してきたが、それぞれの実施例は、求める精度やフォトダイオードの寸法、又は１次元か２次元か等の条件により使い分ければ良い。
【００５７】
【発明の効果】
以上実施例に基づいて説明したように、本発明によれば、背景光を精度良く除去し、投光に対する反射光を明るい背景光の中でも検出することが可能となる固体撮像素子を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る固体撮像素子の基本的な第１実施例の１画素部分を示す回路構成図である。
【図２】本発明の第２実施例を示す概念図である。
【図３】図２に示した第２実施例の増幅回路の具体的な構成例を示す図である。
【図４】図２に示した第２実施例の増幅回路の他の構成例を示す図である。
【図５】図２に示した第２実施例の増幅回路の更に他の構成例を示す図である。
【図６】図５に示した構成例の動作を説明するためのタイミングチャートである。
【図７】本発明の第３実施例の要部を示す回路構成図である。
【図８】本発明の第４実施例を示す回路構成図である。
【図９】図８に示した第４実施例の応用例を示す回路構成図である。
【図１０】本発明の第５実施例における要部を示す回路構成図である。
【図１１】本発明の第６実施例を示す回路構成図である。
【図１２】本発明の第７実施例を示す回路構成図である。
【図１３】図１２に示した第７実施例の動作を説明するためのタイミングチャートである。
【図１４】本発明の第８実施例の要部を示す回路構成図である。
【図１５】本発明の第９実施例の要部を示す回路構成図である。
【図１６】従来のアクティブ式ＡＦ用ラインセンサの構成例を示す回路構成図である。
【図１７】アクティブ式ＡＦモジュールの構成を示す図である。
【符号の説明】
１  転送用トランジスタ
２  フォトダイオード
３  シフトレジスタ
４  ビデオライン
５  蓄積容量素子
６  電流記憶用トランジスタ
７  電流記憶容量素子
８  スイッチングトランジスタ
９  選択用トランジスタ
１０    ソース接地型ｐＭＯＳトランジスタ
１１    負荷用トランジスタ
１２    反転回路
１３    電流記憶回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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