(57)【特許請求の範囲】
【請求項１】
正側最終段トランジスタと、負側最終段トランジスタとを備えた出力バッファ回路において、前記正側最終段トランジスタを駆動するドライバ回路と、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがＯＮ動作することを検出した直後に、前記負側最終段トランジスタがＯＦＦ動作するような制御機能を有する前記負側最終段トランジスタを駆動するドライバ回路とを含むことを特徴とする出力バッファ回路。
【請求項２】
正側最終段トランジスタと、負側最終段トランジスタとを備えた出力バッファ回路において、前記負側最終段トランジスタを駆動するドライバ回路と、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがＯＮ動作することを検出した直後に、前記正側最終段トランジスタがＯＦＦ動作するような制御機能を有する前記正側最終段トランジスタを駆動するドライバ回路とを含むことを特徴とする出力バッファ回路。
【請求項３】
正側最終段トランジスタと、負側最終段トランジスタとを備えた出力バッファ回路において、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがＯＮ動作することを検出した直後に、前記負側最終段トランジスタがＯＦＦ動作するような制御機能を有する前記負側最終段トランジスタを駆動するドライバ回路と、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがＯＮ動作することを検出した直後に、前記正側最終段トランジスタがＯＦＦ動作するような制御機能を有する前記正側最終段トランジスタを駆動するドライバ回路とを含むことを特徴とする出力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力バッファ回路に関する。特に、信号伝達特性を改善した出力バッファ回路に関する。
【０００２】
【従来の技術】
電子機器を構成する場合に、所定のボード上に複数の半導体チップを載置し、これら複数の半導体チップ間をボード上の配線によって接続することにより、電子機器を構成する手法が広く用いられている。
【０００３】
このように、ボード上に半導体チップを複数載置する場合に、各半導体チップとチップとの間、またはあるボードと別のボートとの間の配線において、いわゆるバス配線を利用した信号線接続が用いられる場合がある。このようなバス配線は、電子機器相互の間でも用いられる。
【０００４】
このようなバス配線は、通常、多ビット化したデータ線などに用いられる場合が多く、このようなバス配線においてはバスを構成する各信号線の信号伝達特性は同一であることが望ましい。このようなバス配線を表す概念図が図５に示されている。図５に示されているように、ボード１０の上には複数の半導体チップ、例えばＬＳＩ−１，ＬＳＩ−２，ＬＳＩ−３が載置されている。そして、これらの半導体チップは、バス１２の信号線によって相互に接続されている。
【０００５】
【発明が解決しようとする課題】
このようなバス配線を構成する信号線の一部について、外部抵抗素子によりプルアップ又はプルダウンする場合がある。このように、バス配線の中の一部の配線を抵抗素子により例えばプルアップした例が図６に示されている。図６の例では、バスを構成する１つの配線がプルアップ抵抗１４によりプルアップされている。
【０００６】
このように、一部の信号線のみがプルアップされるのは、バス規格によっては、動作状態の検出等の目的に基づいて、一本の信号線をプルアップするよう要求される場合があるからである。このような規格としては、ＰＣＩバスの規格や、ＩＳＡバスの規格、その他の規格などがある。このような規格においては、その電子機器の動作状態（モードと呼ばれる場合が多い）の識別などの目的により図６に示されているようにバス配線の中の一部の配線のみをプルアップしたり、又はプルダウンすることを要求する規定が設けられている場合がある。
【０００７】
一方、上述したように、バスを構成する各配線はそれぞれの配線の信号伝達特性が同一であることが望ましい。しかし、図６に示されているようにバス配線を構成する信号線の一部のみを外部抵抗によりプルアップした場合などにおいては、この外部抵抗素子の有無によってその信号線の伝達特性がその他の信号配線とは異なってしまうという問題が発生する。
【０００８】
この外部抵抗素子の有無によって、信号伝達特性が変わる様子について以下説明する。
【０００９】
例えば、従来の典型的な出力バッファの回路図が図７に示されている。図７に示されているように、出力バッファ２０は、入力信号を受信する２つのインバータ２２と２４とを有している。インバータ２２の出力信号はＰＭＯＳ型トランジスタＭ１のゲート端子に供給され、インバータ２４の出力信号はＮＭＯＳ型トランジスタＭ２のゲート端子に供給されている。ＰＭＯＳ型トランジスタＭ１は、電源Ｖｄｄ側に接続され、ＮＭＯＳ型トランジスタＭ２は、接地側に接続されている。そして、出力信号はこのＰＭＯＳ型トランジスタＭ１と、ＮＭＯＳ型トランジスタＭ２の接続点から取り出されている。更に、この２つのトランジスタＭ１、Ｍ２はいわゆるＣＭＯＳ構成をなしている。
【００１０】
出力バッファ２０の出力信号は外部のバスに供給されるが、このバスの信号線の等価回路として図７においては外部容量Ｃ１と、プルアップ抵抗Ｒ１とが示されている。
【００１１】
この図７に示されているような出力バッファ２２における各部の信号波形が図８のグラフに示されている。以下、図７及び図８に基づき出力バッファ２０の動作について説明する。
【００１２】
通常、出力バッファ２０においては大きな出力電流を取り出すため、ＰＭＯＳ型トランジスタＭ１及びＮＭＯＳ型トランジスタＭ２は、共に大型のトランジスタが用いられる。この両トランジスタＭ１、Ｍ２は流れる電流が大きいため、両トランジスタが同時にＯＮ動作する場合を防止する必要がある。これは、ＰＭＯＳ型トランジスタＭ１とＮＭＯＳ型トランジスタＭ２が同時にＯＮ動作をしてしまうと、電源Ｖｄｄから接地に対し極めて大きな貫通電流が流れてしまい、ノイズや誤動作の原因となってしまうからである。特にこの両トランジスタＭ１、Ｍ２はその大きさが大きいため、その影響も大きなものとなってしまう。
【００１３】
従って、この出力バッファ２０の出力信号が「Ｌ」から「Ｈ」に変化する場合には、ＮＭＯＳ型トランジスタＭ２がＯＮ動作からＯＦＦ動作に移行してからＰＭＯＳ型トランジスタＭ１がＯＦＦ動作からＯＮ動作へ移行しなければならない。つまり、出力バッファ２０の出力信号Ｖｏｕｔが「Ｌ」から「Ｈ」に変化する場合には、ＰＭＯＳ型トランジスタＭ１、ＮＭＯＳ型トランジスタＭ２が共に、ＯＦＦ動作する瞬間が生じる。従って、出力バッファ２０の出力端子２６にプルアップ抵抗Ｒ１が接続されている場合には、このプルアップ抵抗Ｒ１が接続されていない場合と比較して、以下に示すような波形の変化が生じてしまう。
【００１４】
まず、図８（１）のグラフに示されているように、入力信号Ｖｉｎは時間と共に「Ｌ」から「Ｈ」と変化する。なお、このグラフにおいて横軸は時間であり、縦軸は信号電圧を表す。以下のグラフにおいても同様に横軸は時間を表し、縦軸は電圧を表す。なお、図８の（１）から（４）までの各グラフの時間軸はすべてそろえられて表示されている。図８（１）のグラフに示されているように入力信号が「Ｌ」から「Ｈ」へ変化するに伴い、図８（２）のグラフに示されているように、インバータ２４の出力信号が「Ｈ」から「Ｌ」へと変化する。これに従って今までこの出力バッファ２０の出力レベル「Ｌ」を供給していたＮＭＯＳ型トランジスタＭ２がＯＦＦ動作に移行する。
【００１５】
ＮＭＯＳ型トランジスタＭ２がＯＦＦ動作するタイミングが図８（２）において「Ｍ２ＯＦＦ」で表されている。このＮＭＯＳ型トランジスタＭ２がＯＦＦ動作するタイミングにおいては、ＰＭＯＳ型トランジスタＭ１はまだＯＮ動作には移行していない。ＰＭＯＳ型トランジスタＭ１がＯＮ動作に移行するタイミングは図８（３）のグラフに示されている。
【００１６】
図８（３）のグラフにはインバータ２２の出力信号であるＶｎ１の変化が示されている。このインバータ２２の出力信号であるＶｎ１はインバータ２４の出力信号Ｖｎ１より遅れて「Ｈ」から「Ｌ」へ移行する。この結果、図８（２）及び（３）から理解されるように、ＰＭＯＳ型トランジスタＭ１は、ＮＭＯＳ型トランジスタＭ２がＯＦＦ動作に移行してから、所定時間遅れてＯＮ動作に移行する。
【００１７】
ところが、プルアップ抵抗Ｒ１が出力端子２６に接続されている場合には、ＮＭＯＳ型トランジスタＭ２がＯＦＦ動作すると、このプルアップ抵抗Ｒ１からの外部容量Ｃ１への充電電流によって、ＰＭＯＳ型トランジスタＭ１がＯＮ動作していなくとも出力端子２６の電位は上昇する。従って図８（４）のＡで示されているようにプルアップ抵抗Ｒ１がある場合にはＰＭＯＳ型トランジスタＭ１がＯＮ動作する前に信号波形が立ち上がってしまう。所定の時間が経過しＰＭＯＳ型トランジスタＭ１がＯＮ動作に移行すると、外部容量Ｃ１への充電電流はプルアップ抵抗Ｒ１からだけでなく、ＰＭＯＳ型トランジスタＭ１からも供給されることになる。従って、図８（４）のＢで示されているように出力端子２６の信号波形の傾き（変化率）に変化が生じる。
【００１８】
従って、結果として、図８（４）のグラフに示されているようにプルアップ抵抗Ｒ１がある場合には出力バッファ２０の出力波形に段差が生じてしまうという問題がある。なお、図８（４）においてはプルアップ抵抗Ｒ１がない場合の信号波形が実線で示されており、プルアップ抵抗Ｒ１がある場合の信号波形が破線で示されている。
【００１９】
このように、ＮＭＯＳ型トランジスタＭ２とがＯＦＦ動作するタイミングと、ＰＭＯＳ型トランジスタＭ１がＯＮ動作するタイミングとは完全に一致しないため、外部容量Ｃ１に対する充電電流がプルアップ抵抗Ｒ１のみによる場合と、プルアップ抵抗Ｒ１とＰＭＯＳ型トランジスタＭ１との双方により充電がされる場合との２つの期間が発生してしまい、両者において波形の変化率すなわち傾きに変動が生じてしまう。その結果、図８（４）のグラフにおいて説明したように出力波形に段差が生じてしまうのである。
【００２０】
以上述べたように、従来の出力バッファの回路構成においては、外部抵抗素子の有無によって信号伝達特性が変化してしまうという問題が生じていた。
【００２１】
本発明は、かかる課題に鑑みなされたものであり、その目的は、出力端子に接続される外部抵抗素子の有無に拘わらず、信号伝達特性をほぼ同時にすることが可能な出力バッファ回路を提供することである。
【００２２】
【課題を解決するための手段】
本発明は、基本的には、上記課題を解決するために、最終出力段のＰＭＯＳ（ＮＭＯＳ）型トランジスタがＯＮ動作した瞬間に、ＮＭＯＳ（又はＰＭＯＳ）型トランジスタをＯＦＦ動作させることにより、外部抵抗素子の有無により伝達特性の差をほぼ同一にする手法を提案するものである。
【００２３】
このようなことを実現するためには、種々の方策が考えられる。１つには、プルアップ抵抗の挿入によるトランジスタの電気特性変化を見越して、電気特性変化を補償する対策を施すことがまず考えられる。しかし、どのような電気特性変化が生じるかを正確に予測することは困難である。
【００２４】
本発明は上記ＮＭＯＳ型トランジスタのＯＦＦ動作とほぼ同時にＰＭＯＳ型トランジスタのＯＮ動作を行わせるため、以下の手段を採用している。
【００２５】
本発明は、正側最終段トランジスタと、負側最終段トランジスタと、
前記正側最終段トランジスタタを排他的に駆動するドライバ回路を備えた出力バッファ回路において、以下の構成を含むことを特徴とする。
【００２６】
すなわち、本発明は、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記正側監視トランジスタがＯＮ動作することを検出した場合にのみ、前記負側最終段トランジスタがＯＦＦ動作することを許可する負側最終段トランジスタ制御手段と、ＯＮ動作の場合は通常の出力バッファと同様の動作をする負側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。
【００２７】
正側監視トランジスタは、正側最終段トランジスタと同様のタイプのトランジスタであり、この正側監視トランジスタを正側最終段トランジスタと同様にドライバ回路で駆動することにより、正側最終段トランジスタと同様の動作を正側監視トランジスタに行わせることができる。
【００２８】
従って、この正側監視トランジスタがＯＮ動作すれば、正側最終段トランジスタもＯＮ動作していると判断される。そのため正側監視トランジスタがＯＮ動作した後に、負側最終段トランジスタをＯＦＦ動作させれば、正側最終段トランジスタのＯＮ動作と負側の最終段トランジスタのＯＦＦ動作を同一のタイミングで行える。
【００２９】
また、本発明は、正側最終段トランジスタと、負側最終段トランジスタと、
前記負側最終段トランジスタを排他的に駆動するドライバ回路を備えた出力バッファ回路において、以下の構成を含むことを特徴とする。
【００３０】
すなわち、本発明は、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記ドライバ回路によって前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記負側監視トランジスタがＯＮ動作することを検出した場合にのみ、前記正側最終段トランジスタがＯＦＦ動作することを許可する正側最終段トランジスタ制御手段と、ＯＮ動作の場合は通常の出力バッファと同様の動作をする正側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。
【００３１】
上記発明は、正側に監視トランジスタを設けたが、負側に設けることも考えられる。この本発明は、負側に監視トランジスタを設けたものであり、極性が異なるだけで、その作用・効果は上記本発明と実質的に同様である。
【００３２】
さらに、本発明は、正側最終段トランジスタと、負側最終段トランジスタを備えた出力バッファ回路において、以下の構成を含むことを特徴とする。
【００３３】
すなわち、本発明は、前記正側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記正側最終段トランジスタと同様に駆動される正側監視トランジスタと、前記負側最終段トランジスタと同様のしきい値を有するトランジスタであって、前記負側最終段トランジスタと同様に駆動される負側監視トランジスタと、前記正側監視トランジスタがＯＮ動作することを検出した場合にのみ、前記負側最終段トランジスタがＯＦＦ動作することを許可する負側最終段トランジスタ制御手段と、ＯＮ動作の場合は通常の出力バッファと同様の動作をする負側最終段トランジスタ制御手段と、前記負側監視トランジスタがＯＮ動作することを検出した場合にのみ、前記正側最終段トランジスタがＯＦＦ動作することを許可する正側最終段トランジスタ制御手段と、ＯＮ動作の場合は通常の出力バッファと同様の動作をする正側最終段トランジスタ制御手段を含むことを特徴とする出力バッファ回路である。
【００３４】
上記本発明は正側に監視トランジスタを設けたものであり、さらに本発明は負側に監視トランジスタを設けたものである。本発明は、正側及び負側の双方に監視トランジスタを設けたものであり、上記本発明の全ての作用・効果を同時に奏する。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施の形態を図面に基づいて説明する。
【００３６】
図１には、本発明の好適な実施の形態に係る出力バッファ回路の回路図が示されている。入力信号Ｖｉｎはインバータ３２により反転され、Ｖｎ１が生成される。この反転された信号Ｖｎ１は、インバータ３４によって更に反転され、Ｖｎ２となる。この信号Ｖｎ２はトランジスタＭ３及びＭ４によるインバータによってまた反転され、Ｖｎ３の信号が生成され、このＶｎ３が正側のＰＭＯＳ型トランジスタＭ１に供給されるのである。従って、ＰＭＯＳ型トランジスタＭ１には、入力信号Ｖｉｎとは反転した信号が基本的には印加される。この点については、図７に示されている従来の出力バッファ回路２０と同様である。
【００３７】
本実施の形態において特徴的なことは、ＰＭＯＳ型トランジスタＭ１に供給される信号であるＶｎ３が、ＰＭＯＳ型トランジスタＭ７にも印加されていることである。そして、このトランジスタＭ７はトランジスタＭ１と同様の特性を有するＰＭＯＳ型トランジスタである。このトランジスタＭ７は正側の最終段のトランジスタであるトランジスタＭ１と同様の特性を有するトランジスタであり本発明における正側の監視トランジスタに相当する。
【００３８】
本実施の形態において特徴的なことは、このように最終段のトランジスタと同様の特性を有するトランジスタを別個に設け、この監視トランジスタ（ＰＭＯＳ型トランジスタＭ７）がＯＮ動作したことを検出することによりトランジスタＭ１がＯＮ動作したことを間接的に検知することである。そして、この監視トランジスタ（ＰＭＯＳ型トランジスタＭ７）がＯＮ動作してから負側の最終段トランジスタであるＮＭＯＳ型トランジスタＭ２をＯＦＦ動作させたのである。従って、トランジスタＭ１のＯＮ動作とトランジスタＭ２のＯＦＦ動作とをほぼ同時のタイミングで行うことができ、外部にプルアップ抵抗Ｒ１は接続されている場合と接続されていない場合とにおける波形の変化を小さくすることが可能である。図１に示されている出力バッファ回路３０の主要な信号波形のグラフが図２に示されている。
【００３９】
図１に示されている出力バッファ回路３０について、図２に示される信号波形のグラフを用いてその動作を詳細に説明する。
【００４０】
図２（１）のグラフに示されているように出力信号Ｖｉｎが「Ｌ」から「Ｈ」に変化する場合の動作について説明する。図２（１）のグラフにおいて、縦軸は信号の電圧を示し、横軸は時間を表す。図２に含まれる他のグラフについても同様である。
【００４１】
入力信号は、「Ｈ」になると、インバータ３２の出力信号はこれに伴い、「Ｈ」から「Ｌ」に変化する。このインバータ３２の出力信号であるＶｎ１のグラフが図（２）に示されている。このように、信号Ｖｎ１が「Ｈ」から「Ｌ」に変化することにより、ＰＭＯＳ型トランジスタＭ８がＯＮ動作し、ＮＭＯＳ型トランジスタＭ９がＯＦＦ動作する。すなわち、このトランジスタＭ８とＭ９とはインバータを構成しているのである。しかしながら、信号Ｖｎ１が「Ｌ」に変化したタイミングにおいては、トランジスタＭ７がＯＦＦ動作をしているため、トランジスタＭ８、Ｍ９からなるインバータの出力信号であるＶｎ４はまだ「Ｌ」を維持しており、「Ｈ」にはなっていない。次に、インバータ３４の出力信号はＶｎ１が「Ｈ」になるに伴い、「Ｌ」から「Ｈ」に変化する。インバータ３４の出力信号であるＶｎ２のグラフが図２（３）に示されている。このように、信号Ｖｎ２が「Ｈ」になるに伴い、ＰＭＯＳ型トランジスタＭ５がＯＦＦ動作する。同様に、ＰＭＯＳ型トランジスタＭ３がＯＦＦ動作し、ＮＭＯＳ型トランジスタＭ４がＯＮ動作する。このトランジスタＭ３とＭ４とはインバータを構成しており、このインバータの出力信号であるＶｎ３は信号Ｖｎ２を反転した信号となるため、信号Ｖｎ２が「Ｈ」になるに伴い、「Ｌ」の信号となる。信号Ｖｎ３のグラフが図２（４）に示されている。
【００４２】
このようにして、信号Ｖｎ３が「Ｈ」から「Ｌ」に変化すると、正側の最終段トランジスタであるＰＭＯＳ型トランジスタＭ１及びこのトランジスタＭ１と同タイプのトランジスタであるトランジスタＭ７が共にＯＮ動作する。
【００４３】
ＰＭＯＳ型トランジスタＭ７がＯＮ動作すると、その直後に信号Ｖｎ４が「Ｌ」から「Ｈ」となる。トランジスタＭ８は上述したように予めＯＮ動作しており、またトランジスタＭ９については上述したように予めＯＦＦ動作をしている。その結果、信号Ｖｎ４はトランジスタＭ７がＯＮ動作するに伴い、迅速に「Ｌ」から「Ｈ」に変化するのである。このような信号Ｖｎ４の変化を表すグラフが図２（５）に示されている。この信号Ｖｎ４はその立ち上がりが速いことがこのグラフから理解されよう。信号Ｖｎ４が「Ｈ」になるに伴い、トランジスタＭ６がＯＮ動作に移行する。
【００４４】
上述したように、トランジスタＭ５は既にＯＦＦ動作をしているため、トランジスタＭ６がＯＮ動作するに伴って信号Ｖｎ５は迅速に「Ｈ」から「Ｌ」に変化する。この信号Ｖｎ５の変化を表すグラフが図２（６）に示されている。この信号Ｖｎ５は、トランジスタＭ５及びトランジスタＭ６の合成出力であるが、トランジスタＭ５は予めＯＦＦ動作しているため、図２（６）に示されているように迅速に立ち下がる波形となる。
【００４５】
この信号Ｖｎ５が立ち下がり、その値が「Ｌ」になると、初めて負側の最終段トランジスタであるＮＭＯＳ型トランジスタＭ２がＯＦＦ動作をするのである。
【００４６】
本実施の形態において特徴的なことは、正側の最終段トランジスタであるトランジスタＭ１と同じ型のトランジスタＭ７を設けたことである。そして、このトランジスタＭ７がＯＮ動作した後に負側の最終段トランジスタＭ２がＯＦＦ動作するように構成したことである。従って、従来の出力バッファ回路においてはトランジスタＭ１がＯＮ動作する前にトランジスタＭ２をＯＦＦ動作させていたが、本実施の形態の出力バッファ回路３０においては、トランジスタＭ１がＯＮ動作するのを確認してからトランジスタＭ２のＯＦＦ動作を許可したのである。
【００４７】
この結果、本実施の形態の出力バッファ回路３０においてはトランジスタＭ１及びトランジスタＭ２が同時にＯＦＦ動作している場合が生じない。従って、出力バッファ回路３０の出力端子にプルアップ抵抗Ｒ１が接続されている場合においても負側の最終段トランジスタであるＮＭＯＳ型トランジスタＭ２のＯＮ抵抗はプルアップ抵抗Ｒ１より遥かに小さいため、この負側の最終段トランジスタＭ２がＯＦＦ動作するまでは出力信号であるＶｏｕｔは上昇はしない。この様子が図２（７）のグラフに示されている。
【００４８】
このように、本実施の形態にかかる出力バッファ回路３０は負側のトランジスタＭ２を入力信号の立ち上がりと同時にすぐにＯＦＦ動作させるのではなく、正側のトランジスタＭ１がＯＮ動作するのを待ってからＯＦＦ動作させたのである。従って、従来の出力バッファ回路のように、プルアップ抵抗Ｒ１からの充電電流のみが外部容量Ｃ１に供給される場合、プルアップ抵抗Ｒ１及び正側の最終段トランジスタＭ１双方から外部容量Ｃ１に充電される場合との２つの期間が存在せず、常にプルアップ抵抗Ｒ１とＰＭＯＳ型トランジスタＭ１の双方から外部容量Ｃ１に電流が流れ込まれるのである。従って、図２（７）に示されているようにプルアップ抵抗Ｒ１の有無に拘わらず常に同様の信号波形を維持することが可能である。
【００４９】
このように、本実施の形態においては最終段トランジスタＭ２をＯＦＦ動作させてから正側の最終段トランジスタＭ１をＯＮ動作させたのではないため、一瞬トランジスタＭ１とＭ２が双方ＯＮ動作している場合が生じる。しかしながら、そのような瞬間においてはまだトランジスタＭ１のＯＮ抵抗が大きい時であるため、トランジスタＭ１及びＭ２を貫通して流れる貫通電流はそれほど大きくない値に抑えられると考えられる。
【００５０】
このように、出力最終段のＰＭＯＳ型トランジスタＭ１のゲート信号であるＶｎ３を、トランジスタＭ１と同様のトランジスタであるトランジスタＭ７のゲートにも供給しており、このトランジスタＭ７の動作によって負側の最終段の出力トランジスタであるトランジスタＭ２のゲート信号をコントロールしたのである。
【００５１】
従って、トランジスタＭ１及びトランジスタＭ２双方に流れる貫通電流を最小限の大きさに留めると共に、プルアップ抵抗Ｒ１による出力波形の変化を抑制することが可能となった。
【００５２】
以上説明した実施の形態においては、出力端子にプルアップ抵抗Ｒ１が接続されていても出力最終段のＰＭＯＳ型トランジスタＭ１のゲート信号により、負側の最終段のトランジスタであるＭ２のゲート信号をコントロールすることによって、プルアップ抵抗Ｒ１の有無に拘わらず伝達特性をほぼ同時にするという効果を奏することができた。
【００５３】
本発明の他の実施の形態
上記実施の形態においては、正側の最終段トランジスタであるＰＭＯＳ型トランジスタＭ１と同様のトランジスタＭ７を設けて、トランジスタＭ１がＯＮ動作するまで、負側の最終段トランジスタＭ２のＯＮ動作を維持させたものである。これと同様の動作を負側の最終段トランジスタＭ２と同様の特性を有するトランジスタを別途設けて、トランジスタＭ２がＯＮ動作してから正側のトランジスタＭ１をＯＦＦ動作させることも考えられる。このような動作は、図２に示されているようなグラフとは逆に入力信号が「Ｈ」から「Ｌ」に変化する場合に有効である。このような構成を採用した場合の出力バッファの回路図が図３に示されている。この図３に示されている回路図は、図１に示されている回路図と正側と負側を逆にした構成をしており、その動作は原理的には全く同一である。但し、図３に示されている回路は、図１に示されている回路と異なりプルダウン抵抗Ｒ１がある場合に特に効果を奏するものである。
【００５４】
本発明の更に他の実施の形態
上記図１の出力バッファ回路は正側のトランジスタＭ１と同様の特性を有する監視トランジスタＭ７を設けた。一方、図３に示されている出力バッファ回路は負側の最終段トランジスタと同様の特性を有するトランジスタを監視トランジスタとして設けている。
【００５５】
そこで、上記図１及び図３に示されている構成を同時に含む回路構成も考えられる。このように正側及び負側の双方に監視トランジスタを設けた出力バッファ回路の回路図が図４に示されている。図４に示されているように、正側の最終段トランジスタＭ１と同様の電気特性を有するトランジスタとしてトランジスタＭ１０が設けられており、負側の最終段トランジスタＭ２と同様の電気特性を有する監視トランジスタとして、トランジスタＭ９が設けられている。
【００５６】
このように、正側における監視トランジスタと負側における監視トランジスタの双方を設けているため、図４に示されている出力バッファ回路はプルアップ抵抗がある場合とプルダウン抵抗が接続されている場合との双方に対応することができる。すなわち、この図４に示されている出力バッファ回路は上記図１及び図３に示されている出力バッファ回路の特徴・効果を合わせ持った回路であるといえる。
【００５７】
【発明の効果】
以上述べたように、本発明によれば正側最終段トランジスタと同様のしきい値を有する正側監視トランジスタを設けたため、正側の最終段トランジスタがＯＮ動作した瞬間に負側の最終段トランジスタをＯＦＦ動作することが可能となり、外部抵抗素子の有無に拘わらず一定の伝達特性を実現することが可能な出力バッファ回路が得られる。
【００５８】
本発明によれば、負側の最終段トランジスタと同様のしきい値を有する負側監視トランジスタを設けたため、負側の最終段トランジスタがＯＮ動作した瞬間に正側の最終段トランジスタをＯＦＦ動作させることが可能である。これによって、外部抵抗素子の有無に拘わらず伝達特性をほぼ同一にすることが可能である。
【００５９】
本発明によれば、上記本発明の構成を全て含んでいるため、出力端子にプルアップ抵抗が接続されている場合とプルダウン抵抗が接続されている場合の双方の場合において、ほぼ同一の伝達特性を実現することが可能な出力バッファ回路が得られる。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態にかかる出力バッファ回路の回路図である。
【図２】図１に示されている出力バッファ回路の各部の信号波形を表すグラフである。
【図３】図１に示されている出力バッファ回路と逆極性の回路であり、プルダウン抵抗に対応した出力バッファ回路の回路図である。
【図４】図１及び図３に示されている構成を双方含む出力バッファ回路の回路図である。
【図５】ボード上の半導体チップのバス配線を説明する説明図である。
【図６】バス配線の中の１つの信号線をプルアップ抵抗によりプルアップした例を表す説明図である。
【図７】従来の出力バッファ回路の回路図である。
【図８】図７に示されている従来の出力バッファ回路の各部の信号波形を表すグラフである。
【符号の説明】
１０  ボ−ド、１２  バス、１４  プルアップ抵抗、２０，３０  出力バッファ回路、２２，２４，３２，３４  インバータ、２６  出力端子。
【図１】
0003560428.tif 000002
【図２】
0003560428.tif 000003
【図３】
0003560428.tif 000004
【図４】
0003560428.tif 000005
【図５】
0003560428.tif 000006
【図６】
0003560428.tif 000007
【図７】
0003560428.tif 000008
【図８】
0003560428.tif 000009