(57)【特許請求の範囲】
【請求項１】
複数の成分を含む曖昧情報入力を受け、前記複数の成分を、計測可能な複数の入力物理量に変換するセンサー部と、
前記複数の入力物理量を受け、これら入力物理量を、その強度に応じたパルス幅を持つ複数のパルスに変換する変換部と、
前記複数のパルスを受け、これら複数のパルスを設定されたパルス幅を基準として選択し、前記曖昧情報入力からその特徴を表す特徴情報を前記選択されたパルスの数に応じて抽出する特徴抽出部と
を具備することを特徴とする特徴抽出システム。
【請求項２】
曖昧情報入力を受け、この曖昧情報入力を、計測可能な複数の入力物理量に変換するセンサー部と、
前記入力物理量を受け、この入力物理量を、その強度に応じたパルス幅を持つパルスに変換する変換部と、
前記パルスを複数に分けて受け、これら複数に分けたパルスを設定されたパルス幅を基準として選択し、前記曖昧情報入力からその特徴を表す特徴情報を前記選択されたパルスの数に応じて抽出する特徴抽出部と
を具備することを特徴とする特徴抽出システム。
【請求項３】
前記設定されたパルス幅を、前記特徴抽出部の実出力値と前記特徴抽出部の出力期待値とに基づき変更するフィードバック制御部
をさらに具備することを特徴とする請求項１及び請求項２いずれか一項に記載の特徴抽出システム。
【請求項４】
前記フィードバック制御部を用いて、前記実出力値と前記出力期待値とを比較し、前記実出力値が前記出力期待値と異なったとき、前記実出力値が前記出力期待値と合致するように、前記設定されたパルス幅の設定値を変更することを特徴とする請求項３に記載の特徴抽出システム。
【請求項５】
前記フィードバック制御回路を用いて、前記曖昧情報入力と同じ特徴情報を持つが詳細は異なる別の曖昧情報入力に対して、前記曖昧情報入力の特徴情報出力と同じ特徴情報出力が得られるように、前記設定されたパルス幅の設定値を変更することを特徴とする請求項３に記載の特徴抽出システム。
【請求項６】
前記設定されたパルス幅の設定値を選択する設定値選択回路
をさらに具備することを特徴とする請求項３に記載の特徴抽出システム。
【請求項７】
前記フィードバック制御回路を用いて、前記実出力値と前記出力期待値とを比較し、前記実出力値が前記出力期待値と異なったとき、前記実出力値が前記出力期待値と合致するように、前記設定されたパルス幅の設定値を変更し、
前記変更された設定値を、前記設定値選択回路に学習させることを特徴とする請求項６に記載の特徴抽出システム。
【請求項８】
前記フィードバック制御回路を用いて、前記曖昧情報入力と同じ特徴情報を持つが詳細は異なる別の曖昧情報入力に対して、前記曖昧情報入力の特徴情報出力と同じ特徴情報出力が得られるように、前記設定されたパルス幅の設定値を変更し、
前記変更された設定値を、前記設定値選択回路に学習させることを特徴とする請求項６に記載の特徴抽出システム。
【請求項９】
計測可能な複数の成分を含む曖昧情報入力を受け、これら複数の成分を、その強度に応じたパルス幅を持つ複数のパルスに変換する変換回路と、
前記複数のパルスを受け、これら複数のパルスを設定されたパルス幅を基準として選択し、前記曖昧情報入力からその特徴を表す特徴情報を前記選択されたパルスの数に応じて抽出する特徴抽出回路と
を具備することを特徴とする半導体集積回路装置。
【請求項１０】
計測可能な成分を含む曖昧情報入力を受け、この成分を、その強度に応じたパルス幅を持つパルスに変換する変換回路と、
前記パルスを複数に分けて受け、これら複数に分けたパルスを設定されたパルス幅を基準として選択し、前記曖昧情報入力からその特徴を表す特徴情報を前記選択されたパルスの数に応じて抽出する特徴抽出回路と
を具備することを特徴とする半導体集積回路装置。
【請求項１１】
前記設定されたパルス幅を、前記特徴抽出回路の実出力値と前記特徴抽出回路の出力期待値とに基づき切り換えるフィードバック制御回路をさらに具備することを特徴とする請求項９及び請求項１０いずれかに記載の半導体集積回路装置。
【請求項１２】
前記特徴抽出回路は、
前記複数のパルスを受け、これら複数のパルスを前記設定されたパルス幅を基準として選択するパルス幅選択回路と、
前記選択されたパルスの数が多数か、非選択パルスの数が多数かの多数決を取る多数決回路と
を含むことを特徴とする請求項９乃至請求項１１いずれか一項に記載の半導体集積回路装置。
【請求項１３】
前記パルス幅選択回路は、
前記複数のパルスを受け、これら複数のパルスそれぞれのパルス幅を縮小するパルス幅縮小回路
を含むことを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１４】
前記パルス幅縮小回路は、
複数段の遅延素子と、
前記複数段の遅延素子の出力を切り換えるスイッチと
を含むことを特徴とする請求項１３に記載の半導体集積回路装置。
【請求項１５】
前記複数段の遅延素子はそれぞれ、
容量と抵抗とが並列接続された回路要素を含むゲートを有するトランジスタにより構成されたインバータ回路
を含むことを特徴とする請求項１４に記載の半導体集積回路装置。
【請求項１６】
前記トランジスタのゲートは、
第１の導電体層と、
第２の導電体層と
を含み、
前記第１の導電体層と前記第２の導電体層との界面に、容量成分及び抵抗成分を持つことを特徴とする請求項１５に記載の半導体集積回路装置。
【請求項１７】
前記第１の導電体層は導電性ポリシリコンであり、前記第２の導電体層は金属であり、前記容量成分及び抵抗成分は、前記導電性ポリシリコンと前記金属との界面に存在する絶縁層により得ていることを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１８】
前記多数決回路は、
前記選択されたパルスの数と前記非選択パルスの数とが同数のとき、前記選択されたパルスの数を多数とするか、前記非選択パルスの数を多数とするかを決定する重み付け回路
を含むことを特徴とする請求項１２に記載の半導体集積回路装置。
【請求項１９】
前記特徴抽出回路は、
前記複数のパルスを受け、これら複数のパルスそれぞれのパルス幅を縮小するパルス幅縮小回路と、
前記パルス幅縮小回路の出力を受け、パルスの有無を判定するパルス有無判定回路と、
前記パルス有無判定回路の出力を受け、前記パルスの有無の多数決を取る多数決回路と
を含むことを特徴とする請求項９及び請求項１０いずれかに記載の半導体集積回路装置。
【請求項２０】
前記パルス幅縮小回路のパルス幅縮小率を、前記多数決回路の実出力値と前記多数決回路の出力期待値とに基づき変更するフィードバック制御回路
をさらに具備することを特徴とする請求項１９に記載の半導体集積回路装置。
【請求項２１】
前記フィードバック制御回路を用いて、前記実出力値と前記出力期待値とを比較し、前記実出力値が前記出力期待値と異なったとき、前記実出力値が前記出力期待値と合致するように、前記パルス幅縮小回路のパルス幅縮小率を変更することを特徴とする請求項２０に記載の半導体集積回路装置。
【請求項２２】
前記フィードバック制御回路を用いて、前記曖昧情報入力と同じ特徴情報を持つが詳細は異なる別の曖昧情報入力に対して、前記曖昧情報入力の特徴情報出力と同じ特徴情報出力が得られるように、前記パルス幅縮小回路のパルス幅縮小率を変更することを特徴とする請求項２０に記載の半導体集積回路装置。
【請求項２３】
前記パルス幅縮小回路のパルス幅縮小率を選択する縮小率選択回路
をさらに具備することを特徴とする請求項２０に記載の半導体集積回路装置。
【請求項２４】
前記フィードバック制御回路を用いて、前記実出力値と前記出力期待値とを比較し、前記実出力値が前記出力期待値と異なったとき、前記実出力値が前記出力期待値と合致するように、前記パルス幅縮小回路のパルス幅縮小率を変更し、
前記変更されたパルス幅縮小率を、前記縮小率選択回路に学習させることを特徴とする請求項２３に記載の半導体集積回路装置。
【請求項２５】
前記フィードバック制御回路を用いて、前記曖昧情報入力と同じ特徴情報を持つが詳細は異なる別の曖昧情報入力に対して、前記曖昧情報入力の特徴情報出力と同じ特徴情報出力が得られるように、前記パルス幅縮小回路のパルス幅縮小率を変更し、
前記変更されたパルス幅縮小率を、前記縮小率選択回路に学習させることを特徴とする請求項２３に記載の半導体集積回路装置。
【請求項２６】
前記変換回路は、前記成分を、入力クロックに同期して受けることを特徴とする請求項９乃至請求項１１いずれか一項に記載の半導体集積回路装置。
【請求項２７】
前記特徴抽出回路の出力を、出力クロックに同期して出力する出力バッファ部
をさらに具備することを特徴とする請求項９乃至請求項１１いずれか一項に記載の半導体集積回路装置。
【請求項２８】
同じ入力を受け、異なるパルス幅縮小率が設定される複数のパルス幅縮小回路と、
前記複数のパルス幅縮小回路の出力を各々受け、パルスの有無を判定する複数のパルス有無判定回路と、
前記複数のパルス有無判定回路のいずれを使うかを選択し、選択したパルス有無判定回路のパルス有無に基づき、前記入力をノイズとみなすか信号とみなすかを判断する信号選択回路と
を具備することを特徴とする半導体集積回路装置。
【請求項２９】
前記信号選択回路は、前記選択したパルス有無判定回路の出力がパルス有りのときに内部信号を発生し、前記入力を信号として受理することを特徴とする請求項２９に記載の半導体集積回路装置。
【請求項３０】
同じ入力を受け、異なるパルス幅縮小率が設定される複数のパルス幅縮小回路と、
前記複数のパルス幅縮小回路の出力を各々受け、パルスの有無を判定する複数のパルス有無判定回路と、
前記複数のパルス有無判定回路の出力を受け、パルスの有無の多数決をとり、この多数決結果に基づき、前記入力をノイズとみなすか信号とみなすかを判断する多数決回路と
を具備することを特徴とする半導体集積回路装置。
【請求項３１】
複数の機能回路ブロックと、
入力コマンドを受け、この入力コマンドに応じて前記複数の機能回路ブロックを選択し、選択された機能回路ブロックを機能させる制御回路と、
前記入力コマンドを受け、この入力コマンドの特徴を抽出する特徴抽出回路と、
前記抽出した特徴に基づき、機能回路ブロックへの電源供給を管理するパワーマネジメント回路と
を具備することを特徴とする半導体集積回路装置。
【請求項３２】
前記特徴抽出回路は、前記複数の機能回路ブロックから出力された複数の期待値に基づき、前記抽出した特徴の出力を変更する学習機能を有することを特徴とする請求項３１に記載の半導体集積回路装置。
【請求項３３】
前記期待値は、前記機能回路ブロック内で発生される動作指示信号であることを特徴とする請求項３２に記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は特徴抽出システム及び半導体集積回路装置に係わり、特に詳細情報が異なるために特徴を決められない曖昧情報から同一の特徴情報、例えば共通特徴情報を抽出するシステム及び特徴抽出機能を備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
様々な状況の中で得られた情報は、たとえ同じ特徴を持っていたとしても、全ての詳細内容が一致するわけではない。
【０００３】
従来のディジタル処理においては、情報をビットに置き換え、これらビットを比較して一致不一致の判断を高速に行うことは得意である。しかし、詳細情報が異なるために特徴を決められない曖昧情報がいくつか与えられたとき、これら曖昧情報が、同一の特徴情報を持つか否かの判断は、不得意である。
【０００４】
このような判断は、従来、複雑なソフトでの処理を行うか、抵抗などのアナログ素子を主な構成要素とし、これをいたるところに用いてその抵抗値を変えるなどの所謂ニューロシステムによって行おうとされてきた。
【０００５】
【発明が解決しようとする課題】
しかしながら、同一の特徴情報を持つか否かの判断を複雑なソフトにより行う場合には、例えば判断決定までに時間を要する、といった事情がある。このため、例えば情報処理の高速化に不利である。
【０００６】
また、ニューロシステムにより行う場合には、例えば半導体集積回路チップ内に、抵抗等のアナログ素子を大規模に集積する必要がある。このため、例えば低消費電力化や、その小型化に不利である。
【０００７】
この発明は、上記事情に鑑みて為されたもので、その目的の一つは、曖昧情報中に特徴情報があれば、この特徴情報を簡単に抽出することが可能な特徴抽出システム及び特徴抽出機能を備えた半導体集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的の一つを達成するために、この発明の第１態様に係る特徴抽出システムは、複数の成分を含む曖昧情報入力を受け、前記複数の成分を、計測可能な複数の入力物理量に変換するセンサー部と、前記複数の入力物理量を受け、これら入力物理量を、その強度に応じたパルス幅を持つ複数のパルスに変換する変換部と、前記複数のパルスを受け、これら複数のパルスを設定されたパルス幅を基準として選択し、前記曖昧情報入力からその特徴を表す特徴情報を前記選択されたパルスの数に応じて抽出する特徴抽出部とを具備する。
【０００９】
また、この発明の第２態様に係る特徴抽出システムは、曖昧情報入力を受け、この曖昧情報入力を、計測可能な複数の入力物理量に変換するセンサー部と、前記入力物理量を受け、この入力物理量を、その強度に応じたパルス幅を持つパルスに変換する変換部と、前記パルスを複数に分けて受け、これら複数に分けたパルスを設定されたパルス幅を基準として選択し、前記曖昧情報入力からその特徴を表す特徴情報を前記選択されたパルスの数に応じて抽出する特徴抽出部とを具備する。
【００１０】
また、この発明の第３態様に係る半導体集積回路装置は、計測可能な複数の成分を含む曖昧情報入力を受け、これら複数の成分を、その強度に応じたパルス幅を持つ複数のパルスに変換する変換回路と、前記複数のパルスを受け、これら複数のパルスを設定されたパルス幅を基準として選択し、前記曖昧情報入力からその特徴を表す特徴情報を前記選択されたパルスの数に応じて抽出する特徴抽出回路とを具備する。
【００１１】
また、この発明の第４態様に係る半導体集積回路装置は、計測可能な成分を含む曖昧情報入力を受け、この成分を、その強度に応じたパルス幅を持つパルスに変換する変換回路と、前記パルスを複数に分けて受け、これら複数に分けたパルスを設定されたパルス幅を基準として選択し、前記曖昧情報入力からその特徴を表す特徴情報を前記選択されたパルスの数に応じて抽出する特徴抽出回路とを具備する。
【００１２】
また、この発明の第５態様に係る半導体集積回路装置は、同じ入力を受け、異なるパルス幅縮小率が設定される複数のパルス幅縮小回路と、前記複数のパルス幅縮小回路の出力を各々受け、パルスの有無を判定する複数のパルス有無判定回路と、前記複数のパルス有無判定回路のいずれを使うかを選択し、選択したパルス有無判定回路のパルス有無に基づき、前記入力をノイズとみなすか信号とみなすかを判断する信号選択回路とを具備する。
【００１３】
また、この発明の第６態様に係る半導体集積回路装置は、同じ入力を受け、異なるパルス幅縮小率が設定される複数のパルス幅縮小回路と、前記複数のパルス幅縮小回路の出力を各々受け、パルスの有無を判定する複数のパルス有無判定回路と、前記複数のパルス有無判定回路の出力を受け、パルスの有無の多数決をとり、この多数決結果に基づき、前記入力をノイズとみなすか信号とみなすかを判断する多数決回路とを具備する。
【００１４】
また、この発明の第７態様に係る半導体集積回路装置は、複数の機能回路ブロックと、入力コマンドを受け、この入力コマンドに応じて前記複数の機能回路ブロックを選択し、選択された機能回路ブロックを機能させる制御回路と、前記入力コマンドを受け、この入力コマンドの特徴を抽出する特徴抽出回路と、前記抽出した特徴に基づき、機能回路ブロックへの電源供給を管理するパワーマネジメント回路とを具備する。
【００１５】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１６】
（第１実施形態）
図１に示すように、一連の詳細情報を含む情報Ｘの領域を一番大きな囲みで示したとき、同一の特徴はその中の小さな囲みＹ０、Ｙ１、Ｙ２、…で示される領域として表すことができる（無論、境界領域などでは、どちらに特徴が属するか判然としない領域も存在するが、この領域での特徴判断はそれぞれの特徴に関して等確率で判断がなされると考える）。
【００１７】
本第１実施形態は、詳細な情報が異なるために特徴をはっきりとは決められない曖昧情報Ｘに、例えば特徴情報Ｙ（Ｙ０、Ｙ１、Ｙ２、…）があれば、特徴情報Ｙを簡単に抽出する、いわば同一の特徴情報Ｙを縮退して出力する特徴抽出システム及びそれを備えた半導体集積回路装置の一例に係わるものである。
【００１８】
図２Ａはこの発明の第１実施形態に係る特徴抽出システムを示すブロック図である。
【００１９】
図２Ａに示すように、第１実施形態に係る特徴抽出システム１０は、曖昧情報入力ベクターＸから、特徴情報出力ベクターＹを抽出する。そして、曖昧情報入力ベクターＸの特徴情報を、特徴情報出力ベクターＹとして、例えば常に出力する。曖昧情報入力ベクターＸは、例えば図１に示した大きな囲みＸに対応し、特徴情報出力ベクターＹ（Ｙ０，Ｙ１，Ｙ２，…）は、例えば図１に示した大きな囲み中の小さな囲みＹ０、Ｙ１、Ｙ２に対応する。
【００２０】
本第１実施形態では、曖昧情報は、複数の成分を持つシグナルのベクター、即ち曖昧情報入力ベクターＸとしてセンサー部、例えばアナログセンサーレシーバアレイ１１に入力される。入力ベクターの成分は、例えばセンサーによって、強度を表す物理量、例えば電圧や電流などの電気的信号、即ち計測可能な物理量に翻訳変換できるものならばどのようなものでも良い。アナログセンサーレシーバアレイ１１は、入力ベクターの各成分をそれぞれ、例えばこのアナログセンサーレシーバアレイ１１内に設けられるセンサー群によって計測可能な物理量に変換する。計測可能な物理量に変換された入力ベクターは、変換部、例えば強度−パルス幅変換回路アレイ１２に入力される。
【００２１】
強度−パルス幅変換回路アレイ１２は、例えばアナログ量としての物理量を、その量の大きさ、例えばその強度に応じたパルス幅を持つ複数のパルスに変換する。これには、例えばアナログ−ディジタル変換回路で一旦ディジタル量とし、ディジタル制御の遅延線を用いたパルス生成回路等で変換を行えばよい。
【００２２】
また、本第１実施形態に係る特徴抽出システム１０は、例えばタイミングを取るために入力クロックｉｎＣＬＯＣＫと出力クロックｏｕｔＣＬＯＣＫとで制御される。このため、入力ベクターは、例えば入力クロックｉｎＣＬＯＣＫに同期して強度−パルス幅変換回路アレイ１２に取り込まれる。入力ベクターの各成分に対応した強度−パルス幅変換回路アレイ１２の出力は、様々なパルス幅を持ったパルスを成分とするパルスベクターＰとして、特徴抽出部、例えば特徴抽出回路ブロックＮＦに入力される。
【００２３】
特徴抽出回路ブロックＮＦは、パルスベクターＰから特徴を抽出し、特徴情報出力ベクターの成分ｙｉを、ｙｉ＝ｎｆｉ（Ｐ）（ｉ＝０，１，２，…）として発生する。成分ｙｉは、値“０”及び“１”をとるディジタル量である。ここで、ｎｆｉは“多”対“１”の対応をつける関数である。これら成分ｙｉの、あるタイミングでの状態を、出力クロックｏｕｔＣＬＯＣＫに同期して特徴情報出力ベクターＹとして出力するのが出力バッファ１４である。
【００２４】
図２Ｂは、図２Ａに示すブロックＮＦの一例を示すブロック図である。
【００２５】
図２Ｂに示すように、ブロックＮＦは、特徴情報出力ベクターＹの成分ごとに、関数ｎｆｉに対応した回路ブロックｎｆｉを含む。回路ブロックｎｆｉの入力は、全てパルスベクターＰである。
【００２６】
次に、第１実施形態に係る特徴抽出システム１０の動作の一例を説明する。
【００２７】
特徴抽出は、任意の入力に対してその特徴が同一と認められる場合は、同じ出力を与える変換である。第１実施形態に係る特徴抽出システム１０の変換は、入力をＸとし出力をＹとしたとき、演算子行列Ｗと演算子Ｍとによって、
【数１】
0003545743.tif 000002
と表すことができる。ここに具体的には、
【数２】
0003545743.tif 000003
で、Ｗｉｊは入力Ｘの成分ｘｊに作用して、
【数３】
0003545743.tif 000004
【００２８】
ここで、各ａｉｊが、入力をパルス幅に変換した後、成分のパルスを縮小して消滅させるかどうかの閾値を与える量となり、この値を調節して特徴抽出の内容を決めることになる。したがって、入力の各成分はこれらの閾値の集合にしたがって選別されることになる。選択された入力は１となるので演算子Ｍが作用する前のベクトルは０からｎ＋１の値をもった成分となる。演算子Ｍの作用はベクトルＷＸの各成分ｘｉに対して、
【数４】
0003545743.tif 000005
【００２９】
これは選択された入力の数に対して多数決演算をしていることになる。入力成分の半分以上が選択された場合に１を各ベクトルの成分ごとに出力する。この出力が、入力の特徴を閾値ａｉｊの値にしたがって表したベクトルである。
【００３０】
さて、図２Ｂに示す回路ブロックｎｆｉでは、選択的にパルスを消滅させるためにパルス幅縮小回路が用いられる。パルス幅縮小回路の動作が上記の一般的な説明での閾値の設定に相当する。以下、パルス幅縮小回路の一例を説明する。
【００３１】
図３Ａはパルス幅縮小回路に用いられる基本ユニット素子の等価回路図である。
【００３２】
図３Ａに示す基本ユニット素子は基本的にインバータ回路であるが、Ｐチャネル型ＭＯＳＦＥＴ２１のゲート、及びＮチャネル型ＭＯＳＦＥＴ２２のゲートそれぞれに、容量Ｃと抵抗Ｒとが並列接続された等価回路で表せる回路要素２３が挿入される。このようなインバータ回路は、本件出願人らが先に出願したように、パルス幅がある程度短いものについては、伝播するパルス幅を減少させるように作用する（特願２００１−９５３１０号）。簡単には、入力パルスの前縁部遅延は入力パルスのパルス幅に係わらず一定であるが、回路要素２３を持つことで、入力パルスの後縁部遅延が入力パルスのパルス幅に応じて減少する。後縁部遅延が減少することで、伝播するパルス幅は減少する。回路要素２３を構造的に持つトランジスタとしては、例えば図４Ａに示すトランジスタがある。
【００３３】
図４Ａに示すトランジスタのゲートは、第１の導電体層、例えば導電性ポリシリコン層（ＰＯＬＹ−Ｓｉ）と、第２の導電体層、例えばタングステン層などの金属層（ＭＥＴＡＬ）と、導電性ポリシリコン層と金属層との界面に存在する絶縁層、例えば薄いシリコン酸化膜（ＴＨＩＮ  ＯＸＩＤＥ）とを含む。このような構造のゲートでは、図４Ｂに示すように、導電性ポリシリコン層と、金属層との界面に、容量成分Ｃ及び抵抗成分Ｒを持つ。容量成分Ｃは、金属層及び導電性ポリシリコン層を一方電極及び他方電極とし、薄いシリコン酸化膜を誘電体膜とすることで生じ、また、抵抗成分Ｒは、金属層と導電性ポリシリコン層との間の薄いシリコン酸化膜を介したトンネル効果によって生じる。したがって、回路要素２３を構造的に持つ。
【００３４】
図３Ｂに、図３Ａに示すインバータ回路を表現するシンボルを示す。さらに図３Ａに示すインバータ回路を２段縦続接続して構成した遅延素子を図３Ｃに示す。また、図３Ｃに示す遅延素子を表現するシンボルを図３Ｄに示す。
【００３５】
入力パルスが図３Ｃに示す遅延素子を伝播すればするほど、そのパルス幅は縮小される。このため、入力パルスが伝播する遅延素子の数を制御すれば、あるパルス幅以下のパルスは消滅し、その他のパルスは通過するという、いわばフィルターを構成することができる。フィルターのパルス幅のカット値は、遅延素子を何段繋ぐかで、細かく調節が可能である。このようなパルス幅縮小回路の一例を、図３Ｅに示す。
【００３６】
図３Ｅに示すように、一例に係るパルス幅縮小回路２５は、パルスの出口を、いくつの遅延素子２６を通すかで切り換えるスイッチ２７を持つ。スイッチ２７の切換は、縮小率選択回路２８から出力される縮小率選択制御信号により行なわれる。このパルス幅縮小回路２５が用いられた回路ブロックｎｆｉの一例を、図５Ａ、図５Ｂに示す。
【００３７】
図５Ａに示すように、回路ブロックｎｆｉは、パルス幅選択回路３１と、多数決回路３２とを含む。パルス幅選択回路３１は、入力パルス１、２、３、４を受ける。入力パルス１、２、３、４は、パルスベクターＰの成分である。パルス幅選択回路３１の一例をより詳細に示したのが図５Ｂである。
【００３８】
図５Ｂに示すように、パルス幅選択回路３１は、パルス幅縮小回路アレイ３３と、パルス有無判定回路３４とを含む。パルス幅縮小回路アレイ３３には、例えば図３Ｅに示したパルス幅縮小回路２５が、入力パルス１、２、３、４に対して、１つずつ設けられる。パルス幅縮小回路２５は、パルス幅縮小回路アレイ３３に、例えばアレイ状に配置される。アレイ状に配置されたパルス幅縮小回路２５の上方には、回路選択及び縮小率選択制御信号バスが配置される。回路選択及び縮小率選択制御信号バスには、例えば図３Ｅに示した縮小率選択回路２８から、各パルス幅縮小回路２５の縮小率を制御するための縮小率選択制御信号が供給される。
【００３９】
入力パルス１、２、３、４が各パルス幅縮小回路２５に入力されると、それぞれパルス幅縮小を受ける。そして、パルス幅縮小回路２５から出力されたパルスのうちのいくつかは、パルスが消滅している。このようにパルスが存在しているか、あるいは消滅しているかを判定するのが、パルス有無判定回路３４である。
【００４０】
パルス有無判定回路３４は、パルス幅縮小回路２５と同じ数設けられる。本一例では、パルス幅縮小回路２５が４つあるので、パルス有無判定回路３４は４つ設けられる。これら４つのパルス有無判定回路３４の出力は、それぞれ判定１、２、３、４である。パルス有無判定回路３４は、例えばパルスが存在していれば、その判定結果出力が“１”、パルスが消滅していれば、その判定結果出力が“０”になるように構成される。このようなパルス有無判定回路３４は、例えばセットリセットフリップフロップなどで構成することができる。
【００４１】
多数決回路３２は、判定結果出力の“１”と“０”との多数決をとる。多数決回路３２は、例えば“１”が多数のとき、その出力（ｙｉ）が“１”、“０”が多数のとき、その出力（ｙｉ）が“０”を出力する。
【００４２】
多数決回路３２は、入力数が少なければロジックゲート回路で組むことも可能である。しかし、入力数が多くなるとロジックゲート回路数が急速に増加し、回路規模が大きくなる。この回路規模の増加を抑制できる多数決回路の一回路例を以下説明する。
【００４３】
図６は多数決回路の一回路例を示す回路図である。
【００４４】
図６に示すように、一回路例に係る多数決回路では、パルス幅選択回路３１のｎ個の出力全て、本例では４個の出力（判定１、２、３、４）全てを、同じゲート幅寸法（この寸法を１とする）のＮチャネル型トランジスタ４１で個々に受ける。これらトランジスタ４１は互いに並列に共通接続して、ゲート幅寸法が入力の個数ｎを２で割った値を越さない最大の整数［ｎ／２］倍のＮチャネル型トランジスタ（負荷）４２に接続する。トランジスタ（負荷）４２は、電源スイッチ、例えばＰチャネル型トランジスタ４３を介して電源Ｖｄｄに接続される。これらトランジスタ群の共通接続ノード４４には、入力（判定１、２、３、４）の“１”レベルの個数によって、電源スイッチ、例えばトランジスタ４３がオンしたときに、それぞれに対応したレベルが発生する。入力（判定１、２、３、４）の“１”レベルの多数決をとるための参照レベルを発生させるのが、図中右側の回路部分である。この回路部分は、［ｎ／２］個のゲート幅寸法１を持ったＮチャネル型トランジスタ４５と、ゲート幅寸法［ｎ／２］を持ったＮチャネル型トランジスタ（負荷）４６と、トランジスタ（負荷）４６に並列に接続され、ゲート幅寸法０．５を持ったＮチャネル型トランジスタ（負荷）４７とを含む。トランジスタ（負荷）４６、４７は、電源スイッチ、例えばＰチャネル型トランジスタ４８を介して電源Ｖｄｄに接続される。トランジスタ４７は、入力の個数ｎが偶数で“０”と“１”の数が同じとき、多数決の判定が不定とならないように、“０”か“１”かのどちらかに決定する、いわば重み付回路である。本例では、“０”と“１”の数が同じとき、例えば“１”が多数とはみなされないようにする。
【００４５】
図中、左右のトランジスタ群それぞれからの出力は、コンパレータ５０に入力され、比較される。比較結果は、ラッチ回路５１によって、クロックＣＬＫのタイミングで保持される。図中、左のトランジスタ群からの出力レベルが、図中、右のトランジスタ群の参照レベルより低ければ“１”が多数と判断され、出力（ｙｉ）は“１”となる。反対に、図中、左のトランジスタ群からの出力レベルが、図中、右のトランジスタ群の参照レベルより高ければ“０”が多数と判断され、出力（ｙｉ）は“０”となる。
【００４６】
本一例に係る多数決回路３２では、負荷、例えばトランジスタ４２、４６、４７に対して、電源スイッチ、例えばトランジスタ４３、４８がある。これらトランジスタ４３、４８は、クロックＣＬＫに対して相補なクロック／ＣＬＫにより制御され、コンパレータ５０が動作するときに、これらトランジスタ４３、４８がオンする。このようにコンパレータ５０が動作するときに、電源スイッチ、例えばトランジスタ４３、４８をオンさせる理由は、本一例に係る多数決回路３２が、基本的に電流貫通型であるためである。例えばコンパレータ５０が動作するときのみ、電源スイッチをオンさせることで、電流貫通型の多数決回路３２の消費電力を抑制することが可能となる。
【００４７】
図７は、回路ブロックｎｆｉが用いられた特徴抽出回路ブロックＮＦの一構成例を示すブロック図である。
【００４８】
図７に示すように、回路ブロックｎｆｉ（ｉ＝０，１，２，…）は、入力パルスベクターＰを共通に受けて、個々の多数決回路３２の出力としてｙｉ（ｉ＝０，１，２，…）を得る。図７に示されたパルス幅選択回路３１は、パルス幅選択、例えばパルス幅縮小率の調整が最終的に済んだものであり、曖昧情報入力ベクターＸから、ある一定の特徴を抽出する。この状態で、多量に同じ特性を持つ、例えば特徴抽出システムとしての半導体集積回路装置を生産できる。
【００４９】
パルス幅選択、例えばパルス幅縮小率の調整を行うためには、特徴抽出システムに、いわば学習をさせる必要がある。図８に、学習機能を有した特徴抽出回路ブロックＮＦの一構成例を示す。
【００５０】
特徴抽出回路ブロックＮＦが、期待通りに曖昧情報入力ベクターＸの特徴を抽出し、曖昧情報入力ベクターＸが適切に縮退した特徴を表す特徴情報出力ベクターＹを出力するようにするには、例えば期待通りの特徴情報出力ベクターＹが出るように、パルス幅選択回路３１のパルス幅選択、例えばパルス幅縮小率を調節すれば良い。このためには、例えば曖昧情報入力ベクターＸを特徴抽出システムに与え、これらに対して期待する特徴情報出力ベクターＹの成分を各回路ブロックｎｆｉが出力するように、各パルス幅選択回路３１を調整する。
【００５１】
この際、例えば図８に示すように、各期待値をフィードバック制御回路５１に入力し、パルス幅選択回路３１の多数決回路への出力である判定１、２、３、４と、この期待値を比較する。そして、期待値とパルス有無判定回路３４の実際の出力との比較結果によって、例えば縮小率選択回路２８を制御してスイッチ２７を切り換えてパルスの出口を調整する。多数決回路３２の出力が期待値と一致した回路ブロックｎｆｉについてはこの調整作業を完了し、出力が一致しない回路ブロックｎｆｉについてのみ、この調節作業を続ける。全ての回路ブロックｎｆｉについて調整が終わった時点で、一つの曖昧情報入力ベクターＸについての調節を終了し、次の曖昧情報入力ベクターＸでの調整を行う。
【００５２】
一連の曖昧情報入力ベクターＸについての調整、即ち学習を行えば特徴抽出システムが特徴を抽出する働きをもったことになり、ある曖昧情報入力ベクターＸが与えられると、その特徴である特徴情報出力ベクターＹが出力されることになる。パルス幅選択回路３２のより詳しい調整機構の一例を図９に示す。
【００５３】
図９に示すように、フィードバック制御回路５１では多数決回路３４の出力の期待値とパルス有無判定回路３４の実際の出力とが比較される。期待値と異なる出力ｙｉが為された回路ブロックｎｆｉでは、フィードバック制御回路５１が活性化される。“０”期待値に対してパルス有無判定回路３４の出力が“１”であれば、フィードバック制御回路５１は信号ｉｎｃｒｅを縮小率選択回路２８に出し、パルス幅縮小回路２５のパルスが通過する遅延素子２６の数を増やす方向にスイッチ２７を切り換える。また、“１”期待値に対してパルス有無判定回路３４の出力が“０”であれば、フィードバック制御回路５１は信号ｄｅｃｒｅを縮小率選択回路２８に出し、パルス幅縮小回路２５のパルスが通過する遅延素子２６の数を減らす方向にスイッチ２７を切り換える。期待値とパルス有無判定回路３４の出力が一致するものは何もしない。
【００５４】
このような制御をすることによって“０”期待値に対してはパルス幅縮小回路２５の遅延素子２６の数が増加するように調整される。これにより、パルスが消滅するパルス幅縮小回路２５の数が増え、多数決回路３２の出力が“０”となるように働く。また、“１”期待値に対してはパルス幅縮小回路２５の遅延素子２６の数が減少するように調節される。これにより、パルスが消滅するパルス幅縮小回路２５の数が減り、多数決回路３２の出力が“１”となるように働く。
【００５５】
次に、フィードバック制御回路５１の一回路例、及び縮小率制御回路２８の一回路例について説明する。
【００５６】
図１０は、フィードバック制御回路５１の一回路例を示す回路図である。
【００５７】
図１０に示すように、一回路例に係るフィードバック制御回路５１は、信号ｉｎｃｒｅを出力するロジックゲート回路、例えばＡＮＤゲート回路６１と、信号ｄｅｃｒｅを出力するロジックゲート回路、例えばＡＮＤゲート回路６２と、ＡＮＤゲート回路６１、６２を活性化させるロジックゲート回路、例えばＡＮＤゲート回路６３とを含む。ＡＮＤゲート回路６３は、信号“活性化”、及び信号“学習ＯＮ”を受ける。そして、信号“活性化”及び信号“学習ＯＮ”がそれぞれ“１”のとき、ＡＮＤゲート回路６１、６２をそれぞれ活性化させる。
【００５８】
活性化されたＡＮＤゲート回路６１は、期待値が“０”でパルス有無判定回路出力が“１”のとき、“１”レベルの信号ｉｎｃｒｅを出力する。
【００５９】
また、活性化されたＡＮＤゲート回路６２は、期待値が“１”でパルス有無判定回路出力が“０”のとき、“１”レベルの信号ｄｅｃｒｅを出力する。
【００６０】
なお、ＡＮＤゲート回路６３は、必ずしも必要な回路ではない。例えば信号“学習ＯＮ”が不要な場合には、信号“活性化”を、ＡＮＤゲート回路６１、６２に直接入力することが可能である。
【００６１】
信号“学習ＯＮ”が不要な場合は、パルス幅選択の調節、例えばパルス幅縮小率の調節を、例えば生産工場において行い、生産工場において学習を終了させるときに見られる。この場合には、学習終了後、各スイッチ２７を固定してフィードバック制御回路５１などを取り除くことで、図７に示したような特徴抽出システムとして出荷される。
【００６２】
また、信号“学習ＯＮ”が必要な場合は、市場において学習、あるいは再学習させるときに見られる。この場合には、例えばフィードバック制御回路５１などは、製品中に残される。
【００６３】
図１１は、縮小率制御回路２８の一構成例を示すブロック図である。
【００６４】
図１１に示すように、縮小率制御回路２８は図中右側に向かう方向（以下ｉｎｃｒｅ方向）、及び図中左側に向かう方向（以下ｄｅｃｒｅ方向）のどちらにでもシフト可能なシフトレジスタ７１を含む。シフトレジスタ７１は複数のレジスタ７２、本例では３つのレジスタ７２−１〜７２−３を持つ。
【００６５】
レジスタ７２−１の出力ｉは、ＸＯＲゲート回路（一致／不一致判定回路）７３−１の第２入力、ＸＯＲゲート回路（一致／不一致判定回路）７３−２の第１入力、及びレジスタ７２−２に供給される。ＸＯＲゲート回路７３−１の第１入力は、高電位電源Ｖｄｄ、又は低電位電源Ｖｓｓに接続され、その入力レベルが固定される。本例では、例えば高電位電源Ｖｄｄに接続され、その入力レベルは“１”に固定されている。
【００６６】
レジスタ７２−２の出力ｉ＋１は、ＸＯＲゲート回路７３−２の第２入力、ＸＯＲゲート回路（一致／不一致判定回路）７３−３の第１入力、及びレジスタ７２−３に供給される。また、レジスタ７２−２の相補出力／ｉ＋１は、レジスタ７２−１に供給される。
【００６７】
レジスタ７２−３の出力ｉ＋２は、ＸＯＲゲート回路７３−３の第２入力、及びＸＯＲゲート回路（一致／不一致判定回路）７３−４の第１入力に供給される。ＸＯＲゲート回路７３−４の第２入力は、低電位電源Ｖｓｓ、又は高電位電源Ｖｄｄに接続され、その入力レベルが固定される。本例では、例えば低電位電源Ｖｓｓに接続され、その入力レベルは“０”に固定されている。また、レジスタ７２−３の相補出力／ｉ＋２は、レジスタ７２−２に供給される。
【００６８】
本一構成例に係る縮小率選択回路２８は、出力ｉ−１、ｉ、ｉ＋１、ｉ＋２、ｉ＋３の“１”レベルと“０”レベルとの境目、即ち不一致点をＸＯＲゲート回路７３−１〜７３−４で検出する。これにより、不一致点に対応する縮小率選択制御信号ＳＷ１〜ＳＷ４の一つを“１”レベルとし、スイッチ２７（例えばＮチャネル型トランジスタ）の一つをオンさせ、パルスの出口を決める。本例では、信号ＳＷ１が“１”レベルのときに縮小率が最低となり、以下信号ＳＷ２、ＳＷ３が順に“１”レベルになるにつれて縮小率は増加し、信号ＳＷ４が“１”レベルのときに縮小率が最大となる。
【００６９】
シフトレジスタ７１は、信号ｉｎｃｒｅが“１”のとき、シフトクロックｓｈｉｆｔＣＬＫの“ＨＩＧＨ／ＬＯＷ”に応じて、“１”レベルの位置をｉｎｃｒｅ方向、例えば出力ｉ、ｉ＋１、ｉ＋２の方向に順にシフトさせる。これにより、不一致点の位置は、ＸＯＲゲート回路７３−１〜７３−４の方向に１つずつシフトされ、“１”レベルとなる縮小率選択制御信号は、ＳＷ１〜ＳＷ４の方向に１つずつシフトされる。
【００７０】
シフトレジスタ７１は、信号ｄｅｃｒｅが“１”のとき、シフトクロックｓｈｉｆｔＣＬＫの“ＨＩＧＨ／ＬＯＷ”に応じて、“１”レベルの位置をｄｅｃｒｅ方向、例えば出力ｉ＋２、ｉ＋１、ｉの方向に順にシフトさせる。これにより、不一致点の位置は、ＸＯＲゲート回路７３−４〜７３−１の方向に１つずつシフトされ、“１”レベルとなる縮小率選択制御信号は、ＳＷ４〜ＳＷ１の方向に１つずつシフトされる。
【００７１】
図１２は、図１１に示す縮小率選択回路の一回路例を示す回路図である。図１２には、特に図１１に示すレジスタ７２の一回路例が示されている。
【００７２】
図１２に示すように、レジスタ７２（７２−１〜７２−３）は、例えばラッチ回路８１、シフトイネーブル回路８２、レジスタイネーブル回路８３、及びラッチデータ書き換え回路８４を含む。
【００７３】
ラッチ回路８１は、データ“０”、又はデータ“１”をラッチする。
【００７４】
シフトイネーブル回路８２は、レジスタ７２がデータのシフトを受け入れるか否かをイネーブルする。
【００７５】
レジスタイネーブル回路８３は、シフトクロックｓｈｉｆｔＣＬＫの“ＨＩＧＨ／ＬＯＷ”に応じて、レジスタ７２をイネーブルする。シフトクロックｓｈｉｆｔＣＬＫが“ＨＩＧＨ”のときにイネーブルされるレジスタ７２（７２−１、７２−３）と、シフトクロックｓｈｉｆｔＣＬＫが“ＬＯＷ”のときにイネーブルされるレジスタ７２（７２−２）とは、例えば交互に配置される。
【００７６】
ラッチデータ書き換え回路８４は、信号ｉｎｃｒｅ、及び信号ｄｅｃｒｅに応じて、ラッチ回路８１にラッチされたデータを書き換え可能な状態とする。本例のラッチデータ書き換え回路８４は、信号ｉｎｃｒｅが“１”レベルのとき、出力ｉ、又はｉ＋１、又はｉ＋２が、例えば“１”レベルとなるように書き換え可能な状態とする。また、信号ｄｅｃｒｅが“１”レベルのとき、出力ｉ、又はｉ＋１、又はｉ＋２が、例えば“０”レベルとなるように書き換え可能な状態とする。
【００７７】
次に、図１２に示す縮小率選択回路の一動作例を説明する。
【００７８】
図１３Ａは図１２に示す縮小率選択回路の縮小率増加動作を示す動作波形図、図１３Ｂは図１２に示す縮小率選択回路の縮小率減少動作を示す動作波形図である。
【００７９】
〔縮小率増加動作〕
図１３Ａに示すように、初期状態において、例えばラッチ回路８１−１〜８１−３に出力ｉ、ｉ＋１、ｉ＋２がそれぞれ“０”レベルとなるデータが書き込まれている、と仮定する。また、出力ｉ−１は“１”レベルに固定され、出力ｉ＋３は“０”レベルに固定されている。初期状態における不一致点の位置は、出力ｉ−１と出力ｉ、即ちＸＯＲゲート回路７３−１の位置である。したがって、信号ＳＷ１が“１”レベルとなる。
【００８０】
次に、シフトクロックｓｈｉｆｔＣＬＫが“ＨＩＧＨ”のとき、信号ｉｎｃｒｅを“０”レベルから“１”レベルとする。このとき、図１２に示すラッチ回路８１−１の相補出力／ｉはＮチャネル型トランジスタ９１−１、９２−１、９３−１を介して低電位電源Ｖｓｓに接続され、ラッチ回路８１−１の出力ｉが“０”レベルから“１”レベルに書き換えられる。これにより、不一致点の位置はＸＯＲゲート回路７３−１からＸＯＲゲート回路７３−２の位置にシフトされ、信号ＳＷ１に代わって信号ＳＷ２が“１”レベルとなる。
【００８１】
次に、シフトクロックｓｈｉｆｔＣＬＫが“ＬＯＷ”のとき、信号ｉｎｃｒｅを“０”レベルから“１”レベルとする。このとき、ラッチ回路８１−２の相補出力／ｉ＋１はＮチャネル型トランジスタ９１−２、９２−２、９３−２を介して低電位電源Ｖｓｓに接続され、ラッチ回路８１−２の出力ｉ＋１が“０”レベルから“１”レベルに書き換えられる。これにより、不一致点の位置はＸＯＲゲート回路７３−３の位置にシフトされ、信号ＳＷ３が“１”レベルとなる。
【００８２】
次に、シフトクロックｓｈｉｆｔＣＬＫが“ＨＩＧＨ”のとき、信号ｉｎｃｒｅを“０”レベルから“１”レベルとする。このとき、ラッチ回路８１−３の相補出力／ｉ＋２はＮチャネル型トランジスタ９１−３、９２−３、９３−３を介して低電位電源Ｖｓｓに接続され、ラッチ回路８１−３の出力ｉ＋２が“０”レベルから“１”レベルに書き換えられる。これにより、不一致点の位置はＸＯＲゲート回路７３−４の位置にシフトされ、信号ＳＷ４が“１”レベルとなる。
【００８３】
〔縮小率減少動作〕
図１３Ｂに示すように、初期状態において、例えばラッチ回路８１−１〜８１−３に出力ｉ、ｉ＋１、ｉ＋２がそれぞれ“１”レベルとなるデータが書き込まれている、と仮定する。また、出力ｉ−１は“１”レベルに固定され、出力ｉ＋３は“０”レベルに固定されている。初期状態における不一致点の位置は、出力ｉ＋２と出力ｉ＋３、即ちＸＯＲゲート回路７３−４の位置である。したがって、信号ＳＷ４が“１”レベルとなる。
【００８４】
次に、シフトクロックｓｈｉｆｔＣＬＫが“ＨＩＧＨ”のとき、信号ｄｅｃｒｅを“０”レベルから“１”レベルとする。このとき、ラッチ回路８１−３の出力ｉ＋２はＮチャネル型トランジスタ９４−３、９５−３、９６−３を介して低電位電源Ｖｓｓに接続され、ラッチ回路８１−３の出力ｉ＋２が“１”レベルから“０”レベルとなる。これにより、不一致点の位置はＸＯＲゲート回路７３−４からＸＯＲゲート回路７３−３の位置にシフトされ、信号ＳＷ４に代わって信号ＳＷ３が“１”レベルに書き換えられる。
【００８５】
次に、シフトクロックｓｈｉｆｔＣＬＫが“ＬＯＷ”のとき、信号ｉｎｃｒｅを“０”レベルから“１”レベルとする。このとき、ラッチ回路８１−２の出力ｉ＋１はＮチャネル型トランジスタ９４−２、９５−２、９６−２を介して低電位電源Ｖｓｓに接続され、ラッチ回路８１−２の出力ｉ＋１が“１”レベルから“０”レベルに書き換えられる。これにより、不一致点の位置はＸＯＲゲート回路７３−２の位置にシフトされ、信号ＳＷ２が“１”レベルとなる。
【００８６】
次に、シフトクロックｓｈｉｆｔＣＬＫが“ＨＩＧＨ”のとき、信号ｉｎｃｒｅを“０”レベルから“１”レベルとする。このとき、ラッチ回路８１−１の出力ｉはＮチャネル型トランジスタ９４−１、９５−１、９６−１を介して低電位電源Ｖｓｓに接続され、ラッチ回路８１−１の出力ｉが“１”レベルから“０”レベルに書き換えられる。これにより、不一致点の位置はＸＯＲゲート回路７３−１の位置にシフトされ、信号ＳＷ１が“１”レベルとなる。
【００８７】
本第１実施形態に係る特徴抽出システムは、複数のパルスベクターＰを受け、これら複数のパルスベクターＰを設定されたパルス幅を基準として選択する。例えばあるパルス幅以下のパルスベクターＰは消滅させ、その他のパルスベクターＰは通過させるようにして、複数のパルスベクターＰを選択する。そして、曖昧情報入力ベクターＸからその特徴を表す特徴情報ベクターＹを、選択されたパルスベクターＰの数に応じて、例えば特徴情報ベクターＹ０、Ｙ１、Ｙ２、…毎に縮退して抽出する。さらに本例では、曖昧情報入力ベクターＸからその特徴を表す特徴情報ベクターＹを、例えば選択されたパルスベクターＰの数の多数決を取り、例えばパルス有りが多い場合を“１”、パルス無しが多い場合を“０”といったディジタル情報として出力する。
【００８８】
このように第１実施形態に係る特徴抽出システムは、複数のパルスベクターＰを設定されたパルス幅を基準として選択する、といった簡単な方法で、曖昧情報中に特徴情報があれば、この特徴情報を抽出することができる。
【００８９】
このような第１実施形態に係る特徴抽出システムによれば、詳細情報が異なるために特徴を決められない曖昧情報がいくつか与えられたとき、これら曖昧情報が、同一の特徴情報を持つか否かの判断を、例えば複雑なソフトを必要とすることなく行える。このため、例えば情報処理の高速化に有利である。
【００９０】
また、ニューロシステムに比較して、抵抗などのアナログ素子を減らす、例えば無くすことも可能であり、例えば低消費電力化や、その小型化にも有利である。
【００９１】
また、第１実施形態に係る特徴抽出システムは、半導体集積回路装置として構成することが可能である。この場合、半導体チップ中に集積される回路としては、例えば強度−パルス幅変換回路アレイ１２、特徴抽出回路ブロックＮＦ、及び出力バッファ１４等を挙げることができる。
【００９２】
なお、アナログセンサ−レシーバアレイ１１は半導体チップ中に集積することも可能であるが、外付けの装置とすることも可能である。曖昧情報が例えば電波や光等の信号である場合には、アナログセンサ−レシーバアレイ１１は、外付けの装置とされることがある。
【００９３】
また、曖昧情報が電気等の信号である場合には、アナログセンサ−レシーバアレイ１１は、半導体チップの中に集積されることがある。
【００９４】
さらに、曖昧情報が計測可能な入力物理量を有している場合には、アナログセンサ−レシーバアレイ１１を省略することが可能である。この場合には、曖昧情報は、強度−パルス幅変換回路アレイ１２に直接に入力される。
【００９５】
（第２実施形態）
第１実施形態に係る特徴抽出システムは、入力が多数の成分よりなるベクターであったが、単一信号にも応用することができる。この一つの例を、以下第２実施形態として説明する。
【００９６】
図１４はこの発明の第２実施形態に係る特徴抽出システムを示すブロック図である。
【００９７】
図１４に示す特徴抽出システムは、センサーレシーバ１１のしきい値を、より正確に設定したいときに使うことができるシステムである。センサーレシーバ１１からの信号は、強度−パルス幅変換回路１２でパルス幅の情報へと変化され、パルス幅縮小回路アレイ３３へと入力される。一つのパルス幅縮小回路を用いることもできるが、この場合、パルスが消滅するあたりはパルスの有無判定が曖昧になることがあり、不安定である。そこで、多数決回路３２を用いて曖昧なときに、多数決で判定を行うようにする。このときの設定調節にパルス幅縮小回路アレイ３３に、回路選択及び縮小率選択制御信号バスを配線しておく。パルス幅縮小回路２５のパルス幅消滅の設定をしきい値近傍で、ある小さな幅を持って設定しておくと、センサーレシーバ１１からの信号の判定の遷移領域を、より安定して得ることができる。
【００９８】
（第３実施形態）
パルス幅縮小回路２５や、パルス幅縮小回路アレイ２５を用いたシステムの他の例として、入力信号に含まれるノイズとしての微小パルス、所謂ひげ状パルスを選択して除去するシステムがある。この一つの例を、以下第３実施形態として説明する。
【００９９】
図１５はこの発明の第３実施形態に係るノイズ除去システムを示すブロック図である。
【０１００】
図１５に示すように、システムに入ってくる信号は、信号として無意味なノイズを含んでいる。このノイズを除去するのにパルス幅縮小回路２５を利用する。どのようなパルス幅までをノイズと見なすかをパルス幅縮小回路アレイ３３で幾つかの設定をしておき、これらの出力のパルス有無判定を行う。ノイズであればパルスが消滅するように設定する。これらパルス有無判定回路３４のいずれを使うかを選択するための信号選択回路１０１を設け、パルス有りの場合はその時点で内部信号を発生して信号が受理されたとする。信号から内部信号を作るまでに時間的な余裕があれば、図１４に示した多数決回路３２を用いてノイズと見なすか信号と見なすかの判定を行っても良い。
【０１０１】
（第４実施形態）
さらに他の応用として、システムを半導体、例えばシリコン上に作り上げた時のインテリジェントなパワー削減を行うシステムを挙げることができる。半導体、例えばシリコン上に作り上げられたシステムは様々な機能回路ブロックによって構成されている。これらの機能回路ブロックを、入力コマンドに応じて適宜選択し、制御回路によって複数の機能回路ブロックを機能させて、ある作業をさせる。微細化が進み回路規模が大きくなると、これら機能回路ブロックを構成するトランジスタのオフリーク電流の総和は大きくなる。特に高速動作をさせるようになるとトランジスタの駆動能力を高くするため、オフリーク電流も大きくなる。従って、動作していない機能回路ブロックのオフリーク電量の総和は大きく、システム全体の動作電流に占める割合も大きくなる。
【０１０２】
そこで、動作をしない機能回路ブロックは、入力コマンド毎に電源から切り離してオフリーク電流を抑制することが、パワーマネジメントの点からは重要になってくる。この一つの例を、以下第４実施形態として説明する。
【０１０３】
図１６はこの発明の第４実施形態に係るパワーマネジメント機能付システムＬＳＩを示すブロック図である。なお、図１６には、基本的なブロックの部分のみが示されている。
【０１０４】
図１６に示すように、第４実施形態に係るシステムＬＳＩは、複数の機能回路ブロック１１０−０〜１１０−ｎを含む。
【０１０５】
入力コマンドＸは、制御回路１１１に入力される。制御回路１１１は、入力コマンドＸを受け、この入力コマンドＸに応じて、機能回路ブロック１１０−０〜１１１０−ｎを選択し、選択された機能ブロックを機能させる。
【０１０６】
また、入力コマンドＸは、特徴抽出回路ブロックＮＦにも入力される。特徴抽出回路ブロックＮＦは、入力コマンドＸを受け、この入力コマンドＸの特徴を抽出する。本例では、例えば入力コマンドＸは、複数の回路ブロックｎｆ０〜ｎｆｎに入力される。回路ブロックｎｆ０〜ｎｆｎはそれぞれ、抽出した特徴Ｙ（ｙ０〜ｙｎ）を出力する。特徴Ｙは、例えば特徴抽出の結果のベクターである。
【０１０７】
抽出した特徴Ｙは、パワーマネジメント回路１１２に入力される。本例ではパワーマネジメント回路１１２は複数設けられており、例えば各機能回路ブロック１１０−０〜１１０−ｎ毎に設けられている。複数のパワーマネジメント回路１１２−０〜１１２−ｎは、抽出した特徴Ｙ（ｙ０〜ｙｎ）に基づき、複数の機能回路ブロック１１０−０〜１１０−ｎのうち、非選択の機能回路ブロックの電力消費を抑制する。本例のパワーマネジメント回路１１２−０〜１１２−ｎは、例えば低電位電源、例えば接地電位Ｖｓｓと機能回路ブロック１１０−０〜１１０−ｎとの間に接続された、Ｎチャネル型トランジスタ１１３−０〜１１３−ｎを有している。これにより、パワーマネジメント回路１１２−０〜１１２−ｎは、抽出した特徴Ｙ（ｙ０〜ｙｎ）に基づき、電源供給が必要な機能回路ブロック、例えば選択された機能回路ブロックを接地電位Ｖｓｓに接続し、選択された機能ブロックが電源につながるようにする。また、電源供給が不要な機能回路ブロック、例えば非選択の機能回路ブロックに対しては、接地電位Ｖｓｓに非接続とし、非選択の機能回路ブロックを電源から切り離す。本例に係るパワーマネジメント回路１１２−０〜１１２−ｎは、例えばこのようにして抽出した特徴Ｙ（ｙ０〜ｙｎ）に基づき、機能回路ブロックへの電源供給を管理する。
【０１０８】
本第４実施形態に係るに係るパワーマネジメント機能付システムＬＳＩの学習過程の一例は、次の通りである。
【０１０９】
例えば各機能回路ブロック１１０−１〜１１０−ｎが動作指示を行うコマンドを受けると、各機能回路ブロック１１０−１〜１１０−ｎに設けられたデコーダ部から、例えば動作指示信号が発生される。学習過程の一例では、この動作指示信号を、期待値とする。このため、各機能回路ブロック１１０−１〜１１０−ｎのデコーダ部は、常に待機状態にしておく。これらの期待値に対して、特徴抽出回路ブロックＮＦを、入力コマンドＸに対して学習させて、例えば期待値に合致した出力Ｙが発生されるようにする。このような学習終了後は、コマンドがきた時点で、コマンドが各機能回路ブロック１１０−１〜１１０−ｎの動作を開始させる前に、あらかじめ必要な機能回路ブロックを通電状態にすることができる。
【０１１０】
なお、学習と特徴抽出はすべての入力に対して１００％完全ではないこともあり得る。このため、必要な機能回路ブロックが通電されないこともあり得るので、各機能回路ブロックのデコーダ出力でも、機能回路ブロック１１０−０〜１１０−ｎを通電できるようにしておくとよい。ただし、システムＬＳＩの全体的な動作には余分の時間が必要となる。このため、ミスが発生した場合には、特徴抽出回路ブロックＮＦに更に学習させ、ミスが再発しないようにしても良い。
【０１１１】
また、本第４実施形態は、システムＬＳＩを例示したが、システムＬＳＩに限らず、例えばサーキットボード上に構築されたシステムにも応用することができる。
【０１１２】
以上、この発明を第１〜第４実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【０１１３】
例えば上記第３、第４実施形態では、特徴抽出システムをノイズ除去や、パワーマネジメントに応用した例を説明したが、これらのシステムに限って応用されるものではない。例えばパターン認識や、データマイニングなどにも応用することができる。
【０１１４】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【０１１５】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【０１１６】
【発明の効果】
以上説明したように、この発明によれば、曖昧情報中に特徴情報があれば、この特徴情報を簡単に抽出することが可能な特徴抽出システム及び特徴抽出機能を備えた半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１は曖昧情報Ｘと特徴情報Ｙとの関係を示す図
【図２】図２Ａはこの発明の第１実施形態に係る特徴抽出システムを示すブロック図、図２Ｂは特徴抽出回路ブロックＮＦの一構成例を示すブロック図
【図３】図３Ａはパルス幅縮小回路に用いられる基本ユニット素子の等価回路図、図３Ｂは図３Ａに示す基本ユニット素子を表現するシンボルを示す図、図３Ｃは図３Ａに示す基本ユニット素子を用いた遅延素子の等価回路図、図３Ｄは図３Ｃに示す遅延素子を表現するシンボルを示す図、図３Ｅはパルス幅縮小回路の一構成例を示すブロック図
【図４】図４Ａは回路要素２３を構造的に持つトランジスタを示す断面図、図４Ｂは図４Ａに示すトランジスタの等価回路図
【図５】図５Ａは回路ブロックｎｆｉの一構成例を示すブロック図、図５Ｂは図５Ａに示すパルス幅選択回路の一構成例を示すブロック図
【図６】図６は多数決回路の一回路例を示す回路図
【図７】図７は回路ブロックｎｆｉが用いられた特徴抽出回路ブロックＮＦの一構成例を示すブロック図
【図８】図８は学習機能を有した特徴抽出回路ブロックＮＦの一構成例を示すブロック図
【図９】図９はパルス幅選択回路のパルス幅調整機構の一例を示すブロック図
【図１０】図１０はフィードバック制御回路の一回路例を示す回路図
【図１１】図１１は縮小率制御回路の一構成例を示すブロック図
【図１２】図１２は縮小率制御回路の一回路例を示す回路図
【図１３】図１３Ａは縮小率制御回路の縮小率増加動作を示す動作波形図、図１３Ｂは縮小率制御回路の縮小率減少動作を示す動作波形図
【図１４】図１４はこの発明の第２実施形態に係る特徴抽出システムを示すブロック図
【図１５】図１５はこの発明の第３実施形態に係るノイズ除去システムを示すブロック図
【図１６】図１６はこの発明の第４実施形態に係るパワーマネジメント機能付システムＬＳＩを示すブロック図
【符号の説明】
１０…特徴抽出システム
１１…アナログセンサーレシーバアレイ
１２…強度−パルス幅変換回路アレイ
１４…出力バッファ
２１…Ｐチャネル型トランジスタ
２２…Ｎチャネル型トランジスタ
２３…回路要素
２５…パルス幅縮小回路
２６…遅延素子
２７…スイッチ
２８…縮小率選択回路
３１…パルス幅選択回路
３２…多数決回路
３３…パルス幅縮小回路アレイ
３４…パルス有無判定回路
４１…Ｎチャネル型トランジスタ
４２…Ｎチャネル型トランジスタ（負荷）
４３…Ｐチャネル型トランジスタ（電源スイッチ）
４４…共通接続ノード
４５…Ｎチャネル型トランジスタ
４６、４７…Ｎチャネル型トランジスタ（負荷）
４８…Ｐチャネル型トランジスタ（電源スイッチ）
５１…フィードバック制御回路
６１、６２、６３…ＡＮＤゲート回路
７１…シフトレジスタ
７２…レジスタ
７３…一致／不一致判定回路（ＸＯＲゲート回路）
８１…ラッチ回路
８２…シフトイネーブル回路
８３…レジスタイネーブル回路
８４…ラッチデータ書き換え回路
９１〜９６…Ｎチャネル型トランジスタ
１０１…信号選択回路
１１０…機能回路ブロック
１１１…制御回路
１１２…パワーマネジメント回路
１１３…Ｎチャネル型トランジスタ
１１４…デコーダ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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