(57)【特許請求の範囲】
【請求項１】
第１導電型を有する基板上に形成された半導体保護回路であって、
第１の電圧供給端子、
第２の電圧供給端子、
第１の基準供給端子、
第２の基準供給端子、
前記基板上に形成され、第２導電型を有する第１延長ウエル領域、
前記第１延長ウエル領域に形成され、前記第１の電圧供給端子と前記第２の電圧供給端子の一つに接続され、第１の長さと前記第１導電型を有する第１延長拡散領域、
少なくとも部分的に前記第１延長ウエル領域に形成され、前記第１の電圧供給端子と前記第２の電圧供給端子の他に接続され、前記第１延長拡散領域に平行でかつ前記第１延長拡散領域と第１距離で離れ前記第２導電型を有し、前記第１の長さは前記第１距離の少なくとも１０倍である第２延長拡散領域、
前記第１延長ウエル領域から離れた基板に形成され、前記第２導電型を有する第２延長ウエル領域、
前記第２延長ウエル領域に形成され、前記第１の基準供給端子と前記第２の基準供給端子の一つに接続され、第２の長さと前記第２導電型を有する第３延長拡散領域および、
少なくとも部分的に前記第２延長ウエル領域に形成され、前記第１の基準供給端子と前記第２の基準供給端子の他に接続され、前記第３延長拡散領域に平行でかつ前記第３延長拡散領域と第２距離で離れ前記第２導電型を有し、前記第２の長さは前記第２距離の少なくとも１０倍である第４延長拡散領域を有する前記半導体保護回路。
【請求項２】
請求項１に記載の回路であって、
前記第１延長ウエル領域と前記第２延長ウエル領域から離れた基板に形成され、前記第２導電型を有する第３延長ウエル領域、
前記第３延長ウエル領域に形成され、前記第１の電圧供給端子と前記第１の基準供給端子の一つに接続され、第３の長さと前記第１導電型を有する第５延長拡散領域、
少なくとも部分的に前記第３延長ウエル領域に形成され、前記第１の電圧供給端子と前記第１の基準供給端子の他に接続され、前記第５延長拡散領域に平行でかつ前記第５延長拡散領域と第３距離で離れ前記第２導電型を有し、前記第３の長さは前記第３距離の少なくとも１０倍である第６延長拡散領域を有する前記回路。
【請求項３】
請求項１および請求項２のいずれかに記載の回路であって、第１延長ウエル領域、前記第１延長拡散領域、及び前記第２延長拡散領域が、バイポーラトランジスタのベース・エミッタ接合ダイオードを有する前記回路。
【請求項４】
請求項１−３のいずれかに記載の回路であって、第２延長ウエル領域、前記第３延長拡散領域、及び前記第４延長拡散領域が、バイポーラトランジスタのベース・エミッタ接合ダイオードを有する前記回路。
【請求項５】
請求項１−４のいずれかに記載の回路であって、前記第１電圧供給端子へ接続されたカソードと、前記第２電圧供給端子へ接続されたアノードとを有する第４のダイオードを含み、前記第１延長拡散領域が前記第１電圧供給端子に接続され、前記第２延長拡散領域が前記第２電圧供給端子に接続される前記回路。
【請求項６】
請求項１−５のいずれかに記載の回路であって、前記第１基準供給端子へ接続されたカソードと、前記第２基準供給端子へ接続されたアノードとを有する第５のダイオードを含み、前記第３延長拡散領域が前記第１基準供給端子に接続され、前記第４延長拡散領域が前記第２基準供給端子に接続される前記回路。
【請求項７】
請求項１−６のいずれかに記載の回路であって、
入力端子、
前記入力端子へ接続されたゲートを有し、前記第２基準供給端子へ接続されたソースを有する第１の電界効果トランジスタ、および
前記第２電圧供給端子へ接続されたベースを有し、前記入力端子へ接続されたエミッタを有するバイポーラトランジスタであって、前記ベースおよびエミッタの各々が互いに逆の伝導形を有する並列の細長いドープ領域によって形成されているバイポーラトランジスタ、
を含む前記回路。
【請求項８】
請求項１−７のいずれかに記載の回路であって、
出力端子、
前記第１電圧供給端子と前記出力端子との間に接続された第１の電界効果トランジスタ、
前記基準供給端子と前記出力端子との間に接続された第２の電界効果トランジスタ、および
前記第１電圧供給端子へ接続されたベースを有し、前記出力端子へ接続されたエミッタを有するバイポーラトランジスタであって、前記ベースおよびエミッタの各々が互いに逆の伝導形を有する並列の細長いドープ領域によって形成されているバイポーラトランジスタ、
を含む前記回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般的には放電保護回路に関するものであり、更に集積回路、システム中での静電的放電保護の改善と、その製造方法とに関するものである。
【０００２】
【従来の技術】
静電的放電（ＥＳＤ）保護回路は近代的な集積回路の本質的な部分である。非常に小型でデリケートなデバイス構造は、人体によって生ずる静電的な電荷との接触によって発生する高電圧に非常に敏感である。集積回路を製品の中に組み込む時に、これらの静電的な放電が集積回路（ＩＣ）を破壊する可能性があり、そうすると完全に製品化されたデバイスに対して高価でつまらない修理を必要とすることになるが、このようなことはＩＣが曝される静電的な放電の散逸を促す機構を設けることによって回避できるであろう。この問題は相補型の金属酸化物半導体電界効果トランジスタ（ＣＭＯＳ）型の集積回路において特に厳しい。高密度のＣＭＯＳデバイスでは、静電的な放電によって非常に高い電圧が生じ、それは集積回路の非常に薄いゲート酸化物および非常に短いチャネルデバイスを容易に破壊する。
【０００３】
これらの過電圧状態に対する保護を行うために、ＣＭＯＳ処理と両立するシリコン制御整流器（ＳＣＲ）構造を使用することが提案されている。１つのそのような構造は、１９８８年７月２７日付けの同時譲渡の米国特許出願第２１３，４９９号（ＴＩ−１１４４４Ｂ）に示されている。別のＳＣＲ構造が同時譲渡の米国特許第４，８９６，２４３号（ＴＩ−１３５４８）および第４，９３６，６１６号（ＴＩ−１３１４１Ａ）に示されている。
【０００４】
ＭＯＳ出力バッファに対するＥＳＤ保護は典型的にはＭＯＳデバイスの寄生横形バイポーラトランジスタに依存している。電圧がそのデバイスのブレークダウン（ｂｒｅａｋｄｏｗｎ）電圧に近づくと、横形トランジスタはターンオンして、そのパッド（ｐａｄ）電圧を十分低い電圧にクランプしてその出力バッファを保護すべきである。このデバイスは典型的にはブレークダウンの間のスナップバック（ｓｎａｐｂａｃｋ）特性を有している。この寄生トランジスタは高電圧においてトリガし、より低い電圧へスナップバックしてそのパッド電圧をクランプする。しかし、ＭＯＳデバイスの一部はトリガして低電圧へスナップバックし、電流のすべてを流すことが可能である。これが起こると、デバイスの残りの部分をトリガするのに十分高い電圧まで上昇する前に、この部分が破壊してしまう。このことは低抵抗の基板を有するデバイスにとって本質的に問題である。というのは、その基板は寄生横形トランジスタのベースであり、そのベースは低抵抗であれば順バイアスすることが困難であるからである。しかし、低抵抗基板は、通常動作において寄生ＳＣＲのラッチアップを防止するためにＣＭＯＳ回路に使用されるのに適している。これはＥＳＤ保護のためにＳＣＲを使用することと矛盾する。
【０００５】
ＥＳＤ保護の重要性のために、改善を行って別のＥＳＤ保護回路を開発することが望ましい。望ましい改善には低抵抗の基板を備えたＣＭＯＳ回路に特に適したものが含まれる。
【０００６】
【発明の概要】
一般的に、そして本発明の１つの態様としての集積回路は基板と少なくとも第１と第２のボンドパッド（ｂｏｎｄ  ｐａｄ）を備えた半導体ダイを有している。この半導体ダイの上に内部回路が作製され、第１のボンドパッドへ接続される。カスケード接続されたバイポーラトランジスタを含む静電的な放電保護回路が第１と第２のボンドパッドの間に、電界効果トランジスタと直列に接続される。
【０００７】
一般的に、そして本発明の別の１つの態様として、集積回路はボンドパッドを備えた基板を有している。出力バッファは区分に分割されている。静電的放電保護回路は基板中の電圧に応答してトリガできる。出力バッファの区分からボンドパッドの１つへ抵抗性接続が設けられる。出力バッファは静電的な放電事象に対応して動作し、静電的放電保護回路をトリガする電圧を発生させるのに十分な電荷を基板中へ注入する。
【０００８】
その他の集積回路、ＥＳＤ回路、システム、そして方法が開示され、特許請求されている。
各図において、同じ符号、または番号は、特に断らない限り対応する部品を指す。
【０００９】
【実施例】
図１および図２は基板を備えた半導体ダイを有する集積回路を示している。電源のための各種ボンドパッドＶＳＳ１、ＶＳＳ２、ＶＤＤ１、ＶＤＤ２と出力ボンドパッドＰ１０が矩形で示されている。ＣＭＯＳ出力バッファはＶＤＤ１とＶＳＳ１との間に直列接続されたｐチャネル電界効果トランジスタＦＥＴ  Ｐ１とｎチャネルＦＥＴ  Ｎ１とを有している。この集積回路はまた、内部回路Ｃ１１とＣ１３とを有している。回路Ｃ１１はＶＤＤ１とＶＳＳ１との間につながれている。回路Ｃ１３はＶＤＤ２とＶＳＳ２との間につながれている。ＶＳＳ１、ＶＤＤ１とＶＳＳ２、ＶＤＤ２等の多重の電源パッドが用いられて、１つの回路中のスイッチングによる電流スパイクから別の回路への干渉を防止している。バッファ等の高電流回路は、しばしば”汚れた”ＶＳＳおよびＶＤＤと呼ばれ（またはＤＶＳＳおよびＤＶＤＤ、あるいはここではＶＳＳ１およびＶＤＤ１と呼ばれている）、”きれいな”あるいは”論理的な”ＬＶＳＳおよびＬＶＤＤ（またここではＶＳＳ２およびＶＤＤ２、あるいはＶＳＳＬおよびＶＤＤＬと呼ばれる）からは明確に区別されるボンドパッドへ接続されている。出力バッファについては参考のためにここに引用された同時譲渡の１９９０年５月２２日付けの米国特許第４，９２８，０２３号に述べられており、それには更に汚れた、きれいな、雑音の多い、そして静かなラインについても述べられている。
【００１０】
出力バッファおよび回路Ｃ１１とＣ１３は、トランジスタＴ１、Ｔ２、Ｔ３およびダイオードＤ１、Ｄ２、Ｄ３を備えることによって、チップのボンドパッドまたはピンの任意のものへのＥＳＤ（静電的放電）事象Ｚ１−Ｚ５から保護され、改善されたものとすることが望ましい。抵抗Ｒ１は基板の抵抗を表している。
【００１１】
ＥＳＤのあるものは”ザップ（ｚａｐ）”という言葉で簡潔に表現されるようなパルス、スパーク、または音を引き起こすため、ＥＳＤ事象はここでは”ザップ”と呼ばれる。ＥＳＤザップは集積回路チップを組み込み、あるいは取り外しする人からの静電的な放電から発生することがある。また、工場、オフィス、家庭あるいは現場環境において、サージによってチップへ与えられる突然の放電やその他の望ましくない電位変化が、ここにおいて注目しているＥＳＤ事象である。
【００１２】
ＥＳＤザップの発生の前には、図１中のＶＤＤ１およびＶＤＤ２に対応するボンドパッドは、基板漏れ電流によって、最初は０ボルトである。もし出力パッドＰ１０が、ＶＳＳ１を基準にしてザップＺ１によって正にザップされたとすると、トランジスタＴ１はそれのＶＤＤ１へのエミッタ−ベース間のダイオードが順方向にバイアスされるためにターンオンする。ほとんどの電流は基板ＳＵＢへ向かい、残りはＶＤＤ１へ向って流れ、ＶＤＤ１の電圧を上昇させる。もし、そしてＶＤＤ１が正になった時には、トランジスタＴ２は、ＶＤＤ２へのそれのエミッタ−ベース間のダイオードが順方向にバイアスされるのでターンオンする。ほとんどの電流は基板へ向かい、残りはＶＤＤ２へ向かって流れ、危険なことなくＶＤＤ２の電圧を上昇させる。
【００１３】
もし図１のＮＭＯＳ出力デバイスＮ１のＢＶＤＳＳブレークダウンが１０ボルトであるとすると、ＮＭＯＳデバイスＮ１がＢＶＤＳＳブレークダウンによって損傷を受ける前に、ＶＤＤ１の電圧は１０ボルトからダイオード降下を差し引いた電圧に達し、またＶＤＤ２は１０ボルトからダイオード降下の２倍を差し引いた電圧に達する。ＶＳＳ２はダイオードＤ２によって、ＶＳＳ１よりもダイオード降下分だけより正にクランプされる。
【００１４】
電流Ｉ１はこの回路の初期の電源立ち上げの間のＶＤＤ１からＶＳＳ１への電流である。電流Ｉ１は、ノードのスイッチングによって発生する電流、論理ゲートを通して浮遊入力が生成する直流電流、初期化されないことによる考えられるバスの衝突、寄生容量の充電、その他の直流または交流の回路内部電流の組み合わせである。電流Ｉ２は初期の電源立ち上げの間のＶＤＤ２からＶＳＳ２への電流である。電流Ｉ１はトランジスタＴ１によって増幅され、電流Ｉ２はトランジスタＴ２とカスケード接続されたトランジスタＴ１によって増幅される。
【００１５】
一般的に、トランジスタＴ１によって増幅された電流Ｉ１とトランジスタＴ２とカスケード接続されたトランジスタＴ１によって増幅された電流Ｉ２との組み合わせは優れたＥＳＤ特性を得るためには十分大きくあるべきである。そうでない時は、トランジスタＴ１またはトランジスタＴ２は付加的なトランジスタとカスケードに接続されて、電流Ｉ１と電流Ｉ２とにより大きい利得を与え、またより優れたＥＳＤ特性を与えることができる。カスケードされたトランジスタの例は図１８と共に図５に示されている。
【００１６】
図１中の接続は、金属またはその他の導電性経路を示すことなしに、対応するボンドパッドの表示によって示されている。もし出力パッドＰ１０を基準としてＶＳＳ１がザップＺ５によって正にザップされると、トランジスタＴ３はターンオンし、ほとんどの電流は基板へ向かい、残りはＶＤＤ１へ流れる。ＶＤＤ１が正になるとトランジスタＴ２はターンオンし、ほとんどの電流は基板へ向かい、残りはＶＤＤ２へ向かう。ＶＳＳ２はＤ１によって出力パッドＰ１０よりも、ダイオード降下分だけより正にクランプされる。電流Ｉ１はトランジスタＴ３によって増幅され、電流Ｉ２はトランジスタＴ３とカスケード接続されたトランジスタＴ２によって増幅される。この結果、バッファのｎチャネルＦＥＴ  Ｎ１がＥＳＤザップから保護される。
【００１７】
もしＶＤＤ１を基準として出力パッドＰ１０が正にザップされると、トランジスタＴ１はターンオンし、バッファｐチャネルＦＥＴ  Ｐ１を保護する。
【００１８】
もし、出力パッドを基準としてＶＤＤ１がザップＺ２によって正にザップされると、トランジスタＴ２がターンオンし、ほとんどの電流が基板へ向かい、残りはＶＤＤ２へ向かう。ＶＳＳ２はダイオードＤ１によって出力パッドよりも、ダイオード降下分だけより正にクランプされている。この結果、電流Ｉ２はトランジスタＴ２によって増幅され、ｐチャネルＰ１をＥＳＤザップから保護する。
【００１９】
複雑でない別の実施例では、トランジスタＴ１、トランジスタＴ２、またはトランジスタＴ３の代わりにダイオードを使用することが可能である。トランジスタＴ１、トランジスタＴ２、およびトランジスタＴ３が電流Ｉ１と電流Ｉ２を増幅しているため、その場合のＥＳＤ保護は減少する。
【００２０】
集積回路の入力パッドもまた、上述と同様にしてＥＳＤから保護される。
ＶＤＤ１とＶＳＳ１との間につながれた回路Ｃ１１もまた、上に述べたＥＳＤ回路によって保護される。もしＶＤＤ１を基準としてＶＳＳ１がザップＺ５によって正にザップされると、トランジスタＴ３がターンオンし、電流を分流させ、ＶＤＤ１とＶＳＳ１との間の回路を保護する。
【００２１】
もしＶＳＳ１を基準としてＶＤＤ１がザップＺ２によって正にザップされると、トランジスタＴ２がターンオンし、電流Ｉ２を増幅する。トランジスタＴ２が電流を吸い込み、ＶＤＤ１とＶＳＳ１との間の回路を保護する。この結果、ＥＳＤ保護が改善される。
【００２２】
ダイオードＤ１、Ｄ２、Ｄ３はザップＺ４におけるＥＳＤ経路を完成し、それによって基板がＥＳＤエネルギーを散逸させることができる。
【００２３】
図３に示されたように、ＶＤＤがアースされ任意のＶＳＳが正にザップされた時に順方向バイアスされるようにダイオードまたはバイポーラトランジスタが各々のＶＳＳとＶＤＤとの間へ接続される。このダイオードまたはバイポーラトランジスタはＥＳＤ電流を分流させて内部回路を保護する。この改善は特に、ＶＤＤがアースされ任意のＶＳＳが正にザップされた時に、（多重ＶＳＳまたは浮遊基板によって）損傷を防止するように、１個または複数個のＶＳＳが基板へつながれていないデバイス上の内部回路にとって有用である。
【００２４】
ＮＭＯＳおよびＰＭＯＳトランジスタは図４に示されたように、それぞれそれらのソースとドレインの間にＮＰＮまたはＰＮＰ寄生バイポーラトランジスタを有している。これらの寄生トランジスタは典型的には、浅い接合を有し、ＥＳＤザップを消費させるために望ましいような大電力の消費に適したものとはなっていない。
【００２５】
図５の改善例では、１個または複数個のタンク（ｔａｎｋ）の内部に位置する縦形のＰＮＰトランジスタ（図５のトランジスタＴ７およびトランジスタＴ８）が、エネルギーを消費するための広い表面領域を有しＥＳＤ保護により適したものとなっている。トランジスタＴ７およびＴ８に付けられた記号は図示された構造の等価なトランジスタを表していることを注意しておく。しかし、これらのトランジスタは、ＭＯＳ回路を保護するために十分な低い電圧においてＢＶＤＳＳブレークダウン状態に入らない。ＭＯＳＦＥＴデバイスＮ７を追加してＥＳＤがそれの寄生ＮＰＮトランジスタＴ９をトリガし、縦形ＰＮＰトランジスタＴ７およびＴ８を通してこの電流を増幅するようにすることによって、これらの縦形トランジスタがほとんどのエネルギーを消費し、ＥＳＤ特性が改善されるようになる。ここで、伝導形を逆にして、別の実施例ではｐチャネルＦＥＴがカスケード接続されたＮＰＮ縦形トランジスタを有するようにすることもできる。
【００２６】
図５の断面図で、ｎチャネルＦＥＴ  Ｎ７はそれの横形寄生ＮＰＮトランジスタＴ９をトリガするために用いられるＮＭＯＳトランジスタである。トランジスタＴ９のコレクタが縦形トランジスタＴ８のベースを駆動する。トランジスタＴ８はその電流を増幅し、それの接合エリアにおいてエネルギーを消費する。トランジスタＴ８のエミッタがトランジスタＴ７のベースを駆動する。トランジスタＴ７はトランジスタＴ８の電流を増幅し、これもまた、それの接合エリアにおいてエネルギーを消費する。
【００２７】
この結果、ＦＥＴ  Ｎ７の寄生トランジスタＴ９を通る電流がトランジスタＴ７とカスケード接続されたトランジスタＴ８によって増幅され、そのエネルギーのほとんどがトランジスタＴ７およびトランジスタＴ８中で消費される。この回路は、電源へつながれた入力、出力、そして内部論理回路を保護するために使用できる。このように、ＦＥＴ  Ｎ７は、それぞれｐ−基板とは逆の伝導形の、ｎ＋のソースとドレインを基板上に有する電界効果トランジスタである。ｎ−タンクＴＫもまた基板とは逆の伝導形であり、図５に示されたように基板上に設けられている。
【００２８】
第１、第２、そして第３のｎ＋領域Ａ１、Ａ２、そしてＡ３がタンクＴＫに対して設けられており、それらはタンクＴＫと同じ伝導形でタンクＴＫよりも大きい伝導率を有している。第４と第５のｐ＋領域Ａ４とＡ５もタンクに対して設けられ、それらはタンクとは逆の伝導形である。第４と第５の領域Ａ４とＡ５はトランジスタのエミッタとして、また第２と第３の領域Ａ２とＡ３はトランジスタのベースとして、それぞれ縦形トランジスタＴ７とＴ８のそれらの領域への接続として機能する。基板は複数個のエミッタに対応する１個のコレクタとして機能する。第１の領域Ａ１と第４の領域Ａ４はＰ１０等のボンドパッドへつながれ、第２の領域Ａ２と第５の領域Ａ５は金属Ｍ１等によって互いに接続されている。第３の領域Ａ３はタンクの境界を横切って電界効果トランジスタＮ７と結合している。電界効果トランジスタＮ７は更にＥＳＤ動作のためのボンドパッドＶＳＳへつながれている。
【００２９】
ＥＳＤ保護回路の別の実施例に注目すると、出力バッファと共に入力、内部論理回路の保護のためにＳＣＲが使用されている。その背景については、ここに参考のために引用する、１９９０年３月５日付けの同時譲渡の米国特許出願第４８８，５９０号（ＴＩ−１４２４６）の”ＥＳＤ保護のための低電圧トリガＳＣＲ”を参照されたい。そこではＳＣＲをトリガするために進歩したＦＥＴ回路が使用されており、ＳＣＲをトリガするための十分高い電圧が望ましい。集積回路技術が進展してより小さい寸法が実現されてくると共に、基板の抵抗が減少してＥＳＤがＳＣＲをトリガすることが困難となってきている。更に、低抵抗基板は通常動作において寄生ＳＣＲのラッチアップを防止するためにもＣＭＯＳ回路上で使用されている。しかし、この重要な目的はＥＳＤ保護の目的と衝突する。ここに述べた実施例の回路と配置は、ＥＳＤ保護に対する基板抵抗のやむをえない効果を本質的に低減する。
【００３０】
図６と図７はＥＳＤ保護のための多重抵抗の区分化ＦＥＴ回路を提供する改善例であり、それぞれＳＣＲ接続の方式と、ボンドパッド接続の方式とを示している。
【００３１】
図８に示されたように、図６のＮＭＯＳデバイスＮ１０およびＮ１１と、図７のＮ２０およびＮ２１はＢＶＤＳＳブレークダウンの間にスナップバック特性を示す。ＮＭＯＳデバイスの寄生ＮＰＮバイポーラトランジスタが高電圧でトリガし、その電圧をより低い電圧へクランプするようにスナップバックする。
【００３２】
しかし、ＮＭＯＳ（またはＰＭＯＳ）ＦＥＴの実際の微視的な部分では、ＮＭＯＳの一部分がそれの残りの部分よりも低い電圧でブレークダウンし、より低い電圧へスナップバックして、電流のすべてを流すことが起こる。このことが発生すると、ＮＭＯＳのこの導通部分は、デバイスの残りをトリガするのに十分な電圧まで上昇する前に破壊されてしまう。これは低抵抗基板を使用するデバイスにとって本質的な問題である。基板は各々の寄生横形ＮＰＮのベースであり、低抵抗基板ではこのベースが順方向にバイアスされるのはより困難である。
【００３３】
図６、図７、そして図１２−図１６において、この問題はＮＭＯＳ（またはＰＭＯＳ）デバイスを区分に分割し、各区分を保護するのに抵抗体を用いることによって解決されている。このようにすれば、電流は各区分で制限される。ＮＭＯＳデバイスの１つの区分がＢＶＤＳＳブレークダウン状態に入って電流を流す時には、その抵抗体両端の電圧降下が、デバイスの残りがトリガするのに十分な電圧まで上昇することを許容し、電流をすべての区分に分配させる。この結果、ＮＭＯＳ区分またはデバイスを損なうことなしにＳＣＲをトリガするためのより大きな電流が発生する。このことはそれらデバイスがｎ−タンクの下に薄いエピタキシャル層を備えた低インピーダンス基板上に作製されている場合に特に有用である。多重ｎチャネルデバイスを提供し、多重抵抗体でそれらを接続するこの進歩したｎチャネルデバイスの区分化において、電流はｎチャネルデバイス間で均等化され、ＳＣＲへそれをトリガするためのより大きな電流が得られる。
【００３４】
図１２、図１３、そして図１５において、それぞれ抵抗体を付加された４個のＦＥＴトランジスタがｎチャネルデバイスを区分化している。図６、図７、そして図１６は、これも２個よりも多いＦＥＴ区分を備えた実施例を表す２個のＦＥＴトランジスタ区分を示している。
【００３５】
各抵抗体は、保護されるデバイスまたは回路がバーンアウトしないようなレベルに電流値を制限するように設定された抵抗値が与えられている。使用されるプロセスのために、経験則によって、ｎチャネルデバイスの幅１ミクロン当たりのＥＳＤ保護電圧は４ボルトと定められる。従って、２５０ミクロンのｎチャネルは約１キロボルトのＥＳＤを与える。経験則によると、電流処理能力はｎチャネル幅１ミクロン当たりに約２．７ミリアンペアである。従って、６０ミクロン幅のｎチャネルは約１６２ミリアンペアの電流に制限されるべきである。もちろん、熟練技術者が係わる特定のプロセスの経験則はここに例示した値と適宜、置き換えられるべきである。もし、ｎチャネルが５ボルトのスナップバック電圧を有していれば、電流制限抵抗値は（オームの法則によって）５ボルト割る１６２ミリアンペアで約３０オームであるべきである。図２５の配置例において、抵抗体はシリサイド化されたｎモートのｎ＋材料でつくられており、それは長さ１００ミクロンで幅３−４ミクロンである。いくつかの実施例では抵抗体の抵抗値は１０から１００オームの範囲内にある。
【００３６】
図６に戻って、抵抗Ｒ１０、Ｒ１１、Ｒ１４は図示された物理的な構造に等価な抵抗値を表しており、またトランジスタＴ１０、Ｔ１１、Ｔ１２、Ｔ１３は図示された物理的な構造によって形成されたトランジスタを表しており、図示された物理的な構造への付加物ではないことに注意されたい。抵抗Ｒ１２、Ｒ１３が付加的な物理的構造であって、例えば、これらに上の文節の記述が関連する。これらの構造は例えば、ｎ＋形の抵抗体である。
【００３７】
図６において、等価抵抗Ｒ１０は等価抵抗Ｒ１１と直列になっており、後者は更に抵抗体Ｒ１２と抵抗体Ｒ１３の両方へつながれている。そして、図６において、ＮＭＯＳデバイスＮ１０とＮ１１はそれぞれゲートと１つのｎ＋領域とをＶＳＳへつながれ、その他のｎ＋ソース／ドレイン領域は抵抗を通してｎ−タンク１１１のｎ＋領域へつながれている。抵抗体Ｒ１２とＲ１３とはボンドパッドＰＡＤへ直接には接続されていない。もし左側のＰＡＤがＶＳＳをアースとして正にザップされると、ＦＥＴのＮ１０とＮ１１を横切って電圧が上昇する。もしＦＥＴ  Ｎ１０がＮ１１の前にＢＶＤＳＳブレークダウン状態になり、ＦＥＴ  Ｎ１０の寄生ＮＰＮトランジスタＴ１２とがターンオンすると、ＦＥＴ  Ｎ１０が抵抗体Ｒ１３を流れる電流が抵抗体Ｒ１３の両端に電圧降下を引き起こす。ＦＥＴ  Ｎ１１両端の電圧は有利なことに上昇を続け、それはＦＥＴ  Ｎ１１の寄生トランジスタＴ１３をターンオンするＢＶＤＳＳブレークダウン状態にまで至る。トランジスタＴ１２を通って流れる電流は有利なことに、抵抗体Ｒ１３によって制限され、それを損傷から保護する。トランジスタＴ１３も同様に抵抗体Ｒ１２によって保護されている。
【００３８】
図６において、抵抗体によって保護された多重ＦＥＴ区分またはデバイスを使用することによってＳＣＲ２０をトリガするための付加的な電流が生成される。等価抵抗Ｒ１０を通る電流は等価抵抗Ｒ１０の両端に電圧降下を引き起こす。これはＳＣＲ２０中のトランジスタＴ１０のベースを順方向にバイアスし、それをターンオンさせる。寄生トランジスタＴ１２と寄生トランジスタＴ１３を通る電流はトランジスタＴ１０によって増幅され、電流のほとんどはトランジスタＴ１１のベースでもある基板へ流れる。基板は低抵抗であるので、等価抵抗Ｒ１４の抵抗値は小さい。基板を順方向バイアスさせ、トランジスタＴ１１をターンオンさせるための電圧降下を等価抵抗Ｒ１４の両端に生成するためには大きな電流が必要である。抵抗Ｒ１２とＲ１３はトランジスタＴ１２とＴ１３と共に有利なことに、トランジスタＴ１１をターンオンさせる電圧降下を抵抗Ｒ１４中に生成するための電流をＴ１０中に提供することができる。トランジスタＴ１１がターンオンした時は、それはトランジスタＴ１０のベースを駆動し、ＳＣＲをラッチアップさせる。ＥＳＤ電流のほとんどは、広い接合エリアを有し優れたＥＳＤ保護を提供するトランジスタＴ１０とトランジスタＴ１１とを通って流れる。２キロボルトにおいて人体モデルのＥＳＤ電流は一例では１．３アンペアのオーダになる。
【００３９】
図７はＮ２０とＮ２１のような多重ＮＭＯＳデバイスを備えたＳＣＲをトリガする別の方法を示している。この場合、抵抗体Ｒ２１とＲ２２はＰＡＤとＮＭＯＳデバイスＮ２０およびＮ２１との間に直接つながれている。もしパッドがＶＳＳをアースにして正にザップされれば、抵抗体Ｒ２２と抵抗体Ｒ２１が電流を流し、ＦＥＴのＮ２０とＮ２１を横切って電圧を上昇させる。もしＦＥＴ  Ｎ２０がＮ２１の前にＢＶＤＳＳブレークダウン状態になり、寄生トランジスタＴ２２がターンオンすると、抵抗体Ｒ２１を通る電流が抵抗体Ｒ２１両端に電圧降下をもたらす。トランジスタＮ２１両端の電圧は上昇を続け、これもＢＶＤＳＳブレークダウン状態となって寄生トランジスタＴ２３をターンオンさせるまでに達する。トランジスタＴ２２を流れる電流は抵抗体Ｒ２１によって制限されて、それを損傷から保護しており、またトランジスタＴ２３も抵抗体Ｒ２２によって保護されている。ＦＥＴのＮ２０とＮ２１がＢＶＤＳＳブレークダウン状態になると、電流が基板中へ注入される。基板中へ基板を順方向バイアスするのに十分な電流が流れると、トランジスタＴ２１はターンオンする。トランジスタＴ２１はトランジスタＴ２０のベースを駆動する。この電流はトランジスタＴ２０によって増幅され、ほとんどの電流は基板へ向かい、基板を順方向バイアスし、トランジスタＴ２１のベースを駆動する。この結果、ＳＣＲ３０はラッチアップする。抵抗体によって保護された多重区分ＦＥＴデバイスを使用することによって、ＳＣＲ３０をトリガする付加的な電流がこのように生成できる。
【００４０】
基板は図７の抵抗要素Ｒ２３、Ｒ２４、Ｒ２５、Ｒ２６、Ｒ２７の回路網でモデル化される。（抵抗体Ｒ２０とトランジスタＴ２０およびＴ２１も回路モデル要素である。）寄生トランジスタＴ２２はトランジスタＴ２１のベースを順方向にバイアスするのに寄生トランジスタＴ２３よりも大きい電流を提供する。これはトランジスタＴ２３が遠く離れており、トランジスタＴ２３からトランジスタＴ２１のベースへ流れる電流の方が割合として少ないからである。トランジスタＴ２３の電流の多くはＶＳＳへ集められる。最良の結果を得るためには、ＦＥＴのＮ２０とＮ２１がタンク１２１の近くに位置して、ＥＳＤ事象が発生した場合にトランジスタＴ２１にトランジスタＴ２２とＴ２３から電気的な相互作用が発生するようにするのがよい。
【００４１】
以降の図面を順に参照する前に図２１を見ると、ＮＭＯＳデバイスＮ３０の平面図または配置図が示されており、それの寄生ＮＰＮトランジスタＴ３０のベースがＳＣＲ４０のＮＰＮトランジスタＴ３１のベースに接触している。この配置は動作上は図７と同様である。この結果、トランジスタＴ３０は静電的放電事象が発生すると、より効率的にＳＣＲをトリガする。１つの実施例におけるトランジスタＮ３０は出力バッファ装置であり、別の実施例では静電的放電事象から集積回路を保護するようにＳＣＲをトリガするために設けられた専用のＮＭＯＳトランジスタである。
【００４２】
１つの実施例では、抵抗体によって保護された多重ＭＯＳデバイスは、ＳＣＲをトリガするために使用される区分化された１つの出力バッファＦＥＴデバイスである。この回路は、ＦＥＴのＮ２０とＮ２１がＶＳＳの代わりに信号ラインへつながれていることを除いて、図７と同じである。このように、進歩したＭＯＳ出力バッファは出力バッファとしてもまたＳＣＲのトリガ手段としても機能する。このことは、さもなければＳＣＲをトリガするために必要な専用のＮＭＯＳデバイスを省くことができるために、表面積を節約できることにつながる。
【００４３】
ここに述べた改善のこれ以上の説明と、これ以外の実施例について次に述べる。
図９ａと図９ｂにおいて、多重電源を備えたデバイス用に、ＤＶＤＤからＬＶＤＤへそれぞれ１つのトランジスタまたはダイオードがつながれている。ＤＶＤＤからＬＶＤＤへダイオードがつながれることによって、図２の出力バッファのＥＳＤ試験の成績は１．５キロボルトから３．５キロボルトへと改善された。
【００４４】
図１０と図１１においてそれぞれ、ＶＳＳがＶＤＤよりもより正になる時に順方向バイアスされるようにダイオードまたはトランジスタがＶＳＳからＶＤＤへ接続される。これはＶＳＳがＶＤＤをアースとして正にザップされた時にＶＤＤとＶＳＳの間の論理回路を保護する。
【００４５】
図１２−図１６において、ＳＣＲをトリガするために多重ＭＯＳデバイス（おのおの抵抗体によって保護されている）が使用されている。ＳＣＲは低インピーダンスの基板を有するデバイス上ではトリガするのが困難である。これらの回路はＥＳＤ保護のためにＳＣＲをトリガするための進歩した構造と方法とを有利に提供する。このことは低抵抗基板を有するＣＭＯＳデバイスに対して特に有用である。
【００４６】
図１２は図６の構造を電気的模式図で示しており、合計４個のＦＥＴ区分と各区分毎の抵抗体を示している。
【００４７】
図１３は、エミッタをＥＳＤ保護されたパッドへつながれたトランジスタＴ１５を含む実施例を示している。１個のＦＥＴが４個のデバイスに区分化され、各々の抵抗体がトランジスタＴ１５のベースへつながれている。トランジスタＴ１５のコレクタは基板ＳＵＢへＥＳＤ電流を供給する。
【００４８】
図１４は図６の一部分を示し、タンク１１１が抵抗体Ｒ１３によってＦＥＴ
Ｎ１０へつながれている。等価抵抗Ｒ１０を備えた等価トランジスタＴ１０とＴ１１によって構成されるＳＣＲがＰＡＤとＶＳＳとの間につながれている。
【００４９】
図１５は図７の構造を簡略化した形で示しているが、合計４個のＦＥＴ区分と各区分への抵抗体を備えている。これらの抵抗体は保護されたＰＡＤへつながれている。トランジスタＴ２０とＴ２１によるＳＣＲ３０が等価抵抗Ｒを省いて示されている。図１６は図７の断面を簡略化して示しており、図１６は図１５に関連している。
【００５０】
図１７と図１８において、カスケード接続されたバイポーラデバイスＴ１とＴ２はＥＳＤ保護のためにＭＯＳデバイスによって駆動される。パッドが正にザップされると、ｎチャネルデバイスの両端で電圧が上昇する。それは例えば１０ボルト付近でブレークダウンする。ｎチャネルデバイスはそれ自身では優れたＥＳＤ保護を提供するのに十分な電流を取り扱うことができないので、電流増幅によってより優れたＥＳＤ保護を実現するために、それはカスケード接続されたバイポーラデバイスへつながれる。
【００５１】
図１８は２個のｎ−ウエル（ｗｅｌｌ）１３１と１３３を示す。ウエル１３１はｎ＋およびｐ＋領域１４１および１４３においてＰＡＤへつながっている。金属Ｍがウエル１３１中のｎ＋領域１４５を、ウエル１３３中のｎ＋およびｐ＋領域１４７および１４９へつないでいる。ｎ＋領域１５１はウエル１３３の境界を横切ってＦＥＴ  Ｎとつながっている。ＶＳＳ基板接続が、基板への接続のためのｐ＋領域１５５と同様に、ＦＥＴ  Ｎのゲートおよびｎ＋領域１５３へ形成される。このようにして、複数個のＥＳＤ保護トランジスタの各々に対して、ウエルがカスケード接続される。
【００５２】
技術的な特長は、この回路がＥＳＤ電流を基板電源（例えば、ＶＳＳからの供給電源を導くための要素としての基板）へ分流する経路を提供し、入力または出力ＭＯＳデバイスを保護するということである。
【００５３】
別の技術的な特長は、実施例の少なくともいくつかはＭＯＳデバイスを用いてそれの寄生横形バイポーラＮＰＮまたはＰＮＰトランジスタをトリガして、カスケード接続されたバイポーラトランジスタを通してこの電流を増幅する方法と構造とを提供するということである。この電圧はクランプされて、入力、出力、または内部論理回路を保護し、電流のほとんどはカスケード接続されたバイポーラデバイスを通って流れる。
【００５４】
図１９は更に多重ＶＤＤを備えたチップ上の出力／入力のＥＳＤ保護について示している。図１９において、もしＤＶＳＳがアースにあって出力パッドがザップＺ６によって正にザップされると、ＤＶＤＤはアース電位でスタートして正に立ち上がる。ＤＶＤＤとＤＶＳＳの両端に電圧が供給され、ある量の電流Ｉ（１）が内部論理回路を通って流れる。Ｔ２のようなトランジスタまたはダイオードが汚れたＶＤＤ（ＤＶＤＤ）と論理的ＶＤＤ（ＬＶＤＤ）との間に置かれ、瞬間的な内部回路電流Ｉ（２）が増幅される。両トランジスタは約４の利得を持ち、カスケード接続された場合にはそれらは論理的ＶＤＤまでに１６の利得を提供することになる。このように、効率的なＥＳＤ特性のために必要な電流はより少なくなる。１つの例では、トランジスタＴ２の代わりのダイオードでＥＳＤが１．５から３．５キロボルトへ増大した。この例でダイオードをトランジスタＴ２で置き換えればＥＳＤは８キロボルト付近まで増大する。この改善は一般的にプロセッサやその他の集積回路へ適用できる。図１９の回路はまたＩＣの容量を容量Ｃ１とＣ２でモデル化している。Ｃ１とＣ２は、これらのコンデンサを充電するのに電流を必要とするため、付加的なＥＳＤ効果をもたらす。
【００５５】
ダイオードＤ２（図１）がＶＳＳとＶＤＤの間に置かれ、もしＶＳＳがＶＤＤよりも正になるとこのダイオードは順方向バイアスされてＥＳＤ保護を提供する。チップ上に１つだけＶＳＳがあってそれが基板へつながれている時には、通常ＶＳＳからＶＤＤへ寄生ダイオードが生ずる。基板へつながれていない汚れたＶＳＳを有するデバイスもまた、ＥＳＤの発生時に内部論理回路への損傷を防止するように改善される。
【００５６】
多重電源を備えた大型のチップに対しては、図１９のｎチャネル出力デバイスのＢＶＤＳＳブレークダウン電圧へ到達することなく、電源パッドを通してＥＳＤ電流を有利に分流させることが可能である。
【００５７】
ＥＳＤ試験の前には、ＬＶＤＤとＤＶＤＤは基板漏れ電流のために最初は０ボルトにある。出力パッドがＤＶＳＳをアースにしてＺ６によって正にザップされた時には、ＦＥＴ  Ｐ１の寄生トランジスタＴ１がターンオンし、ＤＶＤＤを立ち上げ、ｐチャネルＦＥＴ  Ｐ１を保護する。出力バッファの１つの例では、このトランジスタ（Ｔ１）は約４の利得を有し、電流の７５％が基板へ流れ、残りの２５％はＤＶＤＤへ流れる。ｎチャネル出力デバイスＮ１のＢＶＤＳＳブレークダウンが１０ボルトであれば、ＤＶＤＤ上の電圧はＢＶＤＳＳブレークダウンの前に１０ボルトからダイオードの電圧降下を差し引いた電圧に達する。電流Ｉ（１）はこの回路の初期の立ち上げ時のＤＶＤＤからＤＶＳＳへの電流（ノードのスイッチング、浮遊入力によって生成される直流電流、初期化されないための考え得るバスの衝突）であり、電流Ｉ（２）は初期の立ち上げ時のＬＶＤＤからＬＶＳＳへの電流である。電流Ｉ（１）はトランジスタＴ１によって４倍され、また電流Ｉ（２）はトランジスタＴ２とカスケード接続されたトランジスタＴ１によって１６倍される。
【００５８】
人体ＥＳＤ試験のために、１００ｐＦのコンデンサが１５００オームの抵抗体を通して放電された。２キロボルトのＥＳＤ試験の間のピーク電流は１．３Ａであった。もし、電流Ｉ（１）が少なくとも３２５ｍＡであれば、トランジスタＴ１は４倍に増幅してそのピーク電流を通過させる。更に、もし電流Ｉ（２）が立ち上げ時に８１ｍＡよりも大きければ、トランジスタＴ１とＴ２は１６倍に増幅してそのピーク電流を首尾良く通過させる。このように、出力バッファは、ｎチャネル出力デバイスＮ１がＢＶＤＳＳブレークダウン電圧に到達することなしに２キロボルトを通過させる。電流Ｉ（２）に対してより大きい利得を与えるために別のトランジスタをトランジスタＴ２にカスケード接続することもできる。
【００５９】
２キロボルトのＥＳＤ保護のためのおよその値を次に示す。各々の値は互いに独立である。
Ｉ（１）  ８ボルトで３２５ｍＡ（ＤＶＤＤからＤＶＳＳへ）
Ｉ（２）  ６ボルトで  ８１ｍＡ（ＬＶＤＤからＬＶＳＳへ）
Ｃ１      ８ボルトで６，３００ｐＦ（ＤＶＤＤからＤＶＳＳへ）
Ｃ２      ６ボルトで２，１００ｐＦ（ＬＶＤＤからＬＶＳＳへ）
【００６０】
図２０において、ｐチャネルＦＥＴ  Ｐ１はそれのタンクの境界にｎ＋領域を追加して、それらをＤＶＤＤへ接続して、トランジスタＴ１を形成することによって改善を図られている。これらはＤＶＤＤをＴ２ウエル中のｐ＋領域へつなぎ、またＬＶＤＤをＴ２ウエル中のｎ＋領域へつなぐことによって、別のトランジスタＴ２へカスケード接続されている。トランジスタＴ２は図２０中の低インピーダンスの基板接続Ｇでガードリング保護されており、もしＤＶＤＤがＬＶＤＤよりも正になった時には基板電流を集めるようになっている。
【００６１】
各種の実施例の重要な特長のいくつかは次のようなものである：入力または出力バッファのＥＳＤ保護のための、あるいはＶＤＤ１とＶＳＳ１との間につながれた回路を保護するためのトランジスタ、またはダイオード、またはカスケード接続されたトランジスタがＶＤＤ１からＶＤＤ２へつながれる。トランジスタは入力または出力パッドからＶＤＤへカスケード接続されるのが有利である。ＶＳＳがＶＤＤよりも正になった時に導通するダイオードまたはトランジスタが、ＶＤＤとＶＳＳとの間につながれた回路をＥＳＤから保護するために設けられている。これは多重ＶＳＳまたは浮遊基板を備えた回路に対して特に有用である。ＳＣＲをトリガするために多重ＭＯＳデバイス（各々抵抗体で保護されている）が使用される。出力バッファは区分化されて、出力バッファＥＳＤ保護のためにＳＣＲをトリガするように抵抗体によって保護されている。入力または出力バッファのＥＳＤ保護のために、あるいはＶＤＤ１とＶＳＳ１との間につながれている回路を保護するためには、ＭＯＳデバイス区分のソースをＳＣＲ（図６）中のバイポーラデバイスのベースへ接続するためのＭＯＳトリガ要素と抵抗とを備えたＳＣＲを設けることが有利である。カスケード接続されたバイポーラデバイスは、入力、出力、あるいはＶＤＤとＶＳＳとの間につながれた回路をＥＳＤ保護するためのＭＯＳデバイス（図５）によって駆動される。
【００６２】
各種の実施例における配置について次に説明する。
図２２では、ｎチャネルＦＥＴ２１１がそれぞれ内部チャネルを備えたｎ形材料の２１個の列（２２０．１）（２２０．２）、（２２０．３）、．．．、（２２０．２１）を有しており、それらの内部チャネルの上には曲がりくねった多結晶シリコンのゲート２２５が設けられている。ゲート２２５は２２７、２２８、や２２９のようなバーで接続された２０個の列を有している。第１レベル金属の並列接続バー２３１は列（２２０．２）、（２２０．４）、．．．（２２０．２０）を互いにつないでいる。省略記号のドットはこの構造中の繰り返しを意味し、これは図面の分かりやすさのためである。約２．７ミクロンという狭い分離間隔ＤがこのＦＥＴの列をｎ−タンク２４１から分離している。ｎ−タンク２４１中にはｐ＋領域２４３があり、更にＦＥＴ２１１に接近してｎ＋領域２４５がｎ−タンク２４１中にある。第１レベル金属２６１がタンク２４１中の複数個の領域をＥＳＤ保護されるべきボンドパッドへ接続する。ＦＥＴ２１１はＶＳＳへつながれた奇数番目の列（２２０．１）、（２２０．３）、．．．と、出力パッドへつながれた偶数番目の列（２２０．２）、（２２０．４）、．．．とを有するバッファＦＥＴであることが有利である。
【００６３】
ｎ−タンク２４１はＦＥＴ２１１の各列の基盤部分に隣接した位置で図２２を横切って延びている。軸２５１に関する左右対称が、ＦＥＴ２１１、ｎ−タンク２４１、ｐ＋領域２４３、そしてｎ＋領域２４５で構成される構造全体によって示されている。左右対称、ＦＥＴ２１１の区分化、そしてＦＥＴ２１１とｎ−タンク２４１との近接性のこれらすべては、金属２６１へつながれたパッドのための効果的なＥＳＤ保護に有利に寄与する。特に指摘しておくが、図６および図７の抵抗Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２の型のどのような抵抗もＦＥＴ２１１と金属２６１との間に不必要である。ｎ−タンク２４１と領域２４３および２４５はＦＥＴ２１１と共にＥＳＤ保護のためのＳＣＲ動作を提供する。図２１に示したように、距離Ｄを通っての相互作用はＳＣＲの等価トランジスタとＦＥＴ２１１の各ゲート列中の寄生トランジスタのベース間とを接続する。更に、距離Ｄという近接性は、ｎ−タンク２４１に接触する基板から、区分化されたＦＥＴの奇数番目の列のＶＳＳに接触する基板への低抵抗接続を提供し、そのためＳＣＲ中のバイポーラトランジスタは図２１に関連して述べたように、ＦＥＴの寄生バイポーラトランジスタへ結合される。距離Ｄはこの機能を果たす任意の距離でよく、この距離はいくつかの実施例では５ミクロン以下である。
【００６４】
図２３において、図７の回路の配置の図７に示された断面を示す切断ライン７−−７が示されている。金属３１５へＰＡＤが接続されている。ｎ−タンク１２１は、小さい四角で示された数多くのコンタクトによって金属３１５へつながれたｎ＋領域３１１とｐ＋領域３１３とを有している。金属３１７と３１９のアームがＬ字型に延びて４個のｎ＋抵抗体Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４へコンタクトしている。これらの抵抗体はｎ＋拡散またはｎモートの同一直線上のストライプ（ｓｔｒｉｐｅ）Ｒ２１、Ｒ２３とＲ２２、Ｒ２４の対を構成している。４個の電界効果トランジスタＮ２０、Ｎ２１、Ｎ２２、Ｎ２３がＨ字を形成して、それは内部的に４個の抵抗体Ｒ２１、Ｒ２２、Ｒ２３、Ｒ２４へつながっている。ＦＥＴ  Ｎ２０は並列のｎ＋領域３２１と３２３とを有し、それらの間の上に取り付けられたゲート３２５を有している。ＦＥＴ  Ｎ２１は並列のｎ＋領域３３１と３３３とを有し、それらの間の上に取り付けられたゲート３３５を有している。金属が並列なｎ＋領域３２１、３２３、３３１、３３３を覆ってそれらにコンタクトし、更にＨバー・ブランチ（ｂｒａｎｃｈ）３２９と３３９とによってそれぞれ抵抗体Ｒ２１とＲ２２とへつながっている。
【００６５】
ＦＥＴ  Ｎ２２およびＮ２３とそれらの抵抗体Ｒ２３およびＲ２４への金属接続の構造は軸３４３に関して、ＦＥＴ  Ｎ２０およびＮ２１と抵抗体Ｒ２１およびＲ２２の構造と左右対称になっている。更に、ＦＥＴ  Ｎ２０およびＮ２２と抵抗体Ｒ２１およびＲ２２への金属接続の構造は軸３４１に関して、ＦＥＴ  Ｎ２１およびＮ２３と抵抗体Ｒ２２およびＲ２４の構造と左右対称になっている。図２３の金属３１５、ｎ−タンク１２１そしてＦＥＴと抵抗体を含むＥＳＤ保護回路構造全体もまた垂直軸３４３に関して左右対称になっている。この左右対称性はＦＥＴへ均等に電圧を配分することを促進する。更に別の優れた特長は、タンク１２１が、ＦＥＴ  Ｎ２０のｎ＋領域３２１とＦＥＴの対応するｎ＋領域の長さ方向に一般的に平行で隣接する細長い長方形を形成することである。このように、タンク１２１とＦＥＴ  Ｎ２０およびＮ２２との間のＳＣＲ結合ゾーンは都合よくＦＥＴにほぼ等しい長さを持ち、またこれも都合よく分離間隔Ｄ１に等しい小さい幅を持つことになる。ＦＥＴ  Ｎ２１およびＮ２３はまた、より長い分離間隔Ｄ２を隔ててｎ−タンク１２１へＳＣＲ結合される。
【００６６】
金属接続３５１および３５３は、各ゲートと各ＦＥＴの１つのｎ＋領域とを一緒にして、ビア（図２３上の小さい四角の開口）を通して、図２３の下方にあるＰＡＤとは異なるＶＳＳまたはアース基準パッドへつないでいる。また、ＦＥＴＮ２０およびＮ２１のｎ＋領域３２１および３３３はＨ字の縦線のように、金属によってＦＥＴ  Ｎ２２およびＮ２３のそれらの対応する領域へつながれている。
【００６７】
ウエルとタンクとはここでは同じ意味で使用されている。ウエルはいくつかの異なる製造方法の中で、拡散プロセスやイオン打ち込みによって形成することができる。薄いエピはタンクの下のエピタキシャルな基板領域である。抵抗体は拡散抵抗、タンク抵抗、そして多結晶シリコン抵抗として作製できる。こうして、図２３の実施例では１組の拡散抵抗体Ｒ２１−Ｒ２４が一端をボンドパッドへつながれ、他端をそれぞれのｎチャネルＦＥＴデバイスＮ２０−Ｎ２３へつながれて、タンク領域と各ＦＥＴ  Ｎ２０およびＮ２２のｎ＋領域とで形成されるＳＣＲをトリガするようになっている。図１５の模式図はこの回路構成をも示している。
【００６８】
図２４は図１５の別の実施例を示し、そこにおいてはタンク抵抗体Ｒ２１−Ｒ３０が一端をＳＣＲへつながれ、他端を任意の適当な数の各ｎチャネルＦＥＴデバイスＮ２０−Ｎ２９へつながれている。図１５の模式図は対応する電気回路を示している。図２４において、１０個のＦＥＴ  Ｎ２０−Ｎ２９が１０個の第１レベルの金属導体（４１３．１）、（４１３．２）、（４１３．３）、．．．によってｎ−タンク４１１中のタンク抵抗体４０９へつながれている。図面中の省略記号のドットは１０個の構造およびＦＥＴのうちの残りの７個の繰り返しを示している。
【００６９】
ｎ−タンク４１１中にはｎ＋拡散４２３、４０９、４２５のくしの歯状の領域に隣接するｐ＋領域４２１がある。図２４の断面ではないが、図７のｎ−タンク中に同様な領域を示している図７と比較されたい。小さい黒く塗った四角はタンク４１１中のｎ＋およびｐ＋領域への金属によるコンタクトを示している。この回路によってＥＳＤから保護されたパッドが金属によってｎ＋領域４２５へつながれている。ストライプ（４４１．１）、（４４１．２）、．．．がｎ＋領域４２５をｎ＋材料のフォーク形の領域４４３へつないでいる。これらのストライプは更に延びて繰り返して表記された（４４１．１）および（４４１．２）によって示されたようにｐ＋領域４２１にコンタクトしている。
【００７０】
ｎ＋拡散（４３１．１）、（４３１．２）、（４３１．３）、．．．の細線（ｓｔｒｉｐ）は金属（４１３．１）、（４１３．２）、（４１３．３）、．．．によって、ＦＥＴ  Ｎ２０−Ｎ２９中のｎ＋拡散のそれぞれ偶数番目の列（４５１．２）、（４５１．４）、．．．へつながれている。多結晶シリコンの細線（４６１）はＦＥＴのＵ字形の多結晶シリコンゲート４６３と結合している。ｎ＋材料の細線４７１はＦＥＴ  Ｎ２０−Ｎ２９中のｎ＋拡散の奇数番目の列（４５１．１）、（４５１．３）、．．．へつながり、ｎ＋材料のフォーク形の領域へつながっており、これらの列はビア（空の四角）によってＶＳＳへつながれている。
【００７１】
ｎ−タンク４１１へ戻って、金属（４４１．１）、（４４１．２）、．．．は保護されているボンドパッドへつながれたフォーク形の要素である。金属（４１３．１）、（４１３．２）、（４１３．３）、．．．はＦＥＴへのそれぞれの接続を提供し、フォーク形の要素（４４１．１）、（４４１．２）、．．．と共にくしの歯形状を構成している。たった今述べた金属部分は、タンク抵抗体記号Ｒ２１−Ｒ３０を記されたｎ−タンク４１１中の長方形スペースを定義する。これらの抵抗体は概念的には図７の抵抗体Ｒ２１とＲ２２に対応している。
【００７２】
図２５において、図６の回路配置の図６に示された断面図の切断ライン６−−６が示されている。ＰＡＤが金属５０９へつながれている。ｎ−タンク５１１は、小さい四角で示された数多くのコンタクトによって金属５０９へつながれたｎ＋領域５１３とｐ＋領域５１５とを有している。同一直線のｎ＋領域５１７と５１９とはそれぞれの端で４個のｎ＋抵抗体Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４へつながっている。これらの抵抗体はｎ＋拡散またはｎモートの一対の並列ストライプＲ１１、Ｒ１２とＲ１３、Ｒ１４を形成している。各ストライプは５２０のような４５度曲がった区分によってつながれた直交するセグメントを含んでいる。
【００７３】
４個の電界効果トランジスタＮ１０、Ｎ１１、Ｎ１２、Ｎ１３、は”Ｈ”字を形成しており、内部的に４個の抵抗体Ｒ１３、Ｒ１２、Ｒ１１、Ｒ１４へそれぞれつながれている。ＦＥＴ  Ｎ１０は並列のｎ＋領域５２１と５２３とを有し、それらの間の上に取り付けられたゲート５２５を有している。ＦＥＴ  Ｎ１１は並列のｎ＋領域５３１と５３３とを有し、それらの間の上に取り付けられたゲート５３５を有している。別々になった金属細線が並列ｎ＋領域５２１、５２３、５３１、５３３の各々の上を覆い、それらとコンタクトして、低インピーダンスを実現している。Ｈバー・ブランチ５２９と５３９とが領域５２３と５３１とを抵抗体Ｒ１３とＲ１２へそれぞれつないでいる。領域５２３と抵抗体Ｒ１３とがヘアピン曲線を形作っており、また領域５１７と共にｎ＋材料中に”Ｇ”字を形成している。”Ｇ”字の鏡面的な左右対称がここでも実現されている。
【００７４】
ＦＥＴ  Ｎ１０およびＮ１１とそれらの抵抗体Ｒ１３およびＲ１２への接続は軸５４３に関して、ＦＥＴ  Ｎ１２およびＮ１３と抵抗体Ｒ１１およびＲ１４とで作る構造と左右対称である。Ｎ１０、Ｎ１２、Ｒ１３、Ｒ１１は軸５４１に関して、Ｎ１１、Ｎ１３、Ｒ１２、Ｒ１４と左右対称である。金属５０９、ｎ−タンク５１１そしてＦＥＴと抵抗体を含む図２５のＥＳＤ保護回路構造がまた垂直軸５４３に関して左右対称である。左右対称性はＦＥＴへ電圧を均等に分配することを促す。このように、タンク５１１とＦＥＴ  Ｎ１０−Ｎ１３との間のＳＣＲ結合が抵抗体Ｒ１１−Ｒ１４によって確立される。
【００７５】
金属接続５５１と５５３とは、各ＦＥＴのそれぞれのｎ＋領域５２１および５３３と各ゲートとを一緒にして、ビア（図２５の小さい空の四角）を通して、図２５の上方で金属５０９へつながれたＰＡＤとは異なるＶＳＳまたはアース基準パッドへつないでいる。また、ＦＥＴ  Ｎ１０およびＮ１１のｎ＋領域５２１と５３３とは”Ｈ”字の縦線のように、金属によってＦＥＴ  Ｎ１２およびＮ１３のそれらの対応する領域へつながれている。
【００７６】
図２６において、図１、図２および図２０のトランジスタＴ２の配置は、細長い長方形のｎ−タンク６１３の内部ｐ＋細線領域６１１へつながれた”汚れた”電源パッドＤＶＤＤ（図１および図２のＶＤＤ１）を有している。ｎ＋領域６１５がｎ−タンク６１３の境界の内部へ拡散される。領域６１５は第１レベルの金属によって、”きれいな”  または論理的供給パッドＶＤＤＬ（図１および図２のＶＤＤ２、または図２０のＬＶＤＤ）へつながれる。ｎ−タンク６１３を取り巻いてそれから分離された帯状領域中へｐタンクモートのガードリング６２１（図２０のリングＧ）が拡散される。ガードリング（６２１０）は、第１レベル金属ＶＳＵＢＳによってパッドＶＳＳへつながった基板電源６２５へつながれる。基板電源は基板のバイアス発生器回路でもよい。ガードリング６２１はＶＤＤ１がＶＤＤ２よりも正になった時に電流を集めることによって保護を与える。８個の金属ＤＶＤＤと８個のＶＤＤＬコンタクトエリア（そのうちの５個は省略記号のドットで示されている）がＤＶＤＤとＶＤＤＬとへの低インピーダンス接続を提供する。ガードリング６２１のすべての側面に９個の金属コンタクトがあって、低インピーダンス接続ＶＳＵＢＳを提供している。このようにして、突然の高電流も構造をバーンアップすることがない。
【００７７】
図２７の配置図は図１のトランジスタＴ３と図３のトランジスタＴ４とを示している。図２７において、省略記号で示されたそれの長さの約７５％を有する細長いタンク６５１がｎ−タンクの境界のすぐ内側にｎ＋の長方形の帯状領域６５３を有している。ｐ＋材料の内部細線６５５がコンタクトによって幅広い金属導体６６１へつながれている。別の１つの金属導体６６３がｎ＋帯状領域６５３ヘつながって、低インピーダンスを実現している。
【００７８】
図２８は図５のそれと類似のカスケード接続されたトランジスタ構造を示しており、違いは図５において２個であるカスケードトランジスタの代わりにｎ−ウエル７１１中に３個のトランジスタがカスケード接続されているということである。ｎ＋拡散Ａ１、Ａ２、Ａ６、Ａ３領域とｐ＋領域Ａ４、Ａ５、Ａ７はすべてｎ−ウエル７１１中に設けられている。ＰＡＤが金属７１５へつながれ、金属７１５は領域Ａ１とＡ４とへコンタクトしている。別の金属ストライプ７２１（図５のＭ１のような）が領域Ａ２およびＡ５へコンタクトしてそれらをつないでいる。別の１つの金属ストライプ７２３が領域Ａ６とＡ７とをつないでいる。このようにして、ｎ−ウエル７１１中に形成されるトランジスタがカスケード接続される。ＦＥＴ  Ｎ７は領域Ａ３へつながるｎ＋領域７３１を有している。別の１つのｎ＋領域７３３は金属細線７４１によってＶＳＳへつながれている。ゲート７３５が上述の領域７３１と７３３との間の上に取り付けられている。
【００７９】
図２９において、図５および図２８に示されたような静電的放電保護回路を作製するプロセスは、拡散によってｎ−ウエル７１１を形成しそれによってウエルが基板の伝導形と逆の伝導形になるようにする工程（１５０１）を含んでいる。次に、工程（１５０３）によって領域Ａ１、Ａ２、Ａ６と領域Ａ４、Ａ５、Ａ７がパターン化される。このように、このプロセスによってウエルＴＫまたは７１１中およびウエル外の基板中に個別半導体領域Ａ１、Ａ２、Ａ６、Ａ３が確立され、ウエル中にバイポーラトランジスタ（例えば図５のＴ７とＴ８）が、少なくともそれらのバイポーラトランジスタの１つがウエル外の基板中の半導体領域の少なくとも１つを含む電界効果トランジスタＮ７へつながれるように作製される。工程（１５０７）では、Ｎ７のようなＦＥＴの各々に対する多結晶シリコンゲートを堆積させる。次の工程（１５０９）はＡ１−Ａ７と一緒にゲート７３５のそれぞれの側にｎ＋とｐ＋領域７３１と７３３を拡散させる。工程（１５１１）は金属７１５、７２１、７２３、７４１の個別領域を同時に堆積させ、領域７４１におけるＶＳＳのコンタクトと共にウエル７１１中でのトランジスタのカスケード接続とトランジスタへのコンタクト形成とを実現する。工程（１５１１）は、このようにウエル中でＡ２とＡ５（そして図２８のＡ６、Ａ７）のような個別半導体領域の少なくとも２つの間の接続を堆積させて、そのウエル中でバイポーラトランジスタをカスケード接続する。工程（１５１１）はまた、ボンドパッドの堆積を行って、それらのボンドパッドの１つ（例えばバッファ入力または出力）をウエルＴＫ中の半導体領域Ａ１とＡ４へ接続し、更にボンドパッドＶＳＳの第２のものを電界効果トランジスタＮ７へ接続する工程を含んでいる。
【００８０】
図３０は静電的放電保護回路をトリガするための回路を作製する２つの別のプロセスを示している。両者はＳＣＲへまたはボンドパッドへ抵抗接続された区分の中に電界効果トランジスタを作製する工程を含んでいる。これらの区分は静電的放電事象の発生時に基板を通して静電的放電保護回路をトリガするようにそれの近辺に位置している。
【００８１】
図３０における操作は、第１の方法Ａでは時点（１６１１）で開始され、例えば、図６と図７に示されたようにｎ−タンクを形成する工程（１６１３）へ進む。次に、工程（１６１５）で図２３または図２５に示されたように、トランジスタのためのｎ＋およびｐ＋領域のパターン加工とｎ＋抵抗体のパターン加工が行われる。工程（１６１９）は各ＦＥＴのための多結晶シリコンゲートを供給する。次に続く工程（１６２１）はｎ＋およびｐ＋領域の拡散である。このようにして、場合によってＳＣＲへあるいはボンドパッドへ抵抗を通してつながれた区分中に電界効果トランジスタが作製される。ＥＳＤの目的の抵抗接続がつながれるボンドパッドを含むボンドパッドは、工程（１６２３）における１つまたは複数のレベルの金属堆積によって得られる。
【００８２】
図３０において、別の方法Ｂの操作は時点（１７０１）で開始され、図２４に示されたようなｎ−タンクとｎ−タンク抵抗体を作製する工程（１７０３）へ進む。それに続いて工程（１７０５）とそれに続く工程（１６１９）−（１６２３）において、ｎ＋およびｐ＋領域のパターン加工が行われる。こうして、工程（１７０５）と（１６２３）では同様にｎ＋材料のパターン加工と金属の堆積とによる抵抗体の定義が行われる。
【００８３】
図３１において、プリント回路カードやプリント配線板１７１１は、入力Ｉ、出力Ｏ、第１の電源電圧Ｖ、そしてアース基準ラインのような（例えば０ボルトの）第２の電源電力のための導体を備えたカードコネクタ１７１３を有している。これらの導体は電圧Ｖのためのライン１７２１とアースのためのライン１７２３を含むプリント配線を供給する。ライン１７２１は、例えばマイクロプロセッサのような集積回路１７３１の汚れたＶＤＤときれいなＶＤＤ端子と（ＶＤＤ１とＶＤＤ２）へつながれている。ライン１７２３はＩＣ１７３１の汚れたＶＳＳときれいなＶＳＳ（ＶＳＳ１とＶＳＳ２）とへつながれている。同様に、ライン１７２１と１７２３は、例えばメモリチップのような集積回路チップ１７４１、１７４３、１７４５、１７４７の電源端子へつながれている。
【００８４】
図３１のプリント回路カード１７１１を応用システムから切り離す時にザップＺが、電圧Ｖまたはアース用の電源導体や、入力Ｉまたは出力Ｏのような導体のどれかに突入することが考えられる。内部回路が損傷を受けないように、集積回路チップ１７３１および１７４１−１７４７にここに述べたようなＥＳＤ保護回路を備えて進歩したものにしておくことが有利である。
【００８５】
図３２−図３７は回路応用を示している。これらおよびその他の回路応用は、ここに述べたＥＳＤ保護回路と方法とによって改善できるものである。その他の回路や装置、方法については、ここに参考のために引用した１９９０年９月２８日付けの、同時譲渡の米国特許出願第５９０，１０６号（ＴＩ−１４６１０）を参照されたい。図３２−図３７はこの出願の図１７、１４、１、３３、１９、２９に対応している。図３２−図３７中の符号はこの出願の対応する図面中の符号と同じようになっており、ここでの別の図面の符号には対応していない。
【００８６】
図３２は２つのプロセッサＡとＢとの間の通信のための出力バッファと入力バッファとを示している。これらのバッファはＥＳＤ保護された進歩したものとなっている。図１７を参照すると、添字’ａ’または’ｂ’を付けたバッファへ供給される内部信号は、例えば信号ＣＲＥＱａｂ を送受するために互いに接続されたプロセッサＡまたはＢに関連するものである。外部信号を表すには添字を連結する。プロセッサが出力パッドをサンプリングすることによって見る値はプライム（’）を付けて示されている。すべての信号はバッファへ入れられ、高インピーダンス状態に置かれることが可能である。バッファ回路の背景に関しては米国特許第４，９２８，０２３号を参照されたい。
【００８７】
図３３は２つのマイクロコンピュータ１０の間の接続を示しており、ここでは１つの通信ポートが制御およびデータ信号を介して他方のプロセッサ中の通信ポートへつながっている。通信ポートを介して２つのマイクロコンピュータ１０がつながれる時は、入力および出力のＦＩＦＯレジスタ５４０および５５０が結合され、相互通信のＦＩＦＯの数が２倍になる。これらの２つのマイクロコンピュータはピンの両立性に適したピンを有し、６個の通信ポート５０−５５の任意の１つを介して直接、接続することができる。回路５００は調停（ａｒｂｉｔｒａｔｉｏｎ）とハンドシェークを行う。
【００８８】
図３４には、ここに述べたＥＳＤ機能を適用すべきマイクロコンピュータ例に関するアーキテクチャが示されている。マイクロコンピュータ１０は中央演算ユニット１２、制御器１４、そして直接記憶アクセス（ＤＭＡ）のコプロセッサ（ｃｏｐｒｏｃｅｓｓｏｒ）２２を有する。ランダムアクセスメモリ（ＲＡＭ）１６および１８と読み出し専用メモリ（ＲＯＭ）２０とが備えられて、それらは保護されている。周辺ポート２４および２６を用いて外部接続がなされており、それはマイクロコンピュータ１０の外部端子への各種のバス信号を多重化し、また外部端子を経由してデータの送受を行うようになった外部装置との通信のための特別な目的のための信号を供給する。データバス３０は、メモリ１６、１８そして２０、周辺ポート２４、２５、そして２６、それにＣＰＵ（１２）の間でデータ信号を通信する１組のデータライン（３０ｄ）を含んでいる。バス３０は、これもＣＰＵ（１２）、周辺ポート２４、２５、そして２６、それとメモリ１６、１８、そして２０の間につながれたアドレスライン（３０ａ）と（３０ｂ）の組をそれぞれ含んでいる。
【００８９】
命令キャッシュ３６は小型の高速メモリであって、それは最も最近使用された命令コードを収納しており、外部メモリ装置がプログラム記憶のために使用された時には、頻繁に使用される命令の取り出しを本質的にオンボードのメモリと同じ程度の速度で可能とする。
【００９０】
ここに述べたＥＳＤ保護は集積回路１０の各種のピンのすべて、または任意のものに適用でき、それによってＲＡＭおよびＲＯＭメモリ、ＣＰＵ、ＤＭＡ、通信ポート、電源の接続と回路、クロック回路、制御器、周辺ポートを保護することができる。
【００９１】
図３５は並列処理システムを示しており、ここで、いくつかのリモート・マイクロコンピュータ１０がモデムリンク４５０、４５１、４５２、そして４５３を介して５０−５５の組になったそれぞれの対応する通信ポートへつながれ、またその他のローカル・マイクロコンピュータ１０は組５０−５５の中のその他の通信ポートを介して直接、接続されている。キーボード４６０、表示アセンブリ４６１、そして大量データ媒体４６５が通信ポートを介してローカル・マイクロコンピュータ１０へつながれている。
【００９２】
図３６はデータ処理システムの単独構成の例を示しており、このシステムはＥＳＤ保護を備えた進歩したものとなっており、すべてここに述べた各種のＥＳＤ回路に従うＥＳＤ保護を備えた進歩した集積回路を有する複数個のＥＳＤ保護されたメモリ３５０と３５１、そして周辺装置３６０と３６１へつながれたＥＳＤ保護された集積回路１０を有している。集積回路１０のグローバルな周辺ポート２４とローカルな周辺ポート２６とはバッファを有し、外部装置とのインターフェースを提供している。例えば、バス３８０をプログラムへのアクセスに使用し、同時にバス３９０をデータまたはＩ／Ｏアクセスに使用することができる。
【００９３】
マイクロコンピュータとしての集積回路１０は、Ｉ／Ｏに集中的な用途において、他のシステムとの付加的なバッファインターフェースを備えた使用可能な１６個の通信チャネルを都合よく有している。キーボード、モニタ、ディスク駆動装置、プリンタ、表示アセンブリ、トランスデューサ、モデム、その他のプロセッサ、ローカルエリアネットワーク（ＬＡＮ）、そしてその他の既知の、あるいはシステムがそれの使用を推奨するような今後開発される装置のような、周辺およびその他の外部装置が周辺ポート２４および２６と通信ポート５０−５５へ接続できる。これらの装置やデバイスのすべて、いくつか、あるいは任意のものの中にある集積回路の任意のもの、あるいはすべては、ここに述べたＥＳＤ保護によって進歩したものとすることができる。図３５−図３７は、例えば図３１のそれのような１個または複数個の回路カード上で、適宜、相互接続される。
【００９４】
図３７は、共用メモリ３５０および３５１とマイクロコンピュータ１０相互通信を組み合わせた並列処理システムアーキテクチャ構造の別の例を示している。これらのチップのすべては、ここに述べたＥＳＤ保護によって進歩した望ましいものとなる。
【００９５】
集積回路の内部構造に戻って、１９８８年刊のテキサスインスツルメンツ第３世代ＴＭＳ３２０の利用者ガイド（Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ  Ｔｈｉｒｄ−Ｇｅｎｅｒａｔｉｏｎ  ＴＭＳ３２０  Ｕｓｅｒ’ｓ  Ｇｕｉｄｅ）の頁２−２から頁２−５には、進歩したデジタル信号プロセッサチップのピンの表が示されている。このチップは、４本のボルト供給ピンＶＤＤ（３−０）、２本の５ボルト供給ピンＩＯＤＶＤＤ（１，０）、２本の５ボルト供給ピンＡＤＶＤＤ（１，０）、１本の５ボルト供給ピンＰＤＶＤＤ、２本の５ボルト供給ピンＤＤＶＤＤ（１，０）、そして１本の５ボルト供給ピンＭＤＶＤＤを有している。アースピンは、４本のピンＶＳＳ（３−０）、４本のピンＤＶＳＳ（３−０）、２本のアースピンＣＶＳＳ（１，０）、そして１本のアースピンＩＶＳＳである。基板ピンＳＵＢＳはアースへつなぐことができる。
【００９６】
図３８はオンチップの電源供給導体の６個またはそれ以上の同心リングのうち、２個の配置を示している。４本のＶＤＤピンは導体８１０の４辺のおのおのの中心でつながれたボンドパッドへつながっている。４本のＶＳＳピンは導体８１１の４辺のおのおのの中心でつながれたボンドパッドへつながっている。付加的な同心導体（部分的に示されている）は外方向に順に、ＣＶＳＳ、ＡＤＶＤＤ、ＰＤＶＤＤ、そしてＤＶＳＳとなっている。この配置は、ここに述べたＳＣＲ、トランジスタ、単体およびカスケード接続されたダイオード、その他のＥＳＤ半導体構造を、閉じた、切断されていない、連続なループ、長方形、正方形、またはチップ周辺に配置されて対称的で低インピーダンス形状を持つその他の電源供給導体と組み合わせた、ＥＳＤ保護された配置構造を形成するように改善される。そのような閉じたループの任意の１個へつながる複数個の電源供給パッドは、ループ上で互いにほぼ等間隔に配置され、接続されていることが望ましい。例えば、トランジスタＴ３はＶＤＤ１とＶＳＳ１が接近しているところで、各側辺の中央近くに位置することが望ましい。図１および図２のトランジスタＴ２は、１つの実施例では低インピーダンスのためのＶＤＤＬおよびＤＶＤＤの両パッドに近い場所の隅８１５に位置するのが望ましい。ＳＣＲはチップ上の各入力パッドの近くと各出力パッドの近くに位置している。このようにすれば、ザップが各ＥＳＤ回路に効率よく到達し、回り道をすることなくそこで消費される。
【００９７】
以上、数少ない好適実施例について詳細に説明してきた。本発明の範囲が、ここに述べたものとは異なるが、本発明の特許請求の範囲に含まれるような実施例を包含するものであることは理解されたい。
【００９８】
いくつかの文脈の中で、”マイクロコンピュータ”という用語は、マイクロコンピュータはメモリを必要とし、”マイクロプロセッサ”はメモリを必要としないものであるという意味で使用されることがある。ここでの使用は、これらの用語が同義語であり得、等価なものを指し得るということである。”処理回路”という用語は、ＡＳＩＣ（特定用途向け集積回路）、ＰＡＬ（プログラム可能なアレイ論理回路）、ＰＬＡ（プログラム可能な論理アレイ）、デコーダ、メモリ、非ソフトに基づく（ｎｏｎ−ｓｏｆｔｗａｒｅ  ｂａｓｅｄ）プロセッサ、あるいはその他の回路、または任意のアーキテクチャのマイクロプロセッサとマイクロコンピュータを含むデジタルコンピュータ、あるいはこれらの組み合わせを意味する。含むという用語は本発明の範囲を考える場合には不完全的に解釈されるべきである。
【００９９】
内部および外部の接続はオーミックでも容量的でもよく、直接的でもあるいは間接的でもよく、仲介回路を経てもあるいはそうでなくともよい。ｐまたはｎの伝導形の要素は、電圧の極性を逆にすることによって互いに逆に交換してもよい。組み込みは、シリコン、ガリウム砒素、あるいはその他の電子材料群中への個別部品の形でも、完全な集積回路の形でも行われることができ、あるいは光学に基づいたもの、あるいはその他の技術に基づく形態および実施例中にも可能である。本発明の各種の実施例は、ハードウエア、ソフトウエア、あるいはマイクロコード化されたファームウエアを採用することができ、あるいはそれらの中に具体化されることができることを理解されたい。プロセス図もまたマイクロコード化された、そしてソフトウエアに基づいた実施例に対するフロー図を代表している。
【０１００】
本発明は図示の実施例に関して説明してきたが、この説明は限定的な意図のものではない。本明細書を参照することによって、図示の実施例に対する各種の修正や組み合わせが、本発明のその他の実施例と共に当業者には明らかであろう。従って、本発明の特許請求の範囲はそれらの修正や実施例を包含するものと解釈されるべきである。
【０１０１】
以上の説明に関して更に以下の項を開示する。
（１）集積回路であって：
基板と少なくとも第１と第２のボンドパッドとを有する半導体ダイ；
前記半導体ダイ上に作製され、前記第１のボンドパッドへ接続された内部回路；
前記第１と第２のボンドパッド間に接続されて、電界効果トランジスタと直列に接続されたカスケード接続のバイポーラトランジスタを含む、静電的放電保護回路；
を含む集積回路。
【０１０２】
（２）第１項記載の集積回路であって、前記電界効果トランジスタがいずれも前記第２のボンドパッドへ接続されたゲートとドレインとを有している集積回路。
【０１０３】
（３）第１項記載の集積回路であって、前記電界効果トランジスタが、前記カスケード接続のバイポーラトランジスタの少なくとも一方とは逆の形の寄生バイポーラトランジスタを有している集積回路。
【０１０４】
（４）第１項記載の集積回路であって、前記カスケード接続のバイポーラトランジスタが同じ形である集積回路。
【０１０５】
（５）第１項記載の集積回路であって、前記基板とは逆の伝導形のタンクを有し、前記タンク中に前記カスケード接続のバイポーラトランジスタが作製されている集積回路。
【０１０６】
（６）第５項記載の集積回路であって、前記カスケード接続のバイポーラトランジスタの一方が前記タンク中に逆の伝導形の２つの領域を含んでいる集積回路。
【０１０７】
（７）第５項記載の集積回路であって、前記カスケード接続のバイポーラトランジスタがそれぞれ前記タンク中に逆の伝導形の第１と第２の領域を含んでおり、前記集積回路が更に前記バイポーラトランジスタの一方のトランジスタの第１の領域を前記バイポーラトランジスタの他方のトランジスタの逆の伝導形の第２の領域へつなぐ伝導層を前記タンクの上に含んでいる集積回路。
【０１０８】
（８）第５項記載の集積回路であって、前記電界効果トランジスタが、前記タンクの境界を横切って侵入し前記カスケード接続のバイポーラトランジスタの一方のトランジスタの一部分を形成する半導体領域を有している集積回路。
【０１０９】
（９）第５項記載の集積回路であって、前記タンクが逆の伝導形の２つの領域を有し、それらがいずれも前記第１のボンドパッドへつながれており、前記２つの領域のうちの一方が前記カスケード接続のバイポーラトランジスタの一方のトランジスタの一部分となっている集積回路。
【０１１０】
（１０）集積回路のための静電的放電保護回路であって：
ボンドパッドを有する第１の伝導形の基板；
前記基板上に前記基板とは逆の伝導形のソースとドレインを有する電界効果トランジスタ；
前記基板上に設けられて、前記基板とは逆の伝導形のタンク；
前記タンクに隣接して設けられて、前記タンクと同じ伝導形で前記タンクよりも大きい伝導率を有する第１、第２、そして第３の領域；
前記タンクに隣接して設けられて、前記タンクとは逆の伝導形の第４と第５の領域であって、前記第１と第４の領域が前記ボンドパッドへ接続され、前記第２と第５の領域が互いに接続され、前記第３の領域が前記電界効果トランジスタと結合され、そして前記電界効果トランジスタが更に前記第２のボンドパッドへ接続されているようになった第４と第５の領域；
を含む静電的放電保護回路。
【０１１１】
（１１）第１０項記載の静電的放電保護回路であって、前記第３の領域が前記タンクの境界を横切っている静電的放電保護回路。
【０１１２】
（１２）第１０項記載の静電的放電保護回路であって、前記第４と第５の領域がトランジスタのエミッタを含み、前記第２と第３の領域がトランジスタのベース接続を含み、前記基板が前記複数個のエミッタに対する１つのコレクタを含んでいる静電的放電保護回路。
【０１１３】
（１３）信号パッド、供給電圧パッド、そして前記信号パッドと前記供給電圧パッドとの間に接続されたカスケード接続のトランジスタを含む集積回路であって、それによって静電的放電保護を提供している集積回路。
【０１１４】
（１４）第１３項記載の集積回路であって、前記カスケード接続のトランジスタがバイポーラトランジスタを含んでいる集積回路。
【０１１５】
（１５）第１４項記載の集積回路であって、前記カスケード接続のトランジスタが、ベースを有し前記信号パッドへ接続されたエミッタを有する第１のトランジスタと、前記供給電圧パッド接続されたベースを有し前記第１のトランジスタの前記ベースへ接続されたエミッタを有する第２のトランジスタを含み、前記集積回路が前記第１と第２の両トランジスタのコレクタを含む基板を有している集積回路。
【０１１６】
（１６）第１３項記載の集積回路であって更に、前記基板へ接続された別の供給パッドを含む集積回路。
【０１１７】
（１７）第１６項記載の集積回路であって更に、前記信号パッドへ接続されたバッファ回路と、前記バッファ回路へ接続され更に前記カスケード接続のトランジスタ間の接続へつながれたバッファ供給電圧パッドとを含む集積回路。
【０１１８】
（１８）第１７項記載の集積回路であって、前記バッファ回路へ接続された第２のバッファ供給電圧パッドと、前記基板と前記第２のバッファ供給電圧パッドとの間に接続されたダイオード構造とを含む集積回路。
【０１１９】
（１９）第１３項記載の集積回路であって更に、バッファ供給電圧パッドと前記バッファ供給電圧パッドへ接続されたＣＭＯＳバッファ回路とを含み、前記ＣＭＯＳバッファが前記バッファ供給電圧パッドと前記信号パッドとの間に接続されたベースとエミッタとを有する寄生バイポーラトランジスタを有し、前記基板が静電的放電を消費するための前記バイポーラトランジスタのコレクタとして働くようになった集積回路。
【０１２０】
（２０）第１３項記載の集積回路であって更に、前記基板と前記信号パッドとの間にダイオード構造を含む集積回路。
【０１２１】
（２１）第１３項記載の集積回路であって更に、前記基板と前記供給電圧パッドとの間にダイオード構造を含む集積回路。
【０１２２】
（２２）プリント回路板とその上の少なくとも第１と第２の導体とを有する電子システムであって、前記第１の導体が、前記第１の導体へ接続された第１の組の供給ピンと前記第２の導体へ接続された第２の組の供給ピンとを有する１つの集積回路へ第１レベルの供給電圧を運ぶように接続されており、また前記集積回路が前記第１と第２の組の供給ピンへ接続された内部回路と、前記第１と第２の組の供給ピンへ接続されたトランジスタとダイオードの回路網を含む静電的放電保護回路とを有し、前記トランジスタの回路網が前記第１の組の供給ピンの少なくとも１つと前記第２の組の供給ピンの少なくとも１つとの間に接続された相互接続されたトランジスタを有している電子システム。
【０１２３】
（２３）第２２項記載の電子システムであって、前記集積回路は基板を有し、前記相互接続されたトランジスタがそれらのトランジスタのうちの１つのトランジスタのエミッタを別の１つのトランジスタのベースへつながれて、コレクタが静電的放電事象が発生した時に前記相互接続されたトランジスタを駆動するように前記基板へ電流を戻すように働くようになっている電子システム。
【０１２４】
（２４）第２２項記載の電子システムであって、前記トランジスタの少なくとも１つがガードリングを有している電子システム。
【０１２５】
（２５）第２２項記載の電子システムであって、前記集積回路が基板を含み、前記内部回路の少なくとも１つが瞬間的な電流を運ぶようになっており、前記相互接続されたトランジスタがカスケード接続されて前記瞬間的な電流を増幅し、それによって静電的な電荷を前記基板へ散逸させるようになった電子システム。
【０１２６】
（２６）集積回路であって：
異なる供給電圧のためのボンドパッドと、前記ボンドパッドへ接続された同心の閉じた導電性ループとをその上に備えた半導体基板；
前記同心の閉じた導電性ループへ接続されて静電的放電を消費させるようになったトランジスタとダイオードの回路網；
を含む集積回路。
【０１２７】
（２７）第２６項記載の集積回路であって更に、前記ループの対へ接続されたバッファ回路を前記基板上に含み、前記バッファ回路へ接続されて静電的放電を前記基板中へ流すように働くＳＣＲ回路を含む集積回路。
【０１２８】
（２８）静電的放電保護回路であって：
細長い半導体タンク；
前記タンクに隣接してそれへ接続された、Ｈ字形に区分された電界効果トランジスタ；
を含む静電的放電保護回路。
【０１２９】
（２９）第２８項記載の静電的放電保護回路であって更に、前記Ｈ字形のトランジスタの内部へヘアピン状に接続された細長い抵抗体を含む静電的放電保護回路。
【０１３０】
（３０）静電的放電保護回路であって、細長い半導体タンクを含み、更に前記タンクと一般的に並列で、電界効果トランジスタと抵抗体との左右対称なＧ字形の２つの組み合わせを含む静電的放電保護回路。
【０１３１】
（３１）集積回路であって、一般的に第１の供給電圧レベルのために接続された第１の組の供給ピンと、一般的に第２の供給電圧レベルのために接続された第２の組の供給ピンとを含み、更に前記第１の組の供給ピンへつながれた内部回路と、前記第１の組の供給ピンの少なくとも２つの供給ピンの間に接続された静電的放電保護回路とを含む集積回路。
【０１３２】
（３２）第３１項記載の集積回路であって更に、基板を含み、前記静電的放電保護回路がバイポーラトランジスタと、前記バイポーラトランジスタのコレクタとして機能する基板とを含んでいる集積回路。
【０１３３】
（３３）第３２項記載の集積回路であって更に、信号ピンを含み、また前記基板を前記第１の組の１つのピンと前記第２の組の１つのピンと前記信号ピンへ接続している静電的保護ダイオード構造を含む集積回路。
【０１３４】
（３４）第３２項記載の集積回路であって更に、信号ピンを含み、また前記第１の組の１つのピン、前記第２の組の１つのピン、そして前記信号ピンへ接続されたＣＭＯＳバッファ回路を含む集積回路。
【０１３５】
（３５）集積回路動作のために基板上にボンドパッドと内部回路とを有する集積回路のための静電的放電保護回路であって：
前記基板上に作製されて第１の前記ボンドパッドへ接続されたラッチ可能な回路；
第２の前記ボンドパッドへの接続を有する電界効果トランジスタであって、前記ラッチ可能な回路に接近して配置され、それによって静電的放電事象が発生した時に前記電界効果トランジスタが前記基板中へ電流を注入して前記ラッチ可能な回路をラッチし、それによって前記集積回路を保護するようになった電界効果トランジスタ；
を含む静電的放電保護回路。
【０１３６】
（３６）第３５項記載の回路であって、前記ラッチ可能な回路がＳＣＲ回路を含み、前記電界効果トランジスタがそれぞれ前記第１のボンドパッドへの抵抗性接続を有している静電的放電保護回路。
【０１３７】
（３７）集積回路動作のために基板上にボンドパッドと内部回路とを有する集積回路のための静電的放電保護回路であって：
前記基板上に作製された少なくとも１つのデバイスを備え、第１の前記ボンドパッドへ接続されて駆動されることによって前記基板中へ放電を散逸させるように接続された回路；
前記回路を駆動するように抵抗性接続をそれぞれ備えた１組の電界効果トランジスタ；
を含む静電的放電保護回路。
【０１３８】
（３８）第３７項記載の回路であって、前記１組の電界効果トランジスタが第２の前記ボンドパッドへ接続されている静電的放電保護回路。
【０１３９】
（３９）第３７項記載の回路であって、ラッチ可能な回路を含む静電的放電保護回路。
【０１４０】
（４０）第３９項記載の回路であって、前記電界効果トランジスタの各々がゲートと第１および第２のトランジスタ領域とを有し、前記第１の領域が前記ラッチ可能な回路へ抵抗を介して接続されており、前記第２の領域が前記ラッチ可能な回路がつながれた前記第１のボンドパッドとは別の少なくとも１つのボンドパッドへ接続されており、また前記電界効果トランジスタが静電的放電保護のために前記ラッチ可能な回路をトリガするように動作するようになった静電的放電保護回路。
【０１４１】
（４１）集積回路であって：
ボンドパッドを備えた基板；
区分化された出力バッファ；
前記基板中の電圧に応答してトリガできる静電的放電保護回路；
前記出力バッファの区分から前記ボンドパッドの１つへの抵抗性接続であって、前記出力バッファが静電的放電事象の発生時に前記静電的放電保護回路をトリガするための電圧を発生させるために十分な電流を前記基板中へ注入するように動作するようになった抵抗性接続；
を含む集積回路。
【０１４２】
（４２）第４１項記載の集積回路であって、前記静電的放電保護回路が相互接続されたバイポーラトランジスタを含んでいる集積回路。
【０１４３】
（４３）第４２項記載の集積回路であって、前記出力バッファが低抵抗基板上のＣＭＯＳ構造を有している集積回路。
【０１４４】
（４４）静電的放電保護回路をトリガするための回路を製造する方法であって、１つのボンドパッドへ抵抗を介して接続された区分化された電界効果トランジスタ回路を、前記区分を前記静電的放電保護回路に接近して配置して、それによって静電的放電事象が発生した時に前記基板を通してそれをトリガできるように作製する工程を含む方法。
【０１４５】
（４５）静電的放電保護回路を作製する方法であって、半導体基板中に逆の伝導形の半導体ウエルを形成する工程と、前記ウエル中と前記ウエルの外側の前記基板中とに個別の半導体領域を複数個形成する工程であって、それによって前記ウエル中にバイポーラトランジスタを作製し、それらのバイポーラトランジスタの少なくとも１つが前記ウエルの外側の前記基板中の前記半導体領域の少なくとも１つを含む電界効果トランジスタへ接続されているようにする工程とを含む方法。
【０１４６】
（４６）第４５項記載の方法であって更に、前記ウエル中の前記個別の半導体領域の少なくとも２つの間に接続を堆積して、前記ウエル中のバイポーラトランジスタをカスケード接続する工程を含む方法。
【０１４７】
（４７）第４５項の方法であって更に、ボンドパッドを堆積して、前記ボンドパッドの１つを前記ウエル中の前記半導体領域の少なくとも別の１つへ接続し、前記ボンドパッドの第２のものを前記電界効果トランジスタのボンドパッドへ接続する工程を含む方法。
【０１４８】
（４８）集積回路であって、第１と第２のボンドパッド、１つの伝導形の基板、そして静電的放電保護回路を含み、前記静電的放電保護回路が前記基板中に半導体タンクを有し、前記タンク中に形成され前記第１のボンドパッドへ接続された逆の伝導形の複数個の領域を有し、更に基板とは逆に伝導形を有する半導体領域の列を有する電界効果トランジスタを有し、前記列が前記タンクに隣接して位置しており、前記列のいくつかが前記第２のボンドパッドへ接続されている集積回路。
【０１４９】
（４９）第４８項記載の集積回路であって、前記列と前記タンクとの間隔が５ミクロンよりも小さい集積回路。
【０１５０】
（５０）第４８項記載の集積回路であって更に、前記電界効果トランジスタの前記列のいくつかへ接続された出力パッドを含む集積回路。
【０１５１】
（５１）第４８項記載の集積回路であって、前記静電的放電保護回路が左右対称である集積回路。
【０１５２】
（５２）第４８項記載の集積回路であって、前記列が本質的に前記タンクに直交している集積回路。
【０１５３】
（５３）集積回路は基板と少なくとも第１と第２のパッド（ＶＤＤ１、ＶＳＳ１）とを備えた半導体ダイを有している。前記半導体ダイ上に内部回路（Ｃ１１）が作製されて前記第１のボンドパッド（ＶＤＤ１）へ接続される。カスケード接続されたバイポーラトランジスタ（Ｔ１、Ｔ２、Ｔ３）を含む静電的放電保護回路が前記第１と第２のボンドパッド（ＶＤＤ１、ＶＳＳ１）との間に電界効果トランジスタ（Ｐ１；Ｎ１）と直列に接続される。別の例では、前記集積回路の出力バッファが区分化される。静電的放電保護回路は前記基板中の電圧に応答してトリガできる。前記出力バッファの区分から前記ボンドパッドの１つへ抵抗性接続が設けられる。前記出力バッファは静電的放電事象が発生した時には、前記静電的放電保護回路をトリガするための電圧を発生するために十分な電荷を前記基板中へ注入するように動作する。その他の回路、デバイス、システム、および方法についても開示されている。
【０１５４】
〔注意〕
（Ｃ）著作権、＊Ｍ＊テキサスインスツルメンツ社１９９１年。本特許ドキュメンツの開示部分には著作権およびマスクワーク（ｍａｓｋ  ｗｏｒｋ）保護の対象となる材料が含まれている。本著作権およびマスクワーク権利の所有者は、本特許ドキュメンツまたは開示が特許および登録商標事務所における特許書類または記録として複写されることに関しては異議を唱えるものではないが、それ以外に関してはすべての著作権およびマスクワークの権利を保有する。
【０１５５】
【関連出願に対するクロスリファレンス】
以下の同時譲渡の米国特許出願および米国特許を、ここに参考のため引用する。
0003574422.tif 000002
【図面の簡単な説明】
【図１】進歩したＥＳＤ保護を備えた集積回路の模式図。
【図２】図１の集積回路の一部分の断面図。
【図３】ＶＳＳが正にザップ（ｚａｐ）されＶＤＤがアースされた場合に、ＶＤＤとＶＳＳとの間の論理回路を保護するために使用されるトランジスタの断面図。
【図４】寄生横形バイポーラトランジスタをそれぞれ備えたＮＭＯＳおよびＰＭＯＳデバイスの断面図。
【図５】別の１つの進歩したＥＳＤ保護方式において、カスケード接続されたバイポーラデバイスを駆動するＮＭＯＳデバイスの断面図。
【図６】別の１つの進歩したＥＳＤ保護方式において、ＳＣＲをトリガするために使用される抵抗体によって保護された多重ＮＭＯＳデバイスの断面図および部分的電気回路図。
【図７】ＳＣＲをトリガするために使用される抵抗体によって保護された多重ＮＭＯＳデバイスの別の１つのＥＳＤ保護の断面図および部分的電気回路図。
【図８】ＮＭＯＳデバイスのＢＶＤＳＳブレークダウン特性を示す電流対電圧のグラフ。
【図９】更に別のＥＳＤ保護のためのデバイスと接続とを示す模式図。
【図１０】更に別のＥＳＤ保護のためのデバイスと接続とを示す模式図。
【図１１】更に別のＥＳＤ保護のためのデバイスと接続とを示す模式図。
【図１２】区分化されたＦＥＴおよび多重抵抗体を使用した２つの進歩したＥＳＤ回路の模式図。
【図１３】区分化されたＦＥＴおよび多重抵抗体を使用した２つの進歩したＥＳＤ回路の模式図。
【図１４】別の１つのＥＳＤ保護回路の断面図。
【図１５】別の区分化されたＦＥＴ多重抵抗体方式のＥＳＤ保護の模式図。
【図１６】図１５の回路の一部の物理的断面図。
【図１７】カスケード接続トランジスタのＥＳＤ回路の模式図。
【図１８】図１７の回路の断面図。
【図１９】ＥＳＤ保護を備えた別の１つの集積回路の模式図。
【図２０】ＥＳＤ保護のための進歩した集積回路の一部分の断面図。
【図２１】ＥＳＤ保護回路の一部分の微視的な平面図。
【図２２】ＥＳＤ保護回路の配置の一部分の微視的な平面図。
【図２３】ＥＳＤ保護回路の配置の一部分の微視的な平面図。
【図２４】ＥＳＤ保護回路の配置の一部分の微視的な平面図。
【図２５】ＥＳＤ保護回路の配置の一部分の微視的な平面図。
【図２６】ＥＳＤ保護回路の配置の一部分の微視的な平面図。
【図２７】ＥＳＤ保護回路の配置の一部分の微視的な平面図。
【図２８】ＥＳＤ保護回路の配置の一部分の微視的な平面図。
【図２９】カスケード接続トランジスタのＥＳＤ回路を作製するプロセスのフロー図。
【図３０】区分化されたＦＥＴ、多重抵抗体ＥＳＤ回路を作製するプロセスのフロー図。
【図３１】集積回路チップをマウントされ、ＥＳＤ保護されたプリント回路板の部分的に描画的で、部分的にブロック的な図。
【図３２】２台の互いに接続されたマイクロコンピュータにおいて、ＥＳＤ保護を適用する相互接続されたバッファ回路の模式図。
【図３３】２台の互いに接続されたマイクロコンピュータにおいて、ＥＳＤ保護を適用する相互接続された通信ポートの電気的ブロック図。
【図３４】ＥＳＤ保護を適用するマイクロコンピュータの１台の電気的ブロック図。
【図３５】ＥＳＤ保護を適用するコンピュータおよび周辺デバイスを有するシステムの電気的ブロック図。
【図３６】ＥＳＤ保護を適用するコンピュータおよび周辺デバイスを有するシステムの電気的ブロック図。
【図３７】ＥＳＤ保護を適用するコンピュータおよび周辺デバイスを有するシステムの電気的ブロック図。
【図３８】ＥＳＤ保護回路と組み合わされた集積回路の電圧供給導体の微視的平面図。
【符号の説明】
１１１  ｎ−タンク
１２１  タンク
１３１  ｎ−ウエル
１３３  ｎ−ウエル
１４１  ｎ＋領域
１４３  ｐ＋領域
１４５  ｎ＋領域
１４７  ｎ＋領域
１４９  ｐ＋領域
１５１  ｎ＋領域
１５３  ｎ＋領域
１５５  ｐ＋領域
２１１  ｎチャネルＦＥＴ
２２０  列
２２５  多結晶シリコンゲート
２２７  バー
２２８  バー
２２９  バー
２３１  並列接続バー
２４１  ｎ−タンク
２４３  ｐ＋領域
２４５  ｎ＋領域
２５１  対称軸
２６１  第１レベル金属
３１１  ｎ＋領域
３１３  ｐ＋領域
３１５  金属
３１７  金属
３１９  金属
３２１  ｎ＋領域
３２３  ｎ＋領域
３２５  ｎ＋領域
３２９  Ｈバー分岐
３３１  ｎ＋領域
３３３  ｎ＋領域
３３５  ゲート
３３９  Ｈバー分岐
３４１  対称軸
３４３  対称軸
３５１  金属接続
３５３  金属接続
４０９  タンク抵抗体
４１１  ｎ−タンク
４１３  第１レベル金属導体
４２１  ｐ＋領域
４２３  ｎ＋拡散
４２５  ｎ＋拡散
４３１  ｎ＋拡散
４４１  金属ストライプ
４５１  列
４６１  多結晶シリコン細線
４６３  多結晶シリコンゲート
５０９  金属
５１１  ｎ−タンク
５１３  ｎ＋領域
５１５  ｐ＋領域
５１７  ｎ＋領域
５１９  ｎ＋領域
５２０  曲部
５２１  ｎ＋領域
５２３  ｎ＋領域
５２５  ゲート
５２９  Ｈバー・ブランチ
５３１  ｎ＋領域
５３３  ｎ＋領域
５３５  ゲート
５３９  Ｈバー・ブランチ
５４１  対称軸
５４３  対称軸
５５１  金属接続
５５３  金属接続
５８５  制御およびデータ信号
６１３  ｎ−タンク
６１５  ｎ＋領域
６２１  ガードリング
６２５  基板電源
６５１  ｎ−タンク
６５３  ｎ＋長方形帯状領域
６５５  内部細線
６６１  幅広い金属導体
６６３  金属導体
７１１  ｎ−ウエル
７１５  金属
７２１  金属ストライプ
７３１  ｎ＋領域
７３３  ｎ＋領域
７３５  ゲート
７４１  金属細線
１７１１  プリント回路カード
１７２１  ライン
１７２３  ライン
１７３１  集積回路
１７４１  集積回路チップ
１７４３  集積回路チップ
１７４５  集積回路チップ
１７４７  集積回路チップ
（以下は図３２から図３８に関する符号）
１０  マイクロコンピュータ
１２  中央演算ユニット
１４  制御器
１６  ＲＡＭ
１８  ＲＡＭ
２０  ＲＯＭ
２２  ＤＭＡコプロセッサ
２４  周辺ポート
２５  周辺ポート
２６  周辺ポート
３０  データバス
３６  キャッシュ
５０，５１，５２，５３，５４，５５  通信ポート
３５０  ＥＳＤ保護されたメモリ
３５１  ＥＳＤ保護されたメモリ
３６０  周辺デバイス
３８０  バス
３９０  バス
４５０  モデムリンク
４５１  モデムリンク
４５２  モデムリンク
４５３  モデムリンク
４６０  キーボード
４６１  表示アセンブリ
４６５  大量データ媒体
５００  調停およびハンドシェーク回路
５４０  入力ＦＩＦＯレジスタ
５５０  出力ＦＩＦＯレジスタ
８１０  導体
８１１  導体
８１５  隅
【図１】
0003574422.tif 000003
【図２】
0003574422.tif 000004
【図３】
0003574422.tif 000005
【図４】
0003574422.tif 000006
【図５】
0003574422.tif 000007
【図６】
0003574422.tif 000008
【図７】
0003574422.tif 000009
【図８】
0003574422.tif 000010
【図９】
0003574422.tif 000011
【図１０】
0003574422.tif 000012
【図１１】
0003574422.tif 000013
【図１２】
0003574422.tif 000014
【図１３】
0003574422.tif 000015
【図１４】
0003574422.tif 000016
【図１５】
0003574422.tif 000017
【図１６】
0003574422.tif 000018
【図１７】
0003574422.tif 000019
【図１８】
0003574422.tif 000020
【図１９】
0003574422.tif 000021
【図２０】
0003574422.tif 000022
【図２１】
0003574422.tif 000023
【図２２】
0003574422.tif 000024
【図２３】
0003574422.tif 000025
【図２４】
0003574422.tif 000026
【図２５】
0003574422.tif 000027
【図２６】
0003574422.tif 000028
【図２７】
0003574422.tif 000029
【図２８】
0003574422.tif 000030
【図２９】
0003574422.tif 000031
【図３０】
0003574422.tif 000032
【図３１】
0003574422.tif 000033
【図３２】
0003574422.tif 000034
【図３３】
0003574422.tif 000035
【図３４】
0003574422.tif 000036
【図３５】
0003574422.tif 000037
【図３６】
0003574422.tif 000038
【図３７】
0003574422.tif 000039
【図３８】
0003574422.tif 000040