(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数個の素子が形成された半導体装置において、
前記素子間に形成されかつ前記素子間を電気的に絶縁分離する素子分離絶縁膜と、
この素子分離絶縁膜に対応する部分の前記半導体基板を除去して形成された開口部と、
この開口部内に前記半導体基板と接触することなく配置された電磁波を遮蔽する部材とを備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記各素子によりアナログ回路とディジタル回路とからなるＡ／Ｄ混載回路が形成され、
前記開口部は、前記アナログ回路と前記ディジタル回路との間の前記素子分離絶縁膜に対応する部分に形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記各素子により複数個のアナログ回路が形成され、
前記開口部は、前記アナログ回路間の前記素子分離絶縁膜に対応する部分に形成されていることを特徴とする半導体装置。
【請求項４】
半導体基板と、この半導体基板上に形成された絶縁体層と、この絶縁体層上に形成された半導体層の少なくとも３層を有するＳＯＩ基板の前記半導体層に複数個の素子が形成された半導体装置において、
前記半導体層の素子形成領域および素子間分離領域の少なくとも一方に対応する部分の前記半導体基板を除去して形成された開口部と、
この開口部内に前記半導体基板と接触することなく配置された電磁波を遮蔽する部材とを備えることを特徴とする半導体装置。
【請求項５】
半導体基板と、この半導体基板上に形成された絶縁体層と、この絶縁体層上に形成された半導体層の少なくとも３層を有するＳＯＩ基板の前記半導体層に複数個の素子が形成された半導体装置において、
前記半導体層の素子形成領域および素子間分離領域の少なくとも一方に対応する部分の前記半導体基板を除去して形成された開口部を備え、
前記各素子によりアナログ回路とディジタル回路とからなるＡ／Ｄ混載回路が形成され、
前記素子形成領域は、前記ディジタル回路が形成された領域であり、
前記素子間分離領域は、前記アナログ回路と前記ディジタル回路との間の領域であることを特徴とする半導体装置。
【請求項６】
半導体基板と、この半導体基板上に形成された絶縁体層と、この絶縁体層上に形成された半導体層の少なくとも３層を有するＳＯＩ基板の前記半導体層に複数個の素子が形成された半導体装置において、
前記半導体層の素子形成領域および素子間分離領域の少なくとも一方に対応する部分の前記半導体基板を除去して形成された開口部を備え、
前記各素子によりアナログ回路とディジタル回路とからなるＡ／Ｄ混載回路が形成され、
前記素子形成領域は、前記アナログ回路が形成された領域であり、
前記素子間分離領域は、前記アナログ回路と前記ディジタル回路との間の領域であることを特徴とする半導体装置。
【請求項７】
半導体基板と、この半導体基板上に形成された絶縁体層と、この絶縁体層上に形成された半導体層の少なくとも３層を有するＳＯＩ基板の前記半導体層に複数個の素子が形成された半導体装置において、
前記半導体層の素子形成領域および素子間分離領域の少なくとも一方に対応する部分の前記半導体基板を除去して形成された開口部を備え、
前記各素子により複数個のアナログ回路が形成され、
前記素子形成領域は、少なくとも一個の前記アナログ回路が形成された領域であり、
前記素子間領域は、前記アナログ回路間の領域であることを特徴とする半導体装置。
【請求項８】
請求項５〜７いずれか１項記載の半導体装置において、
前記開口部内に前記半導体基板と接触することなく配置された電磁波を遮蔽する部材を備えることを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記電磁波を遮蔽する部材は、一軸磁気異方性を有する軟磁性薄膜の多層構造を有しており、各層の前記軟磁性薄膜の膜面内における磁化容易軸方向が互いに異なることを特徴とする半導体装置。
【請求項１０】
半導体基板の表側の面上に複数個の素子と、これらの素子間を電気的に絶縁分離する素子分離絶縁膜とを形成する第１の工程と、
前記半導体基板の裏側の面から前記素子分離絶縁膜が露出するまでこの素子分離絶縁膜に対応する部分の前記半導体基板を除去する第２の工程と、
前記素子分離絶縁膜の露出した面に対して平行成分を有する第１の磁界を印加した中で前記素子分離絶縁膜の露出した面の所定の領域に第１の軟磁性薄膜を成膜する第３の工程と、
前記素子分離絶縁膜の露出した面に対して前記第１の磁界と異なる平行成分を有する第２の磁界を印加した中で前記第１の軟磁性薄膜上に第２の軟磁性薄膜を成膜する第４の工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板と、この半導体基板上に形成された絶縁体層と、この絶縁体層上に形成された半導体層の少なくとも３層を有するＳＯＩ基板の前記半導体層に複数個の素子を形成する第１の工程と、
前記半導体基板の所定の領域を前記絶縁体層が露出するまで除去する第２の工程と、
前記絶縁体層の露出した面に対して平行成分を有する第１の磁界を印加した中で前記絶縁体層の露出した面の所定の領域に第１の軟磁性薄膜を成膜する第３の工程と、
前記絶縁体層の露出した面に対して前記第１の磁界と異なる平行成分を有する第２の磁界を印加した中で前記第１の軟磁性薄膜上に第２の軟磁性薄膜を成膜する第４の工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数個の素子が形成された半導体装置およびその製造方法に関し、特に各素子間および各素子により構成された回路要素間のクロストークを抑制できる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
シリコン基板上に作製したＬＳＩにおいては、シリコン基板が誘電体または半導体として作用することにより、ＬＳＩを構成する半導体素子の動作信号がシリコン基板に伝播し、この信号がシリコン基板中を伝播することで同一ＬＳＩ中の別の半導体素子に影響をおよぼし、相互干渉（クロストーク）に起因する雑音（ノイズ）が発生することが知られている。
半導体素子間のクロストークには、バイポーラトランジスタやＭＯＳトランジスタなどの能動素子間のクロストーク、インダクタ素子や抵抗素子などの受動素子間のクロストーク、および能動素子−受動素子間のクロストークなどがある。
【０００３】
能動素子間のクロストークについては、例えば、「Ｊ．Ｐ．Ｒａｓｋｉｎ  ｅｔ  ａｌ．，”Ｓｕｂｓｔｒａｔｅ  Ｃｒｏｓｓｔａｌｋ  Ｒｅｄｕｃｔｉｏｎ  Ｕｓｉｎｇ  ＳＯＩ  Ｔｅｃｈｎｏ１ｏｇｙ”，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，ｖｏ１．４４，ｐｐ．２２５２−２２６０，１９９７．」に述べられている。図１４に示した２個のＭＯＳトランジスタ１１０，１２０を例に、従来の能動素子間クロストーク抑制方法を説明する。
シリコン基板１０１はＰ型基板であり、シリコン基板１０１中にこの基板１０１と逆の導電型、すなわちＮ型のウェル１１１が作製され、このウェル１１１内にＰ型ＭＯＳトランジスタ１１０が作製される。また、シリコン基板１０１にＮ型ＭＯＳトランジスタ１２０が作製される。ここで、各トランジスタ１１０，１２０間は、ウェル１１１−基板１０１間にＰＮ接合が逆バイアスになるように電位を印加して、このとき形成される空乏層１１６によって直流的（ＤＣ的）に分離される。
【０００４】
しかし、トランジスタ１１０の動作周波数が高くなると空乏層１１６がキャパシタとして作用し、ウェル１１１−基板１０１間が交流的（ＡＣ的）に容量結合した状態になる。このため、トランジスタ１１０の動作信号が矢印１８１に示されるようにシリコン基板１０１に伝播して、クロストークの原因となる。
【０００５】
また、図示しないが、トランジスタを作製する基板としてＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いると、トランジスタの周りをシリコン酸化膜（ＳｉＯ２  膜）などの絶縁膜で囲むことで、素子間をＤＣ的に完全分離することができる。しかし、この場合もトランジスタの動作周波数が高くなるとトランジスタと基板とを分離している絶縁膜がキャパシタとして作用し、ＡＣ的に容量結合するために動作信号が基板に伝播してしまう。
【０００６】
次に、受動素子間のクロストークについては、例えば、「Ａ．Ｌ．Ｌ．Ｐｕｎ  ｅｔ  ａｌ．，”Ｓｕｂｓｔｒａｔｅ  Ｎｏｉｓｅ  Ｃｏｕｐ１ｉｎｇ  Ｔｈｒｏｕｇｈ  Ｐ１ａｎａｒ  Ｓｐｉｒａｌ  Ｉｎｄｕｃｔｏｒ”，ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，ｖｏ１．３３，ＰＰ．８７７−８８４，１９９８．」に述べられている。図１５に示したインダクタ１３５を例に、従来の受動素子間クロストーク抑制方法を説明する。
インダクタ１３５は、素子分離絶縁膜１０２および配線層間絶縁膜１０３，１０６に囲まれた領域に作製される。このインダクタ１３５とシリコン基板１０１とは前記素子分離絶縁膜１０２で分離されているが、上で述べた場合と同様に、インダクタ１３５を含む回路要素の動作周波数が高くなると、インダクタ１３５−基板１０１間がＡＣ的に容量結合する。これにより、インダクタ１３５の信号が矢印１８２で示すようにシリコン基板１０１に伝播するため、隣接素子や他の回路要素に対して不要信号、ノイズなどの形で影響をおよぼす。
【０００７】
【発明が解決しようとする課題】
このように従来の半導体装置では、回路の動作周波数が高くなると、回路素子とシリコン基板１０１とを分離している空乏層１１６または絶縁層１０２がキャパシタとして作用し、回路素子とシリコン基板１０１とが容量結合する。このため、素子の動作信号がシリコン基板１０１に伝播して他の素子とクロストークを起こすことにより、回路の動作特性に不要信号やノイズとして影響していた。
本発明はこのような課題を解決するためになされたものであり、半導体装置の素子間のクロストークを抑制することを目的とする。
【０００８】
【課題を解決するための手段】
この目的を達成するために、本発明の半導体装置は、半導体基板上に複数個の素子が形成された半導体装置において、素子間に形成されかつ素子間を電気的に絶縁分離する素子分離絶縁膜と、この素子分離絶縁膜に対応する部分の半導体基板を除去して形成された開口部とを備えることを特徴とする。
このように、半導体基板を除去して開口部を形成することにより、クロストークが起きる経路を遮断できる。素子分離絶縁膜は受動素子形成領域、素子間分離領域および回路要素間分離領域に相当するので、受動素子に起因するクロストーク、および、素子間、回路要素間のクロストークを抑制できる。
【０００９】
この半導体装置において、各素子によりアナログ回路とディジタル回路とからなるＡ／Ｄ混載回路が形成されている場合、開口部は、アナログ回路とディジタル回路との間の素子分離絶縁膜に対応する部分に形成されてもよい。
これにより、アナログ回路およびディジタル回路から漏洩した信号の伝播経路を遮断できるので、アナログ回路とディジタル回路との間のクロストークを抑制できる。
【００１０】
また、各素子により複数個のアナログ回路が形成されている場合には、開口部は、アナログ回路間の素子分離絶縁膜に対応する部分に形成されてもよい。
これにより、アナログ回路から漏洩した信号の伝播経路を遮断できるので、アナログ回路間のクロストークを抑制できる。
【００１１】
また、本発明の半導体装置は、半導体基板と、この半導体基板上に形成された絶縁体層と、この絶縁体層上に形成された半導体層の少なくとも３層を有するＳＯＩ基板の半導体層に複数個の素子が形成された半導体装置において、半導体層の素子形成領域および素子間分離領域の少なくとも一方に対応する部分の半導体基板を除去して形成された開口部を備えることを特徴とする。
ＳＯＩ基板には素子が形成される半導体層と半導体基板との間の全域に絶縁体層が設けられているので、半導体基板の任意の領域を制御性よく除去できる。これにより、受動素子形成領域、素子間分離領域および回路要素間分離領域のみでなく、トランジスタなどの能動素子の形成領域を含めて、任意の領域に開口部を形成できる。したがって、能動素子を含めたすべての素子、および任意の領域間のクロストークを抑制できる。
【００１２】
この半導体装置において、各素子によりアナログ回路とディジタル回路とからなるＡ／Ｄ混載回路が形成されている場合、素子形成領域は、ディジタル回路が形成された領域であり、素子間分離領域は、アナログ回路とディジタル回路との間の領域である。
すなわち、ディジタル回路の形成領域、アナログ回路とディジタル回路との間の領域にあたる半導体基板を除去することにより、ディジタル回路の動作信号が漏洩、伝播することを抑制できるので、ディジタル信号がアナログ回路へノイズとして混入することを防止できる。この結果、アナログ回路の信号雑音比（Ｓ／Ｎ比）を改善できる。
【００１３】
また、各素子によりアナログ回路とディジタル回路とからなるＡ／Ｄ混載回路が形成されている場合に、素子形成領域が、アナログ回路が形成された領域であり、素子間分離領域が、アナログ回路とディジタル回路との間の領域であってもよい。
すなわち、アナログ回路の形成領域、アナログ回路とディジタル回路との間の領域にあたる半導体基板を除去することにより、アナログ回路の搬送波信号および高調波信号が漏洩、伝播することを抑制できるので、アナログ信号がディジタル回路へノイズとして混入することを防止できる。この結果、ディジタル回路の誤動作を抑制できる。
【００１４】
さらに、各素子により複数個のアナログ回路が形成されている場合、素子形成領域は、少なくとも一個のアナログ回路が形成された領域であり、素子間領域は、アナログ回路間の領域である。
すなわち、特定のアナログ回路の形成領域、アナログ回路間の領域にあたる半導体基板を除去することにより、他のアナログ回路への不要信号およびノイズの混入を防止できる。したがって、アナログ回路のＳ／Ｎ比を改善できるとともに、アナログ部の動作の安定化が可能である。
【００１５】
また、上記した半導体装置は、開口部内に半導体基板と接触することなく配置された電磁波を遮蔽する部材を備えていてもよい。
これにより、半導体装置の素子から放射された電磁波が半導体装置の外部に漏洩することを防止できる。
【００１６】
この電磁波を遮蔽する部材の一構成例は、一軸磁気異方性を有する軟磁性薄膜の多層構造を有しており、各層の軟磁性薄膜の膜面内における磁化容易軸方向が互いに異なる。
これにより、高周波帯域で全方位に高い比透磁率を得られるので、放射方向に依存せず、高周波数の電磁波を効果的に遮蔽できる。
【００１７】
次に、本発明の半導体装置の製造方法は、半導体基板の表側の面上に複数個の素子と、これらの素子間を電気的に絶縁分離する素子分離絶縁膜とを形成する第１の工程と、半導体基板の裏側の面から素子分離絶縁膜が露出するまでこの素子分離絶縁膜に対応する部分の半導体基板を除去する第２の工程と、素子分離絶縁膜の露出した面に対して平行成分を有する第１の磁界を印加した中で素子分離絶縁膜の露出した面の所定の領域に第１の軟磁性薄膜を成膜する第３の工程と、素子分離絶縁膜の露出した面に対して第１の磁界と異なる平行成分を有する第２の磁界を印加した中で第１の軟磁性薄膜上に第２の軟磁性薄膜を成膜する第４の工程とを備えることを特徴とする。
この方法により、磁化容易軸方向が各層で異なる軟磁性薄膜の多層構造が素子分離絶縁膜上に設けられた半導体装置を形成できる。
【００１８】
また、本発明の半導体装置の製造方法は、半導体基板と、この半導体基板上に形成された絶縁体層と、この絶縁体層上に形成された半導体層の少なくとも３層を有するＳＯＩ基板の半導体層に複数個の素子を形成する第１の工程と、半導体基板の所定の領域を絶縁体層が露出するまで除去する第２の工程と、絶縁体層の露出した面に対して平行成分を有する第１の磁界を印加した中で絶縁体層の露出した面の所定の領域に第１の軟磁性薄膜を成膜する第３の工程と、絶縁体層の露出した面に対して第１の磁界と異なる平行成分を有する第２の磁界を印加した中で第１の軟磁性薄膜上に第２の軟磁性薄膜を成膜する第４の工程とを備えることを特徴とする。
この方法により、磁化容易軸方向が各層で異なる軟磁性薄膜の多層構造が絶縁体層上に設けられた半導体装置を形成できる。
【００１９】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態を説明する。
（第１の実施の形態）
図１は本発明による半導体装置の第１の実施の形態の断面図である。図１には、半導体基板としてのシリコン基板１上にＣＭＯＳプロセスで作製されたＰ型ＭＯＳトランジスタ１０とＮ型ＭＯＳトランジスタ２０とからなる半導体装置に、本発明が適用された例が示されている。
【００２０】
Ｐ型のシリコン基板１の表側の面にはＮウェル１１が形成されており、このＮウェル１１の内部にＰ型ＭＯＳトランジスタ１０が形成されている。このＰ型ＭＯＳトランジスタ１０は、Ｎウェル１１内に離間して形成されたＰ＋  領域のソース１２およびドレイン１３と、ソース１２−ドレイン１３間の領域上に配置されたＳｉＯ２  などの絶縁膜１４と、この絶縁膜１４上に形成された金属または多結晶シリコン（ポリシリコン）を材料とするゲート電極１５とにより構成される。Ｐ型ＭＯＳトランジスタ１０は、Ｐ型のシリコン基板１と逆の導伝型のＮウェル１１の内部に作製されることで、基板１と分離した構造となっている。
【００２１】
同じく、Ｐ型のシリコン基板１の表側の面には、Ｎ＋  領域のソース２２およびドレイン２３と、絶縁膜２４と、ゲート電極２５とからなるＮ型ＭＯＳトランジスタ２０が形成されている。
これらのＭＯＳトランジスタ１０，２０は、素子分離絶縁膜２によって電気的に分離されている。
【００２２】
ＭＯＳトランジスタ１０，２０上はＰＳＧ（Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などからなる層間絶縁膜３で覆われており、この層間絶縁膜３上にＡｌなどで配線５ａ，５ｂ，５ｃが形成されている。さらに、これらの配線５ａ〜５ｃ上は同じくＰＳＧなどからなる層間絶縁膜６で覆われている。
層間絶縁膜３にはコンタクトホールが設けられており、各コンタクトホールに埋め込まれたＡｌなどからなるコンタクト４ａ，４ｂ，４ｃ，４ｄによって、各ＭＯＳトランジスタ１０，２０のソース１２，２２およびドレイン１３，２３と配線５ａ〜５ｃとが電気的に接続される。
【００２３】
図１に示したように、Ｐ型ＭＯＳトランジスタ１０のドレイン１３とＮ型ＭＯＳトランジスタ２０のソース２２とはコンタクト４ｂ，４ｃおよび配線５ｂを介して接続されており、配線５ｂの電気信号は層間絶縁膜６に設けられた開口部７ａから取り出せる。また、図示しないが、Ｐ型ＭＯＳトランジスタ１０のソース１２に接続された配線５ａおよびＮ型ＭＯＳトランジスタ２０のドレイン２３に接続された配線５ｃはそれぞれ他の素子に接続されている。同じく図示しないが、ゲート電極１５，２５はそれぞれコンタクトおよび配線を介して他の素子に接続されている。
なお、配線は同じ層構造を２回以上繰り返すことで、２層以上積層した多層配線構造としてもよい。
【００２４】
さらに、素子分離絶縁膜２に対応する部分、すなわち素子間分離領域のシリコン基板１が除去され、開口部１ａが設けられている。Ｐ型ＭＯＳトランジスタ１０側のシリコン基板１とＮ型ＭＯＳトランジスタ２０側のシリコン基板１とが電気的に分離されるように、素子分離絶縁膜２に対応する部分のシリコン基板１は完全に除去されることが望ましい。
【００２５】
このようにシリコン基板１に開口部１ａを設けることにより、各ＭＯＳトランジスタ１０，２０の動作信号が矢印８１，８２で示すようにシリコン基板１に漏洩しても、クロストークを起こす伝播経路は絶たれるので、シリコン基板１を介した各ＭＯＳトランジスタ１０，２０間のクロストークを低減できる。これにより、各ＭＯＳトランジスタ１０，２０におけるＳ／Ｎ比を改善できるとともに、各ＭＯＳトランジスタ１０，２０への不要信号の混入を抑制できるので、半導体装置の誤動作を抑制できる。
【００２６】
また、シリコン基板１の開口部１ａ内には、電磁波を遮蔽する作用を有する部材からなる薄膜８ａが配置されている。この薄膜８ａはシリコン基板１と接触しないように、素子分離絶縁膜２の露出した部分に密着形成されている。
薄膜８ａとしては、金属および強磁性体など、電磁波を遮蔽する作用を有する材料が用いられる。比透磁率が大きいほど遮蔽効果が大きいので、薄膜８ａには比透磁率の大きい材料が使用される。
比透磁率の大きい強磁性体薄膜には、例えばパーマロイ（Ｐｅｒｍａｌｌｏｙ  ）薄膜、センダスト（Ｓｅｎｄａｓｔ  ）薄膜、アモルファス薄膜などがある。
【００２７】
高周波帯域での遮蔽効果は比透磁率の虚数項によって支配されるのであるが、前記したパーマロイ薄膜およびセンダスト薄膜は数１００ＭＨｚ以上の帯域で比透磁率の虚数項が小さくなるので、これらの薄膜は数１０ＭＨｚ〜数１００ＭＨｚの範囲で使用される。
これに対して、軟磁性薄膜は磁気異方性を大きく制御することにより、ＧＨｚの高周波数帯域まで比透磁率の虚数項が維持される。軟磁性薄膜には、アモルファス系薄膜として、ＣｏＦｅＳｉＢ系、ＣｏＮｂＺｒ系、微結晶系薄膜として、ＣｏＦｅＡｌ−Ｏ系、ＣｏＦｅＰｄ−Ｏ系、ＣｏＦｅＢ−Ｆ系、ＦｅＣｏＡｌ−Ｎ系など、多くのガス元素を含んだ組成系がある。
【００２８】
各ＭＯＳトランジスタ１０，２０からは上述した動作信号とともに電磁波８３，８４が放射されるのであるが、シリコン基板１の開口部１ａ内にこのような薄膜８ａを配置することにより、この電磁波８３，８４が半導体装置の外部に漏洩することを抑制できる。
【００２９】
次に、図１に示した半導体装置の製造方法を説明する。図２および図３は、この半導体装置を製造する際の主要な工程を示す断面図である。
まず、シリコン基板１としてＰ型シリコン（１００）基板を用意して、このシリコン基板１の表側の面の所定の領域にＬＯＣＯＳ法によりシリコン酸化膜からなる素子分離絶縁膜２を形成する。次に、この素子分離絶縁膜２によって分離された領域に、ＣＭＯＳプロセスによってＰ型ＭＯＳトランジスタ１０およびＮ型ＭＯＳトランジスタ２０をそれぞれ形成する。
【００３０】
続いて、ＣＶＤ法を用いて、この上にＰＳＧなどを堆積して、層間絶縁膜３を形成する。そして、各ＭＯＳトランジスタ１０，２０への電気的接続をとるためのコンタクトホールを層間絶縁膜３に開口した後、各コンタクトホールにＡｌなどの配線材料を埋め込んでコンタクト４ａ〜４ｄを形成する。さらに、コンタクト４ａ〜４ｄの表面に接するように層間絶縁膜３上にＡｌなどからなる配線５ａ〜５ｃを形成する。
次いで、この上に再度ＰＳＧなどを堆積して層間絶縁膜６を形成した後、この層間絶縁膜６に配線５ｂから電気信号を取り出す開口部７ａを形成する（図２（Ａ））。
【００３１】
次に、シリコン基板１の裏側の面の全域に、例えばプラズマＣＶＤ法などによりシリコン酸化膜９を形成する（図２（Ｂ））。次いで、公知のフォトリソグラフィ技術とエッチング技術を用いて、素子分離絶縁膜２に対応する部分のシリコン酸化膜９を除去して、開口部９ａを形成する（図２（Ｃ））。
そして、このようにパターンニングされたシリコン酸化膜９をエッチングマスクとして、シリコン基板１をＫＯＨ水溶液などに浸し、素子分離絶縁膜２が露出するまでシリコン基板１のエッチングを行って、開口部１ａを形成する（図３（Ａ））。
【００３２】
ＫＯＨ水溶液には、シリコン（１００）面のエッチング速度が速く、シリコン（１１１）面およびシリコン酸化膜のエッチング速度が非常に遅いという特徴がある。この特徴により、シリコン基板１はシリコン（１１１）面を境界としてテーパ状にエッチングされるとともに、シリコン酸化膜である素子分離絶縁膜２でエッチングが止まるので、制御性よく加工できる。
【００３３】
また、開口部１ａの形成は、ＫＯＨ水溶液などのアルカリ性溶液を用いたシリコンの選択的ウエットエッチング方法の他に、ＳＦ６  ガスなどを用いたシリコンの選択的気相エッチング方法、研削装置などを用いた機械的研削方法、またはこれらの方法の組み合わせによって行える。いずれの方法でもシリコン基板１上に素子分離絶縁膜２が形成されているので、所望の部分のシリコン基板１を制御性よく除去できる。
【００３４】
次に、電磁波を遮蔽する作用を有する薄膜８ａ′をスパッタ法、蒸着法、またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法などで開口部１ａ内に堆積する（図３（Ｂ））。そして、公知のフォトリソグラフィ技術とエッチング技術を用いて前記薄膜８ａ′をパターンニングして、シリコン基板１の壁面と接触しない薄膜８ａを形成して、完成する（図３（Ｃ））。
なお、図３（Ｂ）ではシリコン基板１の開口部１ａ以外の領域にも薄膜８ａ′を堆積し、図３（Ｃ）で薄膜８ａを残してすべて除去しているが、少なくともＰ型ＭＯＳトランジスタ１０側のシリコン基板１とＮ型ＭＯＳトランジスタ２０側のシリコン基板１とが電気的に接続されないように薄膜８ａ′がパターンニングされればよいので、シリコン基板１の裏側の面に薄膜８ａ′が残されていてもよい。
【００３５】
なお、本実施の形態では能動素子としてＰ型ＭＯＳトランジスタ１０およびＮ型ＭＯＳトランジスタ２０を含む半導体装置に本発明を適用した例を説明したが、本発明はＰ型ＭＯＳトランジスタ間またはＮ型ＭＯＳトランジスタ間にも適用できる。また、シリコン基板１としてＮ型の基板が用いられてもよい。さらに、本発明はバイポーラトランジスタからなる回路にも適用できる。また、本発明は、多数の素子によって構成された回路要素間にも、同様に適用できる。
したがって、素子と素子とを分離する素子間分離領域、および回路要素と回路要素とを分離する回路要素間分離領域についてシリコン基板１を除去して、電磁波を遮蔽する作用を有する薄膜８ａを配置することにより、素子間および回路要素間のクロストークを抑制できる。
【００３６】
（第２の実施の形態）
図４は本発明による半導体装置の第２の実施の形態の断面を示す概念図である。図４には、能動素子を電気的に分離する素子分離絶縁膜２上にインダクタ素子３５が作製された半導体装置に、本発明が適用された例が示されている。ただし、図４において、ＭＯＳトランジスタ１０，２０の寸法Ｌ１，Ｌ２が数μｍ程度であるのに対して、インダクタ素子３５の寸法Ｌ３は数１００μｍ程度（インダクタンスが数ｎＨの場合）であり、図４には実際の寸法が反映されていない。図４において、図１と同一部分には同一符号を付し、適宜その説明を省略する。
また、図５は図４に示したインダクタ素子３５の平面形状を示す透視図である。なお、図４には図５におけるインダクタ素子３５のＩＶ−ＩＶ′線断面が示されている。
【００３７】
インダクタ素子３５は、図４に示すように層間絶縁膜３上に形成されており、図５に示すようなスパイラル形状を有している。インダクタ素子３５の一端は、層間絶縁膜３に形成されたコンタクト３４と、素子分離絶縁膜２上に形成された配線３３と、層間絶縁膜３に形成されたコンタクト３２と、層間絶縁膜３上に形成された配線３１とを介して、Ｐ型ＭＯＳトランジスタ１０に接続されている。また、インダクタ素子３５の他端は、層間絶縁膜３上に形成された配線３６を介してＮ型ＭＯＳトランジスタ２０に接続されている。
インダクタ素子３５は、Ａｌなどの配線材料で形成される。
【００３８】
図４に示すように、インダクタ素子３５が形成されている領域（以下、インダクタ素子領域という）に対応するシリコン基板１は第１の実施の形態で示したのと同様の方法で除去され、開口部１ａが形成されている。
各ＭＯＳトランジスタ１０，２０およびインダクタ素子３５の動作周波数が高くなるとともに動作信号が漏洩しても、インダクタ素子領域の下に位置するシリコン基板１を除去することによってシリコン基板１中を伝播する経路が遮断されるので、Ｐ型ＭＯＳトランジスタ１０−インダクタ素子３５間およびＮ型ＭＯＳトランジスタ２０−インダクタ素子３５間のクロストークを抑制できる。
【００３９】
また、電磁波を遮蔽する作用を有する薄膜８ｂが、素子分離絶縁膜２の露出した部分に密着形成されている。この薄膜８ｂは図１に示した薄膜８ａと同様の材料で、同様の方法で形成される。さらに、層間絶縁膜６上にも電磁波を遮蔽する作用を有する薄膜８ｃが形成されている。これにより、インダクタ素子３５を上下から薄膜８ｂ，８ｃで挟んだ構造を実現できる。
したがって、インダクタ素子３５から上下方向に放射される電磁波を遮蔽できるので、インダクタ素子３５に由来する電磁波のおよぼす影響を抑制できる。しかも、インダクタ素子領域の下に位置するシリコン基板１が除去されており、インダクタ素子３５の近傍に薄膜８ｂを配置できるので、効果的に電磁波を遮蔽できる。
【００４０】
さらに、このような構成をとることにより、ＬＳＩプロセスが終了した後の追加プロセスで薄膜８ｂを形成できる。薄膜８ｂを強磁性体で構成した場合、高温にさらされると特性が変化してしまう。しかし、追加プロセスで薄膜８ｂを形成することにより、薄膜８ｂがＬＳＩプロセスによる熱履歴を受けなくてすむので、薄膜８ｂを単独で形成したときの特性を保持できる。
なお、能動素子を電気的に分離する素子分離絶縁膜２上にインダクタ素子３５が形成されている例を用いて本実施の形態を説明したが、素子分離絶縁膜２上に抵抗素子など他の受動素子が形成されている場合にも同様の効果が得られる。
【００４１】
（第３の実施の形態）
図６は本発明による半導体装置の第３の実施の形態の断面図である。図６において、図１と同一部分には同一符号を付し、適宜その説明を省略する。
図６には、シリコン基板（半導体基板）４１と埋込み酸化膜層（絶縁体層）４２と活性シリコン層（半導体層）からなる３層構造をもつＳＯＩ基板上に、Ｐ型ＭＯＳトランジスタ１０とＮ型ＭＯＳトランジスタ２０とからなるＣＭＯＳが作製された半導体装置に、本発明が適用された例が示されている。
【００４２】
ＳＯＩ基板が使用された半導体装置は、シリコン基板４１の表側の面の全域に埋込み酸化膜（４２）がある構造をもっている。このため、第１の実施の形態と同様に埋込み酸化膜（４２）をストッパとしてシリコン基板４１をエッチングする場合でも、シリコン基板４１の任意の領域に開口部４１ａを形成できる。
したがって、ノイズ伝播経路であったシリコン基板４１を、図１に示した素子間分離領域（または回路要素間分離領域）および図２に示した受動素子形成領域のみではなく、ＭＯＳトランジスタ１０，２０などの能動素子の素子形成領域を含めた任意の領域において除去できるので、クロストークを効果的に抑制できる。
【００４３】
さらに、シリコン基板４１の開口部４１ａ内の所望の領域に、電磁波を遮蔽する作用を有する薄膜８ｄを配置することによって、ノイズとなる電磁波が半導体装置の外部に漏洩することを抑制できる。
【００４４】
次に、図６に示した半導体装置の製造方法を簡単に説明する。図７および図８は、この半導体装置を製造する際の主要な工程を示す断面図である。
まず、図７（Ａ）に示すように、シリコン基板４１と、このシリコン基板４１上に形成された埋込み酸化膜層４２と、この埋込み酸化膜層４２上に形成された活性シリコン層４３とからなるＳＯＩ基板を用意する。このＳＯＩ基板を作製するには、シリコン基板中に酸素を注入して埋込み酸化膜層４２を形成するＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＩＭｐｌａｎｔｅｄ  ＯＸｙｇｅｎ）技術を用いてもよいし、２枚のシリコン基板を貼り合わせるＳＢＤ（Ｓｉｌｉｃｏｎ  Ｄｉｒｅｃｔ  Ｂｏｎｄｉｎｇ）技術を用いてもよいし、その他の方法を用いてもよい。
【００４５】
次に、図２（Ａ）を用いて説明したのと同様の方法で、活性シリコン層４３に図７（Ｂ）に示すようにＭＯＳトランジスタ１０，２０等を形成する。
次に、シリコン基板４１の裏側の面の所望の領域にシリコン酸化膜９を形成する（図７（Ｃ））。そして、このシリコン酸化膜９をエッチングマスクとして利用し、埋込み酸化膜層４２が露出するまでシリコン基板４１のエッチングを行って、開口部４１ａを形成する（図８（Ａ））。
最後に、露出している埋込み酸化膜４２の任意の領域に、電磁波を遮蔽する作用を有する薄膜８ｄを形成して、完成する（図８（Ｂ））。
なお、開口部４１ａおよび薄膜８ｄの形成には、第１の実施の形態に示した何れの方法を使用してもよい。
【００４６】
（第４の実施の形態）
図９は本発明による半導体装置の第４の実施の形態の断面図である。図９において、図１と同一部分には同一符号を付し、適宜その説明を省略する。
前述したように、アモルファス薄膜などの軟磁性薄膜はＧＨｚの高周波数帯域まで大きな虚数項比透磁率を保持しているので、この帯域での電磁波の遮蔽効果が大きい。
その一方で、軟磁性薄膜は大きな一軸磁気異方性を有するため、磁化困難軸方向の比透磁率は大きいが、これに垂直な磁化容易軸方向の比透磁率は小さい。したがって、図１，４，６において薄膜８ａ〜８ｄとして一軸磁気異方性を有する軟磁性薄膜を使用すると、放射状に伝播する高周波数の電磁波を効果的に遮蔽することが困難となる。
【００４７】
そこで、膜面内における磁化容易軸方向が互いに異なる軟磁性薄膜を多層化して、開口部１ａ内に配置する。
図９に示すように、開口部１ａ内に配置する薄膜８ｅを第１の軟磁性薄膜８ｅ１と第２の軟磁性薄膜８ｅ２とからなる２層構造とする場合、各薄膜８ｅ１，８ｅ２の膜面内における磁化容易軸方向は９０゜ずれていることが望ましい。
なお、この薄膜８ｅは３層以上の多層構造を有していてもよい。薄膜８ｅがｎ層構造（ｎは２以上の整数）を有している場合、各層の膜面内における磁化容易軸方向は１８０゜／２ｎ−１  ずつずれていることが望ましい。
【００４８】
このように一軸磁気異方性を有する軟磁性薄膜を多層化することにより、高周波帯域で全方位に高い比透磁率を得られる。したがって、ある層で吸収されない方向の電磁波も他の層で吸収されるので、放射状に伝播する高周波数の電磁波を効果的に遮蔽することが可能となる。
【００４９】
なお、図９には図示していないが、軟磁性薄膜８ｅ１，８ｅ２間にシリコン酸化膜などの絶縁層が成膜されていてもよい。軟磁性薄膜８ｅ１，８ｅ２が接触している構成で高温に加熱されると、各薄膜８ｅ１，８ｅ２が互いに影響をおよぼして磁化容易軸方向が変化することがあるからである。しかし、熱処理をしない限りは前記絶縁層の有無に関わらず同等の特性が得られる。
また、図９には図示していないが、保護層としてシリコン酸化膜などが薄膜８ｅを覆うように成膜されていてもよい。これにより、薄膜材料の蒸発や不純物の侵入を防止できる。
また、図９に示した薄膜８ｅを図４，６に示した半導体装置に適用してもよい。
【００５０】
図１０は図９に示した多層軟磁性薄膜８ｅを成膜する成膜装置を模式的に示す断面図である。また、図１１は図１０におけるＸＩ−ＸＩ′線方向の要部断面図である。
図１０に示す成膜装置５０は通常のスパッタ装置に一対の磁石５７ａ，５７ｂを付加して構成される。各磁石５７ａ，５７ｂは、薄膜８ｅの各層に一軸磁気異方性を与えるためのものであり、薄膜８ｅが形成されるシリコン基板１の面に対して平行方向の磁界Ｈが均等に生じるようにシリコン基板１の両側にそれぞれ配置される。磁石５７ａ，５７ｂは、図１０では真空容器５４の外部に設置されているが、スパッタリングされたターゲット原子（または分子）が磁石５７ａ，５７ｂに付着しないようにされていれば真空容器５４の内部に設置されてもよい。
【００５１】
また、シリコン基板１に与えられる磁界Ｈを回転できるように、各磁石５７ａ，５７ｂは図１１（Ａ），（Ｂ）に示すようにシリコン基板１を中心に回転自在に構成されている。あるいは、シリコン基板１を搭載するための基板台５１を回転自在に構成してもよい。
【００５２】
次に、図１０に示した成膜装置５０を用いて図９に示した半導体装置を製造する方法を説明する。ここでは、薄膜８ｅとしてＣｏＦｅＳｉＢ系のアモルファス薄膜を形成する場合を説明する。
まず、ＭＯＳトランジスタ１０，２０を形成した後でシリコン基板１に開口部１ａを形成した基板（図３（Ａ）参照）を、開口部１ａが形成された面を上にして、真空容器５４内の基板台５１にセットする。
次に、薄膜８ｅが形成される領域に穴のあいているマスク（図示せず）をシリコン基板１の裏側の面上に置く。
【００５３】
次に、真空ポンプによって排気口５５から排気を行い、真空容器５４内の真空度を２×１０−７Ｔｏｒｒとする。続いて、吸気口５６からＡｒガスを１０ＳＣＣＭ（Ｓｔａｎｄａｒｄ  Ｃｕｂｉｃ  Ｃｅｎｔｉｍｅｔｅｒ  ｐｅｒ  Ｍｉｎｕｔｅ）導入して、真空容器５４内の真空度を４×１０−３Ｔｏｒｒとする。
この状態で基板台５１に負の電位を印加するとともに、高周波電源５３のＲＦ出力を１Ｗ／ｃｍ２  程度の低出力としてスパッタエッチングを行い、素子分離絶縁膜２の表面をクリーニングする。
【００５４】
次に、組成がＣｏ８０Ｆｅ５Ｓｉ８Ｂ７  （ａｔ％）のターゲット５２を用意して、このターゲット５２に負の電位を印加するとともに、高周波電源５３のＲＦ出力を３Ｗ／ｃｍ２  程度としてスパッタリングを行い、開口部１ａ内にＣｏＦｅＳｉＢからなる軟磁性薄膜８ｅ１を０．３μｍ程度堆積する。このとき、磁石５７ａ，５７ｂは図１１（Ａ）に示すように配置されており、矢印で示す方向の第１の磁界Ｈ１がかけられている。すなわち、素子分離絶縁膜２の露出した面に対して平行成分を有する磁界Ｈ１を印加した中で、軟磁性薄膜８ｅ１を成膜する。
【００５５】
次に、真空容器５４内の真空度を保持したまま、磁石５７ａ，５７ｂをシリコン基板１を中心にして９０゜回転し、図１１（Ｂ）に示すように配置する。そして、磁界Ｈ１と直交する方向の第２の磁界Ｈ２の中で再度スパッタリングを行い、軟磁性薄膜８ｅ１上に軟磁性薄膜８ｅ２を０．３μｍ程度堆積する。すなわち、素子分離絶縁膜２の露出した面に対する平行成分が磁界Ｈ１と直交する方向の磁界Ｈ２を印加した中で、軟磁性薄膜８ｅ２を成膜する。
これにより、磁化容易軸方向が９０゜異なる軟磁性薄膜８ｅ１，８ｅ２の２層構造を形成できる。
【００５６】
最後に、軟磁性薄膜８ｅ１，８ｅ２からなる多層軟磁性薄膜８ｅを覆うようにＳｉＯ２  を成膜して、保護層を形成する。
このようにして形成された薄膜８ｅの比抵抗は１２０μΩｃｍ程度であり、銅、アルミニウムに比較して１桁以上大きな比抵抗を有している。
【００５７】
なお、ここで示したプロセスは薄膜８ｅの成膜方法の一例であり、本実施の形態はここで挙げた諸数値には限定されない。
また、薄膜８ｅの組成が酸化物であるときは、Ａｒ：Ｏ２  ＝１０：２のガス流量比で成膜する。
また、言うまでもなく、ここで説明した開口部１ａの形成方法および薄膜８ｅの成膜方法は、図４，６に示した半導体装置に適用可能である。
【００５８】
（第５の実施の形態）
図１２および図１３は本発明による半導体装置の第５の実施の形態を説明するためのブロック図である。
例えば、図１２（Ａ）に示すようなアナログ回路６１とＡ／Ｄ変換器６２とディジタル処理部６３とを含むＡ／Ｄ混載回路からなるＬＳＩがシリコン基板上に形成されている場合、動作周波数が高くなると、アナログ回路６１およびデジタル処理部６３のそれぞれから矢印８５，８６で示すようにノイズとなる動作信号や電磁波がシリコン基板に漏洩して、アナログ回路６１とデジタル処理部６３との間でクロストークが起こる。
【００５９】
そこで、図１２（Ｂ）の点線６４で示すように、ディジタル処理部６４に本発明を適用することにより、デジタル処理部６３の動作信号が漏洩して、シリコン基板中を伝播することを抑制できる。
図１２（Ａ）に示したＬＳＩが図２（Ａ）に示したようなシリコン基板１上に形成されている場合には、アナログ回路６１とデジタル処理部６３との間の素子分離絶縁膜２に対応する部分に図１に示したように開口部１ａを形成する。ここで、開口部１ａはアナログ回路６１とディジタル処理部６３とを分離する領域のみでなく、ディジタル回路６３を囲む領域に溝状に形成されてもよい。さらに、開口部１ａ内に電磁波を遮蔽する作用を有する薄膜８ａを配置してもよい。
【００６０】
これにより、矢印８６で示すノイズの伝播経路を遮断できるので、ディジタル信号がアナログ回路６１へノイズとして混入することを防げる結果、アナログ回路６１のＳ／Ｎ比を改善できる。
また、図１２（Ａ）に示したＬＳＩが図７（Ａ）に示したようなＳＯＩ基板上に形成されている場合には、デジタル処理部６３が形成された全領域のシリコン基板４１を除去できるので、より一層の効果が得られる。
【００６１】
また、図１２（Ｃ）の点線６５で示すように、アナログ回路６１に本発明を適用することにより、アナログ回路６１の搬送波信号および高調波信号が漏洩して、シリコン基板中を伝播することを抑制できる。
図１２（Ａ）に示したＬＳＩが図２（Ａ）に示したようなシリコン基板１上に形成されている場合には、図１２（Ｂ）の場合と同様に、アナログ回路６１とディジタル処理部６３とを分離する領域、またはアナログ回路６１を囲む領域に開口部１ａを形成する。また、開口部１ａ内に電磁波を遮蔽する作用を有する薄膜８ａを配置してもよい。
【００６２】
これにより、矢印８５で示すノイズの伝播経路を遮断できるので、アンテナ信号がディジタル処理部６３へノイズとして混入することを防げる結果、ディジタル処理部６３の誤動作を抑制できる。
また、図１２（Ａ）に示したＬＳＩがＳＯＩ基板上に形成されている場合には、アナログ回路６１が形成された全領域のシリコン基板４１を除去できるので、より一層の効果が得られる。
【００６３】
また、複数個のアナログ回路を含むＬＳＩがシリコン基板上に形成されている場合にも、動作周波数が高くなると、アナログ回路間でクロストークが起こることがある。例えば、図１３（Ａ）に示すような発振器７１と低雑音増幅器７２とミクサ７３とかなる回路では、発振器７１から漏洩した信号や電磁波が矢印８７で示すようにシリコン基板を伝播して低雑音増幅器７２に至り、低雑音増幅器７２のＳ／Ｎ比を劣化させる原因となる。
【００６４】
そこで、図１３（Ｂ）の点線７４で示すように、低雑音増幅器７２に本発明を適用する。図１３（Ａ）に示した回路が図２（Ａ）に示したようなシリコン基板１上に形成されている場合には、図１２（Ｂ）の場合と同様に、発振器７１と低雑音増幅器７２とを分離する領域、または低雑音増幅器７２を囲む領域に開口部１ａを形成する。また、開口部１ａ内に電磁波を遮蔽する作用を有する薄膜８ａを配置してもよい。
【００６５】
これにより、矢印８７で示すノイズの伝播経路を遮断できるので、低雑音増幅器７２へのノイズの混入を防げる。したがって、低雑音増幅器７２のＳ／Ｎ比を改善できるとともに、回路全体の動作の安定化を図れる。
また、図１３（Ａ）に示した回路がＳＯＩ基板上に形成されている場合には、低雑音増幅器７２が形成された全領域のシリコン基板４１を除去できるので、より一層の効果が得られる。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、素子の形成された基板の所定領域を除去することにより、クロストークが起こる経路を遮断できるので、素子間、回路要素間のクロストークを抑制できる。これによって、回路特性におけるＳ／Ｎ比の改善、回路動作の安定化、回路誤動作の抑制が可能となる。
また、基板の開口部に電磁波を遮蔽する部材を配置することにより、素子から放射される電磁波が半導体装置の外部に漏洩することを抑制できる。
ここで、この部材を磁化容易軸方向が各層で異なる軟磁性薄膜の多層構造とすることにより、高周波数の電磁波を放射方向に依存せず効果的に遮蔽できる。
【図面の簡単な説明】
【図１】本発明による半導体装置の第１の実施の形態の断面図である。
【図２】図１に示した半導体装置を製造する際の主要な工程を示す断面図である。
【図３】図２に引き続く工程を示す断面図である。
【図４】本発明による半導体装置の第２の実施の形態の断面を示す概念図である。
【図５】図４に示したインダクタ素子の平面形状を示す透視図である。
【図６】本発明による半導体装置の第３の実施の形態の断面図である。
【図７】図６に示した半導体装置を製造する際の主要な工程を示す断面図である。
【図８】図７に引き続く工程を示す断面図である。
【図９】本発明による半導体装置の第４の実施の形態の断面図である。
【図１０】図９に示した多層軟磁性薄膜を成膜装置を模式的に示す断面図である。
【図１１】図１０におけるＸＩ−ＸＩ′線方向の要部断面図である。
【図１２】本発明による半導体装置の第５の実施の形態の断面図である。
【図１３】本発明による半導体装置の第５の実施の形態の断面図である。
【図１４】従来の能動素子間クロストーク抑制方法を説明するための断面図である。
【図１５】従来の受動素子間クロストーク抑制方法を説明するための断面図である。
【符号の説明】
１，４１…シリコン基板、１ａ，７ａ〜７ｃ，９ａ，４１ａ…開口部、２…素子分離絶縁膜、３，６…層間絶縁膜、４ａ〜４ｄ，３２，３４…コンタクト、５ａ〜５ｃ，３１，３３，３６…配線、８ａ〜８ｅ，８ａ′，８ｅ１，８ｅ２…薄膜、９…シリコン酸化膜、１０，２０…ＭＯＳトランジスタ、１１…Ｎウェル、３５…インダクタ素子、４２…埋込み酸化膜層、４３…活性シリコン層、５０…成膜装置、５１…基板台、５２…ターゲット、５３…高周波電源、５４…真空容器、５５…排気口、５６…吸気口、５７ａ，５７ｂ…磁石、６１…アナログ回路、６２…Ａ／Ｄ変換器、６３…ディジタル処理部、７１…発振器、７２…低雑音増幅器、７３…ミクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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