(57)【特許請求の範囲】
【請求項１】
第１のＦＥＴ素子のスイッチングを制御する回路であって、
入力信号を受信する入力に接続されるゲートを有し、該入力信号に応答してオン及びオフする第１のＦＥＴ素子と、
第２のゲートと拡散領域とを有する第２のＦＥＴ素子であって、前記第２のゲートが前記入力信号を受信する前記入力に接続され、前記拡散領域の１つが前記第１のＦＥＴ素子の本体に接続され、前記入力信号に応答して、前記オン及びオフと同時に、前記第１のＦＥＴ素子の電圧しきい値を調整する、第１のタイプの第２のＦＥＴ素子と、
第３のゲートと拡散領域とを有する第３のＦＥＴ素子であって、前記第３のゲートが前記入力信号を受信する前記入力に接続され、前記拡散領域の１つが前記第１のＦＥＴ素子の本体に接続され、前記入力信号に応答して、前記オン及びオフと同時に、前記第１のＦＥＴ素子の電圧しきい値を調整する、第２のタイプの第３のＦＥＴ素子と、
を含み、前記拡散領域の別のものが、前記第１のＦＥＴ素子の電圧しきい値の前記調整を有効にする選択可能な電圧レベルを有する電圧端子に接続され、
前記第１のＦＥＴ素子のスイッチングを制御する構造であって、前記第１のＦＥＴ素子が第１のタイプのドーピングを有する第１のソース領域を有するものにおいて、
前記第１のタイプのドーピングを有する第１のドレインと、
第２のタイプのドーピングを有する第１の本体領域とを含み、前記第１のソース領域及び前記第１のドレイン領域が、互いに隣接せずに、前記第１の本体領域に隣接し、
前記第１の本体領域上に配置される第１の絶縁層と、
前記第１の絶縁層上に配置されるゲート層とを含み、
前記構造が少なくとも前記第２のＦＥＴ素子を含み、前記第２のＦＥＴ素子が、
第２のタイプのドーピングを有する第２のソース領域と、
第１のタイプのドーピングを有し、前記第１のＦＥＴ素子の前記第１の本体領域に隣接する第２の本体領域と、
第２のタイプのドーピングを有し、前記第２の本体領域に隣接する第２のドレイン領域とを含み、
第１のタイプのドーピングを有する第１及び第２の拡散領域と、第２のタイプのドーピングを有する第３の本体領域とを含み、前記第１及び第２の拡散領域が互いに隣接せずに、前記第３の本体領域に隣接する、前記第３のＦＥＴ素子と、
前記第３の本体領域上に配置される第２の絶縁層であって、前記ゲート層が前記第２の絶縁層上に配置される、第２の絶縁層と、
前記第１の本体領域及び前記第３のＦＥＴ素子の前記拡散領域の１つだけに隣接し、第２のタイプのドーピングを有する中間領域とを含み、前記中間領域及び前記拡散領域の前記１つが一緒に短絡される、構造を含む、回路。
【請求項２】
前記第１及び第２のＦＥＴ素子がエンハンスメント・モードＦＥＴである、請求項１記載の回路。
【請求項３】
第１のＦＥＴ素子のスイッチングを制御する回路であって、
本体と、前記本体に接続されるゲート、ソース及びドレイン電極とを有する第１のＦＥＴ素子と、
本体バイアス電圧の少なくとも１つの電源と、
前記第１のＦＥＴ素子の前記本体と、前記本体バイアス電圧の少なくとも１つの電源との間に接続され、前記本体バイアス電圧を前記第１のＦＥＴ素子に選択的に接続し、前記第１のＦＥＴ素子のしきい値電圧レベルを調整する少なくとも１つのスイッチング手段と、
前記少なくとも１つのスイッチング手段を前記第１のＦＥＴ素子の前記ゲート電極に接続し、前記本体バイアス電圧と前記ＦＥＴ本体との間の選択的スイッチ接続を制御する接続手段と
を含み、
前記少なくとも１つのスイッチング手段が、第１のタイプの第２のＦＥＴ素子と第２のタイプの第３のＦＥＴ素子とを含み、
前記第１のＦＥＴ素子のスイッチングを制御する構造であって、前記第１のＦＥＴ素子が第１のタイプのドーピングを有する第１のソース領域を有するものにおいて、
前記第１のタイプのドーピングを有する第１のドレインと、
第２のタイプのドーピングを有する第１の本体領域とを含み、前記第１のソース領域及び前記第１のドレイン領域が、互いに隣接せずに、前記第１の本体領域に隣接し、
前記第１の本体領域上に配置される第１の絶縁層と、
前記第１の絶縁層上に配置されるゲート層とを含み、
前記構造が少なくとも前記第２のＦＥＴ素子を含み、前記第２のＦＥＴ素子が、
第２のタイプのドーピングを有する第２のソース領域と、
第１のタイプのドーピングを有し、前記第１のＦＥＴ素子の前記第１の本体領域に隣接する第２の本体領域と、
第２のタイプのドーピングを有し、前記第２の本体領域に隣接する第２のドレイン領域とを含み、
第１のタイプのドーピングを有する第１及び第２の拡散領域と、第２のタイプのドーピングを有する第３の本体領域とを含み、前記第１及び第２の拡散領域が互いに隣接せずに、前記第３の本体領域に隣接する、前記第３のＦＥＴ素子と、
前記第３の本体領域上に配置される第２の絶縁層であって、前記ゲート層が前記第２の絶縁層上に配置される、第２の絶縁層と、
前記第１の本体領域及び前記第３のＦＥＴ素子の前記拡散領域の１つだけに隣接し、第２のタイプのドーピングを有する中間領域とを含み、前記中間領域及び前記拡散領域の前記１つが一緒に短絡される、構造を含む、回路。
【請求項４】
前記第１のＦＥＴ素子がＳＯＩ  ＦＥＴ素子である、請求項３記載の回路。
【請求項５】
前記少なくとも１つのスイッチング手段が、ソース、ドレイン及びゲート電極を有するＦＥＴスイッチであって、前記接続手段が前記ＦＥＴスイッチの前記ゲート電極を前記ＳＯＩ  ＦＥＴ素子の前記ゲート電極に接続して、前記ＦＥＴスイッチをオン及びオフする、請求項４記載の回路。
【請求項６】
前記ＳＯＩ  ＦＥＴ素子がＮＦＥＴである、請求項４記載の回路。
【請求項７】
前記ＳＯＩ  ＦＥＴ素子がＰＦＥＴである、請求項４記載の回路。
【請求項８】
前記ＦＥＴスイッチが前記本体バイアス電圧を前記ＳＯＩ  ＦＥＴ素子に接続し、前記ＳＯＩ  ＦＥＴ素子のしきい値電圧を低下させる、請求項５記載の回路。
【請求項９】
前記ＦＥＴスイッチが前記本体バイアス電圧を前記ＳＯＩ  ＦＥＴ素子に接続し、前記ＳＯＩ  ＦＥＴ素子のしきい値電圧を上昇させる、請求項５記載の回路。
【請求項１０】
第１のタイプのＦＥＴ素子のスイッチングを制御する回路であって、
入力信号を受信する入力に接続されるゲートを有する、第１のタイプの第１のＦＥＴ素子と、
前記入力信号を受信する前記入力に接続されるゲートを有し、前記第１のタイプの第１のＦＥＴ素子の本体に接続され、前記入力信号に応答して、前記第１のタイプの第１のＦＥＴ素子の電圧しきい値を第１の方向に調整する、第２のタイプの第２のＦＥＴ素子と、
前記入力信号を受信する前記入力に接続されるゲートを有し、前記第１のタイプの第１のＦＥＴ素子の前記本体に接続され、前記入力信号に応答して、前記第１のタイプの第１のＦＥＴ素子の前記電圧しきい値を第２の方向に調整する、第１のタイプの第３のＦＥＴ素子と
を含み、
前記第１のＦＥＴ素子のスイッチングを制御する構造であって、前記第１のＦＥＴ素子が第１のタイプのドーピングを有する第１のソース領域を有するものにおいて、
前記第１のタイプのドーピングを有する第１のドレインと、
第２のタイプのドーピングを有する第１の本体領域とを含み、前記第１のソース領域及び前記第１のドレイン領域が、互いに隣接せずに、前記第１の本体領域に隣接し、
前記第１の本体領域上に配置される第１の絶縁層と、
前記第１の絶縁層上に配置されるゲート層とを含み、
前記構造が少なくとも前記第２のＦＥＴ素子を含み、前記第２のＦＥＴ素子が、
第２のタイプのドーピングを有する第２のソース領域と、
第１のタイプのドーピングを有し、前記第１のＦＥＴ素子の前記第１の本体領域に隣接する第２の本体領域と、
第２のタイプのドーピングを有し、前記第２の本体領域に隣接する第２のドレイン領域とを含み、
第１のタイプのドーピングを有する第１及び第２の拡散領域と、第２のタイプのドーピングを有する第３の本体領域とを含み、前記第１及び第２の拡散領域が互いに隣接せずに、前記第３の本体領域に隣接する、前記第３のＦＥＴ素子と、
前記第３の本体領域上に配置される第２の絶縁層であって、前記ゲート層が前記第２の絶縁層上に配置される、第２の絶縁層と、
前記第１の本体領域及び前記第３のＦＥＴ素子の前記拡散領域の１つだけに隣接し、第２のタイプのドーピングを有する中間領域とを含み、前記中間領域及び前記拡散領域の前記１つが一緒に短絡される、構造を含む、回路。
【請求項１１】
第１のＦＥＴ素子のスイッチングを制御する構造であって、前記第１のＦＥＴ素子が第１のタイプのドーピングを有する第１のソース領域を有するものにおいて、
前記第１のタイプのドーピングを有する第１のドレインと、
第２のタイプのドーピングを有する第１の本体領域と
を含み、前記第１のソース領域及び前記第１のドレイン領域が、互いに隣接せずに、前記第１の本体領域に隣接し、
前記第１の本体領域上に配置される第１の絶縁層と、
前記第１の絶縁層上に配置されるゲート層と
を含み、前記構造が少なくとも第２のＦＥＴ素子を含み、前記第２のＦＥＴ素子が、
第２のタイプのドーピングを有する第２のソース領域と、
第１のタイプのドーピングを有し、前記第１のＦＥＴ素子の前記第１の本体領域に隣接する第２の本体領域と、
第２のタイプのドーピングを有し、前記第２の本体領域に隣接する第２のドレイン領域と
を含み、
第１のタイプのドーピングを有する第１及び第２の拡散領域と、第２のタイプのドーピングを有する第３の本体領域とを含み、前記第１及び第２の拡散領域が互いに隣接せずに、前記第３の本体領域に隣接する、第３のＦＥＴ素子と、
前記第３の本体領域上に配置される第２の絶縁層であって、前記ゲート層が前記第２の絶縁層上に配置される、第２の絶縁層と、
前記第１の本体領域及び前記第３のＦＥＴ素子の前記拡散領域の１つだけに隣接し、第２のタイプのドーピングを有する中間領域と
を含み、前記中間領域及び前記拡散領域の前記１つが一緒に短絡される、構造。
【請求項１２】
入力信号を受信する入力を含み、
前記入力が前記ゲート層、前記第３のＦＥＴ素子の拡散領域の１つ、及び前記第２の素子に接続され、前記入力信号に応答して、前記第１のＦＥＴ素子及び、前記第２または第３のＦＥＴ素子のいずれか一方だけを同時にスイッチ・オンする、請求項１１記載の構造。
【請求項１３】
前記第１の絶縁層及び前記ゲート層が、前記第１の素子の領域上よりも広く形成される、請求項１１記載の構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁体上シリコン（ＳＯＩ：Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）・トランジスタのしきい値電圧を動的に変更する手段に関して、特に、調整可能なしきい値電圧を有するＳＯＩトランジスタ素子を組み込む、高性能、低電力集積回路を提供するための、大規模集積論理回路内でのＳＯＩトランジスタ単位セルのアプリケーションに関する。
【０００２】
【従来の技術】
ＳＯＩ素子のしきい値電圧は、本体−ソース間バイアス電位を変更することにより、変更可能である。ＣＭＯＳ素子のバイアス電圧の調整、またはＳＯＩ素子及びそれらのアプリケーションに一般に関する参考文献には、次のものがある。
【０００３】
Ａｒｉｍｏｔｏらによる米国特許第５６１０６３３号は、本体バイアス電位をＭＯＳ−ＦＥＴ論理回路のための第１及び第２の値間で変換する半導体回路を開示する。
【０００４】
Ｍａｒｌｏｗによる米国特許出願第５６０８３４４号は、ＦＥＴの本体を第１の電圧または第２の電圧のいずれかに接続する、アナログ双投スイッチを開示する。
【０００５】
Ｙａｍａｇｕｃｈｉらによる米国特許第５５５７２３１号は、待機状態での消費電力を低減するための、第１の基板バイアス電圧値を生成する第１のバイアス電圧生成回路と、活動状態での動作スピードを増加するための、第２の基板バイアス電圧値を生成する第２のバイアス電圧生成回路とを含む半導体素子を開示する。
【０００６】
Ｓｈｉｇｅｈａｒａらによる米国特許第５５５２７２３号は、２つのＮチャネルＦＥＴを有するＭＯＳＦＥＴ素子のための本体バイアス・スイッチを開示し、一方のＦＥＴは制御されるＦＥＴとの共通ゲートを有し、他方は制御されるＦＥＴのゲートの信号の相補により制御されるゲートを有する。
【０００７】
Ｈｉｒａｙａｍａらによる米国特許第５４６１３３８号は、基板上の複数のトランジスタを有する回路と、活動状態での高速動作のための低しきい値バイアス電圧、及び待機状態での低消費電力のための高しきい値バイアス電圧を提供するバイアス電圧生成回路とを開示する。
【０００８】
Ｓｈｉｒａｔｏらによる米国特許第４８０９０５６号は、ＳＯＩ構造の改善された接触領域を形成する技術を開示する。
【０００９】
Ｆａｒｂらによる米国特許第５１８５５３５号は、ＳＯＩ基板上に形成される隣接ＣＭＯＳトランジスタのための、別々に制御可能で独立のバック・バイアスを開示する。
【００１０】
他の参考文献には、Ｄｏｕｓｅｋｉによる米国特許第５５９４３７１号、Ｍｕｌｌａｒｋｅｙによる米国特許第５６０２７９０号、Ｌｅｅらによる米国特許第５５４６０２０号、Ｔｙｓｏｎによる米国特許第５３１７１８１号、Ｂｌａｋｅらによる米国特許第５４２２５８３号、Ｓｔｏｏｄによる米国特許第４６１２４６１号、Ｗｉｎｎｅｒｌらによる米国特許第４７９１３１６号、Ｔａｋａｃｓらによる米国特許第５０４５７１６号、Ｃａｖｉｇｌｉａらによる米国特許第５１０３２７７号、及びＭａｔｔｈｅｗｓによる米国特許第５３４１０３４号などがある。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、浮遊体状態からバイアス状態にスイッチされ、スイッチング後にＦＥＴ素子しきい値電圧を上昇させるＦＥＴ素子を有する、本体スイッチ式ＳＯＩ  ＣＭＯＳ回路を提供することである。
【００１２】
本発明の別の目的は、オン／オフ電流比を増大するためのＦＥＴ素子ウェルの回路制御を有する、本体スイッチ式ＳＯＩ  ＣＭＯＳ回路を提供することである。
【００１３】
更に本発明の別の目的は、ＦＥＴのゲート端子がＦＥＴ本体への本体バイアスの接続を制御する、本体スイッチ式ＳＯＩ単位セル構造を提供することである。
【００１４】
更に本発明の別の目的は、活動スイッチング状態において低しきい値電圧レベルを、待機状態において高しきい値電圧レベルを有する、本体スイッチ式ＳＯＩ素子を提供することである。
【００１５】
更に本発明の別の目的は、ＳＯＩ  ＦＥＴ素子の異なる動作状態の間に、ソース−本体間電圧が別々に制御される、本体スイッチ式ＳＯＩ単位セル構造を提供することである。
【００１６】
更に本発明の別の目的は、本体−ソース間電位を変更することにより変更可能なしきい値電圧レベルを有するＦＥＴ素子を有する、本体スイッチ式ＳＯＩ  ＣＭＯＳ単位セル構造を提供することである。
【００１７】
更に本発明の別の目的は、低電圧レベル浮遊体状態からバイアス状態にスイッチされ、スイッチング後にしきい値電圧レベルを上昇させる、本体スイッチ式ＳＯＩ単位セル構造を提供することである。
【００１８】
更に本発明の別の目的は、本発明の原理に従い、ＳＯＩ素子を形成する改善された方法を提供することである。
【００１９】
更に本発明の別の目的は、本発明の原理に従うＳＯＩ単位セルを含む相補パス・ゲート論理回路を提供することである。
【００２０】
本発明の別の目的は、本発明の原理に従うＳＯＩ単位セルを含むラッチ回路を提供することである。
【００２１】
【課題を解決するための手段】
現ＣＭＯＳ技術は、低電圧及び小寸法をスケールし続けている。現在、３．５Ｖ及び２．５Ｖ動作が存在し、１．８Ｖ動作も期待されている。しかしながら、しきい値電圧のスケーリングは益々困難になりつつある。しきい値電圧が電源電圧に伴いスケールされないと、低い有効電流のために、性能的に影響を受けることになる。しきい値電圧が低い値にスケールされる場合、トランジスタはオフ状態において高リーク電流を示す。更に、データによれば、低電圧に伴いアルファ粒子感度が増加することが示され、安定な論理機能、シフトレジスタ・ラッチ及びメモリ記憶セルを設計することをより困難にする。
【００２２】
１つの解決策は、バルクＣＭＯＳ素子から、絶縁体上シリコン（ＳＯＩ）基板内の素子に変更することである。ＳＯＩ基板は、その小さな捕獲断面積のために、低いアルファ粒子感度を示す。しかしながら、衝撃イオン化が、約１．７５Ｖ以上では、より大きな総合アルファ粒子感度を生じる。１．７５Ｖ以下では、バルクＣＭＯＳに相対するアルファ粒子感度は、衝撃イオン化の大幅な低減のために、著しく低下し、０．７５Ｖでは、１桁以上の大きさの差となる。
【００２３】
本発明の他の特徴及び利点は、図面を参照しながら、以下の説明において明らかとなろう。前述の一般的な説明及び以下の詳細説明は、典型的且つ解説のためのものであり、本発明を制限するものではない。本発明に組み込まれ、その一部を構成する添付の図面は、本説明と共に、本発明の原理を一般的に説明することに貢献する。同一の参照番号は本開示を通じて、同一の部品を指し示す。
【００２４】
【発明の実施の形態】
本発明はＳＯＩ素子、特にＮＦＥＴまたはＰＦＥＴ  ＳＯＩ  ＣＭＯＳ素子を、ＮＦＥＴまたはＰＦＥＴ素子などのスイッチと組み合わせて使用することにより、集積回路内で使用され得る単位セルを提供する。
【００２５】
典型的なＳＯＩ素子は、単結晶層の下側に配置されて、（ｐ＋、ｎ−、ｐ＋）または（ｎ＋、ｐ−、ｎ＋）半導体素子を提供するようにパターニングされる、例えば二酸化ケイ素から成る比較的厚い絶縁体層を有する。
【００２６】
図１を参照すると、本発明の基本回路が示され、そこではＳＯＩ  ＮＦＥＴ素子１０のゲート端子１２が、ゲート制御スイッチ２２により、ＳＯＩ  ＮＦＥＴ素子本体１６への本体バイアス電圧１４の接続を制御する。図２では、同様のゲート端子２６、本体バイアス電圧１４、及びゲート制御スイッチ２２を有するＳＯＩ  ＰＦＥＴ素子２４が示される。図１では、ＮＦＥＴ素子ソース端子は１８で示され、ドレイン端子は２０で示される。図２では、ＰＦＥＴ素子のソース端子は３０として、またドレイン端子は３２として示される。
【００２７】
第１の動作モードでは、図１のＳＯＩ  ＮＦＥＴ素子１０（または図２のＳＯＩ  ＰＦＥＴ素子２４）がオンするとき、ゲート制御スイッチ２２が閉じられ、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオフするとき、開かれるようにセットされる。第２の動作モードでは、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオンするとき、ゲート制御スイッチ２２が開かれ、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオフするとき、閉じられる。第１の動作モードでは、スイッチングの間に、本体バイアス電圧１４が、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）のしきい値電圧を下げるポテンシャル値にセットされ、第２の動作モードでは、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）がオフの時、本体バイアス電圧１４が、ＮＦＥＴ素子１０（またはＰＦＥＴ素子２４）のしきい値電圧を上げるポテンシャル値にセットされる。図１及び図２の回路では、本体バイアス電圧が素子のソース端子への接続により獲得される。別の実施例では、本体バイアス電圧が電源への接続により獲得される。
【００２８】
図３を参照すると、ＳＯＩ  ＮＦＥＴ素子１０を含む本発明の実施例が示され、図１に示されるゲート制御スイッチ２２が、ＰＦＥＴ素子２６として実現される。ＰＦＥＴ素子２６は、本体バイアス電圧１４とＮＦＥＴ素子１０の本体１６との間に接続されるソース及びドレイン拡散領域を有する。ＰＦＥＴ素子２６は、そのゲート端子２５がＮＦＥＴ素子１０のゲート端子１２に接続されることにより、スイッチされる。図３では、ＮＦＥＴ素子１０がオフのとき、本体バイアス電圧１４がＰＦＥＴ素子２６により、ＮＦＥＴ素子１０の本体１６に接続される。
【００２９】
図４を参照すると、ＳＯＩ  ＰＦＥＴ素子２４を含む本発明の実施例が示され、図２のゲート制御スイッチ２２がＮＦＥＴ素子３４として実現される。ＮＦＥＴ素子３４は、本体バイアス電圧１４とＰＦＥＴ素子２４の本体２８との間に接続されるソース及びドレイン拡散領域を有する。ＮＦＥＴ素子３４は、そのゲート端子３３がＰＦＥＴ素子２４のゲート端子２７に接続されることにより、スイッチされる。図４では、ＰＦＥＴ素子２４がオフのとき、本体バイアス電圧１４がＮＦＥＴ素子３４により、ＰＦＥＴ素子２４の本体２８に接続される。
【００３０】
図５を参照すると、ＳＯＩ  ＮＦＥＴ素子３６を含む本発明の実施例が示され、図１のゲート制御スイッチ２２が、ＮＦＥＴ素子３８として実現され、ＮＦＥＴ素子３８は、ＮＦＥＴ素子３６のゲート端子４０への接続によりスイッチされる。図５では、ＮＦＥＴ素子３６がオンのとき、本体バイアス電圧１４がＮＦＥＴ素子３８により、ＮＦＥＴ素子３６の本体に接続される。
【００３１】
図６を参照すると、ＳＯＩ  ＰＦＥＴ素子４６を含む本発明の実施例が示され、図２のゲート制御スイッチ２２が、ＰＦＥＴ素子４８として実現され、ＰＦＥＴ素子４８は、ＰＦＥＴ素子４６のゲート端子５０への接続によりスイッチされる。図６では、ＰＦＥＴ素子４６がオンのとき、本体バイアス電圧１４がＰＦＥＴ素子４８により、ＰＦＥＴ素子４６の本体に接続される。
【００３２】
図１乃至図６に示された前述の回路は、ＭＯＳＦＥＴ素子として実現されるが、本発明は任意のまたは全てのトランジスタ素子として、他のトランジスタ・タイプ（ＪＦＥＴ及びＭＥＳＦＥＴなど）を用いても実現される。
【００３３】
本発明は、図１乃至図６に示される単一の電源の本体バイアス電圧の使用に制限されるものではない。図７を参照すると、図１のＮＦＥＴ素子１０が、２つの電源の本体バイアス信号１４Ａ及び１４Ｂと共に示される。本体バイアス信号１４Ａは、通常開状態のゲート制御スイッチ２２Ａ（すなわちゲート１２からの信号により制御される）を介して、本体１６に接続される。同様に、本体バイアス信号１４Ｂは、通常閉状態のゲート制御スイッチ２２Ｂを介して、本体１６に接続される。
【００３４】
図８では、ＰＦＥＴバージョンが示され、そこではＰＦＥＴトランジスタ２４の本体２８が、通常開状態のゲート制御スイッチ２２Ａを介して、本体バイアス信号１４Ａに接続される。同様に、本体バイアス信号１４Ｂは、通常閉状態のゲート制御スイッチ２２Ｂを介して、ＰＦＥＴ２４の本体２８に接続される。
【００３５】
図１乃至図８に示されるトランジスタ単位セルのスイッチング機能は、素子ゲートにより制御されるものに限られず、図９乃至図１２の実施例において示される回路により制御され得る。
【００３６】
単位セル１と呼ばれる図９の回路を参照すると、単位セルの実施例が、ＳＯＩＮＭＯＳトランジスタ６０を含むように示され、その本体または分離ＳＯＩ基板領域６２が、本体バイアス・トランジスタ・スイッチ６４及び６６に接続される。トランジスタ・スイッチ６４は基準信号７４に接続され、これはトランジスタ・スイッチ６４がそのゲート７８に接続される制御信号８２により動作されるとき、トランジスタ６０の本体６２に供給される。
【００３７】
同様に、トランジスタ６０の本体６２は、トランジスタ・スイッチ６６を介して基準信号７６に接続され、トランジスタ・スイッチ６６は、そのゲート８０に供給される制御信号８４により動作される。
【００３８】
図９では、トランジスタ６０及び６４がＮＭＯＳ素子として示され、トランジスタ６６がＰＭＯＳ素子として示される。ここでトランジスタ６０はＰＭＯＳ素子であってもよい。トランジスタ６０のソース７０及びドレイン７２は、高性能化のために、既知の技術を用いて個別に適合化される。参照番号７４及び７６は、トランジスタ６０がＮＭＯＳまたはＰＭＯＳトランジスタのいずれとして選択されるかに従い、及び単位セルが一緒に使用される回路アプリケーションに従い、ハイまたはロウ・レベル電圧である。
【００３９】
図１０を参照すると、単位セル２と呼ばれる本発明の別の実施例が示される。図９の単位セル１と図１０の単位セル２との違いは、単位セル２では、トランジスタ・スイッチ６４のゲート７８及びトランジスタ・スイッチ６６のゲート８０が、ノード９０により、ＮＦＥＴ  ＳＯＩトランジスタ６０のゲートに接続されることである。従って、トランジスタ・スイッチ６４及び６６は、ＮＦＥＴ  ＳＯＩトランジスタ６０のゲート上の信号により動作される。
【００４０】
図１０では、ＮＭＯＳトランジスタ６０が分離ＳＯＩ領域内に存在する。ＮＭＯＳトランジスタ６４は、ＳＯＩ基板から分離されたｐタイプ領域内に存在し、トランジスタ６４のゲート電圧が正またはハイのとき、トランジスタ６０の基板上の電圧を制御する。ＰＭＯＳトランジスタ６６は、ＳＯＩ基板から分離されたｎタイプ領域内に存在し、トランジスタ６６のゲート電圧が負またはロウのとき、トランジスタ６０の基板上の電圧を制御する。
【００４１】
図１１は、単位セル３と呼ばれる本発明の更に別の実施例を示す。単位セル３は、トランジスタ・スイッチ６６に接続される基準信号７６がグラウンド電位である以外は、図１０の単位セル２と同一である。
【００４２】
図１２は、単位セル４と呼ばれる本発明の更に別の実施例を示す。単位セル４は、図１０のＳＯＩトランジスタ６０が、図１２の単位セル４ではＰＦＥＴトランジスタである以外は、図１０の単位セル２と同一である。
【００４３】
前述のように、本発明のトランジスタ単位セルは、ロジック、シフトレジスタ及びメモリ・アプリケーション内に統合されて、高速、低消費電力のアルファ粒子非感応回路を提供する。
【００４４】
図１３を参照すると、図１０の単位セル２が相補パス・ゲート論理回路内に組み込まれる実施例が提供される。パス・ゲート回路は６本の入力リード１２０、１２２、１２４、１２６、１２８及び１３０を有し、これらはそれぞれ論理信号Ａ、Ｂ、バーＡ（ＮＯＴ  Ａ）、バーＢ（ＮＯＴ  Ｂ）、Ｂ及びバーＢに接続される（ここでは論理反転信号を”バー”として記す）。第１の単位セル１３２は、入力リード１２０及び１２８上のそれぞれ論理信号Ａ及びＢに接続される。入力リード１２０及び１２８は、単位セル２内において、図１０のリード６８及び７９に接続され、図１０のリード７２は、図１３の出力インバータ１４０に接続される。第２の単位セル１３４は、入力リード１２２及び１３０上のそれぞれ論理信号Ｂ及びバーＢに接続される。第３の単位セル１３６は、入力リード１２４及び１２８上のそれぞれ論理信号バーＡ及びＢに接続され、第４の単位セル１３８は、入力リード１２６及び１３０上のそれぞれ論理信号バーＢ及びバーＢに接続される。
【００４５】
インバータ・バッファ回路１４０は、単位セル１３２及び１３４の出力を結合し、論理信号Ａ及びＢの積の相補として、出力論理信号バーＱを提供する。第２のインバータ・バッファ回路１４２は、単位セル１３６及び１３８に接続され、論理信号Ａ及びＢの積として、出力論理信号Ｑを提供する。
【００４６】
図１３の相補パス・ゲート論理回路は、低しきい値ＳＯＩスイッチング・トランジスタを組み込み、低電圧、小スケール寸法の集積回路アプリケーションのために使用され得る。この論理回路はまた、この低電圧動作では、アルファ粒子放射に非感応的である。
【００４７】
図１０の単位セル２を使用する図１３の回路は、従来の相補パス・ゲート論理回路に勝る幾つかの利点を有する。基準信号７６を約０．４Ｖの順バイアス電圧に接続し、基準信号７４をグラウンド以下の電圧（例えば−０．５Ｖ）に接続することにより、電流導通ＮＦＥＴ６０が、ＦＥＴが通常晒されるオーバドライブを超える有効オーバドライブ範囲を通じてスイッチされる。例えば、ＮＦＥＴは（本体電圧の０．４Ｖから−０．５Ｖへの変化に際して）約１５０ｍＶのしきい値電圧（Ｖｔ）変化を経験し、これは回路が低電圧で動作しているときには、意義深いオーバドライブ変化である。従って、図１３に示される特定の実施例以外のパス・トランジスタ回路は、本発明の単位セルを使用することにより、低電圧電源において恩恵を受ける。
【００４８】
本発明の単位セルを使用しないパス・トランジスタ回路は、電圧が低下されるとき、そのスピードの恩恵を失う。なぜなら、回路を適切に動作させるために、Ｖｔの何段階かの低下が必要となるからである。本発明では、パス・トランジスタがオンのとき、Ｖｔがロウであり、回路内で何段階かのＶｔ低下を可能にする。パス・トランジスタがオフのとき、Ｖｔはハイであり、追加のリーク電流を阻止し、良好な雑音余裕度を提供する。
【００４９】
図１３の回路における本発明の別の利点は、本体スイッチング振舞いが、オーバドライブの同一の変化（Ｖｇｓ−Ｖｔ）に対して、著しく低い電源電圧での動作を可能にする。例えば、単位セルの使用は、０．６Ｖｄｄ以下での動作を可能にする。有効電力はＶｄｄの２乗に比例するので、これは電源の低下を可能にし、Ｖｄｄの恩恵の獲得を可能にする一方で、高い電源電圧の電流導通能力を維持する。本発明の実施例では、例えば素子６０などの本体結合型ＦＥＴが、高い基板感度を有するように最適化され、従ってしきい値電圧スイングの基板制御を向上させる。Ｖｔの大きな変化（１５０ｍＶ以上）は、電源電圧がどの程度低く選択されるかにもとづき、意義深い性能利得を提供する。
【００５０】
図１４を参照すると、本発明の単位セルの別の論理回路アプリケーションが示される。図１４では、電圧Ｖｄｄとグラウンド間に接続されて、ラッチ機能を提供する４つの単位セル１５０、１５２、１５４及び１５６を含む回路が提供される。単位セル１５０及び１５４は、リード１５８上のラッチ信号に接続され、単位セル１５２及び１５６は、リード１６０上のラッチ信号に接続される。
【００５１】
好適な実施例は単位セル４（図１４の素子１５０及び１５２）を有し、図１２の基準信号９６がグラウンドに接続され、図１２の基準信号９４がＶｄｄに接続される。更に、単位セル２（図１４の素子１５４及び１５６）は、図１０の基準信号７６がグラウンドに、基準信号７４がＶｄｄに接続される。この実施例は、Ｖｄｄが約０．６Ｖ程度の非常に低い電圧において貴重である。０．６Ｖ以下のＶｄｄでは、高い方の基準電圧がＶｄｄよりも高く、低い方の基準電圧がグラウンドよりも低い。０．６Ｖよりも高いＶｄｄでは、高い基準電圧がＶｄｄよりも低い。
【００５２】
図１４のラッチ回路は、アルファ粒子非感応性が重要となる低電圧、小スケール寸法のアプリケーションにも適用可能である。
【００５３】
図１４のラッチ回路での本発明の単位セルの使用の利点は、図１３のそれらと類似である。図１４では、本体制御を有するＮＦＥＴ及びＰＦＥＴ素子の両方が使用される。図１４のラッチ回路の動作の間、基板バイアスの変化もＶｔを変化させる。更に、Ｖｔのこの変化はまた、ラッチ回路の安定性を向上させる。その結果、低電圧動作において、図１４の回路は、非常に低いＶｄｄ電圧で動作する従来の回路に比較して、より安定にラッチする。更に、ラッチ回路が大規模アレイ内で使用される場合、素子がオフの時の高いＶｔは待機時消費電力を低減する。
【００５４】
図１３及び図１４は、２つの論理回路における本発明の単位セルの使用を示す。他の論理回路も同様に、それらの使用から恩恵を受ける。例えば、刊行物Ｔｏｐ−Ｄｏｗｎ  Ｐａｓｓ  Ｔｒａｎｓｉｓｔｏｒ  Ｌｏｇｉｃ  Ｄｅｓｉｇｎ、ＩＥＥＥ  Ｊ．  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．  ３１、Ｎｏ．  ６  ｐｐ．  ７９２−８０３、Ｊｕｎｅ  １９９６は、相補パス・トランジスタ設計及び幾つかの他のパス・トランジスタ回路を示し、これらについても、図示のパス・トランジスタの代わりに、本発明の単位セルを使用することにより、恩恵を受けることができる。
【００５５】
図１５乃至図２５を参照すると、図１０に示されるタイプの３つのＦＥＴを用いて、本発明の本体スイッチ式ＳＯＩ素子を形成する方法の様々なステップを示す上面図及び側面図が提供される。
【００５６】
図１５は、図１０に示されるような単位セルの形成における第１のステップを示す側面図である。ＳＯＩウエハ２００はシリコン基板２９０、酸化物層３００及びシリコン層３１０を含み、標準のトレンチ分離プロセス・ステップにより、酸化物領域３０５が形成される。図１６は、プロセスの第１のステップにおける酸化物分離境界層の構成の上面図である。
【００５７】
図１７は、標準のＶＬＳＩプロセスを用いて、フォトレジスト・マスク３１２を画定し、Ｎウェル・ドーパント３１６をシリコン層３１０内に打ち込む、次のプロセス・ステップの側面図を示す。次に、別のフォトレジスト・マスクが画定され、Ｐウェル・ドーパントがシリコン層３１０内に打ち込まれて、図１８に示される構造を生成する。図１８はまた、ゲート酸化物層３１５が成長され、ゲート・ポリシリコン層３４０が付着されてエッチングされる、次のプロセス・ステップを示す。構造の形成の上面図が、図１９、図２０及び図２１に示される。
【００５８】
次に図２２では、スペーサ３３０が付着されてエッチングされ、フォトレジスト・マスク３１４が画定され、構造がドーパント３１８により打ち込まれて、ｎ＋ソース及びドレイン拡張を形成する。その後、第２のフォトレジスト・マスク及び打込みにより、ｐ＋ソース及びドレイン拡張が形成される。
【００５９】
次に図２３に示されるように、ソース及びドレイン・スペーサを付着してエッチングし、マスキングの後、ｎ＋ソース及びドレイン・ドーパントを打ち込む。次に、再度マスキングの後、ｐ＋ソース及びドレイン・ドーパントを打ち込み、図２５に示される素子を生成する。この時点における構造の上面図が、図２４に示される。
【００６０】
図２４では、図１０で使用されたのと同一の参照番号が使用される。図２４において、トランジスタ６０はポリシリコン・ゲート領域６８、ｎ＋ソース領域７２、及びｎ＋ドレイン領域７０を含む。ｐ本体領域（図示せず）がゲート領域６８下に存在し、図２５に３１０として示される。図１０のトランジスタ６６が図２４に示され、これはゲート領域８０、ｐ＋ソース領域７６、図２４では示されないが、図２５に３１０（トランジスタ６０の本体領域３１０と同一）として示されるｐドレイン領域、及び図２４では示されないが、図２５に３２５として示されるゲート領域８０下のｎ本体領域を含む。
【００６１】
図１０のトランジスタ６４が図２４に示され、これはゲート領域７８、ｎ＋ソース領域７４、ｎ＋ドレイン領域１７４、及び図２４で示されないが、図２５で３２８として示される本体領域を含む。
【００６２】
最後に、図２５に示されるように、ケイ化物３２１、３５０、３６０及び３７０が基板上に形成され、標準のＶＬＳＩプロセス・ステップにより、素子が完成される。
【００６３】
図２５において、素子の側面図は、図１０のトランジスタ６０、６４及び６６を示し、トランジスタ６６はゲート領域８０、ｐ＋ソース領域７６、ｐドレイン領域３１０（トランジスタ６０の本体領域と同一）、及びｎ本体領域３２５を含む。酸化物層３００が、ｐタイプ層３１０、３２８、ｐ＋添加領域７６、３２０、ｎ＋添加領域７４、１７４、酸化物スペーサ３３０、ポリシリコン・ゲート３４０、及びＶｒｅｆ１及びＶｒｅｆ２へのケイ化物接続３５０、３６０の下側に示される。
【００６４】
以上、本体バイアスを変化することにより、２つのしきい値電圧状態間をスイッチされるＦＥＴ素子を有する、本体スイッチ式ＳＯＩ  ＣＭＯＳ回路について述べてきた。そこではＦＥＴのゲート端子が、ＦＥＴ本体への本体バイアスの接続を制御する。
【００６５】
本発明の前述の本体スイッチ式ＳＯＩトランジスタ単位セル素子は、活動スイッチング状態において、低しきい値電圧レベルを有し、待機状態において、高いしきい値電圧レベルを有し、異なる動作状態の間に、ソース−本体間電圧が別々に制御される。
【００６６】
本発明のトランジスタ単位セルは、ロジック及びシフトレジスタ・アプリケーション内に統合されて、高速、低電力のアルファ粒子非感応回路を提供する。
【００６７】
図２６を参照すると、セル待機電圧に対する従来のバルクＣＭＯＳ単位セル素子のソフト・エラー率の関係、及びセル待機電圧に対するＳＯＩ  ＣＭＯＳ単位セル素子のソフト・エラー率の関係が示される。図２６は、１．７５Ｖ以下の動作では、本発明のＳＯＩ  ＣＭＯＳ単位セルが良好なソフト・エラー率感度を提供することを示す。
【００６８】
本発明は好適な実施例及び好適な方法の順序に関連して述べてきたが、これらは本発明の範囲を制限するものではなく、逆に、形成ステップの順序の変更や変化も、本発明の趣旨及び範囲に含まれる。
【００６９】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００７０】
（１）第１のＦＥＴのスイッチングを制御する回路であって、
入力信号を受信する入力に接続されるゲートを有し、該入力信号に応答してオン及びオフする第１のＦＥＴと、
第２のゲートと拡散領域とを有する第２のＦＥＴであって、前記第２のゲートが前記入力信号を受信する前記入力に接続され、前記拡散領域の１つが前記第１のＦＥＴの本体に接続され、前記入力信号に応答して、前記オン及びオフと同時に、前記第１のＦＥＴの電圧しきい値を調整する、第２のＦＥＴと
を含み、前記拡散領域の別のものが、前記第１のＦＥＴの電圧しきい値の前記調整を有効にする選択可能な電圧レベルを有する電圧端子に接続される、回路。
（２）前記第１及び第２のＦＥＴがエンハンスメント・モードＦＥＴである、前記（１）記載の回路。
（３）ＦＥＴ素子のスイッチングを制御する回路であって、
本体と、前記本体に接続されるゲート、ソース及びドレイン電極とを有する第１のＦＥＴ素子と、
本体バイアス電圧の少なくとも１つの電源と、
前記ＦＥＴ素子の前記本体と、前記本体バイアス電圧の少なくとも１つの電源との間に接続され、前記本体バイアス電圧を前記ＦＥＴ素子に選択的に接続し、前記ＦＥＴ素子のしきい値電圧レベルを調整する少なくとも１つのスイッチング手段と、
前記少なくとも１つのスイッチング手段を前記ＦＥＴ素子の前記ゲート電極に接続し、前記本体バイアス電圧と前記ＦＥＴ本体との間の選択的スイッチ接続を制御する接続手段と
を含む、回路。
（４）前記ＦＥＴ素子がＳＯＩ  ＦＥＴ素子である、前記（３）記載の回路。
（５）前記少なくとも１つのスイッチング手段が、ソース、ドレイン及びゲート電極を有するＦＥＴスイッチであって、前記接続手段が前記ＦＥＴスイッチの前記ゲート電極を前記ＳＯＩ  ＦＥＴ素子の前記ゲート電極に接続して、前記ＦＥＴスイッチをオン及びオフする、前記（４）記載の回路。
（６）前記ＳＯＩ  ＦＥＴ素子がＮＦＥＴである、前記（４）記載の回路。
（７）前記ＳＯＩ  ＦＥＴ素子がＰＦＥＴである、前記（４）記載の回路。
（８）前記ＦＥＴスイッチが前記本体バイアス電圧を前記ＳＯＩ  ＦＥＴ素子に接続し、前記ＳＯＩ  ＦＥＴ素子のしきい値電圧を低下させる、前記（５）記載の回路。
（９）前記ＦＥＴスイッチが前記本体バイアス電圧を前記ＳＯＩ  ＦＥＴ素子に接続し、前記ＳＯＩ  ＦＥＴ素子のしきい値電圧を上昇させる、前記（５）記載の回路。
（１０）第１のタイプのＦＥＴ素子のスイッチングを制御する回路であって、入力信号を受信する入力に接続されるゲートを有する、第１のタイプのＦＥＴ素子と、
前記入力信号を受信する前記入力に接続されるゲートを有し、前記第１のタイプのＦＥＴ素子の本体に接続され、前記入力信号に応答して、前記第１のタイプのＦＥＴ素子の電圧しきい値を第１の方向に調整する、第２のタイプのＦＥＴ素子と、
前記入力信号を受信する前記入力に接続されるゲートを有し、前記第１の第１のタイプのＦＥＴ素子の前記本体に接続され、前記入力信号に応答して、前記第１の第１のタイプのＦＥＴ素子の前記電圧しきい値を第２の方向に調整する、第２の第１のタイプのＦＥＴ素子と
を含む、回路。
（１１）第１のＦＥＴ素子のスイッチングを制御する構造であって、前記第１のＦＥＴ素子が第１のタイプのドーピングを有する第１のソース領域を有するものにおいて、
前記第１のタイプのドーピングを有する第１のドレインと、
第２のタイプのドーピングを有する第１の本体領域と
を含み、前記第１のソース領域及び前記第１のドレイン領域が、互いに隣接せずに、前記第１の本体領域に隣接し、
前記第１の本体領域上に配置される第１の絶縁層と、
前記第１の絶縁層上に配置されるゲート層と
を含み、前記構造が少なくとも第２のＦＥＴ素子を含み、前記第２のＦＥＴ素子が、
第２のタイプのドーピングを有する第２のソース領域と、
第１のタイプのドーピングを有し、前記第１のＦＥＴ素子の前記第１の本体領域に隣接する第２の本体領域と、
第２のタイプのドーピングを有し、前記第２の本体領域に隣接する第２のドレイン領域と
を含む、構造。
（１２）前記構造が、
第１のタイプのドーピングを有する第１及び第２の拡散領域と、第２のタイプのドーピングを有する第３の本体領域とを含み、前記第１及び第２の拡散領域が互いに隣接せずに、前記第３の本体領域に隣接する、第３のＦＥＴ素子と、
前記第３の本体領域上に配置される第２の絶縁層であって、前記ゲート層が前記第２の絶縁層上に配置される、第２の絶縁層と、
前記第１の本体領域及び前記第３のＦＥＴ素子の前記拡散領域の１つだけに隣接し、第２のタイプのドーピングを有する中間領域と
を含み、前記中間領域及び前記拡散領域の前記１つが一緒に短絡される、前記（１１）記載の構造。
（１３）入力信号を受信する入力を含み、
前記入力が前記ゲート、前記拡散領域の１つ、及び前記第２の素子に接続され、前記入力信号に応答して、前記第１のＦＥＴ素子及び、前記第２または第３のＦＥＴ素子のいずれか一方だけを同時にスイッチ・オンする、前記（１２）記載の構造。
（１４）前記第１の絶縁層及び前記ゲート層が、前記第１の素子の領域上で広がる、前記（１２）記載の構造。
（１５）複数の本体スイッチ式ＳＯＩ単位セルを含む相補パス・ゲート論理回路であって、
第１のＦＥＴ素子のゲートが第２のＦＥＴ素子のゲートに接続される、各々が少なくとも２つのＦＥＴ素子を含む、少なくとも４つの本体スイッチ式ＳＯＩ単位セルと、
第１の前記本体スイッチ式ＳＯＩ単位セルに接続される第１の論理信号Ａ入力手段と、
前記第１の前記本体スイッチ式ＳＯＩ単位セル、及び第２及び第３の前記本体スイッチ式ＳＯＩ単位セルに接続される第２の論理信号Ｂ入力手段と、
前記第３の本体スイッチ式ＳＯＩ単位セルに接続される第３の論理信号ＮＯＴ
Ａ入力信号手段と、
前記第２の本体スイッチ式ＳＯＩ単位セル及び第４の前記本体スイッチ式ＳＯＩ単位セルに接続される第４の論理信号ＮＯＴ  Ｂ入力手段と、
前記第１及び第２の本体スイッチ式ＳＯＩ単位セルの出力に接続され、ＮＯＴＱ＝（ＮＯＴ  Ａ）×（ＮＯＴ  Ｂ）出力論理信号を提供する第１のインバータ・バッファ回路と、
前記第３及び第４の本体スイッチ式ＳＯＩ単位セルの出力に接続され、Ｑ＝（Ａ）×（Ｂ）出力論理信号を提供する第２のインバータ・バッファ回路と
を含む、相補パス・ゲート論理回路。
（１６）ＳＯＩ  ＦＥＴトランジスタ単位セルを形成する方法であって、
酸化物層上に配置されるシリコン層を含むＳＯＩウエハを提供するステップと、
前記シリコン層内に酸化物トレンチ分離領域を形成するステップと、
前記シリコン層をマスキングして、Ｎウェル・ドーパントを前記シリコン層の選択領域内に打ち込むステップと、
前記シリコン層をマスキングして、Ｐウェル・ドーパントを前記シリコン層の選択領域内に打ち込むステップと、
前記シリコン層上にゲート酸化物を形成するステップと、
ポリシリコン層を付着及びエッチングするステップと、
スペーサ要素を付着及びエッチングするステップと、
ｎ＋ソース及びドレイン拡張、及びｐ＋ソース及びドレイン拡張をマスキングして、打ち込むステップと、
ソース及びドレイン・スペーサを付着及びエッチングするステップと、
ｎ＋及びｐ＋ソース及びドレインをマスキングして、打ち込むステップと、
ケイ化物の層を付着するステップと
を含む、方法。
（１７）ＳＯＩ  ＦＥＴトランジスタ単位セルを形成する方法であって、
誘電体基板を提供し、前記基板上に構成済みポリシリコン層を配置するステップと、
前記ポリシリコン層内の選択位置に、第１の本体領域及び第２の本体領域を形成するステップと、
少なくとも第１及び第２の添加ソース拡散領域、及び第１及び第２の添加ドレイン拡散領域を、前記ポリシリコン層内に前記第１及び第２の本体領域に隣接して形成するステップと、
前記第１のソース、ドレイン及び本体領域上に第１のゲート領域を形成して、第１のＦＥＴ素子を提供し、前記第２のソース、ドレイン及び本体領域上に第２のゲート領域を形成して、第２のＦＥＴ素子を提供するステップと
を含む、方法。
（１８）前記第１のドレイン領域及び前記第１のソース領域が第１のタイプのドーピングにより打ち込まれ、前記第１の本体領域が第２のタイプのドーピングを有し、前記第１のソース領域及び第１のドレイン領域に隣接する、前記（１７）記載の方法。
（１９）前記第１及び第２のゲート領域を形成する前に、前記第１及び第２のソース、ドレイン及び本体領域上に絶縁材料層を配置するステップを含む、前記（１７）記載の方法。
（２０）前記第２のドレイン領域及び前記第２のソース領域が第２のタイプのドーピングにより打ち込まれ、前記第２の本体領域が第１のタイプのドーピングを有し、前記第１の本体領域に隣接する、前記（１７）記載の方法。
（２１）前記ポリシリコン層内の選択位置に第３の本体領域を形成するステップと、
第３の添加ソース拡散領域及び第３の添加ドレイン拡散領域を、前記ポリシリコン層内に前記第３の本体領域に隣接して形成するステップと、
前記第３のソース、ドレイン及び本体領域上に第３のゲート領域を形成して、第３のＦＥＴ素子を提供するステップと
を含む、前記（１７）記載の方法。
【図面の簡単な説明】
【図１】本体バイアス信号を素子に接続するためのゲート制御スイッチを有する本体スイッチ式ＳＯＩ回路の、基本ＮＦＥＴ構成を示す図である。
【図２】本体バイアス信号を素子に接続するためのゲート制御スイッチを有する本体スイッチ式ＳＯＩ回路の、基本ＰＦＥＴ構成を示す図である。
【図３】ゲート端子が素子への本体バイアス信号のスイッチ接続を制御する、本体スイッチ式ＳＯＩ回路のＮＭＯＳ素子単位セル構成を示す図である。
【図４】ゲート端子が素子への本体バイアス信号のスイッチ接続を制御する、本体スイッチ式ＳＯＩ回路のＰＭＯＳ素子単位セル構成を示す図である。
【図５】ゲート端子が素子への本体バイアス信号のスイッチ接続を制御する、ＣＭＯＳ本体スイッチ式ＳＯＩ回路のＮＦＥＴ単位セル構成を示す図である。
【図６】ゲート端子が素子への本体バイアス信号のスイッチ接続を制御する、ＣＭＯＳ本体スイッチ式ＳＯＩ回路のＰＦＥＴ単位セル構成を示す図である。
【図７】２つのバイアス・レベル信号にそれぞれ接続される２つのスイッチを有する本体スイッチ式ＳＯＩ  ＮＦＥＴトランジスタ回路を使用する、本発明に従うトランジスタ単位セルの実施例を示す図である。
【図８】２つのバイアス・レベル信号にそれぞれ接続される２つのスイッチを有する本体スイッチ式ＳＯＩ  ＰＦＥＴトランジスタ回路を使用する、本発明に従うトランジスタ単位セルの実施例を示す図である。
【図９】本発明に従うＳＯＩトランジスタ回路を使用するトランジスタ単位セルの実施例を示す図である。
【図１０】本発明の原理に従うＳＯＩトランジスタ回路を使用するトランジスタ単位セルの別の実施例を示す図である。
【図１１】本発明の原理に従うＳＯＩトランジスタ回路を使用するトランジスタ単位セルの更に別の実施例を示す図である。
【図１２】本発明の原理に従うＳＯＩトランジスタ回路を使用するトランジスタ単位セルの更に別の実施例を示す図である。
【図１３】本発明の原理に従うＳＯＩトランジスタ単位セルを使用する相補パス・ゲート論理回路の実施例を示す図である。
【図１４】本発明の原理に従うＳＯＩトランジスタ単位セルを使用するラッチ回路の実施例を示す図である。
【図１５】本発明の原理に従うＳＯＩトランジスタ単位セルを形成するプロセスの第１のステップを示す側面図である。
【図１６】プロセスの第１のステップにおける酸化物分離境界層の構成の上面図である。
【図１７】標準のＶＬＳＩプロセスを用いて、フォトレジスト・マスク３１２を画定し、Ｎウェル・ドーパント３１６をシリコン層３１０内に打ち込む、形成の次のステップを示す側面図である。
【図１８】別のフォトレジスト・マスクが画定され、Ｐウェル・ドーパントがシリコン層３１０内に打ち込まれ、更にゲート酸化物層３１５が成長され、ゲート・ポリシリコン層３４０が付着されて、エッチングされる、次のプロセス・ステップを示す側面図である。
【図１９】図１７のステップの上面図である。
【図２０】図１８の前半のステップの上面図である。
【図２１】図１８の後半のステップの上面図である。
【図２２】スペーサ３３０が付着されてエッチングされ、フォトレジスト・マスク３１４が画定され、構造がドーパント３１８により打ち込まれて、ｎ＋ソース及びドレイン拡張を形成し、その後、第２のフォトレジスト・マスク及び打ち込みにより、Ｐ＋ソース及びドレイン拡張を形成するプロセス・ステップを示す側面図である。
【図２３】ソース及びドレイン・スペーサを付着してエッチングし、マスキングの後、ｎ＋ソース及びドレイン・ドーパントを打ち込み、次に、再度マスキングの後、ｐ＋ソース及びドレイン・ドーパントを打ち込むプロセス・ステップを示す側面図である。
【図２４】図２３のプロセス・ステップの結果形成される構造の上面図である。
【図２５】図２３のプロセス・ステップの結果形成される構造の側面図である。
【図２６】本発明に従う単位セルのソフト・エラー率と、従来技術に従う単位セルのソフト・エラー率との比較を示す図である。
【符号の説明】
１０、３６  ＳＯＩ  ＮＦＥＴ素子
１２、２５、２６、３３、６８  ゲート端子
１４、１４Ａ、１４Ｂ  本体バイアス電圧
１６  ＳＯＩ  ＮＦＥＴ素子本体
１８、３０、７０  ソース端子
２０、３２、７２  ドレイン端子
２２、２２Ａ、２２Ｂ  ゲート制御スイッチ
２４、４６  ＳＯＩ  ＰＦＥＴ素子
２６、４８  ＰＦＥＴ素子
２８  ＳＯＩ  ＰＦＥＴ素子本体
３４、３８  ＮＦＥＴ素子
６０  ＳＯＩ  ＮＭＯＳトランジスタ
６２  分離ＳＯＩ基板領域（本体）
６４、６６  本体バイアス・トランジスタ・スイッチ
７８、８０、９８、１００  ゲート
１２０、１２２、１２４、１２６、１２８、１３０  入力リード
１４０、１４２  インバータ
２００  ＳＯＩウエハ
２９０  シリコン基板
３００  酸化物層
３０５  酸化物量域
３１０  シリコン層
３１２、３１４  フォトレジスト・マスク
３１５  ゲート酸化物層
３１６、３１８、３１９  ドーパント
３２１、３５０、３６０、３７０  ケイ化物
３３０  酸化物スペーサ
３４０  ゲート・ポリシリコン層
【図１】
0003555861.tif 000002
【図２】
0003555861.tif 000003
【図３】
0003555861.tif 000004
【図４】
0003555861.tif 000005
【図５】
0003555861.tif 000006
【図６】
0003555861.tif 000007
【図７】
0003555861.tif 000008
【図８】
0003555861.tif 000009
【図９】
0003555861.tif 000010
【図１０】
0003555861.tif 000011
【図１１】
0003555861.tif 000012
【図１２】
0003555861.tif 000013
【図１３】
0003555861.tif 000014
【図１４】
0003555861.tif 000015
【図１５】
0003555861.tif 000016
【図１６】
0003555861.tif 000017
【図１７】
0003555861.tif 000018
【図１８】
0003555861.tif 000019
【図１９】
0003555861.tif 000020
【図２０】
0003555861.tif 000021
【図２１】
0003555861.tif 000022
【図２２】
0003555861.tif 000023
【図２３】
0003555861.tif 000024
【図２４】
0003555861.tif 000025
【図２５】
0003555861.tif 000026
【図２６】
0003555861.tif 000027