(57)【特許請求の範囲】
【請求項１】
入力クロックに同期してドットマトリクス状のデータを１ラインずつ順次に発生するデータ入力手段と、このデータ入力手段からのドットマトリクス状のデータを１ライン以上記憶できる記憶容量を有するｍ（ｍはｎ×２以上の自然数、ｎは２以上の自然数）個以上のメモリと、このｍ個以上のメモリに前記データ入力手段からのデータを１ラインずつ順次に入力クロックに同期して書き込むメモリ書き込み手段と、前記データ入力手段からのｎラインのデータを前記ｍ個以上のメモリのうちのｎ個のメモリに１ラインずつ順次に前記入力クロックに同期して書き込む間に、前記ｍ個以上のメモリのうちの前記ｎ個のメモリ以外のメモリから（ｍ−ｎ）ラインのデータを印刷クロックに同期して同時に読み出し、前記メモリへのｎラインのデータの書き込み毎に、前記ｍ個以上のメモリにおけるデータを読み出すメモリを変更して画像データの読み出しを繰り返すメモリ読み出し制御手段と、前記メモリから読み出された複数ラインのデータに基づいてそれぞれのラインの印刷画像データを出力するｎ個の画像処理手段とを備えたことを特徴とするデータ処理装置。
【請求項２】
入力クロックに同期してドットマトリクス状のデータを１ラインずつ順次に発生するデータ入力手段と、このデータ入力手段からのドットマトリクス状のデータを１ライン以上記憶できる記憶容量を有するｍ（ｍはｎ×２以上の自然数、ｎは２以上の自然数）個以上のメモリと、このｍ個以上のメモリに前記データ入力手段からのデータを１ラインずつ順次に入力クロックに同期して書き込むメモリ書き込み手段と、前記データ入力手段からのｎラインのデータを前記ｍ個以上のメモリのうちのｎ個のメモリに１ラインずつ順次に前記入力クロックに同期して書き込む間に、前記ｍ個以上のメモリのうちの前記ｎ個のメモリ以外のメモリから（ｍ−ｎ）ラインのデータをｎ個の印刷クロックのうちの一番早いタイミングの印刷クロックに同期して同時に読み出し、前記メモリへのｎラインのデータの書き込み毎に、前記ｍ個以上のメモリにおけるデータを読み出すメモリを変更して画像データの読み出しを繰り返すメモリ読み出し制御手段と、前記メモリから読み出された複数ラインのデータに基づいてそれぞれのラインの印刷画像データを出力するｎ個の画像処理手段と、互いに遅延時間が異なり前記ｎ個の画像処理手段から出力されるデータのうちの一番早いタイミングで印刷するラインのデータ以外の各ラインのデータをそれぞれ遅延させる（ｎ−１）個の遅延手段とを備えたことを特徴とするデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数ライン分の画像を同時若しくは略同時に書き込む装置を有するレーザプリンタ、デジタル複写機、ファクシミリ装置等のデータ処理装置に関する。
【０００２】
【従来の技術】
従来、レーザプリンタ、デジタル複写機、ファクシミリ装置等の画像形成装置は、画像データで変調される１個のレーザダイオードよりなる記録用光源からの１本のレーザビームをポリゴンミラーからなる走査手段により感光体上で主走査方向に走査すると共に、感光体を副走査方向に移動させて感光体に１ライン分ずつ画像を書き込む装置を搭載したシングルビーム方式画像形成装置が用いられている。
【０００３】
また、画像データで独立に変調される複数のレーザダイオードよりなる記録用光源からの複数本のレーザビームをポリゴンミラーからなる走査手段により感光体上で主走査方向に走査すると共に、感光体を副走査方向に移動させて感光体上に複数ライン分の画像を同時若しくは略同時に書き込む装置を搭載したマルチビーム方式画像形成装置が提案されている。このマルチビーム方式画像形成装置は、ポリゴンミラーの１面で複数ライン分の画像を同時若しくは略同時に書き込むことができるので、低回転のポリゴンミラー、低出力のレーザダイオードを用いて高速な画像の書き込みができるという特徴を持っている。
【０００４】
上記画像形成装置に画像データを入力する場合には、１個のレーザダイオードを有する書き込み装置を搭載したシングルビーム方式画像形成装置であると、複数のレーザダイオードを有する書き込み装置を搭載したマルチビーム方式画像形成装置であるとに拘らず、１ライン分の画像データはライン同期信号により主走査方向のアドレスをリセットしてから所定の入力クロックで１画素ずつ、或いは複数画素ずつ主走査方向にアドレスをインクリメントしながら入力し、これを繰り返している。
【０００５】
マルチビーム方式画像形成装置では、複数のレーザダイオードからの複数本のレーザビームを用いて複数ライン分の画像データを同時若しくは略同時に書き込むので、１ライン分ずつ入力される画像データを印刷クロックに同期した、複数のレーザダイオードを変調するための複数ライン分の画像データに同時に若しくは略同時に分配する必要がある。
【０００６】
複数のレーザダイオードからの複数本のレーザビームの走査位置が主走査方向に揃っていれば、１つのレーザビームでタイミングをとって１ライン分の画像データで１つのレーザダイオードを変調し、これと同じタイミングで残りの各レーザダイオードをそれぞれ１ライン分ずつの画像データで変調すればよい。ただし、複数のレーザビームを主走査方向に揃えた上、複数のレーザビームの副走査方向のピッチを例えば６３．５μｍ（４００ｄｐｉ）に保つのは、光学的に難しく、また、書き込み密度を可変し得る機能も要求されているために複数のレーザビームの副走査方向のピッチを書き込み密度に応じて切り替える必要があることから更に難しくなる。
【０００７】
そこで、複数本のレーザビームの走査位置を主走査方向にある程度離し、複数のレーザダイオードを含むレーザ発光部を回転させることにより、複数本のレーザビームの副走査方向のピッチの調整や複数本のレーザビームの副走査方向のピッチの切り替えを行う方式が提案されている。この方式では、複数本のレーザビームの発光タイミングは、それぞれ位相が異なるので、別々に制御する必要がある。
【０００８】
特公平８ー３４５３７号公報には、マルチビーム方式画像形成装置に関するバッファメモリの構成、方式が記載されており、複数のビーム検出信号と共通の基準クロックとに基づいて発生する複数のクロック信号をカウントする複数のカウント手段にて発生するアドレス信号によりバッファメモリから画像データを読み出してその画像データで複数の光ビームを変調することが記載されている。
【０００９】
この特公平８ー３４５３７号公報記載のマルチビーム方式画像形成装置は、具体的には、ｎ個（ｎは２以上の自然数）の光ビームによって感光部材を走査すると共に、ビーム検出手段により前記ｎ個の光ビームを検出して得られるｎ個のビーム検出信号に基づいて主走査方向の同期をとる画像形成装置において、前記ｎ個のビーム検出信号と共通の基準クロックとに基づいて、前記ｎ個のビーム検出信号に個別に同期したｎ個のクロック信号を発生する同期クロック発生手段と、前記ｎ個のビーム検出信号に個別的に同期して更新するｎ個のアドレス信号を発生すべく、それぞれが前記ｎ個のクロック信号の１つをカウントするｎ個のカウント手段と、それぞれが複数のバッファメモリを有するｎ個の記憶手段と、前記各記憶手段において１つのバッファメモリへの画像データの書き込みに並行して、前記ｎ個のビーム検出信号に個別的に同期して更新するｎ個のアドレス信号の１つを用いて他方のバッファメモリから画像データを読み出すことにより、ｎ個の光ビームの検出タイミングに応じた出力タイミングのｎ個の画像データを、前記ｎ個の光ビームを変調するための信号として出力することを特徴とするものである。
【００１０】
一方、スムージング処理と呼ばれる、注目画素およびその周辺の画素の情報により注目画素のレーザビームの点灯時間や点灯タイミング等を決め、画像のエッジ部の斜め線や円弧のギザギザを軽減する方式がある。
このスムージング処理等、注目画素の周辺の画素の情報が必要な画像処理は、ラインメモリを複数ライン分用意し、このラインメモリに記憶された複数ライン分の画像データを同時に読み出すことにより形成されるマトリクスを用い、注目画素およびその周辺の画素の情報により注目画素の特徴を抽出して画像データを決めるのである。
【００１１】
【発明が解決しようとする課題】
上記特公平８ー３４５３７号公報には、マルチビーム方式画像形成装置において、複数本の光ビームの走査タイミングを揃えることに関しては記載されているが、１ライン分ずつ入力される画像データを、複数本の光ビームをそれぞれ変調するための複数ライン分の画像データに分配することについては記載されていない。また、複数のバッファメモリから読み出した画像データはそれぞれ非同期であるので、上記ｎ個のカウント手段だけでなく、読み出し画像データを処理する信号処理回路が光ビーム数分必要になり、構成が複雑でコストが高くなる。
【００１２】
また、従来のスムージング処理等の画像処理は、独自のラインメモリを使用しており、画像データの速度変換や画像データのマルチビーム化は別のメモリで行っていた。
【００１３】
本発明は、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを副走査方向を含む周辺画素の情報により画像処理を行うことができると共に、画像処理に必要なメモリを利用して、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを印刷クロックに同期したタイミングの複数ラインの画像データに変換することができ、（ｎ−１）個の遅延手段により位相の異なる複数ライン分の画像データを得ることができ、複数本の光ビームを変調するための複数ライン分の画像データで信号処理回路を共通に使うことができる低コストなデータ処理装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、入力クロックに同期してドットマトリクス状のデータを１ラインずつ順次に発生するデータ入力手段と、このデータ入力手段からのドットマトリクス状のデータを１ライン以上記憶できる記憶容量を有するｍ（ｍはｎ×２以上の自然数、ｎは２以上の自然数）個以上のメモリと、このｍ個以上のメモリに前記データ入力手段からのデータを１ラインずつ順次に入力クロックに同期して書き込むメモリ書き込み手段と、前記データ入力手段からのｎラインのデータを前記ｍ個以上のメモリのうちのｎ個のメモリに１ラインずつ順次に前記入力クロックに同期して書き込む間に、前記ｍ個以上のメモリのうちの前記ｎ個のメモリ以外のメモリから（ｍ−ｎ）ラインのデータを印刷クロックに同期して同時に読み出し、前記メモリへのｎラインのデータの書き込み毎に、前記ｍ個以上のメモリにおけるデータを読み出すメモリを変更して画像データの読み出しを繰り返すメモリ読み出し制御手段と、前記メモリから読み出された複数ラインのデータに基づいてそれぞれのラインの印刷画像データを出力するｎ個の画像処理手段とを備えたものであり、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを副走査方向を含む周辺画素の情報により画像処理を行うことができると共に、画像処理に必要なメモリを利用して、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを印刷クロックに同期したタイミングの複数ラインの画像データに変換することができる。
【００１５】
請求項２に係る発明は、入力クロックに同期してドットマトリクス状のデータを１ラインずつ順次に発生するデータ入力手段と、このデータ入力手段からのドットマトリクス状のデータを１ライン以上記憶できる記憶容量を有するｍ（ｍはｎ×２以上の自然数、ｎは２以上の自然数）個以上のメモリと、このｍ個以上のメモリに前記データ入力手段からのデータを１ラインずつ順次に入力クロックに同期して書き込むメモリ書き込み手段と、前記データ入力手段からのｎラインのデータを前記ｍ個以上のメモリのうちのｎ個のメモリに１ラインずつ順次に前記入力クロックに同期して書き込む間に、前記ｍ個以上のメモリのうちの前記ｎ個のメモリ以外のメモリから（ｍ−ｎ）ラインのデータをｎ個の印刷クロックのうちの一番早いタイミングの印刷クロックに同期して同時に読み出し、前記メモリへのｎラインのデータの書き込み毎に、前記ｍ個以上のメモリにおけるデータを読み出すメモリを変更して画像データの読み出しを繰り返すメモリ読み出し制御手段と、前記メモリから読み出された複数ラインのデータに基づいてそれぞれのラインの印刷画像データを出力するｎ個の画像処理手段と、互いに遅延時間が異なり前記ｎ個の画像処理手段から出力されるデータのうちの一番早いタイミングで印刷するラインのデータ以外の各ラインのデータをそれぞれ遅延させる（ｎ−１）個の遅延手段とを備えたものであり、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを副走査方向を含む周辺画素の情報により画像処理を行うことができると共に、画像処理に必要なメモリを利用して、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを印刷クロックに同期したタイミングの複数ラインの画像データに変換することができ、（ｎ−１）個の遅延手段により位相の異なる複数ライン分の画像データを得ることができ、複数本の光ビームを変調するための複数ライン分の画像データで信号処理回路を共通に使うことができて低コストにできる。
【００１６】
【発明の実施の形態】
図２は本発明の一実施形態を示す。この実施形態は請求項１、２に係る発明の一実施形態であり、記録用光源として２個の半導体レーザ（以下ＬＤという）ユニットを用いたデータ処理装置であるデジタル複写機からなる画像形成装置の一実施形態である。このデジタル複写機１は、図示しない原稿の印刷すべき画像を読み取って入力する画像読取部２と、この画像読取部２により入力された画像データに各種処理を実行する信号処理部３と、この信号処理部３から出力された画像データを図示しない印刷用紙からなる印刷材に印刷して出力する画像印刷部４と有する。
【００１７】
画像読取部２においては、原稿台５の下方に、主走査方向に長いライン状の光源６及び反射ミラー７からなる第１走査ユニット８と、一対の反射ミラー９、１０からなる第２走査ユニット１１とが二対一の速度比で副走査方向に移動し得るように支持され、結像光学系１２とＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）センサ１３からなる撮像素子とが順次に配置されている。
【００１８】
信号処理部３においては、画像読取部２のＣＣＤセンサ１３に接続されたアンプ１４と、このアンプ１４からの画像データをアナログ／デジタル変換するアナログ／デジタル変換器（ＡＤＣ：Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）１５と、このＡＤＣ１５からの画像データに各種処理を実行する画像処理部１６と、この画像処理部１６からの画像データを一時記憶するバッファメモリ１７と、このバッファメモリ１７の画像データ読み出しタイミングを後述のように制御することで、２ライン化した画像データを、略同時（若しくは同時）に走査される２本の光ビーム（レーザビーム）として出射する２個のＬＤを変調するための２ライン分の画像データに変換し、かつ、画像データのスムージング処理も同時に行う印刷制御部１８と、この印刷制御部１８からの２ライン化された画像データのうちの１ライン分の画像データを遅延させる遅延手段１９と、印刷制御部１８からの遅延されない１ライン分の画像データと遅延手段１９からの１ライン分の画像データとに基づいて画像印刷部４を駆動制御する２つのＬＤ変調部２０ａ、２０ｂとを有する。
【００１９】
画像印刷部４は、それぞれＬＤ変調部２０ａ、２０ｂにより駆動制御されて画像データに応じて変調された光ビーム（レーザビーム）を発生するＬＤをそれぞれ内蔵するＬＤユニット２１ａ、２１ｂと、ビームスプリッタ２２と、シリンダレンズ２３と、各ＬＤユニット２１ａ、２１ｂより発生したレーザビームを走査するための走査手段としてのポリゴンミラー２４と、このポリゴンミラー２４を一定の回転数で回転させる図示しないモータなどを有する。
【００２０】
さらに、画像印刷部４は、ポリゴンミラー２４により走査されたレーザビームを感光体２５上に副走査方向に所定の間隔を隔てて集光して結像させ、かつ、等速で主走査方向に走査させるためのｆθレンズ２６や、感光体２５、ビーム検出手段としての光検知器からなる同期検知器２７などを有する。感光体２５は例えば感光体ドラムが用いられる。同期検知器２７は、主走査方向について有効書き込み領域の前の位置に配置され、ｆθレンズ２６からのレーザビームを受光してビーム検出信号を発生する。この同期検知器２７からのビーム検出信号は同期検知パルス信号ＸＤＥＴＰとして信号処理部３内の印刷制御部１８にフィードバックされる。
【００２１】
この画像印刷部４においては、各ＬＤユニット２１ａ、２１ｂからそれぞれ発生した２本のレーザビームは、ビームスプリッタ２２にて合成された後に、シリンダレンズ２３を透過してポリゴンミラー２４により偏向走査され、ｆθレンズ２６を介して感光体２５及び同期検知器２７に集光される。ＬＤユニット２１ａ、２１ｂから出射された２本のレーザビームはポリゴンミラー２４の同一の面で偏向走査されるが、第１のＬＤユニット２１ａから出射されたレーザビームは第２のＬＤユニット２１ｂから出射されたレーザビームよりも先に走査される。
なお、この実施形態では、記録用光源として２個のＬＤユニット２１ａ、２１ｂを用いたが、記録用光源の数は２個に限らないし、複数個のレーザ光源を１つのパッケージに納めたＬＤアレイを記録用光源として用いてもよい。
【００２２】
このような構成のデジタル複写機１においては、画像読取部２で原稿画像が読み取られて画像データが入力され、この画像データが信号処理部３を介して画像印刷部４で印刷用紙に印刷されて出力され、この過程で画像データが信号処理部３で一時記憶されて画像読取部２の入力速度と画像印刷部４の出力速度とが調停されると同時に、画像読取部２により１ライン分ずつ順次に入力される画像データが同時に２ライン分ずつ同時に出力されるように変換される。
【００２３】
より詳細には、このデジタル複写機１においては、画像読取部２にて原稿台５上に載置された原稿の印刷すべき画像が第１走査ユニット８、第２走査ユニット１１の移動で副走査方向に読取走査されて結像光学系１２によりＣＣＤセンサ１３に結像され、即ち、原稿台５上の原稿が光源６により照明されてその反射光が反射ミラー７、９、１０を介して結像光学系１２によりＣＣＤセンサ１３に結像されると共に、第１走査ユニット８、第２走査ユニット１１の移動で原稿台５上の原稿が副走査方向に走査される。
【００２４】
ＣＣＤセンサ１３は、副走査方向に連続する複数の主走査ラインとしてのドットマトリクス状の画像データを１ライン（１主走査ライン）分ずつ信号処理部３に出力する。この時、ＣＣＤセンサ１３は１ラインの画像データについてライン同期信号ＬＳＹＮＣによりアドレスをリセットしてから所定の画素クロックで主走査方向に１画素分ずつ出力することになり、この画像データが第１走査ユニット８、第２走査ユニット１１の走査速度やＣＣＤセンサ１３の読取周期などに起因した所定のライン周期で信号処理部３に１ラインずつ出力される。
【００２５】
信号処理部３では、画像読取部２のＣＣＤセンサ１３から１ラインずつ順次に入力された画像データは、アンプ１４で増幅されてＡＤＣ１５でアナログ値からデジタル値に変換され、画像処理部１６で明度補正処理や変倍処理、編集処理などの各種処理が実行された後にバッファメモリ１７に入力される。このバッファメモリ１７は印刷制御部１８からのタイミング制御信号に従って画像データが複数ライン同時に印刷制御部１８に読み出される。
【００２６】
印刷制御部１８はバッファメモリ１７から読み出された複数ラインの画像データより、２つのレーザビーム用の２枚のマトリクスを形成し、それぞれのマトリクスによりそれぞれの注目画素およびその周辺の画素の情報からそれぞれの注目画素の特徴を抽出し、画像のエッジ部の斜め線や円弧のギザギザを軽減するようにそれぞれの注目画素の画像データを決め、さらにそれぞれ範囲限定やパターン合成などの各種処理を実行してから出力する。この印刷制御部１８から出力された２ライン分の画像データのうちの主走査方向に先行する１ライン分のＬＤユニット２１ａ用画像データは、ＬＤ変調部２０ａに出力される。
【００２７】
印刷制御部１８から出力された２ライン分の画像データのうちの主走査方向に後行する１ライン分のＬＤユニット２１ｂ用画像データは、遅延手段１９により、感光体２５上に照射された２本のレーザビームの主走査方向の距離に相当する時間だけ遅延され、ＬＤ変調部２０ｂに出力される。ＬＤ変調部２０ａ、２０ｂはそれぞれ印刷制御部１８及び遅延手段１９から入力された２ライン分の画像データに対応して画像印刷部４の各ＬＤユニット２１ａ、２１ｂを変調するための駆動電流を各ＬＤユニット２１ａ、２１ｂに出力する。
【００２８】
画像印刷部４では、各ＬＤユニット２１ａ、２１ｂは、それぞれＬＤ変調部２０ａ、２０ｂにより２ライン分の画像データに対応して駆動され、２ライン分の画像データによりそれぞれ変調された２本のレーザビームを出射する。このＬＤユニット２１ａ、２１ｂからの２本のレーザビームは、ビームスプリッタ２２により合成されてシリンダレンズ２３により収束され、ポリゴンミラー２４により偏向走査されてｆθレンズ２６で補正された後に感光体２５の副走査方向に移動する被走査面に結像される。
【００２９】
感光体２５は、回転駆動部により副走査方向に駆動され、図示しない帯電チャージャなどの帯電手段により一様に帯電された後にｆθレンズ２６からの２本のレーザビームで主走査方向に繰り返して走査されることにより画像が２ライン分ずつ書き込まれてドットマトリクス状の静電潜像が形成される。この感光体２５上の静電潜像は図示しない現像手段により現像されてトナー像となり、このトナー像が図示しない転写手段により印刷用紙に転写されることで、画像印刷が実行される。
【００３０】
また、画像印刷部４では、ポリゴンミラー２４で走査されたレーザビームがｆθレンズ２６を介して感光体２５の直前にて同期検知器２７に入射すると、同期検知器２７が同期検知パルス信号ＸＤＥＴＰを信号処理部３に出力する。信号処理部３は同期検知器２７からの同期検知パルス信号ＸＤＥＴＰに基づいてバッファメモリ１７にタイミング制御信号を出力する。これにより、バッファメモリ１７で一次記憶されていた画像データは２ライン化されて画像印刷部４の印刷出力に適正なタイミングで順次に読み出される。
【００３１】
図１はデジタル複写機１のバッファメモリ１７、印刷制御部１８、遅延手段としてのＦＩＦＯメモリ１９及びその周辺回路を示す。このデジタル複写機１では、バッファメモリ１７、印刷制御部１８、ＦＩＦＯメモリ１９及びその周辺回路により、１ライン分ずつ順次に入力されるラスタ画像データをスムージング処理しながら、位相の異なる印刷クロックに同期したタイミングの２ラインずつのデータに変換する。
【００３２】
ポリゴンミラー２４からの２本のレーザビームの走査位置は主走査方向にある程度（所定の距離）離してあり、２本のレーザビームの発光タイミングは、それぞれ位相が異なり、別々に制御する必要がある。同期検知器２７が感光体２５の直前にてレーザビームを検知して同期検知パルス信号ＸＤＥＴＰを出力する同期検知時には、印刷制御部１８がＬＤユニット２１ａ、２１ｂの両方を互いに位相の異なる発光タイミングで遅延手段１９、ＬＤ変調部２１ａ、２１ｂを介して点灯させる。この場合、印刷制御部１８はＬＤユニット２１ａ、２１ｂの発光タイミングを別々に制御する。同期検知器２７は、感光体２５の直前にてｆθレンズ２６からの２本のレーザビームを検知し、ポリゴンミラー２４の１面に付き同期検知パルス信号ＸＤＥＴＰを２個出力する。
【００３３】
同期検知器２７からの同期検知パルス信号ＸＤＥＴＰは、パルス分離器３０に入力され、パルス分離器３０にてＬＤユニット２１ａからのレーザビームに対応したＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１とＬＤユニット２１ｂからのレーザビームに対応したＬＤユニット２１ｂ用同期検知パルス信号ＸＤＥＴＰ２とに分離される。また、スムージング処理に必要なマトリクスは注目画素を含むラインの前後に４ラインずつを設けて計９ラインとする。
【００３４】
バッファメモリ１７を構成するＲＡＭ３１〜４２は、説明の容易化のため、ライトアドレス信号、ライト（書き込み）データとリード（読み出し）アドレス信号、リードデータが別々の端子から入出力するようになっているが、同一のメモリについて、同時にデータのライトとリードが起きないので、アドレス信号が入力される端子はライトとリードとの区別がなくデータが入出力される端子は双方向でライトとリードに共用される通常のＲＡＭを用いても同様の構成を実現できる。また、バッファメモリ１７はアドレスを自動でインクリメントするＦＩＦＯメモリを使うこともできる。
【００３５】
ＲＡＭ３１〜４２は、書き込み・読み出しが可能であるランダムアクセスメモリであり、それぞれが１ライン分以上の画像データを記憶できる記憶容量を持つ。入力画像データは、データ入力手段である画像処理部１６にて入力クロックＰＣＬＫに同期して同期検知パルス信号ＸＤＥＴＰ１に付き２ライン分の割合で１ライン分ずつ順次に発生する。
【００３６】
この画像処理部１６からの入力画像データはライトデータとしてＲＡＭ３１〜４２全てに入力される。ＸＰＬＧＡＴＥ信号は、入力画像データの主走査方向の有効領域を示す信号で、ライトアドレスカウンタ４３及びライトパルス発生器４４に入力され、毎ラインでアクティブになる。ライトアドレスカウンタ４３は、ＸＰＬＧＡＴＥ信号がアクティブになるとリセットされ、入力クロックＰＣＬＫでインクリメントされる。
【００３７】
このライトアドレスカウンタ４３のカウント値出力は、主走査方向の位置を示し、ライトアドレス信号としてＲＡＭ３１〜４２全てのライトアドレス入力端子に入力される。ライトパルス発生器４４は、ＲＡＭ３１〜４２に１ライン分ずつ順に画像データの書き込みが行われるようなライトパルスを発生してＲＡＭ３１〜４２に入力する。
【００３８】
この場合、ライトパルス発生器４４は、ＲＡＭ３１〜４２のうちのデータの書き込まれる２個のＲＡＭとデータの読み出される１０個のＲＡＭとが順次に変わりながら、１０個のＲＡＭから画像データが読み出されている間に２個のＲＡＭに画像処理部１６からの２ラインのデータが１ラインずつ順次に入力クロックＰＣＬＫに同期して書き込まれるという動作が繰り返して行われるようにライトパルスを発生してＲＡＭ３１〜４２に入力する。
【００３９】
印刷クロック発生器は２つの印刷クロック発生器４５、４６が用いられ、印刷クロック発生器４５はパルス分離器３０からＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１が入力され、印刷クロック発生器４６はパルス分離器３０からＬＤユニット２１ｂ用同期検知パルス信号ＸＤＥＴＰ２が入力される。
【００４０】
この印刷クロック発生器４５、４６は、それぞれパルス分離器３０からのＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１、ＬＤユニット２１ｂ用同期検知パルス信号ＸＤＥＴＰ２のタイミングに位相が同期した印刷画素クロックＬＤＣＬＫ１、ＬＤＣＬＫ２を発生する。ＲＡＭ３１〜４２の読み出しタイミング生成のためのリードアドレスカウンタ４７、リードイネーブル発生器４８、印刷制御部１８の動作及びＦＩＦＯメモリ１９の書き込み動作は全てパルス分離器３０からのＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１に同期して行われる。印刷クロック発生器４５、４６は、水晶発振器やＰＬＬ周波数シンセサイザで構成されている。
【００４１】
また、パルス分離器３０からのＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１は、画像処理部１６内の画像入力部に出力され、入力画像データを発生させるタイミングを得るために使われる。リードイネーブル発生器４８は、パルス分離器３０からの同期検知パルス信号ＸＤＥＴＰ１毎にデータの書き込みが行われないＲＡＭ、例えばＲＡＭ３１、３２にデータが書き込まれている間にはＲＡＭ３３〜ＲＡＭ４２、データがＲＡＭ３３、３４に書き込まれている間にはＲＡＭ３１、３２及びＲＡＭ３５〜ＲＡＭ４２というようにデータの書き込みが行われない１０個のＲＡＭにリードイネーブル信号を出力する。このリードイネーブル発生器４８はリードイネーブル信号をアクティブにするタイミングがプログラマブルであり、このタイミングにより画像データの主走査方向の印刷開始位置及び印刷終了位置が決定される。このタイミングは、印刷用紙の横幅や搬送位置により変更され、機械誤差の調整により変更される。
【００４２】
リードアドレスカウンタ４７は、リードイネーブル発生器４８からのリードイネーブル信号がアクティブになるとリセットされ、印刷クロック発生器４５からの印刷画素クロックＬＤＣＬＫ１によりインクリメントされる。このリードアドレスカウンタ４７のカウント値出力は、印刷すべき画像データの主走査方向の位置を示し、ＲＡＭ３１〜４２全てのリードアドレス入力端子に入力される。
【００４３】
ＲＡＭ３１〜４２から読み出された画像データは、セレクタ４９に入力される。セレクタ４９は、１２個のＲＡＭ３１〜４２のうちリードイネーブル信号がアクティブになってデータを読み出している１０個のＲＡＭからのデータを古いデータから順にマトリクス化するためのシフトレジスタ群５０に入力する。シフトレジスタ群５０は、１０ライン分の幅を持ち、セレクタ４９から入力されるデータを印刷クロック発生器４５からの印刷画素クロックＬＤＣＬＫ１によりシフトする、例えば１３ｂｉｔ長のシフトレジスタであり、副走査方向に１０ライン、主走査方向に１３画素のマトリクスを形成する。このマトリクスのデータは、印刷画素クロックＬＤＣＬＫ１毎にシフトし、注目画素が変わっていく。
【００４４】
この１０ライン分のマトリクスデータのうち最新のラインデータを除いた９ライン分のマトリクスデータはＬＤユニット２１ａを変調するためのＬＤユニット２１ａ用画像データを決めるスムージング処理回路からなる画像処理部５１に入力され、１０ライン分のマトリクスデータのうち最古のラインデータを除いた９ライン分のマトリクスデータはＬＤユニット２１ｂを変調するためのＬＤユニット２１ｂ用画像データを決めるスムージング処理回路からなる画像処理部５２に入力される。
【００４５】
スムージング処理回路５１、５２は、シフトレジスタ５０から入力された、副走査方向に注目画素を含むラインとその前後の４ラインずつの計９ライン、主走査方向に注目画素とその前後の６画素ずつの計１３画素の画像データから形成されるマトリクスにより、注目画素の特徴を抽出し、画像のエッジ部の斜め線や円弧のギザギザを軽減するようにレーザビームの点灯時間や点灯タイミング等を決めるべく画像データを変換して印刷制御部１８に出力する。
【００４６】
印刷制御部１８は、スムージング処理回路５１、５２からの２ラインの画像データに範囲制限やパターン合成などの各種処理を実行する。印刷制御部１８からの２ラインの画像データは、ＬＤユニット２１ａの発光タイミングと同じタイミングであり、パルス分離器３０からのＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１に同期している。このため、この２ラインの画像データの処理は、位相の異なる２ラインの画像データを扱うのとは違い、各ラインの画像データについて共通の信号処理回路を使用できる部分が多く、大幅に回路の節約が可能になって低コストにできる。
【００４７】
印刷制御部１８から出力されたＬＤユニット２１ａ用画像データは、印刷データ（印刷用画像データ）としてＬＤ変調部２０ａに入力される。また、印刷制御部１８から出力されたＬＤユニット２１ｂ用画像データは、ＦＩＦＯメモリ１９に入力され、ＦＩＦＯメモリ１９により、感光体２５上に照射された２本のレーザビームの主走査方向の距離に相当する時間だけ遅延される。このＦＩＦＯメモリ１９からの画像データは印刷データとしてＬＤ変調部２０ｂに入力される。
【００４８】
図３は本実施形態の動作タイミングを示す。次に、この図３を用いて本実施形態におけるバッファメモリ１７の動作を説明する。図３の上側は各ＲＡＭ３１〜４２のライト（Ｗｒｉｔｅ）アドレス、リード（Ｒｅａｄ）アドレスを示す。図３の上側において、横軸は時間を示し、縦軸はＲＡＭ３１〜４２のアドレスを示す。また、太い破線は各ＲＡＭ３１〜４２のライトアドレス、太い実線は各ＲＡＭ３１〜４２のリードアドレスを示す。これらの実線及び破線から引き出して注記しているのは、実際に画像データが読み書きされるＲＡＭを記している。
【００４９】
ポリゴンミラー２４で走査された２本のレーザビームが感光体２５の主走査方向直前にある同期検知器２７に入射すると、同期検知器２７から同期検知パルス信号ＸＤＥＴＰが出力される。この場合、ポリゴンミラー２４からの２本のレーザビームの走査位置が主走査方向にある程度離されているので、同期検知器２７からの同期検知パルス信号ＸＤＥＴＰはポリゴンミラー２４の１面による２本のレーザビームの１回の走査に付き２パルスが発生する。
【００５０】
この同期検知器２７からの同期検知パルス信号ＸＤＥＴＰはパルス分離器３０にてＬＤユニット２１ａからのレーザビームに対応したＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１とＬＤユニット２１ｂからのレーザビームに対応したＬＤユニット２１ｂ用同期検知パルス信号ＸＤＥＴＰ２とに分離される。画像処理部１６内の画像入力部は、同期検知器２７から同期検知パルス信号ＸＤＥＴＰ１を受け、上述のように各種処理を実行した画像データを、同期検知パルス信号ＸＤＥＴＰ１の１周期に２ライン分の割合で１ライン分ずつ順に、クロックＰＣＬＫに同期してＸＰＬＧＡＴＥ信号と共に出力する。
【００５１】
ＲＡＭ３１〜４２のライトアドレスを示すライトアドレスカウンタ４３のカウント値は、ＸＰＬＧＡＴＥ信号の有効期間中に入力クロックＰＣＬＫでインクリメントされる。ライトパルス発生器４４で発生してＲＡＭ３１〜４２に加えられるライトパルスは画像データの１ラインずつ順次に切り換わるので、１２個のＲＡＭ３１〜４２には画像データが１ライン分ずつ順に図３の上側に太い破線でライトアドレスを示したように１画素目から順に書き込まれる。
【００５２】
一方、画像データの読み出しについては、同期検知パルス信号ＸＤＥＴＰの１周期に、該１周期に画像データが書き込まれる２つのＲＡＭとは別の１０個のＲＡＭから同時に、各ラインの画像データが、印刷画素クロックＬＤＣＬＫ１に同期してリードイネーブル発生器４８からのリードイネーブル信号がアクティブな期間、図３の上側に太い実線でリードアドレスを示したように１画素目から順に読み出される。
【００５３】
１２個のＲＡＭ３１〜４２のうちの１０個のＲＡＭから同時に読み出されたデータのうち、最新の１組（１ライン）のデータを除いた９組のデータと、最古の９組のデータがシフトレジスタ５０からスムージング処理回路５１、５２にそれぞれ入力される。スムージング処理回路５１、５２は、副走査方向に注目画素を含むラインとその前後の４ラインずつの計９ライン、主走査方向に注目画素とその前後の６画素ずつの計１３画素の画像データから形成されるマトリクスにより、注目画素の特徴を抽出し、画像のエッジ部の斜め線や円弧のギザギザを軽減するようにレーザビームの点灯時間や点灯タイミング等を決めるべく画像データを決め、２つのＬＤユニット２１ａ、２１ｂ用の印刷データとして印刷制御部１８に出力される。
【００５４】
図３の下側は１２個のＲＡＭ３１〜４２それぞれのモードを示す。ＲＡＭ３１は、ライン＃１（１ライン目）の画像データの書き込み、ライン＃１の画像データの５回の読み出し、ライン＃１３（１３ライン目）の画像データの書き込み、ライン＃１３の画像データの５回の読み出しというように画像データの書き込み、読み出しが順に行われる。ＲＡＭ３２は、ライン＃２（２ライン目）の画像データの書き込み、ライン＃２の５回の画像データの読み出し、ライン＃１４（１４ライン目）の画像データの書き込み、ライン＃１４の５回の画像データの読み出しというように画像データの書き込み、読み出しが順に行われる。
【００５５】
ＲＡＭ３３〜４２は、ＲＡＭ３１、３２にライン＃１、ライン＃２の画像データの書き込みが行われている間にその前のライン＃−９〜ライン＃０の画像データの読み出しが同時に行われる。ＲＡＭ３３〜４２から読み出されたライン＃−９〜ライン＃０の画像データは、シフトレジスタ５０でマトリクス化され、ＬＤユニット２１ａ用のスムージング処理回路５１でライン＃−９〜ライン＃−１の画像データより注目画素であるライン＃−５の画像データが決められ、これがＬＤユニット２１ａを変調するデータとして出力される。また、ＬＤユニット２１ｂ用のスムージング処理回路５２ではライン＃−８〜ライン＃０の画像データより注目画素であるライン＃−４の画像データが決められ、これがＬＤユニット２１ｂを変調するデータとして出力される。
【００５６】
その次の同期検知パルス信号ＸＤＥＴＰ１のサイクルでは、ＲＡＭ３１、３２からライン＃１、ライン＃２の画像データの読み出しが行われている間に、ＲＡＭ３３、３４に対するライン＃３、ライン＃４の画像データの書き込みが順次に行われる。この時、ＲＡＭ３４〜４２は、再度、前のライン（ライン＃−７〜ライン＃０）の画像データの読み出しが行われる。
【００５７】
このサイクルでは、スムージング処理回路５１、５２にてライン＃−３、ライン＃−２の画像データが、注目画素として、それぞれＬＤユニット２１ａ、２１ｂを変調するデータとして出力される。
このように、ＲＡＭ３１〜４２の動作が順序正しく切り替えられることにより、画像処理が行われながらデータの周波数が変換されると同時に２ラインのデータに変換される。
【００５８】
次に、ＦＩＦＯメモリ１９による画像データ遅延動作について説明する。図４はＦＩＦＯメモリ１９の端子を示す。ＦＩＦＯメモリ１９は、画像データをｆθレンズ２６から感光体２５上に照射された２本のレーザビームの主走査方向の距離に相当する画素数以上記憶する記憶容量を具備していればよい。また、ＦＩＦＯメモリ１９は画像データの書き込みと画像データの読み出しとを独立して実行するようになっている。
【００５９】
より詳細には、ＦＩＦＯメモリ１９は、書き込むべき画像データが入力される入力端子Ｄｉｎ、読み出し画像データを出力する出力端子Ｄｏｕｔ、書き込みリセット信号が入力される入力端子ＸＷＲＥＳ、読み出しリセット信号が入力される入力端子ＸＲＲＥＳ、書き込みクロックが入力される入力端子ＷＣＬＫ、読み出しクロックが入力される入力端子ＲＣＬＫ、書き込みアドレスをポイントする図示しない書き込みアドレスポインタ、読み出しアドレスをポイントする図示しない読み出しアドレスポインタ等を具備している。
【００６０】
なお、ここでは、ＦＩＦＯメモリ１９の入力端子のうちで先頭がＸである入力端子は、その信号がアクティブローであることを意味している。ＦＩＦＯメモリ１９において、書き込みアドレスポインタは、ポイントする書き込みアドレスを書き込みリセット信号により“０”にリセットし、書き込みクロックにより書き込みアドレスを順次にインクリメントする。そして、書き込みアドレスポインタは、書き込みアドレスがＦＩＦＯメモリ１９の最終アドレスに達してからその次の書き込みクロックにより書き込みアドレスを“０”にリセットし、さらに書き込みクロックにより書き込みアドレスを順次にインクリメントする。
【００６１】
同様に、読み出しアドレスポインタは、ポイントする読み出しアドレスを読み出しリセット信号により“０”にリセットし、読み出しクロックにより読み出しアドレスを順次にインクリメントする。そして、読み出しアドレスポインタは、読み出しアドレスがＦＩＦＯメモリ１９の最終アドレスに達してからその次の読み出しクロックにより読み出しアドレスを“０”にリセットし、さらに読み出しクロックにより読み出しアドレスを順次にインクリメントする。
【００６２】
この実施形態では、ＦＩＦＯメモリ１９は、入力端子Ｄｉｎには画像データとしてＬＤユニット２１ｂ用画像データが印刷制御部１８から入力され、出力端子Ｄｏｕｔから読み出したＬＤユニット２１ｂ用画像データがＬＤ変調部２０ｂへ出力され、入力端子ＸＷＲＥＳには書き込みリセット信号としてパルス分離器３０からのＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１が入力される。
【００６３】
また、ＦＩＦＯメモリ１９は、入力端子ＸＲＲＥＳには読み出しリセット信号としてパルス分離器３０からのＬＤユニット２１ｂ用同期検知パルス信号ＸＤＥＴＰ２が入力される。入力端子ＷＣＬＫには書き込みクロックとして印刷クロック発生器４５からの印刷画素クロックＬＤＣＬＫ１が入力され、入力端子ＲＣＬＫには読み出しクロックとして印刷クロック発生器４６からの印刷画素クロックＬＤＣＬＫ２が入力される。
【００６４】
図５はＦＩＦＯメモリ１９のアドレスと時間との関係及び同期検知パルス信号ＸＤＥＴＰ１、ＸＤＥＴＰ２のタイミングを例示している。図５でＦＩＦＯメモリ１９のアドレスと時間との関係を示す部分において、縦軸はＦＩＦＯメモリ１９のアドレスを示し、横軸は時間を示す。図５において、破線はＦＩＦＯメモリ１９に書き込む画像データの書き込みアドレスを意味しており、実線はＦＩＦＯメモリ１９から読み出す画像データの読み出しアドレスを意味している。また、ＦＩＦＯメモリ１９の書き込み周波数と読み出し周波数は等しい。
【００６５】
ＦＩＦＯメモリ１９に画像データが書き込まれる場合には、ＦＩＦＯメモリ１９は、最初に書き込みリセット信号としてのパルス分離器３０からのＬＤユニット２１ａ用同期検知パルス信号ＸＤＥＴＰ１により書き込みアドレスポインタのポイントする書き込みアドレスがリセットされてから、書き込みクロックとしての印刷クロック発生器４５からの印刷画素クロックＬＤＣＬＫ１がロー（低レベル）からハイ（高レベル）に遷移すると、書き込みアドレスに画像データが書き込まれる。
【００６６】
ＦＩＦＯメモリ１９は、この書き込み動作が実行される毎に書き込みアドレスがインクリメントされ、画像データが書き込みアドレス“０”から順番に書き込まれる。ただし、１ラインの画像データの長さがＦＩＦＯメモリ１９の記憶容量を超える場合には、ＦＩＦＯメモリ１９は、書き込みアドレスポインタのポイントする書き込みアドレスが１周以上するので、１ラインの画像データがＦＩＦＯメモリ１９に書き込まれる間にはＦＩＦＯメモリ１９の同一書き込みアドレスに画像データが複数回書き込まれることになる。
【００６７】
また、ＦＩＦＯメモリ１９から画像データが読み出される場合には、ＦＩＦＯメモリ１９は、最初に読み出しリセット信号としてのパルス分離器３０からのＬＤユニット２１ｂ用同期検知パルス信号ＸＤＥＴＰ２により読み出しアドレスポインタのポイントする読み出しアドレスがリセットされてから、読み出しクロックとしての印刷クロック発生器４６からの印刷画素クロックＬＤＣＬＫ２がローからハイに遷移すると、読み出しアドレスから画像データが読み出される。
【００６８】
ＦＩＦＯメモリ１９は、この読み出し動作が実行される毎に、読み出しアドレスポインタのポイントする読み出しアドレスがインクリメントされ、読み出しアドレス“０”から順番に画像データが読み出される。ただし、１ラインの画像データの長さがＦＩＦＯメモリ１９の記憶容量を超える場合には、ＦＩＦＯメモリ１９は、読み出しアドレスポインタのポイントする読み出しアドレスが１周以上するので、１ラインの画像データがＦＩＦＯメモリ１９から読み出される間にはＦＩＦＯメモリ１９の同一書き込みアドレスから画像データが複数回読み出されることになる。
【００６９】
書き込みクロックとしての印刷クロック発生器４５からの印刷画素クロックＬＤＣＬＫ１と読み出しクロックとしての印刷クロック発生器４６からの印刷画素クロックＬＤＣＬＫ２とは周波数が同じであるので、図５に示すようにＦＩＦＯメモリ１９の同じアドレスに対して画像データの書き込みと画像データの読み出しが交互に行われる。
このようにしてＦＩＦＯメモリ１９により画像データの遅延が実現される。
【００７０】
なお、この実施形態は２本のレーザビームで２ライン分ずつ感光体２５に画像の書き込みを行う実施形態であるが、本発明は走査位置が主走査方向に順次に所定の距離ずつ離れているｎ（ｎは２以上の自然数）本の光ビームでｎ本分ずつ感光体に画像の書き込みを行う場合に同様に適用することができる。この場合の一実施形態では、バッファメモリ１７はデータ入力手段としての画像処理部１６からのドットマトリクス状の画像データを１ライン分以上記憶できる記憶容量を有するｍ個以上のメモリが用いられ、ＬＤユニット２１ａ、２１ｂの代りにｎ個のＬＤユニットからなる光源が用いられる。ポリゴンミラー２４からのｎ本のレーザビームの走査位置は主走査方向に順次に所定の距離ずつ離してあり、同期検知器２７が感光体２５の直前にてｎ本のレーザビームを検知して同期検知パルス信号ＸＤＥＴＰを出力する同期検知時には、印刷制御部１８がｎ個のＬＤユニットを互いに位相の異なる発光タイミングで（ｎ−１）個の遅延手段、ｎ個のＬＤ変調部を介して点灯させる。
【００７１】
このｎ個のＬＤユニットで発生したｎ本の光ビームは、ビーム合成手段で合成された後にシリンダレンズ２３を透過してポリゴンミラー２４により同時に偏向走査され、ｆθレンズ２６を介して感光体２５及び同期検知器２７に集光される。パルス分離器３０は同期検知器２７からの同期検知パルス信号ＸＤＥＴＰをｎ個のＬＤユニットからのｎ本のレーザビームに対応したｎ個の同期検知パルス信号からなる同期信号に分離する。また、印刷クロック発生器４５、４６の代りに（ｎ−１）個の印刷クロック発生器が用いられる。
【００７２】
パルス分離器３０からのｎ個の同期検知パルス信号のうちの一番早いタイミングの同期検知パルス信号は、画像処理部１６内の画像入力部に出力され、入力画像データを発生させるタイミングを得るために使われる。ライトアドレスカウンタ４３は、ＸＰＬＧＡＴＥ信号がアクティブになるとリセットされ、入力クロックＰＣＬＫでインクリメントされる。
【００７３】
このライトアドレスカウンタ４３のカウント値出力は、主走査方向の位置を示し、ライトアドレス信号として上記ｍ個のメモリ全てのライトアドレス入力端子に入力される。ライトパルス発生器４４は上記ｍ個のメモリに１ライン分ずつ順に繰り返して画像データの書き込みが行われるようなライトパルスを発生して上記ｍ個のメモリに入力する。
【００７４】
この場合、ライトパルス発生器４４は、上記ｍ個以上のメモリのうちの上記ｎ個のメモリ以外のメモリから（ｍ−ｎ）ラインのデータがｎ個の印刷クロックのうちの一番早いタイミングの印刷クロックに同期して同時に読み出されている間に、画像処理部１６からのｎラインのデータが上記ｍ個のメモリのうちのｎ個のメモリに１ラインずつ順次に入力クロックＰＣＬＫに同期して書き込まれるようにライトパルスを発生する。上記ｎ個の印刷クロック発生器はパルス分離器３０からのｎ個の同期信号にそれぞれ同期した、同じ周波数で位相の異なるｎ個の印刷クロック（印刷画素クロック）を発生する。
【００７５】
リードイネーブル発生器４８は、パルス分離器３０からのｎ個の同期検知パルス信号のうちの一番早いタイミングの同期検知パルス信号毎に、データの書き込みが行われない（ｍ−ｎ）個のメモリにリードイネーブル信号を出力する。リードアドレスカウンタ４７は、リードイネーブル発生器４８からのリードイネーブル信号がアクティブになるとリセットされ、上記（ｎ−１）個の印刷クロック発生器からの（ｎ−１）個の印刷画素クロックのうちの一番早いタイミングの印刷画素クロックによりインクリメントされる。このリードアドレスカウンタ４７のカウント値出力は、印刷すべき画像データの主走査方向の位置を示し、上記ｍ個のメモリ全てのリードアドレス入力端子に入力される。
【００７６】
上記ｍ個のメモリから読み出された画像データは、セレクタ４９に入力される。セレクタ４９は、ｍ個のメモリのうちリードイネーブル信号がアクティブになってデータを読み出しているメモリからのデータを古いデータから順にマトリクス化するためのシフトレジスタ群５０に入力する。シフトレジスタ群５０は、セレクタ４９から入力されるデータを上記（ｎ−１）個の印刷クロック発生器からの（ｎ−１）個の印刷画素クロックのうちの一番早いタイミングの印刷画素クロックによりシフトしてマトリクスを形成する。
【００７７】
このマトリクスのデータにおいて順次に１ラインずつずれたｎ個のマトリクスデータはｎ個のスムージング処理回路からなる画像処理部にそれぞれ入力され、これらのスムージング処理回路は、それぞれシフトレジスタ５０から入力されたマトリクスデータにより、注目画素の特徴を抽出し、画像のエッジ部の斜め線や円弧のギザギザを軽減するようにレーザビームの点灯時間や点灯タイミング等を決めるべく画像データを変換して印刷制御部１８に出力する。
【００７８】
印刷制御部１８は、ｎ個のスムージング処理回路からのｎラインの画像データに範囲制限やパターン合成などの各種処理を実行する。印刷制御部１８からのｎラインの画像データのうちの最初の１ラインの画像データは印刷データ（印刷用画像データ）として１つのＬＤ変調部に入力され、このＬＤ変調部が印刷データにより１つのＬＤユニットを駆動する。
【００７９】
また、印刷制御部１８から出力された他の（ｎ−１）ラインの画像データは、遅延手段としての（ｎ−１）個のＦＩＦＯメモリにより、感光体２５上に照射されたｎ本のレーザビームの主走査方向の距離に相当する時間だけそれぞれ遅延される。これらのＦＩＦＯメモリからの画像データは印刷データとして（ｎ−１）個のＬＤ変調部に入力され、この（ｎ−１）個のＬＤ変調部が（ｎ−１）個の印刷データによりそれぞれ（ｎ−１）ＬＤユニットを駆動する。
【００８０】
上述した実施形態は、請求項１に係る発明の実施形態であって、入力クロックに同期してドットマトリクス状のデータを１ラインずつ順次に発生するデータ入力手段としての画像処理部１６と、このデータ入力手段１６からのドットマトリクス状のデータを１ライン以上記憶できる記憶容量を有するｍ（ｍはｎ×２以上の自然数、ｎは２以上の自然数）個以上のメモリと、このｍ個以上のメモリに前記データ入力手段１６からのデータを１ラインずつ順次に入力クロックに同期して書き込むライトアドレスカウンタ４３及びライトパルス発生器４４からなるメモリ書き込み手段と、前記データ入力手段１６からのｎラインのデータを前記ｍ個以上のメモリのうちのｎ個のメモリに１ラインずつ順次に前記入力クロックに同期して書き込む間に、前記ｍ個以上のメモリのうちの前記ｎ個のメモリ以外のメモリから（ｍ−ｎ）ラインのデータを印刷クロックに同期して同時に読み出し、前記メモリへのｎラインのデータの書き込み毎に、前記ｍ個以上のメモリにおけるデータを読み出すメモリを変更して画像データの読み出しを繰り返すリードアドレスカウンタ４７及びリードイネーブル発生器４８からなるメモリ読み出し制御手段と、前記メモリから読み出された複数ラインのデータに基づいてそれぞれのラインの印刷画像データを出力するｎ個のスムージング処理回路からなる画像処理手段とを備えたので、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを副走査方向を含む周辺画素の情報により画像処理を行うことができると共に、画像処理に必要なメモリを利用して、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを印刷クロックに同期したタイミングの複数ラインの画像データに変換することができる。
【００８１】
また、上述した実施形態は、請求項２に係る発明の実施形態であって、入力クロックに同期してドットマトリクス状のデータを１ラインずつ順次に発生するデータ入力手段としての画像処理部１６と、このデータ入力手段１６からのドットマトリクス状のデータを１ライン以上記憶できる記憶容量を有するｍ（ｍはｎ×２以上の自然数、ｎは２以上の自然数）個以上のメモリと、このｍ個以上のメモリに前記データ入力手段１６からのデータを１ラインずつ順次に入力クロックに同期して書き込むライトアドレスカウンタ４３及びライトパルス発生器４４からなるメモリ書き込み手段と、前記データ入力手段１６からのｎラインのデータを前記ｍ個以上のメモリのうちのｎ個のメモリに１ラインずつ順次に前記入力クロックに同期して書き込む間に、前記ｍ個以上のメモリのうちの前記ｎ個のメモリ以外のメモリから（ｍ−ｎ）ラインのデータをｎ個の印刷クロックのうちの一番早いタイミングの印刷クロックに同期して同時に読み出し、前記メモリへのｎラインのデータの書き込み毎に、前記ｍ個以上のメモリにおけるデータを読み出すメモリを変更して画像データの読み出しを繰り返すリードアドレスカウンタ４７及びリードイネーブル発生器４８からなるメモリ読み出し制御手段と、前記メモリから読み出された複数ラインのデータに基づいてそれぞれのラインの印刷画像データを出力するｎ個のスムージング処理回路からなる画像処理手段と、互いに遅延時間が異なり前記ｎ個の画像処理手段から出力されるデータのうちの一番早いタイミングで印刷するラインのデータ以外の各ラインのデータをそれぞれ遅延させる（ｎ−１）個の遅延手段とを備えたので、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを副走査方向を含む周辺画素の情報により画像処理を行うことができると共に、画像処理に必要なメモリを利用して、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを印刷クロックに同期したタイミングの複数ラインの画像データに変換することができ、（ｎ−１）個の遅延手段により位相の異なる複数ライン分の画像データを得ることができ、複数本の光ビームを変調するための複数ライン分の画像データで信号処理回路を共通に使うことができて低コストにできる。
【００８２】
なお、本発明は上記デジタル複写機以外のファクシミリ装置、プリンタ等のマルチビーム方式画像形成装置にも適用することができる。
【００８３】
【発明の効果】
以上のように請求項１に係る発明によれば、入力クロックに同期してドットマトリクス状のデータを１ラインずつ順次に発生するデータ入力手段と、このデータ入力手段からのドットマトリクス状のデータを１ライン以上記憶できる記憶容量を有するｍ（ｍはｎ×２以上の自然数、ｎは２以上の自然数）個以上のメモリと、このｍ個以上のメモリに前記データ入力手段からのデータを１ラインずつ順次に入力クロックに同期して書き込むメモリ書き込み手段と、前記データ入力手段からのｎラインのデータを前記ｍ個以上のメモリのうちのｎ個のメモリに１ラインずつ順次に前記入力クロックに同期して書き込む間に、前記ｍ個以上のメモリのうちの前記ｎ個のメモリ以外のメモリから（ｍ−ｎ）ラインのデータを印刷クロックに同期して同時に読み出し、前記メモリへのｎラインのデータの書き込み毎に、前記ｍ個以上のメモリにおけるデータを読み出すメモリを変更して画像データの読み出しを繰り返すメモリ読み出し制御手段と、前記メモリから読み出された複数ラインのデータに基づいてそれぞれのラインの印刷画像データを出力するｎ個の画像処理手段とを備えたので、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを副走査方向を含む周辺画素の情報により画像処理を行うことができると共に、画像処理に必要なメモリを利用して、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを印刷クロックに同期したタイミングの複数ラインの画像データに変換することができる。
【００８４】
請求項２に係る発明によれば、入力クロックに同期してドットマトリクス状のデータを１ラインずつ順次に発生するデータ入力手段と、このデータ入力手段からのドットマトリクス状のデータを１ライン以上記憶できる記憶容量を有するｍ（ｍはｎ×２以上の自然数、ｎは２以上の自然数）個以上のメモリと、このｍ個以上のメモリに前記データ入力手段からのデータを１ラインずつ順次に入力クロックに同期して書き込むメモリ書き込み手段と、前記データ入力手段からのｎラインのデータを前記ｍ個以上のメモリのうちのｎ個のメモリに１ラインずつ順次に前記入力クロックに同期して書き込む間に、前記ｍ個以上のメモリのうちの前記ｎ個のメモリ以外のメモリから（ｍ−ｎ）ラインのデータをｎ個の印刷クロックのうちの一番早いタイミングの印刷クロックに同期して同時に読み出し、前記メモリへのｎラインのデータの書き込み毎に、前記ｍ個以上のメモリにおけるデータを読み出すメモリを変更して画像データの読み出しを繰り返すメモリ読み出し制御手段と、前記メモリから読み出された複数ラインのデータに基づいてそれぞれのラインの印刷画像データを出力するｎ個の画像処理手段と、互いに遅延時間が異なり前記ｎ個の画像処理手段から出力されるデータのうちの一番早いタイミングで印刷するラインのデータ以外の各ラインのデータをそれぞれ遅延させる（ｎ−１）個の遅延手段とを備えたので、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを副走査方向を含む周辺画素の情報により画像処理を行うことができると共に、画像処理に必要なメモリを利用して、入力クロックに同期したタイミングで１ラインずつ順次に送られて来るデータを印刷クロックに同期したタイミングの複数ラインの画像データに変換することができ、（ｎ−１）個の遅延手段により位相の異なる複数ライン分の画像データを得ることができ、複数本の光ビームを変調するための複数ライン分の画像データで信号処理回路を共通に使うことができて低コストにできる。
【図面の簡単な説明】
【図１】本発明の一実施形態におけるバッファメモリ、印刷制御部、ＦＩＦＯメモリ及びその周辺回路を示すブロック図である。
【図２】同実施形態を示す概略図である。
【図３】同実施形態の動作タイミングを示すタイミングチャートである。
【図４】同実施形態におけるＦＩＦＯメモリの端子を示すブロック図である。
【図５】同実施形態におけるＦＩＦＯメモリのアドレスと時間との関係及び同期検知パルス信号のタイミングを例示する図である。
【符号の説明】
１６      画像処理部
１８      印刷制御部
１９      ＦＩＦＯメモリ
３１〜４２      ＲＡＭ
４３      ライトアドレスカウンタ
４４      ライトパルス発生器
４５、４６      印刷クロック発生器
４７      リードアドレスカウンタ
４８      リードイネーブル発生器
４９      セレクタ
５０      シフトレジスタ
５１、５２      スムージング処理回路
【図１】
0003545908.tif 000002
【図２】
0003545908.tif 000003
【図３】
0003545908.tif 000004
【図４】
0003545908.tif 000005
【図５】
0003545908.tif 000006