(57)【特許請求の範囲】
【請求項１】
誤り訂正符号演算回路と、
前記誤り訂正符号演算回路で生成されたデータをシリアルからパラレルへ変換するシリアル／パラレル変換回路と、
前記シリアル／パラレル変換回路でパラレル変換されたデータを蓄えるバッファメモリと、
前記バッファメモリに対する読み出し及び書き込みを制御するメモリ制御回路と、
無効データを示すフィルフレームパターンを発生させるフィルフレームパターン発生回路と、
前記バッファメモリの出力、又は、前記フィルフレームパターン発生回路の出力のいずれかを選択するセレクタと、
前記セレクタの出力に対して、フレーム同期ビットを付加するための同期パターン発生回路と、
を備える画像符号化装置であって、
前記画像符号化装置外部からの要求に応じて、外部から入力された符号化データをフレームパターンに生成して外部に出力するフレームパターン生成回路を有すること、
を特徴とする、画像符号化装置。
【請求項２】
請求項１に記載の画像符号化装置において、
前記フレームパターン生成回路から外部へ出力される前記フレームパターンは、任意のビット数を有するデータ線を介して出力されること、
を特徴とする、画像符号化装置。
【請求項３】
請求項１に記載の画像符号化装置において、
前記無効データを示すフィルフレームパターンは、
フィルフレームパターンを示すフィルフラグと、無効データを示すフィルビットデータと、フィルビットデータに対する誤り訂正符号と、よりなり、
前記フィルフレームパターン発生回路は、
前記フィルフレームパターンを、指定された期間中に発生されるフレーム数分だけ、これを任意のビット数で表されるデータ幅で出力すること、
を特徴とする、画像符号化装置。
【請求項４】
請求項１に記載の画像符号化装置において、
前記同期パターン発生回路は、
フレームパターン長毎に、順次フレーム同期パターンを発生させ、
任意のビット数で表されるデータ幅で入力されてくるデータの、所定のタイミングと所定のビット位置のデータを同期ビットパターンに置き換えること、
を特徴とする、画像符号化装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、画像を高能率符号化するＩＴＵ−Ｔ勧告のＨ．２６１によるフレームパターン生成回路を備えた画像符号化装置に関するものである。
【０００２】
【従来の技術】
ＩＴＵ−Ｔ（国際電気通信連合・電気通信標準化部門）の勧告の高能率画像符号化方式Ｈ．２６１で利用されるフレームパターン生成回路では、誤り訂正方式としてＢＣＨ（５１１，４９３）誤り訂正回路（以下、「ＢＣＨ誤り訂正回路」とする。）が使用されている。また、このＢＣＨ誤り訂正回路は回路規模を抑制する為に、通常はシリアル処理を行うように構成されている。
このようなフレームパターン生成回路Ｇを備えた従来の画像符号化装置Ｘについて、図面を参照しつつ簡単に説明する。
【０００３】
図６は、従来の画像符号化装置Ｘを構成するフレームパターン生成回路Ｇのブロック図である。このフレームパターン生成回路Ｇは、符号化データを蓄えてあるレートバッファ６０１と、レートバッファ６０１の読み出し及び書き込みを制御する制御回路６０２と、レートバッファ６０１から出力された１６ビットデータをパラレル／シリアル変換するＰ／Ｓ回路６０３と、Ｐ／Ｓ回路６０３の出力と、フィルビットとを選択するセレクタ６０４と、セレクタ６０４の出力に対してＢＣＨ誤り訂正符号を演算し、この演算結果をデータの後ろに付加し、このデータの先頭にデータが有効か否かを判定するフィルビットを付加するＢＣＨ誤り訂正符号演算回路６０５と、誤り訂正符号が付加されたデータの先頭にフレーム同期ビットを付加する同期ビット付加回路６０６と、同期ビット付加回路６０６の出力をシリアル／パラレル変換するＳ／Ｐ回路６０７とを備えている。
【０００４】
従来、ビットストリームは、画像符号化装置Ｘに対してシリアルに入出力され、また、バッファメモリに蓄えられる場合が多い。また、パラレルバスによりこの画像符号化装置Ｘと外部との間でデータのやり取りを行う場合は、通常は図６に示すように、画像符号化装置Ｘとビットストリームを受信する外部ＣＰＵ６０８とを１６ビットバスで接続して行う。
【０００５】
このように、画像符号化装置Ｘと外部ＣＰＵ６０８を１６ビットバスで接続した状態で、外部ＣＰＵ６０８から画像符号化装置Ｘに対してビットストリーム要求がなされた時に、画像符号化装置Ｘにおいて、レートバッファ６０１に符号化データバッファがあるか否かを示すＥｍｐｔｙフラグが「Ｌ」であって、なお且つ符号化データが蓄積されている場合は、制御回路６０２は、セレクタ６０４によりＰ／Ｓ回路６０３からの出力を選択し、この出力をＢＣＨ誤り訂正符号演算回路６０５に入力する。ＢＣＨ誤り訂正符号演算回路に入力されたデータの先頭には、このデータが有効なデータか、それとも無効なデータであるか、を示すフィルビットが付加される。尚、有効なデータである場合は「１」が付加される。また、４９２ビットのデータと１ビットのフィルビットに対して、ＢＣＨ誤り訂正符号演算回路６０５により１８ビットのパリティデータが演算され、その演算結果がこのデータの後ろに付加され、５１１ビットのフレームが構成される。
【０００６】
その後、この５１１ビットのフレームを構成するデータは同期ビット付加回路６０６に渡され、このフレームの先頭に、決まった８ビットで完結するフレーム同期パターン（０００１１０１１）を順に１ビット先頭に付加し、５１２ビットのフレームを構成する。そして、この５１２ビットのデータはシリアルパラレル変換され、１６ビット単位で外部ＣＰＵ６０８に渡される。
【０００７】
また、外部ＣＰＵ６０８から画像符号化装置Ｘに対してビットストリーム要求がなされた時に、画像符号化装置Ｘにおいてレートバッファ６０１からのＥｍｐｔｙフラグが「Ｈ」であった場合、制御回路６０２は、セレクタ６０４により、無効データを示す「０」を先頭にして、４９２ビットのフィルデータであるオール「１」のデータ出力を選択する。セレクタ６０４から出力されたこのフィルフレームパターンデータは、ＢＣＨ誤り訂正符号演算回路６０５を通り、パリティビット１８ビットを付加し、５１１ビットのフレームを構成する。ＢＣＨ誤り訂正符号演算回路６０５の出力は同期ビット付加回路６０６に入力され、先頭に同期ビット１ビットを付加し、５１２ビットのフレームパターンを構成する。その後、Ｓ／Ｐ回路６０７により１６ビットデータへシリアル／パラレル変換されたあと、外部ＣＰＵ６０８へと送信される。
【０００８】
【発明が解決しようとする課題】
しかし画像符号化装置Ｘを上記のような構成とすると、外部ＣＰＵ６０８に対して１６サイクルに１回しかデータの転送が出来ないため、転送効率が大幅に低下し、その結果外部ＣＰＵ６０８の、ビットストリーム転送に必要とする時間が増大するため、ＣＰＵの処理性能の低下を引き起こしてしまう、という問題があった。
本発明はこのような状況に鑑みてなされたものであり、その目的は、符号化データフレームの転送効率の向上を目的とし、かつＣＰＵの要求に対する符号化データフレーム出力までのオーバーヘッドを少なくする回路構成を備えた画像符号化装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の請求項１に記載の画像符号化装置では、誤り訂正符号演算回路と、前記誤り訂正符号演算回路で生成されたデータをシリアルからパラレルへ変換するシリアル／パラレル変換回路と、前記シリアル／パラレル変換回路でパラレル変換されたデータを蓄えるバッファメモリと、前記バッファメモリに対する読み出し及び書き込みを制御するメモリ制御回路と、無効データを示すフィルフレームパターンを発生させるフィルフレームパターン発生回路と、前記バッファメモリの出力、又は、前記フィルフレームパターン発生回路の出力のいずれかを選択するセレクタと、前記セレクタの出力に対して、フレーム同期ビットを付加するための同期パターン発生回路と、を備える画像符号化装置であって、前記画像符号化装置外部からの要求に応じて、外部から入力された符号化データをフレームパターンに生成して外部に出力するフレームパターン生成回路を有すること、を特徴とする。
【００１０】
ここで、請求項２に記載のように、請求項１に記載の画像符号化装置において、前記フレームパターン生成回路から外部へ出力される前記フレームパターンは、任意のビット数を有するデータ線を介して出力されること、は好ましい実施の形態である。
【００１１】
また、請求項３に記載のように、請求項１に記載の画像符号化装置において、前記無効データを示すフィルフレームパターンは、フィルフレームパターンを示すフィルフラグと、無効データを示すフィルビットデータと、フィルビットデータに対する誤り訂正符号と、よりなり、前記フィルフレームパターン発生回路は、前記フィルフレームパターンを、指定された期間中に発生されるフレーム数分だけ、これを任意のビット数で表されるデータ幅で出力するように構成すること、も好ましい実施の形態である。
【００１２】
さらに、請求項４に記載のように、請求項１に記載の画像符号化装置において、前記同期パターン発生回路は、フレームパターン長毎に、順次フレーム同期パターンを発生させ、任意のビット数で表されるデータ幅で入力されてくるデータの、所定のタイミングと所定のビット位置のデータを同期ビットパターンに置き換えるように構成すること、もまた好ましい実施の形態である。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。尚、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
【００１４】
（実施の形態１）
まず、第１の実施の形態として、本発明に係るフレームパターン生成回路Ｆを有した画像符号化装置Ａについて、図面を参照しつつ説明する。
図１は、本発明に係る画像符号化装置Ａを構成するフレームパターン生成回路Ｆのブロック図である。また、図１に示すフレームパターン生成回路Ｆは、ＩＴＵ−Ｔ勧告のＨ．  ２６１画像符号化を行う装置であって、符号化されたデータを送信する部分を示している。
【００１５】
このフレームパターン生成回路Ｆは、ＢＣＨ誤り訂正符号化演算回路１０１と、シリアル／パラレル変換回路１０２と、レートバッファ１０３と、レートバッファのデータの読み出し及び書き込み制御を行う制御回路１０４と、無効フレームパターンを発生させるフィルフレームパターン発生回路１０５と、データフレームパターン出力、及び無効フレームパターン出力の選択を行うセレクタ１０６と、フレーム同期パターンの同期ビットをフレームパターンの先頭に位置するビットに付加するための同期ビット付加回路１０７と、を備えている。
【００１６】
また、画像符号化装置Ａは、符号化データを要求する外部ＣＰＵ１０８と１６ビットバスで接続されている。
画像符号化装置Ａを構成する各部材の動作について説明すると、ＢＣＨ誤り訂正符号化演算回路１０１は、画像圧縮符号化されたシリアルのビットストリームデータに対して、先頭にデータが有効であることを示す値「１」を１ビット付加し、ＢＣＨ誤り訂正符号化演算を実施して、１８ビットのパリティを４９３ビットのデータの最後尾に付加し、先頭に同期ビットのためのダミービットを１ビット付加し、５１２ビットのデータの塊を作成する。
【００１７】
シリアル／パラレル変換回路１０２は、５１２ビットのフレーム化されたシリアルデータを１６ビット単位に変換する。
レートバッファ１０３は、１６ビット単位に変換されたデータを一時蓄積するためのバッファメモリとして作動する。
制御回路１０４は、レートバッファ１０３のデータの読み出し及び書き込みを制御する。
【００１８】
フィルフレームパターン発生回路１０５は、無効データを示すフィルフレームパターンを生成する。具体的には、この回路は、先頭にフィルフレームパターンを意味するフィルビット「０」と、それ以降に４９２ビットの「１」が連なる、合計４９３ビットのデータに対して、予め演算された１８ビットのＢＣＨ誤り訂正のパリティを付加した５１１ビットのデータと、その先頭にフレーム同期パターンの同期ビットの為のダミービットを付加したフィルフレームパターンを、１６ビット単位で出力する。
【００１９】
セレクタ１０６は、データフレームパターンと、フィルフレームパターンのいずれかを選択する。
同期ビット付加回路１０７は、１６ビット単位に生成されたデータを、合計３２回の転送サイクルの中の１回につき、先頭のビット、即ち５１２ビット単位の先頭を、フレーム同期パターンを示すビットに置き換える。
外部ＣＰＵ１０８は、伝送路へ送るための多重化処理のタイミングに応じて、符号化データのフレームパターンの出力を要求する機能を有する。
【００２０】
また、この第１の実施の形態におけるフレームパターンの構成は図２に示す通りである。先頭の１ビットは、フレーム同期パターンのためのビットを表す。２ビット目は、フレーム内のデータが有効か無効か、を示すフィルビットである。３ビット目から４９４ビット目までは、符号化データ、又は無効データを示すフィルデータである。４９５ビット目から５１２ビット目まではＢＣＨ誤り訂正符号化演算によるパリティである。
【００２１】
また、フィルフレームパターン発生回路１０５から出力されるフィルフレームパターン構成を図３に示す。ここに図示するように、このフレームパターン構成は「１６ビット×３２回」で完結するパターンの繰り返しである。そしてフィルデータに対するＢＣＨ誤り訂正符号は決まったパターンであることから、あらかじめ計算できる。
尚、同期ビット生成パターンを図４に示す。さらに、フィルフレームパターンが挿入された場合のＣＰＵへの出力結果を図５に示す。
【００２２】
このように動作する部材で構成されるフレームパターン生成回路Ｆの動作について説明する。
Ｈ．２６１画像符号化方式で圧縮されたされた符号化データは、ＢＣＨ誤り訂正符号演算回路１０１へ入力される。
ここで、ＢＣＨ誤り訂正符号演算回路１０１に対して４９２ビットの符号化データが入力された時点で、ＢＣＨ誤り訂正符号演算回路１０１では、有効データを示すフィルビット「１」を先頭に付加した４９３ビットに対するＢＣＨ誤り訂正のパリティが生成される。
この生成されたパリティは、４９３ビットのデータに続いて１８ビット出力される。
【００２３】
次に、ＢＣＨ誤り訂正符号演算回路１０１の出力データは、シリアル／パラレル変換回路１０２で１６ビットデータにシリアル／パラレル変換された後、レートバッファ１０３へと蓄積される。
ここで、外部ＣＰＵ１０８からデータ転送要求が画像符号化装置Ａに対してなされた場合であって、レートバッファ１０３内に、上述のようにして符号化データが蓄積されている場合は、制御回路１０４によりデータの読み出しが実行される。そして制御回路１０４は、セレクタ１０６によりレートバッファ１０３の出力を選択する。
【００２４】
ここで選択されたデータは、同期ビット付加回路１０７に１６ビット単位にて入力される。この入力された１６ビット単位のデータは、図４に示す同期ビット生成パターンに従い、同期ビット付加回路１０７にて処理される。
具体的には、１回あたり１６ビット単位のデータ転送を３２回行う中の１回の割合で、入力された１６ビット単位のデータのＭＳＢに対して、８ビットで循環するフレーム同期パターンの１ビット分を付加する処理が施される。
フレーム同期パターンの１ビットが付加されたデータは、外部ＣＰＵ１０８へ１６ビット単位で連続に転送される。
【００２５】
また、外部ＣＰＵ１０８からのデータ転送要求が画像符号化装置Ａに対してなされた場合であって、レートバッファ１０３内に符号化データが蓄積されていない場合は、レートバッファ１０３から制御回路１０４に対して、レートバッファ１０３が空であることを示すＥｍｐｔｙフラグに「Ｈ」が出力される。
この時、制御回路１０４は、セレクタ１０６により、フィルフレームパターン発生回路１０５の出力を選択する。
フィルフレームパターン発生回路１０５では、制御回路１０４からの要求に従って、図３に示した、予め計算されたデータを、３２回を１フレーム単位として、１６ビット単位で出力する。
しかし、３２回の出力が終了しても、制御回路１０４からフィルフレームパターン発生回路１０５に対してフィルフレームパターン出力要求「ｆｉｌｌｏｎ」があった場合は、上記の出力動作を繰り返す。
【００２６】
このようにしてフィルフレームパターン発生回路１０５から出力されたフィルフレームパターンは、同期ビット付加回路１０７に１６ビット単位で入力される。
【００２７】
この入力された１６ビット単位のデータは、図４に示す同期ビット生成パターンに従い、同期ビット付加回路１０７にて処理される。
【００２８】
具体的には、１回あたり１６ビット単位のデータ転送を３２回行う中の１回の割合で、入力された１６ビット単位のデータのＭＳＢに対して、８ビットで循環するフレーム同期パターンの１ビット分を付加する処理が施される。
この結果、外部ＣＰＵ１０８へは、図５に示すように、データフレームがなくなると続けてフィルフレームパターンが挿入されることになり、即ち１６ビット単位で連続した転送が可能となる。
【００２９】
尚、この第１の実施の形態では、ＩＴＵ−Ｔ勧告のＨ．２６１画像符号化を行う装置に関して述べたが、この形態は他のフレーム同期を必要とするデータ転送にも応用できる。また、ＢＣＨ誤り訂正符号はＢＣＨ（５１１、４９３）を使用したが、他の誤り訂正方式に対しても同様に適用できる。さらに、フレームパターン長は、ここでは５１２ビットとしたが、必ずしもこれに限定されるものではない。そして、画像符号化装置Ａと外部ＣＰＵ１０８は１６ビットバスで接続されているが、これ以外のビット幅であっても、フレームパターン長に応じた応用が可能である。
【００３０】
【発明の効果】
本発明に係るフレームパターン生成回路を備えた画像符号化装置であれば、レートバッファには有効なデータに関するフレームパターンのみを蓄積し、フィルフレームパターン発生回路には予め計算されたフレームパターンを１６ビット幅で用意しておき、さらに、フレーム同期パターン付加回路には１６ビットのＭＳＢに３２回に１回同期ビットを順次付加する機能を有することで、レートバッファ以降は、１６ビット幅の構成で連続したＣＰＵへのデータ出力が可能となるので、転送効率の向上、及びＣＰＵからの符号化データ要求に対する応答性を向上させることが出来る。
【００３１】
また、フィルフレーム挿入のために、毎回決まったＢＣＨ誤り訂正演算を行う必要がなく、ＢＣＨ誤り訂正演算回路を動作させる必要がないため、消費電力を低減することが出来る。
【図面の簡単な説明】
【図１】本発明に係る画像符号化装置に含まれるフレームパターン生成回路の一例を示すブロック図である。
【図２】第１の実施の形態におけるフレームパターン構成例を示す図である。
【図３】第１の実施の形態におけるフィルフレームパターン発生回路から出力されるフレームパターン構成を示すパターン図である。
【図４】第１の実施の形態における同期ビット生成パターンを示した図である。
【図５】第１の実施の形態におけるフィルフレームパターンが挿入された場合のＣＰＵへの出力結果を示した図である。
【図６】従来の画像符号化装置に含まれるフレームパターン生成回路の一例を示すブロック図である。
【符号の説明】
Ａ  画像符号化装置
Ｆ  フレームパターン生成回路
１０１  ＢＣＨ誤り訂正符号演算回路
１０２  シリアル／パラレル変換回路
１０３  レートバッファ
１０４  制御回路
１０５  フィルフレームパターン発生回路
１０６  セレクタ
１０７  同期ビット付加回路
１０８  外部ＣＰＵ
Ｘ  画像符号化装置
Ｇ  フレームパターン生成回路
６０１  レートバッファ
６０２  制御回路
６０３  Ｐ／Ｓ回路
６０４  セレクタ
６０５  ＢＣＨ誤り訂正符号演算回路
６０６  同期ビット付加回路
６０７  Ｓ／Ｐ回路
６０８  外部ＣＰＵ
【図１】
0003552932.tif 000002
【図２】
0003552932.tif 000003
【図３】
0003552932.tif 000004
【図４】
0003552932.tif 000005
【図５】
0003552932.tif 000006
【図６】
0003552932.tif 000007