(57)【特許請求の範囲】
【請求項１】
ＣＰＵと計数装置を有し、複数の監視対象から検出されたエラー信号を計数して監視を行う監視制御装置において、
前記監視制御装置で用いる制御信号の全部又は一部の信号及び前記エラー信号を、前記監視制御装置のクロックと同期した信号に変換する同期パルス変換装置を有することを特徴とする監視制御装置。
【請求項２】
請求項１記載の監視制御装置において、
前記監視制御装置は、監視対象毎にアドレスを割り振り、該アドレスに基づいて、前記監視対象毎にエラー信号を収集することを特徴とする監視制御装置。
【請求項３】
請求項１又は２記載の監視制御装置において、
前記計数装置は、メイン計数装置及びサブ計数装置から構成され、
前記サブ計数装置は、前記メイン計数装置が計数できない期間の計数を行うことを特徴とする監視制御装置。
【請求項４】
請求項３記載の監視制御装置において、
前記サブ計数装置は、前記メイン計数装置の計数値の転送開始から、転送終了するまでの期間、監視対象からのエラー信号を計数し、前記メイン計数装置の転送終了時に、その時点の計数値を前記メイン計数装置にロードすることを特徴とする監視制御装置。
【請求項５】
請求項３又は４記載の監視制御装置において、
複数の前記メイン計数装置の出力の一つを選択するメイン計数装置選択装置を複数の前記メイン計数装置の出力側に設け、
該メイン計数装置選択装置は、前記ＣＰＵから供給されたアドレス信号に基づいて、複数のメイン計数装置の出力の一つを選択して出力することを特徴とする監視制御装置。
【請求項６】
請求項３ないし５いずれか一項記載の監視制御装置において、
複数の監視対象からのエラー信号の一つを選択するエラー信号選択装置を前記サブ計数装置の入力側に設け、
該エラー信号選択装置は、前記ＣＰＵから供給されたアドレス信号に基づいて、複数のエラー信号の一つを選択して出力することを特徴とする監視制御装置。
【請求項７】
請求項５又は６記載の監視制御装置において、
前記メイン計数装置及び前記エラー信号選択装置の選択は、請求項２記載のアドレスに基づいて行うことを特徴とする監視制御装置。
【請求項８】
請求項２、５、６又は７記載の監視制御装置において、
該監視制御装置を複数を設け、該監視制御装置の選択は、監視制御装置選択信号により選択し、
請求項２、５、６又は７記載における選択は、下位ビットのアドレスに基づいて行うことを特徴とする監視制御装置。
【請求項９】
請求項１ないし８いずれか一項記載の監視制御装置において、
さらに、ラッチレジスタを有し、
該ラッチレジスタは、前記計数装置の計数値を転送開始信号に基づいてラッチし、そのラッチしたデータを前記ＣＰＵへ出力することを特徴とする監視制御装置。
【請求項１０】
ＣＰＵと計数装置を有し、複数の監視対象から検出されたエラー信号を計数して監視を行う監視制御装置において、
ラッチレジスタ及びパルス発生器を有し、
前記ラッチレジスタは、前記計数装置の計数値を転送開始信号に基づいてラッチし、そのラッチしたデータを前記ＣＰＵへ出力し、
前記パルス発生器は、転送開始信号の立ち上がり又は立ち下がり信号を受けてパルスを発生し、該パルス発生器の出力により、前記計数装置の値をクリアすることを特徴とする監視制御装置。
【請求項１１】
請求項１０記載の監視制御装置において、
複数の転送開始信号の立ち上がり信号の一つを選択する転送開始信号選択装置を前記パルス発生器の入力側に設け、
該転送開始信号選択装置は、入力されたアドレス信号に基づいて、複数の転送開始信号の立ち上がり信号の一つを選択して出力することを特徴とする監視制御装置。
【請求項１２】
請求項９記載の監視制御装置において、
前記計数装置と前記ラッチレジスタの間に、転送ビットを選択する転送ビット選択装置を設け、
同一の監視対象から、エラー信号を複数回連続して受信した場合、
前記転送ビット選択装置は、エラー信号の到着の順番に基づいて、前記計数装置の計数値の所定のビット位置のデータを選択して、前記ラッチレジスタに転送することを特徴とする監視制御装置。
【請求項１３】
請求項９又は１２記載の監視制御装置において、
前記ラッチレジスタの出力側に、転送ビットを選択する転送ビット選択装置を設け、
同一の監視対象から、エラー信号を複数回連続して受信した場合、
前記転送ビット選択装置は、エラー信号の到着の順番に基づいて、前記ラッチレジスタにラッチされた計数値の所定のビット位置のデータを選択して、前記ＣＰＵに転送することを特徴とする監視制御装置。
【請求項１４】
請求項９ないし１３いずれか一項記載の監視制御装置において、
前記監視対象に対応する前記計数装置のビット幅の複数個の和が、前記ＣＰＵのデータバス幅以下の場合、
ビット幅の複数個の和が前記ＣＰＵのデータバス幅以下の計数装置の計数値をまとめて、前記ラッチレジスタにラッチすることを特徴とする監視制御装置。
【請求項１５】
請求項１４記載の監視制御装置において、
前記監視対象に対応する前記計数装置に対応してＩ／Ｏレジスタを設け、
ビット幅の複数個の和が前記ＣＰＵのデータバス幅以下の計数装置の計数値を前記Ｉ／Ｏレジスタの同じアドレスに蓄積することを特徴とする監視制御装置。
【請求項１６】
請求項１ないし１５いずれか一項記載の監視制御装置において、
無効レジスタを設け、
該無効レジスタに値が書き込まれた場合、関係する計数値をクリアすることを特徴とする監視制御装置。
【請求項１７】
複数の監視対象から検出されたエラー信号を計数して監視を行う監視方法において、
監視制御装置に用いられる制御信号及びエラー信号を同期信号に変換した後、各監視対象毎にエラー数を計数することを特徴とする監視制御方法。
【請求項１８】
請求項１７記載の監視制御方法において、
監視対象毎にアドレスを割り振り、該アドレスに基づいて、前記監視対象からエラー信号を収集することを特徴とする監視制御方法。
【請求項１９】
請求項１８記載の監視制御方法において、
複数の監視制御装置の一つを選択する監視制御装置選択信号を合わせて使用することにより、前記アドレスの内、下位ビットのみを使用することを特徴とする監視制御方法。
【請求項２０】
請求項１９記載の監視制御方法において、
前記アドレスの上位アドレスは、無視して、エラー信号、メインカウンタ及び転送開始信号の選択を行うことを特徴とする監視制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、監視制御装置及び監視制御方法に関する。
本発明は、有線伝送装置、無線通信装置、交換機等における通信状態のパフォーマンスやこれら装置の故障状態等を監視する必要のあるネットワーク機器における監視・制御系に適用できる。
【０００２】
また、本発明は、これに限らず、一般的に、コンピュータ（特にサーバー）、ＮＣ装置、ＦＡ装置、重電機器等における高い信頼性を確保するために、パフォーマンス、エラー状況、装置故障状況等を監視する必要のある、あらゆる機械の監視・制御系に適用できる。
【０００３】
【従来の技術】
通信業界では、通信装置にパフォーマンス・モニタ機能を有することの要求が高まっている。このパフォーマンス・モニタ機能とは、装置内で計数されたパフォーマンス上のエラー、又は、通信品質に関する情報を、ソフトウェアで定期的に読みに行くようプログラムしておき、情報を定期的に自動収集し、その結果によって、必要な対策が施せるようにしたものである。必要な対策とは、例えば、エラーの種類、個数に応じて、メジャーからマイナーまでの段階を付け、ネットワーク・マネジメント・システムを通じて、ネットワークを監視するオペレータに自動通知すること等である。
【０００４】
図１に、このような監視対象の例を示す。１〜４及び６〜９には、通信を行う回線に対応したカード（機能ブロック、例えば、ＰＣＢ（ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ  ｂｏａｒｄ）、あるいは、ＬＳＩ等で構成される。）が挿入されている。例えば、ＯＣ−１２（Ｏｐｔｉｃａｌ  Ｃａｒｒｉｅｒ−ｌｅｖｅｌ  １２）カード（ＯＣ−１２  Ｃａｒｄ）１は、ＯＣ−１２に対応したカードが挿入されている。回線からの６００Ｍｂｐｓ  のＯＣ−１２の信号を受信して、ＳＴＳ−３（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｐｏｒｔ  Ｓｉｇｎａｌ  ｌｅｖｅｌ３）の信号に変換し、スイッチ（Ｓｗｉｔｃｈ、クロスコネクト機能を有する。）５に出力する。スイッチ５は、信号の分岐・挿入動作を行う。スイッチ５からのＳＴＳ−３の信号は、ＯＣ−１２カード６から、ＯＣ−１２信号として、光回線に出力する
なお、２、３、７、８には、ＤＳ（ディジタル・サブスクライバ）３に対応したカードが挿入され、４４．７３６ＭＨＺ  のＤＳ３、３４ＭＨＺ  のＥ３（欧州系の３次群）の伝送等に対応している。また、４、９には、ＤＳ１に対応したカードが挿入され、１．５ＭＨＺ  のＤＳ１及び２ＭＨＺ  のＥ１（欧州系の１次群）の伝送等に対応している。カード２〜４は、伝送回線に接続され、カード７〜９は、交換機に接続される。
【０００５】
図１の伝送装置において、各カード１〜４、６〜９は、それぞれ異なる周波数且つそれぞれ異なる同期系の信号を扱っている。また各カードのエラー等の監視のために、監視制御装置１９が設けられている。この監視制御装置１９は、通信装置と一体化しており、監視制御装置１９は、監視対象毎に誤りを計数する計数系１１、データ及びプログラムを格納するメモリ（Ｍｅｍｏｒｙ）１２、監視系ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ  ：中央処理装置）１３及び周辺回路１４で構成されている。監視制御装置１９の周波数及び同期系は、各カード１〜４、６〜９と異なる周波数及び同期系である。従来のものは、これらの間の同期を取ることなく監視を行っている。
【０００６】
図１のような伝送装置における、従来の監視装置の主要部を、図２を用いて説明する。各カード１〜４、６〜９を監視し、そのエラーを検出するエラー検出器２１−１〜２１−ｉにより検出し、そのエラー検出器２１−１〜２１−ｉの出力（Ｅｒｒ１〜Ｅｒｒｉ）をエラー計数系２２−１〜２２−ｉで計数する。エラー計数系２２−１〜２２−ｉの出力（ｄａｔａ１〜ｉ）は、セレクタ２６に印加する。エラー計数系２２−１〜２２−ｉの出力は、アドレスデコーダ（ａｄｄｒｅｓｓ  ｄｅｃｏｄｅｒ）２５の出力により、アドレスに対応したデータ（ｄａｔａ）が選択され、データバス（ｄａｔａ  ｂｕｓ）に出力される。このデータバスは、監視系ＣＰＵ７に接続されている。監視系ＣＰＵは、アドレスを用いて、所望の監視対象のエラー信号を得ることができる。
【０００７】
従来のものでは、エラー検出器２１−１、エラー計数器系２２−１のクロック（ＣＬＫ１）とエラー検出器２１−ｉ、エラー計数器系２２−ｉのクロック（ＣＬＫｉ）とは、独立しており、更にこれらのクロックは、監視系のクロックに対しても独立している。
図３は、図２の回路のタイムチャートである。図３のタイムチャートの信号は、上部から下部に、監視対象を指定するアドレス（ｄａｔａ１〜ｉの一つを選択して、データバスに出力する）、エラー１検出器２１−１とエラー１計数器系２２−１のクロック（ＣＬＫ１）、エラー１検出器２１−１の出力（Ｅｒｒ１）、エラー１計数系２２−１の出力（ｄａｔａ１）、エラーｉ検出器２１−ｉとエラーｉ計数器系２２−ｉのクロック（ＣＬＫｉ）、エラーｉ検出器２１−ｉの出力（Ｅｒｒｉ）、エラーｉ計数系２２−ｉの出力（ｄａｔａｉ）及び読みとり許可を示すＸＡＣＫ信号が示されている。
【０００８】
ＣＬＫ１、ＣＬＫｉ及び監視系ＣＰＵのクロックは、独立に動作し、非同期で、パルスの立ち上がり又は立ち下がりが行われている。その結果、次の「発明が解決しようとする課題」の項で説明する課題が存在する。
【０００９】
【発明が解決しようとする課題】
監視系で用いられるＣＰＵのアクセス方式は、元来非同期であるため、非同期なインターフェースに合わせて、パフォーマンス・エラー通知をしていた。例えば、カウンタ計数値をそのままのタイミングか、せいぜいそれを単純にリタイミングしたものをデーターバスにセレクトさせておき、ＣＰＵは固有の読み取りタイミング（図３に示すように、ターゲットが出す非同期なＡＣＫの立ち上がりをラッチする等の方式）で値を読み取っていたので、不安定なデータを読みとる場合があった。また、この不安定性のためエラー計数器の動作周波数を上げるのに限界があるので粗い計測に甘んじていなければならなかった。
【００１０】
また、パフォーマンスを監視している系では、一般に、非同期的に様々なエラーが発生するので、エラーの種類によって異なる周波数のクロックで動作するカウンタでエラーを計数していた。例えば通信装置の場合、ＳＴＳ−３（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｐｏｒｔ  Ｓｉｇｎａｌ  ｌｅｖｅｌ  ３）、ＥＣ１、ＤＳ（ディジタル・サブスクライバ）３、ＤＳ１、Ｅ３、Ｅ１、ＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）等と様々な周波数（それぞれ、１９．４４ＭＨｚ、５１．８４ＭＨｚ、４４．７３６ＭＨｚ、１．５ＭＨｚ、３４．３６８ＭＨｚ、２ＭＨｚ等）のフレームフォーマットの信号を監視するので、エラー検出回路に合わせて、必然的にカウンタの周波数も変える必要がある。そのため、同一システム内で複数の通信フォーマットを取り扱う際は、システム内に異なる周波数のエラー計数カウンタが混在していた。
【００１１】
従って、このような監視系では必然的に非同期系になり、ＣＰＵとのインターフェースも必然的に非同期的にならざるを得なかった。
つまり、従来の技術は、ＣＰＵとの非同期的なアクセス方式又はエラー検出系の相互の非同期性のために、エラー計数系とＣＰＵとの関係が非同期となっており、その結果、監視対象のアドレスの指定が始まってからＣＰＵにデータを通知するまでに検出したパフォーマンスエラーの情報が曖昧になるという問題があった。
【００１２】
また、監視系ＣＰＵがエラー数に関するデータを読みとろうとしたとき、不安定なデータを読み込むという問題があった。
更に、この不安定さを少しでも回避するために、エラー計数器の動作周波数を上げようとしても限界があり、計測精度が良くならないという問題があった。
また、頻度の多いエラーやパフォーマンス通知の場合、ＣＰＵの短いアクセス時間における不正確さも無視出来なくなり、どの時点からどの時点までのパフォーマンスを通知しているのかが、はっきりしないという問題があった。
【００１３】
更に、計測対象を広げると、回路規模が増大し、例外的な条件の処理ができなくなるという問題があった。
本発明は、上記問題に鑑みなされたものであり、ＣＰＵインターフェイスの安定性を常に確保し、観測精度（計数器の動作周波数）を物理的限界にまで引き上げることを目的とするものである。
【００１４】
また、計測における暖昧さを除去し、瞬間、瞬間の正確なパフォーマンスを通知できることを目的とするものである。
更に、計測対象を広げても、回路規模又はアドレス空間が大きくならず、かつ、例外条件に適合できる監視制御装置及び監視制御方法を提供することを目的とするものである。
【００１５】
【課題を解決するための手段】
請求項１に記載された発明は、ＣＰＵ（例えば、図１におけるＣＰＵ１３）と計数装置（例えば、図８におけるメインカウンタ１５、サブカウンタ１６等）を有し、複数の監視対象（例えば、図１におけるカード１〜４、６〜９）から検出されたエラー信号を計数して監視を行う監視制御装置（例えば、図１における監視制御装置１９）において、前記監視制御装置で用いる制御信号の全部又は一部の信号及び前記エラー信号を、前記監視制御装置のクロックと同期した信号に変換する同期パルス変換装置（例えば、図４における同期信号変換器１０）を有することを特徴とする。
【００１６】
請求項記載１の発明によれば、監視制御装置のクロックと同期した信号に変換する同期パルス変換装置を有し、同期パルス変換装置は、監視制御装置で用いる制御信号の全部又は一部の信号及びエラー信号を監視制御装置のクロックと同期した信号に変換する同期パルス変換装置を有することにより、観測精度を物理的限界にまで引き上げることができ、計測における暖昧さを除去し、瞬間、瞬間の正確なパフォーマンスを通知でき、回路規模を小さくすることができる。
【００１７】
請求項２に記載された発明は、請求項１記載の監視制御装置において、前記監視制御装置は、監視対象毎にアドレスを割り振り（アドレスは、監視系ＣＰＵが割り振る）、該アドレスに基づいて、前記監視対象毎にエラー信号を収集する（例えば、ポーリング又はセレクティング等により）ことを特徴とする。
請求項２記載の発明によれば、監視対象毎にアドレスを割り振り、このアドレスに基づいて、監視対象毎にエラー信号を収集することにより、監視対象から的確に、エラー信号を獲得することができる。
【００１８】
請求項３に記載された発明は、請求項１又は２記載の監視制御装置において、前記計数装置は、メイン計数装置及びサブ計数装置から構成され、前記サブ計数装置は、前記メイン計数装置が計数できない期間の計数を行うことを特徴とする。
請求項３記載の発明によれば、サブ計数装置を設け、このサブ計数装置は、メイン計数装置が計数できない期間の計数を行うことにより、正確な計数を行うことができる。
【００１９】
請求項４に記載された発明は、請求項３記載の監視制御装置において、前記サブ計数装置は、前記メイン計数装置の計数値の転送開始から、転送終了するまでの期間、監視対象からのエラー信号を計数し、前記メイン計数装置の転送終了時に、その時点の計数値を前記メイン計数装置にロードすることを特徴とする。
請求項４記載の発明によれば、メイン計数装置の計数値の転送開始から、転送終了するまでの期間のメイン計数装置が計数できない期間の計数を行うことにより、正確な計数を行うことができる。
【００２０】
請求項５に記載された発明は、請求項３又は４記載の監視制御装置において、複数の前記メイン計数装置の出力の一つを選択するメイン計数装置選択装置を複数の前記メイン計数装置の出力側に設け、該メイン計数装置選択装置は、前記ＣＰＵから供給されたアドレス信号に基づいて、複数のメイン計数装置の出力の一つを選択して出力することを特徴とする。
【００２１】
請求項５記載の発明によれば、複数のメイン計数装置の出力の一つを選択するメイン計数装置選択装置を複数のメイン計数装置の出力側に設けたことにより、複数のメイン計数装置に対して、ラッチレジスタの数を一つで済ませることができる。
請求項６に記載された発明は、請求項３ないし５いずれか一項記載の監視制御装置において、複数の監視対象からのエラー信号の一つを選択するエラー信号選択装置を前記サブ計数装置の入力側に設け、該エラー信号選択装置は、前記ＣＰＵから供給されたアドレス信号に基づいて、複数のエラー信号の一つを選択して出力することを特徴とする。
【００２２】
請求項６記載の発明によれば、複数の監視対象からのエラー信号の一つを選択するエラー信号選択装置をサブ計数装置の入力側に設けたことにより、複数のエラー信号に対して、サブカウンタの数を一つで済ませることができる。
請求項７に記載された発明は、請求項５又は６記載の監視制御装置において、前記メイン計数装置及びエラー信号選択装置の選択は、請求項２記載のアドレスに基づいて行うことを特徴とする。
【００２３】
請求項７記載の発明によれば、監視対象からのエラー信号を、アドレスを指定することで、簡便に、的確に、エラー信号を獲得することができる。
請求項８に記載された発明は、請求項２、５、６又は７記載の監視制御装置において、該監視制御装置（エラー信号を計数する部分の監視制御装置。監視装置の共通部分は複数設ける必要はない。）を複数を設け、該監視制御装置の選択は、監視制御装置選択信号により選択し（チップセレクトのように選択を行う）、請求項２、５、６又は７記載における選択は、下位ビットのアドレスに基づいて行うことを特徴とする。
【００２４】
請求項８記載の発明によれば、監視制御装置選択信号を用いることにより、アドレスが下位ビットだけで済むので、回路構成を小さくすることができる。
請求項９に記載された発明は、請求項１ないし８いずれか一項記載の監視制御装置において、さらに、ラッチレジスタを有し、該ラッチレジスタは、前記計数装置の計数値を転送開始信号に基づいてラッチし、そのラッチしたデータを前記ＣＰＵへ出力することを特徴とする請求項１ないし８いずれか一項記載の監視制御装置。
【００２５】
請求項９記載の発明によれば、ラッチレジスタを有し、ラッチしたデータをＣＰＵへ出力することにより、安定したデータをＣＰＵに送信することができる。請求項１０に記載された発明（図６に記載された発明）は、ＣＰＵと計数装置（例えば、図６における３１）を有し、複数の監視対象から検出されたエラー信号（例えば、図６におけるＥｒｒ＿ｉ）を計数して監視を行う監視制御装置におけるラッチレジスタ（例えば、図６の３２）及びパルス発生器（例えば、図６における３４）を有し、前記ラッチレジスタは、前記計数装置の計数値を転送開始信号に基づいてラッチし、そのラッチしたデータを前記ＣＰＵへ出力し、前記パルス発生器は、転送開始信号の立ち上がり又は立ち下がり信号を受けてパルスを発生し、該パルス発生器の出力により、前記計数装置の値をクリアすることを特徴とする監視制御装置である。
【００２６】
請求項１０記載の発明によれば、ラッチレジスタ及びパルス発生器を有し、ラッチレジスタは、計数装置の計数値を転送開始信号に基づいてラッチし、そのラッチしたデータをＣＰＵへ出力し、パルス発生器は、転送開始信号の立ち上がり又は立ち下がり信号を受けてパルスを発生し、パルス発生器の出力により、計数装置の値をクリアすることにより、１、２クロック分の計数できない期間が生じるが、それ以外は、正確なカウントを行うことができる。さらに、図４の発明における同期信号変換器１０を省き非同期なエラーパルスＥｒｒ＿ｉのままでも、このような高い精度の監視ができるという利点を持つ。また、不要な回路を無くし、回路規模を小さくすることができる。
【００２７】
請求項１１に記載された発明は、請求項１０記載の監視制御装置において、  複数の転送開始信号の立ち上がり信号の一つを選択する転送開始信号選択装置（例えば、図６におけるセレクタ３６）を前記パルス発生器の入力側に設け、該転送開始信号選択装置は、入力されたアドレス信号に基づいて、複数の転送開始信号の立ち上がり信号の一つを選択して出力することを特徴とする。
【００２８】
請求項１１記載の発明によれば、転送開始信号選択装置をパルス発生器の入力側に設けたことにより、一つのパルス発生器で済ますことができる。
請求項１２に記載された発明は、請求項９記載の監視制御装置において、前記計数装置と前記ラッチレジスタの間に、転送ビットを選択する転送ビット選択装置（例えば、図１１におけるセレクタ５５）を設け、同一の監視対象から、エラー信号を複数回連続して受信した場合、前記転送ビット選択装置は、エラー信号の到着の順番に基づいて、前記計数装置の計数値の所定のビット位置のデータを選択して、前記ラッチレジスタに転送することを特徴とする。
【００２９】
請求項１２記載の発明によれば、計数装置とラッチレジスタの間に、転送ビットを選択する転送ビット選択装置を設け、転送ビット選択装置は、エラー信号の到着の順番に基づいて、計数装置の計数値の所定のビット位置のデータを選択して、ラッチレジスタに転送することにより、メインカウンタのビット幅に対して、ＣＰＵのビット幅が小さくても、メインカウンタもカウント値を伝送することができる。
【００３０】
請求項１３に記載された発明は、請求項９又は１２記載の監視制御装置において、前記ラッチレジスタの出力側に、転送ビットを選択する転送ビット選択装置（例えば、図１２におけるセレクタ５８）を設け、同一の監視対象から、エラー信号を複数回連続して受信した場合、前記転送ビット選択装置は、エラー信号の到着の順番に基づいて、前記ラッチレジスタにラッチされた計数値の所定のビット位置のデータを選択して、前記ＣＰＵに転送することを特徴とする。
【００３１】
請求項１３記載の発明によれば、ラッチレジスタの出力側に、転送ビットを選択する転送ビット選択装置を設け、転送ビット選択装置は、エラー信号の到着の順番に基づいて、ラッチレジスタにラッチされた計数値の所定のビット位置のデータを選択して、ＣＰＵに転送することにより、メインカウンタのビット幅に対して、ＣＰＵのビット幅が小さくても、メインカウンタもカウント値を伝送することができる。
【００３２】
請求項１４に記載された発明は、請求項９ないし１３いずれか一項記載の監視制御装置において、前記監視対象に対応する前記計数装置のビット幅の複数個の和が、前記ＣＰＵのデータバス幅以下の場合、ビット幅の複数個の和が前記ＣＰＵのデータバス幅以下の計数装置の計数値をまとめて、前記ラッチレジスタにラッチすることを特徴とする。
【００３３】
請求項１４記載の発明によれば、監視対象に対応する計数装置のビット幅の複数個の和が、ＣＰＵのデータバス幅以下の場合、計数装置の計数値をまとめてラッチレジスタにラッチし、ＣＰＵに、このラッチされたデータを、まとめて転送することができる。
請求項１５に記載された発明は、請求項１４記載の監視制御装置において、前記監視対象に対応する前記計数装置に対応してＩ／Ｏレジスタを設け、ビット幅の複数個の和が前記ＣＰＵのデータバス幅以下の計数装置の計数値を前記Ｉ／Ｏレジスタの同じアドレスに蓄積することを特徴とする。
【００３４】
請求項１５記載の発明によれば、監視対象に対応する計数装置のビット幅の複数個の和が、ＣＰＵのデータバス幅以下の場合、ビット幅の複数個の和がＣＰＵのデータバス幅以下の計数装置の計数値を前記Ｉ／Ｏレジスタの同じアドレスに蓄積することにより、アドレス空間を節約することができる。
請求項１６に記載された発明は、請求項１ないし１５いずれか一項記載の監視制御装置において、無効レジスタ（ＩＮＶＡＬＩＤレジスタ）を設け、該無効レジスタに値が書き込まれた場合、関係する計数値をクリアすることを特徴とする。
【００３５】
請求項１６記載の発明によれば、無効レジスタを設け、この無効レジスタに値が書き込まれた場合、関係する計数値をクリアすることより、危機的なアラームが生じたときそちらの処理を優先させるために、機能単位毎に全カウンタをクリアすることができる。
請求項１７に記載された発明は、複数の監視対象から検出されたエラー信号を計数して監視を行う監視方法において、監視制御装置に用いられる制御信号及びエラー信号を同期信号に変換した後、各監視対象毎にエラー数を計数することを特徴とする監視制御方法である。
【００３６】
請求項１８に記載された発明は、請求項１７記載の監視制御方法において、監視対象毎にアドレスを割り振り、該アドレスに基づいて、前記監視対象からエラー信号を収集することを特徴とする。
請求項１９に記載された発明は、請求項１８記載の監視制御方法において、複数の監視制御装置の一つを選択する監視制御装置選択信号を合わせて使用することにより、前記アドレスの内、下位ビットのみを使用することを特徴とする。
【００３７】
請求項２０に記載された発明は、請求項１９記載の監視制御方法において、前記アドレスの上位アドレスは、無視して、エラー信号、メインカウンタ及び転送開始信号の選択を行うことを特徴とする。
請求項１７〜２０記載の発明によれば、請求項１〜１６記載の監視制御方法に適した監視制御装置を提供することができる。
【００３８】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
上記したように、図１の伝送装置では、各カード１〜４、６〜９は、それぞれ異なる周波数で相互に非同期の信号を扱っている。
本発明は、図１のような伝送装置において、監視系ＣＰＵ７が、各カード１〜４、６〜９に関するエラー数情報をプログラムに基づいて、呼出し、そのエラー数情報を順に収集し、集中的に監視するものである。
【００３９】
なお、エラー数情報は、伝送におけるあらゆる段階及び場面でのチェック（例えば、通信の品質のチェック、ＢＥＲ（Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）のチェック、パリティのチェック、同期のチェック、コーデングのチェック、セルヘッダに関するチェック（Ｂ１バイト、Ｂ２バイト、Ｂ３バイト、ＦＥＢＥ（ＦＡＲ−ＥＮＤ  ＢＬＯＣＫ  ＥＲＲＯＲ）バイト）、テストパターンのチェック等）を行い、その結果がエラー数情報として出力される。
【００４０】
図４は、本発明の原理説明図である。監視対象からのエラー信号Ｅｒｒ＿１〜Ｅｒｒ＿Ｎが同期信号変換器１０を介して、計数器系１１に印加され、データバス（ｄａｔａ  ｂｕｓ）を介して、監視系ＣＰＵ等に出力される。また、監視対象のエラー信号を選択、計数するために、アドレス信号及び転送制御信号が計数器系１１に印加されている。
【００４１】
本発明では、異なる周波数の異なる同期系の信号が、同期信号変換器１０により、計数系のクロックに同期されることにより、計数器系１１の構成を簡単にすることができ、且つ精確な計測が可能となる。
図５は、本発明における、監視制御方法のフローチャートである。
監視対象毎にアドレスを割り振る。このアドレスに基づいて、監視対象からのエラー信号を受信して、このアドレスに基づいて計数器系１１が動作するように設定する（Ｓ１）。次に、監視対象からのエラー信号を収集するために、監視対象毎に、時間又は時間間隔を決める（Ｓ２）。次に、計数器系１１を動作させ、プログラム又はデータに従い監視対象からエラー信号を収集する（Ｓ３）。次に監視系ＣＰＵ１３は、収集したデータから、アラーム等を出力する。
【００４２】
図６に図４で示した監視制御装置の要部の具体例を示す。計数器系は、メインカウンタ３１（ここでは、複数個あるメインカウンタの一つを示している。従って、実際は、メインカウンタは、複数個存在する。）、ラッチレジスタ３２、微分回路３３、パルス発生器３４及びセレクタ３５、３６から構成されている。（ただし、このような構成に限り、図４の同期信号変換器１０はなくてもよい。）メインカウンタ３１は、監視対象ｉ番目のエラー信号Ｅｒｒ＿ｉをカウントする。セレクタ３５、３６は、アドレスで指定された信号を選択して出力する。微分回路３３は、転送開始信号（例えば、アドレスデコーダ値）を微分し、ラッチレジスタ３２及びセレクタ３６を介して、ラッチレジスタ３２に印加する。ラッチレジスタ３２は微分回路３３の出力で、メインカウンタ３１の値をラッチする。パルス発生器３４は、微分回路３３の出力をフリップフロップ回路等で打ち直したパルス出力で、メインカウンタ３１のカウント値をクリアする。（なお、メインカウンタ３１、ラッチレジスタ３２、微分回路３３、パルス発生器３４は、同期している。）
図７は、監視対象ｉ番目に対しての図６の動作を説明するためのタイムチャートである。ＣＬＫは、計数器系のクロックを示し、Ｅｒｒ＿ｉは、監視対象ｉ番目のエラー信号である。（Ｅｒｒ＿ｉは、図４の同期信号変換器１０を介して、ＣＬＫに同期させてもよいが、同期信号変換器１０を介さず、非同期のままでも、同程度の精度で監視ができる。）
メインカウンタ３１に印加されたエラー信号Ｅｒｒ＿ｉは、メインカウンタ３１でカウントされる。そのカウント値（２１）は、アドレスデコーダの出力▲３▼によりセレクタ３５で選択されて、微分回路３３の出力▲１▼のタイミングでラッチレジスタ３２にラッチされて、データバス（ｄａｔａ  ｂｕｓ）に出力される。ラッチレジスタ３２にラッチされてから、パルス発生器３４の出力▲２▼で、メインカウンタ３１のカウント値はクリアされる。
【００４３】
どの監視対象をデータバスに出力するかは、アドレスを指定することにより行うことができる。アドレス値に基づいて、セレクタ３５、３６を用いて、ラッチレジスタ３２又はパルス発生器３４への信号を選択しているので、複数個の監視対象に対して一つのラッチレジスタ３２又はパルス発生器３４で済んでいる。セレクタ３５、３６が無ければ、各監視対象毎に、ラッチレジスタとパルス発生器を設ける必要がある。
【００４４】
なお、２２個目のエラー信号は、計数値に反映できないが、それ以外は、正しい値を反映する。
図６では、エラー信号で、一部の信号が出力に反映されない場合があった、図８は、これを改良したものである。
図８に図４で示した監視制御装置の要部の他の具体例を示す。計数器系は、メインカウンタ１５（ここでは、複数個あるメインカウンタの一つを示している。従って、実際は、メインカウンタは、複数個存在する。）、ラッチレジスタ１７、サブカウンタ１６から構成されている。
【００４５】
メインカウンタ１５及びサブカウンタ１６は、監視対象ｉ番目のエラー信号ｒ＿Ｅｒｒ＿ｉをカウントする。（ｒ＿Ｅｒｒ＿ｉは、図４の同期信号変換器１０を介して同期信号に変換されたものである。）ラッチレジスタ１７は、転送開始パルス（例えば、アドレスデコーダ信号の微分パルス、同期した監視系ＣＰＵからの転送要求パルス等）の発生タイミングで、メインカウンタ１５のカウント値をラッチする。
【００４６】
サブカウンタ１６は、転送開始パルスによりクリアされ、メインカウンタ１５の転送開始から転送終了までの間、監視対象ｉ番目のエラー信号Ｅｒｒ＿ｉをカウントする。メインカウンタ１５は、転送終了時に転送終了パルス（例えば、ＡＣＫ信号の微分パルス）を受けて、サブカウンタ１６のカウント値をロードする。（これらの微分パルス発生器は、図４の同期信号変換器１０の中に組み込むといった構成をとることができる。）
従って、メインカウンタ１５には、初期値として、メインカウンタ１５の転送開始から転送終了までの間の監視対象ｉ番目のエラー信号ｒ＿Ｅｒｒ＿ｉのカウント値が与えられ、図６のような、エラー信号のカウント漏れは回避できる。
【００４７】
図８は、監視対象毎に、ラッチレジスタ１７及びサブレジスタ１６を用いた例を説明したが、図６のようなアドレス値に基づいて選択されるセレクタを、メインカウンタ１５とラッチレジスタ１７の間に設ければ、ラッチレジスタ１７を各監視対象に対して共用することができる。同じく、サブカウンタ１６の前段にエラー信号を選択するセレクタを設けることにより、サブカウンタ１６を各監視対象に対して共用することができる。
【００４８】
図９は、図８において、セレクタを用いた具体例である。
監視対象からのエラー信号を、図４の同期信号変換器１０を介して同期信号に変換したものをｐｍ＿ｅｒｒ１、ｐｍ＿ｅｒｒＮで表し、８ｂｉｔｓ  ＰＭ  Ｃｏｕｎｔｅｒ４１−１及び２４ｂｉｔｓ  ＰＭ  Ｃｏｕｎｔｅｒ４１−Ｎは、監視対象１番目及びＮ番目のメインカウンタ４１−１、４１−Ｎを表し、ＳＥＬ４５、４６はセレクタ４５、４６を表し、２４ｂｉｔｓ  Ｓｈｏｄｏｗ  Ｒｅｇｉｓｔｅｒ４９は、共用されたラッチレジスタ４９を表し、ＰＭ  Ｓｕｂ  Ｃｏｕｎｔｅｒ４８は共用されたサブカウンタ４８を表し、Ａｄｄｒｅｓｓ  Ｄｅｃｏｄｅｒ４４は、アドレスデコーダ４４を表す。また、ｈｂ＿ａｄｄｒｅｓｓはアドレス信号を表し、ｈｂ＿ｒｄ＿ｔｉｍは転送終了信号を表し、ｐ．ｍ．  ｃｌｏｃｋは、クロックを表す。（図９中のアドレスや転送制御信号に関しては、図４のアドレスデコーダや同期信号変換部分も含めて図９中に記載されている。）微分回路４３及び４７は、転送終了信号及びアドレスデコーダ４４でデコードされた信号の立ち上がりを微分する。
【００４９】
図１０は、図９の動作を説明するための代表的なタイミングチャートである。ｐｍ＿ｅｒｒ１、ｐｍ＿ｅｒｒＮは、Ｎ種類のエラーイベントの入力を示している。ｐｍ＿ｅｒｒ１、ｐｍ＿ｅｒｒｉＮが繋がっている、ＰＭ  Ｃｏｕｎｔｅｒ４１−１、４１−Ｎはメインカウンタで、ビット幅が、８ビット、２４ビットと特に指定されているが、これはエラーの種類（モニターすべきパフォーマンスの種類）に応じて、任意のビット幅で作り込むことが出来ることを示している。Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ４９はラッチ用レジスタで、出力のｓｈａｄｏｗｒｅｇ信号は、ＣＰＵ等のデータバスに出力される。Ｐ．Ｍ．  Ｃｌｏｃｋは、図９内の全てのカウンタ、レジスタ、微分回路に、同期を取るために供給されているもので、システムの要求に合わせて任意の周波数で用いる。
【００５０】
ｈｂ＿ｒｄ＿ｔｉｍは、転送終了信号となる転送認識信号（ＡＣＫ）であり、この信号の立ち上り時に、メインカウンタ４１−１、４１−Ｎは、サブカウンタ４８の値をロードする。
本システムを含む系が全くアクセスを受けないアドレス空間がＣＰＵから指定されているときは、ｈｂ＿ａｄｒｅｓｓが一致しても、ｈｂ＿ｒｄ＿ｔｉｍが変化しないようにしておく。これは、ＣＰＵのアドレスバスの上位の方のビットを見ることでＣＰＵが本システムを含む系をアクセスしようとしているか否かがわかるところから制御可能である。
【００５１】
こうすることによりｈｂ＿ａｄｒｅｓｓは、ＣＰＵのアドレスバスの一部でも済む。
図９中の▲１▼、▲２▼、▲３▼は、それぞれ繋がっていることを示す。
メインカウンタ４１−１、４１−Ｎは、監視対象１番目及びＮ番目のエラー信号Ｅｒｒ＿１、Ｅｒｒ＿Ｎをカウントする。アドレスデコードされたアドレス値（これは、監視対象を示している。従って、監視対象からのエラー信号をも示すことになる。）の監視対象の信号がセレクタ４５、４６によって選択される。
【００５２】
選択された監視対象ｎ（１＜ｎ＜Ｎ）番目のメインカウンタ４２のカウント値は、ラッチタイミング▲２▼でラッチされ、バスに出力される。一方、サブレジスタ４８は、ラッチタイミング▲２▼でリセットされ、選択された監視対象ｎ番目のｐｍ＿ｅｒｒｎをカウントする。この値は、転送終了信号の微分パルス▲１▼により、メインカウンタ４１−ｎにロードされる。メインカウンタ４１−ｎには、初期値として、メインカウンタ４１−ｎの転送開始から転送終了までの間の監視対象ｎ番目のエラー信号Ｅｒｒ＿ｎのカウント値が与えられ、転送の間に発生したエラー信号を取り込んでカウントすることができる。
【００５３】
図１７に、同期微分パルス（立ち上り時）を出力するための一般的な微分回路を示す。パルス▲１▼は、同期回路１００（例えば、フリップフロップ回路）で同期パルス▲２▼となる。パルス▲２▼は、遅延回路１０１（例えば、フリップフロップ回路）で遅延され、且つ反転されて、パルス▲３▼となる。パルス▲２▼とパルス▲３▼は、アンド回路１０２で論理積が取られ、出力パルス▲４▼を得る。この出力パルス▲４▼は、パルス▲１▼の立ち上がりを微分した信号となっている。（図４の同期信号変換器１０も各入力信号に対して、同様の構成をしている。また、図４又は図６の発明において、これまでの例のような立ち上がり信号の代わりに、立ち下がり信号を用いて同様の構成にしてもよい。）
図９中の「↑微分」は、図１７のような立ち上り検出微分回路を表わしている。アドレスデコーダ４４は、ＣＰＵが知りたいエラーの種類のアドレス値をデコードし、セレクタで該当するエラーの種類を選べるようになっている。この二つのセレクタがあることで、システム中にラッチレジスタ４９とサブカウンタ４８を一つずつ置けば十分で、エラーの種類毎にラッチレジスタ４９やサブカウンタ４８を設ける必要がない。
【００５４】
図１０のタイミングチャートは次のことを示す。エラーイベントが来たら、Ｐ．Ｍ．Ｃｌｏｃｋに同期してメインカウンタ４１−１、４１−Ｎとサブカウンタ４８をカウントアップする。アドレス値（ＨＢ＿ａｄｒｅｓｓ）の微分パルスが立ったときにラッチレジスタ４９にメインカウンタ値をラッチし、且つサブカウンタ４８をクリアする。Ｒｅａｄ  Ａｃｋｎｏｗ１ｅｄｇｅ（ｈｂ＿ｒｄ＿ｔｉｍ）の微分パルスが立ったときにサブカウンタ値をメインカウンタ４１−１、４１−Ｎにロードする。このサブカウンタ４８により、ＣＰＵからアクセス要求が来た瞬間（ｈｂ＿ａｄｒｅｓｓの微分パルスをラッチした瞬間）から、ＣＰＵが所望のデータを読み取る瞬間（ｈｂ＿ｒｄ＿ｔｉｍの微分パルスをラッチした瞬間）までのエラー計数値を次回の通知時に反映させることができるので、全体として任意の区間（ＣＰＵがアクセス要求した瞬間から次に要求した瞬間）のエラー計数値を安定的で正確に通知することができる。
【００５５】
次に、メインカウンタのビット幅とＣＰＵのデータバス幅が異なる場合について、説明する。
あるメインカウンタのビット幅がＣＰＵのデータバス幅より小さいときは、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒに繋がるセレクタを通過するとき空白ビットに“Ｌ”を挿入させ、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒにフルビット幅にして入力させる。逆にメインカウンタのビット幅がＣＰＵのデータバス幅より大きいときは、二つ以上のアドレスにまたがって、二回（以上）に分けてＣＰＵに通知する。このときもＣＰＵのデータバス幅にぴたりと納まらないときは、空白ビットに“Ｌ”を挿入させる。
【００５６】
メインカウンタのビット幅がＣＰＵのｄａｔａバス幅より大きいときの対処法は、より具体的には次の通りである。
該当するエラー数を表わすレジスタを隣同士のアドレスになるように構成する．ソフトウェアが、このエラー情報を読みに行くときは、続けてこれらのアドレスを読むようにする。エラー計数系の回路構成やタイミング仕様は次の二通りのやり方で実現できる。
【００５７】
第一は、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒのビット幅をメインカウンタの最大ビット幅に合わせる方法である。その際は１回目のアドレスが指定されたときのみ、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒへメインカウンタ値のラッチ、サブカウンタのクリア、メインカウンタヘのロードが行われるように、アドレスデコーダ、微分回路、セレクタに条件をいれておく。２回目のアドレス指定時は、ラッチ、クリア、ロードは行われず、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒの上位ビットをＣＰＵのデータバスに見せるようにする。一回目の転送時の、ラッチ、クリア、ロードのタイミング仕様は、図１０に準じる。実際に回路に実現するときは、例えば、２回目以降のアドレスのとき、アドレスデコーダ、微分回路（セレクタ）の動作がマスクされるように条件付けておけば良い。
【００５８】
図１１を用いて説明する。図９とは、セレクタ５５とパルス発生器５４を有する点で異なる。セレクタ５５は、メインカウンタ５１とＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ５７の間に設け、同一の監視対象から、エラー信号を２回連続して受信した場合、アドレスデコーダ５３の出力により、１回目の時は下位１６ビットを送信し、２回目の時は、残りのビットをＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ５７に転送する。
【００５９】
また、パルス発生器は、２回目の転送終了信号を受信して、その２回目の時、メインカウンタ５１にパルスを印加し、サブカウンタ５２の値を、メインカウンタ５１にロードする。
なお、サブカウンタ５２は、エラー信号を２回連続して受信するアドレスの場合は、最初の転送開始信号でリセットされるが、２回目の転送開始信号では、リセットされないように設定されている。
【００６０】
また、メインカウンタ５１又はＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ５７は、１回目のエラー信号の受信と２回目のエラー信号の受信との間に、桁上がりがあった、場合、その桁上がりを元に戻して、データバスに伝送する。
第二の方法として、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒのビット幅をＣＰＵのデータバスと一致させたままでも実現できる。アドレスによってアドレスデコーダ、微分回路、セレクタを条件付けて、うまく整合性を取らせれば良い。回路規模はＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒのビット数が減るので第一の方法より小さくなるが、タイミング仕様は複雑になる。
【００６１】
図１２を用いて説明する。図９とは、セレクタ５８とパルス発生器５４を有する点で異なる。セレクタ５８は、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ５７の出力側に設け、同一の監視対象から、エラー信号を２回連続して受信した場合、アドレスデコーダ５３の出力により、１回目の時は下位１６ビットを送信し、２回目の時は、残りのビットをデータバスに転送する。
【００６２】
また、パルス発生器は、２回目の転送終了信号を受信して、その２回目の時、メインカウンタ５１にパルスを印加し、サブカウンタ５２の値を、メインカウンタ５１にロードする。
なお、微分回路５６の出力は、１回目の転送パルス開始時にパルスを出力するように設定されている。従って、サブカウンタ５２は、１回目の転送パルス開始時にリセットされ、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ５７は、１回目の転送パルス開始時にメインカウンタ５１のカウント値をラッチする。
【００６３】
メインカウンタのビット幅の複数個の和が、データバス幅（Ｎビット）以内の場合の構成例を図１３を用いて説明する。
ここでは、例えば、メインカウンタはＭ個あり、その内のｍ個のメインカウンタのビット幅の和が、データバス幅（Ｎビット）以内の場合を説明する。
監視装置は、Ｍ個の監視対象から、メインカウンタのビット幅の和が、データバス幅以内の監視対象のエラー信号を連続して受信する。メインカウンタのビット幅の和が、データバス幅以内の監視対象のエラー信号のカウント値は、セレクタ７６により、順に選択され、各アドレスデコーダの立ち上がり微分信号で、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ７７にラッチされる。Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ７７のレジスタにおいては、ｍ個のメインカウンタ値が順に格納され、データバスに出力される。
【００６４】
また、セレクタ７８は、Ｍ個のエラー信号から、ｍ個の監視対象のエラー信号を選択する。ｍ個のサブカウンタ７９、８０…は、メインカウンタのＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ７７への転送開始から転送終了までの間、それぞれのエラー信号をカウントする。この値を、それぞれのエラー信号に関するメインカウンタの初期値とする。
【００６５】
メインカウンタのビット幅の複数個の和が、データバス幅以内の場合は、図１６に示すように、同一アドレスのＩ／Ｏレジスタに複数種類のエラー数情報を載せることができる。ソフトウェアは、このレジスタ構成に合わせて、同一アドレスで複数のエラー数情報を読んで、対処できるようにする。こうすることにより、エラー頻度が他の種類のエラーよりも少ない性質を持つため、メインカウンタのビット幅がＣＰＵのデータバス幅よりも十分小さいものが複数存在するとき、アドレス空間を節約できる。
【００６６】
なお、上記実施の形態では、メインカウンタのビット幅がＣＰＵのｄａｔａバス幅より大きいときの対処法として、連続して２回エラー信号を伝送した例について説明したが、メインカウンタのビット幅がＣＰＵのｄａｔａバス幅より大きいときの対処法として、連続して３回以上、エラー信号を伝送しても良い。
【００６７】
【実施例】
図１４は、本発明を実現した回路図の例である。この伝送装置は、ＯＣ−１２までの光インターフエース、及びそれより低次群の様々な電気インターフェースを持っている。このＬＳＩは、ＥＣ１、ＤＳ３、Ｅ３とＳＴＳ−３間の多重・分離機能を有し、ＤＳ３、Ｅ３信号においては、ＳＴＭのみならず、ＡＴＭも取り込むことができる。図１４は、ＬＳＩの各部で検出されたパフォーマンス・エラーを集約してエラー数を計数し、ソフトウェアがパフォーマンスモニタレジスタ領域と呼ばれるＡｄｄｒｅｓｓ空間を読みにきたとき、ＣＰＵから読みだされるデータを出力するブロックである。例えば、伝送装置では通常１秒に一回、各パフォーマンスモニタレジスタを読み、その結果を他のレジスタに累積するようにプログラムされている（もっと頻繁に読みに行き、より詳細、頻繁にパフォーマンスモニタ情報を収集するようにソフトウエアを作ることも可能である）。測定されるエラーの頻度によって、マイナーなレベルからメジャーなレベルまで段階的な注意・警告を自動通知するようにプログラムされている。
【００６８】
さて、図１４のこのブロックは、その中に更にＨｂ＿ｐｍ＿ｒｅｔｉｍ、Ｈｂ＿ｐｍ＿ｂｉｆ、Ｈｂ＿ｐｍ＿ｄｌ、Ｈｂ＿ｐｍ＿ｕｌ１、Ｈｂ＿ｐｍ＿ｕｌ２、Ｈｂ＿ｐｍ＿ｕｌ３の６つのブロックから成っている。
ＥＣ１、ＤＳ３、Ｅ３、ＳＴＳ−３（８ビットに分割）といった様々な通信フォーマットの信号に対応して、例えば、カードのＬＳＩの各部で、５１．８４ＭＨｚ、４４．７３６ＭＨｚ、３４．３６８ＭＨｚ、１９．４４ＭＨｚと様々な周波数に同期してエラーが検出され、そこからエラーの存在を示すパルスがそれぞれの周波数で図１４のブロックに入力される（ｐｊ＿ｉｎｃ＿ｋ、ｂｉｆ＿ｂｌｅｒｒ＿ｗ、ｂｉｆ＿ｂ３ｅｒｒ＿ｋ、ｂｉｆ＿ｒｅｉｐ＿ｋ、ｈｅｃ＿ｖｅｒｒ＿ｋ、…、ｈｂ＿ｐ＿ｅｒｒ、ｂｐｖ＿ｅｒｒ１、ｄ３＿ｆｍｅｒｒ＿１、ｂ２＿ｅｒｒ＿１、ｅ３＿ｒｅｉ＿１、ｐ１ｃｐ＿ｆｅｂｅ＿１、…。各エラー信号の内容は後述する。＿ｋ＝＿１、＿２、＿３である。後述するように３チャネル分に対応して同様の信号が３本あるのを１本に代表させて記述している。（以下同様）。
【００６９】
図１４内では全ての信号を７６ＭＨｚ（ｃｋ＿ｉｎ）に同期させて処理を行なう。そのために、ブロックＨｂ＿ｐｍ＿ｒｅｔｉｍ内では、様々な周波数の入力エラーパルスを７６ＭＨｚでラッチして、更に、立ち上がり微分パルスを出力している（Ｈｂ＿ｐｍ＿ｒｅｔｉｍからの出力信号は、対応する入力信号名にｒ＿をつけて、ｒ＿ｐｊ＿ｉｎｃ＿ｋ、ｒ＿ｂｉｆ＿ｂｌｅｒｒ＿ｗ、ｒｂｉｆ＿ｂ３ｅｒｒ＿ｋ、ｒ＿ｂｉｆ＿ｒｅｉｐ＿ｋ、ｒ＿ｈｅｃ＿ｖｅｒｒ＿ｋ、…、ｒ＿ｈｂ＿ｐ＿ｅｒｒ、ｒ＿ｂｐｖ＿ｅｒｒ＿１、ｒ＿ｄ３＿ｆｍｅｒｒ＿１、ｒ＿ｂ２＿ｅｒｒ＿１、ｒ＿ｅ３＿ｒｅｉ１、ｒ＿ｐ１ｃｐ＿ｆｅｂｅ＿１、…と表わす）。ｘｒｓｔ、ｃｋ＿ｉｎは、全てのＦＦ（Ｃｏｕｎｔｅｒ、Ｒｅｇｉｓｔｅｒ）に入力されている。ｘｒｓｔは、パワーオン時等に全てのブロック内のＦＦをクリアするために使われる。図１４ブロックヘの入力信号、ｈｂ＿ｒｄ＿ｔｉｍ、ｈｂ＿ａｄｒｅｓｓ（信号の内容の説明は後述）は、Ｈｂ＿ｐｍ＿ｒｅｔｉｍブロックは通らず、Ｈｂ＿ｐｍ＿ｂｉｆ、Ｈｂ＿ｐｍ＿ｄｌ、Ｈｂ＿ｐｍ＿ｕｌ１、Ｈｂ＿ｐｍ＿ｕｌ２、Ｈｂ＿ｐｍ＿ｕｌ３へ直接入力される。尚、本実現例では、７６ＭＨｚでシステムを動作させているが、より詳細なパフォーマンス・エラー情報を計数したいときは、実現する回路系が物理的に許されるまで高速の周波数で動作させることも可能である。
【００７０】
伝送装置内のＬＳＩは、低次群側と高次群側との問で３本の信号を多重・分離する機能がある。Ｈｂ＿ｐｍ＿ｂｉｆ、Ｈｂ＿ｐｍ＿ｄｌ、Ｈｂ＿ｐｍ＿ｕｌ１、Ｈｈ＿ｐｍ＿ｕｌ２、Ｈｂ＿ｐｍ＿ｕｌ３のブロックはそれぞれ、高次群側、低次群側の下り、低次群側の上りの３チャンネルの各チャンネルとインターフェイスしているブロックで検出されたエラーを監視している（以下、下りとは、高次群側から低次群側へ流れる信号、上りとは低次群から高次群へ流れる信号を意味する）。全エラー信号は、Ｈｂ＿ｐｍ＿ｒｅｔｉｍに入力されるが、そこを通過後は、対応するブロックに接続されている。各ブロックには、ＣＰＵのアドレスバスの一部であるｈｂ＿ａｄｒｅｓｓ（１８ビット分）と、ＣＰＵへｒｅａｄＡｃｋｎｏｗｌｅｄｇｅする信号から繋がってきているｈｂ＿ｒｄ＿ｔｉｍが入力されている。各ブロック内の構成は、図９と同様である。図１４では、代表してＨｂ＿ｐｍ＿ｂｉｆブロックのみ、その構成を示した。
【００７１】
各ブロックのＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒから出力された１６ビットデータ（ｈｂ＿ｒｄ＿データ）は、ブロックの外でＯＲを取り、ｈｂ＿ｐｍ＿ｒｅａｄに束ねられる。ｈｂ＿ｐｍ＿ｒｅａｄが、ＬＳＩの外のＣＰＵのデータバスに接続されていく。尚、ＳＥＬ１で選択されたメインカウンタのビット幅がＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒの１６ビットより小さい場合は、空白ビットに“Ｌ”を挿入する。逆に、メインカウンタのビット幅がＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒの１６ビット出力より大きい場合も実現することが可能である。
【００７２】
図１４のＨｂ＿ｐｍ＿ｂｉｆブロック等の内部構成は、アドレスデコーダの出力値が、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒブロックに入力されているところが、図９の説明図と違っている。この部分は、メインカウンタのビット幅がＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒの出力幅より大きい場合の実現例の一つにおいて必要な配線である。
【００７３】
エラーの内容について説明する。最初に各エラー毎のメインカウンタのビット幅についてコメントしておく。先に述べたように本実施例では、１秒間に１回、計数情報を読みに行くようソフトウエアが作られるので、信号のスピード（ＥＣ１、ＤＳ３、Ｅ３、ＳＴＳ−３、ＡＴＭ）や、エラーの種類（１フレームや１セルに一つ現われるバイトのエラー情報を監視したいのか、１クロック単位で頻繁に現われる確率のあるエラーを監視したいか）で、エラー数が見積もられ、最大計数可能エラー数（メインカウンタのビット幅）が決定されている。
【００７４】
図１４のエラー信号から順に説明していく。Ｈｂ＿ｐｍ＿ｂｉｆに繋がっていく、ｐｊ＿ｉｎｃ＿ｋは、下り側のＳＴＳ−３信号の各ＳＴＳ−１チャンネルにおいて、ポインタのｉｎｃｒｉｍｅｎｔ動作があったというパフォーマンス情報を示す。これに繋がるメインカウンタは、１２ビット幅を持ち、４０９５までのｉｎｃｒｉｍｅｎｔ数を記録、通知できる（これを超えたときは、４０９５として通知）。この値が大きいと、ＳＴＳ−３のフレーム（装置）とＳＰＥ（信号の中身）の周波数差が大きいことを示しているので、注意・警告を与えることができる。図１４には、ｐｊ＿ｉｎｃ＿ｋと一本の信号で書かれているが、実際には同様の信号が３本ある（以下、＿ｋと表記させている信号名はすべて同様）。図１４には例示されていない、上りのＥＣ１信号をＳＴＳにマッピングする際のポインタｉｎｃｒｉｍｅｎｔを表わす信号もある。これは、各チャンネル毎にＨｂ＿ｐｍ＿ｕｌｋで計数される（メインカウンタのビット幅も同じ）。また、両者について、ポインタのｄｅｃｒｉｍｅｎｔ情報を表わす信号も存在し、計数・通知している。以上のエラーは、ＥＣ１モードの信号を通す際に、各チャンネルに対して計測される。
【００７５】
次に、ｂｉｆ＿ｂ１ｅｒｒ＿ｗについて説明する。ＳＴＳ−３とＬＳＩのインターフェイスには、Ｗｏｒｋ側、Ｐｒｏｔｅｃｔ側と、２：１の冗長構成を持っている。ｂｉｆ＿ｂ１ｅｒｒ＿ｗは、Ｗｏｒｋ側の下り入力のＳＴＳ−３の、Ｂ１バイト（前フレームのＢｉｐ−８の偶数パリティビットを配列）におけるパリティエラー情報を示す（パリティエラーがあったとき、１９．４４ＭＨｚに同期したパルスがＨｂ＿ｐｍ＿ｒｅｔｉｍに入力される）。Ｂ１バイトは、１フレームに１個しかないので、最頻でも１２５μｓに一度しか本パリティエラーは、生じない。Ｈｂ＿ｐｍ＿ｂｉｆにおける本メインカウンタは、８ビットまでで十分と見積もられ、最大２５５まで計数できる（これを超えるときも、２５５として通知するが、１秒間に２５５以上のレベルはいづれにしても最悪レベルであるという思想に基づいて本実施例は構成されている）。図１４には記載されていないが、ｂｉｆ＿ｂ１ｅｒｒ＿ｐというＰｒｏｔｅｃｔ側の同様の信号も存在する。このメインカウンタも８ビット幅である。Ｉ／Ｏレジスタを構成するときは、データバス幅は１６ビットあるので、同じアドレスのところに両者を並べてアドレス空間の割当てを節約してもよい（図１６参照）。当然ながら、ソフトウェアもこの構成に合わせて作くる必要がある。。その際、このアドレスに関してアドレスデコーダ、微分回路、セレクタに条件付けをしておき、サブカウンタは別個に２つ持たせ、Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒへのメインカウンタ値のラッチ、サブカウンタのクリア、メインカウンタヘのロードは、図１０のタイミング仕様に準じて行えば良い。
【００７６】
次ぎに、ｂｉｆ＿ｂ３ｅｒｒ＿ｋについて説明する。下り側のＳＴＳ−３に３多重されているＳＴＳ−１のＰＯＨのＢ３バイト（前ＳＴＳ−ＳＰＥフレームのＢＩＰ−８個パリティビットを配列）のパリティエラーを各チャンネル毎に検出したエラー情報（８ビットあるので、１フレームあたり最大８個になる）を示している。ｂｉｆ＿ｂ３ｅｒｒ＿ｋが繋がっていく、Ｈｂ＿ｐｍ＿ｂｉｆ中のメインカウンタは、それぞれ１６ビット幅である。従って、６５５３５までエラー数を計数できる。ｂｉｆ＿ｒｅｉｐ＿ｋは、対局（自ＬＳＩが載っている自装置とネットワークを通じて繋がっている先の装置）で受信したＳＴＳ−３において検出した１フレーム中のＢ３バイトのエラー数を折り返しのＳＴＳ−３のＧ１バイトのＦＥＢＥ領域に対局が挿入してくるので、本ＬＳＩに入力されたＳＴＳ−３の各フレームのＧ１バイトのこの４ビットのＦＥＢＥに示されているエラー数を、各チャンネル毎に示す（１フレーム当たり最大８個のパルスをシリアルに送出する）。メインカウンタは、チャンネル毎にこの１フレーム当たり最大８個のエラー数を累計していく。こうのように、自局が受信した回線の通信品質（Ｂ３バイト）だけでなく、対局が受信した（自局が送信した後の）回線の通信品質を監視することができる。
【００７７】
次に、ｈｅｃ＿ｖｅｒｒ＿ｋについて述べる。これは、下りのＳＴＳ−３中の、ＡＴＭセル中のヘッダー（ＨＥＣ）のｖｉｏｌａｔｉｏｎエラーを各チャンネル毎に検出したエラー情報である。このエラーは、最大各セル毎に検出されるので、メインカウンタは、１６ビット幅になっている。このエラーの検出に当然、ＤＳ３及びＥ３のＡＴＭモード（フレームフォーマット中にＡＴＭがマッピングされているとき）において有効である。
【００７８】
次から述べるのは、上り信号の低次群側のインターフェイス部分のうち、チャネル１で検出されるエラー情報を示し、Ｈｂ＿ｐｍ＿ｕｌ１に入力されている。ｈｂ＿ｐ＿ｅｒｒｒは、ＣＰＵのデータバスをパリティチェックした際のエラー情報を示す。ｂｐｖ＿ｅｒｒ＿１は、チャンネル１において、ＬＳＩに入力されるＢｉｐｏｌａｒ信号のＶｉｏｌａｔｉｏｎエラー情報を示す。Ｂｉｐｏ１ａｒ信号は、入力されるクロック毎に変化する信号なので、Ｖｉｏｌａｔｉｏｎエラーは、入力信号のモードによって、ＥＣ１、ＤＳ３、Ｅ３のそれぞれの信号の周波数に同期して検出される。モードによって異なる周波数で、エラーを示すパルスがＨｂ＿ｐｍ＿ｒｅｔｉｍに入力される。エラー数は、最大、クロック数の単位で来る可能性があるので、メインカウンタは、２５ビット幅になっており、３３５５４４３１まで計数することができる。このようにメインカウンタのビット幅がＣＰＵのデータバスより大きいときのシステム構成例は、後に説明する。
【００７９】
次に、ｄ３＿ｆｍｅｒｒ＿１は、チャンネル１に入力されるＤＳ３信号のＦビットとＭビットのエラー情報を示す（他のモードのときは検出不要）。Ｄ３の周波数とフレーム数から最大エラー数が見積もられて、メインカウンタは、１９ビット幅となっている。すなわち、５２４２８７まで計数する。次のｂ２＿ｅｒｒ＿１は、チャンネル１に入力されるＥＣ１信号のＢ２バイト（先フレームのＢＩＰ−２４偶数パリティビット）のパリティエラー情報を示す（他のモードのときは検出不要）。Ｂ２バイトは、１フレームに１つしかないので、メインカウンタのビット幅は、１６ビットとしている。ｅ３＿ｒｅｉ＿１は、Ｅ３モードの入力のとき有効となって検出されるエラー情報である。Ｅ３フレームのオーバーヘッドには、自局でディテクトしたエラー情報を送り返すためのバイトがある。対局が検出しこのバイトに挿入して、本ＬＳＩのチャンネル１に入力されてきたエラー情報を検出し、Ｈｂ＿ｐｍ＿ｒｅｔｉｍに送出されてきたエラー情報を表わす。メインカウンタでそのエラー数を累計する。ビット幅は、１３ビットにしているので、８１９１まで計数できる。このように、対局が受信した信号に関するエラー情報を監視できるので、ネットワークの回線品質がわかる。ｐ１ｃｐ＿ｆｅｂｅ＿１はＤＳ３のＡＴＭモードのとき有効となって検出されるエラー情報である。ＡＴＭセルをＤＳ３信号にマッピングする際、ＰＬＣＰというフレームを用いるが、このフレーム中にも、ＦＥＢＥといわれる対局エラー検出用のビットがある。このビットからエラーを検出することにより、ＡＴＭがマッピングされたＤＳ３信号が通るネットワークの回線品質を監視することができる。Ｈｂ＿ｐｍ＿ｕｌ２、Ｈｂ＿ｐｍ＿ｕｌ３には、それぞれ、チャンネル２、３の同様のエラー情報が計数される。Ｈｂ＿ｐｍ＿ｄ１は、下り信号の低次群側で検出されるエラー情報の計数が行われる。
【００８０】
図１５は、メインカウンタのビット幅がＣＰＵのデータバスよりも広いものを持つときのＩ／Ｏレジスタ構成例を示している。ＣＡＲＤ  ＡＤＤは、ＣＰＵから見たアドレス空間を示している。ＡＳＩＣ  ＡＤＤは、ＣＰＵはバイト単位でアドレスを割り当てているのに対し、ＬＳＩ内では、１６ビット単位でデータを扱えば良いので、一番下位のアドレスバスを切り離したものである。ＣＡＲＤ  ＡＤＤの２００００ｈと２００２０ｈは、ＩＮＶＡＬＩＤレジスタを表わしている。これは、より危機的なアラームが生じたときそちらの処理を優先させるために、機能単位毎に全カウンタをクリアするためにある。２０００ｈのいづれかのビットに“１”が書き込まれたら、２００１６までの全カウンタ、２００２０ｈのいづれかのビットに“１”が書き込まれたら、２００５６までの全カウンタをクリアするというようになっている。本実施例のシステムは、ＤＳ３、ＥＣ１、Ｅ３、ＳＴＳ−３、ＳＴＭ、ＡＴＭと従来のシステムよりも扱う信号の種類が多いので、ＩＮＶＡＬＩＤレジスタの種類やビット数も多くなっている。ＢＰＶ  ＣＯＵＮＴ、ＥＸＺ  ＣＯＵＮＴ、ＤＳ３Ｆ／Ｍ  ｂｉｔ  ＥＲＲ  ＣＯＵＮＴがメインカウンタのビット幅がＣＰＵのデータバスよりも広い場合のレジスタ構成である。ＢＰＶ  ＣＯＵＮＴは、ｂｐｖ＿ｅｒｒで説明したＢｉｐｏｌａｒ信号のＶｉｏｌａｔｉｏｎエラー数を示している。ＥＸＺ  ＣＯＵＮＴは、Ｂｉｐｏ１ａｒ信号に“Ｌ”が過剰に来た時のエラーの累計、ＤＳ３Ｆ／Ｍ  ｂｉｔ  ＥＲＲ  ＣＯＵＮＴは、ｄ３＿ｆｍｅｒｒで説明したＤＳ３信号のＦビットとＭビットのエラー数を示す。図１５の他のアドレスの箇所は、メインカウンタのビット幅がＣＰＵのデータバス幅以下のケースなので特に説明はしない。ソフトウェアは、上の３つの箇所を読みに行くときは、アドレスを続けて読むように作っておく。
【００８１】
なお、実施例の説明において、図９の構成を持つブロックが機能・モード別に５つに分かれたものとして説明したが、これは、本実施例におけるＬＳＩのレイアウト上等の制約から来るものである。そのような制約が無く回路を構成できる環境にあれば、全部一つのブロックにまとめて、サブカウンタとＳｈａｄｏｗ  Ｒｅｇｉｓｔｅｒを一つにした方が回路効率は上がる。
【００８２】
また、本実施例の環境でも、５つのブロックに分けられているｈｂ＿ｒｄ＿ｔｉｍの立ち上り検出微分回路、ｈｂ＿ａｄｒｅｓｓの立ち上り検出微分回路を、更にはｈｂ＿ａｄｒｅｓｓのアドレスデコーダをＨｂ＿ｐｍ＿ｒｅｔｉｍブロック内に集約して、出力を５つのブロックに分配することも可能である（アドレスデコーダは、５つのブロック内に残しておく構成例も考えられる）。この方が配線が増えるものの、微分回路を（又はアドレスデコーダも）集約できるので、わずかながらであるが、回路規模を小さくすることができる。
【００８３】
また、本発明は、ネットワーク機器だけでなく、パフォーマンスやエラーを監視する必要のあるあらゆる機械、装置に適用することができる。
本発明では、回路技術とＣＰＵから６インターフェース仕様しか、主な請求項には、挙げていないが、本発明が関わるパフォーマンスモニタ機能は、ソフトウェア、レジスタ構成（観測対象の選択も含む）、エラー検出器（その手法や原理）、ネットワークにおいて装置間に受け渡される様々な情報（これは、通信信号のセルやフレームフォーマット内のしかるべき位置や、主信号と独立したネットワークマネージメント用の回線でやりとりされるもの）等に関わる。従って、製品全体に関わる主要機能についての発明である。
【００８４】
本発明を用いれば、従来の非同期的バフォーマス・エラーモニタ方式に残されていた、値の不正確さ、測定時間範囲の暖昧さ、精度の粗さの限界を除去し、任意の瞬間から任意の瞬間までの、正確で、きめの細かい精度のパフォーマンス・エラーを観測することができる。
従来の、エラー計数値をＣＰＵに通知するときのデータの不安定性の問題を解決し、安定なデータ状態で、パフォーマンス・エラー情報を通知することができる。また、従来のこの不安定さ故のエラー計数系の動作周波数の限界を、本発明により物理的限界にまで高めることができ、最小エラー計数単位時間を格段に短かくすることができる。
【００８５】
上記した測定精度が高まるという効果を定量的に例を挙げて説明すると次のようになる。従来技術では、非同期カウンタ出力の安定性や、ＣＰＵが転送要求してアドレスを指定してからＡＣＫが帰って来るまでのバスクロック（例えば、１６ＭＨｚ又は３３ＭＨｚ、最も速い類で１００ＭＨｚくらい）で数クロック間の誤差を考えると数百ｎｓから良くても６０〜８０ｎｓ程度の精度しかなかった（すなわちエラーを計数する区間にこの程度のバラツキは含まれていて、それ以上細かくは制御できなかった）、ところが本発明では、原理的には同期回路が実現できる最高速度のクロックイベントの単位の精度まで計測することができる。現在のプロセスでも５００ＭＨｚなり１ＧＨｚ以上で動作するＬＳＩ等が手に入り、その上で本発明を実現することができるので、１ｎｓよりも短い単位のクロックの任意の瞬間から瞬間までのエラー数を計測できる。この際の測定区間の誤差は、クロック遅延（又はゲート遅延）による数百ｐｓ以下になる。従って本発明は、精度に関して言えば、従来技術の数十倍から数百倍以上の効果を実現する方式である。また、従来の技術では検出できたとしても計数や通知できなかった、１ｎｓに１回以上のような、極めて高い頻度で発生し得るエラーや、きめの細かいパフォーマンス情報を本発明では観測、累計し、その結果を通知、記録することができる。
【００８６】
本発明の内容を単純に実現しようとしたときに回路規模増大の問題や、例外的な条件（観測しているエラーのカウント数が、ＣＰＵのデータバス幅を超えてしまう場合、逆に小さすぎる場合等）が生じるが、考え得る限り回路規模を小さく出来る手法や、アドレス空間を節約する方法、例外的条件のときの対処法もソフトウエア仕様やＩ／Ｏレジスタ構成例を交えて提案しているので、この問題を払拭している。これにより、消費電力の節約、あるいは、限りある回路資源等（ＬＳＩ、ＦＰＧＡ、ＰＬＤ等の回路容量、ＣＰＵがアクセスできる空間領域）の有効活用等が可能となる。また、どんなにエラー数、エラー頻度が多い対象に対しても、ソフトウエアの仕様も含めて本発明を用いることにより、対応して観測、計数、通知、記録をすることができる。エラー数、エラー頻度が小さすぎるものが含まれていても効率的に対処できる。さらに、この例外的な条件（観測しているエラーのカウント数が、ＣＰＵのデータバス幅を超えてしまう場合、逆に小さすぎる場合等）が生じても、上に挙げた、観測の精度、正確さ、安定性が失われることはない。
【００８７】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。請求項記載１の発明によれば、監視制御装置のクロックと同期した信号に変換する同期パルス変換装置を有し、同期パルス変換装置は、監視制御装置で用いる制御信号の全部又は一部の信号及びエラー信号を監視制御装置のクロックと同期した信号に変換する同期パルス変換装置を有することにより、観測精度を物理的限界にまで引き上げることができ、計測における暖昧さを除去し、瞬間、瞬間の正確なパフォーマンスを通知でき、回路規模を小さくすることができる。
【００８８】
請求項２記載の発明によれば、監視対象毎にアドレスを割り振り、このアドレスに基づいて、監視対象からのエラー信号を収集することにより、監視対象から的確に、エラー信号を獲得することができる。
請求項３記載の発明によれば、サブ計数装置を設け、このサブ計数装置は、メイン計数装置が計数できない期間の計数を行うことにより、正確な計数を行うことができる。
【００８９】
請求項４記載の発明によれば、メイン計数装置の計数値の転送開始から、転送終了するまでの期間のメイン計数装置が計数できない期間の計数を行うことにより、正確な計数を行うことができる。
請求項５記載の発明によれば、複数のメイン計数装置の出力の一つを選択するメイン計数装置選択装置を複数のメイン計数装置の出力側に設けたことにより、複数のメイン計数装置に対して、ラッチレジスタの数を一つで済ませることができる。
【００９０】
請求項６記載の発明によれば、複数の監視対象からのエラー信号の一つを選択するエラー信号選択装置をサブ計数装置の入力側に設けたことにより、複数のエラー信号に対して、サブカウンタの数を一つで済ませることができる。
請求項７に記載された発明は、請求項５又は６記載の監視制御装置において、メイン計数装置及びエラー信号選択装置の選択は、請求項２記載のアドレスに基づいて行うことを特徴とする。
【００９１】
請求項７記載の発明によれば、監視対象からのエラー信号を、アドレスを指定することで、簡便に、的確に、エラー信号を獲得することができる。
請求項８記載の発明によれば、監視制御装置選択信号を用いることにより、アドレスが下位ビットだけで済むので、回路構成を小さくすることができる。
請求項９記載の発明によれば、ラッチレジスタを有し、ラッチしたデータをＣＰＵへ出力することにより、安定したデータをＣＰＵに送信することができる。
【００９２】
請求項１０記載の発明によれば、パルス発生器を有し、パルス発生器は、転送開始信号の立ち上がり信号を受けてパルスを発生し、パルス発生器の出力により、計数装置の値をクリアすることにより、１、２クロック分の計数できない期間が生じるが、それ以外は、正確なカウントを行うことができる。さらに、図４の発明における同期信号変換器１０を省き非同期なエラーパルスＥｒｒ＿ｉのままでも、このような高い精度の監視ができるという利点を持つ。また、不要な回路を無くし、回路規模を小さくすることができる。
【００９３】
請求項１１記載の発明によれば、転送開始信号選択装置をパルス発生器の入力側に設けたことにより、一つのパルス発生器で済ますことができる。
請求項１２記載の発明によれば、計数装置とラッチレジスタの間に、転送ビットを選択する転送ビット選択装置を設け、転送ビット選択装置は、エラー信号の到着の順番に基づいて、計数装置の計数値の所定のビット位置のデータを選択して、ラッチレジスタに転送することにより、メインカウンタのビット幅に対して、ＣＰＵのビット幅が小さくても、メインカウンタもカウント値を伝送することができる。
【００９４】
請求項１３記載の発明によれば、ラッチレジスタの出力側に、転送ビットを選択する転送ビット選択装置を設け、転送ビット選択装置は、エラー信号の到着の順番に基づいて、ラッチレジスタにラッチされた計数値の所定のビット位置のデータを選択して、ＣＰＵに転送することにより、メインカウンタのビット幅に対して、ＣＰＵのビット幅が小さくても、メインカウンタもカウント値を伝送することができる。
【００９５】
請求項１４記載の発明によれば、監視対象に対応する計数装置のビット幅の複数個の和が、ＣＰＵのデータバス幅以下の場合、計数装置の計数値をまとめてラッチレジスタにラッチし、ＣＰＵに、このラッチされたデータを、まとめて転送することができる。
請求項１５記載の発明によれば、監視対象に対応する計数装置のビット幅の複数個の和が、ＣＰＵのデータバス幅以下の場合、ビット幅の複数個の和がＣＰＵのデータバス幅以下の計数装置の計数値をＩ／Ｏレジスタの同じアドレスに蓄積することにより、アドレス空間を節約することができる。
【００９６】
請求項１６記載の発明によれば、無効レジスタを設け、この無効レジスタに値が書き込まれた場合、関係する計数値をクリアすることより、危機的なアラームが生じたときそちらの処理を優先させるために、機能単位毎に全カウンタをクリアすることができる。
請求項１７〜２０記載の発明によれば、請求項１〜１６記載の監視制御方法に適した監視制御装置を提供することができる。
【図面の簡単な説明】
【図１】監視対象を説明するための図である。
【図２】従来の監視制御装置を説明するための図である。
【図３】図２の動作を説明するためのタイムチャートである。
【図４】本発明の監視制御装置の原理説明図である。
【図５】本発明の監視制御方法の原理説明図である。
【図６】本発明の監視制御装置の要部の具体例を説明するための図である。
【図７】図６を説明するためのタイムチャートである。
【図８】本発明の監視制御装置の要部の他の具体例を説明するための図である。
【図９】図９は、図８において、セレクタを用いた具体例を説明するための図である。
【図１０】図９の動作を説明するための代表的なタイミングチャートタイムチャートである。
【図１１】メインカウンタのビット幅がＣＰＵのデータバス幅より大きいときの構成例（その１）を説明するための図である。
【図１２】メインカウンタのビット幅がＣＰＵのデータバス幅より大きいときの構成例（その２）を説明するための図である。
【図１３】メインカウンタのビット幅の複数個の和が、ＣＰＵのデータバス幅以内の場合の構成例を説明するための図である。
【図１４】実施例を説明するための図である。
【図１５】Ｉ／Ｏレジスタ（その１）の例である。
【図１６】Ｉ／Ｏレジスタ（その２）の例である。
【図１７】立ち上がり微分を説明するための図である。
【符号の説明】
１〜４、６〜９    カード（ＰＣＢ又はＬＳＩ等の機能ブロック）
５    スイッチ
７    監視系ＣＰＵ
１０    同期信号変換器
１１    計数器系
１２    メモリ
１３    監視系ＣＰＵ
１４    周辺回路
１５、３１、４１、５１、７１〜７３    メインカウンタ
１６、４８、５２、７９、８０    サブカウンタ
１７、３２、７７    ラッチレジスタ（Ｓｈａｄｏｗ  Ｒｅｇｉｓｔｅｒ）
１９    監視制御装置
３３、４３、４７、５６、７４、８１    立ち上がり微分回路
３４、５４    パルス発生器
４４、５３、７５    アドレスデコーダ
４５、４６、５５、５８、６１、６２、７６、７８  セレクタ
【図１】
0003545235.tif 000002
【図２】
0003545235.tif 000003
【図３】
0003545235.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003545235.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003545235.tif 000014
【図１４】
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【図１５】
0003545235.tif 000016
【図１６】
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【図１７】
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