(57)【特許請求の範囲】
【請求項１】
出力バッファのインピーダンスを更新するプログラマブルインピーダンス出力バッファ機能を有する半導体装置において、
所定パッドと所定電源との間に接続された外部抵抗のインピーダンスの定数倍に前記出力バッファのインピーダンスを合わせ込むインピーダンス出力バッファ回路と、
前記プログラマブルインピーダンス出力バッファ機能を停止して、前記装置をテストモードにするモード切替手段と、
前記モード切替手段により前記テストモードに入ると、前記出力バッファのインピーダンスを前記外部抵抗のインピーダンスに依存しない任意の値に固定化する固定化手段と、
を具備することを特徴とする半導体装置。
【請求項２】
前記インピーダンス出力バッファ回路は、
前記パッドに接続された前記外部抵抗の抵抗値にそのインピーダンスが合わせ込まれるダミー出力バッファと、
前記ダミー出力バッファのインピーダンスを前記外部抵抗の抵抗値に合わせ込むための合わせ込みデータを生成するインピーダンス合わせ込み制御回路と、
前記インピーダンス合わせ込み制御回路により生成された前記合わせ込みデータを前記出力バッファに送信することにより、前記出力バッファのインピーダンスを更新するデータ更新制御回路と、
前記インピーダンス合わせ込み制御回路やデータ更新制御回路の動作タイミングを決めるサンプリングクロックを発生するサンプリングクロック発生回路と、
を具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記モード切替手段は、前記所定パッドの電位の変化を検出することにより、前記プログラマブルインピーダンス出力バッファ機能を停止して、前記装置をテストモードにすることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記モード切替手段は、専用の又は、通常動作では使用されない少なくとも１個以上のパッドの電位の変化を検出することにより生成したテストモードイネーブル信号によって、前記プログラマブルインピーダンス出力バッファ機能を停止することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記モード切替手段は、他のテストを行うためのテストモードイネーブル信号によって、前記プログラマブルインピーダンス出力バッファ機能を停止することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記固定化手段は、専用又は、通常動作では使用されない少なくとも１個以上のパッドから入力される外部からの合わせ込みデータにより、前記出力バッファのインピーダンスを前記合わせ込みデータに応じた値に固定化することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記固定化手段は、装置内部に設けられた固定データ発生回路で発生した合わせ込みデータにより、前記出力バッファのインピーダンスを前記合わせ込みデータに応じた値に固定化することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項８】
前記固定化手段は、前記装置内部の電位を利用して前記合わせ込みデータを生成することを特徴とする請求項７記載の半導体装置。
【請求項９】
前記固定化手段は、前記装置内部で発生した合わせ込みデータとして、予め記憶しておいた合わせ込みデータを用いることを特徴とする請求項７記載の半導体装置。
【請求項１０】
前記データ更新制御回路は、レジスタを備え、前記合わせ込みデータは、該レジスタに保持されていることを特徴とする請求項２に記載の半導体装置。
【請求項１１】
前記固定化手段は、前記装置の外部又は内部の信号のロジックをとって前記合わせ込みデータを生成し、この合わせ込みデータにより、前記出力バッファのインピーダンスを前記合わせ込みデータに応じた値に固定化することを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プログラマブルインピーダンス（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｉｍｐｅｄａｎｃｅ）出力バッファ方式により出力バッファのインピーダンスを外部抵抗に依存する一定値に設定する機能を有する半導体装置に関する。
【０００２】
【従来の技術】
従来、半導体装置（デバイス）において、シスステムのバスラインのインピーダンスとそのバスラインに接続するデバイスの出力バッファのインピーダンスが不一致であると、反射波が発生し、この反射波のために高速データ転送ができなくなり、システムとして高速動作が得られなかった。
【０００３】
そこで、プログラマブルインピーダンス出力バッファ方式と呼ばれ、環境が変化しても、出力バッファのインピーダンスを、ユーザーがデバイスのＺＱピンとＶＳＳとの間に設定したインピーダンス値の定数倍に、常に高精度で合わせ込むことができる技術が提案されており、高速インターフェース仕様では、重要な回路技術のーつとなっている。
【０００４】
図１０は、従来のプログラマブルインピーダンス出力バッファ回路の回路構成を示したブロック図である。基準電圧発生回路１から例えば出力バッファ５のハイ電源電圧（ＶＤＤＱ）の半分の基準電圧が印加されたＺＱパッドと電位ＶＳＳ（例えば接地レベル）との間に、抵抗値ＲＱの外部抵抗５０を接続すると、インピーダンス合わせ込み制御回路３は、ダミー出力バッファ２のインピーダンスを外部抵抗５０の抵抗値ＲＱと同一のインピーダンスを有するように合わせ込む。
【０００５】
その後、データ更新制御回路４はダミー出力バッファ２の合わせ込みデータ１００を、あるタイミングで出力バッファ５に送ることにより、出力バッファ５のインピーダンスを前記外部抵抗５０の定数倍に設定して、インピーダンス値を更新する。
【０００６】
サンプリングクロック発生回路６はインピーダンス合わせ込み制御回路３やデータ更新回路４のレジスタの開閉制御を行うサンプリングクロックを発生し、これらサンプリングクロックをインピーダンス合わせ込み制御回路３やデータ更新回路４に供給する。
【０００７】
尚、ダミー出力バッァ２も出力バッァ５も複数のトランジスタで構成され、これら複数のトランジスタをオンオフすることにより、そのインピーダンスを変化させている。従って、データ更新回路４はダミー出力バッァ２を構成する複数のトランジスタのオンオフ信号、例えば４ビットのＡ０、Ａ１、Ａ２、Ａ３（前記合わせ込みデータ１００）を出力バッァ５に送って、出力バッァ５のインピーダンスを設定している。
【０００８】
図１１は、基準電圧発生回路１、ダミー出力バッファ２、出力バッファ３の具体的な回路例を示したブロック図である。外部抵抗５０の抵抗値ＲＱの情報は電位ＶＺＱとして取り出す。この例では、Ａ０、Ａ１、Ａ２、Ａ３の４ビットのハイ（“１”）、ロー（“０”）を調整し、ＺＱのパッド電圧＝ＶＥＶＡＬとすることで、外部抵抗５０の抵抗値ＲＱにダミー出力バッファ１２のインピーダンスを合わせ込んでいる。
【０００９】
【発明が解決しようとする課題】
上記のように従来のプログラマブルインピーダンス出力バッファ回路の出力バッファ５のインピーダンスは、データ更新制御回路４により、あるタイミングで上記した合わせ込みデータＡ０、Ａ１、Ａ２、Ａ３の値が更新されて、外部抵抗５０の抵抗値ＲＱの定数倍の一定の値を保持するように制御される。ここで、プログラムインピーダンス出力バッファ回路に何らかの不都合があり、外部抵抗５０の抵抗値ＲＱが一定にも拘らず、出力バッファ５のインピーダンスが一定にならない場合、このプログラマブルインピーダンス出力バッファ回路を搭載したメモリなどのデバイスのスピード評価が正しく行われず、このデバイスにおける他のテスト効率も悪化させるという問題があった。
【００１０】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、テスト時に、出力バッファのインピーダンス値を固定化して、デバイスのテストを効率良く且つ正確に行うことができる半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明は、出力バッファのインピーダンスを更新するプログラマブルインピーダンス出力バッファ機能を有する半導体装置において、所定パッドと所定電源との間に接続された外部抵抗のインピーダンスの定数倍に前記出力バッファのインピーダンスを合わせ込むインピーダンス出力バッファ回路と、前記プログラマブルインピーダンス出力バッファ機能を停止して、前記装置をテストモードにするモード切替手段と、前記モード切替手段により前記テストモードに入ると、前記出力バッファのインピーダンスを前記外部抵抗のインピーダンスに依存しない任意の値に固定化する固定化手段とを具備することを特徴とする半導体装置である。
【００１２】
上記発明によれば、テスト時に、例えば所定パッドに外部から電位を印加して、プログラマブルインピーダンス出力バッファ機能を停止することにより、出力バッファのインピーダンスを外部抵抗の抵抗値に依存しないようにした後、例えば外部から任意のインピーダンス合わせ込みようのデータを出力バッファに送って、この出力バッファのインピーダンスを任意の固定値とする。その後、半導体装置のスピードテストなどを行ったとき、出力バッファのインピーダンスが固定化された一定の値のため、スピード評価などを正しく且つ効率良く行うことができる。
【００１３】
上記発明において、前記インピーダンス出力バッファ回路は、前記パッドに接続された前記外部抵抗の抵抗値にそのインピーダンスが合わせ込まれるダミー出力バッファと、前記ダミー出力バッファのインピーダンスを外部抵抗の抵抗値に合わせ込むための合わせ込みデータを生成するインピーダンス合わせ込み制御回路と、前記インピーダンス合わせ込み制御回路により生成された前記合わせ込みデータを前記出力バッファに送信することにより、前記出力バッファのインピーダンスを更新するデータ更新制御回路と、前記インピーダンス合わせ込み制御回路やデータ更新制御回路の動作タイミングを決めるサンプリングクロックを発生するサンプリングクロック発生回路とを具備することが好ましい。
【００１４】
上記発明において、前記モード切替手段は、前記所定パッドの電位の変化を検出することにより、前記プログラマブルインピーダンス出力バッファ機能を停止して、前記装置をテストモードにする。
【００１５】
上記発明において、前記モード切替手段は、専用の又は、通常動作では使用されない少なくとも１個以上のパッドの電位の変化を検出することにより生成したテストモードイネーブル信号によって、前記プログラマブルインピーダンス出力バッファ機能を停止する。
【００１６】
上記発明において、前記モード切替手段は、他のテストを行うためのテストモードイネーブル信号によって、前記プログラマブルインピーダンス出力バッファ機能を停止する。
【００１７】
上記発明において、前記固定化手段は、専用又は、通常動作では使用されない少なくとも１個以上のパッドから入力される外部からの合わせ込みデータにより、前記出力バッファのインピーダンスを前記合わせ込みデータに応じた値に固定化する。
【００１８】
上記発明において、前記固定化手段は、装置内部に設けられた固定データ発生回路で発生した合わせ込みデータにより、前記出力バッファのインピーダンスを前記合わせ込みデータに応じた値に固定化する。
【００１９】
上記発明において、前記固定化手段は、前記装置内部の電位を利用して前記合わせ込みデータを生成する。
【００２０】
上記発明において、前記固定化手段は、前記装置内部で発生した合わせ込みデータとして、予め記憶しておいた合わせ込みデータを用いることが好ましい。
上記発明において、前記データ更新制御回路は、レジスタを備え、前記合わせ込みデータは、該レジスタに保持されている。
上記発明において、前記固定化手段は、前記装置の外部又は内部の信号のロジックをとって前記合わせ込みデータを生成し、この合わせ込みデータにより、前記出力バッファのインピーダンスを前記合わせ込みデータに応じた値に固定化する。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の半導体装置に搭載されているプログラマブルインピーダンス出力バッファ回路の第１の実施の形態を示したブロック図である。プログラマブルインピーダンス出力バッファ回路は、ＺＱパッドに基準電圧を印加する基準電圧発生回路１１、ＺＱパッドに接続される外部抵抗５０の抵抗値にそのインピーダンスが合わせ込まれるダミー出力バッファ１２、ダミー出力バッファ１２のインピーダンスを外部抵抗５０の抵抗値に合わせ込む制御を行うインピーダンス合わせ込み制御回路１３、インピーダンス合わせ込み制御回路１３の合わせ込みデータ１００を出力バッファ１５に送くって、出力バッファ１５のインピーダンスを更新するデータ更新制御回路１４、外部抵抗５０の抵抗値の定数倍の一定のインピーダンスに設定される出力バッファ１５、インピーダンス合わせ込み制御回路１３やデータ更新制御回路１４の動作タイミングを決めるサンプリングクロックを発生するサンプリングクロック発生回路１６、データを出力する出力パッド１７、プログラマブルインピーダンス出力バッファ回路をテストモードに切り換えるＰＩＴＥ信号を発生するテストモード信号発生回路１８、サンプリングクロック発生回路１６に内部クロックＣＫを入力するクロック入力パッド２６及び外部抵抗５０が接続されるＺＱパッドを有している。
【００２２】
次に本実施の形態の動作について説明する。通常動作時、基準電圧発生回路１１から例えば出力バッファ１５のハイ電源電圧の半分の基準電圧（ＶＤＤＱ／２）がＺＱパッドに印加され、このＺＱパッドと電位ＶＳＳ（例えば接地レベル）との間に抵抗値ＲＱの外部抵抗５０が接続されているとする。
【００２３】
この時、ＺＱパッドの電圧は上記したように出力バッファ１５のハイ電源電圧の半分ＶＤＤＱ／２であると、テストモード信号発生回路１８から出力されるモード制御信号ＰＩＴＥ（以降、単にＰＩＴＥと称する）はローレベルとなり、このため、サンプリングクロック発生回路１６が動作して、サンプリングクロックをインピーダンス合わせ込み制御回路１３及びデータ更新制御回路１４に供給して、これら回路を動作状態とする。
【００２４】
ＺＱパッドに外部抵抗５０が接続されると、ダミー出力バッファ２のインピーダンスはインピーダンス合わせ込み制御回路１３により、外部抵抗５０の抵抗値ＲＱと同一のインピーダンスに合わせ込まれる。この時、データ更新制御回路４はインピーダンス合わせ込み制御回路１３の合わせ込みデータ１００を、あるタイミングでサンプリングして出力バッファ５に送ることにより、出力バッファ５のインピーダンスを前記外部抵抗５０の定数倍の一定の値に設定する。これにより、出力バッファ５のインピーダンスは外部抵抗５０の抵抗値により任意の値に設定可能となり、システムのバスラインのインピーダンスに容易に合わせることができ、デバイスの高速動作を可能とする。
【００２５】
次に、プログラマブルインピーダンス出力バッファ回路をテストモードにして、このプログラマブルインピーダンス出力バッファ回路を搭載しているデバイスのスピード評価などを行う場合について説明する。この場合は、ＺＱパッドに例えば電源電圧ＶＤＤと同じ電圧を外部より印加する。
【００２６】
これにより、テストモード信号発生回路１８により発生されるＰＩＴＥはハイレベルになり、サンプリングクロック発生回路１６の動作を停止して、インピーダンス合わせ込み制御回路１３及びデータ更新回路１４の通常動作を停止し、専用パッド１９から入力される外部の合わせ込みデータ１００を前記データ更新回路１４を介して出力バッファ１５に送って出力バッファ１５のインピーダンスを一定の値に固定化する。
【００２７】
即ち、出力バッファ１５は専用パッド１９（このパッドは上記した合わせ込みデータ１００のビットに合わせた数が設定されている）から入力される例えば、４ビットのＡ０、Ａ１、Ａ２、Ａ３のような合わせ込みデータ１００により、そのバッファサイズが決定され、一定のインピーダンスに固定化される。
【００２８】
ここで、上記したテストモードに入る動作について詳細に説明する。図２はテストモード信号発生回路１８の詳細例を示した回路図である。テストモード信号発生回路１８はＰ型ＭＯＳトランジスタ２１、２２とＮ型ＭＯＳトランジスタ２３、２４から成るインバータ回路である。インバータ中に抵抗値が大きい抵抗Ｒ１、Ｒ２が挿入されている。但し、抵抗Ｒ１、Ｒ２は抵抗が大きくなるようなサイズにしたＭＯＳトランジスタでもよい。通常、基準電圧発生回路１１の抵抗Ｒ（図１１参照）の設定によりＺＱパッド電位はＶＤＤＱ／２に設定して上記したインピーダンスの合わせ込みが行なわれる。但し、通常のプログラマブルインピーダンス回路においては、ＶＤＤＱは出力バッファのハイ電源電圧である。
【００２９】
このため、通常モードでは、Ｐ型ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２２のゲート電圧（ＺＱパッド）はＶＤＤＱ／２となって、電源電圧ＶＤＤなどに比べて低くなるため、Ｐ型ＭＯＳトランジスタ２１、Ｎ型ＭＯＳトランジスタ２４がオン、Ｐ型ＭＯＳトランジスタ２３、Ｎ型ＭＯＳトランジスタ２２がオフとなって、その出力であるＰＩＴＥはローレベルとなる。
【００３０】
次に、テスト時には、例えばＺＱパッドに外部から電位を与えて完全にＶＤＤにすると、Ｐ型ＭＯＳトランジスタ２１とＮ型ＭＯＳトランジスタ２２のゲート電圧（ＺＱパッド）がＶＤＤになり、Ｐ型ＭＯＳトランジスタ２１、Ｎ型ＭＯＳトランジスタ２４がオフ、Ｐ型ＭＯＳトランジスタ２３、Ｎ型ＭＯＳトランジスタ２２がオンとなって、その出力であるＰＩＴＥはハイレベルとなってテストモードに入ることができる。
【００３１】
上記の動作により、通常モード時、ＰＩＴＥはローレベルであり、テストモ−ドは解除されている。また、テストモード発生回路１８に挿入されている抵抗値の大きな抵抗Ｒ１、Ｒ２はＺＱパッドをオープンにしただけでも、ＲＩＴＥ信号がハイレベルとなって、テストモードに入ることができるようにするためである。
【００３２】
図３はサンプリングクロック発生回路１６の詳細例を示した回路図である。サンプリングクロック発生回路１６はナンドゲート３１、インバータ３２、３３、３４及びインバータ３５から成っていて、更に従来に比べてＰＩＴＥ制御用のロジックを有している。
【００３３】
テストモード信号発生回路１８から出力されたＰＩＴＥはインバータ３５により極性を反転されてナンドゲート３１に入力されている。これにより、ＰＩＴＥが通常モード時のローレベルである時、ナンドゲート３１は導通し、内部クロックＣＫがナンドゲート３１を通過し、インバータ３２及びインバータ３３に入力されて、それぞれ極性の異なるサンプリングクロックＣＫ１、ＣＫ１Ｂを発生し、これらサンプリングクロックＣＫ１、ＣＫ１Ｂにより、インピーダンス合わせ込み制御回路１３、データ更新制御回路１４内にあるレジスタの開閉制御が行なわれる。
【００３４】
次にＰＩＴＥがテストモード時のハイレベルである時、ナンドゲート３１は遮断し、内部クロックＣＫがナンドゲート３１を通過できず、ＣＫ１がローレベル、ＣＫ１Ｂがハイレベルのままとなり、プログラマブルインピーダンス動作は停止される。
【００３５】
図４はデータ更新制御回路４の詳細例を示した回路図であり、１ビット分のデータ更新制御回路を示した例である。データ更新制御回路４はレジスタ４１、スイッチ素子４２、４３及びインバータ４４から成っている。尚、従来のものはレジスタ４１のみである。レジスタ４１にはインピーダンス合わせ込み制御回路１３の合わせ込みデータ１００が保持されている。テストモード信号発生回路１８からのＰＩＴＥはスイッチ素子４２、４３の一方の制御パッドに印加され、インバータ４４により前記ＰＩＴＥの極性反転信号が、スイッチ素子４２、４３の他方の制御パッドに印加されている。
【００３６】
ここで、前記ＰＩＴＥ及びその極性反転信号はそれぞれスイッチ素子４２、４３の極性の異なる制御パッドに入力されているため、ＰＩＴＥが通常モード時のローレベルである時、スイッチ素子４２はオンで、スイッチ素子４３はオフとなる。これにより、レジスタ４１のデータはスイッチ素子４２を通って出力バッファ１５へ送られる。
【００３７】
次にＰＩＴＥがテストモード時のハイレベルである時、スイッチ素子４２はオフで、スイッチ素子４３はオンとなる。これにより、レジスタ４１のデータの代わりに、専用パッド１９から入力されたデータがスイッチ素子４３を通って出力バッファ１５へ送られる。
【００３８】
本実施の形態によれば、テスト時、ＺＱパッドにハイレベルの電圧を印加すると、テストモード信号発生回路１８により発生されたＰＩＴＥがハイレベルになることにより、出力バッファ１５のインピーダンスは外部抵抗５０の抵抗値に対応した値に設定されるのではなく、専用パッド１９から入力される外部の合わせこみデータにより任意の固定値に設定されるため、テスト時に、例えプログラマブルインピーダンス出力バッファの動作に不具合があっても、出力バッファ１５のインピーダンスを常に一定とすることができ、このプログラマブルインピーダンス出力バッファ回路を搭載したメモリなどのデバイスのスピード評価等を、常に正確且つ効率良く行うことができる。
【００３９】
尚、テスト時に出力バッファ１５を固定化する合わせ込みデータ１００を外部から入力するのではなく、内部の固定データ発生回路２０より発生された合わせ込みデータ１００を図５に示したデータ更新回路１４を介して出力バッファ１５に入力しても、出力バッファ１５のインピーダンスを固定化することができ、上記実施の形態と同様の効果がある。この場合は、テスト時にバッファサイズの選択を１つしか行うことができないが、固定データ発生回路２０は内部の電圧より、前記合わせ込みデータ１００を発生するようにすれば、固定データ発生回路２０の構成は極めて簡単で回路規模を増大させる要因にはならないばかりか、上記実施の形態のようにパッドからの信号線の引き回しを必要としなくなり、パターン面積を小さくすることができる。
【００４０】
図６は、本発明の半導体装置に搭載されているプログラマブルインピーダンス出力バッファ回路の第２の実施の形態を示したブロック図である。但し、図１に示した第１の実施の形態と同様の部分は同一符号を付し、且つその説明を適宜省略する。本例のテストモード信号発生回路１８は専用のモード制御パッド６１に接続されており、このパッドの電圧がローレベルの時はＰＩＴＥがローレベルで、回路を通常動作状態にし、パッドの電圧がハイレベルの時はＰＩＴＥがハイレベルで、回路をテストモード状態にする。本例のテストモード信号発生回路１８はモード制御専用パッド６１を有しているため、図７に示すようにインバータ回路に高い抵抗値の抵抗Ｒを挿入しなくとも、図２に示した回路と同様に動作を行うことができ、他の構成及び動作は図１に示した第１の実施の形態と同様である。
【００４１】
従って、本例も、テスト時にモード制御専用パッド６１をハイレベルとすれば、出力バッファ１５のインピーダンスは、専用パッド１９又は固定データ発生回路２０から発生された合わせ込みデータ１００により一定値に固定化されるため、第１の実施の形態と同様の効果がある。
【００４２】
図８は、本発明の半導体装置に搭載されるプログラマブルインピーダンス出力バッファ回路の第３の実施の形態を示したブロック図である。但し、図１に示した第１の実施の形態と同様の部分は同一符号を付し、且つその説明を適宜省略する。
【００４３】
本例は、ＪＴＡＧテストモード時に、Ｐｒｏｇｒａｍｍａｂｌｅ  Ｉｍｐｅｄａｎｃｅテストモードイネーブルになるような複数ビット信号と出力バッファの各ビットのＯｎ／ＯＦＦを決める複数ビット信号を入力するテスト解除はテストモードディセーブルになるような複数ビット信号による、サンプリングクロック発生回路１６の動作を停止することにより、インピーダンス合わせ込み制御回路１３の動作を停止すると共に、データ更新制御回路１４のパスを変更して、テストモードに入る。
【００４４】
テストモードに入ると、データ更新制御回路１４は専用パッド１９又は固定データ発生回路２０から入力される合わせ込みデータ１００を出力バッファ１５に送って、出力バッファ１５のインピーダンスを任意の一定値に固定化することができ、図１に示した第１の実施の形態と同様の効果がある。
【００４５】
尚、上記した第１〜第３の実施の形態のように専用パッド１９を用いず、ＪＴＡＧを搭載したデバイスでは、合わせ込みデータ１００をＪＴＡＧパッドのような通常動作では使わない複数のパッドから出力バッファ１５に入力しても、同様の効果がある。
【００４６】
又、データ更新回路１４内に予め用意しておいた合わせ込みデータを出力バッファ１５に送って、出力バッファ１５のインピーダンスを固定化してもよい。
【００４７】
更に、図９に示すように、ロジック回路７１により外部又は内部の複数信号のロジックを取って必要な数の合わせ込みデータ１００を作成し、このデータ１００をデータ更新回路１４を介して出力バッファ１５に入力して、出力バッファ１５のインピーダンスを固定化しても、同様の効果がある。
【００４８】
【発明の効果】
以上詳細に説明したように、本発明の半導体装置によれば、テスト時に、出力バッファのインピーダンスを外部抵抗に依らず、任意の固定値に保持することができるため、デバイスのテストを効率良く且つ正確に行うことができ、デバイスのスピード評価等を常に正しく行なうことができる。
【図面の簡単な説明】
【図１】本発明の半導体装置に搭載されているプログラマブルインピーダンス出力バッファ回路の第１の実施の形態を示したブロック図である。
【図２】図１に示したテストモード信号発生回路の詳細例を示した回路図である。
【図３】図１に示したサンプリングクロック発生回路の詳細例を示した回路図である。
【図４】図１に示したデータ更新制御回路の詳細例を示した回路図である。
【図５】図１に示したデータ更新制御回路の他の詳細例を示した回路図である。
【図６】本発明の半導体装置に搭載されているプログラマブルインピーダンス出力バッファ回路の第２の実施の形態を示したブロック図である。
【図７】図６に示したテストモード信号発生回路の詳細例を示した回路図である。
【図８】本発明の半導体装置に搭載されているプログラマブルインピーダンス出力バッファ回路の第３の実施の形態を示したブロック図である。
【図９】合わせ込みデータを生成するロジック回路を示したブロック図である。
【図１０】従来のプログラマブルインピーダンス出力バッファ回路の回路構成を示したブロック図である。
【図１１】図１０に示した従来の基準電圧発生回路、ダミー出力バッファ、出力バッファの具体的な回路例を示したブロック図である。
【符号の説明】
１１  基準電圧発生回路
１２  ダミー出力バッファ
１３  インピーダンス合わせ込み制御回路
１４  データ更新制御回路
１５  出力バッファ
１６  サンプリングクロック発生回路
１７  出力パッド
１８  テストモード信号発生回路
１９  専用パッド
２０  固定データ発生回路
２１、２２  Ｐ型ＭＯＳトランジスタ
２３、２４  Ｎ型ＭＯＳトランジスタ
２６  クロック入力パッド
３１  ナンドゲート
３２、３３、３４、３５、４４  インバータ
４１  レジスタ
４２、４３  スイッチ素子
５０  外部抵抗
６１  モード制御専用パッド
【図１】
0003560836.tif 000002
【図２】
0003560836.tif 000003
【図３】
0003560836.tif 000004
【図４】
0003560836.tif 000005
【図５】
0003560836.tif 000006
【図６】
0003560836.tif 000007
【図７】
0003560836.tif 000008
【図８】
0003560836.tif 000009
【図９】
0003560836.tif 000010
【図１０】
0003560836.tif 000011
【図１１】
0003560836.tif 000012