(57)【特許請求の範囲】
【請求項１】ガラス基板上に表示部を有し、駆動回路部により該表示部を駆動する液晶表示装置であって、
前記表示部は、複数の走査配線と、これら複数の走査配線に交差して形成された複数の信号配線と、前記複数の走査配線及び前記複数の信号配線の交差に対応して形成される複数の画素を有し、該各画素は前記複数の走査配線と前記複数の信号配線とのそれぞれの交点に対応して形成された１つの薄膜トランジスタを有しており、
該薄膜トランジスタの能動層は｛１１１｝を主たる配向とする多結晶シリコンであることを特徴とする液晶表示装置。
【請求項２】前記駆動回路部は、前記ガラス基板の外部に構成した請求項１の液晶表示装置。
【請求項３】前記駆動回路部は、前記ガラス基板上に構成した請求項１の液晶表示装置。
【請求項４】前記表示部は、各画素において前記薄膜トランジスタに接続された画素電極を有している請求項１〜３の何れかに記載の液晶表示装置。
【請求項５】前記ガラス基板は、歪温度が約６４０℃である請求項４記載の液晶表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に、液晶などを用いたアクティブマトリクス方式の表示装置に関する。
【０００２】
【従来の技術】
近年、液晶を表示に用いるディスプレイなどでは、各画素の液晶を駆動するために、各画素ごとに薄膜トランジスタ（Ｔhin  Ｆilm  Ｔransistor ：略して  ＴＦＴ）を形成するアクティブマトリクス（Ａ ctive  Ｍatrix：略してＡＭＸ)方式が用いられている。このディスプレイ用基板としては、普通、ガラス基板が使用されるため、ディスプレイを製作するためのプロセス温度が約６４０℃以下に制限される。このため、とりわけ、ＴＦＴの能動層を多結晶シリコン        (Polycrystalline Silicon：略してＰoly−Ｓi)中に形成する場合、減圧ＣＶＤ（ＬＰＣＶＤ）法などによるＰoly−Ｓiの堆積温度も制約されてしまう。この制約の下に膜の堆積温度を最高プロセス温度近くまで上げることにより、Ｐoly −Ｓiの結晶性を上げ、Ｐoly−Ｓi の粒径を大きくし、ＴＦＴのキャリア移動を上げる試みがなされている。この例としては、日経エレクトロニクス１９８４.９.１０ Ｐ２１１（堆積温度６００℃），第３３回応物学会予稿集（１９８６年春)Ｐ５４４（堆積温度６１０℃）Ｊapan Ｄisplay Ｔech Ｄigest(１９８６）３，５（堆積温度６３０℃）などに記載がある。これらのＰoly−Ｓi膜を堆積温度から判断すると（Ｊ.Ｅlectrochem.Ｓoc、１２７，６８６(１９８０)，１３１，  ６７６（１９８４）参照）いずれも｛１１０｝が主たる配向となっていることがわかる。
【０００３】
【発明が解決しようとする課題】
従来のＡＭＸ方式の表示装置では、キャリアの移動度がまだまだ十分でないために、いくつかの問題があった。第一の問題点は、表示部と同一基板上に形成した周辺駆動回路のアドレス時間に長い時間を要していた点である。このため、表示部の画素数をあまり増加させることができず、画質は必ずしも満足なものではなかった。第二の問題点は、表示部のＴＦＴの寸法をあまり縮小できないため、開口率が上がらずにこのことからも画質は十分なものではなかった点である。
【０００４】
本発明の目的は、高性能・高画質の液晶表示装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明の液晶表示装置によれば、通常ガラス基板上に、マトリクス状に配置された複数の薄膜半導体素子と、この複数の薄膜半導体素子のそれぞれに接続された複数の画素電極を有する。通常ガラス基板上には、薄膜半導体素子の能動層として｛１１１｝を主たる配向とする多結晶シリコン膜が形成される。
【０００６】
初めに、｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴ が他の配向のＰoly−ＳiＴＦＴ に比べキャリアの移動度が大きい理由を述べる。図２はＰoly−Ｓiの粒界近くにできる空乏層とバンド構成の様子を示す。図２（ａ）は｛１１１｝配向のＰoly−Ｓiを、図２(ｂ)は他の配向のＰoly−Ｓiを示す。単結晶シリコンと酸化膜との界面における表面電荷密度は｛１００｝，｛１１０｝，｛１１１｝の結晶方位順に増加することが知られている（Ａppl.Ｐhys.Ｌett.８，３１    （１９６６）参照）。この電荷密度の考え方は、Ｐoly−Ｓi表面とゲート酸化膜との界面だけでなく、Ｐoly−Ｓi中の酸素が結晶粒界に偏析することから、結晶粒界についてもあてはまる。従って、基板と垂直方向（図２では上下方向）では、粒界付近にできる空乏層は｛１００｝配向，｛１１０｝配向，｛１１１｝配向の順で相対的に広くなる。反対に、キャリアの走行方向（図２では左右方向）では、粒界付近にできる空乏層は｛１００｝配向，｛１１０｝配向，｛１１１｝配向の順で相対的に狭くなる。従って、粒界に生じる電位障壁は、キャリアの走行方向では、｛１００｝配向，｛１１０｝配向，｛１１１｝配向の順で相対的に低くなる。Ｐoly−Ｓiのキャリアの移動度は粒界付近に生じる電位障壁の高さで決まる。よって、｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴは、相対的に、他の配向のＰoly−ＳiＴＦＴよりキャリアの移動度が大きくなることがわかる。このようにキャリアの移動度が大きい｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴを用いて、表示部を形成すると、表示部の画素数を増やせる。
【０００７】
また、｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴを、表示部のアクティブマトリクスに用いることにより、開口率を上げられる。
【０００８】
【発明の実施の形態】
液晶表示装置（ＬＣＤ）の基本的な構成を図６に示す。
【０００９】
マイクロプロセッサー（図示せず）等の外部からの信号は、コントロール回路１０４に入力される。表示情報を記憶するメモリ１０５やキャラクタ・ジェネレータ(図示せず）等からの表示データ(文字データ）は、コントロール回路１０４によって管理制御され、走査側駆動回路１０３，データ側駆動回路１０２を通して、表示部１０１に表示される。
【００１０】
〔実施例  １〕
このようにキャリアの移動度が大きい｛１１１｝を主たる配向とするＰoly− ＳiＴＦＴ を用いて周辺駆動回路を形成すると、表示部５の画素数を増やせる点について述べる。表示装置の駆動回路は、図１に示すように、一般に、走査回路８と信号回路に分けられ、信号回路はマルチプレクサ９，分割マトリクススイッチ１０，基板４に外付けする高速シフトレジスタ１１から成る。表示部の画素は能動素子たるＴＦＴ２０と、表示媒質たる液晶および画素電極からなるキャバシタ１９とからなり、図示するようにマトリクス状に配列されている。表示部５の画素数は、主として、信号回路のマルチプレクサ９と分割マトリクススイッチ１０の特性で決まる。信号側から見た１つの画素当りの書込み時間Ｔadは、
【００１１】
【数１】
0003542301.tif 000002
【００１２】
とあらわせる。ここで、ｆF はフレーム周波数（通常６０Ｈｚ）、Ｎは信号側のライン数である。Ｔadは信号回路のＴＦＴ特性であり、通常、約１０μsec である。ここで｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴを用いて回路を形成すると、キャリア移動度が大きくＯＮ特性が優れているため、Ｔadを１μsec 以下に減少させることが可能となる。従って、信号側のライン数Ｎを１ケタ以上増加させることが可能である。走査回路８に関しては信号回路ほど条件はきびしくないが、クロック周波数ｆcpが回路特性のめやすとなり
【００１３】
【数２】
ｆcp＝ｆF ×Ｍ                                            …（数２）
とあらわせる。ここで、Ｍは走査ライン数である。ｆcpは、通常、約１０ＫＨｚであるが、｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴを用いれば、ｆcpをＭＨｚオーダまで上げることが可能である。従って、走査側のライン数を２ケタ以上増加させることができる。以上から、表示部の画素Ｍ×Ｎは、従来法に比べ、３ケタ以上増加させることが可能である。
【００１４】
〔実施例  ２〕
次に｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴを表示部のアクティブマトリクスに用いることにより、開口率を上げられる点について述べる。開口率は、表示部において、透明電極による液晶の駆動可能領域を示し、表示装置の画質の１つの目やすである。開口率をある値以上に上げられない理由は、ＴＦＴと
Ａｌ電極が各画素上に存在するからである。ＴＦＴのゲート幅Ｗとゲート長Ｌは、普通、それぞれ５０μｍ，１０μｍなる値である。プロセス加工最小寸法が約１０μｍであることからＬの値が決まり、次に、十分なＴＦＴのオン電流を得るために、ゲート幅が決まっている。｛１１１｝配向Ｐoly−ＳiＴＦＴを各画素に用いれば、プロセス加工寸法が現状のままで、ゲート幅を２０μｍ以下まで縮小できる。ゲート幅が減少することは、ゲート領域のみならず、ソースとドレイン領域の面積も減少することになる。従って、開口率を従来の約６５％から約７５％まで増加させることができる。これに、伴い表示部の画質が向上する。なお、ＴＦＴの寸法縮小は歩留り向上にもつながる。
【００１５】
〔実施例  ３〕
本実施例では、｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴの構造と製造方法について述べる。
【００１６】
図３は、図１に示す表示装置を形成する｛１１１｝を主たる配向とするＰoly −ＳiＴＦＴ の断面構造を示す。基板４は歪温度約６４０℃のガラス板である。基板４を５５０℃に保ち、ヘリウムで２０％に希釈したモノシランガスを原料として減圧ＣＶＤ法により膜１２を堆積させる。膜厚は１５００Åである。次に
Ｎ2 中、６００℃の条件で２４時間の熱処理を行う。熱処理後、｛１１１｝配向Ｐoly−ＳiＴＦＴ膜１２が形成される。ホト・エッチング工程後、常圧ＣＶＤ法によりＳｉＯ2 ゲート絶膜１９を１５００Å堆積させる。次にゲート電極を形成する。ホト・エッチング工程後、ソース，ドレイン領域１３，１４のインプラを行う。条件としては、リン(Ｐ)を３０ＫｅＶの電圧で５×１０15cm-2のドーズ量打込む。続いて、リンガラス(Ｐhospho Ｓilicate Ｇlass、略してＰＳＧ）１６を４８０℃で５０００Å堆積させる。さらに、Ｎ2 中、６００℃の条件で２０時間の熱処理を行い、インプラ領域を活性化させる。コンタクト用のホト・エッチング工程の後、Ａｌ電極１７を６０００Åスパッタする。ホト・エッチング工程の後、透明電極であるＩＴＯ（Ｉndium Ｔitan Ｏxyde)を１０００Åスパッタする。ホト・エッチング工程の後、カラーフィルタと偏光膜を備えた他のガラス基板との間に液晶を封入して表示装置が完成する。本実施例の表示部におけるTFTのチャネル幅、チャネル長はそれぞれ２０μｍ，１０μｍである。表示部５のマトリクスにおけるライン数は６００×１９８０である。また、開口率は７５％である。本実施例では、図１のキャパシタとなる液晶１９を駆動するＴＦＴ２０を例に説明したが、このようなＴＦＴは、周辺回路、例えば、走査回路８に用いてもよいことは言うまでもない。
【００１７】
〔実施例  ４〕
図４は、本発明の別の実施例を示す。本実施例では、走査回路８および信号回路１８等の駆動回路がすべて基板４に外付けされているため｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴを用いて、表示部５のアクティブマトリクスのみを形成した。これにより、実施例２と同様開口率を従来の６５％から７５％に増加することができた。
【００１８】
〔実施例  ５〕
図５は本発明の別の実施例を示す。本実施例では｛１１１｝を主たる配向とするＰoly−ＳiＴＦＴを用いて、これまで基板４以外の部分に外付けしていた信号回路の高速シフトレジスタ１１も表示部５と同一基板に内蔵することができる。これにより、本実施例では接続端子数を従来の１７７本から３８本に減らすことができた。
【００１９】
従来は、ＴＦＴの移動度が低い（小さい）ため、同一基板上に高速シフトレジスタ１１を表示部５と同一基板上に設けることは困難であった。
【００２０】
〔実施例  ６〕
本実施例は｛１１１｝配向Ｐoly−Ｓiを周辺駆動回路のみに用いる場合を示す。これには、Ｐoly−Ｓi堆積温度を変えて、２度ＬＰＣＶＤ層をつける必要がある。はじめにＬ字型の石英板を周辺回路形成位置においてマスクとし、表示部のＴＦＴ形成位置に、６００℃，０.６Ｔorrの条件でＬＰＣＶＤ膜を１５００Å堆積させる。次に、長方形の石英板を表示部のＴＦＴ形成位置に置いてマスクとし、周辺回路形成位置に５５０℃，０.６Ｔorrの条件でＬＰＣＶＤ膜を１５００Å堆積させる。続いて、６００℃，２４時間の熱処理を行うと、５５０℃で堆積させた膜は｛１１１｝を主たる配向とするＰoly−Ｓi膜となり、６００℃で堆積させた膜は｛１１１｝を主たる配向とするＰoly−Ｓi膜となる。以後のプロセスは前記と同じである。このような周辺回路のみを｛１１１｝配向としたディスプレイは以下の特徴を持つ。すなわち、高速動作を要求される周辺回路は｛１１１｝配向であるため、寸法を小さいままで駆動可能である。
【００２１】
マトリクス部分のＴＦＴは、｛１１１｝配向であるために、寸法を縮小して、開口率を上げることはできないが、オフ電源を減らすことが可能であり、この分だけ、周辺回路による表示部分駆動のための、動作マージンが大きくとれる。
【００２２】
また、上記実施例中に記載した効果以外に｛１１１｝を主たる配向とするキャリアの移動度の高いＰoly−ＳiＴＦＴを用いれば、同一基板上に従来の移動度の低いＰoly−Ｓiでは混載できなかった回路までの混載できるため、装置の小型化も図ることができるという効果である。
【００２３】
上記各図中で、同符号がついている部分は同じ機能を果たす部分である。
【００２４】
【発明の効果】
本発明によれば、液晶表示装置の画質を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例における表示装置の平面構成図である。
【図２】多結晶シリコンの配向性とバンド構造との関係を示す模式図である。
【図３】本発明の一実施例におけるＴＦＴの断面構成図である。
【図４】本発明の別の実施例における表示装置の平面構成図である。
【図５】本発明のさらに別の実施例における表示装置の平面構成図である。
【図６】本発明の表示装置の全体構成を示す図である。
【符号の説明】
１…結晶粒、２…結晶粒界、３…空乏層、４…基板、５…表示部、６…価電子帯の最大エネルギー位置、７…伝導帯の最大エネルギー位置、８…走査回路、９…マルチプレクサ、１０…マトリクススイッチ、１１…高速シフトレジスタ、１２…｛１１１｝を主たる配向とする多結晶シリコン膜、１３…ソース、１４…ドレイン、１５…ゲート電極、１６…リンガラス、１７…Ａｌ電極、１８…信号回路、１０１…表示部、１０２…データ側駆動回路、１０３…走査側駆動回路、１０４…コントロール回路、１０５…メモリ。
【図１】
0003542301.tif 000003
【図２】
0003542301.tif 000004
【図３】
0003542301.tif 000005
【図４】
0003542301.tif 000006
【図５】
0003542301.tif 000007
【図６】
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