(57)【特許請求の範囲】
【請求項１】
相互に位相の異なる第１の入力信号及び第２の入力信号が入力されて、前記第１の入力信号および第２の入力信号とそれぞれ同様の位相を有する一対の出力信号と、これら一対の出力信号の位相差を均等に分割して得られる位相を有する出力信号とを出力する信号補間回路であって、
前記第１および第２の入力信号がそれぞれ入力されて、該第１および第２の入力信号のそれぞれと同様の位相の第１および第２の出力信号をそれぞれ出力する一対の第１の回路ブロックと、
前記第１入力信号と前記第２の入力信号とが入力されて、該第１の入力信号と該第２の入力信号との位相差の中間の位相の第３の出力信号を出力する第２の回路ブロックと、
前記第１〜第３の出力信号がそれぞれ入力されて、所定の閾値電圧に基づいて入力される信号をそれぞれ反転して出力する３つのインバータとを有し、
前記各第１の回路ブロックと前記第２の回路ブロックに、前記各回路ブロックからの出力信号の波形をそれぞれ１次遅れの形状とする制御手段がそれぞれ設けられていることを特徴とする信号補間回路。
【請求項２】
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記各回路ブロック内を伝搬する信号の速度をそれぞれ変更することができる請求項１に記載の信号補間回路。
【請求項３】
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記第１の入力信号と第２の入力信号との位相差に基づいて、前記各回路ブロック内を伝搬する信号の速度がそれぞれ調整される請求項１に記載の信号補間回路。
【請求項４】
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記第１の入力信号と第２の入力信号との位相差の変化に応じて、前記各回路ブロック内の信号の伝播速度がそれぞれ調整される請求項１に記載の信号補間回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相の異なる一対の入力信号に対して、各入力信号と同様の位相の一対の出力信号と、各出力信号との中間の位相を有する出力信号とを出力するようになった信号補間回路に関し、特に、記憶装置に対してデータを書き込む際の書き込み補償回路に好適に使用することができる信号補償回路に関する。
【０００２】
【従来の技術】
位相差のある一対の波形信号に基づいて、各波形信号の位相を均等に分割した位相を有する複数の波形信号を生成する信号補間回路が開発されている。このような信号補間回路としては、”Ａ  Ｐｏｒｔａｂｌｅ  Ｄｉｇｉｔａｌ  ＤＬＬ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ＣＭＯＳ  Ｉｎｔｅｒｆａｃｅ  Ｃｉｒｃｕｉｔｓ”，  ｐｐ２１４−２１５，１９９８  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓに記載されており、その一例を、図１に示す。信号補間回路部６２ｅは、例えば、２つの入力端子ｘ１およびｘ２と、９つの出力端子ｙ１〜ｙ９とを有している。信号補間回路部６２ｅでは、図２（ａ）に示すように、各入力端子ｘ１およびｘ２に、相互に位相の異なる信号ＶａおよびＶｂをそれぞれ入力すると、図２（ｂ）に示すように、各出力端子ｙ１〜ｙ９から、各入力信号ＶａのおよびＶｂと同様の位相を有する一対の出力信号Ｖｋ’およびＶｓ’と、両出力信号Ｖｋ’およびＶｓ’間の位相を等しく分割した位相をそれぞれ有する７個の補間信号Ｖｌ’〜Ｖｒ’とを、それぞれ出力するようになっている。
【０００３】
図３は、信号補間回路部６２ｅの具体的構成を示す回路図である。図３に示す信号補間回路部６２ｅは、入力端子ｘ１およびｘ２からそれぞれ入力される信号ＶａおよびＶｂがそれぞれ与えられる一対のインバータ４１および４２と、各インバータ４１および４２から出力される信号Ｖａ’およびＶｂ’をそれぞれ補間処理して、各信号Ｖａ’およびＶｂ’と同様の位相を有する一対の信号ＶｃおよびＶｅと両信号の中間の位相を有する補間信号Ｖｄとを出力する第１補間処理部１０を有している。
【０００４】
第１補間処理部１０から出力される信号Ｖｃ〜Ｖｅは、それぞれ３つのインバータ４３、４４、４５に入力されて、各インバータ４３〜４５の出力Ｖｃ’〜Ｖｅ’がそれぞれ第２補間処理部２０に与えられている。第２補間処理部２０は、各インバータ４３〜４５の出力信号Ｖｃ’〜Ｖｅ’に対して、一対の信号ずつ、第１補間処理部１０と同様の補間処理を実施することにより、５個の信号Ｖｆ、Ｖｇ、Ｖｈ、Ｖｉ、Ｖｊを出力する。
【０００５】
第２補間処理部２０から出力される５個の出力信号Ｖｆ〜Ｖｊは、それぞれ５個のインバータ４６、４７、４８、４９、５０に入力されて、各インバータ４６〜５０の出力信号Ｖｆ’〜Ｖｊ’が第３補間処理部３０にそれぞれ入力されている。第３補間処理部３０は、各インバータ４６〜５０の出力Ｖｆ’〜Ｖｊ’に対して、一対の信号ずつ、第１補間処理部１０と同様の補間処理を実施することにより、９個の補間信号Ｖｋ、Ｖｌ、Ｖｍ、Ｖｎ、Ｖｏ、Ｖｐ、Ｖｑ、Ｖｒ、Ｖｓをそれぞれ出力する。第３補間処理部３０から出力される９個の補間信号Ｖｋ〜Ｖｓは、それぞれ９個のインバータ５１〜５９に入力されており、各インバータ５１〜５９の出力が、各出力端子ｙ１〜ｙ９から、それぞれ出力信号Ｖｋ’〜Ｖｓ’として出力される。
【０００６】
第１補間処理部１０は、各インバータ４１および４２の出力Ｖａ’およびＶｂ’がそれぞれ入力される一対の第１回路ブロック１１と、両インバータ４１および４２の出力Ｖａ’およびＶｂ’がそれぞれ入力される１個の共通第２回路ブロック１２と、各インバータ４１および４２の出力Ｖａ’およびＶｂ’がそれぞれ入力される一対の第２回路ブロック１２とを有している。
【０００７】
各第１回路ブロック１１は、それぞれ同様の構成になっており、図４（ａ）に示すように、１個のインバータ１１ａによって構成されている。また、共通第２回路ブロック１２を含む全ての第２回路ブロック１２は、それぞれ同様の構成になっており、図４（ｂ）に示すように、一対のインバータ１２ａによって構成されている。そして、共通第２回路ブロック１２からは、一対のインバータ１２ａの出力が一括されて出力されるようになっている。
【０００８】
図５に示すように、各インバータ４１および４２の出力Ｖａ’およびＶｂ’は、各第１回路ブロック１１にそれぞれ与えられており、各第１回路ブロック１１によって、それぞれ反転された出力信号ＶｃおよびＶｅとされる。また、各インバータ４１および４２の出力は、共通第２回路ブロック１２の各インバータ１２ａにそれぞれ入力されており、両インバータ１２ａの一括された出力Ｖｄが、共通第２回路ブロック１２の出力になっている。そして、第１回路ブロック１１の出力ＶｃおよびＶｅと、共通第２回路ブロック１２の出力Ｖｄとが、各インバータ４３および４５と、インバータ４４とによって、それぞれ反転された状態で第２補間処理部２０に与えられている。
【０００９】
第２補間処理部２０では、インバータ４３の出力信号Ｖｃ’とインバータ４４の出力Ｖｄ’とが、それぞれ各第１回路ブロック１１に与えられるとともに、１つの共通第２回路ブロック１２に与えられており、各第１ブロック１１から信号ＶｆおよびＶｈがそれぞれ出力されるとともに、共通第２回路ブロック１２から信号Ｖｇが出力される。同様に、インバータ４４の出力Ｖｄ’とインバータ４５の出力Ｖｅ’とが、それぞれ各第１回路ブロック１１に与えられるとともに、１つの共通第２回路ブロック１２に与えられており、各第１ブロック１１から信号ＶｈおよびＶｊがそれぞれ出力されるとともに、共通第２回路ブロック１２から信号Ｖｉが出力される。そして、各出力信号Ｖｆ〜Ｖｊが、各インバータ４６〜５０に与えられて、各インバータ４６〜５０から、信号Ｖｆ’〜Ｖｊ’がそれぞれ出力される。
【００１０】
第３補間処理部３０でも、各インバータ４６〜５０からの出力信号Ｖｆ’〜Ｖｊ’が、各第１回路ブロック１１にそれぞれ与えられるとともに、隣接する一対のインバータ（４６および４７、４７および４８、４８および４９、４９および５０）の出力信号が、１つの共通第２回路ブロック１２にそれぞれ与えられており、５つの第１ブロック１１から信号Ｖｋ、Ｖｍ、Ｖｏ、Ｖｑ、Ｖｓがそれぞれ出力されるとともに、４つの共通第２回路ブロック１２から、信号Ｖｌ、Ｖｎ、Ｖｐ、Ｖｒがそれぞれ出力される。そして、各出力信号Ｖｍ〜Ｖｓが、各インバータ５１〜５９に与えられて、各インバータ５１〜５９から補間信号Ｖｋ’〜Ｖｓ’がそれぞれ出力される。
【００１１】
第１回路ブロック１１を構成するインバータ１１ａの回路のサイズは、共通第２回路ブロック１２を構成する一対のインバータ１２ａの回路のサイズの合計と等しくなるようにそれぞれ設定されている。従って、図５に示すように、各第１回路ブロック１１からのそれぞれの出力ＶｃおよびＶｅと、共通第２回路ブロック１２からの出力Ｖｄとがそれぞれ入力されるインバータ４３および４４と、インバータ４５の負荷がそれぞれ等しくなっており、各インバータ４１および４２から出力された信号Ｖａ’およびＶｂ’が、各インバータ４３〜４５から信号Ｖｃ’〜Ｖｅ’として出力されるまでの伝播時間がそれぞれ等しくなっている。
【００１２】
従って、第１補間処理部１０において、一対の第１回路ブロック１１と１つの第２回路ブロック１２によって１つの信号補間回路が形成されており、各インバータ４１および４２からそれぞれ出力される一対の入力信号Ｖａ’およびＶｂ’が、各インバータ４３〜４５から３つの信号Ｖｃ’〜Ｖｅ’として出力されるまでの伝播時間が、それぞれ等しくなっている。
【００１３】
第２補間処理部２０においても、一対の第１回路ブロック１１と１つの第２回路ブロック１２によって１つの信号補間回路がそれぞれ形成されており、各信号補間回路において、入力された信号が出力されるまでの伝播時間がそれぞれ等しくなるようにそれぞれ設定されて、各インバータ４３〜４５から出力された３つの出力信号Ｖｃ’〜Ｖｅ’が、各インバータ４６〜５０から５つの信号Ｖｆ’〜Ｖｊ’として出力されるまでの伝播時間が、それぞれ等しくなっている。
【００１４】
第３補間処理部３０においても、一対の第１回路ブロック１１と１つの第２回路ブロック１２によって１つの信号補間回路がそれぞれ形成されており、各インバータ４６〜５０からの５つの出力信号Ｖｆ’〜Ｖｊ’が、９つの各インバータ５０〜５９から、それぞれ信号Ｖｋ’〜Ｖｓ’として出力されるまでの伝播時間がそれぞれ等しくなっている。
【００１５】
【発明が解決しようとする課題】
各信号補間回路におけるインバータ１１ａおよび１２ａは、入力信号が、設定された所定の閾値電圧Ｖｔｈよりも高い状態から低い状態になった場合、あるいは反対の状態になった場合に、出力信号のレベルが反転するようになっている。従って、図６（ａ）に示すように、共通第２回路ブロック１２の出力Ｖｄがインバータ４４に入力されると、その入力信号Ｖｄが閾値電圧Ｖｔｈよりも高い状態から低い状態になることによって、その出力信号のレベルが反転し、インバータ４４の出力信号Ｖｄ’は、理想的には、図６（ｂ）に示すように、各インバータ４３および４４から出力される信号Ｖｃ’およびＶｅ’の中間の位相を有する信号とされる。
【００１６】
しかしながら、インバータの閾値電圧Ｖｔｈには、適当な電圧範囲が設定されており、実際には、図６（ｃ）に示すように、共通第２回路ブロック１２の出力Ｖｄには、適当な時間にわたって、電圧が変化しない状態が発生する。このために、インバータ４４から出力される信号Ｖｄ’は、図６（ｄ）に示すように、各インバータ４３および４４から出力される信号Ｖｃ’およびＶｅ’の位相を均等に分割した中間の位相にはならず、従って、位相差のある一対の信号を線形に補間することができないおそれがある。
【００１７】
本発明は、このような問題を解決するものであり、その目的は、位相差を有する一対の信号を、線形に補間する補間信号を高精度に生成することができる信号補間回路を提供することにある。
【００１８】
【課題を解決するための手段】
本発明の信号補間回路は、相互に位相の異なる第１の入力信号及び第２の入力信号が入力されて、前記第１の入力信号および第２の入力信号とそれぞれ同様の位相を有する一対の出力信号と、これら一対の出力信号の位相差を均等に分割して得られる位相を有する出力信号とを出力する信号補間回路であって、前記第１および第２の入力信号がそれぞれ入力されて、該第１および第２の入力信号のそれぞれと同様の位相の第１および第２の出力信号をそれぞれ出力する一対の第１の回路ブロックと、前記第１入力信号と前記第２の入力信号とが入力されて、該第１の入力信号と該第２の入力信号との位相差の中間の位相の第３の出力信号を出力する第２の回路ブロックと、前記第１〜第３の出力信号がそれぞれ入力されて、所定の閾値電圧に基づいて入力される信号をそれぞれ反転して出力する３つのインバータとを有し、前記各第１の回路ブロックと前記第２の回路ブロックに、前記各回路ブロックからの出力信号の波形をそれぞれ１次遅れの形状とする制御手段がそれぞれ設けられていることを特徴とする。
【００２０】
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記各回路ブロック内を伝搬する信号の速度をそれぞれ変更することができる。
【００２１】
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記第１の入力信号と第２の入力信号との位相差に基づいて、前記各回路ブロック内を伝搬する信号の速度がそれぞれ調整される。
【００２２】
前記第１の回路ブロックおよび前記第２の回路ブロックは、前記第１の入力信号と第２の入力信号との位相差の変化に応じて、前記各回路ブロック内の信号の伝播速度がそれぞれ調整される。
【００２３】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態について説明する。
【００２４】
本発明の信号補間回路は、図３に示す信号補間回路部６２ｅに設けられた各信号補間回路において、図７（ａ）に示すように、第１回路ブロック１１が、インバータ１１ａと、抵抗１１ｂとの直列回路によって構成されており、また、図７（ｂ）に示すように、第２回路ブロック１２が、一対のインバータ１２ａと、各インバータ１２ａにそれぞれ直列接続された一対の抵抗１２ｂとによって構成されている。そして、各抵抗１２ｂ同士が一括されて、１つの出力端となっている。その他の構成は、図３に示す信号補間回路と同様になっている。
【００２５】
図８は、本発明の信号補間回路における第１補間処理部１０の要部の構成図である。各インバータ４１および４２から出力される相互に異なった位相の出力信号Ｖａ’およびＶｂ’は、各第１回路ブロック１１にそれぞれ与えられており、各第１回路ブロック１１のインバータ１１ａおよび抵抗１１ｂの直列回路によって、それぞれ信号ＶｃおよびＶｅとして出力される。また、各インバータ４１および４２の出力は、共通第２回路ブロック１２の各インバータ１２ａにそれぞれ入力されており、各インバータ１２ａと、各インバータ１２ａにそれぞれ直列接続された各抵抗１２ｂとを通って、一括されて信号Ｖｄとして出力される。そして、第１回路ブロック１１の出力ＶｃおよびＶｅと、共通第２回路ブロック１２の出力Ｖｄとが、各インバータ４３および４５と、インバータ４４とに、それぞれ与えられて、出力信号Ｖｃ’、Ｖｅ’、Ｖｄ’とされる。
【００２６】
この場合、共通第２回路ブロック１２の各抵抗１２ｂの抵抗値を、それぞれ、Ｒ１およびＲ３とし、第１回路ブロック１１の抵抗１１ｂの抵抗値をＲ２とすると、次の（１）式の関係になっている。
【００２７】
Ｒ２＝（Ｒ１＋Ｒ３）／２  …（１）
また、第１回路ブロック１１を構成するインバータ１１ａの回路のサイズは、共通第２回路ブロック１２を構成する一対のインバータ１２ａの回路のサイズの合計と等しくなるようにそれぞれ設定されている。
【００２８】
この場合、各第１回路ブロック１１からのそれぞれの出力ＶｃおよびＶｅと、共通第２回路ブロック１２からの出力Ｖｄとがそれぞれ入力されるインバータ４３および４４と、インバータ４５との負荷がそれぞれ等しく、しかも、第１回路ブロック１１および第２回路ブロック１２にそれぞれ抵抗１１ａおよび１２ａがそれぞれ設けられているために、図９（ａ）に示すように、共通第２回路ブロック１２から出力される信号Ｖｄは、共通第２回路ブロック１２の各抵抗１２ｂおよび各インバータ１２ａの入力負荷容量とにより、波形変形が一次遅れの形となって変化し、図６（ａ）に示す信号Ｖｄに近付けることができる。その結果、図９（ｂ）に示すように、インバータ４４から出力される信号Ｖｄ’は、各インバータ４３および４４から出力される信号Ｖｃ’およびＶｅ’の中間の位相とされ、従って、位相差のある一対の信号ＶａおよびＶｂを、確実に線形に補間することができる。
【００２９】
第１回路ブロック１１および第２回路ブロック１２に使用されるインバータ１１ａおよび１２ａとしては、図１０（ａ）および（ｂ）に示すように、バイアス電圧が印加されるインバータ１１ａ’および１２ａ’をそれぞれ使用するようにしてもよい。
【００３０】
バイアス電圧が印加されるインバータ１１ａ’（または１２ａ’）は、例えば、図１１Ａに示すように、相互に直列接続された一対の第１ＭＯＳＦＥＴ２１および第２ＭＯＳＦＥＴ２２と、インバータ部２５にそれぞれ接続された一対の第３ＭＯＳＦＥＴ２３および第４ＭＯＳＦＥＴ２４とを有しており、インバータ１１ａ’（または１２ａ’）の入力および出力が、それぞれ、インバータ部２５の入力および出力になっている。
【００３１】
第１ＭＯＳＦＥＴ２１のゲートには、バイアス電圧ＶＢが印加されるようになっており、第１ＭＯＳＦＥＴ２１のドレインが第２ＭＯＳＦＥＴ２２のドレインに接続されている。第２ＭＯＳＦＥＴ２２のドレインおよびゲート同士は、相互に接続された状態になっている。そして、第２ＭＯＳＦＥＴ２２のゲートと第３ＭＯＳＦＥＴ２３のゲートとが相互に接続されており、第３ＭＯＳＦＥＴ２３のソースがインバータ２５に接続されている。インバータ２５には、第４ＭＯＳＦＥＴ２４のドレインが接続されており、この第４ＭＯＳＦＥＴ２４のゲートが第１ＭＯＳＦＥＴ２１のゲートと同様に、バイアス電圧ＶＢが印加される。
【００３２】
第１ＭＯＳＦＥＴ２１と第４ＭＯＳＦＥＴ２４の寸法比、および、第２ＭＯＳＦＥＴ２２と第３ＭＯＳＦＥＴ２３寸法比は、それぞれ１：ｎになっており、第１ＭＯＳＦＥＴ２１にバイアス電圧ＶＢを印加することによって、第２ＭＯＳＦＥＴ２２から第１ＭＯＳＦＥＴ２１に電流Ｉが流れると、第３ＭＯＳＦＥＴ２３から第４ＭＯＳＦＥＴ２４には、そのｎ倍の制御電流ｎＩが流れることになる。そして、この電流ｎＩによって、インバータ部２５の動作速度が調整される。
【００３３】
第１ＭＯＳＦＥＴ２１と第４ＭＯＳＦＥＴ２４の寸法比、および、第２ＭＯＳＦＥＴ１２と第３ＭＯＳＦＥＴ２３寸法比のｎの値を変更することによって、バイアス電圧ＶＢの値が同じであっても、第３ＭＯＳＦＥＴ２３および第４ＭＯＳＦＥＴ２４に流れる制御電流ｎＩは、変更される。これにより、インバータ部２５の動作速度が調整される。
【００３４】
また、印加されるバイアス電圧ＶＢを変更することによって、インバータ部２５に流れる制御電流は変更され、バイアス電圧ＶＢが大きくなるとインバータ部２５に流れる制御電流が増加し、バイアス電圧ＶＢが小さくなるとインバータ部２５に流れる制御電流が減少する。
【００３５】
図１１Ｂは、バイアス電圧が印加されるインバータ１１ａ’および１２ａ’の他の例を示している。このインバータ１１ａ’（または１２ａ’）では、バイアス電圧ＶＢが印加される第１ＭＯＳＦＥＴ２１のドレインに第２ＭＯＳＦＥＴ２２のドレインが接続されており、第１ＭＯＳＦＥＴ２１とゲートを共通にした第４ＭＯＳＦＥＴ２４のドレインがインバータ部２５に接続されている。インバータ部２５には、第３ＭＯＳＦＥＴ２３のドレインが接続されており、そして、第３ＭＯＳＦＥＴ２３のゲートと第２ＭＯＳＦＥＴ２２のゲートとが相互に接続されている。第２ＭＯＳＦＥＴ２２のゲートおよびドレインは、相互に接続されている。
【００３６】
このようなインバータ１１ａ’（または１２ａ’）も、第１ＭＯＳＦＥＴ２１と第４ＭＯＳＦＥＴ２４の寸法比、および、第２ＭＯＳＦＥＴ２２と第３ＭＯＳＦＥＴ２３寸法比は、それぞれ１：ｎになっており、第１ＭＯＳＦＥＴ２１にバイアス電圧ＶＢを印加することによって、第２ＭＯＳＦＥＴ２２から第１ＭＯＳＦＥＴ２１に電流Ｉが流れると、第３ＭＯＳＦＥＴ２３から第４ＭＯＳＦＥＴ２４には、そのｎ倍の制御電流ｎＩが流れることになる。そして、この電流ｎＩによって、インバータ部２５の動作速度が調整される。
【００３７】
この場合、印加されるバイアス電圧ＶＢを変更することによって、インバータ部２５に流れる制御電流は変更され、バイアス電圧ＶＢが大きくなるとインバータ部２５に流れる制御電流が減少し、バイアス電圧ＶＢが小さくなるとインバータ部２５に流れる制御電流が増加する。
【００３８】
図１２は、本発明の信号補間回路の他の例を示す構成図である。第１回路ブロック１１および第２回路ブロック１２には、バイアス電圧ＶＢが印加されることによって動作速度が調整される図１１Ａまたは図１１Ｂに示すインバータ１１ａ’および１２ａ’がそれぞれ使用されている。
【００３９】
そして、図１３（ａ）に示すように、各インバータ４１および４２から各第１回路ブロック１１にそれぞれ与えられる位相の異なる信号Ｖａ’およびＶｂ’は、前述したように、各第１回路ブロック１１によって位相を反転された信号ＶｃおよびＶｅがそれぞれ出力され、第２回路ブロック１２からは、信号Ｖｄが出力される。
【００４０】
この場合、図１３（ｃ）に示すように、第１回路ブロック１１および第２回路ブロック１２に入力される信号Ｖａ’およびＶｂ’の位相差が小さい場合には、インバータ１１ａ’および１２ａ’におけるｎの値をそれぞれ大きくすれば、インバータ部２５に対する制御電流が増加し、図１３（ｄ）に示すように、各第１回路ブロック１１からそれぞれ出力される信号Ｖｃ’およびＶｅ’は、図１３（ａ）に示す場合よりも、それぞれ、時間に対する電圧変化（傾き）が大きくなる。しかも、各第１回路ブロック１１および第２回路ブロック１２におけるそれぞれの抵抗１１ｂおよび１２ａの抵抗値は、前記（１）式の関係を保持した状態で、それぞれの抵抗値を小さくされるために、各抵抗値と、各第１回路ブロック１１の出力がそれぞれ与えられる各インバータ４３および４５の入力負荷容量と、第２回路ブロック１２の出力が与えられるインバータ４４の入力負荷容量とのそれぞれの積の値を小さくすることができる。従って、第２回路ブロック１２から出力される信号Ｖｄは、図１３（ａ）に示す場合よりも、時間に対する電圧の変化が大きくなり、図１３（ｄ）に示すように、各インバータ４３、４４、４５からそれぞれ出力される信号Ｖｃ’、Ｖｄ’、Ｖｅ’の位相差が小さくなる。
【００４１】
このように、入力される信号の位相差に対応させて、補間信号を出力することができる。従って、図３に示すように、第１補間処理部１０に入力される各信号の位相差と、第２補間処理部２０に入力される各信号の位相差とは異なり、また、第２補間処理部１０に入力される各信号の位相差と、第３補間処理部３０に入力される各信号の位相差も異なる場合においても、各補間処理部１０〜３０は、それぞれの入力信号の位相差に対応した適切に補間処理することができる。
【００４２】
各第１回路ブロック１１にそれぞれ設けられたインバータ１１ａ、および第２回路ブロック１２にそれぞれ設けられたインバータ１２ａは、それぞれのバイアス電圧を、任意の位相差を有する入力信号に基づいて変更するようにしてもよい。図１４は、この場合に使用される補償回路の一例を示すブロック図である。この補償回路６０は、データ信号７１が入力されるフリップフロップ（以下、ＦＦとする）６１と、クロック信号７２およびセレクト信号７３が入力されるプレシフトクロック生成部６２とを有している。プレシフトクロック６２は、クロック信号７２およびセレクト信号７３に基づいて、書き込みクロック７５を出力し、出力される書き込みクロック７５が、ＦＦ６１に入力されている。、ＦＦ６１は、書き込みクロック信号７５に同期して、データ信号７１に基づく書き込みデータ７４を出力する。
【００４３】
図１５は、プレシフトクロック生成部６２の内部の構成を示すブロック図である。プレシフトクロック生成部６２は、プレシフトクロック決定部６２ａおよび適応電源電圧生成部６２ｂとを有しており、クロック信号７２が、プレシフトクロック決定部６２ａおよび適応電源生成部６２ｂにそれぞれ与えられている。適応電源電圧生成部６２ｂは、入力されるクロック信号７２に基づいて、駆動電圧ＶＤＤをプレシフトクロック決定部６２ａに出力する。プレシフトクロック決定部６２ａは、駆動電圧ＶＤＤによって駆動される。
【００４４】
プレシフトクロック決定部６２ａには、セレクト信号７３が、直接入力されており、駆動電圧ＶＤＤによって駆動されたプレシフトクロック決定部６２ａは、セレクト信号７３およびクロック信号７２に基づいて書き込みクロック７５を出力する。
【００４５】
図１６は、プレシフトクロック決定部６２ａの内部の構成を示すブロック図である。プレシフトクロック決定部６２ａには、クロック信号７２がそれぞれ与えられる遅延回路部６２ｄおよび信号補間部６２ｃが設けられている。遅延回路部６２ｄには、適応電源電圧生成部６２ｂから出力される駆動電圧ＶＤＤが与えられて駆動されるようになっており、また、信号補間部６２ｃも、駆動電圧ＶＤＤによって駆動されるようになっている。遅延回路部６２ｄは、入力されるクロック信号７２の遅延信号を信号補間部６２ｃに出力する。
【００４６】
信号補間部６２ｃは、入力されるクロック信号７２と、遅延回路部６２ｄから出力される遅延クロック信号とに基づいて、セレクタ６２ｆに、補間信号を出力する。セレクタ６２ｆには、セレクト信号７３が入力されており、セレクタ６２ｆは、信号補間部６２ｃから出力される補間信号をセレクト信号７３に基づいて選択して、書き込みクロック７５として出力する。
【００４７】
図１７は、プレシフトクロック決定部６２ａに設けられた遅延回路部６２ｃの内部構成を示す概略回路図である。駆動電圧ＶＤＤによって駆動される遅延回路６２ｃには、同様の回路構成のｎ個のバッファ６３が直列接続されており、クロック信号が直列接続された一方の端部のバッファ６３に入力されている。そして、各バッファ６３の出力が、遅延クロック１、遅延クロック２、遅延クロック（ｎ−１）、遅延クロックｎとして、順次、信号補間部６２ｃに出力される。
【００４８】
遅延回路部６２ｄに与えられる駆動電圧ＶＤＤは、各バッファ６３からそれぞれ出力される遅延クロックの総遅延量を、常にクロック周期と同じに保つ電圧値に設定されている。これにより、各バッファ６３から出力される遅延クロックの遅延量は、それぞれクロック周期の１／ｎとなる。各バッファ６３の駆動電圧ＶＤＤは、適応電源電圧生成部６２ｂによって、その適応電源電圧生成部に入力されるクロック信号７２に基づいて決定される。
【００４９】
なお、図１６では、遅延回路部６２ｄからそれぞれ出力される遅延クロック１〜ｎの信号線を一括して示している。
【００５０】
図１８は、信号補間部６２ｃの内部の構成を示すブロック図である。信号補間部６２ｃには、それぞれが図３に示す信号補間回路部と同様の構成のｎ個の信号補間回路部６２ｅが設けられている。各信号補間回路部６２ｅにおける第１回路ブロック１１および第２回路ブロック１２には、図１１Ａに示すインバータ１１ａ’および１２ａ’が使用されて、それぞれ図１０（ａ）および（ｂ）に示すように、インバータ１１ａ’および１２ａ’に抵抗１１ｂおよび１２ｂがそれぞれ接続されている。
【００５１】
各信号補間回路部６２ｅには、適応電源電圧生成部６２ｂによって生成される駆動電圧ＶＤＤが、第１回路ブロック１１のインバータ１１ａ’および第２回路ブロック１２のインバータ１２ａ’それぞれの制御用のバイアス電圧として与えられている。各信号補間回路部６２ｅは、遅延回路部６２ｄから出力される順次出力される一対の遅延クロックが、それぞれの入力信号とされており、遅延クロック１と遅延クロック２とが１つの信号補間回路部６２ｅに入力され、遅延クロック２および遅延クロック３が、１つの信号補間回路部６２ｅに入力され、以下同様にして、遅延クロック（ｎ−１）および遅延クロックｎが、信号補間回路部６２ｅに入力されている。
【００５２】
従って、各信号補間回路部６２ｅは、前述したように、位相差を有する一対の入力信号を、各入力信号と同様の位相を有する一対の出力信号と、それらの出力信号の位相を補間する７つの出力信号とをそれぞれ出力する。その結果、各信号補間部６２ｃに入力されるクロック信号７２を遅延回路部６２ｄにて遅延クロックとして出力される際に、各遅延クロックを、さらに、遅延分解能を高めた状態で補間した補間信号として各信号補間回路部６２ｅから出力されることになる。
【００５３】
なお、図１６では、信号補間回路部６２ｃからそれぞれ出力される補間信号の信号線を一括して示している。
【００５４】
各信号補間回路部６２ｅでは、駆動電圧ＶＤＤが、それぞれのインバータ１１ａ’および１２ａ’の各バイアス電圧ＶＢとして使用されており、図１５における適応電源電圧生成部６２ｂにおいて、クロック信号７２の周期が早い場合には、駆動電圧ＶＤＤが高く設定され、反対に、クロック信号７２の周期が遅い場合には、駆動電圧ＶＤＤが低く設定することにより、図１６に示す遅延回路部６２ｄにおける総遅延量が、クロック信号７２の周期と同じになるようにされる。
【００５５】
従って、クロック信号７２の周期が早い場合には、図１８に示す信号補間回路部６２ｅに入力される一対の入力信号（遅延クロック）の位相差は小さく、反対にクロック信号７２の周期が遅い場合には、信号補間回路部６２ｅに入力される一対の入力信号（遅延クロック）の位相差が大きくなる。このために、信号補間回路部６２ｅに入力される一対の入力信号の位相差が大きい場合には、駆動電圧ＶＤＤは低くされ、反対に、信号補間回路部６２ｅに入力される一対の入力信号の位相差が小さい場合には、駆動電圧ＶＤＤは高くされる。その結果、信号補間回路部６２ｅに入力される一対の入力信号の位相差が小さい場合には、信号補間回路部６２ｅにおける各インバータ１１ａ’および１２ａ’の制御電流量が、一対の入力信号の位相差が大きな場合に比べて相対的に大きくなり、信号補間回路部６２ｅでは、クロック信号７２の周期に応じた信号補間動作が可能になる。
【００５６】
【発明の効果】
本発明の信号補間回路は、このように、信号の伝播速度を制御する制御手段が設けられているために、この制御手段により、位相差を有する一対の信号を線形に補間する補間信号が高精度に生成される。また、入力信号の位相差に基づいて、信号の伝播速度が制御されるために、入力信号の任意の位相差に対応した制御が可能になり、記憶装置に対するデータを書き込む際の書き込み補償回路に好適に使用することができる
【図面の簡単な説明】
【図１】信号補間回路部の一例を示す概略構成図である。
【図２】（ａ）は、その信号補間回路部の入力信号を示すグラフ、（ｂ）は、その信号補間回路部の出力信号を示すグラフである。
【図３】図１の信号補間回路部の具体的構成を示す回路図である。
【図４】（ａ）は、図３に示す信号補間回路部の第１回路ブロックの具体的構成を示す回路部、（ｂ）は、同じく第２回路ブロックの具体的構成を示す回路図である。
【図５】図３の信号補間回路部における信号補間回路の具体的構成を示す回路図である。
【図６】（ａ）は、図５に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの理想的な出力信号を示すグラフ、（ｂ）は、（ａ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフ、（ｃ）は、図５に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの実際の出力信号を示すグラフ、（ｄ）は、（ｃ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフである。
【図７】（ａ）は、本発明の信号補間回路に使用される第１回路ブロックの具体的構成の一例を示す回路図、（ｂ）は、同じく第２回路ブロックの具体的構成の一例を示す回路図である。
【図８】図７に示す第１回路ブロックおよび第２回路ブロックを使用した場合の信号補間回路の具体的構成を示す回路図である。
【図９】（ａ）は、図８に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの出力信号を示すグラフ、（ｂ）は、（ａ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフである。
【図１０】（ａ）は、本発明の信号補間回路に使用される第１回路ブロックの具体的構成の他の例を示す回路図、（ｂ）は、同じく第２回路ブロックの具体的構成の他の例を示す回路図である。
【図１１Ａ】図１０の第１および第２の各回路ブロックに使用されるインバータの構成の一例を示す回路図である。
【図１１Ｂ】図１０の第１および第２の各回路ブロックに使用されるインバータの構成の他の例を示す回路図である。
【図１２】図１０に示す第１回路ブロックおよび第２回路ブロックを使用した場合の信号補間回路の具体的構成を示す回路図である。
【図１３】（ａ）は、図８に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの出力信号の一例を示すグラフ、（ｂ）は、（ａ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフ、（ｃ）は、図８に示す信号補間回路における第１回路ブロックおよび第２回路ブロックの出力信号の他の例を示すグラフ、（ｄ）は、（ｃ）における第１回路ブロックおよび第２回路ブロックをそれぞれ反転して得られる出力信号を示すグラフである。
【図１４】本発明の信号補間回路が使用される書き込み補償回路部の全体構成を示す概略図である。
【図１５】図１４の書き込み補償回路部に使用されるプレシフトクロック生成部の構成を示す概略図である。
【図１６】図１５のプレシフトクロック生成部に使用されるプレシフトクロック決定部の構成を示す概略図である。
【図１７】図１６のプレシフトクロック決定部に使用される遅延回路部の構成を示す概略図である。
【図１８】図１７のプレシフトクロック決定部に使用される信号補間部の構成を示す概略図である。
【符号の説明】
１０  第１補間処理部
１１  第１回路ブロック
１１ａ、１１ａ’  インバータ
１１ｂ  抵抗
１２  第２回路ブロック
１２ａ、１２ａ’  インバータ
１２ｂ  抵抗
２０  第２補間処理部
２１  第１ＭＯＳＦＥＴ
２２  第２ＭＯＳＦＥＴ
２３  第３ＭＯＳＦＥＴ
２４  第４ＭＯＳＦＥＴ
２５  インバータ部
３０  第３補間処理部
４１〜５９  インバータ
６０  書き込み補償回路部
６１  フリップフロップ
６２  プレシフトクロック生成部
６２ａ  プレシフトクロック決定部
６２ｂ  適応電源電圧生成部
６２ｃ  信号補間部
６２ｄ  遅延回路部
６２ｅ  信号補間回路
【図１】
0003578325.tif 000002
【図２】
0003578325.tif 000003
【図３】
0003578325.tif 000004
【図４】
0003578325.tif 000005
【図５】
0003578325.tif 000006
【図６】
0003578325.tif 000007
【図７】
0003578325.tif 000008
【図８】
0003578325.tif 000009
【図９】
0003578325.tif 000010
【図１０】
0003578325.tif 000011
【図１１Ａ】
0003578325.tif 000012
【図１１Ｂ】
0003578325.tif 000013
【図１２】
0003578325.tif 000014
【図１３】
0003578325.tif 000015
【図１４】
0003578325.tif 000016
【図１５】
0003578325.tif 000017
【図１６】
0003578325.tif 000018
【図１７】
0003578325.tif 000019
【図１８】
0003578325.tif 000020