(57)【特許請求の範囲】
【請求項１】
昇圧用クロックにより容量性素子の充放電を行うことで昇圧動作を行うポンプブロックの複数個が直列に接続されて昇圧電圧を生成するチャージポンプ手段と、
前記チャージポンプ手段を構成する前記ポンプブロック毎に前記昇圧用クロックの供給を制御することが可能なクロック生成手段と、
前記チャージポンプ手段におけるポンプブロックの出力の内、少なくとも１つの出力を整流用ダイオードを介して容量性素子に接続してなる出力整流手段と、を備え、
前記出力整流手段から所望の昇圧電圧を得るために、前記クロック生成手段は、前記昇圧クロックを、前記チャージポンプを構成する前記ポンプブロックの後段から供給を停止し、動作する前記ポンプブロックの段数を調整することを特徴とする半導体回路。
【請求項２】
前記出力整流手段の出力電圧を検出し、これに基づいて前記クロック生成手段による前記昇圧用クロックの供給を制御する電圧検出手段を備えることを特徴とする請求項１記載の半導体昇圧回路。
【請求項３】
前記出力整流手段の出力側に、この出力整流手段の出力電圧を降圧して安定化するレギュレータ回路を少なくとも一つを接続したことを特徴とする請求項１または請求項２記載の半導体昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置における昇圧回路に関するものである。
【０００２】
【従来の技術】
近年の半導体集積回路、たとえばフラッシュＥＥＰＲＯＭでは、書込みや消去あるいは読出しの際に正の高電圧や負の高電圧など様々な電圧の電源を必要とする。
【０００３】
しかし、一方で低消費電力化、単一電源化が促進されており、そのような状況下から、たとえば、単一電源化を図るために外部の電源電圧を内部を設けた回路によって昇圧するようにしたものが提供されている。
【０００４】
このような外部の電源電圧を内部で昇圧させる半導体昇圧回路として、たとえば、図４に示すようなチャージポンプ型昇圧回路が知られている。なお、図４のチャージポンプ型昇圧回路は正昇圧回路である。
【０００５】
図４に示すチャージポンプ型昇圧回路は、基本的には、昇圧用のクロックＣＬＫ１，ＣＬＫ２を入力してチャージポンプ手段を構成する各ポンプブロック１１〜１ｎの段数に応じて電源電圧Ｖｄｄから昇圧された所定の電圧Ｖｐｐを出力端子６から得るものであって、ダイオードＤ１〜Ｄｎが直列接続され、各々のダイオードＤ１〜Ｄｎのカソードに対しては、昇圧用の容量性素子Ｃ１〜Ｃｎを介してクロック生成手段１から生成される昇圧用の２つのクロックＣＬＫ１、ＣＬＫ２が供給されるようになっている。
【０００６】
この場合の昇圧用のクロックＣＬＫ１，ＣＬＫ２は、容量性素子Ｃ１〜Ｃｎの内、図中奇数番目に相当する容量性素子Ｃ１，Ｃ３，…に対しては一方のクロックＣＬＫ１が、また、図中偶数番目に相当する容量性素子Ｃ２，Ｃ４，…に対しては、他方のＣＬＫ２がそれぞれ供給される。両クロックＣＬＫ１，ＣＬＫ２は、同じ周波数でかつ位相が互いに逆であって、両クロックＣＬＫ１，ＣＬＫ２は共にＬレベルのときはＧＮＤレベルに、Ｈレベルのときは電源電圧のＶｄｄレベルとなるように設定されている。また、最終段のダイオードＤｏおよび容量性素子Ｃｏは整流用素子であって、出力電圧Ｖｐｐを整流する出力整流手段４を構成している。
【０００７】
以下、図４に示すチャージポンプ回路の動作について詳しく説明する。
【０００８】
まず、一方のクロックＣＬＫ１がＬレベル、他方のクロックＣＬＫ２がＨレベルのとき、ダイオードＤ１には順バイアスが加わって容量性素子Ｃ１が充電されるので、初段のポンプブロック１１のノードＮ１はＶｄｄからダイオードＤ１の電圧降下分（＝Ｖｄ）を引いた電位（＝Ｖｄｄ−Ｖｄ）になる。
【０００９】
次に、ＣＬＫ１がＨレベルに、ＣＬＫ２がＬレベルになると、ノードＮ１の電位は（Ｖｄｄ−Ｖｄ）からＶｄｄ分だけ昇圧されて（２Ｖｄｄ−Ｖｄ）の電位となる。また、このとき、次段のポンプブロック１２のダイオードＤ２に順バイアスが加わって容量性素子Ｃ２が充電されるので、そのノードＮ２の電位は、前段のポンプブロック１１のノードＮ１の電位からダイオードＤ２による電圧降下分（＝Ｖｄ）を差し引いた（２Ｖｄｄ−Ｖｄ）−Ｖｄ＝２（Ｖｄｄ−Ｖｄ）の値となる。
【００１０】
続いて、ＣＬＫ１がＬレベル、ＣＬＫ２がＨレベルになると、ノードＮ２の電位は２（Ｖｄｄ−Ｖｄ）からＶｄｄ分だけ昇圧した（３Ｖｄｄ−２Ｖｄ）となる。また、このとき、次段のポンプブロック１３のダイオードＤ３には順バイアスが加わって容量性素子Ｃ３が充電されるので、そのノードＮ３の電位は、その前段のノードＮ２の電位からダイオードＤ３による電圧降下分（＝Ｖｄ）を引いた（３Ｖｄｄ−２Ｖｄ）−Ｖｄ＝３（Ｖｄｄ−Ｖｄ）の値となる。
【００１１】
以下、同様の動作を繰り返すことにより、各ポンプブロック１１〜１ｎの段数分だけ昇圧され、ｎ段目のポンプブロック１ｎのノードＮｎの電位は、ｎ・（Ｖｄｄ−Ｖｄ）となる。そして、出力端子６で得られる最終的な出力電圧Ｖｐｐは、出力整流手段４でノードＮｎの電位をピークホールドするので、Ｖｐｐ＝（ｎ＋１）・（Ｖｄｄ−Ｖｄ）となる。
【００１２】
【発明が解決しようとする課題】
ところで、図４に示すチャージポンプ型昇圧回路は、外部の電源電圧Ｖｄｄがノイズなどにより振れて、その値Ｖｄｄが低下した場合、これに応じて出力電圧Ｖｐｐも低下して所望の電圧を出力できないという問題がある。
【００１３】
また、逆に、外部の電源電圧Ｖｄｄが上昇した場合には、必要以上に出力電圧Ｖｐｐも上昇し、消費電力の面から不利になるという問題がある。
【００１４】
さらに、出力電圧Ｖｐｐが上がり過ぎた場合、ＰＮジャンクションダイオードのブレイクダウン電圧を越えて特性を悪化させるという問題もある。
【００１５】
これに加えて、半導体装置においては、多数の昇圧電圧が必要な場合があるが、そのときには、それぞれの昇圧電圧毎にチャージポンプ型昇圧回路が必要となり、実装面積およびコスト面から不利になるという問題がある。
【００１６】
本発明は、このような問題点を解消するためのもので、低消費電力、低コストの半導体昇圧回路を提供することを課題とする。
【００１７】
【課題を解決するための手段】
本発明、上記の課題を解決するために、次の手段を講じている。
【００１８】
請求項１記載に係る半導体昇圧回路は、昇圧用クロックにより容量性素子の充放電を行うことで昇圧動作を行うポンプブロックの複数個が直列に接続されて昇圧電圧を生成するチャージポンプ手段と、前記チャージポンプ手段を構成する前記ポンプブロック毎に前記昇圧用クロックの供給を制御することが可能なクロック生成手段と、前記チャージポンプ手段におけるポンプブロックの出力の内、少なくとも１つの出力を整流用ダイオードを介して容量性素子に接続してなる出力整流手段と、を備え、前記出力整流手段から所望の昇圧電圧を得るために、前記クロック生成手段は、前記昇圧クロックを、前記チャージポンプを構成する前記ポンプブロックの後段から供給を停止し、動作する前記ポンプブロックの段数を調整することを特徴としている。
【００１９】
請求項２記載に係る半導体昇圧回路は、請求項１記載の構成において、前記出力整流手段の出力電圧を検出し、これに基づいて前記クロック生成手段による前記昇圧用クロックの供給を制御する電圧検出手段を備えることを特徴としている。
【００２０】
請求項３記載に係る半導体昇圧回路は、請求項１または請求項２記載の構成において、前記出力整流手段の出力側に、この出力整流手段の出力電圧を降圧して安定化するレギュレータ回路を少なくとも一つを接続したことを特徴としている。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２２】
（実施の形態１）
図１は、この実施の形態１に係る半導体昇圧回路、特にここではチャージポンプ型昇圧回路を示す回路図であり、図４に示した従来例に対応する部分には、同一の符号を付す。
【００２３】
この実施の形態１においても、ダイオードＤ１〜Ｄｎが直列接続され、各々のダイオードＤ１〜Ｄｎのカソードに対しては昇圧用の容量性素子Ｃ１〜Ｃｎが接続されて複数のポンプブロック１１〜１ｎからなるチャージポンプ手段１０が構成されている点は、図４に示した従来例の場合と同じである。
【００２４】
この実施の形態１の特徴は、各ポンプブロック１１〜１ｎの出力がそれぞれ整流用ダイオードＤｏ１〜Ｄｏｎを介して単一の出力端子６に接続されて出力整流手段４が構成されている。しかも、クロック生成手段２からは、各ポンプブロック１１〜１ｎの個数に応じた昇圧用の各クロックＣＬＫ１〜ＣＬＫｎが発生され、各クロックＣＬＫ１〜ＣＬＫｎがそれぞれ個別に各ポンプブロック１１〜１ｎに与えられていることである。
【００２５】
この場合、クロック生成手段２から出力される昇圧用の各クロックＣＬＫ１〜ＣＬＫｎの内、偶数番目のクロックＣＬＫ２，ＣＬＫ４，…と、奇数番目のクロックＣＬＫ１，ＣＬＫ３，…とは、同じ周波数でかつ位相が互いに逆であって、各クロックＣＬＫ１〜ＣＬＫｎは、共にＬレベルのときはＧＮＤレベルに、Ｈレベルのときは電源電圧のＶｄｄレベルとなるように設定されている。
【００２６】
以上のように構成された半導体昇圧回路の動作について説明する。
【００２７】
クロック生成手段２から昇圧用のクロックＣＬＫ１〜ＣＬＫｎが全て出力されている通常の場合は、図４に示した構成の従来のチャージポンプ型昇圧回路と同様に、出力端子６で得られる出力電圧Ｖｐｐは、最終的に（ｎ＋１）・（Ｖｄｄ−Ｖｄ）となる。
【００２８】
ただし、このような最終的な出力電圧Ｖｐｐ＝（ｎ＋１）・（Ｖｄｄ−Ｖｄ）に到達するまでの過渡的な動作は、図４に示した従来回路の場合の動作と若干異なっている。
【００２９】
すなわち、出力電圧Ｖｐｐが低い場合、まず、ポンプブロック１１のノードＮ１からダイオードＤｏ１を介して出力端子６にＶｐｐに電荷を供給する。
【００３０】
出力端子６の電位Ｖｐｐが徐々に上がっていくと、ダイオードＤｏ１は逆バイアスとなるため、その動作が停止する。
【００３１】
その後、ノードＮ１より昇圧されるノードＮ２からダイオードＤｏ２を介してＶｐｐに電荷を供給する。出力端子６の電位Ｖｐｐが徐々に上がっていくと、ダイオードＤｏ２は逆バイアスとなるため、その動作が停止する。
【００３２】
以上の動作を繰り返し、出力端子６の最終的な出力電圧Ｖｐｐは（ｎ＋１）・（Ｖｄｄ−Ｖｄ）となる。
【００３３】
ここで、たとえば、ある動作モードで出力電圧Ｖｐｐとしてｎ・（Ｖｄｄ−Ｖｄ）の電圧が必要となった場合を考えると、このときには、図外のマイクロコンピュータ等の制御回路からクロック制御信号を与えて、クロック生成手段２から出力されている昇圧用のクロックＣＬＫ１〜ＣＬＫｎの内、ｎ段目のポンプブロック１ｎに供給されているクロックＣＬＫｎの出力のみを停止する。
【００３４】
すると、このポンプブロック１ｎにおける昇圧動作が停止するが、それより前段側にある各ポンプブロック１１〜１ｎ−１にはクロックＣＬＫ１〜ＣＬＫｎ−１が継続的に加えられているので、（ｎ−１）段目のポンプブロック１ｎ−１のノードＮｎ−１の電位は昇圧されて（ｎ−１）・（Ｖｄｄ−Ｖｄ）となる。
【００３５】
このとき、Ｄｏｎ−１とＣｏからなる整流回路によってこの（ｎ−１）段目のポンプブロック１ｎ−１のノードＮｎ−１の電位をピークホールドするので、出力端子６で得られる最終的な出力電圧Ｖｐｐは、ｎ・（Ｖｄｄ−Ｖｄ）となる。なお、この場合、他の整流用ダイオードＤｏ１〜Ｄｏｎ−２は逆バイアスとなるので動作はしない。
【００３６】
これから分かるように、クロック番号の大きな昇圧用クロックから順次クロック出力を停止していくことで、出力端子６で得られる最終的な出力電圧Ｖｐｐの電位は下がっていくことになる。
【００３７】
つまり、クロック生成手段２からの昇圧用クロックＣＬＫ１〜ＣＬＫｎを供給するか、停止するかを制御することよって、出力電圧Ｖｐｐの値として（Ｖｄｄ−Ｖｄ）の整数倍の出力を任意に得ることができる。
【００３８】
以上のように、この実施の形態１においては、昇圧用クロックの供給制御により、複数の出力電圧を１つのチャージポンプ型昇圧回路で得ることができるため、従来のように、各々所望の昇圧電圧ごとに個別に昇圧回路を設ける必要がなくなる。
【００３９】
また、ピーク電圧より低い電圧を出力するとき、クロック番号の大きな昇圧用クロックから順次クロックの供給を止めていくことで最終的な出力電圧Ｖｐｐの電位は下がって所望の電圧を得ることができる。
【００４０】
さらに、このとき不要なクロックを完全に止めることができるので低消費電力化を実現することができる
なお、この実施の形態１では、各ポンプブロック１１〜１ｎの構成素子としてダイオードＤ１〜Ｄｎを使用し、また、出力整流手段４としてもダイオードＤｏ１〜Ｄｏｎを使用したが、これらのダイオードに代えてＭＯＳトランジスタを用いても同様の効果を得ることができる。また、正昇圧に関して説明したが、ダイオードＤ１〜Ｄｎ，Ｄｏ１〜Ｄｏｎのアノードとカソードの向きを変えることによって、負昇圧チャージポンプ型昇圧回路を実現できる。
【００４１】
また、この実施の形態１で使用したチャージポンプ型昇圧回路は非常に基本的な回路であって、しきい値電圧相殺型や相補型のチャージポンプ型昇圧回路等でも同様の効果を得ることができる。
【００４２】
この実施の形態１では昇圧用クロックが各々独立したクロックであったが、複数本まとめても同様の効果を得ることができる。ただし、その場合には、出力電圧を調整できる電圧の数が減ることにはなるが、調整する電圧が少なくなる分、クロックの削減およびクロック配線領域の削減することにより面積的に有利になる。
【００４３】
また、整流用ダイオードＤｏ１〜Ｄｏｎを各ポンプブロック１１〜１ｎ毎に接続しているが、一部のポンプブロックのみに接続しても同様の効果を得ることができる。ただし、その場合も、出力電圧を調整できる電圧の数が減ることになるが、調整する電圧が少なくなる分、整流用ダイオードを削減することができて面積的に有利になる。
【００４４】
（実施の形態２）
図２は、この実施の形態２に係る半導体昇圧回路、特にここではチャージポンプ型昇圧回路を示す回路図であって、図１に示した実施の形態１と対応する部分については同一の符号を付す。
【００４５】
この実施の形態２の特徴は、出力端子６に加わる出力電圧Ｖｐｐを入力してその値を検出し、その検出した信号に基づいてクロック生成手段２を制御する電圧検出手段３が付加されていることである。
【００４６】
その他の構成は、図１に示した実施の形態１と同様であるから、ここでは詳しい説明は省略する。
【００４７】
以上のように構成された半導体昇圧回路の動作について説明する。
【００４８】
図２に示す回路においても、クロック生成手段２から昇圧用のクロックＣＬＫ１〜ＣＬＫｎが全て出力されている通常の場合で、かつ、外部の電源電圧Ｖｄｄが安定しているときには、実施形態１の場合と同様に、出力端子６で得られる出力電圧Ｖｐｐは、最終的に（ｎ＋１）・（Ｖｄｄ−Ｖｄ）となる。
【００４９】
また、昇圧用クロックＣＬＫ１〜ＣＬＫｎの出力をクロック番号の大きな順から停止していくことで、出力電圧Ｖｐｐの値として（Ｖｄｄ−Ｖｄ）の整数倍の出力を選択的に得ることができる点も実施の形態１の場合と同様である。
【００５０】
さらに、この実施の形態２では、次の点に特徴がある。
【００５１】
通常、外部の電源電圧Ｖｄｄは、ノイズや負荷電流が流れることによる電圧降下などで常に変動していると考えられる。
【００５２】
ここで、図２の回路での通常動作による出力端子６からの最終的な出力電圧Ｖｐｐは、（ｎ＋１）・（Ｖｄｄ−Ｖｄ）であるから、たとえば、Ｖｄ＝０．５Ｖ、ｎ＝６として、Ｖｄｄ＝３ＶのときはＶｐｐ＝１７．５Ｖとなり、また、Ｖｄｄ＝３．５ＶのときはＶｐｐ＝２１Ｖとなる。つまり、出力電圧Ｖｐｐは、外部の電源電圧Ｖｄｄの変動に応じて変動する。
【００５３】
そこで、電圧検出手段３により出力電圧Ｖｐｐの電位を検出し、出力電圧Ｖｐｐが所望の電圧より高い場合には、クロック番号の大きな昇圧用クロックから順次クロックの供給を止めていくようクロック生成手段２を制御する。このようにすれば、最終的な出力電圧Ｖｐｐの電位は、次第に下降して所望の電圧に近づけることができる。
【００５４】
これとは逆に、出力電圧Ｖｐｐが所望の電圧より低い場合には、現在供給を止めている昇圧用クロックのうちクロック番号の小さな昇圧ブロックから順次クロックの供給を開始していくようクロック生成手段２を制御する。このようにすれば、最終的な出力電圧Ｖｐｐは次第に上昇して所望の電圧に近づけることができる。
【００５５】
具体例として、出力端子６からの所望の出力電圧Ｖｐｐを１７．５Ｖとしたとき、電源電圧Ｖｄｄが変動して３．５Ｖとなったときには、そのままでは出力電圧Ｖｐｐは２１Ｖになって高過ぎることになるので、これを電圧検出手段３により検出し、クロック生成手段２を制御して昇圧用クロックＣＬＫ６の供給を止めるよう制御する。すると、６段目のポンプブロック１６の昇圧動作が停止し、５段分のポンプブロック１１〜１５しか昇圧動作をしないので、出力電圧Ｖｐｐは１８Ｖとなり、Ｖｄｄ＝３Ｖ時の所望の出力電圧１７．５Ｖに近づけることができる。
【００５６】
以上のように、この実施の形態２によれば、昇圧用クロックＣＬＫ１〜ＣＬＫｎの供給制御によって、出力整流手段４で得られる１つの出力電圧Ｖｐｐのレベルを任意に設定することができ、このときには不要なクロック発生を完全に止めることができるので、低消費電力化を実現することができる。
【００５７】
また、この実施の形態２の特徴として、外部電源電圧Ｖｄｄが変動することにより出力電圧Ｖｐｐが変動した場合でも、電圧検出手段３によって出力電圧Ｖｐｐを検出し、クロック生成手段２による昇圧用クロックの供給を制御することにより、常に安定した出力電圧が得られるようになり、信頼性の面からも有利である。
【００５８】
なお、この実施の形態２では、各ポンプブロック１１〜１ｎの構成素子としてダイオードＤ１〜Ｄｎを使用し、また、出力整流手段４としてもダイオードＤｏ１〜Ｄｏｎを使用したが、これらのダイオードに代えてＭＯＳトランジスタを用いても同様の効果を得ることができる。また、正昇圧に関して説明したが、ダイオードＤ１〜Ｄｎ，Ｄｏ１〜Ｄｏｎのアノードとカソードの向きを変えることによって、負昇圧チャージポンプ型昇圧回路を実現できる。
【００５９】
また、この実施の形態１で使用したチャージポンプ型昇圧回路は非常に基本的な回路であって、しきい値電圧相殺型や相補型のチャージポンプ型昇圧回路等でも同様の効果を得ることができる。
【００６０】
この実施の形態２では昇圧用クロックＣＬＫ１〜ＣＬＫｎが各々独立したクロックであったが、複数本まとめても同様の効果を得ることができる。ただし、その場合には、出力電圧を調整できる電圧の数が減ることにはなるが、調整する電圧が少なくなる分、クロックの削減およびクロック配線領域の削減することにより面積的に有利になる。
【００６１】
また、整流用ダイオードＤｏ１〜Ｄｏｎを各ポンプブロック１１〜１ｎ毎に接続しているが、一部のポンプブロックのみに接続しても同様の効果を得ることができる。ただし、その場合も、出力電圧を調整できる電圧の数が減ることになるが、調整する電圧が少なくなる分、整流用ダイオードを削減することができて面積的に有利になる。
【００６２】
（実施の形態３）
図３は、この実施の形態３に係る半導体昇圧回路、特にここではチャージポンプ型昇圧回路を示す回路図であり、図２に示した実施の形態２に対応する部分については同一の符号を付す。
【００６３】
この実施の形態３の特徴は、出力整流手段４の出力側に出力端子６０が設けられていることに加えて、この出力整流手段４で得られる出力電圧Ｖｐｐを入力して、この出力電圧Ｖｐｐを予め決められた各々の電圧に降圧して安定化させる複数のレギュレータ回路５１〜５ｍが並列に接続されていることである。
【００６４】
その他の構成は、図２に示した実施の形態２の場合と同様であるから、ここでは詳しい説明は省略する。
【００６５】
以上のように構成された半導体昇圧回路の動作について説明する。
【００６６】
図３に示す回路においても、図２に示した部分と同じ部分は実施の形態２の場合と同様の動作を行う。つまり、クロック生成手段２から昇圧用のクロックＣＬＫ１〜ＣＬＫｎが全て出力されている通常の場合で、かつ、外部の電源電圧Ｖｄｄが安定しているときには、実施形態２の場合と同様に、出力端子６で得られる出力電圧Ｖｐｐは、最終的に（ｎ＋１）・（Ｖｄｄ−Ｖｄ）となる。
【００６７】
また、昇圧用クロックＣＬＫ１〜ＣＬＫｎの出力をクロック番号の大きな順から停止していくことで、出力電圧Ｖｐｐの値として（Ｖｄｄ−Ｖｄ）の整数倍の出力を任意に得ることができる点も実施の形態２の場合と同様である。
【００６８】
さらに、電圧検出手段３によって出力電圧Ｖｐｐを検出し、その出力電圧Ｖｐｐの変動に応じてクロック生成手段２から出力される昇圧用の各クロックＣＬＫ１〜ＣＬＫｎの供給を制御して出力電圧Ｖｐｐを安定化させることができる点も実施の形態２の場合と同様である。
【００６９】
さらに、この実施の形態３では、次の点に特徴がある。
【００７０】
半導体装置として、外部の電源電圧Ｖｄｄ以外の複数種類の電圧が同時に必要な場合がある。
【００７１】
そのような要求に応え得るように、出力整流手段４で得られる出力電圧Ｖｐｐを出力端子６からそのまま取り出せるだけでなく、出力電圧Ｖｐｐを各々のレギュレータ回路５１〜５ｍで個別に降圧して必要な電圧Ｖｐｐ１〜Ｖｐｐｍを供給する。なお、当然ながらＶｐｐ≧Ｖｐｐ１〜Ｖｐｐｍである。
【００７２】
以上のように、この実施の形態３によれば、昇圧用クロックＣＬＫ１〜ＣＬＫｎの供給操作により出力整流手段４で得られる１つの出力電圧Ｖｐｐのレベルを任意に設定することができ、このときには不要なクロック発生を完全に止めることができるので、低消費電力化を実現することができる。
【００７３】
また、外部電源電圧Ｖｄｄが変動することにより出力電圧Ｖｐｐが変動した場合でも、電圧検出手段３によって出力電圧Ｖｐｐを検出し、クロック生成手段２による昇圧用クロックの供給を制御することにより、常に安定した出力電圧が得られるようになり、信頼性の面からも有利である。
【００７４】
また、出力整流手段４に並列接続された複数のレギュレータ回路５１〜５ｍによって、出力整流手段４で得られる１つの出力電圧Ｖｐｐから、これよりも低い複数の出力電圧Ｖｐｐ１〜Ｖｐｐｍを同時に得ることができる。このため、同時に複数の昇圧電圧Ｖｐｐ，Ｖｐｐ１〜Ｖｐｐｍが必要な場合、従来のように、各々所望の昇圧電圧ごとに個別に昇圧回路を設ける必要がないため、面積的に有利になる。
【００７５】
なお、この実施の形態３では、各ポンプブロック１１〜１ｎの構成素子としてダイオードＤ１〜Ｄｎを使用し、また、出力整流手段４としてもダイオードＤｏ１〜Ｄｏｎを使用したが、これらのダイオードに代えてＭＯＳトランジスタを用いても同様の効果を得ることができる。また、正昇圧に関して説明したが、ダイオードＤ１〜Ｄｎ，Ｄｏ１〜Ｄｏｎのアノードとカソードの向きを変えることによって、負昇圧チャージポンプ型昇圧回路を実現できる。
【００７６】
また、この実施の形態３で使用したチャージポンプ型昇圧回路は非常に基本的な回路であって、しきい値電圧相殺型や相補型のチャージポンプ型昇圧回路等でも同様の効果を得ることができる。
【００７７】
この実施の形態３では昇圧用クロックが各々独立したクロックであったが、複数本まとめても同様の効果を得ることができる。ただし、その場合には、出力電圧を調整できる電圧の数が減ることにはなるが、調整する電圧が少なくなる分、クロックの削減およびクロック配線領域の削減することにより面積的に有利になる。
【００７８】
また、整流用ダイオードＤｏ１〜Ｄｏｎを各ポンプブロック１１〜１ｎ毎に接続しているが、一部のポンプブロックのみに接続しても同様の効果を得ることができる。ただし、その場合も、出力電圧を調整できる電圧の数が減ることになるが、調整する電圧が少なくなる分、整流用ダイオードを削減することができて面積的に有利になる。
【００７９】
【発明の効果】
以上のように、本発明の半導体昇圧回路は、次の効果を奏する。
【００８０】
（１）  請求項１記載に係る発明てば、昇圧用クロックを各々独立に供給制御を行える構成にしたことより、昇圧動作を行うポンプブロックの段数を調整できるので、１つのチャージポンプ型昇圧回路で複数の電圧を任意に出力することができる。
【００８１】
（２）  請求項２記載に係る発明では、電圧検出手段によって出力電圧を検出して、出力電圧による昇圧用クロックの供給を調整するので、電源電圧の変動しても、出力電圧を常に安定化させることができ、信頼性が高くなる。
【００８２】
（３）  請求項１または請求項２の構成において、供給を止めている昇圧用クロックがあれば不要なクロック発生を完全に止めることができるので消費電力を低減することができる。
【００８３】
（４）  請求項３記載に係る発明では、複数のレギュレータ回路により、出力整流手段の出力電圧Ｖｐｐよりも低い複数の出力電圧を同時に出力することができるため、複数の昇圧電圧が必要な場合でも昇圧回路が一つですむので、面積的に有利になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体昇圧回路の回路図
【図２】本発明の実施の形態２に係る半導体昇圧回路の回路図
【図３】本発明の実施の形態３に係る半導体昇圧回路の回路図
【図４】従来の半導体昇圧回路の回路図
【符号の説明】
１１〜１ｎ…ポンプブロック
２…クロック生成手段
３…電圧検出手段
４…電力整流手段
５１〜５ｍ…レギュレータ回路
１０…チャージポンプ手段
【図１】
0003578248.tif 000002
【図２】
0003578248.tif 000003
【図３】
0003578248.tif 000004
【図４】
0003578248.tif 000005