(57)【特許請求の範囲】
【請求項１】
マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成されているＤ型フリップフロップであって、ＲＳラッチのセット入力端子とリセット入力端子との間に２入力ＥＸＮＯＲ回路と第１のスイッチング素子とが挿入され、セット入力端子とリセット入力端子との少なくともいずれか一方に充電用の第２のスイッチング素子が接続され、差動インバータとグランドとの間に第３のスイッチング素子が挿入され、前記第１から第３のスイッチング素子を２入力ＥＸＮＯＲ回路からの充電開始信号に基づいて導通させるように構成してあるＤ型フリップフロップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成されているＤ型フリップフロップに関するもので、特に半導体集積回路に用いられるＤ型フリップフロップについてのものである。
【０００２】
【従来の技術】
Ｄ型フリップフロップは、差動インバータのマスターラッチとＲＳラッチのスレイブラッチからなり、クロック入力信号に同期して、入力データを保持し、また保持しているデータを出力する機能を有する。Ｄ型フリップフロップの機能は、クロック入力信号の評価期間においてデータ入力端子Ｄに入力されてきたデータがそのままデータ出力端子Ｑに現れるというものである。このＤ型フリップフロップは同期型の半導体集積回路にとって基本的な素子である。
【０００３】
以下、図面を参照しながら従来のフリップフロップ回路について説明する。
【０００４】
図５はマスターラッチが差動インバータで、スレイブラッチがＲＳラッチで構成されている差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図である。図５において、符号の１はマスターラッチを構成している差動インバータ、２はスレイブラッチを構成しているＲＳラッチ、ＴＰ１，ＴＰ２，ＴＰ３およびＴＰ４はＰｃｈ型ＭＯＳトランジスタ、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ６，ＴＮ７およびＴＮ９はＮｃｈ型ＭＯＳトランジスタ、ＮＡＮＤ１およびＮＡＮＤ２は２入力ＮＡＮＤ回路、ＩＮＶ１はインバータ回路、ＣＬＫはクロック入力端子、Ｄはデータ入力端子、Ｑはデータ出力端子、ＱＮは反転データ出力端子、ＳおよびＲはＤ型フリップフロップの内部ノードでＲＳラッチ２のセット入力端子とリセット入力端子、ｎ１およびｎ２はトランジスタＴＮ９のドレイン端子またはソース端子である。
【０００５】
図５に示した差動−ＲＳラッチ構成のＤ型フリップフロップについて、動作を説明する。トランジスタＴＮ９のゲートは直流電源に接続されて高電位側電源電位であるＶＤＤ電位に固定されているので常に導通状態となっている。
【０００６】
まず、充電期間の動作を説明する。クロック入力端子ＣＬＫに入力されるクロック入力信号が低電位側電源電位であるＶＳＳ電位のとき、充電用の２つのＰｃｈトランジスタＴＰ１およびＴＰ２は導通状態となり、ＮｃｈトランジスタＴＮ１は非導通状態となる。したがって、ＲＳラッチ２のセット入力端子ＳはＰｃｈトランジスタＴＰ２を介してＶＤＤ電位にチャージされ、リセット入力端子ＲはＰｃｈトランジスタＴＰ１を介してＶＤＤ電位にチャージされる。また、ＮｃｈトランジスタＴＮ６およびＴＮ７も導通状態になるので、接続点ｎ１およびｎ２はＶＤＤ電位からＮｃｈトランジスタの閾値電圧を減じた電位にチャージされる。ＮｃｈトランジスタＴＮ６，ＴＮ７が導通状態でもソースがグランドに接続されてＶＳＳ電位に固定のＮｃｈトランジスタＴＮ１が非導通状態となっているので、セット入力端子Ｓおよびリセット入力端子Ｒからの放電は起こらない。このとき、ＲＳラッチ２のセット入力端子Ｓもリセット入力端子ＲもともにＶＤＤ電位となるので、ＲＳラッチ２はホールド状態となり、いま保持しているデータを保持し続ける。データ入力端子Ｄの状態のいかんにかかわらず、換言すれば、ＮｃｈトランジスタＴＮ２，ＴＮ３のどちらが導通状態でどちらが非導通状態であっても、ＮｃｈトランジスタＴＮ１が非導通状態を保っているから、セット入力端子Ｓおよびリセット入力端子ＲのＶＤＤ電位の状態は変わらない。駆動用のＰｃｈトランジスタＴＰ３およびＴＰ４は非導通状態を保つ。このような状態を充電期間と呼ぶ。
【０００７】
次に、評価期間の動作を説明する。クロック入力端子ＣＬＫに入力されるクロック入力信号がＶＳＳ電位からＶＤＤ電位になっている期間が評価期間である。評価期間になると、充電用のＰｃｈトランジスタＴＰ１およびＴＰ２は非導通状態となり、ＮｃｈトランジスタＴＮ１は導通状態となる。この状態で、データ入力端子Ｄに入力されるデータの違いによる当該のＤ型フリップフロップの出力状態の違いを次に説明する。
【０００８】
データ入力端子ＤがＶＳＳ電位であるときは、ＮｃｈトランジスタＴＮ２は非導通状態であり、インバータ回路ＩＮＶ１の出力はＶＤＤ電位となるので、ＮｃｈトランジスタＴＮ３は導通状態である。接続点ｎ２はトランジスタＴＮ３およびトランジスタＴＮ１を介してＶＳＳ電位のグランドに接続され、その結果、接続点ｎ２が接続点ｎ１よりもより速くＶＳＳ電位となるため、セット入力端子Ｓは導通状態にあるトランジスタＴＮ７を介して放電し、セット入力端子ＳはＶＳＳ電位となる。すると、ゲートがＶＳＳ電位に下がったＮｃｈトランジスタＴＮ６は非導通状態に反転し、ゲートがＶＳＳ電位に下がった駆動用のＰｃｈトランジスタＴＰ３は導通状態に反転し、その結果として、直流電源より駆動用のＰｃｈトランジスタＴＰ３を介してリセット入力端子ＲがチャージされてＶＤＤ電位となる。セット入力端子ＳがＶＳＳ電位であるから反転データ出力端子ＱＮにはＶＤＤ電位が出力され、リセット入力端子ＲがＶＤＤ電位であるからデータ出力端子ＱにはＶＳＳ電位が出力される。
【０００９】
上記とは逆に、データ入力端子ＤがＶＤＤ電位であるときは、ＮｃｈトランジスタＴＮ２は導通状態であり、インバータ回路ＩＮＶ１の出力はＶＳＳ電位となるので、ＮｃｈトランジスタＴＮ３は非導通状態である。接続点ｎ１はトランジスタＴＮ２およびトランジスタＴＮ１を介してＶＳＳ電位のグランドに接続され、その結果、接続点ｎ１が接続点ｎ２よりもより速くＶＳＳ電位となるため、リセット入力端子Ｒは導通状態にあるトランジスタＴＮ６を介して放電し、リセット入力端子ＲはＶＳＳ電位となる。すると、ゲートがＶＳＳ電位に下がったＮｃｈトランジスタＴＮ７は非導通状態に反転し、ゲートがＶＳＳ電位に下がった駆動用のＰｃｈトランジスタＴＰ４は導通状態に反転し、その結果として、直流電源より駆動用のＰｃｈトランジスタＴＰ４を介してセット入力端子ＳがチャージされてＶＤＤ電位となる。セット入力端子ＳがＶＤＤ電位であるから反転データ出力端子ＱＮにはＶＳＳ電位が出力され、リセット入力端子ＲがＶＳＳ電位であるからデータ出力端子ＱにはＶＤＤ電位が出力される。
【００１０】
図５に示す従来の差動−ＲＳラッチ構成のＤ型フリップフロップにあっては、上記の動作の説明より明らかなように、評価期間においては、セット入力端子Ｓとリセット入力端子Ｒのうちどちらか一方がＶＳＳ電位であり、他方がＶＤＤ電位である。
【００１１】
ここで、セット入力端子ＳがＶＳＳ電位であり、かつリセット入力端子ＲがＶＤＤ電位となっている状態から充電期間に入ったとすると、充電用のＰｃｈトランジスタＴＰ２が導通状態となり、このトランジスタＴＰ２を介してセット入力端子ＳがＶＳＳ電位よりＶＤＤ電位へと充電される。充電期間になると、もう一方の充電用のＰｃｈトランジスタＴＰ１も導通状態となるが、このトランジスタＴＰ１はリセット入力端子Ｒの充電用であって、セット入力端子Ｓには接続されていないから、当然にセット入力端子Ｓの充電のためには機能していない。
【００１２】
また、上記とは逆に、セット入力端子ＳがＶＤＤ電位であり、かつリセット入力端子ＲがＶＳＳ電位となっている状態から充電期間に入ったとすると、充電用のＰｃｈトランジスタＴＰ１が導通状態となり、このトランジスタＴＰ１を介してリセット入力端子ＲがＶＳＳ電位よりＶＤＤ電位へと充電される。充電期間になると、もう一方の充電用のＰｃｈトランジスタＴＰ２も導通状態となるが、このトランジスタＴＰ２はセット入力端子Ｓの充電用であって、リセット入力端子Ｒには接続されていないから、当然にリセット入力端子Ｒの充電のためには機能していない。
【００１３】
なお、充電期間に入ると、ＰｃｈトランジスタＴＰ３，ＴＰ４は非導通状態に反転する。
【００１４】
Ｄ型フリップフロップにおいては一般的に評価期間よりも充電期間の方が長い時間を必要とする。
【００１５】
さて、ここでＤ型フリップフロップのクロック周波数を高くすることを考えてみる。クロック周波数を高くすると、１周期が短くなる。したがって、評価期間も充電期間も短くなる。充電期間が短くなると、充電不足に陥ることがあり、そうなるとＤ型フリップフロップが動作しなくなる。
【００１６】
そこで、Ｄ型フリップフロップを高いクロック周波数で動作させるために、充電用のＰｃｈトランジスタＴＰ１，ＴＰ２のゲート幅を大きくすることが考えられる。しかし、ゲート幅を大きくすると、このトランジスタＴＰ１，ＴＰ２のゲートがクロック入力端子ＣＬＫに接続されている関係から、そのクロック入力端子の入力容量が増加することになり、そうなると波形がなまるなどして同期制御上好ましくないのである。
【００１７】
また、半導体集積回路を設計する上で必要な機能を付け加えた場合、セット入力端子Ｓおよびリセット入力端子Ｒの充電に必要な電荷量が増え、このこともＤ型フリップフロップを高いクロック周波数で動作させる上で支障となる。このことを図４を参照しながら説明する。
【００１８】
図４は従来の技術の場合のリセット機能付きのスキャンテスト対応Ｄ型フリップフロップの回路構成図である。図４において、ＴＰ６，ＴＰ１０，ＴＰ１１およびＴＰ２０はＰｃｈ型ＭＯＳトランジスタ、ＴＮ４，ＴＮ５，ＴＮ１０およびＴＮ２０はＮｃｈ型ＭＯＳトランジスタ、ＩＮＶ２，ＩＮＶ５，ＩＮＶ１０，ＩＮＶ２０およびＩＮＶ２１はインバータ回路、ＤＴはテストデータ入力端子、ＣＫＴはテスト用クロック入力端子、ＲＳＴＮはリセット信号入力端子である。その他の符号は図５と同じである。
【００１９】
図４の回路のように半導体集積回路の設計に必要な機能を付け加えると、セット入力端子Ｓおよびリセット入力端子Ｒに接続されるトランジスタが増加するので、充電期間中に充電しなければならない電荷量も増加する。そのため、高いクロック周波数で動作させるようとすると、充電不足がより深刻なものとなる。
【００２０】
そうかといって、高速に充電するために、ＰｃｈトランジスタＴＰ１，ＴＰ２，ＴＰ１０，ＴＰ１およびＴＰ６のゲート幅を大きくすると、クロック入力端子の入力容量が増加することになり、同期制御上好ましくない。
【００２１】
〔先行技術〕
そこで本発明者は図３に示すような改良を加えたリセット機能付きのスキャンテスト対応Ｄ型フリップフロップを考えた。図３に示すＤ型フリップフロップを先行技術と称することにする。
【００２２】
以下、先行技術について詳しく説明する。構成要素について説明すると、図３において、符号の１はマスターラッチを構成する差動インバータ、２はスレイブラッチを構成するＲＳラッチである。また、ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ６，ＴＰ１０，ＴＰ１１，ＴＰ２０，ＴＰ３０およびＴＰ３１はＰｃｈ型ＭＯＳトランジスタ、ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５，ＴＮ６，ＴＮ７，ＴＮ９，ＴＮ１０およびＴＮ２０はＮｃｈ型ＭＯＳトランジスタ、ＮＡＮＤ１およびＮＡＮＤ２は２入力ＮＡＮＤ回路、ＩＮＶ１，ＩＮＶ２，ＩＮＶ５，ＩＮＶ１０，ＩＮＶ２０およびＩＮＶ２１はインバータ回路、ＳおよびＲはフリップフロップの内部ノードでＲＳラッチ２のセット入力端子とリセット入力端子、ｎ１およびｎ２はトランジスタＴＮ９のドレイン端子またはソース端子、ＣＬＫはクロック入力端子、ＣＫＴはテスト用クロック入力端子、Ｄはデータ入力端子、ＤＴはテスト用データ入力端子、ＲＳＴＮはリセット信号入力端子、Ｑはデータ出力端子、ＱＮは反転データ出力端子であり、これらの各要素は図示のとおりに結線されている。
【００２３】
図３の回路構成が図４と相違しているのは次の点である。ＲＳラッチ２のセット入力端子Ｓとリセット入力端子Ｒとの間に２つのＰｃｈトランジスタＴＰ３０，ＴＰ３１を縦続に接続してある。ＰｃｈトランジスタＴＰ３０のゲートがテスト用クロック入力端子ＣＫＴに接続され、ＰｃｈトランジスタＴＰ３１のゲートがクロック入力端子ＣＬＫに接続されている。
【００２４】
この先行技術にかかわるリセット機能付きのスキャンテスト対応Ｄ型フリップフロップにおいては、クロック入力端子ＣＬＫはテスト動作をしているときは低電位側電源電位であるＶＳＳ電位に固定される。テスト用クロック入力端子ＣＫＴはテスト動作でないときはＶＳＳ電位に固定される。リセット信号入力端子ＲＳＴＮはリセット機能を実行させるときはＶＳＳ電位とされ、それ以外のときは高電位側電源電位であるＶＤＤ電位とされる。
【００２５】
次に、上記構成の先行技術にかかわるリセット機能付きのスキャンテスト対応Ｄ型フリップフロップの動作を説明する。トランジスタＴＮ９のゲートは直流電源に接続されて高電位側電源電位であるＶＤＤ電位に固定されているので常に導通状態となっている。
【００２６】
テスト動作ではない通常モードのときは、テスト用クロック入力端子ＣＫＴは低電位側電源電位のＶＳＳ電位となっており、ＰｃｈトランジスタＴＰ１０，ＴＰ１１およびＴＰ３０が導通状態となっている。また、リセット機能を実行させない状態では、リセット信号入力端子ＲＳＴＮは高電位側電源電位のＶＤＤ電位となっており、ＰｃｈトランジスタＴＰ２０は非導通状態となり、インバータ回路ＩＮＶ５を介してＰｃｈトランジスタＴＰ６は導通状態となり、ＮｃｈトランジスタＴＮ２０は非導通状態となっている。
【００２７】
いま、評価期間になっているとする。クロック入力端子ＣＬＫに入力されるクロック入力信号がＶＳＳ電位からＶＤＤ電位になって評価期間となる。評価期間になると、充電用のＰｃｈトランジスタＴＰ１およびＴＰ２は非導通状態となり、ＮｃｈトランジスタＴＮ１は導通状態となる。この状態で、データ入力端子Ｄに入力されるデータの違いによる当該のＤ型フリップフロップの出力状態の違いを次に説明する。
【００２８】
データ入力端子ＤがＶＳＳ電位であるときは、ＮｃｈトランジスタＴＮ２は非導通状態であり、インバータ回路ＩＮＶ１の出力はＶＤＤ電位となるので、ＮｃｈトランジスタＴＮ３は導通状態である。接続点ｎ２はトランジスタＴＮ３およびトランジスタＴＮ１を介してＶＳＳ電位のグランドに接続され、その結果、接続点ｎ２が接続点ｎ１よりもより速くＶＳＳ電位となるため、セット入力端子Ｓは導通状態にあるトランジスタＴＮ７を介して放電し、セット入力端子ＳはＶＳＳ電位となる。すると、ゲートがＶＳＳ電位に下がったＮｃｈトランジスタＴＮ６は非導通状態に反転し、ゲートがＶＳＳ電位に下がった駆動用のＰｃｈトランジスタＴＰ３は導通状態に反転し、その結果として、駆動用のＰｃｈトランジスタＴＰ３を介してリセット入力端子ＲがチャージされてＶＤＤ電位となる。セット入力端子ＳがＶＳＳ電位でかつリセット入力端子ＲがＶＤＤ電位であるからＲＳラッチ２の出力端子にはＶＤＤ電位が出力され、データ出力端子ＱにはＶＳＳ電位が出力され、反転データ出力端子ＱＮにはＶＤＤ電位が出力される。つまり、データ出力端子Ｑの状態はデータ入力端子Ｄの状態と同じになり、反転データ出力端子ＱＮの状態はデータ入力端子Ｄとは逆の状態となる。
【００２９】
上記とは逆に、データ入力端子ＤがＶＤＤ電位であるときは、ＮｃｈトランジスタＴＮ２は導通状態であり、インバータ回路ＩＮＶ１の出力はＶＳＳ電位となるので、ＮｃｈトランジスタＴＮ３は非導通状態である。接続点ｎ１はトランジスタＴＮ２およびトランジスタＴＮ１を介してＶＳＳ電位のグランドに接続され、その結果、接続点ｎ１が接続点ｎ２よりもより速くＶＳＳ電位となるため、リセット入力端子Ｒは導通状態にあるトランジスタＴＮ６を介して放電し、リセット入力端子ＲはＶＳＳ電位となる。すると、ゲートがＶＳＳ電位に下がったＮｃｈトランジスタＴＮ７は非導通状態に反転し、ゲートがＶＳＳ電位に下がった駆動用のＰｃｈトランジスタＴＰ４は導通状態に反転する。その結果として、駆動用のＰｃｈトランジスタＴＰ４を介してセット入力端子ＳがチャージされてＶＤＤ電位となる。セット入力端子ＳがＶＤＤ電位でかつリセット入力端子ＲがＶＳＳ電位であるからＲＳラッチ２の出力端子にはＶＳＳ電位が出力され、データ出力端子ＱにはＶＤＤ電位が出力され、反転データ出力端子ＱＮにはＶＳＳ電位が出力される。つまり、データ出力端子Ｑの状態はデータ入力端子Ｄの状態と同じになり、反転データ出力端子ＱＮの状態はデータ入力端子Ｄとは逆の状態となる。
【００３０】
なお、評価期間を過ぎてつまりクロック入力端子ＣＬＫがＶＤＤ電位からＶＳＳ電位になって充電期間に入ってから、データ入力端子Ｄの状態が反転しても、セット入力端子Ｓおよびリセット入力端子ＲはともにＶＤＤ電位となるので、ＲＳラッチ２の内部状態は保存され、データ出力端子Ｑおよび反転データ出力端子ＱＮの状態は不変である。
【００３１】
次に、リセット機能の実行の場合を説明する。リセット信号入力端子ＲＳＴＮをＶＤＤ電位からＶＳＳ電位に切り換えると、ＰｃｈトランジスタＴＰ２０が導通状態に反転し、リセット入力端子ＲがこのトランジスタＴＰ２０を介してＶＤＤ電位の直流電源に接続される。また、インバータ回路ＩＮＶ５の出力端子がＶＤＤ電位となり、ＮｃｈトランジスタＴＮ２０が導通状態に反転し、セット入力端子ＳがこのトランジスタＴＮ２０を介してＶＳＳ電位のグランドに接続される。セット入力端子ＳがＶＳＳ電位に引かれると、ＰｃｈトランジスタＴＰ３が導通状態になり、ＮｃｈトランジスタＴＮ６が非導通状態になるから、ＮｃｈトランジスタＴＮ１，ＴＮ２の状態のいかんにかかわらず、リセット入力端子Ｒからの放電は起こらず、逆にＰｃｈトランジスタＴＰ３を介してリセット入力端子Ｒへの充電が行われる。リセット入力端子Ｒへの充電はＰｃｈトランジスタＴＰ２０を介しても行われる。リセット入力端子ＲがＶＤＤ電位に引かれると、ＰｃｈトランジスタＴＰ４が非導通状態となり、ＮｃｈトランジスタＴＮ７が導通状態になるから、ＰｃｈトランジスタＴＰ４を介してのセット入力端子Ｓへの充電は起こらず、セット入力端子ＳからＮｃｈトランジスタＴＮ２０を介して放電が行われる。その結果として、セット入力端子ＳはＶＳＳ電位となり、リセット入力端子ＲはＶＤＤ電位となる。ＲＳラッチ２の出力端子にはＶＤＤ電位が出力され、データ出力端子ＱにはＶＳＳ電位が出力され、反転データ出力端子ＱＮにはＶＤＤ電位が出力される。つまり、Ｄ型フリップフロップがリセットされたことになる。
【００３２】
次に、評価期間から充電期間に移ったときの動作を説明する。
【００３３】
まず、セット入力端子ＳがＶＳＳ電位で、リセット入力端子ＲがＶＤＤ電位の状態から充電期間に移ったときを説明する。充電期間に移るということはクロック入力端子ＣＬＫがＶＤＤ電位からＶＳＳ電位に切り換わるということである。クロック入力端子ＣＬＫがＶＳＳ電位になると、ＰｃｈトランジスタＴＰ１，ＴＰ２およびＴＰ３１が導通状態となる。なお、切り換える前の評価期間において、ＰｃｈトランジスタＴＰ６，ＴＰ１０，ＴＰ１１は導通状態になっている。したがって、クロック入力端子ＣＬＫの切り換わりにより、ＰｃｈトランジスタＴＰ６，ＴＰ１１およびＴＰ２を介してセット入力端子ＳがＶＳＳ電位からＶＤＤ電位へと充電される。また、ＰｃｈトランジスタＴＰ１０→ＴＰ１→ＴＰ３１→ＴＰ３０の経路でもセット入力端子Ｓへの充電が行われる。また、ＰｃｈトランジスタＴＰ４においてゲートとドレインの電位が等しくなるので、このトランジスタＴＰ４が導通状態を保ち、充電が完了するまではこのトランジスタＴＰ４を介してセット入力端子Ｓに充電が行われる。なお、データ出力端子ＱのＶＳＳ電位の状態および反転データ出力端子ＱＮのＶＤＤ電位の状態は不変である。
【００３４】
次に、セット入力端子ＳがＶＤＤ電位で、リセット入力端子ＲがＶＳＳ電位の状態から充電期間に移ったときを説明する。クロック入力端子ＣＬＫがＶＤＤ電位からＶＳＳ電位に切り換わると、ＰｃｈトランジスタＴＰ１，ＴＰ２およびＴＰ３１が導通状態となる。なお、切り換える前の評価期間において、ＰｃｈトランジスタＴＰ６，ＴＰ１０，ＴＰ１１は導通状態になっている。したがって、クロック入力端子ＣＬＫの切り換わりにより、ＰｃｈトランジスタＴＰ１０およびＴＰ１を介してリセット入力端子ＲがＶＳＳ電位からＶＤＤ電位へと充電される。また、ＰｃｈトランジスタＴＰ６→ＴＰ１１→ＴＰ２→ＴＰ３０→ＴＰ３１の経路でもリセット入力端子Ｒへの充電が行われる。また、ＰｃｈトランジスタＴＰ３においてゲートとドレインの電位が等しくなるので、このトランジスタＴＰ３が導通状態を保ち、充電が完了するまではこのトランジスタＴＰ３を介してリセット入力端子Ｒに充電が行われる。なお、データ出力端子ＱのＶＤＤ電位の状態および反転データ出力端子ＱＮのＶＳＳ電位の状態は不変である。
【００３５】
以上、通常動作モードのときを説明したが、テスト動作モード時も、全く同じように動作する。クロック入力端子ＣＬＫをＶＳＳ電位にする。これにより、ＰｃｈトランジスタＴＰ１，ＴＰ２およびＴＰ３１が導通状態となる。テスト用クロック入力端子ＣＫＴをＶＳＳ電位とＶＤＤ電位との間で切り換えるとともに、テストデータ入力端子ＤＴもＶＳＳ電位とＶＤＤ電位との間で切り換える。このテストの際に、セット入力端子Ｓとリセット入力端子ＲとがともにＶＳＳ電位となる可能性がある。もし、ＲＳラッチ２の出力を２入力ＮＡＮＤ回路ＮＡＮＤ１の出力端子と２入力ＮＡＮＤ回路ＮＡＮＤ２の出力端子とすると、両出力ともＶＤＤ電位となる。しかし、このような組み合わせは本来は禁止されるものである。一方の出力と他方の出力とは互いに相違している必要がある。そこで、ＲＳラッチ２からは２入力ＮＡＮＤ回路ＮＡＮＤ１の出力端子を図示のとおりに２つに分岐し、一方にインバータ回路ＩＮＶ１０を挿入してデータ出力端子Ｑとし、他方にインバータ回路ＩＮＶ２０およびＩＮＶ２１を挿入して反転データ出力端子ＱＮとしてある。こうすることにより、セット入力端子Ｓとリセット入力端子ＲとがともにＶＳＳ電位となっても、データ出力端子ＱはＶＳＳ電位で、反転データ出力端子ＱＮはＶＤＤ電位となり、互いに異なる出力状態とすることができる。
【００３６】
以上のように、半導体集積回路の設計に必要な機能を付け加えた図３に示す先行技術にかかわるリセット機能付きのスキャンテスト対応Ｄ型フリップフロップにおいては、評価期間から切り換わった充電期間において、その切り換わりの直前でＲＳラッチ２のセット入力端子Ｓとリセット入力端子Ｒとのうち低電位側電源電位のＶＳＳ電位となっていた方の入力端子に対する充電が複数系統で同時に行われるので、その充電電荷量が大きく充電不足には陥らない。したがって、個々の系統におけるトランジスタのゲート幅を特に大きくしなくても、短時間の急速充電が可能となり、高いクロック周波数にてリセット機能付きのスキャンテスト対応Ｄ型フリップフロップを動作させることができる。特に、クロック入力端子ＣＬＫに接続されたＰｃｈトランジスタＴＰ１，ＴＰ２やテストデータ入力端子ＤＴに接続されたＰｃｈトランジスタＴＰ１０，Ｔ１１やリセット信号入力端子ＲＳＴＮに接続されたＰｃｈトランジスタＴＰ６のゲート幅を大きくしないでよく、それらの入力端子の入力容量を増加させ波形がなまる結果、同期制御が困難になるといった不都合を招かないですむ。
【００３７】
【発明が解決しようとする課題】
しかしながら、上記の図３に示す先行技術にかかわるリセット機能付きのスキャンテスト対応Ｄ型フリップフロップの場合には、ＲＳラッチ２のセット入力端子Ｓとリセット入力端子Ｒに対する充電がクロック入力端子ＣＬＫがＶＳＳ電位となっている充電期間に限って実行されるという充電作用についての時間的制約があるため、クロック周波数がさらに高くなった場合には対応することができず、充電期間が不足して充電不足に陥ることは避けられないのである。
【００３８】
【課題を解決するための手段】
本発明にかかわるところの、マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成されているＤ型フリップフロップは、評価期間においてＲＳラッチの２つの入力端子について互いに異なる状態の電位（低電位側電源電位と高電位側電源電位と）が確定したのちには、充電期間に移る前の段階でただちに、前記の確定に起因して生成される充電開始信号に基づいて独立した充電系統を駆動して充電を行うようにしたものである。評価期間から充電を開始するので、充電期間も合わせて実効的な充電期間を多めに確保し、クロック周波数が相当に高くなっても充電不足を解消する。
【００３９】
【発明の実施の形態】
本発明の請求項１にかかわるＤ型フリップフロップは、マスターラッチが差動インバータで構成され、スレイブラッチがＲＳラッチで構成されているＤ型フリップフロップであって、ＲＳラッチのセット入力端子とリセット入力端子との間に２入力ＥＸＮＯＲ回路と第１のスイッチング素子とが挿入され、セット入力端子とリセット入力端子との少なくともいずれか一方に充電用の第２のスイッチング素子が接続され、差動インバータとグランドとの間に第３のスイッチング素子が挿入され、前記第１から第３のスイッチング素子を２入力ＥＸＮＯＲ回路からの充電開始信号に基づいて導通させるように構成したものである。ここでＥＸＮＯＲ回路は排他的論理のＮＯＲ回路のことである。評価期間中においてＲＳラッチの出力状態が確定した直後からＲＳラッチのセット入力端子とリセット入力端子とのうち低電位側電源電位（ＶＳＳ電位）となっていた方の入力端子に対する充電を開始するので、すなわち充電期間に入る前の段階から充電を開始することで実効的な充電期間を長くとっているので、その充電電荷量が大きく、クロック周波数が大幅に高くなったとしても、充電不足には陥らない。したがって、個々の系統におけるスイッチング素子のゲート等のサイズを特に大きくしなくてもよくて、すなわちクロック入力端子の入力容量の増大を招くことなく、短時間での急速充電が可能となり、相当に高いクロック周波数でのＤ型フリップフロップの動作が可能となる。とりわけ、半導体集積回路の設計に必要な機能を付け加えた場合には必要な電荷量が増えるが、これに対しても充分に対応可能となる。なお、この場合、クロック入力信号とは別の信号で充電を開始できるので、充電のためのスイッチング素子のゲート等のサイズを大きくしてもよい。
【００４０】
以下、本発明にかかわるＤ型フリップフロップの具体的な実施の形態について、図面を用いて詳細に説明する。
【００４１】
〔実施の形態１〕
図１は実施の形態１のリセット機能付きのスキャンテスト対応Ｄ型フリップフロップの回路構成図である。図１において、先行技術の図３におけるのと同じ符号は実施の形態１においても同一要素を示すので、詳しい説明は省略する。実施の形態１における構成が先行技術と相違する点は以下のとおりである。構成要素について説明すると、符号のＴＰ５０およびＴＰ５１はＰｃｈ型ＭＯＳトランジスタ、ＴＮ３００はＮｃｈ型ＭＯＳトランジスタ、ＸＮＯＲ１は２入力ＥＸＮＯＲ回路すなわち排他的論理のＮＯＲ回路である。ＰｃｈトランジスタＴＰ５０のドレインがセット入力端子Ｓに接続され、ソースがリセット入力端子Ｒに接続されている。ＰｃｈトランジスタＴＰ５１のドレインが高電位側電源電位のＶＤＤ電位の直流電源に接続され、ソースがセット入力端子Ｓに接続されている。２入力ＥＸＮＯＲ回路ＸＮＯＲ１の２つの入力端子がそれぞれセット入力端子Ｓとリセット入力端子Ｒに接続され、その出力端子がＰｃｈトランジスタＴＰ５０およびＴＰ５１のゲートに接続されている。ＮｃｈトランジスタＴＮ１およびＴＮ１０のソースどうしが接続され、それにＮｃｈトランジスタＴＮ３００のドレインが接続され、そのソースが低電位側電源電位のＶＳＳ電位のグランドに接続されている。そして、２入力ＥＸＮＯＲ回路ＸＮＯＲ１の出力端子がＮｃｈトランジスタＴＮ３００のゲートに接続されている。Ｃは２入力ＥＸＮＯＲ回路ＸＮＯＲ１から出力される充電開始信号である。先行技術の場合のＰｃｈトランジスタＴＰ３０およびＴＰ３１はない。ＰｃｈトランジスタＴＰ５０が請求項１にいう第１のスイッチング素子に相当し、ＰｃｈトランジスタＴＰ５１が請求項１にいう第２のスイッチング素子に相当し、ＮｃｈトランジスタＴＮ３００が請求項１にいう第３のスイッチング素子に相当している。
【００４２】
次に、実施の形態１の動作を説明する。先行技術の場合と同様に、評価期間においては、ＲＳラッチ２のセット入力端子Ｓとリセット入力端子Ｒのうちいずれか一方がＶＳＳ電位になり、他方がＶＤＤ電位になる。このように、いずれか一方がＶＳＳ電位となり、他方がＶＤＤ電位となると、Ｄ型フリップフロップの出力状態は確定するので、充電を開始してもよいことになる。セット入力端子Ｓとリセット入力端子ＲのいずれもがＶＤＤ電位である充電期間においては、２入力ＥＸＮＯＲ回路ＸＮＯＲ１から出力される充電開始信号ＣはＶＤＤ電位であり、ＰｃｈトランジスタＴＰ５０は非導通状態となっている。しかし、評価期間においてセット入力端子ＳがＶＳＳ電位でリセット入力端子ＲがＶＤＤ電位になったとき、あるいはセット入力端子ＳがＶＤＤ電位でリセット入力端子ＲがＶＳＳ電位になったときは、２入力ＥＸＮＯＲ回路ＸＮＯＲ１からの充電開始信号ＣがＶＳＳ電位となり、ＰｃｈトランジスタＴＰ５０が導通状態に反転する。同時に、ＰｃｈトランジスタＴＰ５１も導通状態に反転し、ＮｃｈトランジスタＴＮ３００は非導通状態に反転する。
【００４３】
セット入力端子ＳがＶＳＳ電位でリセット入力端子ＲがＶＤＤ電位のときは、トランジスタＴＮ７，ＴＮ３およびＴＮ１が導通状態であるので（それゆえにこの経路での放電によってセット入力端子ＳがＶＳＳ電位になったのであるが…）、トランジスタＴＮ３００がなくて図３と同じようになっていると、あるいはトランジスタＴＮ３００が導通状態であると、セット入力端子Ｓは相変わらずＶＳＳ電位のグランドにつながっていることになり、そのＶＳＳ電位が保持されるが、前記のように２入力ＥＸＮＯＲ回路ＸＮＯＲ１からの充電開始信号ＣがＶＳＳ電位に反転することにより、トランジスタＴＮ３００が非導通状態に反転し、セット入力端子Ｓがグランドから絶縁されるようになる。また、充電開始信号ＣがＶＳＳ電位に反転することでＰｃｈトランジスタＴＰ５１が導通状態となるので、このトランジスタＴＰ５１を介してセット入力端子ＳがＶＳＳ電位からＶＤＤ電位に向けて充電されることになる。また、ＰｃｈトランジスタＴＰ５０が導通状態となることから、ＰｃｈトランジスタＴＰ３→ＴＰ５０の経路でもセット入力端子Ｓに対して充電が行われる。この充電動作は、充電期間ではなく、評価期間内に行われている。充電期間に入れば、従来通りの充電が行われる。すなわち、ＰｃｈトランジスタＴＰ６→ＴＰ１１→ＴＰ２の経路でも、ＰｃｈトランジスタＴＰ１０→ＴＰ１→ＴＰ５０の経路でもセット入力端子Ｓへの充電が行われる。この充電によりセット入力端子ＳがＶＤＤ電位となると、２入力ＥＸＮＯＲ回路ＸＮＯＲ１からの充電開始信号ＣがＶＤＤ電位に反転し、トランジスタＴＰ５０，ＴＰ５１が非導通状態に反転するとともにトランジスタＴＮ３００が導通状態に反転する。
【００４４】
上記とは逆に、セット入力端子ＳがＶＤＤ電位でリセット入力端子ＲがＶＳＳ電位のときは、トランジスタＴＮ６，ＴＮ２およびＴＮ１が導通状態であるので（それゆえにこの経路での放電によってリセット入力端子ＲがＶＳＳ電位になったのであるが…）、トランジスタＴＮ３００がなくて図３と同じようになっていると、あるいはトランジスタＴＮ３００が導通状態であると、リセット入力端子Ｒは相変わらずグランドにつながっていることになり、そのＶＳＳ電位が保持されるが、前記のように２入力ＥＸＮＯＲ回路ＸＮＯＲ１からの充電開始信号ＣがＶＳＳ電位に反転することにより、トランジスタＴＮ３００が非導通状態に反転し、リセット入力端子Ｒがグランドから絶縁されるようになる。また、充電開始信号ＣがＶＳＳ電位に反転することでＰｃｈトランジスタＴＰ５１およびＴＰ５０が導通状態となるので、このトランジスタＴＰ５１，ＴＰ５０を介してリセット入力端子ＲがＶＳＳ電位からＶＤＤ電位に向けて充電されることになる。また、ＰｃｈトランジスタＴＰ４→ＴＰ５０の経路でもリセット入力端子Ｒに対して充電が行われる。この充電動作は、充電期間ではなく、評価期間内に行われている。充電期間に入れば、従来通りの充電が行われる。すなわち、ＰｃｈトランジスタＴＰ６→ＴＰ１１→ＴＰ２→ＴＰ５０の経路でも、ＰｃｈトランジスタＴＰ１０→ＴＰ１の経路でもリセット入力端子Ｒへの充電が行われる。この充電によりリセット入力端子ＲがＶＤＤ電位となると、２入力ＥＸＮＯＲ回路ＸＮＯＲ１からの充電開始信号ＣがＶＤＤ電位に反転し、トランジスタＴＰ５０，ＴＰ５１が非導通状態に反転するとともにトランジスタＴＮ３００が導通状態に反転する。
【００４５】
以上のように、半導体集積回路の設計に必要な機能を付け加えた場合において、評価期間中においてＲＳラッチ２の出力状態が確定した直後からＲＳラッチ２のセット入力端子Ｓとリセット入力端子Ｒとのうち低電位側電源電位のＶＳＳ電位となっていた方の入力端子に対する充電を開始するので、すなわち充電期間に入る前の段階から充電を開始することで実効的な充電期間を長くとっているので、その充電電荷量が大きく充電不足には陥らない。したがって、個々の系統におけるトランジスタのゲート幅を特に大きくしなくても、充分な充電量での充電が可能となり、きわめて高いクロック周波数にてリセット機能付きのスキャンテスト対応Ｄ型フリップフロップを動作させることができる。特に、クロック入力端子ＣＬＫに接続されたＰｃｈトランジスタＴＰ１，ＴＰ２やテストデータ入力端子ＤＴに接続されたＰｃｈトランジスタＴＰ１０，Ｔ１１やリセット信号入力端子ＲＳＴＮに接続されたＰｃｈトランジスタＴＰ６のゲート幅を大きくしないでよく、それらの入力端子の入力容量を増加させ波形がなまるといった不都合を招かないですむ。また、ＰｃｈトランジスタＴＰ５０，ＴＰ５１のゲート幅は大きくしても同期上では特に問題とはならず、ゲート幅を大きくすることで、より急速な充電が可能となる。
【００４６】
〔実施の形態２〕
実施の形態２は実施の形態１の変形にかかわるもので、従来の技術の場合の図５と同様にシンプルな形態にしたものである。図２に示すように、実施の形態１の場合と同様に、２入力ＥＸＮＯＲ回路ＸＮＯＲ１とＰｃｈトランジスタＴＰ５０，ＴＰ５１とＮｃｈトランジスタＴＮ３００とを同様に結線してある。動作および効果については実施の形態１の場合と同様である。
【００４７】
【発明の効果】
Ｄ型フリップフロップについての本発明によれば次の効果を奏する。すなわち、評価期間においてＲＳラッチの２つの入力端子について互いに異なる状態の電位（低電位側電源電位と高電位側電源電位と）が確定したのちには、充電期間に移る前の段階でただちに独立した充電系統を駆動して充電を行うので、つまり評価期間から充電を開始するので、充電期間も合わせて実効的な充電期間を多めに確保し、クロック周波数の大幅な高速化にかかわらず充電不足を解消する。したがって、個々の充電系統におけるスイッチング素子のゲート等のサイズを特に大きくしなくてもよく、クロック入力端子の入力容量の増大を招くことなく、短時間での急速充電が可能となり、相当に高いクロック周波数でのＤ型フリップフロップの動作が可能となる。とりわけ、半導体集積回路の設計に必要な機能を付け加えると必要な電荷量が増えるが、これに対しても充分に対応することができる。
【図面の簡単な説明】
【図１】実施の形態１のリセット機能付きのスキャンテスト対応Ｄ型フリップフロップの回路構成図
【図２】実施の形態２の差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図
【図３】先行技術にかかわるリセット機能付きのスキャンテスト対応Ｄ型フリップフロップの回路構成図
【図４】従来の技術のリセット機能付きのスキャンテスト対応Ｄ型フリップフロップの回路構成図
【図５】従来の技術の差動−ＲＳラッチ構成のＤ型フリップフロップの回路構成図
【符号の説明】
１……差動インバータ
２……ＲＳラッチ
ＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ６，ＴＰ１０，
ＴＰ１１，ＴＰ２０，ＴＰ５０，ＴＰ５１……Ｐｃｈ型ＭＯＳトランジスタ
ＴＮ１，ＴＮ２，ＴＮ３，ＴＮ４，ＴＮ５，ＴＮ６，ＴＮ７，
ＴＮ９，ＴＮ１０，ＴＮ２０，ＴＮ３００……Ｎｃｈ型ＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ５，ＩＮＶ１０，
ＩＮＶ２０，ＩＮＶ２１……インバータ回路
ＮＡＮＤ１，ＮＡＮＤ２……２入力ＮＡＮＤ回路
ＸＮＯＲ１……２入力ＥＸＮＯＲ回路
Ｄ……データ入力端子
ＤＴ……テストデータ入力端子
ＣＬＫ……クロック入力端子
ＣＫＴ……テスト用クロック入力端子
ＲＳＴＮ……リセット信号入力端子
Ｓ……セット入力端子
Ｒ……リセット入力端子
Ｑ……データ出力端子
ＱＮ……反転データ出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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