(57)【特許請求の範囲】
【請求項１】
半導体基板の上に配置された多数のメモリセル（１）を有しその各々が半導体基板の表面に対して平行に延びている平面（２１）のなかに配置されかつそれぞれゲート端子（８）ならびに第１の電極端子（５）および第２の電極端子（６）を有する選択トランジスタ（３）と、
選択トランジスタ（３）に対応付けられかつこの選択トランジスタにより駆動可能で、誘電体（１３）ならびに第１のコンデンサ電極（１１）および第２のコンデンサ電極（１２）を有するメモリコンデンサ（９）とを有し、
その際に選択トランジスタ（３）の各ゲート端子（８）が半導体メモリデバイスのワード線（７）と、選択トランジスタ（３）の各第１の電極端子（５）がビット線（４）と、かつメモリコンデンサ（９）の各第１のコンデンサ電極（１１）が導電性材料から成る共通の導体層（１０）と接続されており、選択トランジスタ（３）に対応付けられかつ強誘電性の誘電体（１３）を有するメモリコンデンサ（９）が基板表面の平面（２１）に向かって突出している配置を有し、
更にメモリコンデンサ（９）の第１コンデンサ電極（１１）が第２コンデンサ電極（１２）の中に形成されている半導体メモリデバイスにおいて、
メモリコンデンサ（９）の誘電体が強誘電性であって第１および第２コンデンサ電極に対する両導電性層間の中空層（２５a）の中に埋め込まれており、第２のコンデンサ電極（１２）の底範囲と第１のコンデンサ電極（１１）の底部分の間に強誘電体の代わりに他の電気絶縁材料からなる中間層が存在することを特徴とする半導体メモリデバイス。
【請求項２】
基板表面の平面（２１）に向かって突出しているメモリコンデンサ（９）の配置が円筒対称に構成されており、基板表面の平面（２１）に対して垂直に延びている円筒中心軸線を有することを特徴とする請求項１記載の半導体メモリデバイス。
【請求項３】
強誘電性の誘電体（１３）を備えるメモリコンデンサ（９）が、選択トランジスタ（３）の第２の電極端子（６）まで延びるトレンチ１８内に配置されたことを特徴とする請求項１又は２記載の半導体メモリデバイス。
【請求項４】
トレンチ（１８）の内側に構成されたメモリコンデンサ（９）の第２のコンデンサ電極（１２）がトレンチ（１８）の内側輪郭に相応してメモリコンデンサ（９）の長手方向に対して横方向にＵ字状またはＶ字状に構成された横断面を有するコップ状に構成された形状を有することを特徴とする請求項３記載の半導体メモリデバイス。
【請求項５】
横断面をＵ字状またはＶ字状に構成された第２のコンデンサ電極（１２）の底範囲が電気的に選択トランジスタ（３）の第２の電極端子（６）と接続されていることを特徴とする請求項４記載の半導体メモリデバイス。
【請求項６】
メモリコンデンサ（９）の第１のコンデンサ電極（１１）がトレンチ（１８）の内側に構成されトレンチ（１８）の長手方向と同軸にかつ第２のコンデンサ電極（１２）と向かい合って延びている電極部分を有し、かつ強誘電性の誘電体（１３）が少なくとも第１のコンデンサ電極（１２）の電極部分と第２のコンデンサ電極との間に配置されていることを特徴とする請求項３から５の１つに記載の半導体メモリデバイス。
【請求項７】
メモリコンデンサ（９）の第１のコンデンサ電極（１１）がコップ状に第２のコンデンサ電極（１２）の内側に形成されていることを特徴とする請求項１から６の１つに記載の半導体メモリデバイス。
【請求項８】
トレンチ（１８）が完全に半導体メモリデバイスのワード線（７）ならびにビット線（４）を成す１つまたは複数個の金属化層で包囲されており、かつ１つまたは複数個の金属化層に対する電気的絶縁のために電気的絶縁性の被覆を設けられていることを特徴とする請求項３から７の１つに記載の半導体メモリデバイス。
【請求項９】
強誘電性の誘電体（１３）が強誘電性のゲルであり、該ゲルが鉛‐ジルコン‐チタン酸塩（ＰＺＴ）またはストロンチウム‐タンタル酸塩化合物（Ｙ-１）を含むことを特徴とする請求項１から８の１つに記載の半導体メモリデバイス。
【請求項１０】
第１又は第２コンデンサ電極（１１、１２）のための層（１９、２６）の材料がチタン又は白金を含むことを特徴とする請求項１から９の１つに記載の半導体メモリデバイス。
【請求項１１】
第１および第２コンデンサ電極（１１、１２）の少なくとも一方のための層（１９、２６）が多重層として形成されたことを特徴とする請求項１から１０の１つに記載の半導体メモリデバイス。
【請求項１２】
第１および第２コンデンサ電極（１１、１２）の少なくとも一方のための多重層（１９、２６）がチタン、窒化チタン、白金の層順を示すことを特徴とする請求項１１記載の半導体メモリデバイス。
【請求項１３】
半導体基板の上に配置された多数のメモリセル（１）を有しその各々が半導体基板の表面に対して平行に延びている平面（２１）のなかに配置されかつそれぞれゲート端子（８）ならびに第１の電極端子（５）および第２の電極端子（６）を有する選択トランジスタ（３）と、
選択トランジスタ（３）に対応付けられかつこの選択トランジスタにより駆動可能で強誘電性の誘電体（１３）ならびに第１のコンデンサ電極（１１）および第２のコンデンサ電極（１２）を有するメモリコンデンサ（９）とを有し、
前記選択トランジスタ（３）の各ゲート端子（８）が半導体メモリデバイスのワード線（７）と、選択トランジスタ（３）の各第１の電極端子（５）がビット線（４）と、かつメモリコンデンサ（９）の各第１のコンデンサ電極（１１）が導電性材料から成る共通の導体層（１０）と各々接続されている半導体メモリデバイスの製造方法であって、
選択トランジスタ（３）に対応付けられかつ強誘電性の誘電体（１３）を有するメモリコンデンサ（９）が選択トランジスタ（３）ならびにそのワードおよびビット線（４、７）の接続のための付属の金属化層の製造後に、半導体基板の表面に対して平行に配置された選択トランジスタ（３）の平面（２１）に向かって突出している配置において製造する方法において、
選択トランジスタの製造後、強誘電性の誘電体（１３）を有するメモリコンデンサ（９）を次に工程を経て製造することを特徴とする半導体メモリデバイスの製造方法。
・選択トランジスタ（３）の完成後に、少なくとも選択トランジスタ（３）の第 ２の電極端子（６）まで達するトレンチ（１８）をエッチングする工程、
・トレンチ（１８）の内側の第２のコンデンサ電極（１２）に対する導電性層（ １９）をトレンチ（１８）の内側輪郭に同形析出する工程、
・第２のコンデンサ電極（１２）に対する導電性層（１９）の上にトレンチ（１ ８）の内側に強誘電性の誘電体（１３）に対するスペーサとしての役割をする 補助層（２５）を同形析出する工程、
・補助層（２５）の上にトレンチ（１８）の内側に第１のコンデンサ電極（１１ ）に対する導電性層（２６）を同形析出する工程、
・補助層（２５）を部分的に除去しかつそれにより第１および第２のコンデンサ 電極に対する両導電性層（１９、２６）の間の中空層（２５ａ）を露出させる 工程および
・第１および第２のコンデンサ電極に対する両導電性層（１９、２６）の間の露 出された中空層（２５ａ）の中に強誘電性の誘電体（１３）を析出する工程。
【請求項１４】
強誘電性の誘電体（１３）を有する誘電性層を析出する工程をスピン‐オン技術により実行することを特徴とする請求項１３記載の半導体メモリデバイスの製造方法。
【請求項１５】
トレンチ（１８）の内側輪郭に対して同形析出された第２のコンデンサ電極（１２）に対する導電性層（１９）を、少なくとも第２のコンデンサ電極に対する導電性層（１９）のトレンチ（１８）の内側の上側縁範囲の一部分（２３）とトレンチの外側の平らに析出された部分（２４）とが除去されるまでバックエッチングすることを特徴とする請求項１３または１４記載の半導体メモリデバイスの製造方法。
【請求項１６】
第１のコンデンサ電極（１１）の上に共通の導体層（１０）に対する導電性層（３２）を全面析出し、かつ共通の導体層（１０）の上にパッシベーション層（３３）を全面析出することを特徴とする請求項１３から１５の１つに記載の半導体メモリデバイスの製造方法。
【請求項１７】
強誘電性の誘電体（１３）に対するスペーサとしての役割をする補助層（２５）を同形析出する工程の前に、トレンチ（１８）を電気絶縁性材料から成る中間層（２２）により少なくとも部分的に満たすことを特徴とする請求項１３から１６の１つに記載の半導体メモリデバイスの製造方法。
【請求項１８】
電気絶縁性材料（２０）から製造された中間層（２２）が導電性層（１９）のエッチングに対する緩衝層として働き、中間層（２２）によりトレンチ（１８）を少なくとも部分的に満たす工程の後に緩衝層を得るべくバックエッチングを行うことを特徴とする請求項１７記載の半導体メモリデバイスの製造方法。
【請求項１９】
第１および第２コンデンサ電極（１１、１２）の少なくとも一方のための層（１９、２６）を多重層として形成することを特徴とする請求項１３から１８の１つに記載の半導体メモリデバイスの製造方法。
【請求項２０】
第１および第２コンデンサ電極（１１、１２）の少なくとも一方のための多重層（１９、２６）がチタン、窒化チタン、白金の層順を示すことを特徴とする請求項１９記載の半導体メモリデバイスの製造方法。
【請求項２１】
第２のコンデンサ電極の底範囲と、第２のコンデンサ電極の内側にコップ上に構成された第１のコンデンサ電極の底部分との間に設ける中間層（２２）を流動ガラス材料から製造することを特徴とする請求項１３から２０の１つに記載の半導体メモリデバイスの製造方法。
【請求項２２】
強誘電性の誘電体に対するスペーサとしての役割をする補助層（２５）がＣＶＤ酸化物であることを特徴とする請求項１３から２１の１つに記載の半導体メモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の上に配置された多数のメモリセルを有しその各々が半導体基板の表面に対してほぼ平行に延びている平面のなかに配置されまたそれぞれゲート端子ならびに第１の電極端子および第２の電極端子を有する選択トランジスタと、選択トランジスタに対応付けられまたこの選択トランジスタにより駆動可能で強誘電性の誘電体ならびに第１のコンデンサ電極および第２のコンデンサ電極を有するメモリコンデンサとを有し、その際に選択トランジスタの各ゲート端子が半導体メモリデバイスのワード線と、選択トランジスタの各第１の電極端子がビット線と、またメモリコンデンサの各第１のコンデンサ電極が導電性の材料から成る共通の導体層と接続されている半導体メモリデバイスに関し、またこのような半導体メモリデバイスを製造するための方法に関する。
【０００２】
【従来の技術】
強誘電性の誘電体を有するメモリコンデンサを有するこのような半導体メモリデバイス（いわゆるＦＲＡＭ）はたとえばモアザミ（R.Moazzami）ほか著「ＶＬＳＩテクノロジー・シンポジウム論文集（Symposium on VLSI Technology Digest of Technical Papers)１９９４」第５５頁以降およびタツミ・スミほか著「ＩＥＥＥ国際固体回路会議(IEEE International Solid-State Circuits Conference)１９９４」第２６８頁以降から知られている。これらの半導体メモリデバイスでは強誘電性の誘電体を有するメモリコンデンサが平らに構成されており、また配線に基づいてビットあたり大きなセル面積を有するが、このことは要望される高い集積密度を考慮すると欠点であると考えられる。まだ問題が残されてはいるが、強誘電性メモリまたはＦＲＡＭには大きな将来性が期待されている。それらは現在の半導体メモリ（ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ）を完全に押し退けることができよう。ＦＲＡＭの利点はなかんずく短いプログラミング時間（＞２０ｎｓ）、低いプログラミング電圧（集積回路の約３Ｖの供給電圧以下）、プログラミングの際の低いエネルギー消費（電荷ポンプを必要としない）ならびに頻繁なプログラミング可能性（ＥＥＰＲＯＭにおける１０5 にくらべて１０12が実証され、１０15が期待される）にある。強誘電性層に対して特に今日の時点で有望と思われる材料はたとえば鉛‐ジルコン‐チタン酸塩、ストロンチウム‐タンタル酸塩またはそれらの化合物である。ＦＲＡＭの急速な導入を妨げている問題の一つは、集積回路の製造プロセスとの両立性がまだ解決されていないことである。特に、強誘電性のメモリキャパシタンスに白金電極を必要とすること、また強誘電性のゲルの被覆のために比較的大きな層厚み、従ってまた面積をとるキャパシタンスと結び付けられている現時点で通常の遠心技術を必要とすることは半導体テクノロジーでの正当化可能な使用を妨げており、従ってＦＲＡＭの製造のための量産に適したプロセスはこれまでに知られていない。ここで、強誘電性の誘電体に対する比較的複雑な材料の析出、およびそれと関連して満足できかつプロセスに適したソースの問題、さらにひび割れ、漏れ電流、温度の影響および電極付着に基づく層の不十分な品質がプロセス集積の問題に関係することも考慮に入れなければならない。その際に特にこれまでに知られている強誘電性の材料は水素に特に敏感に反応し、これは半導体メモリデバイスの公知の製造方法ではほとんど抑制され得ず、また特にプラズマ析出プロセスおよびプラズマエッチングプロセスの際に問題となる。
【０００３】
これらのＦＲＡＭセルとならんで、メモリコンデンサの誘電体に対する従来からの材料を有する高密度に集積されたＤＲＡＭ半導体メモリも知られている。その際に、現在約２５６メガバイトまでのメモリ容量を有するＤＲＡＭ半導体メモリを実現するため、セル面積が小さくなる際にもたとえばセルあたり２０ｆＦよりも大きい十分なキャパシタンスを達成するために、高い誘電定数を有する誘電体が使用される。この目的に対して今日までたいていの場合にＯＮＯ層が使用されるが、しかしその際、漏れ電流が厚みの一層の減少の際に予め定められた限界値を越えて上昇し、また十分なキャパシタンス（面積）がトレンチまたはスタックコンデンサのような高コストの構造によってのみ得られるので、テクノロジー的な限界がしばしば認められる。これらの理由から、ますますメモリコンデンサの誘電体に対して十分に高い誘電定数を有する新しい材料が使用されているが、しかしこれまでに知られている代替的な誘電性材料は半導体メモリデバイスを製造するために従来使用される方法で生ずる通常の負荷、特にプロセス温度に対する安定性、望ましくない化学的反応などに非常に敏感である。
【０００４】
【発明が解決しようとする課題】
このような従来技術から出発して、本発明の課題は、相応に高い信頼性および品質において従来からのＤＲＡＭ回路にほぼ比較可能な集積密度を有する強誘電性のメモリキャパシタンスを有する半導体メモリデバイスを提供すること、またこのような半導体メモリデバイスを製造するための方法であって、比較的わずかなコストで既存のプロセスラインにおいて集積可能であり、その際に量産に適しており、すなわちできるだけ少ない早期故障において強誘電性のメモリコンデンサを有する完成した半導体メモリデバイスの高い収率を可能にする方法を提供することである。
【０００５】
【課題を解決するための手段】
これらの課題は本発明によれば、請求項１による半導体メモリデバイスおよび請求項１０による半導体メモリデバイスの製造方法により解決される。
【０００６】
本発明によれば、冒頭に記載した種類の半導体メモリデバイスにおいて、選択トランジスタに対応付けられまた強誘電性の誘電体を有するメモリコンデンサが基板表面の平面に向かって突出している配置を有する。その際に強誘電性の誘電体を有するメモリコンデンサは選択トランジスタの第２の電極端子まで達するトレンチの内側に配置されている。突出している配置のなかに強誘電性の誘電体を有するメモリコンデンサを構成することは、ＦＲＡＭセルの面積ができるだけ小さい場合にも十分なキャパシタンスを達成することを可能にし、その際に基板表面の平面に向かって突出している強誘電性のメモリコンデンサの配置を有する本発明による構成、すなわち所望の高い集積密度に関して臨界的とみなすべき強誘電体の構成は、この点に関してそれほど臨界的でないメモリセルの構成部分、すなわち電極を含めて完全な金属化層を有する選択トランジスタの完全な製造後に、好ましくはスピン‐オン技術により被覆すべき強誘電性のゲルが両コンデンサ電極の間に形成される薄い中空層の内側に入れられ、その際に中空層が同じく基板表面の平面に向かって突出している配置を有することにより可能にされる。
【０００７】
本発明の原理に従って、基板表面の平面に向かって突出しているメモリコンデンサの配置はほぼ円筒対称に構成されており、基板表面の平面に対して少なくとも近似的に垂直に延びている円筒中心軸線を有する。
【０００８】
トレンチの内側に構成されたメモリコンデンサの第２のコンデンサ電極はトレンチの内側輪郭に相応してメモリコンデンサの長手方向に対して横方向に近似的にＵ字状またはＶ字状に構成された横断面を有し得る。その際に、横断面を近似的にＵ字状またはＶ字状に構成された第２のコンデンサ電極の底範囲は電気的に選択トランジスタの第２の電極端子と接続されている。
【０００９】
さらに好ましい実施態様では、メモリコンデンサの第１のコンデンサ電極が、トレンチの内側に構成されトレンチの長手方向と同軸にまた第２のコンデンサ電極と向かい合って延びている電極部分を有し、また強誘電性の誘電体が少なくとも第１のコンデンサ電極の電極部分と第２のコンデンサ電極との間に配置されている。その際に、メモリコンデンサの第１のコンデンサ電極はコップ状に第２のコンデンサ電極の内側に形成することができる。
【００１０】
別の有利な実施態様では、第２のコンデンサ電極の底範囲と第２のコンデンサ電極の内側にコップ状に形成された第１のコンデンサ電極の底範囲との間に電気絶縁性材料から成る中間層が設けられており、その際に、電気絶縁性材料から製造された中間層は湿式化学的エッチングに対する緩衝層を有する。
【００１１】
本発明による方法では、選択トランジスタに対応付けられまた強誘電性の誘電体を有するメモリコンデンサが選択トランジスタならびにそのワードおよびビット線の接続のための付属の金属化層の製造後に、半導体基板の表面に対してほぼ平行に配置された選択トランジスタの平面に向かって突出している配置において製造され、その際に強誘電性の誘電体を有するメモリコンデンサが選択トランジスタの第２の電極端子まで達するトレンチの内側に配置される。
【００１２】
本発明による方法の基礎となっているものは先ず、強誘電性の材料が半導体メモリデバイスを製造するためのプロセス工程において、しかも選択トランジスタに対応付けられているすべての電極を含めて完全な金属層と一緒に完全に構成された選択トランジスタの完成後に初めて誘電性の材料が被覆され、また必要な結晶化の実行のために熱処理を受けることにより、半導体メモリデバイスまたはその製造のためのプロセス工程に成功裡に組み入れられ得るという認識である。その際に、この熱処理の前に被覆される導体帯はたとえばタングステンまたは銅のような温度に対して安定な材料から製造されていてよい。
【００１３】
本発明の原理に従って、強誘電性の誘電体を有するメモリコンデンサを有する半導体メモリデバイスを製造するための方法は選択トランジスタの完成後に、少なくとも選択トランジスタの第２の電極端子まで達するトレンチをエッチングする工程と、トレンチの内側の第２のコンデンサ電極に対する導電性層をトレンチの内側輪郭に同形析出する工程と、第２のコンデンサ電極に対する導電性層の上にトレンチの内側に強誘電性の誘電体に対するスペーサとしての役割をする補助層を同形析出する工程と、補助層の上にトレンチの内側に第１のコンデンサ電極に対する導電性層を同形析出する工程と、補助層を除去し，またそれにより第１および第２のコンデンサ電極に対する両導電性層の間の中空層を露出させる工程と、第１および第２のコンデンサ電極に対する両導電性層の間の露出された中空層に強誘電性の誘電体を析出する工程とにより製造される。
【００１４】
強誘電性の誘電体を有する誘電性層を析出する工程はスピン‐オン技術により実行される。
【００１５】
特に好ましいプロセス工程では、本発明による方法は、トレンチの内側輪郭に対して同形析出された第２のコンデンサ電極に対する導電性層が、少なくとも第２のコンデンサ電極に対する導電性層のトレンチの内側の上側縁範囲の一部分とトレンチの外側の平らに析出された部分とが除去されるまで、バックエッチングされることを特徴とする。こうして、両コンデンサ電極の電気的短絡の危険が避けられる。
【００１６】
さらに、半導体メモリデバイスは、第１のコンデンサ電極の上に共通の導体層に対する導電性層が全面析出され、また共通の導体層の上にパッシベーション層が全面析出されることにより完成される。
【００１７】
半導体メモリデバイスを製造するための他の実施態様では、強誘電性の誘電体に対するスペーサとしての役割をするの補助層を同形析出する工程の前に、トレンチが電気絶縁性材料から成る中間層により少なくとも部分的に満たされ、その際に、電気絶縁性材料から製造された中間層が湿式化学的エッチングに対する緩衝層を有し、また中間層によりトレンチを少なくとも部分的に満たす工程後にそのバックエッチングが行われる。
【００１８】
本発明による半導体メモリデバイスおよびその製造方法の特に好ましい実施態様では、強誘電性の誘電体は特に鉛‐ジルコン‐チタン酸塩（ＰＺＴ）および／またはストロンチウム‐タンタル酸塩化合物（Ｙ−１）を有する強誘電性のゲルである。
【００１９】
さらに、第１および／または第２のコンデンサ電極に対する層材料は好ましくはチタンおよび／または白金を有し、その際に第１および／または第２のコンデンサ電極に対する層は多重層として、好ましくはチタン／チタン窒化物／白金の層列を有する多重層として構成することができる。
【００２０】
第２のコンデンサ電極の底範囲と第２のコンデンサ電極の内側にコップ状に構成された第１のコンデンサ電極の底部分との間に設けられている中間層は有利には流動ガラス材料から製造されていてよい。強誘電性の誘電体に対するスペーサとしての役割をする補助層はたとえばＣＶＤ酸化物である。さらに、トレンチのなかに残留する空所を満たすための充填材料は特にタングステンまたはタングステン化合物を有する高温度安定性材料である。
【００２１】
【実施例】
以下、図面に示されている実施例により本発明を一層詳細に説明する。
【００２２】
図１の等価回路によるＦＲＡＭセル１を有する半導体メモリデバイスは、半導体基板２の上に構成されており、タングステンまたはポリサイドから製造されたビット線４に接続されている第１の電極端子５（ソース）、第２の電極端子６（ドレイン）およびｎ+ ‐ポリ‐Ｓｉまたはポリサイドから製造されたワード線７に接続されているゲート端子８を有する好ましくはＭＯＳ形式の選択トランジスタ３と、共通の導体層１０（フィールドプレート）と接続されている第１のコンデンサ電極１１、選択トランジスタ３の第２の電極端子６と接続されている第２のコンデンサ電極１２および第１および第２のコンデンサ電極の間に入れられた強誘電性の誘電体１３を有するメモリコンデンサ９とを有する。
【００２３】
半導体メモリデバイスを製造するための本発明による方法の図２ないし図６に示されている実施例の出発点は、それ自体は公知の工程により製造された図２中の選択トランジスタ、ワード線、ビット線、周辺トランジスタ、金属化層ならびにパッシペーション層を有する配置であり、その際に既に符号を付された構成部分とならんでワードおよびビット線の接続のための概要のみを図示されている金属化層に符号１４が付されている。
【００２４】
従来からのＤＲＡＭプロセス工程により製造された図２による配置の上のカバー層として先ず全面的に好ましくは約１００ｎｍないし５００ｎｍの厚みを有する絶縁性の窒化物層１５が被覆され、またそれ自体は公知のホトリソグラフィ工程により、またはたとえばポリＳｉから製造され後続のエッチング工程に対する比較的硬いマスキング層としての役割をする補助的なマスキング層１６の使用のもとに構造化される。それに続いて、すべての酸化物層を貫いて選択トランジスタ３の第２の電極端子６のｎ+ ドープされた拡散領域１７まで、基板表面の平面２１に向かって突出しているように構成されたトレンチ１８が接触孔エッチング工程によりエッチングされ、その際にエッチングは少なくとも部分的に重なり合って行うことができる。それに続いて、選択トランジスタ３の拡散領域１７における端子を製造するため第２のコンデンサ電極１２に対する導電性層１９が同形析出される。導電性層１９は場合によっては層列Ｔｉ／ＴｉＮ／Ｐｔを有する多重層として構成されていてよく（Ｔｉをｎ+ ‐Ｓｉのほうに向けられた層として）、また場合によっては（詳細には示されていない）補助的な緩衝層を有することもできる。トレンチ１８の残留空所は適当な流動ガラス材料２０により満たされ、続いて、トレンチ１８の底に後続のエッチングに対する十分な緩衝層２２を得るために、好ましくは湿式化学的にバックエッチングされる。フィールド‐プレートに対する後で完成される共通の導体層１０への電気的短絡を防止するため、導電性層１９は少なくともトレンチ１８の内側の導電性層１９の上縁範囲の一部分２３およびトレンチ１８の外側で平らに析出された導電性層１９の部分２４が除去されるまでバックエッチングされる。
【００２５】
こうして生じた配置の上に図３のように強誘電性の誘電体に対するスペーサとしての役割をするＣＶＤ酸化物から成る補助層２５が導電性層１９の上にトレンチ１８の内側に同形析出される。それに続いて、第１のコンデンサ電極１１に対する導電性層２６が補助層２５の上にトレンチ１８の内側に同形析出される。導電性層２６は好ましくは白金または他の適当な金属から形成されていてよく、さらに好ましくは層列Ｐｔ／ＴｉＮ／Ｔｉを有する多重層として構成されていてもよい。トレンチ１８のなかに残留する空所２７は図４のように好ましくはタングステンを有する高温度安定な充填材料２８で満たされる。タングステンで満たした後に充填材料２８および場合によっては存在するマスキング層１６はバックエッチングまたはバック研磨される。
【００２６】
フォーミングガス‐焼きもどしによる熱処理の実行およびそれによるすべてのそれ以前のプロセス工程の回復後に、強誘電性の誘電体に対するスペーサとしての役割をする補助層２５の材料が、図４中に示されているように、少なくともコンデンサ電極１１および１２に対する両層１９および２６の間に基板表面の平面２１に対してほぼ垂直に向けられた中空層２５ａが形成されるまで、湿式化学的に露出エッチングされ、この中空層のなかにそれに続いて強誘電性の誘電体１３に対する材料がスピン‐オン技術により入れられまたは析出され、また結晶形成のために熱処理工程で熱処理される。ＣＶＤ酸化物２５の湿式化学的エッチングの際に放置された底はトレンチの内側に同軸に配置された第１のコンデンサ電極２６を機械的に支持する役割をする。
【００２７】
それに続いて、誘電性材料１３が少なくともトレンチ１８の内側の強誘電性の誘電体の上縁範囲の一部分２９およびトレンチ１８の外側で平らに析出された強誘電性の誘電体部分３０が除去されるまでバックエッチングされる。こうして図５に示されている配置が生ずる。
【００２８】
それに続いて、フィールドプレート１０の電気的絶縁の役割をする絶縁性層３１が析出される。平らな表面を構成するため、析出された絶縁性層３１がバックエッチングまたはバック研磨される。この工程の後に、第１のコンデンサ電極１１の共通の端子に対するフィールドプレート１０としての役割をする導電性層３２が析出され、また場合によっては構造化される。それに、完成のためにパッシベーション層３３を析出する工程が続く。
【図面の簡単な説明】
【図１】ＦＲＡＭセルを有する本発明による半導体メモリデバイスの等価回路図。
【図２】本発明による半導体メモリデバイスの一製造工程を示す概略図。
【図３】本発明による半導体メモリデバイスの一製造工程を示す概略図。
【図４】本発明による半導体メモリデバイスの一製造工程を示す概略図。
【図５】本発明による半導体メモリデバイスの一製造工程を示す概略図。
【図６】本発明による半導体メモリデバイスの一製造工程を示す概略図。
【符号の説明】
１    ＦＲＡＭセル
２    半導体基板
３    選択トランジスタ
４    ビット線
５    第１の電極端子（ソース）
６    第２の電極端子（ドレイン）
７    ワード線
８    ゲート端子
９    メモリコンデンサ
１０    導体層（フィールドプレート）
１１    第１のコンデンサ電極
１２    第２のコンデンサ電極
１３    強誘電性の誘電体
１８    トレンチ
２１    基板表面の平面
【図１】
0003540505.tif 000002
【図２】
0003540505.tif 000003
【図３】
0003540505.tif 000004
【図４】
0003540505.tif 000005
【図５】
0003540505.tif 000006
【図６】
0003540505.tif 000007