(57)【特許請求の範囲】
【請求項１】
半導体基板の主面側を加工して溝部及びこの溝部に囲まれた素子領域となる島部を形成する工程と、
前記溝部の前記島部と離間した領域に、少なくともその最上部に研磨又はエッチング停止用の停止膜を有する第１の膜を、前記島部と略同一の高さに形成する工程と、
前記島部上、前記第１の膜上及び前記溝部の前記第１の膜が形成されていない領域上に、前記停止膜よりも研磨レート又はエッチングレートの高い絶縁材料を用いた第２の膜を形成する工程と、
前記第２の膜を研磨又はエッチングすることにより、前記島部の上面を露出させるとともに前記溝部の前記第１の膜が形成されていない領域に前記第２の膜を埋め込む工程と
を含み、
前記停止膜はシリコン窒化膜であり、
前記島部には研磨又はエッチング停止用の膜を形成しない
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に絶縁層を介して形成された半導体層を加工して溝部及びこの溝部に囲まれた素子領域となる島部を形成する工程と、
前記溝部の前記島部と離間した領域に、少なくともその最上部に研磨又はエッチング停止用の停止膜を有する第１の膜を、前記島部と略同一の高さに形成する工程と、
前記島部上、前記第１の膜上及び前記溝部の前記第１の膜が形成されていない領域上に、前記停止膜よりも研磨レート又はエッチングレートの高い絶縁材料を用いた第２の膜を形成する工程と、
前記第２の膜を研磨又はエッチングすることにより、前記島部の上面を露出させるとともに前記溝部の前記第１の膜が形成されていない領域に前記第２の膜を埋め込む工程と
を含み、
前記停止膜はシリコン窒化膜であり、
前記島部には研磨又はエッチング停止用の膜を形成しない
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記第１の膜は、前記停止膜のみから構成されていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の膜は、前記停止膜を最上部とする複数の膜から構成されていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、前記溝部及び前記島部が形成された前記半導体基板の表面を酸化して酸化膜を形成する工程をさらに設け、この酸化膜が形成された前記溝部に前記第１の膜を形成することを特徴とする半導体装置の製造方法。
【請求項６】
請求項２に記載の半導体装置の製造方法において、前記溝部及び前記島部が形成された前記半導体層の表面を酸化して酸化膜を形成する工程をさらに設け、この酸化膜が形成された前記溝部に前記第１の膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記溝部の前記島部と離間した領域に形成された前記第１の膜は、前記島部を囲むように形成されていることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法の関する。
【０００２】
【従来の技術】
半導体集積回路においては、従来よりＬＯＣＯＳ素子分離が用いられているが、素子が微細化するに従い、レジストマスク変換差の少ないトレンチ素子分離が有利となってきている。
【０００３】
トレンチ素子分離では、素子分離に用いる埋込み絶縁膜を堆積した後、化学的機械研磨（ＣＭＰ）等で平坦化を行う際に、素子領域間の広い素子分離領域で過剰研磨となるおそれがある。そこで、埋込み絶縁膜に対してＣＭＰ選択比を有する材料によって研磨停止膜を形成し、広い素子分離領域における過剰研磨を防止している。
【０００４】
以下、上記トレンチ素子分離の従来技術に係る製造方法について、図９を参照して説明する。
まず、単結晶シリコン基板５１上にバッファ酸化膜５２を形成し、その上に研磨停止膜として多結晶シリコン膜５３を形成する（工程ａ）。
【０００５】
つぎに、レジスト（図示せず）をマスクとして、多結晶シリコン膜５３及びバッファ酸化膜５２をリアクティブイオンエッチング（ＲＩＥ）法によりエッチングし、多結晶シリコン膜５３ａ及びバッファ酸化膜５２ａがその上に形成された素子領域となる島部５１ａ及び素子分離領域となる溝部５１ｂを形成する（工程ｂ）。
【０００６】
つぎに、ＣＭＰの研磨停止膜となるＳｉＮ膜５４を堆積し（工程ｃ）、続いて、レジスト（図示せず）をマスクとしてＳｉＮ膜５４をＲＩＥ法によりエッチングし、素子分離領域５１ｂの所定の領域に島状のＳｉＮ膜５４ａを形成する（工程ｄ）。
【０００７】
つぎに、埋込み用絶縁膜となるＳｉＯ２  膜５５を堆積し（工程ｅ）、その後、ＣＭＰ法により研磨停止膜となる多結晶シリコン膜５３ａ及びＳｉＮ膜５４ａの上面が露出するまで研磨する。ことにより全体を平坦化し、埋込み領域５５ａを形成する。（工程ｆ）。
【０００８】
その後、多結晶シリコン膜５３ａ及びバッファ酸化膜５２ａを除去した後、例えばゲート酸化膜５６やゲート５７等の形成を行い、ＭＯＳトランジスタを完成させる（工程ｇ）。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の方法では、素子領域となる半導体基板上に素子形成時に後で除去するバッファ酸化膜を介して研磨停止膜を形成している。したがって、製造工程の増加を招き、製造コスト増大の一因となっていた。
【００１０】
本発明は、例えばトレンチ素子分離等、溝内に絶縁膜を埋め込む工程を有する半導体装置の製造方法において、製造工程の短縮化をはかることを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明における半導体装置の製造方法は、半導体基板の主面側を加工して溝部及びこの溝部に囲まれた素子領域となる島部を形成する工程と、前記溝部の前記島部と離間した領域に、少なくともその最上部に研磨又はエッチング停止用の停止膜を有する第１の膜を、前記島部と略同一の高さに形成する工程と、前記島部上、前記第１の膜上及び前記溝部の前記第１の膜が形成されていない領域上に、前記停止膜よりも研磨レート又はエッチングレートの高い絶縁材料を用いた第２の膜を形成する工程と、前記第２の膜を研磨又はエッチングすることにより、前記島部の上面を露出させるとともに前記溝部の前記第１の膜が形成されていない領域に前記第２の膜を埋め込む工程とを含む（製造方法Ａ）。
【００１２】
上記製造方法は、埋込み型の素子分離の作製に用いることができるが、従来のように素子領域となるに島部上に研磨停止膜等を形成する必要がないため、製造工程の短縮化をはかることができる。
【００１３】
また、本発明における半導体装置の製造方法は、半導体基板上に絶縁層を介して形成された半導体層を加工して溝部及びこの溝部に囲まれた素子領域となる島部を形成する工程と、前記溝部の前記島部と離間した領域に、少なくともその最上部に研磨又はエッチング停止用の停止膜を有する第１の膜を、前記島部と略同一の高さに形成する工程と、前記島部上、前記第１の膜上及び前記溝部の前記第１の膜が形成されていない領域上に、前記停止膜よりも研磨レート又はエッチングレートの高い絶縁材料を用いた第２の膜を形成する工程と、前記第２の膜を研磨又はエッチングすることにより、前記島部の上面を露出させるとともに前記溝部の前記第１の膜が形成されていない領域に前記第２の膜を埋め込む工程とを含む（製造方法Ｂ）。
【００１４】
上記製造方法は、ＳＯＩ基板等を用いたときの埋込み型の素子分離の作製に用いることができるが、製造工程Ａと同様に、製造工程の短縮化をはかることができる。
【００１７】
前記各製造方法において、前記第１の膜は、前記停止膜のみから構成されていてもよいし、前記停止膜を最上部とする複数の膜から構成されていてもよい。
また、前記停止膜には例えばシリコン窒化膜が用いられ、前記第２の膜には例えばシリコン酸化膜が用いられる。
【００１８】
また、前記製造方法Ａにおいて、前記溝部及び前記島部が形成された前記半導体基板の表面を酸化して酸化膜を形成する工程をさらに設け、この酸化膜が形成された前記溝部に前記第１の膜を形成するようにしてもよい。
【００１９】
また、前記製造方法Ｂにおいて、前記溝部及び前記島部が形成された前記半導体層の表面を酸化して酸化膜を形成する工程をさらに設け、この酸化膜が形成された前記溝部に前記第１の膜を形成するようにしてもよい。
また、前記各製造方法において、前記溝部の前記島部と離間した領域に形成された前記第１の膜は、前記島部を囲むように形成されていることが好ましい。
【００２０】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を説明する。
図１は、第１実施形態に係る製造工程を順を追って示したものであり、本発明をトレンチ素子分離に適用した例である。
【００２１】
まず、単結晶シリコン基板１１をレジスト（図示せず）をマスクとしてリアクティブイオンエッチング（ＲＩＥ）法によりエッチングし、素子領域となる島部１１ａ及びこの島部１１ａを取り囲む素子分離領域となる溝部１１ｂ（深さ０．３μｍ）を形成する（工程ａ）。
【００２２】
つぎに、ＣＭＰの研磨停止膜となる膜厚０．３μｍのＳｉＮ膜１２を堆積する。すなわち、溝部１１ｂ上に形成されるＳｉＮ膜１２の高さが素子領域１１ａの高さ（０．３μｍ）とほぼ同じになるようにする。（工程ｂ）。
【００２３】
つぎに、レジスト（図示せず）をマスクとしてＳｉＮ膜１２をＲＩＥ法によりエッチングし、素子分離領域１１ｂの所定の領域に島状のＳｉＮ膜１２ａを形成する。このとき、素子領域１１ａとＳｉＮ膜１２ａとの間隔がどの場所でも一定値Ｌになるようにする。この間隔Ｌは、後の工程で堆積する埋込み用絶縁膜の膜厚０．３μｍにマージンを加え、例えば０．５μｍとする（工程ｃ）。
【００２４】
つぎに、埋込み用絶縁膜となるＳｉＯ２  膜１３（膜厚０．３μｍ）を堆積し  （工程ｄ）、その後、ＣＭＰ法により研磨停止膜となるＳｉＮ膜１２ａの上面及び素子領域１１ａの上面が露出するまで研磨し、埋込み領域１３ａを形成する。ＳｉＯ２  膜１３の方がＳｉＮ膜１２ａよりもエッチグレートが高いため、全体が平坦化される（工程ｅ）。
【００２５】
その後、例えば素子領域１１ａにＭＯＳＦＥＴを形成する場合には、必要に応じて露出した素子領域１１ａの最表面を除去又は洗浄し、通常の作製工程にしたがってＭＯＳＦＥＴを作製する。すなわち、ゲート酸化膜１４を形成した後、ゲート材となる例えばボロンをドープした多結晶シリコンを全面に堆積し、これをパターニングしてゲート１５を形成する。続いて、ゲートをマスクとしてＮ型不純物（例えばヒ素）をイオン注入し、ソース・ドレインを形成する。その後、コンタクトホールの形成、アルミニウム配線の形成等を行い、ＭＯＳトランジスタを完成させる（工程ｆ）。
【００２６】
図２は、第２実施形態に係る製造工程を順を追って示したものであり、本発明をトレンチ素子分離に適用した例である。なお、基本的な構成や製造方法等については図１に示した第１実施形態と同様であるため、図１と対応する構成要素については同一の番号を付している。
【００２７】
まず、第１実施形態と同様にして、単結晶シリコン基板１１に素子領域となる島部１１ａ及びこの島部１１ａを取り囲む素子分離領域となる溝部１１ｂ（深さ０．３μｍ）を形成する（工程ａ）。
【００２８】
つぎに、厚さ０．２μｍのＳｉＯ２  膜１６を堆積した後、ＣＭＰの研磨停止膜となる厚さ０．１μｍのＳｉＮ膜１２を堆積する。すなわち、溝部１１ｂ上に形成されるＳｉＯ２  膜１６とＳｉＮ膜１２との高さの合計が素子領域１１ａの高さ（０．３μｍ）とほぼ同じになるようにする。このように、シリコン基板１１とＳｉＮ膜１２との間にＳｉＯ２  膜１６を挟むことにより、ＳｉＮ膜１２の応力を緩和することができる（工程ｂ）。
【００２９】
つぎに、レジスト（図示せず）をマスクとしてＳｉＮ膜１２及びＳｉＯ２  膜１６をＲＩＥ法によりエッチングし、素子分離領域１１ｂの所定の領域に島状のＳｉＮ膜１２ａ及びＳｉＯ２  膜１６を形成する。このとき、素子領域１１ａとＳｉＮ膜１２ａ及びＳｉＯ２  膜１６との間隔がどの場所でも一定値Ｌになるようにする。この間隔Ｌは、後の工程で堆積する埋込み用絶縁膜の膜厚０．３μｍにマージンを加え、例えば０．５μｍとする（工程ｃ）。
【００３０】
つぎに、第１実施形態と同様にして、埋込み用絶縁膜となるＳｉＯ２  膜１３  （膜厚０．３μｍ）を堆積し（工程ｄ）、ＣＭＰ法により研磨停止膜となるＳｉＮ膜１２ａの上面及び素子領域１１ａの上面が露出するまで研磨することにより全体を平坦化し、埋込み領域１３ａを形成する（工程ｅ）。
【００３１】
その後、例えば素子領域１１ａにＭＯＳＦＥＴを形成する場合には、第１実施形態と同様に、ゲート酸化膜１４の形成等の工程を行えばよい（工程ｆ）。
図３は、第３実施形態に係る製造工程を順を追って示したものであり、本発明をトレンチ素子分離に適用した例である。なお、基本的な構成や製造方法等については図１に示した第１実施形態と同様であるため、図１と対応する構成要素については同一の番号を付している。
【００３２】
まず、第１実施形態と同様にして、単結晶シリコン基板１１に素子領域となる島部１１ａ及びこの島部１１ａを取り囲む素子分離領域となる溝部１１ｂ（深さ０．３μｍ）を形成する（工程ａ）。
【００３３】
つぎに、エッチングダメージを軽減させるため、露出したシリコン基板１１の表面を熱酸化し、ＳｉＯ２  膜１７を形成する（工程ｂ）。
つぎに、第１実施形態と同様にして、ＣＭＰの研磨停止膜となる膜厚０．３μｍのＳｉＮ膜１２を堆積し（工程ｃ）、素子分離領域１１ｂの所定の領域に島状のＳｉＮ膜１２ａを形成する。素子領域１１ａとＳｉＮ膜１２ａとの間隔Ｌも、第１実施形態と同様に０．５μｍとする（工程ｄ）。
【００３４】
つぎに、第１実施形態と同様にして、埋込み用絶縁膜となるＳｉＯ２  膜１３  （膜厚０．３μｍ）を堆積し（工程ｅ）、ＣＭＰ法により研磨停止膜となるＳｉＮ膜１２ａの上面及び素子領域１１ａの上面が露出するまで研磨することにより全体を平坦化し、埋込み領域１３ａを形成する（工程ｆ）。
【００３５】
その後、例えば素子領域１１ａにＭＯＳＦＥＴを形成する場合には、第１実施形態と同様に、ゲート酸化膜１４の形成等の工程を行えばよい（工程ｇ）。
図４は、第４実施形態に係る製造工程を順を追って示したものであり、本発明をトレンチ素子分離に適用した例である。本実施形態では、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いたものであるが、基本的な構成や製造方法等については図１に示した第１実施形態と類似しているため、図１と対応する構成要素については同一の番号を付している。
【００３６】
まず、シリコン基板２１上に厚さ１００ｎｍのシリコン酸化膜２２（埋込み酸化膜）を介して厚さ１００ｎｍの単結晶シリコン薄膜層２３が形成されたＳＯＩ基板を用意する（工程ａ）。
【００３７】
つぎに、シリコン薄膜層２３をレジスト（図示せず）をマスクとしてＲＩＥ法によりエッチングし、素子領域となる島部２３ａ及びこの島部２３ａを取り囲む素子分離領域となる溝部２３ｂを形成する（工程ｂ）。
【００３８】
つぎに、ＣＭＰの研磨停止膜となる膜厚１００ｎｍのＳｉＮ膜１２を堆積する。すなわち、溝部２３ｂ上に形成されるＳｉＮ膜１２の高さが素子領域２３ａの高さ（１００ｎｍ）とほぼ同じになるようにする。（工程ｃ）。
【００３９】
つぎに、レジスト（図示せず）をマスクとしてＳｉＮ膜１２をＲＩＥ法によりエッチングし、素子分離領域２３ｂの所定の領域に島状のＳｉＮ膜１２ａを形成する。このとき、素子領域２３ａとＳｉＮ膜１２ａとの間隔がどの場所でも一定値Ｌになるようにする（工程ｄ）。
【００４０】
つぎに、埋込み用絶縁膜となるＳｉＯ２  膜１３を堆積し（工程ｅ）、その後、ＣＭＰ法により研磨停止膜となるＳｉＮ膜１２ａの上面及び素子領域２３ａの上面が露出するまで研磨することにより全体を平坦化し、埋込み領域１３ａを形成する（工程ｆ）。
【００４１】
その後、例えば素子領域２３ａにＭＯＳＦＥＴを形成する場合には、第１実施形態と同様に、ゲート酸化膜１４の形成等の工程を行えばよい（工程ｇ）。
なお、本実施形態は、第１実施形態の方法をＳＯＩ基板に適用したものといえるが、同様に、第２及び第３実施形態の方法をＳＯＩ基板に適用することも可能である。第２実施形態の方法を適用した場合には図５（Ａ）に示すような構成が得られ、第３実施形態の方法を適用した場合には図５（Ｂ）に示すような構成が得られる。
【００４２】
図６は、第５実施形態に係る製造工程を順を追って示したものであり、本発明を埋込み型の配線に適用した例である。なお、基本的な方法等については図１に示した第１実施形態と類似して部分があるため、図１と対応する構成要素については同一の番号を付している。
【００４３】
まず、シリコン基板等の下地基板３１上に形成された層間絶縁膜３２上に厚さ０．４μｍのアルミニウム合金膜３３をスパッタ法で形成する（工程ａ）。
つぎに、アルミニウム合金膜３３をレジスト（図示せず）をマスクとしてＲＩＥ法によりエッチングし、配線領域となる島部３３ａ及びこの島部３３ａを取り囲む非配線領域となる溝部３３ｂを形成する（工程ｂ）。
【００４４】
つぎに、ＣＭＰの研磨停止膜となる膜厚０．４μｍのＳｉＮ膜１２を堆積する。すなわち、溝部３３ｂ上に形成されるＳｉＮ膜１２の高さが配線領域３３ａの高さ（０．４μｍ）とほぼ同じになるようにする。（工程ｃ）。
【００４５】
つぎに、レジスト（図示せず）をマスクとしてＳｉＮ膜１２をＲＩＥ法によりエッチングし、非配線領域３３ｂの所定の領域に島状のＳｉＮ膜１２ａを形成する。このとき、配線領域３３ａとＳｉＮ膜１２ａとの間隔がどの場所でも一定値Ｌになるようにする。この間隔Ｌは、後の工程で堆積する埋込み用絶縁膜の膜厚０．４μｍにマージンを加え、例えば０．６μｍとする（工程ｄ）。
【００４６】
つぎに、埋込み用絶縁膜となるＳｉＯ２  膜１３（膜厚０．４μｍ）を堆積し  （工程ｅ）、その後、ＣＭＰ法により研磨停止膜となるＳｉＮ膜１２ａの上面及び配線領域３３ａの上面が露出するまで研磨することにより全体を平坦化し、埋込み領域１３ａを形成し、埋込み型の配線３３ａとする（工程ｆ）。
【００４７】
その後、露出した配線３３ａの表面を洗浄した後、絶縁膜を堆積し、この絶縁膜の所望の領域にコンタクトを形成し、他の配線やトランジスタと結合させ、所望の回路を完成させる。
【００４８】
図７（Ａ）及び（Ｂ）は、図１に示した第１実施形態の変更例を示したものであり、それぞれ図１（ｃ）に対応した図である。図７（Ａ）は研磨停止膜となるＳｉＮ膜１２ａの幅を広くした例であり、図７（Ｂ）は素子領域１１ａ間に研磨停止膜となるＳｉＮ膜１２ａを複数形成した例である。いずれの場合も、図１に示した例と同様に、素子領域１１ａとＳｉＮ膜１２ａとの間隔がどの場所でも一定値Ｌになるようにしている。また、図７（Ｂ）の例では、ＳｉＮ膜１２ａどおしの間隔も一定値Ｌになるようにしている。なお、実施形態２〜５においても同様の変更が可能である。
【００４９】
図８（Ａ）及び（Ｂ）は、図１に示した第１実施形態について（実施形態２〜４についても同様）、ＭＯＳトランジスタが形成される領域の概念的な構成例を示したものである。図８（Ａ）はその平面的構成を示した図、図８（Ｂ）はその断面的構成を示した図である。図１と対応する構成要素には同一の番号が付してある。このように、素子形成領域１１ａは、研磨停止膜となるＳｉＮ膜１２ａ及び埋込み絶縁膜となるＳｉＯ２  膜１３ａによって囲まれることになる。なお、図８はあくまで本発明の概念的な構成を示したものであり、実際の集積回路において他の素子形成領域がＳｉＮ膜１２ａのさらに外側に形成される場合には、他の素子形成領域の配置に応じて、ＳｉＮ膜１２ａやＳｉＯ２  膜１３ａの形状は、該他の素子形成領域を取り囲むように適宜変更される。
【００５０】
なお、上記各実施形態では平坦化に際してＣＭＰ法を採用したが、エッチバック等の方法を採用することも可能である。
また、上記各実施形態では研磨停止膜としてＳｉＮ膜を採用するとともに埋込み型の絶縁膜としてＳｉＯ２  膜を採用したが、研磨又はエッチング停止用の停止膜の研磨又はエッチングレートが埋込み型の絶縁膜の研磨又はエッチングレートよりも低くなるような関係であれば、適宜変更可能である。
【００５１】
さらに、素子領域に形成されるＭＯＳトタンジスタはＮチャネル、Ｐチャネルいずれでもよく、また、ゲート材料にはボロンドープ多結晶シリコン以外にリンドープ多結晶シリコン或いは高融点金属、高融点金属とシリコンとの化合物等を用いることもできる。
その他、本発明はその趣旨を逸脱しない範囲内において、種々変形して実施可能である。
【００５２】
【発明の効果】
本発明では、素子領域となる島部上に従来のように研磨停止膜等を形成する必要がないため、埋込み型の素子分離等を作製する場合に、製造工程の短縮化をはかることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る製造工程の一例を示した図。
【図２】本発明の第２実施形態に係る製造工程の一例を示した図。
【図３】本発明の第３実施形態に係る製造工程の一例を示した図。
【図４】本発明の第４実施形態に係る製造工程の一例を示した図。
【図５】第４実施形態の変更例を示した図。
【図６】本発明の第５実施形態に係る製造工程の一例を示した図。
【図７】第１実施形態の変更例を示した図。
【図８】第１実施形態におけるＭＯＳトランジスタ形成部を概念的に示した図。
【図９】従来技術に係る製造工程を示した図。
【符号の説明】
１１…半導体基板
１１ａ、２３ａ、３３ａ…島部
１１ｂ、２３ｂ、３３ｂ…溝部
１２ａ…停止膜（第１の膜）
１３ａ…第２の膜
２３…半導体層
３３…導電膜
【図１】
0003595092.tif 000002
【図２】
0003595092.tif 000003
【図３】
0003595092.tif 000004
【図４】
0003595092.tif 000005
【図５】
0003595092.tif 000006
【図６】
0003595092.tif 000007
【図７】
0003595092.tif 000008
【図８】
0003595092.tif 000009
【図９】
0003595092.tif 000010