(57)【特許請求の範囲】
【請求項１】
絶縁材料の領域によって分離された異なる結晶質を有する２つの半導体領域間の電気的接続を行うために、埋込ストラップ（ＢＳ）およびその量子導電バリア（ＱＣＢ）を形成する方法において、
前記半導体領域を覆うために、アンドープ・アモルファスシリコンの薄い連続層を形成する工程と、
前記アンドープ・アモルファスシリコンの薄い連続層上に、ＱＣＢ層を形成する工程と、
前記埋込ストラップおよびそのＱＣＢ層を終端するために、前記ＱＣＢ層上に、アンドープ・アモルファスシリコン層とドーパント単一層とからなる少なくとも１つのデュアル層を形成する工程と、
前記埋込ストラップ内のドーパントを活性化して、量子力学効果によって、前記ＱＣＢにより前記半導体領域間を電気的に接続するために、構造を加熱する工程とを含み、これら全ての工程を、同じＣＶＤツール内でその場実行することを特徴とする方法。
【請求項２】
前記ＱＣＢ層を形成する材料は、オキシ窒化シリコン及び窒化シリコンよりなる群から選択されることを特徴とする、請求項１に記載の方法。
【請求項３】
前記ＱＣＢ層を形成する材料は、窒化シリコンであることを特徴とする、請求項２に記載の方法。
【請求項４】
前記窒化シリコンは、前記連続アンドープ・アモルファスシリコン層の表面窒素化によって形成されることを特徴とする、請求項３に記載の方法。
【請求項５】
前記窒化シリコンの窒素レベルは、２〜４×１０15原子／ｃｍ2 であることを特徴とする、請求項３または４に記載の方法。
【請求項６】
前記ＱＣＢ層の厚さは、２０Åより薄いことを特徴とする、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
絶縁材料の領域によって分離された異なる結晶質を有する２つの半導体領域間の電気的接続を行うために、埋込ストラップ（ＢＳ）およびその量子導電バリア（ＱＣＢ）を形成する方法において、
多結晶領域および単結晶領域を覆う第１のＱＣＢ層を形成する工程と、
前記多結晶領域および単結晶領域を含む前記半導体領域を覆うために、アンドープ・アモルファスシリコンの薄い連続層を形成する工程と、
前記アンドープ・アモルファスシリコンの薄い連続層上に、第２のＱＣＢ層を形成する工程と、
前記埋込ストラップおよびそのＱＣＢ層を終端するために、前記ＱＣＢ層上に、アンドープ・アモルファスシリコン層とドーパント単一層とからなる少なくとも１つのデュアル層を形成する工程と、
前記埋込ストラップ内のドーパントを活性化して、量子力学効果によって、前記ＱＣＢにより前記半導体領域間を電気的に接続するために、構造を加熱する工程とを含み、これら全ての工程を、同じＣＶＤツール内でその場実行することを特徴とする方法。
【請求項８】
前記第１および第２のＱＣＢ層を形成する材料は、夫々、オキシ窒化シリコン及び窒化シリコンよりなる群から選択されることを特徴とする、請求項７に記載の方法。
【請求項９】
前記第１および第２のＱＣＢ層を形成する材料は、それぞれ、オキシ窒化シリコンおよび窒化シリコンであることを特徴とする、請求項８に記載の方法。
【請求項１０】
酸素レベルおよび窒素レベルは、それぞれ、３×１０15原子／ｃｍ2 および２〜４×１０15原子／ｃｍ2 であることを特徴とする、請求項９に記載の方法。
【請求項１１】
前記第２のＱＣＢ層の厚さは、２０Åより薄く、前記窒素レベルは、２〜４×１０15原子／ｃｍ2 であることを特徴とする、請求項１０に記載の方法。
【請求項１２】
前記第２のＱＣＢ層の前記窒化シリコンは、前記連続アンドープ・アモルファスシリコン層の表面窒素化によって形成されることを特徴とする、請求項９〜１１のいずれか１項に記載の方法。
【請求項１３】
前記第１および第２のＱＣＢ層の厚さは、２０Åより薄いことを特徴とする、請求項７〜１２のいずれか１項に記載の方法。
【請求項１４】
ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、圧力は、１３３３．２Ｐａ（１０Ｔｏｒｒ）より小さいことを特徴とする、請求項１〜１３のいずれか１項に記載の方法。
【請求項１５】
ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層を形成する工程および前記ＱＣＢ層又は前記第１及び第２のＱＣＢ層を形成する工程での圧力は、それぞれ、７９．９９３Ｐａ（０．６Ｔｏｒｒ）より小さく、２６６．６４Ｐａ（２Ｔｏｒｒ）〜１３３３．２Ｐａ（１０Ｔｏｒｒ）であることを特徴とする、請求項１４に記載の方法。
【請求項１６】
ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、圧力は、３９９９．７Ｐａ（３０Ｔｏｒｒ）より大きいことを特徴とする、請求項１〜１３のいずれか１項に記載の方法。
【請求項１７】
ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層およびＱＣＢ層又は前記第１及び第２のＱＣＢ層を形成する工程での圧力は、それぞれ、３９９９．７Ｐａ（３０Ｔｏｒｒ）および１３３３２Ｐａ（１００Ｔｏｒｒ）より大きいことを特徴とする、請求項１６に記載の方法。
【請求項１８】
前記アンドープ・アモルファス層の厚さは、２００Åより薄いことを特徴とする、請求項１〜１７のいずれか１項に記載の方法。
【請求項１９】
前記アンドープ・アモルファス層の厚さは、１００Åより厚いことを特徴とする、請求項１〜１８のいずれか１項に記載の方法。
【請求項２０】
前記ドーパント単一層内の前記ドーパントは、砒素であることを特徴とする、請求項１〜１９のいずれか１項に記載の方法。
【請求項２１】
異なる結晶質を有する前記２つの半導体領域のうちの1つが、リセスの底部で露出されたドープ多結晶シリコン領域であり、他の1つがシリコン基板内の単結晶領域である、請求項１〜２０のいずれか１項に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＩＣ）の製造に関し、特に、同じ製造サイクルでその場製造される深トレンチセル・キャパシタ内に、埋込ストラップおよびその量子導電バリア（ＱＣＢ）を形成する改良された方法に関する。さらに、これらの方法は、二酸化シリコン（ＳｉＯ２  ）に代わって、窒化シリコン（Ｓｉ３  Ｎ４  ），オキシ窒化シリコンなどのような材料を使用することによって新規な量子導電バリア構造の形成を可能にする。
【０００２】
【従来の技術】
深トレンチ内の埋込ストラップ（ＢＳ）は、特に、０．２５μｍ以内の基本ルールを有するデバイスのためのＤＲＡＭチップの製造に広く用いられている。当業者に知られているように、ＤＲＡＭチップでは、アレイ転送トランジスタ、典型的には、絶縁ゲート電界効果トランジスタ（ＩＧＦＦＴ）と蓄積キャパシタとが組み合わされて、基本的なメモリセルを形成する。基本的には、底部を取り囲む埋込プレートを有する深トレンチが、ドープ単結晶シリコン基板に形成され、薄い誘電体膜がその上にコンフォーマルに付着され、トレンチ面内全体を覆い、最後に、トレンチは、標準的にはＬＰＣＶＤによってドープ・ポリシリコンで充填される。このドープ単結晶シリコン／誘電体膜／ドープ・ポリシリコン充填物の構造が、メモリセル・キャパシタを形成する。シリコン面から、リセスがエッチングされて、埋込ストラップの底端部を設定する。次に、アンドープ・ポリシリコンが、このリセス領域内に付着され、埋込ストラップ（ＢＳ）を形成する。埋込ストラップは、単結晶基板のいわゆるアクティブ領域（ＡＡ）に隣接し、浅トレンチアイソレーション（ＳＴＩ）領域の下に埋め込まれる。埋込ストラップの周囲の面は、以降の酸化およびアニール工程（主に、アクティブ領域の酸化）の際の導電率および固相変態に重大な影響を与える。これらの熱工程の際、アクティブ領域に隣接する埋込ストラップの領域のポリシリコンの再結晶化を生じる。この局部的エピタキシーは、いわゆるスリップラインに沿ってアクティブ領域内および基板内への転移（ｄｉｓｌｏｃａｔｉｏｎ）の伝搬を生起し、セルキャパシタの性能に影響を与える。特に、これらの欠陥は、キャパシタの保持時間の予期しない変動を生じさせると考えられる。より正確には、同じビットが以前のテストでは欠陥であることが見つからなかったという事実にも拘わらず、幾つかのテストされたメモリセルには単一セルセル障害（ＳＣＦ）が生じた。これらの欠陥は、可変保持時間（ＶＴＲ）不良と呼ばれている。ＶＲＴの問題は、アレイ内の幾つかのメモリセルが、高い保持状態から低い保持状態へ間欠的に切り替えられた０．２５μｍＤＲＡＭチップについては、最初に確認された。物理的障害分析（ＰＦＡ）は、分析されたＶＲＴ障害メモリセルの殆どが、ウエハ処理の過程における上記熱工程の際に形成された、アクティブ領域内および基板内のこれら結晶転移によって衝撃を受けたことを示した。
【０００３】
メモリセル内で、これらＶＲＴ障害を回避またはより良好に制御するためには、上記隣接シリコン領域間に量子導電バリア層を使用することが、ＤＲＡＭチップ・デバイス性能を最大にするための絶対的な要件となる。その結果、上記熱工程（酸化およびアニール）の後に、埋込ストラップに注入されたドーパントが、量子導電バリアを経てアクティブ領域に拡散する場合にのみ、埋込ストラップは、ＩＧＦＥＴとメモリセル・キャパシタとを完全に接続する。アクティブ領域への拡散深さは、重要なパラメータである。拡散が深すぎると寄生縦型トランジスタ（ＶＴ）が形成され、そうでなければ、接合漏洩が発生する。他の重要なパラメータは、メモリセルのアクセス時間をドライブする埋込ストラップ抵抗自身である。従って、量子導電バリア材料と、埋込ストラップのドーパントの型および濃度との選択は、チップ全体の信頼性にとって非常に重要なファクタである。
【０００４】
まず、図１の構造について、従来の埋込ストラップおよびその量子導電バリア（ＱＣＢ）の形成方法を、図２〜図７とともに説明する。
【０００５】
図１は、５ｎｍの厚さのＳｉＯ２  層１２と、２２０ｎｍの厚さのＳｉ３  Ｎ４  パッド層１３とによって形成された従来のパッド・スタックを有する、ｐ型シリコン基板１１よりなる最初の構造１０を概略的に示す。図１で明らかなように、符号１４で示される深トレンチは、一般的なＲＩＥによって基板１１に形成される。典型的には、深トレンチ１４は、約７μｍの深さと、基板表面で約４５０×２２０ｎｍの長方形断面とを有する。その後、キャパシタ誘電体層１５が形成され、深トレンチは、ドープ・ポリシリコン材料１６で充填される。アニール後には、ドープ・ポリシリコン充填物１６が、１．２μｍの深さまでリセスされて、熱ＳｉＯ２  層１７およびＴＥＯＳ  ＳｉＯ２  （ｐｙｒｏｌｉｔｉｃ）層１８の形成を可能とし、これらはセルキャパシタの垂直アイソレーションを与えるいわゆるカラー層１７／１８を形成する。ＴＥＯＳ層１８は、残っているＳｉ３  Ｎ４  パッド層１３までエッチングされる。次に、第２のドープ・ポリシリコン層１９が付着され、アニールされ、残っているＳｉ３  Ｎ４  パッド層１３まで研磨される。次に、ポリシリコン層１９が、基板１１の表面下１３０ｎｍまでリセスされる。これにより、埋込ストラップの底端部を設定する。カラー層１７／１８は、ＤＮＳ８２０ツール（Ｄａｉ  Ｎｉｐｐｏｎ  Ｓｃｒｅｅｎ，Ｙａｓｕ，Ｊａｐａｎ）でＢＨＦ  ＨＵＡＮＧ  Ａ／Ｂ溶液によって、露出された深トレンチ１４の上部から除去される。この異方性ウェット・エッチングは、図１で明らかなように、カラー層１７／１８の酸化物材料を、ポリシリコン層１９のレベルの少し下までリセスする。最後に、露出されたトレンチ側壁内で傾斜リン注入が行われて、アクティブ領域の部分である領域２０を作製する。この工程に続いて、ＣＦＭツール（ＣＦＭ，Ｗｅｓｔｃｈｅｓｔｅｒ，ＰＡ，ＵＳＡによって販売されている）内で、２００：１ＤＨＦのプレクリーニングが行われ、自然ＳｉＯ２  層を３ｎｍ除去する。次の工程、すなわち、埋込ストラップおよびそのＱＣＢの形成は、例えば、上記プレクリーニング工程の１時間（Ｑ時間）以内に非常に迅速に行われなければならず、そうでなければ、再加工が必要とされるであろう。事実、露出されたシリコン基板１１の自然酸化を回避するためには、この短い処理時間が要求される。
【０００６】
次に、図２には、１．５ｎｍの薄い酸化物ＱＣＢ層２１が、周囲雰囲気下でのボート挿入の際、ＬＰＣＶＤ縦型熱反応器（ＶＴＲ）内で、露出されたシリコン表面の熱酸化によって形成される。ＱＣＢ層２１は、熱ＳｉＯ２  （自然の電気絶縁体である材料である）より作られる。しかし、非常に薄い膜で付着されると、ＱＣＢ層２１は、量子力学効果によって導電性になる。適切な反応器は、ＳＶＧＴＨＥＲＭＣＯ（Ｏｒａｎｇｅ，ＣＡ，ＵＳＡ）によって製造されたベースライン・アンドープ・ポリシリコンＶＴＲ７０００＋である。
【０００７】
現在の処理条件は、
Ｎ２  ロードロック  ：不使用
Ｑ時間            ：１時間
ボートピッチ      ：０．３５５６ｃｍ（０．１４インチ）
バッチサイズ      ：ボートの中央で１００個のウエハ
挿入温度          ：６２０℃
挿入時間          ：１０分
【０００８】
制御できない酸化速度がこの工程の主な欠点であることに注意することが重要である。
【０００９】
次に、図３について説明すると、３００ｎｍの厚さのアンドープ・ポリシリコン層２２が、同じＬＰＣＶＤ  ＶＴＲツールで付着される。上述したように、このアンドープ・ポリシリコン層２２は、アモルファスであり、その後に埋込ストラップを形成する。
【００１０】
処理条件は、
付着温度      ：５５０℃
付着圧力      ：２６．６６４Ｐａ（０．２Ｔｏｒｒ）
付着時間      ：１６７分
ＳｉＨ４  流量  ：２６０ｓｃｃｍ
付着速度      ：１８Å／分
【００１１】
ＳｉＯ２  のＱＣＢ層２１は、埋込ストラップを形成するアモルファスシリコンの再結晶化（エピタキシャル再成長）と、領域２０／ポリシリコン層２２の界面に密集する転移の数とを低減させる。ＱＣＢ層２１の厚さは、重要である。というのは、ＱＣＢ層２１の厚さは、ＶＲＴおよび寄生縦型トランジスタ（ＶＴ）を回避するほど厚くしなければならないが、低い埋込ストラップ抵抗を保証するために導電性となるように十分薄くなければならないからである。従って、ＬＰＣＶＤボートの端への配置が禁止され、その目標は、２．２×１０１５原子／ｃｍ２  （非常に薄い酸化物層に相当する）〜３．０×１０１５原子／ｃｍ２ （非常に厚い酸化物層に相当する）の範囲の酸素レベル（ドーズ量）を層２１内に有することである。これらの条件では、上述したＬＰＣＶＤ  ＶＴＲツールにおけるバッチサイズは、ボートの中央で１００個のウエハに限定される。
【００１２】
ポリシリコン層２２の平坦化は、化学機械研磨（ＣＭＰ）によって、残っているＳｉ３  Ｎ４  パッド層１３まで行われる。適切なツールは、ＳＰＥＥＤＦＡＭ−ＩＰＥＣ（Ｐｈｏｅｎｉｘ，ＡＺ，ＵＳＡ）によって製造されたＷＥＳＴＥＣＨ３７２Ｍ研磨器である。この製造方法のこの段階における構造を図４に示す。
【００１３】
次に、図５について説明すると、層２２のアンドープ・ポリシリコン材料が、基板１１の表面下４０ｎｍのリセスが得られるまでエッチングされる。ＡＰＰＬＩＥＤ  ＭＡＴＥＲＩＡＬＳ（Ｓａｎｔａ  Ｃｌａｒａ，ＣＡ，ＵＳＡ）によって製造されたツールである、ＡＭＥ５０００ＲＩＥエッチャーで実現できるこの工程は、非常に重要である。リセスが深すぎると、埋込ストラップの形成はない。これに対して、リセスが浅すぎると、埋込ストラップとゲート導体ライン（通過ワードライン）との間のアイソレーションがない。
【００１４】
リン（または砒素）原子の垂直注入が、アンドープ・アモルファスポリシリコン層２２に行われる。そのためには、ＡＰＰＬＩＥＤ  ＭＡＴＥＲＩＡＬＳ，Ｓａｎｔａ  Ｃｌａｒａ，ＣＡ，ＵＳＡによって製造されたＰＩ９５００ツールが適切である。この注入工程は、埋込ストラップ抵抗と、埋込ストラップの再結晶化を生じさせる結晶粒界とに、影響を与える。
【００１５】
典型的な処理条件は、
リンのドーズ量      ：５×１０１３原子／ｃｍ２
エネルギー          ：１０ｋｅＶ
角度                ：０度
【００１６】
図６に、形成された構造を示す。ここで、注入領域は、２３で示す。
【００１７】
次に、図７について説明すると、アクティブ領域は、フォトリソグラフィー工程によって定められる。アクテフィブ領域を囲むように、浅いアイソレーショントレンチ（ＳＴＩ）領域が形成され、ＳｉＯ２  およびＴＥＯＳ  ＳｉＯ２  材料で充填され、層２４および２５を形成する。ＴＥＯＳ材料を高密度化するために、アニールが行われる。これら種々の熱工程は、領域２３内のドーパントを、図７に２６で示す“電気的”埋込ストラップを形成するＱＣＢ層２１を経て、アクティブ領域の部分である領域２０内に拡散させる。従って、電気的埋込ストラップ２６は、領域２０，２１，および２３を併合する結果となる。電気的埋込ストラップ２６は、図７に実線（点線に対して）で示されるように、以前の傾斜注入で形成されたリンドープ領域２０を越えて拡がっている。ＱＣＢ層２１は、領域２３からのドーパントのマイグレーションおよびこの領域２３の多結晶形態への固相変態によって、より薄くなる（また、ときには消失してしまう）。
【００１８】
要約すれば、図２〜図７とともに上述した従来の埋込ストラップそのＱＣＢの形成方法は、次の６つの基本的な工程を含む。
【００１９】
１  熱ＳｉＯ２  量子導電バリア層２１を形成する工程、
２  アンドープ・ポリシリコン層２２を付着する工程、
３  ポリシリコン層２２をシリコン基板表面まで研磨する工程、
４  ポリシリコン層２２をシリコン基板表面下４０ｎｍまでリセスする工程、
５  領域２３を作製するためにポリシリコン層２２のリンドーパントの垂直イオン注入を行う工程、
６  電気的埋込ストラップ２６を作製するために、熱酸化物層２４およびＳＴＩ領域２５を形成する際、領域２３のドーパントを、量子導電バリア層２１を経て領域２０へ拡散する工程。
【００２０】
図８は、電気的埋込ストラップ２６に欠陥があるときの、図７の円で囲まれた部分の構造１０の拡大図である。この場合は、領域２０と領域２３との間に電気的導通はなく、ＱＣＢ層２１は、存在しないか破壊されているかのいずれかである。酸化（ＳｉＯ２  層を形成するための）およびアニール（ＳＴＩ領域２５のＴＥＯＳ材料を高密度化するための）の熱工程の際、単結晶シリコン内のポリシリコン領域２３を、図８の領域２３Ａで示すように、部分的に変態する局部的エピタキシー現象が生じる。この再結晶化は、領域２０を経て基板バルクへ伝搬するスリップライン２７を形成する。ときには、高抵抗である領域２３Ａの位置で、単結晶（単一）領域２０に隣接して、大きなポリシリコン粒の形成が生じることもある。従って、両方の場合において、領域２３Ａが埋込ストラップの欠陥を生成する。
【００２１】
上述した従来の埋込ストラップおよびそのＱＣＢ層の作製方法は、０．２５μｍＤＲＡＭチップについての重大な信頼性の問題を解決したが、依然として、次の世代（０．２μｍ以下の基本ルール）について重大な問題が生じる。これらの縮小スケールのデバイスについては、ＱＣＢ層２１を形成するためにＬＰＣＶＤツールへのボート挿入の際に、領域２３／アクティブ領域２０の界面を酸化することは、図８を参照して上述した欠陥のため、依然として高いＶＲＴレベルと高い埋込ストラップ抵抗とを生成する。層２１の成長ＳｉＯ２  の厚さは、製造環境においては、良好に制御されず調整できないので、これらの欠陥が発生する。高い埋込ストラップ抵抗は、単一セル障害（ＳＣＦ）を発生し、これら単一セル障害は、ＶＲＴの信頼性障害に付加される低温信頼性障害を与える（埋込ストラップ抵抗が１２ｋΩ以上であるとき）。トータルの信頼性歩留まりは、それらの掛け算であるので、これら未来の世代の製品にとっては著しいものとなる。さらに、信頼性テストの前のプレフューズテストは、低い保持時間と、深トレンチに沿ったおよびＳＴＩ領域２５下の接合漏洩（以下、サブＳＴＩ漏洩と呼ぶ）とによる他の障害を示した。これらの障害メカニズムを図９に示す。
【００２２】
次に、図９では、プロファイルＡを考えると、埋込ストラップ２６の端部は、ＩＧＧＥＴ２９のドレイン領域２８にオーバーラップせず、接合漏洩が深トレンチ１４の上部に発生し、セルキャパシタの低い保持時間を与える。このことは、埋込ストラップ２６のドーパントの限定された拡散を生じる。限定された拡散は、非常に厚いおよび／またはドーパントに対しては十分に透過性でないＱＣＢ層に関係すると考えられる。これに対して、プロファイルＣの場合は、埋込ストラップのドーパントの拡散が非常に重要であり、従って、接合漏洩は、深トレンチ１４に沿って、およびＳＴＩ領域２５の下に発生する。深トレンチ１４に沿った接合漏洩は、埋込ストラップ２６と、図９に３０で示す埋込プレートとの間に形成された第１の寄生ＮＰＮトランジスタによる。この欠陥は、埋込プレートの深さ（公称値１．５μｍ）に大きく依存する。他方、サブＳＴＩ領域の漏洩は、２つの隣接する深トレンチ間に形成される他の寄生ＮＰＮトランジスタによる。というのは、２つの最近接の深トレンチ（ＤＴ）の拡散領域２０は、ＳＴＩ領域２５の下で接続されるからである。この欠陥は、浅いアイソレーショントレンチの深さ（公称値０．２６μｍ）に非常に敏感である。プロファイルＣは、カラー層１７／１８の上部コーナー（図９のＤで示す）で非常に薄いおよび／または不連続のＱＣＢ層２１に関連している。図９に示すプロファイルＢは、上述した全ての問題を克服する正しいプロファイルである。
【００２３】
【発明が解決しようとする課題】
従って、本発明の主な目的は、深トレンチセル・キャパシタに埋込ストラップおよびその量子導電バリアを形成する改良された方法であって、全ての高温付着工程を同じＣＶＤツール内でその場実行する改良された方法を提供することにある。
【００２４】
従って、本発明の主な目的は、深トレンチセル・キャパシタに埋込ストラップおよびその量子導電バリアを形成する改良された方法であって、各工程で処理されるウエハの数を増やすことによって高生産性を可能とする改良された方法を提供することにある。
【００２５】
従って、本発明の主な目的は、深トレンチセル・キャパシタに埋込ストラップおよびその量子導電バリアを形成する改良された方法であって、処理工程の数を減少することによって製造コスト低減を可能とする改良された方法を提供することにある。
【００２６】
本発明の他の目的は、深トレンチセル・キャパシタに埋込ストラップおよびその量子導電バリアを形成する改良された方法であって、全体的に併合されたプロセスの結果として、雰囲気からの化学汚染および不所望な熱酸化効果を低減する改良された方法を提供することにある。
【００２７】
本発明の他の目的は、深トレンチセル・キャパシタに埋込ストラップおよびその量子導電バリアを形成する改良された方法であって、埋込ストラップの所望の箇所にドーパントを適当な濃度で配置することを可能にする改良された方法を提供することにある。
【００２８】
本発明の他の目的は、深トレンチセル・キャパシタに埋込ストラップおよびその量子導電バリアを形成する改良された方法であって、物理的および電気的パラメータの両方の正確かつ全体的な制御を可能にする改良された方法を提供することにある。
【００２９】
本発明のまた他の目的は、これらの方法または他の同様の方法によって製造された多層量子導電バリア構造を提供することにある。
【００３０】
【課題を解決するための手段】
本発明によれば、深トレンチセル・キャパシタに埋込ストラップおよびその量子導電バリア（ＱＣＢ）を形成する方法が開示され、ＱＣＢは、単一層型または多層型のいずれかとすることができる。本発明の第１の実施の形態によれば、絶縁材料の領域によって分離された異なる結晶質を有する２つの半導体領域間の電気的接続を行うために、埋込ストラップ（ＢＳ）およびその量子導電バリア（ＱＣＢ）を形成する方法が開示され、この方法は、
前記半導体領域を覆うために、アンドープ・アモルファスシリコンの薄い連続層を形成する工程と、
構造上に、ＱＣＢ層を形成する工程と、
前記ストラップおよびそのＱＣＢを終端するために、前記ＱＣＢ層上に、アンドープ・アモルファスシリコン層とドーパント単一層とからなる少なくとも１つのデュアル層を形成する工程と、
前記ストラップ内のドーパントを活性化して、量子力学効果によって、前記ＱＣＢにより前記半導体領域間の電気的連続性を可能とするために、構造を加熱する工程とを含み、これら全ての工程を、同じＣＶＤツール内でその場実行することを特徴とする。
【００３１】
本発明の第２の実施の形態によれば、絶縁材料の領域によって分離された異なる結晶質を有する２つの半導体領域間の電気的導通を行うために、ストラップ（ＢＳ）およびその量子導電バリア（ＱＣＢ）を形成する方法が開示され、この方法は、
多結晶領域および単結晶領域を覆う第１のＱＣＢ層を形成する工程と、
前記半導体領域を覆うために、アンドープ・アモルファスシリコンの薄い連続層を形成する工程と、
構造上に、第２のＱＣＢ層を形成する工程と、
前記ストラップおよびそのＱＣＢを終端するために、前記ＱＣＢ層上に、アンドープ・アモルファスシリコン層とドーパント単一層とからなる少なくとも１つのデュアル層を形成する工程と、
前記ストラップ内のドーパントを活性化して、量子力学効果によって、前記ＱＣＢにより前記半導体領域間の電気的連続性を可能とするために、構造を加熱する工程とを含み、これら全ての工程を、同じＣＶＤツール内でその場実行することを特徴とする。
【００３２】
例えば、これらの実施の形態は、ケージレス・プロセスを含むＬＰＣＶＤによって行うことができる。ＱＣＢを形成する材料は、オキシ窒化シリコン，窒化シリコンなどである。窒化物をベースとする材料は、薄膜で付着することができ、従って、それらは、酸化物をベースとする材料よりも良好に制御される。そこで、イオン衝突によって生起される結晶欠陥を生じたイオン注入工程が省かれる。砒素は、ＱＣＢ層を経るそのより遅いマイグレーションの故に、ドーパントとしてはリンより好適であり、従って、寄生トランジスタの形成を回避することができる。最後に、ＬＰＣＶＤケージレス・プロセスは、埋込ストラップの所望の位置に、適切な濃度で、ドーパントを配置することができる。
【００３３】
この発明の特徴であると考えられる新規な構造を、特許請求の範囲に記載する。本発明自体は、図面とともに読まれる好適な実施の形態の以下の詳細な説明を参照することによって最も理解することができる。
【００３４】
【発明の実施の形態】
埋込ストラップに関する欠陥（再結晶化および高抵抗）、およびＱＣＢ層に関する欠陥（接合漏洩およびサブＤＴ漏洩）を解消するために、この出願の発明者は、上述した従来の埋込ストラップ（ＢＳ）作製方法を完全に変更し、処理工程１，２，および５を併合することを可能にする。これは、多数のプロセス変更によって可能となった。
【００３５】
１．アンドープ（真性）アモルファスシリコンの非常に薄い連続かつ均一の層を、トレンチ１４内に付着して（実際には、製造プロセスのこの段階では、トレンチは、簡略化のために依然として符号１４を付されたリセスまで低減されている）。単結晶シリコン領域２０を、ポリシリコン充填物１９から分離するカラー層１７／１８によって生じる不連続性を取り除く。
【００３６】
２．次に、量子導電バリア（ＱＣＢ）層を、このアモルファスシリコン層の表面を窒素化することによって形成する。従って、ＱＣＢ材料の性質は、変化する。ＱＣＢ材料は、従来のＢＳ製造方法において広く用いられる熱成長ＳｉＯ２  材料の代わって、好適には、窒素化によって形成される窒素化合物である。窒素化は、薄膜を形成することを可能にし、熱工程の際に自然酸化物として成長するので制御できなかったＳｉＯ２  ＱＣＢ層２１の厚さとは異なり、薄膜の厚さは、非常に良好に制御される。その結果、新しいＱＣＢ層は、より薄くなるので、ＱＣＢ層を経る抵抗性パスは減少する。
【００３７】
３．次に、埋込ストラップを、化学気相成長（ＣＶＤ）によってその場形成する。この工程は、アンドープ・アモルファスシリコン層と砒素原子の単一層とからなる少なくとも１つのデュアル層の付着を含む。ＣＶＤ付着プロセスは、イオン衝突によって誘起される結晶欠陥を生じるイオン注入工程の必要性を排除する。他方、このような単一層を作製するためには、砒素原子が、埋込ストラップをドーピングするリン原子に対して好ましい。というのは、砒素原子は、量子バリア層を経てより低速でマイグレートするからである。このことは、上述した２つの寄生トランジスタの形成、従って、サブＤＴ漏洩を防ぐ。さらに、このＣＶＤプロセスは、埋込ストラップ内にドーパントを配置することを可能にし、領域２０における拡散パスを最適にする。
【００３８】
次に、本発明による埋込ストラップを形成する方法を、依然として図１の構造から始まる図１０〜図１３を参照することによってより詳細に説明する。ここで、参照符号を１０′としたのは、本発明によって生じる変形を考慮したことによる。
【００３９】
次に、図１０について説明すると、１００Åの厚さのアンドープ・アモルファスシリコン層３１が、ＣＶＤ反応器内で、構造１０′の表面にコンフォーマルに付着される。この層３１は、全ての隣接領域とトレンチリセス１４内に露出される界面とに連続かつ均一な膜を形成し、これにより、次に形成されるＱＣＢ層の連続性を確保する。
【００４０】
次に、ＱＣＢ層がシリコン層３１の局部窒素化によって形成される。
【００４１】
例えば、Ｓｉ３  Ｎ４  量子導電バリア層３２は、層３１の１００Åの厚さのアモルファスシリコンのＮＨ３  ベーキングによって形成される。ＮＨ３  ベーキング反応は、５５０〜７００℃の温度で、所望のＳｉ３  Ｎ４  ＱＣＢ層の厚さが実現されるまで、すなわち、用いられる装置に基本的に依存する時間の間行われる。典型的には、窒素の量子バリア層３２の厚さは、１０〜１５Åの範囲となるように制御される。アモルファスシリコン層３１の厚さ（１００Å）は、転移伝搬に対して十分な厚さではないことに注意されたい。好適なＱＣＢ材料は、オキシ窒化シリコン，窒化シリコンなどである。これらの材料は、複数の隣接領域１７／１８，１９，２０上の単一化合物より、より均一かつ連続する膜を形成する化学量論的複数化合物を含む。多孔度および不連続性は、所望のＱＣＢ特性に関しては許容できない。というのは、多孔度および不連続性は、埋込ストラップの再結晶化に対して核生成サイトを形成し、および寄生バイポーラトランジスタを形成し得る深ドーパント拡散を与えるからである。ＱＣＢ層３２についての所望の膜の連続性は、上記連続領域上では直接得ることはできない。というのは、ＱＣＢ層は、カラー層１７／１８の上部では成長できず、領域２０上では化学量論的ではないからである。しかし、ＱＣＢ層が上記連続領域上で成長すると、カラー層１７／１８に関するこれら悪い影響を最小にするために、第２の量子バリアが必要となる。
【００４２】
さらに、同じＣＶＤ反応器内では、ＳｉＨ４  （Ｓｉ原子源）の熱分解は、真性アモルファスシリコン層３３Ａを形成し、ＡｓＨ３  （Ａｓ原子源）の熱分解は、Ａｓ単一層３３Ｂを形成する。砒素原子（好適には、リン原子）が単一層として付着されることに注意することは重要である。一般に符号３３で示されるこのデュアル真性アモルファスシリコン／砒素の単一層構造の付着は、埋込ストラップに最終的に期待される所望のドーピングが得られるまで、図１０に示すように、繰り返すことができる（３３，３４，・・・）。少なくとも１つのデュアル層を付着する処理を終了すると、トレンチリセス１４内の残りの空間は、層３５を形成するのと同じ付着法に従って、真性アモルファスシリコンで過度に充填される。便宜上、電気的埋込ストラップを後に形成する層３３Ａ，３３Ｂ，３４Ａ，３４Ｂ，・・の積層体を、スタック３６というものとする。この付着工程では、典型的な付着温度は５００〜６５０℃であり、圧力は２６．６６４〜２６６６４Ｐａ（０．２〜２００Ｔｏｒｒ）である。従って、本発明の重要な形態によれば、アンドープ・アモルファスシリコン層３１，Ｓｉ３  Ｎ４  のＱＣＢ層３２，およびスタック３６は、同じＣＶＤ反応器内で、同じ処理サイクル（ラン）間に、その場形成される。新規なＢＳ製造プロセスのこの段階における構造を、図１０に示す。
【００４３】
図１１は、エッチストップ層としてＳｉ３  Ｎ４  層１３を用いるＣＭＰ研磨後に形成された構造を示す。
【００４４】
図１２について説明すると、構造１０′は、従来技術のセクションで上述したようにエッチングされるが、この場合は、スタック３６を形成する全ての層３１〜３５がエッチングされ、シリコン基板１１の表面下４０ｎｍまでスタックをリセスする。
【００４５】
図１３について説明すると、マスキング工程の後に、ＳＴＩ領域がエッチングされ、ＴＥＯＳ層が、上述したように付着されて平坦化され、ＴＥＯＳ材料を高密度化するためにアニールされる。次に、スタック３６の残りの部分が埋め込まれ、そこに含まれるドーパントが活性化する。拡散領域２０は、Ａｓ原子のマイグレーションにより、単一層３３Ｂ，・・・からＳｉ３  Ｎ４  ＱＣＢ層３２を経て拡がる。拡散領域２０は、接合漏洩を防止するために、ＩＧＦＥＴ拡散領域２９と相互作用しなければならない。また、拡散領域２０は、２６０ｎｍより浅い深さを有しなければならない（図９を参照のこと）。というのは、そうでなければ、サブＤＴ漏洩が、カラー層１７／１８に沿ってＳＴＩ領域２５の下に形成されるからである。
【００４６】
これらの処理工程の最後に、電気的埋込ストラップ３７が、領域２０，３１，３２，および３６を組み合わせた結果として形成される。
【００４７】
新規な電気的埋込ストラップおよびその量子導電バリアのプロセス形成は、以下に挙げる４つの工程（従来の製造方法における６つの工程の代わりに）を含む。
【００４８】
１．Ｓｉ３  Ｎ４  量子導電バリアおよび埋込ストラップの形成を、同じＣＶＤ反応器内でその場で行う工程（図１０）、
２．ＣＭＰが、真性アモルファスシリコン層３５をＳｉ３  Ｎ４  パッド層１３まで研磨する工程（図１１）、
３．スタック３６をリセスし、シリコン基板１１の表面下４０ｎｍにスタック３６の底部を設定する工程（図１２）、
４．ここで説明しない処理工程の後に、構造１０′を酸化およびアニールして、砒素原子を、Ｓｉ３  Ｎ４  ＱＣＢ層３２を経て領域２０内へ拡散させる工程（図１３参照）、隣接領域１９および２０間の電気的導通を確保し、電気的な埋込ストラップ３７を形成する。
【００４９】
このその場グローバル・プロセス工程１は、上述したベースライン・アンドープ・ポリシリコンＬＰＣＶＤ  ＶＴＲ７０００＋反応器を、ＮＨ３  およびＡｓＨ３  の供給ガスラインと、１３３３．２Ｐａ（１０Ｔｏｒｒ）のバラトロンゲージとを受け入れるように適合させることによって可能とされる。バリアは、反応器の内部で形成されるので、Ｎ２  ロードロックの使用が可能となる。Ｎ２  雰囲気下でのボート挿入の際、熱的自然ＳｉＯ２  成長は生じないので、ボートの端へのウエハ配置が可能となり、窒素化されたＱＣＢ層の厚さは、ウエハごとに均一である。埋込ストラップの付着については、デュアル層（アンドープ・アモルファスシリコン層、および砒素原子の単一層よりなる）の数は、埋込ストラップのドーピングレベル、従ってチップ性能を容易かつ正確に決定する。砒素の単一層は、イオン注入によって得られるレベルよりも高いドーピングレベルを得ることを可能にし、埋込ストラップの内部抵抗を増大することが知られている結晶欠陥を生じることがない。さらに、各々の砒素の単一層は、領域２０に非常に近接して配置されていると、埋込ストラップの再結晶化に対するバリアとして働く。
【００５０】
埋込ストラップおよびその量子導電バリアを作製するその場プロセスにより生じる主なグローバルな利点は、生産性が大きく改善したことである。実際、２つの処理工程が抑制され、バッチサイズが、１００個のウエハから１５０個のウエハに増大する（以下に示される実際例で示すように）。他の利点は、製造の柔軟性を拡がり、ＢＳプレクリーニングと付着工程との間のＱ時間が、Ｎ２  ロードロックにより１〜３時間増大することである。また他の利点は、雰囲気からの化学汚染の減少と、シリコン表面の不所望な再酸化の排除とであり、このことは全体的な併合プロセスを直接的に生起する。このその場プロセスのさらに他の利点は、埋込ストラップおよびその量子導電バリアの物理的および電気的パラメータの両方の完全かつ正確な制御を可能にすることである。
【００５１】
第１の好適な実施例では、ＡＬＰＣＶＤ法に基づくウエハバッチ処理のみを考察する。例えば、上述したＴＨＥＲＭＣＯ  ＶＴＲ７０００反応器が異なるタイプのＱＣＢ構造を有する埋込ストラップを作製するために用いられるときの処理条件の幾つかの実際の例を与える。この場合は、ボートピッチは、０．３５５６ｃｍ（０．１４インチ）であり、バッチサイズは、１５０個のウエハである（従来の埋込ストラップ作製方法における１００個の代わりに）。
【００５２】
Ｓｉ−Ｓｉ３  Ｎ４  の単一ＱＣＢ構造の形成
【００５３】
１．アンドープ・アモルファスシリコン（Ｓｉ）層３１の形成
Ｑ時間                      ：３時間
挿入温度                    ：５５０℃
挿入時間                    ：１０分
ＳｉＨ４  流量                ：２６０ｃｃ／分
ＳｉＨ４  熱分解温度          ：５５０℃
ＳｉＨ４  圧力                ：５９．９９５Ｐａ（０．４５Ｔｏｒｒ）
ＳｉＨ４  サイクル１回の時間  ：４分
Ｎ２  ロードロック            ：使用
【００５４】
２．Ｓｉ３  Ｎ４  ＱＣＢ層３２の形成
窒素化温度                  ：５５０℃
窒素化圧力                  ：７９９．９３Ｐａ（６Ｔｏｒｒ）
ＮＨ３  流量                  ：２０００ｃｃ／分
安定性（ＮＨ３  ）            ：２分
窒素化時間                  ：６０分
ガス排出                    ：１０分
【００５５】
３．埋込ストラップ・スタック３６の形成
ＳｉＨ４  熱分解温度            ：５５０℃
ＳｉＨ４  圧力                  ：５９．９９５Ｐａ（０．４５Ｔｏｒｒ）
ＡｓＨ３  熱分解温度            ：５５０℃
ＡｓＨ３  圧力                  ：６６．６６１Ｐａ（０．５Ｔｏｒｒ）
ＳｉＨ４  サイクル２回の時間    ：１３分（層３３Ａの形成）
ＡｓＨ３  サイクル１回の時間    ：１０分（層３３Ｂの形成）
ＳｉＨ４  サイクル３回の時間    ：２５分（層３４Ａの形成）
ＡｓＨ３  サイクル２回の時間    ：１０分（層３４Ｂの形成）
ＳｉＨ４  サイクル４回の時間    ：１５３分（層３５の形成）
ＳｉＨ４  流量                  ：２６０ｃｃ／分
ＡｓＨ３  流量（Ｈ２  中０．７％）  ：４００ｃｃ／分
平均シリコン付着速度  ：１５Å／分
【００５６】
合計の砒素ドーズ量は、０．８×１０１５原子／ｃｍ２  である。形成された構造を図１４に示す。図１４および図１８の図示は、必ずしもスケールどおりに描かれていないということを指摘することは重要である。
【００５７】
図１４において明らかなように、ＱＣＢ層３２は、領域２０から約８．５ｎｍだけ離れている。ＳＩＭＳ測定後のＳｉ３  Ｎ４  のＱＣＢ層の特性は、１５０個のウエハのバッチに対して約０．２×１０１５原子／ｃｍ２  のばらつきを含む３．０×１０１５原子／ｃｍ２  に等しい窒素（Ｎ）レベルである。この結果は、その場グローバル・プロセスの生産性を強化する。
【００５８】
４．電気的埋込ストラップ３７の形成
領域２４の形成、および領域２５のＴＥＯＳ材料の高密度化のためのアニールの際、電気的埋込ストラップ３７は、図１５に示すように形成される。
【００５９】
二重ＳｉＯＮ−Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造の形成
【００６０】
他のタイプのＱＣＢ構造を図１６および図１７とともに説明する。図１６および図１７は、適切な電気的埋込ストラップを作製する異なる方法であることを示す。二重ＳｉＯＮ−Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造は、現在のメモリ製品に対して良好な結果を与えている。第１のＱＣＢ層は、領域１９および２０上の自然熱ＳｉＯ２  の存在によるオキシ窒化シリコン（ＳｉＯＮ）層である。第２のＱＣＢ層は、付着されたばかりのアモルファスシリコン層上に形成されるので、純粋なＳｉ３  Ｎ４  層である。このことは、以下のシーケンスにより明らかにされるように、前述した処理条件のごくわずかな変更を含む。
【００６１】
１．第１のオキシ窒化シリコン（ＳｉＯＮ）ＱＣＢ層３２Ａの形成
Ｑ時間              ：３時間
挿入温度            ：５５０℃
挿入時間            ：１０分
ランプアップ時間    ：２０分（ＮＨ３  下で６５０℃まで）
窒素化温度          ：６５０℃
窒素化時間          ：３０分（層３２Ａの形成）
ランプダウン時間    ：５０分（ＮＨ３  下で５５０℃まで）
【００６２】
２．１００Åのアンドープ・ポリシリコン（Ｓｉ）層３１′の形成
ＳｉＨ４  熱分解温度          ：５５０℃
ＳｉＨ４  圧力                ：５９．９９５Ｐａ（０．４５Ｔｏｒｒ）
ＳｉＨ４  流量                ：２６０ｃｃ／分
ＳｉＨ４  サイクル１回の時間  ：４分
【００６３】
３．第２のＳｉ３  Ｎ４  ＱＣＢバリア層３２Ｂの形成
ＮＨ３  流量                  ：２０００ｃｃ／分
窒素化温度                  ：５５０℃
窒素化時間                  ：３０分
圧力                        ：７９９．９３Ｐａ（６Ｔｏｒｒ）
【００６４】
４．埋込ストラップスタック３６の形成
ＡｓＨ３  熱分解温度          ：５５０℃
ＡｓＨ３  圧力                ：６６．６６１Ｐａ（０．５Ｔｏｒｒ）
ＳｉＨ４  熱分解温度          ：５５０℃
ＳｉＨ４  圧力                ：５９．９９５Ｐａ（０．４５Ｔｏｒｒ）
ＡｓＨ３  サイクル１回の時間  ：１０分（層３３Ｂの形成）
ＳｉＨ４  サイクル２回の時間  ：２５分（層３４Ａの形成）
ＡｓＨ３  サイクル２回の時間  ：１０分（層３４Ｂの形成）
ＳｉＨ４  サイクル３回の時間  ：１５３分（層３５の形成）
【００６５】
図１６に示す構造の特徴は、２つの量子導電バリア層がある点である。第１のＱＣＢ層３２Ａは、６５０℃（５５０℃に代わり）で単結晶領域２０上に直接形成される。第２のＱＣＢ層３２Ｂは、５５０℃で層３１′上に形成される。従って、薄いアモルファスシリコン層３１′は、２つのＱＣＢ層３２Ａと３２Ｂとを、約９３Åだけ分離している。第２の窒素化を行うことが必要である。この例では、第１のＡｓ単一層３３Ｂが第２のＱＣＢ層３２Ｂ上に直接形成され、第２のＡｓ単一層３４Ｂが層３２Ｂから層３４Ａの厚さだけ離れている（同様に、第２のＱＣＢ層から離れることができる）。この二重ＳｉＯＮ−Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造の特徴とする酸素および窒素のドーズ量は、以下の通りである。
【００６６】
０レベル（バリア３２Ａ）  ：３×１０１５原子／ｃｍ２ より小さく、典型的には、１．２×１０１５原子／ｃｍ２  に等しい。
Ｎレベル（バリア３２Ａ）  ：１〜３×１０１５原子／ｃｍ２ であり、典型的には、１．６×１０１５原子／ｃｍ２ に等しい。
Ｎレベル（バリア３２Ｂ）  ：０．５〜３×１０１５原子／ｃｍ２ であり、典型的には、０．８×１０１５原子／ｃｍ２ に等しい。
【００６７】
５．電気的埋込ストラップ３７の形成
領域２４および２５の形成後、電気的埋込ストラップが作製される。Ａｓドーズ量は、０．８原子／ｃｍ２ である。図１７で明らかなように、電気的埋込ストラップ３７では、領域１９と２０との境界は、Ｎ原子の偏析によって不連続となり、従って、ＱＣＢ層３２Ａはもはや有効でない。従って、第２のＱＣＢ層３２Ｂによって連続性が保証される。有利なことには、これら２つの薄層は、層の一方の側から他方の側への化学種の拡散を防ぐか低下させ、および層の一方の側から他方の側への再結晶化に関連する力が伝達することを防ぐか減少させる能力を有する。この種の構造は、再結晶化の影響により敏感な将来のメモリ製品世代のために絶対必要なものである。しかし、この種の構造は、回復時間、すなわち反応器の温度を６５０℃から５５０℃に減少させるために失われた時間（約５０分である）、およびこの温度変化によって引き起こされた汚染である欠点がある。
【００６８】
第２の実施例
１つのウエハ処理ツールが用いると、上述した不便さの殆どがなくなる。ＡＰＰＬＩＥＤ  ＭＡＴＥＲＩＡＬＳ（Ｓａｎｔａ  Ｃｌａｒａ，ＣＡ，ＵＳＡ）によって製造されたＳＡＣＶＤ  Ｃｅｎｔｕｒａツールは、ＳｉＨ４  ，ＮＨ３  ，およびＡｓＨ３  の供給ラインを有するチャンバーを設置するために幾つかの変形が行われるならば、全ての点において適切である。この場合、“スタック３６”の概念は、十分に適合していないことに注意されたい（連続付着の代わりに、熱分解が用いられるからである）。従って、むしろ用語“層３６′”を用いるものとする。
【００６９】
単一のＳｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造
【００７０】
１．アンドープ・アモルファスシリコン（Ｓｉ）層３１の形成
挿入温度          ：室温
Ｑ時間            ：３時間
Ｎ２  ロードロック  ：使用
サセプタ温度    ：６００℃
ＳｉＨ４  流量      ：５００ｃｃ／分
ＳｉＨ４  圧力      ：２１３３２Ｐａ（１６０Ｔｏｒｒ）
付着時間          ：１０秒
【００７１】
２．ＱＣＢ層３２の形成
窒素化温度        ：６５０℃
窒素化圧力        ：６６６６１Ｐａ（５００Ｔｏｒｒ）
ＮＨ３  流量        ：３  リットル／分
窒素化時間        ：１５秒
ガス排出          ：１分
【００７２】
３．電気的埋込ストラップ層３６′の形成
ＳｉＨ４  ＆ＡｓＨ３  熱分解温度      ：６００℃
ＳｉＨ４  ＆ＡｓＨ３  熱分解圧力      ：２１３３２Ｐａ（１６０Ｔｏｒｒ）
ＳｉＨ４  流量                      ：５００ｃｃ／分
ＡｓＨ３  流量（Ｈ２  ０．０２％）  ：２００ｃｃ／分
付着時間                          ：３００秒
付着速度                          ：６００Å／分
【００７３】
形成された構造を図１８に示す。
【００７４】
領域２４および２５の形成の後、電気的埋込ストラップは、図１４に示す埋込ストラップ３７と同様である。
【００７５】
ＳＡＣＶＤ  Ｃｅｎｔｕｒａによる方法の主な特徴は、スタック３６を形成するために、連続するデュアル・アモルファスシリコン層／Ａｓ単一層を連続して付着する代わりに（幾つかのデュアル層が付着されるならば）、ＡｓＨ３  およびＳｉＨ４  を熱分解することにある。このことは非常に不利益である。というのは、ドーパントが、埋込ストラップ層３６′に拡がって、埋込ストラップを、ストラップ再結晶化を低減させるために、Ａｓ単一層により実現されるバリアの影響を有することを妨げるからである（図１４および図１６参照）。ＳＩＭＳ測定の後のこのＳｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造の特性は、約３×１０１５原子／ｃｍ２のＮレベルである。
【００７６】
二重ＳｉＯＮ−Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造
【００７７】
図１６および図１７とともに上述した構造に類似の多層構造が、Ｃｅｎｔｕｒａツールにより得ることができる。オキシ窒化シリコンおよびＳｉ３  Ｎ４  は、依然として、アンドープ・アモルファスシリコンの薄層によって分離された第１および第２のＱＣＢ層を形成するために用いられる材料である。次に、図１９について説明すると、二重ＳｉＯＮ−Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造は、以下の処理工程のシーケンスに従って形成される。
【００７８】
１．第１のオキシ窒化シリコン（ＳｉＯＮ）層３２Ａの形成
挿入時間            ：室温
Ｑ時間              ：３時間
Ｎ２  ロードロック    ：使用
窒素化温度          ：６５０℃
窒素化圧力          ：６６６６１Ｐａ（５００Ｔｏｒｒ）
ＮＨ３  流量          ：３  リットル／分
窒素化時間          ：１５秒
ガス排出            ：１分
【００７９】
２．１００Åのアンドープ・アモルファスポリシリコン（Ｓｉ）層３１′の形成
サセプタ温度      ：６００℃
ＳｉＨ４  圧力        ：２１３３２Ｐａ（１６０Ｔｏｒｒ）
ＳｉＨ４  流量        ：５００ｃｃ／分
付着時間            ：１０秒
【００８０】
３．第２のＳｉ３  Ｎ４  ＱＣＢ層３２Ｂの形成
窒素化温度          ：６００℃
窒素化圧力          ：６６６６１Ｐａ（５００Ｔｏｒｒ）
ＮＨ３  流量          ：３  リットル／分
窒素化時間          ：１５秒
ガス排出            ：１分
【００８１】
４．電気的埋込ストラップ層３６′の形成
ＳｉＨ４  ＆ＡｓＨ３  熱分解温度      ：６００℃
ＳｉＨ４  ＆ＡｓＨ３  熱分解圧力      ：２１３３２Ｐａ（１６０Ｔｏｒｒ）
ＳｉＨ４  流量                      ：５００ｃｃ／分
ＡｓＨ３  流量（Ｈ２  内０．０２％）  ：２００ｃｃ／分
付着時間                          ：３００秒
付着速度                          ：６００Å／分
【００８２】
図１９で明らかなように、ドーパントは、埋込ストラップ層３６′内に均一に拡がっている。ＳＩＭＳ測定は、図１６を参照して説明されたＬＰＣＶＤによって得られる構造の結果と相違がないことを示している。温度を変えるために必要な時間に関連するＬＰＣＶＤ法について上述した欠点はもはやなくなり、ランプアップ，ランプダウン，および付着時間は、非常に短い。明らかに、このようなＭＱＣＢ構造は、半導体工業の将来である単一ウエハ処理に十分適合している。
【００８３】
深トレンチセル・キャパシタの縮小スケールのデバイスの信頼性は、量子導電バリア構造の使用によって著しく増大する。ＱＣＢ層は、量子力学効果によって、隣接領域間に連続導電パスを確保するのに十分薄く、また、再結晶および拡散バリアとして働く。いずれかのタイプの（単一層，二重層）のＱＣＢ構造は、種々のデバイス仕様に合うように、およびチップ性能要件を満足するように変形することができる。ＱＣＢ構造の形成は、用いられる種々の処理ツール、およびそれらの処理条件によって行われる。オキシ窒化シリコン，窒化シリコンなどの窒素をベースとする材料は、所望の導電特性を維持しながら再結晶化を防ぐのに適切である。しかし、他の材料、例えば、塩素化合物またはフッ素化合物を用いてその場ＣＶＤによって形成されるシリサイドを、用いることができる。従来の単一熱ＳｉＯ２  −ＳｉＱＣＢ構造は、電気的連続性の欠陥および劣ったプロセス耐久性の故に、０．２μｍのＤＲＡＭチップに対しては適切ではない。隣接材料の直列抵抗は、埋込ストラップおよびその量子導電バリアが、上記材料に欠陥を生成しないその場ＣＶＤ付着法により形成されるときだけ、非常に低く維持することができ、非常に高いドーパント濃度と、所望の電気的連続性を可能にする。高濃度レベルを、結晶欠陥を生じることなく、イオン注入によって実現することはできない。このグローバルその場プロセスは、ＩＣ製造業者が必要とするもの（信頼性，低コスト，および顧客の満足度）の総合的な制御を提供する。
【００８４】
従って、基本的には、本発明の目的は、埋込ストラップおよびその量子導電バリアのその場形成にある。埋込ストラップは、その場ドープ・ポリシリコン付着によって形成される。その場ポリシリコン・ドーピングのみが、ＩＧＦＥＴおよび蓄積キャパシタ・デバイスを高レベルに維持することができる。深トレンチセルキャパシタは、ＥＤＯ（拡張データアウト）チップ，ＳＤＲＡＭ（同期ダイナミックランダム・アクセスメモリ）チップ，およびＥＤＲＡＭ（埋込ＤＲＡＭ）メモリチップで拡く用いられる。
【００８５】
本発明を特にその好適な実施例について説明したが、当業者によれば、形状および詳細における前述した変形および他の変形を、本発明の趣旨および範囲から逸脱することなく行うことができることが分かるであろう。
【００８６】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）絶縁材料の領域によって分離された異なる結晶質を有する２つの半導体領域間の電気的接続を行うために、ストラップ（ＢＳ）およびその量子導電バリア（ＱＣＢ）を形成する方法において、
前記半導体領域を覆うために、アンドープ・アモルファスシリコンの薄い連続層を形成する工程と、
構造上に、ＱＣＢ層を形成する工程と、
前記ストラップおよびそのＱＣＢを終端するために、前記ＱＣＢ層上に、アンドープ・アモルファスシリコン層とドーパント単一層とからなる少なくとも１つのデュアル層を形成する工程と、
前記ストラップ内のドーパントを活性化して、量子力学効果によって、前記ＱＣＢにより前記半導体領域間の電気的連続性を可能とするために、構造を加熱する工程とを含み、これら全ての工程を、同じＣＶＤツール内でその場実行することを特徴とする方法。
（２）前記ＱＣＢ層を形成する材料は、オキシ窒化シリコン，窒化シリコンなどからなる群から選択されることを特徴とする、上記（１）に記載の方法。
（３）前記ＱＣＢ層を形成する材料は、窒化シリコンであることを特徴とする、上記（２）に記載の方法。
（４）前記窒化シリコンは、前記連続アンドープ・アモルファスシリコン層の表面窒素化によって形成されることを特徴とする、上記（３）に記載の方法。
（５）前記窒化シリコンのＱＣＢ層の厚さは、２０Åより薄く、窒素レベルは、２〜４×１０１５原子／ｃｍ２  であることを特徴とする、上記（４）に記載の方法。
（６）ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、圧力は、１３３３．２Ｐａ（１０Ｔｏｒｒ）より小さいことを特徴とする、上記（１）に記載の方法。
（７）ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層を形成する工程およびＱＣＢ層を形成する工程での圧力は、それぞれ、７９．９９３Ｐａ（０．６Ｔｏｒｒ）より小さく、２６６．６４Ｐａ（２Ｔｏｒｒ）〜１３３３．２Ｐａ（１０Ｔｏｒｒ）であることを特徴とする、上記（１）に記載の方法。
（８）ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、圧力は、３９９９．７Ｐａ（３０Ｔｏｒｒ）より大きいことを特徴とする、上記（１）に記載の方法。
（９）ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層およびＱＣＢ層を形成する工程での圧力は、それぞれ、３９９９．７Ｐａ（３０Ｔｏｒｒ）および１３３３２Ｐａ（１００Ｔｏｒｒ）より大きいことを特徴とする、上記（１）に記載の方法。
（１０）前記アンドープ・アモルファス層の厚さは、２００Åより薄いことを特徴とする、上記（１）に記載の方法。
（１１）前記ＱＣＢ層の厚さは、２０Åより薄いことを特徴とする、上記（１）に記載の方法。
（１２）複合層内の前記アンドープ・アモルファス層の厚さは、１００Åより厚いことを特徴とする、上記（１）に記載の方法。
（１３）前記ドーパント単一層内の前記ドーパントは、砒素であることを特徴とする、上記（１）に記載の方法。
（１４）絶縁材料の領域によって分離された異なる結晶質を有する２つの半導体領域間の電気的接続を行うために、ストラップ（ＢＳ）およびその量子導電バリア（ＱＣＢ）を形成する方法において、
多結晶領域および単結晶領域を覆う第１のＱＣＢ層を形成する工程と、
前記半導体領域を覆うために、アンドープ・アモルファスシリコンの薄い連続層を形成する工程と、
構造上に、第２のＱＣＢ層を形成する工程と、
前記ストラップおよびそのＱＣＢを終端するために、前記ＱＣＢ層上に、アンドープ・アモルファスシリコン層とドーパント単一層とからなる少なくとも１つのデュアル層を形成する工程と、
前記ストラップ内のドーパントを活性化して、量子力学効果によって、前記ＱＣＢにより前記半導体領域間の電気的連続性を可能とするために、構造を加熱する工程とを含み、これら全ての工程を、同じＣＶＤツール内でその場実行することを特徴とする方法。
（１５）前記第１および第２のＱＣＢ層を形成する材料は、オキシ窒化シリコン，窒化シリコンなどよりなる群から選択されることを特徴とする、上記（１４）に記載の方法。
（１６）前記第１および第２のＱＣＢ層を形成する材料は、それぞれ、オキシ窒化シリコンおよび窒化シリコンであることを特徴とする、上記（１５）に記載の方法。
（１７）酸素レベルおよび窒素レベルは、それぞれ、３×１０１５原子／ｃｍ２  および２〜４×１０１５原子／ｃｍ２  であることを特徴とする、上記（１６）に記載の方法。
（１８）前記ＱＣＢ層の厚さは、２０Åより薄く、前記窒素レベルは、２〜４×１０１５原子／ｃｍ２  であることを特徴とする、上記（１７）に記載の方法。
（１９）前記第２のＱＣＢ層の前記窒化シリコンは、前記連続アンドープ・アモルファスシリコン層の表面窒素化によって形成されることを特徴とする、上記（１６）に記載の方法。
（２０）ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、圧力は、１３３３．２Ｐａ（１０Ｔｏｒｒ）より小さいことを特徴とする、上記（１４）に記載の方法。
（２１）ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層を形成する工程および前記ＱＣＢ層を形成する工程での圧力は、それぞれ、７９．９９３Ｐａ（０．６Ｔｏｒｒ）より小さく、および２６６．６４〜１３３３．２Ｐａ（２〜１０Ｔｏｒｒ）であることを特徴とする、上記（１４）に記載の方法。
（２２）ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、圧力は、３９９９．７Ｐａ（３０Ｔｏｒｒ）より大きいことを特徴とする、上記（１４）に記載の方法。
（２３）ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層を形成する工程および前記ＱＣＢ層を形成する工程での圧力は、それぞれ、３９９９．７Ｐａ（３０Ｔｏｒｒ）および１３３３２Ｐａ（１００Ｔｏｒｒ）より大きいことを特徴とする、上記（１４）に記載の方法。
（２４）前記アンドープ・アモルファス層の厚さは、２００Åより薄いことを特徴とする、上記（１４）に記載の方法。
（２５）前記第１および第２のＱＣＢ層の厚さは、２０Åより薄いことを特徴とする、上記（１４）に記載の方法。
（２６）複合層の前記アンドープ・アモルファス層の厚さは、１００Åより厚いことを特徴とする、上記（１４）に記載の方法。
（２７）前記ドーパント単一層内の前記ドーパントは、砒素であることを特徴とする、上記（１４）に記載の方法。
（２８）ドープ多結晶シリコン領域が、リセスの底部で露出し、絶縁材料の領域によってシリコン基板内の単結晶領域から分離されている構造内に埋込ストラップ（ＢＳ）およびその量子導電バリア（ＱＣＢ）を形成する方法において、
前記領域を覆うために、アンドープ・アモルファスシリコンの薄い連続層を形成する工程と、
前記構造上にＱＣＢ層を形成する工程と、
前記ＱＣＢ層上に、アンドープ・アモルファスシリコン層とドーパント単一層とからなる少なくとも１つのデュアル層を形成する工程と、
前記埋込ストラップおよびそのＱＣＢを終端するために、アンドープ・アモルファスシリコンで前記リセスを充填する工程と、
前記埋込ストラップ内のドーパントを活性化して、量子力学効果によって、前記ＱＣＢにより前記多結晶領域と単結晶領域間との間の電気的連続性を可能にするために、前記構造を加熱する工程とを含み、これら全ての工程を、同じＣＶＤツール内でその場実行することを特徴とする方法。
（２９）前記ＱＣＢ層を形成する材料は、オキシ窒化シリコン，窒化シリコンなどよりなる群から選択されることを特徴とする、上記（２８）に記載の方法。
（３０）前記ＱＣＢ層を形成する材料は、窒化シリコンであることを特徴とする、上記（２９）に記載の方法。
（３１）前記窒化シリコンは、前記連続アンドープ・アモルファスシリコン層の表面窒素化によって形成されることを特徴とする、上記（３０）に記載の方法。
（３２）前記窒化シリコンのＱＣＢ層の厚さは、２０Åより薄く、前記窒素レベルは、２〜４×１０１５原子／ｃｍ２  であることを特徴とする、上記（３１）に記載の方法。
（３３）ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、圧力は、１３３３．２Ｐａ（１０Ｔｏｒｒ）より小さいことを特徴とする、上記（２８）に記載の方法。
（３４）ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層を形成する工程および前記ＱＣＢ層を形成する工程での圧力は、それぞれ、７９．９９３Ｐａ（０．６Ｔｏｒｒ）より小さく、２６６．６４Ｐａ（２Ｔｏｒｒ）〜１３３３．２Ｐａ（１０Ｔｏｒｒ）であることを特徴とする、上記（２８）に記載の方法。
（３５）ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、圧力は、３９９９．７Ｐａ（３０Ｔｏｒｒ）より大きいことを特徴とする、上記（２８）に記載の方法。
（３６）ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層を形成する工程および前記ＱＣＢ層を形成する工程での前記圧力は、それぞれ、３９９９．７Ｐａ（３０Ｔｏｒｒ）および３９９９７Ｐａ（３００Ｔｏｒｒ）より大きいことを特徴とする、上記（２８）に記載の方法。
（３７）前記アンドープ・アモルファス層の厚さは、２００Åより薄いことを特徴とする、上記（２８）に記載の方法。
（３８）前記ＱＣＢ層の厚さは、２０Åより薄いことを特徴とする、上記（２８）に記載の方法。
（３９）複合層の前記アンドープ・アモルファス層の厚さは、１００Åより厚いことを特徴とする、上記（２８）に記載の方法。
（４０）前記ドーパント単一層内の前記ドーパントは、砒素であることを特徴とする、上記（２８）に記載の方法。
（４１）ドープ多結晶シリコン領域が、リセスの底部で露出し、絶縁材料の領域によってシリコン基板内の単結晶領域から分離されている構造内に埋込ストラップ（ＢＳ）およびその量子導電バリア（ＱＣＢ）を形成する方法において、
多結晶領域および単結晶領域を覆う第１のＱＣＢ層を形成する工程と、
前記構造上にアンドープ・アモルファスシリコンの薄層を形成する工程と、
前記アンドープ・アモルファスシリコン層上に第２のＱＣＢ層を形成する工程と、
前記第２のＱＣＢ層上に、アンドープ・アモルファスシリコン層とドーパント単一層とからなる少なくとも１つのデュアル層を形成する工程と、
前記埋込ストラップおよびそのＱＣＢを終端するために、アンドープ・アモルファスシリコンで前記リセスを充填する工程と、
前記埋込ストラップ内のドーパントを活性化して、量子力学効果によって、前記ＱＣＢにより前記多結晶領域と単結晶領域間との間の電気的連続性を可能にするために、前記構造を加熱する工程とを含み、これら全ての工程を、同じＣＶＤツール内でその場実行することを特徴とする方法。
（４２）前記第１および第２のＱＣＢ層を形成する材料は、オキシ窒化シリコン，窒化シリコンなどよりなる群から選択されることを特徴とする、上記（４１）に記載の方法。
（４３）前記第１および第２のＱＣＢ層は、それぞれ、オキシ窒化シリコンおよび窒化シリコンであることを特徴とする、上記（４２）に記載の方法。
（４４）前記酸素および窒素レベルは、それぞれ、３×１０１５原子／ｃｍ２  より小さい、および２〜４×１０１５原子／ｃｍ２  であることを特徴とする、上記（４３）に記載の方法。
（４５）前記ＱＣＢ層の厚さは、２０Åより薄く、前記窒素レベルは、２〜４原子／ｃｍ２  であることを特徴とする、上記（４４）に記載の方法。
（４６）前記第２のＱＣＢ層の窒化シリコンは、前記連続アンドープ・アモルファスシリコン層の表面窒素化によって形成されることを特徴とする、上記（４３）に記載の方法。
（４７）ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、圧力は、１３３３．２Ｐａ（１０Ｔｏｒｒ）より小さいことを特徴とする、上記（４１）に記載の方法。
（４８）ＣＶＤプロセスは、ＬＰＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層を形成する工程および前記ＱＣＢ層を形成する工程での圧力は、それぞれ、７９．９９３Ｐａ（０．６Ｔｏｒｒ）より小さく、２６６．６４Ｐａ（２Ｔｏｒｒ）〜１３３３．２Ｐａ（１０Ｔｏｒｒ）であることを特徴とする、上記（４１）に記載の方法。
（４９）ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、圧力は、３９９９．７Ｐａ（３０Ｔｏｒｒ）より大きいことを特徴とする、上記（４１）に記載の方法。
（５０）ＣＶＤプロセスは、ＳＡＣＶＤタイプのものであり、前記連続アンドープ・アモルファスシリコン層を形成する工程および前記ＱＣＢ層を形成する工程での圧力は、それぞれ、３９９９．７Ｐａ（３０Ｔｏｒｒ）および１３３３２Ｐａ（１００Ｔｏｒｒ）より大きいことを特徴とする、上記（４１）に記載の方法。
（５１）前記アンドープ・アモルファスシリコン層の厚さは、２００Åより薄いことを特徴とする、上記（４１）に記載の方法。
（５２）前記第１および第２のＱＣＢ層の厚さは、２０Åより薄いことを特徴とする、上記（４１）に記載の方法。
（５３）複合層の前記アンドープ・アモルファスシリコン層の厚さは、１００Åより厚いことを特徴とする、上記（４１）に記載の方法。
（５４）前記ドーパント単一層内の前記ドーパントは、砒素であることを特徴とする、上記（４１）に記載の方法。
【図面の簡単な説明】
【図１】埋込ストラップの製造方法の初期段階における最初のシリコン構造を示す図である。
【図２】従来の埋込ストラップの製造方法の基本的な工程を経た図１の構造を示す図である。
【図３】従来の埋込ストラップの製造方法の基本的な工程を経た図１の構造を示す図である。
【図４】従来の埋込ストラップの製造方法の基本的な工程を経た図１の構造を示す図である。
【図５】従来の埋込ストラップの製造方法の基本的な工程を経た図１の構造を示す図である。
【図６】従来の埋込ストラップの製造方法の基本的な工程を経た図１の構造を示す図である。
【図７】従来の埋込ストラップの製造方法の基本的な工程を受けた図１の構造を示す図である。
【図８】埋込ストラップが製造され、欠陥が発見された後の図７の構造の部分拡大図を示す断面図である。
【図９】従来の埋込ストラップの製造方法より生じた欠点を指摘するためのＩＧＦＥＴ／蓄積キャパシタの組合せを示す図である。
【図１０】本発明による改良された埋込ストラップの製造方法の基本的な工程を経た図２〜図７の構造を示す図である。
【図１１】本発明による改良された埋込ストラップの製造方法の基本的な工程を経た図２〜図７の構造を示す図である。
【図１２】本発明による改良された埋込ストラップの製造方法の基本的な工程を経た図２〜図７の構造を示す図である。
【図１３】本発明による改良された埋込ストラップの製造方法の基本的な工程を経た図２〜図７の構造を示す図である。
【図１４】ＬＰＣＶＤプロセスをベースとする、本発明の第１の好適な実施の形態によって製造された単一のＳｉ−Ｓｉ３  Ｎ４  のＱＣＢ構造を示す図である。
【図１５】ＬＰＣＶＤプロセスをベースとする、本発明の第１の好適な実施の形態によって製造された単一Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造を示す図である。
【図１６】ＬＰＣＶＤプロセスを依然としてベースとする、本発明の他の好適な実施の形態によって製造された二重ＳｉＯＮ−Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造を示す図である。
【図１７】ＬＰＣＶＤプロセスを依然としてベースとする、本発明の他の好適な実施の形態によって製造された二重ＳｉＯＮ−Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造を示す図である。
【図１８】ＳＡＣＶＤプロセスを依然としてベースとする、本発明のまた他の好適な実施の形態によって製造された単一Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造を示す図である。
【図１９】ＳＡＣＶＤプロセスを依然としてベースとする、本発明のまた他の好適な実施の形態によって製造された単一Ｓｉ−Ｓｉ３  Ｎ４  ＱＣＢ構造を示す図である。
【符号の説明】
１０  最初の構造
１１  ｐ型シリコン基板
１２  ＳｉＯ２  層
１３  Ｓｉ３  Ｎ４  パッド層
１４  深トレンチ
１５  誘電体層
１６  ドープ・ポリシリコン材料
１７  熱ＳｉＯ２  層
１８  ＴＥＯＳ層（カラー層）
１９  第２のドープ・ポリシリコン層
２０  領域
２１  酸化ＱＣＢ層
２２  アンドープ・ポリシリコン層
２３  注入領域
２４  層
２５  ＳＴＩ領域
２６  電気的埋込ストラップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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