(57)【特許請求の範囲】
【請求項１】
ドレインが外部出力端子に共通接続されたＰチャネルトランジスタ及びＮチャネルトランジスタを備えた複数個の出力バッファと、前記複数個の出力バッファの抵抗値を測定する際に一の出力バッファを選択しその出力バッファに設けられたＰチャネルトランジスタ及びＮチャネルトランジスタをオン状態にし残りの出力バッファの外部出力端子をハイインピーダンス状態にする制御回路と、を有し、前記出力バッファの抵抗値を測定する際に、選択された出力バッファの出力端子に電圧計を接続することを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、前記残りの出力バッファの外部出力端子をハイインピーダンス状態にするときにその出力バッファに設けられたＰチャネルトランジスタ及びＮチャネルトランジスタをオフ状態にすることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記出力バッファは、前記Ｐチャネルトランジスタのゲートに前記制御回路により選択されたときにロウレベルの信号を出力しそれ以外のときにはデータ入力端子に入力された信号のレベルに応じたレベルの信号を出力する第１のセレクタと、前記Ｎチャネルトランジスタのゲートに前記制御回路により選択されたときにハイレベルの信号を出力しそれ以外のときにはデータ入力端子に入力された信号のレベルに応じたレベルの信号を出力する第２のセレクタと、を有することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記制御回路により選択された出力バッファに設けられたＰチャネルトランジスタのソースには、外部のテスタに設けられた電源電位が供給され、Ｎチャネルトランジスタのソースには、前記テスタに設けられた接地電位が供給されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
ドレインが外部出力端子に共通接続されたＰチャネルトランジスタ及びＮチャネルトランジスタを備えた複数個の出力バッファを有する半導体集積回路に対し、前記複数個の出力バッファのうちから一の出力バッファを選択する工程と、選択した出力バッファに設けられたＰチャネルトランジスタ及びＮチャネルトランジスタをオン状態にする工程と、残りの出力バッファに設けられたＰチャネルトランジスタ及びＮチャネルトランジスタをオフ状態にしその出力バッファの外部出力端子をハイインピーダンス状態にする工程と、前記オン状態にしたＰチャネルトランジスタ及びＮチャネルトランジスタに電流を流し、その電流値と出力端子における電圧値とを測定することによって、前記出力バッファの抵抗値を求める工程と、を有することを特徴とする半導体集積回路の試験方法。
【請求項６】
前記一の出力バッファを選択する工程によって選択する出力バッファを変更しながら前記抵抗値を測定する工程を全ての出力バッファについて行うことを特徴とする請求項５に記載の半導体集積回路の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数個の出力バッファが設けられた半導体集積回路及びその試験方法に関し、特に、出力バッファの抵抗値の測定を高い精度で行うことができる半導体集積回路及びその試験方法に関する。
【０００２】
【従来の技術】
半導体集積回路の電気的特性の試験を行う際には、一般に、半導体集積回路に試験用基板を介してＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）テスタを接続する。しかし、このような方法では、ＩＣテスタと試験用基板とを接続することより生じる接触抵抗のために、試験対象である半導体集積回路の出力バッファの抵抗値を測定する時に測定誤差が生じてしまうという欠点がある。
【０００３】
そこで、このような接触抵抗による測定誤差を小さくするための従来の試験方法について説明する。この試験方法は、例えば特許第２７６５５０８号に開示されている。図６は従来の半導体集積回路に設けられた出力バッファ及びＩＣテスタの構造を示すブロック図である。
【０００４】
半導体集積回路に設けられる出力バッファが高駆動能の出力バッファである場合、従来、その出力バッファＢ１０１は、入力端子ＩＮ１０１と出力端子Ｐ１０１との間に低駆動能力の出力バッファＢ１０２−１乃至Ｂ１０２−Ｎを互いに並列に接続して構成されている。出力バッファ１０２−１乃至１０２−Ｎには、夫々制御信号ｅｎ１乃至ｅｎＮが供給される。
【０００５】
一方、ＩＣテスタＴＥＳＴ２には、その入力端子と接地との間に互いに直列に接続された電流計１及び電圧計２が設けられている。
【０００６】
前述のように構成された従来の半導体集積回路においては、通常の動作時には、全ての制御信号ｅｎ１乃至ｅｎＮを有効にすることにより、全ての低駆動能力の出力バッファＢ１０２−１乃至Ｂ１０２−Ｎを動作させる。これにより、入力端子ＩＮ１０１に入力された信号は、高い能力で駆動されて出力端子Ｐ１０１から出力される。
【０００７】
一方、ＩＣテスタＴＥＳＴ２を使用して高駆動出力バッファ６０１の抵抗値の測定を行う時には、Ｎ個の低駆動能力の出力バッファＢ１０２−１乃至Ｂ１０２−Ｎうち第ｉ番目（ｉは１以上Ｎ以下の自然数）の出力バッファＢ１０２−ｉに対応する制御信号ｅｎｉのみを有効とすると共に、その他の低駆動能力の出力バッファに対応する制御信号ｅｎｊ（ｊ≠ｉ）を無効とする。この結果、入力信号は出力バッファＢ１０２−ｉによって駆動されるが、その他の出力バッファの出力はハイインピーダンス状態（Ｈｉ−ｚ）となり、出力端子Ｐ１０１の論理レベルはハイレベル状又はロウレベルとなる。この状態で、ＩＣテスタＴＥＳＴ２により低駆動能力の出力バッファＢ１０２−ｉの抵抗値を測定することができる。このような操作を、ｉの値を変更しながら全ての低駆動能力の出力バッファＢ１０２−１乃至Ｂ１０２−Ｎについて順次実行することにより、高駆動能力の出力バッファ６０１の抵抗値を測定することができる。
【０００８】
このような試験方法によれば、ＩＣテスタＴＥＳＴ２と試験用基板との接続によって生じる接触抵抗Ｃ１０１の抵抗値をＲ０とし、高駆動能力の出力バッファ６０１の抵抗値をＲとすると、測定時の抵抗値は、高駆動の出力バッファを１つの高駆動能力の出力バッファで実現した場合にはＲ＋Ｒ０になるのに対し、Ｎ×Ｒ＋Ｒ０となる。従って、高駆動能力の出力バッファをＮ個の低駆動能力の出力バッファによって構成することにより、ＩＣテスタＴＥＳＴ２と試験用基板との接触抵抗によって生じる測定誤差を小さくすることができる。
【０００９】
しかし、この従来の試験方法では、ＩＣテスタＴＥＳＴ２と試験用基板との接触抵抗によって生じる測定誤差を小さくすることができるものの、接触抵抗による測定誤差を排除することはできない。
【００１０】
近時、半導体集積回路は様々な用途で使用されるようになり、これに伴って半導体集積回路の電気的特性に対しても様々な要求がされている。その中には、例えば、複数個の出力端子が設けられ、各出力端子の電気的特性の特性に関し、それに接続された出力バッファに対してその抵抗値が一定のものとなっていることが要求されている。一方、ＩＣテスタを使用して複数個の高駆動能力の出力バッファの抵抗値が一定となっているか否かの試験を行う場合には、半導体集積回路とＩＣテスタとを試験用基板を介して接続することによって発生する接触抵抗が各高駆動能力の出力バッファとＩＣテスタとの間に存在することになる。このため、各高駆動出力バッファとＩＣテスタとの間に存在する接触抵抗が一定のものでなければ、接触抵抗のばらつきによる測定誤差が生じてしまう。しかし、上述のような方法で試験を行う場合には、接触抵抗の測定誤差を低減することができても、排除することまではできないため、接触抵抗のばらつきが生じた場合には、複数個の高駆動能力の出力バッファの抵抗値が均等であることの試験を正確に行うことができないという問題点がある。
【００１１】
そこで、接触抵抗の影響を排除して入出力バッファの抵抗値の測定を行うことを目的とした半導体回路のテスト方法が、例えば特開平１１−３０６４９号公報に開示されている。この公報には、制御回路に複数の高速小振幅入出力バッファが接続された回路が図示されている。また、各高速小振幅入出力バッファには、互いに直列に接続された２個の半導体スイッチとして２個のトランジスタが設けられている。そして、これらの２個のトランジスタを同時にオン状態としてこれらに貫通電流を流して抵抗値を測定できると記載されている。
【００１２】
【発明が解決しようとする課題】
しかしながら、特開平１１−３０６４９号公報においては、図示された回路の動作を示すタイミングチャートが記載されているが、このタイミングチャート及びその明細書中の説明によっても、各高速小振幅入出力バッファに入力される信号のうち、どの信号が駆動されるべき信号で、どの信号が高速小振幅入出力バッファの動作を制御するための信号であるかが明らかにされておらず、実際に所定の抵抗値を全て測定することができるものとはなっていない。また、各トランジスタのゲートに印加される電圧が必要以上に大きくなる虞もあり、この場合には半導体回路が短期間で劣化してしまう。
【００１３】
本発明はかかる問題点に鑑みてなされたものであって、ＩＣテスタとの間に発生する接触抵抗の影響を受けずに駆動能力が高い出力バッファの抵抗値の測定を確実に行うことができ、好ましくは回路の劣化を抑制することができる半導体集積回路及びその試験方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る半導体集積回路は、ドレインが外部出力端子に共通接続されたＰチャネルトランジスタ及びＮチャネルトランジスタを備えた複数個の出力バッファと、前記複数個の出力バッファの抵抗値を測定する際に一の出力バッファを選択しその出力バッファに設けられたＰチャネルトランジスタ及びＮチャネルトランジスタをオン状態にし残りの出力バッファの外部出力端子をハイインピーダンス状態にする制御回路と、を有し、前記出力バッファの抵抗値を測定する際に、選択された出力バッファの出力端子に電圧計を接続することを特徴とする。
【００１５】
本発明においては、制御回路により選択した出力バッファに設けられたＰチャネルトランジスタ及びＮチャネルトランジスタを同時にオン状態にすることが可能である。この状態で、ＩＣテスト回路を使用し、例えばＰチャネルトランジスタに電源電位を供給し、Ｎチャネルトランジスタに接地電位を供給してＰチャネルトランジスタ及びＮチャネルトランジスタを流れる定常電流及び出力バッファの出力電圧を測定することにより、Ｐチャネルトランジスタ及びＮチャネルトランジスタの抵抗値を測定することができる。従って、試験用基板を介してＩＣテスタを接続しても、接触抵抗の影響を受けずに出力バッファの抵抗値を極めて高い精度で測定することが可能になる。
【００１６】
なお、前記制御回路は、前記残りの出力バッファの外部出力端子をハイインピーダンス状態にするときにその出力バッファに設けられたＰチャネルトランジスタ及びＮチャネルトランジスタをオフ状態にしてもよく、前記出力バッファは、前記Ｐチャネルトランジスタのゲートに前記制御回路により選択されたときにロウレベルの信号を出力しそれ以外のときにはデータ入力端子に入力された信号のレベルに応じたレベルの信号を出力する第１のセレクタと、前記Ｎチャネルトランジスタのゲートに前記制御回路により選択されたときにハイレベルの信号を出力しそれ以外のときにはデータ入力端子に入力された信号のレベルに応じたレベルの信号を出力する第２のセレクタと、を有することができる。
【００１７】
また、前記制御回路により選択された出力バッファに設けられたＰチャネルトランジスタのソースに外部のテスタに設けられた電源電位を供給し、Ｎチャネルトランジスタのソースに前記テスタに設けられた接地電位を供給してもよい。
【００１８】
本発明に係る半導体集積回路の試験方法は、ドレインが外部出力端子に共通接続されたＰチャネルトランジスタ及びＮチャネルトランジスタを備えた複数個の出力バッファを有する半導体集積回路に対し、前記複数個の出力バッファのうちから一の出力バッファを選択する工程と、選択した出力バッファに設けられたＰチャネルトランジスタ及びＮチャネルトランジスタをオン状態にする工程と、残りの出力バッファに設けられたＰチャネルトランジスタ及びＮチャネルトランジスタをオフ状態にしその出力バッファの外部出力端子をハイインピーダンス状態にする工程と、前記オン状態にしたＰチャネルトランジスタ及びＮチャネルトランジスタに電流を流し、その電流値と出力端子における電圧値とを測定することによって、前記出力バッファの抵抗値を求める工程と、を有することを特徴とする。
【００１９】
なお、前記一の出力バッファを選択する工程によって選択する出力バッファを変更しながら前記抵抗値を測定する工程を全ての出力バッファについて行うことが望ましい。
【００２０】
【発明の実施の形態】
以下、本発明の実施例に係る半導体集積回路及びその試験方法について、添付の図面を参照して具体的に説明する。本発明の実施例に係る以下の各半導体集積回路には複数個の出力バッファが設けられている。図１は本発明の第１の実施例に係る半導体集積回路の構造を示すブロック図である。
【００２１】
第１の実施例には、駆動能力が比較的高いｎ個の出力バッファＢ１乃至Ｂｎが設けられている。出力バッファＢ１乃至Ｂｎは、互いに同等の構造及び機能を備えている。出力バッファＢｋ（ｋは１以上ｎ以下の自然数）には、データ入力端子ＩＮｋに一方の入力端子が接続されたナンド回路ＮＡＮＤｋ及びノア回路ＮＯＲｋが設けられている。また、一方の入力端子Ｄ１にナンド回路ＮＡＮＤｋの出力信号が入力されるセレクタＳＥＬ１ｋ及び一方の入力端子Ｄ１にノア回路ＮＯＲｋの出力信号が入力されるセレクタＳＥＬ２ｋが設けられている。全てのセレクタ１ｋ及びセレクタ２ｋの制御端子Ａには、テスト制御信号Ｔｅｎが入力される。各セレクタは、テスト制御信号Ｔｅｎがハイレベルのときに他方の入力端子Ｄ２に入力される信号をその出力端子Ｙから出力し、テスト制御信号Ｔｅｎがロウレベルのときに入力端子Ｄ１に入力される信号を出力端子Ｙから出力する。
【００２２】
出力バッファＢｋには、更に、ノア回路ＮＯＲｋの他方の入力端子に接続され外部出力端子Ｐｋからの出力を許可するときにロウレベルになる出力許可信号が入力される端子ＡＰｋが設けられている。また、出力許可信号を反転してナンド回路ＮＡＮＤ１の他方の入力端子に出力するインバータＩＶ１ｋが設けられている。本実施例の半導体体集積回路には、テスト信号をデコードして各出力バッファＢｋに、その動作を制御するテスト制御信号Ｔｋを供給するデコーダＤＥＣ並びにテスト制御信号Ｔｅｎ及びテスト信号を出力する制御回路（図示せず）が設けられている。そして、出力バッファＢｋには、テスト制御信号Ｔｋを反転してセレクタＳＥＬ１ｋの入力端子Ｄ２に出力するインバータＩＶ２ｋが設けられている。また、出力バッファＢｋには、ゲートにセレクタＳＥＬ１ｋの出力信号が入力されるＰチャネルトランジスタ（Ｐ−ｃｈ）ＴｒＰｋ及びゲートにセレクタＳＥＬ２ｋの出力信号が入力されるＮチャネルトランジスタ（Ｎ−ｃｈ）ＴｒＮｋが設けられている。ＰチャネルトランジスタＴｒＰｋのソースには電源電圧ＶＤＤが供給され、ＮチャネルトランジスタＴｒＮｋのソースには接地電位が供給される。また、ＰチャネルトランジスタＴｒＰｋ及びＮチャネルトランジスタＴｒＮｋの各ドレインは外部出力端子Ｐｋに共通接続されている。
【００２３】
次に、上述のように構成された第１の実施例に係る半導体集積回路の動作について説明する。図２は第１の実施例に係る半導体集積回路に設けられた出力バッファの抵抗値の測定方法を示すブロック図である。図３は第１の実施例に係る半導体集積回路に設けられた出力バッファの抵抗値の測定方法を示すタイミングチャートである。また、下記表１は、各セレクタの動作を示す真理値表である。
【００２４】
【表１】
0003595503.tif 000002
【００２５】
第１の実施例の通常動作時においては、各出力バッファＢｋに供給するテスト制御信号Ｔｅｎをロウレベルにする。この結果、セレクタＳＥＬ１ｋはその入力端子Ｄ１に入力された信号を出力端子Ｙから出力する。また、セレクタＳＥＬ２ｋはその端子Ｄ１に入力された信号をその出力端子Ｙから出力する。従って、出力バッファＢｋの外部出力端子Ｐｋからは、端子ＡＰｋに入力される出力許可信号がロウレベルになっているときには、データ入力端子ＩＮｋに入力されたデータがＰチャネルトランジスタＴｒＰｋ又はＮチャネルトランジスタＴｒＮｋによって駆動されてその論理レベルが反転されることなく出力される。また、出力許可信号がハイレベルになっているときには、外部出力端子Ｐｋはハイインピーダンス状態（Ｈｉ−ｚ）になり、外部出力端子Ｐｋからの出力は行われない。表２はこれらの組み合わせをまとめた真理値表である。
【００２６】
【表２】
0003595503.tif 000003
【００２７】
一方、出力バッファＢｋの抵抗値を測定する場合には、図２に示すように、ＩＣテスタＴＥＳＴ１内に設けられた電流計１を介してＰチャネルトランジスタＴｒＰｋのソースに電源電圧ＶＤＤを供給し、ＩＣテスタＴＥＳＴ１から接地電位ＧＮＤをＮチャネルトランジスタＴｒＮｋのソースに供給し、ＩＣテスタＴＥＳＴ１内に設けられた電圧計２を外部出力端子Ｐｋに接続する。この結果、接触抵抗Ｃｋが、外部出力端子ＰｋとＩＣテスタＴＥＳＴ１との間に生じる。なお、ＰチャネルトランジスタＴｒＰｋ及びＮチャネルトランジスタＴｒＮｋの各ソースとＩＣテスタＴＥＳＴ１との間にも接触抵抗が生じるが、これらの接触抵抗は、容易に無視しうる程度のものとすることができるものである。
【００２８】
そして、半導体集積回路については、以下のように制御する。先ず、図３に示すように、テスト制御信号Ｔｅｎをハイレベルにする。また、期間ｔ１において、デコーダＤＥＣにテスト制御信号Ｔ１のみがハイレベルとなり、その他のテスト制御信号Ｔ２乃至Ｔｎがロウレベルとなる複数ビットのテスト信号を入力する。
【００２９】
この結果、出力バッファＢ１においては、ハイレベルのテスト制御信号Ｔ１が、そのままセレクタＳＥＬ２１の入力端子Ｄ２に入力されると共に、インバータＩＶ２１により反転されてセレクタＳＥＬ１１の入力端子Ｄ２に入力される。従って、セレクタＳＥＬ１１は、その入力端子Ｄ２に入力されたロウレベルの信号をその出力端子Ｙから出力し、セレクタＳＥＬ２１は、その入力端子Ｄ２に入力されたハイレベルの信号をその出力端子Ｙから出力する。このため、ＰチャネルトランジスタＴｒＰ１及びＮチャネルトランジスタＴｒＮ１はオン状態となる。
【００３０】
一方、出力バッファＢ２乃至Ｂｎにおいては、ロウレベルのテスト制御信号Ｔ２乃至Ｂｎが、そのままセレクタＳＥＬ２２乃至ＳＥＬ２ｎの入力端子Ｄ２に入力されると共に、インバータＩＶ２２乃至ＩＶ２ｎにより反転されてセレクタＳＥＬ１２乃至ＳＥＬ１ｎの入力端子Ｄ２に入力される。従って、セレクタＳＥＬ１２乃至ＳＥＬ１ｎは、その入力端子Ｄ２に入力されたハイレベルの信号をその出力端子Ｙから出力し、セレクタＳＥＬ２２乃至ＳＥＬ２ｎは、その入力端子Ｄ２に入力されたロウレベルの信号をその出力端子Ｙから出力する。このため、ＰチャネルトランジスタＴｒＰ２乃至ＴｒＰｎ及びＮチャネルトランジスタＴｒＮ２乃至ＴｒＮｎはオフ状態となり、外部出力端子Ｐ２乃至Ｐｎはハイインピーダンス状態（Ｈｉ−ｚ）になる。
【００３１】
そして、上述のように、外部出力端子Ｐ２乃至Ｐｎをハイインピーダンス状態にしたまま、電源電位ＶＤＤと接地電位ＧＮＤとの間を流れる定常電流及び外部出力端子Ｐ１の出力電圧を測定する。この測定結果から、出力バッファＢ１に設けられたＰチャネルトランジスタＴｒＰ１及びＮチャネルトランジスタＴｒＮ１の抵抗値を求める。
【００３２】
次いで、期間ｔ２において、デコーダＤＥＣにテスト制御信号Ｔ２のみがハイレベルとなり、その他のテスト制御信号Ｔ１及びＴ３乃至Ｔｎがロウレベルとなる複数ビットのテスト信号を入力する。
【００３３】
この結果、出力バッファＢ２においては、ハイレベルのテスト制御信号Ｔ２が、そのままセレクタＳＥＬ２２の入力端子Ｄ２に入力されると共に、インバータＩＶ２２により反転されてセレクタＳＥＬ１２の入力端子Ｄ２に入力される。従って、セレクタＳＥＬ１２はロウレベルの信号を出力し、セレクタＳＥＬ２１はハイレベルの信号を出力する。このため、ＰチャネルトランジスタＴｒＰ２及びＮチャネルトランジスタＴｒＮ２はオン状態となる。
【００３４】
一方、出力バッファＢ１及びＢ３乃至Ｂｎにおいては、ロウレベルのテスト制御信号が、そのままセレクタＳＥＬ２１及びＳＥＬ２３乃至ＳＥＬ２ｎの入力端子Ｄ２に入力されると共に、インバータＩＶ２１及びＩＶ２３乃至ＩＶ２ｎにより反転されてセレクタＳＥＬ１１及びＳＥＬ１３乃至ＳＥＬ１ｎの入力端子Ｄ２に入力される。従って、セレクタＳＥＬ１１及びＳＥＬ１３乃至ＳＥＬ１ｎはハイレベルの信号を出力し、セレクタＳＥＬ２１及びＳＥＬ２３乃至ＳＥＬ２ｎはロウレベルの信号を出力する。このため、ＰチャネルトランジスタＴｒＰ１及びＴｒＰ２乃至ＴｒＰｎ並びにＮチャネルトランジスタＴｒＮ１及びＴｒＮ３乃至ＴｒＮｎはオフ状態となり、外部出力端子Ｐ１及びＰ３乃至Ｐｎはハイインピーダンス状態（Ｈｉ−ｚ）になる。
【００３５】
そして、上述のように、外部出力端子Ｐ１及びＰ３乃至Ｐｎをハイインピーダンス状態にしたまま、電源電位ＶＤＤと接地電位ＧＮＤとの間を流れる定常電流及び外部出力端子Ｐ２の出力電圧を測定する。この測定結果から、出力バッファＢ２に設けられたＰチャネルトランジスタＴｒＰ２及びＮチャネルトランジスタＴｒＮ２の抵抗値を求める。
【００３６】
次いで、期間ｔ３乃至ｔ（ｎ−１）において、テスト信号を切り替えることにより、テスト制御信号Ｔ３、・・・、Ｔ（ｎ−１）を一定期間毎に順次ハイレベルにしながら、各ＰチャネルトランジスタＴｒＰ３乃至ＴｒＰ（ｎ−１）及びＮチャネルトランジスタＴｒＮ３乃至ＴｒＮ（ｎ−１）の抵抗値を求める。
【００３７】
更に、その後の期間ｔｎにおいて、テスト制御用信号Ｔｎをハイレベルにすると共に、テスト制御用信号Ｔ１乃至Ｔ（ｎ−１）をロウレベルにする。そして、出力バッファＢ１乃至Ｂ（ｎ−１）の外部出力端子Ｐ１乃至Ｐ（ｎ−１）をハイインピーダンス状態としてＰチャネルトランジスタＴｒＰｎ及びＮチャネルトランジスタＴｒＮｎの抵抗値を求める。
【００３８】
このようにして、各出力バッファＢ１乃至Ｂｎに設けられたＰチャネルトランジスタＴｒＰ１乃至ＴｒＰｎ及びＮチャネルトランジスタＴｒＮ１乃至ＴｒＮｎの全ての抵抗値を求めることができる。そして、このような試験方法では、２個のトランジスタを介して電源電位ＶＤＤと接地電位ＧＮＤとの間を流れる定常電流の測定については、電源電位ＶＤＤ及び接地電位ＧＮＤと各出力バッファとを一般的な方法によっても無視しうる程度の接触抵抗で接続することができるので、接触抵抗による測定誤差は生じないといえる。また、各外部出力端子Ｐ１乃至Ｐｋの出力電圧の測定については、その測定時には外部出力端子には電流を流さないため、接触抵抗Ｃ１乃至Ｃｎによる電圧降下は生じないので、接触抵抗による影響はない。従って、第１の実施例によれば、接触抵抗Ｃｋが存在していても、ＰチャネルトランジスタＴｒＰｋ及びＮチャネルトランジスタＴｒＮｋの抵抗値を測定する際に接触抵抗に起因した測定誤差は生じない。このため、出力バッファＢ１乃至Ｂｋの駆動能力を大きなものとしても、各出力バッファＢ１乃至Ｂｋに設けられたＰチャネルトランジスタＴｒＰ１乃至ＴｒＰｎ及びＮチャネルトランジスタＴｒＮ１乃至ＴｒＮｎの抵抗値を正確に測定することができる。
【００３９】
次に、本発明の第２の実施例について説明する。図４は本発明の第２の実施例に係る半導体集積回路の構造を示すブロック図である。なお、図４に示す第２の実施例において、図１に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００４０】
第２の実施例には、２つの定電圧源Ｓ１及びＳ２が設けられている。定電圧源Ｓ１から供給される定電圧はＮチャネルトランジスタＴｒＮ１乃至ＴｒＮｎを非飽和領域で動作させる電圧であり、定電圧源Ｓ２から供給される定電圧はＰチャネルトランジスタＴｒＰ１乃至ＴｒＰｎを非飽和領域で動作させる電圧である。また、定電圧源Ｓ１には、出力端子Ｐｏｕｔ１が接続され、定電圧源Ｓ２には、出力端子Ｐｏｕｔ２が接続されている。
【００４１】
また、出力バッファＢｋには、２個のセレクタＳＥＬ３ｋ及びＳＥＬ４ｋが設けられている。セレクタＳＥＬ３ｋの入力端子Ｄ１には、セレクタＳＥＬ１ｋの出力信号が入力され、入力端子Ｄ２には、定電圧源Ｓ２から定電圧が供給され、制御端子Ａには、テスト制御信号Ｔｋが入力される。セレクタＳＥＬ４ｋの入力端子Ｄ１には、セレクタＳＥＬ２ｋの出力信号が入力され、入力端子Ｄ２には、定電圧源Ｓ１から定電圧が供給され、制御端子Ａには、テスト制御信号Ｔｋが入力される。また、セレクタＳＥＬ３ｋの出力端子ＹはＰチャネルトランジスタＴｒＰｋのゲートに接続され、セレクタＳＥＬ４ｋの出力端子ＹはＮチャネルトランジスタＴｒＮｋのゲートに接続されている。セレクタＳＥＬ３ｋ及びＳＥＬ４ｋは、表１の真理値表に従って、セレクタＳＥＬ１ｋ及び２ｋと同様の選択動作を行うものである。
【００４２】
このように構成された第２の実施例においては、通常動作を行わせる場合には、テスト制御信号Ｔｅｎだけでなく、テスト制御信号Ｔ１乃至Ｔｎをもロウレベルにする。これにより、表２に示す真理値表に従って、各出力バッファＢ１乃至Ｂｋの動作が制御される。
【００４３】
また、各ＰチャネルトランジスタＴｒＰ１乃至ＴｒＰｋ及びＮチャネルトランジスタＴｒＮ１乃至ＴｒＮｎの抵抗値を測定する場合には、第１の実施例と同様に、テスト制御信号Ｔｅｎをハイレベルにすると共に、テスト制御信号Ｔ１乃至Ｔｎを一定期間毎に順次ハイレベルに切り替える。
【００４４】
この結果、例えばテスト制御信号Ｔ１がハイレベルになり、テスト制御信号Ｔ２乃至Ｔｎがロウレベルになっている期間においては、出力バッファＢ１では、セレクタＳＥＬ１１及びセレクタＳＥＬ１２の出力信号に拘わらず、セレクタＳＥＬ３１から定電圧源Ｓ２からの定電圧が出力され、セレクタＳＥＬ４１から定電圧源Ｓ１からの定電圧が出力される。従って、ＰチャネルトランジスタＴｒＰ１及びＮチャネルトランジスタＴｒＮ１がオン状態になる。一方、出力バッファＢ２乃至Ｂｎでは、第１の実施例と同様に、セレクタＳＥＬ１２乃至ＳＥＬ１ｎからハイレベルの信号が出力され、セレクタＳＥＬ２２乃至ＳＥＬ２ｎからロウレベルの信号が出力される。このため、セレクタＳＥＬ３２乃至ＳＥＬ３ｎからハイレベルの信号が出力され、セレクタＳＥＬ４２乃至ＳＥＬ４ｎからロウレベルの信号が出力される。この結果、ＰチャネルトランジスタＴｒＰ２乃至ＴｒＰｎ及びＮチャネルトランジスタＴｒＮ２乃至ＴｒＮｎがオフ状態になり、外部出力端子Ｐ２乃至Ｐｋはハイインピーダンス状態となる。従って、本実施例では、更に定電圧源Ｓ１から供給される定電圧の値を出力端子Ｐｏｕｔ１から測定し、定電圧源Ｓ２から供給される定電圧は出力端子Ｐｏｕｔ２から測定することにより、この測定結果、電源電位ＶＤＤと接地電位ＧＮＤとの間を流れる定常電流及び外部出力端子Ｐ１の出力電圧から、第１の実施例と同様に、ＰチャネルトランジスタＴｒＰ１及びＮチャネルトランジスタＴｒＮ１の抵抗値を容易かつ正確に測定することができる。
【００４５】
出力バッファＢ２乃至Ｂｎについても、出力バッファＢ１と同様にして各ＰチャネルトランジスタＴｒＰ２乃至ＴｒＰｎ及びＮチャネルトランジスタＴｒＮ２乃至ＴｒＮｎの抵抗値を容易かつ正確に測定することができる。
【００４６】
また、第２の実施例においては、定電圧源Ｓ１及びＳ２から供給される各定電圧は、いずれもそれが供給されるトランジスタを非飽和領域で動作させる電圧レベルにあるので、抵抗値の測定時において、互いに直列に接続されたＰチャネルトランジスタＴｒＰｋ及びＮチャネルトランジスタＴｒＮｋを同時にオン状態としたときに、これらを介して電源電位ＶＤＤ及び接地電位ＧＮＤ間を流れる電流を第１の実施例よりも小さなものとすることができる。従って、半導体集積回路の劣化を防ぐことができる。
【００４７】
次に、本発明の第３の実施例について説明する。図５は本発明の第３の実施例に係る半導体集積回路の構造を示すブロック図である。なお、図５に示す第３の実施例において、図１に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００４８】
第３の実施例においては、データバスＢＵＳと各出力バッファＢ１乃至Ｂｎとの間に、夫々ラッチ回路Ｌ１乃至Ｌｎが接続されている。
【００４９】
このように構成された第３の実施例においては、ラッチ回路Ｌ１乃至Ｌｎに書き込み命令を行うことによってテスト制御信号Ｔ１乃至Ｔｎの論理レベルを設定すれば、第１の実施例と同様にして、出力バッファＢ１乃至Ｂｎに通常動作を行わせたり、その試験を行ったりすることができる。
【００５０】
なお、出力バッファＢ１乃至Ｂｎにデータを出力する回路等にテスト制御信号Ｔ１乃至Ｔｎを出力するための外部端子を設けることが可能であれば、第１及び第２の実施例におけるデコーダＤＥＣ及びテスト信号並びに第３の実施例におけるラッチ回路Ｌ１乃至Ｌｎは設けられていなくてもよい。また、出力バッファＢ１乃至Ｂｎにデータを出力する回路等に適当な定電圧を出力するための外部端子を設けることが可能であれば、第２の実施例における定電圧源Ｓ１及びＳ２は設けられていなくてもよい。
【００５１】
【発明の効果】
以上詳述したように、本発明によれば、半導体集積回路に試験用基板を介してＩＣテスタを接続しても、その接続によって生じる接触抵抗の影響を受けることなく、駆動能力が高い出力バッファの抵抗値を測定することができる。また、接触抵抗に影響されることがないため、複数個の出力バッファに夫々設けられたＰチャネルトランジスタ及びＮチャネルトランジスタに対し、それらの抵抗値が一定となっているか否かの試験を行うこともできる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体集積回路の構造を示すブロック図である。
【図２】第１の実施例に係る半導体集積回路に設けられた出力バッファの抵抗値の測定方法を示すブロック図である。
【図３】第１の実施例に係る半導体集積回路に設けられた出力バッファの抵抗値の測定方法を示すタイミングチャートである。
【図４】本発明の第２の実施例に係る半導体集積回路の構造を示すブロック図である。
【図５】本発明の第３の実施例に係る半導体集積回路の構造を示すブロック図である。
【図６】従来の半導体集積回路に設けられた出力バッファ及びＩＣテスタの構造を示すブロック図である。
【符号の説明】
Ｂ１、Ｂ２、Ｂｋ、Ｂｎ；出力バッファ
Ｔ１、Ｔ２、Ｔｋ、Ｔｎ、Ｔｅｎ；テスト制御信号
ＳＥＬ１１、ＳＥＬ１２、ＳＥＬ１ｋ、ＳＥＬ１ｎ、ＳＥＬ２１、ＳＥＬ２２、ＳＥＬ２ｋ、ＳＥＬ２ｎ、ＳＥＬ３１、ＳＥＬ３２、ＳＥＬ３ｎ、ＳＥＬ４１、ＳＥＬ４２、ＳＥＬ４ｎ；セレクタ
ＢＵＳ；データバス
Ｌ１、Ｌ２、Ｌｎ；ラッチ回路
【図１】
0003595503.tif 000004
【図２】
0003595503.tif 000005
【図３】
0003595503.tif 000006
【図４】
0003595503.tif 000007
【図５】
0003595503.tif 000008
【図６】
0003595503.tif 000009