(57)【特許請求の範囲】
【請求項１】
絶縁ゲート型半導体素子をオンオフ制御する絶縁ゲート型半導体素子のゲート回路において、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続（トーテムポール接続）した第１の直列接続体と、この第１の直列接続体の中点に接続されたゲート抵抗と、前記第１の直列接続体のそれぞれの陽極端子に接続された正負の制御電源と、前記第１の直列接続体を構成する半導体素子のそれぞれの制御極にオンオフ制御信号を供給するスイッチング信号源と、前記正負の制御電源間に接続され、前記絶縁ゲート型半導体素子のゲートに正負の電圧を供給するＰチャンネル半導体素子とＮチャンネル半導体素子を直列接続した（トーテムポール接続）した第２の直列接続体と、前記スイッチング信号源からのオンオフ制御信号を所定時間遅延し、この遅延したオンオフ制御信号を前記第２の直列接続体を構成する半導体素子のそれぞれの制御極にオンオフ制御信号を供給する回路と、前記第２の直列接続体の半導体素子の各々に接続された抵抗とコンデンサとを有する回路とを具備したことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項２】
前記抵抗とコンデンサとを有する回路は、前記第２の直列接続体の正側または負側のいずれか一方にのみに接続されたことを特徴とする請求項１記載の絶縁ゲート型半導体素子のゲート回路。
【請求項３】
前記抵抗とコンデンサとを有する回路は、前記第２の直列接続体の正側または負側のいずれか一方に接続され、他方にはゲート抵抗より小さい抵抗値を有する抵抗を接続したことを特徴とする請求項１記載の絶縁ゲート型半導体素子のゲート回路。
【請求項４】
前記抵抗とコンデンサとを有する回路は、前記第２の直列接続体の正側または負側のいずれか一方に接続され、他方にはコンデンサを接続したことを特徴とする請求項１記載の絶縁ゲート型半導体素子のゲート回路。
【請求項５】
前記第２の直列接続体に接続されるコンデンサは、前記絶縁ゲート型半導体のゲート容量より大きい容量を有するコンデンサであることを特徴とする請求項１乃至４いずれかに記載の絶縁ゲート型半導体素子のゲート回路。
【請求項６】
前記第２の直列接続体に接続されるコンデンサは、高周波特性を有するコンデンサであることを特徴とする請求項１乃至４いずれかに記載の絶縁ゲート型半導体素子のゲート回路。
【請求項７】
前記抵抗とコンデンサとを有する回路の時定数（抵抗値×コンデンサ容量）は、前記絶縁ゲート型半導体素子のスイッチング周期以下で選定することを特徴とする請求項１記載の絶縁ゲート型半導体素子のゲート回路。
【請求項８】
前記第２の直列接続体を構成する各半導体素子に逆並列に高速ダイオードを設けたことを特徴とする請求項１乃至７いずれかに記載の絶縁ゲート型半導体素子のゲート回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体素子をオンオフ制御する絶縁ゲート型半導体素子のゲート回路に関するものである。
【０００２】
【従来の技術】
ＭＯＳ型ゲート構造を有する絶縁ゲート型半導体素子、たとえばＭＯＳ−ＦＥＴ、ＩＧＢＴ、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）は、電圧駆動型であり、ゲート容量のキャパシタンスを充電・放電する電流がオンオフ切替え時に瞬間流れるが、定常時はゲート電流は流れない。従って、ゲートパワーは非常に小さくできること、またＭＯＳ構造特有の高速動作が可能であることから、近年ではこの種の電圧駆動型の半導体素子の開発が進められ、高圧大電流（例えば４．５ｋＶ−１５００Ａ級）の絶縁ゲート型半導体素子が開発されて電力変換装置へ応用され始めている。
絶縁ゲート型半導体素子は、高電圧、大電流化に伴いコレクタ・エミッタ間、コレクタ・ゲート間、ゲート・エミッタ間のそれぞれのキャパシタンスが大きくなってくる。
図７は、絶縁ゲート型半導体素子を駆動する従来ゲート回路を簡単化して示した図である。
図７に示すように、絶縁ゲート型半導体素子１０の制御極（ゲート）Ｇは、ゲート抵抗１１を介してオンオフ制御信号が半導体スイッチ１２，１３により供給される。
また、図８は、絶縁ゲート型半導体素子を使用してインバータ回路を構成した時の１相分の回路である。図９は図７で示すゲート駆動回路によりＰＷＭインバータ動作させた時のゲート電圧波形と絶縁ゲート型半導体素子の電圧（Ｖｃｅ）と電流（Ｉｃ）を示したものである。
【０００３】
ターンオン・ターンオフ時にはゲート・エミッタ間の容量特性によりミラー電圧時間が現れる。特にターンオン時には高耐圧素子ほどミラー電圧時間が長くなる傾向がある。これは、特にゲート・エミッタ間の容量は、コレクタ・エミッタ間電圧に依存するためで、ターンオンによりコレクタ・エミッタ電圧が低下してくるとゲート・エミッタ容量が増加することにある。
ＰＷＭインバータでは負荷電流をより正弦波にするため、そのスイッチング周波数を高くすることが望まれるが、上記ミラー時間により最小オン時間やデッドタイムの制約がでるため上限周波数が制限されてしまうことになる。ミラー時間短縮のためにはゲート抵抗を小さくすればよいが、絶縁ゲート型半導体素子のスイッチング特性も早くなりターンオン時には急峻な電流の立ち上がり（ｄＩ／ｄｔ）、ターンオフ時には急峻な電圧の立ち上がり（ｄＶ／ｄｔ）により素子を破損する場合がある。
図９に示すように、ターンオン・ターンオフ時には、図８の上下アーム（Ｕ，Ｖ）のゲート信号は、デッドタイムＴｏを設け上下短絡を防止している。しかしながら、反対アームの絶縁ゲート型半導体素子をターンオンまたターンオフすると、各端子間のキャパシタンスの分担により、特に電流の急変（ｄＩ／ｄｔ）や電圧の急変（ｄＶ／ｄｔ）によりゲート・エミッタの電圧が正方向または負方向に持ち上がるという現象（図９のＡ，Ｂ部）が確認されている。
【０００４】
これを防止するためゲート・エミッタ間にコンデンサを設けることが有効であるが、コンデンサを設けると絶縁ゲート型半導体素子のスイッチング時間が遅くなるためスイッチング損失が増加する問題が発生する。
上記問題点を解決するために、本発明者は、特願平１１−４９８０１号「絶縁ゲート型半導体素子のゲート回路」を提案した。その内容は、図１０に示すように、絶縁ゲート型半導体素子を駆動するトーテムポール構成の直列半導体素子を二組設け、それぞれの直列半導体素子の陽極端子は正負の制御に接続し、第１の直列半導体素子の接続点は抵抗を介して絶縁ゲート型半導体素子のゲートに、第２の直列半導体素子の接続中点はゲート抵抗を介さず絶縁ゲート型半導体素子のゲートに直に接続し、第２の直列半導体素子のそれぞれの制御極への信号はスイッチング信号源からのオンオフ制御信号を所定時間遅延する回路を介して供給するように構成したものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記提案で基本的に前述の問題は解決されるが、第２の直列半導体素子それぞれを抵抗なしで正負の電源に接続すると、この動作時に配線インダクタンスと絶縁ゲート型半導体素子のゲート容量により振動的になり、バイアスが安定するまでに若干の時間がかかる。また、低抵抗を直列に接続した場合には、ｄＶ／ｄｔにより絶縁ゲート型半導体素子のゲート・エミッタの電圧が正方向に持ち上がる現象の抑制効果は低下する。従って、より安定で効果のあるゲート回路に改善することが望まれる。
そこで、本発明は、上記問題に鑑みてなされたものであり、その目的とするところは絶縁ゲート型半導体素子の高周波動作を活かすことができ、インバータ等の電力変換装置を安定に駆動する信頼性の高い絶縁ゲート型半導体素子のゲート回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明は、絶縁ゲート型半導体素子をオンオフ制御する絶縁ゲート型半導体素子のゲート回路において、Ｐチャンネル半導体素子とＮチャンネル半導体素子を直列接続（トーテムポール接続）した第ｌの直列接続体と、この第１の直列接続体の中点に接続されたゲート抵抗と、上記第１の直列接続体のそれぞれの陽極端子に接続された正負の制御電源と、上記第１の直列接続体を構成する半導体素子のそれぞれの制御極にオンオフ制御信号を供給するスイッチング信号源と、上記正負の制御電源間に接続され、上記絶縁ゲート型半導体素子のゲートに正負の電圧を供給するＰチャンネル半導体素子とＮチャンネル半導体素子を直列接続した（トーテムポール接続）した第２の直列接続体と、上記スイッチング信号源からのオンオフ制御信号を所定時間遅延し、この遅延したオンオフ制御信号を上記第２の直列接続体を構成する半導体素子のそれぞれの制御極にオンオフ制御信号を供給する回路と、上記第２の直列接続体の半導体素子の各々に接続された抵抗とコンデンサとを有する回路とを備えたことを特徴とする。
【０００７】
また、請求項２記載の発明は、抵抗とコンデンサとを有する回路が、第２の直列接続体の正側または負側のいずれか一方にのみに接続されたことを特徴とする。また、請求項３記載の発明は、抵抗とコンデンサとを有する回路が、第２の直列接続体の正側または負側のいずれか一方に接続され、他方にはゲート抵抗より小さい抵抗値を有する抵抗を接続したことを特徴とする。
更に、請求項４記載の発明は、抵抗とコンデンサとを有する回路が、第２の直列接続体の正側または負側のいずれか一方に接続され、他方にはコンデンサを接続したことを特徴とする。
請求項５記載の発明は、第２の直列接続体に接続されるコンデンサが、絶縁ゲート型半導体のゲート容量より大きい容量を有するコンデンサであることを特徴とする。
また、請求項６記載の発明は、第２の直列接続体に接続されるコンデンサが、高周波特性を有するコンデンサであることを特徴とする。
また、請求項７記載の発明は、抵抗とコンデンサとを有する回路の時定数（抵抗値×コンデンサ容量）が、絶縁ゲート型半導体素子のスイッチング周期以下であることを特徴とする。
更に、請求項８記載の発明は、第２の直列接続体を構成する各半導体素子に逆並列に高速ダイオードを設けたことを特徴とする。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
（第１の実施の形態）
本発明の第１の実施の形態について、図１及び図２を用いて説明する。
まず、本実施の形態の構成について、図１を用いて説明する。
図１に示すように、本実施の形態は、絶縁ゲート型半導体素子１０とゲート抵抗１１と、ＮＰＮ型ＰＮＰ型半導体素子を直列接続したスイッチング素子１２、１３及びそれらに直列に設けられた抵抗２３、２４から構成される第１の直列半導体素子と、第１の直列半導体素子それぞれのゲートにつながる抵抗１４と、第１の直列半導体素子同様に構成される第２の直列半導体素子１５、１６とスイッチング制御信号１７から所定時間遅延させる遅延回路１８、１９と、第２の直列半導体素子１５、１６にはそれぞれに直列に抵抗２５ａ，２６ａとコンデンサ２５ｂ，２６ｂとの並列体２５、２６と正負の制御電源Ｐ，Ｎから構成される。
次に、本実施の形態の作用について、図２を用いて説明する。
図２は、本実施の形態の動作タイムチャートを示す。
図２に示すように、時刻ｔｏでスイッチング制御信号１７からスイッチング半導体素子１２にオン信号が供給されると、ゲート抵抗１１を介して絶縁ゲート型半導体素子は時刻ｔ１でターンオンし、コレクタ・エミッタ間電圧（Ｖｃｅ）は低下して電流（Ｉｃ）が流れる。
【０００９】
しかし、絶縁ゲート型半導体素子のゲート電圧（Ｖｇｅ）は、図２の破線で示すように、ミラー電圧レベルがゲート・エミッタ間容量の充電が完了するまで継続する。この時間は、ゲート抵抗１１の抵抗値にもよるが２０〜３０μ秒にもなる。遅延回路１８で設定（例えば１０μ秒）された時間後の時刻ｔ２で第２の直列接続半導体素子のスイッチング素子１５をオンすると、ゲート・エミッタ間容量はただちに充電され正の制御電源ＰレベルまでＶｇｅは上昇し、絶縁ゲート型半導体素子は安定したオン状態となる。外乱等によりゲート電圧が低下しようとしてもスイッチング素子１５と直列に接続された低抵抗２５ａとコンデンサ２５ｂの並列体２５により安定に維持される。
時刻ｔ３でスイッチング制御信号１７からスイッチング半導体素子１２、１５にオフ、スイッチング素子１３にオン信号が与えられると、絶縁ゲート型半導体素子のゲート・エミッタ間に充電されていた電荷はゲート抵抗１１を介して放電されはじめミラー電圧に低下後、時刻ｔ  ４で放電完了後コレクタ・エミッタ間電圧（Ｖｃｅ）は上昇し電流は遮断されターンオフが完了する。
絶縁ゲート型半導体素子のタ一ンオフ時間以上に遅延回路１９で設定された時間後の時刻ｔ５で第２の直列接続半導体素子のスイッチング素子１６をオンすると、ゲート・エミッタ間電圧は負の制御電源Ｎレベルとなり、低インピーダンスで負の制御電源に固定され安定状態となる。
【００１０】
低インピーダンス、すなわち低抵抗２６ａとコンデンサ２６ｂの並列体２６で負の制御電圧に固定することにより、図８に示した回路の対アームのターンオン時のｄＶ／ｄｔにより絶縁ゲート型半導体素子のコレクタ・ゲート間とゲート・エミッタ間のキャパシタンスに流れ込む電流はスイッチング素子１６を介して負の制御電源Ｎ側に流れこむためゲート・エミッタ間電圧Ｖｇｅの上昇は抑制されることになり大きな変動のない負バイアスを維持することができる。
（第２の実施の形態）
本発明の第２の実施の形態を図３を用いて説明する。
図３は、図１において第２の直列接続半導体素子１５，１６に直列に接続される抵抗２６ａとコンデンサ２６ｂとの並列体２６は、正側または負側のいづれか一方にのみに接続し、他方には抵抗を設けないか、ゲート抵抗より小さい抵抗値を有する抵抗２６ｃを接続したことであり、動作はほとんど図２と同様であり説明は省略する。
（第３の実施の形態）
本発明の第３の実施の形態を図４に示す。図４において図１に示す同一符号は同一の要素を表わすので説明は省略する。
図４に示すように、図１と異なる点は、第２の直列接続半導体素子の負極端子にコンデンサ２７のみを直列に接続したものである。
【００１１】
本実施の形態の特徴は、第２の直列接続半導体素子に接続されるコンデンサの容量を、絶縁ゲート型半導体素子１０のゲート・エミッタ間のキャパシタンスより大きい容量にすることにある。例えば、絶縁ゲート型半導体素子１０のゲート・エミッタ間のキャパシタンスと等しい容量のコンデンサを設けると、持ち上がり電圧は１／２に軽減され負バイアスの変動を小さく抑制できる。
また、第２の直列接続半導体素子１５，または１６に直列に接続されるコンデンサは、高周波特性を有するコンデンサ（例えばＰＰフィルムコンデンサ）を使用してもよい。これは絶縁ゲート型半導体素子１０のゲート・エミッタ間のキャパシタンスに流れ込む電流のｄＩ／ｄｔが高いため数１００ｋＨｚ以上の特性を持つコンデンサでないと効果が減少するためである。
更に、第２の直列接続半導体素子１５，１６の陽極端子に接続される抵抗２５ａとコンデンサ２５ｂの並列体２５の時定数（抵抗値×コンデンサ容量）を、絶縁ゲート型半導体素子のスイッチング周期以下に選定してもよい。抵抗２５ａとコンデンサ２５ｂの並列体２５の時定数を絶縁ゲート型半導体素子のスイッチング周期以下にすることにより次の動作までの間にコンデンサに荷電された電荷を放電することが可能である。
【００１２】
（第４の実施の形態）
本発明の第４の実施の形態を図５に示す。
図５に示すように、本実施の形態は、第２の直列接続半導体素子１５，１６の陽極・陰極間に逆並列にダイオード１５ａ，１６ａを接続したものである。外乱により半導体素子１５，１６に逆電圧が加わった場合にも逆電圧から保護することができる。
（第５の実施の形態）
図１乃至図５ではトランジスタを用いて直列接続半導体素子を構成したが、図６に示すように、本実施の形態では、ＭＯＳ−ＦＥＴなど他のスイッチング素子も適用することも容易にできる。
【００１３】
【発明の効果】
以上述べたように、本発明によれば、高電圧・大電流の絶縁ゲート型半導体素子特有のターンオン・ターンオフ特性、すなわち、ゲートミラー電圧の時間を短縮することができ、ＰＷＭインバータのデッドタイムを短縮することが可能となり絶縁ゲート型半導体素子の特性を充分活かした高周波のスイッチングが可能となると共に、ＰＷＭインバータ等の電力変換装置の対アームが動作した時のｄＶ／ｄｔによるゲートの誤動作を防止することができ、信頼性の高いゲート回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す概要構成図。
【図２】本発明の第１の実施の形態の動作を示すタイムチャート。
【図３】本発明の第２の実施の形態を示す概要構成図。
【図４】本発明の第３の実施の形態を示す概要構成図。
【図５】本発明の第４の実施の形態を示す概要構成図。
【図６】本発明の第５の実施の形態を示す概要構成図。
【図７】従来の絶縁ゲート型半導体素子のゲート回路を示す概要構成図。
【図８】一般的なインバータ回路の１相分を示す概要構成図。
【図９】図７に示したゲート回路で図８に示したインバータ回路を駆動した時の動作チャート。
【図１０】従来の絶縁ゲート型半導体素子のゲート回路を示す概要構成図。
【符号の説明】
１０…絶縁ゲート型半導体素子
１１，１４，２３，２４，２５ａ，２６ａ…抵抗
１２，１５…ＮＰＮトランジスタ
１３，１６…ＰＮＰトランジスタ
１７…スイッチング信号源
１８，１９…遅延回路
２５，２６…コンデンサと抵抗の並列体
２５ｂ，２６ｂ，２７…コンデンサ
２８，２９…ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003568848.tif 000009
【図９】
0003568848.tif 000010
【図１０】
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