(57)【特許請求の範囲】
【請求項１】
複数の行電極と、前記行電極に交差して配列された複数の列電極とを有する表示パネルの前記電極各々に印加すべき駆動パルスを発生する駆動装置であって、
直流電圧を発生する直流電源と、
前記直流電源に並列に接続された第１コンデンサと、
前記直流電源の正側端子にその一端が接続されているコイルと、
前記コイルの他端と前記直流電源の負側端子との間の接続及び遮断を交互に行うスイッチング手段と、
前記コイルの他端にカソード端が接続されていると共に前記直流電源の負側端子にアノード端が接続されているダイオードと、
前記ダイオードに並列に接続された第２コンデンサと、
前記駆動パルスのピーク電圧値を検出するピーク電圧値検出手段と、
前記ピーク電圧値に応じて前記直流電圧の値を調整することにより前記駆動パルスの波高値を一定値に保つ安定化手段と、を含み、
前記コイルの他端に生じた電位変化を前記駆動パルスとして発生することを特徴とする表示パネルの駆動装置。
【請求項２】
前記安定化手段は、前記スイッチング手段における前記接続及び遮断の期間比を前記ピーク電圧値に応じて調整せしめることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項３】
前記安定化手段は、前記スイッチング手段における前記接続及び遮断の切り替え周期を前記ピーク電圧値に応じて調整せしめることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項４】
前記駆動パルスは、前記行電極に印加される維持パルスであることを特徴とする請求項１記載の表示パネルの駆動装置。
【請求項５】
前記駆動パルスは、前記列電極に印加される画素データパルスであることを特徴とする請求項１記載の表示パネルの駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、交流駆動型プラズマディスプレイパネル（以下、ＰＤＰと称する）又はエレクトロルミネセンス（以下、ＥＬと称する）等の容量性負荷を有する表示パネルの駆動装置に関する。
【０００２】
【従来の技術】
現在、壁掛ＴＶとして、ＰＤＰ、ＥＬ等の如き自発光型の平面パネルを用いた表示装置が製品化されている。
図１は、かかる表示装置の概略構成を示す図である。
図１において、表示パネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１つの放電セルＣ（ｉ、ｊ）が形成される。
【０００３】
行電極駆動回路３０は、先ず、図２に示されるが如き正電圧のリセットパルスＲＰｙを発生してこれを行電極Ｙ１〜Ｙｎの各々に同時に印加する。これと同時に、行電極駆動回路４０は、負電圧のリセットパルスＲＰｘを発生してこれを全ての行電極Ｘ１〜Ｘｎに同時に印加する。
これらリセットパルスＲＰｘ及びＲＰｙの同時印加により、ＰＤＰ１０の全ての放電セルが放電励起して荷電粒子が発生し、この放電終息後、全放電セルの誘電体層には一様に所定量の壁電荷が形成される（リセット行程）。
【０００４】
かかるリセット行程の終了後、列電極駆動回路２０は、画面の第１行〜第ｎ行各々に対応した画素データに応じた画素データパルスＤＰ１〜ＤＰｎを生成し、これらを図２に示されるが如く順次列電極Ｚ１〜Ｚｍに印加して行く。行電極駆動回路３０は、画素データパルスＤＰ１〜ＤＰｎ各々の印加タイミングに応じて負電圧の走査パルスＳＰを発生し、これを図２に示されるが如く順次、行電極Ｙ１〜Ｙｎへと印加して行く。
【０００５】
上記走査パルスＳＰが印加された行電極に属する放電セルの内で、正電圧の画素データパルスが更に同時に印加された放電セルにおいて放電が生じ、その壁電荷の大半が失われる。一方、走査パルスＳＰが印加されたものの正電圧の画素データパルスが印加されなかった放電セルでは放電が生じないので、上記壁電荷が残留したままとなる。この際、壁電荷が残留したままとなった放電セルは発光放電セル、壁電荷が消滅してしまった放電セルは非発光放電セルとなる（アドレス行程）。
【０００６】
かかるアドレス行程が終了すると、行電極駆動回路３０及び４０は、図２に示されるが如く、正電圧の維持パルスＩＰＹを連続して行電極Ｙ１〜Ｙｎ  各々に印加すると共に、かかる維持パルスＩＰＹの印加タイミングとは、ずれたタイミングにて正電圧の維持パルスＩＰＸを連続して行電極Ｘ１〜Ｘｎ各々に印加する。
かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間に亘り、上記壁電荷が残留したままとなっている発光放電セルが放電発光を繰り返しその発光状態を維持する（維持放電行程）。
【０００７】
図１に示される駆動制御回路５０は、供給された映像信号のタイミングに基づいて、図２に示されるが如き各種駆動パルスを生成する為の各種スイッチング信号を生成し、これらを上記列電極駆動回路２０、行電極駆動回路３０及び４０各々に供給する。
すなわち、列電極駆動回路２０、行電極駆動回路３０及び４０各々は、駆動制御回路５０から供給されるスイッチング信号に応じて、図２に示される各種駆動パルスを生成するのである。
【０００８】
図３は、行電極駆動回路３０の内部に設けられており、上記リセットパルスＲＰＹ及び維持パルスＩＰＹ各々を発生する駆動パルス発生回路を示す図である。
図３において、かかる駆動パルス発生回路には、その一端が、ＰＤＰ１０の接地電位としてのＰＤＰ接地電位Ｖｓに接地されているコンデンサＣ１が設けられている。
【０００９】
スイッチング素子Ｓ１は、上記駆動制御回路５０から論理レベル”０”のスイッチング信号ＳＷ１が供給されている間は遮断状態にある。一方、かかるスイッチング信号ＳＷ１の論理レベルが”１”である場合には接続状態となり上記コンデンサＣ１の他端に生じた電位をコイルＬ１及びダイオードＤ１を介してライン２上に印加する。これによりコンデンサＣ１は放電を開始し、その放電により生じた電位がライン２上に印加されるのである。
【００１０】
スイッチング素子Ｓ２は、上記駆動制御回路５０から論理レベル”０”のスイッチング信号ＳＷ２が供給されている間は遮断状態である一方、かかるスイッチング信号ＳＷ２の論理レベルが”１”である場合には接続状態となって上記ライン２上の電位をコイルＬ２及びダイオードＤ２を介して上記コンデンサＣ１の他端に印加する。すなわち、コンデンサＣ１は、上記ライン２上の電位によって充電されるのである。
【００１１】
スイッチング素子Ｓ３は、上記駆動制御回路５０から論理レベル”０”のスイッチング信号ＳＷ３が供給されている間は遮断状態である一方、かかるスイッチング信号ＳＷ３の論理レベルが”１”である場合には接続状態となって直流電源Ｂ１の正側端子電位Ｖｃをライン２上に印加する。尚、この直流電源Ｂ１の負側端子には、上記ＰＤＰ接地電位Ｖｓが印加されている。
【００１２】
スイッチング素子Ｓ４は、上記駆動制御回路５０から論理レベル”０”のスイッチング信号ＳＷ４が供給されている間は遮断状態である一方、かかるスイッチング信号ＳＷ４の論理レベルが”１”である場合には接続状態となって上記ＰＤＰ接地電位Ｖｓをライン２上に印加する。
ライン２は、負荷容量Ｃ０を有するＰＤＰ１０の行電極Ｙに接続されている。すなわち、行電極駆動回路３０の内部には、図３に示されるが如き回路が、行電極Ｙ１〜Ｙｎ各々に対応したｎ系統分だけ設けられているのである。
【００１３】
図４は、図２に示されるが如き維持パルスＩＰｙをかかるライン２上に生成すべく、上記駆動制御回路５０が図３に示される行電極駆動回路３０に供給するスイッチング信号ＳＷ１〜ＳＷ４各々のタイミングを示す図である。
図４に示されるように、先ず、スイッチング信号ＳＷ１〜ＳＷ４の内、スイッチング信号ＳＷ４のみが論理レベル”１”であるので、スイッチング素子Ｓ４が接続状態となり、上記ＰＤＰ接地電位Ｖｓがライン２上に印加される。よって、この間、ライン２上の電位は上記ＰＤＰ接地電位Ｖｓ、すなわち０［Ｖ］である。
【００１４】
次に、スイッチング信号ＳＷ４が論理レベル”０”、スイッチング信号ＳＷ１が論理レベル”１”に夫々切り替わると、スイッチング素子Ｓ１のみが接続状態となり、コンデンサＣ１に蓄えられていた電荷が放電される。よって、コイルＬ１には過渡的に図４に示されるが如き形態にて電流が流れる。かかる電流がダイオードＤ１、スイッチング素子Ｓ１、及びライン２を介してＰＤＰ１０に流れ込み、その負荷容量Ｃ０が充電されることにより、ライン２上の電位は図４に示されるように徐々に上昇して行く。
【００１５】
次に、スイッチング信号ＳＷ１が論理レベル”０”、スイッチング信号ＳＷ３が論理レベル”１”に夫々切り替わると、スイッチング素子Ｓ３のみが接続状態となり、直流電源Ｂ１の正側端子電位Ｖｃがライン２上に印加される。よって、この間、ライン２上の電位は図４に示されるようにＶｃに固定される。
次に、スイッチング信号ＳＷ２が論理レベル”１”、スイッチング信号ＳＷ３が論理レベル”０”に夫々切り替わると、スイッチング素子Ｓ２のみが接続状態となり、コイルＬ１には過渡的に図４に示されるが如き形態にて負の電流が流れる。すなわち、上述の如く充電されたＰＤＰ１０の負荷容量Ｃ０が放電し、その電流が、ライン２、コイルＬ２、ダイオードＤ２及びスイッチング素子Ｓ２を介して、コンデンサＣ１に流れ込んで回収されるのである。これにより、ライン２上の電位は図４に示されるように徐々に下降して行く。
【００１６】
以上の如き動作により、図４に示されるが如き正電圧の維持パルスＩＰｙがライン２上に印加されるのである。
しかしながら、図３に示される構成では、４つのスイッチング素子Ｓ１〜Ｓ４を必要とする為、その回路規模が大になるという問題があった。
又、これらスイッチング素子Ｓ１〜Ｓ４各々はＭＯＳトランジスタにて実現するが、スイッチング素子Ｓ１〜Ｓ４の内、Ｓ１〜Ｓ３に関してはこれらをスイッチング駆動する為の専用電源を用意しなければならない。これは、図３に示されるが如く、スイッチング素子Ｓ１〜Ｓ３各々の両端に印加される電位はスイッチング信号ＳＷ１〜ＳＷ３各々に対してフローティング状態となっている為、これらスイッチング信号ＳＷ１〜ＳＷ３では直接、ＭＯＳトランジスタをスイッチング駆動出来ないからである。
【００１７】
従って、例えばスイッチング素子Ｓ１をＭＯＳトランジスタ化すると、実際には図５に示されるが如き構成となってしまう。
すなわち、図３に示されるダイオードＤ１及びライン２間にＭＯＳトランジスタＱを接続すると共に、スイッチング信号ＳＷ１に応じてこのＭＯＳトランジスタＱをスイッチング動作させるべく、更にフォトカプラＰＣ、電源Ｂ２及びドライバＤＶが必要となるのである。ドライバＤＶは、スイッチング信号ＳＷ１が論理レベル”１”である場合には、電源Ｂ２における高電位側の電位ＶＤＤをＭＯＳトランジスタＱのゲート端に供給する一方、かかるスイッチング信号ＳＷ１が論理レベル”０”である場合には、電源Ｂ２における低電位側の電位Ｖ０をかかるゲート端に供給する。尚、かかる電位Ｖ０は、ＭＯＳトランジスタＱのドレイン端に常時印加されている。フォトカプラＰＣは、スイッチング信号ＳＷ１の論理レベルを電気的に絶縁してドライバＤＶに中継する。
【００１８】
このように、図３に示される構成において、スイッチング素子Ｓ１〜Ｓ３をＭＯＳトランジスタ化しようとすると、図５に示されるが如き付加回路が必要となる為その回路規模が大になり、動作速度も低下してしまうという問題があった。
【００１９】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、簡略化された構成にて、高速動作が可能な表示パネルの駆動装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明による表示パネルの駆動装置は、複数の行電極と、前記行電極に交差して配列された複数の列電極とを有する表示パネルの前記電極各々に印加すべき駆動パルスを発生する駆動装置であって、直流電圧を発生する直流電源と、前記直流電源に並列に接続された第１コンデンサと、前記直流電源の正側端子にその一端が接続されているコイルと、前記コイルの他端と前記直流電源の負側端子との間の接続及び遮断を交互に行うスイッチング手段と、前記コイルの他端にカソード端が接続されていると共に前記直流電源の負側端子にアノード端が接続されているダイオードと、前記ダイオードに並列に接続された第２コンデンサと、前記駆動パルスのピーク電圧値を検出するピーク電圧値検出手段と、前記ピーク電圧値に応じて前記直流電圧の値を調整することにより前記駆動パルスの波高値を一定値に保つ安定化手段と、を含み、前記コイルの他端に生じた電位変化を前記駆動パルスとして発生する。
【００２１】
【発明の実施の形態】
図６は、本発明による表示パネルの駆動装置を備えた表示装置の構成を示す図である。
図６において、表示パネルとしてのＰＤＰ１０は、Ｘ及びＹの１対にて１画面の各行（第１行〜第ｎ行）に対応した行電極対を為す行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎを備えている。更に、ＰＤＰ１０には、上記行電極対に直交し、かつ図示せぬ誘電体層及び放電空間を挟んで１画面の各列（第１列〜第ｍ列）に対応した列電極Ｚ１〜Ｚｍが形成されている。尚、１対の行電極対（Ｘ、Ｙ）と１つの列電極Ｚとの交差部に１つの放電セルＣ（ｉ、ｊ）が形成される。
【００２２】
行電極駆動回路３１は、図２に示されるが如き正電圧のリセットパルスＲＰｙ、負電圧の走査パルスＳＰ、及び維持パルスＩＰｙ各々を発生し、これらを図２に示されるタイミングにて行電極Ｙ１〜Ｙｎの各々に印加する。行電極駆動回路４１は、図２に示されるが如き負電圧のリセットパルスＲＰｘ、及び正電圧の維持パルスＩＰｘ各々を発生し、これらを図２に示されるタイミングにて行電極Ｘ１〜Ｘｎの各々に印加する。
【００２３】
列電極駆動回路２１は、画面第１行〜第ｎ行各々に対応した画素データに応じた画素データパルスＤＰ１〜ＤＰｎを生成し、これらを図２に示されるように順次列電極Ｚ１〜Ｚｍに印加して行く。
駆動制御回路５１は、供給された映像信号に基づき、図２に示されるが如き各種駆動パルスを生成する為の各種スイッチング信号を生成し、これらを上記列電極駆動回路２１、行電極駆動回路３１及び４１各々に供給する。
【００２４】
尚、これら行電極駆動回路３１、行電極駆動回路４１、及び列電極駆動回路２１各々の内部には、図７に示されるが如き本発明による駆動装置としてのフライバックパルス出力回路が設けられている。
図７において、直流電圧を発生する直流電源Ｂ１の負側端子はＰＤＰ１０の接地電位であるＰＤＰ接地電位Ｖｓに接地されている。尚、かかる直流電源Ｂ１の電圧値は、ＰＤＰ１０の電極に印加すべき各種駆動パルスの波高値より低い値に設定されている。直流電源Ｂ１には、並列にコンデンサＣ１が接続されている。更に、かかる直流電源Ｂ１の正側端子にはコイルＬの一端が接続されており、このコイルＬの他端はライン２を介してＰＤＰ１０の各電極（行電極又は列電極）に接続されている。スイッチング素子Ｓは、駆動制御回路５１から供給されたスイッチング信号に応じて、上記コイルＬの他端と上記直流電源Ｂ１の負側端子との間の接続及び遮断を行う。更に、上記コイルＬの他端にカソード端が接続されており、かつ直流電源Ｂ１の負側端子にそのアノード端が接続されているダイオードＤが設けられている。コンデンサＣ２は、このダイオードＤに並列に接続されている。尚、図７に示されるように、直流電源Ｂ１の負側端子、スイッチング素子Ｓ、ダイオードＤのアノード端、コンデンサＣ１及びＣ２各々の一端は夫々上記ＰＤＰ接地電位Ｖｓに接地されている。尚、コンデンサＣ１の容量は、コンデンサＣ２の容量、及びＰＤＰ１０が有する負荷容量Ｃ０に比して充分大きな値である。
【００２５】
以下に、図７に示されるフライバックパルス出力回路の動作について、図８〜図１０を参照しつつ説明する。
先ず、図８に示される時点ｔ０〜ｔ１の如く、駆動制御回路５１から供給されたスイッチング信号が論理レベル”０”である期間中は、スイッチング素子Ｓは遮断状態である。よって、ダイオードＤが順方向にバイアスされ、コンデンサＣ１及びコイルＬの共振により、図９（ａ）の太線矢印にて示されるコンデンサＣ１〜ダイオードＤ〜コイルＬなる経路にて電流が流れ減少して行く。
【００２６】
次に、図８に示される時点ｔ１〜ｔ３の如く、駆動制御回路５１から供給されたスイッチング信号が論理レベル”１”に推移すると、スイッチング素子Ｓは接続状態となる。ここで、時点ｔ２以降、図９（ｂ）の太線矢印にて示されるように、コンデンサＣ１〜ダイオードＤ間を流れる電流の方向が逆転し、図８に示されるが如くその電流量は徐々に上昇し、コイルＬにエネルギーが蓄えられる。
【００２７】
次に、図８に示されるように、再び駆動制御回路５１から供給されたスイッチング信号が論理レベル”０”に推移すると、スイッチング素子Ｓは遮断状態となる。これにより、図９（ｃ）及び（ｄ）に示されるが如く、コイルＬと、コンデンサＣ２及びＰＤＰ１０の負荷容量Ｃ０との間で共振が起こる。かかる共振動作では、先ず、コイルＬに蓄えられていたエネルギーが０、すなわちライン２上を流れる電流が０（時点ｔ４）になるまでコイルＬに蓄えられていたエネルギーが放出され、コンデンサＣ２及び負荷容量Ｃ０の充電が為される。これらコンデンサＣ２及び負荷容量Ｃ０への充電動作により、ライン２上の電位は図８に示されるように徐々に上昇して行く。
【００２８】
ここで、コイルＬに蓄えられていたエネルギーが０となり、図８の時点ｔ４に示されるが如く流れる電流が０を横切ると、今度は、コンデンサＣ２及び負荷容量Ｃ０が放電を開始する。かかる放電により、図１０（ｄ）の太線矢印にて示されるが如き、コンデンサＣ２及び負荷容量Ｃ０〜コイルＬ〜コンデンサＣ１なる経路にて電流が流れる。この際、コンデンサＣ１は、上記コイルＬを介して流れ込んできた電流により充電し、これを吸収して行く。かかるコンデンサＣ１の充電動作により、ライン２上の電位は図８に示されるように徐々に下降して行く。
【００２９】
ここで、ライン２上の電位が負電位に到達すると、ダイオードＤが順方向にバイアスされることになり、図１０（ｅ）の太線矢印にて示されるが如き経路にてで電流が流れ始める。
これら一連の動作により、図８に示されるが如く、波高値ＶＶを有する正弦波状のパルスＧＰが生成される。尚、かかる波高値ＶＶは、直流電源Ｂ１が発生する電圧値より高くなる。
【００３０】
そこで、かかるパルスＧＰを、図２に示されるが如き維持パルスＩＰｙ、ＩＰｘ、画素データパルスＤＰとして用いるのである。
図１１は、図７に示されるフライバックパルス出力回路を、
行電極駆動回路３１における維持パルスＩＰｙ発生回路
行電極駆動回路４１における維持パルスＩＰｘ発生回路
列電極駆動回路２１における画素データパルスＤＰ発生回路
として用いた場合の適用例を示す図である。
【００３１】
尚、図１１においては、ＰＤＰ１０が保有する全電極の内、行電極Ｘ１、Ｙ１、及びＺ１を駆動する分のみ記載してある。
維持パルスＩＰｙを生成するにあたり、駆動制御回路５１は、図１２に示されるが如く論理レベル”０”及び”１”を繰り返すスイッチング信号Ｓｙｉを、図１１に示される行電極駆動回路３１中のスイッチング素子Ｓに供給する。これにより、図１２に示されるが如く、波高値ＶＣを有する正弦波状の維持パルスＩＰｙが繰り返し生成され、これが行電極Ｙ１に印加される。尚、この際、行電極駆動回路３１に設けられているフライバックパルス出力回路の直流電源Ｂ１の電圧値は、上記波高値ＶＣより低い値で良い。
【００３２】
又、維持パルスＩＰｘを生成するにあたり、駆動制御回路５１は、図１３に示されるが如く論理レベル”０”及び”１”を繰り返すスイッチング信号Ｓｙｉを、図１１に示される行電極駆動回路４１中のスイッチング素子Ｓに供給する。これにより、図１３に示されるが如く、波高値ＶＣを有する正弦波状の維持パルスＩＰｘが繰り返し生成され、これが行電極Ｘ１に印加される。尚、この際、行電極駆動回路４１に設けられているフライバックパルス出力回路の直流電源Ｂ１の電圧値は、上記波高値ＶＣより低い値で良い。
【００３３】
又、画素データパルスＤＰを生成するにあたり、駆動制御回路５１は、図１４に示されるが如く論理レベル”０”及び”１”を繰り返すスイッチング信号ＳＤを、図１１に示される列電極駆動回路２１中のスイッチング素子Ｓに供給する。これにより、図１４に示されるように、波高値ＶＤを有する正弦波状のパルスが繰り返しライン２上に生成される。ここで、スイッチング素子ＳＳは、論理レベル”１”の画素データが供給されている場合にのみ接続状態となって、上記ライン２上に生成されたパルスを画素データパルスＤＰとして列電極Ｚ１に印加する。尚、この際、列電極駆動回路２１に設けられているフライバックパルス出力回路の直流電源Ｂ１の電圧値は、上記波高値ＶＤより低い値で良い。
【００３４】
以上の如く、図７に示されるが如きフライバックパルス出力回路によれば、直流電源Ｂ１の電圧値は各駆動パルスの波高値よりも低くすることが出来るので、低消費電力化が図れる。又、図７に示されるようにスイッチング素子Ｓの一端は接地電位となっているので、このスイッチング素子ＳをＭＯＳトランジスタ化するにあたり、図５に示されるが如きフォトカプラＰＣ、電源Ｂ２、及びドライバＤＶ等の付加回路が不要となる。よって、図３に示されるが如き電極駆動回路に比してその回路規模を小規模化できる。更に、使用しているスイッチング素子が１つで済むので、図３に示される電極駆動回路に比して高速動作が可能となる。又、全共振を利用してパルスを発生する構成となっているので、ＥＭＩ妨害が少ないというメリットがある。
【００３５】
尚、上述の如く、図７に示されるフライバックパルス出力回路では大型のＰＤＰを駆動した場合、放電電流が増加すると共振コンデンサの容量不足等により、この駆動パルスの波高値が不安定になる場合がある。
図１５は、かかる点に鑑みて為されたフライバックパルス出力回路の他の実施例を示す図である。
【００３６】
図１５に示されるフライバックパルス出力回路においては、図７に示される回路に、ピークホールド回路ＰＨ、抵抗Ｒ１及びＲ２からなるピーク電圧値検出手段を付加すると共に、直流電源Ｂ１を可変直流電源Ｂ１’に変更している。ピークホールド回路ＰＨは、ライン２及びＰＤＰ接地電位ＶＳ間に生じた電位差を抵抗Ｒ１及びＲ２にて分圧した値に基づき、ライン２上に発生した電圧のピーク電圧値を検出して保持し、これを可変直流電源Ｂ１’に供給する。可変直流電源Ｂ１’は、かかるピーク電圧値に応じた直流の電源電圧を発生し、これをコンデンサＣ１の両端に印加する。
【００３７】
かかる構成により、ライン２上に発生した駆動パルスの波高値が常に所望の一定値に安定するように、可変直流電源Ｂ１’において発生する直流の電源電圧値を調整するのである。すなわち、駆動パルスの波高値を逐次検出し、この検出した波高値に応じた分だけ可変直流電源Ｂ１’で発生する電源電圧値を調整することにより、駆動パルスの波高値を安定化しているのである。
【００３８】
尚、電源電圧値を調整する代わりに、スイッチング素子Ｓにおける接続及び遮断の期間比を上記ピーク電圧値に応じて調整せしめるようにしても良い。
図１６は、かかる点に鑑みて為されたフライバックパルス出力回路の更に他の実施例を示す図である。
図１６に示されるフライバックパルス出力回路においては、図７に示される回路に、図１５と同様なピークホールド回路ＰＨ、抵抗Ｒ１及びＲ２と、デューティ調整回路ＤＨを付加する構成としている。デューティ調整回路ＤＨは、ピークホールド回路ＰＨから供給されたピーク電圧値に基づいて、駆動制御回路５１から供給されたスイッチング信号のデューティ比を調整し、このデューティ調整されたスイッチング信号ＳＷＣをスイッチング素子Ｓに供給する。すなわち、スイッチング素子Ｓが接続状態となっている期間と、遮断状態となっている期間との期間比を上記ピーク値に応じて調整せしめるのである。
【００３９】
かかる構成により、例えば、ライン２上に発生した駆動パルスの波高値が所望の値よりも低い場合には、デューティ調整回路ＤＨは、スイッチング素子Ｓが接続状態となっている期間を長くして、上記スイッチング信号のデューティ調整を行う。この際、図１７に示されるように、スイッチング素子Ｓが接続状態となっている期間が長いほどコイルＬを流れる電流量が増大して、ライン２上に生成される駆動パルスの波高値も高くなって行くのである。
【００４０】
尚、スイッチング素子Ｓにおける接続及び遮断期間の比を調整する代わりに、図１８に示されるように、接続及び遮断の切り替え周期を調整するようにしても、同様に、駆動パルスの波高値を制御することが出来る。
この際、図１８に示されるように、スイッチング素子Ｓにおける接続及び遮断の切り替え周期を長くするほど、コイルＬを流れる電流量が増大して、ライン２上に生成される駆動パルスの波高値も高くなって行くのである。
【００４１】
【発明の効果】
以上、詳述した如く、本発明による表示パネルの駆動装置は、コンデンサ及びコイルからなる共振回路を用いた全共振を利用した動作により、各種の駆動パルスを発生する構成としている。更に、駆動パルスのピーク電圧値に応じて直流電源で発生すべき直流電圧の値を調整することにより駆動パルスの波高値を一定値に保つようにしている。
よって、かかる構成によれば、発生すべき駆動パルスの波高値よりも低い電圧値を有する直流電源で各種駆動パルスを発生することが出来るようになるので、低消費電力化を図ることが出来る。又、使用しているスイッチング手段は１系統で済むと共に、小容量のコンデンサを用いても波高値の安定した駆動パルスを生成可能となるので、回路の小規模化及び高速動作が実現出来る。更に、全共振を利用して駆動パルスを発生する構成となっているので、ＥＭＩ妨害が少ないというメリットがある。
【図面の簡単な説明】
【図１】自発光型の平面パネルを用いた従来の表示装置の概略構成を示す図である。
【図２】各種駆動パルスの印加タイミングを示す図である。
【図３】行電極駆動回路３０に設けられている駆動パルス発生回路を示す図である。
【図４】図３に示される駆動パルス発生回路の内部動作波形図である。
【図５】図３に示される駆動パルス発生回路におけるスイッチング素子Ｓ１〜Ｓ３をＭＯＳトランジスタにて形成した場合の回路を示す図である。
【図６】本発明の駆動装置を備えた表示装置の概略構成を示す図である。
【図７】本発明による駆動装置としてのフライバックパルス出力回路を示す図である。
【図８】図７に示されるフライバックパルス出力回路の動作波形図である。
【図９】図７に示されるフライバックパルス出力回路の動作を説明するための図である。
【図１０】図７に示されるフライバックパルス出力回路の動作を説明するための図である。
【図１１】図７に示されるフライバックパルス出力回路を、列電極駆動回路２１、行電極駆動回路３１及び４１各々での維持パルス発生回路、並びに画素データパルス発生回路として適用した場合の一例を示す図である。
【図１２】図１１に示される行電極駆動回路３１にて維持パルスＩＰｙを生成する際の内部動作波形を示す図である。
【図１３】図１１に示される行電極駆動回路４１にて維持パルスＩＰｘを生成する際の内部動作波形を示す図である。
【図１４】図１１に示される列電極駆動回路２１にて画素データパルスＤＰを生成する際の内部動作波形を示す図である。
【図１５】安定化回路を備えたフライバックパルス出力回路を示す図である。
【図１６】安定化回路を備えたフライバックパルス出力回路の他の構成を示す図である。
【図１７】図１６に示される回路にて、スイッチング信号のデューティ比を制御して駆動パルスの波高値を調整する際の動作波形を示す図である。
【図１８】図１６に示される回路にて、スイッチング信号の周期を制御して駆動パルスの波高値を調整する際の動作波形を示す図である。
【主要部分の符号の説明】
Ｂ１    直流電源
Ｂ１’    可変直流電源
Ｃ１，Ｃ２  コンデンサ
Ｄ    ダイオード
ＤＨ    デューティ調整回路
Ｌ  コイル
ＰＨ    ピークホールド回路
Ｓ    スイッチング素子
１０  ＰＤＰ
【図１】
0003568098.tif 000002
【図２】
0003568098.tif 000003
【図３】
0003568098.tif 000004
【図４】
0003568098.tif 000005
【図５】
0003568098.tif 000006
【図６】
0003568098.tif 000007
【図７】
0003568098.tif 000008
【図８】
0003568098.tif 000009
【図９】
0003568098.tif 000010
【図１０】
0003568098.tif 000011
【図１１】
0003568098.tif 000012
【図１２】
0003568098.tif 000013
【図１３】
0003568098.tif 000014
【図１４】
0003568098.tif 000015
【図１５】
0003568098.tif 000016
【図１６】
0003568098.tif 000017
【図１７】
0003568098.tif 000018
【図１８】
0003568098.tif 000019