(57)【特許請求の範囲】
【請求項１】
互いに直交して配される複数のワード線および複数のビット線と、上記ワード線とビット線の各交点に配され、各交点をそれぞれ形成するワード線およびビット線にそれぞれ接続される複数の不揮発性メモリセルとを有し、行アドレスデコーダのデコード信号に基づいて上記各ワード線が選択され、列アドレスデコーダのデコード信号に基づいて上記各ビット線が選択され、選択されたビット線がデータ出力線を介してセンスアンプに接続される不揮発性半導体記憶装置に於いて、
テストモード時に、上記各ワード線を選択するための上記行アドレスデコーダのデコード信号を無効として、全ワード線を活性化する手段と、
上記テストモード時に、上記各ビット線を選択するための上記列アドレスデコーダのデコード信号を無効として、全ビット線を上記データ出力線に接続する手段と、
上記テストモード時に、上記全ての不揮発性メモリセルの書き込み状態または消去状態における閾値電圧範囲よりも低い電位が与えられる第１の外部端子と、
通常使用時に上記行アドレスデコーダによって選択されたワード線に所定の電圧を与え、上記テストモード時に上記行アドレスデコーダによって活性化された全ワード線の電位を、上記第１の外部端子に与えられる電位に切り替えるワード線電位切り替え回路と、
上記テストモード時に所定の電位が与えられる第２の外部端子と、
上記テストモード時に、上記全ビット線が接続されたデータ出力線の接続を、上記センスアンプから上記第２の外部端子に切り替える出力先切り替え回路と
を備えて成ることを特徴とする不揮発性半導体記憶装置。
【請求項２】
互いに直交して配される複数のワード線および複数のビット線と、上記ワード線とビット線の各交点に配され、各交点をそれぞれ形成するワード線およびビット線にそれぞれ接続される複数の不揮発性メモリセルと、所定の電圧がそれぞれ与えられる第１の外部端子および第２の外部端子とを有し、行アドレスデコーダのデコード信号に基づいて上記各ワード線が選択され、列アドレスデコーダのデコード信号に基づいて上記各ビット線が選択され、選択されたビット線がデータ出力線を介してセンスアンプに出力される不揮発性半導体記憶装置のテスト方法に於いて、
上記全ワード線を活性化するとともに、上記全ビット線を上記データ出力線に接続する工程と、
上記活性化された全ワード線を上記第１の外部端子に接続して、該第１の外部端子に、上記全ての不揮発性メモリセルの書き込み状態または消去状態における閾値電圧範囲よりも低い電位を与えて、上記活性化された全ワード線の電位を、上記第１の外部端子に与えられる電位にするとともに、上記データ出力線を上記第２の外部端子に接続して上記データ出力線が接続された上記第２の外部端子に所定の電位を印加する工程と、
上記第２の外部端子に流れ込む電流を測定して、全ての不揮発性メモリセルの書き込み状態または消去状態における閾値電圧が適正な範囲にあるか否かを検査する工程と、
を含んで成ることを特徴とする、不揮発性半導体記憶装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置、及び、そのテスト方法に関するものである。
【０００２】
【従来の技術】
従来、不揮発性半導体記憶装置のデータをテストする際には、全アドレスに亙って、全ビットのデータの読み出しを行ってテストを実施している。
【０００３】
具体的には、図２に示すように、各出力データビット毎に設けられたメモリ部１に於いて、テストするアドレスが指定されると、上位（行）アドレスデコーダ３は、マトリクス状に配されたメモリセルＣ１１乃至Ｃｍｎから成るメモリセル部２のうち、該当アドレスに対応するメモリセルＣｉｊに接続されているワード線ＷＬｉを、ＨＡＤｉを”Ｈ”にすることで選択し、該ワード線ＷＬｉ上に配されている、Ｃｉｊを含むメモリセルＣｉ１乃至Ｃｉｎを全て活性化させる。さらに、下位（列）アドレスデコーダ４は、指定されたアドレスに対応するメモリセルＣｉｊが接続されているビット線ＢＬｊを認識し、ＬＡＤｊを”Ｈ”にすることで、各ビット線ＢＬ１乃至ＢＬｎと、センスアンプ５との間に介在するビット線スイッチＢＳＷ１乃至ＢＳＷｎのうち、該ビット線ＢＬｊの端部に設けられたビット線スイッチＢＳＷｊを導通させる。この結果、所望のメモリセルＣｉｊからの信号は、ビット線スイッチＢＳＷｊを介してセンスアンプ５へ伝えられ、センスアンプ５は、この信号を増幅して、データ出力端子より出力する。
【０００４】
以上の動作を、メモリ部１の全アドレスに亙って繰り返し行うことで、メモリ部１が記憶する全てのデータが、正常に書き込まれているか否かをテストすることができる。
【０００５】
しかしながら、上記構成のメモリ部１では、書き込まれたデータが正常か否かを検出する場合、全てのアドレスを任意の順序で個々に指定して、全てのビットのデータを読み出して検査する必要がある。したがって、メモリ部１の記憶容量が増大すればする程、テスト時間が増加するという問題がある。近年、半導体集積回路の集積度の向上に伴って、不揮発性メモリの記憶容量も増大しており、テスト時間の増大化が大きな問題となっている。
【０００６】
この問題点を解決するために、例えば、同一ワード線上に配された複数のメモリセルのデータを同時に外部端子に読み出す方法（特開平９−２５１７９９）等が考案されている。
【０００７】
【発明が解決しようとする課題】
従来の全アドレスを個々に指定して全メモリセルの内容を順に読み出していく方法では、メモリの記憶容量が増加するにつれて、テスト時間も増えるという問題がある。また、同一ワード線上に配された複数のメモリセルの内容を同時に検査する方法を採用すると、同時に検査するメモリセルの個数ｎを増やせば、確かにテスト時間は、従来の方法の１／ｎになるが、そのためには、メモリにｎ本の外部端子を設けなければならず、ｎを増やすことには限界がある。
【０００８】
本発明は、以上の点に鑑み為されたものであり、その目的は、メモリの記憶容量に拘わりなく、また、多数の外部端子を必要とすることなく、１回の測定で、高速に、全メモリセルの閾値が適正な範囲にあるかどうかをテストすることのできる不揮発性半導体記憶装置、及び、そのテスト方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る半導体発光素子は、互いに直交して配される複数のワード線および複数のビット線と、上記ワード線とビット線の各交点に配され、各交点をそれぞれ形成するワード線およびビット線にそれぞれ接続される複数の不揮発性メモリセルとを有し、行アドレスデコーダのデコード信号に基づいて上記各ワード線が選択され、列アドレスデコーダのデコード信号に基づいて上記各ビット線が選択され、選択されたビット線がデータ出力線を介してセンスアンプに接続される不揮発性半導体記憶装置に於いて、テストモード時に、上記各ワード線を選択するための上記行アドレスデコーダのデコード信号を無効として、全ワード線を活性化する手段と、上記テストモード時に、上記各ビット線を選択するための上記列アドレスデコーダのデコード信号を無効として、全ビット線を上記データ出力線に接続する手段と、上記テストモード時に、上記全ての不揮発性メモリセルの書き込み状態または消去状態における閾値電圧範囲よりも低い電位が与えられる第１の外部端子と、通常使用時に上記行アドレスデコーダによって選択されたワード線に所定の電圧を与え、上記テストモード時に上記行アドレスデコーダによって活性化された全ワード線の電位を、上記第１の外部端子に与えられる電位に切り替えるワード線電位切り替え回路と、上記テストモード時に所定の電位が与えられる第２の外部端子と、上記テストモード時に、上記全ビット線が接続されたデータ出力線の接続を、上記センスアンプから上記第２の外部端子に切り替える出力先切り替え回路とを備えて成ることを特徴とするものである。
【００１０】
また、本発明に係る半導体発光素子のテスト方法は、互いに直交して配される複数のワード線および複数のビット線と、上記ワード線とビット線の各交点に配され、各交点をそれぞれ形成するワード線およびビット線にそれぞれ接続される複数の不揮発性メモリセルと、所定の電圧がそれぞれ与えられる第１の外部端子および第２の外部端子とを有し、行アドレスデコーダのデコード信号に基づいて上記各ワード線が選択され、列アドレスデコーダのデコード信号に基づいて上記各ビット線が選択され、選択されたビット線がデータ出力線を介してセンスアンプに出力される不揮発性半導体記憶装置のテスト方法に於いて、上記全ワード線を活性化するとともに、上記全ビット線を上記データ出力線に接続する工程と、上記活性化された全ワード線を上記第１の外部端子に接続して、該第１の外部端子に、上記全ての不揮発性メモリセルの書き込み状態または消去状態における閾値電圧範囲よりも低い電位を与えて、上記活性化された全ワード線の電位を、上記第１の外部端子に与えられる電位にするとともに、上記データ出力線を上記第２の外部端子に接続して上記データ出力線が接続された上記第２の外部端子に所定の電位を印加する工程と、上記第２の外部端子に流れ込む電流を測定して、全ての不揮発性メモリセルの書き込み状態または消去状態における閾値電圧が適正な範囲にあるか否かを検査する工程と、を含んで成ることを特徴とするものである。
【００１１】
上記の構成を有する本発明により、記憶容量の増加に拘わりなく、１回の測定で高速に全メモリセルの閾値が適正な範囲にあるかどうかをテストすることのできる不揮発性半導体記憶装置、並びに、そのテスト方法を提供することができるものである。また、特開平９−２５１７９９の方法のように、多数の外部端子も必要としないものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１３】
図１は、本発明の一実施形態であるフラッシュメモリの回路構成図である。なお、図２の従来技術の構成要素と同一の構成要素には、同一の符号を付して、その詳細な説明は省略する。
【００１４】
まず、図１の回路構成について説明する。
【００１５】
図１に於いて、ＴＳＴ１は、通常使用時か、所定のテストモード時かを切り替えるテスト制御信号であり、通常使用時に於いては、ＴＳＴ１＝”Ｌ”となり、所定のテストモード時は、ＴＳＴ１＝”Ｈ”となる。
【００１６】
出力先切り替え回路ＳＷＴは、ＴＳＴ１の信号によって、データ出力線６の信号を、センスアンプ５と、外部端子９のどちらか一方に接続する切り替え回路であり、通常使用時は、データ出力線６をセンスアンプ５に接続し、テストモード時は、データ出力線６を外部端子９に接続する。
【００１７】
ワード線選択回路１０は、通常使用時は、上位アドレスデコーダ３からの入力がそのまま出力され（ＨＡＤ１’＝ＨＡＤ１、ＨＡＤ２’＝ＨＡＤ２、…、ＨＡＤｍ’＝ＨＡＤｍ）、テストモード時は、その出力が全て’Ｈ’となる（ＨＡＤ１’＝”Ｈ”、ＨＡＤ２’＝”Ｈ”、…、ＨＡＤｍ’＝”Ｈ”）ように構成された回路である。
【００１８】
ビット線選択回路１１は、通常使用時は、下位アドレスデコーダ４からの入力がそのまま出力され（ＬＡＤ１’＝ＬＡＤ１、ＬＡＤ２’＝ＬＡＤ２、…、ＬＡＤｎ’＝ＬＡＤｎ）、テストモード時は、その出力が全て’Ｈ’となる（ＬＡＤ１’＝”Ｈ”、ＬＡＤ２’＝”Ｈ”、…、ＬＡＤｎ’＝”Ｈ”）ように構成された回路である。
【００１９】
また、ワード線電位切り替え回路７は、通常使用時は、例えば、電源電圧ＶＤＤを出力し、テストモード時は、外部端子８に与えられた所定の電位を直接出力する回路である。
【００２０】
次に、テストモード時の動作について説明する。
【００２１】
テストモード時には、上位アドレスデコーダ３からの出力信号によらず、ワード線選択回路１０の全出力は”Ｈ”に固定され、よって、全ワード線ＷＬ１、…、ＷＬｍが選択されて、メモリセル部２の全メモリセルＣ１１、…、Ｃｍｎが活性化される。さらに、下位アドレスデコーダ４の出力信号によらずに、ビット線選択回路１１の全出力は”Ｈ”に固定されるので、ビット線スイッチＢＳＷ１、…、ＢＳＷｎが全て導通状態となり、その結果、全ビット線ＢＬ１、…、ＢＬｎがデータ出力線６に接続される。
【００２２】
また、ワード線電位切り替え回路７により、ワード線ＷＬ１、…、ＷＬｍの電位は、外部端子８から供給される電位に固定され、さらに、出力先切り替え回路ＳＷＴにより、データ出力線６が外部端子９に接続される。このとき、外部端子８と９に適当な電圧を供給し、かつ、外部端子９に流れ込む電流を測定することで、全メモリセル閾値のバラツキの最高点または最低点を把握し、全メモリセルの閾値が適正な範囲にあるかどうかの検査を行うことができる。
【００２３】
すなわち、例えば、全メモリセルに”０”データの書き込みを行った後、所定のテストモードに設定し、外部端子８に、”０”データと”１”データ閾値の中間の電位（３Ｖ）を印加して、外部端子９に適当な電位（１Ｖ）を与えながら、電流を測定することで、全メモリセルに”０”データが書き込めたかどうかのテストが１回の測定で高速に行える。通常、”０”データの閾値は、４〜５Ｖであるため、メモリセルの制御ゲートに３Ｖを印加しても、電流は流れない。この電流が流れるか否かにより、判定するものであり、外部端子９に電流が流れなければ、全メモリセルへの”０”データ書き込みが正しく行われていることになり、外部端子９に電流が流れれば、書き込みが不十分なメモリセルが存在していることになる。
【００２４】
なお、本実施形態に於いて、”０”データとは、メモリセルの浮遊ゲートに電荷（電子）が蓄積された状態（閾値：大）であり、”１”データとは、メモリセルの浮遊ゲートに電荷（電子）が蓄積されていない（消去）状態（閾値：小）である。図３は、メモリセルの消去状態（”１”データ）と、書き込み（蓄積）状態（”０”データ）の閾値の分布を示す図である。横軸を、しきい値電圧（Ｖ）、縦軸を、分布として、しきい値電圧に対するメモリセルの数を示す。
【００２５】
次に、全メモリセルに”１”データの書き込み（消去）を行った後のテストについて説明する。これは、メモリセルが過剰消去されていないかどうかをテストするものである。全メモリセルに”１”データの書き込み（消去）を行った後、所定のテストモードに設定し、外部端子８に０Ｖを印加して、外部端子９に適当な電位（１Ｖ）を与えながら、電流を測定することで、全メモリセルに”１”データが正しく書き込めたかどうか（過剰消去が無いかどうか）のテストが１回の測定で高速に行える。通常、”１”データの閾値は、０．５〜１．２Ｖであるため、メモリセルの制御ゲートに０Ｖを印加しても、電流は流れない。この電流が流れるか否かにより、判定するものであり、外部端子９に電流が流れなければ、全メモリセルへの”１”データ書き込みが正しく行われている（過剰消去は無い）ことになり、外部端子９に電流が流れれば、過剰消去のメモリセルが存在していることになる。
【００２６】
最後に、通常使用時の動作について説明する。
【００２７】
通常使用時は、指定されたアドレスに基づいて、例えば、該当アドレスに対応するメモリセルがＣｉｊであるとき、従来技術と同じく、上位アドレスデコーダ３のＨＡＤｉが”Ｈ”になり、かつ、下位アドレスデコーダ４のＬＡＤｊが”Ｈ”になる。また、通常使用時は、ワード線選択回路１０の対応する入力と出力が等しく、かつ、ビット線選択回路１１の対応する入力と出力が等しいので、ＨＡＤｉ’が”Ｈ”になり、ＬＡＤｊ’が”Ｈ”になるのは明らかである。よって、ワード線ＷＬｉが選択され（電源電位ＶＤＤ＝３Ｖに設定され）、かつ、ビット線スイッチＢＳＷｊが導通するので、ビット線ＢＬｊがデータ出力線６と接続する。
【００２８】
出力先切り替え回路ＳＷＴは、センスアンプ５を選択しており、所望のメモリセルＣｉｊからの信号は、ビット線選択スイッチＢＳＷｊおよび出力先切り替え回路ＳＷＴを介してセンスアンプ５に伝えられる。
【００２９】
この時のメモリ部１の動作は、ワード線選択回路１０およびビット線選択回路１１を介してメモリセルが選択されることと、メモリセルの信号が出力先切り替え回路ＳＷＴを介してセンスアンプ５に伝達されることを除いて従来技術と同一であり、ワード線選択回路１０とビット線選択回路１１は、通常使用時は、対応する入力と出力が常に等しくなることと、出力先切り替え回路ＳＷＴは、通常使用時は、常にセンスアンプ５に接続されていることから、通常使用時のメモリの出力が、従来と同一になることは明らかである。
【００３０】
【発明の効果】
以上、詳細に説明したように、本発明の不揮発性半導体記憶装置は、互いに直交して配される複数のワード線および複数のビット線と、上記ワード線とビット線の各交点に配され、該両線に接続される不揮発性メモリセルとを有する不揮発性半導体記憶装置に於いて、所定のテストモード時に、ワード線を選択するためのデコード信号を無効として、全ワード線を活性化する手段を備えた行アドレスデコーダと、第１の外部端子と、上記活性化された全ワード線の電位を、上記第１の外部端子に与えられる電位によって制御するワード線電位切り替え回路と、所定のテストモード時に、ビット線を選択するためのデコード信号を無効として、全ビット線をデータ出力線に接続する手段を備えた列アドレスデコーダと、第２の外部端子と、上記全ビット線が接続されたデータ出力線を、上記第２の外部端子に接続する出力先切り替え回路とを備えて成ることを特徴とするものであり、また、本発明の不揮発性半導体記憶装置のテスト方法は、互いに直交して配される複数のワード線および複数のビット線と、上記ワード線とビット線の各交点に配され、該両線に接続される不揮発性メモリセルとを有する不揮発性半導体記憶装置のテスト方法に於いて、全ワード線を活性化する工程と、全ビット線をデータ出力線に接続する工程と、上記活性化された全ワード線の電位を、第１の外部端子の電位により制御する工程と、上記データ出力線が接続された第２の外部端子に所定の電位を印加する工程と、上記第２の外部端子に流れ込む電流を測定して、全メモリセルの閾値が適正な範囲にあるか否かを検査する工程とを含んで成ることを特徴とするものである。かかる本発明の不揮発性半導体記憶装置およびそのテスト方法によれば、その記憶容量の増加に拘わりなく、また、多数の外部端子を必要とすることなく、１回の測定で高速に全メモリセルの閾値が適正な範囲にあるかどうかをテストすることが可能となるものである。また、通常使用時は、従来と同じ方法でメモリセルへのアクセスが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態であるフラッシュメモリの回路構成図である。
【図２】従来のフラッシュメモリの回路構成図である。
【図３】メモリセルの消去状態（”１”データ）と、書き込み状態（”０”データ）のしきい値の分布を示す図である。
【符号の説明】
１                            メモリ部
２                            メモリセル部
３                            上位（行）アドレスデコーダ
４                            下位（列）アドレスデコーダ
５                            センスアンプ
６                            データ出力線
７                            ワード線電位切り替え回路
８、９                        外部端子
１０                          ワード線選択回路
１１                          ビット線選択回路
ＳＷＴ                        出力先切り替え回路
ＷＬ１〜ＷＬｍ                ワード線
ＢＬ１〜ＢＬｎ                ビット線
Ｃ１１〜Ｃｍｎ                メモリセル
ＢＳＷ１〜ＢＳＷｎ            ビット線選択スイッチ
【図１】
0003594218.tif 000002
【図２】
0003594218.tif 000003
【図３】
0003594218.tif 000004