(57)【特許請求の範囲】
【請求項１】
電源投入を検出してワンショットのパワーオンパルスを生成し出力するパワーオンパルス発生部と、前記パワーオンパルスのアクティブレベルへの変化を検出して初期化対象回路の初期化のためのパワーオンリセット信号をアクティブレベルとし、複数の初期化完了信号の全てがアクティブレベルに変化したことを検出して前記パワーオンリセット信号をインアクティブレベルとする初期化完了信号検出部とを有するパワーオンリセット信号生成部と、
内部に初期化対象回路の初期化動作を模擬しかつ初期化時間が前記初期化対象回路より大きい初期化模擬回路を有し、パワーオンリセット信号を入力し初期化模擬回路の論理状態が反転して初期化完了状態になったことを検出して前記初期化完了信号をそれぞれ出力する複数の初期化完了判定部とを備えることを特徴とするパワーオンリセット回路。
【請求項２】
前記初期化完了判定部が、
パワーオンリセット信号が入力する第１のインバータ回路と、
前記第１のインバータ回路の出力を第１の入力端に入力し出力端が第１の接続点に接続した２入力ＮＡＮＤ回路と、
入力端が前記第１の接続点に接続し出力端が第２の接続点に接続するとともに前記２入力ＮＡＮＤ回路の第２の入力端に接続した第２のインバータ回路と、
前記第１の接続点と接地端子との間に設けた第１の容量素子と、
前記第２の接続点と電源端子との間に設けた第２の容量素子と、
前記第１の接続点に入力端が接続し出力端から初期化完了信号を出力するバッファ回路とを有する請求項１記載のパワーオンリセット回路。
【請求項３】
前記初期化完了判定部が、
パワーオンリセット信号を入力する第１のインバータ回路と、
ソースが電源端子に接続しゲートが前記第１のインバータ回路の出力端に接続しドレインが第１の接続点に接続したＰチャネルＭＯＳトランジスタと、
一端が前記第１の接続点に接続し他端が接地端子に接続した抵抗素子と、
前記第１の接続点に入力端が接続し出力端が第２の接続点に接続した第２のインバータ回路と、
入力端が前記第２の接続点に接続され出力端が前記第１の接続点に接続された第３のインバータ回路と、
入力端が前記第２の接続点に接続し初期化完了信号を出力する第４のインバータ回路とを有する請求項１記載のパワーオンリセット回路。
【請求項４】
前記初期化完了信号検出部が、
パワーオンパルスがセット入力端に入力し、出力端からパワーオンリセット信号を出力するセットリセットフリップフロップと、
複数の初期化完了信号を入力し出力端が前記セットリセットフリップフロップのリセット入力端に接続された多入力ＡＮＤ回路とを有する請求項１記載のパワーオンリセット回路。
【請求項５】
前記初期化完了信号検出部が、
パワーオンパルスが第１の入力端に入力し、出力端からパワーオンリセット信号を出力する２入力ＯＲ回路と、
複数の初期化完了信号を入力し、出力端が前記２入力ＯＲ回路の第２の入力端に接続された多入力ＮＡＮＤ回路とを有する請求項１記載のパワーオンリセット回路。
【請求項６】
電源投入を検出して初期化対象回路を初期化するためのパワーオンリセット信号をアクティブレベルとし、複数の初期化完了信号の全てがアクティブレベルに変化したことを検出して前記パワーオンリセット信号をインアクティブレベルとするパワーオンリセット信号生成部と、
それぞれに初期化対象回路の初期化動作を模擬する初期化模擬回路を有し前記パワーオンリセット信号を入力して前記初期化模擬回路の論理状態が反転し初期化完了状態になったことを検出し前記初期化完了信号を出力する複数の初期化完了判定部とを備え、
前記複数の初期化完了判定部のうち１個が、前記パワーオンリセット信号生成部から初期化対象回路までの配線経路が最も長い前記パワーオンリセット信号の信号線の遠端から入力して設けられ、
前記複数の初期化完了判定部のうち他の１個が、初期化対象回路が最も多数接続されている前記パワーオンリセット信号の信号線の遠端から入力して設けられていることを特徴とするパワーオンリセット回路を備えた半導体集積回路装置。
【請求項７】
電源投入を検出してワンショットのパワーオンパルスを生成し出力するパワーオンパルス発生部と、前記パワーオンパルスのアクティブレベルへの変化を検出して初期化対象回路の初期化のためのパワーオンリセット信号をアクティブレベルとし、複数の初期化完了信号の全てがアクティブレベルに変化したことを検出して前記パワーオンリセット信号をインアクティブレベルとする初期化完了信号検出部とを有するパワーオンリセット信号生成部と、
内部に初期化対象回路の初期化動作を模擬しかつ初期化時間が前記初期化対象回路より大きい初期化模擬回路を有し、パワーオンリセット信号を入力し初期化模擬回路の論理状態が反転して初期化完了状態になったことを検出して前記初期化完了信号をそれぞれ出力する複数の初期化完了判定部と、
テストモードにおいて複数の前記初期化完了信号のうち少なくとも１個の初期化完了信号を外部端子に出力するテスト出力セレクタとを備えることを特徴とするパワーオンリセット回路。
【請求項８】
電源投入を検出して初期化対象回路を初期化するためのパワーオンリセット信号をアクティブレベルとし、複数の初期化完了信号の全てがアクティブレベルに変化したことを検出して前記パワーオンリセット信号をインアクティブレベルとするパワーオンリセット信号生成部と、
それぞれに初期化対象回路の初期化動作を模擬する初期化模擬回路を有し前記パワーオンリセット信号を入力して前記初期化模擬回路の論理状態が反転し初期化完了状態になったことを検出し前記初期化完了信号を出力する複数の初期化完了判定部と、
テストモードにおいて複数の前記初期化完了信号のうち少なくとも１個の初期化完了信号を外部端子に出力するテスト出力セレクタとを備え、
前記複数の初期化完了判定部のうち１個が前記パワーオンリセット信号生成部から初期化対象回路までの配線経路が最も長い前記パワーオンリセット信号の信号線の遠端から入力して設けられ、
前記複数の初期化完了判定部のうち他の１個が初期化対象回路の最も多数接続されている前記パワーオンリセット信号の信号線の遠端から入力して設けられていることを特徴とするパワーオンリセット回路を備えた半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パワーオンリセット回路およびそれを備えた半導体集積回路装置に関し、特に、電源投入時に半導体集積回路装置内のラッチ回路、フリップフロップ等の初期化が必要な初期化対象回路の初期化を確実に実行できるパワーオンリセット回路およびそれを備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
パワーオンリセット回路は、電源投入を検知して自動的に大規模集積回路（ＬＳＩ）内のラッチ回路やフリップフロップ（以下Ｆ／Ｆと略記）等の初期化対象回路に対するリセット信号を発生させてＬＳＩ全体の初期化を行う目的で用いられている。
【０００３】
図９（ａ）の第１の従来例のパワーオンリセット回路７０は、ＶＣＣ電源端子と接地の間に設けられた抵抗７１と容量７２との接続点ＮＥの電位変化をインバータ回路７３で検出して反転出力することによりワンショットのパワーオンパルスＰＯＰを出力する。図９（ｂ）はＶＣＣ電源投入後の接続点ＮＥの電位およびパワーオンパルスＰＯＰの変化を示す。しかし、第１の従来例では、容量７２を大きな容量値とすると占有面積が大となり、ＬＳＩのチップサイズが増大する。このため、この従来例ではそのままパワーオンリセット信号として使用するパワーオンパルスＰＯＰのハイレベル期間を十分に長く確保することができず、ＬＳＩ内の一部の初期化対象回路がリセットされずに初期化不良が発生することがあった。
【０００４】
図１０は、初期化不良の発生を防止するために、パワーオンリセット信号のアクティブ出力期間を所望の時間確保することのできる公知技術である。
【０００５】
図１０（ａ）は、特開昭６１−１９８９１４号公報に記載された第２の従来例であり、図９（ａ）のパワーオンパルス発生回路７０の出力であるパワーオンパルスＰＯＰをセットリセットフリップフロップ（ＳＲ−Ｆ／Ｆ）８１のセット側に入力することにより、パワーオンパルスＰＯＰのローレベルからハイレベルへの変化に同期して、ＳＲ−Ｆ／Ｆ８１のＱ側出力であるパワーオンリセット信号ＰＯＮはローレベルからハイレベルに変化する。
【０００６】
外部からリセット信号ＲＳＴを入力してＳＲ−Ｆ／Ｆ８１をリセットすることによりパワーオンリセット信号ＰＯＮをハイレベルからローレベルに変化させることができるので、パワーオンリセット信号ＰＯＮのアクティブ期間を外部から設定することができ、ＬＳＩ内の電源投入後にリセットする必要のある全てのラッチ回路，Ｆ／Ｆ等の初期化対象回路に対して十分なアクティブ期間を有するパワーオンリセット信号ＰＯＮを供給することができる。
【０００７】
図１０（ｂ）は、特開平５−２９１９１５号公報に記載された第３の従来例であり、内部に備えたタイマ８２に予め設定された時間を計時後にＳＲ−Ｆ／Ｆ８１のリセット信号を発生するようにした点が第２の従来例と異なる。パワーオンパルスＰＯＰのハイレベルへの変化に同期してＳＲ−Ｆ／Ｆ８１がセットされるとともにタイマ８２が計時を開始し、予め設定された時間計時後するとタイマ８２からのリセット信号によりＳＲ−Ｆ／Ｆ８１がリセットされるので、電源投入後からタイマ８２に設定された時間の期間パワーオンリセット信号ＰＯＮをアクティブとして供給することができる。
【０００８】
【発明が解決しようとする課題】
以上のように、電源投入後にリセットする必要のある初期化対象回路に対して十分なアクティブ期間を有するパワーオンリセット信号を供給しなければならない。しかしながら一方では、電源投入後に、ＬＳＩが速やか動作を開始できることが望ましく、必要限度を大幅に超えたパワーオンリセット時間を設定することは、無駄な待ち時間を増加させてしまい望ましくない。
【０００９】
第２の従来例では、ＳＲ−Ｆ／Ｆのリセット信号をＬＳＩ外部から入力するために、製造ばらつきによるＬＳＩ内のＦ／Ｆ特性の変化を考慮して適切なタイミングでリセット信号を供給することが困難であり、安全性を考慮してパワーオンリセット時間を過大にとらざるをえない。
【００１０】
第３の従来例では、タイマが同一のＬＳＩに搭載されるために、第２の従来例よりは製造ばらつきを考慮してタイマの計時時間を設定できる余地がある。しかしながら、タイマの計時の単位時間であるクロックの周期を決めるクロック発振器の特性とＦ／Ｆの特性との製造ばらつきによる変化を考慮して無駄な待ち時間を極力減少させたパワーオンリセット信号が得られるように設定することは容易ではなく、また、クロック発振器が、例えば水晶発振回路、リングオシレータ、ＣＲ発振回路のいずれかにより製造ばらつきでのクロック周期の変化量が異なるので、タイマの計時時間をクロック発振器の種類により変更しなければならず設計が煩雑となる。
【００１１】
本発明の目的は、ＬＳＩの製造工程における製造ばらつきによる回路特性の変化に依存せず、適切な時間内で確実にＬＳＩの初期化を実現するパワーオンリセット回路およびそれを備えた半導体集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の第１の発明のパワーオンリセット回路は、電源投入を検出してワンショットのパワーオンパルスを生成し出力するパワーオンパルス発生部と、前記パワーオンパルスのアクティブレベルへの変化を検出して初期化対象回路の初期化のためのパワーオンリセット信号をアクティブレベルとし、複数の初期化完了信号の全てがアクティブレベルに変化したことを検出して前記パワーオンリセット信号をインアクティブレベルとする初期化完了信号検出部とを有するパワーオンリセット信号生成部と、内部に初期化対象回路の初期化動作を模擬しかつ初期化時間が前記初期化対象回路より大きい初期化模擬回路を有し、パワーオンリセット信号を入力し初期化模擬回路の論理状態が反転して初期化完了状態になったことを検出して前記初期化完了信号をそれぞれ出力する複数の初期化完了判定部とを備えている。
【００１３】
第２の発明のパワーオンリセット回路を備えた半導体集積回路装置は、電源投入を検出して初期化対象回路を初期化するためのパワーオンリセット信号をアクティブレベルとし、複数の初期化完了信号の全てがアクティブレベルに変化したことを検出して前記パワーオンリセット信号をインアクティブレベルとするパワーオンリセット信号生成部と、それぞれに初期化対象回路の初期化動作を模擬する初期化模擬回路を有し前記パワーオンリセット信号を入力して前記初期化模擬回路の論理状態が反転し初期化完了状態になったことを検出し前記初期化完了信号を出力する複数の初期化完了判定部とを備え、前記複数の初期化完了判定部のうち１個が、前記パワーオンリセット信号生成部から初期化対象回路までの配線経路が最も長い前記パワーオンリセット信号の信号線の遠端から入力して設けられ、前記複数の初期化完了判定部のうち他の１個が、初期化対象回路が最も多数接続されている前記パワーオンリセット信号の信号線の遠端から入力して設けられている。
【００１４】
第３の発明のパワーオンリセット回路は、電源投入を検出してワンショットのパワーオンパルスを生成し出力するパワーオンパルス発生部と、前記パワーオンパルスのアクティブレベルへの変化を検出して初期化対象回路の初期化のためのパワーオンリセット信号をアクティブレベルとし、複数の初期化完了信号の全てがアクティブレベルに変化したことを検出して前記パワーオンリセット信号をインアクティブレベルとする初期化完了信号検出部とを有するパワーオンリセット信号生成部と、内部に初期化対象回路の初期化動作を模擬しかつ初期化時間が前記初期化対象回路より大きい初期化模擬回路を有し、パワーオンリセット信号を入力し初期化模擬回路の論理状態が反転して初期化完了状態になったことを検出して前記初期化完了信号をそれぞれ出力する複数の初期化完了判定部と、テストモードにおいて複数の初期化完了信号のうち少なくとも１個の初期化完了信号を外部端子に出力するテスト出力セレクタとを備えている。
【００１５】
第４の発明のパワーオンリセット回路を備えた半導体集積回路装置は、電源投入を検出して初期化対象回路を初期化するためのパワーオンリセット信号をアクティブレベルとし、複数の初期化完了信号の全てがアクティブレベルに変化したことを検出して前記パワーオンリセット信号をインアクティブレベルとするパワーオンリセット信号生成部と、それぞれに初期化対象回路の初期化動作を模擬する初期化模擬回路を有し前記パワーオンリセット信号を入力して前記初期化模擬回路の論理状態が反転し初期化完了状態になったことを検出し前記初期化完了信号を出力する複数の初期化完了判定部と、テストモードにおいて複数の前記初期化完了信号のうち少なくとも１個の初期化完了信号を外部端子に出力するテスト出力セレクタとを備え、前記複数の初期化完了判定部のうち１個が前記パワーオンリセット信号生成部から初期化対象回路までの配線経路が最も長い前記パワーオンリセット信号の信号線の遠端から入力して設けられ、前記複数の初期化完了判定部のうち他の１個が初期化対象回路の最も多数接続されている前記パワーオンリセット信号の信号線の遠端から入力して設けられている。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態であるパワーオンリセット回路の回路図である。
【００１７】
パワーオンリセット回路１０は、電源の投入を検出してワンショットのパワーオンパルスＰＯＰを生成し出力するパワーオンパルス発生部２と、パワーオンパルスＰＯＰのアクティブレベルへの変化を検出してフリップフロップの初期化のためのパワーオンリセット信号ＰＯＮをアクティブレベルとし、複数の初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎの全てがアクティブレベルに変化したことを検出してパワーオンリセット信号ＰＯＮをインアクティブレベルとする初期化完了信号検出部３とを有するパワーオンリセット信号生成部１を備えている。また、内部に初期化対象回路の初期化動作を模擬しかつ初期化時間が前記初期化対象回路より大きい初期化模擬回路を有し、パワーオンリセット信号ＰＯＮを入力し、初期化模擬回路の論理状態が反転して初期化完了状態になったことを検出して初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎそれぞれを出力する複数の初期化完了判定部４−１，４−２，…４−ｎを、パワーオンリセット回路１０は備えている。
【００１８】
パワーオンリセット回路１０は、ＬＳＩ内に配置されたラッチ回路やＦ／Ｆ等の初期化対象回路に対して、電源投入と同時にパワーオンリセット信号ＰＯＮをアクティブレベルにして初期化を開始するとともに、それぞれの初期化完了判定部４−１，４−２，…４−ｎが内蔵する初期化対象回路の初期化動作を模擬する初期化模擬回路の初期化に要する時間をＬＳＩ内に配置されたラッチ回路やＦ／Ｆ等の初期化対象回路よりも大きくしておき、全ての初期化完了判定部４−１，４−２，…４−ｎにおいて初期化模擬回路が初期化完了状態に変化したと判定したときにＬＳＩ内の全ての初期化対象回路の初期化が完了したとみなし、初期化完了信号判定部３でパワーオンリセット信号ＰＯＮをノンアクティブレベルに戻す。
【００１９】
図２は、パワーオンリセット回路１０の各部の動作タイミング図である。ＶＣＣ電源投入後の電位上昇に追随してパワーオンパルスＰＯＰがＶＣＣレベルまで上昇するが、パワーオンパルス発生部として図９の第１の従来例の回路を用いるとすれば、容量値と抵抗値で定まる所定時間ＴＰＯＰが経過すると、パワーオンパルスＰＯＰは接地レベルに低下する。これに対して、パワーオンリセット信号ＰＯＮは、パワーオンパルスＰＯＰに追随してアクティブレベルであるＶＣＣレベルに上昇するが、パワーオンパルスＰＯＰがローレベルに変化してもアクティブレベルを維持し、初期化完了判定部４−１，４−２，…４−ｎからの初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎが全てアクティブレベルであるハイレベルに変化したことを初期化完了信号判定部３が検出した後にはじめてパワーオンリセット信号ＰＯＮをインアクティブレベルであるローレベルに変化させる。したがって、パワーオンリセット信号ＰＯＮの電源投入からインアクティブに戻るまでの期間ＴＰＯＮは、初期化完了信号ＲＪ１の電源投入からアクティブになるまでの期間Ｔ１、初期化完了信号ＲＪ２の電源投入からアクティブになるまでの期間Ｔ２，初期化完了信号ＲＪｎの電源投入からアクティブになるまでの期間Ｔｎのなかで最も大きい期間と同等以上となることが保証される。
【００２０】
初期化完了判定部を、パワーオンリセット信号ＰＯＮのパワーオンリセット信号生成部からの信号遅延量が最も大きくなると推定される個所を含むＬＳＩ内の複数の個所に設置することにより、製造ばらつきによるトランジスタ特性の変化のみならずメタル配線の幅や厚さのばらつきによる信号遅延量の変化に対応させてパワーオンリセット信号ＰＯＮのアクティブレベル期間ＴＰＯＮが自動的に変化するので、電源投入時にラッチ回路やＦ／Ｆ等の初期化対象回路の初期化実行を確実に保証することができ、第２および第３の従来例のようにパワーオンリセット信号ＰＯＮにアクティブレベル期間を過大に設定する必要がない。
【００２１】
図３（ａ）は、初期化完了判定部の一実施例の回路図であり、（ｂ）は、その動作タイミング図である。初期化完了判定部４ａは、接続点ＮＡにＮＡＮＤ回路１２の出力端およびインバータ回路１３の入力端が接続され、接続点ＮＢにＮＡＮＤ回路１２の一方の入力端およびインバータ回路１３の出力端が接続されて構成されたラッチ回路による初期化模擬回路を有しており、パワーオンリセット信号ＰＯＮがインバータ回路１１により反転されてＮＡＮＤ回路１３の他方の入力端に入力されている。接続点ＮＡと接地との間には容量１４が接続され、接続点ＮＢと電源ＶＣＣとの間には容量１５が接続され、接続点ＮＡを入力端に接続され入力と出力が同相のバッファ回路１６の出力端から初期化完了信号ＲＪａが出力される。
【００２２】
初期化完了判定部４ａは、図３（ｂ）に示すように、電源ＶＣＣの投入後、容量結合により接続点ＮＡはローレベルに停留し、接続点ＮＢはＶＣＣに追随して上昇するので、接続点ＮＡがローレベル、接続点ＮＢがハイレベルの状態で一旦安定し、初期化完了信号ＲＪａは、ローレベルとなっている。この状態にある初期化完了判定部４ａに対し、パワーオンリセット信号ＰＯＮをアクティブレベルとして維持することにより、ＮＡＮＤ回路１２の出力端と接続する接続点ＮＡのレベルはＶＣＣ電源の電位レベルに向かって上昇するので、初期化模擬回路であるＮＡＮＤ回路１２とインバータ回路１３からなるラッチ回路の論理状態が反転し、接続点ＮＡはハイレベルとなり、接続点ＮＢはローレベルとなって初期化されるので、電源投入後の初期化時間Ｔａ経過後に初期化完了信号ＲＪａはアクティブレベルのハイレベルとなり初期化完了を通知する。初期化完了判定部４ａでは、容量１４および容量１５を付加してＬＳＩ内部のＦ／Ｆおよびラッチ回路等の初期化対象回路内の対応部分の寄生容量等に比較して大きくすることにより、ＮＡＮＤ回路１２とインバータ回路１３からなる初期化模擬回路の初期化時間を、確実に初期化対象回路の初期化時間よりも大きくすることができる。
【００２３】
図４（ａ）は、初期化完了判定部の別の実施例の回路図であり、（ｂ）は、その動作タイミング図である。初期化完了判定部４ｂは、パワーオンリセット信号ＰＯＮを入力するインバータ回路２１と、ソースをＶＣＣ電源に接続されゲートがインバータ回路２１の出力端に接続されドレインが接続点ＮＣに接続されたＰチャネルＭＯＳトランジスタ２２と、一端が接続点ＮＣに接続され他端が接地された抵抗２３と、接続点ＮＣに入力端が接続され出力端が接続点ＮＤに接続されたインバータ回路２４と、入力端が接続点ＮＤに接続され出力端が接続点ＮＣに接続されたインバータ回路２５と、入力端が接続点ＮＤに接続され初期化完了信号ＲＪｂを出力するインバータ回路２６とを有している。
【００２４】
インバータ２４とインバータ２５とでラッチ回路を構成し初期化模擬回路として使用する。ＣＭＯＳインバータ回路２５のＮチャネルＭＯＳトランジスタの電流引き抜き能力をＰチャネルＭＯＳトランジスタの電流供給能力より数倍以上大きく設定しておくことにより、電源投入直後の接続点ＮＣをローレベルに維持する。
【００２５】
初期化完了判定部４ｂは、図４（ｂ）に示すように、電源ＶＣＣの投入後、インバータ２１の出力が電源ＶＣＣの電位上昇に追随して上昇するので、ＰチャネルＭＯＳトランジスタ２２はオフ状態を維持する。このため、接続点ＮＣはローレベルに停留し、接続点ＮＤはＶＣＣに追随して上昇するので、初期化完了信号ＲＪｂは、ローレベルとなっている。この状態にある初期化完了判定部４ｂに対し、パワーオンリセット信号ＰＯＮをアクティブレベルとして維持することにより、インバータ回路２１の出力端がローレベルに変化するので、ＰチャネルＭＯＳトランジスタ２２がオン状態に変化し、接続点ＮＣがハイレベルに変化し、接続点ＮＤはローレベルとなって初期化されるので、電源投入後の初期化時間Ｔｂ経過後に初期化完了信号ＲＪｂはアクティブレベルのハイレベルとなり初期化完了を通知する。初期化完了判定部４ｂでは、ＣＭＯＳインバータ回路２５のＮチャネルＭＯＳトランジスタの電流引き抜き能力をＬＳＩ内部のＦ／Ｆおよびラッチ回路等の初期化対象回路内の相当インバータ回路のＮチャネルＭＯＳトランジスタよりも大きく設定することにより、初期化模擬回路の初期化時間を、初期化対象回路の初期化時間よりも大きくすることができる。
【００２６】
図５（ａ），（ｂ）は、初期化完了信号検出部の実施例の回路図である。図５（ａ）の初期化完了信号検出部３ａは、パワーオンパルスＰＯＰがセット入力端に入力し、Ｑ側出力端からパワーオンリセット信号を出力するセットリセットフリップフロップ（ＳＲ−Ｆ／Ｆ）３１と、複数の初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎを入力し出力端がＳＲ−Ｆ／Ｆ３１のリセット入力端に接続された多入力ＡＮＤ回路３２とを有している。
初期化完了信号検出部３ａでは、図１０（ａ）の第２の従来例ではＳＲ−Ｆ／Ｆの外部から入力していたリセット信号に換えて、複数の初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎの全てがアクティブレベルになったことを検出してアクティブになる信号をＡＮＤ回路３２で生成するし、これによりＳＲ−Ｆ／Ｆ３１をリセットする。
【００２７】
ＶＣＣ電源投入によりパワーオンパルスＰＯＰがローレベルからハイレベルへ変化すると、ＳＲ−Ｆ／Ｆ３１のＱ側出力であるパワーオンリセット信号ＰＯＮはローレベルからハイレベルに変化し、パワーオンパルスＰＯＰがローレベルに戻ってもパワーオンリセット信号ＰＯＮはハイレベルを維持する。複数の初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎの全てがハイレベルに変化すると多入力ＡＮＤ回路３２の出力がハイレベルとなってＳＲ−Ｆ／Ｆ３１をリセットし、パワーオンリセット信号ＰＯＮがインアクティブレベルであるローレベルに変化する。
【００２８】
初期完了信号検出部３の別の実施例である図５（ｂ）の初期化完了信号検出部３ｂは、パワーオンパルスＰＯＰが第１の入力端に入力するＯＲ回路３３と、複数の初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎを入力し、出力端がＯＲ回路３３の第２の入力端に接続された多入力ＮＡＮＤ回路３４とを有している。パワーオンパルスＰＯＰがハイレベルになるとパワーオンリセット信号ＰＯＮもアクティブレベルであるハイレベルとなるが、複数の初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎのうちひとつでもインアクティブレベルであるローレベルにある間はＮＡＮＤ回路３４の出力はハイレベルを維持するので、この期間中にパワーオンパルスＰＯＰがローレベルになってもパワーオンリセット信号ＰＯＮはハイレベルを維持する。複数の初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎの全てがアクティブレベルになったときにＮＡＮＤ回路３４の出力がローレベルとなり、ＯＲ回路３３の出力であるパワーオンリセット信号ＰＯＮがインアクティブレベルのローレベルに変化する。したがって、初期化完了信号検出部３ｂは、単純な回路構成で初期化完了検出部３ａと同様の動作を実現することができる。
【００２９】
図６は、第１の実施の形態のパワーオンリセット回路を搭載したＬＳＩチップのレイアウト模式図である。ＬＳＩチップ４１には、ＶＣＣ電源投入を検出してＬＳＩ内のラッチ回路，Ｆ／Ｆ等の初期化対象回路を初期化するためのパワーオンリセット信号ＰＯＮをアクティブレベルとし、複数の初期化完了信号（簡略化のため図示しない）の全てがアクティブレベルに変化したことを検出してパワーオンリセット信号ＰＯＮをインアクティブレベルとするパワーオンリセット信号生成部１と、パワーオンリセット信号ＰＯＮを入力し、内部に有する初期化模擬回路の論理状態が反転して初期化完了状態になったことを検出して初期化完了信号を出力する複数の初期化完了判定部とが搭載され、ラッチ回路やＦ／Ｆ等の初期化対象回路が最も多数接続されて負荷が大きいパワーオンリセット信号ＰＯＮのＰＯＮ信号線４４−ｘに対して初期化完了判定部４−ｘが設けられ、パワーオンリセット信号生成部１から初期化対象回路までの配線経路が最も長いＰＯＮ信号線４４−ｙに対して初期化完了判定部４−ｙが設けられている。
【００３０】
このように、配線の寄生抵抗、寄生容量による信号遅延および配線に接続され負荷となる初期化対象回路数による信号遅延に起因して初期化対象回路のリセット時間が遅れるパワーオンリセット信号ＰＯＮの配線に対して初期化完了判定部を必ず設けることにより、ＬＳＩチップ全体で初期化が最も遅れて実行される初期化対象回路に対しても、パワーオンリセット信号ＰＯＮには十分なパルス幅のアクティブレベルが確保される。
【００３１】
なお、図６において、４２はＶＣＣ電源端子であり、４３はＶＣＣ電源線であり、４４−ｚは他のＰＯＮ信号線で、４−ｚはこれに対して設けられた初期化完了判定部である。
【００３２】
以上に説明したように、本発明の第１の実施の形態によれば、ＬＳＩの製造工程における製造ばらつきによる回路特性の変化に依存せず、適切な時間内で確実にＬＳＩの初期化を実現するパワーオンリセット回路およびそれを備えた半導体集積回路装置を得ることができる。
【００３３】
図７は、本発明の第２の実施の形態のパワーオンリセット回路１０ａの回路図である。パワーオンリセット回路１０ａは、図１のパワーオンリセット回路１０の構成要素に加えて、テスト信号ＴＥＳＴをアクティブレベルとすることにより初期化完了判定部の出力を選択してデータ出力／テスト出力兼用端子５２に出力するセレクタ５１を備えている。
【００３４】
ＬＳＩが通常モードの状態では、テスト信号ＴＥＳＴはインアクティブであり、セレクタ５１は、ＬＳＩの内部からのデータ出力ＤＯＵＴを選択してデータ出力／テスト出力兼用端子５２に出力する。ＬＳＩの初期化が関係する不良が生じたときには、テストモードにしてテスト信号ＴＥＳＴをアクティブにし、例えば初期化完了判定部４−ｎの初期化完了信号ＲＪｎをデータ出力／テスト出力兼用端子５２に出力して初期化完了信号ＲＪｎの出力レベルを観測する。本実施の形態では、この出力レベルがハイレベルであればパワーオンリセット信号生成部１および初期化完了判定部４−ｎは正常に動作したと判断でき、ＬＳＩの初期化に関係する不良の原因が、Ｆ／Ｆ等の初期化対象回路の故障による初期化不良であるか、または、他の初期化完了判定部の不良であるかを容易且つ迅速に判断できるという新たな効果が生じる。
【００３５】
複数個のデータ出力／テスト出力兼用端子を用いて、テストモードで複数個の初期化完了判定部の初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎを外部から観測することにより、初期化不良がパワーオンリセット回路の故障によるものか、または、初期化対象回路の故障によるものかを、より高精度に判断できる。
【００３６】
または、テストモードで、初期化完了判定部からの初期化完了信号とともに、初期化完了信号検出部内の初期化完了信号がアクティブレベルになったかを検出する図５（ａ）の多入力ＡＮＤ回路３２の出力信号または図５（ｂ）の多入力ＮＡＮＤ回路３４の出力信号をセレクタを介して外部端子に取り出せるようにしてもよい。例えば、初期化完了信号の１個がハイレベルで図５（ｂ）の多入力ＮＡＮＤ回路の出力がローレベルであることが観測できれば、パワーオンリセット回路１が正常に動作したことを表しており、初期化不良原因がパワーオンリセット回路１にはないと判断できる。
【００３７】
図８は、第２の実施の形態のパワーオンリセット回路を搭載したＬＳＩチップ４１ａのレイアウト模式図である。ＬＳＩチップ４１ａは、図６のＬＳＩチップ４１と同様に、ＶＣＣ電源投入を検出してＬＳＩ内部のラッチ回路、Ｆ／Ｆ等の初期化対象回路の初期化のためのパワーオンリセット信号ＰＯＮをアクティブレベルとし、複数の初期化完了信号の全てがアクティブレベルに変化したことを検出してパワーオンリセット信号ＰＯＮをインアクティブレベルとするパワーオンリセット信号生成部１と、パワーオンリセット信号ＰＯＮを入力し、内部に有する初期化模擬回路の論理状態が反転して初期化完了状態になったことを検出して初期化完了信号を出力する複数の初期化完了判定部４−ｘ、４−ｙとが搭載されるとともに、ＬＳＩチップ内部の演算部からのデータ出力６１と複数の初期化完了判定部の出力である初期化完了信号のうち少なくとも１個の初期化完了信号６２を切り換えてデータ出力／テスト出力兼用端子５２に出力するセレクタ５１とを備えている。また、図６のＬＳＩチップと同様に、複数の初期化完了判定部のうち１個の初期化完了判定部４−ｘが初期化対象回路の最も多数接続されているパワーオンリセット信号の信号線の遠端から入力して設けられ、他の１個の初期化完了判定部４−ｙがパワーオンリセット信号生成部から初期化対象回路までの配線経路が最も長い前記パワーオンリセット信号の信号線の遠端から入力して設けられている。
【００３８】
なお、複数個のデータ出力／テスト出力兼用端子を用いて、テストモードで複数個の初期化完了判定部の初期化完了信号ＲＪ１，ＲＪ２，…ＲＪｎを外部に取り出せるようにすれば、初期化不良の原因を、より高精度に判断できる。
【００３９】
【発明の効果】
以上のように、本発明の第１の実施の形態によれば、ＬＳＩの製造工程における製造ばらつきによる回路特性の変化に依存せず、過大なパワーオンリセット時間を必要とせず適切な時間内で確実にＬＳＩの初期化を実現するパワーオンリセット回路およびそれを備えた半導体集積回路装置を得ることができる。さらに第２の実施の形態によれば、第１の実施の形態と同一の効果に加えて、初期化不良が発生したときにその原因がパワーオンリセット回路の故障であるか、または、ＬＳＩ内のラッチ回路，Ｆ／Ｆ回路等の初期化対象回路の故障であるかを容易に且つ迅速に判断することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるパワーオンリセット回路の回路図である。
【図２】パワーオンリセット回路の各部の動作タイミング図である。
【図３】（ａ）は、初期化完了判定部の一実施例の回路図であり、（ｂ）は、その動作タイミング図である。
【図４】（ａ）は、初期化完了判定部の別の実施例の回路図であり、（ｂ）は、その動作タイミング図である。
【図５】（ａ）は、初期化完了信号検出部の一実施例の回路図であり、（ｂ）は、初期化完了信号検出部の別の実施例の回路図である。
【図６】第１の実施の形態のパワーオンリセット回路を備えたＬＳＩチップのレイアウト模式図である。
【図７】本発明の第２の実施の形態のパワーオンリセット回路の回路図である。
【図８】第２の実施の形態のパワーオンリセット回路を備えたＬＳＩチップのレイアウト模式図である。
【図９】（ａ）は、第１の従来例の回路図であり、（ｂ）は、その動作タイミング図である。
【図１０】（ａ）は、第２の従来例の回路図であり、（ｂ）は、第３の従来例の回路図である。
【符号の説明】
１    パワーオンリセット信号生成部
２    パワーオンパルス発生部
３，３ａ，３ｂ    初期化完了信号検出部
４−１，４−２，４−ｎ，４−ｘ，４−ｙ，４−ｚ，４ａ，４ｂ    初期化完了判定部
１０    パワーオンリセット回路
１１，１３，２１，２４，２５，２６    インバータ回路
１２    ＮＡＮＤ回路
１４，１５    容量
１６    バッファ回路
２２    ＰチャネルＭＯＳトランジスタ
２３    抵抗
３１    セットリセットフリップフロップ
３２    多入力ＡＮＤ回路
３３    ＯＲ回路
３４    多入力ＮＡＮＤ回路
４１，４１ａ    ＬＳＩチップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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