(57)【特許請求の範囲】
【請求項１】
各々入力信号が入力されて出力信号を出力する２個のキャパシタスイッチを具え、前記出力信号から単一の第１出力信号を得る電荷発生器；
前記第１出力信号が入力されて出力電流を出力する出力発生器及び；
前記第１出力信号が入力されて前記第１出力信号を基準電圧と比較し、前記出力発生器に制御信号を供給し、前記制御信号が前記出力電流の大きさを制御するコントローラから成り、
前記キャパシタスイッチの第１キャパシタスイッチが第１トランジスタ，及び第２トランジスタ及び第１キャパシタを具え；
前記第１トランジスタの第１の端子が第１電圧源に接続され；
前記第１トランジスタの第２の端子が第１ノードで前記第２トランジスタの第２の端子と接続され；
前記第２トランジスタの第１の端子が第２ノードに接続され；
前記第１キャパシタの第１の端子が前記第１電圧源に接続され；
前記第１キャパシタの第２の端子が前記第１ノードに接続されている、
定電流供給回路。
【請求項２】
前記電荷発生器の２個のキャパシタスイッチの各々に分周器からの２個の振動信号が接続されている、
請求項１の定電流供給回路。
【請求項３】
前記第１トランジスタ及び前記第２トランジスタがＭＯＳトランジスタである、
請求項１の定電流供給回路。
【請求項４】
前記第１トランジスタと前記第２トランジスタとが逆の導電性である、
請求項３の定電流供給回路。
【請求項５】
前記第１トランジスタ及び前記第２トランジスタがバイポーラトランジスタである、
請求項１の定電流供給回路。
【請求項６】
前記第１トランジスタと前記第２トランジスタとが逆の導電性である、
請求項５の定電流供給回路。
【請求項７】
前記第２キャパシタスイッチが第３トランジスタ，及び第４トランジスタ及び第２キャパシタを具え；
前記第３トランジスタの第１の端子が第１電圧源に接続され；
前記第３トランジスタの第２の端子が第３ノードで前記第４トランジスタの第２の端子と接続され；
前記第４トランジスタの第１の端子が第２ノードに接続され；
前記第２キャパシタの第１の端子が前記第１電圧源に接続され；
前記第２キャパシタの第２の端子が前記第３ノードに接続されている、
請求項１の定電流供給回路。
【請求項８】
前記第３トランジスタ及び前記第４のトランジスタがＭＯＳトランジスタである、
請求項７の定電流供給回路。
【請求項９】
前記第３トランジスタと前記第４のトランジスタとが逆の導電性である、
請求項８の定電流供給回路。
【請求項１０】
前記第１トランジスタ及び前記第２トランジスタがバイポーラトランジスタである、
請求項７の定電流供給回路。
【請求項１１】
前記第３トランジスタと前記第４のトランジスタとが逆の導電性である、
請求項１０の定電流供給回路。
【請求項１２】
前記第１キャパシタスイッチの第１トランジスタと前記第２キャパシタスイッチの第３トランジスタが同じ導電性である、
請求項７の定電流供給回路。
【請求項１３】
さらに、インピーダンス素子を具え；
前記インピーダンス素子の第１の端子が前記第１電圧源に接続され；
前記インピーダンス素子の第２の端子が前記第２ノードに接続されている、
請求項１の定電流供給回路。
【請求項１４】
前記インピーダンス素子が第３キャパシタである、
請求項１３の定電流供給回路。
【請求項１５】
前記インピーダンス素子がミラーキャパシタである、
請求項１３の定電流供給回路。
【請求項１６】
前記入力信号が振動入力信号である、
請求項１の定電流供給回路。
【請求項１７】
前記分周器が前記振動入力信号を受けて第２出力信号及び第３出力信号を発生し；
前記第２出力信号及び第３出力信号が振動入力信号の周期の倍数の周期を有する、
請求項１６の定電流供給回路。
【請求項１８】
前記第２出力信号及び前記第３出力信号が相補的である、
請求項１７の定電流供給回路。
【請求項１９】
前記第２出力信号が第１トランジスタの第３の端子及び第２トランジスタの第３の端子に接続されている、
請求項１８の定電流供給回路。
【請求項２０】
前記第３出力信号が第３トランジスタの第３の端子及び第４トランジスタの第３の端子に接続されている、
請求項１９の定電流供給回路。
【請求項２１】
倍数が２に等しい、
請求項１７の定電流供給回路。
【請求項２２】
第１出力信号が第２ノードで発生される、
請求項１７の定電流供給回路。
【請求項２３】
前記コントローラが演算増幅器を具える、
請求項１の定電流供給回路。
【請求項２４】
前記第１出力信号が前記演算増幅器の非反転入力端子に入力され；
基準電圧が前記演算増幅器の反転入力端子に接続され、
制御信号が演算増幅器の出力端子から出力される、
請求項２３の定電流供給回路。
【請求項２５】
第１出力信号が前記演算増幅器の反転入力端子に入力され；
基準電圧が前記演算増幅器の非反転入力端子に接続され、
請求項２３の定電流供給回路。
【請求項２６】
前記コントローラが比較器を具える、
請求項１の定電流供給回路。
【請求項２７】
前記第１出力信号が前記比較器の非反転入力端子に入力され；
基準電圧が前記比較器の反転入力端子に接続され、
制御信号が前記比較器の出力端子から出力される、
請求項２６の定電流供給回路。
【請求項２８】
前記第１出力信号が前記比較器の反転入力端子に入力され；
基準電圧が前記比較器の反転入力端子に接続され、
制御信号が演算比較器の出力端子から出力される、
請求項２６の定電流供給回路。
【請求項２９】
前記出力発生器がカレントミラー回路により構成されている、
請求項１の定電流供給回路。
【請求項３０】
カレントミラー回路が第５トランジスタ及び第６トランジスタによって構成されている、
請求項２９の定電流供給回路。
【請求項３１】
前記第５トランジスタ及び前記第６トランジスタが同じ導電性である、
請求項３０の定電流供給回路。
【請求項３２】
前記第５トランジスタ及び前記第６トランジスタがＭＯＳトランジスタである、
請求項３１の定電流供給回路。
【請求項３３】
前記第５トランジスタ及び前記第６トランジスタがバイポーラトランジスタである、
請求項３１の定電流供給回路。
【請求項３４】
前記第５トランジスタの第１の端子に前記第１出力信号が入力され；
前記第６トランジスタの第１の端子が定電流を供給し；
前記第５トランジスタの第２の端子及び前記第６トランジスタの第２の端子が第２電圧源に接続されている、
請求項３１の定電流供給回路。
【請求項３５】
前記制御信号が前記第５トランジスタ及び前記第６トランジスタの第３の端子に入力される、
請求項３４の定電流供給回路。
【請求項３６】
前記制御信号が前記第５トランジスタの第３の端子とローパスフィルタの第１の端子に入力され；
前記ローパスフィルタの第２の端子が前記第６トランジスタの第３の端子に接続されている、
請求項３４の定電流供給回路。
【請求項３７】
前記ローパスフィルタが第１抵抗器と第４キャパシタによって構成され；
前記第１抵抗器の第１の端子が前記第５トランジスタの第３の端子と前記制御信号に接続され；
前記第１抵抗器の第２の端子が前記第６トランジスタの第３の端子と前記第４キャパシタの第１の端子に接続され；
前記第４キャパシタの第２の端子が第２電圧源に接続されている、
請求項３６の定電流供給回路。
【請求項３８】
前記分周器がＤフリップフロップで構成されている、
請求項２の定電流供給回路。
【請求項３９】
振動入力信号を受けて複数の振動出力信号を出力する分周器；
前記複数の振動出力信号を受けて複数の出力信号を出力する複数のキャパシタスイッチを具える電荷発生器；
前記複数の出力信号から得られた単一の第１出力信号が入力されて定電流を出力する出力発生器；
前記第１出力信号が入力されて前記第１出力信号を基準電圧と比較し、前記出力発生器へ制御信号を出し、前記定電流の大きさを制御するコントローラからなり、
前記複数のキャパシタスイッチのそれぞれが第１トランジスタ及び第２トランジスタ及びキャパシタを具え；
前記第１トランジスタの第１の端子が第１電圧源に接続され；
前記第１トランジスタの第２の端子が第１ノードで前記第２トランジスタの第２の端子と接続され；
前記第２トランジスタの第１の端子が第２ノードに接続され、
前記第１キャパシタの第１の端子が前記第１電圧源に接続され；
前記第１キャパシタの第２の端子が前記第１ノードに接続されている、
定電流供給回路。
【請求項４０】
前記第１トランジスタ及び前記第２トランジスタがＭＯＳトランジスタである、
請求項３９の定電流供給回路。
【請求項４１】
前記第１トランジスタと前記第２トランジスタとが逆の導電性である、
請求項４０の定電流供給回路。
【請求項４２】
前記第１トランジスタ及び前記第２トランジスタがバイポーラトランジスタである、
請求項３９の定電流供給回路。
【請求項４３】
前記第１トランジスタと前記第２トランジスタとが逆の導電性である、
請求項４２の定電流供給回路。
【請求項４４】
さらに、インピーダンス素子を具え；
前記インピーダンス素子の第１の端子が前記第１電圧源に接続され；
前記インピーダンス素子の第２の端子が前記第２ノードに接続されている、
請求項３９の定電流供給回路。
【請求項４５】
前記複数の振動出力信号の各々が前記振動入力信号の周期の倍数に等しい周期をもち；
前記倍数が前記複数のキャパシタスイッチの数に等しい、
請求項４４の定電流供給回路。
【請求項４６】
前記複数の振動出力信号の各々が前記キャパシタスイッチの各々の前記第１トランジスタ各々の第３の端子及び前記第２トランジスタ各々の第３の端子に入力される、
請求項４５の定電流供給回路。
【請求項４７】
入力信号が入力される第１トランジスタ及び第２トランジスタ及びキャパシタを具え；
前記第１トランジスタの第１の端子が第１電圧源に接続され；
前記第１トランジスタの第２の端子が前記第２トランジスタの第１の端子と接続され；
前記第２トランジスタの第２の端子が第２電圧源に接続され；
前記第１トランジスタの第１の端子がさらにキャパシタの第１の端子及び電圧源の第１の端子に接続され；
前記電圧源の第２の端子が比較器の負入力端子に接続され；
前記第１トランジスタの第２の端子及び前記第２トランジスタの第１の端子が前記比較器の正入力端子に接続され；
さらに、前記第２トランジスタの第２の端子に周波数信号が入力され、周波数信号・基準電圧及びスイッチキャパシタの各大きさに比例する大きさの定電流を発生する定電流供給回路が接続されて入力信号へ時間遅延を導入する、タイマ／遅延回路。
【請求項４８】
さらに、前記定電流供給回路が、
振動入力信号を受けて複数の振動入力信号を出力する分周器；
前記複数の振動入力信号を受け、第１出力信号を出す複数のキャパシタスイッチから成る電荷発生器；
前記第１出力信号が入力されて定電流を出力する出力発生器；
前記第１出力信号が入力されて前記第１出力信号を基準電圧と比較し、出力発生器へ制御信号を出力して制御信号が前記定電流の大きさを制御するコントローラから成る、
請求項４７のタイマ／遅延回路。
【請求項４９】
電圧入力端子，電流入力端子及び複数の出力端子を有する較正回路；
前記較正回路の１つの入力端子に、
振動入力信号を受けて複数の振動出力信号を出力する分周器；
前記複数の振動出力信号を受けて複数の出力信号を出力する複数のキャパシタスイッチを具える電荷発生器；
前記複数の出力信号から得られた単一の第１出力信号が入力されて定電流を出力する出力発生器；
前記第１出力信号が入力されて前記第１出力信号を基準電圧と比較し、前記出力発生器へ制御信号を出し、前記定電流の大きさを制御するコントローラからなり、
前記複数のキャパシタスイッチのそれぞれが第１トランジスタ及び第２トランジスタ及びキャパシタを具え；
前記第１トランジスタの第１の端子が第１電圧源に接続され；
前記第１トランジスタの第２の端子が第１ノードで前記第２トランジスタの第２の端子と接続され；
前記第２トランジスタの第１の端子が第２ノードに接続され、
前記第１キャパシタの第１の端子が前記第１電圧源に接続され；
前記第１キャパシタの第２の端子が前記第１ノードに接続され：
周波数信号が入力されて周波数信号・基準電圧・キャパシタの大きさに比例する大きさの定電流を発生する定電流供給回路、
が接続されて成る電流調整・補償回路。
【請求項５０】
さらに、前記定電流供給回路が、
振動入力信号を受けて複数の振動入力信号を出力する電荷発生器；
前記複数の振動入力信号が入力されて第１出力信号を出力する複数のキャパシタスイッチから成る電荷発生器；
前記第１出力信号が入力されて定電流を出力する出力発生器；
前記第１出力信号が入力されて前記第１出力信号を基準電圧と比較し、前記出力手段に制御信号を出力して前記制御信号が前記定電流の大きさを制御するコントローラ；
から成る、請求項４９の電流微調整・補償回路。
【請求項５１】
前記較正回路の電圧入力端子に定電流供給回路の定電流と、第１電圧源が抵抗を経由して接続され；
前記較正回路の電流入力端子に基準電圧が接続されている、
請求項４９の電流微調整・補償回路。
【請求項５２】
前記較正回路の電圧入力端子に基準電圧が接続され；
前記較正回路の電流入力端子に定電流供給回路の定電流が入力される、
請求項５０の電流調整・補償回路。
【請求項５３】
さらに、演算増幅器，第２トランジスタ及び第１トランジスタ及び出力抵抗を有し、
前記較正回路の電圧入力端子に定電流供給回路源の定電流と、入力抵抗を経由して第１電圧源が接続され；
前記較正回路の電流入力端子が第１トランジスタの第１の端子が接続され；
前記第１トランジスタの第２の端子に第２電圧源が接続され；
前記演算増幅器の非反転入力端子と第２トランジスタの第２の端子が前記出力抵抗を経由して前記第１電圧源に；
前記演算増幅器の反転入力端子に電流源と基準電圧が接続され；
前記演算増幅器の出力端子に前記第２トランジスタの第３の端子及び前記第１トランジスタの第３の端子が接続されている、
請求項５０の電流調整・補償回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電流源、特に、その規模がキャパシタ率・基準電圧・切替え周波数に比例する定電流源に関するものである。
【０００２】
【従来の技術】
半導体の回路は、抵抗・トランジスタ・キャパシタなど、各種の素子で成り立っている。半導体回路の動作はこれらの素子の相互作用に依存することが多い。適正な相互作用のためには、独立した各素子の相対的な値が所望の範囲内になくてはならない。このような半導体回路は「プロセス依存型」回路として知られている。しかし、半導体回路製造の性質から見て回路素子の実際の値にバラツキが出ることも多い。実際の値の差が大きいと、素子間の所望の相対的関係がくずれ、半導体回路の作動が弱まることもある。これは、「プロセス不整合」と呼ばれる。
【０００３】
したがって、個々の素子の値とは実質的に関係なく動作する半導体回路を製造することが望ましい。このような回路は「プロセス不変」回路と呼ばれる。プロセス不変回路とは正常な製造過程や作動中に起こる各素子の値や性能の予想外の変化とは関係なく作動する回路のことである。
【０００４】
プロセス不変回路によく使用される素子が電流源である。従来技術のキャパシタを基にした電流源については、その欠点とともに下記に詳細に説明する。従来技術の電流源の一つの用途は、タイマー／遅延回路である。従来技術の電流源の欠点により、このようなタイマー／遅延回路の性能は制限されている。このような性能制限については以下に詳しく説明する。
【０００５】
従来技術の微調整・補償回路についても説明する。今までのところ、ＣＭＯＳを基にした回路に使用できるような、適当な一体になった微調整・補償構成はない。
【０００６】
従来技術の電流源の多くは、抵抗を基にしている。換言すると、出力電流は、電流源内の一つまたはそれ以上の抵抗の値に比例する。抵抗を基にした電流源が抵抗を基にした回路内で用いられる場合、抵抗の大きさや性能のバラツキの非直線効果はキャンセルされてプロセス不変回路となる。
【０００７】
しかし、周波数トラッキングループフィルタ・充電ポンプ・プロセス不変ＰＬＬアーキテクチャ及びプロセス不変遅延タイマーなど、多くのプロセス不変回路はキャパシタを基にしている。プロセス不変を望むなら、（設計や寄生容量により）キャパシタを基にしているこのような回路では抵抗を基にした電流源を利用することはできない。プロセス不変を維持するためにはキャパシタを基にした電流源を利用する必要がある。
【０００８】
キャパシタを基にした典型的な電流源では、出力電流の大きさは、（とくに）電流源内のキャパシタの値に比例する。従来技術のキャパシタを基にした電流源については、Kozaburo  Kurita及びTakashi Hottaの"PLL-Based BiCMOS On-Chip Clock Generator for Very High Speed Microprocessor"[Journal of Solid State Circuits 26.4（１９９１年４月：５８６）］に述べられている。
【０００９】
この従来技術のキャパシタを基にした電流源のブロック図を図７に示す。この電流源では、出力電流Ｉ１を発生するためにパルス幅変調とローパスフィルタが利用されている。分周器４０１は、入力信号Ｆｉｎを受けて単出力Ｖ０を発生する。出力Ｖ０は発振信号で、積分器（Integrater）４０２に送られる。積分器４０２は、出力Ｖ０を積分し、ランプ信号Ｖ１を発生してＶ１を比較器（Comparator）４０３に送る。比較器４０３は、ランプ信号Ｖ１と基準４０４を比較し、パルス幅変調（ＰＷＭ）した信号Ｖ２をチャージポンプ（Charge Pump）４０５に送る。チャージポンプ４０５は、ＰＷＭ信号Ｖ２が決定する速さで内部キャパシタを充電及び放電して電圧Ｖ３を発生させる。電圧Ｖ３は、直流信号に近似しているが不必要な交流成分もいくらか含まれているため、フィルタ４０６に送られる。フィルタ４０６は、信号Ｖ３から交流成分を除去して出力電流Ｉ１を出す。この出力電流はまた、フィードバックループ４０７を通って積分器４０２に送られる。
【００１０】
この従来技術のキャパシタを基にした電流源の回路図を図１に示す。クロック入力Ｆinが、分周器４０１に入力されている。分周器４０１は、クロック入力の周波数Ｆinを２で割り、ノード１０１で５０％デューティサイクルのクロック信号を発生させる。この５０％デューティサイクルクロック信号は、ノード１０１で積分器４０２に送られる。ノード１０１の電圧はＶ0である。
【００１１】
次に積分器４０２を説明する。積分器４０２は、トランジスタ１０３・１０４とキャパシタＣ１で構成されている。ノード１０１は、ＰＭＯＳトランジスタ１０３とＮＭＯＳトランジスタ１０４の各ゲートに接続されている。トランジスタ１０４のソースは第２電圧源ＶＮＡに接続されている。トランジスタ１０４のドレーンは、ノード１０６に接続されている。トランジスタ１０３のドレーンも、ノード１０６に接続されており、トランジスタ１０３のソースは、トランジスタ１０５のドレーンに接続されている。トランジスタ１０５のソースは第１電圧源ＶＰＡに接続されている。キャパシタＣ１の一つの端子は、第２電圧源ＶＮＡに接続されており、もう一方の端子は、ノード１０６に接続されている。ノード１０６における電圧はＶ１である。
【００１２】
電圧Ｖ１は比較器４０３の反転入力端子に接続されている。比較器４０３の非反転入力端子は基準電圧Ｖｂに接続されている。比較器４０３の出力はノード１２０でチャージポンプ４０５に送られる。ノード１２０での電圧はＶ２である。
【００１３】
次にチャージポンプ４０５を説明する。チャージポンプ４０５は、通常トランジスタ１１０と１１１・電流源Ｉ３とＩ４、キャパシタ１１２から構成されている。ノード１２０は、ＰＭＯＳトランジスタ１１０とＮＭＯＳトランジスタ１１１の各ゲートに接続されている。トランジスタ１１１のソースは、電流源Ｉ４により第２電圧源ＶＮＡに接続されている。トランジスタ１１１のドレーンは、ノード１２５でトランジスタ１１０のドレーンに接続されている。トランジスタ１１０のソースは、電流源Ｉ３により第１電圧源ＶＰＡに接続されている。ノード１２５における電圧はＶ３である。キャパシタ１１２の第１端子は、ノード１２５に接続され、第２端子は、第２電圧源ＶＮＡに接続されている。チャージポンプ４０５の出力は、ノード１２５でローパスフィルタ４０６に送られる。ノード１３０における電圧は、Ｖ４である。
【００１４】
ローパスフィルタ４０６は、抵抗１１３とキャパシタ１１４から構成されている。抵抗１１３の第１端子は、ノード１２５に接続されており、抵抗１１３の第２端子は、キャパシタ１１４により第２電圧源ＶＮＡとＰＭＯＳトランジスタ１０５・１１５のゲートに接続されている。トランジスタ１１５のソースは、第１電圧源ＶＰＡに接続されている。従来技術の電流源の出力電流Ｉ１は、トランジスタ１１５のドレーンから取る。トランジスタ１０５と１１５はカレントミラーを形成しているので、トランジスタ１０５を流れる電流Ｉ１'は、トランジスタ１１５を流れる出力電流Ｉ１に等しくなる。
【００１５】
図１の電流源の波形を図２に図示した。５０％デューティサイクルクロック信号の前半の周期中は電圧Ｖ０はローで、ＮＭＯＳトランジスタ１０４は非導通状態（オフ）で、ＰＭＯＳトランジスタ１０３が導通状態（オン）にある。キャパシタＣ１は、トランジスタ１０５のドレーンで発生した出力電流Ｉ１に等しい電流Ｉ１’で充電される。電流Ｉ１’は、キャパシタＣ１を充電し、電圧Ｖ１が上昇する。比較器４０３は、キャパシタ電圧Ｖ１と基準バイアス電圧Ｖｂを比較し、電圧Ｖ１が基準電圧Ｖｂより高ければノード１２０でパルス幅変調（ＰＷＭ）信号（電圧Ｖ２）を出力する。ＰＷＭ信号は、チャージポンプ４０５を駆動する。チャージポンプ回路は、ノード１２０の電圧Ｖ２で制御され、ＰＷＭ信号が発生している時にポンプアップ電流Ｉ３によりキャパシタ１１２を充電する。チャージポンプ４０５の出力電圧Ｖ３は、出力電圧Ｖ４を発生させるために抵抗１１３とキャパシタ１１４から成るローパスフィルタ４０６により平滑される。
【００１６】
ローパスフィルタ４０６の出力電圧Ｖ４は、トランジスタ１１５の出力電流Ｉ１を制御する。電圧Ｖ４はＰＭＯＳトランジスタ１０５のゲート電圧により制御される積分器４０２の充電電流も制御する。５０％デューティサイクル信号の後半の周期中は、電圧Ｖ０が高いためトランジスタ１０３はオフ状態、トランジスタ１０４はオン状態になる。このためキャパシタＣ１は、急速に放電する。電圧Ｖ１は、比較器４０３の出力が低から高になると、基準電圧ＶｂやＶ２より低下する．トランジスタ１１０はオフ、トランジスタ１１１はオンになり、キャパシタ１１２はポンプダウン電流Ｉ４により放電し、次のクロック周期開始のために回路がリセットされる。
【００１７】
ノード１２５での定常状態は、以下のように規定される。
キャパシタ１１２に蓄積される電荷＝キャパシタ１１２が放電する電荷
（ｔ０−ｔ１）Ｉ３＝（ｔ０＋ｔ１）・Ｉ４
（ｔ０・Ｉ３）−（ｔ１・Ｉ３）＝（ｔ０・Ｉ４）＋（ｔ１・Ｉ４）
ｔ１・（Ｉ３＋Ｉ４）＝ｔ０・（Ｉ３−Ｉ４）
ｔ１＝ｔ０・（Ｉ３−Ｉ４）／（Ｉ３＋Ｉ４）
ここで、
ｔ０＝１／Ｆｉｎである。
図１と図２から、時間ｔ１の終わりにノードＶ１に存在する電荷Ｑ１は、
Ｑ１＝ｔ１・Ｉ１＝Ｖｂ・Ｃ１
であり、従来技術電流源の出力電流Ｉ１は以下の式で表される。
0003552236.tif 000002
従来技術のキャパシタを基にした電流源の出力電流Ｉ１は、バイアス電圧Ｖｂ、キャパシタＣ１の値、入力周波数Ｆｉｎに比例する。
【００１８】
従来技術の電流源には、いくつかの欠点がある。まず、多くのＰＷＭ構成でもそうであるように、ＰＷＭパルスを発生させるには比較器４０３が高速比較器（２００ＭＨｚのオーダー）である必要がある。比較器４０３の立上がり時間・立下がり時間・遅延／蓄積時間は同じでなくてはならない。比較器４０３の立ち上がり／立ち下がり時間と遅延／蓄積時間は、電流源の有効時間値ｔ０とｔ１に影響する。比較器４０３が高速でない場合はｔ０とｔ１がずれ、ＰＷＭ構成が非直線になる。つまり、電流源の出力電流Ｉ１が入力周波数Ｆｉｎの非直線関数になる。
【００１９】
第２に、従来技術の電流源では、電流源Ｉ３とＩ４の応答時間が短い必要がある。従来技術電流源の伝達関数がさらに非直線になるのを防ぐには、Ｉ３とＩ４のオン・オフ中の応答時間が速く過渡が非常に小さいことが求められる。
【００２０】
回路設計を簡単にするため、電流源の出力は、入力信号の直線関数とすべきである。従来技術の方法の大きな欠点は、伝達関数の直線性を保つために数個の高速高性能比較器を必要とすることである。高速装置は、バイポーラまたはＢｉＣＭＯＳ回路では可能だが、ＣＭＯＳのみの技術の場合は実用的ではない。
【００２１】
キャパシタを基にした型の従来技術の電流源には高速切替えが要求されたため、ＣＭＯＳのみの技術には抵抗を基にした電流源しか利用できなかった。したがって、プロセス不変キャパシタを基にしたＣＭＯＳ回路で使用できるＣＭＯＳに周波数とキャパシタを基にした電流源が必要になってくる。例えば、このような周波数とキャパシタを基にした電流源は、基本的なタイマーや遅延回路に利用できる。図１２（ａ）は、従来技術のキャパシタを基にしたタイマーや遅延回路を示している。この回路の入力Ｖｉｎは、ＰＭＯＳ第１トランジスタ８０３とＮＭＯＳ第２トランジスタ８０４に入力される。第１トランジスタ８０３のソースは、キャパシタＣｔの第１端子と電圧源Ｖｔｒｉｐの正端子に接続されている。第１トランジスタ８０３のドレーンは、第２トランジスタ８０４のドレーンとキャパシタＣｔの第２端子及び比較器８０７の反転入力端子に接続されている。電圧源Ｖｔｒｉｐの負端子は、比較器８０７の非反転入力端子に接続されている。トランジスタ８０４のソースは、抵抗を基にした定電流源（Constant Current Source）８０１に接続されている。電流源８０１の電流Ｉは、Ｖｒ／Ｒに等しい（Ｖｒは内部基準電圧，Ｒは電流源８０１の実効抵抗）。リセット入力ＲＳＴは、比較器８０７に入力され、遅延パルスが発生時に比較器をリセットする時に利用される。
【００２２】
タイマー／遅延回路の波形を図１２（ｂ）に示す。入力Ｖｉｎは電圧パルスである。第１トランジスタ８０３と第２トランジスタ８０４及びキャパシタＣｔは、キャパシタＣｔを一定の速さで充電・放電し、ランプ（Ramp）発生器としてはたらく。比較器８０７は、キャパシタＣｔ上の電圧Ｖｃａｐがいつ閾値（Ｖｔｒｉｐ）を越えるかを調べるために利用される。
【００２３】
図１２（ａ）のタイマー／遅延回路による総遅延Ｔｄｅｌは以下の式で表される。
Ｔｄｅｌ＝Ｖｔｒｉｐ・Ｃｔ／Ｉ＋Ｔｃｏｍｐ
上の式でＩ＝Ｖｒ／Ｒは電流源の大きさ、Ｔｃｏｍｐは比較器８０７の固有遅延である。Ｉを代入すると、総遅延Ｔｄｅｌは、以下のようになる。
Ｔｄｅｌ＝（Ｖｔｒｉｐ／Ｖｒ）・Ｃｔ・Ｒ＋Ｔｃｏｍｐ
【００２４】
電圧ＶｔｒｉｐとＶｒが総遅延Ｔｄｅｌに与える影響は、ＶｒがＶｔｒｉｐの関数であるかその逆であれば、キャンセルすることができる。しかし、抵抗ＲとキャパシタＣｔの値や性能のバラツキは、この２つの成分の値の間に関係がないため、キャンセルすることはできない。抵抗とキャパシタの値と性能のバラツキの影響を補償するため、電流Ｉは通常キャパシタＣｔへの影響を調整するように調整される。この調整過程により回路設計者は、まず調整されていないタイマー／遅延回路の総遅延Ｔｄｅｌを測定し、必要な調整値を決定する必要がある。これは、時間のかかる冗長なプロセスである。
【００２５】
図５は、カレントミラーに応用された典型的な従来技術の調整・補償構成である。カレントミラーは、ＰＭＯＳトランジスタ３０１と３０２から構成されている。トランジスタ３０１と３０２のソースは、第１電圧源ＶＰＡに接続されている。トランジスタ３０１と３０２のゲートは、ドレーン電流Ｉが流れるトランジスタ３０１のドレーンに接続されている。トランジスタ３０２のドレーンは、回路３０５に接続されている。
【００２６】
図５のその他すべての素子は、従来技術の調整・補償構成に関するものである。ＰＭＯＳトランジスタ３０３と３０４のゲートは、トランジスタ３０１のゲートに接続されている。トランジスタ３０３と３０４のソースは、第１電圧源ＶＰＡに接続されている。トランジスタ３０３のドレーンはＰＭＯＳトランジスタ３０８のソースに接続されている。トランジスタ３０８のドレーンは、回路３０５に接続されている。トランジスタ３０８のゲートは、抵抗３１０の第１端子とツェナーダイオード３１２の第２端子に接続されている。抵抗３１０の第２端子は、第１電圧源ＶＰＡに接続されており、ツェナーダイオード３１２の第１端子は、アースに接続されている。トランジスタ３０４のドレーンはＰＭＯＳトランジスタ３０９のソースに接続されている。トランジスタ３０９のドレーンは回路３０５に接続されている。トランジスタ３０９のゲートは、抵抗３１１の第１端子とツェナーダイオード３１３の第２端子に接続されている。抵抗３１１の第２端子は、第１電圧源ＶＰＡに接続されており、ツェナーダイオード３１３の第１端子は、アースに接続されている。
【００２７】
ツェナーダイオード３１２と３１３により抵抗３１０と３１１を通ってアースに電流が流れるのが妨げられる。したがって、ノード３１５と３１６はＶＰＡの電圧に保たれ、トランジスタ３０８と３０９はスイッチオフされるため、電流はトランジスタ３０３と３０４の間を流れない（Ｉ１＝Ｉ２＝０）。
【００２８】
図５の回路は入力電流Ｉｉｎとトランジスタ３０１を流れるドレーン電流Ｉが等しくなるように設計されている。以下に、これがどのように動作するかを説明する。カレントミラーを製造した後トランジスタ３０２により供給される電流Ｉ０は０．９０Ｉにしかならないとする。また、トランジスタ３０３の大きさ物理的サイズがトランジスタ３０１と３０２の５％で、トランジスタ３０４は１％であるとする。電流Ｉｉｎの値は電流Ｉの値に可能な限り近くなければならない。これを行うには、非常に大きな入力信号をＩｎｐｕｔ２に送り、ツェナーダイオード３１２を降伏（zap）あるいはブレークダウンさせる必要がある。ツェナーダイオード３１２が降伏した後、抵抗３１０がアースにショートするようにＩｎｐｕｔ２の信号を取り除く。ノード３１５をアースすると、トランジスタ３０８のゲート電圧が下がり、電流Ｉ１が回路３０５内に流れる。この時、電流ＩｉｎはＩ０＋Ｉ１＝０．９０Ｉ＋０．０５Ｉ＝０．９５Ｉに等しくなる。
【００２９】
さらに他の微調整（trimming）トランジスタ（３０４など）を「ターンオン」させことにより、電流Ｉｉｎを電流Ｉに限りなく近づけることができる。一般的に、ツェナーザップ微調整過程は、以下の５段階に分けられる。
１．補償するべき回路に電力と信号を送る。
２．その結果の出力（電流・電圧・周波数）を測定する。
３．結果の出力が望みの仕様の範囲内になるよう微調整する。
４．抗ヒューズ（またはヒューズ）を破壊することにより微調整値を焼  き付ける。抗ヒューズはツェナーダイオードであることが多い。
５．ステップ２を繰り返し、新しい出力の結果が仕様の範囲内にあるかどうかをチェックする。もし、仕様の範囲外であればその部品は破棄する。
【００３０】
「ツェナーザップ」を用いた補償法は、時間もかかるし不正確でもある。測定／破壊過程は、一回の補償に５〜１０秒かかる。また、「ヒューズ」が破壊に耐えることもあるし、製造過程ですでに破壊されていることもある。また、ツェナーザップは永久的であるため一度破壊された回路の補償を元に戻すことはできない。したがって、時間や温度変化によりドリフトする部品の性能は、ツェナーザップ法では補償できない。
【００３１】
従来技術におけるその他の調整技術を図６に示す。図５のツェナーダイオード構造が、プライオリティエンコーダに置きかわっている。プライオリティエンコーダ３０６はライン３１７と３１８によりノード３１５と３１６に接続されている。入力３３０によりプライオリティエンコーダ（Priority Encoder）３０６は、回路３０５への入力電流Ｉｉｎをモニターすることができる。出力Ｅ１とＥ２は図５のノード３１５と３１６に入力されている。電流Ｉｉｎをモニターすることによりプライオリティエンコーダ３０６は、電流Ｉｉｎと電流Ｉをもっとも良くマッチさせるにはどの微調整要素を活動化させればよいかを決定する。たとえば、上記のようにツェナーダイオード３１２を破壊してトランジスタ３０８をスイッチオンするのではなくプライオリティエンコーダ３０６の出力Ｅ１を単にハイからローに変えるだけである。
【００３２】
微調整・補償構成にプライオリティエンコーダを利用することにより、「ツェナーザップ」調整過程を用いる場合より改善できる。プライオリティエンコーダの方が速くて信頼性も高いうえ、時間や温度の変化によるドリフトを補償する場合は、微調整部品のスイッチのオン・オフによりすぐに補償レベルを微調整することができる。
【００３３】
しばしば微調整または補償される因子は、回路のＲＣ時定数である。残念なことに他の回路と一緒にプライオリティエンコーダを使用した場合、回路設計者は、ＲとＣの値を個別に微調整することができるが、ＲＣの積を同時に調整することはできない。このため、微調整が非効率的で不正確になることもある。
【００３４】
【発明の概要】
本発明は電流源の大きさがキャパシタ率・基準電圧・入力周波数に比例する定電流源に関するものである。本発明の電流スイッチは、一定の間隔で総和ノード（summing node）に既知の電荷を送る。この既知の電荷は、直流シンクにより一定の割合でノードから取り出される。本発明の出力電流は、キャパシタ値・基準電圧・入力周波数の積に等しい。
【００３５】
本発明の好ましい実施例では、従来技術の周波数やキャパシタを基にした電流源が持つ欠点は解消された。従来技術とは異なり、好ましい実施例では、ＡＣ成分の少ない出力電流を発生させるのに高速で高性能の部品を使う必要はない。また、この好ましい実施例は、回路部品の値や性能の変化が解消されるプロセス不変回路にも利用できる。
【００３６】
分周器により電荷発生器内に位置する複数のキャパシタスイッチの一つに複数の信号を送ることができる。キャパシタスイッチの出力は出力され、電荷の単一流として出力発生器に送られる。この電荷の流れの大きさは、コントローラがモニターし、出力発生器に制御用の制御信号を送り、出力電流の大きさのバラツキを制限する。
【００３７】
本発明の好ましい実施例は、ＣＭＯＳ・バイポーラ・ＢｉＣＭＯＳ・ＧａＡｓといった様々な半導体技術においてプロセス不変回路と共に利用できる。ある実施例では、本発明はタイマー／遅延回路と一緒に使用されている。他の実施例では、本発明は回路におけるＲＣ時定数を補償する較正回路と一緒に使用されている。
【００３８】
【実施例】
入力周波数・基準電圧及びキャパシタ値に比例する大きさの定電流源を供給する装置について述べる。本発明は、ＣＭＯＳプロセスの不変回路に一定の電流源を与えるために用いる。発明を充分に説明するために、以下の説明の中で多くの詳細事項について詳しく述べる。しかし、技術精通者には、これらの特定の詳細事項がなくても本発明を実施できることは明白である。その他の点では発明が不必要にわかりにくくならないよう公知の特徴については、詳しく説明しない。
【００３９】
本発明は従来技術の欠点を克服し、プロセス不変回路で使用することができるものである。プロセス不変回路に本発明を用いることによって基準電圧とキャパシタンスの大きさのバラツキに不変性を与える。
【００４０】
本発明の好ましい実施例には、従来技術の周波数及びキャパシタ準拠電流源のような不利な点はない。このような従来技術では、近似直流出力電流を供給するために、高速で高性能の比較器と電流源を必要とする。これに対して、本発明の好ましい実施例では、これらの高速要素の補助なしに小さな交流成分で出力電流を供給する。その結果、好ましい実施例は、多様な技術的用途、すなわち、ＣＭＯＳ・バイポーラ・ＢｉＣＭＯＳ・ＧａＡｓで用いることができる。さらに、好ましい実施例は、プロセス不変回路で用いてその回路成分の値と性能のバラツキをなくすことができる。
【００４１】
本発明のブロック図を図８に示す。入力信号は、数個の個別信号に分けられる。これらの信号は電荷発生器内にある各キャパシタスイッチ４１２−１，・・・,４１２-nを駆動する。これらのキャパシタスイッチ４１２−１，・・・,４１２-nは、出力発生器にほぼ一定の流れの充電を行うために充電と放電を交互に行う。出力発生器は、実質的に交流成分のない出力電流を供給する。コントローラは、電荷発生器により出される電荷パケットの流れの大きさを常にモニターし、出力発生器にフィードバック信号を出して出力電流の均一性を調整し維持する。
【００４２】
分周器（Frequency Divider）４１０は、入力信号Ｆｉｎを受けて複数の出力信号４２０、この実施例では２つの信号ＱとＱ＊、を出す。各出力信号４２０の周期は、入力信号Ｆｉｎの周期の倍数である。すなわち、入力信号Ｆｉｎの周期がＴ０であれば各出力信号４２０の周期は、ＭＴ０である。ここでＭは、２以上の整数である。各出力信号４２０は、電荷発生器（Charge Generator)４１１内にある複数のキャパシタスイッチ（Capacitor Switch）４１２−１，・・・,４１２−ｎの１つに接続されている。キャパシタスイッチ４１２−１，・・・,４１２−ｎの出力端子は、電荷の単一流をつくるよう接続されている。この電荷の流れは、ライン４２５を通して出力発生器（Output Generator）４１３へ送られる。この電荷の流れの大きさは、ライン４２８を通してコントローラ（Controller）４１４によってモニターされる。コントローラ４１４は、制御信号４３０を出力発生器４１３に出して、出力電流Ｉｏｕｔの大きさのバラツキを制御し制限する。
【００４３】
本発明の好ましい実施例を図３に示す。クロック信号Ｆinは、分周器４１０に結合される。分周器４１０は、２つのキャパシタスイッチ４１２−１，４１２−２に結合される。分周器４１０の出力Ｑは、ＰＭＯＳトランジスタ２０２とＮＭＯＳ第２トランジスタ２０３のゲートに結合される。トランジスタ２０２のソースは、電圧源ＶPAに結合される。トランジスタ２０２のドレーンは、キャパシタＣi1の第１端子とトランジスタ２０３のドレーンに結合される。トランジスタ２０３のソースは、ノードＮsumに結合される。キャパシタＣi1の第２端子は、電圧源ＶPAに結合される。
【００４４】
分周器４１０の出力Ｑ＊は、ＰＭＯＳ第３トランジスタ２０４とＮＭＯＳ第４トランジスタ２０５のゲートに接続されている。第３トランジスタ２０４のソースは、第１電圧源ＶＰＡに接続されている。第３トランジスタ２０４のドレーンは、第２キャパシタＣｉ２の第１端子と第４トランジスタ２０５のドレーンに接続されている。第４トランジスタ２０５のソースは、第２ノードＮｓｕｍに接続されている。第２キャパシタＣｉ２の第２端子は、第１電圧源ＶＰＡに接続されている。
【００４５】
第３キャパシタＣｓの第１端子は第１電圧源ＶＰＡに接続され、第２端子は第２ノードＮｓｕｍに接続されている。基準電圧源２０９の正の端子は第１電圧源ＶＰＡに接続され、負の端子は演算増幅器２１１の反転入力端子に接続されている。演算増幅器２１１の出力端子は、ＮＭＯＳトランジスタ２１２のゲートと抵抗Ｒｆの第１端子に接続されている。演算増幅器２１１の非反転入力端子は、第２ノードＮｓｕｍに接続されている。
【００４６】
トランジスタ２１２のドレーンは、第２ノードＮｓｕｍに接続されている。トランジスタ２１２のソースは、キャパシタＣｆの第１端子とＮＭＯＳトランジスタ２１５のソースに接続されている。抵抗Ｒｆの第２端子は、キャパシタＣｆの第１端子と、ＮＭＯＳトランジスタ２１５のゲートに接続されている。好ましい実施例の出力電流Ｉｏｕｔは、トランジスタ２１５のドレーンから発生する。
【００４７】
第２ノードＮｓｕｍにおける電荷の計算は、入力信号Ｆｉｎが５０％のデューティサイクルで２つの相補信号に分けられる条件のときについて計算される。これは、各信号がローである時間と同じ長さだけハイであり、また一つの信号がハイであるときもう一方の信号はローである（逆も同様）ことを意味する。デューティサイクルが５０％のときは、第１キャパシタＣｉ１と第２キャパシタＣｉ２はそれぞれの充電と放電にかかる時間が同じであるため、両キャパシタを互いに等しい設定にすることができる。もちろん、本発明は、一定の電荷率が第２ノードＮｓｕｍにかかるよう、第１キャパシタＣｉ１と第２キャパシタＣｉ２の大きさを適切に調整するのに必要なだけの長さのデューティサイクルで実施することができる。
【００４８】
入力信号Ｆｉｎのデューティサイクルが不明であり、５０％でないかもしれないため、好ましい実施例では、分周器４１０を用いて、５０％のデューティサイクルを持つ２つの相補信号（ＱとＱ＊）を発生する。
【００４９】
図１０は、分周器４１０の構成の一例を示している。２分周回路はトグル・フリップフロップ６０１によって構成されている。Ｄフリップフロップ６０１は、有効なハイＳＥＴ及びＣＬＥＡＲ入力がハイで有効なポジティブエッジトリガー・フリップフロップである。クロック入力Ｃは、入力信号Ｆｉｎに結合されている。出力端子Ｑは、第１トランジスタ２０２と第２トランジスタ２０３に接続されている。出力端子Ｑ＊はデータ入力端子Ｄならびに第３トランジスタ２０４と第４トランジスタ２０５に接続されている。セット及びリセット入力端子Ｓ及びＲは、ローに（アースに）接続されている。Ｄフリップフロップ６０１は、入力端子Ｃがローからハイへ転換されるときにトグルする。入力端子Ｄが出力端子Ｑ＊に接続されているため、Ｄフリップフロップ６０１は、クロックパルス時に入力端子Ｄに現存する出力の補数を確認する。出力ＱとＱ＊の周波数は、入力信号Ｆｉｎの周波数の半分である。
【００５０】
好ましい実施例の波形が図４に示される。入力信号Ｆｉｎの第１クロック周期ｔ０の間、出力信号Ｑはハイであり、出力信号Ｑ＊はローである。ＰＭＯＳ第１トランジスタ２０２とＮＭＯＳ第４トランジスタ２０５は「オフ」（非導通状態）、ＰＭＯＳ第３トランジスタ２０４とＮＭＯＳ第２トランジスタ２０３は「オン」（導通状態）である。第１キャパシタＣｉ１は、その蓄積電荷Ｑｉ１を第２トランジスタ２０３を通して第２ノードＮｓｕｍに放電する。同時に、第３ノード２２０は電荷Ｑｉ２＝０となるように電圧ＶＰＡまで充電する。
【００５１】
第４トランジスタ２０５がオフのとき、第２キャパシタＣｉ２は、第１キャパシタＣｉ１が持っているような放電路を持たない。しかし、入力信号Ｆｉｎの第２クロック周期中は第１出力信号Ｑはローであり、第２出力信号Ｑ＊はハイである。その場合、ＰＭＯＳ第１トランジスタ２０２とＮＭＯＳ第４トランジスタ２０５はオンとなり、ＰＭＯＳ第３トランジスタ２０４とＮＭＯＳ第２トランジスタ２０３はオフである。第１ノード２２５は電荷Ｑｉ１＝０となるように電圧ＶＰＡまで充電する。同時に、第２キャパシタＣｉ２の電圧はＶｂｇに下がる。ここで、Ｖｂｇは基準電圧源２０９の大きさである。したがって、第４トランジスタ２０５を通して第２ノードＮｓｕｍに伝達される電荷Ｑｉ２は、次の式によって得られる：
0003552236.tif 000003
【００５２】
好ましい実施例では、Ｃｉ１＝Ｃｉ２であり、また出力Ｑ及びＱ＊はそれぞれ５０％デューティサイクルの相補信号である。したがって、Ｑｉ１＝Ｑｉ２＝Ｑｉとなる。各キャパシタは、クロック周期ｔ０の間、Ｑｉと同量の電荷を第２ノードＮｓｕｍにダンプする。電流Ｉ'ｏｕｔは、トランジスタ２１２での連続シンクによって第２ノードＮｓｕｍから放出される。
【００５３】
演算増幅器２１１の非反転入力端子へはほとんど電流は流れない。したがって、好ましい実施例の第２ノードＮｓｕｍでの定常状態条件は、次の式によって定まる：
Ｉ'ｏｕｔ＝（Ｑｉ１｜第１周期＋Ｑｉ２｜第２周期）／２ｔ０
Ｑｉ１＝Ｃｉ１・Ｖｂｇ
Ｑｉ２＝Ｃｉ２・Ｖｂｇ
Ｃｉ１＝Ｃｉ２＝Ｃｉ、さらにＱｉ１＝Ｑｉ２＝Ｑｉであるとすると、
Ｑｉ＝Ｃｉ・Ｖｂｇ
Ｉ'ｏｕｔ＝２Ｑｉ／２ｔ０＝Ｃｉ・Ｖｂｇ／ｔ０
しかし、ｔ０＝１／Ｆｉｎであるから：
Ｉ'ｏｕｔ＝Ｃｉ・Ｖｂｇ・Ｆｉｎ
【００５４】
第２ノードＮｓｕｍから放出される電流Ｉ'ｏｕｔは、バイアス電圧Ｖｂｇ・キャパシタ値Ｃｉ及び入力信号周波数Ｆｉｎの積に等しい。第２ノードＮｓｕｍでの電圧は、演算増幅器２１１により与えられる負のフィードバックループによってほぼ（ＶＰＡ−Ｖｂｇ）に維持される。第２ノードＮｓｕｍでの電圧がこの値を越えるとき演算増幅器２１１の出力電圧は増大し、トランジスタ２１２の「オン」がより多くなり、より多くの電流を放出して第２ノードＮｓｕｍでの電圧を下げる。電圧が（ＶＰＡ−Ｖｂｇ）より下に下がると、演算増幅器２１１の出力電圧が低下し、トランジスタ２１２の「ターンオン」が減少し、第２ノードＮｓｕｍでの電圧を上げるための放出電流が減少する。
【００５５】
トランジスタ２１２及び２１５は、カレントミラーを形成する。すなわち、トランジスタ２１２を通る電流Ｉ'ｏｕｔがトランジスタ２１５によって反射あるいは複写され、各トランジスタが同量の電流を導通するようになる。したがって、トランジスタ２１５によって供給される出力電流Ｉｏｕｔは、第２ノードＮｓｕｍから放出される電流に等しくなる、つまり次の式のようになる：
Ｉｏｕｔ＝Ｉ'ｏｕｔ＝Ｃｉ・Ｖｂｇ・Ｆｉｎ
【００５６】
フィードバックループのある場合でも、第２ノードＮｓｕｍでの電圧は一定にならない。そのかわり、第２ノードＮｓｕｍでの電圧は、図４でわかるように（ＶＰＡ−Ｖｂｇ）付近を変動する。こうした変動は、主に第１キャパシタＣｉ１及び第２キャパシタＣｉ２の切替え特性によるものである。第２ノードＮｓｕｍでの電圧のバラツキによって、理想的には直流電流であるべきものにいくらかの交流成分が導入される。これらの交流成分は第２ノードＮｓｕｍにはリプル電圧を、また出力電流Ｉｏｕｔにはリプル電流を供給する。
【００５７】
このようなリプル効果を低減するために、好ましい実施例は２つの別個の特徴を組込んでいる。第１は、大型第３キャパシタＣｓを第１電圧源ＶＰＡと第２ノードＮｓｕｍの間に接続していることである。第３キャパシタＣｓは、第２ノードＮｓｕｍ上のリプル電圧を最小限に抑えるため（第１キャパシタＣｉ１や第２キャパシタＣｉ２と比べて）充分な大きさのものとすべきである。たとえば、第３キャパシタＣｓは第１キャパシタＣｉ１と第２キャパシタＣｉ２の値の２０〜４０倍程度に設定することができる。第２ノードＮｓｕｍに大型キャパシタを接続することは、出力電流Ｉｏｕｔの交流成分をなくすのに役立つ。たとえば、ミラーキャパシタを第２ノードＮｓｕｍに追加してＣｓの有効な大きさを増大させることができる。ミラーキャパシタを駆動する演算増幅器は、比較的低い出力インピーダンスのものとすべきである。ＢｉＣＭＯＳプロセスにおいては、第３キャパシタＣｓに要求される大きさを小さくするのにミラー効果を用いることができる。
【００５８】
リプル効果を低減するための第２の特徴は、カレントミラーに挿入するローパスフィルタである。このローパスフィルタは、抵抗ＲｆとキャパシタＣｆによって構成される。第２ノードＮｓｕｍから放出される電流Ｉ'ｏｕｔの交流成分と、それに対応する実施例の出力電流Ｉｏｕｔは、このローパスフィルターによってさらに減少する。しかし、ローパスフィルターは、（ミラーキャパシタがある場合もない場合も）第３キャパシタＣｓが充分な大きさに作られている場合、またはシステムが出力部でより高いリプル電流に耐えられる場合には取外すことができる。
【００５９】
好ましい実施例が最初にパワーアップされるとき、フィードバックループはすぐに第２ノードＮｓｕｍでの電圧をその定常電圧（ＶＰＡ−Ｖｂｇ）まで引上げようとする。最初は、正確にこの電圧を正確に達するのではなく、第２ノードＮｓｕｍの電圧はこの定常値のオーバーシュート・アンダーシュートを交互に行う。最終的にこうした過渡振動が指数関数的に時間の経過とともにゼロまで減衰したとき、回路は安定したと考えられる。好ましい実施例の小さな信号等価回路を図９（ａ）に示す。この等価回路では、分周器４１０と２個のキャパシタスイッチは電流源５０１として表されている。カレントミラーは、演算増幅器２１１の出力電圧ｖｏｕｔのｇｍ倍に等しい出力電流をもつ共用電流源５０２として表されている。
【００６０】
図９（ａ）の演算増幅器２１１は、図９（ｂ）ではブロック５０５として表されている。ブロック５０５には、Ａｖ／（１＋ｓＲＣ）に等しい伝達関数Ｖｏｕｔ／Ｖｉｎがある。ここで、Ａｖは開ループゲイン、ｓ＝ｊω＝ω＊（−１）１／２であり、ωは入力周波数である。出力電圧ｖｏｕｔが安定するためには、ｖｏｕｔ内の過渡振動がゼロに減衰する条件を定めなければならない。ｖｏｕｔについて解くと：
0003552236.tif 000004
Ｖｏｕｔについて解くと：
0003552236.tif 000005
【００６１】
Ｖｏｕｔを定める式の分母が、次の形である場合には：
ｓ２＋２ω０εｓ＋ω０２
εはその回路の減衰率として定義される。この式から：
0003552236.tif 000006
【００６２】
減衰率の式が、回路の安定性を決定する。理想的には、演算増幅器２１１（Ａｖ）のゲインは、高くあるべきではない。（Ｃｓ／ｇｍ）・（１／ＲＣ）とＡｖの比は、臨界的に減衰したシステムではほぼ１であるべきである。
【００６３】
本発明の好ましい実施例には、従来技術の周波数及びキャパシタ準拠電流源に見られる不利な点はない。上記のように、従来技術の不利な点は主に、伝達関数の直線性を維持するためにいくつかの高速高性能成分を必要とする点である。好ましい実施例は、高速成分を必要としないためＣＭＯＳだけの環境で作動することができる。高容量負荷が第２ノードＮｓｕｍに接続されているため、演算増幅器２１１は、実質的にその入力端子の直流信号を横切る。その結果、演算増幅器２１１は、従来技術の比較器４０３の高速切替え能力を備える必要がない。好ましい実施例はまた、従来技術では必要とする高性能電流源Ｉ３及びＩ４がなくても作動する。さらに、好ましい実施例はＣＭＯＳの技術で説明したが、本発明はバイポーラ・ＢｉＣＭＯＳ及びＧａＡｓなどの技術で実施することもできる。
【００６４】
好ましい実施例では２個のキャパシタスイッチ４１２−１と４１２−２を用いているが、本発明は図８に示すように何個のキャパシタスイッチでも実施することができる。事実、本発明は第２ノードＮｓｕｍに接続したｎ個のキャパシタスイッチで実施することができ、その際、各キャパシタスイッチはｎ分周器から入力パルスを受ける。
【００６５】
本発明の電流の大きさは、キャパシタスイッチ（Ｃｉ）・基準電圧（Ｖｂｇ）及び基準周波数（Ｆｉｎ）の大きさによって制御される。
【００６６】
本発明の好ましい実施例は、定電流源を必要とするどのような回路でも用いることができ、キャパシタ準拠プロセス不変回路で用いるのを理想とする。たとえば、好ましい実施例は、上記の基本的タイマー／遅延回路において抵抗準拠定電流源のかわりに用いることができる。これについては、図１３（ａ）に示す。このタイマー／遅延回路は、電圧源Ｖｔｒｉｐを電圧源９０８によって置換える点を除いて図１２（ａ）に示した回路と同様であり、トランジスタ８０４のソースは好ましい実施例では９１０に接続され、基準周波数Ｆｒｅｆが電流源（Current Source）９１０に追加されている。電圧源９０８の大きさは、Ｎ・Ｖｓｔｅｐに等しく、ここでＮは任意のデジタル値である。電流源９１０の電流はＦｒｅｆ・Ｖｃｉ・Ｃｉに比例している。ここでＶｃｉは内部基準電圧であり、Ｃｉは好ましい実施例のいずれかのキャパシタスイッチのキャパシタンスである。
【００６７】
好ましい実施例を適用するタイマー／遅延回路の波形を図１３（ｂ）に示す。この回路の操作は、図１２（ａ）の回路の場合と同様である。しかし、図１３（ａ）のタイマー／遅延回路によって導入される総遅延Ｔｄｅｌは、次の式によって得られる：
0003552236.tif 000007
ここで、Ｉ＝Ｆｒｅｆ・Ｖｃｉ・Ｃｉは、電流源９１０によって供給される定電流である。総合遅延Ｔｄｅｌに対する電圧Ｖｓｔｅｐ及びＶｃｉの影響は、ＶｃｉがＶｓｔｅｐの関数である場合（逆も同様）にはキャンセルすることができる。従来技術のタイマー／遅延回路とは異なり、本発明ではキャパシタＣｔの値または性能のバラツキをキャパシタＣｉの使用によってキャンセルすることができる。Ｃｔ／Ｃｉ比は、Ｖｓｔｅｐ／Ｖｃｉ比を制御できるように製造過程で厳密に制御することができる。これによって、正確な総合遅延Ｔｄｅｌを、基準周波数Ｆｒｅｆと任意のデジタル数Ｎの関数として表すことができる。Ｆｒｅｆの値は、クリスタルとソースを用いて周波数を発生する場合には、非常に正確なものとすることができる。
【００６８】
本発明の好ましい実施例を使用しても、比較器Ｔｃｏｍｐの固有遅延に対する影響はない。Ｔｃｏｍｐの大きさをどのようにして最小にすることができるかについての説明が、１９９１年１０月２１日に出願され本発明の譲受人に譲渡され出願継続中の「HIGH SPEED THRESHOLD CROSSING DETECTOR WITH RESET」と題された米国特許出願No.７７９,９６３に述べられている。
【００６９】
一部のタイマー／遅延の応用においては総合遅延Ｔｄｅｌは重要ではない。そのかわり重要なのは、様々なＮ値の間の遅延時間の差である。したがって、Ｎがｐ及びｋに等しいとき、Ｔｄｅｌ（ｐ）及びＴｄｅｌ（ｋ）が、タイマー／遅延回路によって導入される総合遅延である場合には、これらの２つの遅延の間の差は次の式によって与えられる：
0003552236.tif 000008
【００７０】
これらの応用において、比較器８０７の固有遅延Ｔｃｏｍｐは完全にキャンセルされる。ウェーハ製作中に個々の成分を調整することなく、Ｔｄｅｌ（ｐ−ｋ）を非常に正確に制御することができる。理論においては、好ましい実施例は関係のあるすべてのパラメータがキャパシタと電圧の比によって制御されるため、タイマー／遅延回路がプロセスのバラツキに対してさらに大きな耐性をもつようにすることができる。さらに、好ましい実施例は、プロセス不変性が必要などの回路でも使用することができる。理論上は、好ましい実施例を用いることによって個々の回路成分の処理が仕様範囲内でないときでも、設計者は仕様範囲内で作動するプロセス不変回路を設計することができる。
【００７１】
周波数及びキャパシタ準拠電流源の好ましい実施例はまた、電流「ツェナーザップ」微調整プロセスのかわりに設計したオンチップ調整・補償構成でも用いることができる。従来技術とは異なり、この好ましい実施例は、較正回路といっしょに用いて回路のＲＣ定数を調整することもできる。
【００７２】
図１４に較正回路を示す。抵抗１００１〜１００８は、第１電圧源ＶＰＡに接続された抵抗１００１の第１端子に直列に接続されている。抵抗１００１の第２端子は、比較器１０１０の非反転入力端子と抵抗１００２の第１端子に接続されている。その他の抵抗１００２〜１００８はそれぞれ同様に、互いに接続され、また比較器１０１１〜１０１７の非反転入力端子に接続されている。比較器１０１０〜１０１７の反転入力端子はすべて、Ｖｒｅｆが保持されているノード１０３１に接続されている。ラッチ１０３３は、比較器１０１０〜１０１７のラッチ入力端子に接続されている。比較器１０１０〜１０１７の出力端子は、プライオリティエンコーダ１０２０の入力端子に接続されている。プライオリティエンコーダ１０２０は、補償のために必要な適切な微調整値を選択する。プライオリティエンコーダ１０２０は、８個の出力端子Ｅｎ０〜Ｅｎ７を備えている。
【００７３】
図１１に図１４の較正回路７３０のブロック図を示す。較正回路７３０には、３個の入力端子・電圧基準１０３１・負荷電流１０３２及びラッチ入力端子１０３３がある。回路７３０にも８個の出力端子Ｅｎ０〜Ｅｎ７がある。
【００７４】
較正回路７３０は、（好ましい実施例を含む）追加回路に接続され、所望の調整操作を行う。較正回路と追加回路の位相に基づき、微調整・補償回路を（好ましい実施例とともに）用いて、各種回路成分を微調整することができる。抵抗１００１〜１００８のそれぞれは、Ｒｓｔｅｐに等しい。較正回路は、抵抗列（registor string）に沿った電圧Ｖ１〜Ｖ８のうちどれが基準電圧Ｖｒｅｆに最も近似しているかを定める。プライオリティエンコーダ１０２０は比較器の出力を用いて、どの追加成分で臨界回路をオンまたはオフするかまたはどの差動成分をその回路に選択するかを定める。
【００７５】
図１５（ａ）にＲＣ時定数のバラツキを調整する補償回路を示す。抵抗Ｒの第１端子は第１電圧源ＶＰＡに接続され、また抵抗Ｒの第２端子は電圧基準入力端子１０３１と、周波数及びキャパシタ準拠電流源９１０に接続されている。電流源９１０と負荷電流入力端子１０３２はともに、第１電圧源ＶＰＡを基準として得られるバンドギャップ電圧Ｖｂｇに接続されている。入力端子１０３３は、外部ラッチ信号に結合される。
【００７６】
電流源９１０の電流Ｉは、Ｆｉｎ・Ｃｉ・Ｖｂｇに等しい。基準電圧入力端子１０３１の電圧は、次の式によって求められる：
Ｖｒｅｆ＝ＩＲ＝（Ｆｉｎ・Ｖｂｇ・Ｃｉ）・Ｒ
較正回路７３０の抵抗列に沿った任意の比較器ｎについては、電圧ＶｎはＶｒｅｆにほぼひとしい。電圧Ｖｎは次の式により得られる：
0003552236.tif 000009
ここで、Ｎは較正回路７３０の抵抗列内の抵抗の総数である。（図１４ではＮ＝８）。適切に較正されると、Ｖｎ＝Ｖｒｅｆであるから：
Ｖｎ＝Ｖｒｅｆ
（ｎ／Ｎ）・Ｖｂｇ＝Ｆｉｎ・Ｖｂｇ・Ｃｉ・Ｒ
ｎ＝Ｎ・Ｆｉｎ・（ＲＣｉ）
【００７７】
したがって、ｎは時定数ＲＣｉの関数である。較正回路７３０の抵抗列内で用いられる抵抗Ｒｓｔｅｐのタイプは、ｎの値に影響を及ぼさない。Ｖｒｅｆに接続された抵抗Ｒと電流源９１０のキャパシタＣｉは両方とも、調整されている抵抗及びキャパシタと同じ種類であるべきである。バンドギャップ電圧Ｖｂｇの値は、重要ではない。実際、バンドギャップ電圧Ｖｂｇはどの電圧源であってもよい、たとえば未調整未補償の内部バンドギャップ電圧や外部基準のいずれであってもよい。極端な場合には、バンドギャップ電圧Ｖｂｇは、電源によって駆動される抵抗電圧分割器からの電圧でもよい。重要な値と成分はすべて、クリスタル準拠の周波数源及び外部抵抗のような、低価格で精密度の高いものに基づいている。
【００７８】
好ましい実施例を用いる補償・調整回路構成のもう一つの例を図１５（ｂ）に示す。この回路は、ＲＣ時定数の逆数を調整する。電圧基準入力端子１０３１は、第１電圧源ＶＰＡを基準として得られるバンドギャップ電圧Ｖｂｇに接続されている。入力端子１０３２は、好ましい実施例の周波数及びキャパシタ準拠電流源９１０に接続されている。入力端子１０３３は、外部ラッチ信号に結合される。
【００７９】
入力端子１０３１の基準電圧は、次の式によって得られる：
Ｖｒｅｆ＝Ｖｂｇ
較正回路７３０内の任意の比較器ｎについては、電圧ＶｎはＶｒｅｆにほぼ等しい。電圧Ｖｎは次の式により与えられる：
0003552236.tif 000010
適切に較正されるときは、Ｖｎ＝Ｖｒｅｆであるため：
Ｖｎ＝Ｖｒｅｆ
（ｎ・Ｒｓｔｅｐ）・（Ｆｉｎ・Ｃｉ・Ｖｂｇ）＝Ｖｂｇ
ｎ＝（１／Ｆｉｎ）・（１／ＲｓｔｅｐＣｉ）
【００８０】
したがって、ｎは時定数ＲｓｔｅｐＣｉの逆数の関数である。再度、バンドギャップ電圧Ｖｂｇの影響はキャンセルされる。前と同様に、微調整回路で用いられる抵抗及びキャパシタのタイプは、微調整された抵抗及びキャパシタと同じであるべきである。
【００８１】
好ましい実施例を用いる微調整・補償回路構成の第３の例を図１６に示す。この回路では、キャパシタＣの値を調整する。入力抵抗Ｒｉｎｔの第１端子は第１電圧源ＶＰＡに接続され、入力抵抗Ｒｉｎｔの第２端子は基準電圧入力端子１０３１と周波数及びキャパシタに準拠する電流源９１０に接続されている。
【００８２】
電流源９１０と演算増幅器１１０４の反転入力端子は、両方とも第１電圧源ＶＰＡを基準として得られるバンドギャップ電圧Ｖｂｇに接続される。出力抵抗Ｒｅｘｔの第１端子は第１電圧源ＶＰＡに接続され、出力抵抗Ｒｅｘｔの第２端子は演算増幅器１１０４の非反転入力端子とＮＭＯＳトランジスタ１１０５のドレーンに接続されている。演算増幅器１１０４の出力端子は、ＮＭＯＳトランジスタ１１０５及び１１０６のゲートに接続されている。トランジスタ１１０５及び１１０６のソースは、もう一つの第２電圧源ＶＮＡに接続される。トランジスタ１１０６のドレーンは、負荷電流入力端子１０３２に接続されている。入力端子１０３３は、外部ラッチ信号に結合される。
入力端子１０３１の電圧は、次の式によって得られる：
Ｖｒｅｆ＝ＩＲｉｎｔ＝（Ｆｉｎ・Ｖｂｇ・Ｃｉ）・Ｒｉｎｔ
トランジスタ１１０５と１１０６はカレントミラーを形成するためトランジスタ１１０６を通して流れている電流Ｉｌｄは、トランジスタ１１０５を通して流れている電流に近似する。これはフィードバックループによって、次の式により与えられる：
Ｉｌｄ＝Ｖｂｇ／Ｒｅｘｔ
【００８３】
較正回路７３０内の任意の比較器ｎについては、電圧Ｖｎ  はＶｒｅｆにほぼ等しい。電圧Ｖｎは、次の式によって得られる：
0003552236.tif 000011
適切に較正されるときには、Ｖｎ＝Ｖｒｅｆであるため：
Ｖｎ＝Ｖｒｅｆ
ｎ・（Ｒｓｔｅｐ／Ｒｅｘｔ）・Ｖｂｇ＝Ｆｉｎ・Ｖｂｇ・Ｃｉ・Ｒｉｎｔ
ｎ＝Ｆｉｎ・（Ｒｉｎｔ／Ｒｓｔｅｐ）・Ｒｅｘｔ・Ｃｉ
【００８４】
したがって、ｎはキャパシタ値Ｃの関数である。前と同様に、バンドギャップ電圧Ｖｂｇの影響はキャンセルされる。入力抵抗Ｒｉｎｔと出力Ｒｓｔｅｐは同じ種類であるべきである。出力抵抗Ｒｅｘｔには、温度係数の低い精密抵抗を使用すべきである。
【００８５】
【効果】
好ましい実施例を用いる較正回路は、ここに示した使用法に限らず広範囲の調整に応用することができる。ｇｍ・ＶｔまたはＦＥＴのバラツキを補償することができる。さらに、較正回路７３０の比較器は、充分に高いゲインを有する場合にはプライオリティエンコーダ１０２０を駆動することができる。プライオリティエンコーダ１０２０は、ここに示したＮ個の出力のうちの１個のかわりに２進コード出力を備えてもよい。全回路中どこでも基準とすることができる。すなわち、第１電圧源ＶＰＡに限らず第２電圧源ＶＮＡならびに一部のフローティング電源を基準とすることができる。
【００８６】
較正回路７３０内の比較器の数は８個に制限されるものでも、他の２個の電力に制限されるのでもなく、２以上の整数値であればよい。較正回路７３０内の抵抗列は直線性である必要はなく、たとえば幾何段階的な大きさを用いて、較正回路の量子化誤差を一定のパーセンテージまで最小限に抑えることができる。
【００８７】
以上、各種回路で用いることのできる定電流源について説明した。ここでは特定の実施例・材料・設計・成分及び寸法を指定したが、本発明はこれらの特定の例に制限されるものではない。本発明の発明的特徴を有する他の実施例は技術精通者には明白であり、本発明の範囲に含まれるものである。
【図面の簡単な説明】
【図１】従来技術の回路図。
【図２】従来技術の回路により得られるキャパシタ準拠電流源の波形を示す図。
【図３】本発明の好ましい実施例の回路図。
【図４】本発明の好ましい実施例の回路図により得られる波形図。
【図５】従来技術の微調整・補償構成の回路図。
【図６】従来技術の微調整・補償構成の回路図。
【図７】従来技術のキャパシタ準拠電流源のブロック図。
【図８】本発明のキャパシタ準拠電流源のブロック図。
【図９】好ましい実施例の回路図。
【図１０】好ましい実施例の分周器を示す図。
【図１１】較正回路のブロック図。
【図１２】抵抗準拠電流源を用いるタイマー／遅延回路のための回路図及びそれにより得られる波形図。
【図１３】好ましい実施例を用いるタイマー／遅延回路のための回路図及びそれにより得られる波形図。
【図１４】較正回路の回路図。
【図１５】好ましい実施例を用いる微調整・補償回路のブロック図。
【図１６】好ましい実施例を用いる微調整・補償回路のブロック図。
【符号の説明】
４１０  分周器
４１１  電荷発生器
４１２  キャパシタスイッチ
４１３  出力発生器
４１４  コントローラ
【図１】
0003552236.tif 000012
【図２】
0003552236.tif 000013
【図３】
0003552236.tif 000014
【図４】
0003552236.tif 000015
【図５】
0003552236.tif 000016
【図６】
0003552236.tif 000017
【図７】
0003552236.tif 000018
【図８】
0003552236.tif 000019
【図９】
0003552236.tif 000020
【図１０】
0003552236.tif 000021
【図１１】
0003552236.tif 000022
【図１２】
0003552236.tif 000023
【図１３】
0003552236.tif 000024
【図１４】
0003552236.tif 000025
【図１５】
0003552236.tif 000026
【図１６】
0003552236.tif 000027