(57)【特許請求の範囲】
【請求項１】
汎用通信バスに接続されているとともに同汎用通信バスを介して読み書き可能なＥＥＰＲＯＭと、
上記ＥＥＰＲＯＭが接続された上記汎用通信バスに接続されているとともに電源断時に同汎用通信バスを介する所定の通信手順を経て上記ＥＥＰＲＯＭにデータを書き込むマイクロコンピュータと、
上記マイクロコンピュータの電源入力端と共通の電源ラインから上記ＥＥＰＲＯＭへ電源供給するオン・オフ可能なメモリ電源接続回路と、
電源断時に上記メモリ電源接続回路をオフにすることにより、上記ＥＥＰＲＯＭへの電力の供給が遮断されるタイミングを、上記マイクロコンピュータへの電力の供給が遮断されるタイミングよりも先、あるいは、少なくとも同マイクロコンピュータへの電力の供給が遮断されるタイミングと同時にさせるメモリ電源制御回路とを具備することを特徴とするメモリ回路。
【請求項２】
上記請求項１に記載のメモリ回路において、
上記メモリ電源接続回路は、第一のスイッチングトランジスタで構成され、この第一のスイッチングトランジスタのエミッタ−コレクタ間を上記マイクロコンピュータの電源入力端と上記ＥＥＰＲＯＭの電源入力端との間に接続し、
上記メモリ電源制御回路は、第二のスイッチングトランジスタで構成され、この第二のスイッチングトランジスタのエミッタ−コレクタ間を上記第一のスイッチングトランジスタのベースとグランドとの間に接続し、上記第二のスイッチングトランジスタのベースを電源スイッチに同期した電源ラインに接続したことを特徴とするメモリ回路。
【請求項３】
上記請求項２に記載のメモリ回路において、
上記第一のスイッチングトランジスタはｐｎｐ型トランジスタで構成され、エミッタを上記マイクロコンピュータの電源入力端に接続するとともにコレクタを上記ＥＥＰＲＯＭの電源入力端に接続し、
上記第二のスイッチングトランジスタはｎｐｎ型トランジスタで構成され、コレクタを上記第一のスイッチングトランジスタのベースに接続し、エミッタをグランドに接続したことを特徴とするメモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ回路に関し、特に、テレビジョンなどの内部で汎用通信バスを介して接続されてテレビジョンの設定データを読み書きするのに使用して好適なメモリ回路に関する。
【０００２】
【従来の技術】
近年のテレビジョンはマイコンを備え、デジタルデータで各種の設定を行うようにしている。このデジタルデータはＩＩＣバスを介して接続されたＥＥＰＲＯＭチップに記録されている。ＩＩＣバスは汎用通信バスであり、所定の通信プロトコルを介して各チップ間でデータの送受信を行うことができる。
設定は、例えば、チューニングデータ、コントラスト、明るさ等、各種のものが対象となっている。この設定を変更してもマイコンは直ちにＥＥＰＲＯＭチップのデジタルデータを更新することはせず、電源断時に更新を行う。電源断時には短期間ではあるが電荷が残留する期間があり、この短期間を利用して更新が行われる。
【０００３】
一方、特開平３−３０５３号公報には、電源断時におけるメモリ回路への書き込み保護を行なう手法が開示されている。この場合、電源がオフになってＶｃｃが０Ｖになると、マイクロコンピュータへのリセット信号がハイレベルからローレベルに切り換わる。すると、このリセット信号をもとにメモリにおける複数の制御端子をハイレベルにする。これにより、電源オフから所定時間後にメモリへの書き込みが禁止されるようになっている。
【０００４】
【発明が解決しようとする課題】
上述した従来のメモリ回路においては、以下のような課題があった。
前者のメモリ回路では、予期しない電源の瞬断が発生すると、回路の状態によってはメモリの動作電圧よりもマイクロコンピュータの動作電圧のほうが先に下がることがある。このとき、マイクロコンピュータからの出力が不安定になり、メモリに正確なデータが書き込まれない可能性がある。
【０００５】
また、後者のメモリ回路の場合、電源断時に通信プロトコルに則って所定の動作を実行しようとする場合には適用できない。この他、特開平２−６３０６７号公報に開示されたものでは負荷の保護回路への適用技術であるし、特開昭５８−２１０７６９号公報に開示されたものでは周辺機器への電源断に関するものであって電源断時にデータを書き込もうとする場合に適用できるものではない。
【０００６】
本発明は、上記課題にかんがみてなされたもので、簡易な回路にて電源オフ時のＥＥＰＲＯＭへの書き込みエラーを回避することが可能なメモリ回路の提供を目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１にかかる発明は、汎用通信バスに接続されているとともに同汎用通信バスを介して読み書き可能なＥＥＰＲＯＭと、上記ＥＥＰＲＯＭが接続された上記汎用通信バスに接続されているとともに電源断時に同汎用通信バスを介する所定の通信手順を経て上記ＥＥＰＲＯＭにデータを書き込むマイクロコンピュータと、上記マイクロコンピュータの電源入力端と共通の電源ラインから上記ＥＥＰＲＯＭへ電源供給するオン・オフ可能なメモリ電源接続回路と、電源断時に上記メモリ電源接続回路をオフにすることにより、上記ＥＥＰＲＯＭへの電力の供給が遮断されるタイミングを、上記マイクロコンピュータへの電力の供給が遮断されるタイミングよりも先、あるいは、少なくとも同マイクロコンピュータへの電力の供給が遮断されるタイミングと同時にさせるメモリ電源制御回路とを具備する構成としてある。
上記のように構成した請求項１にかかる発明においては、電源がオンのとき、メモリ電源接続回路を介してマイクロコンピュータの電源入力端からＥＥＰＲＯＭの電源入力端へと電流が流れる。すなわち、マイクロコンピュータの電源入力端に供給される電源がＥＥＰＲＯＭの電源入力端に供給される。
【０００８】
電源オフの瞬間は、回路上に残留する電力がマイクロコンピュータの電源入力端およびＥＥＰＲＯＭの電源入力端へと供給される状態となる。一方、電源オフに応じてメモリ電源制御回路がメモリ電源接続回路の導通を遮断する。すると、マイクロコンピュータの電源入力端に供給される電力がＥＥＰＲＯＭの電源入力端に供給されなくなる。すなわち、マイクロコンピュータとＥＥＰＲＯＭへの電源断のタイミングとして、ＥＥＰＲＯＭへの電源断が先、あるいは、少なくともＥＥＰＲＯＭへの電源断が同時になるようにさせることができる。
ここで、本発明に使用されるＥＥＰＲＯＭは汎用通信バスを介して読み書き可能で、不揮発性であれば特に限定されない。
【０００９】
なお、メモリ電源接続回路はマイクロコンピュータの電源入力端とＥＥＰＲＯＭの電源入力端とを接続して、マイクロコンピュータの電源入力端からＥＥＰＲＯＭの電源入力端へと電流を流し、外部入力に応じてこの接続を導通状態／遮断状態に切り換えることができればよい。また、メモリ電源制御回路は電源オン／オフの状態に応じてメモリ電源接続回路の接続を導通状態／遮断状態に切り換えるような出力信号を出すことができればよい。さらに、メモリ電源接続回路とメモリ電源制御回路とを部品として分ける必要はなく、メモリ電源接続回路とメモリ電源制御回路とを一体化した半導体スイッチ等を用いることもできる。
【００１０】
ここで、メモリ電源接続回路とメモリ電源制御回路の構成は様々であり、その簡易な構成の一例として、請求項２にかかる発明は、上記請求項１に記載のメモリ回路において、上記メモリ電源接続回路は、第一のスイッチングトランジスタで構成され、この第一のスイッチングトランジスタのエミッタ−コレクタ間を上記マイクロコンピュータの電源入力端と上記ＥＥＰＲＯＭの電源入力端との間に接続し、上記メモリ電源制御回路は、第二のスイッチングトランジスタで構成され、この第二のスイッチングトランジスタのエミッタ−コレクタ間を上記第一のスイッチングトランジスタのベースとグランドとの間に接続し、上記第二のスイッチングトランジスタのベースを電源スイッチに同期した電源ラインに接続した構成としてある。
【００１１】
上記のように構成した請求項２にかかる発明においては、第二のスイッチングトランジスタのベースに電源スイッチと同期する電源ラインが入力されている。電源スイッチがオンであるとき、第二のスイッチングトランジスタのベースとグランドに電圧差があるため、第二のスイッチングトランジスタにベース電流が流れる。すると、第二のスイッチングトランジスタのエミッタ−コレクタ間が導通状態になる。この導通状態が第一のスイッチングトランジスタのベースに伝えられると、第一のスイッチングトランジスタのエミッタ−コレクタ間も導通状態になる。
したがって、マイクロコンピュータの電源入力端とＥＥＰＲＯＭの電源入力端と導通状態になり、電源オンのとき、マイクロコンピュータの電源入力端からＥＥＰＲＯＭの電源入力端へと電流が流れて、ＥＥＰＲＯＭへ電源が供給される。
【００１２】
電源スイッチがオフになると、第二のスイッチングトランジスタのベースとグランドに電圧差がなくなるため、第二のスイッチングトランジスタにベース電流が流れなくなる。すると、第二のスイッチングトランジスタのエミッタ−コレクタ間が遮断状態になる。この遮断状態が第一のスイッチングトランジスタのベースに伝えられると、第一のスイッチングトランジスタのエミッタ−コレクタ間も遮断状態になる。
したがって、マイクロコンピュータの電源入力端とＥＥＰＲＯＭの電源入力端とが遮断状態になり、電源オフのとき、マイクロコンピュータの電源入力端からメモリの電源入力端へと電流が流れず、メモリへ電源供給が遮断される。
【００１３】
また、第一、第二のスイッチングトランジスタの構成は様々であるが、その簡易な部品を使用する例として、請求項３にかかる発明は、上記請求項２に記載のメモリ回路において、上記第一のスイッチングトランジスタはｐｎｐ型トランジスタで構成され、エミッタを上記マイクロコンピュータの電源入力端に接続するとともにコレクタを上記ＥＥＰＲＯＭの電源入力端に接続し、上記第二のスイッチングトランジスタはｎｐｎ型トランジスタで構成され、コレクタを上記第一のスイッチングトランジスタのベースに接続し、エミッタをグランドに接続した構成としてある。
【００１４】
上記のように構成した請求項３にかかる発明においては、ｎｐｎ型トランジスタのベースに電源スイッチと同期する電源ラインが入力されている。電源スイッチがオンであるとき、第二のスイッチングトランジスタのベースとグランドに電圧差があるため、ｎｐｎ型トランジスタにベース電流が流れる。すると、ｎｐｎ型トランジスタのコレクタからエミッタへ電流が流れようとする。コレクタがｐｎｐ型トランジスタのベースに接続されており、ｐｎｐ型トランジスタのエミッタが電源ラインに接続されているので、ｐｎｐ型トランジスタにベース電流が流れる。その結果、ｐｎｐ型トランジスタのエミッタからコレクタへ電流が流れる。
したがって、マイクロコンピュータの電源入力端からＥＥＰＲＯＭの電源入力端へとｐｎｐ型トランジスタを介して電流が流れ、電源オンのとき、ＥＥＰＲＯＭへ電源が供給される。
【００１５】
電源スイッチがオフになると、ｎｐｎ型トランジスタのベースとグランドに電圧差がなくなるため、ｎｐｎ型トランジスタにベース電流が流れなくなる。すると、ｎｐｎ型トランジスタのコレクタからエミッタへ電流が流れなくなる。コレクタがｐｎｐ型トランジスタのベースに接続されているので、ｐｎｐ型トランジスタにはベース電流が流れなくなり、ｐｎｐ型トランジスタのエミッタからコレクタへの電流が遮断される。
したがって、マイクロコンピュータの電源入力端とＥＥＰＲＯＭの電源入力端とがｐｎｐ型トランジスタを隔てて遮断状態になり、電源オフのとき、ＥＥＰＲＯＭへ電源供給が遮断される。
【００１６】
【発明の効果】
以上説明したように本発明は、電源がオフになったとき、マイクロコンピュータへの電源断とＥＥＰＲＯＭへの電源断のタイミングがずれてしまわないようにし、ＥＥＰＲＯＭへの書き込みエラーを回避することができる。
また、請求項２にかかる発明によれば、簡易な回路によりＥＥＰＲＯＭへの電源供給／遮断の制御を行うことができる。
さらに、請求項３にかかる発明によれば、簡易な部品によりＥＥＰＲＯＭへの電源供給／遮断の制御を行うことができる。
【００１７】
【発明の実施の形態】
以下、図面にもとづいて本発明の実施形態を説明する。
図１は本発明の一実施形態にかかるメモリ回路を適用したテレビジョン装置の概略構成を示したブロック図である。同図において、ＩＩＣバス５０には、内部機器を集中的に制御するマイクロコンピュータ１０と、設定データなどの読み書きを行うためのＥＥＰＲＯＭ２０と、テレビジョン放送電波を受信するチューナ３０と、受信されたテレビジョン放送電波に基づいて映像信号や音声信号を復元して図示しない高圧回路や音声増幅回路へと出力する１チップＩＣ４０とが接続されており、これらはＩＩＣバス５０を介して、所定のデータ通信を行うようになっている。
【００１８】
ＩＩＣバス５０は、データラインＤＴとクロックラインＣＬＫにて構成されており、所定の通信プロトコルによってシリアルデータ通信が行われる。そして、主にマイクロコンピュータ１０からの通信制御によってＥＥＰＲＯＭ２０やチューナ３０や１チップＩＣ４０はクロックラインＣＬＫにおける制御タイミングを規定するための所定周波数のクロック信号を基準としつつ、データラインＤＴを介して通信データを送受信している。すなわち、シリアルデータ通信によって双方向の送受信ができるようになっている。
【００１９】
マイクロコンピュータ１０は、このシリアルデータ通信によって装置全体を制御することにより、テレビジョン装置としての機能を実現している。また、マイクロコンピュータ１０には、リモコン６１から出力される赤外線の明滅信号を入力するリモコン受光ユニット６０が接続されている。マイクロコンピュータ１０はリモコン受光ユニット６０を介してリモコン６１からの制御信号を入力すると、この制御信号に基づいて所定の処理を実行し、テレビジョン装置における各種の操作や設定処理を実施する。
【００２０】
チューナ３０にはＩＩＣバス５０を介してマイクロコンピュータ１０から受信周波数のデジタルデータが送信されるようになっており、アンテナ３１を介して所望チャンネルのテレビジョン放送信号を選択受信する。このデジタルデータは予めＥＥＰＲＯＭ２０にてチャンネルごとにプリセットされて格納されており、マイクロコンピュータ１０はリモコン６１の操作に応じたチャンネルにプリセットされた選局周波数を当該ＥＥＰＲＯＭ２０から読み出し、チューナ３０に送信する。
【００２１】
このチューナ３０はいわゆる電圧シンセサイザを採用したチューナであり、上記ＩＩＣバス５０を介して制御可能となっている。通常のチューナは同調電圧（Ｖ０）用のポテンションメータと、ＶＨＦローバンド（ＶＬ）、ＶＨＦハイバンド（ＶＨ）およびＵＨＦ（Ｕ）のバンド切換スイッチとを備え、これらを適宜設定することにより所望の選局周波数に応じた信号を受信する。本チューナ３０はこれらの機械的な構成を含まず、ＩＩＣバス５０を介してこれらの設定値を受信し、同設定値に対応した受信周波数のテレビジョン放送信号を受信するとともに、同テレビジョン放送信号から中間周波信号を生成し、１チップＩＣ４０に出力する。
１チップＩＣ４０は、チューナ３０からの中間周波信号に対する信号処理回路を１チップのＩＣで構成したものであり、内部には図示しない映像中間波増幅回路、音声信号処理回路、カラー信号処理回路、映像信号処理回路、偏向信号処理回路などが備えられている。
【００２２】
ＥＥＰＲＯＭ２０には、上述したチューナ３０に対する受信周波数としてのプリセットデータの他、コントラスト、明るさ等、上記の制御に必要な設定値が記憶されるようになっている。ここで、ＥＥＰＲＯＭ２０におけるデータの更新について説明する。
ＥＥＰＲＯＭ２０におけるデータの更新は、電源スイッチをオフにしたとき、マイクロコンピュータ１０のリセット動作によって行っている。このリセット動作は、まず、マイクロコンピュータ１０が一時的に記憶している更新した設定値を書き込みデータとして、ＩＩＣバス５０を介してＥＥＰＲＯＭ２０に渡すことから始まる。次に、ＥＥＰＲＯＭ２０は、受け取った書き込みデータを確認のためにＩＩＣバス５０を介してマイクロコンピュータ１０に返す。すると、マイクロコンピュータ１０は先に送った書き込みデータと受け取った書き込みデータとが一致するか比較し、一致すれば書き込みのための確認信号をＥＥＰＲＯＭ２０に対して出力する。ＥＥＰＲＯＭ２０は、この確認信号を受け取って、書き込みデータを記憶する。これで、一連の更新動作が終了し、ＥＥＰＲＯＭ２０のデータが更新される。
このように、更新した設定値はマイクロコンピュータ１０が記憶しており、電源スイッチをオフにしてからの極短時間の間にマイクロコンピュータ１０とＥＥＰＲＯＭ２０とが通信を行って設定値の更新を行う。そして、この動作は電源スイッチをオフにした後の残留電力によってのみ行われるようになっている。
【００２３】
マイクロコンピュータ１０にこのリセット動作を行なわせるため、テレビジョン装置には電源オン／オフ信号線７１に対して電源のオン・オフに同期したリセット信号を出力するリセットＩＣ７０が備えられている。また、マイクロコンピュータ１０の電源入力端１２とＥＥＰＲＯＭ２０の電源入力端２１との間にはメモリ電源接続回路９０が介在されて電源ライン１３の導通及び非導通を制御されているとともに、上記リセット信号に同期してこのメモリ電源接続回路９０を制御するメモリ電源制御回路８０が備えられている。
【００２４】
電源スイッチがオンであると、リセットＩＣ７０からの電源オン／オフ信号線７１はハイレベルとなっている。マイクロコンピュータ１０はリセット端子１１がハイレベルであるときにはリセット動作を行わず、ハイレベルからローレベルへと変化するとリセット動作を開始する。また、リセットＩＣ７０から同じ信号が入力されるメモリ電源制御回路８０では、当該電源オン／オフ信号線７１がハイレベルとなっている期間中、メモリ電源接続回路９０を導通状態にさせる信号を出し続けている。その結果、メモリ電源接続回路９０は導通状態となっており、ＥＥＰＲＯＭ２０には、メモリ電源接続回路９０を介して電源ライン１３から電源が供給されている。
【００２５】
一方、電源スイッチがオフになると、電源オン／オフ信号線７１がハイレベルからローレベルへと変化し、マイクロコンピュータ１０はリセット動作を開始する。また、電源オン／オフ信号線７１のリセット信号はメモリ電源制御回路８０にも入力されており、ハイレベルからローレベルへと変化するとメモリ電源制御回路８０はメモリ電源接続回路９０の導通状態を遮断する信号を出す。すると、メモリ電源接続回路９０は電源ライン１３とＥＥＰＲＯＭ２０との接続を遮断する。従って、電源ライン１３に残留電力が供給されるとしても、この時点以降は同電力はＥＥＰＲＯＭ２０に供給されなくなる。ただし、マイクロコンピュータ１０においてもＥＥＰＲＯＭ２０においても、それぞれの電源入力端１２と電源入力端２１への電源入力断から所定の時間は動作できるように設計されており、上述した更新動作は保障されている。
【００２６】
以上により、メモリ電源制御回路８０とメモリ電源接続回路９０とで、電源オンの期間中はマイクロコンピュータに供給される電源を不揮発性メモリへも供給するが、電源オフのタイミングで不揮発性メモリの電源を絶ち、少なくとも不揮発性メモリへは電源を供給しないようにする制御を行なっている。
【００２７】
図２は、本発明の一実施形態にかかるメモリ回路の具体例である要部回路図を示している。
同図において、メモリ電源制御回路８０は、リセットＩＣ７０の出力信号に応じたスイッチの役割を果たすｎｐｎ型トランジスタＴｒ１と、電流制限用の抵抗Ｒ１とから構成されている。また、メモリ電源接続回路９０は、マイクロコンピュータ１０の電源入力端１２からＥＥＰＲＯＭ２０の電源入力端２１へ電源供給するオン・オフ可能なｐｎｐ型トランジスタＴｒ２と、電流制限用の抵抗Ｒ２とから構成されている。
【００２８】
電源オン／オフ信号線７１には、抵抗Ｒ１を介してｎｐｎ型トランジスタＴｒ１のベースＴｒ１ｂが接続されている。このｎｐｎ型トランジスタＴｒ１のエミッタＴｒ１ｅはグランドに接続され、コレクタＴｒ１ｃには、抵抗Ｒ２を介してｐｎｐ型トランジスタＴｒ２のベースＴｒ２ｂが接続されている。このｐｎｐ型トランジスタＴｒ２のエミッタＴｒ２ｅはマイクロコンピュータ１０の電源入力端１２に接続され、コレクタＴｒ２ｃはＥＥＰＲＯＭ２０の電源入力端２１に接続されている。このように、ＥＥＰＲＯＭ２０の電源入力端２１にはｐｎｐ型トランジスタＴｒ２を介して電源が供給／遮断される構成となっている。
【００２９】
次に、本実施形態にかかるメモリ回路の動作を説明する。
図３は、本発明の一実施形態にかかるメモリ回路の動作を示すタイミングチャートである。電源がオンであるとき、マイクロコンピュータ１０の電源入力端１２には電源ライン１３から電源が供給されている。また、リセットＩＣ７０からの出力はハイレベルであり、電源オン／オフ信号線７１を介してリセット端子１１にはハイレベルが入力されている。このように、リセット端子１１がハイレベルであるので、マイクロコンピュータ１０はリセット動作を行わない。
【００３０】
電源オン／オフ信号線７１は、メモリ電源制御回路８０であるｎｐｎ型トランジスタＴｒ１のベースＴｒ１ｂに接続されており、ベースＴｒ１ｂがハイレベルであり、エミッタＴｒ１ｅがローレベルとなる。このため、ベースＴｒ１ｂからエミッタＴｒ１ｅへと電流が流れ、コレクタＴｒ１ｃとエミッタＴｒ１ｅとの間がほぼ導通する。
【００３１】
このコレクタＴｒ１ｃには、メモリ電源接続回路９０であるｐｎｐ型トランジスタＴｒ２のベースＴｒ２ｂが接続され、同ｐｎｐ型トランジスタＴｒ２のエミッタＴｒ２ｅは、マイクロコンピュータ１０の電源入力端１２に接続されている。このため、エミッタＴｒ２ｅとコレクタＴｒ２ｃとがほぼ導通し、マイクロコンピュータ１０の電源入力端１２に供給される電源が本ｐｎｐ型トランジスタＴｒ２を介してＥＥＰＲＯＭ２０の電源入力端２１に供給されることになる。このように、電源がオンのときは、マイクロコンピュータ１０、ＥＥＰＲＯＭ２０ともに動作電圧が確保されている。
【００３２】
次に、電源をオフにした場合の動作を説明する。電源をオフにすると、リセットＩＣ７０はタイミングＴ１にて出力をハイレベルからローレベルに切り換える。すると、電源オン／オフ信号線７１を介してリセット端子１１がローレベルとなり、マイクロコンピュータ１０はリセット動作を開始する。このリセット動作中、マイクロコンピュータ１０は残留する電力により動作する。
一方、ＥＥＰＲＯＭ２０の電源入力端２１の入力電圧は、以下のようになる。
【００３３】
まず、リセットＩＣ７０がローレベルを出力すると、電源オン／オフ信号線７１および抵抗Ｒ１を介してｎｐｎ型トランジスタＴｒ１のベースＴｒ１ｂはローレベルとなる。エミッタＴｒ１ｅはグランドに接続されているため、ベースＴｒ１ｂとエミッタＴｒ１ｅとの電圧差がなくなり、コレクタＴｒ１ｃからエミッタＴｒ１ｅへの電流が遮断される。
すると、ｐｎｐ型トランジスタＴｒ２のエミッタＴｒ２ｅからベースＴｒ２ｂへの電流が遮断され、エミッタＴｒ２ｅとコレクタＴｒ２ｃとの間が非導通となる。これにより、電源入力端１２が接続されている電源ライン１３から電源入力端２１への電流は流れなくなる。したがって、この時点以降ＥＥＰＲＯＭ２０への電力の供給は遮断される。その結果、ＥＥＰＲＯＭ２０の電源断のタイミングT2はマイクロコンピュータ１０のタイミングT3に対し先あるいは少なくとも同時となる。
一方、この時点からマイクロコンピュータ１０は上述したリセット動作にてＥＥＰＲＯＭ２０へデータの書き込みを行う。この間、マイクロコンピュータ１０もＥＥＰＲＯＭ２０も電源断となっているが、従来からの設計で残留する電力があり、このような書き込みは継続されることになる。
【００３４】
上述したようにマイクロコンピュータ１０の電源入力端１２やＥＥＰＲＯＭ２０の電源入力端２１への電源供給が停止されたとしても、それぞれには残留電荷があるため、電源入力端１２や電源入力端２１の電圧はすぐには落ちない。そして、このような残留電荷があるから電源断後にも一定の処理が可能となるのである。
【００３５】
図３は電源断と残留電力の関係を示しており、電源断のタイミングＴ１に対して電源入力端１２や電源入力端２１の電圧が落ちるのは所定時間経たタイミングＴ２、Ｔ３である。一方、データの更新はこれらよりも十分に短い期間で行われるようにタイミングＴ４にて終了するようになっている。設計上はマイクロコンピュータ１０の電源入力端１２やＥＥＰＲＯＭ２０の電源入力端２１が同時であればデータの更新は正常に終了するはずであり、ＥＥＰＲＯＭ２０における電源入力端２１の電圧だけがマイクロコンピュータ１０における電源入力端１２の電圧よりも長い期間にわたって落ちないようになってしまうときにデータの書き込みが正常に行えないことがあった。
しかしながら、本実施形態においては、マイクロコンピュータ１０への電源断時にＥＥＰＲＯＭ２０の電源入力端２１を確実に電源ライン１３から切り離すことができ、上述した弊害を防止できる。
【００３６】
このように、本発明においては、電源の瞬断が発生するような予期しない電源オフが生じても、簡易な回路にてＥＥＰＲＯＭの電源断をマイクロコンピュータに対し先あるいは少なくとも同時に行うことができる。したがって、電源オフ時のＥＥＰＲＯＭへの書き込みエラーを回避することが可能なメモリ回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるメモリ回路を適用したテレビジョン装置の概略構成を示したブロック図である。
【図２】本発明の一実施形態にかかるメモリ回路の具体例を示す要部回路図である。
【図３】本発明の一実施形態にかかるメモリ回路の動作を示すタイミングチャートである。
【符号の説明】
１０…マイクロコンピュータ
１１…リセット端子
１２…電源入力端
１３…電源ライン
２０…ＥＥＰＲＯＭ
２１…電源入力端
３０…チューナ
３１…アンテナ
４０…１チップＩＣ
５０…ＩＩＣバス
６０…リモコン受光ユニット
６１…リモコン
７０…リセットＩＣ
７１…電源オン／オフ信号線
８０…メモリ電源制御回路
９０…メモリ電源接続回路
Ｔｒ１…ｎｐｎ型トランジスタ
Ｔｒ１ｂ…ベース
Ｔｒ１ｅ…エミッタ
Ｔｒ１ｃ…コレクタ
Ｒ１…抵抗
Ｔｒ２…ｐｎｐ型トランジスタ
Ｔｒ２ｂ…ベース
Ｔｒ２ｅ…エミッタ
Ｔｒ２ｃ…コレクタ
Ｒ２…抵抗
【図１】
0003578205.tif 000002
【図２】
0003578205.tif 000003
【図３】
0003578205.tif 000004