(57)【特許請求の範囲】
【請求項１】
パケットデータの時分割多重によるスイッチングを行う出力バッファ方式のパケット交換装置において、
複数の入力回線からの前記パケットデータを受信する前記各入力回線毎の受信回路と、
前記受信回路毎からの前記パケットデータを時分割多重する第１の時分割多重回路と、
前記受信回路で前記パケットデータからルーティング情報を検出するルーティング制御回路と、
前記時分割多重回路からの複数の多重バスを前記ルーティング制御回路からのルーティング情報に応じてフィルタリングする第１のアドレスフィルタと、
前記アドレスフィルタの出力を蓄積する１段目の出力バッファと、
前記第１のアドレスフィルタの出力による前記１段目の出力バッファへのパケットデータ蓄積状況を把握して前記１段目の出力バッファと後述する第２の出力バッファ間の制御を行うバッファ間制御回路と、
前記１段目の出力バッファの出力を時分割多重する第２の時分割多重回路と、
前記第２の時分割多重回路のパケットデータ出力を前記バッファ間制御回路からのフィルタリング情報により送出するか否かを決定する第２のアドレスフィルタと、
前記第２のアドレスフィルタの出力を蓄積して前記ルーティング制御回路からのメモリアクセスによって複数の出力回線に出力する前記第２の出力バッファとを備え、
前記複数の入力回線数をＮ（Ｎは正の整数）とし、入力回線速度をｖbps（bit per second）とし、前記第１の時分割多重回路に入力される回線数をｎ（ｎは正の整数）とし、前記第１のアドレスフィルタでフィルタリングされる回線数をｍ（ｍは正の整数）とし、前記出力回線数を１回線以上（回線数に制限なし）とした場合に、
前記各第１の出力バッファのバッファ書き込み速度はｎ×ｖであり、その読み出し速度はｖbpsであり、前記各第２の出力バッファのバッファ書き込み速度はｍ×ｖであり、その読み出し速度をｖbpsとしたことを特徴とするパケット交換装置。
【請求項２】
パケットデータの時分割多重によるスイッチングを行う出力バッファ方式のパケット交換装置において、
複数の入力回線からの前記パケットデータを受信する前記各入力回線毎の受信回路と、
前記受信回路毎からの前記パケットデータを時分割多重する第１の時分割多重回路と、
前記受信回路で前記パケットデータからルーティング情報を検出するルーティング制御回路と、
前記時分割多重回路からの複数の多重バスを前記ルーティング制御回路からのルーティング情報に応じてフィルタリングする第１のアドレスフィルタと、
前記アドレスフィルタの出力を蓄積する１段目の出力バッファと、
前記第１のアドレスフィルタの出力による前記１段目の出力バッファへのパケットデータ蓄積状況を把握して前記１段目の出力バッファと後述する第２の出力バッファ間の制御を行うバッファ間制御回路と、
前記１段目の出力バッファの出力を時分割多重する第２の時分割多重回路と、
前記第２の時分割多重回路のパケットデータ出力を前記バッファ間制御回路からのフィルタリング情報により送出するか否かを決定する第２のアドレスフィルタと、
前記第２のアドレスフィルタの出力を蓄積して前記ルーティング制御回路からのメモリアクセスによって複数の出力回線に出力する前記第２の出力バッファとを備え、
前記入力回線の全てからの内部多重バスの多重度を分散させて、前記第１及び第２の出力バッファの多段構成として内部メモリアクセス速度を落としたことを特徴とするパケット交換装置。
【請求項３】
パケットデータの時分割多重によるスイッチングを行う出力バッファ方式のパケット交換装置において、
複数の入力回線からの前記パケットデータを受信する前記各入力回線毎の受信回路と、
前記受信回路毎からの前記パケットデータを時分割多重する第１の時分割多重回路と、
前記受信回路で前記パケットデータからルーティング情報を検出するルーティング制御回路と、
前記時分割多重回路からの複数の多重バスを前記ルーティング制御回路からのルーティング情報に応じてフィルタリングする第１のアドレスフィルタと、
前記アドレスフィルタの出力を蓄積する１段目の出力バッファと、
前記第１のアドレスフィルタの出力による前記１段目の出力バッファへのパケットデータ蓄積状況を把握して前記１段目の出力バッファと後述する第２の出力バッファ間の制御を行うバッファ間制御回路と、
前記１段目の出力バッファの出力を時分割多重する第２の時分割多重回路と、
前記第２の時分割多重回路のパケットデータ出力を前記バッファ間制御回路からのフィルタリング情報により送出するか否かを決定する第２のアドレスフィルタと、
前記第２のアドレスフィルタの出力を蓄積して前記ルーティング制御回路からのメモリアクセスによって複数の出力回線に出力する前記第２の出力バッファとを備え、
前記入力回線からの入力パケットデータを第１のセル周期で入力し、前記第１の時分割多重回路によって時分割多重処理を行い、次の第２のセル周期で時分割多重フォーマットによって前記１段目の出力バッファに書き込み、前記バッファ間制御回路によって前記１段目の出力バッファから読み出し、次の第３のセル周期で前記読み出しされたパケットデータを前記第２の時分割多重回路によって時分割多重処理を行い、次の第４のセル周期で時分割多重フォーマットによって前記２段目の出力バッファに書き込み、前記ルーティング制御回路によって前記２段目の出力バッファから読み出し、次の第５のセル周期に前記出力回線に出力パケットとして出力することを特徴とするパケット交換装置。
【請求項４】
請求項３に記載のパケット交換装置において、前記入力回線に対する内部多重バスの分割方式を前記時分割多重フォーマットによって規定したことを特徴とするパケット交換装置。
【請求項５】
請求項３に記載のパケット交換装置において、前記入力回線のパケットデータを、多段構成になっている前記第１及び第２のバッファへ書き込む際のフィルタリングを行う前記ルーティング制御回路によるルーティング判定回路および、前記出力回線への読み出し制御回路をそれぞれ備えたことを特徴とするパケット交換装置。
【請求項６】
前記１段目の出力バッファからの読み出しを、アービタ回路によるアービトレーションによって制御することを特徴とする請求項１から３のいずれか１項記載のパケット交換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、出力バッファ方式のＡＴＭセル交換装置やＡＴＭスイッチ，ＩＰスイッチ等に用いられるパケット交換装置に関し、スイッチの回線数の増加、回線単位のパケットデータの高速度化による多重バスアクセス効率を落とさずに、出力バッファメモリへの書き込み／読み出しスピードを低速化できる大容量スイッチを備えたパケット交換装置に関する。
【０００２】
【従来の技術】
パケット交換装置の特徴として、端末がパケットを自由に通信網に渡せる点にある。このため、複数のパケットが同じ通信路に向かう時、すなわちブロッキングが発生した時にブロッキングしているパケットのうち一つを選択して出力する操作が必要になる。パケット交換装置では、ブロッキング発生時にパケットを一旦蓄積するためのバッファ機能と、パケットの持つ方路情報を解析し、所望の出力へと転送する交換機能の二つの機能が必須となる。パケットスイッチを実現するアーキテクチャは、このバッファ機能部と交換機能部との組み合わせによりいくつかの方式に分類することができる。
【０００３】
近い将来、膨大なトラフィックに耐えうる交換機として、入力側にバッファを設けた入力バッファ方式、出力側にバッファを設けた出力バッファ方式等、様々な方式が検討されており、各メーカーも１０１２ビット／ｓのデータ速度切り換え可能なテラ級のスイッチの開発が急務となっている。
【０００４】
この交換機の大容量化には、主にメモリアクセスの点で入力バッファ型が実現性として最も有効であるが、現状の入力バッファ方式では、完全にスイッチ内部でブロッキングが起きないことを保証するまでには至っておらず、スケジューラ等の機能を実現するのに複雑な制御回路が必要となる。
【０００５】
ここでは、他の方式と比較して、さほど複雑な制御を必要とせず、全入力回線のパケットデータを順番に時系列でフィルタリング処理するだけの完全ノンブロッキング型である出力バッファの方式に着目した。
【０００６】
この出力バッファ方式として、特開平７−２８３８１３号公報（特許２６８２４３４号）に、出力バッファ型ＡＴＭスイッチとして、図７、図８を参照して説明する。
【０００７】
図７において、各出力ポート１１−３ｎに対応する受信回路１１−５ｎは、内部バス１１−１上を流れるセルの内、ヘッダ部のポート宛先情報がチェックされ、自出力ポート宛のセルのみを選別して受信し、出力バッファ１１−６ｎに一旦蓄える。出力バッファ１１−６ｎに一旦蓄えられたセルは読み込み制御回路１１−９ｎにより回線速度の数倍の速度でフィルタリング回路１１−１０ｎに入力される。
【０００８】
ここで、回線速度ではなく、回線速度の数倍の速度で読み出すのは、セル到着の揺らぎを吸収するため、及びＬＡＮパケットのブロードキャストによる余剰分を吸収するためであり、平均的な回線割り当てを事前に行うことを前提とすれば、回線速度の２〜３倍程度の速度で十分である。即ち、回線速度の数倍の処理速度が必要なのは、フィルタリングで捨てられるセルを除いた速度が最大回線速度を保てるためである。
【０００９】
フィルタリング回路１１−１０ｎは入力されたセルのヘッダ部またはセルの中身のＬＡＮ宛先アドレス部等をチェックし、必要に応じてセルを廃棄して、廃棄しなかったセルを第２の出力バッファ１１−１１ｎに入力する。第２の出力バッファ１１−１１ｎに入力されたセルは、出力ポート１１−３ｎに回線速度で出力される。
【００１０】
次に、図８により、複数の第２の出力バッファを有する出力トラフィック制御部１１−８ｎの動作について説明する。フィルタリング回路１１−１０ｎ内の優先レベル検出手段（不図示）は、入力したセルのヘッダに書かれた優先レベルに応じて、対応する優先レベル別第２の出力バッファ１１−１１ｎにセルを転送する。この際、各優先レベル別第２の出力バッファ１１−１１ｎには、バッファ残り容量検出手段（不図示）が設けられており、検出した各バッファ１１−１１ｎの残り容量を残り容量信号によってフィルタリング回路１１−１０ｎに知らせる。フィルタリング回路１１−１０ｎは各バッファ１１−１１ｎから知らされる残り容量信号によって、各バッファ１１−１１ｎの使用量を知り、例えばもし次にフィルタリング回路１１−１０ｎより優先レベル別第２の出力バッファ１１−１１ｎに転送すべきセルのレベルが２でレベル２のバッファの残り容量が一定量より小さい場合には、前記転送すべきセルを廃棄する。もし、次にフィルタリング回路１１−１０ｎより優先レベル別第２の出力バッファ１１−１１ｎに転送すべきセルのレベルが１でレベル１のバッファの残り容量が一定量より小さい場合には、セルをレベル１のバッファの残り容量が前記一定量以上になるまで、フィルタリング回路１１−１０ｎに止めておくと共に、バックプレッシャー信号により、読み込み制御回路１１−９ｎは次のセルをスイッチより読み込むのをやめる。
【００１１】
このような動作によって、スイッチ速度を一旦第１のバッファで吸収した後、第２の出力バッファに回線速度相当で転送しながらセルの処理ができるので、輻輳状態に応じた複数の優先レベル毎の廃棄処理や、セルヘッダの内側に書かれたＬＡＮの宛先アドレスを用いたフィルタリング等の多岐にわたる処理を、実績が多く、安定しているスイッチング素子により、回線速度の数倍程度の低速処理で行うことができるとしている。例えば、回線速度６００Ｍｂｐｓで１６×１６のスイッチの場合、本従来例前の構成では９．６Ｇｂｐｓのビットストリームの処理が必要であるのに対して、本従来例では６００Ｍｂｐｓの数倍の速度での処理が可能となるとしている。
【００１２】
なお、上記特開平７−２８３８１３号公報（特許２６８２４３４号）で解決されるとしても、依然、出力バッファの方式の大規模スイッチを構築していく上で、ネックになっていくのが、出力バッファの高速アクセスである。
【００１３】
一般に、出力バッファの方式のスイッチでは、内部バスのスループットは各回線のスループットの合計に等しい。これはそのまま、出力バッファのアクセス速度に反映されることを意味する。
【００１４】
ここで、回線単位の速度Ｖ、ポート数Ｎとすると、出力バッファ方式の特性上、１パケット時間で、全ポートのパケットを書き込む必要があり、単純に出力回線単位に設けてある出力バッファへのアクセス速度は、Ｖ×Ｎとなる。例えば、Ｎ×Ｎの構成をとる出力バッファ方式のスイッチでは、パケット単位のスイッチング動作の保証をするため、１パケット時間を（Ｎ＋１）のタイムスロットに分割し、時分割多重により、Ｎ回線のパケットデータを、ポートＮのタイムスロットに順番に割り当てる。出力回線毎に、パケットのヘッダーにある識別子を基に、フィルタリング処理を行った後、Ｎタイムスロットで、全回線分のパケットデータを出力バッファに書き込んで、１タイムスロットで、１回線分のパケットデータを読み出すという構成を取る。これは、瞬間に全入力回線から特定の出力回線へ集中してバースト的なトラフィックなパケットデータが入力されたとしても、スイッチ内でのブロッキングやパケット廃棄に十分に耐えうる構成となっている。
【００１５】
また、この構成を取れば、入力されたパケットは、待ち受けなしに必ず内部バスに送信されるため、回線の入力側では、パケット廃棄が起きることはないが、そのかわり、出力回線毎に設けられている出力バッファのアクセス速度に負担がかかる。回線速度の高速化、または回線数の増加により、この傾向はさらに大きくなる。
【００１６】
例として、回線速度１０Ｇｂｐｓで１６×１６のスイッチでは、出力回線毎の出力バッファに１６０Ｇｂｐｓでアクセスする必要がある。
【００１７】
これでは、いくらＲＡＭデバイスの性能を期待しても、処理能力的に破綻をきたしており、スイッチ規模の拡張性を疎外するという課題を孕んでいる。
【００１８】
【発明が解決しようとする課題】
本発明の主な目的は、スイッチの回線数の増加、回線単位のパケットデータの高速度化による多重バスアクセス効率を落とさずに、出力バッファメモリへの書き込み／読み出しスピードを低速化し、既存の技術で大容量スイッチ構成を提供することにある。
【００１９】
また、上記特開平７−２８３８１３号公報（特許２６８２４３４号）では、出力バッファ型スイッチにおいて、出力回線毎にバッファを２段階構成としているが、パケットの平均的な回線割当を事前に行なうことを前提とし、また優先クラス等によるパケットの廃棄等を期待した、フィルタリング速度の低速化を狙った処理について述べているものであり、本発明の目的は、そうした前提条件を必要とせずに、内部多重バスの低速化を図った処理を提供することを課題とする。
【００２０】
【課題を解決するための手段】
本発明は、上記課題を解決するために、パケットデータの時分割多重によるスイッチングを行う出力バッファ方式のパケット交換装置において、複数の入力回線からの前記パケットデータを受信する前記各入力回線毎の受信回路と、前記受信回路毎からの前記パケットデータを時分割多重する第１の時分割多重回路と、前記受信回路で前記パケットデータからルーティング情報を検出するルーティング制御回路と、前記時分割多重回路からの複数の多重バスを前記ルーティング制御回路からのルーティング情報に応じてフィルタリングする第１のアドレスフィルタと、前記アドレスフィルタの出力を蓄積する１段目の出力バッファと、前記第１のアドレスフィルタの出力による前記１段目の出力バッファへのパケットデータ蓄積状況を把握して前記１段目の出力バッファと後述する第２の出力バッファ間の制御を行うバッファ間制御回路と、前記１段目の出力バッファの出力を時分割多重する第２の時分割多重回路と、前記第２の時分割多重回路のパケットデータ出力を前記バッファ間制御回路からのフィルタリング情報により送出するか否かを決定する第２のアドレスフィルタと、前記第２のアドレスフィルタの出力を蓄積して前記ルーティング制御回路からのメモリアクセスによって複数の出力回線に出力する第２の出力バッファとを備えたことを特徴とする。
また、本発明は、パケットデータの時分割多重によるスイッチングを行う出力バッファ方式のパケット交換装置において、複数の入力回線からの前記パケットデータを受信する前記各入力回線毎の受信回路と、前記受信回路毎からの前記パケットデータを時分割多重する第１の時分割多重回路と、前記受信回路で前記パケットデータからルーティング情報を検出するルーティング制御回路と、前記時分割多重回路からの複数の多重バスを前記ルーティング制御回路からのルーティング情報に応じてフィルタリングする第１のアドレスフィルタと、前記アドレスフィルタの出力を蓄積する１段目の出力バッファと、前記第１のアドレスフィルタの出力による前記１段目の出力バッファへのパケットデータ蓄積状況を把握して前記１段目の出力バッファと後述する第２の出力バッファ間の制御を行うバッファ間制御回路と、前記１段目の出力バッファの出力を時分割多重する第２の時分割多重回路と、前記第２の時分割多重回路のパケットデータ出力を前記バッファ間制御回路からのフィルタリング情報により送出するか否かを決定する第２のアドレスフィルタと、前記第２のアドレスフィルタの出力を蓄積して前記ルーティング制御回路からのメモリアクセスによって複数の出力回線に出力する前記第２の出力バッファとを備え、前記複数の入力回線数をＮ（Ｎは正の整数）とし、入力回線速度をｖbps（bit per second）とし、前記第１の時分割多重回路に入力される回線数をｎ（ｎは正の整数）とし、前記第１のアドレスフィルタでフィルタリングされる回線数をｍ（ｍは正の整数）とし、前記出力回線数を１回線以上（回線数に制限なし）とした場合に、前記各第１の出力バッファのバッファ書き込み速度はｎ×ｖであり、その読み出し速度はｖbpsであり、前記各第２の出力バッファのバッファ書き込み速度はｍ×ｖであり、その読み出し速度をｖbpsとしたことを特徴とする。
【００２１】
また、本発明は、上記パケット交換装置において、前記入力回線からの入力パケットデータを第１のセル周期で入力し、前記第１の時分割多重回路によって時分割多重処理を行い、次の第２のセル周期で時分割多重フォーマットによって前記１段目の出力バッファに書き込み、前記バッファ間制御回路によって前記１段目の出力バッファから読み出し、次の第３のセル周期で前記読み出しされたパケットデータを前記第２の時分割多重回路によって時分割多重処理を行い、次の第４のセル周期で時分割多重フォーマットによって前記２段目の出力バッファに書き込み、前記ルーティング制御回路によって前記２段目の出力バッファから読み出し、次の第５のセル周期に前記出力回線に出力パケットとして出力することを特徴とする。
【００２２】
また、本発明は、パケットデータの時分割多重によるスイッチングを行う出力バッファ方式のパケット交換装置において、複数の入力回線からの前記パケットデータを受信する前記各入力回線毎の受信回路と、前記受信回路毎からの前記パケットデータを時分割多重する第１の時分割多重回路と、前記受信回路で前記パケットデータからルーティング情報を検出するルーティング制御回路と、前記時分割多重回路からの複数の多重バスを前記ルーティング制御回路からのルーティング情報に応じて前記パケット毎に許可するパケットをパスしてフィルタリングするアドレスフィルタと、前記アドレスフィルタの出力を蓄積する出力バッファと、前記アドレスフィルタの出力による前記出力バッファへの蓄積状況を把握して通過パケットか否かを判定するアービタ回路と、前記出力バッファの出力から前記アービタ回路の選択指示に従って前記パケットデータを選択して出力回線に出力するセレクタと、からなり、前記アービタ回路及び前記セレクタを前記出力回線の回線数を備え、複数の入力回線に対応した複数の出力回線に交換することを特徴とする。
【００２３】
また、本発明は、概念的には、一般に、出力バッファ方式では、全ての入力通信路とひとつの出力通信路でのパケット転送を同時に扱えることが必要となる。つまり、スイッチ速度は入力通信路上のパケット転送速度と収容する入力通信路数の積となる。
【００２４】
本発明は、こうした出力バッファ方式のパケットスイッチの構築において、回線速度の高速化、または回線数の増加による内部バスのスループット増大に伴う出力バッファの高速アクセスを軽減させるために、内部多重バスの分割および各出力回線単位に配備している出力バッファを多段構成とし、複数の入力回線からのパケットデータの集中アクセスを分散処理させることで、出力バッファへのアクセス速度を抑えるとともに、ノンブロッキングでのスイッチングを可能とする。
【００２５】
また、本発明は、図１を参照しつつ説明すれば、回線速度ｖで、ｎ×ｍ本の回線を処理する出力バッファ方式のパケットスイッチにおいて、入力回線Ｎ本中、ｎ本を入力の基本単位とするｍ個の時分割多重回路１―３〜１―４を設ける。その時分割多重されたｍ本の内部多重バス上のパケットデータを、ルーティング制御回路１―９からのフィルタリング制御情報に基づいてフィルタリングした後、出力回線毎に保持している各出力バッファに送出する。
【００２６】
また、図２を参照して説明すれば、本発明の出力回線単位の出力バッファ部１―７〜１―８構成を示す。内部多重バス上の時分割多重されたパケットデータは、対応する１段目の出力バッファ２―３〜２―４へｎ×ｖの速度で書き込みを行い、出力回線速度ｖで読み出す。１段目の出力バッファ２―３〜２―４から読み出されたパケットデータは、次に出力バッファ２―３〜２―４の出力ｍ本を基本単位とする２段目の時分割多重回路２―６へと送出される。その時分割多重された内部多重バス上のパケットデータを、対応した２段目の出力バッファ２―８へｍ×ｖの速度で書き込みを行い、出力回線速度ｖで読み出す。こうした全入力回線からの内部多重バスへ多重する際の多重度を分散させて、出力バッファの多段構成を取ることにより、内部メモリへのアクセス速度を落とすことができる。
【００２７】
本構成は、全入力回線からのパケットデータが、一つの出力回線にバースト的に集中して入力されても、パケット廃棄を起こすことなく、低速度の内部バスアクセスでスイッチングすることができることを特徴としている。
【００２８】
【発明の実施の形態】
本発明の実施形態について、図面を参照しつつ詳細に説明する。
【００２９】
［第１の実施形態］
（１）構成の説明
図１に本発明の第１の実施形態によるＡＴＭスイッチの構成図を示す。回線速度ｖで、入力回線数×出力回線数としてＮ×Ｎの構成をとる出力バッファ方式のパケットスイッチにおいて、各入力回線の入線１〜Ｎからのパケットは、一旦受信回路１―１〜１―２に入力される。ここでは、スイッチに入力される全回線のパケットの位相同期をとるための処置（スイッチ側での処置が容易になるように、パケットの先頭をそろえる機能）と、ルーティング情報の抽出が行われる。
【００３０】
この受信回路１―１〜１―２から出力された位相の合ったパケットは、入力回線数ｎ本を基本単位とするｍ個の時分割多重回路１―３〜１―４へと送出される。
【００３１】
入力回線数ｎと、時分割多重回路１―３〜１―４の数ｍの積ｎ×ｍは全入力回線数Ｎ＝ｎ×ｍに相当する。入力回線数ｎは、後述する１段目の出力バッファ２―３〜２―４のアクセス速度ｎ×ｖに影響を与え、入力回線数ｎが多ければ、それだけメモリのアクセス速度に負荷がかかる。また、同様に時分割多重回路１―３〜１―４の数ｍは、後述する２段目の出力バッファ２―８のアクセス速度ｍ×ｖに影響を与える。ここでは、１段目の出力バッファ２―３〜２―４から２段目の出力バッファ２―８のパケット送受信において、速度乗せ換え等の余分な制御をなくし、できるだけ各段のメモリのアクセス速度を同じにするためにも、ｎとｍの数が同じになるように、割り振った方がよい。
【００３２】
１段目の時分割多重回路１―３〜１―４では、ｎ本の各入力回線から送出されたパケットの時分割多重を行う。パケット単位のスイッチング動作を保証するため、１パケット時間を（ｎ＋１）のタイムスロットに分割し、時分割多重によりｎ回線のパケットをｎのタイムスロットに順番に割り当てる。多重順位は、入力回線順でも、サイクリックでもどちらでもよいが、後述のフィルタリング制御情報に対応させて行う。残りの１タイムスロットは、１回線分のパケットの読み出し用に割り当てる。この処理を、時分割多重回路１―３〜１―４の数ｍ個分、全て同じパケット周期で行う。このことにより、スイッチ内部にｎ×ｖの速度をもった内部多重バス１〜ｍ（１−５〜１−６）が、ｍ本存在することになり、これは各出力回線毎の１段目の出力バッファ２―３〜２―４の個数と対応している。
【００３３】
一方、受信回路部１―１〜１―２より抽出されたルーティング情報は、ルーティング制御回路１―９へ送出される。
【００３４】
ルーティング制御回路１―９は、Ｎ個の受信回路１―１〜１―２からそれぞれ入力され、このルーティング情報を基に、パケットをどの出力回線に出力するかを選定し、出力回線毎の出力バッファへの共通バス上のパケットの書き込み指示、および出力バッファ部１−７〜１−８に滞留するパケットの読み出し指示を行う。書き込み／読み出しの指示は、上記時分割多重回路部１―３〜１―４でのパケットの多重順位に対応させて行われる。但し、このルーティング制御回路１―９によるフィルタリング制御情報は、下記に説明する多段バッファ構成の１段目の出力バッファ２―３〜２―４の書き込みと、２段目の出力バッファ２―８の読み出しにのみ適用される。出力バッファ部１−７〜１−８からの読み出しの指示による出力は出力回線の出線１〜Ｎとして、それぞれ回線速度ｖとして出力される。
【００３５】
図２に本発明の出力回線単位の出力バッファ部１―７〜１―８の構成を示す。図２において、１段目の時分割多重回路１―３〜１―４により時分割多重され、多重バス１〜ｍ上に送出されたパケットは、ルーティング制御回路１―９からのフィルタリング制御情報に基づいて、アドレスフィルタ２―１〜２―２のｍ個によりフィルタリングした後、出力回線毎に保持している１段目の出力バッファ２―３〜２―４へ送出されて蓄積される。１段目の出力バッファ２―３〜２―４の動作速度は、１段目の多重バス速度と一致し、ｎ×ｖの速度で書き込みを行い、出力回線速度ｖで読み出す。つまり、１パケット期間に書き込みｎ回、読み出し１回行う。
【００３６】
１段目の出力バッファ２―３〜２―４からの読み出しは、バッファ間制御回路２―５からの読み出し制御により行われる。バッファ間制御回路２―５は、１段目のｍ個の出力バッファ２―３〜２―４内のパケット滞留数をそれぞれ監視し、パケットが蓄積されていれば、１パケット周期に、１回線分のパケットの読み出し指示を行う。この処理は、多重バスｍ本に対応する１段目の出力バッファ２―３〜２―４の数のｍ個全て、同じパケット周期で行われる。
【００３７】
１段目の出力バッファ２―３〜２―４から読み出されたパケットは、入力回線数ｍ本を基本の入力単位とする２段目時分割多重回路２―６へと送出される。２段目の時分割多重回路２―６では、１段目の出力バッファ２―３〜２―４から読み出されたパケットの時分割多重を行う。パケット単位のスイッチング動作を保証するため、１パケット時間を（ｍ＋１）のタイムスロットに分割し、時分割多重によりｍ回線のパケットをｍのタイムスロットに順番に割り当てる。多重順位は入力回線順に行う。残りの１タイムスロットは、１段目の出力バッファ２―３〜２―４から、１回線分のパケットデータの読み出し用に割り当てる。
【００３８】
つぎに、２段目の時分割多重回路２―６により時分割多重され、多重バス上に送出されたパケットは、バッファ間制御回路２―５からのフィルタリング制御情報に基づいて、アドレスフィルタ２−７でフィルタリング処理を行った後、２段目の出力バッファ２―８へ送出されて蓄積される。バッファ間制御回路２―５は、１段目の出力バッファ２―３〜２―４から読み出されたパケットの管理をすることにより、フィルタリング制御情報を決定する。２段目の出力バッファ２―８の動作速度は、多重バス速度と一致し、ｍ×ｖの速度で書き込みを行い、出力回線速度ｖで読み出す。つまり、１パケット期間に書き込みｍ回、読み出し１回行う。
【００３９】
２段目の出力バッファ２―８からの読み出しは、ルーティング制御回路１―９からの読み出し指示により、１パケット周期に、１回線分のパケットの読み出しが行われ、出力回線へと送出される。
【００４０】
（２）動作の説明
以下、本実施形態のバッファメモリ動作につき、図３を参照して説明する。ここでは回線速度ｖでｎ×ｍに当たり１６×１６の出力バッファスイッチ構成を例にして述べる。
【００４１】
まず、全１６回線の入力回線を、入力４回線を基本とする１段目の時分割多重回路１―３〜１―４の４個に対応させて、入力回線順に均等に４分割する。パケット周期Ｔ０に各回線より入力されたパケットは、対応する時分割多重回路１―３〜１―４へと送出される。
【００４２】
時分割多重回路１―３〜１―４では有効パケット、無効パケットに関係なく、入力回線順に時分割に多重され、パケットが入力されてから、最低でも１パケット時間処理後のパケット周期Ｔ１には時分割多重処理が完了し、４×ｖの速度をもった内部多重バス１―５〜１―６へと送出される。
【００４３】
また、各回線のパケットのヘッダに記載されているルーティング情報は、パケット周期Ｔ０にルーティング制御回路１―９へと送出される。ルーティング制御回路１―９では、そのルーティング情報により、パケットが出力される回線やパケットの有効／無効を判断し、出力回線毎に、全入力回線のパケットのイネーブル情報や、出力アドレス情報といったフィルタリング情報を分割された時分割多重回路１―３〜１―４に対応させて入力回線順に多重する。
【００４４】
この処理もパケット周期Ｔ１には完了し、出力回線毎の４×ｖの速度をもった内部多重バス１―５〜１―６上の対応するパケットの書き込み指示として送出される。パケットの時分割多重回路１―３〜１―４の多重順番と、イネーブル情報および出力アドレス情報の多重順番を合わせることで、フィルタリング処理とバッファリング処理を容易にしている。
【００４５】
例として、入力回線１〜入力回線４を収容する時分割多重回路１―３（他の時分割多重回路には入力回線５〜入力回線８、…を収容）と多重バス１〜ｍ上に送出されるパケットのフィルタリング処理および対応する１段目の出力バッファ２―３〜２―４のバッファリング動作について説明する。
【００４６】
図３に参照されるように、時分割多重フォーマット１〜４は１パケット周期を５つのタイムスロットに分割し、１パケット周期の間に、入力回線順に多重順位の領域がアサインされている。このフォーマットはパケットデータ、アドレス情報およびフィルタリング情報共に共通である。また他の入力回線を収容する時分割多重回路１―３〜１―４においても、４つの入力回線を５つのタイムスロットに分割するように、ｎ＝４の入力に対して５つのタイムスロットに分割するという共通のフォーマットとなる。
【００４７】
時分割多重されたパケットは、多重バス１〜ｍ上、アドレスフィルタ２―１〜２―２で、同様に時分割多重されて、同じタイムスロットにアサインされているアドレスフィルタ２―１〜２―２によるフィルタリング情報により、対応する１段目の出力バッファ２―３〜２―４に送出されるか否かが決定される。フィルタリング情報がイネーブル信号であれば、有効なパケットと判断され、出力バッファ２―３〜２―４に送出される。ディセーブル信号であれば、無効なパケットと判断され、パケットデータはマスクされる。
【００４８】
図３の周期Ｔ１で、フィルタリング処理が行われると同時に、２段目の出力バッファ２―８のメモリアクセスを行なう。１段目の出力バッファ２―３〜２―４のメモリアクセス１は多重バス上２―１〜２―２の速度４×ｖがそのまま反映される。つまり、時分割多重のフォーマット１〜４がそのままメモリアクセスに適用される。１セル周期の間に、このタイミングで動作する４つのタイムスロットで４回線のパケットの書き込み（Ｗｒｉｔｅ）を行い、１つのタイムスロットで１回線分のパケットの読み出し（Ｒｅａｄ）が行われる。４回線のパケットの書き込みは、ルーティング制御回路１―９により多重されたフィルタリング処理によって、有効と判断されたパケットにのみ、回線順に行ない、１段目の出力バッファ２―３〜２―４に蓄積する。１回線分のパケットの読み出しはバッファ間制御回路２―５によって行われる。
【００４９】
４つの時分割多重回路１―３〜１―４を全て同時に処理し、対応する多重バス上アドレスフィルタ２―１〜２―２のフィルタリングとバッファリング処理を並行して行なうことにより、１パケット周期の時間で、全入力回線の入力パケットを１段目の出力バッファ２―３〜２―４に蓄積することが可能となる。
【００５０】
次に１段目の出力バッファ２―３〜２―４と２段目の出力バッファ２―８間の処理について説明する。
【００５１】
１段目の出力バッファ２―３〜２―４は、出力回線毎に４つに分割された多重バス１〜ｍで入力するアドレスバッファ２―１〜２―２と対応して４つ配置されており、２段目の出力バッファ２―８は１段目の出力バッファ２―３〜２―４から読み出されたパケットを、時分割多重した多重バスで入力するアドレスフィルタ２―７に対応して、１つ配置されている。出力回線毎に配置されている出力バッファ群のパケット滞留状態は、ルーティング制御回路１―９のアドレス管理により監視されている。これはカウンタ等により簡単に構成できる。このパケット滞留状態等の情報はバッファ間制御回路２―５へと通知され、バッファ間制御回路２―５はその情報を基に、各１段目の出力バッファ２―３〜２―４のパケット滞留状態を把握して、１段目の出力バッファ２―３〜２―４からパケットの読み出しを行なうか否かの判断をする。１段目の出力バッファ２―３〜２―４内に１パケット以上蓄積されており、それがセル周期Ｔ１の周期に新規に書き込まれたものであれば、そのＴ１時間のパケット周期以降でパケットの読み出し処理が行われる。また１段目出力バッファ２―３〜２―４内にパケットが蓄積されていなければ、読み出し処理は行なわない。
【００５２】
次に、パケット周期Ｔ２に各１段目の出力バッファ２―３〜２―４より読み出されたパケットは、対応する時分割多重回路２―６へと送出される。時分割多重回路２―６では、各１段目の出力バッファ２―３〜２―４から読み出された回線番号の低いパケット順に時分割に多重され、パケットが入力されてから、最低でも１パケット時間後のパケット周期Ｔ３には時分割多重処理が完了し、４×ｖの速度をもった内部多重バスとしてアドレスフィルタ２―７へと送出される。
【００５３】
また、バッファ間制御回路２―５では、１段目の出力バッファ２―３〜２―４からのパケットの読み出し制御により、対応するパケットのイネーブル情報やディセーブル情報、出力アドレス情報といったフィルタリング情報を作成し、時分割多重回路２―６に対応させて、回線順に多重する。この処理もパケット周期Ｔ３には完了し、４×ｖの速度をもった内部多重バス上アドレスフィルタ２―７の対応するパケットの書き込み指示として送出される。
【００５４】
時分割多重フォーマットは１パケット周期を５つのタイムスロットに分割し、１パケット周期の間に回線順に多重順位の領域がアサインされている。このフォーマットは１段目の出力バッファ２―３〜２―４から読み出したパケットデータ、およびバッファ間制御回路２―５からのフィルタリング情報共に共通となる。
【００５５】
時分割多重されたパケットは、多重バス上アドレスフィルタ２―７で、同様に時分割多重されて同じタイムスロットにアサインされているフィルタリング情報により、対応する２段目の出力バッファ２―８に送出されるか否かが決定される。
【００５６】
ルーティング制御回路１―９から間接的にパケット滞留状態等の情報を得られたバッファ間制御回路２―５により、フィルタリング情報がイネーブル信号であれば有効なパケットと判断され、２段目の出力バッファ２―８に送出される。ディセーブル信号であれば、対象の１段目の出力バッファ２―３〜２―４から読み出しが行われていないと判断され、データはマスクされる。
【００５７】
周期Ｔ３でフィルタリング処理が行われると同時に、周期Ｔ３で２段目の出力バッファ２―８のメモリアクセスを行なう。２段目の出力バッファ２―８のメモリアクセスは時分割多重回路２―６出力の多重バス上の速度４（＝ｍ）×ｖがそのまま反映される。
【００５８】
つまり、時分割多重のフォーマットがそのままメモリアクセス２に適用される。４つのタイムスロットで４回線のパケットの書き込みを行い、１つのタイムスロットで１回線分のパケットの読み出しが行われる。４回線分のパケットの書き込みは、バッファ間制御回路２―５により多重されたフィルタリング処理によって、有効と判断されたパケットにのみ回線順に行ない２段目の出力バッファ２―８に蓄積する。２段目の出力バッファ２―８からの１回線分のパケットの読み出しはルーティング制御回路１―９によって行われる。
【００５９】
図３中、Ｔ０周期に入力回線から入力されたパケットは、これまで前述したシーケンスを取ることにより、Ｔ３周期にはメモリアクセス２に示すように、２段目の出力バッファ２―８に蓄積される。これはルーティング制御回路１―９の２段目の出力バッファ２―８に対する読み出し制御情報が、１段目の出力バッファ２―３〜２―４に対する書き込み制御情報よりも時間的に３パケット時間遅れることを意味する。よって、ルーティング制御回路１―９ではＴ３周期以降のパケット周期でパケットの読み出し処理が行われ、Ｔ４周期に出力回線にパケットが出力パケットとして出力される。また、ルーティング制御回路１―９のアドレス管理により監視されている出力回線毎の出力バッファのパケット滞留状態によって、バッファ内にパケットが蓄積されていなければ、読み出し処理は行なわない。このような処理がセル周期ごとにパイプライン的に実施される。
【００６０】
（３）本実施形態の効果
上述した本実施形態によれば、回線単位の速度Ｖ、回線数Ｎとする出力バッファ方式の特性上、１パケット時間で全ポートのパケットを書き込む必要があり、単純に出力回線単位に設けてある出力バッファへのアクセス速度はＶ×Ｎとなる。
【００６１】
この実施形態によれば、回線数Ｎをｎ×ｍに分割して、出力回線毎に設けてある１段目の出力バッファ２―３〜２―４に回線数ｎ単位の多重バスアクセスを、２段目の出力バッファ２―８にｍ単位の多重バスアクセスすることで、出力バッファアクセス速度を（Ｎ／ｎ）Ｖ、もしくは（Ｎ／ｍ）Ｖまで、落とすことができる。
【００６２】
これは出力バッファのアクセスを、低速処理で行なうことを可能とし、本パケットスイッチ回路をＬＳＩ化の際、高速動作の微細プロセスに依存することなく、比較的普及されているプロセスを使用して、低コストで実現することが可能となり、スイッチ規模の拡張性の速度的制限を回避することができる。
【００６３】
［第２の実施形態］
第１の実施形態では、Ｎ×Ｎの構成をとる従来の出力バッファ方式のスイッチに於いて、出線１回線の出力バッファに入線Ｎポート全てのパケットを１パケット時間に書き込む為には、最低Ｎ＋１のタイムスロットが必要となる（ＮＷｒｉｔｅ／１Ｒｅａｄ）。
【００６４】
入力回線数の増加および、回線速度の高速化に伴い、こうした従来の内部バスアクセス方式では、出力バッファへのアクセススピードが増していくだけである。こうした課題を解決すべく、時分割多重による内部バスの分割、および出力バッファの多段構成により、内部バスのアクセス速度、バッファリング速度の低速化を図り、その手法は第１の実施形態により示した通りである。
【００６５】
但し、パケットのフォーマットによる制限により、これ以上の回線数の増加では、時分割多重を行う際、タイムスロットの割り当てにも限界があり、また出力バッファのアクセススピードは増すばかりである。
【００６６】
そこで、図４に示す様に、さらなる内部バスの分割、および出力バッファの多段化を推し進めていく。
【００６７】
１段目に入力回線ａ本を基本単位とするｂ個の時分割多重回路４―１〜４―２を設け、時分割多重された内部多重バス上アドレスフィルタ（ＡＦ）４―３〜４―４のパケットデータを、ルーティング制御回路４―１８からのフィルタリング制御情報に基づいてフィルタリングした後、出力回線毎に保持している１段目の出力バッファ４―５〜４―６に送出し、書き込み制御を行い蓄積する。次に、１段目の出力バッファ４―５〜４―６からの出力ｃ本を基本単位とするｄ個の時分割多重回路４―７〜４―８を設け、バッファ間制御回路４―１６の指示に従って、１段目の出力バッファ４―５〜４―６からの読み出し制御を行い、時分割多重された第２の内部多重バス上アドレスフィルタ（ＡＦ）４―９〜４―１０のパケットデータを２段目の出力バッファ４―１１〜４―１２に送出し、書き込み制御を行い蓄積する。この場合のパケットのフォーマットによる制限は、第１の実施形態と同様でよい。
【００６８】
さらに、２段目の出力バッファ４―１１〜４―１２からの出力ｅ本を基本単位とする１個の時分割多重回路４―１３を設け、バッファ間制御回路４―１７の指示に従って、２段目の出力バッファ４―１１〜４―１２からの読み出し制御を行い、時分割多重された第３の内部多重バス上アドレスフィルタ（ＡＦ）４―１４のパケットデータを、３段目の出力バッファ４―１５に送出し、書き込み制御を行って蓄積する。３段目の出力バッファ４―１５からの読み出しは、ルーティング制御回路４―１８からの読み出し制御にて行われる。
【００６９】
それぞれの時分割多重回路への入力回線数の割り振りは、ａ＝ｃ＝ｅ（ａ×ｃ×ｅ＝全入力回線）と同じにすることで、内部スイッチング処理が容易となる。
【００７０】
また、出力バッファの３段構成を取ることにより、内部アクセス速度のさらなる低速化が望め、タイムスロットの割り当てにも幅が広がる。段数を増やせば、この傾向はさらに顕著なものとなる。
【００７１】
［第３の実施形態］
次に、図５に示す第３の実施形態による構成について説明する。図５によれば、図１に示すパケットスイッチ回路中の出力バッファ部の構成を示すものであり、この場合のパケットのフォーマットによる制限は、第１の実施形態と同様でよい。多重バス速度ｎ×ｖの多重バス１〜ｍからパケットがアドレスフィルタ５―１〜５―２に入力され、１段目の出力バッファ５―３〜５―４で蓄積され、次に時分割多重回路５―６によって多重される。その後、多重バス速度ｍ×ｖのパケットはアドレスフィルタ５―７に入力されてバッファ間制御回路５―５のフィルタリング制御情報によってフィルタリングされる。その後、フィルタリングされたパケットは第２段目の出力バッファ５―８に蓄積されてからルーティング制御情報に従って出力される。第２段目の出力バッファ５―８では、伝送速度の上限を示すしきい値に応じて、しきい値越え検出回路によってしきい値越え検出信号をバッファ間制御回路５―５に出力する。
【００７２】
ここで、しきい値なしの出力バッファの２段構成をとる場合、１段構成時の約２倍のバッファ量が必要となる。
【００７３】
本実施形態では、２段目の出力バッファ５―８にしきい値を設けて、しきい値越えを検出したら、バッファ間制御回路５―５へ通知する。バッファ間制御回路５―５はしきい値越えを認識すると、１段目の出力バッファ５―３〜５―４の数ｍ個全てからの読み出し処理を停止する。２段目の出力バッファ５―８のしきい値が低ければ、それだけ２段目の出力バッファ５―８のバッファ容量を小さくできる。この時、１段目の出力バッファ５―３〜５―４の数ｍ個のパケットの蓄積合計数は１段構成としたときのパケットの蓄積数と限りなく等価になる。よって、１段目の出力バッファ５―３〜５―４には、１段構成としたときと同じバッファ量を設け、２段目の出力バッファ５―８には最低ｍパケットのバッファ量を設けることで、バッファ量の削減が可能となる。
【００７４】
［第４の実施形態］
次に、図６に示す第４の実施形態による構成について説明する。図６において、図１に示すパケットスイッチ回路中の最終段の出力バッファ部の構成を示すものであり、この場合のパケットのフォーマットによる制限は、第１の実施形態と同様でよい。多重バス速度ｎ×ｖの多重バス１〜ｍからパケットがアドレスフィルタ６―１〜６―２に入力され、ルーティング制御回路からのルーティング制御情報に従って、１段目の出力バッファ６―３〜６―４に蓄積される。次に、セレクタ６―６に送出され・選択される。このセレクタ６―６は、１段目の出力バッファ６―３〜６―４からのルーティング制御情報に基づくタイミングに従って滞留期間の長さ情報等に従うアービタ回路６―６からの調整情報に従って選択されたパケットを出力する。
【００７５】
このセレクタ６―６の出力は、本実施形態が１段だけの出力バッファを備えた本実施形態の場合には、出力回線に出力される。
【００７６】
本実施形態では、１段目の出力バッファ６―３〜６―４からの読み出しをアービタ回路６―５によるアービトレーションにより制御する方法をとる。１段目の出力バッファ６―３〜６―４の数ｍ個のパケット蓄積状況により、アービタ回路６―５はパケット周期毎に読み出す出力バッファ６―３〜６―４を決めて、対象の出力バッファ６―３〜６―４の中から優先度の最も高い出力バッファを選択し、パケットの読み出し制御を行い、それ以外の出力バッファからの読み出し処理を停止する。読み出されたパケットはセレクタ６―６へ送信され、アービタ回路６―５からは、読み出された出力バッファを示すセレクト信号によりセレクトされた後、出力回線へと送出される。
【００７７】
この構成をとることにより、２段目の出力バッファの削減を図ることができる。なお、本実施形態が２段の出力バッファを備えた場合には、アービタ回路からのバッファリング制御信号により２段目の出力バッファに出力されて蓄積され、図２、図４に示すように、ルーティング制御情報に従って、出力回線に出力される。
【００７８】
【発明の効果】
本発明によれば、スイッチの回線数の増加、回線単位のパケットデータの高速度化による多重バスアクセス効率を落とすことなく、出力バッファメモリへの書き込み／読み出しスピードを低速化し、既存の技術で大容量スイッチ構成を提供することができる。
【００７９】
また、出力バッファ方式のパケットスイッチの構築において、回線速度の高速化、または回線数の増加による内部バスのスループット増大に伴う出力バッファの高速アクセスを軽減させることができる。
【図面の簡単な説明】
【図１】本発明の実施形態による構成ブロック図である。
【図２】本発明の実施形態による図１の一部分の詳細ブロック図である。
【図３】本発明の実施形態による動作を説明するための処理シーケンスである。
【図４】本発明の第２の実施形態の構成ブロック図である。
【図５】本発明の第３の実施形態の構成ブロック図である。
【図６】本発明の第４の実施形態の構成ブロック図である。
【図７】従来例による出力バッファ型ＡＴＭスイッチの構成ブロック図である。
【図８】従来例による出力トラヒック制御部のブロック説明図である。
【符号の説明】
１―１〜１―２  受信回路
１―３〜１―４  時分割多重回路
１―５〜１―６  多重バス
１―７〜１―８  出力バッファ部
１―９  ルーティング制御回路
２―１〜２―２  多重バス上のアドレスフィルタ部
２―３〜２―４  １段目の出力バッファ
２―５  バッファ間制御回路
２―６  時分割多重回路
２―７  多重バス上のアドレスフィルタ部
２―８  ２段目の出力バッファ
４―１〜４―２  時分割多重回路
４―３〜４―４  多重バス上のアドレスフィルタ部
４―５〜４―６  １段目の出力バッファ
４―７〜４―８  時分割多重回路
４―９〜４―１０  多重バス上のアドレスフィルタ部
４―１１〜４―１２  ２段目の出力バッファ
４―１３  時分割多重回路
４―１４  多重バス上のアドレスフィルタ部
４―１５  ３段目の出力バッファ
４―１６  １段目と２段目のバッファ間制御回路
４―１７  ２段目と３段目のバッファ間制御回路
４―１８  ルーティング制御回路
５―１〜５―２  多重バス上のアドレスフィルタ部
５―３〜５―４  １段目の出力バッファ
５―５  １段目と２段目のバッファ間制御回路
５―６  時分割多重回路
５―７  多重バス上のアドレスフィルタ部
５―８  ２段目の出力バッファ
５―９  しきい値越え検出部
６―１〜６―２  多重バス上のアドレスフィルタ部
６―３〜６―４  出力バッファ
６―５  アービタ回路
６―６  セレクタ部
【図１】
0003597113.tif 000002
【図２】
0003597113.tif 000003
【図３】
0003597113.tif 000004
【図４】
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【図５】
0003597113.tif 000006
【図６】
0003597113.tif 000007
【図７】
0003597113.tif 000008
【図８】
0003597113.tif 000009