(57)【特許請求の範囲】
【請求項１】
化合物半絶縁性基板と、
該基板表面の所定領域上に形成されたゲート電極と、
該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、
該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、
該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、
該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに特性の異なったものとなっており、
前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の［０１１］方向と平行になるよう形成されており、
前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に引張応力を発生させるものであり、
前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい引張応力を発生させるものである、化合物半導体装置。
【請求項２】
化合物半絶縁性基板と、
該基板表面の所定領域上に形成されたゲート電極と、
該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、
該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、
該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、
該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに特性の異なったものとなっており、
前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の、下記式（１）に示す軸方位Ｂの方向と平行になるよう形成されており、
【数１】
0003555805.tif 000010
前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に圧縮応力を発生させるものであり、
前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい圧縮応力を発生させるものである化合物半導体装置。
【請求項３】
化合物半絶縁性基板と、
該基板表面の所定領域上に形成されたゲート電極と、
該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、
該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、
該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、
該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに特性の異なったものとなっており、
前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の［０１１］方向と平行になるよう形成されており、
前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に圧縮応力を発生させるものであり、
前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に引張応力を発生させるものである化合物半導体装置。
【請求項４】
化合物半絶縁性基板と、
該基板表面の所定領域上に形成されたゲート電極と、
該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、
該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、
該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、
該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに特性の異なったものとなっており、
前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の、下記式（１）に示す軸方位Ｂの方向と平行になるよう形成されており、
【数２】
0003555805.tif 000011
前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に引張応力を発生させるものであり、
前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に圧縮応力を発生させるものである化合物半導体装置。
【請求項５】
化合物半絶縁性基板と、
該基板表面の所定領域上に形成されたゲート電極と、
該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、
該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、
該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、
該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに膜厚の異なったものとなっており、
前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の［０１１］方向と平行になるよう形成されており、
前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に引張応力を発生させるものであり、
前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい引張応力を発生させるよう、該ソース側絶縁膜より膜厚の厚いものとなっている化合物半導体装置。
【請求項６】
化合物半絶縁性基板と、
該基板表面の所定領域上に形成されたゲート電極と、
該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、
該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、
該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、
該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに膜厚の異なったものとなっており、
前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の、下記式（１）に示す軸方位Ｂの方向と平行になるよう形成されており、
【数３】
0003555805.tif 000012
前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に圧縮応力を発生させるものであり、
前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい圧縮応力を発生させるよう、該ソース側絶縁膜より膜厚の厚いものとなっている化合物半導体装置。
【請求項７】
請求項１，３，４，５のいずれかに記載の化合物半導体装置において、
前記化合物半絶縁性基板はＧａＡｓ基板であり、
該ＧａＡｓ基板に引張応力を発生させる絶縁膜は、窒化珪素膜あるいは酸窒化珪素膜から構成されている化合物半導体装置。
【請求項８】
請求項２，３，４，６のいずれかに記載の化合物半導体装置において、
前記化合物半絶縁性基板はＧａＡｓ基板であり、
該ＧａＡｓ基板に圧縮応力を発生させる絶縁膜は、酸化珪素膜あるいは酸窒化珪素膜から構成されている化合物半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は化合物半導体装置に関し、特に、イオン注入型ＧａＡｓ電界効果トランジスタ（以下、ＦＥＴと略記する。）に関する。
【０００２】
【従来の技術】
図４は、従来、最も良く用いられているＦＥＴのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）の断面構造を示している。図において、２０１は従来のＬＤＤ構造を有するショットキーゲート型ＦＥＴ（ＭＥＳＦＥＴ）で、その半絶縁性基板１の主表面には、チャネル領域を構成するｎ型不純物を含むＮ型動作層２が形成され、該Ｎ型動作層２の両側には、ソース領域及びドレイン領域を構成するＮ＋層３が形成されている。このＮ＋層３は、ソース直列抵抗およびドレイン直列抵抗を低減させるためのｎ型不純物を高密度に含んでいる。
【０００３】
また、上記基板の主表面のＮ＋層３とＮ型動作層２との間には、該Ｎ＋層３より浅いＮ’層４が形成されている。このＮ’層４のｎ型不純物濃度はＮ＋層３より低くかつ上記Ｎ型動作層２より高くなっている。
【０００４】
そして、上記基板１の表面上には、上記Ｎ型動作層２に対向するよう、該基板との間にショットキー接合を形成するゲート電極５が配置され、上記Ｎ＋層３上には、オーミック性のソース電極６及びドレイン電極７が配置されており、さらに、これらソース，ドレイン電極６，７とゲート電極５との間には、基板表面を保護するための絶縁膜９が形成されている。
【０００５】
【発明が解決しようとする課題】
ところが、このような構造のＦＥＴ２０１では、応答速度を高速化するためにゲート長を短くすると、半絶縁性基板に流れる漏れ電流が増大し、ショートチャネル効果が顕著になるという問題がある。
【０００６】
また、このような問題に対する対策を講じた改良型のＦＥＴがすでに考えられている。図５は、この改良型のＦＥＴの断面構造を示している。図中、２０２は改良型ＦＥＴで、図４と同一符号は上記ＦＥＴ２０１と同一のものを示す。このＦＥＴ２０２では、上記Ｎ＋層３、Ｎ’層４、及びＮ型能動層２の下側にＰ型埋込層８が埋め込まれており、該Ｐ型埋込層８と上記Ｎ型層２，３，４との間にはＰＮ接合が形成されている。
【０００７】
このような構造のＦＥＴ２０２では、上記ＰＮ接合による空乏層により基板漏れ電流が阻止されることとなり、ゲート長の短縮による基板漏れ電流の増大を防止することができる。
【０００８】
しかしながら、上記改良型のＦＥＴ２０２のようにＰ型埋込層８を用いた素子構造では、このＰ型埋込層８とＮ＋層３、  Ｎ’層４、Ｎ層２との界面部分にＰＮ接合による空乏層が形成されるため、寄生容量が増加することとなり、ＦＥＴの高周波特性が悪くなるという問題点がある。
【０００９】
本発明は上記のような問題点を解決するためになされたものであり、寄生容量の増大を招くことなく、ゲート長の短縮による基板への漏れ電流の増大を抑えることができ、ＦＥＴの特性を向上することができる化合物半導体装置を得ることを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る化合物半導体装置は、化合物半絶縁性基板と、該基板表面の所定領域上に形成されたゲート電極と、該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに特性の異なったものとなっており、前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の［０１１］方向と平行になるよう形成されており、前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に引張応力を発生させるものであり、前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい引張応力を発生させるものである。
【００１１】
また、本発明に係る化合物半導体装置は、化合物半絶縁性基板と、該基板表面の所定領域上に形成されたゲート電極と、該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに特性の異なったものとなっており、前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の、下記式（１）に示す軸方位Ｂの方向と平行になるよう形成されており、
【数１】
0003555805.tif 000002
前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に圧縮応力を発生させるものであり、前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい圧縮応力を発生させるものである。
【００１２】
また、本発明に係る化合物半導体装置は、化合物半絶縁性基板と、該基板表面の所定領域上に形成されたゲート電極と、該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに特性の異なったものとなっており、前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の［０１１］方向と平行になるよう形成されており、前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に圧縮応力を発生させるものであり、前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に引張応力を発生させるものである。
【００１３】
また、本発明に係る化合物半導体装置は、化合物半絶縁性基板と、該基板表面の所定領域上に形成されたゲート電極と、該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに特性の異なったものとなっており、前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の、下記式（１）に示す軸方位Ｂの方向と平行になるよう形成されており、
【数２】
0003555805.tif 000003
前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に引張応力を発生させるものであり、前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に圧縮応力を発生させるものである。
【００１４】
また、本発明に係る化合物半導体装置は、化合物半絶縁性基板と、該基板表面の所定領域上に形成されたゲート電極と、該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに膜厚の異なったものとなっており、前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の［０１１］方向と平行になるよう形成されており、前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に引張応力を発生させるものであり、前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい引張応力を発生させるよう、該ソース側絶縁膜より膜厚の厚いものとなっている。
【００１５】
また、本発明に係る化合物半導体装置は、化合物半絶縁性基板と、該基板表面の所定領域上に形成されたゲート電極と、該基板表面の、該ゲート電極両側の領域に形成されたソース領域及びドレイン領域と、該ソース領域及びドレイン領域上に、該ゲート電極から所定距離離して設けられたソース電極及びドレイン電極とを備え、該化合物半絶縁性基板の表面領域における、該ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分を被覆するよう形成されたドレイン側絶縁膜と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分を被覆するよう形成されたソース側絶縁膜とを備え、該ドレイン側絶縁膜とソース側絶縁膜とは、該Ｇ−Ｄ間部分とＧ−Ｓ間部分とでは大きさの異なる応力が発生するよう、互いに膜厚の異なったものとなっており、前記ゲート電極は、前記化合物半絶縁性基板の（１００）面上に、その長手方向が該基板の、下記式（１）に示す軸方位Ｂの方向と平行になるよう形成されており、
【数３】
0003555805.tif 000004
前記ソース側絶縁膜は、該基板の表面領域におけるＧ−Ｓ間部分に圧縮応力を発生させるものであり、前記ドレイン側絶縁膜は、該基板の表面領域におけるＧ−Ｄ間部分に、該Ｇ−Ｓ間部分に比べて大きい圧縮応力を発生させるよう、該ソース側絶縁膜より膜厚の厚いものとなっている。
【００１６】
前記化合物半絶縁性基板はＧａＡｓ基板であり、該ＧａＡｓ基板に引張応力を発生させる絶縁膜は、窒化珪素膜あるいは酸窒化珪素膜から構成されている。
【００１７】
前記化合物半絶縁性基板はＧａＡｓ基板であり、該ＧａＡｓ基板に圧縮応力を発生させる絶縁膜は、酸化珪素膜あるいは酸窒化珪素膜から構成されている。
【００２８】
以下、本発明の作用について説明する。
この発明においては、化合物半絶縁性基板の表面領域における、ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分と、該化合物半絶縁性基板の表面領域における、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分とには、互いに異なる応力が発生するようにしたから、ピエゾ電荷により、基板表面のゲート電極直下の部分での電界強度を効果的に弱めることが可能となる。つまり、ピエゾ電荷を、上記基板のＧ−Ｄ間部分と、該基板のＧ−Ｓ間部分とにその大きさが異なるよう発生させることができる。これにより、ゲート長短縮による基板への漏れ電流の増大を、チャネル領域及びソース，ドレイン領域の下側にこれらの領域との間でＰＮ接合を形成する半導体領域を形成することなく、抑制することができる。
【００２９】
この発明においては、基板表面のＧ−Ｄ間部分及びＧ−Ｓ間部分に特性の異なる絶縁膜を形成して、これらの基板部分に大きさが異なる応力が発生するようにしたので、ゲート長の短縮により高速化され、しかも基板の漏れ電流を寄生容量の増大なく低減した素子構造のＦＥＴを簡単に得ることができる。
【００３０】
この発明においては、基板表面のＧ−Ｄ間部分及びＧ−Ｓ間部分に膜厚の異なる絶縁膜を形成して、これらの基板部分に大きさが異なる応力が発生するようにしたので、ゲート長の短縮により高速化され、しかも基板の漏れ電流を寄生容量の増大なく低減した素子構造のＦＥＴを、その形成プロセスにてＧ−Ｄ間部分とＧ−Ｓ間部分とで絶縁膜の堆積時間を変えるだけで実現することができる。
【００３１】
この発明においては、基板のＧ−Ｄ間部分に引張応力を発生させ、基板のＧ−Ｓ間部分に、該Ｇ−Ｄ間部分に比べて小さい引張応力、あるいは圧縮応力を発生させるようにしたので、ゲート方位、つまりゲート電極の長手方向が化合物半絶縁性基板の（１００）面の［０１１］方向と平行なＦＥＴを、ゲート長の短縮により高速化され、しかも基板の漏れ電流を寄生容量の増大なく低減したものとできる。
【００３２】
この発明においては、基板のＧ−Ｄ間部分に圧縮応力を発生させ、該基板のＧ−Ｓ間部分に、該Ｇ−Ｄ間部分に比べて小さい圧縮応力、あるいは引張応力を発生させるようにしたので、ゲート方位、つまりゲート電極の長手方向が化合物半絶縁性基板の（１００）面の上記軸方位Ｂの方向と平行なＦＥＴを、ゲート長の短縮により高速化され、しかも基板の漏れ電流を寄生容量の増大なく低減したものとできる。
【００３３】
この発明においては、ＧａＡｓ基板に引張応力を発生させる絶縁膜、及びＧａＡｓ基板に圧縮応力を発生させる絶縁膜として、酸窒化珪素膜を用いるので、酸窒化珪素膜中のＮとＯの比率を変えることにより、基板に発生する応力を引張性のものから圧縮性のものまで自由に制御できるばかりでなく、応力が５×１０7ｄｙｎ／ｃｍ2程度と非常に小さい絶縁膜でも制御性よく形成できる。
【００３４】
【発明の実施の形態】
まず、本発明の基本原理について説明する。
本発明では、化合物半絶縁性基板における、ＦＥＴのゲート電極とドレイン電極との間の部分（Ｇ−Ｄ間部分）と、該基板における、ＦＥＴのゲート電極とソース電極との間の部分（Ｇ−Ｓ間部分）とを、それぞれ膜厚あるいは特性の異なる絶縁膜で被覆することにより、該基板のＧ−Ｄ間部分とＧ−Ｓ間部分とに異なる応力が発生するようにしている。
【００３５】
具体的には、ＦＥＴのゲート方位がＧａＡｓ基板の（１００）面上の軸方位Ａ（［０１１］）の方向である場合は、つまりＧａＡｓ基板の（１００）面上にＦＥＴのゲート電極がその長手方向が［０１１］方向（図９の矢印Ａの方向）に平行となるよう形成されている場合は、上記基板のＧ−Ｄ間部分には、そのＧ−Ｓ間部分より大きな引張応力がかかるよう、引張応力の絶縁膜（基板部分に引張応力を発生させる絶縁膜）を形成する。
【００３６】
また、ＦＥＴのゲート方位（ゲート電極の長手方向）がＧａＡｓ基板の（１００）面上の、下記式（１）に示す軸方位Ｂの方向（図９の矢印Ｂの方向）である場合は、基板のＧ−Ｄ間部分に、そのＧ−Ｓ間部分より大きな圧縮応力がかかるよう、圧縮応力の絶縁膜（基板部分に圧縮応力を発生させる絶縁膜）を形成する。
【００３７】
【数７】
0003555805.tif 000005
【００３８】
これにより本発明では、基板のＧ−Ｓ間部分およびＧ−Ｄ間部分に全く応力がかかってない場合に比べて、ＦＥＴ動作時のドレイン電流はあまり低減させることなく、ＦＥＴ遮断時の基板漏れ電流を低減することができる。
【００３９】
以下、詳述すると、絶縁膜の応力とＧａＡｓ  ＦＥＴの特性との関係については、先行技術文献（“Ｐｉｅｚｏ  Ｅｆｆｅｃｔ  ｉｎ  ＧａＡｓ  ＦＥＴ’ｓ  ａｎｄ  Ｔｈｅｉｒ  Ｒｏｌｅ  ｉｎ  Ｏｒｉｅｎｔａｔｉｏｎ‐Ｄｅｐｅｎｄｅｎｔ  Ｄｅｖｉｃｅ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ”，  Ｐｅｔｅｒ  Ｍ．  Ａｓｂｅｃｋ，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ，  ＶＯＬ．  ＥＤ‐３１，Ｎｏ．１０，１９８４）に記載されている。
【００４０】
ここでは、第１には、上記Ｇ−Ｄ間部分及びＧ−Ｓ間部分を、両者がゲート電極に対して全く対称な構造となるよう絶縁膜で被覆した場合における、絶縁膜によって基板部分に生ずる応力とＧａＡｓ  ＦＥＴの特性との関係について開示されており、第２には、絶縁膜によってＧａＡｓ基板内に生ずる応力の極性、該応力によって発生するピエゾ電荷の極性、ＦＥＴ特性、およびＧａＡｓ基板方位のそれぞれの関連について開示されている。
【００４１】
上記第２の開示内容に関してさらに詳しく説明する。
【００４２】
（Ａ）その表面を絶縁膜で覆ったＧａＡｓ  ＦＥＴでは、ＧａＡｓが異方性結晶であるため、ＧａＡｓ基板の（１００）面上でのゲート方位が［０１１］方向である場合と、該ゲート方位が軸方位Ｂ（上記式（１）に示す方位）の方向である場合とで、応力によって基板内に発生するピエゾ電荷の極性がそれぞれ逆になる。
【００４３】
（Ｂ）ゲート方位が軸方位Ａ（［０１１］）であるＦＥＴを、引張応力の絶縁膜により被覆した場合と、ゲート方位が軸方位Ｂ（上記式（１）に示す方位）であるＦＥＴを、圧縮応力の絶縁膜により被覆した場合とでは、応力がＦＥＴにおよぼす作用は全く同じである。つまりＦＥＴの閾値電圧，飽和電流については、上記両者の場合では同じになる。
【００４４】
（Ｃ）一方、ゲート方位が軸方位Ａ（［０１１］）であるＦＥＴを、圧縮応力の絶縁膜により被覆した場合と、ゲート方位が軸方位Ｂ（上記式（１）に示す方位）であるＦＥＴを、引張応力の絶縁膜により被覆した場合とでは、応力がＦＥＴにおよぼす作用は全く同じである。つまりＦＥＴの閾値電圧，飽和電流については、上記両者の場合では同じになる。
【００４５】
以上（Ａ）〜（Ｃ）で説明した内容が上記文献にて述べられている。
【００４６】
そして、本件発明者は、上記ピエゾ電荷の漏れ電流への影響に着目し、ピエゾ電荷と漏れ電流との関係について検討し、以下の結果を得た。
【００４７】
基板のＧ−Ｄ間部分及びＧ−Ｓ間部分を被覆する絶縁膜について、それぞれの膜厚や応力をゲート電極に対して非対称となる構造とした場合でも、ゲート方位が［０１１］であるＦＥＴにおける引張応力の絶縁膜の作用と、ゲート方位が上記軸方位ＢであるＦＥＴにおける圧縮応力の絶縁膜の作用とは全く同じであり、また、ゲート方位が［０１１］であるＦＥＴにおける圧縮応力の絶縁膜の作用と、ゲート方位が上記軸方位ＢであるＦＥＴにおける引張応力の絶縁膜の作用とは全く同じであることが判った。
【００４８】
以下、ゲート方位が［０１１］のＦＥＴにおける引張応力の絶縁膜と、ゲート方位が上記軸方位ＢのＦＥＴにおける圧縮応力の絶縁膜を総称して、−ピエゾ膜という。また、ゲート方位が［０１１］のＦＥＴにおける圧縮応力の絶縁膜と、ゲート方位が上記軸方位ＢのＦＥＴにおける引張応力の絶縁膜を総称して、＋ピエゾ膜という。
【００４９】
【表１】
0003555805.tif 000006
【００５０】
上記の表１には、ＦＥＴのＧ−Ｄ間部分及びＧ−Ｓ間部分とをこれらがゲート電極に対して非対称な構造となるよう絶縁膜で覆った場合の、絶縁膜とＦＥＴ特性の関係の検討結果の一例を示している。具体的には、この表１には、エンハンスメントモードＦＥＴにおける動作時（Ｖｇ＝０．６Ｖ）のドレイン電流（オン電流）、遮断時（Ｖｇ＝０Ｖ）の基板漏れ電流（オフ電流）、及びオンオフ比（オン電流／オフ電流）を示している。
【００５１】
ここでは、Ｇ−Ｓ間部分あるいはＧ−Ｄ間部分の絶縁膜をいろいろ変えた場合の上記オン電流，オフ電流，及びオンオフ比を比較して示している。また、絶縁膜なしというのは、基板にかかる応力が０ということに等しい。なお、絶縁膜の膜厚は１００００オングストローム、＋ピエゾ膜及び−ピエゾ膜の応力の絶対値は１×１０９ｄｙｎ／ｃｍ２である。
【００５２】
この表１から分かるように、Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆したＦＥＴでは、オン電流は、Ｇ−Ｓ間部分およびＧ−Ｄ間部分を絶縁膜で覆っていないＦＥＴのオン電流とあまり変わらないのに対して、オフ電流は、Ｇ−Ｓ間部分およびＧ−Ｄ間部分を絶縁膜で覆っていない場合のＦＥＴのオフ電流に比べて激減し、オンオフ比が最も大きくなっている。つまり、本件発明者は、Ｇ−Ｄ間部分のみを−ピエゾ膜で覆った場合に漏れ電流が最も少なくなることを見いだした。
【００５３】
また、図６（ａ）は、Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆したＦＥＴにおける、動作時（Ｖｇ＝０．６Ｖ）のドレイン電流Ｉｄｓ（オン電流）、及び遮断時（Ｖｇ＝０Ｖ）の基板漏れ電流Ｉｄｓ（オフ電流）の絶縁膜厚依存性を示し、図６（ｂ）は、Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆した場合におけるオンオフ比の絶縁膜厚依存性を示している。なお、図６（ａ）及び図６（ｂ）では、比較のためにＧ−Ｓ間部分およびＧ−Ｄ間部分の両側を−ピエゾ膜で被覆したＦＥＴ（上記先行技術文献に記載のもの）における、上記オン電流，オフ電流，及びオンオフ比の絶縁膜厚依存性も載せてある。
【００５４】
上記図６（ａ）では、白抜きの△印を結ぶ線、及び黒塗りの△印を結ぶ線は、Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆したＦＥＴにおけるオン電流（Ｉｏｎ），及びオフ電流（Ｉｏｆｆ）の絶縁膜厚依存性を示し、白抜きの○印を結ぶ線、及び黒塗りの○印を結ぶ線は、Ｇ−Ｄ間部分及びＧ−Ｓ間部分を−ピエゾ膜で被覆したＦＥＴにおけるオン電流（Ｉｏｎ），及びオフ電流（Ｉｏｆｆ）の絶縁膜厚依存性を示している。さらに、上記図６（ｂ）では、黒塗りの△印を結ぶ線、及び黒塗りの△印を結ぶ線は、それぞれＧ−Ｄ間部分のみを−ピエゾ膜で被覆したＦＥＴ、及びＧ−Ｄ間部分及びＧ−Ｓ間部分を−ピエゾ膜で被覆したＦＥＴにおけるオンオフ比（Ｉｏｎ／Ｉｏｆｆ）の絶縁膜厚依存性を示している。
【００５５】
図６に示すように、絶縁膜が厚いほどＧａＡｓ基板に大きな応力がかかるため、オンオフ比が大きくなるが、Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆したＦＥＴでは、Ｇ−Ｄ間部分及びＧ−Ｓ間部分の両方を−ピエゾ膜で被覆したＦＥＴに比べて、オンオフ比増大の比率ははるかに大きい。上記ＧａＡｓ基板にかかる応力は、絶縁膜の単位厚さでの応力と膜厚との積で決まるため、絶縁膜厚を一定にして絶縁膜の特性をこれにより基板に発生する応力が大きくなるよう調整しても、基板に対する作用は同じである。
【００５６】
このようなことから、本件発明者は、絶縁膜の膜厚を変化させることと、膜厚を一定にして絶縁膜そのものの応力特性を変化させることとは同じ作用があることを見いだした。
【００５７】
次に、このような基板で発生する応力によりオンオフ比が変化する原因について説明する。
【００５８】
図７（ａ）は、絶縁膜なしのＦＥＴにおける遮断時（ゲート電圧Ｖｇ＝０Ｖ）のゲート直下の電界強度分布、図７（ｂ）は、Ｇ−Ｄ間部分のみを厚さ１００００オングストロームの−ピエゾ膜で被覆したＦＥＴにおける遮断時（ゲート電圧Ｖｇ＝０Ｖ）のゲート直下の電界強度分布を示している。図８（ａ）は、絶縁膜なしのＦＥＴにおける動作時（ゲート電圧Ｖｇ＝０．６Ｖ）のゲート直下の電界強度分布、図８（ｂ）は、Ｇ−Ｄ間部分のみを厚さ１００００オングストロームの−ピエゾ膜で被覆したＦＥＴにおける動作時（ゲート電圧Ｖｇ＝０．６Ｖ）のゲート直下の電界強度分布を示している。ここでは、ドレイン印加電圧ＶｄはＶｄ＝３Ｖとし、ソース印加電圧ＶｓはＶｓ＝０Ｖとしている。
【００５９】
図７に示すように、ＦＥＴ遮断時の場合、Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆しているＦＥＴは、−ピエゾ膜で被覆していないＦＥＴに比べて、ゲート直下の半絶縁基板部分の電界強度が弱められている。その結果、半絶縁性基板に流れる漏れ電流が低減するものと考える。
【００６０】
一方、図８に示すように、ＦＥＴ動作時の場合、Ｇ−Ｄ間部分のみを−ピエゾ膜で被覆しているＦＥＴの動作層付近の電界強度は、該−ピエゾ膜で被覆していないＦＥＴのものと比べて著しい違いは見られない。したがって、ＦＥＴ動作状態では、動作層を流れる電流はあまり変わらない。
【００６１】
以下、本発明の実施形態について説明する。
【００６２】
（実施形態１）
図１は、本発明の実施形態１によるＬＤＤ構造を有するＦＥＴの断面構造を示す図であり、図において、１０１は、本実施形態１のＦＥＴであり、図４と同一符号は従来のＬＤＤ構造のＦＥＴ２０１と同一のものを示している。
【００６３】
そして、この実施形態１のＦＥＴ１０１では、基板表面の、ゲート電極５とソース電極６との間の領域（Ｇ−Ｓ間部分）、及び基板表面の、ゲート電極５とドレイン電極７との間の領域（Ｇ−Ｄ間部分）には、これらの領域にかかる応力が異なったものとなるよう、構成材料，特性，層厚等の異なるＧ−Ｓ間絶縁膜１０、及びＧ−Ｄ間絶縁膜１１が形成されている。
【００６４】
ここで、上記各絶縁膜１０，１１としては、窒化珪素膜（ＳｉＮｘ）及び酸化珪素膜（ＳｉＯｘ）を用いることができる。上記窒化珪素膜（ＳｉＮｘ）は、ＧａＡｓ基板に引張応力を発生させるもの、酸化珪素膜（ＳｉＯｘ）はＧａＡｓ基板に対して圧縮応力を発生させるものであり、また、これらの応力の大きさは、それぞれの絶縁膜の堆積条件により１×１０８〜５×１０９ｄｙｎ／ｃｍ２の範囲内で自由に設定することができる。
【００６５】
下記の表２は、上記表１に示す測定結果に基づいて、ゲート方位が［０１１］であるＦＥＴ、及びゲート方位が上記軸方位ＢであるＦＥＴに対して、Ｇ−Ｓ間絶縁膜１０及びＧ−Ｄ間絶縁膜１１として用いられる絶縁膜の種類，層厚，特性（応力の大きさ）の有効な組み合わせを示している。
【００６６】
【表２】
0003555805.tif 000007
【００６７】
この表２では、基板に発生させる応力が小さいＳｉＮＸ膜及びＳｉＯＸ膜を、それぞれＳｉＮＸ（応力小），ＳｉＯＸ（応力小）とし、基板に発生させる応力が大きいＳｉＮＸ膜及びＳｉＯＸ膜をＳｉＮＸ（応力大），ＳｉＯＸ（応力大）として示しており、ＳｉＮＸ（応力小）は、ＳｉＮＸ（応力大）に比べて、上記ＧａＡｓ基板に発生させる引張応力が小さいものであり、  ＳｉＯＸ（応力小）は、  ＳｉＯＸ（応力大）に比べて、上記ＧａＡｓ基板に発生させる圧縮応力が小さいものである。
【００６８】
また、表２では、層厚が薄いＳｉＮＸ膜，ＳｉＯＸ膜をそれぞれＳｉＮＸ（薄），ＳｉＯＸ（薄）とし、層厚が厚いＳｉＮＸ膜，ＳｉＯＸ膜をそれぞれＳｉＮＸ（厚），ＳｉＯＸ（厚）として示しており、ＳｉＮＸ（薄）は、ＳｉＮＸ（厚）に比べて、その層厚が薄く、上記ＧａＡｓ基板に発生させる引張応力が小さいものであり、  ＳｉＯＸ（薄）は、  ＳｉＯＸ（厚）に比べて、その層厚が薄く、上記ＧａＡｓ基板に発生させる圧縮応力が小さいものである。
【００６９】
次に上記Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜の作成プロセスについて簡単に説明する。
【００７０】
まず、ＧａＡｓ基板１上にＮ型能動層２，Ｎ＋層３及びＮ’層４を形成し、さらにゲート電極５，ソース電極６及びドレイン電極７を形成した後、Ｇ−Ｄ間絶縁膜１１の構成材料をＦＥＴの全面に堆積し、そのゲート電極５及びドレイン電極７間の部分を例えばレジスト膜で覆い、そのレジスト膜で覆った部分以外の領域をエッチングする。これにより上記Ｇ−Ｄ間絶縁膜１１を形成する。
【００７１】
次に，Ｇ−Ｓ間絶縁膜１０の構成材料を全面に堆積し、そのゲート電極５，ソース電極６間の部分を例えばレジストで覆い、そのレジスト膜で覆った部分以外の領域をエッチングして、Ｇ−Ｓ間絶縁膜１０を形成する。
【００７２】
次に作用効果について説明する。
通常、ＦＥＴはソース電極６を接地（Ｖｓ＝０Ｖ）し、ドレイン電極７には正電圧（Ｖｄ＝３Ｖ）を印加して動作させる。
【００７３】
上記表２に示すゲート方位［０１１］のＦＥＴにおける、Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜の組み合わせでは、いずれの組み合わせの場合も、基板表面のＧ−Ｄ間部分に引張応力を発生させる絶縁膜（ＳｉＮＸ膜）が存在し、かつ基板表面のＧ−Ｓ間部分には、上記Ｇ−Ｄ間部分の絶縁膜に比べて相対的に引張応力が小さい絶縁膜が存在するものとなっている。従って、上記表１の測定結果に示すように、基板の漏れ電流を小さく抑えることができる。
【００７４】
また、上記表２に示すゲート方位が上記軸方位ＢのＦＥＴにおけるＧ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜の組み合わせでは、いずれの組み合わせの場合も、基板表面のＧ−Ｄ間部分に圧縮応力を発生させる絶縁膜（ＳｉＯＸ膜）が存在し、かつ基板表面のＧ−Ｓ間部分には、上記Ｇ−Ｄ間部分の絶縁膜に比べて相対的に圧縮応力が小さい絶縁膜が存在するものとなっている。従って、上記表１の測定結果に示すように、基板の漏れ電流を小さく抑えることができる。
【００７５】
また、Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜に同一材料の絶縁膜を用いた場合には、ＳｉＮＸ（応力小），ＳｉＯＸ（応力小）の応力の大きさを１〜５×１０８ｄｙｎ／ｃｍ２の範囲に設定し、かつＳｉＮＸ（応カ大），ＳｉＯＸ（応力大）の応力の大きさを１〜５×１０９ｄｙｎ／ｃｍ２の範囲に設定することにより、ＬＤＤ構造のＦＥＴにおけるショートチャネル効果を良好に抑制することができた。
【００７６】
また、Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜に同一材料の絶縁膜を用いた場合には、ＳｉＮＸ（薄），ＳｉＯＸ（薄）の膜厚を０〜２０００オングストロームの範囲に設定し、ＳｉＮＸ（厚），ＳｉＯＸ（厚）の膜厚を５０００〜１００００オングストロームの範囲に設定することにより、上記と同様、ＬＤＤ構造のＦＥＴにおけるショートチャネル効果を良好に抑制することができた。
【００７７】
さらに、Ｇ−Ｓ間絶縁膜とＧ−Ｄ間絶縁膜とに異なる材料の絶縁膜、つまりＳｉＮＸ膜及びＳｉＯＸ膜を用いた場合には、その膜厚を５０００〜１００００オングストロームの範囲に、その応力を１〜５×１０９ｄｙｎ／ｃｍ２の範囲に設定することにより、上記と同様、ＬＤＤ構造のＦＥＴにおけるショートチャネル効果を良好に抑制することができた。
【００７８】
例えば、ＦＥＴのオン電流は４３．９ｍＡ（Ｖｇ＝０．６Ｖ）、オフ電流は０．００５６８ｍＡ（Ｖｇ＝０Ｖ）となり、基板漏れ電流を抑えることができた。
【００７９】
なお、上記実施形態１では、Ｇ−Ｓ間絶縁膜とＧ−Ｄ間絶縁膜の構成材料としてＳｉＮＸ及びＳｉＯＸを用いたが、これらの絶縁膜の構成材料としては、酸窒化珪素膜（ＳｉＯＸＮＹ）を用いてもよい。この場合、ＳｉＯＸＮＹ膜中のＮとＯの比率を変えることにより、基板に発生する応力を引張性のものから圧縮性のものまで自由に制御できるばかりでなく、応力が５×１０７ｄｙｎ／ｃｍ２程度と非常に小さい絶縁膜でも制御性よく形成できる。従って、上記実施形態１で用いたＳｉＮＸ膜およびＳｉＯＸ膜を、それぞれに対応する応力を有する、引張性のＳｉＯＸＮＹ膜と圧縮性のＳｉＯＸＮＹ膜とにそのまま置き換えることができる。
【００８０】
（実施形態２）
図２は、本発明の実施形態２によるＬＤＤ構造を有するＦＥＴの断面構造を示す図であり、図において、１０２は、本実施形態２のＦＥＴであり、図４と同一符号は従来のＬＤＤ構造のＦＥＴ２０１と同一のものを示している。
【００８１】
そして、この実施形態２のＦＥＴ１０２では、ゲート方位が［０１１］方向となっており、図２に示すＧａＡｓ基板の断面の面方位は、下記式（２）に示す面方位Ｃとなっている。
【００８２】
【数８】
0003555805.tif 000008
【００８３】
また、基板表面の、ゲート電極５とドレイン電極７との間の領域には、厚さ５０００〜１００００オングストロームのＳｉＮｘ膜１２が形成されている。また、基板表面の、ゲート電極５とソース電極６との間の領域，ゲート電極５，及び上記ＳｉＮＸ膜１２上には、該ＳｉＮＸ膜１２に比べて、基板に発生させる応力の小さい、厚さ１０００〜５０００オングストロームのＳｉＮＸ膜１３が形成されている。
【００８４】
次に上記Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜の作成プロセスについて簡単に説明する。
【００８５】
まず、ＧａＡｓ基板１上にＮ型能動層２，Ｎ＋層３及びＮ’層４を形成し、さらにゲート電極５，ソース電極６及びドレイン電極７を形成した後、ゲート電極とドレイン電極との間に、例えば、基板に生ずる引張応力が１〜５×１０９ｄｙｎ／ｃｍ２程度となるようＳｉＮＸ膜１２を５０００〜１００００オングストロームの厚さに形成する。これは、例えば、ＦＥＴの全面にＳｉＮＸ膜を堆積し、その後、該ＳｉＮＸ膜のＧ−Ｄ間部分を例えばレジスト膜で覆い、該ＳｉＮＸ膜の、レジスト膜で覆った部分以外の領域をエッチングすることにより形成する。
【００８６】
次に、例えば基板に生ずる引張応力が１〜５×１０８ｄｙｎ／ｃｍ２程度となるようＳｉＮＸ膜１３を全面に１０００〜５０００オングストロームの厚さに堆積する。ここで、ＳｉＮＸ膜１３の代わりに、ＳｉＯＸ膜を、基板に生ずる圧縮応力が１〜５×１０８ｄｙｎ／ｃｍ２程度となるよう所定の厚さに形成してもよい。
【００８７】
そして最後に、ソース電極およびドレイン電極上の絶縁膜をレジストマスク等を用いてエッチングにより取り除く。これにより上記絶縁膜１３を形成する。
【００８８】
このような構成の実施形態２のＦＥＴ１０２では、基板表面のＧ−Ｄ間部分に引張応力を発生させる絶縁膜（ＳｉＮＸ膜）が存在し、かつ基板表面のＧ−Ｓ間部分には、上記Ｇ−Ｄ間部分の絶縁膜（−ピエゾ膜）に比べて相対的に引張応力が小さい絶縁膜が存在するものとなっている。従って、上記表１の測定結果に示すように基板の漏れ電流を小さく抑えることができ、しかも寄生容量の増大を招くこともない。
【００８９】
（実施形態３）
図３は、本発明の実施形態３によるＬＤＤ構造を有するＦＥＴの断面構造を示す図であり、図において、１０３は、本実施形態３のＦＥＴであり、図４と同一符号は従来のＬＤＤ構造のＦＥＴ２０１と同一のものを示している。
【００９０】
そして、この実施形態３のＦＥＴ１０３では、ゲート方位が上記式（１）に示す軸方位Ｂの方向となっており、図３に示すＧａＡｓ基板の断面の面方位は、下記式（３）に示す面方位Ｄとなっている。
【００９１】
【数９】
0003555805.tif 000009
【００９２】
また、基板表面の、ゲート電極５とドレイン電極７との間の領域には、厚さ５０００〜１００００オングストロームのＳｉＯＸ膜（Ｇ−Ｄ間絶縁膜）１４が形成されている。また、基板表面の、ゲート電極５とソース電極６との間の領域，ゲート電極５，及び上記ＳｉＯＸ膜１４の上には、該ＳｉＯＸ膜１４に比べて基板に発生させる応力の小さい、厚さ１０００〜５０００オングストロームのＳｉＯＸ膜（Ｇ−Ｓ間絶縁膜）１５が形成されている。
【００９３】
次に、上記Ｇ−Ｓ間絶縁膜及びＧ−Ｄ間絶縁膜の作成プロセスについて簡単に説明する。
【００９４】
まず、ＧａＡｓ基板１上にＮ型能動層２，Ｎ＋層３及びＮ’層４を形成し、さらにゲート電極５，ソース電極６及びドレイン電極７を形成した後、ゲート電極とドレイン電極との間に、例えばＳｉＯＸ膜１４を、基板に発生する圧縮応力が１〜５×１０９ｄｙｎ／ｃｍ２程度となるよう５０００〜１００００オングストロームの厚さに形成する。これは、例えば、ＦＥＴの全面にＳｉＯＸ膜を堆積し、その後、該ＳｉＯＸ膜のＧ−Ｄ間部分をレジスト膜で覆い、該ＳｉＯＸ膜の、レジスト膜で覆った部分以外の領域をエッチングすることにより形成する。
【００９５】
次に、例えばＳｉＯＸ膜１５を、基板に発生する圧縮応力が１〜５×１０８ｄｙｎ／ｃｍ２程度となるよう全面に１０００〜５０００オングストロームの厚さに堆積する。ここで、ＳｉＯＸ膜１５の代わりに、ＳｉＮＸ膜を、基板に発生する圧縮応力が１〜５×１０８ｄｙｎ／ｃｍ２程度となるよう所定の厚さに形成してもよい。
【００９６】
そして最後に、ソース電極およびドレイン電極上の絶縁膜をレジストマスク等を用いてエッチングにより取り除く。これにより上記絶縁膜１５を形成する。
【００９７】
このような構成の実施形態３のＦＥＴ１０３では、基板表面のＧ−Ｄ間部分にに圧縮応力を発生させる絶縁膜（ＳｉＯＸ膜）が存在し、かつ基板表面のＧ−Ｓ間部分には、上記Ｇ−Ｄ間部分の絶縁膜（−ピエゾ膜）に比べて相対的に圧縮応力が小さい絶縁膜が存在するものとなっている。従って、上記表１の測定結果に示すように、基板の漏れ電流を小さく抑えることができ、しかも寄生容量の増大を招くこともない。
【００９８】
【発明の効果】
以上のようにこの発明に係る化合物半導体装置によれば、ゲート電極とドレイン電極との間に位置するＧ−Ｄ間部分と、該ゲート電極とソース電極との間に位置するＧ−Ｓ間部分とでは、互いに異なる応力が発生するようにしたので、寄生容量の増大を招くことなく、ゲート長の短縮による基板への漏れ電流の増大を抑えて、ＦＥＴの特性を向上することができる効果がある。
【００９９】
この発明によれば、基板表面のＧ−Ｄ間部分及びＧ−Ｓ間部分に、互いに特性の異なる絶縁膜を形成して、これらの基板部分に大きさが異なる応力が発生するようにしたので、ゲート長の短縮により高速化され、しかも基板の漏れ電流を寄生容量の増大なく低減した素子構造のＦＥＴを簡単に得ることができる。
【０１００】
この発明によれば、基板表面のＧ−Ｄ間部分及びＧ−Ｓ間部分に、互いに膜厚の異なる絶縁膜を形成して、これらの基板部分に大きさが異なる応力が発生するようにしたので、ゲート長の短縮により高速化され、しかも基板の漏れ電流を寄生容量の増大なく低減した素子構造のＦＥＴを、その形成プロセスにてＧ−Ｄ間部分とＧ−Ｓ間部分とで絶縁膜の堆積時間を変えるだけで簡単に実現することができる。
【０１０１】
この発明によれば、基板のＧ−Ｄ間部分に引張応力を発生させ、基板のＧ−Ｓ間部分に、該Ｇ−Ｄ間部分に比べて小さい引張応力、あるいは圧縮応力を発生させるようにしたので、ゲート方位が化合物半絶縁性基板の［０１１］方向と平行なＦＥＴを、ゲート長の短縮により高速化され、しかも基板の漏れ電流を寄生容量の増大なく低減したものとできる。
【０１０２】
この発明によれば、基板のＧ−Ｄ間部分に圧縮応力を発生させ、該基板のＧ−Ｓ間部分に、該Ｇ−Ｄ間部分に比べて小さい圧縮応力、あるいは引張応力を発生させるようにしたので、ゲート方位が化合物半絶縁性基板の、上記式（１）に示す軸方位Ｂの方向と平行なＦＥＴを、ゲート長の短縮により高速化され、しかも基板の漏れ電流を寄生容量の増大なく低減したものとできる。
【０１０３】
この発明によれば、ＧａＡｓ基板に引張応力を発生させる絶縁膜、及びＧａＡｓ基板に圧縮応力を発生させる絶縁膜として、酸窒化珪素膜を用いるので、酸窒化珪素膜中のＮとＯの比率を変えることにより、基板に発生する応力を引張性のものから圧縮性のものまで自由に制御でき、しかも応力が５×１０7ｄｙｎ／ｃｍ2程度と非常に小さい絶縁膜でも制御性よく形成できる効果がある。
【０１０４】
このように本発明によれば、ＰＮ接合を用いずにショートチャネル効果が抑制できるため、ＦＥＴの特性を大きく向上させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態１によるＬＤＤ構造のＦＥＴの断面構造を示す図である。
【図２】本発明の実施形態２によるＬＤＤ構造のＦＥＴの断面構造を示す図である。
【図３】本発明の実施形態３によるＬＤＤ構造のＦＥＴの断面構造を示す図である。
【図４】従来のＬＤＤ構造のＦＥＴの断面構造を示す図である。
【図５】従来の改良型のＬＤＤ構造のＦＥＴの断面構造を示す図である。
【図６】図６（ａ）は、基板のＧ−Ｄ間部分のみを−ピエゾ膜で被覆した場合における、動作時（Ｖｇ＝０．６Ｖ）のドレイン電流（オン電流）、及び遮断時（Ｖｇ＝０Ｖ）の基板漏れ電流（オフ電流）の絶縁膜厚依存性を示し、図６（ｂ）は、基板のＧ−Ｄ間部分のみを−ピエゾ膜で被覆した場合におけるオンオフ比の絶縁膜厚依存性を示している。
【図７】図７（ａ）は、基板のＧ−Ｄ間部分及びＧ−Ｓ間部分に応力がかかっていない絶縁膜なしのＦＥＴにおける遮断時のゲート直下の電界強度分布を示す図、図７（ｂ）は、基板のＧ−Ｄ間部分のみを−ピエゾ膜で被覆したＦＥＴにおける遮断時のゲート直下の電界強度分布を示す図である。
【図８】図８（ａ）は、基板のＧ−Ｄ間部分及びＧ−Ｓ間部分に応力がかかっていない絶縁膜なしのＦＥＴにおける動作時のゲート直下の電界強度分布を示す図、図８（ｂ）は、基板のＧ−Ｄ間部分のみを−ピエゾ膜で被覆したＦＥＴにおける動作時のゲート直下の電界強度分布を示す図である。
【図９】本発明に係る化合物半導体装置（ＦＥＴ）のゲート方位を説明するための図であり、ＧａＡｓ基板の（１００）面上での結晶方位を示している。
【符号の説明】
１  半絶縁性ＧａＡｓ基板
２  Ｎ型動作層
３  Ｎ＋層
４  Ｎ’層
５  ゲート電極
６  ソース電極
７  ドレイン電極
１０  Ｇ−Ｓ間絶縁膜
１１  Ｇ−Ｄ間絶縁膜
１２，１３  ＳｉＮｘ膜
１４，１５  ＳｉＯｘ膜
１０１，１０２，１０３  ＦＥＴ
【図１】
0003555805.tif 000013
【図２】
0003555805.tif 000014
【図３】
0003555805.tif 000015
【図４】
0003555805.tif 000016
【図５】
0003555805.tif 000017
【図６】
0003555805.tif 000018
【図７】
0003555805.tif 000019
【図８】
0003555805.tif 000020
【図９】
0003555805.tif 000021