(57)【特許請求の範囲】
【請求項１】
駆動対象の半導体スイッチング素子の少なくともターンオン時にその制御端子に電流を供給する手段、この半導体スイッチング素子の正常な遮断時にこの制御端子から電流を引き抜く正常遮断手段、前記半動体スイッチング素子の過電流などの異常時に、前記制御端子を介してこの半動体スイッチング素子を、その主電流の下降勾配が緩やかになるように遮断するソフト遮断手段を持つドライブ回路、前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子と、この半導体スイッチング素子の制御信号の基準電位側となる主端子との間に主回路が接続された第１の電圧駆動型トランジスタ、第１の電圧駆動型トランジスタのゲートを、このゲートの電圧の上昇勾配が緩やかになるように充電する緩充電手段とを備えたドライブ回路において、
前記ソフト遮断手段が、第１の電圧駆動型トランジスタのゲートを、このゲートの電圧がしきい値に達するまでは急速に充電する急速充電手段を備えたことを特徴とするドライブ回路。
【請求項２】
請求項１に記載のドライブ回路において、第１の電圧駆動型トランジスタが、前記正常遮断手段の電流引抜き動作を兼ね行うようにしたことを特徴とするドライブ回路。
【請求項３】
請求項１または２に記載のドライブ回路において、前記急速充電手段が、第１の電圧駆動型トランジスタと同じゲートしきい値を持って、ゲートとソース（又はエミッタ）を第１の電圧駆動型トランジスタと共通に接続された第２の電圧駆動型トランジスタと、
第２の電圧駆動型トランジスタの主回路に電流が流れ始めたことを検出して前記の急速充電を停止する手段とを持つことを特徴とするドライブ回路。
【請求項４】
請求項１ないし３のいずれかに記載のドライブ回路において、第１の電圧駆動型トランジスタのゲートとドレイン（又はコレクタ）との間にキャパシタを接続するようにしたことを特徴とするドライブ回路。
【請求項５】
請求項４に記載のドライブ回路において、前記ソフト遮断手段が、前記緩充電手段の作動時にのみ前記キヤパシタの接続を行う手段を備えたことを特徴とするドライブ回路。
【請求項６】
請求項１ないし５のいずれかに記載のドライブ回路において、前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子の電位がしきい値以下の所定電位に達したのち、この制御端子の電位を速やかに下げる手段を備えたことを特徴とするドライブ回路。
【請求項７】
駆動対象の半導体スイッチング素子の少なくともターンオン時にその制御端子に電流を供給する手段、この半導体スイッチング素子の正常な遮断時にこの制御端子から電流を引き抜く正常遮断手段、前記半動体スイッチング素子の過電流などの異常時に、前記制御端子を介してこの半動体スイッチング素子を、その主電流の下降勾配が緩やかになるように遮断するソフト遮断手段を持つドライブ回路、前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子と、この半導体スイッチング素子の制御信号の基準電位側となる主端子との間に主回路が接続された第１の電圧駆動型トランジスタ、第１の電圧駆動型トランジスタのゲートを、このゲートの電圧の上昇勾配が緩やかになるように充電する緩充電手段とを備えたドライブ回路において、
第１の電圧駆動型トランジスタのゲートとドレイン（又はコレクタ）との間にキャパシタを接続するようにしたことを特徴とするドライブ回路。
【請求項８】
駆動対象の半導体スイッチング素子の少なくともターンオン時にその制御端子に電流を供給する手段、この半導体スイッチング素子の正常な遮断時にこの制御端子から電流を引き抜く正常遮断手段、前記半動体スイッチング素子の過電流などの異常時に、前記制御端子を介してこの半動体スイッチング素子を、その主電流の下降勾配が緩やかになるように遮断するソフト遮断手段を持つドライブ回路、前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子と、この半導体スイッチング素子の制御信号の基準電位側となる主端子との間に主回路が接続された第１の電圧駆動型トランジスタ、第１の電圧駆動型トランジスタのゲートを、このゲートの電圧の上昇勾配が緩やかになるように充電する緩充電手段とを備えたドライブ回路において、
前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子の電位がしきい値以下の所定電位に達したのち、この制御端子の電位を速やかに下げる手段を備えたことを特徴とするドライブ回路。
【請求項９】
請求項１ないし８のいずれかに記載のドライブ回路において、第１の電圧駆動型トランジスタがＭＯＳＦＥＴであることを特徴とするドライブ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電力変換装置、特にモータの可変速制御用インバータなどに使用される半導体スイッチング素子のドライブ回路（外部からのオン／オフ信号を入力として、半導体スイッチング素子の制御端子に直接加えるオン／オフ駆動用の信号を生成し印加する回路）であって、特に負荷短絡などの過電流時に、大きなｄｉ／ｄｔに基づくサージ電圧による素子の破壊を防ぐためのソフト遮断機能を備えたドライブ回路に関する。
なお、以下各図において同一の符号は同一もしくは相当部分を示す。
【０００２】
【従来の技術】
図５は従来のドライブ回路の構成例を示し、駆動対象の半導体スイッチング素子としてＩＧＢＴ３０をドライブする場合を示している。本例ではＩＧＢＴ３０をオンさせる手段としてＰチャネルＭＯＳＦＥＴ１を用い、オフする手段としてＮチャネルＭＯＳＦＥＴ２を使用している。
【０００３】
通常のスイッチング時において、プリドライバ３はオンオフ信号入力端子１２にオン信号が入力された場合には、ＭＯＳＦＥＴ１をオンする信号と、ＭＯＳＦＥＴ２をオフする信号をそれぞれのＦＥＴ１，２のゲートに送出することにより、ＩＧＢＴ３０のゲートを充電してＩＧＢＴ３０をオンする。
【０００４】
また逆に、オンオフ信号入力端子１２にオフ信号が入力された場合にはＭＯＳＦＥＴ１をオフする信号とＭＯＳＦＥＴ２をオンする信号をそれぞれのＦＥＴ１，２のゲートに送出することにより、ＩＧＢＴ３０のゲートを放電してＩＧＢＴ３０をオフする。
【０００５】
一般にインバータなどの電力変換装置に用いられる半導体スイッチング素子駆動用のドライブ回路には、負荷短絡などの事故によりスイッチング素子に過大な電流が流れてスイッチング素子が破壊するおそれが有る場合、スイッチング素子を遮断してスイッチング素子や負荷回路を保護する手段が設けられている。
【０００６】
この場合、通常取り扱う電流より大きな電流が流れているため、通常の方法でスイッチング素子を遮断すると、大きなｄｉ／ｄｔにより、配線などの持つインダクタンスＬによりＬｄｉ／ｄｔのサージ電圧が発生し、スイッチング素子の耐圧を超えて素子が破壊されることがある。
【０００７】
図８は半導体スイッチング素子であるＩＧＢＴの負荷側を短絡後、ＩＧＢＴをオン，オフさせたときの、ＩＧＢＴのコレクタ電流ＩＣ  とコレクタ・エミッタ電圧ＶＣＥとの時間的推移の例を示す。
【０００８】
即ち、ＩＧＢＴの負荷側を短絡状態にしてから、時点ｔ１においてＩＧＢＴをオンさせると、ＩＧＢＴのコレクタ電流ＩＣ  は急激に上昇する。ＩＧＢＴの電流は高電位領域では定電流性を持っているため、ＩＧＢＴのゲート電圧で決まる電流値に達すると、一定の電流で制限された領域に達する。（  図８において電流ＩＣ  がピークに達した後、若干減少しているのは温度上昇などの理由による。）
しかしながら、  このコレクタ電流ＩＣ  は通常、定格電流の数倍から１０倍以上に達するため、ここで保護のため、時点ｔ２においてＩＧＢＴを通常の方式で遮断すると非常に高い−ｄｉ／ｄｔにより、ＩＧＢＴのコレクタ・エミッタ間電圧ＶＣＥには図の実線で示す非常に高いサージ電圧が発生して素子が破壊に至る。
【０００９】
これを防止するため、スイッチング素子のドライバ回路には、過電流などの異常時にスイッチング素子を緩やかに遮断する、いわゆるソフト遮断機能を持っている場合が多い。
【００１０】
図５の例では図示していない過電流検知回路により過電流を検出し、異常信号入力端子１１に異常信号を与える。プリドライバ３はこの異常信号に基づき、ＰチャネルＭＯＳＦＥＴ１をオフする信号を送出すると同時に、ＮチャネルＭＯＳＦＥＴ２０をオンする信号を送出する。
【００１１】
このＮチャネルＭＯＳＦＥＴ２０はＮチャネルＭＯＳＦＥＴ２より電流引き抜き能力が低い（つまり、オン抵抗が大きい）ように設計され、通常のスイッチング時よりも緩やかにＩＧＢＴ３０のゲートに蓄積された電荷を引き抜く。このため、ＩＧＢＴ３０は徐々にターンオフし、ｄｉ／ｄｔが大きくなるのを防止する。この様子を図８の破線で示している。
【００１２】
【発明が解決しようとする課題】
図７は上記のようなドライブ回路で駆動されるＩＧＢＴを含む一般的なインバータ装置の主回路の例を示している。このインバータ回路は、３相の逆変換ブリッジ回路を構成するそれぞれ６個のＩＧＢＴ３０（３０−１〜３０−６）及びフリーホイルダイオード（ＦＷＤと略記）４０（４０−１〜４０−６）と、３個の上アームＩＧＢＴ３０−１〜３０−３のゲートをそれぞれ制御駆動するＩＣ４１（４１−１〜４１−３）と、３個の下アームＩＧＢＴ３０−４〜３０−６のゲートを制御駆動するＩＣ４２などにより構成されている。
【００１３】
各ゲート制御駆動ＩＣ４１，４２は図外の制御回路によりモータ４３の巻線に回転磁界が発生するように、６個のＩＧＢＴをオン／オフさせる。例えばＩＧＢＴ３０−１と３０−６がオンの状態から３０−１，３０−５，３０−６がオンの状態、３０−１，３０−５がオンの状態、３０−１，３０−３，３０−５がオンの状態などと順次遷移させることにより回転磁界が発生する。
さらに、図外の制御回路は、このブリッジ回路の出力端子４６−１〜４６−３からの出力電流が正弦波形に近似されるようにＰＷＭ制御を行う。
【００１４】
ところで、図７に示す電流検出抵抗４５は、負荷短絡等の過電流時にこの電流の電圧降下をゲート制御駆動ＩＣ４２により検出し、下アームのＩＧＢＴ３０−４〜３０−６を遮断することで、全てのＩＧＢＴを過電流から保護する目的で設けられている。
【００１５】
今たとえば上アームのＩＧＢＴ３０−１，３０−３と下アームのＩＧＢＴ３０−５がオンの状態で出力が短絡（  出力端子４６−１〜３の３つが短絡）  した場合を考える。なお、この上アーム２個、下アーム１個のＩＧＢＴがオン状態での短絡モードを便宜上、モード１と呼ぶ。
【００１６】
短絡により負荷のモータ巻線のインダクタンスが無くなって配線の浮遊インダクタンスのみになるため、モータ巻線に印加されるべき電圧はＩＧＢＴに印加され、電流は急激に増大する。
【００１７】
しかしながらこの場合、上アーム側は２個のＩＧＢＴがオンしているが、下アームは１個のＩＧＢＴのみがオンしているため、電源４４の電圧ＶＤ  の殆どが下アームのＩＧＢＴ３０−５に印加される。
【００１８】
図９はこれを説明するためのＩＧＢＴのＩ−Ｖ特性図で、縦軸はＩＧＢＴのコレクタ電流ＩＣ  、横軸はＩＧＢＴのコレクタ・エミッタ電圧ＶＣＥを示す。ここでは簡単のため、上記の３個のＩＧＢＴ３０−１，３０−３，３０−５が図９に示す全く同一のＩ−Ｖ特性を持ち、ＩＧＢＴ３０−１，３０−３が均等に電流を分担している場合を考える。
【００１９】
短絡時の電流は短絡時のゲート電圧に応じたＩＧＢＴのＩ−Ｖ特性により決定される値Ｉｐ  が流れるが、この例では下アームのＩＧＢＴ３０−５にこの電流Ｉｐ  が流れる。
【００２０】
しかしながら上アームでは、この電流Ｉ  ｐ  を２個のＩＧＢＴ３０−１，３０−３で分担するため、ＩＧＢＴ３０−１、３０−３の動作点はＡ点となり、ＩＧＢＴ３０−１，３０−３に印加される電圧はＶＣＥ１と低い値になる。
【００２１】
一方、ＩＧＢＴ３０−５の動作点はＩＧＢＴ３０−５の電圧が電源電圧ＶＤ  からＶＣＥ１を差し引いた値ＶＣＥ２となるため、動作点Ｂとなり、殆どの電圧がＩＧＢＴ３０−５に印加される。（  浮遊インダクタンスに印加される電圧は無視している。）
従って、ＩＧＢＴ３０−５を保護のため遮断すると、そのゲート電圧の低下に伴い動作点Ｂから動作点Ｃへ、高い印加電圧を維持したまま遷移する。
【００２２】
また、コレクタ電流ＩＣ  はゲート電圧に依存した電流となっているため、ゲート電圧の低下に従い直ぐに低下し始める。従って、非常に大きな短絡電流を遮断するため、大きなｄｉ／ｄｔに起因するサージ電圧の発生を防止するには、図５のようなソフト遮断回路が有効に動作する。
【００２３】
次に上アームのＩＧＢＴ３０−１と下アームのＩＧＢＴ３０−５、３０−６がオンの状態で同様に出力短絡が発生した場合を考える。なお、この上アーム１個、下アーム２個のＩＧＢＴがオン状態での短絡モードを便宜上、モード２と呼ぶ。
この場合は逆に、電源４４の電圧ＶＤ  の殆どが上アームＩＧＢＴ３０−１に印加され、下アームＩＧＢＴ３０−５、３０−６は図９の動作点Ａで動作している。
【００２４】
ここで短絡に伴う過電流の検出による保護回路の働きでＩＧＢＴ３０−５、３０−６を遮断する場合、ＩＧＢＴ３０−５、３０−６の動作点はＡからＣに遷移するため、遷移の間に大きなコレクタ・エミッタ間印加電圧ＶＣＥの上昇がある。
【００２５】
このモード２でのＩＧＢＴ３０−５、３０−６の遮断動作は、遮断のためのゲート電荷の引抜き過程でこのコレクタ・エミッタ間電圧ＶＣＥの変化に対応したゲート・コレクタ間の帰還容量の充電が行われる影響で、モード１に比べオフ特性は大きく異なってくる。
【００２６】
図６は、モード２の状態でモータなどのインダクタンスを負荷とする下アームのＩＧＢＴのゲート電荷を定電流で引き抜き、このＩＧＢＴをターンオフする場合における、ＩＧＢＴのゲート・エミッタ間電圧（単にゲート電圧ともいう）ＶＧＥと、コレクタ・エミッタ間電圧ＶＣＥ及びコレクタ電流ＩＣ  の時間的推移の例を示す。
【００２７】
このようなＩＧＢＴのターンオフを行うと、図６に示すように、ＩＧＢＴのゲート電圧ＶＧＥは、先ず或る傾斜で下降するＡ領域を経てゲートしきい値付近（厳密にはゲートしきい値より少し高いレベル）に達し、ここで一旦、ゲート電圧変化が少なくなる期間としてのＢ領域を経過し、その後再びＣ領域でゲート電圧が減少するという経過をたどる。
【００２８】
ここで、ゲート電圧変化が少なくなるＢ領域はＩＧＢＴ３０のコレクタ電位が上昇する期間で、ＩＧＢＴ３０のコレクタ・ゲート間の容量を通してコレクタ電位上昇に伴う変位電流がゲートに流れる、いわゆるミラー効果によって発生している期間である。ＩＧＢＴ３０の実際のコレクタ電流ＩＣ  の減少はこのＢ領域が終了する時点から始まるＣ領域において発生する。
【００２９】
（なお、モード１で下アームのＩＧＢＴをターンオフした場合のオフ特性は図６におけるＢ領域が無くなって、Ａ領域とＣ領域がつながり、且つＡ領域からコレクタ電流ＩＣ  が減少を開始する波形となる。）
ところで前記のモード２において、図５のドライブ回路により下アームのＩＧＢＴ３０のソフト遮断を行うと、図５におけるＭＯＳＦＥＴ２０の電流引き抜き能力を少なくしているので、図６に示す一旦ゲート電圧変化の少なくなるＢ領域の期間が非常に長くなり、ＩＧＢＴ３０がオフするまでの過電流状態が長く継続するため、上アームのＩＧＢＴ３０−１が破壊するなどの不都合があった。
【００３０】
さらに、オンオフ信号入力端子１２にオフ信号が入力される直前に出力短絡が生じたような場合、実際に遮断するまでの時間が長くなるため、この時間が、ターンオフ対象の下アームのＩＧＢＴに対向する上アームのＩＧＢＴ  （３０−５に対し３０−２、３０−６に対し３０−３）が同時にオンしないように設けられたデッドタイムを超えると、上下アームのＩＧＢＴが同時にオン状態となって電源を短絡する、いわゆるアーム短絡が発生し、さらに他のＩＧＢＴをも破壊するおそれがあった。
【００３１】
本発明の目的はＩＧＢＴの過電流をソフト遮断する際、モード１の遮断条件の場合には遮断の開始時点から（つまり、図６のＡ領域で）、また、ＩＧＢＴのゲート電圧ＶＧＥの変化の少なくなる図６のＢ領域が存在するモード２の遮断条件の場合には、このＢ領域の期間を極力短縮して過電流状態の継続時間を短くしながら、Ｂ領域に続くＣ領域で、コレクタ電流ＩＣ  を緩やかに減少させてＬｄｉ／ｄｔによるサージ電圧の発生を抑制できるドライブ回路を提供することにある。
【００３２】
【課題を解決するための手段】
前記の課題を解決するために、請求項１のドライブ回路は、
駆動対象の半導体スイッチング素子（ＩＧＢＴ３０など）の少なくともターンオン時にその制御端子（ゲートなど）に電流を供給する手段（ＭＯＳＦＥＴ１など）、この半導体スイッチング素子の正常な遮断時にこの制御端子から電流を引き抜く正常遮断手段、前記半動体スイッチング素子の過電流などの異常時に、前記制御端子を介してこの半動体スイッチング素子を、その主電流の下降勾配が緩やかになるように遮断するソフト遮断手段を持つドライブ回路、前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子と、この半導体スイッチング素子の制御信号の基準電位側となる主端子（エミッタなど）との間に主回路（ドレイン・ソース回路など）が接続された〔比較的駆動能力が高い（オン抵抗が低い）〕第１の電圧駆動型トランジスタ（ＭＯＳＦＥＴ２など）、第１の電圧駆動型トランジスタのゲートを、このゲートの電圧の上昇勾配が緩やかになるように充電する緩充電手段（定電流源９，ＭＯＳＦＥＴ１０など）とを備えたドライブ回路において、前記ソフト遮断手段が、第１の電圧駆動型トランジスタのゲートを、このゲートの電圧がしきい値に達するまでは急速に充電する急速充電手段（ＭＯＳＦＥＴ８，１５など）を備えるようにする。
【００３３】
また請求項２のドライブ回路は、請求項１に記載のドライブ回路において、第１の電圧駆動型トランジスタが、前記正常遮断手段の電流引抜き動作を兼ね行うようにする。
【００３４】
また請求項３のドライブ回路は、請求項１または２に記載のドライブ回路において、前記急速充電手段が、第１の電圧駆動型トランジスタと同じゲートしきい値を持って、ゲートとソース（又はエミッタ）を第１の電圧駆動型トランジスタと共通に接続された第２の電圧駆動型トランジスタ（ＭＯＳＦＥＴ４など）と、第２の電圧駆動型トランジスタの主回路に電流が流れ始めたことを検出して前記の急速充電を停止する手段（ＭＯＳＦＥＴ５，６，１４、定電流源７など）とを持つようにする。
【００３５】
また請求項４のドライブ回路は、請求項１ないし３のいずれかに記載のドライブ回路において、第１の電圧駆動型トランジスタのゲートとドレイン（又はコレクタ）との間にキャパシタ（２１）を接続するようにする。
また請求項５のドライブ回路は、請求項４に記載のドライブ回路において、前記ソフト遮断手段が、前記緩充電手段の作動時にのみ前記キヤパシタの接続を行う手段（ＭＯＳＦＥＴ２２など）を備えるようにする。
【００３６】
また請求項６のドライブ回路は、請求項１ないし５のいずれかに記載のドライブ回路において、前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子の電位がしきい値以下の所定電位に達したのち、この制御端子の電位を速やかに下げる手段（ゲート電位検出回路１７，プリドライバ３など）を備えるようにする。
【００３７】
また、請求項７のドライブ回路は、駆動対象の半導体スイッチング素子の少なくともターンオン時にその制御端子に電流を供給する手段、この半導体スイッチング素子の正常な遮断時にこの制御端子から電流を引き抜く正常遮断手段、前記半動体スイッチング素子の過電流などの異常時に、前記制御端子を介してこの半動体スイッチング素子を、その主電流の下降勾配が緩やかになるように遮断するソフト遮断手段を持つドライブ回路、前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子と、この半導体スイッチング素子の制御信号の基準電位側となる主端子との間に主回路が接続された第１の電圧駆動型トランジスタ、第１の電圧駆動型トランジスタのゲートを、このゲートの電圧の上昇勾配が緩やかになるように充電する緩充電手段とを備えたドライブ回路において、第１の電圧駆動型トランジスタのゲートとドレイン（又はコレクタ）との間にキャパシタを接続するようにする。
【００３８】
また、請求項８のドライブ回路は、駆動対象の半導体スイッチング素子の少なくともターンオン時にその制御端子に電流を供給する手段、この半導体スイッチング素子の正常な遮断時にこの制御端子から電流を引き抜く正常遮断手段、前記半動体スイッチング素子の過電流などの異常時に、前記制御端子を介してこの半動体スイッチング素子を、その主電流の下降勾配が緩やかになるように遮断するソフト遮断手段を持つドライブ回路、前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子と、この半導体スイッチング素子の制御信号の基準電位側となる主端子との間に主回路が接続された第１の電圧駆動型トランジスタ、第１の電圧駆動型トランジスタのゲートを、このゲートの電圧の上昇勾配が緩やかになるように充電する緩充電手段とを備えたドライブ回路において、前記ソフト遮断手段が、前記半導体スイッチング素子の制御端子の電位がしきい値以下の所定電位に達したのち、この制御端子の電位を速やかに下げる手段を備えたことを特徴とするドライブ回路。
【００３９】
また請求項９のドライブ回路は、請求項１ないし８のいずれかに記載のドライブ回路において、第１の電圧駆動型トランジスタがＭＯＳＦＥＴであるようにする。
【００４０】
本発明の作用は以下の如くである。
ドライブ対象のＩＧＢＴのゲート・エミッタ間に接続した、比較的ドライブ能力の高い（つまりオン抵抗の小さい）ＭＯＳＦＥＴのゲートを、ＩＧＢＴの負荷短絡などによる過電流時においては低電流で緩やかに充電することにより、
モード１でのＩＧＢＴのミラー効果がない遮断条件の場合には、ドライブ対象ＩＧＢＴのゲート電位を過電流検出後直ちに緩やかに低下させ、
モード２でのＩＧＢＴのミラー効果がある遮断条件の場合にも、過電流検出後、ドライブ能力の高いＭＯＳＦＥＴをオンすることで、ＩＧＢＴのミラー効果によるコレクタ電流下降開始の遅れを少なくしながら、ＩＧＢＴのゲート電位、従ってコレクタ電流を緩やかに低下させ、
過大なｄｉ／ｄｔによるスパイク電圧の発生を抑えると共に、遮断時間が過大になることを防止する。
【００４１】
【発明の実施の形態】
（実施例１）
図１は本発明の第１の実施例としての要部の構成を示す回路図で、同図においても図５と同様に、ＯＵＴ端子に接続されたＩＧＢＴ３０のゲートを充電してＩＧＢＴ３０をオンさせるＰチャネルＭＯＳＦＥＴ１と、ＩＧＢＴ３０のゲートを放電してＩＧＢＴ３０をオフさせるＮチャネルＭＯＳＦＥＴ２がプリドライバ３により制御され、ＩＧＢＴ３０の通常のスイッチングの際には図５と同様のゲート駆動を行う。
【００４２】
図１の図５と異なる点は、過電流などの異常時にＩＧＢＴ３０を緩やかに遮断するためのドライブ能力の少ないＮチャネルＭＯＳＦＥＴ２０を用いず、ドライブ能力の大きい通常遮断用のＭＯＳＦＥＴ２のゲートを少ない電流により充電し、緩やかにＩＧＢＴ３０のゲート電荷を引き抜くようにした点である。
【００４３】
以下異常時のソフト遮断の動作を、まず図７における上アームＩＧＢＴ３０−１，３０−３と下アーム３０−５がオンの状態で出力短絡が発生したモード１の場合について説明する。この場合は図１においてソフト遮断の対象となるＩＧＢＴ３０は下アームＩＧＢＴ３０−５となる。
【００４４】
この状態での短絡発生の場合は、先に述べたように、遮断対象のＩＧＢＴ３０には既にほぼ全電源電圧ＶＤ  が加わっており、ＩＧＢＴ３０のゲート電圧ＶＧＥが低下するに従って直ちに、そのコレクタ電流ＩＣ  が減少するため、図６におけるＡ領域のゲート電圧の低下速度を遅くすることが重要である。
【００４５】
図１におけるプリドライバ３のオンオフ入力端子１２にオン信号が入っている状態で、異常信号入力端子１１に“異常有り”を示すＬ信号が印加されると、プリドライバ３はＰチャネルＭＯＳＦＥＴ１を遮断する信号を送出してＩＧＢＴ３０のゲートの充電回路を閉じるようにするが、通常時の遮断とは異なり、ＮチャネルＭＯＳＦＥＴ２をオンするための信号は送出しない。
【００４６】
ＮチャネルＭＯＳＦＥＴ２をオンするための、そのゲートを充電する電流は、異常信号入力端子１１にＬ信号が印加され、ＰチャネルＭＯＳＦＥＴ１０がオンすることにより、出力電流値の低い定電流源９により供給される。
【００４７】
このためＮチャネルＭＯＳＦＥＴ２のゲート電圧の上昇は緩やかなものになる。さらに、ＭＯＳＦＥＴ２のゲート電圧の上昇に伴うＭＯＳＦＥＴ２のオン抵抗の低下にしたがって、ＩＧＢＴ３０のゲート電圧、すなわちＭＯＳＦＥＴ２のドレイン電圧は低下するが、このドレイン電圧低下によるミラー効果のためにＭＯＳＦＥＴ２のゲートを充電する電流の多くが、図１に帰還容量１３として示すＭＯＳＦＥＴ２のゲート・ドレイン間容量を充電するのに使われるため、ＭＯＳＦＥＴ２のゲート電圧の上昇速度はさらに遅くなる。従って、ＩＧＢＴ３０のゲート電圧の低下速度は非常に低い値となる。
【００４８】
しかしながら、先に述べたようにＩＧＢＴ３０は高いコレクタ・エミッタ電圧ＶＣＥを維持したまま遮断されるため、ＩＧＢＴ３０に対するミラー効果は無く（つまり、図６のＢ領域は無く）、ＩＧＢＴ３０は時間遅れなく、且つコレクタ電流ＩＣ  の減少は緩やかに遮断される。
【００４９】
次に図７の上アームＩＧＢＴ３０−１と下アームＩＧＢＴ３０−５，３０−６がオンの状態で出力短絡が発生したモード２のソフト遮断について説明する。この場合は図１においてソフト遮断の対象となるＩＧＢＴ３０は下アームの３０−５及び３０−６となる。
【００５０】
この場合も図６におけるＡ領域が終わるまではＩＧＢＴ３０のゲート電圧の低下の点ではモード１の場合と全く同様である。しかしながらこの場合、下アームＩＧＢＴ３０−５，３０−６のコレクタ電流ＩＣ  は、そのゲート電圧で決まっておらず、上アームＩＧＢＴ３０−１のコレクタ電流ＩＣ  をＩＧＢＴ３０−５，３０−６で分担しているにすぎない。
【００５１】
従って、ＩＧＢＴ３０−５，３０−６に流れるコレクタ電流ＩＣ  は図６に示すようにＡ領域では低下しない。また、ＩＧＢＴ３０−５，３０−６はゲート電圧の低下に従い、エツミタ・コレクタ間電圧ＶＣＥが上昇する（  図９における動作点ＡからＣへ遷移する）  ためミラー効果が発生し、ＩＧＢＴ３０のゲートから電荷を引き抜いてもゲート電圧が低下しなくなる図６におけるＢ領域が存在する。
【００５２】
しかしながら、ＩＧＢＴ３０−５，３０−６のゲート電圧、すなわち図１のＭＯＳＦＥＴ２のドレイン電圧が低下しなくなると、ＭＯＳＦＥＴ２に対するミラー効果はなくなり、ＭＯＳＦＥＴ２のゲートを充電する電流は主にそのゲート・ソース間容量を充電するのに使われ、ＭＯＳＦＥＴ２のゲート電圧は比較的急速に上昇する。
【００５３】
ＭＯＳＦＥＴ２は元々ドライブ能力が高い（  オン抵抗が低い）  素子であるので、ゲート電圧が上昇すれば低いオン抵抗になるため、ＩＧＢＴ３０−５，３０−６のゲート電荷を比較的急速に放電することが可能となり、従来例のように図６のＢ領域が極端に長くなることはない。
【００５４】
このモード２ではＩＧＢＴのコレクタ電流ＩＣ  が実際に下降するのは図６のＣ領域に入ってからであり、電流ＩＣ  が下降を開始する時のＭＯＳＦＥＴ２のオン抵抗は前に説明したモード１に比較して低くなっているため、電流ＩＣ  が下降する勾配はモード１の場合より大きくなる。
しかし、ＭＯＳＦＥＴ２のオン抵抗は通常遮断の場合に比較すれば、まだ十分低下していないため、通常遮断に比較すれば緩やかに遮断することができる。
【００５５】
また、このモード２ではＩＧＢＴ３０−５，３０−６のコレクタ電流ＩＣ  は前に説明したモード１に比較して低くなっているため、電流ＩＣ  を比較的大きな下降勾配で遮断してもサージ電圧の発生は少なく、素子が破壊されることは無い。
【００５６】
ところで、上述のようにＭＯＳＦＥＴ２のゲートを低い電流で充電すると、ＭＯＳＦＥＴ２のゲート電位がゲートしきい値に達し、ＭＯＳＦＥＴ２がオンし出すまでの時間が長くなり、ＩＧＢＴ３０が過電流状態になってからＩＧＢＴ３０を実際に遮断開始するまでの時間が長くなり、ＩＧＢＴ３０の保護が困難になる可能性が生ずる。
【００５７】
図１ではこれを次に述べる方法で防止している。即ち図１において、プリドライバ３のオンオフ入力端子１２にオン信号が入っている状態で、異常信号入力端子１１にＬ信号（アクティブ）が印加されると、ＮＯＴ回路１６によりＮチャネルＭＯＳＦＥＴ１４，１５がオンする。ＭＯＳＦＥＴ４はＭＯＳＦＥＴ２と同じゲートしきい値を持ったＭＯＳＦＥＴで、ＭＯＳＦＥＴ２のゲート電位が、そのゲートしきい値まで達しない間はＭＯＳＦＥＴ４にも電流が流れず、カレントミラー回路を構成するＭＯＳＦＥＴ５，６にも電流が流れない。
【００５８】
従って、ＰチャネルＭＯＳＦＥＴ８のゲートは定電流源７によりＧＮＤ電位となりＭＯＳＦＥＴ８がオンするので、ＭＯＳＦＥＴ８，１５を通してＭＯＳＦＥＴ２のゲートは急速に充電される。ＭＯＳＦＥＴ２のゲート電位がしきい値に達するとＭＯＳＦＥＴ４にもＭＯＳＦＥＴ５，１４を経て電流が流れ、カレントミラー回路により、ＭＯＳＦＥＴ６にも電流が流れる。
【００５９】
そして、この電流が定電流源７の電流値を越えると、ＭＯＳＦＥＴ８のゲート電位は上昇し、ＭＯＳＦＥＴ８はオフする。このため、ＭＯＳＦＥＴ２の充電電流は電流源９から供給される電流のみに低下する。
【００６０】
以上の動作によりＭＯＳＦＥＴ２のゲートを、その電位がゲートしきい値に達するまでは急速に充電し、ゲートしきい値に達したあとは緩やかに充電するので、ＩＧＢＴ３０の異常過電流発生直後からＭＯＳＦＥＴ２のターンオンによりＩＧＢＴ電流が下降し始めるまでの遅れ時間を短くしながら、ＩＧＢＴ電流の減少の勾配を緩やかにすることが可能となる。
【００６１】
なお、ＭＯＳＦＥＴ１５はＭＯＳＦＥＴ２の通常の動作時にＭＯＳＦＥＴ８によりＭＯＳＦＥＴ２のゲートが充電されることを防止するためのスイッチで、ＭＯＳＦＥＴ１４はＭＯＳＦＥＴ２の通常の動作時にカレントミラー回路に電流が流れることを防止するためのスイッチとして動作する。
【００６２】
また、図１においてゲート電位検出回路１７はＩＧＢＴ３０のゲート電圧がしきい値以下の所定電圧（実際はしきい値より所定の余裕電圧分だけ低下した電圧）になったことを検出し、プリドライバ３に信号を送出し、通常のスイッチング時と同様のゲート充電電流によりＭＯＳＦＥＴ２のゲートを充電させる役割を持つ。これにより急峻なｄｉ／ｄｔが発生する恐れのなくなった時点以後もＩＧＢＴ３０の電流の緩やかな遮断を継続し、いたずらにスイッチング時間が長くなることを防止する。
【００６３】
なお、図１においてＭＯＳＦＥＴ１は本図の様にＰチャネルＭＯＳＦＥＴであってもＮチャネルＭＯＳＦＥＴのソースフォロアであっても、あるいはその組み合わせなどであっても良く、ＩＧＢＴ３０をターンオンさせる手段はどのようなものであっても本発明の効果は期待できる。
【００６４】
また、本実施例では図５の従来のドライブ回路と異なり、ソフト遮断用のＭＯＳＦＥＴ２０を持っていないが、図５と同様にＭＯＳＦＥＴ２とは別に新たなソフト遮断用ＭＯＳＦＥＴ２０を設け、このＭＯＳＦＥＴに対して本実施例と同様の定電流駆動を行ってもよい。
【００６５】
しかし、この場合、新たに設けるＭＯＳＦＥＴ２０は図５の場合よりも駆動能力が大きい必要があり、図１のように十分ドライブ能力のある通常ドライブ用のＭＯＳＦＥＴ２をソフト遮断用ＭＯＳＦＥＴと共用することが効率的である。
【００６６】
（実施例２）
図２は本発明の第２の実施例としての要部の構成を示す回路図である。同図の図１と異なる主な点は、ＮチャネルＭＯＳＦＥＴ２のゲート・ドレイン間にコンデンサ２１が接続されている点と、ＭＯＳＦＥＴ２のゲートしきい値に達しない領域でＭＯＳＦＥＴ２のゲートを急速に充電する回路が無い点である。
【００６７】
本実施例ではＭＯＳＦＥＴ２の帰還容量（  図１の１３で、図２では図示していない）  に並列にコンデンサが挿入されており、ＭＯＳＦＥＴ２にミラー効果がより強く現れ、ＭＯＳＦＥＴ２のゲート・ソース間容量に対する帰還容量の比率が増加する。
【００６８】
従って、定電流源９の電流値を大きくすることにより、ＭＯＳＦＥＴ２のドレイン電圧（従ってＩＧＢＴ３０のゲート電圧）の下降速度を緩やかに保ちながら、ＭＯＳＦＥＴ２のゲート・ソース間容量のみを充電する時間としての、ＭＯＳＦＥＴ２のゲート電位がしきい値に達するまでの時間を短縮することが可能となり、図１のようなＭＯＳＦＥＴ２のゲートを急速に充電する回路がなくても、比較的短い時間でＩＧＢＴ３０の遮断を開始することが可能となる。
【００６９】
もちろん、図２にＭＯＳＦＥＴ２のゲートを急速に充電する回路を追加して、さらにＭＯＳＦＥＴ２のゲート電位がしきい値に達するまでの時間を短縮することも可能である。
【００７０】
（実施例３）
図３は本発明の第３の実施例としての要部の構成を示す回路図で、同図の図２と異なる点は、図２より容量の大きいコンデンサ２１にスイッチとしてのＮチャネルＭＯＳＦＥＴ２２が接続され、異常信号入力端子１１がＬ（アクティブ）になったときのみコンデンサ２  １  がＭＯＳＦＥＴ２のゲート・ドレイン間に接続される点と、ＭＯＳＦＥＴ２のゲートが専用の定電流源で充電されるのではなく、図２の定電流源９より電流供給能力の大きいプリドライバ３の通常スイッチング用信号により充電される点である。
【００７１】
すなわち、異常信号入力端子１１がＨ（ノンアクティブ）の通常時には、ＭＯＳＦＥＴ２２がオフ状態でコンデンサ２１が接続されてない状態と等価であるため、通常の速度でＭＯＳＦＥＴ２はオンする。
【００７２】
一方、異常信号入力端子１１にＬの異常信号が印加された場合は、ＭＯＳＦＥＴ２２がオンすることにより、コンデンサ２１がＭＯＳＦＥＴ２のゲート・ドレイン間に接続され、この容量によりＭＯＳＦＥＴ２のミラー効果が大きくなるため、ＭＯＳＦＥＴ２のドレイン電圧、すなわちＩＧＢＴ３０のゲート電圧の下降速度は緩やかになるが、図２と比べた場合、コンデンサ２１の容量が大きい分、プリドライバ３の電流供給能力が大きいので、ＭＯＳＦＥＴ２のゲート電圧がしきい値に達する時間やＩＧＢＴ３０のゲート電圧の下降速度を同等にすることができる。
【００７３】
（実施例４）
図４は本発明の第４の実施例としての要部の構成を示す回路図で、同図の図３と異なる点はコンデンサ２１とＭＯＳＦＥＴ２２の間にダイオード２４が接続され、ダイオード２４とコンデンサ２１との接続点とグランドＧＮＤの間にＭＯＳＦＥＴ２５が接続されている点である。
【００７４】
即ち、図３においてはＭＯＳＦＥＴ２２の寄生ダイオード２３により、ＭＯＳＦＥＴ２のターンオフ時には、常にコンデンサ２１がＭＯＳＦＥＴ２のゲート・ドレイン間に接続されている状態になり、ＭＯＳＦＥＴ２のターンオフが遅くなる。
【００７５】
図４のダイオード２４は、このターンオフの遅れを防止するために挿入されたもので、ＭＯＳＦＥＴ２のドレインからゲートに流れる電流を遮断するものである。また、ＭＯＳＦＥＴ２５は異常信号入力端子１１に異常信号（Ｌ）が無い状態でコンデンサ２１の電荷を放電しておくための回路である。
【００７６】
【発明の効果】
本発明（請求項１）によれば、駆動対象の半導体スイッチング素子（例えばＩＧＢＴとする）の過電流などの異常時に、このＩＧＢＴのゲートとコレクタとの間に設けた、比較的ドライブ能力の大きい（オン抵抗の小さい）電圧制御型トランジスタ（例えばＭＯＳＦＥＴとする）のゲート電圧の上昇勾配が緩やかになるようにこのＭＯＳＦＥＴのゲートを充電するようにし、
さらに必要に応じて、前記ＭＯＳＦＥＴのゲートを、ゲート電圧がしきい値に達するまでは急速に充電するようにしたり（請求項３，４）、
また、ＭＯＳＦＥＴのゲートの充電電源に電流供給能力の大きい通常遮断時の電源を共用したい場合には、このゲートとドレイン間にキャパシタを接続するようにしたり（請求項５，６）、
また前記ＩＧＢＴのゲートの電位がしきい値以下の所定電位に達したのちは、このゲートの電位を速やかに下げるようにしたので（請求項７）、
ＩＧＢＴの過電流検出後、速やかに遮断を開始して過電流の継続時間を短縮すると共に、ＩＧＢＴ電流の下降速度を緩やかにして、急峻なｄｉ／ｄｔによるサージ電圧の発生を抑え、かつＩＧＢＴのゲート電圧がしきい値以下に下降してサージ発生のおそれがなくなった時点からは速やかに遮断を終えることができ、
結果として駆動対象半導体スイッチング素子のサージ電圧破壊を防止しながら、可能な限り短い過電流持続時間で半導体スイッチング素子の電流を遮断することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例としての要部の構成を示す回路図
【図２】本発明の第２の実施例としての要部の構成を示す回路図
【図３】本発明の第３の実施例としての要部の構成を示す回路図
【図４】本発明の第４の実施例としての要部の構成を示す回路図
【図５】従来のドライブ回路におけるソフト遮断回路の例を示す図
【図６】ＩＧＢＴのターンオフ特性の説明図
【図７】半導体スイッチング素子としてＩＧＢＴを用いたインバータ装置の主回路構成例を示す図
【図８】ＩＧＢＴの出力短絡時における電流電圧波形の説明図
【図９】インバータ装置の出力短絡時におけるＩＧＢＴの動作点の説明図
【符号の説明】
１            ＰチャネルＭＯＳＦＥＴ
２            ＮチャネルＭＯＳＦＥＴ
３            プリドライバ
４            ＮチャネルＭＯＳＦＥＴ
５，６        ＰチャネルＭＯＳＦＥＴ
７            定電流源
８            ＰチャネルＭＯＳＦＥＴ
９            定電流源
１０            ＰチャネルＭＯＳＦＥＴ
１１            異常信号入力端子
１２            オンオフ信号入力端子
１３            帰還容量
１４，１５      ＮチャネルＭＯＳＦＥＴ
１６            ＮＯＴ回路
１７            ゲート電位検出回路
２１            コンデンサ
２２            ＮチャネルＭＯＳＦＥＴ
２３            寄生ダイオード
２４            ダイオード
２５            ＮチャネルＭＯＳＦＥＴ
３０            ＩＧＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003598870.tif 000007
【図７】
0003598870.tif 000008
【図８】
0003598870.tif 000009
【図９】
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