(57)【特許請求の範囲】
【請求項１】
正負に変化するクロックパルスを発生するクロック発振器と、交流結合コンデンサを介して前記クロックパルスを入力する反転増幅器と、前記反転増幅器の入出力間に設けられ、前記反転増幅器の出力振幅を正負対称に制限する非線形リミッタ素子と、前記反転増幅器の電源側端子と電源母線間および接地側端子と接地母線間にそれぞれ接続される第１と第２の限流インピーダンスとを具備することを特徴とする波形整形装置。
【請求項２】
正負に変化するクロックパルスを発生するクロック発振器と、前記クロックパルスを交流結合コンデンサを介して入力する高入力インピーダンスの反転増幅器と、前記反転増幅器の入出力間に帰還素子として設けられ、前記反転増幅器の出力振幅を正負対称に制限する逆並列接続されたダイオードと、前記反転増幅器の電源側端子と接地側端子にそれぞれ接続され給電電流を制限する第１と第２の限流インピーダンスとを具備することを特徴とする波形整形装置。
【請求項３】
正負に変化するクロックパルスを発生するリングカウンタと、前記クロックパルスを交流結合コンデンサを介して入力するインバータアンプと、前記インバータアンプの入出力間に設けられ、前記インバータアンプの出力振幅を正負対称に制限する非線形リミッタ素子と、前記インバータアンプの電源側端子と電源母線間および接地側端子と接地母線間にそれぞれ接続され、制御電流によってインピーダンス値を調整できる第１と第２の定電流回路とを具備することを特徴とする波形整形装置。
【請求項４】
制御電流によって出力するクロックパルスの周波数を可変にできる複数の定電流回路を含むリングカウンタと、前記リングカウンタの正負に変化するクロックパルスを交流結合コンデンサを介して入力するインバータアンプと、前記インバータアンプの入出力間に帰還素子として設けられ、前記インバータアンプの出力振幅を正負対称に制限する逆並列接続されたダイオードと、前記インバータアンプの電源側端子と電源母線間および接地側端子と接地母線間にそれぞれ接続され、制御電流によってインピーダンス値を調整できる第１と第２の定電流回路とを具備し、前記リングカウンタを構成する定電流回路と前記第１と第２の定電流回路の制御電流を連動して調節することを特徴とする波形整形装置。
【請求項５】
請求項１記載の波形整形装置を複数段だけ縦属接続して構成したことを特徴とする波形整形装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は５０％デューティ比の低電圧，高周波数のクロックパルスを得るため波形整形装置に関する。
【０００２】
【従来の技術】
クロック同期動作のマイクロプロセッサや通信用符号／復号器などにおいては高速動作と論理設計の容易性の観点からデューティ５０％のクロックパルスが要求される。
【０００３】
従来、デューティ５０％のクロックパルスを得るには、クロック発振器のクロックパルス出力をフリップフロップ回路に入力して１／２に分周する方法、あるいはクロック発振器のクロックパルス出力のデューティ比を積分してレベル変換し、差動増幅器を用いてクロック発振器のしきい値を負帰還制御する方法が知られている。
【０００４】
なお、５０％デューティ比のクロックパルスを得ることは、例えば特開平１０−７５４６１号公報，特開平７−３０４２２号公報などにも記載されている。
【０００５】
【発明が解決しようとする課題】
フリップフロップで分周する方法はクロック発振器，フリップフロップ回路とも必要とするクロックパルスの２倍の動作周波数となるため消費電力が多くなり、また、必要とするクロックパルスの周波数が１０ＭＨｚ〜１ＧＨｚになると消費電力を増加させてもその２倍の発振周波数のパルスを得ること自体困難となる。
【０００６】
また、クロック発振器のしきい値を負帰還制御する方法は１Ｖ程度の低電圧で１ＧＨｚの高周波数になると差動増幅器を正確に動作するように構成することが困難になる。
【０００７】
いずれにしても、従来技術では低電圧，高周波数のクロックパルスのデューティを精度良く５０％にできないという問題点を有する。
【０００８】
本発明は上記点に対処して成されたもので、その目的とするとこはクロックパルスが低電圧，高周波数でもデューティを精度良く５０％にできる波形整形回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の特徴とするところは、クロックパルス発生源に交流結合されている反転形増幅器（インバータアンプ）の入出力用に、出力振幅を正負対象に振幅制限する非線形リミッタ素子を設けると共に、反転増幅器の電源側端子と電源電圧母線の間および接地側端子と接地電圧母線の間にそれぞれ限流インピーダンスを接続したことにある。
【００１０】
本発明において望ましくは、反転増幅器として高入力インピーダンスのものを用い、非線形素子として逆並列接続したダイオード、また、限流インピーダンスとして定電流回路が用いられる。
【００１１】
本発明によれば、直流分を通さない反転形増幅器の出力振幅が正負対象となるように振幅制限しているので、反転形増幅器の出力波形（クロックパルス波形）のしきい値は常に正の半サイクルと負の半サイクルが等しくなるレベルに移動する。その上、限流インピーダンスによって反転増幅器の出力波形には立上りと立下りに勾配を有することになり、立上り時間と立下り時間が存在する。その結果、正と負の半サイクルが等しくなるように移動したしきい値による反転形増幅器のクロックパルス出力波形は入力クロックパルス波形よりもデューティが５０％に近い波形に整形されることになる。
【００１２】
【発明の実施の形態】
図１に本発明の一実施例を示す。
【００１３】
図１において、クロック発振器１００の出力するクロックパルスは波形整形回路１２０ａに入力される。クロック発振器１００は電源電圧Ｖｃｃの母線１０Ｖと接地電圧ＧＮＤの母線１０Ｇ間に接続され給電される。波形整形回路１２０ａを構成する反転増幅器１２１はその入力側が交流結合を行うコンデンサＣ２１を介してクロック発振器１００に接続される。反転増幅器１２１は−μなる増幅率で高入力インピーダンスのものが用いられる。反転増幅器１２１としてはＣＭＯＳのインバータアンプが用いられる。反転増幅器１２１の入出力間には正負の振幅制限を行う非線形リミッタ素子ＮＬ２０が帰還要素として接続されている。非線形リミッタ素子ＮＬ２０としてはダイオードを逆並列接続し、ダイオードのえん層電圧を利用したものが用いられる。逆並列接続したダイオードをＤ１，Ｄ２とすると、その特性は図２のようになる。図２の縦軸のＩは電流で、横軸のＶは電圧である。反転増幅器１２１の電源側端子１２Ｖは限流インピーダンスＺ２１を介して電源母線１０Ｖに接続され、また接地側端子１２Ｇは限流インピーダンスＺ２２を介して接地母線１０Ｇに接続されている。
【００１４】
波形整形回路１２０ａは以上のように反転増幅器１２１，交流結合用のコンデンサＣ２１，非線形リミッタ素子ＮＬ２０および限流インピーダンスＺ２１，Ｚ２２とから構成されている。
【００１５】
このような波形整形回路１２０は複数個縦属接続され、最終段の波形整形回路１２０ｎの出力端子２０からクロックパルスが出力される。
【００１６】
この構成において、クロック発振器１００からデューティ比が５０％からずれているしきい値が図３に一点鎖線で示すようなレベル１のクロックパルスｅ０が出力されたとする。
【００１７】
反転増幅器１２１のクロックパルス出力の振幅は非線形リミッタ素子ＮＬ２０で振幅制限され、振幅値が２Ｖｄの台形波になる。なお、Ｖｄはダイオードのえん層電圧である。反転増幅器１２１は高入力インピーダンスであり、クロック発振器１００から入力するクロックパルスの直流分がコンデンサＣ２１で除去されている。したがって、反転増幅器１２１の出力するクロックパルス波形ｅ０に対するしきい値は正側と負側の波形面積が等しくなるような図３に破線で示すレベル２に自動的に移行する。しきい値のレベルがレベル１からレベル２に移行すると、正側のデューティ時間は時間ｔ１から時間ｔ２のように長くなり、デューティ比が５０％に近づくことになる。
【００１８】
図１の実施例のように波形整形回路１２０ａ〜１２０ｎを複数段縦属接続するとデューティ比を限りなく５０％に近づけることができる。通常は波形整形回路１２０ａ〜１２０ｎを２〜３段程縦属接続するとデューティ比を５０％にすることができる。
【００１９】
図４はクロックパルスが１Ｖ，１ＧＨｚの場合における本発明によるシミュレーション結果の一例を示すものである。
【００２０】
クロック発振器１００の出力クロックパルスのデューティを４２％にすると、１段目の波形整形回路１２０で４８．５％となり、２段目で４９．５％，３段目でデューティが５０％になる。
【００２１】
通常必要とするデューティ比は５０％±２％以下であり、本発明による波形整形回路を１〜２段で所望するデューティのクロックパルスを得ることができる。
【００２２】
なお、本発明による波形整形回路は１段でもデューティ比の改善効果大であることは図４の特性から明らかであり、１段でも実用上有用であることが理解できる。
【００２３】
図５に本発明の実施例の一例詳細回路図を示す。
【００２４】
図５において、クロック発振器１００は複数個の反転増幅器（ＣＭＯＳインバータアンプ）ＡＭＰ１〜ＡＭＰｎと複数個の定電流回路ＣＣ３１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１ｎとから構成されるリングカウンタとなっている。波形整形回路１２０ａ，１２０ｂは２段縦属接続しており、波形整形回路１２０の非線形リミッタ素子として逆並列接続したダイオードＤ１，Ｄ２を用い、限流インピーダンスとして定電流回路ＣＣ２１，ＣＣ２２を用いている。２段目の波形整形回路１２０ｂから得られるデューティ比がほぼ５０％のクロックパルスは出力用の反転増幅器１２５を介して出力端子２０から出力される。波形整形回路１２０ａ，１２０ｂの反転増幅器１２１と出力用の反転増幅器１２５もＣＭＯＳインバータアンプが用いられる。
【００２５】
クロック発振器１００の定電流回路ＣＣ３１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１ｎと波形整形回路１２０ａ，１２０ｂの定電流回路ＣＣ２１，ＣＣ２２はそれぞれＭＯＳのカレントミラー回路で構成される。これらの定電流回路ＣＣ３１〜    ＣＣ３ｎ，ＣＣ１１〜ＣＣ１ｎ，ＣＣ２１，ＣＣ２２には電流制御端子１５０から制御電流が加えられる。電流制御端子１５０に加える制御電流を大きくするとクロック発振器１００の発振周波数が高くなり、また、限流インピーダンス作用する定電流回路ＣＣ２１，ＣＣ２２のインピーダンスが小さくなる。
【００２６】
図５の実施例では図１で説明したように出力端子２０からデューティ５０％のクロックパルスを得ることができる。なお、図４に示すシミュレーション結果は図５に示す回路構成に基づく特性である。
【００２７】
さて、図５の実施例ではクロック発振器１００の定電流回路ＣＣ３１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１ｎと波形整形回路１２０ａ，１２０ｂの定電流回路ＣＣ２１，ＣＣ２２の制御電流を連動して制御している。
【００２８】
定電流回路ＣＣ２１，ＣＣ２２は制御電流を大きくすると限流インピーダンス値が小さくなり、クロックパルスの立上りと立下りの勾配が大きくなる。一方、クロック発振器１００の発振周波数は定電流回路ＣＣ３１〜ＣＣ３ｎ，ＣＣ１１〜ＣＣ１ｎの制御電流を大きくすると高くなる。
【００２９】
したがって、クロック発振器１００のクロックパルス周波数が高くなると波形整形回路１２０ａ，１２０ｂの出力クロックパルスの立上りと立下りの勾配が大きくなる。波形整形回路１２０ａ，１２０ｂは入力クロックパルスの周波数が大幅に変化してもパルス幅に対する立上りと立下りの時間を所定の比率に保つことができる。その結果として、広帯域周波数のクロックパルスのデューティを精度良く５０％にすることが可能となる。
【００３０】
次に、図６（ａ）〜（ｄ）に非線形リミッタ素子の他の例を示す。
【００３１】
図６（ａ）は非線形リミッタ素子としてＭＯＳダイオードＤ１１，Ｄ２１を用いた例である。ＭＯＳダイオードＤ１１，Ｄ２１を用いると、定電流回路ＣＣ２１，ＣＣ２２およびインバータアンプもＭＯＳ素子で構成できるので、簡単に構成できると共に、振幅制限値を任意に設計できるという利点を有する。
【００３２】
図６（ｂ）は非線形リミッタ素子としてｐｎ接合ダイオードＤ１２，Ｄ２２を用いた例である。ｐｎ接合ダイオードＤ１２，Ｄ２２を用いると振幅制限値の正負の対称性が良くなる。
【００３３】
図６（ｃ）は非線形リミッタ素子としてＭＯＳダイオードＤ１１，Ｄ２１を用いてソースフロワにした例である。図６（ｃ）では図６（ａ）の利点に加えて高速動作が可能となる。
【００３４】
図６（ｄ）は非線形リミッタ素子としてバイポーラトランジスタＤ１３，Ｄ２３を用いてエミッタホロワにした例である。図６（ｄ）では正負のバランスが良くなり、かつ高速動作が可能となる。
【００３５】
図７は本発明を代表的な高周波クロック発生手段である位相同期ループ（ＰＬＬ）に適用した適用例を示す。
【００３６】
図７において、入力端子１０を介して加えられる基準信号と分周器６００からの帰還信号の位相を比較する位相比較器７００，位相時間差を電圧に変換するチャージポンプ８００，電圧−電流（Ｖ／Ｉ）変換器９００，電流制御発振器    （ＣＣＯ）１００，本発明による波形整形回路１２０，分周器６００からなる閉ループ制御回路を構成している。
【００３７】
図７に示す位相同期ループＰＬＬは出力端子２０の出力周波数と発振器１００の周波数を等しくできる。このＰＬＬは１／２分周を要しないため、消費電力の大きい発振器１００，出力バッファアンプ１２５，分周器６００の消費電力を通常よりも大幅に低減することができる。また、出力段に１／２分周器を用いる必要がないため、高周波数における波形のデューティ比に優れ、使用可能な最高周波数を高めることができる。
【００３８】
図８は本発明の波形整形回路を用いた図７の位相同期ループＰＬＬを使用したマイクロプロセッサの構成図を示す。
【００３９】
図８において、マイクロプロセッサＭＰＵ１０００はＰＬＬ１００１，論理部１００３，入出力信号のインタフェース回路１００４から構成されている。このような、本発明による５０％デューティの波形整形回路を備えたＰＬＬを内蔵したマイクロプロセッサ１０００においては、通常の倍周クロック生成方式のものに比較して最大周波数が低減でき、また低電圧回路でも動作しうるため、低電圧／広帯域動作が必要な携帯情報，通信機器に適したマイクロプロセッサが実現できる。
【００４０】
図９は本発明の波形整形回路を用いた図７の位相同期ループＰＬＬを光通信  （光ファイバ通信）モジュールに使用した構成を示す。
【００４１】
図９において、ＰＬＬはトランスミッタ側の符号器２００３の出力同期回路
ＦＦ２００５の制御用ＰＬＬ１００１（ＰＬＬ−１）とレシーブ側の受信信号からクロック周波数成分を抽出して復号器２００４のタイミングを制御する受信タイミング発生器用ＰＬＬ１００２（ＰＬＬ−２）として使用される。本発明による波形整形回路を用いたＰＬＬをこのような光通信モジュール２０００として用いるときは、発振器２００３の必要最高周波数が低減でき、また低電圧で動作しうるので、光通信モジュールの消費電力が低減されて小形化でき、クロックノイズも小さくなって受信側のＳ／Ｎ比が向上する。
【００４２】
図１０〜図１２は本発明の波形整形回路１２０への望ましい信号源例としての各種リングカウンタとの結合例を示す。
【００４３】
図１０は負荷側に定電流回路ＣＣ３１〜ＣＣ４ｎとダイオードクランプＤ１１〜Ｄ４ｎを有する差動増幅段Ｑ３１−Ｑ４１，Ｑ３ｎ−Ｑ４ｎからなるリングカウンタである。図１０に示すリングカウンタは高周波かつ高耐電源ノイズに適している。
【００４４】
図１１における発振器はトランジスタ対Ｑ２１−Ｑ３１〜Ｑ２ｎ−Ｑ３ｎからなるリングカウンタの電源電圧をＱ７７１〜Ｑ７７ｎのソースホロを介して制御するものである。図１１の可変発振器は高周波発振できる利点の反面、発振波形のしきい値がＶｃｃ／２でなく変化するので通常の回路では接続が難しかったが、本発明の波形整形回路１２０は入力が交流結合になるため結合が容易である。なお、Ｒ５は抵抗、ＩＶは定電流回路である。
【００４５】
図１２は低電圧動作に適した構成を示す。図１２におけるリング発振器のインバータは電源電圧に対し、僅か２直列のＭＯＳトランジスタで構成されている。したがって、この低い電源電圧でもトランジスタの動作電流密度を比較的高く設計できるから低電圧広帯域動作に適し、５０％デューティの波形整形回路１２０の低電圧，高周波特性と併せ、１Ｖ，１ＧＨｚの動作が可能である。
【００４６】
図１３は本発明の他の実施例で、発振器１００の波形の立上り，立下りが速い場合、波形整形回路１２０の入力波形を抵抗Ｒ１１，コンデンサＣ１１で予め任意の立上り，立下りの波形に変形してから入力する例を示す。このようにすることにより波形の立上り，立下りを制限して、高速波形においても５０％デューティへの波形整形回路１２０の動作を効果的に動作させることができる。
【００４７】
【発明の効果】
以上説明したように、本発明によればクロックパルスが低電圧，高周波でもデューティを精度良く５０％にすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す回路図。
【図２】本発明で使用される非線形リミッタ素子の一例特性図。
【図３】本発明の動作を説明するための波形図。
【図４】本発明によるデューティ比改善結果を示す特性図。
【図５】本発明の一実施例を示す詳細回路図。
【図６】本発明の使用する各種非線形リミッタ素子の接続回路図。
【図７】本発明を適用した位相同期ループ（ＰＬＬ）の構成図。
【図８】本発明を適用したＰＬＬを用いるマイクロプロセッサの構成図。
【図９】本発明を適用したＰＬＬを用いる光通信モジュールの構成図。
【図１０】本発明の発振器の他の例を示す回路図。
【図１１】本発明に用いるクロック発振器の一例回路図。
【図１２】本発明に用いるクロック発振器の他の一例回路図。
【図１３】本発明を適用したクロック発振器との接続回路図。
【符号の説明】
１００…クロック発振器、１２０…波形整形回路、１２１…反転増幅器（インバータアンプ）、Ｃ２１…交流結合用コンデンサ、ＮＬ２０…非線形リミッタ素子、Ｄ１，Ｄ２…ダイオード、Ｚ２１，Ｚ２２…限流インピーダンス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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