(57)【特許請求の範囲】
【請求項１】
複数の入力デジタルデータ信号を受信し、該デジタルデータ入力信号の離散時間・周波数変換（以下、「FDCTオペレーション」と言う）又は該デジタルデータ信号の離散周波数・時間変換（以下「IDCTオペレーション」と言う）を表す同数の出力デジタルデータ信号を発生させる装置であって、
１つ又はそれ以上の同一のモジュール型処理エレメントであって、前記デジタルデータ入力信号の２つ（Ａ、Ｂ）、係数信号（Ｋ）、複数の状態信号（Ｆ、Ｓ）を受信し、これらの信号に応答して次式
Ｆ＝１、Ｓ＝０  Ｃ＝Ａ＋Ｂ  Ｄ＝Ｋ＊（Ａ−Ｂ）
Ｆ＝１、Ｓ＝１  Ｃ＝Ｂ  Ｄ＝Ｋ＊（２＊Ａ−Ｂ）
Ｆ＝0 S＝０  Ｃ＝Ａ＋Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
Ｆ＝0 S＝１  Ｃ＝２＊Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
に従って２つの出力信号（Ｃ、Ｄ）を発生させる１つ又はそれ以上のモジュール型処理エレメントと、
複数の係数を記憶し、前記処理エレメントに係数信号（Ｋ）を与える第１記憶手段と、
前記FDCTオペレーション又はIDCTオペレーションを実行するために、前記２つの出力信号（Ｃ、Ｄ）を受信し、前記処理エレメントに入力信号として該出力信号（Ｃ、Ｄ）を与えるよう制御すると共に、係数信号（Ｋ）を与えるために前記第１記憶手段を制御する手段とから成るデジタルデータ変換装置。
【請求項２】
Ｃ（Ｍ）＝１以外の係数の数、Ｍ＝2Nであり、Ｎが整数でかつＭが入力信号の全数を表す場合、前記第１記憶手段が少なくとも下式で表される数の係数を記憶する、請求項１の装置。
0003560607.tif 000003
【請求項３】
複数の入力デジタルデータ信号を受信し、前記入力デジタルデータ信号の離散時間・周波数変換を表す同数の出力デジタルデータ信号を発生させる装置であって、
前記入力デジタルデータ信号の２つ（Ａ、Ｂ）、係数信号（Ｋ）、制御信号（Ｓ）を受信し、これらの信号に応答して次式
Ｓ＝一方の状態  Ｃ＝Ａ＋Ｂ  Ｄ＝Ｋ＊（Ａ−Ｂ）
Ｓ＝他方の状態  Ｃ＝Ｂ  Ｄ＝Ｋ＊（２＊Ａ−Ｂ）
に従って２つの出力信号（Ｃ、Ｄ）を発生させる、１つ又はそれ以上の同一のモジュール型処理エレメントと、
複数の係数を記憶し、前記処理エレメントに係数信号（Ｋ）を与える第１記憶手段と、
前記変換を実行するために、前記２つの出力信号（Ｃ、Ｄ）を受信し、該２つの出力信号（Ｃ、Ｄ）を入力信号として該処理エレメントに与えるよう制御すると共に、係数信号（Ｋ）を与えるために前記第１記憶手段を制御する手段とから成るデジタルデータ変換装置。
【請求項４】
Ｃ（Ｍ）＝１以外の係数の数、Ｍ＝２Ｎであり、Ｎが整数でかつＭが入力信号の全数を表す場合、前記第１記憶手段が少なくとも下式で表される数の係数を記憶する、請求項３の装置。
0003560607.tif 000004
【請求項５】
複数の入力デジタルデータ信号を受信し、前記入力デジタルデータ信号の離散周波数・時間変換を表す同数の出力デジタルデータ信号を発生させる装置であって、
前記入力デジタルデータ信号の２つ（Ａ、Ｂ）、係数信号（Ｋ）、制御信号（Ｓ）を受信し、これらの信号に応答して次式
Ｓ＝一方の状態  Ｃ＝Ａ＋Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
Ｓ＝他方の状態  Ｃ＝２＊Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
に従って２つの出力信号を発生させる、１つ又はそれ以上の同一のモジュール型処理エレメントと、
複数の係数を記憶し、前記処理エレメントに係数信号（Ｋ）を与える第１記憶手段と、
前記変換を行うために前記２つの出力信号（Ｃ、Ｄ）を受信し、前記処理エレメントに入力信号として該出力信号（Ｃ、Ｄ）を与えるよう制御すると共に、系数信号（Ｋ）を与えるために前記第１記憶手段を制御する手段とから成るデジタルデータ変換装置。
【請求項６】
Ｃ（Ｍ）＝１以外の係数の数、Ｍ＝２Ｎであり、Ｎが整数でかつＭが入力信号の全数を表す場合、前記第１記憶手段が少なくとも下式で表される数の係数を記憶する請求項５の装置。
0003560607.tif 000005
【請求項７】
複数の入力デジタルデータ信号を受信し、前記入力デジタルデータ信号の離散時間・周波数変換を表す同数の出力デジタルデータ信号を発生させる離散変換プロセッサであって、
複数の同一のモジュール型処理エレメントであって、前記処理エレメントの各々が第１入力デジタルデータ信号（Ａ）、第２入力デジタルデータ信号（Ｂ）、第１制御信号（Ｓ）及び係数信号（Ｋ）を受信し、こらの信号に応答して次式
Ｓ＝一方の状態  Ｃ＝Ａ＋Ｂ  Ｄ＝Ｋ＊（Ａ−Ｂ）
Ｓ＝他方の状態  Ｃ＝Ｂ  Ｄ＝Ｋ＊（２＊Ａ−Ｂ）
に従って第１デジタルデータ出力信号（Ｃ）及び第２デジタルデータ出力信号（Ｄ）を発生させ、該処理エレメントの各々が２つの処理エレメントの列から成る複数の後続するグループにグループ化される複数の同一のモジュール型処理エレメントと、
前記グループ化された処理エレメントを相互接続する手段であって、第１グループの処理エレメントの第１及び第２出力が第２グループの各処理エレメントの第１及び第２入力の１つに接続され、次いで第２グループの処理エレメントの第１及び第２出力が次グループの処理エレメントの第１及び第２入力の１つと接続され、処理が終了した最後のグループ又は前記最後のグループに隣接するグループの処理エレメントの第１及び第２出力が離散変換プロセッサの出力として出力される相互接続手段とから成る離散変換プロセッサ。
【請求項８】
前記変換が離散サイン変換である、請求項７のプロセッサ。
【請求項９】
各グループ内の該処理エレメントが同時に動作する、請求項７のプロセッサ。
【請求項１０】
前記プロセッサが離散コサイン変換プロセッサである、請求項７のプロセッサ。
【請求項１１】
前記処理エレメントの各々が、
前記第１入力デジタルデータ信号及びゼロ値を表すデジタルデータ信号を受信する第１マルチプレクサ手段であって、前記第１制御信号に応答して前記第１マルチプレクサ手段の出力である第１マルチプレクサ結果信号を生成する第１マルチプレクサ手段と、
前記第１入力デジタルデータ信号及び該第１入力デジタルデータ信号の値の２倍を表すデジタルデータ信号を受信する第２マルチプレクサ手段であって、前記第１制御信号に応答して前記第２マルチプレクサ手段の出力である第２マルチプレクサ結果信号を生成する第２マルチプレクサ手段と、
前記第１マルチプレクサ結果信号及び前記第２入力信号を受信し、該第１マルチプレクサ結果信号と前記第２入力信号との和である該第１出力信号を生成する第１加算器手段と、
前記第２マルチプレクサ結果信号及び前記第２入力信号を受信し、前記第２入力データ信号が減算される該第２マルチプレクサ結果信号である中間出力信号を生成する第２加算器手段と、
前記第２出力信号を生成するために前記中間出力信号に前記係数値を乗じる手段と、
前記処理エレメントの第１及び第２出力デジタルデータ信号を後続の該処理エレメントの第１及び第２デジタルデータ入力信号と接続する手段とをさらに含む、請求項７のプロセッサ。
【請求項１２】
複数の入力デジタルデータ信号を受信し、前記入力デジタルデータ信号の離散周波数・時間変換を表す同数の出力デジタルデータ信号を発生させる逆離散変換プロセッサであって、
複数の同一のモジュール型処理エレメントであって、前記処理エレメントの各々が第１入力デジタルデータ信号（Ａ）、第２入力デジタルデータ信号（Ｂ）、第１制御信号（Ｓ）及び係数信号（Ｋ）を受信し、これらの信号に応答して次式
Ｓ＝一方の状態  Ｃ＝Ａ＋Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
Ｓ＝他方の状態  Ｃ＝２＊Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
に従って第１出力デジタルデータ信号（Ｃ）及び第２出力デジタルデータ信号（Ｄ）を発生させ、該処理エレメントの各々が２つの処理エレメントの列から成る複数の後続するグループにグループ化される複数の同一のモジュール型処理エレメントと、
前記グループ化された処理エレメントを相互接続する手段であって、第１グループの処理エレメントの第１及び第２出力が第２グループの処理エレメントの第１及び第２入力の１つに接続され、次いで第２グループの処理エレメントの第１及び第２出力が次グループの各処理エレメントの第１及び第２入力の１つと接続され、処理が終了した最後のグループの処理エレメントの第１及び第２出力が離散変換プロセッサの出力として出力される相互接続手段とから成る逆離散変換プロセッサ。
【請求項１３】
前記変換が逆離散サイン変換である、請求項12のプロセッサ。
【請求項１４】
各グループの該処理手段が同時に動作する、請求項12のプロセッサ。
【請求項１５】
前記プロセッサが逆離散コサイン変換プロセッサである、請求項12のプロセッサ。
【請求項１６】
前記処理エレメントの各々が
前記第１入力デジタルデータ信号及びゼロ値を表すデジタルデータ信号を受信し、前記第１制御信号に応答して前記第１マルチプレクサ手段の出力である第１マルチプレクサ結果信号を生成する第１マルチプレクサ手段と、
中間出力信号を生成するために前記第２入力信号に前記係数信号を乗じる手段と、
前記中間信号及び該記中間信号値の２倍を表すデジタルデータ信号を受信し、前記第１制御信号に応答して前記第２マルチプレクサ手段の出力である第２マルチプレクサ結果信号を生成する第２マルチプレクサ手段と、
前記第１マルチプレクサ結果信号及び前記第２マルチプレクサ結果信号を受信し、前記第１及び第２マルチプレクサ結果信号の和である前記第１出力デジタルデータ信号を発生させる第１加算器手段と、
前記中間信号及び前記第１入力デジタルデータ信号を受信し、該中間信号が減算された該第１入力デジタルデータ信号である前記第２出力デジタルデータ信号を生成する第２加算器手段とをさらに含む請求項12のプロセッサ。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は複数の入力データ信号の時間・周波数変換（時間−周波数変換）あるいは周波数・時間変換（周波数−時間変換）を行うことのできる装置および方法に関する。さらに特定すると本発明は複数の同一の処理エレメント、即ち、複数の実質的に同一の処理エレメント、即ち、処理要素を含むことのできるモジュール型離散変換プロセッサに関する。
【０００２】
【背景技術】
順方向離散コサイン変換（以下、FDCTと言う）のような入力データ信号の離散時間・周波数変換は本技術分野でよく知られている。同様に逆方向の離散コサイン変換（以下、IDCTと言う）のような離散周波数・時間変換も本技術分野でよく知られている。FDCTおよびIDCTは種々の国際的団体により設定された基準に従い多く用いられている。例えばFDCTおよびIDCTはH.261のCCITTにより定められている標準に従ってビデオ会議に使用される。またFDCTおよびIDCTは国際標準機構（ISO）により定められたJPEG標準を使って静止画像の通信に使用される。さらにまたFDCTおよびIDCTは同様にISOにより定められたMPEG標準を使って動画の通信に使用される。
【０００３】
FDCTおよびIDCTの計算も本技術分野でよく知られている。1987年10月に発行された「音響、スピーチおよび信号処理に関する会報」第ASSP−35号、第10巻（1455−61ページ）に記載されたシーS.ホウ著の「離散コサイン変換の高速反復アルゴリズム」と題する記事には、DCT（FDCTもしくはIDCTのいずれかを指す）の計算の反復的アルゴリズムが使用されることが提案されている。この場合、第1459ページに記載されているように図１および図２に示す一実施例では基本的な２点FDCT処理エレメントが開示されている。しかしながらこれは、同一の処理エレメント（要素）をFDCT変換のすべての計算に使用できない点で、汎用の処理エレメントではない。同一の処理エレメントではないので、そのプロセッサはモジュール形式で高次数の入力データ信号を処理するように拡張することができない。
【０００４】
【発明の開示】
〈本発明の概要〉
本発明において、本装置は複数のデジタルデータ信号を受信してその入力信号の離散時間・周波数変換若しくはその入力信号の離散周波数・時間変換のいずれかを表す、同数の出力デジタルデータ信号を発生させる。本装置は、２つの入力信号（ＡおよびＢ）、係数信号（Ｋ）、複数のステータス信号（ＦおよびＳ）を受信しかつ次式
Ｆ＝１、Ｓ＝０  Ｃ＝Ａ＋Ｂ  Ｄ＝Ｋ＊（Ａ−Ｂ）
Ｆ＝１、Ｓ＝１  Ｃ＝Ｂ  Ｄ＝Ｋ＊（２＊Ａ−Ｂ）
Ｆ＝０、Ｓ＝０  Ｃ＝Ａ＋Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
Ｆ＝０、Ｓ＝１  Ｃ＝２＊Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
に従って２つの出力信号ＣおよびＤを発生させる処理手段を含む。
【０００５】
また、本装置は複数の係数を記憶する第１記憶手段を含みかつ処理手段に係数信号（Ｋ）を与える。本装置はまた、処理手段に対する入力信号として２つの出力信号（ＣおよびＤ）を与えかつ時間・周波数変換若しくは周波数・時間変換を行うために係数信号（Ｋ）を与える第１記憶手段を制御する手段を有する。
【０００６】
本装置はまた、同数の出力デジタルデータ信号を発生するために入力デジタルデータ信号の時間・周波数変換若しくは周波数・時間変換を行う方法を含む。
【０００７】
【発明を実施するための最良の形態】
〈発明の詳細な説明〉
図１を参照すると、本発明の装置10がブロック線図で示されている。装置10は複数の入力デジタルデータ信号Ｉを受信し、その入力信号の離散時間−周波数変換（以下、「FDCTオペレーション」と言う）またはその入力信号の離散周波数−時間変換（以下、「IDCT」と言う）のいずれかを表す出力デジタル信号Ｏを同数発生する。装置10は、２つの入力信号（ＡおよびＢ）、係数信号（Ｋ）、複数の状態信号（ＦおよびＳ）を受信しこれら信号に応答して２つの信号（ＣおよびＤ）発生する処理手段12を含む。この処理手段12は次式に従って出力信号（ＣおよびＤ）を発生する。
【０００８】
Ｆ＝１、Ｓ＝０  Ｃ＝Ａ＋Ｂ  Ｄ＝Ｋ＊（Ａ−Ｂ）
Ｆ＝１、Ｓ＝１  Ｃ＝Ｂ  Ｄ＝Ｋ＊（２＊Ａ−Ｂ）
Ｆ＝０、Ｓ＝０  Ｃ＝Ａ＋Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
Ｆ＝０、Ｓ＝１  Ｃ＝２＊Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
メモリアレイのような第１記憶手段64が複数の係数を記憶し、係数信号（Ｋ）を処理手段12に与える。メモリアレイのような第２記憶手段60が処理手段12からの２つの出力信号（ＣおよびＤ）を記憶する。シーケンサ62が第２記憶手段60に接続されており、上記信号を処理手段12への入力信号として与え、第１記憶手段64が処理手段12に係数信号（Ｄ）を与えるように第１記憶手段64を制御してFDCTオペレーション又はIDCTオペレーションを実行する。
【０００９】
本明細書においては以下の用語を使用する。
１）  Ｍ＝本発明の装置10が当該変換を行うことができる、入力信号点の数、即ち、信号の全数。
２）  Ｍ＝2N、すなわちＭは２の冪である。
３）  Ｎは任意の整数である。
【００１０】
従ってＮが２に等しい場合Ｍは４に等しい。Ｎが３に等しい場合Ｍは８に等しい。Ｍ・点（Ｍ−点）計算に必要とされる、第１記憶手段64に記憶される係数の数Ｃ（Ｍ）は以下のとおりである。
0003560607.tif 000002
ここで係数のＣ（Ｍ）・数は1.0とは異なる。
Ｍ＝2Nは入力信号の全数を表す。
Ｎは整数である。
【００１１】
さらに以下に示すように、Ｍ・点オペレーションを計算するに必要な処理手段12の呼び出しの最大数は次のとおりである。
Ｇ（Ｍ）＝２＋（Ｎ−１）＊2N
【００１２】
図２をみるとブロック線図で装置10に使用される処理手段12の詳細が示されている。この処理エレメント12は各々がそれぞれｎおよびn'ビットを有する入力信号ABを受信する。処理エレメント12はｍビットを有する係数信号（Ｋ）および各々が同一ビットを有する複数の状態信号ＦおよびＳを受信する。処理エレメント12は各々がそれぞれｐおよびp'ビットを有する出力信号ＣおよびＤを発生する。通常、入力信号ＡおよびＢは同一ビット数を有するので、ｎはn'に等しい。加えて、出力信号ＣおよびＤもまた同一ビット数を有するので、ｐはp'に等しい。
【００１３】
前述したように、装置10はFDCTオペレーション又はIDCTオペレーションのいずれかを行うようにされている。図３を参照すると、ブロック線図で処理エレメント12の一実施例が示されている。図３に示す実施例において、処理エレメント12はFDCT処理エレメント112およびIDCT処理エレメント212を含む。もちろん、処理エレメント12の機能はFDCT処理エレメント112およびIDCT処理エレメント212を使用することなく達成できる。FDCT処理エレメント112は特に、２入力デジタルデータ信号（ＡおよびＢ）、係数信号（Ｋ）、単一状態信号（Ｓ）を受信して２出力信号（ＣおよびＤ）を次式に基づいて発生するようにされている。
Ｓ＝一つの状態  Ｃ＝Ａ＋Ｂ  Ｄ＝Ｋ＊（Ａ−Ｂ）
Ｓ＝別の状態  Ｃ＝Ｂ  Ｄ＝Ｋ＊（２＊Ａ−Ｂ）
【００１４】
IDCT処理エレメント212は２つの入力信号（ＡおよびＢ）、係数信号（Ｋ）、単一状態信号（Ｓ）を受信し、２つの出力信号（ＣおよびＤ）を次式に基づいて発生する。
Ｓ＝一つの状態  Ｃ＝Ａ＋Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
Ｓ＝別の状態  Ｃ＝２＊Ｋ＊Ｂ  Ｄ＝Ａ−Ｋ＊Ｂ
【００１５】
この入力デジタルデータ信号Ａは第１入力マルチプレクサ14aに与えられる。第１入力マルチプレクサ14aの出力はFDCT処理エレメント112又はIDCT処理エレメント212のいずれかに与えられる。状態信号Ｆは第１入力マルチプレクサ14aに与えられて入力デジタルデータ信号Ａの接続をそのいずれかの出力に切り替えるために使用される。
【００１６】
入力デジタルデータ信号Ｂは第２入力マルチプレクサ14bに与えられる。第２入力マルチプレクサ14bの出力はFDCT処理エレメント112又はIDCT処理エレメント212のいずれかに与えられる。状態信号Ｆは第２入力マルチプレクサ14bに与えられて入力デジタルデータ信号Ｂの接続をそのいずれかの出力に切り替えるために使用される。FDCT処理エレメント112からの出力信号Ｃは第１マルチプレクサ18aに与えられ、この第１マルチプレクサ18aにはIDCT処理エレメント212からのＣ出力信号も与えられる。FDCT処理エレメント112からのＤ出力信号は第２マルチプレクサ18bに与えられ、この第２マルチプレクサ18bにはIDCT処理エレメント212からのＤ出力信号も与えられる。マルチプレクサ18a、18bの各々は状態信号Ｆにより制御される。その際、第１マルチプレクサ18aおよび第２マルチプレクサ18bの出力はそれぞれ処理エレメント12の出力信号ＣおよびＤとして与えられる。
【００１７】
FDCT処理エレメント112は図４に詳細に示すように、第１マルチプレクサ126を含む。この第１マルチプレクサ126はその１入力として第１入力データ信号120を受信する。第１マルチプレクサ126はまた第１マルチプレクサ126への第２入力としてゼロ値を表す第２信号128を受信する。第１マルチプレクサ126はまた第１制御信号Ｓ、124を受信する。制御信号124の状態が、第１マルチプレクサ126へのいずれの入力が第１マルチプレクサ結果信号130として発生されるかを決定する。この信号130は第１マルチプレクサ126の出力である。第１マルチプレクサ結果信号130は第１加算器132にその１入力として与えられる。第２入力データは信号122は第１加算器132に第２入力として与えられる。第１加算器132の出力は第１出力信号134である。
【００１８】
FDCT処理エレメント112はまた第２マルチプレクサ136を含む。この第２マルチプレクサ136はその１入力として第１入力データ信号120を受信する。第２マルチプレクサ136の第２入力は第１入力データ信号120値の２倍を表す信号138である。第１入力データ信号120の値の２倍である信号138は２進システムにおいては第１入力データ信号120を単に左へ１桁シフトして一番右の桁をゼロで置換したものである。従って、もしも第１入力データ信号120が「0001」なるビットパターンを有するなら、信号138はビットパターン「00010」となる。第２マルチプレクサ136はまた第１制御信号124をも受信する。第１制御信号124は、第１入力データ信号120又は信号138のいずれかが第２マルチプレクサ結果信号140として発生されるように第２マルチプレクサ136を制御する。第２マルチプレクサ結果信号140は第２加算器142に与えられる。第２入力信号122は第２加算器142への負入力として与えられる。第２加算器142の出力は、第２入力信号122を減算した第２マルチプレクサ結果信号140を表し、中間出力信号144となる。中間出力信号144はマルチプレクサ146に与えられる。係数信号148もまたマルチプレクサ146に与えられる。マルチプレクサ146は中間出力信号144に係数信号148を乗じて第２出力データ信号150を生ずる。
【００１９】
FDCT処理エレメント112の動作において、第１制御信号124が２つの状態の１つをとりえる。第１状態においては第１入力データ信号120が第１マルチプレクサ126の出力として与えられ、第１マルチプレクサ結果信号130として発生される。第１入力データ信号120はまた第２マルチプレクサ136の出力としても与えられ、第２マルチプレクサ結果信号140として発生される。
【００２０】
オペレーションの第２状態においては第１制御信号124は、ゼロ値を表す信号128が第１マルチプレクサ126の出力たる第１マルチプレクサ結果信号130として与えられる。さらに第１制御信号124の第２状態においては第１入力データ信号120の値の２倍を表す信号138が第２マルチプレクサ136の出力として与えられ、第２マルチプレクサ結果信号140として発生される。
【００２１】
図５を参照すると、IDCT処理エレメント212の詳細なブロック線図が示されている。IDCT処理エレメント212は第１マルチプレクサ226を含む。第１マルチプレクサ226はその１入力として第１入力データ信号220を受信する。第１マルチプレクサ226はまたゼロ値を表す第２信号228をもその第２入力として受信する。第１マルチプレクサ226また第１制御信号、S224を受信する。第１制御信号224の状態が、第１マルチプレクサ226への入力のいずれが第１マルチプレクサ結果信号230として発生されるかを決定する。この第１マルチプレクサ結果信号230は第１マルチプレクサ226の出力である。
【００２２】
第２入力データ信号222はマルチプレクサ246に与えられる。係数信号248もマルチプレクサ246に与えられる。マルチプレクサ246は第２入力データ信号222に係数信号248を乗じて中間信号244を発生する。
【００２３】
IDCT処理エレメント212はまた第２マルチプレクサ236を含む。第２マルチプレクサ236はその１入力として中間信号244を受信する。第２マルチプレクサ236への第２入力は中間信号244の値の２倍を表す信号238である。中間信号244の値の２倍である信号238は単に中間信号244を左へ１ビットだけシフトし、一番右の桁をゼロで置換したものである。従ってもしも中間信号244が「0001」なるビットパターンを有するなら、信号238はビットパターン「00010」となる。マルチプレクサ236はまた第１制御信号224を受信する。第１制御信号224は、中間信号244又は238のいずれかが第２マルチプレクサ結果信号240として発生されるように第２マルチプレクサ236を制御する。
【００２４】
第１マルチプレクサ結果信号230は第１加算器232にその１入力として与えられる。第２マルチプレクサ結果信号240は第１加算器232への第２入力として与えられる。第１加算器232の出力が第１出力信号234である。
【００２５】
第１入力データ信号220はまた第２加算器242へも与えられる。中間信号244は第２加算器242への負入力として与えられる。第２加算器242の出力は中間信号244を減算した第１入力データ信号220を表し、第２出力データ信号250である。
【００２６】
IDCT処理エレメント212のオペレーションにおいて、第１制御信号224は２つの状態の一つを取り得る。第１状態では第１入力データ信号220が第１マルチプレクサ226の出力として与えられ、第１マルチプレクサ結果信号230として発生される。中間信号244もまた第２マルチプレクサ236の出力として与えられ、第２マルチプレクサ結果信号240として発生される。
【００２７】
オペレーションの第２状態では、ゼロ値を表す信号228が第１マルチプレクサ226の出力として第１マルチプレクサ結果信号230として与えられる。さらに、第１制御信号224の第２状態においては中間信号244の値の２倍を表す信号238が第２マルチプレクサ236の出力として与えられ、第２マルチプレクサ結果信号240として発生される。
【００２８】
図6aを参照すると、複数のFDCT処理エレメント112を使用してFDCTオペレーションを行うための本発明の離散変換プロセッサ110aの信号流れ図が示されている。本発明の離散変換プロセッサ110aはX0、X1、X2、およびX3と記された４つの入力データ信号を受信してZ0、Z1、Z2、およびZ3と記された同数の離散出力データ信号を発生する。各入力データ信号X0、X1、X2、およびX3は複数の信号線をなすように与えられ、当該信号の２進表示を形成する。同様に各出力データ信号Z0、Z1、Z2、およびZ3は複数の信号線に与えられる。順方向離散変換プロセッサ110aは入力データ信号の離散時間−周波数変換を行う。さらに具体的に言うと、順方向離散変換プロセッサ110aは入力データ信号の順方向離散コサイン変換を行う。
【００２９】
順方向離散変換プロセッサ110aは複数（６個）の同一処理エレメント112a・・・112fを含む。112（ａ・・・ｆ）は各々その詳細を図４に図示し詳細に議論した型のものである。FDCT処理エレメント112は各々第１入力信号120、第２入力信号122、第１制御信号124、係数信号148を受信し、第１出力信号134および第２出力信号150を発生する。第１入力信号120および第２入力信号122、並びに第１出力信号134および第２出力信号150は各々、FDCT処理エレメント112へ至る、又はFDCT処理エレメント112から到来する、複数線上与えられる複数の信号を含む。
【００３０】
離散変換プロセッサ110aはさらにFDCT処理エレメント112のうちのあるものを他のFDCT処理エレメント112へ相互接続するための電気線を含む。その場合これら処理エレメントのあるものの出力データ信号134および150をこれらの処理エレメントのうちの他のあるものへの入力データ信号120、122として与える。本例において文字による表示、例えば数字の後の「ａ」、は特定の処理エレメント内の番号を指す。従って第１入力データ信号120aは処理エレメント112aの第１入力データ信号120を指す。
【００３１】
図6aに示すように入力データ信号X0およびX3はそれぞれ第１および第２入力データ信号120a、122aとして与えられる。入力データ信号X2およびX1はそれぞれ第１および第２入力データ信号120bおよび122bとして与えられる。
【００３２】
第１出力信号134aは第１入力120cに接続され、ここに第１出力データ信号134aは第１入力データ信号120cとして与えられる。第２出力150aは第１入力120dに接続され、ここに第１出力データ信号150aは第１入力データ信号120dとして与えられる。第１出力データ信号134bは第２入力122cに接続され、第１データ信号134bが第２入力データ信号122cとして与えられる。第２出力150bは第２入力122dに接続され、第２出力データ信号150bが第２入力データ信号122dとして与えられる。
【００３３】
第１出力134cは第１および第２入力120e、122eの双方に接続され、第１出力データ信号134cが第１および第２入力データ信号120e、122eとして与えられる。第２出力データ信号150cは離散変換プロセッサ110aの出力信号Z2である。第１出力134dは第２入力122fに接続され、、第１出力データ信号134dが第２入力データ信号122fとして与えられる。第２出力150dは第１入力120fに接続され、第２出力データ信号150dが第１入力データ信号120fとして与えられる。
【００３４】
処理エレメント112eからの第２データ出力信号150eが離散変換プロセッサ110aの出力Z0である。処理エレメント112fからの第１出力データ信号134fが離散変換プロセッサ110aの出力信号Z1である。処理エレメント112fの第２出力データ信号150fが離散変換プロセッサ110aの出力信号Z3である。
【００３５】
再び図6aを参照すると、第１制御信号124は処理エレメント112a、112b、112c、112dに対し第１状態にあることが了解できる。処理エレメント112eおよび112fについては第１制御信号124は第２状態にある。離散変換プロセッサ110aのFDCT処理エレメント112に与えられる係数信号148は次の値を有する。処理エレメント112aに対して係数信号148はcos（π/8）、処理エレメント112bに対しては係数信号148bは−sine（π/8）、処理エレメント112c、112dに対しては係数信号148c、148dは等しく、値cos（π/4）を有する。処理エレメント112eに対しては148eは値1/21/2（これは約0.707である）を有する。処理エレメント112fに対しては係数信号148fは値1.0を有する。
【００３６】
前述の議論から了解できるようにプロセッサ110aは複数の同一の処理エレメント112を含む。４点FDCT装置110aの場合、６個の処理エレメント112が使用される。この方法は適当な数の処理エレメントおよび組み合わせを使用することにより、2N個の信号を処理するように拡張できる。本発明の離散変換プロセッサ110aの別の利点は、FDCT処理エレメント112が複数の群に分類することができることである。図6aにおいて処理エレメント112a、112bは第１グループを形成する。処理エレメント112c、112dは第２グループを形成する。処理エレメント112e、112fは第３グループを形成する。複数の処理エレメント112（ａ・・・ｆ）を複数のグループにグループ化することにより、各グループはこれらのグループ内の処理エレメント112により受信された信号を、当該グループ内の他のプロセッサ112とは独立に、処理することができる。
【００３７】
このようにして例えば処理エレメント112aが入力信号X0およびX3を受信し、処理エレメント112bが処理エレメントX2およびX1を受信するので、処理エレメント112a、112bが同時にそれらの処理機能を果たすことができる。処理エレメント112a、112bにより発生される信号、すなわち、第１出力データ信号134a、第２出力データ信号150a、第１出力データ信号134b、第２出力データ信号150b、は処理エレメント112c、112dに与えられてこれらの処理エレメント112c、112dにより同時に処理できる。最後に、第１出力データ信号134c、第２出力データ信号150c、第１出力データ信号134d、第２出力データ信号150dは処理エレメント112e、112fに与えれられて処理エレメント112e、112fがこれらの信号を同時に処理できる。
【００３８】
それゆえ、処理エレメント112aを３つのグループにグループ化することにより、プロセッサ110の出力はその入力の与えられた３クロックサイクル後に出現する。従って待ち時間（latency）は３である。しかしながらスループットは１クロックサイクル当たり1FDCTである。従って各クロックサイクル毎にプロセッサ110に４入力の新しい一対を与えることができる。
【００３９】
図6bを参照すると、FDCTオペレーションを行うための装置112abの別の実施例が示されている。図6aに示す本装置の実施例とは対象的に、図6bに示す本装置実施例はただ３つの同一処理エレメント112を含む。処理エレメント112bはまた複数のシーケンサ手段160a、160b、160cおよび160dを含む。これらシーケンサ手段160は各々に記憶手段を有する。
【００４０】
第１シーケンサ160aは信号X0、X3、X2およびX1を受信し、これらの信号を中に記憶する。信号X0およびX3は初め第１処理エレメント112b1に与えられる。第１処理エレメント112b1は図6aに示す処理エレメント112aと同様に機能し、出力結果134a及び150aを発生する。これらは第２シーケンサ160bに与えられてそこに記憶される。第１シーケンサ160aに記憶された入力信号X2、X1は次いで第１処理エレメント112b  １に与えられる。処理エレメント112b  １はこのとき図6aに示す処理エレメント112bと同様に機能する。信号134bおよび150bを処理した結果は次いで第２シーケンサ160bに与えられ、その中に記憶される。
【００４１】
第２シーケンサ160bは信号134a、134bを第２処理エレメント112b2に与える。この第２処理エレメント112b2は図6aの処理エレメント112cと同様に機能する。出力信号134c、150cは第３シーケンサ160cに与えられ、その中に記憶される。第２シーケンサ160b内に記憶されている信号150a、150bは次いで第２処理エレメント112b2に与えられる。第２処理エレメント112b2は図6aの処理エレメント112dと同様に機能する。この出力は次いで第３シーケンサ160cに与えられ、その中に記憶される。第３シーケンサ160cから信号134cが第３処理エレメント112b3に与えられる。その出力は第４シーケンサ160dに与えられる。信号150cもまた第４シーケンサ160dに与えられる。第３シーケンサ160cからの信号134dおよび150dは次いで第３処理エレメント112b3に与えられる。その出力信号は第４シーケンサ160dに与えられる。第４シーケンサ160dの出力が出力信号Z0、Z2、Z1、Z3である。
【００４２】
前述の理論から了解されるように、このようにしてただ３個の同一処理エレメント112が使用される。そのスループットは２クロックサイクル毎の４点FDCTオペレーション結果である。
【００４３】
同様にして図6cは特に単一の処理エレメント112を使用して４点FDCTオペレーションを行うようにされた本発明の装置110cの１実施例である。図１に示す装置10と同様、FDCTオペレーションを行うように特に設計された本装置110cは、単一の処理エレメント112、複数の係数値を記憶するための第１記憶ブロック164、およびシーケンサ／メモリ記憶ブロック160e、160fを含む。処理エレメント112cのオペレーションは、そのオペレーションの結果が第２シーケンサ160f内に記憶される点で、装置110bについて図解し説明したことと類似する。その後、第２シーケンサ160f内に記憶された信号は、図6bに示した装置110bについて説明したように処理エレメント112cへの入力として使用される。そのスループットは６クロックサイクル当たり４点FDCTオペレーションである。その待ち時間もまた６サイクルである。
【００４４】
上述したように,N点オペレーションを計算するに必要とされる処理エレメントの最大呼び出し数（maximum number of invocations）は、方程式
Ｇ（Ｍ）＝２＋（Ｎ−１）＊2N
により規定される。
【００４５】
了解されるように、Ｍ＝４、Ｎ＝２であるときはＧ（４）は６に等しい。従って単一の処理エレメント112cを使用する装置110cを用いて、処理エレメント112cは４点オペレーションを計算するために６回の呼び出しを必要とする。
【００４６】
図７を参照すると、離散コサイン変換プロセッサ170の別の実施例が示されている。プロセッサ170は８個の入力データ信号X0・・・X7を受信して同数の出力データ信号Z0・・・Z7を発生する。プロセッサ170は、各々が図４に示し説明したエレメントと同一のエレメント112（ａ・・・ｒ）をを複数個含む。
【００４７】
処理エレメント112のうちのあるものの出力データ信号を他の処理エレメント112のあるものへの入力データ信号として相互接続する方法が図７に示してある。
【００４８】
図6aに図示し説明したプロセッサ110aと同様に、プロセッサ170は処理エレメント112を７個のグループにグループ化する。その第１グループは処理エレメント112（ａ・・・ｄ）を含む。第２グループは処理エレメント112（ｅ・・・ｈ）を含む。第３グループは処理エレメント112（ｉ・・・ｌ）を含む。
【００４９】
第４グループは処理エレメント112m、112n、および112pを含む。第五グループは処理エレメント112oを含む。第６グループは処理エレメント112qを含む。第七グループは処理エレメント112rを含む。
【００５０】
再び、図6aに示す実施例と同様、図７に示す各グループの各処理エレメントは入力を与えられるとで実質上同時に動作することができる。従ってプロセッサ170は７サイクルの待ち時間で出力を発生することができ、そのスループットは１クロックサイクル毎に1FDCTである。
【００５１】
図6aに示す装置110aに関する議論と同様、18個の同一の処理エレメント112を使用するプロセッサ170は、適当なメモリおよびシーケンサ手段を使って18回の呼び出しをすれば単一の処理エレメント112に減数することができる。
【００５２】
図8aを参照すると、処理エレメント212を使用してIDCTオペレーションを行う本発明の逆方向離散変換プロセッサ210aの信号流れ図が示されている。本発明の逆方向離散変換プロセッサ210aはZ0、Z1、Z2、およびZ3と記された４個の入力データ信号を受信し、X0、X1、X2、およびX3と記した同数の逆方向離散出力データ信号を発生する。各入力データ信号Z0、Z1、Z2、およびZ3は複数の信号線に、各線１信号の割で与えられる。複数信号線上のこれら信号は２進数を表す。同様に各出力データ信号X0、X1、X2、およびX3は複数信号線に与えられる。逆方向離散変換プロセッサ210aはこれら入力データ信号の逆方向離散周波数−時間変換を行う。さらに具体的に言うと、逆方向離散変換プロセッサ210aは入力データ信号の逆方向離散コサイン変換を行う。
【００５３】
逆方向離散変換プロセッサ210aは複数の同一処理エレメント212a・・・212fを含む。各処理エレメント212（ａ・・・ｆ）は図５に詳細に示す。図５に示すように、各処理エレメント212は第１入力信号220、第２入力信号222、第１制御信号224、係数信号248を受信し、第１出力信号234および第２出力信号250を発生する。各第１および第２入力データ信号220および222、係数信号248、並びに第１および第２データ出力信号234、250は、処理エレメント212への、又は処理エレメント212からの複数線上に与えられる複数の信号を含む。
【００５４】
逆方向離散変換プロセッサ210aはさらに、処理エレメントのうちのあるものの出力データ信号234、250を入力データ信号220および222として他の処理エレメントのうちのあるものに与えられるように、処理エレメント212のあるものを他の処理エレメント212のあるものに相互接続する電線を含む。本例で数字の後の文字「ａ」等は特定の処理エレメントの番号を指す。従って、第１入力データ信号220aは処理エレメント212aの第１入力データ信号220を指す。
【００５５】
図8aに示すように、入力データ信号Z0はそれぞれ第１および第２入力データ信号220a、222aとして与えられる。入力データ信号Z1、Z3はそれぞれ第１および第２入力データ信号220b、222bとして与えられる。入力データ信号Z2は第２入力データ信号222cとして与えられる。
【００５６】
第１出力234aは第１入力220cに接続され、第１出力信号234aが第１入力データ信号220cとして与えられる。第１出力234bは第２入力データ信号222dに接続され、第１出力データ信号234bが第２入力データ信号222cとして与えられる。第２出力250bは第２入力222dに接続され、第２出力データ信号250bが第２入力データ信号222dとして与えられる。
【００５７】
第１出力234cは第１入力220eに接続され、第１出力データ信号234cが第１入力データ信号220eとして与えられる。第２出力250cは第１入力220fに接続され、第２出力データ信号250cが第１入力データ信号220fとして与えられる。第１出力234dは第２入力222eに接続され、第１出力データ信号234dが第２入力データ信号222eとして与えられる。第２出力250dは第２入力222fに接続されて第２出力データ信号250dが第２入力データ信号222fとして与えられる。
【００５８】
処理エレメント212eからの第１データ出力信号234eは逆方向離散変換プロセッサ210aの出力X0である。処理エレメント212eからの第２データ出力信号250eは逆方向離散変換プロセッサ210aの出力X2である。処理エレメント212fからの第１出力データ信号234fは逆方向離散変換プロセッサ210aの出力信号X3である。処理エレメント212fの第２出力データ信号250fは逆方向離散変換プロセッサ210aの出力信号X1である。
【００５９】
再び図8aを参照すると、第１制御信号224は処理エレメント212c、212d、212e、212fに対して第１状態にあることが観られる。処理エレメント212a、212bについては第１制御信号224は第２状態にある。図４に示す逆方向離散変換プロセッサ210aの処理エレメント212に与えられた係数信号248は次の値を有する。処理エレメント212aに対しては係数信号249は値1/21/2（これは約0.707である）、処理エレメント212bについては係数信号248bは値1.00、処理エレメント212c、212dについては係数248c、248dは等しく、値cos（π/4）を有する。処理エレメント212eについては係数信号248eは値cos（π/8）を有する。処理エレメント212fについては係数信号248fは値−sin（π/8）を有する。
【００６０】
前述の議論から了解できるように、逆方向離散変換プロセッサ210aは複数の同一処理エレメント212を含む。４点IDCT装置210aの場合、使用される処理エレメント212は６個ある。このように2N個入力信号を処理するためのプロセッサ210aの設計は容易に達成できる。本発明によるこの逆方向離散変換プロセッサ210aの別の利点は、処理エレメント212が複数のグループにグループ化できることである。図8aにおいて処理エレメント212a、212bは第１グループを形成する。処理エレメント212c、232dが第２グループを形成する。処理エレメント212e、212fが第３グループを形成する。複数の処理エレメント212（ａ・・・ｆ）を複数のグループにグループ化することにより、各グループはこれらのグループ内で処理エレメントにより受信した信号を当該グループ内の他の処理エレメント212と独立に処理することができる。
【００６１】
従って例えば、処理エレメント212aが入力信号Z0を受信し、処理エレメント212bが入力信号Z1、Z3を受信するので、処理エレメント212a、212bは同時にそれらの処理を行うことができる。処理エレメント212a、212bにより発生された信号、すなわち第１出力データ信号234a、第１出力データ信号234bおよび第２出力データ信号250b、は処理エレメント212c、212dに（入力信号Z2と共に）与えて処理エレメント212c、212dにより処理することができる。最後に言うと、第１出力データ信号234c、第２出力データ信号250c、第１出力データ信号234d、および第２出力データ信号250dは処理エレメント212e、212fに与えられるが処理エレメント212e、212fはこれらの信号を同時に処理できる。
【００６２】
それゆえ、逆方向離散変換プロセッサ210aを３グループにグループ化することにより、逆方向離散変換プロセッサ210aは３クロックサイクル分の待ち時間および各クロックサイクル当たり1IDCTのスループットをもって入力信号Z0、Z1、Z2、Z3の逆方向離散コサイン変換関数を出力することができる。
【００６３】
図8bを参照すると、IDCTオペレーションを行う装置210bの別の実施例が示されている。図8aに示す実施例とは対象的に、本装置210bの実施例はただ３つの同一処理エレメント212のみを含む。本装置210bはまた複数のシーケンサ手段260a、260b、260c、および260dを含む。各シーケンサ手段260は各々に記憶手段を有する。
【００６４】
第１シーケンサ260aは信号Z0、Z2、Z1およびZ3を受信し、これらの信号を各々記憶する。信号Z0は最初に第１処理エレメント212b1に与えられる。第１処理エレメント212b1は図8aに示した処理エレメント212aと同様に機能し、出力結果234aを発生する。これは第２シーケンサ260bに与えられ、そこに記憶される。入力Z2は直接に第２シーケンサ260bに与えられてそこに記憶される。第１シーケンサ260aに記憶された入力信号Z1、Z3は次いで第１処理エレメント212b1に与えられる。第１処理エレメント212b1はこのとき図8aに示した処理エレメント212bと同様に機能する。この処理結果234b、250bは次いで第２シーケンサ260bに与えられ、そこに記憶される。
【００６５】
第２シーケンサ260bは信号234a、Z2を第２処理エレメント212b2に与え、第２処理エレメント212b2が図8aの処理エレメント212cのように機能する。出力信号234c、250cは第３シーケンサ260cに与えられてそこに記憶される。第２シーケンサ260bに記憶された信号234b、250bは次いで第２処理エレメント212b2に与えられ、第２処理エレメント212b2が図8aの処理エレメント212dのように機能する。その出力は次いで第３シーケンサ260cに与えられてそこに記憶される。260cからの信号234c、234dは第３処理エレメント212b3に与えられる。その出力は第４シーケンサ260dに与えられる。第３シーケンサ260cからの信号250cおよび250dは次いで第３処理エレメント212b3に与えられる。その出力は第４シーケンサ260dに与えられる。第４シーケンサ260dの出力が出力信号X0、X2、X3、X1である。
【００６６】
前述の説明からわかるように、このようにしてただ３つの同一処理エレメント212が使用される。そのスループットは２クロックサイクル毎の４点IDCTオペレーション結果である。
【００６７】
同様にして本発明を特に単一処理エレメント212を使用して４点IDCTオペレーションを行うようにしたときの実施例装置210cを図8cに示す。図１に示す装置10と同様、特にIDCTオペレーションを行うように適合させた装置210cは単一処理エレメント212c、複数の係数値を記憶するための第１記憶部264、およびシーケンサ・メモリ記憶部260e、260fを含む。装置210cのオペレーションは、処理エレメント212cのオペレーションの結果が第２シーケンサ260fに記憶される点で、装置210bについて図示し説明したものと同様である。第２シーケンサ260f内に記憶されたこれらの信号は、図8bに示す装置210bに関して説明した処理エレメント212cへの入力として使用される。そのスループットは６クロックサイクル毎の４点IDCTオペレーション結果である。
【００６８】
図９を参照すると、逆方向離散コサイン変換プロセッサ270の別の実施例が示されている。このプロセッサ270は８個の入力データ信号Z0・・・Z7を受信して同数の出力データ信号X0・・・X7を発生する。プロセッサ270は各々が図５に示し説明したものと同一エレメント212（ａ・・・ｒ）を複数個含む。処理エレメント212のうちのあるものの出力データ信号を処理エレメント212の他のあるものへ接続する相互接続を図９に示す。
【００６９】
図8aに図示し説明したプロセッサ210aと同様に、プロセッサ270は処理エレメント212を７グループにグループ化する。その第１グループは処理エレメント212dを含む。第２グループは処理エレメント212cを含む。第３グループは処理エレメント212eを含む。第４グループは処理エレメント212a、212b、212fを含む。第五グループは処理エレメント212（ｇ・・・ｊ）を含む。第６グループは処理エレメント212（ｋ・・・ｎ）を含む。第七グループは処理エレメント212（ｏ・・・ｒ）を含む。
【００７０】
再び図8aに示した実施例と同様、図９に示す各グループの各処理エレメントはそれらに入力が与えられたときに実質上同時に動作することができる。従って、プロセッサ270は入力データ信号Z0・・・Z7に基づきIDCT出力信号X0・・・X7を発生する機能を行うことができる。その場合の待ち時間は７クロックサイクルであるが、スループットは各クロックサイクルにつき1IDCTである。
【００７１】
図8aに示す装置210に関する議論と同様、18個の同一処理エレメント212を使用する装置270は、適当なメモリおよびシーケンサ手段を用いて18回の呼び出しを行えば単一処理エレメント212に減数することができる。
【００７２】
装置10、110（ａ−ｃ）、170、210（ａ−ｃ）、270は図に示したようにハードウェア構成とすることもでき、またソフトウェアプログラムとすることもできる。FDCT又はIDCTオペレーションを達成するためのソフトウェアプログラムのリストは証拠Ａとして添付されている。最後に述べると、図１に示す実施例は離散コサイン変換を行うプロセッサ10を示すが、処理エレメント12は、離散コサイン変換あるいは高速フーリエ変換等の任意形式の時間−周波数変換又は周波数−時間変換に使用できる。
【００７３】
本発明の方法および装置には多数の利点がある。上記の説明からわかるように、モジュール化できる本装置の性質は、使用されるモジュールプロセッサの数に応じて、FDCTオペレーションあるいはIDCTオペレーションを行うに適した装置を構築するのに大きな柔軟性を与える。どのように構築するかは使用するプロセッサの数と処理速度および待ち時間をどこで調和させるかで決定される。
【図面の簡単な説明】
【図１】図１は本発明の装置の一実施例のブロック線図である。
【図２】図２は図１に示す処理エレメントのブロック線図である。
【図３】図３は図２に示す処理エレメントの一実施例の詳細なブロック線図である。
【図４】図４は図３に示すモジュール型２点順方向離散コサイン変換処理エレメントの詳細な回路図である。
【図５】図５は図３に示すモジュール型２点逆方向離散コサイン変換処理エレメントの詳細な回路図である。
【図６ａ】図6aは図４に示す形式の各処理エレメントを６個使用して４入力データ信号の順方向離散コサイン変換を生ずる装置の信号流れ図である。
【図６ｂ】図6bは図４に示す形式の各処理エレメントを３個使用して４入力データ信号の順方向離散コサイン変換を発生する装置の信号流れ図である。
【図６ｃ】図6cは図４に示す形式の各処理エレメントを１個使用して４入力データ信号の順方向離散コサイン変換を発生する装置の信号流れ図である。
【図７】図７は図４に示す形式の各処理エレメントを多数個使用して４入力データ信号の順方向コサイン変換を発生する装置の信号流れ図である。
【図８ａ】図8aは図５に示す形式の各処理エレメントを６個使用して４入力データ信号の逆方向離散コサイン変換を発生する装置の信号流れ図である。
【図８ｂ】図8bは図５に示す形式の各処理エレメントを３個使用して４入力データ信号の逆方向離散コサイン変換を発生する装置の信号流れ図である。
【図８ｃ】図8cは図５に示す形式の各処理エレメントを１個使用して４入力データ信号の逆方向離散コサイン変換を発生する装置の信号流れ図である。
【図９】図９は図５に示す形式の各処理エレメントを多数個使用して８入力データ信号の逆方向離散コサイン変換を発生する装置の信号流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図６ｂ】
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【図５】
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【図６ｃ】
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【図６ａ】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図９】
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