(57)【特許請求の範囲】
【請求項１】
バイポーラトランジスタを有する半導体集積回路装置の製造方法であって、
（ａ）面方位が（１００）面であるシリコン基板を用意する工程と、
（ｂ）前記シリコン基板の主面上に形成されたベース層の表面をウェット洗浄する工程と、
（ｃ）前記シリコン基板に第１熱処理を行う工程と、
（ｄ）前記ベース層の上に、第１導電型不純物を含んだアモルファスシリコン膜をＣＶＤ法により形成する工程と、
（ｅ）前記シリコン基板に第２熱処理を行い、前記アモルファスシリコン膜を結晶化させることにより、前記ベース層の上に、グレインの方位を（１１１）に配向させた多結晶シリコン膜を形成する工程とを含み、
前記第１熱処理は、前記ベース層の上の水素ターミネーションまたはＯＨ基ターミネーションを除去するものであることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、バイポーラトランジスタを有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタを高速化するには、高速化と耐圧との両立を図るためにベース領域中の不純物分布を浅く、かつピーク不純物濃度を高くする必要がある。しかし、このとき問題になるのは、ベース領域の不純物濃度をエミッタ領域の不純物濃度と同程度近くまで高くすると、エミッタ−ベース間のリーク電流と寄生容量とが増加することである。この問題は、エミッタ−ベース間に低不純物濃度のバッファ層を設け、このバッファ層をすべて空乏化することにより解決し得るが、この方法では副作用として電流増幅率（ｈＦＥ）  が低下するという不具合が生じる。
【０００３】
バッファ層の導入による電流増幅率の低下の問題を解決する方法として、エミッタ−ベース接合にヘテロ接合を導入することが検討されている。例えば、「Ｅ．Ｋａｓｐｅｒ，  ”Ｓｉｌｉｃｏｎ  Ｂａｓｅｄ  ＨＢＴ：Ｃｏｍｐａｒｉｓｏｎ  ｏｆ  Ｃｏｎｃｅｐｔｓ”  Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆｔｈｅ  １９９４  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，ｐｐ．８６８−８７０」は、ベース領域のバンドギャップ幅を狭くするために、ＳｉＧｅのヘテロ接合を導入することを提案している。
【０００４】
また、「Ｇ．Ｌ．Ｐａｔｔｏｎ  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ｖｏｌ．ＥＤ−３３，  Ｐ．１７５４，  １９８６  」に述べられているように、気相成長（ＣＶＤ）法によってシリコン基板上に多結晶シリコン膜を堆積すると、シリコン基板と多結晶シリコン膜との界面に自然酸化膜が埋め込まれ、これがトランジスタ特性に影響を及ぼすことが知られている。この原理を積極的に利用し、界面の自然酸化膜をホールバリアとして機能させて電流増幅率を増加させる技術が特開平２−２１０８２０号公報に記載されている。これは、いわゆるＳＩＰＯＳ（Ｓｅｍｉ−Ｉｎｓｕｌａｔｉｎｇ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉ）と呼ばれる素子構造であり、自然酸化膜の膜厚として１ｎｍ〜２ｎｍが理想とされている。
【０００５】
これらの手法と異なり、堆積と同時に（Ｉｎ−ｓｉｔｕ）  リンをドープした多結晶シリコン膜（ＩＤＰ：Ｉｎ  ｓｉｔｕ  Ｐｈｏｓｐｈｏｒｕｓ  ｄｏｐｅｄ  Ｐｏｌｙｓｉｌｉｃｏｎ）をエミッタ引出し電極として用いると、バイポーラトランジスタの電流増幅率を増加できることが報告されている。「Ｍ．Ｋｏｎｄｏ  ｅｔ  ａｌ．，Ｓｔｒｅｓｓ−Ｉｎｄｕｃｅｄ  Ｑｕａｓｉ−Ｈｅｔｅｒｏ−Ｅｍｉｔｔｅｒ  Ｂａｎｄ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  ａ  Ｐｈｏｓｐｈｏｒｕｓ−Ｄｏｐｅｄ  Ｐｏｌｙ−Ｓｉ  Ｅｍｉｔｔｅｒ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ，    Ｅｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ  ｏｆ  ｔｈｅ  １９９３  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖａｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，１９９３，ｐｐ．２７３−２７５  」は、その物理モデルとして、（１１１）の方位を持つ結晶と（１００）の方位を持つ結晶の境界面で応力が発生し、バンドギャップが変動することが、ｐｎ接合の電気特性を求めることによって示されている。本技術が利用可能であれば、ＳｉＧｅの場合のような結晶性の不整合の問題も無くヘテロ接合を実現することが可能となる。
【０００６】
一方、ベース領域の浅接合化を実現する技術として、選択エピタキシャル成長技術が近年注目されている。本技術を用いれば、浅く、かつピーク不純物濃度の高い接合がイオン注入による基板ダメージの問題を考慮せずに実現できる。このような利点に加えて、本技術を用いれば自己整合的に真性ベース領域を形成できるので、ベース抵抗の低減およびベース−コレクタ間寄生容量の低減が実現できる。
【０００７】
選択エピタキシャル成長技術を用いた高性能バイポーラトランジスタのデバイス構造やその製造方法については、従来より数多くの提案がなされている。
【０００８】
例えば特開平２−３０１４４号公報は、エミッタ−ベース間分離用の絶縁膜を形成した後、アクティブ領域をウェットエッチングにより開孔し、その後に選択エピタキシャル成長技術を用いて自己整合的に真性ベース領域を形成する方法を開示している。この方法は、コレクタ領域となるｎ型シリコン基板上に酸化シリコン膜を堆積する工程と、この酸化シリコン膜上にベース引出し電極となるｐ型多結晶シリコン膜を堆積する工程と、このｐ型多結晶シリコン膜および酸化シリコン膜を貫通する開孔を形成してシリコン基板を露出させる工程と、水素を含む雰囲気下で基板加熱を行うエピタキシャル成長の前処理によって、開孔内に露出する酸化シリコン膜の端部をサイドエッチングする工程と、この開孔およびサイドエッチング部に露出するシリコン基板上にｐ型多結晶シリコン膜の下面に接する厚さを有してベース領域となるシリコンエピタキシャル層を形成する工程とを備えている。
【０００９】
特開平１−１８７８６４号公報は、エミッタ−ベース間分離用絶縁膜の形成を真性ベース領域の形成後に行うプロセスを提案している。
【００１０】
特開平６−１１２２１５号公報は、ドライエッチングによるエミッタ開孔時にベース引出し電極下に酸化シリコン膜を形成しておき、エミッタ開孔後、酸化シリコン膜のウェットエッチングによって形成されるベース引出し電極のひさしの下に高不純物濃度の多結晶シリコン膜を選択的に形成し、そのとき同時にエミッタ開孔部のコレクタ領域上に形成されるシリコンエピタキシャル層を酸化した後除去し、その領域にベース領域となるシリコンエピタキシャル層を再び選択成長させるプロセスを提案している。
【００１１】
【発明が解決しようとする課題】
本発明者らは、高速バイポーラトランジスタのさらなる高速化、低リーク電流化について検討した結果、前記従来技術には次のような問題点のあることを見出した。
【００１２】
まず、エミッタ−ベース間のリーク電流の低減と電流増幅率の確保との両立に関して検討した。ここでの問題点は、従来技術ではベース領域中のピーク不純物濃度が高い場合、副作用のない電流増幅率の確保を安定的に実現できない点にある。
【００１３】
すなわち、前記Ｅ．Ｋａｓｐｅｒらが言及しているベース領域へのＳｉＧｅの導入に関しては、バッファ層の適用によりツェナー降伏によるトンネル電流の問題は生じないにしても、ＳｉＧｅ層とＳｉ層との間に格子不整合によるリーク電流が増加するために、リーク電流の低減対策とはならない。
【００１４】
前記特開平２−２１０８２０号公報に示されたＳＩＰＯＳ構造のように、界面の自然酸化膜を利用して電流増幅率を高くする場合でも、エミッタ−ベース間の空乏層内に結晶不整合層が挿入されることにより、リーク電流の増加などの問題が生じる。また、界面の自然酸化膜に起因するエミッタ抵抗の増加や、エミッタ引出し電極用多結晶シリコン膜からの不純物拡散などの副作用が生じるため、実用的でない。
【００１５】
Ｍ．Ｋｏｎｄｏ  らが指摘している多結晶シリコン膜とシリコン基板との界面に生じる応力を利用したエミッタ−ベース接合のヘテロ化は、格子間不整合がないためにリーク電流の低減と電流増幅率の確保を両立する点で優れているが、一般的には（１００）方位のシリコン結晶基板上に（１１１）方位の結晶を成長させることは困難であり、実現の見通しが示されていない。
【００１６】
次に、本発明者らは、高速バイポーラトランジスタの実現に必要な技術として選択エピタキシャル技術による真性ベース領域の形成に関して検討した。ここでの問題点は、従来技術では選択的に真性ベース領域を形成する際、プロセスばらつきに起因する寄生成分の増加の問題と、主にファセットの発生による耐圧低下の問題とを解決できない点にある。
【００１７】
すなわち、前記特開平２−３０１４４号公報に記載されたプロセスでは、グラフトベース領域の幅を真性ベース領域の幅より狭くする必要がある。これは、真性ベース領域の膜厚、またはベース引出し電極とシリコン基板とを絶縁する酸化シリコン膜の膜厚がばらついたとき、サイドウォールスペーサと真性ベース領域との間に隙間ができると、そこにエミッタ引出し電極用のｎ型多結晶シリコン膜が侵入する可能性があるからである。この場合、エミッタ面積のばらつきが大きくなり、エミッタ−ベース間寄生容量の増大につながることになる。
【００１８】
この問題を回避するためには、ベース引出し電極とシリコン基板とを絶縁する酸化シリコン膜の膜厚を真性ベース領域の膜厚よりも薄くする必要があるが、これによりベース−コレクタ間の寄生容量が増加する。また、エピタキシャル成長時には、サイドウォールスペーサとの境界部でエピタキシャル層の膜厚が薄くなりファセットが発生するため、局所的に真性ベース領域の幅が狭くなり、ベース−コレクタ間の耐圧低下を引き起こす。
【００１９】
一方、前記特開平１−１８７８６４号公報のように、エミッタ−ベース間分離用絶縁膜の形成を真性ベース領域の形成後に行う場合は、前述したようなエピタキシャル層のファセットの問題は生じない。最初に真性ベース領域を形成しているため、グラフトベース領域と真性ベース領域とは幅が一定となるからである。しかし、真性ベース領域を形成した後に分離用絶縁領域を形成するための酸化シリコン膜や窒化シリコン膜を熱ＣＶＤ法で堆積しなければならないため、炉体内での加熱により真性ベース領域中のホウ素がシリコン基板中へ拡散するという問題が生じる。
【００２０】
また、上記公報では、エミッタ−ベース間を絶縁するサイドウォールスペーサを２層の絶縁膜で構成している。これは、サイドウォールスペーサ形成時にシリコン基板表面が直接プラズマ雰囲気に晒されるのを防ぐためである。このサイドウォールスペーサは、ＣＶＤ法で堆積した絶縁膜をエッチバックし、ベース引出し電極の側壁にこの絶縁膜を残すことにより形成される。このとき、基板表面には多結晶シリコンを用いた抵抗素子などの段差部が存在するため、この段差部にもサイドウォールスペーサが形成される。しかし、この抵抗素子部の段差がエミッタ開孔部の段差より低いと、エミッタ開孔部のシリコン基板表面の酸化シリコン膜をウェットエッチングした際、抵抗素子の段差部に形成されたサイドウォールスペーサ剥がれ、これが異物の原因となる。この問題は、前記特開平２−３０１４４号公報においても、シリコン基板上の開孔内に露出する酸化シリコン膜の端部をサイドエッチングする工程で同様に生じ得ることは明らかである。
【００２１】
前記特開平６−１１２２１５号公報は、ベース引出し電極上の絶縁膜に窒化シリコン膜を用い、エミッタ開孔部の以外の段差部にサイドウォールスペーサが形成されるのを回避している。しかし、この構造では、窒化シリコン膜上でエミッタ引出し電極用多結晶シリコン膜の加工を行わなければならないが、ドライエッチングにおいて多結晶シリコン膜と窒化硅素膜との選択比が小さいため、加工が困難となる。また、全面に窒化シリコン膜が残ることになるため、素子形成後に層間絶縁膜を堆積し、素子に達する接続孔を形成すると、接続孔の側壁はウェットエッチングレートが異なる複雑な堆積膜の積み重ね構造となる。そのため、ウェットエッチング後にひさし構造になり易く、接続孔内における配線用導電膜のカバレージを悪化させる要因となる。従って、本構造は一般的に採用は困難である。
【００２２】
本発明の目的は、バイポーラトランジスタの電流増幅率を低下させることなく、エミッタ−ベース間のリーク電流と寄生容量とを低減することのできる技術を提供することにある。
【００２３】
本発明の他の目的は、選択エピタキシャル技術を用いて真性ベース領域を自己整合的に形成する際に生じる寄生成分の増加と耐圧低下の問題を改善することのできる技術を提供することにある。
【００２４】
本発明の他の目的は、選択エピタキシャル技術を用いて真性ベース領域を自己整合的に形成するバイポーラトランジスタを歩留まりよく製造することのできる技術を提供することにある。
【００２５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２７】
（１）本発明によるバイポーラトランジスタの製造方法は、
（ａ）バイポーラトランジスタのコレクタ領域を構成する第１導電型の半導体基板の表面に、ベース領域を構成する第２導電型の半導体領域を形成する工程、
（ｂ）前記半導体基板を熱処理して、前記第２導電型の半導体領域の表面の水素ターミネーションおよびＯＨ基ターミネーションを除去する工程、
（ｃ）前記半導体基板上に多結晶シリコン膜を堆積し、堆積と同時に前記多結晶シリコン膜に第１導電型の不純物をドープする工程、
（ｄ）前記多結晶シリコン膜をパターニングして、前記第２導電型の半導体領域上にエミッタ引出し電極を形成する工程、
を含んでいる。
【００２８】
（２）本発明によるバイポーラトランジスタの製造方法は、
（ａ）第１導電型の半導体基板上に第１絶縁膜を介してベース引出し電極用の第２導電型多結晶シリコン膜を堆積し、次いで前記第２導電型多結晶シリコン膜上に第２絶縁膜を堆積する工程、
（ｂ）前記第２絶縁膜および前記第２導電型多結晶シリコン膜をエッチングして、前記第１絶縁膜に達するエミッタ開孔部を形成する工程、
（ｃ）前記エミッタ開孔部の側壁に前記第１絶縁膜とはエッチングレートが異なる第３絶縁膜からなるサイドウォールスペーサを形成する工程、
（ｄ）前記エミッタ開孔部の底部の前記第１絶縁膜をエッチングして前記半導体基板の表面を露出させると共に、前記第１絶縁膜の端部をサイドエッチングする工程、
（ｅ）前記エミッタ開孔部の底部に露出した前記半導体基板の表面に第２導電型の不純物をドープした半導体層を選択的にエピタキシャル成長させ、次いで前記半導体層の表面に前記半導体層よりも不純物濃度が低いバッファ層を選択的にエピタキシャル成長させる工程、
（ｆ）前記エミッタ開孔部の内部を含む前記第２絶縁膜上に堆積した第１導電型多結晶シリコン膜をパターニングしてエミッタ引出し電極を形成する工程、
を含んでいる。
【００２９】
（３）本発明によるバイポーラトランジスタの製造方法は、前記エミッタ開孔部の底部の前記第１絶縁膜をエッチングする工程に先立って、前記第２絶縁膜の表面を平坦化する工程を含んでいる。
【００３０】
【作用】
上記した手段（１）によれば、堆積と同時に不純物をドープした多結晶シリコン膜をエミッタ引出し電極として用いることにより、バイポーラトランジスタの電流増幅率を増加させることができる。また、上記多結晶シリコン膜を堆積する直前にシリコン基板を熱処理し、基板表面の水素ターミネーションおよびＯＨターミネーションを乖離させることにより、例えば（１００）方位のシリコン基板上に（１１１）方位のシリコン膜を成長させることが可能となる。
【００３１】
図２６は、バイポーラトランジスタの電流増幅率とエミッタ−ベース間のバンドギャップ差の相関を示すグラフである。縦軸はバイポーラトランジスタの増幅率を、横軸は電流増幅率の温度特性から求めたエミッタ−ベース間のバンドギャップ差を示している。図示のように、各素子の電流増幅率とバンドギャップ差は同一線上にある。傾きは測定時の室温での活性化エネルギー（ｋＴ／ｑ）であり、エミッタ引出し電極にＩＤＰ膜を利用したバイポーラトランジスタは、バンドギャップに素子間で差があるため電流増幅率がばらつくことを示している。これは、シリコン基板上のアモルファスシリコンがアニール後に一定の方位に配向しないため、界面に集中する応力にばらつきが生じるためである。
【００３２】
図２７は、シリコン基板上にアモルファスシリコンをＣＶＤ法で堆積し、熱処理により大粒径化させた後に結晶方位を測定した結果を示すものである。同図（ａ）はＸ線分光法により、酸化シリコン膜上の多結晶シリコン膜の方位を測定したグラフであり、同図（ｂ）は（１００）の方位を持つシリコン基板上で多結晶化させたＩＤＰ膜のＴＥＭサンプルの電子回折パターンを示す写真である。本来、アモルファスシリコン膜は、酸化シリコン膜上では（１１１）に配向し易く、シリコン基板上では基板面と同一の（１００）に配向し易いが、同図（ａ）に示すように、シリコン基板上でも一部は（１１１）に配向している。電子回折パターンを詳細に見ると、同図（ｂ）に示すように、場所により結晶方位が異なっており、この結晶方位が素子特性と密接に関連していることが分かっている。
【００３３】
この問題は、シリコン基板の表面状態を制御することにより解決される。図２８に酸化シリコン膜上とシリコン基板上での結晶粒の成長をビーム顕微鏡で観察した結果を示す。５９０℃、３０分の熱処理により結晶化したグレインを観察したものであり、図中の点状のものがグレイン、その周りがアモルファス膜となっている。同図（ａ）はシリコン基板上のもの、同図（ｂ）は熱酸化膜上のもの、同図（ｃ）は膜厚１．２ｎｍ程度のケミカル・オキサイド（Ｃｈｅｍｉｃａｌ  Ｏｘｉｄｅ）膜上のものである。これらの図から、シリコン基板上に比べて酸化シリコン膜上の方が結晶粒の成長の方が速いことが解る。これは核化（ｎｕｃｌｅａｔｉｏｎ）が酸化シリコン膜とシリコン基板との界面より発生するためである。
【００３４】
また、Ｓｉ−Ｈ結合がＳｉ原子表面での移動距離を抑制し、核化速度（ｎｕｃｌｅａｔｉｏｎ  ｒａｔｅ）  を減少させる働きがあることが解っている（Ｔ．Ｓｈｉｍｉｚｕ  ｅｔ  ａｌ．，  Ｅｆｆｅｃｔ  ｏｆ  ＳｉＯ２  Ｓｕｒｆａｃｅ  Ｔｒｅａｔｍｅｎｔ  ｏｎ  ｔｈｅ  Ｓｏｌｉｄ−Ｐｈａｓｅ  Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ  ｏｆ  Ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ  Ｆｉｌｍｓ，  Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．  Ｓｏｃ．，Ｖｏｌ．  １４２，  Ｎｏ．１，  Ｊａｎｕａｒｙ  １９９５）。アモルファスシリコンの堆積前にシリコン基板表面をフッ酸水により洗浄するが、このとき、シリコン基板表面は水素原子により終端（ターミネート）している。その後に、ＩＤＰ膜を堆積するためのＣＶＤ炉体中における４５０℃から５５０℃の熱処理により、水素ターミネーションは基板表面から部分的に乖離し、自然酸化膜の成長を部分的に抑制してその膜厚のばらつきを大きくする。また、核化速度（ｎｕｃｌｅａｔｉｏｎ  ｒａｔｅ）  をばらつかせて結晶方位の配向性を悪くする。
【００３５】
これらの水素ターミネーションを基板上から取り去る方法として、６５０℃程度の熱処理を行うと水素原子が表面より完全に乖離することが解っている（Ｎ．Ｈｉｒａｓｈｉｔａ  ｅｔ  ａｌ．，  Ｅｆｆｅｃｔｓ  ｏｆ  ｓｕｒｆａｃｅ  ｈｙｄｒｏｇｅｎ  ｏｎ  ｔｈｅ  ａｉｒ  ｏｘｉｄａｔｉｏｎ  ａｔ  ｒｏｏｍ  ｔｅｍｐｅｒａｔｕｒｅ  ｏｆ  ＨＦ−ｔｒｅａｔｅｄ  Ｓｉ（１１１）  ｓｕｒｆａｃｅｓ，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．５６（５），２９  Ｊａｎｕａｒｙ  １９９０）  。
【００３６】
本発明者らによる赤外分光法（ＡＴＲ−ＦＴＩＲ）による測定結果を図２９〜図３１に示す。６５０℃、２０秒の熱処理で水素ターミネーションが乖離した。６５０℃と低温であるため、先に形成した真性ベース領域が基板中に拡散することがなく、従って、素子の高速性を損なうことがない。さらに、水素ターミネーションが乖離した後は、シリコン基板上にＳｉ−Ｏ結合が均一に形成されるようになる。このとき、８００℃以上のいわゆる酸化雰囲気でなければ、エミッタ抵抗に影響するような酸化シリコン膜の成長が起こることはない。すなわち、基板を洗浄した後に６５０℃程度で水素ターミネーションを乖離させ、５４０℃程度のＣＶＤ炉に挿入すれば、ＣＶＤ炉内の１０ｐｐｍ  程度の残留酸素によりＳｉ−Ｏの単層の結合が基板表面に形成される。
【００３７】
水素ターミネーションを基板表面から乖離させるための熱処理温度は、上記した６５０℃程度が望ましいが、水素ターミネーションは温度に対して指数関数的に乖離し易くなることから、ＣＶＤ炉内の温度よりも高い５５０〜６５０℃程度の温度であれば乖離させることができる。
【００３８】
水素ターミネーションを除去した場合と除去しない場合での特性の差を図３２に示す。水素ターミネーションを除去しない場合はばらつきが大きいのに対し、水素ターミネーションを除去した場合はバンドギャップ差が安定し、電流増幅率のばらつきも低減していることが解る。特性直線自体が全体的に電流増幅率が高い方向にあるのは、界面酸化膜が厚くなったことによる効果であるが、同図から解るように、バンドギャップ差の均一化による電流増幅率の上昇分の方が支配的であることは明らかである。表面の水素ターミネーションを乖離させることにより、Ｓｉ原子の表面拡散長を大きくし、アモルファスの堆積の初期段階で基板表面上に核（ｎｕｃｌｅａｔｉｏｎ）を形成するようにする。これにより、シリコン基板上のアモルファス膜も酸化シリコン膜上のアモルファス膜と同様に界面にある核（ｎｕｃｌｅａｔｉｏｎ）から結晶化が起こり、結晶方位が（１１１）に揃った多結晶化が実現するために、電流増幅率の上昇が可能となる。
【００３９】
図３２には、ケミカル・オキサイド（Ｃｈｅｍｉｃａｌ  Ｏｘｉｄｅ）膜を利用した場合の特性も示してある。ばらつきが低減され、かつ全体的に電流増幅率も上昇しているが、この場合にはエミッタ抵抗が標準で２から１０倍程度まで上昇している。従来技術では副作用が高いことがここからも明らかである。本発明の特徴は、界面の酸化膜を少数キャリアに対するバリアとして利用した点ではなく、アモルファスシリコンの結晶粒の方位を（１１１）面に揃えるためのバッファ層として利用した点にある。
【００４０】
上記した手段（２）によれば、エミッタ開孔部の底部に露出した半導体基板の表面に第２導電型の不純物をドープした半導体層を選択的にエピタキシャル成長させ、次いで前記半導体層の表面にこの半導体層よりも不純物濃度が低いバッファ層を選択的にエピタキシャル成長させることにより、ファセットがバッファ層中で発生するため、真性ベース層を構成する半導体層の幅が狭くなることはない。従って、真性ベース層の耐圧低下を防ぐことができる。また、バッファ層は極く周辺部で膜厚が薄くなるだけなので、バッファ層を挿入したことによるエミッタ−ベース間寄生容量低減の効果が損なわれることもない。
【００４１】
上記した手段（３）によれば、エミッタ開孔部の底部の第１絶縁膜をエッチングする工程に先立って、第２絶縁膜の表面を平坦化することにより、エミッタ開孔部以外の領域の段差が無くなるので、エミッタ開孔部の側壁にサイドウォールスペーサを形成した際、エミッタ開孔部以外の領域にサイドウォールスペーサが形成されない。従って、シリコン基板表面の酸化シリコン膜をウェットエッチングした際、エミッタ開孔部以外の領域にサイドウォールスペーサが剥がれることもない。
【００４２】
【実施例】
以下、本発明の実施例を図面を用いて詳述する。なお、実施例を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００４３】
（実施例１）
本実施例による選択エピタキシャル成長技術を用いたバイポーラトランジスタの製造方法を図１〜図２２を用いて説明する。
【００４４】
まず、図１に示すようなＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１を用意する。このＳＯＩ基板１は、単結晶シリコンからなる支持基板２と、同じく単結晶シリコンからなる活性シリコン層３と、これらを電気的に絶縁するための酸化シリコン層４とで構成されている。
【００４５】
次に、図２に示すように、活性シリコン層３の表面を熱酸化して膜厚１０ｎｍ程度の酸化シリコン膜５を形成した後、この酸化シリコン膜５上にＣＶＤ法で窒化シリコン膜６を堆積する。続いて、図３に示すように、フォトレジスト７をマスクにした異方性エッチングで窒化シリコン膜６の一部を除去した後、このフォトレジスト７および窒化シリコン膜６をマスクにして活性シリコン層３中にｎ型不純物（リンまたはヒ素）をイオン注入する。ｎ型不純物のドーズ量は、１×１０１９ｃｍ−３程度である。
【００４６】
次に、上記フォトレジスト７を除去した後、図４に示すように、活性シリコン層３の表面を熱酸化し、前記ｎ型不純物をイオン注入した領域の酸化シリコン膜５を厚膜化する。続いて、窒化シリコン膜６をエッチングで除去した後、図５に示すように、１１００℃、３０分程度の熱処理でｎ型不純物を拡散させ、活性シリコン層３中にｎ型埋込み層８を形成する。このｎ型埋込み層８の深さは、０．６μｍ程度である。
【００４７】
次に、活性シリコン層３の表面の酸化シリコン膜５をエッチングで除去した後、図６に示すように、活性シリコン層３の上部に単結晶シリコンのエピタキシャル層９を成長させ、続いて、このエピタキシャル層９の表面に熱酸化（ＬＯＣＯＳ）法で素子分離用のフィールド酸化膜１０を形成する。エピタキシャル層９の膜厚は０．４μｍ程度であり、フィールド酸化膜１０の膜厚は４００ｎｍ程度である。
【００４８】
次に、図７に示すように、エピタキシャル層９にバイポーラトランジスタのコレクタ引出し領域１１およびサブコレクタ領域１２を形成する。サブコレクタ領域１２は、コレクタ抵抗を低減してバイポーラトランジスタを高速化するために形成する。コレクタ引出し領域１１は、フォトレジストをマスクにしてエピタキシャル層９にｎ型不純物（リン）をイオン注入して形成する。このｎ型不純物の表面濃度は１×１０１６ｃｍ−２程度、加速エネルギーは８０ＫｅＶ  程度である。サブコレクタ領域１２は、フォトレジストをマスクにしてエピタキシャル層９にｎ型不純物（リン）をイオン注入して形成する。このｎ型不純物の表面濃度は１×１０１３ｃｍ−２程度、加速エネルギーは５００ＫｅＶ  程度である。その後、フォトレジストを除去し、上記イオン注入で受けたエピタキシャル層９のダメージを９５０℃、１０分程度の熱処理で回復させる。
【００４９】
次に、図８に示すように、ＣＶＤ法で窒化シリコン膜１３とＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜１４とをそれぞれ１００ｎｍ程度、２００ｎｍ程度の膜厚で順次堆積した後、ＰＳＧ膜１４、窒化シリコン膜１３、フィールド酸化膜１０およびエピタキシャル層９をエッチングし、酸化シリコン層４に達するＵ溝１５を形成する。ＰＳＧ膜１４、窒化シリコン膜１３およびフィールド酸化膜１０のエッチングは、フォトレジストをマスクにして、フッ素系のガスを用いた反応性イオンエッチング法により行う。その後、フォトレジストを除去し、ＰＳＧ膜１４をマスクにして、塩素系のガスもしくはＨＢｒガスを用いた反応性イオンエッチング法により、エピタキシャル層９、酸化シリコン層４をエッチングする。
【００５０】
次に、Ｕ溝１５の内部に酸化シリコン膜１６を埋め込む。この酸化シリコン膜１６の埋め込みは、２工程に分けて行う。まず、Ｕ溝１５の内部を含むＰＳＧ膜１６上にＣＶＤ法で膜厚５００ｎｍ程度の酸化シリコン膜１６を堆積し、この酸化シリコン膜１６をエッチバックする。このとき、図９に示すように、Ｕ溝１５内の酸化シリコン膜１６の表面がＵ溝１５の開口部より低い位置に後退するまでオーバーエッチングする。このオーバーエッチングにより、ＰＳＧ膜１４も同時エッチングされるが、その下層の窒化シリコン膜１３がエッチングストッパとして機能するので、フィールド酸化膜１０や基板が削られることはない。酸化シリコン膜１６をＵ溝１５の開口部より低い位置までオーバーエッチングすることにより、酸化シリコン膜１８の堆積時にＵ溝１５の内部に生じたボイド１７もＵ溝１５の開口部より深い位置まで後退する。その後、膜厚１０００ｎｍ程度の酸化シリコン膜１６をもう一度堆積し、図１０に示すように、Ｕ溝１５内の酸化シリコン膜１６の表面がＵ溝１５の開口部とほぼ同じ高さになるまでエッチバックする。
【００５１】
次に、窒化シリコン膜１３をウェットエッチングで除去した後、図１１に示すように、ＣＶＤ法で膜厚５０ｎｍ程度の酸化シリコン膜１８、膜厚２００ｎｍ程度の多結晶シリコン膜１９を順次堆積する。この多結晶シリコン膜１９には、その堆積時または堆積後にホウ素をドープし、その導電型をｐ型にする。
【００５２】
次に、図１２に示すように、フォトレジストをマスクにしたエッチングで多結晶シリコン膜１９をパターニングし、ｎ型埋込み層８が形成されていない領域のフィールド酸化膜１０上に抵抗素子１９Ｒを形成する。一般に、半導体基板上に形成した抵抗素子に電気信号が流れると抵抗素子の周りに電界が発生し、基板中にも電流が流れる。そのため、エネルギーロスが生じ、抵抗素子中を伝搬する信号は基板の影響を受けて遅延することとなる。本実施例では、抵抗素子１９Ｒの直下にｎ型埋込み層８がないために基板中の抵抗が高く、従って、基板効果を低減することができる。
【００５３】
次に、図１３に示すように、ＣＶＤ法で膜厚５０ｎｍ程度の酸化シリコン膜２０を堆積した後、この酸化シリコン膜２０上にＣＶＤ法で堆積した膜厚２００ｎｍ程度の多結晶シリコン膜をパターニングして、バイポーラトランジスタのベース引出し電極２１を形成する。酸化シリコン膜２０は有機系シランガスを用い、７００℃程度の温度で堆積する。また、多結晶シリコン膜にはイオン注入法でホウ素をドープし、その導電型をｐ型にする。ホウ素の表面濃度は１×１０１６ｃｍ−２程度、加速エネルギーは１５ＫｅＶ  程度である。
【００５４】
次に、図１４に示すように、ＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜２２を堆積した後、この酸化シリコン膜２２とその下層のベース引出し電極２１とをエッチングして開孔部２３を形成する。酸化シリコン膜２２は無機系シランガスを用い、８００℃程度の温度で堆積する。続いて、図１５に示すように、開孔部２３の側壁にサイドウォールスペーサ２４を形成する。サイドウォールスペーサ２４は、ＣＶＤ法で膜厚１００ｎｍ程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を反応性イオンエッチング法で加工して形成する。このとき、酸化シリコン膜２０がエッチングストッパとして機能するので、開孔部２３の底部に基板（エピタキシャル層９）が露出することはない。
【００５５】
次に、図１６に示すように、開孔部２３の底部に露出した酸化シリコン膜２０をウェットエッチングする。このとき、酸化シリコン膜２０は横方向にもエッチングされるので、開孔部２３の底部にベース引出し電極２１の一部が露出する。酸化シリコン膜２０をウェットエッチングすると、酸化シリコン膜２２も同時にエッチングされるが、酸化シリコン膜２０と酸化シリコン膜２２とは堆積条件（温度）が異なるので、エッチングレートに２倍程度の差が生じる。そのため、酸化シリコン膜２０が横方向に０．２μｍ程度エッチングされる間の酸化シリコン膜２２のエッチング量は０．１μｍ程度に抑さえられる。
【００５６】
次に、図１７に示すように、開孔部２３の底部に露出した基板（エピタキシャル層９）の表面にホウ素をドープしたシリコン層を選択的にエピタキシャル成長させることにより、ベース層２５を自己整合で形成する。開孔部２３の底部にはベース引出し電極２１の一部が露出しているので、ベース層２５の端部（グラフトベース領域）がベース引出し電極２１と電気的に接続される。
【００５７】
上記ベース層２５を形成するときは、図１８に示すように、まず基板の表面に膜厚２５ｎｍ程度の真性ベース層２５ａを選択的にエピタキシャル成長させ、続いて図１９に示すように、この真性ベース層２５ａの表面に膜厚１５ｎｍ程度のバッファ層２５ｂを選択的にエピタキシャル成長させる。真性ベース層２５ａにはホウ素を３×１０１９ｃｍ−３程度ドープし、バッファ層２５ｂにはホウ素を２×１０１７ｃｍ−３程度ドープする。
【００５８】
このとき、酸化シリコン膜２０の膜厚を真性ベース層２５ａの膜厚よりも厚く、かつ真性ベース層２５ａとバッファ層２５ｂの総和の膜厚よりも薄くしておく。このようにすると、図１９に示すように、ファセット２７はバッファ層２５ｂ中で発生するため、真性ベース層２５ａ自体の幅が狭くなることはない。従って、真性ベース層２５ａの耐圧低下を防ぐことができる。また、バッファ層２５ｂは極く周辺部で膜厚が薄くなるだけなので、バッファ層２５ｂを挿入したことによるエミッタ−ベース間寄生容量低減の効果が損なわれることもない。
【００５９】
次に、ウェットエッチングおよび純水リンスによりベース層２５の表面を洗浄した後、ＲＴＡ装置（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を用いて６５０℃の赤外加熱を行い、ベース層２５の表面の水素ターミネーションおよびＯＨ基ターミネーションを除去する。これにより、上記ＲＴＡ装置内または後の工程でエミッタ引出し電極用多結晶シリコン膜を堆積するＣＶＤ装置内において、均一な自然酸化膜を低温で形成することができるようになる。
【００６０】
次に、図２０に示すように、ＣＶＤ法で堆積した膜厚２００ｎｍ程度のｎ型多結晶シリコン膜をパターニングして、ベース層２５上にエミッタ引出し電極２６を形成する。多結晶シリコン膜の導電型をｎ型にするには、原料ガスとしてＳｉＨ４  とＰＨ３  の混合ガスを用い、５４０℃程度の温度で成膜する。リンのドープ量は４×１０２０ｃｍ−３程度である。原料ガスとしてＳｉ２  Ｈ６  とＰＨ３  の混合ガスを用いる場合は、５１０℃程度の温度で成膜する。
【００６１】
次に、図２１に示すように、ＣＶＤ法で膜厚１μｍ程度のＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜２８を堆積する。そして、９００℃、１０秒程度の急速アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行い、シリコン中にドープした各種不純物の活性化を行う。続いて、回転塗布法で膜厚３００ｎｍ程度のスピンオングラス膜２９を堆積し、その表面を８００ｎｍ程度エッチバックして平坦化する。
【００６２】
次に、図２２に示すように、ＢＰＳＧ膜２８およびスピンオングラス膜２９をエッチングして、ベース引出し電極２１に達する接続孔３０、エミッタ引出し電極２６に達する接続孔３１、コレクタ引出し電極１１に達する接続孔３２、抵抗素子１９Ｒに達する接続孔３３、３４をそれぞれ形成し、続いてスピンオングラス膜２９上に堆積したＡｌ合金などのメタル膜をパターニングして、配線３５〜３９を形成する。以上の工程により、バイポーラトランジスタが略完成する。
【００６３】
（実施例２）
前記実施例１の製造方法では、開孔部２３の底部に露出した酸化シリコン膜２０をウェットエッチングする際、開孔部２３以外の領域の段差（例えば抵抗素子１９Ｒによって形成される段差）の側壁に生じたサイドウォールスペーサが剥がれることがある。この問題を回避するため、本実施例では酸化シリコン膜２０をウェットエッチングする前に基板表面を平坦化する。
【００６４】
まず、図２３に示すように、前記実施例１と同じ方法でベース引出し電極２１を形成する。次に、図２４に示すように、ＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜２２を堆積した後、この酸化シリコン膜２２上に膜厚３００ｎｍ程度のスピンオングラス膜４０を回転塗布し、続いてスピンオングラス膜４０と酸化シリコン膜２２を合計で４００ｎｍ程度エッチバックすることにより、基板表面を平坦化する。
【００６５】
次に、図２５に示すように、スピンオングラス膜４０、酸化シリコン膜２２、ベース引出し電極２１をエッチングして開孔部４１を形成し、その側壁に窒化シリコン膜からなるサイドウォールスペーサ４２を形成する。これ以後の工程は、前記実施例１と同じである。
【００６６】
本実施例によれば、開孔部２３の底部に露出した酸化シリコン膜２０をウェットエッチングする工程に先立って、基板表面を平坦化することにより、開孔部４１以外の領域の段差が無くなるので、この開孔部４１の側壁にサイドウォールスペーサ４２を形成した際、開孔部４１以外の領域にサイドウォールスペーサが形成されることはない。従って、サイドウォールスペーサの剥がれによる異物発生の問題も生じることはない。
【００６７】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
前記実施例ではＳＯＩ基板を使用したが、通常のシリコン基板を用いたバイポーラトランジスタの製造プロセスに適用することも可能である。この場合は、リーチアップアイソレーション法により素子分離を行うため、不純物をイオン注入する領域を調整する必要がある。
【００６９】
また、水素ターミネーションを除去してからエミッタ引出し電極を形成する本発明は、エピタキシャル技術を適用せずに真性ベース領域を形成するバイポーラトランジスタの製造プロセスに適用することも可能である。
【００７０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７１】
本発明によれば、エミッタ引出し電極形成前に水素およびＯＨ基ターミネーションを除去することにより、（１００）方位のシリコン結晶基板上に（１１１）方位のアモルファスシリコンを成長させることができるので、リーク電流の低減と電流増幅率の確保を両立させることが可能となる。
【００７２】
本発明によれば、真性ベース層の表面に低不純物濃度のバッファ層を形成することにより、リーク電流の低減とコレクタ−エミッタ耐圧の向上を両立させることが可能となる。
【００７３】
本発明によれば、製造工程における異物発生のポテンシャルを低減することができるので、高速、高性能バイポーラトランジスタの製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の他の実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の他の実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の他の実施例である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】バイポーラトランジスタの電流増幅率とエミッタ−ベース間のバンドギャップ差の相関を示すグラフである。
【図２７】（ａ）はシリコン基板上にアモルファスシリコンをＣＶＤ法で堆積し、熱処理により大粒径化させた後に結晶方位を測定した結果を示すグラフ、（ｂ）は（１００）の方位を持つシリコン基板上で多結晶化したＩＤＰ膜のＴＥＭサンプルの電子回折パターンを示す写真である。
【図２８】酸化シリコン膜上とシリコン基板上での結晶粒の成長をビーム顕微鏡で観察した結果を示すもので、（ａ）はシリコン基板上の結晶粒を示す写真、（ｂ）は熱酸化膜上の結晶粒を示す写真、（ｃ）は膜厚１．２ｎｍ程度のケミカル・オキサイド膜上の結晶粒を示す写真である。
【図２９】フーリエ赤外分光法（ＦＴＩＲ）で測定した熱処理前後のシリコン基板表面のＳｉ−Ｈ強度の測定結果を示すグラフである。
【図３０】フーリエ赤外分光法（ＦＴＩＲ）で測定した熱処理前後のシリコン基板表面のＳｉ−Ｏ強度の測定結果を示すグラフである。
【図３１】フーリエ赤外分光法（ＦＴＩＲ）で測定したシリコン基板表面のＳｉ−Ｏ強度の窒素アニール酸素濃度依存性を示すグラフである。
【図３２】水素ターミネーションの乖離による電流増幅率とバンドギャップ差の相関を示すグラフである。
【符号の説明】
１  ＳＯＩ基板
２  支持基板
３  活性シリコン層
４  酸化シリコン層
５  酸化シリコン膜
６  窒化シリコン膜
７  フォトレジスト
８  ｎ型埋込み層
９  エピタキシャル層
１０  フィールド酸化膜
１１  コレクタ引出し領域
１２  サブコレクタ領域
１３  窒化シリコン膜
１４  ＰＳＧ膜
１５  Ｕ溝
１６  酸化シリコン膜
１７  ボイド
１８  酸化シリコン膜
１９  多結晶シリコン膜
１９Ｒ  抵抗素子
２０  酸化シリコン膜
２１  ベース引出し電極
２２  酸化シリコン膜
２３  開孔部
２４  サイドウォールスペーサ
２５  ベース層
２５ａ  真性ベース層
２５ｂ  バッファ層
２６  エミッタ引出し電極
２７  ファセット
２８  ＢＰＳＧ膜
２９  スピンオングラス膜
３０〜３４  接続孔
３５〜３９  配線
４０  スピンオングラス膜
４１  開孔部
４２  サイドウォールスペーサ
【図１】
0003545503.tif 000002
【図２】
0003545503.tif 000003
【図３】
0003545503.tif 000004
【図４】
0003545503.tif 000005
【図５】
0003545503.tif 000006
【図６】
0003545503.tif 000007
【図７】
0003545503.tif 000008
【図８】
0003545503.tif 000009
【図９】
0003545503.tif 000010
【図１０】
0003545503.tif 000011
【図１１】
0003545503.tif 000012
【図１２】
0003545503.tif 000013
【図１３】
0003545503.tif 000014
【図１４】
0003545503.tif 000015
【図１５】
0003545503.tif 000016
【図１６】
0003545503.tif 000017
【図１７】
0003545503.tif 000018
【図１８】
0003545503.tif 000019
【図１９】
0003545503.tif 000020
【図２０】
0003545503.tif 000021
【図２１】
0003545503.tif 000022
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
0003545503.tif 000029
【図２９】
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【図３０】
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【図３１】
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【図３２】
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