(57)【特許請求の範囲】
【請求項１】
外部から入力されるアドレス信号をデコーディングしてセルアレイ内のメモリセルを指定するようになった半導体メモリ装置において、
アドレス信号の遷移を感知するアドレス遷移検出回路と、
アドレス遷移検出回路の出力信号に基づいてプリチャージ信号及び等化信号を発生するプリチャージ及び等化回路と、
外部から印加される電源電圧の電圧レベルを検出して電源検出信号を発生する電源検出回路と、
等化信号を入力とし、電源検出信号に応じてセンスアンプ制御信号及びデータラッチ制御信号を発生するセンスアンプ及びデータラッチ制御回路と、
プリチャージ信号を入力とし、データラッチ制御信号によりデータをラッチすると共にセンスアンプ制御信号によりデータを増幅するセンスアンプ及びデータラッチ回路と、を少なくとも備え、
電源電圧が所定の電圧レベル以上のときには、アドレス遷移検出回路の出力信号に応じてセンスアンプ制御信号及びデータラッチ信号が出力され、電源電圧が前記所定の電圧レベルより低いときには、電源検出信号によりセンスアンプ制御信号及びデータラッチ信号が抑止されるようになっていることを特徴とする半導体メモリ装置。
【請求項２】
電源電圧における所定の電圧レベルが３．０Ｖである請求項１記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はメモリ装置に関し、特にアドレス遷移検出（Ａｄｄｒｅｓｓ  Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｔｅｃｔｏｒ  ：“ＡＴＤ”）回路を内蔵する半導体メモリ装置に関するものである。
【０００２】
【従来の技術】
最近の一般的な非同期式半導体メモリ装置においては、内部クロックを発生するための技術としてアドレス信号の変化を検出してパルスを発生するＡＴＤ回路を必須としているのは周知の事実である。このＡＴＤ回路を使用する主な理由は、ＡＴＤ回路から出力されるパルスを用いてチップ内部の各回路を駆動することにより消費電力を減少させ、また信号伝送の高速化を図るためである。
【０００３】
これに関連して図１１に、一般的なＡＴＤ回路を内蔵した半導体メモリ装置（この例ではＥＥＰＲＯＭ）のセルアレイ及びその周辺回路をブロック構成図で示す。同図に示す回路では、入力バッファ１０を経て入力される外部アドレスのうち、いずれか１つでも変化が発生するとＡＴＤ回路２０からパルスが発生し、これに応答してプリチャージ及び等化回路２２とセンスアンプ及びデータラッチ回路２６とが動作するようになっている。このような回路構成におけるＡＴＤ回路及びそれに係る回路の動作を次に説明する。
【０００４】
図１２は従来技術によるＡＴＤ回路を示すブロック構成図、図１３は図１２に示す短パルス発生回路３８の詳細構成を示す回路図、図１４は図１２に示すサメータ４０の詳細回路図である。
【０００５】
図１２のＡＴＤ回路は、チップ外部から印加されるアドレス信号Ａｘ０、…、Ａｘｎやチップエネーブル信号バーＣＥｘの論理変化を感知して短パルス（ｓｈｏｒｔ    ｐｕｌｓｅ）を発生する短パルス発生回路３８と、多数の短パルス発生回路３８の各出力を１つに集めて所定のパルスをつくるサメータ（ｓｕｍｍａｔｏｒ）４０とを有しており、このサメータ４０の出力である信号ＳＭＯが、図１１に示すセンスアンプ及びデータラッチ回路２６やプリチャージ及び等化回路２２などの制御信号として使用される。同図における各短パルス発生回路３８の回路構成は図１３のようになっている。
【０００６】
図１３に示すように各短パルス発生回路３８は内部アドレス信号Ａｐ０、…、Ａｐｎを入力としており、そのうちいずれか１つが遷移すると、該当する短パルス発生回路３８においてＮＡＮＤゲート４４、インバータ４６、ＮＯＲゲート４８により遅延回路４２に応じた長さのパルス信号が発生する。
【０００７】
そして図１４に示すサメータ４０において、短パルス発生回路３８の出力信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎのうちいずれかが論理“ハイ”（電源電圧に応じたレベル）のパルスで入力されると、ＮＭＯＳトランジスタ５４、…、５６のうちの該当するものが導通し、論理“ハイ”の信号ＳＭＯが発生される。
【０００８】
このような従来技術の動作についてその動作タイミング図である図１５及び図１６を参照して更に説明する。内部アドレス信号Ａｐ０、…、Ａｐｎやチップエネーブル信号バーＣＥｘを感知した短パルス発生回路３８から１つの短パルスが発生される。このとき、出力信号Ｓｐ０、…、Ｓｐｎは内部アドレス信号Ａｐ０、…、Ａｐｎが論理“ロウ”（接地電圧に応じたレベル）から論理“ハイ”に遷移するときにパルスとなり、一方、出力信号バーＳｐ０、…、バーＳｐｎは内部アドレス信号Ａｐ０、…、Ａｐｎが論理“ハイ”から論理“ロウ”に遷移するときにパルスとなる。尚、入力信号によって生じる信号Ｓｐ０、…、バーＳｐｎのパルス幅は遅延回路４２の遅延時間に応じたものとなる。そして、信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎのパルスはサメータ４０に入力され、センスアンプと周辺回路のエネーブル信号である信号ＳＭＯが発生される。
【０００９】
外部から印加される電源電圧Ｖｃｃが、センスアンプや周辺回路の動作に適した適正な電圧レベル（すなわち３〜６Ｖ）の範囲にあれば、図１２に示す回路において信号ＳＭＯも正常に論理“ハイ”にエネーブルされるので、図１５に示すような正常な動作を遂行できる。ところが、アドレス信号Ａｘ０、…、Ａｘｎ及びチップエネーブル信号バーＣＥｘがパワーアップ前には固定的に入力される状態にあり、このときパワーアップされて電源電圧Ｖｃｃが立上げられると、図１６の電圧波形図に示すように低レベルの電源電圧Ｖｃｃ（約１．５Ｖ以下）において信号ＳＭＯがセンスアンプや周辺回路をエネーブルさせてエラーを起こし、正常なセルデータのセンシングができなくなることがある。つまり、図１６中の符号７０で示す部分のように、パワーアップ前の信号状態により信号ＳＭＯが電源電圧Ｖｃｃの立上がり途中で発生され、その論理“ハイ”から論理“ロウ”に遷移するエッジでセンスアンプと周辺回路が動作開始することがある。このようなエラーが発生すると、セルデータの読出動作における正常なデータ出力に影響するという問題がある。
【００１０】
【発明が解決しようとする課題】
したがって本発明の目的は、第一に、読出動作時に電源電圧のレベルを感知して常に正常なセルデータの出力を行えるメモリ装置を提供することにある。
【００１１】
第二に、電源電圧がセンスアンプや周辺回路の動作に十分なレベルになったときに出力がエネーブルされるアドレス遷移検出回路を備えたメモリ装置を提供することにある。
【００１２】
第三に、チップ外部から供給される電源電圧のレベルがセンスアンプや周辺回路の動作に十分でないときには出力がカットオフされるアドレス遷移検出回路を備えたメモリ装置を提供することにある。
【００１３】
第四に、電源電圧の電圧レベルを感知し、そのレベルが十分に高いときにはセンスアンプや周辺回路の動作をエネーブルさせ、レベルが低いときにはセンスアンプや周辺回路の動作をディスエーブルさせるアドレス遷移検出回路を備えたメモリ装置を提供することにある。
【００１４】
第五に、電源電圧のレベルを感知してセンスアンプや周辺回路の動作を制御することにより、常に正常なセルデータの出力を可能にするアドレス遷移検出回路を提供することにある。
【００１５】
第六に、電源電圧が一定のレベル以上のときに出力動作がエネーブルされるアドレス遷移検出回路を提供することにある。
【００１６】
第七に、電源電圧のレベルを感知して電源検出信号を出力する電源検出回路を備え、その電源検出信号に応じて、電源電圧のレベルが一定のレベル以上の場合にアドレス遷移検出回路の出力信号に応じてチップ動作を遂行するようになったメモリ装置を提供することにある。
【００１７】
第八に、データ読出動作で常に正常なメモリセルデータを出力することができる半導体メモリ装置を提供することにある。
【００１８】
【課題を解決するための手段】
このような目的を達成するために本発明は、外部から印加されるアドレスや制御信号に加えて電源電圧のレベルも少なくとも検出して、電源電圧が適正なレベルにあるときにのみエネーブルされるアドレス遷移検出回路を備え、このアドレス遷移検出回路の出力信号により、チップ内に存在するセンスアンプや周辺回路などの内部回路が制御されることを１つの特徴する。
【００１９】
このために本発明に係るアドレス遷移検出回路は、印加される電源電圧の電圧レベルを検出して電源電圧が適正レベルとなったときに出力を論理変化させる電源検出回路と、アドレスを入力としてその遷移時にパルスを発生する短パルス発生回路と、電源検出回路及び短パルス発生回路の各出力を入力としてこれらに応じてパルスを発生するサメータと、を少なくとも備えるようにしている。
【００２０】
このような構成をもつアドレス遷移検出回路を備えるメモリ装置では、常に、電源電圧が内部回路の動作に適正となるレベル以上でアドレス遷移検出回路がエネーブルされ、センスアンプや周辺回路がそのアドレス遷移検出回路の出力信号（ＡＴＤパルス）によって制御されるので、読出動作時において常に正常な電源電圧で動作することができ、正常なセルデータが出力されるようになる。
【００２１】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。図中の同じ要素に対しては可能な限り同一の符号を使用するものとする。
【００２２】
図１に本発明によるＡＴＤ回路の実施例をブロック構成図で示す。同図に示すようにこの例のＡＴＤ回路は、電源電圧Ｖｃｃと接地電圧Ｖｓｓが加えられる電源端子１００に接続された電源検出回路１１０と、外部から供給されるチップエネーブル信号バーＣＥｘの入力端子１０２から信号バーＣＥｘを受けて内部信号バーＣＥに整形するバッファ１０６に接続された制御信号検出用短パルス発生回路１１２Ａと、外部アドレス信号Ａｘ０、…、Ａｘｎの入力端子１０４から外部アドレス信号Ａｘ０、…、Ａｘｎを受けて内部アドレス信号Ａｐ０、…、Ａｐｎに整形するバッファ１０８に接続されたアドレス検出用短パルス発生回路１１２Ｂと、電源検出回路１１０、制御信号検出用短パルス発生回路１１２Ａ、及びアドレス検出用短パルス発生回路１１２Ｂの各出力信号を入力として、センスアンプや周辺回路を制御する信号ＳＭＯを出力するサメータ１１４と、から構成されている。
【００２３】
制御信号検出用短パルス発生回路１１２Ａ及びアドレス検出用短パルス発生回路１１２Ｂの各詳細回路は、図１３に示したものと同様の回路構成で実施可能なので、ここではその説明を省略する。
【００２４】
図２に図１に示す電源検出回路１１０の回路例を示す。この電源検出回路１１０は、電源電圧Ｖｃｃと接続ノード１２４との間にチャネルが接続され、ゲートが接地電圧Ｖｓｓ端に接続されたｐ形トランジスタ１２２（ＰＭＯＳＦＥＴ）と、接続ノード１２４にチャネルが接続され、ゲートが接地電圧端に接続されたデプレッション形トランジスタ１２６（ＮＭＯＳＦＥＴ）と、デプレッション形トランジスタ１２６と接地電圧Ｖｓｓ端との間にチャネルが形成され、インバータ１２０を通じてチップエネーブル信号バーＣＥをゲートに受けるｎ形トランジスタ１２８（ＮＭＯＳＦＥＴ）と、接続ノード１２４から直列接続されて電源検出信号ＰＤＳを出力するインバータチェーン１３０、１３２、１３４と、から構成される。
【００２５】
チップエネーブル信号バーＣＥの反転信号をゲートに受けるｎ形トランジスタ１２８は、待機（ｓｔａｎｄ−ｂｙ）モードで電源電圧Ｖｃｃから接地電圧Ｖｓｓへの直流電流の発生を防止するためのトランジスタである。また、電源検出信号ＰＤＳが接地電圧Ｖｓｓ（論理“ロウ”）にエネーブルされる電源電圧Ｖｃｃのレベルは、インバータ１３０の入力トリップレベルを調整することで希望のレベルを設定できる。さらに、ｐ形トランジスタ１２２とデプレッション形トランジスタ１２６の種類は論理を考慮して適切に選択可能である。
【００２６】
尚、このような電源検出回路１１０の構成については、本出願人により韓国に１９８８年６月２９日付で特許出願され、１９９２年４月１８日付で特許登録された特許番号第０５０９１９号（出願番号１９８８−７９２９号）に開示されている“電源電圧感知回路”のような構成で実施しても同じ効果を得られる。
【００２７】
図３に図１に示すサメータ１１４の回路例を示す。その構成は、前述の図１４に示したような回路に加えて、接続ノード１４６と接地電圧Ｖｓｓ端との間にチャネルが形成され、電源検出信号ＰＤＳをゲートに受けるＮＭＯＳトランジスタ１４４を更に備えたものとされている。そして、短パルス発生回路１１２Ａ、１１２Ｂの出力信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎ及び電源検出信号ＰＤＳのうちのいずれか１つが論理“ハイ”で入力されるときに、接続ノード１４６が論理“ロウ”となり、これによりインバータ１５４を経て論理“ハイ”の信号ＳＭＯが出力されるようになっている。
【００２８】
この図１〜図３に示す実施例の出力動作について、図４及び図５のタイミングを示す波形図を参照して説明する。
【００２９】
外部から印加される電源電圧Ｖｃｃが所定のレベル、すなわち“Ｖｃｃ＝３Ｖ〜６Ｖ”であると、電源検出信号ＰＤＳの論理状態は接地電圧Ｖｓｓのレベルとして一定になる。そして、外部から入力されるアドレスやチップエネーブル信号の変化を感知して信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎにパルスが生じると、この信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎを入力とするサメータ１１４から信号ＳＭＯが発生される。したがって、電源電圧Ｖｃｃが一定であれば、ＡＴＤ回路及びそれに係る回路も電源電圧Ｖｃｃから接地電圧Ｖｓｓの間をフルスイング（ｆｕｌｌ−ｓｗｉｎｇ）可能でセンスアンプや周辺回路は正常動作する。このように電源電圧Ｖｃｃが正常な状態で供給されるときには図４のような信号特性を有する。
【００３０】
一方、アドレスの変動やチップエネーブル信号の入力が、安定した電源電圧Ｖｃｃの印加に先行する場合は、次のようになる。これは主に、チップのパワーアップ時における場合が想定される。
【００３１】
まず、外部から入力されるアドレスやチップエネーブル信号が電圧レベルＶＩＨ／ＶＩＬ（論理１／０）に固定されており、その後、電源電圧Ｖｃｃが０Ｖから所定の時間で立上がると（上昇する電源電圧Ｖｃｃの値は例えば０→６Ｖ、又は０→３Ｖ）、電源検出回路１１０の電源検出信号ＰＤＳはある一定の電圧までは電源電圧Ｖｃｃに沿って論理“ハイ”として上昇する。そして、インバータ１３０の入力トリップレベル（ｔｒｉｐ  ｌｅｖｅｌ）を越えたとき、電源検出信号ＰＤＳは論理“ロウ”となる。これに関しては上述の特許番号第０５０９１９号に詳細に開示されている。
【００３２】
すなわち、電源検出信号ＰＤＳは、電源電圧Ｖｃｃがセンスアンプや周辺回路の正常な動作が可能な電圧まで上昇した後に論理“ロウ”となってサメータ１１４の出力、つまり信号ＳＭＯを論理“ロウ”とする。したがって、センスアンプや周辺回路は信号ＳＭＯの論理“ハイ”から論理“ロウ”へのエッジで動作開始することになるが、このときには電源電圧Ｖｃｃは適正レベルに達しているので正常な動作を行うことができる。つまり、電源電圧Ｖｃｃの印加レベルがセンスアンプや周辺回路を正常動作させ得る電圧レベル以上となって初めて電源検出信号ＰＤＳは論理“ロウ”となり、サメータ１１４の出力信号ＳＭＯを論理“ロウ”へ遷移させるので、センスアンプや周辺回路は安定した正常動作を遂行でき、結果的に正常なセルデータの読出が可能となる。
【００３３】
図１乃至図３に示した回路構成は本発明の技術的思想に立脚して実現した最適の実施例であるが、これら回路の詳細構成は、図１のブロック構成に基づくものであれば他にも各種の実施形態があるのは当然である。また、図１に示す構成では、電源端子に接続された回路を構成して電源電圧のレベルを感知することによりＡＴＤ回路の動作を制御するようにしているが、電源電圧を感知する手段や方法は本発明の技術的範囲内で他にも種々の実施形態が可能である。
【００３４】
次に図６に、本発明の他の実施例による半導体メモリ装置（この例ではＥＥＰＲＯＭ）のセルアレイ及びその周辺回路を示す。同図に示す実施例は、セルアレイ２４と、外部から入力されるアドレス信号ＡＤＤをバッファリングする入力バッファ１０に接続され、入力バッファ１０から出力されるアドレス信号Ａｄｄをデコーディングしてセルアレイ２４内のメモリセルを指定するためのＸ−Ｙデコーダ１４、Ｘデコーダ１６及びＹデコーダ１６′と、外部から入力されるアドレス信号の遷移を感知するＡＴＤ回路２０と、ＡＴＤ回路２０に接続されたプリチャージ及び等化回路２２と、プリチャージ及び等化回路２２から出力される等化信号ＥＱＳを受け、また電源検出回路２０６から出力される電源検出信号バーＰＤＳにより制御されるセンスアンプ及びデータラッチ制御回路２０２と、プリチャージ及び等化回路２２から出力されるプリチャージ信号ＰＲＥ、及びセンスアンプ及びデータラッチ制御回路２０２から出力されるデータラッチ信号ＤＬＳ、センスアンプ制御信号ＳＡＣＳにより制御されて、Ｙパス１８を介してメモリセルから出力されたデータをラッチし、セルデータを増幅するセンスアンプ及びデータラッチ回路２６と、から構成される。
【００３５】
この図６に示す半導体メモリ装置の動作の特徴を説明する。入力バッファ１０を通じて外部から入力されるアドレスのうち、いずれか１つにでも変化が発生すると、ＡＴＤ回路２０がこれを感知してＡＴＤパルスを発生する。ＡＴＤ回路２０から発生されたパルスに基づいて、プリチャージ及び等化回路２２とデータラッチ及びセンスアンプ制御回路２０２で必要な制御信号が発生され、それにより、センスアンプ及びデータラッチ回路２６において、セルアレイ２４から読出されたデータを外部へ伝送したり、あるいはセルアレイ２４にデータを書込む動作が制御される。
【００３６】
さらに、センスアンプ及びデータラッチ制御回路２０２は、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが印加される電源回路２０４に接続された電源検出回路２０６からの電源検出信号バーＰＤＳによって制御される。
【００３７】
図１に示すサメータ１１４では、電源検出回路１１０の電源検出信号ＰＤＳと、制御信号検出用短パルス発生回路１１２Ａの出力信号及びアドレス検出用短パルス発生回路１１２Ｂの出力信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎとを入力としてプリチャージ及び等化回路２２を制御する信号ＳＭＯを出力する構成とした。一方、図６に示す実施例のＡＴＤ回路におけるサメータ４０は、制御信号検出用短パルス発生回路１１２Ａの出力信号及びアドレス検出用短パルス発生回路１１２Ｂの出力信号Ｓｐ０、バーＳｐ０、…、Ｓｐｎ、バーＳｐｎを入力とし、プリチャージ及び等化回路２２を制御する信号ＳＭＯを出力するようになっている。
【００３８】
図７は、図６に示すＡＴＤ回路２０とその関連回路の概略ブロック構成を示している。同図より分かるようにこの例のＡＴＤ回路２０の構成は、外部から供給されるチップエネーブル信号バーＣＥｘの入力端子１０２からチップエネーブル信号バーＣＥｘを受けて内部信号バーＣＥに整形化するバッファ１０６に接続された制御信号検出用短パルス発生回路１１２Ａと、外部アドレス信号Ａｘ０、…、Ａｘｎの入力端子１０４から外部アドレス信号Ａｘ０、…Ａｘｎを受けて内部アドレス信号Ａｐ０、…、Ａｐｎに整形化するバッファ１０８に接続されたアドレス検出用短パルス発生回路１１２Ｂと、制御信号検出用短パルス発生回路１１２Ａ及びアドレス検出用短パルス発生回路１１２Ｂの各出力信号を入力としてプリチャージ及び等化回路２２を制御する信号ＳＭＯを出力するサメータ１１４と、から構成されている。そして同図に示すように、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓが入力される電源回路１００に接続された電源検出回路２０６から電源検出信号バーＰＤＳを出力し、センスアンプ及びデータラッチ制御回路２０２を制御している。
【００３９】
図７に示す短パルス発生回路１１２Ａ、１１２Ｂは図１の実施例における短パルス発生回路と同じ構成とされて動作し、また、図７に示すサメータ４０は図１４に示したサメータと同じ構成で実施し得る。
【００４０】
図８には、図７に示す電源検出回路２０６の回路例を示している。この電源検出回路２０６の構成は、電源電圧Ｖｃｃ端と接続ノードＮ１との間にチャネルが接続され、ゲート端子に接地電圧Ｖｓｓを受けるＰＭＯＳトランジスタ１２２と、接続ノードＮ１にチャネルが接続され、ゲート端子に接地電圧Ｖｓｓを受けるデプレッション形トランジスタ１２６と、デプレッション形トランジスタ１２６と接地電圧Ｖｓｓ端との間に接続され、ゲート端子にインバータ１２０を介してチップエネーブル信号バーＣＥを受けるＮＭＯＳトランジスタ１２８と、接続ノードＮ１から直列接続されて電源検出信号バーＰＤＳを出力するインバータ１３０、１３４、１３６、２０８と、からなるものである。
【００４１】
図１０に、図６及び図７に示すセンスアンプ及びデータラッチ制御回路２０２の回路例を示す。センスアンプ制御信号ＳＡＣＳを出力する部分は、プリチャージ及び等化回路２２から出力される信号ＥＱＳを入力とするインバータ２１０と、インバータ２１０の出力信号を所定時間遅延するための遅延回路２１２と、この遅延回路２１２に接続されるインバータ２１４と、信号ＥＱＳ及びインバータ２１４の出力信号を入力とするＮＡＮＤゲート２１６と、ＮＡＮＤゲート２１６に接続されるインバータ２１８と、インバータ２１８の出力信号と電源検出信号バーＰＤＳを入力とするＮＡＮＤゲート２２０と、このＮＡＮＤゲート２２０の出力信号を入力としてセンスアンプ制御信号ＳＡＣＳを発生するインバータ２２２と、から構成される。
【００４２】
また、データラッチ信号ＤＬＳを出力する部分は、信号ＥＱＳを入力とするインバータ２２６と、インバータ２２６の出力信号を所定時間遅延するための遅延回路２２８と、遅延回路２２８に接続されるインバータ２３０と、信号ＥＱＳ及びインバータ２３０の出力信号を入力とするＮＡＮＤゲート２３２と、このＮＡＮＤゲート２３２の出力信号を入力とするインバータ２３４と、インバータ２１８の出力信号を反転させるインバータ２２４及びインバータ２３４の各出力信号を入力とするＮＡＮＤゲート２３６と、ＮＡＮＤゲート２３６の出力信号及び電源検出信号バーＰＤＳを入力とするＮＡＮＤゲート２３８と、ＮＡＮＤゲート２３８の出力信号を入力としてデータラッチ信号ＤＬＳを発生するためのインバータ２４０と、から構成される。
【００４３】
次に、図７乃至図１０を参照してこの実施例による半導体メモリ装置の動作をより詳細に説明する。まず、パワーアップ時に、アドレス信号及びチップエネーブル信号が電圧レベルＶＩＨ／ＶＩＬに固定された状態で、外部電源電圧Ｖｃｃが０Ｖから所定時間で立上がると、電源検出回路２０６から出力される電源検出信号バーＰＤＳは、電源電圧Ｖｃｃが０．０Ｖ〜３．０Ｖの範囲内では論理“ロウ”に維持される。したがってこのときは、図１０のセンスアンプ及びデータラッチ制御回路２０２において、ＮＡＮＤゲート２２０、２３８の一入力信号である電源検出信号バーＰＤＳにより、ノードＰ及びノードＱの論理状態に関係なくセンスアンプ制御信号ＳＡＣＳ及びデータラッチ信号ＤＬＳは論理“ロウ”とされ、図６に示すセンスアンプ及びデータラッチ回路２６は継続してエネーブルとされる。すなわち、電源電圧Ｖｃｃのレベルが０．０Ｖ〜３．０Ｖの場合にはデータラッチ動作などは行われない。
【００４４】
一方、外部から印加される電源電圧Ｖｃｃが立上がって３．０Ｖ〜６．０Ｖの範囲、すなわち適正レベルになると、図９に示すように電源検出信号バーＰＤＳが論理“ハイ”となり、したがって、図１０に示すＮＡＮＤゲート２２０、２３８の出力に影響しなくなる。その結果、プリチャージ及び等化回路２２から出力される信号ＥＱＳの入力に応じてセンスアンプ制御信号ＳＡＣＳ及びデータラッチ信号ＤＬＳはパルス状に発生され、正常な半導体メモリ装置の動作が可能となる。
【００４５】
つまり、この例の半導体メモリ装置においては、電源電圧Ｖｃｃの電圧レベルが所定レベル以上の適正範囲にあるときには、ＡＴＤ回路２０の出力信号に応答してセンスアンプ制御信号ＳＡＣＳ及びデータラッチ信号ＤＬＳが制御され、電源電圧Ｖｃｃの電圧レベルが所定の電圧レベルより低い適正範囲外にあるときには、電源検出信号バーＰＤＳによりセンスアンプ制御信号ＳＡＣＳ及びデータラッチ信号ＤＬＳが抑止される。
【００４６】
【発明の効果】
以上述べてきたように本発明によれば、電源電圧が適正レベルにありセンスアンプや周辺回路が正常に動作できるときに出力がエネーブルされるアドレス遷移検出回路を備えたメモリ装置を提供できる。また、電源電圧の電圧レベルを感知し、その電圧レベルが一定のレベル以上の場合にはアドレス遷移検出回路の出力信号に対応してチップ動作を遂行でき、一定のレベルより低いときには電源検出回路から出力される電源検出信号により制御されて、常に正常な動作を行えるメモリ装置を提供することができる。その結果、パワーアップ時などの誤動作によるエラー発生を防止して、常に正常な安定した読出動作を遂行できるメモリ装置を提供できるようになる。
【図面の簡単な説明】
【図１】本発明の実施例を示すアドレス遷移検出回路のブロック構成図。
【図２】図１に示す電源検出回路の回路例を示す回路図。
【図３】図１に示すサメータの回路例を示す回路図。
【図４】図１に示すアドレス遷移検出回路に適正な電源電圧が印加されている状態での信号タイミングを示す波形図。
【図５】図１に示すアドレス遷移検出回路における電源電圧立上げ時の信号状態を示す波形図。
【図６】本発明の実施例を示す半導体メモリ装置のブロック構成図。
【図７】図６に示すアドレス遷移検出回路の構成例とその関連回路を示すブロック構成図。
【図８】図６及び図７に示す電源検出回路の回路例を示す回路図。
【図９】図８に示す回路の出力状態を示す波形図。
【図１０】図６及び７に示すセンスアンプ及びデータラッチ制御回路の回路例を示す回路図。
【図１１】従来における一般的な半導体メモリ装置のセルアレイ及びその周辺回路を示すブロック構成図。
【図１２】従来技術によるアドレス遷移検出回路を示すブロック構成図。
【図１３】図１２に示す短パルス発生回路の回路構成を示す回路図。
【図１４】図１２に示すサメータの回路構成を示す回路図。
【図１５】図１２に示すアドレス遷移検出回路に適正な電源電圧が印加されている状態での信号タイミングを示す波形図。
【図１６】図１２に示すアドレス遷移検出回路における電源電圧立上げ時の信号状態を示す波形図。
【符号の説明】
２２  プリチャージ及び等化回路
２６  センスアンプ及びデータラッチ回路
１００、２０４  電源端子
１１０、２０６  電源検出回路
１１２Ａ  制御信号検出用短パルス発生回路
１１２Ｂ  アドレス検出用短パルス発生回路
１１４  サメータ
２０２  センスアンプ及びデータラッチ制御回路
ＰＤＳ  電源検出信号
ＰＲＥ  プリチャージ信号
ＤＬＳ  データラッチ制御信号
ＳＡＣＳ  センスアンプ制御信号
【図１】
0003568573.tif 000002
【図２】
0003568573.tif 000003
【図３】
0003568573.tif 000004
【図４】
0003568573.tif 000005
【図５】
0003568573.tif 000006
【図６】
0003568573.tif 000007
【図７】
0003568573.tif 000008
【図８】
0003568573.tif 000009
【図９】
0003568573.tif 000010
【図１０】
0003568573.tif 000011
【図１１】
0003568573.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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