(57)【特許請求の範囲】
【請求項１】
入力信号に応答して電流が出力端から流出し又は該出力端に流入する出力回路と、
互いに対向する第１及び第２電極を備えた第１キャパシタと、
該第１電極と該出力端との間に接続された第１転送ゲートと、第１電源電位供給線と該第１電極との間に接続された第１スイッチングトランジスタとを含み、該第２電極が第２電源電位供給線に接続されたソース電流補助回路と、
互いに対向する第３及び第４電極を備えた第２キャパシタと、該第３電極と該出力端との間に接続された第２転送ゲートと、該第２電源電位供給線と該第３電極との間に接続された第２スイッチングトランジスタとを含み、該第４電極が該第２電源電位供給線に接続されたシンク電流補助回路と、
該出力回路が電流を流出する際に該第１転送ゲートを一時的にオンにし該第１スイッチングトランジスタを一時的にオフにすることにより、該第１キャパシタを放電させ、該出力回路に電流が流入する際に該第２転送ゲートを一時的にオンにし該第２スイッチングトランジスタを一時的にオフにすることにより、該第２キャパシタを充電させる制御回路と、
を有することを特徴とする半導体装置。
【請求項２】
上記第１キャパシタは、上記第１電極と上記第２電極との間に誘電体が介装されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記第１電極と上記第１スイッチングトランジスタとの間に接続された第１抵抗をさらに有することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
上記出力回路は、出力イネーブル信号が不活性の時に出力が高インピーダンス状態となり、
上記制御回路は、該出力イネーブル信号が活性化するタイミングで上記第１転送ゲートをオフからオンにする、
ことを特徴とする請求項３記載の半導体装置。
【請求項５】
上記制御回路は、上記出力端の電位が立ち上がる途中で、オンになっている上記第１転送ゲートをオフにすることを特徴とする請求項４記載の半導体装置。
【請求項６】
上記第２キャパシタは、上記第３電極と上記第４電極との間に誘電体が介装されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
上記第３電極と上記第２スイッチングトランジスタとの間に接続された第２抵抗をさらに有することを特徴とする請求項１又は６記載の半導体装置。
【請求項８】
上記出力回路は、出力イネーブル信号が不活性の時に出力が高インピーダンス状態となり、
上記制御回路は、該出力イネーブル信号が活性化するタイミングで上記第２転送ゲートをオフからオンにする、
ことを特徴とする請求項７記載の半導体装置。
【請求項９】
上記制御回路は、上記出力端の電位が立ち下がる途中で、オンになっている上記第２転送ゲートをオフにすることを特徴とする請求項８記載の半導体装置。
【請求項１０】
上記半導体装置は、データバスライン上に読み出した信号を増幅し上記入力信号として上記出力回路に供給する出力アンプを備えた記憶装置であり、
上記制御回路は、該入力信号に基づき該出力回路に対する電流の流出又は流入を知得してそれぞれ上記第１又は第２転送ゲートを制御することを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動能力増幅用の出力バッファ回路を備えた半導体装置に関する。
【０００２】
【従来の技術】
図７に示す如く、半導体装置１０の出力段には、駆動能力増幅用の出力回路１１が備えられている。この回路１１では、電源電位供給線ＶＤＤとグランド線との間にＰＭＯＳトランジスタ１２とＮＭＯＳトランジスタ１３とが直列接続されている。ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１３のゲート電位は、入力信号ＡＯ及び出力イネーブル信号ＯＥに応答して、論理回路１４により制御される。トランジスタ１２及び１３のドレインは、出力パッド１５を介して出力端子１６に接続されている。出力端子１６は、他の回路１７の入力端子１８に接続されている。
【０００３】
出力イネーブル信号ＯＥが低レベルの場合、信号ＡＯによらずトランジスタ１２及び１３のゲートがそれぞれ高レベル及び低レベルになって、ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１３がオフになり、出力回路１１の出力ＤＯがハイインピーダンス状態となる。
【０００４】
出力イネーブル信号ＯＥが高レベルの場合、論理回路１４がスルー状態となり、信号ＡＯが低レベルのときにはＰＭＯＳトランジスタ１２がオン、ＮＭＯＳトランジスタ１３がオフとなって電源電位供給線ＶＤＤからＰＭＯＳトランジスタ１２を通り回路１７側へソース電流ＩＨが流れ、信号ＡＯが高レベルのときにはＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１３がそれぞれオフ及びオンになって回路１７側からＮＭＯＳトランジスタ１３を通ってシンク電流ＩＬが流れる。
【０００５】
点線で示す負荷容量ＣＬは、出力回路１１の出力端からみた負荷容量を示している。この負荷容量ＣＬは、比較的面積が広い出力パッド１５及び出力端子１６の容量と、これらに接続された比較的長い配線の容量とを含むので、大きく、入力端子１８での信号波形が鈍って動作速度が遅くなる。
【０００６】
【発明が解決しようとする課題】
半導体装置では、動作速度の高速化が要求されており、この要求を満たすためにソース電流ＩＨ及びシンク電流ＩＬを大きくすると、ソース電流ＩＨが流れる時に電源電位ＶＤＤが一時的に低下し、シンク電流ＩＬが流れる時にグランド電位が一時的に上昇して、電源ノイズが発生する。
【０００７】
また、電流ＩＨ及びＩＬを大きくするためには、トランジスタ１２及び１３のサイズを大きくしなければならないので、半導体チップ面積が増加してコスト高となる。
【０００８】
本発明の目的は、このような問題点に鑑み、動作を高速化すると共に電源電位の変動を抑制することが可能な半導体装置を提供することにある。
【０００９】
本発明の他の目的は、動作を高速化すると共に、チップ面積の増大を抑制することが可能な半導体装置を提供することにある。
【００１０】
【課題を解決するための手段及びその作用効果】
本発明による半導体装置の第１態様では、入力信号に応答して電流が出力端から流出し又は該出力端に流入する出力回路と、
互いに対向する第１及び第２電極を備えた第１キャパシタと、
該第１電極と該出力端との間に接続された第１転送ゲートと、第１電源電位供給線と該第１電極との間に接続された第１スイッチングトランジスタとを含み、該第２電極が第２電源電位供給線に接続されたソース電流補助回路と、
互いに対向する第３及び第４電極を備えた第２キャパシタと、該第３電極と該出力端との間に接続された第２転送ゲートと、該第２電源電位供給線と該第３電極との間に接続された第２スイッチングトランジスタとを含み、該第４電極が該第２電源電位供給線に接続されたシンク電流補助回路と、
該出力回路が電流を流出する際に該第１転送ゲートを一時的にオンにし該第１スイッチングトランジスタを一時的にオフにすることにより、該第１キャパシタを放電させ、該出力回路に電流が流入する際に該第２転送ゲートを一時的にオンにし該第２スイッチングトランジスタを一時的にオフにすることにより、該第２キャパシタを充電させる制御回路とを有する。
【００１１】
この第１態様によれば、出力回路がソース電流を流出する際に第１キャパシタの放電による補助ソース電流が加えられるので、出力回路からの電流のみの場合よりも動作が高速になる。また、第１転送ゲートがオンである間、第１スイッチングトランジスタがオフにされるので、この放電は第１電源電位供給線からの電流とは別であり、第１電源電位供給線の一時的な電位低下が抑制される。
さらに、出力回路にシンク電流が流入する際に第２キャパシタの充電による補助シンク電流が加えられるので、出力回路への電流のみの場合よりも動作が高速になる。また、第２転送ゲートがオンである間、第２スイッチングトランジスタがオフにされるので、この充電は第２電源電位供給線への電流とは別であり、第２電源電位供給線の一時的な電位上昇が抑制される。
【００１２】
本発明の第２態様では、第１態様において、上記第１キャパシタは、上記電極間に誘電体が介装されている。
【００１３】
請求項１の発明によれば第１キャパシタのチップ上占有面積が必要になるが、この誘電体の比誘電率を大きくすることにより、この面積と出力回路の面積との和を、出力回路のみで請求項１と同じ動作速度を達成可能にした該出力回路の面積よりも狭くすることができる。
【００１４】
本発明の第３態様では、第１又は第２態様において、上記第１キャパシタの上記一端と第１電源電位供給線との間に接続された第１抵抗をさらに有する。
【００１５】
この第３態様によれば、第１抵抗により第１キャパシタの充電電流値が制限されるので、充電による第１電源電位の一時的な低下が抑制される。
【００１６】
本発明の第４態様では、第３態様において、上記出力回路は、出力イネーブル信号が不活性の時に出力が高インピーダンス状態となり、
上記制御回路は、該出力イネーブル信号が活性化するタイミングで上記第１転送ゲートをオフからオンにする。
【００１７】
この第４態様によれば、出力回路の立ち上がりの傾斜を効果的に大きくすることができる。
【００１８】
本発明の第５態様では、第４態様において、上記制御回路は、上記出力端の電位が立ち上がる途中で、オンになっている上記第１転送ゲートをオフにする。
【００１９】
この第５態様によれば、補助ソース電流の向きが逆になるのを防止することができる。動作の高速化のためには、該途中まで補助ソース電流を利用できれば充分である。
【００２４】
本発明の第６態様では、第１態様において、上記第２キャパシタは、上記第３電極と上記第４電極との間に誘電体が介装されている。
【００２５】
この第６態様によれば、第１及び第２キャパシタのチップ上占有面積が必要になるが、この誘電体の比誘電率を大きくすることにより、この面積と出力回路の面積との和を、出力回路のみで第１態様と同じ動作速度を達成可能にした該出力回路の面積よりも狭くすることができる。
【００２６】
本発明の第７態様では、第１又は第６態様において、上記第３電極と上記第２スイッチングトランジスタとの間に接続された第２抵抗をさらに有する。
【００２７】
この第７態様によれば、第２抵抗により第２キャパシタの放電電流値が制限されるので、放電による第２電源電位の一時的な上昇が抑制される。
【００２８】
本発明の第８態様では、第７態様において、上記出力回路は、出力イネーブル信号が不活性の時に出力が高インピーダンス状態となり、
上記制御回路は、該出力イネーブル信号が活性化するタイミングで上記第２転送ゲートをオフからオンにする。
【００２９】
この第８態様によれば、出力回路の立ち下がりの傾斜を効果的に大きくすることができる。
【００３０】
本発明の第９態様では、第８態様において、上記制御回路は、上記出力端の電位が立ち下がる途中で、オンになっている上記第２転送ゲートをオフにする。
【００３１】
この第９態様によれば、第２キャパシタへの補助シンク電流の向きが逆になるのを防止することができる。動作の高速化のためには、該途中まで補助シンク電流を利用できれば充分である。
【００３４】
本発明の第１０態様では、第１〜９態様のいずれか１つにおいて、上記半導体装置は、データバスライン上に読み出した信号を増幅し上記入力信号として上記出力回路に供給する出力アンプを備えた記憶装置であり、
上記制御回路は、該入力信号に基づき該出力回路に対する電流の流出又は流入を知得してそれぞれ上記第１又は第２転送ゲートを制御する。
【００３５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施形態を説明する。
【００３６】
［第１実施形態］
図１は、本発明の第１実施形態の半導体記憶装置２０の概略構成を示すブロック図である。
【００３７】
本発明が適用される半導体記憶装置２０は、少なくともデータ読出機能を備えていればよく、その種類は限定されない。
【００３８】
半導体記憶装置２０では、アドレス入力端子２１に供給された行アドレスＲＡが行アドレスバッファレジスタ２２Ａに保持され、この行アドレスＲＡが行アドレスデコーダ２３Ａでデコードされてメモリセルアレイ２４内のワード線が選択される。これにより、選択されたワード線に接続されたメモリセルからビット線上に信号が読み出される。例えば、第ｉ行のワード線ＷＬｉが選択されてメモリセルＭＣｉｊの内容が第ｊ列のビット線ＢＬｊ上に読み出される。次にセンスアンプ２５が活性化されて、読み出された信号が増幅される。
【００３９】
アドレス入力端子２１に供給された列アドレスＣＡが列アドレスバッファレジスタ２２Ｂに保持され、この列アドレスＣＡが列アドレスデコーダ２３Ｂでデコードされてコラムスイッチ回路２６内のスイッチが選択的にオンにされる。増幅された信号のうちコラムスイッチ回路２６で選択されたものが、電位がリセットされているデータバスライン上に送られ、出力アンプ２７で増幅され、信号ＡＯとして出力バッファ回路２８に供給される。
【００４０】
出力アンプ２７の出力が確定していると推定できる時点、例えばコラムスイッチがオンにされてから所定時間経過した時点において、制御回路２９から出力バッファ回路２８に供給される出力イネーブル信号ＯＥが高レベルになり、出力バッファ回路２８の出力ＤＯが有効になる。制御回路２９は、全体の動作のタイミングを制御を制御する。充放電制御回路３０は、信号ＡＯ及び出力イネーブル信号ＯＥに基づき、図３又は図４に示す相補的なリセット信号ＲＳＴ及び＊ＲＳＴ並びに制御信号ＣＴＬ１及びＣＴＬ２を生成して、出力バッファ回路２８に供給する。
【００４１】
図２は、出力バッファ回路２８の構成例を示す回路図である。
【００４２】
出力バッファ回路２８は、図７の出力回路１１に対応した出力回路３１と、この回路３１から流出するソース電流ＩＨを補助するためのソース電流補助回路３２と、出力回路３１に流入するシンク電流ＩＬを補助するためのシンク電流補助回路３３とを備えている。
【００４３】
出力回路３１では、図７の論理回路１４を備える替わりに、ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１３のドレインと出力パッド１５との間に、転送ゲートとしてのＮＭＯＳトランジスタＴ０が接続され、トランジスタＴ０のゲート電極に出力イネーブル信号ＯＥが供給され、トランジスタ１２と１３のゲート電極間が接続されてこれに信号ＡＯが供給される。
【００４４】
ソース電流補助回路３２では、キャパシタＣ１の一端が抵抗Ｒ１及びＰＭＯＳトランジスタＳＷ１を介して電源電位供給線ＶＤＤに接続され、キャパシタＣ１の他端がグランド線に接続されており、ＰＭＯＳトランジスタＳＷ１をオンにすることによりキャパシタＣ１を充電（リセット）可能となっている。キャパシタＣ１の該一端は、転送ゲートとしてのＮＭＯＳトランジスタＴ１を介して出力パッド１５に接続されており、ソース電流ＩＨが流出するときにＮＭＯＳトランジスタＴ１をオンにすることにより、キャパシタＣ１が放電されてソース電流ＩＨを補助するための電流ＩＨＡが流出する。トランジスタＳＷ１及びＴ１のゲート電極にはそれぞれ、リセット信号＊ＲＳＴ及び放電制御信号ＣＴＬ１が供給される。
【００４５】
シンク電流補助回路３３では、キャパシタＣ２の一端が抵抗Ｒ２及びＮＭＯＳトランジスタＳＷ２を介してキャパシタＣ２の他端に接続され、この他端がグランド線に接続されており、ＮＭＯＳトランジスタＳＷ２をオンにすることによりキャパシタＣ２を放電（リセット）可能となっている。キャパシタＣ２の該一端は、転送ゲートとしてのＮＭＯＳトランジスタＴ２を介して出力パッド１５に接続されており、出力端子１６からのシンク電流が流入する時にＮＭＯＳトランジスタＴ２をオンにすることにより、この電流の一部が補助シンク電流ＩＬＡとしてＮＭＯＳトランジスタＴ２を流れて、キャパシタＣ２が充電される。ＮＭＯＳトランジスタＳＷ２及びＴ２のゲート電極にはそれぞれ、リセット信号ＲＳＴ及び充電制御信号ＣＴＬ２が供給される。
【００４６】
キャパシタＣ１及びＣ２の電極間にはそれぞれ、より狭い電極面積で容量を大きくするために比誘電率の大きい誘電体３４及び３５、例えば強誘電体が介装されている。
【００４７】
次に、図３を参照して、低レベルの信号ＡＯが出力回路３１に供給される場合の動作を説明する。
【００４８】
時点ｔ０で列アドレスＣＡが行アドレスバッファレジスタ２２Ａに保持される。この時、出力イネーブル信号ＯＥは低レベルであり、これによりＮＭＯＳトランジスタＴ０がオフになっていて、出力回路３１の出力が高インピーダンス状態になっている。また、リセット信号＊ＲＳＴ及び制御信号ＣＴＬ１が共に低レベルでＰＭＯＳトランジスタＳＷ１がオン、ＮＭＯＳトランジスタＴ１がオフになっていて、キャパシタＣ１は充電（リセット）状態、シンク電流補助回路３３の出力は高インピーダンス状態になっている。さらに、リセット信号ＲＳＴ及び制御信号ＣＴＬ２がそれぞれ高レベル及び低レベルでＮＭＯＳトランジスタＳＷ２及びＴ２がそれぞれオン及びオフになっていて、キャパシタＣ２が放電（リセット）状態、シンク電流補助回路３３の出力が高インピーダンス状態になっている。
【００４９】
時点ｔ０から所定時間経過した時点ｔ１において、信号ＡＯの低レベルが確定している。これにより、ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１３がそれぞれオン及びオフになっている。図３中のクロスハッチングは、信号レベルが確定していると推定される前であることを示している。時点ｔ１で出力イネーブル信号ＯＥが高レベルに遷移する。これによりＮＭＯＳトランジスタＴ０がオンになって、出力回路３１から出力パッド１５へソース電流ＩＨが流れ出す。充放電制御回路３０はまた、出力イネーブル信号ＯＥの立ち上がりに同期して、互いに相補的なリセット信号ＲＳＴ及び＊ＲＳＴをそれぞれ低レベル及び高レベル高レベルにする。これにより、ＰＭＯＳトランジスタＳＷ１及びＮＭＯＳトランジスタＳＷ２がオフになる。充放電制御回路３０は、時点ｔ１より少し前に信号ＡＯが低レベルであることが分かっており、このことから出力イネーブル信号ＯＥの立ち上がりに同期してさらに、制御信号ＣＴＬ１を高レベルにする。これによりＮＭＯＳトランジスタＴ１がオンになり、キャパシタＣ１が放電されてソース電流補助回路３２から出力パッド１５へ補助ソース電流ＩＨＡが流れ出す。したがって、出力端子１６からソース電流（ＩＨ＋ＩＨＡ）が流出する。
【００５０】
補助ソース電流ＩＨＡは立ち上がりが急であるので、ソース電流（ＩＨ＋ＩＨＡ）の立ち上がりも急になり、ソース電流ＩＨのみの場合よりも動作が高速になる。この時、ＰＭＯＳトランジスタＳＷ１がオフであるので、電源電位供給線ＶＤＤから流れる電流の急変が抑制されて、その電位低下が抑制される。
【００５１】
ソース電流ＩＨ及び補助ソース電流ＩＨＡが流出することにより出力パッド１５の電位が上昇するが、キャパシタＣ１の電圧は逆に低下する。出力パッド１５とキャパシタＣ１の電位が逆転して補助ソース電流ＩＨＡの向きが逆になるのを防止するため、また、動作の高速化のためにはソース電流ＩＨの立ち上がりの途中まで補助ソース電流ＩＨＡを利用できれば充分であることから、時点ｔ１から所定時間経過した時点ｔ２において、充放電制御回路３０はリセット信号＊ＲＳＴ及び制御信号ＣＴＬ１を共に低レベルに戻す。これにより、ＰＭＯＳトランジスタＳＷ１及びＮＭＯＳトランジスタＴ１がそれぞれオン及びオフになって、キャパシタＣ１への充電が開始されると共に、ソース電流補助回路３２がハイインピーダンス状態になる。
【００５２】
キャパシタＣ２のリセット制御を簡単化するためにそのリセットにリセット信号＊ＲＳＴと相補的な信号ＲＳＴを用いているので、時点ｔ１からｔ２までの間においてＮＭＯＳトランジスタＳＷ２がオフになるが、キャパシタＣ２には充分な放電時間が確保されているので問題はない。
【００５３】
時点ｔ３において出力イネーブル信号ＯＥが低レベルに遷移し、これによりＮＭＯＳトランジスタＴ０がオフになって、出力回路３１の出力がハイインピーダンス状態になる。
【００５４】
次に、図４を参照して、高レベルの信号ＡＯが出力回路３１に供給される場合の動作を説明する。
【００５５】
時点ｔ１より少し前迄の動作は、上記の場合と同一である。時点ｔ１において信号ＡＯの高レベルが確定している。これにより、ＰＭＯＳトランジスタ１２及びＮＭＯＳトランジスタ１３がそれぞれオフ及びオンになっている。
【００５６】
充放電制御回路３０は、時点ｔ１より少し前に信号ＡＯが高レベルであることが分かっており、このことから出力イネーブル信号ＯＥの立ち上がりに同期して制御信号ＣＴＬ２を高レベルにする。これにより、ＮＭＯＳトランジスタＴ０及びＴ２がオンになってそれぞれ、出力パッド１５から出力回路３１及びシンク電流補助回路３３へシンク電流ＩＬ及び補助シンク電流ＩＬＡが流入し、キャパシタＣ２が充電される。すなわち、出力端子１６から出力バッファ回路２８内へシンク電流（ＩＬ＋ＩＬＡ）が流入する。
【００５７】
補助シンク電流ＩＬＡは立ち上がりが急であるので、シンク電流（ＩＬ＋ＩＬＡ）の立ち上がりも急になり、シンク電流ＩＬのみの場合よりも動作が高速になる。また、ＮＭＯＳトランジスタＳＷ２がオフになるので、グランド線へ流れる電流の急変が抑制されて、その電位上昇が抑制される。
【００５８】
補助シンク電流ＩＬＡが流入することによりキャパシタＣ２の電圧が上昇する。出力パッド１５とキャパシタＣ２の電位が逆転して補助シンク電流ＩＬＡの向きが逆になるのを防止するため、また、動作の高速化のためにはシンク電流ＩＬの立ち下がりの途中まで補助シンク電流ＩＬＡを利用できれば充分であることから、時点ｔ１から所定時間経過した時点ｔ２において、充放電制御回路３０はリセット信号ＲＳＴ及び制御信号ＣＴＬ２をそれぞれ高レベル及び低レベルに戻す。これにより、ＮＭＯＳトランジスタＳＷ２及びＴ２がそれぞれオン及びオフになって、キャパシタＣ２の放電が開始されると共に、シンク電流補助回路３３がハイインピーダンス状態になる。
【００５９】
時点ｔ１からｔ２までの間においてＰＭＯＳトランジスタＳＷ１がオフになるが、キャパシタＣ１には充分な充電時間が確保されているので問題はない。
【００６０】
時点ｔ３において出力イネーブル信号ＯＥが低レベルに遷移し、これによりＮＭＯＳトランジスタＴ０がオフになって、出力回路３１の出力がハイインピーダンス状態になる。
【００６１】
キャパシタＣ１及びＣ２のチップ上占有面積が必要になるが、キャパシタＣ１及びＣ２の電極間に誘電体を介装して比誘電率を大きくすることができるので、この面積とトランジスタ１２及び１３の面積との和を、トランジスタ１２及び１３のみで本実施形態と同じ動作速度を達成可能なその面積よりも狭くすることができ、さらに、上述のように電源電位の変動を低減することができる。
【００６２】
［第２実施形態］
図５は、本発明の第２実施形態の、図２に対応した回路を示す。
【００６３】
この回路では、ＰＭＯＳトランジスタＳＷ１及びＮＭＯＳトランジスタＳＷ２の（ゲート幅）／（ゲート長）を低減してオン抵抗を増加させることにより、図２の抵抗Ｒ１及びＲ２を省略している。
【００６４】
他の点は、上記第１実施形態と同一である。
【００６５】
［第３実施形態］
図６は、本発明の第３実施形態の、図２に対応した回路を示す。
【００６６】
この回路では、図２のＰＭＯＳトランジスタＳＷ１及びＮＭＯＳトランジスタＳＷ２を省略している。この省略により、補助ソース電流ＩＨＡ又は補助シンク電流ＩＬＡが流れる図２又は図３の期間ｔ１〜ｔ２において電源電位供給線ＶＤＤから又はＧグランド線へ流れる電流が第１実施形態の場合よりも増加するが、抵抗Ｒ１及びＲ２によりこれらを流れる電流が制限される。
【００６７】
また、図２の出力回路３１の替わりに図７の出力回路１１を用いている。
【００６８】
他の点は、上記第１実施形態と同一である。
【００６９】
なお、本発明には外にも種々の変形例が含まれる。
【００７０】
例えば、図２のソース電流補助回路３２において、ＰＭＯＳトランジスタＳＷ１のソース電位をＰＭＯＳトランジスタ１２のソース電位ＶＤＤと同じにする必要はなく、また、キャパシタＣ１の基準電位側電極はグランド電位でなくてもよい。同様に、ＮＭＯＳトランジスタＳＷ２のソース電位及びキャパシタＣ２の基準電位側電極の電位はグランド電位でなくてもよく、例えばこの電極を負電位にして補助シンク電流ＩＬＡを増加させてもよい。
【００７１】
また、本発明の適用はデータ読出機能を備えた半導体記憶装置に限定されず、出力バッファ回路を有する各種半導体に適用可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態の半導体記憶装置の概略構成を示すブロック図である。
【図２】図１中の出力バッファ回路の構成例を示す図である。
【図３】低レベルの信号ＡＯが出力回路に供給される場合の動作を示すタイムチャートである。
【図４】高レベルの信号ＡＯが出力回路に供給される場合の動作を示すタイムチャートである。
【図５】本発明の第２実施形態の、図２に対応した回路を示す図である。
【図６】本発明の第３実施形態の、図２に対応した回路を示す図である。
【図７】従来の半導体記憶装置の概略構成を示すブロック図である。
【符号の説明】
１１、３１  出力回路
１２、ＳＷ１  ＰＭＯＳトランジスタ
１３、ＳＷ２、Ｔ０〜Ｔ２  ＮＭＯＳトランジスタ
１４  論理回路
１５  出力パッド
１６  データ出力端子
２１  アドレス入力端子
２０  半導体記憶装置
２７  出力アンプ
２８  出力バッファ回路
２９  制御回路
３０  充放電制御回路
３２  ソース電流補助回路
３３  シンク電流補助回路
３４、３５  誘電体
Ｃ１、Ｃ２  キャパシタ
ＣＬ  負荷容量
Ｒ１、Ｒ２  抵抗
ＡＯ  信号
ＯＥ  出力イネーブル信号
ＩＨ  ソース電流
ＩＬ  シンク電流
ＩＨＡ  補助ソース電流
ＩＬＡ  補助シンク電流
ＲＳＴ、＊ＲＳＴ  リセット信号
ＣＴＬ１、ＣＴＬ２  制御信号
【図１】
0003598008.tif 000002
【図２】
0003598008.tif 000003
【図３】
0003598008.tif 000004
【図４】
0003598008.tif 000005
【図５】
0003598008.tif 000006
【図６】
0003598008.tif 000007
【図７】
0003598008.tif 000008