(57)【特許請求の範囲】
【請求項１】
データブロックとサーボブロックとを含む記録面を有し、前記サーボブロックには、前記データブロック中のデータを記録再生するヘッドの前記記録面上の位置を制御するためのサーボデータが記録されている記録媒体と、
前記記録媒体から読み出した信号から、前記データブロック中のデータを検出し、第１のバスを用いて出力する信号処理装置と、
前記記録媒体から読み出した信号から検出された前記サーボデータに基づいて、前記データブロック中のデータを記録再生するヘッドの前記記録面上の位置を制御するとともに、前記再生されたデータを前記第１のバスを介して読み込むデータ処理装置と、
前記信号処理装置とデータ処理装置とを制御するプロセッサとを備え、
前記信号処理装置は、アナログ−デジタル変換器と、前記データブロック中のデータと前記読み出し信号から検出され前記アナログ−デジタル変換器によって変換された前記サーボデータを前記第１のバスに選択的に出力する手段とを備え、
前記データ処理装置は、前記第１のバスを介して入力される前記サーボデータを保持する手段と、前記保持された前記サーボデータをCPUに接続するための第２のバスに出力する手段とを備えたことを特徴とするディスク装置。
【請求項２】
前記信号処理装置は、さらに、前記読み出し信号から前記サーボブロックのアドレスを検出する手段を有し、前記選択回路は、前記検出されたサーボブロックのアドレスを、前記第１のバスに出力し、
前記データ処理装置は、前記第１のバスを介して入力される前記サーボブロックのアドレスを保持する手段と、前記保持された前記サーボブロックのアドレスを前記第２のバスに出力することを特徴とする請求項１に記載のディスク装置。
【請求項３】
前記データ処理装置は、前記第１のバスを介して入力された前記サーボブロックのアドレスから、前記データブロックの先頭を示すセクタパルス、データブロックのアドレス、サーボブロックのうち、少なくとも一つの位置情報を算出する手段を備えたことを特徴とする請求項２に記載のディスク装置。
【請求項４】
前記信号処理装置は、前記第１のバスを介して読み書き可能なレジスタを備え、
前記データ処理装置は、前記第２のバスから前記第１のバスを介して前記信号処理装置内の読み書き可能なレジスタへアクセスするためのアクセス手段を備え、
前記プロセッサは、前記アクセス手段を用いて、前記信号処理装置内の前記読み書き可能なレジスタをアクセスすることを特徴とする請求項１ないし３いずれか一に記載のディスク装置。
【請求項５】
データブロックとサーボブロックとを含む記録面を有し、前記サーボブロックには、前記データブロック中のデータを記録再生するヘッドの前記記録面上の位置を制御するためのサーボデータが記録されている記録媒体から信号を読み出し、前記読み出し信号から、前記データブロック中のデータを検出し、第１のバスを用いて出力する信号処理装置において、
アナログ−デジタル変換器と、
前記データブロック中のデータを復号化する回路と、
前記復号化する回路から出力された前記データブロック中のデータと前記読み出し信号から検出され前記アナログ−デジタル変換器によって変換された前記サーボデータを、前記第１のバスに選択的に出力する手段とを備えたことを特徴とする信号処理装置。
【請求項６】
前記アナログーデジタル変換回路は、前記読み出し信号から検出された前記データブロック中のデータをアナログーデジタル変換することを特徴とする請求項５に記載の信号処理装置。
【請求項７】
前記選択手段は、前記サーボブロックに対する処理を指示するサーボゲートがアサートされている期間は、前記サーボデータを前記バスに出力し、前記データブロックに対するリード処理を指示するリードゲートがアサートされている期間は、前記データブロック中のデータを前記バスに出力することを特徴とする請求項５または６に記載の信号処理装置。
【請求項８】
前記信号処理装置は、さらに、前記読み出し信号から前記サーボブロックのアドレスを検出する手段を有し、前記選択手段は、前記検出されたサーボブロックのアドレスを、前記第１のバスに出力することを特徴とする請求項５ないし７いずれか一に記載の信号処理装置。
【請求項９】
前記選択手段は、前記サーボブロックに対する処理を指示するサーボゲートがアサートされている期間は、前記サーボブロックのアドレスまたはバースト信号のアナログーデジタル変換結果を前記第１のバスに出力し、データブロックに対するリード処理を指示するリードゲートがアサートされている期間は前記データブロック中のデータを前記第１のバスに出力することを特徴とする請求項８に記載の信号処理装置。
【請求項１０】
データブロックとサーボブロックとを含む記録面を有する記録媒体から読み出され再生された前記データブロック中のデータを、第１のバスを介して読み込むデータ処理装置において、
前記第１のバスを介して入力される、前記サーボブロック中のサーボデータを保持する手段と、
該保持された前記サーボデータをCPUがアクセスするための第２のバスへ出力する手段とを備えたことを特徴とするデータ処理装置。
【請求項１１】
前記データ処理装置は、前記第１のバスを介して入力される前記サーボブロックのアドレスを保持する手段と、前記保持された前記サーボブロックのアドレスを前記第２のバスに出力し、
前記第１のバスは、双方向のNRZバスであることを特徴とする請求項１０に記載のデータ処理装置。
【請求項１２】
前記データ処理装置は、前記第１のバスを介して入力された前記サーボブロックのアドレスから、前記データブロックの先頭を示すセクタパルス、データブロックのアドレス、サーボブロックの位置情報のうち、少なくとも一つを算出する手段を備え、
前記データブロック中のデータは復号化されたものであることを特徴とする請求項１１に記載のデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディスク装置に関し、特にサーボ情報の処理回路に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータの性能向上と低コスト化に伴い、データ記憶装置、特に磁気ディスク装置に対して大容量化と低コスト化が強く求められている。こうした背景から、ディスク装置の電子回路は年々大容量化技術を盛り込みながら集積化されている。ここで前記電子回路の動作を説明するために、まずディスクフォーマットについて説明する。
【０００３】
図５は、ディスクフォーマットの一例を示している。ディスクフォーマットは、データの記録／再生動作を行うヘッドの記録媒体上の位置を制御するために設けられたサーボセクタ（ＳＳＣＴ７８）と、ユーザデータを格納するために設けられたデータセクタ（ＤＳＣＴ７９）とに大別される。ＳＳＣＴ７８はＡＧＣＧ６０、ＳＶＭＫ６１、ＩＤＸＭ７６／ＳＣＴＭ７７、ＣＹＬ６３、ＳＳＡ６４、ＰＯＳ６５から構成される。
【０００４】
ＡＧＣＧ６０は、サーボ情報の読み出しゲインを調節するために、ＳＶＭＫ６１は、ＳＳＣＴ７８の先頭位置を検出するために設けられた領域である。ＩＤＸＭ７６／ＳＣＴＭ７７は、トラック又はセクタの先頭を識別するために設けられた領域であり、ＣＹＬ６３はシリンダ番号（トラック番号）を、ＳＳＡ６４はサーボセクタアドレスを格納するための領域である。
【０００５】
ＰＯＳ６５は、シリンダ間における詳細なヘッドの位置決め情報を通常４つ（バースト信号Ａ６６、Ｂ６７、Ｃ６８、Ｄ６９）格納しており、詳細なヘッドの位置決め動作（セトリング）と、常に目的のシリンダ上にヘッドを位置付ける追従動作（フォローイング）とを制御するために使用される。
【０００６】
一方、ＤＳＣＴ７９は、ＩＳＧ７０、ＰＬＯ７１、ＢＳ７２、ＤＡＴＡ７３、ＥＣＣ７４、ＰＡＤ７５から構成される。ＩＳＧ７０はディスクの回転変動を吸収するために設けられた領域である。ＰＬＯ７１は、読み出しデータに対するクロック同期をとるために設けられた領域であり、ＢＳ７２は、シリアルデータからパラレルデータに変換するタイミングを検出するために設けられた領域である。ＤＡＴＡ７３は、ユーザのデータを格納する領域であり、ＥＣＣ７４は読み出したＤＡＴＡ７３に誤りがないかチェックし、また誤りがある場合、その誤りを訂正するために設けられた領域である。
【０００７】
次に本フォーマットを制御するための従来の回路構成について、図６から図９を用いて説明する。
【０００８】
図６は、データ面サーボ方式を採用したディスク装置１のシステム構成を示すブロック図である。ディスク装置１は、ディスク制御装置２、信号処理装置１２、モータドライバ１４、Ｒ／Ｗアンプ１３、Ｒ／Ｗヘッド７、データ面記録媒体１５から構成されている。ディスク制御装置２は、データ処理部３、サーボ制御部４、ＣＰＵ５から構成され、更にデータ処理部３はホストインタフェイス制御部１０、バッファ制御部９、ドライブインタフェイス制御部（以下、ドライブＩ／Ｆ制御部）６、ＥＣＣ制御部８、から構成され、データバッファ１１をデータ処理部３に含むこともある。図６は、データ処理部３に含む場合を示している。
【０００９】
この構成において、一般的にデータ処理部３は一つのＬＳＩ（データ処理装置）に集積されている。また、モータドライバ１４と、信号処理装置１２とは各々一つのＬＳＩに集積されている。
【００１０】
以下、図５に示すディスクフォーマットを採用した場合のデータの再生動作を例に挙げ、上記各ブロックの動作について説明する。
【００１１】
ＣＰＵ５は、ホストコンピュータ１６が要求するデータを格納している記録媒体１５上のアドレスを算出し、サーボ制御部４に通知する。サーボ制御部４では、信号処理装置１２を介してＣＹＬ６３とＰＯＳ６５を検出して、要求されたセクタが存在するシリンダ上に、Ｒ／Ｗヘッド７をセトリング、フォローイングさせるための制御信号をモータドライバ１４に出力する。また、図５に示すＳＳＡ６４を検出し、Ｒ／Ｗヘッド７が位置付いているＤＳＣＴ７９のセクタアドレスをドライブＩ／Ｆ制御部６に通知する。モータドライバ１４は上記制御信号に基づき、ボイスコイルモータ（ＶＣＭ）を制御する。また、スピンドルモータに対する制御信号も出力する。
【００１２】
一方、ドライブＩ／Ｆ制御部６では上記サーボ制御部４から通知されたデータセクタアドレスを用いて、目的のセクタであるかを判定し、一致していればデータの読み出しを開始するため、信号処理装置１２に対して読み出し指示信号を与える。Ｒ／Ｗヘッド７およびＲ／Ｗアンプ１３を用いて読み出された信号は、信号処理装置１２において、図５に示したＰＬＯ７１に基づいて、読み出しデータに対する同期がとられ、クロックとＮＲＺデータとに弁別され、さらに図５に示すＤＡＴＡ７３は、ＢＳ７２に基づいてシリアルデータからパラレルデータに変換されて、ドライブＩ／Ｆ制御部６に転送される。
【００１３】
同制御部６では、前記パラレルデータをバッファ制御部９に転送すると同時にＥＣＣ制御部８へも転送する。ＥＣＣ制御部８では、読み出したＤＡＴＡ７３とＥＣＣ７４からＤＡＴＡ７３に対する誤り検出が行われ、誤りが検出された場合、該誤りを訂正することが可能である。誤りがない場合、ＤＡＴＡ７３はバッファ制御部９からデータバッファ１１、更にホストインタフェイス制御部１０を介して、ホストコンピュータ１６に転送される。なお、データの記録動作は、再生動作のほぼ逆の経路で転送されるので、ここでは省略する。
【００１４】
ここで、本発明と関連が深い回路は信号処理装置１２とサーボ制御部４とドライブＩ／Ｆ制御部６である。以下、各々のブロックに関して更に説明する。
【００１５】
図７は、信号処理装置１２の回路構成を示しており、ＡＧＣ１７、フィルタ１８、バースト信号検出部２２、パルスジェネレータ１９、クロックジェネレータ２０、ＥＮ／ＤＥＣ２１、ＣＰＵＩ／Ｆ回路９３Ａから構成されている。ＡＧＣ１７は前記Ｒ／Ｗアンプ１３を介して記録媒体１５から読み出した信号（ＲＤＡＴＡ４４）の振幅ゲインを自動的に調整する。フィルタ１８は該信号のノイズ成分をカットする。パルスジェネレータ１９は読み出したアナログ信号からデジタル信号（パルス）を生成する。
【００１６】
この際、前記ＳＶＭＫ６１、ＩＤＸＭ７６／ＳＣＴＭ７７、ＣＹＬ６３、ＳＳＡ６４はリードデータパルス（ＲＤＰ）３９としてサーボ制御部４に送出される。更にクロックジェネレータ２０は該パルスジェネレータ１９で生成されたパルスに同期したクロックを生成してＥＮ／ＤＥＣ２１に与える。ＥＮ／ＤＥＣ２１は、前記同期クロックを用いてデータの書き込み時はＮＲＺデータに対する符号化を行い、データの読み出し時は該デジタル信号の復号を行う。更に、書き込み時はパラレルデータからシリアルデータへの変換を行い、読み出し時はシリアルデータからパラレルデータへの変換を行う。
【００１７】
またバースト信号検出部２２はフィルタ１８から出力された前記アナログ信号から、後述するサーボ制御部４の指示に従って、各バースト領域に対応したアナログのバースト信号Ａｏｕｔ［０：３］（以下、Ａｏｕｔ３８という）を検出し、送出する。ＣＰＵＩ／Ｆ回路９３Ａは上記各回路内部に配置されたレジスタの読み出しまたは書き込みを行う回路であり、図６に示すようにＣＰＵ５とシリアルＩ／Ｏ９２で接続されている。
【００１８】
図８は、従来のサーボ制御部４のブロック構成例である。サーボ制御部４の中核を成すサーボ制御シーケンサ２３は、ＲＤＰ検出回路２６で検出されるリードテータパルス（ＲＤＰ）３９から前記ＳＶＭＫ６１、ＩＤＸＭ７６／ＳＣＴＭ７７を検出する。そして、これらの信号を基準に、信号処理装置１２内のバースト信号検出部２２に対する検出指示信号としてＳＧ３５、ＤＣＨＧ３６、ＣＨＡ３７を与える。また、ＩＤＸＭ７６を検出した場合、後述するセクタパルス（ＳＣＴＰ）生成回路３２に対してトラックの先頭を検出したことを示すＩＤＸＭＦ５８を生成する。
【００１９】
更にサーボ制御部４では、Ａ／Ｄ変換回路２４を用いて前記Ａｏｕｔ３８をデジタル値に変換し、各デジタル値はＣＰＵ５がリードできるようにバーストレジスタ（Ａ，Ｂ，Ｃ，Ｄ）２５に保持される。また、リードテータパルス（ＲＤＰ）３９からシリンダアドレス（ＣＹＬ）６３とサーボセクタアドレス（ＳＳＡ）６４を求めるために、グレイコード変換器２７とカレントサーボアドレスラッチ２８を設けている。これらバーストレジスタ（Ａ，Ｂ，Ｃ，Ｄ）２５またはカレントサーボアドレスラッチ２８への書き込みは、上記サーボ制御シーケンサ２３からの書き込み指示信号（ＢＳＴＬＴ９０またはＳＡＤＲＬＴ９４）によって行われる。
【００２０】
サーボセクタアドレス（ＳＳＡ）６４はデータセクタインフォメーションテーブル３１に転送され、データセクタインフォメーションテーブル３１では、各ＳＳＡ６４に対応した、当該サーボセクタ７８に続くデータセクタ７９のアドレス（ＤＳＡ）４１と、次のデータセクタ７９の先頭を示すセクタパルス（ＳＣＴＰ）４２の位置と、次のサーボセクタ７８の先頭位置を出力する。
【００２１】
ＳＣＴＰ生成回路３２は、同テーブル３１で示されたＳＣＴＰ４２発生位置でＳＣＴＰ４２を生成するとともに、前記サーボ制御シーケンサ２３で生成したＩＤＸＭＦ５８からインデックスパルス（ＩＤＸＰ）４３の生成も行う。データセクタアドレス生成回路３３は、同テーブル３１で示されたＤＳＡ４１を出力する。スプリットレングス生成回路３４は、後続のサーボセクタ７８の直前に配置されたデータセクタ７９の中で、データ処理を一時的に中断する位置情報（ＳＰＴＬ４０）を出力する。
【００２２】
ＣＰＵＩ／Ｆ回路９３Ｂは、ＣＰＵ５がサーボ制御部４内のレジスタアクセスを行うための回路であり、図６に示すようにＣＰＵアドレス／データバス９１に接続されている。
【００２３】
図９は、ドライブＩ／Ｆ制御部６の構成を示すブロック図である。ドライブＩ／Ｆシーケンサ４６は、ドライブＩ／Ｆ制御部６に入出力される信号の入出力タイミングを制御する。ＩＤ／ＤＡＴＡ比較器４７は、前記サーボ制御部４で検出されたＤＳＡ４１とシーケンサ４６で要求されたＤＳＡとが等しいかを判定する。データ転送部４９は、上記比較結果が一致している場合、データ読み出し要求時は信号処理装置１２からバッファ制御部９へ、また、データ書き込み要求時はバッファ制御部９から信号処理装置１２へデータを転送する。
【００２４】
サーボセクタ７８がデータセクタ７９の途中に配置された場合、データ処理を一時的に中断するために、処理中断回路４８は、前記サーボ制御部４で生成されたＳＰＴＬ４０とＳＧ３５から処理中断指示信号であるスプリットイネーブル（ＳＰＴＥＮ８０）を生成して、各回路に通知する。なお、ＣＰＵＩ／Ｆ回路９３Ｃは、前記サーボ制御部４と同様に、ＣＰＵ５がドライブＩ／Ｆ制御部６内のレジスタアクセスを行うための回路であり、図６に示すようにＣＰＵアドレス／データバス９１に接続されている。
【００２５】
上記説明した従来のディスク装置１では、例えば特開昭５７−８６９１０号公報に記載のように、記録媒体１５から読み出され信号処理装置１２から出力されたバースト信号（Ａｏｕｔ３８）はアナログ値であり、Ａ／Ｄ変換する必要がある。このＡ／Ｄ変換は、図８に示したようなＡ／Ｄ変換回路２４を内蔵したサーボ制御部４か、若くは単体のＡ／Ｄコンバータを用いて行われていた。
【００２６】
【発明が解決しようとする課題】
上記従来技術の様に、バースト信号のＡ／Ｄ変換を、図に示したようなＡ／Ｄ変換回路２４を内蔵しＬＳＩ化したサーボ制御部で行う場合、前記サーボ制御部内でアナログ信号を取り扱うことになる。前記サーボ制御部はＡ／Ｄ変換回路２４以外はデジタル（論理）回路であり、同デジタル回路で発生する動作ノイズがＡ／Ｄ変換回路２４に悪影響を及ぼす。よってその対策のために前記サーボ制御部のＬＳＩ化において、設計工数が増えたり対策回路が必要になるため、コストアップを招いてしまう。更にＡ／Ｄ変換回路２４の内蔵化によってＬＳＩのプロセスアップによるシュリンクが困難になる点も問題である。また、単体のＡ／Ｄコンバータを用いた場合、電子回路の部品点数が増えるのでこれも得策とは言い難い。
【００２７】
ここでＡ／Ｄ変換回路２４とバーストレジスタ２５を、アナログ信号を取り扱う前記信号処理装置１２に内蔵する場合を考える。この場合、上記問題は軽減されるが、図８に示したバーストレジスタ（Ａ，Ｂ，Ｃ，Ｄ）２５をＣＰＵ５がリードできなくてはならない。このとき前記図６に示したＣＰＵシリアルＩ／Ｏ９２を用いるとバーストレジスタの読み込みに時間がかかり高速なサーボ制御には向かない。
【００２８】
また図６に示すＣＰＵアドレス／データバス９１を用いるとパラレルで読み込むことができるが、信号処理装置１２に該ＣＰＵアドレス／データバス９１を接続するための端子が必要となる。このためＬＳＩ化されている信号処理装置１２の端子数が大幅に増加してしまう。
【００２９】
更に、この場合には別の問題が生じる。すなわち、媒体データの書き込みまたは読み出し処理中に、ＣＰＵ５は、このバーストレジスタ２５や、データ処理部３内に配置された種々のレジスタをアクセスする。このため、ＣＰＵアドレス／データバス９１上の値が様々に変化するので信号処理装置１２の内部にデジタルノイズが発生し、このノイズの影響により信号処理装置１２のＡ／Ｄ変換回路２４が誤動作するおそれがある。この誤動作を防止するために価格が上昇するおそれもある。
【００３０】
したがって、本発明の目的は上記ディスク装置内の回路構成を最適化することにより上記課題を解決し、低価格で高信頼性のディスク装置を提供することである。
【００３１】
具体的な本発明の目的は、信号処理装置、サーボ制御部、ドライブＩ／Ｆ制御部の回路構成を最適化することにより、ディスク装置またはディスク装置用電子回路の低コスト化を図ることである。
【００３２】
また、具体的な本発明の目的は、信号処理装置、サーボ制御部、ドライブＩ／Ｆ制御部の回路構成を最適化することにより、ディスク装置またはディスク装置用電子回路の高信頼化を図ることである。
【００３３】
また、具体的な本発明の目的は、バースト信号のアナログーデジタル変換を信号処理装置において行う際、これを集積したＬＳＩの端子数の増加を抑制することによってディスク装置またはディスク装置用電子回路の低価格化を図ることである。
【００３４】
また、具体的な本発明の目的は、バースト信号のアナログーデジタル変換を信号処理装置において行う際、ノイズの発生を抑えてディスク装置またはディスク装置用電子回路の高信頼化を図ることである。
【００３５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、データブロックとサーボブロックとを含む記録面を有し、サーボブロックには、データブロック中のデータを記録再生するヘッドの記録面上の位置を制御するためのサーボデータが記録されている記録媒体と、記録媒体から読み出した信号から、データブロック中のデータを検出し、第１のバスを用いて出力する信号処理装置と、記録媒体から読み出した信号から検出されたサーボデータに基づいて、データブロック中のデータを記録再生するヘッドの記録面上の位置を制御するとともに、再生されたデータを第１のバスを介して読み込むデータ処理装置と、信号処理装置と、データ処理装置とを制御するプロセッサとを備え、信号処理装置は、アナログ−デジタル変換器と、読み出し信号から検出されアナログ−デジタル変換器によって変換されたサーボデータを、第１のバスに出力する選択手段とを備え、データ処理装置は、第１のバスを介して入力されるサーボデータを保持する手段と、保持されたサーボデータを第２のバスに出力する手段とを備えたものである。
【００３６】
さらに、本発明は、読み出し信号からサーボブロックのアドレスを検出する手段を有し、選択回路は、検出されたサーボブロックのアドレスを、第１のバスに出力し、データ処理装置は、第１のバスを介して入力されるサーボブロックのアドレスを保持する手段と、保持されたサーボブロックのアドレスを第２のバスに出力するものである。
【００３７】
さらに、本発明のデータ処理装置は、第１のバスを介して入力されたサーボブロックのアドレスから、データブロックの先頭を示すセクタパルス、データブロックのアドレス、サーボブロックの位置情報のうち、少なくとも一つを算出する手段を備えたものである。
【００３８】
さらに、本発明の信号処理装置は、第１のバスを介して読み書き可能なレジスタを備え、データ処理装置は、第２のバスから第１のバスを介して信号処理装置内の読み書き可能なレジスタへアクセスするためのアクセス手段を備え、プロセッサは、アクセス手段を用いて、信号処理装置内の読み書き可能なレジスタをアクセスするものである。
【００３９】
また、本発明は、データブロックとサーボブロックとを含む記録面を有し、サーボブロックには、データブロック中のデータを記録再生するヘッドの記録面上の位置を制御するためのサーボデータが記録されている記録媒体から信号を読み出し、読み出し信号から、データブロック中のデータを検出し、第１のバスを用いて出力する信号処理装置において、アナログ−デジタル変換器と、読み出し信号から検出されアナログ−デジタル変換器によって変換されたサーボデータを、第１のバスに出力する選択手段とを備えたものである。
【００４０】
さらに、アナログーデジタル変換回路は、読み出し信号から検出されたデータブロック中のデータをアナログーデジタル変換するものである。
【００４１】
さらに、本発明の選択手段は、サーボブロックに対する処理を指示するサーボゲートがアサートされている期間は、サーボデータをバスに出力し、データブロックに対するリード処理を指示するリードゲートがアサートされている期間は、データブロック中のデータをバスに出力するものである。
【００４２】
さらに、信号処理装置は、さらに、読み出し信号からサーボブロックのアドレスを検出する手段を有し、選択手段は、検出されたサーボブロックのアドレスを、第１のバスに出力するものである。
【００４３】
さらに、本発明の選択手段は、サーボブロックに対する処理を指示するサーボゲートがアサートされている期間は、サーボブロックのアドレスまたはバースト信号のアナログーデジタル変換結果を第１のバスに出力し、データブロックに対するリード処理を指示するリードゲートがアサートされている期間はデータブロック中のデータを第１のバスに出力するものである。
【００４４】
また、本発明は、データブロックとサーボブロックとを含む記録面を有する記録媒体から読み出され再生されたデータブロック中のデータを、第１のバスを介して読み込むデータ処理装置において、第１のバスを介して入力される、サーボブロック中のサーボデータを保持する手段と、保持されたサーボデータを第２のバスへ出力する手段とを備えたものである。
【００４５】
さらに、本発明のデータ処理装置は、第１のバスを介して入力されるサーボブロックのアドレスを保持する手段と、保持されたサーボブロックのアドレスを第２のバスに出力するものである。
【００４６】
さらに、本発明のデータ処理装置は、第１のバスを介して入力されたサーボブロックのアドレスから、データブロックの先頭を示すセクタパルス、データブロックのアドレス、サーボブロックの位置情報のうち、少なくとも一つを算出するものである。
【００４７】
【発明の実施の形態】
以下、本発明の第１の実施例について図面を用いて説明する。
【００４８】
図１は本発明を適用した信号処理装置１２、サーボ制御部４、ドライブＩ／Ｆ制御部６の回路構成の一例を示している。図１の信号処理装置１２において、図７に示す従来例と同じ構成要素には同じ番号を付けている。本発明の信号処理装置１２においては、さらにＡ／Ｄ変換回路２４、ＭＰＸＡ５７Ａを追加している。なお、８１は、バースト信号Ａｏｕｔ３８がＡ／Ｄ変換されたバーストデータである。
【００４９】
そして、Ａ／Ｄ変換回路２４で変換されたデジタル値であるバーストデータ８１をＣＰＵ５に通知するために、前記バーストデータ８１を、従来例の図７に示したＮＲＺＤ５０、ＮＲＺＰ５１を送る信号線（以下、ＮＲＺデータバス８２という）とＭＰＸＡ５７Ａを用いてディスク制御装置２のドライブＩ／Ｆ制御部６に通知する。さらに、ドライブＩ／Ｆ制御部６に前記バーストデータ８１を保持するためのバーストレジスタ２５を設けている。ＣＰＵ５はドライブＩ／Ｆ制御部６のＣＰＵＩ／Ｆ回路９３Ｃを介してバーストレジスタ２５をアクセスすることによりバーストデータを認識する。
【００５０】
ここで上記バーストデータ８１をドライブＩ／Ｆ制御部６に通知する方法について更に詳細に説明する。信号処理装置１２のＭＰＸＡ５７ＡはＡ／Ｄ変換回路２４から出力されるバーストデータ８１とＥＮ／ＤＥＣ２１から出力されるリードデータ（ＮＲＺＤ５０、ＮＲＺＰ５１）のいずれかを選択し、ディスク制御装置２のドライブＩ／Ｆ制御部６に送出する。ドライブＩ／Ｆ制御部６では受け取ったデータがバーストデータ８１であるかリードデータ（ＮＲＺＤ５０、ＮＲＺＰ５１）であるかを後述する方法で判別し、データをバーストレジスタ２５またはデータ転送部４９に転送する。
【００５１】
Ａ／Ｄ変換回路２４を内蔵することによりバースト信号検出部２２で検出したアナログ値のＡｏｕｔ３８を直接Ａ／Ｄ変換回路２４に出力することができる。よって電子回路基板上のノイズの影響によるＡｏｕｔ３８の信号品質の劣下を最小限に抑えることが可能となり、より高精度なヘッド位置決め制御ができる。
【００５２】
図２は信号処理装置１２、ドライブＩ／Ｆ制御部６、サーボ制御部４間のインタフェイスタイミングの一例を示している。なお本発明におけるサーボ制御部４の構成は図８に示した従来例からＡ／Ｄ変換回路２４とバーストレジスタ（Ａ，Ｂ，Ｃ，Ｄ）２５を削除し、後述するＭＰＸＣ５７Ｃを加えた構成と等しい。この場合、アナログ回路を持たない上記サーボ制御部４とドライブＩ／Ｆ制御部６を１つのＬＳＩに集積することも可能である。
【００５３】
サーボ制御部４は信号処理装置１２に対して、図２に示すタイミングでサーボゲート（ＳＧ３５）、ディスチャージ信号（ＤＣＨＧ３６）、チャージ信号（ＣＨＡ３７）を出力する。サーボゲート（ＳＧ３５）は、Ｒ／Ｗヘッド７がサーボセクタ（ＳＳＣＴ７８）を通過しており、ＳＳＣＴ７８に対する読み出し処理を行っていることを示す。ディスチャージ信号（ＤＣＨＧ３６）はバースト信号検出部２２から出力される各Ａｏｕｔ３８のアナログ値を初期化するために用いられる。またチャージ信号（ＣＨＡ３７）は各ＰＯＳ（Ａ６６、Ｂ６７、Ｃ６８、Ｄ６９）上で検出されるバースト情報を各Ａｏｕｔ３８に出力するために用いられる。
【００５４】
Ａｏｕｔ３８は、ＣＨＡ３７に従って順次、前記Ａ／Ｄ変換回路２４でデジタル値のバーストデータ８１に変換され、ＭＰＸＡ５７Ａに出力される。バーストデータ８１をＮＲＺデータバス８２に出力するためにＭＰＸＡ５７Ａは、サーボゲート（ＳＧ３５）のアサート期間はバーストデータ８１を、リードゲート（ＲＧ５２）のアサート期間はリードデータ（ＮＲＺＤ５０、ＮＲＺＰ５１）を選択して出力する。選択されたバーストデータ８１は、ＮＲＺデータバス８２を介してドライブＩ／Ｆ制御部６へ送られる。
【００５５】
ＮＲＺデータバス８２上のデータはバーストデータ８１とリードデータ（ＮＲＺＤ５０、ＮＲＺＰ５１）を時分割で含んでいる。その切換のため、図１、図２に示すようにサーボ制御部４は、ＭＰＸＣ５７Ｃを用いて、サーボゲート（ＳＧ３５）のアサート期間はサーボ制御シーケンサ２３で生成するバーストデータ取り込み信号（ＢＳＴＬＴ９０）を、そうでない期間は前記セクタパルス（ＳＣＴＰ）４２をセクタパルス（ＳＣＴＰ）４２の制御線に出力する。ドライブＩ／Ｆ制御部６は、ＳＧ３５アサート期間はセクタパルス４２として扱わずバーストデータ８１の取り込み信号として扱うことにより、端子数を増加させずにバーストデータ８１を取り込み、バーストレジスタ２５（Ａ，Ｂ，Ｃ，Ｄ）に保持する。
【００５６】
またＮＲＺデータバスは双方向バスなので、信号処理装置１２とドライブＩ／Ｆ制御部６は、ＳＧ３５とＲＧ５２のアサート期間は信号処理装置１２からドライブＩ／Ｆ制御部６へ、ライトゲート（ＷＧ５３）アサート期間はドライブＩ／Ｆ制御部６から信号処理装置１２へ、いずれのゲートもアサートされない期間はハイインピーダンス状態に、各々バスの方向を制御するものである。
【００５７】
本実施例のバーストデータのバス幅は９ビットと仮定しているが、その拡張はその他のインタフェイス信号を用いて容易に行うことができる。例えばＮＲＺデータバス８２とＳＢＤ５６を同時に使用すれば１０ビットまで拡張できる。またＮＲＺデータのバス幅がバーストデータのバス幅よりも小さい場合はバーストデータを時分割して転送することもできる。例えばバーストデータのバス幅が１０ビットであり、ＮＲＺデータのバス幅が２ビットしかない場合でも、バーストデータを５分割して出力すれば良い。
【００５８】
また、本実施例で示した回路構成を用いれば、ＣＰＵ５が信号処理装置１２に配置されたレジスタの書き込みまたは読み出しを行う際に、図１に示したドライブＩ／Ｆ制御部６のＣＰＵＩ／Ｆ回路９３ＣとＮＲＺデータバス８２を介して信号処理装置１２に配置されたレジスタの書き込みまたは読み出しを行うことができるので、従来必要であったＣＰＵＩ／Ｆ回路９３Ａが不要になる。このとき、信号処理装置１２内のレジスタは、媒体データの読み書き動作時以外に、ＣＰＵ５がアクセスするものなので、レジスタアクセスによって、Ａ／Ｄ変換回路２４へは影響しない。
【００５９】
さらにシリアルＩ／Ｏ９２用の端子が不要になるので、信号処理装置１２の低価格化に貢献する。また、パラレルアクセスのため高速なレジスタアクセスが可能になりシステム性能の向上にも寄与できる。
【００６０】
さらに信号処理装置１２とＣＰＵアドレス／データバス９１とが直接接続されないので、前記デジタルノイズの影響によるアナログ回路の誤動作も低減できる。
【００６１】
次に、本発明の他の実施例について説明する。
【００６２】
図３は本発明を適用した信号処理装置１２とドライブＩ／Ｆ制御部６の他の回路構成例を示している。第１の実施例で示した図１の回路構成と比較すると、信号処理装置１２に図８に示したサーボ制御シーケンサ２３、グレイコード変換器２７、ＭＰＸＢ５７Ｂを追加しており、ドライブＩ／Ｆ制御部６には図８に示したカレントサーボアドレスラッチ２８、データセクタインフォメーションテーブル３１、ＳＣＴＰ生成回路３２、ＤＳＡ生成回路３３、ＳＰＴＬ生成回路３４を追加している。
【００６３】
即ち本実施例では従来例図８で示したサーボ制御部４の各機能を信号処理装置１２とドライブＩ／Ｆ制御部６に分散し、全体の回路構成をより最適にしている。図８に示した従来例で、サーボ制御部４の動作クロックとＲＤＰ３９との同期化を行うため必要であったＲＤＰ検出回路２６は、本実施例ではＲＤＰ３９に同期したクロックをクロックジェネレータ２０で生成することができるので、不要となる。
【００６４】
ここで図３と図４を用いて第２の実施例における信号処理装置１２とドライブＩ／Ｆ制御部６の回路動作について説明する。
【００６５】
図３に示した信号処理装置１２にはサーボ制御シーケンサ２３が内蔵されており、前記実施例で示したようにサーボゲート（ＳＧ）３５、ディスチャージ信号（ＤＣＨＧ）３６、チャージ信号（ＣＨＡ）３７を生成し、バースト信号検出部２２に出力する。また、ＢＳＴＬＴ９０とＳＡＤＲＬＴ９４を生成し、後述するＭＰＸＢ５７Ｂに出力する。グレイコード変換器２７はパルスジェネレータ１９から出力されたＲＤＰ３９からシリンダアドレス（ＣＹＬ）６３とサーボセクタアドレス（ＳＳＡ）６４を求め、時分割でＭＰＸＡ５７Ａに出力する。
【００６６】
サーボ制御シーケンサ２３は、シリンダアドレス（ＣＹＬ）６３とサーボセクタアドレス（ＳＳＡ）６４、またはＡ／Ｄ変換回路の出力であるバーストデータ８１、またはＥＮ／ＤＥＣ２１の出力であるリードデータ（ＮＲＺＤ５０、ＮＲＺＰ５１）の中から所定のデータを、後述するタイミングでＮＲＺデータバス８２上に出力するように、ＳＧ３５、ＳＡＤＲＬＴ９４、ＢＳＴＬＴ９０、ＳＢＤ５６によって、ＭＰＸＡ５７Ａを制御する。
【００６７】
この場合、信号処理装置１２側では、サーボ制御シーケンサ２３は、サーボゲート（ＳＧ）３５のアサート期間中は図４に示すタイミングでＳＢＤ／ＳＡＤＲＬＴ／ＢＳＴＬＴ制御線９５上にＳＡＤＲＬＴ９４とＢＳＴＬＴ９０を出力するようにＭＰＸＢ５７Ｂを制御する。またリードゲート（ＲＧ）５２のアサート期間中は前記実施例と同様にＳＢＤ５６を同制御線９５上に出力する。
【００６８】
図４は上記インタフェイスのタイミングの一例を示している。前記実施例と異なる点はＮＲＺデータバス８２上にシリンダアドレス（ＣＹＬ）６３とサーボセクタアドレス（ＳＳＡ）６４を出力している点である。即ちＮＲＺデータバス８２上のデータは前記バーストデータ８１、シリンダアドレス（ＣＹＬ）６３、サーボセクタアドレス（ＳＳＡ）６４、前記リードデータ（ＮＲＺＤ５０、ＮＲＺＰ５１）を含んでいる。
【００６９】
本実施例ではそれらを判別するために、ドライブＩ／Ｆ制御部６において前述の例と同様にサーボゲート（ＳＧ）３５のアサート期間はシリンダアドレス（ＣＹＬ）６３、サーボセクタアドレス（ＳＳＡ）６４、バーストデータ８１を示し、リードゲート（ＲＧ）５２のアサート期間はリードデータ（ＮＲＺＤ５０、ＮＲＺＰ５１）を示すものとして該判別を行っている。
【００７０】
更に図３に示すようにＭＰＸＢ５７Ｂを用いて従来のＳＢＤ５６の制御線をＳＧ３５アサート期間はバイトシンク検出信号ではなくシリンダアドレス（ＣＹＬ６３）、サーボセクタアドレス（ＳＳＡ６４）の取り込み信号（ＳＡＤＲＬＴ９４）、バーストデータ８１の取り込み信号（ＢＳＴＬＴ９０）として扱うことにより、端子数を増加させずに各々のデータの取り込みを行うことができる。
【００７１】
各バーストデータ８１はドライブＩ／Ｆ制御部６においてバーストレジスタ２５に保持され、ＣＰＵ５によってＣＰＵＩ／Ｆ回路９３Ｃを介してアクセスされる。また、シリンダアドレス（ＣＹＬ）６３、サーボセクタアドレス（ＳＳＡ）６４の値は前記ＳＡＤＲＬＴ９４により、各々、図８のカレントサーボラッチ２８と同様のラッチＣＹＬ２９とＳＳＡ３０に格納される。
【００７２】
本例では図４に示すようにサーボゲート（ＳＧ）３５がアサートされてから、信号処理装置１２が出力するシリンダアドレス（ＣＹＬ）６３、サーボセクタアドレス（ＳＳＡ）６４、バーストデータ８１の取り込み信号ＳＡＤＲＬＴ９４、ＢＳＴＬＴ９０が出力される順番は図５に示した任意のサーボセクタＳＳＣＴ７８において変わらないので、ドライブＩ／Ｆ制御部６では、出力された順番ごとにＣＹＬ２９、ＳＳＡ３０、バーストＡ２５Ａ、バーストＢ２５Ｂ、バーストＣ２５Ｃ、バーストＤ２５Ｄの取り込みを行うことができる。
【００７３】
ＳＳＡ２９の値はデータセクタインフォメーションテーブル３１に転送され、従来例で説明したようにセクタパルス、データセクタアドレス、スプリット情報が生成され、データセクタＤＳＣＴ７９に対する処理が行われる。
【００７４】
なお、図１または図３に示したＡ／Ｄ変換回路２４は、パルスジェネレータ１９で使用しているＡ／Ｄ変換回路２４で代用することも可能となるので高集積化に適している。
【００７５】
なお、上記データ処理部（データ処理装置）３に、ＣＰＵ５を含む構成も考えられるが、その場合でも、同様の効果が得られる。
【００７６】
以上述べたように、本発明によれば、サーボデータをドライブＩ／Ｆ制御部６内、すなわちデータ処理部３に保持するので、ＣＰＵ５がサーボデータをアクセスする際にデジタルノイズが発生しても、アナログ回路を含む信号処理装置１２に悪影響を与えることがなく、信号処理装置や、ディスク装置の信頼性が向上する。
【００７７】
また、信号処理装置１２内でアナログ−デジタル変換されたサーボデータを、従来からあるデータバスを用いてドライブＩ／Ｆ制御部に送るので、信号処理装置１２の端子数は増えず、信号処理装置や、ディスク装置の価格上昇を招くことがない。
【００７８】
【発明の効果】
以上説明したように、本発明によればサーボ信号のアナログ−デジタル変換を信号処理装置で行い、データバスを用いてデータ処理部に送り、そこで保持するので、信号処理装置の端子数の増加を防ぐことが可能であり、低価格を実現できる。
【００７９】
更に、本発明において、サーボデータをデータ処理部で保持することにより、同データのアクセスによる信号処理装置のアナログ回路の誤動作を防止し、信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示すブロック図である。
【図２】本発明の第１の実施例におけるインタフェイスタイミングを示す図である。
【図３】本発明の第２の実施例の構成を示すブロック図である。
【図４】本発明の第２の実施例におけるインタフェイスタイミングを示す図である。
【図５】ディスクフォーマットの構成例を示す図である。
【図６】ディスク装置のシステム構成を示す図である。
【図７】従来の信号処理装置の構成を示す図である。
【図８】従来のサーボ制御部の構成を示す図である。
【図９】従来のドライブＩ／Ｆ制御部の構成を示す図である。
【符号の説明】
１…ディスク装置、                  ２…ディスク制御装置、
４…サーボ制御部、                  ６…ドライブＩ／Ｆ制御部、
１２…信号処理装置、                ２４…Ａ／Ｄ変換回路、
６４…サーボセクタアドレス、        ４１…データセクタアドレス、
７８…サーボセクタ、                ７９…データセクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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