(57)【特許請求の範囲】
【請求項１】
ダイナミック・バスを監視するよう結合され、クロック信号の現在の相の間、前記バス上の放電事象を検出する放電事象キャプチャ回路であって、前記クロック信号の前記現在の相が、前記クロック信号の第１の相または第２の相のうちの一方である、放電事象キャプチャ回路であって、前記クロック信号の前記第１相の間に前記放電事象が生じた場合に第１キャプチャ信号を発生する、前記バスに結合された第１ラッチと、前記クロック信号の前記第２相の間に前記放電事象が生じた場合に第２キャプチャ信号を発生する、前記バスに結合された第２ラッチとを含む放電事象キャプチャ回路と、
前記放電事象の検出に応答し、前記放電事象検出時に、前記クロック信号の後続の相において前記バスに事前充電を行うプレチャージャ回路であって、前記後続の相が、前記クロック信号の前記第１の相または前記第２の相の他方の相である、プレチャージャ回路であって、前記第１キャプチャ信号および前記第１相クロック信号を受信するよう結合され、第１ＮＯＲゲート出力信号を発生する第１ＮＯＲゲートと、前記第２キャプチャ信号および前記第２相クロック信号を受信するよう結合され、第２ＮＯＲゲート出力信号を発生する第２ＮＯＲゲートとを含み、前記第１ＮＯＲゲート出力信号または前記第２ＮＯＲゲート出力信号の何れか一方が論理的に真になる場合には、前記バスに事前充電を行うものであるプレチャージ回路と
を含んでなるダイナミック・バス用インテリジェント・プレチャージャ。
【請求項２】
前記バスに結合された入力と出力とを有するインバータと、
電源に結合されたソースと、前記バスに結合されたドレインと、前記インバータの出力に結合されたゲートとを有する電界効果トランジスタ（ＦＥＴ）と、
を有するバスホルダ回路を備えて成ることを特徴とする、請求項１に記載のインテリジェント・プレチャージャ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にダイナミック論理回路に関し、より詳細には、ダイナミック・バス用のインテリジェント・プレチャージャに関する。
【０００２】
【従来の技術】
半導体業界は、集積回路（ＩＣ）全体で必要なチップ空間を減ずるために、ＩＣの集積度を更に向上し続けている。また同時に、素子のスイッチングの高速化とパイプライン処理技術との組合せによってデータ処理能力を高めることで、論理回路の処理速度を向上し続けている。
【０００３】
一般にＩＣは、ダイナミック論理回路を使用して実現される。ダイナミック論理回路では、論理回路素子は、クロック信号によってクロックをかけられており、ダイナミック・バスを介して通信（例えば、データ伝送）を行っている。標準ダイナミック・バスは、一般に図１に示したクロック信号ＣＫに従って動作する。クロック信号ＣＫは、評価相ＣＫ１と事前充電相ＣＫ２との２種類のタイミング相を有する。バスに接続された素子は、事前充電相ＣＫ２の間に充電されて、評価相ＣＫ１の間に評価を受ける。この種類のバスは一般に、単相ダイナミック・バスとして知られている。この名前が示すように、単相ダイナミック・バスでは、同一の相の間に、バスに接続された素子全てに事前充電を行って評価を行わなければならない。従って、帯域幅全体に関する実際のバス帯域幅は、事前充電相に属するデューティサイクルの一部（通常は５０％）に比例して減少する。
【０００４】
最近では、単線を使用して実現された２相単一ビット・ダイナミック・バスが開発されており、これは、メネギーニ（Ｍｅｎｅｇｈｉｎｉ）その他に対する「２相単線式ダイナミック・バス（Ａ  Ｂｉ−Ｐｈａｓｅ  Ｓｉｎｇｌｅ−Ｗｉｒｅ  Ｄｙｎａｍｉｃ  Ｂｕｓ）」と題する係属中の米国特許出願にて開示されており、本明細書では引用で挿入する。２相単線式ダイナミック・バスによって、クロック信号の何れの相でも事前充電と評価とを行うことができる。バスへの事前充電は、バスが放電したクロック相の直後の後続クロック相の間に行われる。従って、２相単線式ダイナミック・バスに必要な事前充電は、バスに充電するか否かを決定するクロック信号の現在の相に単純に依存しているわけではない。それどころかプレチャージャは、バスが何時放電されたかを知り、後続相においてバスに事前充電を行う、何等かのインテリジェンスを備えていなければならない。
以上により、ダイナミック・バスを監視してバス上の放電事象を検出し、更に後続クロック相においてバスに対して自動的に事前充電を行う自律型インテリジェント・プレチャージャ回路に対するニーズが存在することになる。
【０００５】
【発明が解決しようとする課題】
本発明の課題は、ダイナミック・バスを監視してバス上の放電事象を検出し、後続クロック相においてバスに対して自動的に事前充電を行うプレチャージャ回路を提供することにある。
【０００６】
【課題を解決するための手段】
２相単線式ダイナミック・バスを常時監視して、バス上の電圧レベルが所定のしきい値以下に降下した場合に後続のクロック相において自動的にバスに対して事前充電を行う、インテリジェント・プレチャージャ回路が開示される。本発明によれば、放電事象キャプチャ回路はダイナミック・バスに接続される。放電事象キャプチャ回路は、バスを監視して、しきい値電圧レベル以下でバスの放電を検出した場合に放電事象を信号にて送信する。放電事象キャプチャ回路は、一対のラッチを具備しており、各ラッチは、交番クロック相の間に放電事象を捕捉する。インテリジェント・プレチャージャは、プレチャージャ回路を含んでおり、このプレチャージャ回路は、放電事象キャプチャ回路の２つのラッチ回路うちの何れかで捕捉された放電事象に応答して、放電事象を検出したクロック信号の後続相において、バスに事前充電を行う。
【０００７】
【発明の実施の形態】
本発明は、図面と共に以下の詳細な説明を読むことによって、一層良く理解されるであろう。なお図面中の同じ参照番号は、同種構成要素を示すために使用されているものとする。
２相単線式ダイナミック・バスを監視し、バス上の電圧レベルが所定のしきい値以下に降下した場合に後続のクロック相において自動的にバスに事前充電を行う、新規のインテリジェント・プレチャージャについて、以下で詳細に開示する。本発明は、２相単線式ダイナミック・バスを用いる動作について開示されるが、本発明のインテリジェント・プレチャージャは、従来型ダイナミック・バスに対し事前充電を行ったり、更に他の用途にも使用することができる。また、本明細書において開示される実施例は、一例に過ぎず、これに限定されるものではない。
【０００８】
図２は、２相ダイナミック・バス上の相異なる交番クロック相を示すタイミングダイアグラムである。前述のように、２相ダイナミック・バスを用いることで、相異なる個々のクロック相ＣＫ１またはＣＫ２おいてバスと通信する素子、即ちＣＫ１型素子およびＣＫ２型素子が、バスを共有できるようになる。図２で示すように、バスに接続されたＣＫ１型素子は、事前充電相ＣＫ２の間に事前充電を受け、評価相ＣＫ１の間に評価を受ける。同様に、バスに接続されたＣＫ２型素子は、事前充電相ＣＫ１の間に事前充電を受け、評価相ＣＫ２の間に評価を受ける。
【０００９】
図３は、本発明の第１実施態様によるインテリジェント・プレチャージャ回路を参照数字１０で示した回路ブロック図である。プレチャージャ回路１０は、バス２０を監視してクロック信号ＣＫの各相ＣＫ１、ＣＫ２において放電事象を捕捉する、プレチャージャ回路９０に接続された放電事象キャプチャ回路８０を含む。尚このプレチャージャ回路９０は、放電事象キャプチャ回路８０が放電事象を検出した時にクロックの後続相においてバス２０に事前充電を行うように動作する。この実施例においては、放電事象キャプチャ回路８０は、ＣＫ１相ラッチ３０とＣＫ２相ラッチ４０とを含む。ＣＫ１ラッチ３０は、クロック信号ＣＫのＣＫ１相の間、２相単線式ダイナミック・バス２０を監視し、ＣＫ２ラッチ４０は、クロック信号ＣＫのＣＫ２相の間、バス２０を監視する。バスが放電した場合、ラッチ３０または４０の何れかがその事象を捕捉して、その信号を後続の相まで保持し続ける。
【００１０】
本発明のインテリジェント・プレチャージャ１０の特定の実施例においては、両ラッチ３０、４０は、バス２０上の信号ＢＵＳ＿ＩＮの反転信号ＮＢＵＳ＿ＩＮを受信するように結合される。反転信号ＮＢＵＳ＿ＩＮは、バス２０と、ラッチ３０、４０の各入力との間に結合されたインバータ２２を用いて、バス信号ＢＵＳ＿ＩＮを反転することによって生成される。なおクロック信号を発生する方法は当該技術分野において周知である。実施例においては、ＣＫ２はＣＫ１と位相が１８０°異なる。ラッチ３０は、ＣＫ１にクロック同期し、ラッチ４０は、ＣＫ２にクロック同期する。従って、何れの所定クロック相の時でも、ラッチ３０または４０の何れか一方がバス２０に結合される。
【００１１】
ラッチ３０は、伝達ゲート３２とサンプルホールド（Ｓ／Ｈ）回路３４とを具備する。第１実施態様では、伝達ゲート３２は、インバータ２２の出力とＳ／Ｈ回路３４の入力との間でソース、ドレインを接続されたｎ形電界効果トランジスタ（ＮＦＥＴ）を用いて実現される。なおＮＦＥＴ伝達ゲート３２のゲートは、信号ＣＫ１に結合される。従って、反転バス信号ＮＢＵＳ＿ＩＮが、ＣＫ１相の間にＳ／Ｈ回路３４によって捕捉され、更に、伝達ゲート３２がＣＫ２相の間閉じられるため、ラッチ３０に保持された信号値はバス信号ＢＵＳ＿ＩＮの変化から隔離される。
【００１２】
ラッチ４０は、伝達ゲート４２とサンプルホールド（Ｓ／Ｈ）回路４４とを具備する。第１実施態様では、伝達ゲート４２は、インバータ２２の出力とＳ／Ｈ回路４４の入力との間でソース、ドレインを結合されたＮＦＥＴを用いて実現される。なおＮＦＥＴ伝達ゲート４２のゲートは、信号ＣＫ２に結合される。従って、反転バス信号ＮＢＵＳ＿ＩＮが、ＣＫ２相の間にＳ／Ｈ回路４４によって捕捉され、更に、伝達ゲート４２がＣＫ１相の間閉じられるため、ラッチ４０に保持された信号値はバス信号ＢＵＳ＿ＩＮの変化から隔離される。
【００１３】
バス２０に結合されたＣＫ１ラッチ３０およびＣＫ２ラッチ４０は、全体でバス２０を常時監視して、バス２０上の放電事象を捕捉し、更に、ＮＯＲゲート５０、６０、７０、およびプレチャージＦＥＴ素子７２を用いて図３の実施例にて実施されるプレチャージャ回路９０への入力に関するバス・ヒストリとして機能するように動作しており、また、次のクロック相においてバス２０に事前充電を行うか否かを決定する。第１実施態様では、事象を引き起こすバス２０上の放電の大きさは、インバータ２２のトリガ・ポイントを介して放電しきい値を調整することによって設定することができる。
【００１４】
プレチャージャ回路９０は、ＮＯＲゲート７０に対し並行して入力を行う論理ＮＯＲゲート５０、６０を含んでおり、プレチャージャのインテリジェンスの役割を果たしている。プレチャージャは、前のクロック相でバス２０が放電した場合に限り、バス２０に事前充電を行う。ＮＯＲゲート５０は、信号ＣＫ１と、ＣＫ１相の間に捕捉されてＳ／Ｈ回路３４の出力上に保持されたバス信号値ＣＫ１＿ＬＡＴＣＨとを受信する。ＮＯＲゲート５０は、入力ＣＫ１とＣＫ１＿ＬＡＴＣＨが共に論理的に“低”である場合に限り、論理的“高”を出力する。これは、現在のＣＫ２相の直前のＣＫ１相の間にバスが放電されたということを表わす。ＮＯＲゲート６０も同じ様に造られており、信号ＣＫ２と、ＣＫ２相の間に捕捉されてＳ／Ｈ回路４４の出力上に保持されたバス信号値ＣＫ２＿ＬＡＴＣＨとを受信する。ＮＯＲゲート６０は、両入力ＣＫ２およびＣＫ２＿ＬＡＴＣＨが共に論理的に“低”である場合に限り、論理的“高”を出力する。これは、現在のＣＫ１相の直前のＣＫ２相の間にバスが放電されたということを表わす。
【００１５】
両ＮＯＲゲート５０、６０の出力は、次にＮＯＲゲート７０によって論理ＮＯＲ演算を受ける。プレチャージ素子７２は、好適にはプルアップｐ型電界効果トランジスタ（ＰＦＥＴ）を用いて実現されるものであって、電源Ｖｄｄとバス２０との間に結合される。ＰＦＥＴ７２のゲートは、ＮＯＲゲート７０の出力によって制御されるものであり、そのため、ＮＯＲゲート７０の出力が論理的に“低”である場合、現在のクロック相において、バス２０をＶｄｄまでプル・アップする、即ちバス２０に対し事前充電を行う。ゲート５０または６０の何れか一方または両方の出力が論理的に“高”であれば、ＮＯＲゲート７０の出力は論理的に“低”になる。従って、バス２０が前の相で放電した場合には、その時の相がＣＫ１相であるかＣＫ２相であるかに関わらず、その直後の後続相で事前充電を行うという点で、本発明のインテリジェント・プレチャージャ１０は自律型であるという事が十分に認識されるであろう。
【００１６】
図４は、バス入力信号ＢＵＳ＿ＩＮに対するプレチャージャの動作を示すタイミングダイアグラムである。この図において、バス信号ＢＵＳ＿ＩＮは、最初にＣＫ１相の間に放電され、続いてＣＫ２相の間に放電される。時間ｔ１の間、ＢＵＳ＿ＩＮは、論理的に“高”である。従って、この期間中ＣＫ１＿ＬＡＴＣＨおよびＣＫ２＿ＬＡＴＣＨの信号値が論理的“低”であることから示されるように、ＣＫ１相ラッチ３０またはＣＫ２相ラッチ４０の何れにおいても、放電事象は捕捉されない。
【００１７】
時間ｔ２の間は、ＣＫ１相にある（信号ＣＫ１が論理的に“高”であることから分かる）と共に、バス信号ＢＵＳ＿ＩＮが放電する。その結果として、反転バス信号ＮＢＵＳ＿ＩＮは“高”になる。反転バス信号ＮＢＵＳ＿ＩＮは、ラッチ３０により再び反転されて、ＣＫ１＿ＬＡＴＣＨ信号としてラッチ３０に保持される。ＣＫ１＿ＬＡＴＣＨ信号は、時間ｔ２のＣＫ１相の間に受信されて出力され、時間ｔ３のＣＫ２の間、保持される。その結果、ＮＯＲゲート５０の出力信号ＰＣＨＧ１は、時間ｔ３の開始時点でＣＫ１の立下りでのみ“高”にトリガーされる。ＰＣＨＧ１は、ＣＫ１の次の立ち上がり、またはＣＫ１＿ＬＡＴＣＨの立ち上がりの何れかが生じる時まで“高”のままとなる。バス信号ＢＵＳ＿ＩＮは、時間ｔ３の初期に“高”に戻る。これによって反転バス信号ＮＢＵＳ＿ＩＮが“低”に降下し、次に、時間ｔ４の次のＣＫ１相の間、ラッチ３０で反転されラッチされて、ＣＫ１＿ＬＡＴＣＨを“高”にする。ＰＣＨＧ１が時間ｔ３の間“高”であるため、このことによって、ＮＯＲゲート７０の出力の所で信号ＮＰＣＨＧが“低”になり、次には、ＰＦＥＴ７２を作動させてバス２０に対し事前充電を行う。従って、ＣＫ１相の間にバス２０で放電があると（時間ｔ２を参照）、後続のＣＫ２相の間にバス２０に対し事前充電を行うことになる（時間ｔ３参照）。
【００１８】
尚、時間間隔ｔ４中にはバス信号ＢＵＳ＿ＩＮが“高”のままであるため、ラッチ３０、４０が放電事象を捕捉することはなく、従ってＮＯＲゲート７０からの信号ＮＰＣＨＧ出力は、この期間中ずっと“高”のままとなる。
【００１９】
ＣＫ２相である時間間隔ｔ５では、バス信号ＢＵＳ＿ＩＮは放電する。ラッチ６０は、時間間隔ｔ５の間にこの事象を捕捉して、これを時間間隔ｔ６の間、出力信号ＣＫ２＿ＬＡＴＣＨとして保持する。ＮＯＲゲート６０の出力信号ＰＣＨＧ２は、時間ｔ６の開始時点で、ＣＫ２の次の立ち上がりでのみ“高”にトリガーされる。ＰＣＨＧ２は、ＣＫ２の次の立ち上がり、またはＣＫ２＿ＬＡＴＣＨの立ち上がりの何れかが生じる時まで“高”のままとなる。バス信号ＢＵＳ＿ＩＮは、時間ｔ６の初期に“高”に戻る。これによって反転バス信号ＮＢＵＳ＿ＩＮが“低”に降下し、次に、時間ｔ７の次のＣＫ２相の間、ラッチ４０で反転されラッチされて、ＣＫ２＿ＬＡＴＣＨを“高”にする。ＰＣＨＧ２が時間ｔ６の間“高”であるため、このことによって、ＮＯＲゲート７０の出力の所で信号ＮＰＣＨＧは“低”になり、次にはＰＦＥＴ７２を作動させてバス２０に対し事前充電を行う。従って、図示するように、ＣＫ２相の間にバス２０で放電があると（時間ｔ５を参照）、後続のＣＫ１相の間にバス２０に事前充電を行うことになる（時間ｔ６参照）。
【００２０】
図５は、本発明のインテリジェント・プレチャージャによる一実施例の回路図である。ちなみにこの実施例では、バス２０とインバータ２２の出力との間に結合されたＰＦＥＴ２４が、バスホルダ素子として動作する。尚この実施例では、ドライブ競合スタートアップ（ｄｒｉｖｅ  ｆｉｇｈｔ  ｓｔａｒｔ−ｕｐ）の状況が回避されている。ホルダＰＦＥＴ２４が、ラッチ３０、４０を駆動するのと同じインバータ２２によって駆動されるため、図５の実施例により、常にバス２０の状態を明らかにすることができる。ホルダＰＦＥＴ２４がオン状態になりバス２０が事前充電を受けて“高”になるか、或いは、ホルダＰＦＥＴ２４がオフ状態になりラッチの何れか一方が動作して、後続の相の間にプレチャージャを作動させるかの何れかが行われる。
【００２１】
図６は、本発明の他の実施態様を示す略ブロック図である。また、図７は、図６で示した実施態様による一実施例の回路図である。この実施例では、電源Ｖｄｄとバス２０との間に結合されたＰＦＥＴ１５２を駆動するＯＲゲート１５０に、ＣＫ１およびＣＫ１＿ＬＡＴＣＨが送り込まれる。またこれと同じ様に、ＣＫ２およびＣＫ２＿ＬＡＴＣＨは、電源Ｖｄｄとバス２０との間に結合されたＰＦＥＴ１６２を駆動するＯＲゲート１６０に送り込まれる。図７の実施例では、図５の実施態様においてＮＯＲゲート７０を実装する場合に必要であったＦＥＴの追加を回避している。また、インバータ１２２がラッチ１３０、１４０を駆動する一方、別のインバータ１２６がホルダＰＦＥＴ２４を駆動している。
【００２２】
本発明を、実施態様について開示したが、本発明の精神および範囲から逸脱することなく種々の変更および修正をこれらの実施態様に対して行うことができることは、当業者に理解されるであろう。
【００２３】
以上、本発明の実施例について詳述したが、以下、本発明の各実施態様の例を示す。
【００２４】
［実施態様１］
ダイナミック・バス（２０）を監視するよう結合され、クロック信号（ＣＫ）の現在の相の間、前記バス（２０）上の放電事象を検出する放電事象キャプチャ回路（８０）であって、前記クロック信号（ＣＫ）の前記現在の相が、前記クロック信号（ＣＫ）の第１の相（ＣＫ１）または第２の相（ＣＫ２）のうちの一方である、放電事象キャプチャ回路（８０）と、
前記放電事象の検出に応答し、前記放電事象検出時に、前記クロック信号（ＣＫ）の後続の相において前記バス（２０）に事前充電を行うプレチャージャ回路（９０）であって、前記後続の相が、前記クロック信号（ＣＫ）の前記第１の相（ＣＫ１）または前記第２の相（ＣＫ２）の他方の相である、プレチャージャ回路（９０）と、
を備えて成る、ダイナミック・バス（２０）用インテリジェント・プレチャージャ（１０）。
【００２５】
［実施態様２］
前記放電事象キャプチャ回路（８０）が、
前記バス（２０）に結合され、前記クロック信号（ＣＫ）の前記第１相（ＣＫ１）の間に前記放電事象が生じた場合、第１キャプチャ信号（ＣＫ１＿ＬＡＴＣＨ）を発生する第１ラッチ（３０）と、
前記バス（２０）に結合され、前記クロック信号（ＣＫ）の前記第２相（ＣＫ２）の間に前記放電事象が生じた場合、第２キャプチャ信号（ＣＫ２＿ＬＡＴＣＨ）を発生する第２ラッチ（４０）と、
を備えて成ることを特徴とする、実施態様１に記載のプレチャージャ（１０）。
【００２６】
［実施態様３］
前記プレチャージャ回路（９０）が、
前記第１キャプチャ信号（ＣＫ１＿ＬＡＴＣＨ）および前記第１相クロック信号（ＣＫ１）を受信するよう結合され、第１ＮＯＲゲート出力信号（ＰＣＨＧ１）を発生する第１ＮＯＲゲート（５０）と、
前記第２キャプチャ信号（ＣＫ２＿ＬＡＴＣＨ）および前記第２相クロック信号（ＣＫ２）を受信するよう結合され、第２ＮＯＲゲート出力信号（ＰＣＨＧ２）を発生する第２ＮＯＲゲート（６０）と、
を備えて成り、
前記第１ＮＯＲゲート出力信号（ＰＣＨＧ１）または前記第２ＮＯＲゲート出力信号（ＰＣＨＧ２）の何れか一方が論理的に真になる場合、前記プレチャージャ回路（９０）が前記バスに事前充電を行うことを特徴とする、実施態様１または２に記載のプレチャージャ（１０）。
【００２７】
［実施態様４］
前記第１ＮＯＲゲート出力信号（ＰＣＨＧ１）および前記第２ＮＯＲゲート出力信号（ＰＣＨＧ２）を受信して、前記第１ＮＯＲゲート出力信号（ＰＣＨＧ１）または前記第２ＮＯＲゲート出力信号（ＰＣＨＧ２）の何れかが論理的に真になる場合にＯＲゲート出力信号（ＰＣＨＧ）を発生するように結合されたＯＲゲート（７０）と、
前記ＯＲゲート出力信号（ＰＣＨＧ）に応答し、前記ＯＲゲート出力信号（ＰＣＨＧ）が論理的に真になる場合、前記バス（２０）に事前充電を行う、プレチャージャ素子（７２）と、
を備えて成る、実施態様３に記載のプレチャージャ。
【００２８】
［実施態様５］
前記バス（２０）に結合された入力と、出力とを有するインバータ（１２６）と、
電源（Ｖｄｄ）に結合されたソースと、前記バス（２０）に結合されたドレインと、前記インバータ（１２６）の出力に結合されたゲートとを有する電界効果トランジスタ（ＦＥＴ）（２４）と、
を有するバスホルダ回路を備えて成ることを特徴とする、実施態様１乃至４の何れかに記載のインテリジェント・プレチャージャ。
【００２９】
［実施態様６］
前記インバータの出力が前記第１ラッチ（１３０）および前記第２ラッチ（１４０）に結合されていることを特徴とする、実施態様５に記載のインテリジェント・プレチャージャ。
【００３０】
［実施態様７］
前記バス（２０）に結合された入力と、前記第１ラッチ（３０、１３０）および前記第２ラッチ（４０、１４０）に結合された出力とを有する第２インバータ（１２２）を備えて成ることを特徴とする、実施態様５または６に記載のインテリジェント・プレチャージャ。
【００３１】
［実施態様８］
前記プレチャージャ回路が、
前記第１ＮＯＲゲート出力信号（ＰＣＨＧ１）と前記第２ＮＯＲゲート出力信号（ＰＣＨＧ２）とを受信するよう結合され、プレチャージ信号（ＮＰＣＨＧ）を発生する第３ＮＯＲゲート（７０）と、
前記プレチャージ信号（ＮＰＣＨＧ）に応答して前記バス（２０）を事前充電するプレチャージ素子（７２）と、
を備えて成ることを特徴とする、実施態様３に記載のプレチャージャ。
【００３２】
［実施態様９］
前記バス（２０）に結合された入力と、出力とを有するインバータ（２２）と、
電源（Ｖｄｄ）に結合されたソースと、前記バス（２０）に結合されたドレインと、前記インバータ（２２）の出力に結合されたゲートとを有する電界効果トランジスタ（ＦＥＴ）（２４）と、
を有するバスホルダ回路を備えて成ることを特徴とする、実施態様８に記載のインテリジェント・プレチャージャ。
【００３３】
［実施態様１０］
前記インバータ（２２）の出力が、前記第１ラッチ（３０）および前記第２ラッチ（４０）に結合されていることを特徴とする、実施態様９に記載のインテリジェント・プレチャージャ。
【００３４】
【発明の効果】
以上説明したように、本発明を用いることにより、ダイナミック・バスを監視してバス上の放電事象を検出し、後続クロック相においてバスに対して自動的に事前充電を行うことができる。また、本発明は、２相単線式ダイナミック・バスのみならず、従来型ダイナミック・バスに対しても適用可能であり、更に他の用途に対して使用することもできる。
【図面の簡単な説明】
【図１】単相ダイナミック・バスの動作によるクロック信号の２段階相を示すタイミング図である。
【図２】２相ダイナミック・バスの動作によるクロック信号の２段階相を示すタイミング図である。
【図３】本発明の一実施態様によるインテリジェント・プレチャージャ回路の略ブロック図である。
【図４】図３のプレチャージャの動作を示すタイミング図である。
【図５】図３のインテリジェント・プレチャージャ回路の一実施例の回路図である。
【図６】本発明の別の実施態様を示す略ブロック図である。
【図７】図６のインテリジェント・プレチャージャ回路の一実施例の回路図である。
【符号の説明】
１０：インテリジェント・プレチャージャ
２０：バス
２２：インバータ
２４：電界効果トランジスタ
３０：第１ラッチ
４０：第２ラッチ
５０：第１ＮＯＲゲート
６０：第２ＮＯＲゲート
７０：第３ＮＯＲゲート
７２：プレチャージ素子
８０：放電事象キャプチャ回路
９０：プレチャージャ回路
１２２：第２インバータ
１２６：第１インバータ
１３０：第１ラッチ
１４０：第２ラッチ
１７０：ＯＲゲート
１７２：プレチャージャ素子
ＣＫ：クロック信号
ＣＫ１：第１相（クロック信号）
ＣＫ１＿ＬＡＴＣＨ：第１キャプチャ信号
ＣＫ２：第２相（クロック信号）
ＣＫ２＿ＬＡＴＣＨ：第２キャプチャ信号
ＰＣＨＧ：ＯＲゲート出力信号
ＰＣＨＧ１：第１ＮＯＲゲート出力信号
ＰＣＨＧ２：第２ＮＯＲゲート出力信号
Ｖｄｄ：電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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