(57)【特許請求の範囲】
【請求項１】
第１導電型ＭＯＳＦＥＴで構成されたメモリセルの複数個が規則的に配置されてなるメモリセルアレイ部と、上記メモリセルアレイ部の周辺に設けられ、第１導電型のＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴにより構成されなる周辺回路部と含む半導体記憶装置の製造方法において、
上記周辺回路部とメモリセルアレイ部と境界にスペース部を設け、上記周辺回路部を構成する第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとをそのイオン打ち込みに使用されるマスク層を形成する寸法ずれを無視した素子の最小加工寸法に従って設定するとともに、第２導電型ＭＯＳＦＥＴを形成するためのイオン打ち込みに使用される第１導電型ＭＯＳＦＥＴ部に形成されるマスク層を上記周辺回路部とメモリセルアレイ部のスペース部で分離しつつ形成してなることを特徴とする半導体記憶装置の製造方法。
【請求項２】
上記メモリセルは、Ｎチャンネル型のアドレス選択用ＭＯＳＦＥＴと情報記憶キャパシタからなるダイナミック型メモリセルであることを特徴とする請求項１の半導体記憶装置の製造方法。
【請求項３】
上記半導体記憶装置は、
メインワード線と、
上記メインワード線の延長方向に対して分割された長さとされ、かつ、上記メインワード線と交差する相補ビット線方向に対して複数配置され、複数からなる上記メモリセルが接続されてなるサブワード線と、
上記相補ビット線は、センスアンプにより複数に分割されてなり、
上記分割された相補ビット線及びサブワード線により上記１つのメモリセルアレイ部が構成され、かかるメモリセルが半導体基板上に上記分割数に対応して半導体基板上に碁盤目状に配置されるものであり、
上記周辺回路部は、上記センスアンプと上記サブワード線を選択するサブワードドライバを含むものであることを特徴とする請求項１又請求項２の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置の製造方法に関し、主として大記憶容量のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）のメモリセルアレイ部に設けられる周辺回路部のＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを形成するためのイオン打ち込みのためのマスク層形成技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
選択されるメモリセルが設けられる必要なブロックのみを動作させ、動作させるメモリエリアをできるだけ少なくして低消費電力を図ること、及びメモリセルが接続されるサブワード線の選択動作の高速化を図るために、メインワード線に対してメモリセルが接続される複数のサブワード線を設けるようにした分割ワード線方式が提案されている。このような分割ワード線方式の例としては、特開平２−１５８９９５号公報がある。なお、上記公報ではメインワード線を前置ワード線と称し、サブワード線をワード線と称している。
【０００３】
【発明が解決しようとする課題】
上記分割ワード線方式では、ワード線と交差するように配置される相補ビット線もセンスアンプを介在させて分割するようにしている。メモリセルは、上記分割ワード線と分割ビット線にマトリックス配置され、その周辺部に上記センスアンプ及び分割ワード線の選択動作を行うワードドライバが配置される。例えば、６４Ｍビットのようなダイナミック型ＲＡＭでは、全体が４個のメモリブロックに分割され、個々のメモリブロックでは８×１６個ものメモリセルアレイが形成されててまう。
【０００４】
図６には、この発明に先立って開発された６４Ｍビットのメモリセルアレイとその周辺回路の構成図が示されている。同図には、代表として４つのメモリセルアレイ（メモリマット）ＭＭＡＴとその周辺部に設けられる２つのセンスアンプＳＡ及びサブワードドライバＳＷＤが示されている。上記周辺回路部のセンスアンプＳＡ及びサブワードドライバは、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴからなるＣＭＯＳ回路で構成され、同図に拡大図として示されているように、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを形成するためのイオン打ち込みに使用するマスク層のマスクずれを考慮し、同図で点線で示した中心線からマスクずれを考慮して２Ｌ’のような余裕を持たせてＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを形成するようにするものである。例えば、Ｐチャンネル型ＭＯＳＦＥＴを形成するときには、同図の拡大図において斜線を付したようにＮチャンネル型ＭＯＳＦＥＴ側にマスク層を形成するものである。
【０００５】
本願発明者等においては、上記Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとの作り分けのためのマスク層のために余裕そのものは小さいが、上記のような大記憶容量のダイナミック型ＲＡＭにおいてはメモリセルアレイ部が上記のように縦横に積み重ねられて多数形成されるために、上記１つの小さなマスク合わせ余裕が上記分割メモリセルアレイの数に比例して増大し、無視できない大きさになっしまうことに気が付いた。
【０００６】
この発明の目的は、大記憶容量化を図りつつチップサイズの小型化を実現した半導体記憶装置の製造方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、半導体記憶装置の製造方法において、周辺回路部とメモリセルアレイ部と境界にスペース部を設け、周辺回路部を構成する第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとをそのイオン打ち込みに使用されるマスク層を形成する寸法ずれを無視した素子の最小加工寸法に従って設定するとともに、第２導電型ＭＯＳＦＥＴを形成するためのイオン打ち込みに使用される第１導電型ＭＯＳＦＥＴ部に形成されるマスク層を上記周辺回路部と第１導電型ＭＯＳＦＥＴで構成されるメモリセルアレイ部とのスペース部で分離しつつ形成する。
【０００８】
【発明の実施の形態】
図１には、この発明に係るダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、ダイナミック型ＲＡＭを構成する各回路ブロックのうち、この発明に関連する部分が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【０００９】
この実施例では、特に制限されないが、メモリアレイは、全体として４個に分けらられる。半導体チップの長手方向に対して左右に２個ずつのメモリアレイが分けられて、中央部分１４にアドレス入力回路、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び電源発生回路等が設けられる。これら中央部分１４の両側のメモリアレイに接する部分には、カラムデコーダ領域１３が配置される。
【００１０】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイにおいて、長手方向に対して上下中央部にメインロウデコーダ領域１１が設けられる。このメインロウデコーダの上下には、メインワードドライバ領域が形成されて、上記上下に分けられたメモリアレイのメインワード線をそれぞれが駆動するようにされる。以下、メモリセルアレイは、その拡大図に示すように、メモリセルアレイ１５を挟んでセンスアンプ領域１６、サブワードドライバ領域１７が形成されるものである。上記センスアンプアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域１８とされる。上記センスアンプ領域に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００１１】
この実施例のダイナミック型ＲＡＭは、特に制限されないが、約６４Ｍ（メガ）ビットの記憶容量を持つようにされる。上記のように半導体チップの長手方向に対して左右に４個ずつのメモリアレイが分けられて、中央部分に同図では省略されているが、上記のようなアドレス入力回路、データ入出力回路等の入出力インターフェイス回路が設けられる。
【００１２】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にメインワードドライバ１１が配置される。このメインワードドライバ１１は、それを中心にして上下に振り分けられた２個のメモリアレイに対応して設けられる。メインワードドライバ１１は、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。
【００１３】
拡大図として示された１つのメモリセルアレイ１５は、図示しないがサブワード線が２５６本と、それと直交する相補ビット線（又はデータ線）が２５６対とされる。上記１つのメモリアレイにおいて、上記メモリセルアレイ１５がワードビット線方向に１６個設けられるから、全体としての上記サブワード線は約４Ｋ分設けられ、ワード線方向に８個設けられるから、相補ビット線は全体として約２Ｋ分設けられる。このようなメモリアレイが全体で８個設けられるから、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大記憶容量を持つようにされる。
【００１４】
上記１つのメモリアレイは、メインワード線方向に対して８個に分割される。かかる分割されたメモリセルアレイ１５毎にサブワードドライバ（サブワード線駆動回路）１７が設けられる。サブワードドライバ１７は、メインワード線に対して１／８の長さに分割され、それと平行に延長されるサブワード線の選択信号を形成する。この実施例では、メインワード線の数を減らすために、言い換えるならば、メインワード線の配線ピッチを緩やかにするために、特に制限されないが、１つのメインワード線に対して、相補ビット線方向に４本からなるサブワード線を配置させる。このようにメインワード線方向には８本に分割され、及び相補ビット線方向に対して４本ずつが割り当てられたサブワード線の中から１本のサブワード線を選択するために、サブワード選択ドライバが配置される。このサブワード選択ドライバは、上記サブワードドライバの配列方向に延長される４本のサブワード選択線の中から１つを選択する選択信号を形成する。
【００１５】
これにより、上記１つのメモリアレイに着目すると、１つのメインワード線に割り当てられる８個のメモリセルアレイのうち選択すべきメモリセルが含まれる１つのメモリセルアレイに対応したサブワードドライバにおいて、１本のサブワード選択線が選択される結果、１本のメインワード線に属する８×４＝３２本のサブワード線の中から１つのサブワード線が選択される。上記のようにメインワード線方向に２Ｋ（２０４８）のメモリセルが設けられるので、１つのサブワード線には、２０４８／８＝２５６個のメモリセルが接続されることとなる。なお、特に制限されないが、リフレッシュ動作（例えばセルフリフレッシュモード）においては、１本のメインワード線に対応する８本のサブワード線が選択状態とされる。
【００１６】
上記のように１つのメモリアレイは、相補ビット線方向に対して４Ｋビットの記憶容量を持つ。しかしながら、１つの相補ビット線に対して４Ｋものメモリセルを接続すると、相補ビット線の寄生容量が増大し、微細な情報記憶用キャパシタとの容量比により読み出される信号レベルが得られなくなってしまうために、相補ビット線方向に対しても１６分割される。つまり、太い黒線で示されたセンスアンプ１６により  相補ビット線が１６分割に分割される。特に制限されないが、センスアンプ１６は、シェアードセンス方式により構成され、メモリアレイの両端に配置されるセンスアンプ１６を除いて、センスアンプ１６を中心にして左右に相補ビット線が設けられ、左右いずれかの相補ビット線に選択的に接続される。
【００１７】
図２には、上記メモリアレイのメインワード線とサブワード線との関係を説明するための要部ブロック図が示されている。同図は、サブワード線の選択動作を説明するために２本のメインワード線ＭＷＬ０とＭＷＬ１が代表として示されている。これらのメインワード線ＭＷＬ０は、メインワードドライバＭＷＤ０により選択される。他のメインワード線ＭＷＬ１は、上記同様なメインワードドライバにより同様に選択される。
【００１８】
上記１つのメインワード線ＭＷＬ０には、それの延長方向に対して８組のサブワード線が設けられる。同図には、そのうちの２組のサブワード線が代表として例示的に示されている。サブワード線は、偶数０〜６と奇数１〜７の合計８本のサブワード線が１つのメモリセルアレイに交互に配置される。メインワードドライバに隣接する偶数０〜６と、メインワード線の遠端側（ワードドライバの反対側）に配置される奇数１〜７を除いて、メモリセルアレイ間に配置されるサブワードドライバは、それを中心にした左右のメモリセルアレイのサブワード線の選択信号を形成する。
【００１９】
これにより、前記のようにメモリセルアレイとしては、８ブロックに分けられるが、上記のように実質的にサブワードドライバＳＷＤにより２つのメモリセルアレイに対応したサブワード線が同時に選択されるので、実質的には上記メモリアレイが４ブロックに分けられることとなる。上記のようにサブワード線ＳＷＬを偶数０〜６と偶数１〜７に分け、それぞれメモリブロックの両側にサブワードドライバＳＷＤを配置する構成では、メモリセルの配置に合わせて高密度に配置されるサブワード線ＳＷＬの実質的なピッチがサブワードドライバＳＷＤの中で２倍に緩和でき、サブワードドライバＳＷＤとサブワード線ＳＷＬとを効率よく半導体チップ上にレイアウトすることができる。
【００２０】
この実施例では、上記サブワードドライバＳＷＤは、４本のサブワード線０〜６（１〜７）に対して共通にメインワード線ＭＷＬから選択信号を供給する。上記４つのサブワード線の中から１つのサブワード線を選択するためのサブワード選択線ＦＸＢが設けられる。サブワード選択線は、ＦＸＢ０〜ＦＸＢ７の８本から構成され、そのうちの偶数ＦＸＢ０〜ＦＸＢ６が上記偶数列のサブワードドライバ０〜６に供給され、そのうち奇数ＦＸＢ１〜ＦＸＢ７が上記奇数列のサブワードドライバ１〜７に供給される。
【００２１】
サブワード選択線ＦＸＢ０〜ＦＸＢ７は、アレイの周辺部では第２層目の金属配線層Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎと平行に延長される第１サブワード選択線と、そこから直交する方向に延長される第２のサブワード選択線からなる。特に制限されないが、上記第２のサブワード選択線は、メインワード線ＭＷＬとの交差するために第３層目の金属配線層Ｍ３により構成される。
【００２２】
サブワードドライバＳＷＤは、そのうちの１つが例示的に示されているように、メインワード線ＭＷＬに入力端子が接続され、出力端子にサブワード線ＳＷＬが接続されたＰチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦＥＴＱ２からなる第１のＣＭＯＳインバータ回路と、上記サブワード線ＳＷＬと回路の接地電位との間に設けられ、上記サブワード選択信号ＦＸＢを受けるスイッチＭＯＳＦＥＴＱ３から構成される。また、上記サブワード選択信号ＦＸＢの反転信号を形成する第２のＣＭＯＳインバータ回路Ｎ１が設けられ、その出力信号を上記第１のＣＭＯＳインバータ回路の動作電圧端子であるＰチャンネル型ＭＯＳＦＥＴＱ１のソース端子に供給する。この第２のＣＭＯＳインバータ回路Ｎ１は、特に制限されないが、前記図１の交差エリアに形成され、複数の上記サブワードドライバＳＷＤに対応して共通に用いられる。
【００２３】
上記構成においては、メインワード線ＭＷＬがワード線の選択レベルに対応した高電圧ＶＰＰのようなハイレベルのとき、上記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴＱ２がオン状態となり、サブワード線ＳＷＬを回路の接地電位のようなロウレベルにする。このとき、サブワード選択信号ＦＸＢが上記ＶＰＰのようなロウレベルのような選択レベルとなり、第２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記ＶＰＰに対応した選択レベルにされても、上記メインワード線ＭＷＬの非選択レベルにより、Ｐチャンネル型ＭＯＳＦＥＴＱ１がオフ状態であるので、上記サブワード線ＳＷＬは上記Ｎチャンネル型ＭＯＳＦＥＴＱ２のオン状態による非選択状態にされる。
【００２４】
上記メインワード線ＭＷＬがワード線の非選択レベルに対応した回路の接地電位のようなロウレベルのとき、上記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯＳＦＥＴＱ２がオフ状態となり、Ｐチャンネル型ＭＯＳＦＥＴＱ２がオン状態になる。このとき、サブワード選択信号ＦＸＢが上記ＶＰＰのようなロウレベルのような選択レベルなら、第２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記ＶＰＰに対応した選択レベルにされて、サブワード線ＳＷＬをＶＰＰのような選択レベルにする。もしも、サブワード選択信号ＦＸＢがハイレベルのような非選択レベルなら、上記第２のＣＭＯＳインバータ回路Ｎ２の出力信号がロウレベルとなり、これとともに上記Ｎチャンネル型ＭＯＳＦＥＴＱ３がオン状態になってサブワード線ＳＷＬをロウレベルの非選択レベルにする。
【００２５】
図３には、この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例の要部回路図が示されている。同図においては、メモリマット（前記メモリブロックと同じ）ＭＡＴ０とＭＡＴ１に挟まれて配置されたセンスアンプＳＡ１とそれに関連した回路が例示的に示されている。メモリマットＭＡＴ１はブラックボックスとして示され、端部に設けられるセンスアンプＳＡ０もブラックボックスとして示されている。
【００２６】
ダイナミック型メモリセルは、メモリマットＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応して４個が代表として例示的に示されている。ダイナミック型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと情報記憶キャパシタＣｓから構成される。アドレス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線に接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。上記サブワード線ＳＷＬの選択レベルは、上記ビット線のハイレベルに対して上記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧ＶＰＰとされる。例えば、後述するセンスアンプの電源電圧ＶＣＣで動作させるようにした場合、上記ビット線に与えられるハイレベルは電源電圧ＶＣＣに対応したレベルにされるから、上記ワード線の選択レベルに対応した高電圧ＶＰＰはＶＣＣ＋Ｖｔｈにされる。
【００２７】
一対の相補ビット線は、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの単位回路の入出力ノードと接続される。センスアンプの単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。上記共通ソース線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴがそれぞれ設けられて、センスアンプの活性化信号により上記パワースイッチＭＯＳＦＥＴがオン状態になり、センスアンプの動作に必要な電圧供給、例えばＶＣＣとＶＳＳを供給する。
【００２８】
上記センスアンプの単位回路の入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが供給される。
【００２９】
ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。つまり、ブラックボックスで示されたセンスアンプＳＡ０においても、同様なカラムスイッチが設けられている。このようにメモリマットＭＭＡＴ０を挟んで２つのセンスアンプＳＡ０とＳＡ１により、相補ビット線のうち、偶数列のビット線と奇数列のビット線とに分けて上記センスアンプＳＡ０とＳＡ１を対応させるものである。それ故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側で例示的に示されている２対のビット線と、センスアンプＳＡ０側に設けられる図示しない残り２対のビット線とに対応した合計４対の相補ビット線を選択できるようにされる。これらの２対ずつの相補ビット線対は、上記カラムスイッチを介して２対ずつの共通入出力線Ｉ／Ｏに接続される。
【００３０】
センスアンプＳＡ１は、シェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡＴ１の同様な奇数列の相補ビット線に接続される。メモリマットＭＭＡＴ１の偶数列の相補ビット線は、メモリマットＭＭＡＴ１の右側に配置される図示しないセンスアンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴを介して接続される。このような繰り返しパターンにより、メモリアレイが分割されてなるメモリマット（前記メモリブロック）間に設けられるセンスアンプに接続される。例えば、メモリマットＭＭＡＴ０のサブワード線ＳＷＬが選択されたときには、センスアンプＳＡ０の右側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳＡ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状態にされる。ただし、上記端部のセンスアンプＳＡ０では、上記右側シェアードスイッチＭＯＳＦＥＴのみが設けられるものである。信号ＳＨＲＬは、左側シェアード選択信号であり、ＳＨＲＲ右側シェアード選択信号である。
【００３１】
図４には、上記分割されたメモリセルアレイ部とその周辺回路の製造方法を説明するためのイオン打ち込みに使用されるマスク層の実施例を説明するための構成図が示されている。この実施例では、メモリセルアレイ（メモリマット）ＭＭＡＴと周辺回路であるサブワードドライバＳＷＤ及びセンスアンプＳＡとの間にスペースｓｐａｃｅ  が設けられる。
【００３２】
上記周辺回路部のＰチャンネル型ＭＯＳＦＥＴを形成する際には、Ｐ型不純物をイオン打ち込みするものであり、かかるＰ型不純物がＮチャンネル型ＭＯＳＦＥＴ側に導入されるのを防止するためにＮチャンネル型ＭＯＳＦＥＴ側に斜線で付したようなマスク層が形成される。逆に、Ｎチャンネル型ＭＯＳＦＥＴを形成するために、Ｎ型不純物をイオン打ち込みする際にはＰチャンネル型ＭＯＳＦＥＴ側にはそれを阻止するマクス層が形成される。この実施例では、かかるＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとを作り分けるためのマスク層の位置ずれを考慮した余裕を設けることなく、Ｐチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとの間のスペースＬは、最小加工寸法に従って設定される。
【００３３】
したがって、上記Ｐチャンネル型ＭＯＳＦＥＴを形成するためのマスク層が位置ずれによってＰチャンネル型ＭＯＳＦＥＴのゲート電極ＦＧ側にずれ込むことがある。しかしながら、Ｎチャンネル型ＭＯＳＦＥＴ側は、大きめ面積のメモリセルアレイ部と上記周辺回路部との間にスペースｓｐａｃｅ  が設けられており、ここで上記マスク層が分離される。したがって、Ｐ型不純物をイオン打ち込みときには上記マスク層にイオン化されたＰ型不純物によって電位を持つことになるが、上記ゲート部ＦＧが露出したような周辺回路部のマスク層と大きな面積を持つことによって大量の電荷を蓄積することになるメモリセルアレイ側のマスクとが分離されているために、上記周辺回路部のマスク層のずれによってＰ型不純物がゲートＦＧに打ち込まれてしまうＭＯＳＦＥＴにおいてゲート絶縁破壊が生じてしまうという問題は発生しない。
【００３４】
Ｎチャンネル型ＭＯＳＦＥＴを形成するためにＮ型不純物をイオン打ち込みする際には、マスクされるのは上記周辺回路部のＰチャンネル型ＭＯＳＦＥＴ上に形成される小面積のマスク層であり、かかかるマスク層に捕獲されたイオンによってマスクされたＰチャンネル型ＭＯＳＦＥＴのゲート絶縁膜が絶縁破壊されてしまうような虞れは生じない。
【００３５】
本願発明者の試算によれば、上記のような６４Ｍビットのようなダイナミック型ＲＡＭに適用することにより、上記メモリセルアレイ部と周辺回路部との間のスペースｓｐａｃｅ  を設ける分を差し引いてもＸ及びＹ方向に約９０μｍものチップサイズの削減を図ることができるようになるものである。
【００３６】
図５には、この発明が適用されるダイナミック型ＲＡＭの概略素子構造断面図が示されている。半導体チップの最外周部には、特に制限されないが、Ｐ型ウェル領域ＰＷが形成され、その中にはＰチャンネル型ＭＯＳＦＥＴのソース，ドレインと同じ拡散層により形成されたオーミックコンタクト用Ｐ型領域が形成され、かかるＰ型領域に前記接地線が設けられてボンディングバッド等から回路の接地電位ＰＶＳ１が与えられる。メモリセルＭＣを構成するアドレス選択用ＭＯＳＦＥＴは、その周囲が上記スペースｓｐａｃｅ  としても利用されるＮ型ウェル領域ＮＷにより囲まれ、その下層に深い層のＮ型ウェル領域ＤＷが形成されて、半導体基板Ｐ−Ｓｕｂから電気的に分離されて、負の基板バックバイアス電圧ＶＢＢが印加される。上記分離用のＮ型ウェルＮＷとＤＷには、特に制限されないが、ワード線の選択レベルに対応した昇圧電圧ＶＰＰが印加される。上記分離されたＰ型ウェル領域にメモリセルＭＣのみしか形成されない場合には、アドレス選択用ＭＯＳＦＥＴのソース，ドレインに供給される最も高い電圧がＶＣＬならかかるＶＣＬあるいは電源電圧ＶＣＣが印加される。
【００３７】
センスアンプＳＡを構成するＰチャンネル型ＭＯＳＦＥＴ（Ｐ−ＳＡ）は、Ｎ型ウェル領域ＮＷに形成される。センスアンプの動作電圧が電源電圧より低くした電圧ＶＣＬとしたときには、かかるＮ型ウェル領域ＮＷには、電源電圧ＶＣＣではなく上記ＶＣＬを供給する構成としてもよい。センスアンプを構成するＮチャンネル型ＭＯＳＦＥＴ（Ｎ−ＳＡ）は、Ｐ型ウェル領域ＰＷに形成される。このＰ型ウェル領域ＰＷには、基板Ｐ−Ｓｕｂから回路の接地電位ＶＳＳが与えられる。以下同様にして、周辺回路Ｐｅｒｉ  や周辺回路ＩＯを構成する各Ｐチャンネル型ＭＯＳＦＥＴは、Ｎ型ウェル領域ＮＷに形成され、かかるＮ型ウェル領域には電源電圧ＶＣＣが印加される。周辺回路Ｐｅｒｉ  や周辺回路ＩＯを構成する各Ｎチャンネル型ＭＯＳＦＥＴは、Ｐ型ウェル領域ＰＷに形成され、かかるＮ型ウェル領域には回路の接地電位ＶＳＳが印加される。
【００３８】
同図において、周辺回路Ｐｅｒｉ  のＮチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとは、規則的に配置されるメモリセルアレイに従って最小加工寸法に従って形成されるものである。これに対して、入出力回路ＩＯのようにメモリセルアレイの配置に制約されず、その配置が自由になる部分は比較的大きな面積的余裕があるから、上記イオン打ち込みのためのマスク層のずれを考慮して余裕を以て素子寸法及び間隔を設定するものである。
【００３９】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）  半導体記憶装置の製造方法において、周辺回路部とメモリセルアレイ部と境界にスペース部を設け、周辺回路部を構成する第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとをそのイオン打ち込みに使用されるマスク層を形成する寸法ずれを無視した素子の最小加工寸法に従って設定するとともに、第２導電型ＭＯＳＦＥＴを形成するためのイオン打ち込みに使用される第１導電型ＭＯＳＦＥＴ部に形成されるマスク層を上記周辺回路部と第１導電型ＭＯＳＦＥＴで構成されるメモリセルアレイ部とのスペース部で分離しつつ形成することにより、第１導電型ＭＯＳＦＥＴのゲート絶縁膜を静電破壊から防止しつつ、高集積化を実現することができるという効果が得られる。
【００４０】
（２）  ワード線分割方式及びビット線分割方式のダイナミック型ＲＡＭに適用することにより、メモリセルアレイが多数に分割されて構成されるために、上記周辺回路部での縮小化の効果を大きくできるという効果が得られる。
【００４１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリアレイの構成、または半導体チップに搭載される複数のメモリアレイの配置は、その記憶容量等に応じて種々の実施形態を採ることができる。この発明は、メインワード線とサブワード線とを備え、メモリセルアレイ部が同一導電型ＭＯＳＦＥＴから構成され、分割ワード線方式のダイナミック型ＲＡＭあるいはスタティック型ＲＡＭを代表とするような各種の半導体記憶装置の製造方法に広く利用できる。
【００４２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、半導体記憶装置の製造方法において、周辺回路部とメモリセルアレイ部と境界にスペース部を設け、周辺回路部を構成する第１導電型ＭＯＳＦＥＴと第２導電型ＭＯＳＦＥＴとをそのイオン打ち込みに使用されるマスク層を形成する寸法ずれを無視した素子の最小加工寸法に従って設定するとともに、第２導電型ＭＯＳＦＥＴを形成するためのイオン打ち込みに使用される第１導電型ＭＯＳＦＥＴ部に形成されるマスク層を上記周辺回路部と第１導電型ＭＯＳＦＥＴで構成されるメモリセルアレイ部とのスペース部で分離しつつ形成することにより、第１導電型ＭＯＳＦＥＴのゲート絶縁膜を静電破壊から防止しつつ、高集積化を実現することができる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示すレイアウト図である。
【図２】図１のメモリアレイのメインワード線とセンスアンプとの関係を説明するための要部ブロック図である。
【図３】この発明に係るダイナミック型ＲＡＭのセンスアンプ部の一実施例を示す要部回路図である。
【図４】上記分割されたメモリセルアレイ部とその周辺回路の製造方法を説明するためのイオン打ち込みに使用されるマスク層の一実施例を説明するための構成図である。
【図５】この発明が適用されたダイナミック型ＲＡＭを説明するための素子構造断面図である。
【図６】この発明に先立って開発されたメモリセルアレイ部とその周辺回路の製造方法を説明するためのイオン打ち込みに使用されるマスク層を説明するための構成図である。
【符号の説明】
１０…メモリチップ、１１…メインロウデコーダ領域、１２…メインワードドライバ領域、１３…カラムデコーダ領域、１４…周辺回路、ポンディングパッド領域、１５…メモリセルアレイ、１６…センスアンプ領域、１７…サブワードドライバ領域、１８…交差領域、
Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、ＣＳＰ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信号、ＨＶＣ…ハーフプリチャージ電圧、ＳＨＲＬ，ＳＨＲＲ…シェアード選択線、Ｉ／Ｏ…入出力線、
ＭＭＡＴ…メモリセルアレイ（メモリマット）、ＳＷＤ…サブワードドラバ、ＳＡ…センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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