(57)【特許請求の範囲】
【請求項１】
入力信号に応じて発光素子の光出力を制御する発光素子駆動回路であって、
前記発光素子にて所定の光出力パワが得られるよう設定された電流を出力する第１の駆動電流生成回路と、
前記第１の駆動電流生成回路の出力の電流オンに対して先行して電流オンとなる電流を出力する第２の駆動電流生成回路とを備え、
前記第２の駆動電流の振幅は前記第１の駆動電流の振幅以下で且つ発光素子のしきい電流値以上であり、
前記第２の駆動電流のパルス幅は前記第１の駆動電流のパルス幅より小さいことを特徴とする発光素子駆動回路。
【請求項２】
入力信号に応じて発光素子の光出力を制御する発光素子駆動回路であって、
前記入力信号に対し、パルス幅が時間ｔｏｎだけ拡張され、前記発光素子にて所定の光出力パワが得られるよう設定された電流を出力する第１の駆動電流生成回路と、
前記第１の駆動電流生成回路の出力の電流オンとなった時刻から時間ｔｏｎだけ遅延して電流オンとなる電流を出力する第２の駆動電流生成回路とを備え、
前記第２の駆動電流の振幅は前記第１の駆動電流の振幅以下で且つ発光素子のしきい電流値以上であり、
前記第２の駆動電流のパルス幅は前記入力信号のパルス幅より小さいことを特徴とする発光素子駆動回路。
【請求項３】
入力信号に応じて発光素子の光出力を制御する発光素子駆動回路であって、
前記入力信号に対し、パルス幅が拡張され、前記発光素子にて所定の光出力パワが得られるよう設定された電流を出力する第１の駆動電流生成回路と、
前記第１の駆動電流生成回路の出力が電流オフから電流オンとなると同時に電流オンとなる電流を出力する第２の駆動電流生成回路とを備え、
前記第２の駆動電流の振幅は前記第１の駆動電流の振幅以下で且つ発光素子のしきい電流値以上であり、
前記第２の駆動電流のパルス幅は前記入力信号のパルス幅より小さいことを特徴とする発光素子駆動回路。
【請求項４】
請求項１に記載の発光素子駆動回路において、
第２の駆動電流の振幅と前記第２の駆動電流の先行時間は、発光素子からの光出力信号のパルス幅の減少量が所定の値Δt以下となるよう調整されており、
第１の駆動電流と前記第２の駆動電流とがオーバーラップする時間がΔt以下となるよう、前記第２の駆動電流のパルス幅が調整されていることを特徴とする発光素子駆動回路。
【請求項５】
請求項２に記載の発光素子駆動回路において、
第２の駆動電流の振幅と第１の駆動電流のパルス拡張幅は、発光素子からの光出力信号のパルス幅の減少量が所定の値Δt以下となるよう調整されており、
第１の駆動電流と前記第２の駆動電流とがオーバーラップする時間がΔt以下となるよう、前記第２の駆動電流のパルス幅が調整されていることを特徴とする発光素子駆動回路。
【請求項６】
請求項３に記載の発光素子駆動回路において、
第２の駆動電流のパルス幅は、発光素子からの光出力信号に許容されるパルス幅変動量Δt以下であると共に、
前記第２の駆動電流の振幅は、前記発光素子からの光出力信号のパルス幅変動量がΔt以下となるよう調整されていることを特徴とする発光素子駆動回路。
【請求項７】
請求項３に記載の発光素子駆動回路において、
第２の駆動電流のパルス幅は、発光素子からの光出力信号に許容されるパルス幅変動量Δt以下であるとともに、
第１の駆動電流のパルス拡張幅は、前記発光素子からの光出力に許容されるパルス幅増加量Δｔｐ以下であって、
前記第２の駆動電流の振幅は、前記発光素子からの光出力信号のパルス幅変動量がΔt以下となるよう調整されていることを特徴とする発光素子駆動回路。
【請求項８】
請求項１から請求項７に記載の発光素子駆動回路において、
時間的に一定で且つ前記発光素子の発振しきい電流値以下の電流を出力する第３の駆動電流生成回路を備え、
前記第３の駆動電流は前記発光素子の注入電流対端子間抵抗特性において、前記発光素子の端子間抵抗が概ね一定となる電流値であることを特徴とする発光素子駆動回路。
【請求項９】
請求項１から請求項８に記載の発光素子駆動回路において、
温度検出手段を備えると共に、
前記温度検出手段からの出力を入力とし、第１の駆動電流と第２の駆動電流と第３の駆動電流のうち少なくとも１つの電流振幅あるいは出力電流がオンとなるタイミングを前記発光素子駆動回路が駆動する発光素子の温度特性に応じて制御可能な温度特性制御回路を備えたことを特徴とする発光素子駆動回路。
【請求項１０】
請求項１から請求項９のいずれか一に記載の発光素子駆動回路において、
ビットパタン検出手段を備えると共に、
前記ビットパタン検出手段の出力に応じて、第１の駆動電流のパルス拡張幅または第２の駆動電流の先行時間または電流振幅のうち少なくとも一つをあらかじめ設定された値に調整する手段を備えたことを特徴とする発光素子駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は発光素子駆動回路およびそれを用いた光送信器関し、特に高速伝送のため光送信波形の改善を図った発光素子駆動回路およびそれを用いた光送信器に関する。
【０００２】
【従来の技術】
将来の情報インフラストラクチャ構築のためには、大容量非同期転送モード（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ；ＡＴＭ）交換機や超高速伝送装置、超並列コンピュータ等の高度情報処理装置が不可欠である。近年の超大規模集積回路（ＶＬＳＩ）の発展に伴い、そうした高度情報処理装置の信号処理回路の高速および高密度化が可能となりつつあり、これに応じた装置間および装置内信号配線の高速および高密度化が必要である。
【０００３】
このような状況のもとで従来の電気ケーブルでは実現困難な高速および高密度信号配線を実現する技術として光配線技術の研究開発が活発化している。特に同期並列伝送が可能な光並列伝送装置による光配線は、並列処理されるデータ信号をそのまま伝送可能なため、データを多重化するシリアル光伝送装置による光配線と比較すると、多重化、クロック抽出、フレーム同期等に必要な回路が不要であり、装置間および装置内配線に適した技術である。同期並列伝送では、データ間の同期を保つため、伝送された並列データを受信側でクロックにより同期をとる。そのため、同期回路でのクロックとデータの位相余裕を確保することが必要である。従って、信号の相対的伝搬遅延時間差の低減（低スキュー化）および光信号のデューティ劣化（パルス幅の変動）の抑制が重要課題である。
【０００４】
光並列伝送装置に用いられる光送信器では、光信号の安定な消光レベルを得るため、発光素子を発振しきい電流値以下にバイアスし、電気的クロストークの影響を抑圧している。その結果、発光素子に発振遅延が生じ、たとえ入力信号のデューティが５０％であっても、光信号のデューティは５０％未満となる。発振遅延時間Ｔｄは、発光素子に変調電流を印加してから発光素子の注入キャリア密度が発振しきい値に達し発振するまでの遅延時間であり、発光素子のキャリア寿命、しきい電流およびバイアス電流や変調電流等駆動電流に依存する。また、発光素子特性の温度依存性ならびにチャネル間の製造ばらつきおよび駆動回路の製造ばらつきは、発振遅延時間の変動やチャネル間ばらつきによるスキューを生じる。
【０００５】
従って、並列伝送において良好な伝送特性を維持するためには、発光素子の発振遅延に起因する光信号のデューティ劣化を抑制し、製造ばらつきや発光素子特性の温度依存性に起因するスキューを低減することが重要である。
【０００６】
図１２に、光並列伝送装置に用いられる従来の発光素子駆動回路を示す。この従来例で、発光素子駆動回路は、入力端子、変調電流生成回路、バイアス電流生成回路、温度検出回路、温度特性制御回路で構成される。変調電流生成回路は電流振幅Ｉｍの変調電流を出力し、バイアス電流生成回路は、しきい電流以下の直流バイアス電流を出力する。これら変調電流およびバイアス電流は、温度に対する光出力パワおよび発振遅延時間の変動を抑制するよう、温度特性制御回路によりに制御される。本従来例の発光素子駆動回路で発光素子を駆動した場合、発振遅延時間ｔｄ（Ｔ）および光出力パワＰｏｕｔ（Ｔ）は近似的に次式で与えられる。
【０００７】
【数１】
0003578596.tif 000002
【０００８】
【数２】
0003578596.tif 000003
【０００９】
ここで、τｎ（Ｔ）は発光素子のキャリア寿命、Ｉｔｈ（Ｔ）はしきい電流、η（Ｔ）はスロープ効率、Ｉｍ（Ｔ）は変調電流、Ｉｂ（Ｔ）はバイアス電流、Ｔは温度である。変調電流およびバイアス電流は、例えば、発振遅延時間ｔｄ（Ｔ）および光出力パワＰｏｕｔ（Ｔ）が温度に対して一定となる様、上の２式をＩｍ（Ｔ）およびＩｂ（Ｔ）の連立方程式として解くことにより決定される。
【００１０】
本従来例によれば、発光素子の温度変動に対して光出力パワ変動および発振遅延時間変動が抑制されるので、発光素子特性の温度依存性に起因するスキューの抑制が可能である。このような従来の発光素子駆動回路および光並列送信器として、例えば１９９６年電子情報通信学会エレクトロニクスソサイエティ大会の講演論文集２、ＳＣ−５−４、２２４から２２５頁に記載のものが知られている。
【００１１】
光並列伝送装置への適用を前提とはしていないが、発光素子の発振遅延による光信号のデューティ劣化の抑制が可能な発光素子駆動回路の他の従来例を図１３に示す。ここで発光素子駆動回路は、信号入力端子、遅延回路、ＯＲ回路、変調電流増幅回路および出力端子で構成される。入力された信号は２分岐された後、その一方が遅延回路で時間ｄだけ遅延され、２分岐したもう一方の信号とともにＯＲ回路に入力される。パルス幅がｄだけ拡張された前記ＯＲ回路の出力は、変調電流生成回路にて電流振幅Ｉｍに変換された後、出力される。従って、遅延時間ｄを発光素子の発振遅延を相殺するように設定することにより、発振遅延によるデューティ劣化を抑制できる。このような従来の発光素子駆動回路として、例えば特開平２−６０３３１号公報が挙げられる。
【００１２】
また、特開昭５５−１３３５８８号公報には、パターン検出遅延回路により生成される前置パルス幅を検波回路で制御する構成が記載されているが、検波器および位相器を用いているため多チャンネルの伝送装置には適さない回路となっている。特開平４−２８３９７８号公報には、パルスバイアス発生手段を備えたレーザダイオード駆動回路が記載されている。また、特開平７−３８１８４号公報には、レーザの閾値未満の先行パルスバイアス電流を印加するレーザダイオードの駆動方法が記載されている。さらに、特開平８−６４８９０号公報には、直流バイアスに重畳パルスを加えた構成の半導体レーザの構成方法が記載されている。
【００１３】
【発明が解決しようとする課題】
上述の高度情報処理装置の高性能化のためには、光並列伝送装置の高スループット化が必要であり、そのためには１チャネル当たりの伝送速度を高速化することが有効である。伝送速度を高速化しても良好な同期並列伝送を実現するためには、タイムスロットの減少に応じて、さらに発振遅延およびスキューを低減する必要がある。しかしながら、上述の従来例では、以下に示す問題が生じる。
【００１４】
第１の従来例の発光素子駆動回路では、発振遅延時間を低減するため、しきい電流とバイアス電流の差を小さくする必要がある。しかし、変調電流の電流オフに伴って発振しきい値以下となった発光素子活性層の注入キャリア密度は数ナノ秒の時定数（キャリア寿命）で指数関数的に減少するため、リンギングやクロストークによるバイアス電流のレベル変動により、注入キャリア密度が再びしきい値に達し、本来光出力が消光レベルであるべき部分で発光する可能性がある。こうした波形劣化は伝送されたデータの識別誤りを生じ、伝送特性を劣化させる。信号が高速化するほど、駆動電流波形の立ち下がり部分に生じるリンギングやクロストークを抑制することは困難であり、上記リンギングやクロストークによる波形劣化を抑制可能な発光素子駆動回路が必要とされていた。
【００１５】
第２の従来例である発光素子駆動回路は、光並列送信器へ適用する場合、遅延回路の製造ばらつきによる遅延時間の設計値からのずれが、直接、光出力信号の立ち上がり時刻の変動となり、伝送された並列データの同期はずれの原因となる。従って、発振遅延時間が信号１ビットのパルス幅に対して数１０パーセントに達する高速同期並列伝送では、遅延回路の製造ばらつきによるスキューの低減が必要であった。
【００１６】
また、発光素子のキャリア密度は、駆動電流がオフとなった後、指数関数的に減少するため、キャリア寿命が信号周期と同程度になる高速伝送では、残留キャリアが等価的なバイアス電流となる。その結果、光送信器では、各チャネルのビットパタンに依存した発振遅延時間の変動による波形劣化が生じ、伝送特性劣化の原因となる。このため、バイアス電流を用いないか、あるいは発光素子のしきい電流以下のバイアス電流を印加する駆動方式で高速伝送を行う場合、残留キャリアによる波形劣化を低減する発光素子駆動回路が必要であった。
【００１７】
本発明の目的は、上記課題に鑑み、高速化された信号に対しても、リンギングおよびクロストークによる波形劣化が抑制され、製造ばらつきや残留キャリアによる波形劣化やスキューが低減された発光素子駆動回路を提供することと、伝送信号を高速化した場合でも良好な伝送特性を有する光送信器を提供することにある。
【００１８】
【課題を解決するための手段】
本発明は、発光素子の光出力パワが所定の値となるよう設定された第１の駆動電流と、前記第１の駆動電流と異なるタイミングで電流がオンとなり、前記第１の駆動電流とのオーバーラップ時間が、許容される光信号のパルス幅減少量以下であるような第２の駆動電流を出力する発光素子駆動回路であって、入力信号のビットパタン検出手段を備えた発光素子駆動回路とするものである。
【００１９】
本発明による発光素子駆動回路によれば、先に電流オンとなった駆動電流が後から発光素子に印加される駆動電流の立ち上がり部でのみ存在する等価的なバイアス電流となるため、直流バイアス電流が不要か、あるいはしきい電流に比べて直流バイアス電流が十分小さく設定できる。従って、発振遅延時間が低減され、第１の駆動信号が電流オンから電流オフへ変化する際、第１の駆動電流波形の立ち下がり部に生じるリンギングおよびクロストークによる光出力波形劣化および第２の駆動電流印加による光出力波形劣化が抑制された発光素子駆動回路が実現される。
【００２０】
また、パルス幅が拡張された第１の駆動電流に対して遅延して電流オンとなり、パルス幅が光出力のパルス幅減少量程度である第２の駆動電流を印加することにより、第１の駆動電流のパルス幅のばらつきは第２の駆動電流のバイアス電流のばらつきに変換されるので、発光素子の光出力のパルス幅に対する製造ばらつきの影響が低減できる。
【００２１】
また、パルス幅が拡張された第１の駆動電流と同時に電流オンとなり、パルス幅が光出力のパルス幅減少量程度である第２の駆動電流を印加することにより、第２の駆動電流なしの場合と比較して第１の駆動電流のパルス拡張幅が小さくて済み、且つ光出力パワをほとんど増加することなく発光素子の発振に寄与する電流値を大きくできるので、発光素子の光出力のパルス幅劣化を低減できる。
【００２２】
さらに本発明によれば、ビットパタン検出手段の出力に応じて発振遅延による波形劣化を抑制するための駆動電流の出力を調節することにより、残留キャリアの影響によるスキューが低減された発光素子駆動回路が実現される。
【００２３】
本発明による光送信器によれば、本発明による発光素子駆動回路を備えることにより、発振遅延が低減され、リンギングおよびクロストークによる光出力波形劣化が抑制され、遅延回路の製造ばらつきによるスキューが低減された光送信器が提供されるので、信号を高速化した場合でも良好な伝送特性を有する光送信器が実現される。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
図１は本発明による発光素子駆動回路の第１の実施例を示すものである。図１において発光素子駆動回路１は、入力端子１６、遅延回路１４、第１の駆動電流である変調電流生成回路１１およびその出力端子１７、パルス幅調整回路１３、第２の駆動電流（ここではパルス電流と呼ぶ）生成回路１２およびその出力端子１８で構成される。
【００２５】
入力端子１６より入力された電気信号は２分岐され、分岐された一方の信号は、遅延回路１４にて時間ｔｏｎだけ遅延された後、変調電流生成回路１１にて電流振幅Ｉｍの信号に変換され、第１の駆動信号として出力される。分岐されたもう一方の信号は、パルス幅調整回路１３にて、パルス幅ｔｗに変換された後、パルス電流生成回路にて電流振幅Ｉｂｐの第２の駆動信号として出力される。
【００２６】
図２に本発明による発光素子駆動回路の出力波形および本駆動回路で発光素子を駆動した場合の光出力波形の例を示す。図２（ａ）は発光素子に変調電流Ｉｍに加え、変調電流の電流オンより時間ｔｏｎだけ先行してパルス電流Ｉｂｐがオンし且つ変調電流の電流オンと同時にパルス電流をオフする場合、図２（ｂ）は、変調電流がオンして一定の時間後、パルス電流がオフする場合である。
【００２７】
変調電流のみで発光素子を駆動した場合の光出力は、図２（ａ）中の破線の波形で示すように発振遅延による立ち上がり部分でのパルス幅劣化が大きい。一方、変調電流に先行して電流オンとなるパルス電流を付加して発光素子を駆動した場合、パルス電流による注入キャリア密度の増加が等価的にバイアス電流の役割を果たすので、図２（ａ）の実線で示したように発振遅延によるパルス幅の減少を抑制できる。従って、直流バイアス電流が不要、もしくは発光素子のしきい電流より十分小さい直流バイアス電流で済むので、変調電流オフ時のリンギングやクロストークによる光出力波形劣化を抑制できる。
【００２８】
また、図２（ｂ）に示したように変調電流とパルス電流にオーバーラップを設けると、図２（ａ）の場合と比較し発振に寄与する駆動電流を大きくできるのでさらにパルス幅劣化の低減が可能である。特性ばらつきがある複数の発光素子に対しては、しきい電流が最大の発光素子の光出力のパルス幅劣化量が所定の値以下となるようＩｂｐおよびｔｏｎを設定することで、チャネル毎の駆動電流の調整は不要となる。またパルス電流のパルス幅は、変調電流とのオーバーラップ時間が上述のパルス幅劣化量程度になるよう設定することにより、パルス電流印加による光出力波形劣化を抑制可能である。
【００２９】
図３に、図１および図２で示した実施例による発光素子回路の回路構成例および回路内部波形の模式図を示す。図３（ａ）において、発光素子駆動回路１は、入力端子１６、遅延回路１４―１および１４―２、ＡＮＤ回路２０、変調電流を生成するための電流スイッチ回路１１およびその出力端子１７、パルス電流を生成するための電流スイッチ回路１２およびその出力端子１８から構成される。本実施例によれば、図３（ｂ）に示すように、変調電流に加え、変調電流の電流オンに時間ｔｏｎ＝ｄ１だけ先行して電流オンとなり、パルス幅がｔｗ＝ｄ１＋ｄ２のパルス電流を生成する発光素子駆動回路が実現できる。
【００３０】
図４に本発明による発光素子駆動回路の第２の実施例を示す。図４において発光素子駆動回路は、入力端子１６、パルス幅調整回路１３−１、変調電流生成回路１１およびその出力端子１７、遅延回路１４、パルス幅調整回路１３―２、パルス電流生成回路１２およびその出力端子１８から構成される。入力端子１６からの信号は２分岐され、一方の信号はパルス幅拡張回路１３―１にて時間ｔｏｎだけパルス幅が拡張された後、変調電流生成回路１１にて電流振幅Ｉｍの変調電流に変換され出力端子１７より出力される。２分岐されたもう一方の信号は、遅延回路１４にて、パルス電流が変調電流の電流オンから時間ｔｏｎだけ遅れて電流オンとなるよう遅延された後、パルス幅調整回路１３―２にてパルス幅が調整され、電流振幅Ｉｂｐのパルス電流として出力端子１８から出力される。
【００３１】
図４で示した本発明による発光素子回路の回路構成例および回路内部波形の模式図を図５に示す。図５（ａ）において、発光素子駆動回路は、入力端子１６、遅延回路１４―１および１４―２、ＯＲ回路３０、ＡＮＤ回路２０、変調電流を生成するための電流スイッチ回路１１およびその出力端子１７、パルス電流を生成するための電流スイッチ回路１２およびその出力端子１８から構成される。入力端子１６からの信号は２分岐された後、一方の信号は遅延回路１４―１にて時間ｄ１だけ遅延される。遅延回路１４―１の出力は３分岐され、そのうち１つの信号は、２分岐されたもう一方の信号とともにＯＲ回路３０に入力される。パルス幅がｄ１だけ拡張された信号であるＯＲ回路３０の出力は、電流スイッチ回路１１に入力され、電流振幅Ｉｍの変調電流に変換され出力端子１７から出力される。３分岐された信号のうち別の１つは遅延回路１４―２にてｄ２だけ遅延されて、その反転信号が３分岐された信号のうち残りの１つとともにＡＮＤ回路２０に入力される。ＡＮＤ回路２０の出力は、電流スイッチ回路１２にて電流振幅Ｉｂｐのパルス電流に変換され出力端子１８から出力される。本実施例によれば、図５（ｂ）に示すように、パルス電流は、変調電流の電流オンより時間ｔｏｎ＝ｄ１だけ遅れて電流オンとなり、パルス幅がｔｗ＝ｄ２となる発光素子駆動回路が実現される。
【００３２】
本発明による発光素子駆動回路の第３の実施例を図６に示す。図６（ａ）において、発光素子駆動回路は、入力端子１６、遅延回路１４―１および１４―２、ＯＲ回路３０、ＡＮＤ回路２０、変調電流を生成するための電流スイッチ回路１１およびその出力端子１７、パルス電流を生成するための電流スイッチ回路１２およびその出力端子１８から構成される。入力端子１６からの信号は３分岐され、その第１信号は遅延回路１４―１に入力され、第２信号はＯＲ回路３０に入力され、第３信号はＡＮＤ回路２０に入力される。遅延回路１４―１の出力は２分岐され、その第１信号はＯＲ回路３０に入力され、第２信号は遅延回路１４―２に入力される。ＯＲ回路３０の出力は変調電流生成回路１１にて電流振幅Ｉｍに変換され、出力端子１７から出力される。遅延回路１４―２の出力は反転されＡＮＤ回路２０へ入力される。ＡＮＤ回路２０の出力は電流スイッチ回路１２で電流振幅Ｉｂｐに変換され出力端子１８から出力される。本実施例によれば、図６（ｂ）に示すように変調電流はパルス幅がｄ１だけ拡張されており、パルス電流は、変調電流と同時に電流オンとなり、そのパルス幅がｔｗ＝ｄ１＋ｄ２となる発光素子駆動回路が実現される。
【００３３】
次に本発明による発光素子駆動回路の第４の実施例を図７を用いて説明する。図７は、本発明による発光素子駆動回路にビットパタン検出回路を付加したものである。図７（ａ）はビットパタン検出回路からの制御信号により第２の駆動電流であるパルス電流の出力オン、オフを制御可能な発光素子駆動回路、図７（ｂ）はビットパタン検出回路からの制御信号により第１の駆動電流である変調電流のパルス幅を制御可能な発光素子駆動回路のブロック構成図である。
【００３４】
ビットパタン検出回路付加の効果を説明するため、一例として、図３（ａ）に示した発光素子駆動回路に３ビット分のビットパタン検出回路を付加した場合の回路構成例および内部波形の模式図を図８に示す。図８（ａ）において発光素子駆動回路は、データ入力端子１６―１、クロック入力端子１６―２、フリップフロップ回路７０―１、第１の遅延回路１４―１、変調電流を生成する第１の電流スイッチ回路１１およびその出力端子１７、第２の遅延回路１４−２、第１のＡＮＤ回路２０―１、ビットパタン検出回路４０、第２のＡＮＤ回路２０−２、パルス電流を生成する第２の電流スイッチ回路１２およびその出力端子１８より構成される。ビットパタン検出回路４０は、３個のフリッププロップ回路７０−２〜４と２個のＡＮＤ回路２０−３、２０−４で構成される。本実施例でビットパタン検出回路４０は、“００１”パタン入力時のみＡＮＤ回路２０−４から論理“１”の制御信号を出力する。ＡＮＤ回路２０−２はＡＮＤ回路２０―１の出力とＡＮＤ回路２０―４の出力の論理積を出力するので、ＡＮＤ回路２０−２の出力を入力とする第２の電流スイッチ回路１２は、“００１”パタン入力時のみパルス振幅Ｉｂｐのパルス電流を出力する。従って、発光素子の残留キャリアの影響が大きい“１０１”パタン時には、パルス電流を付加せずに発光素子を駆動できるので、残留キャリアとパルス電流によるスキューを抑制できる。
【００３５】
また、駆動波形例として、図９（ａ）に示した様に立ち上がり部にパルス電流を付加した変調電流に対し変調電流の立ち上がり部に先行して電流オンとなるパルス電流をビットパタンに応じてオンオフしても良く、また図９（ｂ）に示した様に変調電流のパルス幅をビットパタンにより制御しても良いが、本発明の効果はここで示した駆動電流波形に限定されるものではない。
【００３６】
図１０は、図９で示した発光素子駆動回路を用いた光送信器の実施例である。図１０において光送信器９０は、データ入力端子１６−１と、クロック入力端子１６−２と、波形整形回路７１と、本発明による発光素子駆動回路１と、発光素子８１とからなる。本発明によれば、ビットパタンにより駆動電流が制御されるので、光出力波形への残留キャリアの影響が低減された光送信器が実現できる。
【００３７】
上述の実施例では、“００１”パタンを検出するビットパタン検出回路の例を示したが、検出するパタンは、信号周期とキャリア寿命とを考慮して決定されるべきもので、ここに示したパタンに限定されるものではない。
【００３８】
次に本発明による光送信器の別の実施例として、光並列送信器の構成を図１１に示す。図１１において、光並列送信器は、ｎチャネルの並列データ入力端子１６―１、クロック入力端子１６―２、波形整形回路７１、フリップフロップ回路７０―５、発光素子駆動回路アレイ１０、発光素子アレイ８０、温度検出回路５０、温度特性制御回路６０から構成される。発光素子駆動回路アレイ１０は、図６で示した本発明による発光素子駆動回路と、ビットパタン検出回路と、発光素子のしきい電流より十分小さいバイアス電流を出力するバイアス電流生成回路１５−１とで構成されるデータチャネル用駆動回路と、クロック用バイアス電流生成回路１５―２と、クロック用変調電流生成回路１１―２と、遅延回路１４―３とで構成されるクロック用駆動回路を集積化したものである。
【００３９】
入力データ信号は、波形整形回路７１にて波形整形された後、フリップフロップ７０―５にて各データチャネルの位相が揃えられ、チャネル毎に各発光素子駆動回路へ入力される。変調電流Ｉｍ、バイアス電流Ｉｂ、パルス電流Ｉｂｐは、温度による発光素子アレイ８０の光出力変動や発振遅延変動が所定の範囲内となるよう、温度特性制御回路により制御されている。クロック用バイアス電流は、クロック用光信号の発振遅延によるデューティ劣化を無くすため、発光素子のしきい電流より大きな値に設定されている。本実施例によれば、発光素子アレイと、本発明による発光素子駆動回路を集積化した発光素子駆動回路アレイを用いることにより、各チャネルの光出力の波形劣化やスキューが十分低減された光並列送信器が実現される。
【００４０】
以上、本発明による発光素子駆動回路および光送信器の実施例を示したが、本発明の有効性は上述の構成の発光素子駆動回路および光送信器に限定されるものではない。
【００４１】
次に本発明の効果を定量的に説明しよう。図３または図５で示した発光素子駆動回路により発光素子を駆動する場合について具体的に示す。発光素子として、常温時、キャリア寿命τｎ＝２．５ｎｓ、しきい電流Ｉｔｈ＝２．０ｍＡ、スロープ効率η＝０．４Ｗ／Ａの特性のものを用い、駆動電流値として、各チャネルの光出力パワがＰｏ＝２ｍＷを得られるよう設定する。ここではチャネル当たり１Ｇｂｉｔ／ｓでの同期伝送を行うため、発光素子の光出力パルス幅劣化量を１００ｐｓ以下、製造ばらつきによるスキューを±１００ｐｓ以下に抑制するものとする。
【００４２】
第１の従来例による光並列送信器によれば、式（１）および式（２）から、変調電流Ｉｍ＝５．２ｍＡ、バイアス電流Ｉｂ＝１．８ｍＡとすることにより、Ｐｏ＝２ｍＷとし且つ発振遅延による光出力パルス幅減少量を１００ｐｓ以下とすることが可能である。しかしながら、従来例では、発振遅延時間を低減するため、Ｉｔｈ−Ｉｂで与えれるノイズマージンが２．０−１．８＝０．２ｍＡしかなく、リンギングやクロストークによる波形劣化を生じる可能性が大きい。図３で示した本発明による発光素子駆動回路を用いた場合、光出力パルス幅劣化量は、近似的に次式で与えられる。
【００４３】
【数３】
0003578596.tif 000004
【００４４】
ここで、パルス電流は光出力パワへの寄与がほとんどないため、光出力パワは式（１）で与えられる。バイアス電流は、注入電流に対して発光素子の電気抵抗がほぼ一定となり高速変調に有利な最低電流程度であるＩｂ＝０．２ｍＡに設定する。この時、変調電流はＰｏ＝２ｍＷとなるようＩｍ＝６．８ｍＡとなる。本発明による発光素子駆動回路によれば、例えばパルス電流を変調電流の０．８倍のＩｂｐ＝５．４４ｍＡとし、パルス電流を変調電流の電流オンに７３０ｐｓ先行して電流オンとすることにより、パルス幅劣化を１００ｐｓ以下とすることができる。この時のノイズマージンは従来方式と比較して十分大きな値２．０−０．２＝１．８ｍＡが確保できる。しきい電流ばらつきが±１０％の場合には、上記駆動電流時のスキューは±５０ｐｓとなるので、変調電流とパルス電流のオーバーラップ時間を１５０ｐｓ程度とすることにより、しきい電流にばらつきのある発光素子アレイに対しても、全チャネルのパルス幅劣化量を１００ｐｓ以下とでき、且つパルス電流印加による過剰な光パワ出力および波形劣化を抑制できる。
【００４５】
また、駆動電流のパルス幅の拡張により発振遅延による光出力パルス幅劣化を補償する第２の従来例では、Ｉｍ＝６．８ｍＡ、Ｉｂ＝０．２ｍＡ、図１３中の遅延回路における遅延量ｄ＝６７０ｐｓとし、変調電流のパルス幅を６７０ｐｓ拡張することで、光出力のパルス幅劣化量を１００ｐｓ以下に低減できる。しかしながら、遅延回路の製造ばらつきとして±２０％程度を考えると、遅延回路の遅延時間ばらつきに起因するスキューは約±１３０ｐｓ以上に達するため、良好な同期並列伝送を維持することが困難となる。図５で示した本発明による発光素子駆動回路によれば、光出力パルス幅劣化量は、近似的に次式で与えられる。
【００４６】
【数４】
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【００４７】
変調電流を従来例と等しく設定する場合、第２の駆動電流として変調電流の０．５倍の電流振幅３．５ｍＡのパルス電流を印加し、変調電流のパルス拡張幅を６００ｐｓとすることにより、光出力パルス幅劣化量を１００ｐｓ以下に低減でき、さらに遅延回路の遅延時間ばらつきに起因するスキューを従来の約５０％である±７０ｐｓに低減できる。
【００４８】
【発明の効果】
以上述べたように本発明によれば、発光素子駆動回路において、駆動電流のリンギングやクロストークによる光出力波形劣化を抑制し且つ発光素子の発振遅延によるパルス幅の減少やスキューを低減する効果が得られるので、高スループットな光送信器が可能となり、光長距離超高速伝送装置や大容量交換機、超並列コンピュータ等の高度情報処理システムの経済的な構築に貢献できる。
【図面の簡単な説明】
【図１】本発明の発光素子駆動回路の第１の実施例を示すブロック図である。
【図２】本発明の発光素子駆動回路の第１の実施例における駆動電流と光出力パワの関係を示す図である。
【図３】本発明の発光素子駆動回路のの第１の実施例の構成図と波形を説明する図である。
【図４】本発明の発光素子駆動回路の第２の実施例を示すブロック図である。
【図５】本発明の発光素子駆動回路の第２の実施例の構成図と波形を説明する図である。
【図６】本発明の発光素子駆動回路の第３の実施例の構成図と波形を説明する図である。
【図７】本発明の発光素子駆動回路の第４の実施例のブロック図である。
【図８】本発明の発光素子駆動回路の第４の実施例の構成図と波形を説明する図である。
【図９】本発明の発光素子駆動回路の第４の実施例の発光素子駆動回路の出力波形を説明する図である。
【図１０】本発明の光送信器の実施例を示す構成図である。
【図１１】本発明の光送信器の他の実施例を示す構成図である。
【図１２】従来例１の構成図である。
【図１３】従来例２のブロック図である。
【符号の説明】
１…発光素子駆動回路、１１…変調電流生成回路、１２…パルス電流生成回路、１３…パルス幅調整回路、１４…遅延回路、１５…バイアス電流生成回路、２０…ＡＮＤ回路、３０…ＯＲ回路、４０…ビットパタン検出回路、５０…温度検出回路、６０…温度特性制御回路、７０…フリップフロップ回路、７１…波形整形回路、８０…発光素子アレイ、８１…発光素子、９０…光送信器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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