(57)【特許請求の範囲】
【請求項１】
所定ビット長の第１の書き込みデータがビット毎に並列に入力される第１の入力群と、
所定ビット長の第２の書き込みデータがビット毎に並列に入力される第２の入力群と、
前記第１及び第２の書き込みデータの書き込みを指示する書き込みコマンドに応答して書き込みフラグ信号を出力するコマンド系回路と、
前記書き込みフラグ信号を受け取ると、前記第１の書き込みデータのアドレスを示す書き込みアドレスに応じた第１のラッチフラグと、前記第２の書き込みデータのアドレスを示す書き込みアドレスに応じた第２のラッチフラグとを出力するデータ取り込み制御部と、
前記第１の書き込みデータのアドレスを示す書き込みアドレスに応じて前記第１の入力群を介し前記第１の書き込みデータをビット毎に入力を切り替える第１のスイッチ群と、
前記第２の書き込みデータのアドレスを示す書き込みアドレスに応じて前記第２の入力群を介し前記第２の書き込みデータをビット毎に入力を切り替える第２のスイッチ群と、
前記第１のラッチフラグを受け取ると、前記第１のスイッチ群によって入力が切り替えられた前記第１の書き込みデータをビット毎にラッチする第１のデータラッチ群と、
前記第２のラッチフラグを受け取ると、前記第２のスイッチ群によって入力が切り替えられた前記第２の書き込みデータをビット毎にラッチする第２のデータラッチ群と、
前記第１及び第２のデータラッチ群によってラッチされたビット毎の前記第１及び第２の書き込みデータを一括して被書き込み回路へ書き込む書き込み回路とを備える
ことを特徴とする半導体集積回路。
【請求項２】
所定ビット長の第１の書き込みデータがビット毎に並列に入力される第１の入力群と、
所定ビット長の第２の書き込みデータがビット毎に並列に入力される第２の入力群と、
前記第１及び第２の書き込みデータの書き込みを指示する書き込みコマンドに応答して書き込みフラグ信号を出力するコマンド系回路と、
前記書き込みフラグ信号を受け取ると、前記第１の書き込みデータのアドレスを示す書き込みアドレスに応じた第１のラッチフラグと、前記第２の書き込みデータのアドレスを示す書き込みアドレスに応じた第２のラッチフラグとを出力するデータ取り込み制御部と、
前記第１の書き込みデータのアドレスを示す書き込みアドレスに応じて前記第１の入力群を介し前記第１の書き込みデータをビット毎に入力を切り替える第１のスイッチ群と、
前記第２の書き込みデータのアドレスを示す書き込みアドレスに応じて前記第２の入力群を介し前記第２の書き込みデータをビット毎に入力を切り替える第２のスイッチ群と、
前記第１のラッチフラグを受け取ると、前記第１のスイッチ群によって入力が切り替えられた前記第１の書き込みデータをビット毎にラッチする第１のデータラッチ群と、
前記第２のラッチフラグを受け取ると、前記第２のスイッチ群によって入力が切り替えられた前記第２の書き込みデータをビット毎にラッチする第２のデータラッチ群と、
前記第１及び第２のデータラッチ群によってラッチされたビット毎の前記第１及び第２の書き込みデータを一括して被書き込み回路へ書き込む書き込み回路とを備え、
前記書き込みアドレスの内容に応じて前記第１及び第２のスイッチ群による前記第１及び第２の書き込みデータの入力の切り替えの順番と、前記第１及び第２のデータラッチ群による前記第１及び第２の書き込みデータのラッチの順番とが制御される
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体への書き込み技術に係り、特に「×８モード」での書き込みモードで１６ビットのデータを書き込む場合に書き込みコマンドライトサイクルを１回に短縮できる半導体集積回路に関する。
【０００２】
【従来の技術】
図３に従来の一般的な不揮発性半導体への書き込み動作タイミングチャートを示す。従来の不揮発性半導体では、図３に示すように、書き込みコマンドと書き込みアドレスＰＡ（プログラムアドレス）をライトイネーブル信号ＷＥ＃に同期して入力することによって、ラッチフラグＳＴＤＡＴＡ（ＰＤ，ＰＡラッチフラグ）の凸パルスに応じた書き込みデータＰＤ（プログラムデータ）と書き込みアドレスＰＡ（プログラムアドレス）を保持した後に内部で自動的に書き込みパルスを発生することにより、不揮発性半導体への書き込み動作を自動的に実行していた。
【０００３】
例えば、書き込みコマンドを［“ＡＡｈ”−“５５ｈ”−“Ａ０ｈ”−ＰＤ（書き込みデータＰＤ（プログラムデータ））］、書き込みアドレスＰＡ（プログラムアドレス）を［“５５５ｈ”−“２ＡＡｈ”−“５５５ｈ”−ＰＡ（書き込みアドレス）］とした場合、書き込みコマンド［“ＡＡｈ”−“５５ｈ”−“Ａ０ｈ”−ＰＤ（書き込みデータＰＤ（プログラムデータ））］と書き込みアドレスＰＡ（プログラムアドレス）［“５５５ｈ”−“２ＡＡｈ”−“５５５ｈ”−ＰＡ（書き込みアドレス）］をライトイネーブル信号ＷＥ＃に同期して入力することによって、ラッチフラグＳＴＤＡＴＡ（ＰＤ，ＰＡラッチフラグ）の凸パルスに応じて、書き込みデータＰＤ（プログラムデータ）と書き込みアドレスＰＡ（プログラムアドレス）を保持し、内部で自動的に書き込みパルスを発生することにより、不揮発性半導体への書き込み動作を自動的に実行していた。
【０００４】
図４に書き込み動作のフロー概略を示す。従来の不揮発性半導体では、図４に示すように、書き込みコマンド入力（ステップＳ４１）により書き込みデータＰＤ（プログラムデータ）および書き込みアドレスＰＡ（プログラムアドレス）をラッチ（ステップＳ４２）し、ラッチされた書き込みアドレスＰＡ（プログラムアドレス）により選択されたメモリセルに対して書き込みベリファイ処理（書き込み検証処理）を行い、書き込みデータＰＤ（プログラムデータ）と読み出したメモリセルデータを比較し（ステップＳ４３）、書き込み失敗（Ｆａｉｌ）（ステップＳ４３のＮＧ）ならば書き込み（ステップＳ４４）を行って再度書き込みベリファイ処理（書き込み検証処理）（ステップＳ４３）を実行する。
【０００５】
従来の不揮発性半導体では、このような書き込み処理〜書き込みベリファイ処理（書き込み検証処理）を、書き込み検証処理の省略（Ｖｅｒｉｆｙ  Ｐａｓｓ）時点まで連続的に行う。一方、書き込み成功（ステップＳ４３のＯＫ）ならば書き込み動作を終了する（ステップＳ４５）。
【０００６】
さらに従来の不揮発性半導体は、「×８モード」および「×１６モード」の２つのモードでの動作が可能であり、書き込みモード切り替え設定ピンＢＹＴＥ＃による切り替えを行っている。例えば、書き込みモード切り替え設定ピンＢＹＴＥ＃の論理値が論理“Ｌ”に設定された際に「×８モード」が選択され、書き込みモード切り替え設定ピンＢＹＴＥ＃の論理値が“Ｈ”に設定された際に「×１６モード」が選択される。
【０００７】
図５に従来の下位側入出力ピンＩ／Ｏへの８ビット書き込みブロックダイアグラムを示す。従来の不揮発性半導体では、図５に示すように、「×８モード」を選択したうえで下位側の入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７へ書き込みを実行する場合、書き込みデータＰＤ（プログラムデータ）はデータ入出力制御部ＩｎｐｕｔＢｕｆｆｅｒを介して入力バッファ（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）の外部データピンＤＱ０〜ＤＱ７から入力される。
【０００８】
このとき、スイッチ部において書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］に基づく書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が論理“Ｌ”の場合、当該書き込みデータＰＤ（プログラムデータ）がデータラッチ部の下位側を構成するラッチ０〜ラッチ７へ取り込まれ、入力バッファ（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）の外部データピンＤＱ０〜ＤＱ７の書き込みデータＰＤ（プログラムデータ）がデータラッチ部の下位側を構成するラッチ０〜ラッチ７でラッチされる。
【０００９】
このとき、第１の書き込みデータＰＤ１（プログラムデータ）は書き込み動作において無視できる（ＮｏＣａｒｅである）ので書き込みベリファイ処理（書き込み検証処理）が省略（Ｐａｓｓ）できるので、データラッチ部の上位側を構成するラッチ８〜ラッチ１５では上位側リセット信号ＲＳＴ１によってデータラッチ部の出力値が強制的に“ＦＦｈ”に設定される。
【００１０】
その後書き込みデータＰＤ（プログラムデータ）が書き込み回路（ＷｒｉｔｅＣｉｒｃｕｉｔ）を介して下位側の入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７に書き込まれ、さらに、上位側の入出力ピンＩ／Ｏ８〜Ｉ／Ｏ１５の値が“ＦＦｈ”であるので書き込み検証処理が省略（Ｖｅｒｉｆｙ  Ｐａｓｓ）される。
【００１１】
図６に従来の上位側の入出力ピンＩ／Ｏ８〜Ｉ／Ｏ１５への８ビット書き込みブロックダイアグラムを示す。従来の不揮発性半導体では、図６に示すように、図５に示した下位側入出力ピンＩ／Ｏへの８ビット書き込み動作とは逆に、上位側の入出力ピンＩ／Ｏ８〜Ｉ／Ｏ１５へ書き込みを実行する場合、書き込みデータＰＤ（プログラムデータ）がデータ入出力制御部Ｉｎｐｕｔ  Ｂｕｆｆｅｒを介して入力バッファ（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）の外部データピンＤＱ０〜ＤＱ７から入力される。
【００１２】
このとき、スイッチ部において書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］に基づく書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が“Ｈ”の場合は、データラッチ部の上位側を構成するラッチ８〜ラッチ１５へ書き込みデータＰＤ（プログラムデータ）が取り込まれ、入力バッファ（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）の外部データピンＤＱ０〜ＤＱ７の書き込みデータＰＤ（プログラムデータ）がデータラッチ部の上位側を構成するラッチ８〜ラッチ１５でラッチされる。このとき、データラッチ部の下位側を構成するラッチ０〜ラッチ７は下位側リセット信号ＲＳＴ２によってデータラッチ部の出力値を強制的に“ＦＦｈ”に設定する。
【００１３】
その後、書き込み回路（Ｗｒｉｔｅ  Ｃｉｒｃｕｉｔ）を介して上位側の入出力ピンＩ／Ｏ８〜Ｉ／Ｏ１５に書き込みデータＰＤ（プログラムデータ）が書き込まれ、下位側の入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７の値が“ＦＦｈ”であるので書き込み検証処理が省略（Ｖｅｒｉｆｙ  Ｐａｓｓ）される。
【００１４】
図７に図５、図６の書き込みデータＰＤ（プログラムデータ）を取り込む回路を示す。従来の不揮発性半導体では、図７に示すように、書き込みデータＰＤ（プログラムデータ）がデータ入出力制御部Ｉｎｐｕｔ  Ｂｕｆｆｅｒを介して入力バッファ（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）の外部データピンＤＱ０〜ＤＱ７から入力される。このとき、スイッチ部において書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］に基づく書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が論理“Ｌ”の場合、書き込みデータＰＤ（プログラムデータ）は、データラッチ部の下位側を構成するラッチ０〜ラッチ７でラッチされる。また、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が“Ｈ”の場合、書き込みデータＰＤ（プログラムデータ）は、データラッチ部の上位側を構成するラッチ８〜ラッチ１５でラッチされる。
【００１５】
また従来の不揮発性半導体では、書き込みコマンド““ＡＡｈ”−“５５ｈ”−“Ａ０ｈ”−ＰＤ”を入力することでコマンド系回路から書き込みフラグ信号がデータ取り込み制御部に出力される。データ取り込み制御部はライトイネーブル信号ＷＥ＃に同期して、データ取り込みパルス（凸パルス（ワンショットパルス））であるラッチフラグＳＴＤＡＴＡ（ＰＤ，ＰＡラッチフラグ）をデータラッチ部に出力する。
【００１６】
このとき、リセット回路により上位側リセット信号ＲＳＴ１（データラッチ部の上位側を構成するラッチ８〜ラッチ１５のリセット端子Ｒをリセットする信号）または下位側リセット信号ＲＳＴ２（データラッチ部の下位側を構成するラッチ０〜ラッチ７のリセット端子Ｒをリセットする信号）を活性化することで、未使用の８ビットはデータラッチ部の出力値を“ＦＦｈ”に設定する。
【００１７】
【発明が解決しようとする課題】
図８に従来の「×８モード」における１６ビットのデータ書き込みタイミングチャートを示す。従来の不揮発性半導体では、図８に示すように、「×８モード」ならば１回のコマンドライトサイクルで８ビットの書き込みデータＰＤ（プログラムデータ）しか取り込めない。従って、「×８モード」で１６ビットの書き込みデータＰＤ（プログラムデータ）を取り込む場合は、コマンドライトサイクルを２回入力し、２回の書き込み動作を行う必要があるという問題点があった。
【００１８】
このため、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が論理“Ｌ”である場合は１回目のコマンドライトサイクルで下位側の入出力ピンＩ／Ｏ０〜Ｉ／Ｏ７に第１の書き込みデータＰＤ１（プログラムデータ）を書き込み、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が“Ｈ”である場合は、２回目のコマンドライトサイクルで上位側の入出力ピンＩ／Ｏ８〜Ｉ／Ｏ１５に第２の書き込みデータＰＤ２（プログラムデータ）を書き込む必要があるという問題点があった。
【００１９】
また、従来の不揮発性半導体には連続モードと呼ばれる書き込みコマンドを短縮できるモードが存在するが、連続モードにおいても「×８モード」で１６ビットの書き込み動作を行う場合は、２回の書き込み動作が必要であるという問題点があった。
【００２０】
本発明は斯かる問題点を鑑みてなされたものであり、その目的とするところは、「×８モード」での書き込みモードで１６ビットのデータを書き込む場合に、書き込みコマンドライトサイクルを１回に短縮できるようになる半導体集積回路を提供する点にある。
【００２１】
【課題を解決するための手段】
請求項１に記載の発明の要旨は、所定ビット長の第１の書き込みデータがビット毎に並列に入力される第１の入力群と、所定ビット長の第２の書き込みデータがビット毎に並列に入力される第２の入力群と、前記第１及び第２の書き込みデータの書き込みを指示する書き込みコマンドに応答して書き込みフラグ信号を出力するコマンド系回路と、前記書き込みフラグ信号を受け取ると、前記第１の書き込みデータのアドレスを示す書き込みアドレスに応じた第１のラッチフラグと、前記第２の書き込みデータのアドレスを示す書き込みアドレスに応じた第２のラッチフラグとを出力するデータ取り込み制御部と、前記第１の書き込みデータのアドレスを示す書き込みアドレスに応じて前記第１の入力群を介し前記第１の書き込みデータをビット毎に入力を切り替える第１のスイッチ群と、前記第２の書き込みデータのアドレスを示す書き込みアドレスに応じて前記第２の入力群を介し前記第２の書き込みデータをビット毎に入力を切り替える第２のスイッチ群と、前記第１のラッチフラグを受け取ると、前記第１のスイッチ群によって入力が切り替えられた前記第１の書き込みデータをビット毎にラッチする第１のデータラッチ群と、前記第２のラッチフラグを受け取ると、前記第２のスイッチ群によって入力が切り替えられた前記第２の書き込みデータをビット毎にラッチする第２のデータラッチ群と、前記第１及び第２のデータラッチ群によってラッチされたビット毎の前記第１及び第２の書き込みデータを一括して被書き込み回路へ書き込む書き込み回路とを備えることを特徴とする半導体集積回路に存する。
また、請求項２に記載の発明の要旨は、所定ビット長の第１の書き込みデータがビット毎に並列に入力される第１の入力群と、所定ビット長の第２の書き込みデータがビット毎に並列に入力される第２の入力群と、前記第１及び第２の書き込みデータの書き込みを指示する書き込みコマンドに応答して書き込みフラグ信号を出力するコマンド系回路と、前記書き込みフラグ信号を受け取ると、前記第１の書き込みデータのアドレスを示す書き込みアドレスに応じた第１のラッチフラグと、前記第２の書き込みデータのアドレスを示す書き込みアドレスに応じた第２のラッチフラグとを出力するデータ取り込み制御部と、前記第１の書き込みデータのアドレスを示す書き込みアドレスに応じて前記第１の入力群を介し前記第１の書き込みデータをビット毎に入力を切り替える第１のスイッチ群と、前記第２の書き込みデータのアドレスを示す書き込みアドレスに応じて前記第２の入力群を介し前記第２の書き込みデータをビット毎に入力を切り替える第２のスイッチ群と、前記第１のラッチフラグを受け取ると、前記第１のスイッチ群によって入力が切り替えられた前記第１の書き込みデータをビット毎にラッチする第１のデータラッチ群と、前記第２のラッチフラグを受け取ると、前記第２のスイッチ群によって入力が切り替えられた前記第２の書き込みデータをビット毎にラッチする第２のデータラッチ群と、前記第１及び第２のデータラッチ群によってラッチされたビット毎の前記第１及び第２の書き込みデータを一括して被書き込み回路へ書き込む書き込み回路とを備え、前記書き込みアドレスの内容に応じて前記第１及び第２のスイッチ群による前記第１及び第２の書き込みデータの入力の切り替えの順番と、前記第１及び第２のデータラッチ群による前記第１及び第２の書き込みデータのラッチの順番とが制御されることを特徴とする半導体集積回路に存する。
【００２２】
【発明の実施の形態】
本発明は、不揮発性半導体への「×８モード」での書き込みモードでの書き込み動作に対する１回のコマンドライトサイクルにおける書き込みアドレス（プログラムアドレス）内の最下位アドレスを基に、上位側の入出力ピンおよび下位側の入出力ピンのそれぞれへ別々に書き込みデータ（プログラムデータ）を取り込む凸パルス（ワンショットパルス）を発生するデータ取り込み制御部を備え、書き込みコマンドを入力した場合に書き込みデータ取り込みコマンドサイクルを２回繰り返すことにより、「×８モード」での書き込みモードで１６本の入出力ピンＩ／Ｏ分の書き込みデータ（プログラムデータ）を取り込むことを特徴とする半導体集積回路（不揮発性半導体）である。
【００２３】
このような本実施の形態の半導体集積回路（不揮発性半導体）に対して実行される書き込み動作では、入力バッファの外部データピンから入力された２回の書き込みデータ（８ビット長の第１の書き込みデータおよび第２の書き込みデータ）が、入力バッファを介したスイッチ部によるスイッチ制御によりデータラッチ部の下位側を構成するラッチ、およびデータラッチ部の上位側を構成するラッチへそれぞれ取り込まれる。「×８モード」での書き込みモードでも１６ビット一括で書き込むので、従来の回路構成である図７に存在した未使用８ビット用のリセット回路とリセット信号は不要となり、リセット機能が不要なラッチ構成となっている。取り込まれた１６ビット長の書き込みデータ（プログラムデータ）はそれぞれ書き込み回路を介して１６ビット一括でメモリセルに書き込まれる。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２４】
（第１の実施の形態）
初めに、図面に基づき本発明の第１の実施の形態を説明する。図１は本発明の一実施の形態に係る半導体集積回路（不揮発性半導体１０）を説明するための回路構成図である。本実施の形態の半導体集積回路（不揮発性半導体１０）は、入力バッファ２２（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）の外部データピンＤＱ０〜ＤＱ７から入力された２回の書き込みデータＰＤ（プログラムデータ、データ長＝８ビット＋８ビット＝１６ビット）を構成する第１の書き込みデータＰＤ１（プログラムデータ、データ長＝８ビット）および第２の書き込みデータＰＤ２（プログラムデータ、データ長＝８ビット）が、入力バッファ２２（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）を介したスイッチ部２４によるスイッチ制御により、データラッチ部２６の下位側を構成するラッチＬ０〜ラッチＬ７、およびデータラッチ部２６の上位側を構成するラッチＬ８〜ラッチＬ１５のそれぞれへ取り込まれるような回路構成となっている点に特徴を有している。
【００２５】
さらに本実施の形態の半導体集積回路（不揮発性半導体１０）は、「×８モード」での書き込みモードでも１６ビット一括で書き込むことで、従来の不揮発性半導体（図７参照）の回路に存在した未使用８ビット用のリセット回路およびリセット信号を省略できる結果、リセット機能が不必要なラッチ構成が実現できるといった特徴も有している。
【００２６】
また、本実施の形態の半導体集積回路（不揮発性半導体１０）では、取り込まれた１６ビット長の書き込みデータＰＤ（プログラムデータ）はそれぞれ書き込み回路３２（Ｗｒｉｔｅ  Ｃｉｒｃｕｉｔ）を介して１６ビット一括でメモリセルに書き込まれるような回路構成となっている。
【００２７】
さらに詳しく、本実施の形態の半導体集積回路（不揮発性半導体１０）の回路構成を説明する。図１を参照すると、本実施の形態の半導体集積回路（不揮発性半導体１０）では、書き込みコマンドをコマンド系回路２８に入力する。例えば、書き込みコマンド｛“ＡＡｈ”−“５５ｈ”−“Ａ０ｈ”−“第１の書き込みデータＰＤ１”−“第２の書き込みデータＰＤ２”｝をコマンド系回路２８に入力する。
【００２８】
その後、コマンド系回路２８から書き込みフラグ信号がデータ取り込み制御部３０に出力される。データ取り込み制御部３０は外部アドレスピンの論理値を参照して、データ取り込みパルス（凸パルス（ワンショットパルス））である下位側ラッチフラグＳＴＤＡＴＡ１（下位側のＰＤ，ＰＡラッチフラグ）、上位側ラッチフラグＳＴＤＡＴＡ２（上位側のＰＤ，ＰＡラッチフラグ）をデータラッチ部２６に出力する。
【００２９】
具体的には、データ取り込み制御部３０は外部アドレスピンから出力される書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］を参照し、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が論理“Ｌ”である場合にデータ取り込みパルス（凸パルス（ワンショットパルス））である下位側ラッチフラグＳＴＤＡＴＡ１（下位側のＰＤ，ＰＡラッチフラグ）をデータラッチ部２６に出力し、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が論理“Ｈ”である場合に上位側ラッチフラグＳＴＤＡＴＡ２（上位側のＰＤ，ＰＡラッチフラグ）をデータラッチ部２６に出力する。
【００３０】
その後、入力バッファ２２（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）の下位側の外部データピンＤＱ０〜ＤＱ７から取り込まれた８ビット＋８ビットデータ構成の書き込みデータＰＤ（プログラムデータ）を、入力バッファ２２（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）を介して外部アドレスピンから出力される書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］を参照してスイッチ部２４が実行するスイッチ制御を基に、データラッチ部２６の下位側を構成するラッチＬ０〜ラッチＬ７およびデータラッチ部２６の上位側を構成するラッチＬ８〜ラッチＬ１５へ振り分ける。
【００３１】
その後、スイッチ部２４によって振り分けられたデータラッチ部２６の下位側を構成するラッチＬ０〜ラッチＬ７への書き込みデータＰＤ（プログラムデータ）、およびデータラッチ部２６の上位側を構成するラッチＬ８〜ラッチＬ１５への書き込みデータＰＤ（プログラムデータ）は、下位側データ取り込みパルス（凸パルス（ワンショットパルス））として機能する下位側ラッチフラグＳＴＤＡＴＡ１（下位側のＰＤ，ＰＡラッチフラグ）および上位側ラッチフラグＳＴＤＡＴＡ２（上位側のＰＤ，ＰＡラッチフラグ）に同期して取り込まれ、半導体集積回路（不揮発性半導体１０）内のメモリセルへ書き込まれる。
【００３２】
このように本実施の形態では、「×８モード」での書き込みモードでも１６ビット一括の書き込みを行うので未使用８ビットのリセット回路およびリセット信号が不要となる。その結果、１回のコマンドライトサイクルで、「×８モード」での書き込みモードにおいて１６ビット長の書き込みデータＰＤ（プログラムデータ）を、データラッチ部２６を構成するラッチ０〜ラッチ１５へ取り込むことができるようになるといった効果を奏する。
【００３３】
次に半導体集積回路（不揮発性半導体１０）の動作について説明する。図２は本発明の一実施の形態に係る半導体集積回路（不揮発性半導体１０）への書き込み動作を説明するためのタイミングチャートである。図２を参照すると、本実施の形態では、まず、ライトイネーブル信号ＷＥ＃に同期して書き込みコマンドを入力することで、第１の書き込みデータＰＤ１（プログラムデータ）および第２の書き込みデータＰＤ２（プログラムデータ）入力時に書き込みフラグ信号が活性化する。
【００３４】
例えば、書き込みコマンドを“ＡＡｈ”−“５５ｈ”−“Ａ０ｈ”−“第１の書き込みデータＰＤ１（プログラムデータ）”−“第２の書き込みデータＰＤ２（プログラムデータ）”とすると、書き込みコマンド｛“ＡＡｈ”−“５５ｈ”−“Ａ０ｈ”−“第１の書き込みデータＰＤ１（プログラムデータ）”−第２の書き込みデータＰＤ２（プログラムデータ）｝を入力することで、書き込みフラグ信号が第１の書き込みデータＰＤ１（プログラムデータ）および第２の書き込みデータＰＤ２（プログラムデータ）入力時に活性化する。
【００３５】
その後、外部アドレスピンにおける書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］と書き込みフラグ信号を参照し、当該参照結果を基に、データ取り込みパルス（凸パルス（ワンショットパルス））である下位側ラッチフラグＳＴＤＡＴＡ１（下位側のＰＤ，ＰＡラッチフラグ）および上位側ラッチフラグＳＴＤＡＴＡ２（上位側のＰＤ，ＰＡラッチフラグ）を活性化する。
【００３６】
具体的には、外部アドレスピンにおける書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］と書き込みフラグ信号を参照し、当該参照結果書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が論理“Ｌ”であった場合にデータ取り込みパルス（凸パルス（ワンショットパルス））である下位側ラッチフラグＳＴＤＡＴＡ１（下位側のＰＤ，ＰＡラッチフラグ）を活性化し、また、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が論理“Ｈ”であった場合に、上位側ラッチフラグＳＴＤＡＴＡ２（上位側のＰＤ，ＰＡラッチフラグ）を活性化する。
【００３７】
その後、下位側ラッチフラグＳＴＤＡＴＡ１（下位側のＰＤ，ＰＡラッチフラグ）の信号波形が凸パルス（ワンショットパルス）であった場合に、データラッチ部２６の下位側を構成するラッチＬ０〜ラッチＬ７に第１の書き込みデータＰＤ１（プログラムデータ）を取り込む。同様に、上位側ラッチフラグＳＴＤＡＴＡ２（上位側のＰＤ，ＰＡラッチフラグ）の信号波形が凸パルス（ワンショットパルス）であった場合に、データラッチ部２６の上位側を構成するラッチＬ８〜ラッチＬ１５に第２の書き込みデータＰＤ２（プログラムデータ）を取り込む。
【００３８】
その後、取り込まれた１６ビット長の書き込みデータＰＤ（プログラムデータ）が一括でメモリセルに書き込まれる。
【００３９】
これにより、「×８モード」での書き込みモードにおいても、１回のコマンドライトサイクルで１６ビット長の書き込みデータＰＤ（プログラムデータ）を取り込んで書き込むことができるようになるといった効果を奏する。
【００４０】
以上説明したように第１の実施の形態によれば、「×８モード」での書き込みモードで１６ビットのデータを書き込む場合に、書き込みコマンドライトサイクルを１回に短縮できるようになり、その結果、書き込み時間を短縮できるようになるといった効果を奏する。前述したように従来の不揮発性半導体１０では、「×８モード」での書き込みモードで１６ビットのデータを書き込む場合には、２回の書き込みコマンドライトサイクルが必要であった。
【００４１】
例えば、図８を参照すると、１回のコマンド入力に１μｓを要するので４回のコマンド入力が必要なため４μｓ（＝１μｓ×４回）の時間を要し、さらに書き込み時間が８μｓを要するので、１回の書き込みサイクルは１２μｓ（＝４μｓ＋８μｓ）である。これを２回繰り返すので、トータルで２４μｓ（＝１２μｓ×２回）の時間がかかることになる。それに対して、本実施の形態では、図２に示すように、５回のコマンド入力に５μｓの時間を要し、さらに書き込み時間が８μｓを要するので、トータルで１３μｓ（＝５μｓ＋８μｓ，Ｔｏｔａｌ  １３μｓ）で書き込みが終了できる。
【００４２】
セクタは消去単位であり、セクタ毎に書き込み／消去を行うことが多いが、そのセクタ容量を５１２キロビット（Ｋｂｉｔ）とすると、書き込み時間を０．７６８秒から０．４１６秒へ短縮化できる。
【００４３】
一方、不揮発性半導体１０には連続モードと呼ばれる書き込みコマンドを短縮できるモードが存在する。例えば、書き込みコマンド｛“ＡＡｈ”−“５５ｈ”−“２０ｈ”｝で連続モードに入った後に書き込みコマンド｛“Ａ０ｈ”−書き込みデータＰＤ（プログラムデータ）｝を実行するといったように、書き込みコマンドを２コマンドに短縮した書き込み動作が可能となる。書き込みコマンドを２コマンドに短縮した「×８モード」での書き込みモードでの１６ビット書き込みは２０μｓを要し、１セクタでは０．６４秒を要することを考えても、本実施の形態では書き込み時間を短縮できることが明らかである。
【００４４】
さらに、「×８モード」での書き込みモードでも１６ビット一括で書き込むので、従来の不揮発性半導体に存在した未使用８ビット用のリセット回路とリセット信号は不要となり、書き込み回路３２（Ｗｒｉｔｅ  Ｃｉｒｃｕｉｔ）を作成するための領域を縮小できる。
【００４５】
（第２の実施の形態）
次に、図面に基づき本発明の第２の実施の形態を説明する。図２は本発明の一実施の形態に係る不揮発性半導体１０への書き込み動作を説明するためのタイミングチャートである。なお、第１の実施の形態において既に記述したものと同一の部分については、同一符号を付し、重複した説明は省略する。
【００４６】
図２を参照すると、本実施の形態では、１回目の書き込みデータ取り込みコマンド（４ｔｈコマンド）で第１の書き込みデータＰＤ１（プログラムデータ）を指定し、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が論理“Ｌ”であった場合に、下位側の書き込みデータＰＤ（プログラムデータ）を取り込む。
【００４７】
その後に、２回目の書き込みデータ取り込みコマンド（５ｔｈコマンド）で第２の書き込みデータＰＤ２（プログラムデータ）を指定し、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値が論理“Ｈ”であった場合に、上位側の書き込みデータＰＤ（プログラムデータ）を取り込む。
【００４８】
なお、１回目の書き込みデータ取り込みコマンド（４ｔｈコマンド）と２回目の書き込みデータ取り込みコマンド（５ｔｈコマンド）の第１の書き込みデータＰＤ１（プログラムデータ）に対する書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値＝論理“Ｌ”の条件を、第２の書き込みデータＰＤ２（プログラムデータ）に対する書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値＝論理“Ｈ”の条件を逆にすることで、１回目の書き込みデータ取り込みコマンド（４ｔｈコマンド）で上位側データを取り込み、２回目の書き込みデータ取り込みコマンド（５ｔｈコマンド）で下位側データを取り込むことも可能である。
【００４９】
本実施の形態では、図２に示すように、第１の書き込みデータＰＤ１（プログラムデータ）の入力時には、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値を論理“Ｌ”に設定しており、データラッチ部２６の下位側を構成するラッチＬ０〜ラッチＬ７へ第１の書き込みデータＰＤ１（プログラムデータ）をラッチする。
【００５０】
同様に、第２の書き込みデータＰＤ２（プログラムデータ）の入力時には、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値を論理“Ｈ”に設定しており、データラッチ部２６の上位側を構成するラッチＬ８〜ラッチＬ１５へ第２の書き込みデータＰＤ２（プログラムデータ）をラッチする。
【００５１】
本実施の形態では、１回目の書き込みデータ取り込みコマンド（４ｔｈコマンド）で書き込みデータＰＤ（プログラムデータ）を指定した後に、２回目の書き込みデータ取り込みコマンド（５ｔｈコマンド）を“ＦＦｈ”に固定して書き込み検証処理の省略（Ｖｅｒｉｆｙ  Ｐａｓｓ）を実行できるようにすることで、従来のコマンド方式による書き込み動作に対応でき、その結果、書き込み動作に対する自由度を広げることができるようになるといった効果を奏する。また、２本の外部アドレスピンによりスイッチ部２４を４分割し、データ取り込みパルス（凸パルス（ワンショットパルス））を４系統化することで、４分割された１６ビット長の書き込みデータＰＤ（プログラムデータ）を４ビットずつ４コマンドに分けて入力するような細分化された書き込みも可能である。
【００５２】
なお、本実施の形態では、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の動作を逆にすることも可能であって、第１の書き込みデータＰＤ１（プログラムデータ）の入力時に、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値を論理“Ｈ”に設定したうえで、データラッチ部２６の上位側を構成するラッチＬ８〜ラッチＬ１５へ第１の書き込みデータＰＤ１（プログラムデータ）をラッチし、また、第２の書き込みデータＰＤ２（プログラムデータ）の入力時に、書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値を論理“Ｌ”に設定したうえで、データラッチ部２６の下位側を構成するラッチＬ０〜ラッチＬ７へ第２の書き込みデータＰＤ２（プログラムデータ）をラッチできる回路構成とすることにより、書き込みデータＰＤ（プログラムデータ）を取り込む順序を逆にすることも可能である。
【００５３】
最後に、本発明と関係があると思われる先行技術と本発明とを対比して本発明の技術的差違について説明する。本発明と関係があると思われる先行技術としては、特開平２−１４０８５３号公報に記載のものがある。特開平２−１４０８５３号公報に記載の先行技術にはデータラッチ部２６の上位側／下位側への書き込みデータＰＤ１，ＰＤ２を取り込み、転送を指示するカウンタ回路が開示されている。しかしながら、本発明は、外部制御（外部アドレスピンにおける書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の信号レベル）に応じて、データラッチ部２６の上位側／下位側への書き込みデータＰＤ１，ＰＤ２の取り込みおよび転送（書き込み）を制御する回路構成となっているので、先行技術に必要となるカウンタ回路が省略できるようになるといった効果を奏する。
【００５４】
また、本発明は、“００”（０ｂｙｔｅ保持）→“０１”（１ｂｙｔｅ保持）→“１０”（ＣＰＵ転送）の順序が固定の場合であっても、カウンタ制御を用い、外部アドレスピンにおける書き込みアドレスＰＡ（プログラムアドレス）内の最下位アドレス［Ａ−１］の論理値を参照する外部制御でデータ切り替えを実行するので、データラッチ部２６の上位側／下位側への書き込みデータＰＤ１，ＰＤ２を任意に設定できるような回路構成が容易に実現でき、その結果、メモリユーザーに対する自由度を拡大できるようになるといった効果がある。
【００５５】
さらに、先行技術に必要となるカウンタ回路は“００”（０ｂｙｔｅ保持）→“０１”（１ｂｙｔｅ保持）→“１０”（ＣＰＵ転送）→…というカウンタ方式であるので、“０１”（１ｂｙｔｅ保持）→“１０”（ＣＰＵ転送）へカウントアップする際に配線遅延に主因して“０１”（１ｂｙｔｅ保持）→“００”（０ｂｙｔｅ保持）→“１０”（ＣＰＵ転送）という状態が発生するケースが考えられ、“００”（０ｂｙｔｅ保持）の時点で０ｂｙｔｅが誤って取り込まれてしまうといった誤動作が生じる恐れがある。一方、本発明は、凸パルス（ワンショットパルス）を用いた前述の外部制御によりデータ保持を行う回路構成となっているので、先行技術のような誤動作が生じることはない。
【００５６】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。また、各図において、同一構成要素には同一符号を付している。
【００５７】
【発明の効果】
本発明は以上のように構成されているので、「×８モード」での書き込みモードで１６ビットのデータを書き込む場合に、書き込みコマンドライトサイクルを１回に短縮できるようになり、その結果、書き込み時間を短縮できるようになるといった効果を奏する。前述したように従来の不揮発性半導体では、「×８モード」での書き込みモードで１６ビットのデータを書き込む場合には、２回の書き込みコマンドライトサイクルが必要であった。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体を説明するための回路構成図である。
【図２】本発明の一実施の形態に係る不揮発性半導体への書き込み動作を説明するためのタイミングチャートである。
【図３】従来の一般的な不揮発性半導体への書き込み動作を説明するためのタイミングチャートである。
【図４】従来の一般的な不揮発性半導体における書き込み動作を説明するためのフローである。
【図５】従来の下位側の入出力ピンへの８ビット書き込み動作を説明するためのブロックダイアグラムである。
【図６】従来の上位側の入出力ピンへの８ビット書き込み動作を説明するためのブロックダイアグラムである。
【図７】図５、図６の書き込みデータ（プログラムデータ）を取り込む回路の回路図である。
【図８】従来の「×８モード」における１６ビット書き込み動作を説明するためのタイミングチャートである。
【符号の説明】
１０…不揮発性半導体
２２…入力バッファ（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）
２４…スイッチ部
２６…データラッチ部
２８…コマンド系回路
３０…データ取り込み制御部
３２…書き込み回路（Ｗｒｉｔｅ  Ｃｉｒｃｕｉｔ）
ＢＹＴＥ＃…書き込みモード切り替え設定ピン
ＤＱ０〜ＤＱ７…入力バッファ（Ｉｎｐｕｔ  Ｂｕｆｆｅｒ）の外部データピン
Ｉ／Ｏ０〜Ｉ／Ｏ１５…入出力ピン
Ｌ０〜Ｌ１５…ラッチ
ＰＤ…書き込みデータ（プログラムデータ）
ＰＤ１…第１の書き込みデータ（プログラムデータ）
ＰＤ２…第２の書き込みデータ（プログラムデータ）
ＰＡ…書き込みアドレス（プログラムアドレス）
ＲＳＴ１…上位側リセット信号
ＲＳＴ２…下位側リセット信号
ＳＴＤＡＴＡ…ラッチフラグ（ＰＤ，ＰＡラッチフラグ）
ＳＴＤＡＴＡ１…下位側ラッチフラグ（下位側のＰＤ，ＰＡラッチフラグ）
ＳＴＤＡＴＡ２…上位側ラッチフラグ（上位側のＰＤ，ＰＡラッチフラグ）
ＷＥ＃…ライトイネーブル信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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