(57)【特許請求の範囲】
【請求項１】
書き込みデータと、書き込みクロックと、書き込みアドレスとを入力し、前記書き込みクロックに基づき、前記書き込みアドレスで指定されるメモリの記憶番地に前記書き込みデータを書き込むとともに、読み出しクロックと、読み出しアドレスとを入力し、前記読み出しクロックに基づき、前記読み出しアドレスで指定されるメモリの記憶番地からデータを読み出して出力する周波数差吸収メモリ回路と、
前記周波数差吸収メモリ回路に入力される前記書き込みクロックと前記読み出しクロックとを入力し、前記書き込みアドレスと前記読み出しアドレスを出力するとともに、前記周波数差吸収メモリ回路における書き込みと読み出しのアドレスを監視するアドレス監視回路と、
制御無しの読み出しクロックを入力し、前記制御無しの読み出しクロックの周波数を減少させたクロックを出力する周波数減少回路と、
前記制御無しの読み出しクロックを入力し、前記制御無しの読み出しクロックの周波数を増加させたクロックを出力する周波数増加回路と、
前記制御無しの読み出しクロックと、前記周波数減少回路から出力される周波数を減少させたクロックと、前記周波数増加回路から出力される周波数を増加させたクロックとを入力し、前記アドレス監視回路から出力されるクロック切替信号に基づき、入力された前記クロックのうちの一を選択して、前記周波数差吸収メモリ回路に前記読み出しクロックとして供給するクロック切替回路と、
を備え、
前記アドレス監視回路が、アドレス監視結果から、メモリ容量の限界値を検知した場合、前記書き込みアドレスと前記読み出しアドレスのアドレス間位相差によるメモリ容量が所定の許容値に移行するように、前記クロック切替回路におけるクロックの切替えを制御し、前記メモリ容量が所定の許容値に達した時点で、前記クロック切替回路から前記周波数差吸収メモリ回路に入力される前記読み出しクロックを、前記制御無しの読み出しクロックとするように、前記クロック切替回路の切替えを制御する、ことを特徴とする周波数位相差吸収回路。
【請求項２】
前記周波数減少回路が、前記アドレス監視回路から出力される周波数減少制御信号を入力し、前記周波数減少制御信号に基づき、入力した前記制御無しの読み出しクロックのクロック数を減らしたクロックを出力する構成とされている、ことを特徴とする請求項１記載の周波数位相差吸収回路。
【請求項３】
前記周波数増加回路が、入力した前記制御無しの読み出しクロックの周波数を逓倍して出力する構成とされている、ことを特徴とする請求項１記載の周波数位相差吸収回路。
【請求項４】
書き込みデータと、書き込みクロックと、書き込みアドレスとを入力し、前記書き込みクロックに基づき、前記書き込みアドレスで指定されるメモリの記憶番地に前記書き込みデータを書き込むとともに、読み出しクロックと、読み出しアドレスとを入力し、前記読み出しクロックに基づき、前記読み出しアドレスで指定されるメモリの記憶番地からデータを読み出して出力する周波数差吸収メモリ回路と、
前記周波数差吸収メモリ回路に入力される前記書き込みクロックと前記読み出しクロックとを入力し、前記書き込みアドレスと前記読み出しアドレスを出力するとともに、前記周波数差吸収メモリ回路における書き込みと読み出しのアドレスを監視するアドレス監視回路と、
制御無しの読み出しクロックを入力し、前記制御無しの読み出しクロックの周波数を減少させたクロックを出力する周波数減少回路と、
前記制御無しの読み出しクロックを入力し、前記制御無しの読み出しクロックの周波数を増加させたクロックを出力する周波数増加回路と、
前記制御無しの読み出しクロックと、前記周波数減少回路から出力される周波数を減少させたクロックと、前記周波数増加回路から出力される周波数を増加させたクロックとを入力し、前記アドレス監視回路から出力されるクロック切替信号に基づき、入力された前記クロックのうちの一を選択して、前記周波数差吸収メモリ回路に前記読み出しクロックとして供給するクロック切替回路と、
を備え、
前記周波数減少回路が、前記アドレス監視回路から出力される周波数減少制御信号を入力し、前記周波数減少制御信号に基づき、入力した前記制御無しの読み出しクロックのクロック数を減らしたクロックを出力する構成とされ、
前記アドレス監視回路は、前記書き込みクロックと、前記制御無しの読み出しクロックと、前記周波数差吸収メモリ回路に入力される前記読み出しクロックとを入力し、前記周波数差吸収メモリ回路へのメモリ書き込み記憶番地を指定する前記書き込みアドレスと、前記周波数差吸収メモリ回路のメモリ読み出し記憶番地を指定する前記読み出しアドレスと、前記周波数差吸収メモリ回路のメモリ容量の状態によって、安定動作を継続するか、読み出しクロックの周波数を制御しメモリ容量を所定の許容値へ移行させるか、あるいは安定動作へ復旧させるかを決定し、前記周波数差吸収メモリ回路に入力される前記読み出しクロックを切り替え制御するクロック切替信号と、周波数を所定の時間減少させてメモリ容量を所定の許容値へ移行させる前記周波数減少制御信号を出力する、ことを特徴とする周波数位相差吸収回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同期網の伝送システム等に用いて好適とされる、周波数と位相差を吸収する回路に関し、特に、書き込みクロックに基づき、書き込みアドレスで指定された記憶番地のメモリ上に書き込みデータを順次書き込み、読み出しアドレスで指定された記憶番地より読み出しクロックにより読み出しデータを出力する、周波数位相差吸収回路に関する。
【０００２】
【従来の技術】
この種の周波数位相差吸収回路は、例えば同期網の伝送システム等において、クロックの乗り換え等に用いられている。従来の周波数位相差吸収回路の代表的な構成について以下に説明する。図５は、従来の周波数位相差吸収回路の構成の一例を示す図である。図５を参照すると、この周波数位相差吸収回路は、周波数差吸収メモリ回路１と、書き込みクロック・読み出しクロック（ＷＲＩＴＥ  ＣＬＫ、ＣＮＴ  ＲＥＡＤ  ＣＬＫ）アドレス監視回路（「アドレス監視回路」と略記する）２１と、周波数減少回路３と，を備えている。
【０００３】
周波数差吸収メモリ回路１は、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）と、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と、書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）を入力し、メモリの所定の記憶番地へ書き込みデータを記憶する。
【０００４】
アドレス監視回路２１は、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と、制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）と、周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）とを入力し、周波数差吸収メモリ回路１へのメモリ書き込み記憶番地を指定する書き込みアドレス（ＷＲＩＴＥＡＤＲ）と、周波数差吸収メモリ回路１のメモリ読み出し記憶番地を指定する読み出しアドレス（ＲＥＡＤ  ＡＤＲ）を生成出力するとともに、書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）及び読み出しアドレス（ＲＥＡＤ  ＡＤＲ）と、周波数差吸収メモリ回路１のメモリ容量の状態によって、安定動作を継続させるか、読み出しクロックが書き込みクロックよりも速く（周波数が高い）、位相余裕がない場合、読み出しクロックの周波数を制御し、周波数を所定の時間減少させて、メモリ容量を、所定の許容値へ移行させるための周波数減少制御信号（ＬＯＳＥ  ＣＮＴ）を周波数減少回路３に出力する制御を行う。
【０００５】
図５の構成において、周波数差吸収メモリ回路１のメモリ容量も位相余裕１と位相余裕２で、所定の許容値の確保がなされており、同期網の伝送システムが安定動作時には、例えば図２のタイムチャートに示すようなタイミング動作となる。
【０００６】
図２には、図５の各信号、すなわち、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）、書き込みアドレス（ＷＲＩＴＥＡＤＤＲＥＳＳ；「ＷＲＩＴＥ  ＡＤＲ」と同一）、読出しクロック（ＣＮＴＲＥＡＤ  ＣＬＫ）、読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）、読み出しアドレス（ＲＥＡＤ  ＡＤＤＲＥＳＳ；「ＲＥＡＤ  ＡＤＲ」と同一）のタイミングが模式的に示されている。図２に示す例では、図５の周波数差吸収メモリ回路１のメモリの記憶番地（メモリアドレス）は「０」〜「２５５」とされる（メモリ容量は２５６ビット）。
【０００７】
周波数差吸収メモリ回路１に供給される書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）と、読み出しアドレス（ＲＥＡＤ  ＡＤＲ）は、アドレス監視回路２１内の図示されない書き込みアドレスカウンタと、読み出しアドレスカウンタからそれぞれ出力される。書き込みアドレスカウンタと、読み出しアドレスカウンタは、それぞれ、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）、読み出しクロック（ＲＥＡＤ  ＣＬＫ）に同期してカウント値をカウントアップし、例えば「２５５」に達したのち「０」に戻り、再びカウントアップする動作を繰り返す。周波数差吸収メモリ回路１では、それぞれ、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）、読み出しクロック（ＲＥＡＤ  ＣＬＫ）のクロックサイクル毎に、ビットデータの書き込み、読み出しが行われる。
【０００８】
なお、図２では、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）は、その順番が識別できるように、番号（連番）が付されている。そして読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の「３０１」は、書き込みアドレス「０」番地に書き込まれた書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）「３０１」が読み出されて出力されたものである。
【０００９】
位相余裕１は、あるアドレス（例えば図２の書き込みアドレス「０」）への書き込みデータの書き込み時のタイミングと、当該アドレスのデータの読み出し時のタイミングの位相差（アドレス間の位相差）を表しており、位相余裕２は、あるアドレス（例えば図２の書き込みアドレス「０」）の読み出し時のタイミングと、当該アドレスへの書き込みデータの書き込み時のタイミングの位相差（アドレス間の位相差）を表している。
【００１０】
図２からもわかるように、位相余裕１、位相余裕２とも、予め定められた所定値以上が確保されている場合、すなわち、安定動作時には、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）に対する読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の番号に欠落も無く安定状態である。
【００１１】
図６は、従来の周波数位相差吸収回路の別の構成を示す図である。図６を参照すると、この従来の周波数位相差吸収回路において、アドレス監視回路２２は、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と、制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）とを入力し、その位相を比較した結果の制御信号（ＰＨＡＳＥＣＯＭＰ）をＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相同期ループ）回路６へ出力している。
【００１２】
ＰＬＬ回路は、一般に、基準信号を入力とする位相比較回路と、位相比較回路で検出された位相差を電圧に変換するチャージポンプと、チャージポンプの出力電圧を平滑化するループフィルタと、ループフィルタの出力を制御電圧として入力する電圧制御発振器（ＶＣＯ）と、電圧制御発振器の発振クロックを入力とする分周回路を備え、分周回路の出力が、位相比較回路に帰還入力され、基準信号と比較される構成とされているが、この構成では、アドレス監視回路２２において、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）の位相比較結果が、制御信号（ＰＨＡＳＥ  ＣＯＭＰ）として、ＰＬＬ回路６に入力されており、例えば制御信号に対応した制御電圧が、ＰＬＬ回路６内の電圧制御発振器に入力され、この電圧制御発振器の発振クロックを分周回路で分周した信号が、周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）として出力され、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）の周波数、位相が一致するように帰還制御される。読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の周波数を逐次変化させて、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）のアドレス間位相差によるメモリ容量を所定の許容値になるように制御するため、瞬時的な周波数変動には有効であるが、同期網の伝送システムの周波数に、定常的変動を与える、という問題がある。
【００１３】
なお、特開平１１−１１２４５６号公報には、シリアル入力データが書き込みアドレスカウンタからの書き込みアドレスによりバッファメモリ上にビット単位に順次書き込まれ、読み出しアドレスカウンタからの読み出しアドレスによりそのバッファメモリ上からデータがビット単位に読み出されるようにしたクロック乗換え用ビットバッファ装置において、書き込みアドレスカウンタのアドレスと、読み出しアドレスカウンタからのアドレスを入力とするＰＬＬ回路を備えた構成が開示されている。
【００１４】
図３は、図５、及び図６に示した従来の回路において、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）よりも制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）が速い場合の動作の一例を示す図である。図３においても、図２と同様の信号のタイミング波形が示されている。図３からもわかるように、この場合、読み出しクロックのサイクル数の方が多いため、データの書き込み時のタイミングと該データの読み出し時のタイミングの位相余裕は無くなる。例えば、書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）で指定される記憶番地「０」へのデータの書き込みを駆動する書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）、記憶番地「０」のデータの読み出しを駆動する書き込みクロック（ＲＥＡＤ  ＣＬＫ）の立ち上がりエッジが重なっており、その位相余裕は零となる。
【００１５】
この場合、図５、及び図６に示した従来の回路のいずれにおいても、周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の周波数を減少させる制御（周波数減少制御）等により、メモリの記憶容量のため、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）に対する読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の番号に欠落を発生させること無く、位相余裕１が新たに確保される。すなわち、図５に示した回路においては、アドレス監視回路２１において、位相余裕１がなくなってきたことを検出した場合、周波数減少回路３を制御して、読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の周波数を減少させることで、位相余裕１の確保を図る。図６に示した回路の場合には、ＰＬＬ回路６において、位相比較結果（ＰＨＡＳＥ  ＣＯＭＰ）に基づき、周波数、位相が一致するように帰還制御を行い、読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の周波数を減少させることで、位相余裕１が確保されることになる。
【００１６】
図７は、図５に示した従来の回路において、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）よりも制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）が遅い時発生する場合の動作の一例を示す図であり、周波数差吸収メモリ回路１のメモリ容量限界から位相余裕が無くなった状態から、一時的な周波数減少制御を行って位相余裕を確保するまでの状態遷移を示している。図７においても、図２と同様の信号のタイミング波形が示されている。
【００１７】
アドレス監視回路２１は、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）による書き込みアドレスと、周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）による読み出しアドレスの監視からメモリ容量の限界値を検知し、それらのアドレス間位相差によるメモリ容量を所定の許容値に移行するように、一定のクロック数を減らす等の制御（ＬＯＳＥ  ＣＮＴ）を周波数減少回路３に対して行い、その出力の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の周波数を減少させて周波数差吸収メモリ回路１の読み出しクロックとする。制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）が遅い場合の制御であるため、位相余裕の無い方向への更なる制御となり、メモリに書き込んだデータが全て読み出せない状態が発生する。即ち、同一アドレス間の書き込みと読み出しデータの対応関係に、一時的な抜けが発生する。
【００１８】
書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）の立ち上がりで、該当する書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）の各ビットを周波数差吸収メモリ回路１のビット単位にそれぞれ対応している書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）に記憶し、周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の立ち上がりで周波数差吸収メモリ回路１のビット単位にそれぞれ対応している読み出しアドレス（ＲＥＡＤ  ＡＤＲ）に記憶されている番号のデータを、読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）として読み出し、出力している。但し、メモリの容量を２５６ビット（ｂｉｔｓ）として番地のビット番号を任意に例示し、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）や読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の番号は、該当するデータビットが対応可能なように、任意につけたビット番号である。
【００１９】
以上の状態遷移の制御で、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）に対する読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の番号に一時的な欠落を発生させて、位相余裕２を新たに確保している。
【００２０】
【発明が解決しようとする課題】
上記した通り、図５に示した従来の周波数位相差吸収回路の場合、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と読み出しクロック（ＲＥＡＤ  ＣＬＫ）間で、周波数差吸収メモリ回路１のメモリ容量が位相余裕無しによる限界値に達した場合、位相余裕を確保するためメモリ容量の所定の許容値を確保する制御を行った時、メモリに書き込まれたデータが全て読み出せないという状態が発生し、一時的なデータ欠落が発生し、伝送誤りが発生する、という問題がある。
【００２１】
そして、この問題を解決するためには、極端にメモリ容量を増やすことが必要とされる。
【００２２】
一方、図６に示した従来の周波数位相差吸収回路の場合、ＰＬＬ回路６を用いて、周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の周波数を変化させることにより、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）のアドレス間位相差によるメモリ容量を所定の許容値になるように制御する構成とされており、同期網の伝送システムの周波数に定常的な周波数変動を与える、という問題がある。
【００２３】
したがって本発明は、メモリ容量の限界値から所定の許容値へ移行させる時も、データ欠落が発生せず、メモリ容量の許容値内での安定動作時には、定常的な周波数変動が生じないようにした周波数位相差吸収回路を提供することである。
【００２４】
【課題を解決するための手段】
前記課題を解決するための手段を提供する本発明は、書き込みデータと、書き込みクロック、書き込みアドレスを入力し、前記書き込みアドレスに前記書き込みデータを書き込むとともに、読み出しクロック、読み出しアドレスを入力し、前記読み出しアドレスから読み出しデータを読み出して出力する周波数差吸収メモリ回路と、前記周波数差吸収メモリ回路に入力される前記書き込みクロックと前記読み出しクロックのアドレスを監視するアドレス監視回路と、前記制御無しの読み出しクロックの周波数を減少させたクロックを出力する周波数減少回路と、前記制御無しの読み出しクロックの周波数を増加させたクロックを出力する周波数増加回路と、前記制御無しの読み出しクロックと、前記周波数減少回路から出力される周波数を減少させたクロックと、前記周波数増加回路から出力される周波数を増加させたクロックとを入力し、前記アドレス監視回路から出力されるクロック切替え信号に基づき、入力されたクロックのうちの一を選択して、前記周波数差吸収メモリ回路に前記読み出しクロックとして供給するクロック切替え回路と、を備えている。
【００２５】
本発明において、前記周波数減少回路が、前記アドレス監視回路から出力される周波数減少制御信号を入力し、前記周波数減少制御信号に基づき、入力した前記制御無しの読み出しクロックのクロック数を減らしたクロックを出力する。
【００２６】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、同期網の伝送システムで用いられるメモリによる周波数位相差吸収回路を、３種類のメモリ読み出しクロックを切り替えて用いることで、メモリ容量の限界値から所定の許容値へ移行させる時も、データ欠落を生じさせず、結果として、メモリの容量を増加させた場合と同等の効果が得られるようにしたものである。
【００２７】
本発明において、メモリ容量の許容値内での安定動作時は、制御無しのメモリ読み出しクロックを用いているため、定常的な周波数変動は生じない。
【００２８】
図１を参照すると、本発明に係る周波数位相差吸収回路は、その好ましい実施の形態において、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）と、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）、書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）、読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）、読み出しアドレス（ＲＥＡＤ  ＡＤＲ）を入力し、読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）を出力する周波数差吸収メモリ回路１と、周波数差吸収メモリ回路１の書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と、周波数差吸収メモリ回路１への読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ；「制御有り読出しクロック」ともいう）のアドレスを監視する、書き込みクロック・読み出しクロック（ＷＲＩＴＥ  ＣＬＫ  ＣＮＴ  ＲＥＡＤ  ＣＬＫ）アドレス監視回路（「アドレス監視回路」と略記する）２と、制御無し読み出しクロック（ＲＥＡＤ  ＣＬＫ）を入力しその周波数を減少させたクロックを出力する周波数減少回路３と、制御無し読み出しクロック（ＲＥＡＤ  ＣＬＫ）を入力しその周波数を増加させたクロックを出力する周波数増加回路４と、周波数差吸収メモリ回路１への読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）として供給するクロックを切替えるクロック切替回路５と、を備えている。
【００２９】
本発明の一実施の形態において、クロック切替回路５は、アドレス監視回路２からのクロック切替信号（ＣＬＫ  ＣＮＴ）を切替制御信号として入力し、入力される３種のクロック（ＲＥＡＤ  ＣＬＫ、ＬＯＳＥ  ＲＥＡＤ  ＣＬＫ、ＩＮＣＲ  ＲＥＡＤ  ＣＬＫ）を切替え、周波数差吸収メモリ回路１に出力する。すなわち、クロック切替回路５は、アドレス監視回路２の制御のもと、周波数差吸収メモリ回路１のメモリ容量の状態によって、安定動作を継続させるか、読み出しクロックの周波数を可変に制御して、メモリ容量を所定の許容値へ移行させるか、安定動作へ復旧させるかに応じて、周波数差吸収メモリ回路１で用いる読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）を切り替え制御する。クロック切替回路５に入力される３種のクロックは、周波数減少回路３から出力される遅いクロック（ＬＯＳＥ  ＲＥＡＤ  ＣＬＫ）と、安定動作時のメモリ読み出しクロックとなり周波数の増加や減少させたクロックの基準となる制御無しのメモリ読み出しクロック（ＲＥＡＤ  ＣＬＫ）と、周波数増加回路４から出力される速いクロック（ＩＮＣＲ  ＲＥＡＤ  ＣＬＫ）である。
【００３０】
本発明によれば、周波数差吸収メモリ回路のメモリ容量限界値の状態によって、クロック切替回路５が、遅いクロック（ＬＯＳＥ  ＲＥＡＤ  ＣＬＫ）、速いクロック（ＩＮＣＲ  ＲＥＡＤ  ＣＬＫ）を選択するため、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と、周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）のアドレス間位相差によるメモリ容量が、所定の許容値になるように移行させる際に、メモリへの記憶容量のため、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）に対する読み出し（ＲＥＡＤ  ＤＡＴＡ）の番号に欠落を発生させることがなくなり、あたかも、メモリ容量を大きく増加させたものと同等の作用効果が得られる。
【００３１】
また、メモリ容量が所定の許容値の場合は、クロック切替回路５が制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）を周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）として選択しており、定常的な周波数変動は発生しない。
【００３２】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の構成を示す図である。図１を参照すると、本発明の一実施例は、周波数差吸収メモリ回路１と、書き込みクロック・読み出しクロック（ＷＲＩＴＥ  ＣＬＫ  ＣＮＴ  ＲＥＡＤ  ＣＬＫ）アドレス監視回路（「アドレス監視回路」と略記する）２と、周波数減少回路３と、周波数増加回路４と、クロック切替回路５と、を備えている。
【００３３】
周波数差吸収メモリ回路１は、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）と、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と、書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）を入力し、書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）で指定されるメモリの書き込み記憶番地へ書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）を記憶し、読み出しアドレス（ＲＥＡＤ  ＡＤＲ）と読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）を入力し、読み出しアドレス（ＲＥＡＤ  ＡＤＲ）で指定されるメモリの記憶番地からデータを読み出して出力する。
【００３４】
アドレス監視回路２は、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と、制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）と、周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ；「制御有り読み出しクロック」ともいう）とを入力し、周波数差吸収メモリ回路１へ書き込みアドレスを指定する書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）と、周波数差吸収メモリ回路１のメモリ読み出し記憶番地を指定する読み出しアドレス（ＲＥＡＤ  ＡＤＲ）と、周波数差吸収メモリ回路１のメモリ容量の状態によって、安定動作の継続か、読み出しクロックの周波数を制御し、メモリ容量を所定の許容値へ移行させるか、安定動作へ復旧させるかで、周波数差吸収メモリ回路１で用いる読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）を切り替え制御するクロック切り替え信号（ＣＬＫＣＮＴ）と、周波数を所定の時間減少させてメモリ容量を所定の許容値へ移行させる周波数減少制御信号（ＬＯＳＥ  ＣＮＴ）を出力する。
【００３５】
なお、周波数差吸収メモリ回路１に供給される書き込みアドレス（ＷＲＩＴＥＡＤＲ）と、読み出しアドレス（ＲＥＡＤ  ＡＤＲ）は、アドレス監視回路２内の図示されない書き込みアドレスカウンタと読み出しアドレスカウンタからそれぞれ出力され、書き込みアドレスカウンタと、読み出しアドレスカウンタは、それぞれ、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）、読み出しクロック（ＲＥＡＤ  ＣＬＫ）に同期してカウント値をカウントアップし、最大記憶番地（例えば「２５５」）に達したのち先頭番地「０」に戻り、再びカウントアップする動作を繰り返す。周波数差吸収メモリ回路１では、それぞれ、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）、読み出しクロック（ＲＥＡＤ  ＣＬＫ）のクロックサイクル毎に、ビットデータの書き込み、読み出しが行われる。
【００３６】
周波数減少回路３は、周波数減少制御信号（ＬＯＳＥ  ＣＮＴ）信号と、制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）を入力し、クロック数を減らす等で周波数を減少させた読み出しクロック（ＬＯＳＥ  ＲＥＡＤ  ＣＬＫ）を出力する。
【００３７】
周波数増加回路４は、制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）を入力し、逓倍回路（不図示）等により周波数を増加したメモリ読み出しクロック（ＩＮＣＲ  ＲＥＡＤ  ＣＬＫ）を出力する。
【００３８】
クロック切替回路５は、周波数減少回路３から出力される、周波数を減少させた読み出しクロック（ＬＯＳＥ  ＲＥＡＤ  ＣＬＫ）と、制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）と、周波数増加回路４から出力される、周波数を増加したメモリ読み出しクロック（ＩＮＣＲ  ＲＥＡＤ  ＣＬＫ）と、アドレス監視回路２から出力されるクロック切替え制御信号（ＣＬＫ  ＣＮＴ）と、を入力し、書き込みと読み出しのメモリアドレスからクロック切替え制御信号（ＣＬＫＣＮＴ）に基づき、同期網の伝送システムに最適な読み出しクロック（ＣＮＴ
ＲＥＡＤ  ＣＬＫ）を出力する。
【００３９】
本発明の一実施例の動作について、図１、図２及び図４のタイミング図を参照して説明する。なお、本発明の一実施例のタイミング動作を説明するタイミング図である図４においても、図２と同様の信号のタイミング波形が示されている。
【００４０】
図２は、周波数差吸収メモリ回路１のメモリ容量が位相余裕１と位相余裕２と確保され許容値内となっているため、同期網の伝送システムが安定動作時の動作を示すタイムチャートである。
【００４１】
同期網の制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）は、特別な制御を行わず、そのまま、周波数差吸収メモリ回路１の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）となっている状態を示している。
【００４２】
書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）の立ち上がりで、該当する書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）の各ビットを周波数差吸収メモリ回路１のビット単位にそれぞれ対応している書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）に記憶し、読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の立ち上がりで周波数差吸収メモリ回路１のビット単位に、それぞれ対応している読み出しアドレス（ＲＥＡＤ  ＡＤＲ）に記憶されている番号のデータを、読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）として読み出し、出力している。但し、メモリの容量を２５６ビット（ｂｉｔｓ）として番地のビット番号を任意に例示し、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）や読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の番号は、該当するデータビットが対応可能なように任意につけたビット番号である。
【００４３】
図２に示すように、安定動作時（位相余裕１、２がともに確保されている）、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）に対する読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）のビット番号に欠落も無く、安定状態である。
【００４４】
図３は、本発明の一実施例において、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）よりも制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）が速い時の動作の一例を示す図であり、図１の周波数差吸収メモリ回路１のメモリ容量限界から位相余裕が無くなった状態から、一時的な周波数減少制御を行って位相余裕を確保するまでの状態遷移を示すタイムチャートである。
【００４５】
アドレス監視回路２は、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）アドレスと読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）アドレスの監視から、メモリ容量の限界値を検知し、それらのアドレス間位相差によるメモリ容量が所定の許容値に移行するように、一定のクロック数を減らす等の制御（ＬＯＳＥ  ＣＮＴ）を周波数減少回路３に対して行う。同時に、クロック切替回路５から出力される制御有り読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）として、周波数減少回路３の出力が選択されるようにクロック切替回路５の切り替えを制御する。
【００４６】
書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）の立ち上がりで、該当する書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）の各ビットを周波数差吸収メモリ回路１のビット単位にそれぞれ対応している書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）に記憶し、制御有り読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の立ち上がりで周波数差吸収メモリ回路１のビット単位にそれぞれ対応している読み出しアドレス（ＲＥＡＤ  ＡＤＲ）に記憶されている番号のデータを、読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）として読み出し、出力している。但し、メモリの容量を２５６ビット（ｂｉｔｓ）として番地のビット番号を任意に例示し、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）や読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の番号は、該当するデータビットが対応可能となるように任意につけたビット番号である。
【００４７】
以上の状態遷移で制御することにより、メモリへの記憶容量のため、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）に対する読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の番号に欠落を発生させる事は無く、位相余裕１が新たに確保される。
【００４８】
図４は、本発明の一実施例において、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）よりも制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）が遅い場合の動作を示しており、図１の周波数差吸収メモリ回路１のメモリ容量限界から位相余裕が無くなった状態から、一時的な周波数増加制御を行って位相余裕を確保するまでの状態遷移を示すタイムチャートである。
【００４９】
アドレス監視回路２は、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）による書き込みアドレスと、制御有り読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）により読み出しアドレスの監視結果から、メモリ容量の限界値を検知し、書き込みアドレスと読み出しアドレスのアドレス間位相差によるメモリ容量が所定の許容値に移行するように、クロック切替回路５から出力される、制御有り読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）が、逓倍等での周波数増加回路４出力（ＩＮＣＲ  ＲＥＡＤ  ＣＬＫ）を選択するように、クロック切替回路５の切り替えを制御する。更に、アドレス監視回路２は、メモリ容量が所定の許容値に達した時点で、クロック切替回路５から周波数差吸収メモリ回路１に入力される読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）として、制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）を選択するように、クロック切替回路５の切り替えを制御する。
【００５０】
書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）の立ち上がりで、該当する書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）の各ビットを周波数差吸収メモリ回路１のビット単位にそれぞれ対応している書き込みアドレス（ＷＲＩＴＥ  ＡＤＲ）に書き込み、制御有り読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）の立ち上がりで周波数差吸収メモリ回路１のビット単位にそれぞれ対応している読み出しアドレス（ＲＥＡＤ  ＡＤＲ）に記憶されている番号のデータを、読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）として読み出し、出力する。但し、メモリの容量を２５６ビット（ｂｉｔｓ）として番地のビット番号を任意に例示し、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）や読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の番号は、該当するデータビットが対応可能なように任意につけたビット番号である。
【００５１】
以上の状態遷移で制御することにより、メモリへの記憶容量のため、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）に対する読み出しデータ（ＲＥＡＤ  ＤＡＴＡ）の番号に欠落を発生させることなく、位相余裕２が新たに確保される。
【００５２】
なお、周波数増加回路４についてもアドレス監視回路２からの制御信号（周波数増加信号）が入力された場合に、制御無し読出しクロック（ＲＥＡＤ  ＣＬＫ）の周波数を増加させたクロックをクロック切替え回路５に出力し、アドレス監視回路２がクロック切替え信号（ＣＬＫ  ＣＮＴ）をクロック切替回路５に出力することで、周波数を増加したクロックを周波数差吸収メモリ回路１の読み出しクロックとして供給する構成としてもよいことは勿論である。以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、周波数差吸収メモリ回路のメモリ容量限界値の状態によって、クロック切替回路が、周波数を減少させたクロックまたは周波数を増加させたクロックを一時的に選択するため、書き込みクロック（ＷＲＩＴＥ  ＣＬＫ）と、周波数差吸収メモリ回路の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）のアドレス間位相差によるメモリ容量が、所定の許容値になるように移行させる際に、メモリへの記憶容量のため、書き込みデータ（ＷＲＩＴＥ  ＤＡＴＡ）に対する読み出し（ＲＥＡＤ  ＤＡＴＡ）の番号に欠落を発生させることがなくなり、あたかも、メモリ容量を大きく増加させたものと、同様の効果を奏することができる。
【００５４】
また、本発明によれば、メモリ容量が所定の許容値の場合は、クロック切替回路が制御無しの読み出しクロック（ＲＥＡＤ  ＣＬＫ）を周波数差吸収メモリ回路の読み出しクロック（ＣＮＴ  ＲＥＡＤ  ＣＬＫ）として選択しており、定常的な周波数変動が発生せずに、安定した同期網伝送システムを実現することが出来る。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例、及び、従来技術における、安定動作時のタイミング動作を示すタイムチャートである。
【図３】本発明の一実施例、及び従来技術における、読み出しクロック進み時のタイミング動作を示すタイムチャートである。
【図４】本発明の一実施例における、読み出しクロック遅れ時のタイミング動作を示すタイムチャートである。
【図５】従来の周波数位相差吸収回路の構成の一例を示す図である。
【図６】従来の周波数位相差吸収回路の構成の他の例を示す図である。
【図７】図５の回路における読み出しクロック遅れ時のタイミング動作を示すタイムチャートである。
【符号の説明】
１  周波数差吸収メモリ回路
２、２１、２２  書き込みクロック・読み出しクロック（ＷＲＩＴＥ  ＣＬＫＣＮＴ  ＲＥＡＤ  ＣＬＫ）アドレス監視回路（アドレス監視回路）
３  周波数減少回路
４  周波数増加回路
５  クロック切替回路
６  ＰＬＬ回路
ＷＲＩＴＥ  ＤＡＴＡ  書き込みデータ
ＷＲＩＴＥ  ＣＬＫ  書き込みクロック
ＷＲＩＴＥ  ＡＤＲ  書き込みアドレス
ＲＥＡＤ  ＤＡＴＡ  読み出しデータ
ＲＥＡＤ  ＣＬＫ  制御無し読み出しクロック
ＲＥＡＤ  ＡＤＲ  読み出しアドレス
ＣＮＴ  ＲＥＡＤ  ＣＬＫ  周波数差吸収メモリ回路の読み出しクロック（制御有り読み出しクロック）
ＬＯＳＥ  ＣＮＴ  周波数減少制御信号
ＣＮＴ  ＣＬＫ    クロック切替信号
ＬＯＳＥ  ＲＥＡＤ  ＣＬＫ  遅い読み出しクロック
ＩＮＣＲ  ＲＥＡＤ  ＣＬＫ  速い読み出しクロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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