(57)【特許請求の範囲】
【請求項１】
クロック信号を入力し、当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する倍電圧回路を具え、
選択信号および前記倍電圧をそれぞれ入力し、当該選択信号の波高を２倍にした高電圧選択信号の出力を当該選択信号のレベルによって制御するレベルシフタを具え、
ゲ−トに前記倍電圧が印加された逆流防止トランジスタを有し、該高電圧選択信号、前記クロック信号およびプログラム信号を入力し、ＥＥＰＲＯＭのメモリセルへの該プログラム信号の出力を当該高電圧選択信号のレベルによって制御するスイッチング回路とを具えてなる
ことを特徴とする高電圧発生回路。
【請求項２】
クロック信号を入力し、当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する倍電圧回路と、
前記クロック信号および前記倍電圧をそれぞれ入力し、当該クロック信号の波高を２倍にした高電圧クロック信号の出力を当該クロック信号のレベルによって制御するレベルシフタと、
選択信号、該高電圧クロック信号およびプログラム信号を入力し、ＥＥＰＲＯＭのメモリセルへの該プログラム信号の出力を当該選択信号のレベルによって制御するスイッチング回路とを具えてなる
ことを特徴とする高電圧発生回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、電気的に消去・書込み可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）において、ＥＥＰＲＯＭをプログラムするために必要な電圧（プログラム信号）をメモリセルに供給するための高電圧発生回路に関する。
【０００２】
【従来の技術】
従来の、ＥＥＰＲＯＭをプログラムするために必要な電圧をメモリセルに供給するためのスイッチング回路（ＨＶＳ；Ｈｉｇｈ  Ｖｏｌｔａｇｅ  Ｓｗｉｔｃｈ  ，チャージポンプ、高電圧電荷ポンプとも称する）の一例が、文献：「特開平５−１０１６８５号公報」に開示されている。
【０００３】
【発明が解決しようとする課題】
従来周知のＨＶＳに入力された選択信号は、いくつものＦＥＴを経て、プログラム信号の出力を制御するＦＥＴのゲートへ印加される。ＦＥＴのドレイン−ソース間には、ゲート電圧（ＶＧ  ）から閾値電圧（ＶＴ  ）を減じた値よりも高い電圧を伝えることができない。このため、選択信号の波高は、途中に介在するＦＥＴの数と各ＦＥＴの閾値電圧の積の分だけ電圧降下する。
【０００４】
ここで、図２および図３を参照して、ＨＶＳの回路構成および、電圧降下について説明する。図２は、従来周知のＨＶＳの回路構成の一例である。
【０００５】
図２に示すＨＶＳ１４は、選択信号を入力する選択信号入力端（ＩＮ）１４ａ、クロック信号を入力するクロック信号入力端（ＣＬＫ）１４ｂ、プログラム信号を入力するプログラム信号入力端（ＶＰＰ）１４ｃおよび、ＥＥＰＲＯＭのメモリセルへプログラム信号を出力する出力端（ＯＵＴ）１４ｄを具えている。この選択信号入力端（ＩＮ）１４ａは、エンハンスメント形の第１ＦＥＴ２０のソースに接続されている。この第１ＦＥＴ２０のゲートには、電源電圧（ＶＤＤ）が印加されている。従って、第１ＦＥＴ２０は、常にターンオン状態にある。また、この第１ＦＥＴ２０のドレインは、ノード２を介して、エンハンスメント形の第２ＦＥＴ２２のゲートに接続されている。第２ＦＥＴ２０のソースはプログラム信号入力端（ＶＰＰ）１４ｃに接続されており、プログラム信号の電圧ＶＰＰが印加されている。また、第２ＦＥＴ２２のドレインは、ノード１を介して、エンハンスメント形の第３ＦＥＴ２４のソースおよびゲートに接続されている。この第３ＦＥＴ２４のドレインは、ノード２に接続されている。また、ノード１は、コンデンサ２６の第１端子２６ａに接続され、コンデンサ２６の第２端子２６ｂは、クロック信号入力端（ＣＬＫ）１４ｂが接続されている。
【０００６】
次に、図３を参照して、ＥＥＰＲＯＭをプログラムする場合、即ち、ＥＥＰＲＯＭに書込みを行う場合のＨＶＳの動作について説明する。図３は、クロック信号、選択信号およびノード２の電圧のタイムチャートである。書込みを行うため、時刻ｔ０  に、選択信号をＨレベル（通常は、電源電圧と同じＶＤＤ）とする。この選択信号は、ＶＰＰリーク防止のための逆流防止トランジスタである第１ＦＥＴ２０を経て、第２トランジスタのゲートへ印加される。すると、第２ＦＥＴ２２がターンオンする。すると、ノード１の電圧が上昇する。このノード１の電圧が、第３ＦＥＴ２４のゲートに印加される。（以下、第３ＦＥＴのゲート電圧をＶＧ３と表記する。）このゲート電圧ＶＧ３は、選択信号のＨレベル第１および第２ＦＥＴ２２を経て印加されるので、クロック信号がＬレベル（ＧＮＤ）の場合は、選択信号のＨレベルＶＤＤから両ＦＥＴの閾値電圧ＶＴ  を減じた値となり、下記の（１）式で表される。
【０００７】
ＶＧ３＝ＶＤＤ−２ＶＴ  ・・・（１）
次に、時刻ｔ１  に、クロック信号がＨレベル（ＶＣＬＫ  、通常はＶＣＬＫ  ＝ＶＤＤ）に立ち上がると、コンデンサのキックキャパシタンスによって、ゲート電圧ＶＧ３（ノード１の電圧でもある）は、下記の（２）式で表される電圧に上昇する。
【０００８】
ＶＧ３＝ＶＤＤ−２ＶＴ  ＋ＶＣＬＫ  ×ＣＤ  ／（ＣＤ  ＋ＣＳ  ）・・・（２）
但し、ＣＤ  は、コンデンサ２６の容量を表し、ＣＳ  は出力端での接続容量を表す。尚、図３中では、コンデンサ２６等の容量を無視したＶＧ３の値を表記してある。以下、この（２）式で表される電圧を初期電圧と称する。
【０００９】
次に、時刻ｔ２  に、クロック信号がＬレベル（ＧＮＤ）に立ち下がると、ゲート電圧ＶＧ３（ノード１の電圧でもある）は、コンデンサのキックキャパシタンスの影響を受けて若干低下するが、第３ＦＥＴがターンオフするため、（２）式の電圧をほぼ保持する。
【００１０】
次に、時刻ｔ３  に、クロック信号が再びＨレベルに立ち上がると、ゲート電圧ＶＧ３は、コンデンサのキックキャパシタンスによって、さらに上昇する。
【００１１】
以下、クロック信号がＨレベルに立ち上がる度に、ゲート電圧ＶＧ３は、ほぼＶＣＬＫ  ずつ上昇して、プログラム信号の電圧ＶＰＰに達する。このとき、第３ＦＥＴ２４もターンオン状態であるので、出力端の電圧もＶＰＰに達する。このノード２のレベルのチャートを図３の下から２段目のチャートに示す。
【００１２】
尚、実際にはノード２のレベルは、クロック信号がＬレベルに立ち下がる際にキックキャパシタンスの影響を受ける。このため、ノード２のレベルは、図３の最下段のチャートの様に上昇する。
【００１３】
ところで、前述したように、ＦＥＴのドレイン−ソース間には、ゲート電圧（ＶＧ  ）から閾値電圧（ＶＴ  ）を減じた値よりも高い電圧を伝えることができない。その結果、上述したＨＶＳでは、ノード２の初めの電圧は、（１）式に示すように、２ＶＴ  だけ電圧降下している。このため、選択信号やクロック信号のＨレベルの電圧（通常は、電源電圧（ＶＤＤ）と同じ）が充分に高くないと、プログラム信号の出力を直接制御するＦＥＴをターンオンすることができなくなる。その結果、メモリセルにプログラム信号を供給することができなくなる。
【００１４】
クロック信号または選択信号のＨレベルは、通常電源電圧が用いられる。このため、電源電圧が従来よりも低くとも、メモリセルに電圧を供給できる高電圧発生回路の実現が望まれていた。
【００１５】
【課題を解決するための手段】
（第１の発明）
この出願に係る第１の発明の高電圧発生回路によれば、クロック信号を入力し、当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する倍電圧回路を具え、
選択信号および前記倍電圧をそれぞれ入力し、当該選択信号の波高を２倍にした高電圧選択信号の出力を当該選択信号のレベルによって制御するレベルシフタを具え、
ゲ−トに倍電圧が印加された逆流防止トランジスタを有し、該高電圧選択信号、前記クロック信号およびプログラム信号を入力し、ＥＥＰＲＯＭのメモリセルへの該プログラム信号の出力を当該高電圧選択信号のレベルによって制御するスイッチング回路とを具えてなる
ことを特徴とする。
【００１６】
（第２の発明）
また、この出願に係る第２の発明の高電圧発生回路によれば、クロック信号を入力し、当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する倍電圧回路と、
前記クロック信号および前記倍電圧をそれぞれ入力し、当該クロック信号の波高を２倍にした高電圧クロック信号の出力を当該クロック信号のレベルによって制御するレベルシフタと、
選択信号、該高電圧クロック信号およびプログラム信号を入力し、ＥＥＰＲＯＭのメモリセルへの該プログラム信号の出力を当該選択信号のレベルによって制御するスイッチング回路とを具えてなる
ことを特徴とする。
【００１７】
【作用】
ＨＶＳに入力された選択信号は、いくつものＦＥＴを経て、プログラム信号の出力を制御するＦＥＴのゲートへ印加される。その結果、選択信号の波高は、途中に介在するＦＥＴの数と各ＦＥＴの閾値電圧の積の分だけ電圧降下する。このため、プログラム信号の出力を直接制御するＦＥＴをターンオンするためには、電圧下降分を考慮して、選択信号またはクロック信号の波高を充分に高くする必要がある。従って、選択信号やクロック信号のＨレベル時の電圧として使われる電源電圧（ＶＤＤ）を充分に高くする必要がある。
【００１８】
そこで、この出願に係る第１および第２の発明の高電圧発生回路では、倍電圧を出力するための倍電圧回路を具えている。
【００１９】
ところで、倍電圧の出力を保持するためには、倍電圧回路に、クロック信号の様に常に反転を繰り返す信号を入力することが必要である。これは、入力信号のレベルがＬレベルからＨレベルに変わると、倍電圧回路内のコンデンサは、充電から放電に変わる。このため、コンデンサを再び充電するために、入力信号は、すぐにＨレベルからＬレベルに戻す必要があるからである。
【００２０】
さらに、倍電圧回路の出力は、倍電圧を保持しているため、この出力を直接接地電圧（ＧＮＤ）に落とすことができない。一方、スイッチング回路にクロック信号として入力するためには、入力信号のレベルを周期的にＧＮＤにしなければならない。また、スイッチング回路に選択信号として入力する際にも、選択時以外は、入力信号のレベルをＧＮＤにしておく必要がある。従って、倍電圧回路の出力は、ＨＶＳに直接入力することはできない。
【００２１】
そこで、第１の発明では、倍電圧回路から出力された倍電圧と、選択信号とをレベルシフタに入力して、選択信号のＨレベルのみを２倍の電圧（波高を２倍）にした高電圧選択信号を出力する。そして、この高電圧選択信号をＨＶＳに入力することにより、上述した（２）におけるＶＤＤの値を実質的に大きくすることができる。その結果、クロック信号または選択信号の波高が従来よりも低くとも、メモリセルに電圧を供給できる。
【００２２】
一方、第２の発明では、倍電圧回路から出力された倍電圧と、クロック信号とをレベルシフタへ入力して、クロック信号のＨレベルのみを２倍の電圧（波高を２倍）にした高電圧クロック信号を出力する。そして、この高電圧クロック信号をＨＶＳに入力することにより、上述した（２）式におけるＶＣＬＫ  の値を大きくすることができる。その結果、初期電圧の大きさを実質的に大きくすることができる。その結果、クロック信号または選択信号の波高が従来よりも低くとも、メモリセルに電圧を供給できる。
【００２３】
さらに、ＨＶＳに高電圧クロック信号を入力することにより、図３に示したノード２の電圧の上昇のステップが大きくなる。その結果、ノード２の電圧がプログラム信号の電圧ＶＰＰまで上昇するのに要する時間を短縮することができる。このため、第２の発明の高電圧発生回路は、高アクセススピードが要求されるＥＥＰＲＯＭに用いて好適にである。また、第２の発明の高電圧発生回路では、複数のＨＶＳに対して、高電圧クロック信号を供給することができる。即ち、複数のＨＶＳに対して倍電圧回路およびレベルシフタを共通化することができる。このため、複数のＨＶＳを用いる場合には、第１の発明の高電圧発生回路に比べて回路構成を簡単にすることができる。
【００２４】
【実施例】
以下、図面を参照して、この出願に係る第１および第２の発明の高電圧発生装置の例について説明する。尚、参照する図面は、これらの発明が理解できる程度に各構成成分の大きさ、形状および配置関係について概略的に示してあるにすぎない。従って、これらの発明は図示例にのみ限定されるものではない。
【００２５】
＜第１実施例＞
第１実施例では、第１の発明の高電圧発生装置の一例について説明する。図１は、第１実施例の高電圧発生装置の説明に供するブロック回路図である。
【００２６】
第１実施例の高電圧発生回路は、倍電圧回路１０、レベルシフタ１２およびスッチング回路（以下、ＨＶＳとも略称する）１４を具えている。
【００２７】
この倍電圧回路１０は、入力端１０ａと出力端１０ｂとを具えている。この入力端１０ａからはクロック信号を入力する。そして、この出力端１０ｂから当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する。
【００２８】
また、このレベルシフタ１２は、第１入力端１２ａ、第２入力端１２ｂおよび出力端１２ｃを具えている。この第１入力端１２ａからは選択信号を入力し、第２入力端１２ｂからは倍電圧を入力する。そして、レベルシフタ１２は、当該選択信号の電圧を２倍にした高電圧選択信号の出力端１２ｃからの出力を該選択信号のレベルによって制御する。
【００２９】
また、このＨＶＳ１４は、選択信号入力端１４ａ、クロック信号入力端１４ｂプログラム信号入力１４ｃおよび出力端１４ｄを具えている。この選択信号入力端１４ａからは高電圧選択信号を入力し、クロック信号入力端１４ｂからはクロック信号を入力する。また、プログラム信号入力端１４ｃにはプログラム信号のプログラム電圧ＶＰＰを印加する。そして、ＨＶＳ１４は、ＥＥＰＲＯＭのメモリセルへのプログラム信号の出力端１４ｄからの出力をこの高電圧選択信号のレベルによって制御する。尚、第１実施例で用いるＨＶＳ１４の回路構成は、図２の説明したＨＶＳの回路構成と等価である。但し、第１実施例では、ＨＶＳ１４の逆流防止トランジスタ第１ＦＥＴ２０のゲートに、電源電圧ＶＤＤの代わりに、倍電圧２×ＶＤＤを印加している。ゲ−トに倍電圧を印加することにより、ＦＥＴ２０のドレイン−ソース間に、電源電圧よりも高い高電圧選択信号を伝えることができる。
【００３０】
（倍電圧回路の回路構成について）
次に、図４を参照して、第１実施例で用いる倍電圧回路１０の回路構成について説明する。図４は、倍電圧回路の説明に供する回路図である。
【００３１】
この倍電圧回路１０は、クロック信号が入力される入力端１０ａとレベルシフタへ接続される出力端１０ｂとを具えている。さらに、入力端１０ａと出力端１０ｂとは、それぞれ第１回路５０および第２回路５２とに接続されている。第１および第２回路は、互いに逆相のクロックで動作し、出力端ではワイヤードＯＲをとる。第１回路５０の回路構成について説明する。
【００３２】
また、この入力端１０ａは、ノード１を介してコンデンサ３０の第１端子３０ａおよびインバータ３２の入力端に接続されている。また、このインバータの出力端は、ノード２を介して、デプレッション形の第１ＦＥＴ３４のゲートおよびエンハンスメント形の第２ＦＥＴ３６のゲートにそれぞれ接続されている。また、この第２ＦＥＴ３６のソース３６ｓは接地されている。また、この第１ＦＥＴ３４のドレインおよびこの第２ＦＥＴ３６のドレインは、いずれもノード３を介して、デプレッション形の第３ＦＥＴ３８のゲートに接続されている。また、この第３ＦＥＴ３８のドレインには、電源電圧ＶＤＤが印加されている。また、この第３ＦＥＴ３８のソースは、ノード４を介して、第１ＦＥＴ３４のソースおよびコンデンサ３０の第２端子３０ｂに接続されている。
【００３３】
また、ノード３は、デプレッション形の第４ＦＥＴ４０のゲートおよびエンハンスメント形の第５ＦＥＴ４２のゲートにそれぞれ接続されている。また、この第５ＦＥＴ４２のソースは接地されている。また、この第４ＦＥＴ４０のドレインおよびこの第５ＦＥＴ４２のドレインは、いずれもノード５を介して、デプレッション形の第６ＦＥＴ４４のゲートに接続されている。この第６ＦＥＴ４４のドレインは、ノード４に接続されている。この第６ＦＥＴ４４のソースは、ノード６を介して第４ＦＥＴ４０のソースおよび出力端１０ｂにそれぞれ接続されている。
【００３４】
また、第２回路５２の構成は、第１回路からインバータを除いた点以外は、全て第１回路５０と同一の回路構成であるので、第２回路５２の説明は省略する。
【００３５】
（倍電圧回路の動作について）
次に、第１実施例における倍電圧回路１０の動作について説明する。先ず、第１回路５０の動作について説明する。
【００３６】
先ず、入力端１０ａからＨレベル（ＶＤＤと同じレベル）のクロック信号が入力されると、第１回路５０のノード４のレベルはコンデンサ３０のキックキャパシタンスによって、Ｈレベルの２倍の電圧（２×ＶＤＤ）に引き上げられる。一方、このときのノード２のレベルは、インバータ３２によって、Ｌレベルになる。ノード２のレベルがＬレベルとなると、第２ＦＥＴ３６はターンオフし、かつ、第１ＦＥＴ３４はターンオンする。第１ＦＥＴ３４がターンオンすると、ノード３がＨレベルとなる。ノード３がＨレベルになると、第３ＦＥＴ３８および第４ＦＥＴ４０がターンオフし、かつ、第５ＦＥＴ４２がターンオンする。第５ＦＥＴ４２がターンオンすると、ノード５がＬレベルになる。ノード５がＬレベルになると、第６ＦＥＴ４４がターンオンする。第６ＦＥＴ４４がターンオンすると、ノード４と出力端とが導通し、ノード４の約２倍の電圧（約２×ＶＤＤ）が出力端から倍電圧として出力される。
【００３７】
次に、入力端１０ａからＬレベル（ＧＮＤと同じレベル）のクロック信号が入力されると、ノード２のレベルは、インバータ３２によって、Ｈレベルになる。ノード２のレベルがＨレベルとなると、第１ＦＥＴ３４はターンオフし、かつ、第２ＦＥＴ３６はターンオンする。第２ＦＥＴ３６がターンオンすると、ノード３がＬレベルとなる。ノード３がＬレベルになると、第３ＦＥＴ３８がターンオンする。第３ＦＥＴがターンオンすると、ノード４のレベルはＶＤＤとなるので、コンデンサ３０が充電される。一方、ノード３がＬレベルになると、第５ＦＥＴ４２がターンオフし、かつ、第４ＦＥＴ４０がターンオンする。第５ＦＥＴ４２がターンオンするすると、第６ＦＥＴ４４がターンオフする。第６ＦＥＴ４４がターンオフすると、ノード４と出力端１０ｂとが断絶する。
【００３８】
一方、第２回路５２は、第１回路５０と逆位相で動作する。このため、クロック信号がＬレベルのときには、第２回路５２から倍電圧が出力される。従って、出力端では、常に倍電圧が出力される。即ち、出力端の電圧は、２×ＶＤＤに保たれる。
【００３９】
倍電圧回路から出力された倍電圧は、レベルシフタの第２入力端に入力される。
【００４０】
（レベルシフタの回路構成について）
次に、図５を参照して、第１実施例で用いるレベルシフタ１２の回路構成について説明する。図５は、レベルシフタの説明に供する回路図である。
【００４１】
レベルシフタ１２は、選択信号が入力される第１入力端１２ａと、倍電圧が入力される第２入力端１２ａと、スイッチング回路へ高電圧選択信号を出力する出力端１２ｃとを具えている。
【００４２】
この第１入力端１２ａは、インバータ５４の入力端に接続されている。
【００４３】
このインバータ５４の出力端は、ノード１を介してエンハンスメント形の第１ＦＥＴ５６のソースに接続されている。
【００４４】
この第１ＦＥＴ５６のゲートには、電源電圧（ＶＤＤ）が印加されている。このため、第１ＦＥＴ５６は、常にターンオンしている。
【００４５】
この第１ＦＥＴ５６のドレインは、ノード２を介して、デプレッション形の第２ＦＥＴ５８のドレインに接続されている。
【００４６】
この第２ＦＥＴ５８のソースは、ノード３を介して、倍電圧が入力される第２入力端１２ｂに接続されている。
【００４７】
このノード３は、デプレッション形の第３ＦＥＴ６０のソースに接続されている。
【００４８】
この第３ＦＥＴ６０のゲートは、ノード２に接続されている。
【００４９】
この第３ＦＥＴ６０のドレインは、ノード４を介して、エンハンスメント形の第４ＦＥＴ６２のソースに接続されている。
【００５０】
この第４ＦＥＴ６２のゲートは、ノード１に接続されている。
【００５１】
この第４ＦＥＴ６２のドレインは、接地している。
【００５２】
また、ノード４は、第２ＦＥＴ５８のゲートに接続すると共に、出力端１２ｃに接続されている。第１実施例では、出力端１２ｃは、ＨＶＳの選択信号入力端１４ａに接続されている。
【００５３】
（レベルシフタの動作について）
次に、第１実施例におけるレベルシフタの動作について説明する。このレベルシフタの第２入力端１２ｂには、常に倍電圧が印加されている。
【００５４】
先ず、レベルシフタの第１入力端１２ａに、Ｈレベル（ＶＤＤと同じレベル）の選択信号が入力されると、インバータ５４によって、ノード１のレベルはＬレベルになる。ノード１のレベルがＬレベルになると、第４ＦＥＴ６２がターンオフしてノード４とＧＮＤとが断絶する。また、ノード１のレベルがＬレベルになると、ターンオンしている第１ＦＥＴ５６を介してノード２のレベルがＬレベルになる。ノード２のレベルがＬレベルになると、第３ＦＥＴ６０がターンオンする。第３ＦＥＴ６０がターンオンすると、ノード４に倍電圧が印加される。ノード４に印加された倍電圧は、高電圧選択信号のＨレベルとして出力端１２ｃから出力される。
【００５５】
次に、レベルシフタの第１入力端１２ａに、Ｌレベル（ＧＮＤと同じレベル）の選択信号が入力されると、インバータ５４によって、ノード１のレベルはＨレベルになる。ノード１のレベルがＨレベルになると、第３ＦＥＴ６０がターンオンし、かつ、第４ＦＥＴ６２がターンオンする。第４ＦＥＴ６２がターンオンすると、ノード４のレベルはＧＮＤになる。従って、出力端１２ｃは、ＧＮＤレベル（高電圧選択信号のＬレベル）が出力される。
【００５６】
レベルシフタから出力された高電圧信号は、第１実施例では、ＨＶＳ１４の選択信号入力端１４ａに入力される。
【００５７】
また、第１実施例のＨＶＳ１４の動作原理は、図２に示したＨＶＳの動作原理と同じである。但し、第１実施例では、ＨＶＳの選択信号入力端１４ａに、従来の選択信号のＨレベル（通常ＶＤＤ）よりも高いＨレベル（２×ＶＤＤ程度）を有する高電圧選択信号が入力される。
【００５８】
＜第２実施例＞
第２実施例では、第２の発明の高電圧発生装置の一例について説明する。図６は、第２実施例の高電圧発生装置の説明に供するブロック回路図である。尚、図６中、図１に示した構成成分と同一の構成成分については、図１中の符号と同一の符号を付して説明する。
【００５９】
第２実施例の高電圧発生回路は、倍電圧回路１０、レベルシフタ１２およびスイッチング回路（以下、ＨＶＳとも略称する）１４を具えている。
【００６０】
この倍電圧回路１０は、入力端１０ａと出力端１０ｂとを具えている。この入力端１０ａからはクロック信号を入力する。そして、この出力端１０ｂから当該クロック信号の波高の電圧の２倍の電圧の倍電圧を出力する。
【００６１】
また、このレベルシフタ１２は、第１入力端１２ａ、第２入力端１２ｂおよび出力端１２ｃを具えている。この第１入力端１２ａからはクロック信号を入力し、第２入力端１２ｂからは倍電圧を入力する。そして、レベルシフタ１２は、当該クロック信号の電圧を２倍にした高電圧クロック信号の出力端１２ｃからの出力を該選択信号のレベルによって制御する。
【００６２】
また、このＨＶＳ１４は、選択信号入力端１４ａ、クロック信号入力端１４ｂプログラム信号入力１４ｃおよび出力端１４ｄを具えている。この選択信号入力端１４ａからは選択信号を入力し、クロック信号入力端１４ｂからは高電圧クロック信号を入力する。また、プログラム信号入力端１４ｃにはプログラム信号のプログラム電圧ＶＰＰが印加する。そして、ＨＶＳ１４は、ＥＥＰＲＯＭのメモリセルへのプログラム信号の出力端１４ｄからの出力をこの選択信号のレベルによって制御する。
【００６３】
尚、第２実施例で用いるＨＶＳ１４の回路構成は、図２に示した従来のＨＶＳの回路構成と等価である。また、第２実施例では、第１ＦＥＴ２０のゲ−トには、従来と同様に電源電圧ＶＤＤを印加している。
【００６４】
また、第２実施例で用いる倍電圧回路の回路構成は、第１実施例で用いたものと同一である。
【００６５】
また、第２実施例で用いるレベルシフタの回路構成は、第１実施例で用いたものと同一である。但し、第１入力端１２ａには、選択信号の代わりにクロック信号が入力される。そして、クロック信号がＨレベルのときに、第１実施例において選択信号がＨレベルの場合と同様に動作して、Ｈレベルの高電圧クロック信号を出力する。また、クロック信号がＬレベルのときに、第１実施例において選択信号がＬレベルの場合と同様に動作して、Ｌレベルの高電圧クロック信号を出力する。
【００６６】
上述した実施例では、第１および第２の発明をそれぞれ特定の条件で構成した例について説明したが、これらの発明は多くの変更および変形を行うことができる。例えば、上述した実施例では、倍電圧装置、レベルシフタおよびＨＶＳの回路ブロックを特定の回路構成について説明したが、これらの発明では、各回路ブロックは、図示した回路構成と等価な回路を用いても良い。
【００６７】
また、上述した第１の実施例では、選択信号の波高を高くした高電圧選択信号をＨＶＳに入力し、一方、第２実施例では、クロック信号の波高を高くした高電圧クロック信号をＨＶＳに入力する構成としたが、これらの発明では、ＨＶＳに、高電圧クロック信号および高電圧選択信号を入力しても良い。
【００６８】
【発明の効果】
第１の発明では、倍電圧回路から出力された倍電圧と、選択信号とをレベルシフタに入力して、選択信号のＨレベルのみを２倍の電圧（波高を２倍）にした高電圧選択信号を出力する。そして、この高電圧選択信号をＨＶＳに入力することにより、上述した（２）におけるＶＤＤの値を実質的に大きくすることができる。その結果、クロック信号または選択信号の波高が従来よりも低くとも、メモリセルに電圧を供給できる。
【００６９】
また、第２の発明では、倍電圧回路から出力された倍電圧と、クロック信号とをレベルシフタへ入力して、クロック信号のＨレベルのみを２倍の電圧（波高を２倍）にした高電圧クロック信号を出力する。そして、この高電圧クロック信号をＨＶＳに入力することにより、上述した（２）式におけるＶＣＬＫ  の値を大きくすることができる。その結果、初期電圧の大きさを実質的に大きくすることができる。その結果、クロック信号または選択信号の波高が従来よりも低くとも、メモリセルに電圧を供給できる。
【００７０】
さらに、ＨＶＳに高電圧クロック信号を入力することにより、図３に示したノード６の電圧の上昇のステップが大きくなる。その結果、ノード６の電圧がプログラム信号の電圧ＶＰＰまで上昇するのに要する時間を短縮することができる。このため、第２の発明の高電圧発生回路は、高アクセススピードが要求されるＥＥＰＲＯＭに用いて好適にである。また、第２の発明の高電圧発生回路では、複数のＨＶＳに対して、高電圧クロック信号を供給することができる。即ち、複数のＨＶＳに対して倍電圧回路およびレベルシフタを共通化することができる。このため、複数のＨＶＳを用いる場合には、第１の発明の高電圧発生回路に比べて回路構成を簡単にすることができる。
【００７１】
また、これらの発明の高電圧発生回路は、特に、低電圧で動作可能なＥＥＰＲＯＭに用いて好適である。
【図面の簡単な説明】
【図１】第１実施例の高電圧回路の説明に供する回路ブロック図である。
【図２】ＨＶＳの回路図である。
【図３】ＨＶＳの動作の説明に供するタイムチャート図である。
【図４】倍電圧回路の説明に供する回路図である。
【図５】レベルシフタの説明に供する回路図である。
【図６】第２実施例の高電圧回路の説明に供する回路ブロック図である。
【符号の説明】
１０：倍電圧回路
１０ａ：入力端              １０ｂ：出力端
１２：レベルシフタ
１２ａ：第１入力端          １２ｂ：第２入力端
１２ｃ：出力端
１４：スイッチング回路（ＨＶＳ）
１４ａ：選択信号入力端
１４ｂ：クロック信号入力端
１４ｃ：プログラム信号入力端
１４ｄ：出力端
２０：第１ＦＥＴ
２２：第２ＦＥＴ
２４：第３ＦＥＴ
２６：コンデンサ
２６ａ：第１端子            ２６ｂ：第２端子
３０：コンデンサ
３０ａ：第１端子            ３０ｂ：第２端子
３２：インバータ
３４：第１ＦＥＴ
３６：第２ＦＥＴ
３８：第３ＦＥＴ
４０：第４ＦＥＴ
４２：第５ＦＥＴ
４４：第６ＦＥＴ
５０：第１回路
５２：第２回路
５４：インバータ
５６：第１ＦＥＴ
５８：第２ＦＥＴ
６０：第３ＦＥＴ
６２：第４ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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