(57)【特許請求の範囲】
【請求項１】
第１の電位を受ける第１のノードと出力ノードとの間に接続された第１のトランジスタと、
前記第１の電位と異なる第２の電位を受ける第２のノードと前記出力ノードとの間に接続された第２のトランジスタと、
第１の入力信号を受け、前記第１および第２のトランジスタの両方をオン状態にするとともに前記第１の入力信号のレベルに応じて前記第１および第２のトランジスタのオン状態の程度をそれぞれ制御する制御手段とを備えたことを特徴とするレベル変換回路。
【請求項２】
前記第１の入力信号は、前記第１の電位と前記第２の電位との間の電位差よりも小さい電圧振幅で変化することを特徴とする請求項１記載のレベル変換回路。
【請求項３】
前記第１の入力信号は、第１のレベルと第２のレベルとに変化し、
前記第１のトランジスタは第１導電チャネル型電界効果トランジスタであり、前記第２のトランジスタは第２導電チャネル型電界効果トランジスタであり、
前記制御手段は、前記第１の電位と前記第１導電チャネル型トランジスタのゲート電位との間の差の絶対値が前記第１導電チャネル型トランジスタのしきい値電圧の絶対値以上となり、かつ前記第２の電位と前記第２導電チャネル型トランジスタのゲート電位との差の絶対値が前記第２導電チャネル型トランジスタのしきい値電圧の絶対値以上となるように、前記第１の入力信号の第１および第２のレベルに応答して第１導電チャネル型トランジスタのゲート電位および前記第２導電チャネル型トランジスタのゲート電位を設定することを特徴とする請求項１または２記載のレベル変換回路。
【請求項４】
前記第１の電位は正電位であり、前記第２の電位は前記第１の電位よりも低い正電位、接地電位または負電位であることを特徴とする請求項３記載のレベル変換回路。
【請求項５】
前記第２の電位は、前記第１の入力信号と相補的に第１のレベルと第２のレベルとに変化する第２の入力信号であることを特徴とする請求項４記載のレベル変換回路。
【請求項６】
前記第１導電チャネル型電界効果トランジスタは、第１のしきい値電圧を有する第１のｐチャネル型電界効果トランジスタであり、
前記第２導電チャネル型電界効果トランジスタは、第２のしきい値電圧を有する第１のｎチャネル型電界効果トランジスタであり、
前記制御手段は、前記第１のｐチャネル型電界効果トランジスタのゲート電位を前記第１の電位から前記第１のしきい値電圧の絶対値分以上低下した範囲内に設定しかつ前記第１のｎチャネル型電界効果トランジスタのゲート電位を前記第２の電位から前記第２のしきい値電圧分以上上昇した範囲内に設定することを特徴とする請求項４または５記載のレベル変換回路。
【請求項７】
前記制御手段は、第２のｐチャネル型電界効果トランジスタ、第２のｎチャネル型電界効果トランジスタおよび制御回路を含み、
前記第２のｐチャネル型電界効果トランジスタのソースは前記第１の電位を受け、前記第２のｐチャネル型電界効果トランジスタのゲートおよびドレインは前記第１のｐチャネル型電界効果トランジスタのゲートに接続され、
前記第２のｎチャネル型電界効果トランジスタのソースは前記第１の入力信号または前記第２の電位を受け、前記第２のｎチャネル型電界効果トランジスタのゲートおよびドレインは前記第１のｎチャネル型電界効果トランジスタのゲートに接続され、
前記制御回路は、前記第１の入力信号のレベルに応じて前記第２のｐチャネル型電界効果トランジスタのドレインの電位および前記第２のｎチャネル型電界効果トランジスタのドレインの電位を制御することを特徴とする請求項６記載のレベル変換回路。
【請求項８】
前記制御回路は、第１および第２の負荷素子を含み、
前記第１の負荷素子の一端は前記第１の入力信号を受け、前記第１の負荷素子の他端は前記第１のｐチャネル型電界効果トランジスタのゲートに接続され、
前記第２の負荷素子の一端は前記第１の電位を受け、前記第２の負荷素子の他端は前記第１のｎチャネル型電界効果トランジスタのゲートに接続されたことを特徴とする請求項７記載のレベル変換回路。
【請求項９】
前記第１および第２の負荷素子の各々は、電界効果トランジスタまたは抵抗素子であることを特徴とする請求項８記載のレベル変換回路。
【請求項１０】
前記制御手段は、第３のｐチャネル型電界効果トランジスタおよび第３のｎチャネル型電界効果トランジスタをさらに含み、
前記第３のｐチャネル型電界効果トランジスタのソース、ゲートおよびドレインは、前記第２のｐチャネル型電界効果トランジスタのソース、前記出力ノードおよび前記第２のｐチャネル型電界効果トランジスタのドレインにそれぞれ接続され、
前記第３のｎチャネル型電界効果トランジスタのソース、ゲートおよびドレインは、前記第２のｎチャネル型電界効果トランジスタのソース、前記出力ノード前記第２のｎチャネル型電界効果トランジスタのドレインにそれぞれ接続されることを特徴とする請求項７記載のレベル変換回路。
【請求項１１】
前記制御手段は、第２のｎチャネル型電界効果トランジスタおよび制御回路を含み、
前記第２のｎチャネル型電界効果トランジスタのソースは前記第１の入力信号または前記第２の電位を受け、前記第２のｎチャネル型電界効果トランジスタのゲートおよびドレインは前記第１のｎチャネル型電界効果トランジスタのゲートに接続され、
前記制御回路は、前記第１の入力信号のレベルに応じて前記第１のｎチャネル型電界効果トランジスタのゲートの電位および前記第２のｎチャネル型電界効果トランジスタのドレインの電位を制御することを特徴とする請求項６記載のレベル変換回路。
【請求項１２】
前記制御回路は、第１、第２および第３の負荷素子を含み、
前記第１の負荷素子の一端は前記第１の電位を受け、前記第１の負荷素子の他端は前記第１のｐチャネル型電界効果トランジスタのゲートに接続され、
前記第２の負荷素子の一端は前記第１の入力信号または前記第２の電位を受け、前記第２の負荷素子の他端は前記第１のｐチャネル型電界効果トランジスタのゲートに接続され、
前記第３の負荷素子の一端は前記第１の電位を受け、前記第３の負荷素子の他端は前記第１のｎチャネル型電界効果トランジスタのゲートに接続されたことを特徴とする請求項１１記載のレベル変換回路。
【請求項１３】
前記第１、第２および第３の負荷素子の各々は、電界効果トランジスタまたは抵抗素子であることを特徴とする請求項１２記載のレベル変換回路。
【請求項１４】
前記第１の入力信号の第１のレベルと第２のレベルとの間の遷移期間に前記第１のノードから前記第１および第２のトランジスタを経由して前記第２のノードに至る電流経路を遮断する遮断手段をさらに備えたことを特徴とする請求項１〜１３のいずれかに記載のレベル変換回路。
【請求項１５】
前記第１のトランジスタ、前記第２のトランジスタおよび前記制御手段は、絶縁基板上の単結晶、多結晶または非晶質の半導体により形成されることを特徴とする請求項１〜１４のいずれかに記載のレベル変換回路。
【請求項１６】
異なる電源電圧により動作する複数のロジック回路と、
前記複数のロジック回路間に接続された請求項１〜１５のいずれかに記載のレベル変換回路とを備えたことを特徴とする半導体装置。
【請求項１７】
チップ上に設けられた内部回路と、
前記チップ外に設けられる外部回路と、
前記内部回路と前記外部回路との間に接続された請求項１〜１５のいずれかに記載のレベル変換回路とを備えたことを特徴とする半導体装置。
【請求項１８】
チップ上に設けられた半導体メモリと、
前記チップ上に設けられたロジック回路と、
前記チップ上の前記半導体メモリと前記ロジック回路との間に接続された請求項１〜１５のいずれかに記載のレベル変換回路とを備えたことを特徴とする半導体装置。
【請求項１９】
複数のセンサと、前記複数のセンサのいずれかを選択するための複数の選択用トランジスタと、前記複数のセンサを前記複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して前記周辺回路に与える請求項１〜１５のいずれかに記載のレベル変換回路とを備えたことを特徴とする半導体装置。
【請求項２０】
複数の表示素子と、前記複数の表示素子のいずれかを選択するための複数の選択用トランジスタと、前記複数の表示素子を前記複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して前記周辺回路に与える請求項１〜１５のいずれかに記載のレベル変換回路とを備えたことを特徴とする表示装置。
【請求項２１】
前記複数の表示素子は液晶素子であり、前記複数の液晶素子、前記複数の選択用トランジスタ、前記周辺回路および前記レベル変換回路は絶縁基板上に形成されたことを特徴とする請求項２０記載の表示装置。
【請求項２２】
前記複数の表示素子は有機エレクトロルミネッセンス素子であり、前記複数の有機エレクトロルミネッセンス素子、前記複数の選択用トランジスタ、前記周辺回路および前記レベル変換回路は絶縁基板上に形成されたことを特徴とする請求項２０記載の表示装置。
【請求項２３】
前記複数の選択用トランジスタならびに前記レベル変換回路の前記第１および第２のトランジスタは、薄膜トランジスタからなることを特徴とする請求項２０〜２２のいずれかに記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力信号の電圧振幅をより大きな電圧振幅に変換するレベル変換回路、それを用いた半導体装置および表示装置に関する。
【０００２】
【従来の技術】
近年、バルクシリコンを用いた集積回路として、マイクロプロセッサまたはメモリをロジック回路と同一チップ上に搭載したシステムオンシリコンと称されるチップが開発されている。これに伴って、多くの種類の回路を可能な限り微細なデザインルールで１チップ化する技術の開発が進められている。
【０００３】
しかしながら、回路の種類ごとに異なるデザインルールで設計されているため、デザインルールの異なる回路を集積化することが避けられない。その結果、１チップ内に異なる電源電圧で動作する複数の回路が混載される。この場合、異なる回路間のインタフェース部分で電圧のレベル変換を行うことが必要となる。
【０００４】
異なる種類の複数の回路を同一チップ上に混載することにより高速性の向上が図られる。そのため、異なる回路間で電圧のレベル変換を行うレベル変換回路にも高速動作特性が要求される。
【０００５】
さらに、液晶表示装置、有機ＥＬ（エレクトロルミネッセンス）装置等の表示デバイスには、多結晶シリコンからなる薄膜トランジスタが用いられる。このような表示デバイスと同一基板上にレベル変換回路を設ける際には、レベル変換回路も多結晶シリコンからなる薄膜トランジスタで構成される。
【０００６】
トランジスタの製造工程では、しきい値電圧等の素子特性にばらつきが生じる。特に、多結晶シリコンからなる薄膜トランジスタにおいては、しきい値電圧等の素子特性のばらつきが大きい。そのため、薄膜トランジスタのしきい値電圧等の素子特性がばらついた場合でも、確実に動作することができるレベル変換回路が望まれる。
【０００７】
また、このような表示デバイスでは、低消費電力化および高精細化の観点から小振幅の入力信号が与えられた場合でも動作可能でかつ高速動作が可能なレベル変換回路が必要とされる。
【０００８】
図４５は従来のレベル変換回路の第１の例を示す回路図である。
図４５のレベル変換回路８００は、２つのｐチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）８０１，８０２および２つのｎチャネルＭＯＳＦＥＴ８０３，８０４を含む。
【０００９】
ｐチャネルＭＯＳＦＥＴ８０１，８０２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１１，Ｎ１２との間にそれぞれ接続され、ｎチャネルＭＯＳＦＥＴ８０３，８０４は出力ノードＮ１１，Ｎ１２と接地端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８０１，８０２のゲートはそれぞれ出力ノードＮ１２，Ｎ１１に交差接続される。ｎチャネルＭＯＳＦＥＴ８０３，８０４のゲートには互いに相補に変化する入力信号ＣＬＫ１，ＣＬＫ２が与えられる。
【００１０】
入力信号ＣＬＫ１がハイレベルとなり、入力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯＳＦＥＴ８０３がオンし、ｎチャネルＭＯＳＦＥＴ８０４がオフする。それにより、ｐチャネルＭＯＳＦＥＴ８０２がオンし、ｐチャネルＭＯＳＦＥＴ８０１がオフする。その結果、出力ノードＮ１２の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ１がローレベルとなり、入力信号ＣＬＫ２がハイレベルになると、出力ノードＮ１２の出力電位Ｖｏｕｔが低下する。
【００１１】
この場合、ｎチャネルＭＯＳＦＥＴ８０３，８０４がオンするためには、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８０３，８０４のしきい値電圧Ｖｔｎよりも大きいことが必要となる。
【００１２】
したがって、図４５のレベル変換回路８００は、入力信号と出力信号との電圧比が小さい場合に用いられる。
【００１３】
例えば、このレベル変換回路８００は、３Ｖ系の信号を５Ｖ系の信号に変換する場合、２．５Ｖ系の信号を３Ｖ系の信号に変換する場合、または１．８Ｖ系の信号を２．５Ｖ系の信号または３．３Ｖ系の信号に変換する場合に有効である。
【００１４】
図４６は従来のレベル変換回路の第２の例を示す回路図である。
図４６のレベル変換回路８１０は、バイアス回路８１１、ｐチャネルＭＯＳＦＥＴ８１２およびｎチャネルＭＯＳＦＥＴ８１３を含む。
【００１５】
ｐチャネルＭＯＳＦＥＴ８１２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１３との間に接続され、ｎチャネルＭＯＳＦＥＴ８１３は出力ノードＮ１３と所定の電位ＶＥＥを受ける電源端子との間に接続される。入力信号ＣＬＫはｐチャネルＭＯＳＦＥＴ８１２のゲートおよびバイアス回路８１１に与えられる。バイアス回路８１１は入力信号ＣＬＫの中心レベルをシフトさせてｎチャネルＭＯＳＦＥＴ８１３のゲートに与える。
【００１６】
入力信号ＣＬＫがハイレベルになると、ｐチャネルＭＯＳＦＥＴ８１２がオフし、ｎチャネルＭＯＳＦＥＴ８１３がオンする。それにより、出力ノードＮ１３の出力電位Ｖｏｕｔが低下する。入力信号ＣＬＫがローレベルになると、ｐチャネルＭＯＳＦＥＴ８１２がオンし、ｎチャネルＭＯＳＦＥＴ８１３がオフする。それにより、出力ノードＮ１３の出力電位Ｖｏｕｔが上昇する。
【００１７】
この場合、バイアス回路８１１により入力信号ＣＬＫの中心レベルがシフトされるので、レベル変換回路８１０は、入力信号ＣＬＫの電圧振幅がｎチャネルＭＯＳＦＥＴ８１３のしきい値電圧Ｖｔｎよりも小さい場合でも動作する。
【００１８】
図４７は従来のレベル変換回路の第３の例を示す回路図である。
図４７のレベル変換回路８２０は、クランプ回路８２１およびカレントミラー型増幅器８２２を含む。
【００１９】
カレントミラー型増幅器８２２は、２つのｐチャネルＭＯＳＦＥＴ８３１，８３２および２つのｎチャネルＭＯＳＦＥＴ８３３，８３４を含む。ｐチャネルＭＯＳＦＥＴ８３１，８３２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１４，Ｎ１５との間にそれぞれ接続される。ｎチャネルＭＯＳＦＥＴ８３３，８３４は出力ノードＮ１４，Ｎ１５と接地端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８３１，８３２のゲートは出力ノードＮ１４に接続される。クランプ回路８２１は、互いに相補に変化する入力信号ＣＬＫ１，ＣＬＫ２の中心レベルをシフトさせてｎチャネルＭＯＳＦＥＴ８３３，８３４のゲートに与える。
【００２０】
入力信号ＣＬＫ１がハイレベルになり、入力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯＳＦＥＴ８３３がオンし、ｎチャネルＭＯＳＦＥＴ８３４がオフする。それにより、ｐチャネルＭＯＳＦＥＴ８３１，８３２がオンする。その結果、出力ノードＮ１５の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ１がローレベルになり、入力信号ＣＬＫ２がハイレベルになると、出力ノードＮ１５の出力電位Ｖｏｕｔが低下する。
【００２１】
この場合、クランプ回路８２１により入力信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフトされるので、レベル変換回路８２０は、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８３３，８３４のしきい値電圧Ｖｔｎよりも小さい場合でも動作することができる。
【００２２】
図４８は従来のレベル変換回路の第４の例を示す回路図である。
図４８のレベル変換回路８４０は、クランプ回路８４１およびＰＭＯＳクロスカップル型増幅器８４２を含む。
【００２３】
ＰＭＯＳクロスカップル型増幅器８４２は、２つのｐチャネルＭＯＳＦＥＴ８５１，８５２および２つのｎチャネルＭＯＳＦＥＴ８５３，８５４を含む。ｐチャネルＭＯＳＦＥＴ８５１，８５２は電源電位ＶＤＤを受ける電源端子と出力ノードＮ１６，１７との間にそれぞれ接続され、ｎチャネルＭＯＳＦＥＴ８５３，８５４は出力ノードＮ１６，Ｎ１７と接地端子との間にそれぞれ接続される。ｐチャネルＭＯＳＦＥＴ８５１，８５２のゲートはそれぞれ出力ノードＮ１７，Ｎ１６に交差接続される。クランプ回路８４１は、互いに相補に変化する入力信号ＣＬＫ１，ＣＬＫ２の中心レベルをシフトさせてｎチャネルＭＯＳＦＥＴ８５３，８５４のゲートにそれぞれ与える。
【００２４】
入力信号ＣＬＫ１がハイレベルになり、入力信号ＣＬＫ２がローレベルになると、ｎチャネルＭＯＳＦＥＴ８５３がオンし、ｎチャネルＭＯＳＦＥＴ８５４がオフする。それにより、ｐチャネルＭＯＳＦＥＴ８５１がオフし、ｐチャネルＭＯＳＦＥＴ８５２がオンする。その結果、出力ノードＮ１７の出力電位Ｖｏｕｔが上昇する。逆に、入力信号ＣＬＫ１がローレベルになり、入力信号ＣＬＫ２がハイレベルになると、出力ノードＮ１７の出力電位Ｖｏｕｔが低下する。
【００２５】
この場合、クランプ回路８４１により入力信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフトされるので、レベル変換回路８４０は、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８５３，８５４のしきい値電圧Ｖｔｎよりも小さい場合でも動作することができる。
【００２６】
【発明が解決しようとする課題】
上記のように、図４５のレベル変換回路８００においては、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８０３，８０４のしきい値電圧Ｖｔｎよりも小さい場合には動作することができない。
【００２７】
一方、図４６のレベル変換回路８１０においては、バイアス回路８１１により入力信号ＣＬＫの中心レベルがシフトされるので、入力信号ＣＬＫの電圧振幅がｎチャネルＭＯＳＦＥＴ８１３のしきい値電圧Ｖｔｎよりも小さい場合でも動作することが可能となる。
【００２８】
同様に、図４７および図４８のクランプ回路８２０，８４０では、クランプ回路８２１，８４１により入力信号ＣＬＫ１，ＣＬＫ２の中心レベルがシフトされるので、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｎチャネルＭＯＳＦＥＴ８３３，８３４，８５３，８５４のしきい値電圧Ｖｔｎよりも小さい場合でも動作することが可能となる。
【００２９】
しかしながら、図４６〜図４８のレベル変換回路８１０，８２０，８４０においても、製造工程でのばらつきによってｎチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｎが設計値から大きくずれると、動作しない場合が生じる。
【００３０】
また、図４５〜図４８のレベル変換回路８００，８１０，８２０，８４０のいずれにおいても、製造工程でｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧が不規則にばらついた場合、例えばｎチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｎが大きくｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｐが小さくなった場合や、ｎチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｎが小さくｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｐが大きくなった場合には、出力電圧波形のデューティ比が所定の設計値からずれる。
【００３１】
特に、レベル変換回路を液晶表示装置、有機ＥＬ装置等の表示デバイスのクロック信号を生成するために用いた場合には、クロック信号のデューティ比を５０％に設定する必要がある。レベル変換回路のｎチャネルＭＯＳＦＥＴのしきい値電圧ＶｔｎおよびｐチャネルＭＯＳＦＥＴのしきい値電圧Ｖｔｐが不規則に変化することによりクロック信号のデューティ比が５０％からずれた場合、表示デバイス間で画素の点灯および消灯時間にばらつきが生じる。
【００３２】
また、図４５のレベル変換回路８００においては、ｎチャネルＭＯＳＦＥＴ８０３，８０４のオンオフの反転時にｐチャネルＭＯＳＦＥＴ８０１，８０２のゲート電荷の引き抜き合いが行われる。そのため、出力電位Ｖｏｕｔのレベルの反転に時間を要することとなり、高速動作化を図ることができない。
【００３３】
特に、ｐチャネルＭＯＳＦＥＴ８０１，８０２として多結晶シリコンからなる薄膜トランジスタ等のように駆動能力が小さいトランジスタを用いた場合、出力電位Ｖｏｕｔのレベルの反転に要する時間がさらに増大する。
【００３４】
出力電位Ｖｏｕｔのレベルの反転時には、電源端子からｐチャネルＭＯＳＦＥＴ８０１およびｎチャネルＭＯＳＦＥＴ８０３の経路またはｐチャネルＭＯＳＦＥＴ８０２およびｎチャネルＭＯＳＦＥＴ８０４の経路を通して接地端子に貫通電流が流れる。特に、出力電位Ｖｏｕｔのレベルの反転に時間を要する場合には、貫通電流の流れる時間が長くなり、消費電力が増大する。
【００３５】
図４６のレベル変換回路８１０のバイアス回路８１１では、抵抗素子に電流を流すことにより、入力信号ＣＬＫと出力信号との電位差を形成している。この場合、入力信号ＣＬＫと出力信号との電位差が設定されるまでに時間を要するため、高速動作が妨げられる。また、抵抗素子を形成するために大きなレイアウト面積が必要となる。しかも、抵抗素子に常時電流が流れているので、消費電力が増大する。さらに、高速動作化が図れないため、出力段のｐチャネルＭＯＳＦＥＴ８１２およびｎチャネルＭＯＳＦＥＴ８１３での貫通電流が多くなる。
【００３６】
同様に、図４７および図４８のレベル変換回路８２０，８４０のクランプ回路８２１，８４１においても、図４６のレベル変換回路８１０のバイアス回路８１１と同様に、高速動作が妨げられ、大きなレイアウト面積が必要となり、消費電力が増大する。
【００３７】
本発明の目的は、製造工程でのばらつきによりトランジスタのしきい値電圧が設計値からずれた場合でも確実に動作することができるとともに、高速動作、低消費電力化および小面積化が可能なレベル変換回路、それを用いた半導体装置および表示装置を提供することである。
【００３８】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係るレベル変換回路は、第１の電位を受ける第１のノードと出力ノードとの間に接続された第１のトランジスタと、第１の電位と異なる第２の電位を受ける第２のノードと出力ノードとの間に接続された第２のトランジスタと、第１の入力信号を受け、第１および第２のトランジスタの両方をオン状態にするとともに第１の入力信号のレベルに応じて第１および第２のトランジスタのオン状態の程度をそれぞれ制御する制御手段とを備えたものである。
【００３９】
本発明に係るレベル変換回路においては、制御手段により第１および第２のトランジスタの両方がオン状態にされるとともに、第１の入力信号のレベルに応じて第１および第２のトランジスタのオン状態の程度がそれぞれ制御される。それにより、第１の入力信号のレベルに応じて出力ノードの電位が上昇または低下する。
【００４０】
この場合、常時オン状態となっている第１および第２のトランジスタのオン状態の程度が制御されることにより出力ノードの電位が変化するので、第１の入力信号の電圧振幅が第１および第２のトランジスタのしきい値電圧よりも小さい場合でも動作が可能となる。また、第１および第２のトランジスタのしきい値電圧が設計値から大きくずれた場合でも、出力ノードの電位変化のデューティ比が第１の入力信号のデューティ比に正確に対応する。このように、製造工程でのばらつきによりトランジスタのしきい値電圧が設計値からずれた場合でも確実に動作することができる。
【００４１】
また、常時オン状態となっている第１および第２のトランジスタのオン状態の程度が制御されることにより出力ノードの電位が変化するので、高速動作が可能となる。さらに、高速動作が可能となることにより出力ノードの電位のレベルの遷移期間が短くなるので、貫通電流が流れる期間が短縮される。それにより、低消費電力化が可能となる。
【００４２】
また、第１の入力信号の電圧振幅が小さい場合でもレベルをシフトする回路が必要ないので、小面積化が可能となる。
【００４３】
（２）第２の発明
第２の発明に係るレベル変換回路は、第１の発明に係るレベル変換回路の構成において、第１の入力信号は、第１の電位と第２の電位との間の電位差よりも小さい電圧振幅で変化するものである。
【００４４】
この場合、出力ノードの電位は、第１の入力信号の電圧振幅よりも大きな電圧振幅で変化する。
【００４５】
（３）第３の発明
第３の発明に係るレベル変換回路は、第１または第２の発明に係るレベル変換回路の構成において、第１の入力信号は、第１のレベルと第２のレベルとに変化し、第１のトランジスタは第１導電チャネル型電界効果トランジスタであり、第２のトランジスタは第２導電チャネル型電界効果トランジスタであり、制御手段は、第１の電位と第１導電チャネル型トランジスタのゲート電位との間の差の絶対値が第１導電チャネル型トランジスタのしきい値電圧の絶対値以上となり、かつ第２の電位と第２導電チャネル型トランジスタのゲート電位との差の絶対値が第２導電チャネル型トランジスタのしきい値電圧の絶対値以上となるように、第１の入力信号の第１および第２のレベルに応答して第１導電チャネル型トランジスタのゲート電位および第２導電チャネル型トランジスタのゲート電位を設定するものである。
【００４６】
この場合、第１の電位と第１導電チャネル型トランジスタのゲート電位との間の差の絶対値が第１導電チャネル型トランジスタのしきい値電圧の絶対値以上となることにより、第１導電チャネル型トランジスタが常時オン状態となる。また、第２の電位と第２導電チャネル型トランジスタのゲート電位との差の絶対値が第２導電チャネル型トランジスタのしきい値電圧の絶対値以上となることにより、第２導電チャネル型トランジスタが常時オン状態となる。
【００４７】
これにより、トランジスタのしきい値電圧が設計値からずれた場合でも確実に動作することができるとともに、高速動作、低消費電力化および小面積化が可能となる。
【００４８】
（４）第４の発明
第４の発明に係るレベル変換回路は、第３の発明に係るレベル変換回路の構成において、第１の電位は正電位であり、第２の電位は第１の電位よりも低い正電位、接地電位または負電位であるものである。
【００４９】
この場合、第１および第２のトランジスタが常時オン状態となっているので、第１のノードから第１および第２のトランジスタを経由して第２のノードに電流が流れる。
【００５０】
（５）第５の発明
第５の発明に係るレベル変換回路は、第４の発明に係るレベル変換回路の構成において、第２の電位は、第１の入力信号と相補的に第１のレベルと第２のレベルとに変化する第２の入力信号であるものである。
【００５１】
この場合、第１および第２の入力信号の第１および第２のレベルは第１の電位よりも低く、第１の入力信号が第１のレベルになっているときには第２の入力信号は第２のレベルとなり、第１の入力信号が第２のレベルとなっているときに第２の入力信号は第１のレベルとなる。
【００５２】
（６）第６の発明
第６の発明に係るレベル変換回路は、第４または第５の発明に係るレベル変換回路の構成において、第１導電チャネル型電界効果トランジスタは、第１のしきい値電圧を有する第１のｐチャネル型電界効果トランジスタであり、第２導電チャネル型電界効果トランジスタは、第２のしきい値電圧を有する第１のｎチャネル型電界効果トランジスタであり、制御手段は、第１のｐチャネル型電界効果トランジスタのゲート電位を第１の電位から第１のしきい値電圧の絶対値分以上低下した範囲内に設定しかつ第１のｎチャネル型電界効果トランジスタのゲート電位を第２の電位から第２のしきい値電圧分以上上昇した範囲内に設定するものである。
【００５３】
この場合、第１のｐチャネル型電界効果トランジスタのゲート電位が第１の電位から第１のしきい値電圧の絶対値分以上低下した範囲内に設定されることにより、第１のｐチャネル型電界効果トランジスタが常時オン状態となる。第１のｐチャネル型電界効果トランジスタのゲート電位が上記の範囲内で高いレベルにあるときには第１のｐチャネル型電界効果トランジスタは弱くオンし、第１のｐチャネル型電界効果トランジスタのゲート電位が上記の範囲内で低いレベルにあるときには第１のｐチャネル型電界効果トランジスタは強くオンする。
【００５４】
第１のｎチャネル型電界効果トランジスタのゲート電位が第２の電位から第２のしきい値電圧の絶対値分以上上昇した範囲内に設定されることにより、第１のｎチャネル型電界効果トランジスタが常時オン状態となる。第１のｎチャネル型電界効果トランジスタのゲート電位が上記の範囲内で低いレベルにあるときには第１のｎチャネル型電界効果トランジスタは弱くオンし、第１のｎチャネル型電界効果トランジスタのゲート電位が上記の範囲内で高いレベルにあるときには第１のｎチャネル型電界効果トランジスタは強くオンする。
【００５５】
（７）第７の発明
第７の発明に係るレベル変換回路は、第６の発明に係るレベル変換回路の構成において、制御手段は、第２のｐチャネル型電界効果トランジスタ、第２のｎチャネル型電界効果トランジスタおよび制御回路を含み、第２のｐチャネル型電界効果トランジスタのソースは第１の電位を受け、第２のｐチャネル型電界効果トランジスタのゲートおよびドレインは第１のｐチャネル型電界効果トランジスタのゲートに接続され、第２のｎチャネル型電界効果トランジスタのソースは第１の入力信号または第２の電位を受け、第２のｎチャネル型電界効果トランジスタのゲートおよびドレインは第１のｎチャネル型電界効果トランジスタのゲートに接続され、制御回路は、第１の入力信号のレベルに応じて第２のｐチャネル型電界効果トランジスタのドレインの電位および第２のｎチャネル型電界効果トランジスタのドレインの電位を制御するものである。
【００５６】
この場合、第２のｐチャネル型電界効果トランジスタにより第１のｐチャネル型電界効果トランジスタのゲート電位が第１の電位から第１のしきい値電圧の絶対値分以上低下した範囲内に設定される。また、第２のｎチャネル型電界効果トランジスタにより第１のｎチャネル型電界効果トランジスタのゲート電位が第２の電位から第２のしきい値電圧の絶対値分以上上昇した範囲内に設定される。さらに、制御回路により第１のｐチャネル型電界効果トランジスタのゲート電位が上記の範囲内で制御され、第１のｎチャネル型電界効果トランジスタのゲート電位が上記の範囲内で制御される。
【００５７】
（８）第８の発明
第８の発明に係るレベル変換回路は、第７の発明に係るレベル変換回路の構成において、制御回路は、第１および第２の負荷素子を含み、第１の負荷素子の一端は第１の入力信号を受け、第１の負荷素子の他端は第１のｐチャネル型電界効果トランジスタのゲートに接続され、第２の負荷素子の一端は第１の電位を受け、第２の負荷素子の他端は第１のｎチャネル型電界効果トランジスタのゲートに接続されたものである。
【００５８】
この場合、第１の入力信号のレベルに応じて第１の負荷素子により第１のｐチャネル型電界効果トランジスタのゲート電位が制御されかつ第２の負荷素子により第１のｎチャネル型電界効果トランジスタのゲート電位が制御される。
【００５９】
この構成では、レベル変換回路が６個の素子により構成されるので、小面積化が図られる。
【００６０】
（９）第９の発明
第９の発明に係るレベル変換回路は、第８の発明に係るレベル変換回路の構成において、第１および第２の負荷素子の各々は、電界効果トランジスタまたは抵抗素子であるものである。
【００６１】
この場合、電界効果トランジスタまたは抵抗素子により第１のｐチャネル型電界効果トランジスタのゲート電位および第１のｎチャネル型電界効果トランジスタのゲート電位が制御される。
【００６２】
（１０）第１０の発明
第１０の発明に係るレベル変換回路は、第７の発明に係るレベル変換回路の構成において、制御手段は、第３のｐチャネル型電界効果トランジスタおよび第３のｎチャネル型電界効果トランジスタをさらに含み、第３のｐチャネル型電界効果トランジスタのソース、ゲートおよびドレインは、第２のｐチャネル型電界効果トランジスタのソース、出力ノードおよび第２のｐチャネル型電界効果トランジスタのドレインにそれぞれ接続され、第３のｎチャネル型電界効果トランジスタのソース、ゲートおよびドレインは、第２のｎチャネル型電界効果トランジスタのソース、出力ノードおよび第２のｎチャネル型電界効果トランジスタのドレインにそれぞれ接続されたものである。
【００６３】
この場合、第１の電位と第２の電位との差が小さい場合でも、第１のｐチャネル型電界効果トランジスタおよび第１のｎチャネル型電界効果トランジスタを確実にオンさせることができる。したがって、低電圧駆動が可能となる。
【００６４】
（１１）第１１の発明
第１１の発明に係るレベル変換回路は、第６の発明に係るレベル変換回路の構成において、制御手段は、第２のｎチャネル型電界効果トランジスタおよび制御回路を含み、第２のｎチャネル型電界効果トランジスタのソースは第１の入力信号または第２の電位を受け、第２のｎチャネル型電界効果トランジスタのゲートおよびドレインは第１のｎチャネル型電界効果トランジスタのゲートに接続され、制御回路は、第１の入力信号のレベルに応じて第１のｎチャネル型電界効果トランジスタのゲートの電位および第２のｎチャネル型電界効果トランジスタのドレインの電位を制御するものである。
【００６５】
この場合、制御回路により第１のｐチャネル型電界効果トランジスタのゲート電位が第１の電位から第１のしきい値電圧の絶対値分以上低下した範囲内に設定される。また、第２のｎチャネル型電界効果トランジスタにより第１のｎチャネル型電界効果トランジスタのゲート電位が第２の電位から第２のしきい値電圧の絶対値分以上上昇した範囲内に設定される。さらに、制御回路により第１のｐチャネル型電界効果トランジスタのゲート電位が上記の範囲内で制御され、第１のｎチャネル型電界効果トランジスタのゲート電位が上記の範囲内で制御される。
【００６６】
（１２）第１２の発明
第１２の発明に係るレベル変換回路は、第１１の発明に係るレベル変換回路の構成において、制御回路は、第１、第２および第３の負荷素子を含み、第１の負荷素子の一端は第１の電位を受け、第１の負荷素子の他端は第１のｐチャネル型電界効果トランジスタのゲートに接続され、第２の負荷素子の一端は第１の入力信号または第２の電位を受け、第２の負荷素子の他端は第１のｐチャネル型電界効果トランジスタのゲートに接続され、第３の負荷素子の一端は第１の電位を受け、第３の負荷素子の他端は第１のｎチャネル型電界効果トランジスタのゲートに接続されたものである。
【００６７】
この場合、第１の入力信号のレベルに応じて第１および第２の負荷素子により第１のｐチャネル型電界効果トランジスタのゲート電位が制御されかつ第３の負荷素子により第１のｎチャネル型電界効果トランジスタのゲート電位が制御される。
【００６８】
この構成では、レベル変換回路が６個の素子により構成されるので、小面積化が図られる。
【００６９】
（１３）第１３の発明
第１３の発明に係るレベル変換回路は、第１２の発明に係るレベル変換回路の構成において、第１、第２および第３の負荷素子の各々は、電界効果トランジスタまたは抵抗素子であるものである。
【００７０】
この場合、電界効果トランジスタまたは抵抗素子により第１のｐチャネル型電界効果トランジスタのゲート電位および第１のｎチャネル型電界効果トランジスタのゲート電位が制御される。
【００７１】
（１４）第１４の発明
第１４の発明に係るレベル変換回路は、第１〜第１３のいずれかの発明に係るレベル変換回路の構成において、第１の入力信号の第１のレベルと第２のレベルとの間の遷移期間に第１のノードから第１および第２のトランジスタを経由して第２のノードに至る電流経路を遮断する遮断手段をさらに備えたものである。
【００７２】
この場合、第１の入力信号の第１のレベルと第２のレベルとの間の遷移期間に第１および第２のトランジスタに電流が流れないので、貫通電流による消費電力の増加が防止される。したがって、さらに低消費電力化が図られる。
【００７３】
（１５）第１５の発明
第１５の発明に係るレベル変換回路は、第１〜第１４のいずれかの発明に係るレベル変換回路の構成において、第１のトランジスタ、第２のトランジスタおよび制御手段は、絶縁基板上の単結晶、多結晶または非晶質の半導体により形成されるものである。
【００７４】
この場合、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｒａｔｏｒ）デバイスによりレベル変換回路が構成される。
【００７５】
（１６）第１６の発明
第１６の発明に係る半導体装置は、異なる電源電圧により動作する複数のロジック回路と、複数のロジック回路間に接続された第１〜第１５のいずれかの発明に係るレベル変換回路とを備えたものである。
【００７６】
この場合、異なる電源電圧により動作する複数のロジック回路を備えた半導体装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化および小面積化が可能となる。
【００７７】
（１７）第１７の発明
第１７の発明に係る半導体装置は、チップ上に設けられた内部回路と、チップ外に設けられる外部回路と、内部回路と外部回路との間に接続された第１〜第１５のいずれかの発明に係るレベル変換回路とを備えたものである。
【００７８】
この場合、チップ上に設けられた内部回路とチップ外に設けられる外部回路とを備えた半導体装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化および小面積化が可能となる。
【００７９】
（１８）第１８の発明
第１８の発明に係る表示装置は、チップ上に設けられた半導体メモリと、チップ上に設けられたロジック回路と、チップ上の半導体メモリとロジック回路との間に接続された第１〜第１５のいずれかの発明に係るレベル変換回路とを備えたものである。
【００８０】
この場合、半導体メモリとロジック回路とがチップ上に混載された半導体装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化および小面積化が可能となる。
【００８１】
（１９）第１９の発明
第１９の発明に係る半導体装置は、複数のセンサと、複数のセンサのいずれかを選択するための複数の選択用トランジスタと、複数のセンサを複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して周辺回路に与える第１〜第１５のいずれかの発明に係るレベル変換回路とを備えたものである。
【００８２】
この場合、複数の選択用トランジスタおよびレベル変換回路を有する半導体装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも、確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【００８３】
（２０）第２０の発明
第２０の発明に係る表示装置は、複数の表示素子と、複数の表示素子のいずれかを選択するための複数の選択用トランジスタと、複数の表示素子を複数の選択用トランジスタを介して駆動する周辺回路と、所定の信号をレベル変換して周辺回路に与える第１〜第１５のいずれかの発明に係るレベル変換回路とを備えたものである。
【００８４】
この場合、複数の選択用トランジスタおよびレベル変換回路を有する表示装置において、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【００８５】
（２１）第２１の発明
第２１の発明に係る表示装置は、第２０の発明に係る表示装置の構成において、複数の表示素子は液晶素子であり、複数の液晶素子、複数の選択用トランジスタ、周辺回路およびレベル変換回路は絶縁基板上に形成されたものである。
【００８６】
この場合、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能な液晶表示装置が実現される。
【００８７】
（２２）第２２の発明
第２２の発明に係る表示装置は、第２０の発明に係る表示装置の構成において、複数の表示素子は有機エレクトロルミネッセンス素子であり、複数の有機エレクトロルミネッセンス素子、複数の選択用トランジスタ、周辺回路およびレベル変換回路は絶縁基板上に形成されたものである。
【００８８】
この場合、製造工程でトランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能な有機エレクトロルミネッセンス装置が実現される。
【００８９】
（２３）第２３の発明
第２３の発明に係る表示装置は、第２０〜第２２のいずれかの発明に係る表示装置の構成において、複数の選択用トランジスタならびにレベル変換回路の第１および第２のトランジスタは、薄膜トランジスタからなるものである。
【００９０】
この場合、製造工程で薄膜トランジスタのしきい値電圧のばらつきが大きい場合でも確実な動作が可能となるとともに、高速動作、低消費電力化、小面積化および高精細化が可能な表示装置が実現される。
【００９１】
【発明の実施の形態】
図１は本発明の第１の実施例におけるレベル変換回路の構成を示す回路図である。
【００９２】
図１において、レベル変換回路１は、制御部１０、ドライバ部２０およびインバータ３を備える。制御部１０は、制御回路１００、ｐチャネルＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジスタ）１０１およびｎチャネルＭＯＳＦＥＴ１０２を含む。また、ドライバ部２０は、ｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２を含む。インバータ３は、ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴからなるＣＭＯＳ回路により構成される。
【００９３】
制御部１０の制御回路１００は、入力ノードＩ１，Ｉ２、第１のノードＮＰおよび第２のノードＮＮに接続される。入力ノードＩ１，Ｉ２には、互いに相補にハイレベルとローレベルとに変化する入力信号ＣＬＫ１，ＣＬＫ２がそれぞれ与えられる。ｐチャネルＭＯＳＦＥＴ１０１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ゲートおよびドレインは第１のノードＮＰに接続される。ｎチャネルＭＯＳＦＥＴ１０２のソースは入力ノードＩ１に接続され、ゲートおよびドレインは第２のノードＮＮに接続される。
【００９４】
ドライバ部２０において、ｐチャネルＭＯＳＦＥＴ２０１のソースは電源電位ＶＤＤを受ける電源端子に接続され、ドレインは出力ノードＮＯに接続され、ゲートは第１のノードＮＰに接続される。ｎチャネルＭＯＳＦＥＴ２０２のソースは入力ノードＩ２に接続され、ドレインは出力ノードＮＯに接続され、ゲートは第２のノードＮＮに接続される。
【００９５】
入力信号ＣＬＫ１，ＣＬＫ２のハイレベルとローレベルとの間の電位差は電源電位ＶＤＤと接地電位との間の電位差よりも小さい。本実施例では、入力信号ＣＬＫ１，ＣＬＫ２のローレベルは接地電位であり、ハイレベルは電源電位ＶＤＤと接地電位との間の電位である。
【００９６】
制御回路１００は、入力信号ＣＬＫ１，ＣＬＫ２に応答して第１のノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電位ＶＮＮを制御する。第１のノードＮＰの電位ＶＮＰは、電源電位ＶＤＤからｐチャネルＭＯＳＦＥＴ１０１のしきい値電圧Ｖｔｐの絶対値分以上低下したレベルに設定される。また、第２のノードＮＮの電位ＶＮＮは、入力信号ＣＬＫ１のローレベルからｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定される。さらに、ｎチャネルＭＯＳＦＥＴ１０２のソースの電位は、入力信号ＣＬＫ１のレベルとなる。
【００９７】
それにより、ｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のうち一方が強くオンしかつ他方が弱くオンする。このように、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２の一方が完全にオフすることはない。
【００９８】
例えば、ｐチャネルＭＯＳＦＥＴ２０１が強くオンしているときにはｎチャネルＭＯＳＦＥＴ２０２は弱くオンしている。それにより、ｐチャネルＭＯＳＦＥＴ２０１のオン抵抗の値がｎチャネルＭＯＳＦＥＴ２０２のオン抵抗の値よりも小さくなる。その結果、出力ノードＮＯの出力電位Ｖｏｕｔが高くなる。
【００９９】
また、ｎチャネルＭＯＳＦＥＴ２０２が強くオンしているときにはｐチャネルＭＯＳＦＥＴ２０１は弱くオンしている。それにより、ｎチャネルＭＯＳＦＥＴ２０２のオン抵抗の値がｐチャネルＭＯＳＦＥＴ２０１のオン抵抗の値よりも小さくなる。その結果、出力ノードＮＯの出力電位Ｖｏｕｔが低くなる。
【０１００】
インバータ３は、出力電位Ｖｏｕｔを電源電位ＶＤＤと接地電位とに変化する出力電位ＶＯＵＴに変換する。
【０１０１】
図２、図３および図４は図１のレベル変換回路１において第１のノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電位ＶＮＮのとり得る範囲の例を示す模式図である。
【０１０２】
図２〜図４に示すように、第１のノードＮＰの電位のとり得る範囲は、電源電位ＶＤＤからｐチャネルＭＯＳＦＥＴ１０１のしきい値電圧Ｖｔｐ分低下した第１のレベルＶ１とその第１のレベルＶ１よりも低い第２のレベルＶ２との間になる。第２のノードＮＮの電位ＶＮＮのとり得る範囲は、接地電位ＧＮＤからｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎ分上昇した第３のレベルＶ３とその第３のレベルＶ３よりも高い第４のレベルＶ４との間になる。
【０１０３】
図２はｐチャネルＭＯＳＦＥＴ１０１のしきい値電圧ＶｔｐおよびｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎが比較的小さい場合を示している。この場合、第１のノードＮＰの電位ＶＮＰが第２のノードＮＮの電位ＶＮＮよりも高くなる。それにより、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２に流れる電流が比較的小さくなる。したがって、ドライバ部２０における貫通電流が比較的小さくなるが、動作速度は比較的低くなる。
【０１０４】
図３はｐチャネルＭＯＳＦＥＴ１０１のしきい値電圧ＶｔｐおよびｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎがやや大きい場合を示している。この場合、第１のノードＮＰの電位ＶＮＰと第２のノードＮＮの電位ＶＮＮとの差が小さくなる。それにより、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２に流れる電流の値がやや大きくなる。したがって、ドライバ部２０における貫通電流が図２の場合に比べてやや大きくなるが、動作速度は図２の場合に比べてやや高くなる。
【０１０５】
図４はｐチャネルＭＯＳＦＥＴ１０１のしきい値電圧ＶｔｐおよびｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎが比較的大きい場合を示す。この場合、第１のノードＮＰの電位ＶＮＰが第２のノードＮＮの電位ＶＮＮよりも低くなる。それにより、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２に流れる電流が比較的大きくなる。したがって、ドライバ部２０における貫通電流が比較的大きくなるが、動作速度は比較的高くなる。
【０１０６】
図５は図１のレベル変換回路１の動作例を示す電圧波形図である。図５の動作例は図４の場合に対応しており、第１のノードＮＰの電位ＶＮＰのハイレベルが第２のノードＮＮの電位ＶＮＮのハイレベルよりも低く、第１のノードＮＰの電位ＶＮＰのローレベルが第２のノードＮＮの電位ＶＮＮのローレベルよりも高くなっている。図５の動作例では、ドライバ部２０における貫通電流が比較的大きくなるが、動作速度が高くなる。
【０１０７】
図５に示すように、第１のノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電位ＶＮＮは同相で変化する。入力信号ＣＬＫ１がハイレベルとなり、入力信号ＣＬＫ２がローレベルになったときに、第１のノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電位ＶＮＮがハイレベルとなる。それにより、出力電位ＶＯＵＴは接地電位ＧＮＤとなる。
【０１０８】
入力信号ＣＬＫ１がローレベルとなり、入力信号ＣＬＫ２がハイレベルになったときには、第１のノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電位ＶＮＮはローレベルとなる。それにより、出力電位ＶＯＵＴは電源電位ＶＤＤとなる。
【０１０９】
本実施例のレベル変換回路１においては、常時オン状態となっているｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のオン状態の程度が制御されるので、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅がｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のしきい値電圧よりも小さい場合でも動作が可能となる。また、ｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のしきい値電圧が設計値から大きくずれた場合でも、入力信号ＣＬＫ１，ＣＬＫ２のレベルの変化に対応する出力電位Ｖｏｕｔの波形が得られる。このように、製造工程でのばらつきによりｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のしきい値電圧が設計値からずれた場合でも確実に動作することができる。
【０１１０】
また、常時オン状態となっているｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のオン状態の程度が制御されるので、高速動作が可能となる。さらに、高速動作が可能となることにより出力電位Ｖｏｕｔのレベルの遷移期間が短くなるので、貫通電流が流れる期間が短縮される。それにより、低消費電力化が可能となる。
【０１１１】
また、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅が小さい場合でもレベルをシフトする回路が必要ないので、小面積化が可能となる。
【０１１２】
図６は図１のレベル変換回路１の回路構成の第１の例を示す回路図である。
図６に示すように、制御回路１００はｎチャネルＭＯＳＦＥＴ１０３およびｐチャネルＭＯＳＦＥＴ１０４を含む。ｎチャネルＭＯＳＦＥＴ１０３のソースは入力ノードＩ１に接続され、ドレインおよびゲートは第１のノードＮＰに接続される。ｐチャネルＭＯＳＦＥＴ１０４のソースは電源端子に接続され、ドレインは第２のノードＮＮに接続され、ゲートは入力ノードＩ２に接続される。
【０１１３】
このように、図６の例では、レベル変換回路１は６個のＭＯＳＦＥＴにより構成される。したがって、小面積化が可能となる。
【０１１４】
ここで、ｐチャネルＭＯＳＦＥＴ１０１のしきい値電圧をＶｔｐとし、ｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧をＶｔｎとする。
【０１１５】
製造工程で、ｐチャネルＭＯＳＦＥＴのしきい値電圧およびｎチャネルＭＯＳＦＥＴのしきい値電圧がレベル変換回路１ごとにばらついた場合でも、同一のレベル変換回路１内では、ｐチャネルＭＯＳＦＥＴ１０１，１０４，２０１のしきい値電圧は同一であり、ｎチャネルＭＯＳＦＥＴ１０２，１０３，２０２のしきい値電圧は同一である。
【０１１６】
図６の例では、ｐチャネルＭＯＳＦＥＴ１０１により第１のノードＮＰの電位ＶＮＰが電源電位ＶＤＤからしきい値電圧Ｖｔｐの絶対値分以上低下したレベルに設定される。それにより、ｐチャネルＭＯＳＦＥＴ２０１が常にオン状態となる。また、ｎチャネルＭＯＳＦＥＴ１０２により第２のノードＮＮの電位ＶＮＮが接地電位からしきい値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定される。それにより、ｎチャネルＭＯＳＦＥＴ２０２が常にオン状態となる。
【０１１７】
入力信号ＣＬＫ１のレベルに応じてｎチャネルＭＯＳＦＥＴ１０３により第１のノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御される。また、入力信号ＣＬＫ２のレベルに応じてｐチャネルＭＯＳＦＥＴ１０４により第２のノードＮＮの電位ＶＮＮがハイレベルまたはローレベルに制御される。それにより、ｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のうち一方が強くオンし、他方が弱くオンする。
【０１１８】
図７は図１のレベル変換回路１の回路構成の第２の例を示す回路図である。
図７のレベル変換回路１が図６のレベル変換回路１と異なるのは、制御回路１００のｐチャネルＭＯＳＦＥＴ１０４のゲートが接地端子に接続されている点である。この場合、ｐチャネルＭＯＳＦＥＴ１０４は常時オン状態となり、負荷抵抗として働く。それにより、ドライバ部２０のｎチャネルＭＯＳＦＥＴ２０２が常時オン状態となる。
【０１１９】
入力信号ＣＬＫ１のレベルに応じて第２のノードＮＮの電位ＶＮＮがハイレベルまたはローレベルに制御される。それにより、ｎチャネルＭＯＳＦＥＴ２０２が強くまたは弱くオンする。
【０１２０】
図７のレベル変換回路１の他の部分の構成および動作は図６のレベル変換回路１と同様である。
【０１２１】
図８は図１のレベル変換回路１の回路構成の第３の例を示す回路図である。
図８のレベル変換回路１が図７のレベル変換回路１と異なるのは、制御回路１００がｐチャネルＭＯＳＦＥＴ１０４の代わりにｎチャネルＭＯＳＦＥＴ１０５を含む点である。ｎチャネルＭＯＳＦＥＴ１０５のソースは第２のノードＮＮに接続され、ドレインおよびゲートは電源端子に接続される。この場合、ｎチャネルＭＯＳＦＥＴ１０５は常時オン状態となり、負荷抵抗として働く。それにより、ドライバ部２０のｎチャネルＭＯＳＦＥＴ２０２が常時オン状態となる。
【０１２２】
入力信号ＣＬＫ１のレベルに応じて第２のノードＮＮの電位ＶＮＮがハイレベルまたはローレベルに制御される。それにより、ｎチャネルＭＯＳＦＥＴ２０２が強くまたは弱くオンする。
【０１２３】
図８のレベル変換回路１の他の部分の構成および動作は図６のレベル変換回路１と同様である。
【０１２４】
図９は図１のレベル変換回路１の回路構成の第４の例を示す回路図である。
図９のレベル変換回路１が図６のレベル変換回路１と異なるのは、ｎチャネルＭＯＳＦＥＴ１０２のソースが接地端子に接続されている点である。この場合、ｎチャネルＭＯＳＦＥＴ１０２により第２のノードＮＮの電位ＶＮＮが接地電位からしきい値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定される。それにより、ドライバ部２０のｎチャネルＭＯＳＦＥＴ２０２が常時オン状態となる。
【０１２５】
入力信号ＣＬＫ２のレベルに応じてｐチャネルＭＯＳＦＥＴ１０４により第２のノードＮＮの電位ＶＮＮがハイレベルまたはローレベルに制御される。それにより、ｎチャネルＭＯＳＦＥＴ２０２が強くまたは弱くオンする。
【０１２６】
図９のレベル変換回路１の他の部分の構成および動作は図６のレベル変換回路１と同様である。
【０１２７】
図１０は図１のレベル変換回路１の回路構成の第５の例を示す回路図である。図１０のレベル変換回路１が図６のレベル変換回路１と異なるのは、制御回路１００のｎチャネルＭＯＳＦＥＴ１０３のゲートが電源端子に接続されている点である。この場合、ｎチャネルＭＯＳＦＥＴ１０３は常時オン状態となり、負荷抵抗として働く。それにより、第１のノードＮＰの電位ＶＮＰが入力信号ＣＬＫ１のレベルに応じてハイレベルまたはローレベルに制御される。したがって、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１が強くまたは弱くオンする。
【０１２８】
図１０のレベル変換回路１の他の部分の構成および動作は図６のレベル変換回路１と同様である。
【０１２９】
図１１は図１のレベル変換回路１の回路構成の第６の例を示す回路図である。図１１のレベル変換回路１が図６のレベル変換回路１と異なるのは、制御回路１００が抵抗素子Ｒ１，Ｒ２により構成される点である。抵抗素子Ｒ１の一端は第１のノードＮＰに接続され、他端は入力ノードＩ１に接続される。抵抗素子Ｒ２の一端は電源端子に接続され、他端は第２のノードＮＮに接続される。この場合、入力信号ＣＬＫ１のレベルに応じて第１のノードＮＰの電位ＶＮＰがハイレベルまたはローレベルに制御されるとともに第２のノードＮＮの電位ＶＮＮがハイレベルまたはローレベルに制御される。
【０１３０】
図１１のレベル変換回路１の他の部分の構成および動作は図６のレベル変換回路１と同様である。
【０１３１】
図１２は本発明の第２の実施例におけるレベル変換回路の構成を示す回路図である。
【０１３２】
図１２のレベル変換回路１が図１のレベル変換回路１と異なるのは、ドライバ部２０のｎチャネルＭＯＳＦＥＴ２０２のソースが接地端子に接続されている点である。
【０１３３】
本実施例のレベル変換回路１においても、第２のノードＮＮの電位ＶＮＮは、入力信号ＣＬＫ１のローレベルからｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定される。
【０１３４】
入力信号ＣＬＫ１がローレベルのときには第２のノードＮＮの電位ＶＮＮはローレベルからしきい値電圧Ｖｔｎの絶対値分上昇したレベルになる。このとき、ｎチャネルＭＯＳＦＥＴ２０２のソースは接地電位となっている。それにより、ｎチャネルＭＯＳＦＥＴ２０２は弱くオンする。入力信号ＣＬＫ１がハイレベルのときには第２のノードＮＮの電位ＶＮＮはハイレベルからしきい値電圧Ｖｔｎの絶対値分上昇したレベルになる。このとき、ｎチャネルＭＯＳＦＥＴ２０２のソースは接地電位となっている。それにより、ｎチャネルＭＯＳＦＥＴ２０２は強くオンする。
【０１３５】
第２の実施例のレベル変換回路１の他の部分の構成および動作は、第１の実施例のレベル変換回路１と同様である。
【０１３６】
図１３は本発明の第３の実施例におけるレベル変換回路の構成を示す回路図である。
【０１３７】
図１３のレベル変換回路１が図１のレベル変換回路１と異なるのは、ドライバ部２０のｎチャネルＭＯＳＦＥＴ２０２のソースが負電位Ｖｅｅを受ける電源端子に接続されている点である。
【０１３８】
本実施例のレベル変換回路１においても、第２のノードＮＮの電位ＶＮＮは、入力信号ＣＬＫ１のローレベルからｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定される。
【０１３９】
入力信号ＣＬＫ１がローレベルのときには第２のノードＮＮの電位ＶＮＮはローレベルからしきい値電圧Ｖｔｎの絶対値分上昇したレベルになる。このとき、ｎチャネルＭＯＳＦＥＴ２０２のソースは負電位Ｖｅｅとなっている。それにより、ｎチャネルＭＯＳＦＥＴ２０２は弱くオンする。入力信号ＣＬＫ１がハイレベルのときには第２のノードＮＮの電位ＶＮＮはハイレベルからしきい値電圧Ｖｔｎの絶対値分上昇したレベルになる。このとき、ｎチャネルＭＯＳＦＥＴ２０２のソースは負電位Ｖｅｅとなっている。それにより、ｎチャネルＭＯＳＦＥＴ２０２は強くオンする。
【０１４０】
第３の実施例のレベル変換回路１の他の部分の構成および動作は、第１の実施例のレベル変換回路１と同様である。
【０１４１】
図１４は本発明の第４の実施例におけるレベル変換回路の構成を示す回路図である。
【０１４２】
図１４のレベル変換回路１においては、制御部１０が制御回路１００ａおよびｎチャネルＭＯＳＦＥＴ１０２を含む。制御回路１００ａは、入力ノードＩ１，Ｉ２、第１のノードＮＰおよび第２のノードＮＮに接続される。入力ノードＩ１，Ｉ２には、第１の実施例のレベル変換回路１と同様に、入力信号ＣＬＫ１，ＣＬＫ２がそれぞれ与えられる。
【０１４３】
ｎチャネルＭＯＳＦＥＴ１０２のソースは入力ノードＩ１に接続され、ドレインおよびゲートは第２のノードＮＮに接続される。図１４のレベル変換回路１の他の部分の構成は、図１のレベル変換回路１の構成と同様である。
【０１４４】
制御回路１００ａは、入力信号ＣＬＫ１，ＣＬＫ２に応答して第１のノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電位ＶＮＮを制御する。第１のノードＮＰの電位ＶＮＰは、制御回路１００ａにより電源電位ＶＤＤと入力信号ＣＬＫ１のレベルとの間のレベルに設定される。また、第２のノードＮＮの電位ＶＮＮは、入力信号ＣＬＫ１のローレベルからｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定される。
【０１４５】
それにより、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のうち一方が強くオンしかつ他方が弱くオンする。このように、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２の一方が完全にオフすることはない。
【０１４６】
第４の実施例のレベル変換回路１の他の部分の構成および動作は、第１の実施例のレベル変換回路１と同様である。
【０１４７】
図１５は図１４のレベル変換回路１の回路構成の第１の例を示す回路図である。
【０１４８】
図１５に示すように、制御回路１００ａは抵抗素子Ｒ３，Ｒ４およびｐチャネルＭＯＳＦＥＴ１０４を含む。抵抗素子Ｒ３の一端は電源端子に接続され、他端は第１のノードＮＰに接続される。抵抗素子Ｒ４の一端は第１のノードＮＰに接続され、他端は入力ノードＩ１に接続される。ｐチャネルＭＯＳＦＥＴ１０４のソースは電源端子に接続され、ドレインは第２のノードＮＮに接続され、ゲートは入力ノードＩ２に接続される。
【０１４９】
図１５の例では、抵抗素子Ｒ３，Ｒ４により第１のノードＮＰの電位ＶＮＰが電源電位ＶＤＤと入力信号ＣＬＫ１のレベルとの間のレベルに設定される。それにより、ｐチャネルＭＯＳＦＥＴ２０１が常にオン状態となる。また、ｎチャネルＭＯＳＦＥＴ１０２により第２のノードＮＮの電位ＶＮＮが接地電位からしきい値電圧Ｖｔｎの絶対値分以上上昇したレベルに設定される。それにより、ｎチャネルＭＯＳＦＥＴ２０２が常にオン状態となる。
【０１５０】
第１のノードＮＰの電位ＶＮＰは入力信号ＣＬＫ１のレベルに応じてハイレベルまたはローレベルに制御される。また、第２のノードＮＮの電位ＶＮＮは入力信号ＣＬＫ１，ＣＬＫ２のレベルに応じてハイレベルまたはローレベルに制御される。それにより、ｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のうち一方が強くオンし、他方が弱くオンする。
【０１５１】
入力信号ＣＬＫ１がハイレベルのときには、第１のノードＮＰの電位ＶＮＰは電源電位ＶＤＤと入力信号ＣＬＫ１のハイレベルとの間のレベルに設定される。それにより、ｐチャネルＭＯＳＦＥＴ２０１が弱くオンする。このとき、ｎチャネルＭＯＳＦＥＴ２０２は強くオンする。
【０１５２】
入力信号ＣＬＫ１がローレベルのときには、第１のノードＮＰの電位ＶＮＰは電源電位ＶＤＤと入力信号ＣＬＫ１のローレベルとの間のレベルに設定される。それにより、ｐチャネルＭＯＳＦＥＴ２０１が強くオンする。このとき、ｎチャネルＭＯＳＦＥＴ２０２は強くオンする。
【０１５３】
図１６は図１４のレベル変換回路１の回路構成の第２の例を示す回路図である。
【０１５４】
図１６のレベル変換回路１が図１５のレベル変換回路１と異なるのは、制御回路１００ａの抵抗素子４の他端が接地端子に接続されている点である。
【０１５５】
この場合、第１のノードＮＰの電位ＶＮＮは、抵抗素子Ｒ３，Ｒ４により電源電位ＶＤＤと接地電位との間の所定の電位に固定される。それにより、ｐチャネルＭＯＳＦＥＴ２０２は常にオン状態となる。
【０１５６】
ｎチャネルＭＯＳＦＥＴ２０２が強くオンしたときにはｐチャネルＭＯＳＦＥＴ２０１は弱くオンし、ｎチャネルＭＯＳＦＥＴ２０２が弱くオンしたときにはｐチャネルＭＯＳＦＥＴ２０１が強くオンする。
【０１５７】
図１７は図１４のレベル変換回路１の回路構成の第３の例を示す回路図である。
【０１５８】
図１７のレベル変換回路１が図１５のレベル変換回路１と異なるのは、制御回路１００ａの抵抗素子Ｒ３の代わりにｐチャネルＭＯＳＦＥＴ１０６が設けられている点である。ｐチャネルＭＯＳＦＥＴ１０６のソースは電源端子に接続され、ドレインは第１のノードＮＰに接続され、ゲートは入力ノードＩ１に接続される。
【０１５９】
入力信号ＣＬＫ１がハイレベルのときには第１のノードＮＰの電位ＶＮＰがハイレベルとなる。それにより、ｐチャネルＭＯＳＦＥＴ２０１が弱くオンする。入力信号ＣＬＫ１がローレベルのときには第１のノードＮＰの電位ＶＮＰがローレベルとなる。それにより、ｐチャネルＭＯＳＦＥＴ２０１が強くオンする。
【０１６０】
第１〜第４の実施例のレベル変換回路１は互いに相補に変化する入力信号ＣＬＫ１，ＣＬＫ２に応答して動作するが、次に示す第５の実施例のレベル変換回路１は単一の入力信号に応答して動作する。
【０１６１】
図１８は本発明の第５の実施例におけるレベル変換回路の構成を示す回路図である。
【０１６２】
図１８において、制御回路１００のｎチャネルＭＯＳＦＥＴ１０３のソースは単一の入力信号ＣＬＫを受ける入力ノードＩ１に接続され、ドレインおよびゲートは第１のノードＮＰに接続される。ｐチャネルＭＯＳＦＥＴ１０４のソースは電源端子に接続され、ドレインは第２のノードＮＮに接続され、ゲートは接地端子に接続される。また、ドライバ部２０のｎチャネルＭＯＳＦＥＴ２０２のソースは接地端子に接続される。
【０１６３】
図１８のレベル変換回路１の他の部分の構成は図６のレベル変換回路１の構成と同様である。
【０１６４】
図１９は本発明の第６の実施例におけるレベル変換回路の構成を示す回路図である。
【０１６５】
図１９のレベル変換回路１において、制御部１０の構成は図６のレベル変換回路１の制御部１０の構成と同様である。ドライバ部２０においては、ｐチャネルＭＯＳＦＥＴ２０１のソースと電源端子との間にｐチャネルＭＯＳＦＥＴ２１０が接続されている。ｐチャネルＭＯＳＦＥＴ２１０のゲートには制御信号ＣＯＮＴが与えられる。図１９のレベル変換回路１の他の部分の構成は、図６のレベル変換回路１の構成と同様である。
【０１６６】
図２０は図１９のレベル変換回路１の動作例を示す電圧波形図である。
図２０に示すように、入力信号ＣＬＫ１，ＣＬＫ２は互いに相補にハイレベルとローレベルとに変化する。出力電位ＶＯＵＴは入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅よりも大きな電圧振幅で変化する。
【０１６７】
制御信号ＣＯＮＴは、入力信号ＣＬＫ１，ＣＬＫ２がハイレベルとローレベルとの間で遷移する期間においてハイレベルになり、他の期間にはローレベルとなる。
【０１６８】
制御信号ＣＯＮＴがハイレベルになる期間を貫通電流阻止期間ＴＨと呼ぶ。貫通電流阻止期間ＴＨにはｐチャネルＭＯＳＦＥＴ２１０がオフする。それにより、電源端子からｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２を通して流れる貫通電流が阻止される。したがって、低消費電力化が可能となる。
【０１６９】
ここで、本発明に係るレベル変換回路の特性のシミュレーションを行った。図２１はシミュレーションに用いたレベル変換回路の回路構成を示す図である。図２１のレベル変換回路１の構成は図６に示したレベル変換回路１の構成と同様である。まず、図２１のレベル変換回路１の動作の高速性を調べた。
【０１７０】
一般に、バルクシリコンからなるトランジスタでは、しきい値電圧Ｖｔｐは例えば（−０．９±０．１）Ｖであり、しきい値電圧Ｖｔｎは例えば（０．７±０．１）Ｖである。一方、多結晶シリコンを用いた薄膜トランジスタでは、しきい値電圧Ｖｔｐは例えば（−２．５±１〜１．５）Ｖであり、しきい値電圧Ｖｔｎは例えば（１．８±１〜１．５）Ｖである。このように、多結晶シリコンを用いた薄膜トランジスタでは、バルクシリコンからなるトランジスタに比べて製造工程でのしきい値電圧のばらつきが大きくなる。
【０１７１】
図２２はレベル変換回路１をバルクシリコンからなるトランジスタにより構成した場合のシミュレーション結果を示す図である。
【０１７２】
入力信号ＣＬＫ１，ＣＬＫ２の周波数を１ＧＨｚとし、入力電圧振幅（入力信号ＣＬＫ１，ＣＬＫ２の振れ幅）を０．５Ｖとし、出力電圧振幅（出力電位ＶＯＵＴの振れ幅）を３．０Ｖとした。
【０１７３】
図２２（ａ）は入力信号ＣＬＫ１，ＣＬＫ２および出力電位ＶＯＵＴの波形を示し、図２２（ｂ）は第１のノードＮＰの電位ＶＮＰ、第２のノードＮＮの電位ＶＮＮおよび出力ノードＮＯの出力電位Ｖｏｕｔの波形を示す。
【０１７４】
図２２のシミュレーション結果から１ＧＨｚという高い周波数でも入力信号ＣＬＫ１，ＣＬＫ２に応答してデューティ比が５０％の出力電位ＶＯＵＴが得られることがわかる。このように、バルクシリコンからなるトランジスタにより構成されたレベル変換回路１においては高速動作が可能となる。
【０１７５】
図２３はレベル変換回路１を多結晶シリコンからなる薄膜トランジスタにより構成した場合のシミュレーション結果を示す図である。
【０１７６】
入力信号ＣＬＫ１，ＣＬＫ２の周波数を２０ＭＨｚとし、入力電圧振幅を３．０Ｖとし、出力電圧振幅を１２Ｖとした。
【０１７７】
図２３（ａ）は入力信号ＣＬＫ１，ＣＬＫ２および出力電位ＶＯＵＴの波形を示し、図２３（ｂ）は第１のノードＮＰの電位ＶＮＰ、第２のノードＮＮの電位ＶＮＮおよび出力ノードＮＯの出力電位Ｖｏｕｔの波形を示す。
【０１７８】
図２３のシミュレーション結果から２０ＭＨｚという高い周波数でも入力信号ＣＬＫ１，ＣＬＫ２に応答してデューティ比が５０％の出力電位ＶＯＵＴが得られることがわかる。このように、多結晶シリコンからなる薄膜トランジスタにより構成されたレベル変換回路１においても高速動作が可能となる。
【０１７９】
次に、レベル変換回路１のｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧がばらついた場合の電圧波形のシミュレーションを行った。このシミュレーションでは、レベル変換回路１のｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴとして多結晶シリコンからなる薄膜トランジスタを用いた。入力信号ＣＬＫ１，ＣＬＫ２の周波数は２ＭＨｚとした。
【０１８０】
図２４はｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す図である。図２４のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を−２．０Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータ（しきい値電圧）を１．３Ｖとした。
【０１８１】
図２５はｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果を示す図である。図２５のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−３．５Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを２．８Ｖとした。
【０１８２】
図２６はｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す図である。図２６のシミュレーションでは、ｐチャネルＭＯＳＦＥＴのしきい値パラメータを−５．０Ｖとし、ｎチャネルＭＯＳＦＥＴのしきい値パラメータを４．３Ｖとした。
【０１８３】
図２４、図２５および図２６の結果から、ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値パラメータが設定値から比較的大きくずれた場合でも、入力信号ＣＬＫ１，ＣＬＫ２に応答してデューティ比が５０％の出力電位ＶＯＵＴが得られることがわかる。
【０１８４】
図２７は本発明の第７の実施例におけるレベル変換回路の構成を示す回路図である。
【０１８５】
図２７のレベル変換回路１ａは、２つの制御部１０Ａ，１０Ｂ、２つのドライバ部２０Ａ，２０Ｂおよび１つのＰＭＯＳクロスカップル型差動増幅器３０を備える。
【０１８６】
制御部１０Ａ，１０Ｂおよびドライバ部２０Ａ，２０Ｂの構成は、第１〜第６の実施例における制御部１０およびドライバ部２０の構成と同様である。ただし、制御部１０Ａの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ１，ＣＬＫ２が与えられ、制御部１０Ｂの入力ノードＩ１，Ｉ２にはそれぞれ入力信号ＣＬＫ２，ＣＬＫ１が与えられる。
【０１８７】
ドライバ部２０Ａ，２０ＢのｎチャネルＭＯＳＦＥＴ３０３のソースには、所定の電位ＶＥＥが与えられる。所定の電位ＶＥＥは、電源電位ＶＤＤよりも低い正電位、接地電位、負電位、クロック信号ＣＬＫ１またはクロック信号ＣＬＫ２である。
【０１８８】
差動増幅器３０は、ｐチャネルＭＯＳＦＥＴ３０１，３０２およびｎチャネルＭＯＳＦＥＴ３０３，３０４を含む。ｐチャネルＭＯＳＦＥＴ３０１，３０２のソースは電源端子に接続され、ドレインは出力ノードＮＯ１，ＮＯ２にそれぞれ接続され、ゲートは出力ノードＮＯ２，ＮＯ１に交差接続される。ｎチャネルＭＯＳＦＥＴ３０３，３０４のソースには所定の電位ＶＥＥが与えられ、ドレインは出力ノードＮＯ１，ＮＯ２にそれぞれ接続され、ゲートはドライバ部２０Ａ，２０Ｂの出力ノードＮＯＡ，ＮＯＢにそれぞれ接続される。
【０１８９】
本実施例のレベル変換回路１ａにおいては、差動増幅器３０の出力ノードＮＯ１，ＮＯ２から互いに相補に変化する出力電位ＶＯＵＴ１，ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１，ＶＯＵＴ２は電源電位ＶＤＤと接地電位との間で変化する。
【０１９０】
図２８は図２７のレベル変換回路１ａの具体的な構成例を示す回路図である。図２８において、制御部１０Ａ，１０Ｂの構成は、図６に示した制御部１０の構成と同様である。ドライバ部２０Ａ，２０ＢのｎチャネルＭＯＳＦＥＴ２０２のソースは入力ノードＩ２に接続される。差動増幅器３０のｎチャネルＭＯＳＦＥＴ３０３，３０４のソースは接地端子に接続される。
【０１９１】
図２９は本発明の第８の実施例におけるレベル変換回路の構成を示す回路図である。
【０１９２】
図２９のレベル変換回路１ｂが図２７のレベル変換回路１ａと異なるのは、ＰＭＯＳクロスカップル型差動増幅器３０の代わりにカレントミラー型増幅器３１が接続されている点である。
【０１９３】
カレントミラー型増幅器３１は、ｐチャネルＭＯＳＦＥＴ３１１，３１２およびｎチャネルＭＯＳＦＥＴ３１３，３１４を含む。ｐチャネルＭＯＳＦＥＴ３１１，３１２のソースは電源端子に接続され、ドレインは出力ノードＮＯ３，ＮＯ４にそれぞれ接続され、ゲートは出力ノードＮＯ３に接続される。ｎチャネルＭＯＳＦＥＴ３１３，３１４のソースには所定の電位ＶＥＥが与えられ、ドレインは出力ノードＮＯ３，ＮＯ４にそれぞれ接続され、ゲートはドライバ部２０Ａ，２０Ｂの出力ノードＮＯ１，ＮＯ２にそれぞれ接続される。
【０１９４】
本実施例のレベル変換回路１ｂにおいては、カレントミラー型増幅器３１の出力ノードＮＯ４から出力電位ＶＯＵＴが出力される。出力電位ＶＯＵＴは電源電位ＶＤＤと接地電位との間で変化する。
図３０は本発明の第９の実施例におけるレベル変換回路の構成を示す回路図である。
【０１９５】
図３０のレベル変換回路１ｃにおいては、ドライバ部２０Ａ，２０Ｂの出力ノードＮＯＡ，ＮＯＢ間に複数のＰＭＯＳクロスカップル型差動増幅器３０が接続されている。図３０のレベル変換回路１ｃの他の部分の構成は、図２７のレベル変換回路１ａの構成と同様である。
【０１９６】
本実施例のレベル変換回路１ｃにおいては、複数の差動増幅器３０の出力ノードＮＯ１，ＮＯ２から互いに相補に変化する出力電位ＶＯＵＴ１，ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１，ＶＯＵＴ２は電源電位ＶＤＤと接地電位との間で変化する。
【０１９７】
図３１は本発明の第１０の実施例におけるレベル変換回路の構成を示す回路図である。図３１のレベル変換回路１ｄは、ペア型レベル変換回路である。
【０１９８】
図３１のレベル変換回路１ｄは、２つの制御部１０Ａ，１０Ｂ、２つのドライバ部２０Ａ，２０Ｂおよび２つのインバータ３Ａ，３Ｂを備える。
【０１９９】
制御部１０Ａ，１０Ｂの構成は図６に示した制御部１０の構成と同様であり、ドライバ部２０Ａ，２０Ｂの構成は、図６に示したドライバ部２０の構成と同様である。制御部１０ＡのｐチャネルＭＯＳＦＥＴ１０４のゲート、ドライバ部２０ＡのｎチャネルＭＯＳＦＥＴ２０２のソース、制御部１０ＢのｎチャネルＭＯＳＦＥＴ１０２のソースおよび制御部１０ＢのｎチャネルＭＯＳＦＥＴ１０３のソースは、クロック信号ＣＬＫ１を受ける入力ノードＩＡに接続される。制御部１０ＡのｎチャネルＦＥＴ１０２のソース、制御部１０ＡのｎチャネルＭＯＳＦＥＴ１０３のソース、制御部１０ＢのｐチャネルＭＯＳＦＥＴ１０４のゲートおよびドライバ部２０ＢのｎチャネルＭＯＳＦＥＴ２０２のソースは、クロック信号ＣＬＫ２を受ける入力ノードＩＢに接続される。
【０２００】
また、ドライバ部２０Ａ，２０Ｂの出力ノードＮＯＡ，ＮＯＢにそれぞれインバータ３Ａ，３Ｂが接続される。インバータ３Ａ，３Ｂから互いに相補に変化する出力電位ＶＯＵＴ１，ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１，ＶＯＵＴ２は電源電位ＶＤＤと接地電位との間で変化する。このように、図３１のレベル変換回路１ｄは相補的動作を行う。
【０２０１】
図３２は本発明の第１１の実施例におけるレベル変換回路の構成を示す回路図である。図３２のレベル変換回路１ｅは、ペア型および位相調整型レベル変換回路である。
【０２０２】
図３２のレベル変換回路１ｅが図３１のレベル変換回路１ｄと異なるのは、ドライバ部２０Ａの出力ノードＮＯＡとドライバ部２０Ｂの出力ノードＮＯＢとの間に位相調整用の一対のインバータ５Ａ，５Ｂが互いに逆向きに接続されている点である。
【０２０３】
本実施例のレベル変換回路１ｅにおいては、インバータ５Ａ，５Ｂにより出力ノードＮＯＡ，ＮＯＢの出力電位の位相を合わせることができる。それにより、製造工程でのＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも、出力電位ＶＯＵＴ１，ＶＯＵＴ２の位相のずれが低減される。
【０２０４】
図３３は本発明の第１２の実施例におけるレベル変換回路の構成を示す回路図である。図３３のレベル変換回路１ｆは低電圧駆動型レベル変換回路である。
【０２０５】
図３３のレベル変換回路１ｆが図６のレベル変換回路１と異なるのは、制御部１０がｐチャネルＭＯＳＦＥＴ１０５およびｎチャネルＭＯＳＦＥＴ１０６をさらに含む点である。
【０２０６】
ｐチャネルＭＯＳＦＥＴ１０５のソースは電源端子に接続され、ゲートは出力ノードＮＯに接続され、ドレインは第１のノードＮＰに接続される。ｎチャネルＭＯＳＦＥＴ１０６のソースは入力ノードＩ１に接続され、ゲートは出力ノードＮＯに接続され、ドレインは第２のノードＮＮに接続される。
【０２０７】
上述のように、図６のレベル変換回路１においては、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２のゲート電位を制御部１０のｐチャネルＭＯＳＦＥＴ１０１のしきい値電圧Ｖｔｐ分およびｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧Ｖｔｎ分動作領域にそれぞれシフトさせている。これにより、ＭＯＳＦＥＴのしきい値電圧が製造工程でのばらつきにより設計値からずれた場合でも、ｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２が確実に動作することができる。しかしながら、電源電位ＶＤＤが低くなり、かつ製造工程でのばらつきによりしきい値電圧が設計値よりも大きくなるようにずれた場合には、ドライバ部２０のｐチャネルＭＯＳＦＥＴ２０１およびｎチャネルＭＯＳＦＥＴ２０２が動作しない場合が生じ得る。
【０２０８】
そこで、本実施例のレベル変換回路１ｆでは、これを回避するために、ｐチャネルＭＯＳＦＥＴ１０５およびｎチャネルＭＯＳＦＥＴ１０６が設けられている。上述のように、出力ノードＮＯの出力電位Ｖｏｕｔの取り得る範囲は、第１のノードＮＰの電位ＶＮＰの取り得る範囲および第２のノードＮＮの電位ＶＮＮの取り得る範囲よりも大きい。すなわち、ｐチャネルＭＯＳＦＥＴ１０１のゲート電位およびｎチャネルＭＯＳＦＥＴ１０２のゲート電位の取り得る範囲よりも出力ノードＮＯの出力電位Ｖｏｕｔの取り得る範囲が大きい。これにより、ｐチャネルＭＯＳＦＥＴ１０５のゲート電位およびｎチャネルＭＯＳＦＥＴ１０６のゲート電位が第１のノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電位ＶＮＮよりも大きな範囲で振れることになる。したがって、ｐチャネルＭＯＳＦＥＴ１０５およびｎチャネルＭＯＳＦＥＴ１０６は、より強くオンする。その結果、第１のノードＮＰの電位ＶＮＰおよび第２のノードＮＮの電位ＶＮＮがｐチャネルＭＯＳＦＥＴ１０１のしきい値電圧およびｎチャネルＭＯＳＦＥＴ１０２のしきい値電圧に影響されなくなる。したがって、図３３のレベル変換回路１ｆは、電源電位ＶＤＤが低くかつ製造工程でのばらつきが大きい場合でも、確実に動作することができる。
【０２０９】
図３４は本発明の第１３の実施例におけるレベル変換回路の構成を示す回路図である。図３４のレベル変換回路１ｇは、低電圧駆動型およびペア型レベル変換回路である。
【０２１０】
図３４のレベル変換回路１ｇが図３１のレベル変換回路１ｄと異なるのは、制御部１０ＡがｐチャネルＭＯＳＦＥＴ１０５ＡおよびｎチャネルＭＯＳＦＥＴ１０６Ａをさらに含み、制御部１０ＢがｐチャネルＭＯＳＦＥＴ１０５ＢおよびｎチャネルＭＯＳＦＥＴ１０６Ｂをさらに含む点である。すなわち、制御部１０Ａ，１０Ｂは図３３に示す制御部１０と同じ構成を有する。
【０２１１】
本実施例のレベル変換回路１ｇにおいては、図３１のレベル変換回路１ｄと同様に、インバータ３Ａ，３Ｂから互いに相補に変化する出力電位ＶＯＵＴ１，ＶＯＵＴ２が出力される。出力電位ＶＯＵＴ１，ＶＯＵＴ２は電源電位ＶＤＤと接地電位との間で変化する。このレベル変換回路１ｇは、図３３のレベル変換回路１ｆと同様に、電源電位ＶＤＤが低くかつ製造工程でのばらつきが大きい場合でも、確実に動作することができる。
【０２１２】
図３５は本発明の第１４の実施例におけるレベル変換回路の構成を示す回路図である。図３５のレベル変換回路１ｈは、低電圧駆動型、ペア型および位相調整型レベル変換回路である。
【０２１３】
図３５のレベル変換回路１ｈが図３４のレベル変換回路１ｇと異なるのは、ドライバ部２０Ａの出力ノードＮＯＡとドライバ部２０Ｂの出力ノードＮＯＢとの間に位相調整用の一対のインバータ５Ａ，５Ｂが互いに逆向きに接続されている点である。
【０２１４】
本実施例のレベル変換回路１ｈにおいては、製造工程でのＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも、出力電位ＶＯＵＴ１，ＶＯＵＴ２の位相のずれが低減される。また、電源電位ＶＤＤが低い場合でも、確実に動作することができる。
【０２１５】
図３６は本発明のレベル変換回路を用いた半導体装置の第１の例を示すブロック図である。
【０２１６】
図３６の半導体装置においては、チップ５００上に電源電圧２．５Ｖで動作するロジック回路５０１、電源電圧３．３Ｖで動作するロジック回路５０２およびレベル変換回路１０Ａが混載されている。レベル変換回路１０Ａは、ロジック回路５０１から与えられる２．５Ｖ系の信号を３．３Ｖ系の信号にレベル変換し、ロジック回路５０２に与える。
【０２１７】
レベル変換回路１Ａとしては、第１〜第１４の実施例のレベル変換回路１，１ａ〜１ｈのいずれかが用いられる。それにより、図３６の半導体装置は、製造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化および小面積化が可能となる。
【０２１８】
図３７は本発明のレベル変換回路を用いた半導体装置の第２の例を示すブロック図である。
【０２１９】
図３７の半導体装置においては、チップ５１０上に、電源電圧１．２Ｖで動作するロジック回路５１１、電源電圧１．８Ｖで動作するロジック回路５１２、電源電圧２．５Ｖで動作するロジック回路５１３，５１４およびレベル変換回路１Ｂ，１Ｃ，１Ｄが混載されている。
【０２２０】
レベル変換回路１Ｂは、ロジック回路５１１から与えられる１．２Ｖ系の信号を１．８Ｖ系の信号にレベル変換し、ロジック回路５１２に与える。レベル変換回路１Ｃは、ロジック回路５１２から与えられる１．８Ｖ系の信号を２．５Ｖ系の信号にレベル変換し、ロジック回路５１４に与える。レベル変換回路１Ｄは、ロジック回路５１１から与えられる１．２Ｖ系の信号を２．５Ｖ系の信号にレベル変換し、ロジック回路５１３に与える。
【０２２１】
レベル変換回路１Ｂ，１Ｃ，１Ｄとしては、第１〜第１４の実施例のレベル変換回路１，１ａ〜１ｈのいずれかが用いられる。それにより、図３７の半導体装置は、製造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化および小面積化が可能となる。
【０２２２】
図３８は本発明のレベル変換回路を用いた半導体装置の第３の例を示すブロック図である。
【０２２３】
図３８の半導体装置においては、チップ５２０上に、電源電圧１．８Ｖで動作する半導体メモリ５２１、電源電圧３．３Ｖで動作するロジック回路５２２およびレベル変換回路１Ｅが混載されている。半導体メモリ５２１は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、ＳＲＡＭ（スタティックランダムアクセスメモリ）、ＦＬＡＳＨ（フラッシュメモリ）、ＦＥＲＡＭ（強誘電体メモリ）等である。レベル変換回路１Ｅは、半導体メモリ５２１から与えられる１．８Ｖ系の信号を３．３Ｖ系の信号にレベル変換回路し、ロジック回路５２２に与える。
【０２２４】
レベル変換回路１Ｅとしては、第１〜第１４の実施例のレベル変換回路１，１ａ〜１ｈのいずれかが用いられる。それにより、図３８の半導体装置は、製造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも確実に動作することができ、高速動作、低消費電力化および小面積化が可能となる。
【０２２５】
図３９は本発明のレベル変換回路を用いた半導体装置の第４の例を示すブロック図である。
【０２２６】
図３９の半導体装置においては、チップ５３０の内部に電源電圧２．５Ｖで動作する内部回路５３１が形成されている。内部回路５３１は半導体素子からなる。レベル変換回路１Ｆは、内部回路５３１から与えられる２．５Ｖ系の信号を３．３Ｖ系の信号にレベル変換し、電源電圧３．３Ｖで動作する外部回路５３２に与える。
【０２２７】
レベル変換回路１Ｆとしては、第１〜第１４の実施例のレベル変換回路１，１ａ〜１ｈのいずれかが用いられる。それにより、図３９の半導体装置は、製造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作化、低消費電力化および小面積化が可能となる。
【０２２８】
図４０は本発明のレベル変換回路を用いた液晶表示装置の一例を示すブロック図である。
【０２２９】
図４０の液晶表示装置においては、ガラス基板５４０上に複数の走査電極Ｙ１，Ｙ２，…，Ｙｎおよび複数のデータ電極Ｘ１，Ｘ２，…，Ｘｍが互いに交差するように配置されている。ここで、ｎおよびｍはそれぞれ任意の整数である。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部にはそれぞれ薄膜トランジスタ５４１を介して液晶素子５４２が設けられる。薄膜トランジスタ５４１は、例えば非晶質シリコンをレーザアニーリング法により多結晶化することにより得られた多結晶シリコンにより形成される。
【０２３０】
また、ガラス基板５４０上には、走査線駆動回路５４３、データ駆動回路５４４および電圧変換回路６００が設けられている。走査電極Ｙ１〜Ｙｎは走査線駆動回路５４３に接続され、データ電極Ｘ１〜Ｘｍはデータ駆動回路５４４に接続されている。電圧変換回路６００は、外部制御回路５４５から与えられる互いに相補に変化する小振幅の基本クロック信号を異なる電圧のクロック信号にレベル変換し、走査線駆動回路５４３およびデータ駆動回路５４４に与える。
【０２３１】
図４１は図４０の液晶表示装置に用いられる電圧変換回路の構成を示すブロック図である。
【０２３２】
図４１の電圧変換回路６００において、ガラス基板５４０上に、昇圧電源回路６０１、負電源回路６０２およびレベル変換回路１Ｇ，１Ｈ，１Ｉ，１Ｊが形成されている。レベル変換回路１Ｇには外部電源電圧８Ｖおよび３．３Ｖが与えられる。ここで、内部回路は、図４０の走査線駆動回路５４３およびデータ駆動回路５４４である。
【０２３３】
レベル変換回路１Ｇは、図４０の外部制御回路５４５から与えられる基本クロック信号を０Ｖから８Ｖの範囲で変化する信号にレベル変換し、内部回路およびレベル変換回路１Ｈ，１Ｉ，１Ｊに与える。レベル変換回路１Ｈは、レベル変換回路１Ｇから与えられる信号を昇圧電源回路６０１の電源電圧に基づいて０から１２Ｖの範囲で変化する信号にレベル変換し、内部回路およびレベル変換回路１Ｊに与える。
【０２３４】
レベル変換回路１Ｉは、レベル変換回路１Ｇから与えられる信号を負電源回路６０２の負の電源電圧に基づいて−３Ｖから８Ｖの範囲で変化する信号にレベル変換し、内部回路に与える。レベル変換回路１Ｊは、レベル変換回路１Ｈから与えられる信号を負電源回路６０２の負の電源電圧に基づいて−３Ｖから１２Ｖの範囲で変化する信号に変換し、内部回路に与える。
【０２３５】
レベル変換回路１Ｇ，１Ｈ，１Ｉ，１Ｊとしては、第１〜第１４の実施例のレベル変換回路１，１ａ〜１ｈのいずれかが用いられる。それにより、図４０の液晶表示装置は、製造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【０２３６】
図４２は本発明のレベル変換回路を用いた有機ＥＬ装置の一例を示すブロック図である。
【０２３７】
図４２の有機ＥＬ装置においては、ガラス基板５５０上に、複数の走査電極Ｙ１，Ｙ２，…Ｙｎおよび複数のデータ電極Ｘ１，Ｘ２，…，Ｘｍが互いに交差するように配置されている。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部には薄膜トランジスタ５５１を介して有機ＥＬ素子５５２が設けられている。薄膜トランジスタ５５１は、例えば非晶質シリコンをレーザアニーリング法により多結晶化することにより得られた多結晶シリコンにより形成される。
【０２３８】
また、ガラス基板５５０上には、走査線駆動回路５５３、データ駆動回路５５４および電圧変換回路７００が設けられている。走査電極Ｙ１〜Ｙｎは走査線駆動回路５５３に接続され、データ電極Ｘ１〜Ｘｍはデータ駆動回路５５４に接続されている。電圧変換回路７００は、外部制御回路５５５から与えられる互いに相補に変化する小振幅の基本クロック信号を異なる電圧のクロック信号にレベル変換し、走査線駆動回路５５３およびデータ駆動回路５５４に与える。電圧変換回路７００の構成は、図４１に示した電圧変換回路６００の構成と同様である。
【０２３９】
電圧変換回路７００には第１〜第１４の実施例のレベル変換回路１，１ａ〜１ｈのいずれかが用いられる。それにより、図４２の有機ＥＬ装置は、製造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【０２４０】
図４３は本発明のレベル変換回路をＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）デバイスにより構成した例を示す断面図である。
【０２４１】
図４３のＳＯＩデバイスにおいて、Ｓｉ（シリコン）基板５７０上に絶縁膜５７１が形成され、絶縁膜５７１上に非晶質、多結晶または単結晶のシリコン層５７２が形成されている。シリコン層５７２内には複数対のｐ型領域５７３および複数対のｎ型領域５７４が形成されている。
【０２４２】
各対のｐ型領域５７３間の領域上および各対のｎ型領域５７４間の領域上には、ゲート電極５７５が形成されている。このようにして、ＳＯＩデバイスにより例えば図６のレベル変換回路１が構成される。
【０２４３】
なお、本発明のレベル変換回路は、ＳＯＩデバイスに限らず、種々の半導体素子により形成することができる。
【０２４４】
図４４は本発明のレベル変換回路を用いたセンサ装置の一例を示すブロック図である。
【０２４５】
図４４のセンサ装置においては、ガラス基板５８０上に、複数の走査電極Ｙ１，Ｙ２，…Ｙｎおよび複数のデータ電極Ｘ１，Ｘ２，…Ｘｍが互いに交差するように配置されている。なお、ガラス基板５８０の代わりにプラスチック等からなるパネル基板を用いてもよい。複数の走査電極Ｙ１〜Ｙｎと複数のデータ電極Ｘ１〜Ｘｍとの交差部には薄膜トランジスタ５８１を介してセンサ５８２が設けられている。薄膜トランジスタ５８１は、例えば非晶質シリコンをレーザアニーリング法により多結晶化することにより得られた多結晶シリコンにより形成される。
【０２４６】
センサ５８２としては、例えば受光素子を用いることができる。この場合には、イメージセンサが構成される。また、センサ５８２として、圧力差を抵抗または静電容量により検知する圧力センサを用いてもよい。この場合には、物体の表面粗さを検知する表面粗さセンサ、指紋等の紋様を検知する紋様検知センサ等が構成される。
【０２４７】
また、ガラス基板５８０上には、走査線駆動回路５８３、データ駆動回路５８４および電圧変換回路７１０が設けられている。走査電極Ｙ１〜Ｙｎは走査線駆動回路５８３に接続され、データ電極Ｘ１〜Ｘｍはデータ駆動回路５８４に接続されている。電圧変換回路７１０は外部制御回路５８５から与えられる互いに相補に変化する小振幅の基本クロック信号を異なる電圧のクロック信号にレベル変換し、走査線駆動回路５８３およびデータ駆動回路５８４に与える。電圧変換回路７１０の構成は、図４１に示した電圧変換回路６００の構成と同様である。
【０２４８】
電圧変換回路７１０には第１〜第１４の実施例のレベル変換回路１，１ａ〜１ｈのいずれかが用いられる。それにより、図４４のセンサ装置は製造工程でのｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧のばらつきが大きい場合でも確実に動作することができるとともに、高速動作、低消費電力化、小面積化および高精細化が可能となる。
【０２４９】
また、上記実施例では、入力信号ＣＬＫ１，ＣＬＫ２の電圧振幅が出力電位ＶＯＵＴの振幅よりも小さい場合のレベル変換回路の構成を説明したが、本発明のレベル変換回路は、出力電位ＶＯＵＴの振幅（電源電位ＶＤＤと所定の電位ＶＥＥとの電位差）と等しい電圧振幅で変化する入力信号ＣＬＫ１，ＣＬＫ２または出力電位ＶＯＵＴの振幅よりも大きい電圧振幅で変化する入力信号ＣＬＫ１，ＣＬＫ２を受けるように構成することもできる。
【図面の簡単な説明】
【図１】本発明の第１の実施例におけるレベル変換回路の構成を示す回路図である。
【図２】図１のレベル変換回路において第１のノードの電位および第２のノードの電位の取り得る範囲の例を示す模式図である。
【図３】図１のレベル変換回路において第１のノードの電位および第２のノードの電位の取り得る範囲の例を示す模式図である。
【図４】図１のレベル変換回路において第１のノードの電位および第２のノードの電位の取り得る範囲の例を示す模式図である。
【図５】図１のレベル変換回路の動作例を示す電圧波形図である。
【図６】図１のレベル変換回路の回路構成の第１の例を示す回路図である。
【図７】図１のレベル変換回路の回路構成の第２の例を示す回路図である。
【図８】図１のレベル変換回路の回路構成の第３の例を示す回路図である。
【図９】図１のレベル変換回路の回路構成の第４の例を示す回路図である。
【図１０】図１のレベル変換回路の回路構成の第５の例を示す回路図である。
【図１１】図１のレベル変換回路の回路構成の第６の例を示す回路図である。
【図１２】本発明の第２の実施例におけるレベル変換回路の構成を示す回路図である。
【図１３】本発明の第３の実施例におけるレベル変換回路の構成を示す回路図である。
【図１４】本発明の第４の実施例におけるレベル変換回路の構成を示す回路図である。
【図１５】図１４のレベル変換回路の回路構成の第１の例を示す回路である。
【図１６】図１４のレベル変換回路の回路構成の第２の例を示す回路図である。
【図１７】図１４のレベル変換回路の回路構成の第３の例を示す回路図である。
【図１８】本発明の第５の実施例におけるレベル変換回路の構成を示す回路図である。
【図１９】本発明の第６の実施例におけるレベル変換回路の構成を示す回路図である。
【図２０】図１９のレベル変換回路の動作例を示す電圧波形図である。
【図２１】シミュレーションに用いたレベル変換回路の回路構成を示す回路図である。
【図２２】バルクシリコンからなるトランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
【図２３】多結晶シリコンからなる薄膜トランジスタを用いた場合のシミュレーション結果を示す電圧波形図である。
【図２４】ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて小さい場合のシミュレーション結果を示す電圧波形図である。
【図２５】ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値の場合のシミュレーション結果を示す電圧波形図である。
【図２６】ｐチャネルＭＯＳＦＥＴおよびｎチャネルＭＯＳＦＥＴのしきい値電圧が設定値に比べて大きい場合のシミュレーション結果を示す電圧波形図である。
【図２７】本発明の第７の実施例におけるレベル変換回路の構成を示す回路図である。
【図２８】図２７のレベル変換回路の具体的な構成例を示す回路図である。
【図２９】本発明の第８の実施例におけるレベル変換回路の構成を示す回路図である。
【図３０】本発明の第９の実施例におけるレベル変換回路の構成を示す回路図である。
【図３１】本発明の第１０の実施例におけるレベル変換回路の構成を示す回路図である。
【図３２】本発明の第１１の実施例におけるレベル変換回路の構成を示す回路図である。
【図３３】本発明の第１２の実施例におけるレベル変換回路の構成を示す回路図である。
【図３４】本発明の第１３の実施例におけるレベル変換回路の構成を示す回路図である。
【図３５】本発明の第１４の実施例におけるレベル変換回路の構成を示す回路図である。
【図３６】本発明のレベル変換回路を用いた半導体装置の第１の例を示すブロック図である。
【図３７】本発明のレベル変換回路を用いた半導体装置の第２の例を示すブロック図である。
【図３８】本発明のレベル変換回路を用いた半導体装置の第３の例を示す回路図である。
【図３９】本発明のレベル変換回路を用いた半導体装置の第４の例を示すブロック図である。
【図４０】本発明のレベル変換回路を用いた液晶表示装置の一例を示すブロック図である。
【図４１】図４０の液晶表示装置に用いられる電圧変換回路の構成を示すブロック図である。
【図４２】本発明のレベル変換回路を用いた有機ＥＬ装置の一例を示すブロック図である。
【図４３】本発明のレベル変換回路をＳＯＩデバイスにより構成した例を示す断面図である。
【図４４】本発明のレベル変換回路を用いたセンサ装置の一例を示すブロック図である。
【図４５】従来のレベル変換回路の第１の例を示す回路図である。
【図４６】従来のレベル変換回路の第２の例を示す回路図である。
【図４７】従来のレベル変換回路の第３の例を示す回路図である。
【図４８】従来のレベル変換回路の第４の例を示す回路図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ，１ｈ，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ，１Ｇ，１Ｈ，１Ｉ，１Ｊ  レベル変換回路
３  インバータ
１０，１０Ａ，１０Ｂ  制御部
２０，２０Ａ，２０Ｂ  ドライバ部
１００，１００ａ  制御回路
１０１，１０４，２０１  ｐチャネルＭＯＳＦＥＴ
１０２，１０３，２０２  ｎチャネルＭＯＳＦＥＴ
Ｉ１，Ｉ２  入力ノード
ＮＯ  出力ノード
ＮＰ  第１のノード
ＮＮ  第２のノード
ＣＬＫ１，ＣＬＫ２，ＣＬＫ  入力信号
Ｖｏｕｔ，ＶＯＵＴ  出力電位
Ｖｔｐ，Ｖｔｎ  しきい値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
0003583999.tif 000006
【図６】
0003583999.tif 000007
【図７】
0003583999.tif 000008
【図８】
0003583999.tif 000009
【図９】
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【図１０】
0003583999.tif 000011
【図１１】
0003583999.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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