(57)【特許請求の範囲】
【請求項１】
複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動方法において、
表示データをいったんメモリに読み込み、メモリからデータを複数回読み出してデータにもとづく演算によりデータ電極に印加すべき信号を生成する際に、画面を同時選択される走査線の数の自然数倍の走査線を含む複数の画面ブロックに分けるとともにメモリを該画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックに分けて、
メモリへの書き込みフレームと、読み出しフレームとを同期させ、
一つのメモリブロックから所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む
ことを特徴とする液晶表示装置の駆動方法（但し、一つのフレームメモリを用いて、同時選択される複数の行に対応する複数の表示データを、バッファを介してフレームメモリに同時に書き込む場合を除く）。
【請求項２】
複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、
同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、
メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、
一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段と
を備えたことを特徴とする液晶表示装置の駆動回路（但し、一つのフレームメモリを用いて、同時選択される複数の行に対応する複数の表示データを、バッファを介してフレームメモリに同時に書き込む場合を除く）。
【請求項３】
複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、
同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、
メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、
一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段と
を備え、
画面を連続した１スキャンで走査して駆動し、
タイミング制御手段は、メモリへの読み出しフレームの長さのｎ倍（ｎは自然数）に書き込みフレームの長さを一致させる制御を行い、
メモリの有するメモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも１ブロック以上多いことを特徴とする液晶表示装置の駆動回路。
【請求項４】
複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、
同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、
メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、
一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段と
を備え、
画面の上側と下側とをそれぞれ独立した１スキャンで走査して駆動し、
タイミング制御手段は、メモリへの読み出しフレームの長さのｎ倍（ｎは自然数）に書き込みフレームの長さを一致させる制御を行い、
メモリの有するメモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも２ブロック以上多いことを特徴とする液晶表示装置の駆動回路。
【請求項５】
タイミング制御手段は、メモリへの読み出しフレームの長さの２倍に書き込みフレームの長さを一致させる制御を行い、
メモリは３領域を有し、各領域は液晶表示素子の片側における領域の数よりも多いブロックを有する
請求項４に記載の液晶表示装置の駆動回路。
【請求項６】
メモリ管理手段は、メモリの各領域のうちの一領域に液晶表示素子の上側または下側に表示される画像データを格納し、他の各領域のうちの一方に液晶表示素子の上側に表示される画像データを格納し、他の各領域のうちの他方に液晶表示素子の下側に表示される画像データを格納する制御を行う
請求項５に記載の液晶表示装置の駆動回路。
【請求項７】
タイミング制御手段は、メモリへの読み出しフレームの長さの２倍に書き込みフレームの長さを一致させる制御を行い、
メモリは２領域を有し、メモリの一方の領域は液晶表示素子の片側における領域の数よりも一つ多い数のブロックを含み、メモリの他方の領域は前記液晶表示素子の片側における領域数の２倍よりも一つ多い数のブロックを含む
請求項４に記載の液晶表示装置の駆動回路。
【請求項８】
メモリ管理手段は、メモリの各領域のうちの一方の領域に各表示フレームのうちの奇数フレームの画像データを格納し、他方の領域に各表示フレームのうちの偶数フレームの画像データを格納する制御を行う
請求項７に記載の液晶表示装置の駆動回路。
【請求項９】
複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、
同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、
メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、
一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段と
を備え、
タイミング制御手段は、入力画像データに同期したクロック信号を用いて、メモリへのデータの書き込み、前記メモリからのデータの読み出し、および電極駆動手段のタイミング制御の同期をとる
ことを特徴とする液晶表示装置の駆動回路。
【請求項１０】
複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、
同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、
メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、
一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段と
を備え、
タイミング制御手段は、行電極駆動期間を定めるための値を生成する演算回路を備え、入力画像データに同期したクロック信号を計数して計数値が前記値になったら行電極駆動期間に達したと判定することを特徴とする液晶表示装置の駆動回路。
【請求項１１】
複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、
同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、
メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、
一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段と
を備え、
タイミング制御手段は、垂直同期信号入力後、所定の期間が経過したときをタイミング制御の基準点とすることを特徴とする液晶表示装置の駆動回路。
【請求項１２】
タイミング制御手段は、垂直同期信号入力後、１フレーム内の全水平同期信号のうちの中間にある水平同期信号の入力時点をタイミング制御の基準点とする
請求項３〜１１のいずれか１項に記載の液晶表示装置の駆動回路。
【請求項１３】
タイミング制御手段は、入力画像データに同期したクロック信号を用いて、メモリへのデータの書き込み、前記メモリからのデータの読み出し、および電極駆動手段のタイミング制御の同期をとる
請求項３〜８のいずれか１項に記載の液晶表示装置の駆動回路。
【請求項１４】
タイミング制御手段は、行電極駆動期間を定めるための値を生成する演算回路を備え、入力画像データに同期したクロック信号を計数して計数値が前記値になったら行電極駆動期間に達したと判定する請求項３〜９のいずれか１項に記載の液晶表示装置の駆動回路。
【請求項１５】
タイミング制御手段は、垂直同期信号入力後、所定の期間が経過したときをタイミング制御の基準点とする請求項３〜９のいずれか１項に記載の液晶表示装置の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速で応答する液晶表示素子を駆動するのに適した液晶表示装置の駆動回路に関する。特に、複数ライン同時選択法によって駆動される液晶表示装置に適した駆動回路に関する。
【０００２】
【従来の技術】
ＳＴＮ液晶素子は、印加電圧の実効値に依存して応答する液晶表示素子であるが、高速応答するＳＴＮ液晶表示素子を用いると、オン状態とオフ状態との間で光学的変化が小さくなりコントラストが低下するという現象、いわゆるフレーム応答が発生する。従って、液晶表示素子を駆動するのに、単純な線順次駆動法を用いたのでは、ＳＴＮ液晶素子の駆動の高速化には限界がある。
【０００３】
ＳＴＮ液晶素子をより高速に駆動するために、複数ライン同時選択法（ＭＬＳ法）が提案されている。複数ライン同時選択法は、複数の走査電極（行電極）を一括して選択して駆動する方法である。複数ライン同時選択法では、データ電極（列電極）に供給される列表示パターンを独立に制御するために、同時に駆動される各行電極には所定の電圧パルス列が印加される。
各行電極に印加される電圧パルス電圧群（選択パルス群）は、Ｌ行Ｋ列の行列で表すことができる。以下、この行列を選択行列（Ａ）という。Ｌは同時選択数である。電圧パルス電圧群は、互いに直交するベクトルの群として表される。従って、それらのベクトルを要素として含む行列は直交行列となる。行列内の各行ベクトルは互いに直交である。直交行列において、各行は液晶表示素子の各ラインに対応する。例えば、Ｌ本の選択ラインの中の第１番目のラインに対して、選択行列（Ａ）の第１行目の要素が適用される。すなわち、１列目の要素、２列目の要素の順に選択パルスが、第１番目の行電極に印加される。
【０００４】
図１８は、列電極に印加される電圧波形のシーケンスの決め方を示す説明図である。ここでは、選択行列（Ａ）として４行４列のアダマール行列を例にとる。図１８における選択行列（Ａ）おいて、「１」は正の選択パルス、「−１」は負の選択パルスを意味する。
列電極ｉ，ｊにおいて表示されるべき表示データが図１８（ａ）に示すようになっているとする。すると、列表示パターンは、図１８（ｂ）に示すようなベクトル（ｄ）で表される。図１８（ｂ）において、「−１」はオン表示に対応し、「１」はオフ表示に対応する。列電極ｉ，ｊに順次印加されるべき電圧パターンは図１８（ｂ）に示すベクトル（ｖ）のようになる。このベクトルは、列表示パターン（画像表示パターン）とそれに対応する行選択パターンとについてビットごとに排他的論理和をとり、それらの結果の和をとったものに対応する。その波形は、図１８（ｃ）に示されたようになる。図１８（ｃ）において、縦軸は列電極に印加される電圧、横軸は時間を示しているが、それらの単位は任意である。
【０００５】
複数ライン同時選択法によって液晶表示素子を駆動する場合、液晶表示素子のフレーム応答を抑制するために、１表示サイクル内で電圧印加素子は分散していることが望ましい。そのために、具体的には、例えば、同時選択される第１番目の行電極群（以下、サブグループという。）に対するベクトル（ｖ）の第１番目の要素が印加され、次に、同時選択される第２番目のサブグループに対する第１番目の要素が印加されるといったシーケンスが実行される。
【０００６】
ところで、液晶表示素子を駆動する波形の基本的なパルス幅は、走査線の多重度や表示の見やすさの観点から、１０〜数１０μｓｅｃ程度に決められることが多い。従って、液晶表示素子側の１表示サイクルの周波数は、７０〜２００Ｈｚ程度になることが多い。一方、入力される画像信号の周波数は６０Ｈｚ程度であることが多い。従って、液晶駆動装置において、入力信号の速度と液晶表示素子側に出力される信号の速度との調整を図る必要がある。
【０００７】
この調整は、一般的に、メモリによって実現される。すなわち、入力画像データを一旦メモリに書き込み、書き込み動作と非同期に、書き込まれたデータを読み出すことによって実現される。例えば、入力画像信号の周波数が６０Ｈｚであり、液晶表示素子側の１表示サイクルの周波数が１２０Ｈｚである場合には、１画面分のデータのメモリ書き込みに対して、メモリから２回の読み出しがなされる必要がある。複数ライン同時選択法による場合には、１画面のデータをＫ回取り扱う必要があるので、結局、１画面分のデータのメモリ書き込みに対して、メモリから２Ｋ回の読み出しがなされる必要がある。
【０００８】
複数ライン同時選択法においては、表示フレーム期間において同一の表示データを分散して複数回利用する。このため、同一のデータを一定期間保持する必要があり、メモリが必須となる。従って、表示情報量が多くなればなるほど多くのメモリを準備する必要があり、ＶＧＡ，ＳＶＧＡ、ＸＧＡなどの高密度表示に対して適用するには、新たなメモリコントロール手法が必要となってくる。
【０００９】
メモリコントロール手法に関する従来技術を以下に説明する。ここでは、階調方式としてはＦＲＣ（Ｆｒａｍｅ  Ｒａｔｅ  Ｃｏｎｔｒｏｌ）法を採用し、振幅変調、パルス幅変調などを併用しないシステムで説明する。従来のＳＴＮの駆動方式である線順次駆動法（ＡＰＴまたはＩＡＰＴ）においては、各画素の表示データは表示フレーム内で一度だけ用いられるだけである。従って、入力フレームと出力フレームが同期している場合には、以下の表に示す大きさのメモリで、表示可能であり、簡単なメモリ管理でデータを管理できる。
【００１０】
【表１】
0003589789.tif 000002
【００１１】
この表で、１画面駆動とは、画面を連続した１スキャンで走査する駆動方法をいい、２画面駆動とは、画面の上側と下側とをそれぞれ独立した１スキャンで走査する駆動方法をいう。「入力＝２出力フレーム」とは、入力１フレームが出力２フレームに対応することをいうが、出力フレームで出力されるデータは、ＦＲＣ階調処理によって、２フレームで互いに異なるものとなる場合である。本明細書では、これを倍周波駆動ともいう。
【００１２】
一般論で言えば、線順次駆動法の１画面駆動では、メモリからの読み出しフレームの長さのｎ倍（ｎは自然数）にメモリへの書き込みフレームの長さを一致させる場合、ｎ画面分のメモリを用意すれば駆動できる。これは、メモリからデータを１回読み出した時点で直ちに次のデータをメモリに書き込む処理が可能なためである。特に、出力フレームと入力フレームとが一致する場合は、メモリからの読み出しと、メモリへの書き込みのスピードが一致するため、さらに１画面分のメモリを省略できる特別なケースになる。すなわち、出力フレームと入力フレームとが一致する場合はメモリが必要ない。この場合でも、入力フレームと出力フレームとが同期しない非同期型では１画面分のメモリが必要になる。
【００１３】
２画面駆動を行う場合は、１画面駆動の場合に比べて、上画面と下画面とで、位相を半周期ずらすことにより、１／２画面分の節約が可能になる。特に、入力１フレームが出力２フレームに対応する場合は、メモリからの読み出しと、メモリへの書き込みのスピードが一致するため、さらに１画面分のメモリを省略できる特別なケースであり、１／２画面分のメモリがあればよい。
一方、複数ライン同時選択法においては、フレーム内でそれぞれの画素のデータは何度か（Ｌ＝４では４回、Ｌ＝７では８回）用いられるため、メモリからデータを１回読み出した時点で直ちに次のデータをメモリに書き込む処理が事実上できない。従って、メモリのリードとライトを厳密に管理するためにデータを保持する必要があり、従来駆動法に対してメモリの必要量が多くなる。
【００１４】
複数ライン同時選択法において、駆動に必要なメモリの量は一般的には以下のようになる。１画面駆動の場合は、メモリからの読み出しフレームの長さのｎ倍（ｎは自然数）にメモリへの書き込みフレームの長さを一致させる場合、入力用と出力用にそれぞれｎ画面用意すれば、駆動が可能である。すなわち、この場合、２ｎ画面分のメモリが必要である。
２画面駆動の場合は、読み出したメモリから順次書き込むようにすれば、ｎが奇数のときは、（ｎ−１）／２画面分のメモリが節約でき、ｎが偶数の場合は、ｎ／２画面分のメモリが節約できる。さらに、上画面と下画面とで、位相を１８０度ずらせば、ｎが奇数のときは、（ｎ＋１）／４画面分のメモリが節約でき、ｎが偶数の場合は、ｎ／４画面分のメモリが節約できる。結局、従来法で必要なメモリの量は、ｎが奇数のときは、（５ｎ＋１）／４画面分のメモリであり、ｎが偶数の場合は、５ｎ／４画面分のメモリである。
【００１５】
従って、入力フレームと出力フレームとが同期する場合で、以下の表に示す大きさのメモリが必要になる。すなわち、線順次法にくらべ多くのメモリが必要となり、複雑なメモリコントロールと回路コストの上昇が避けられない。入力フレームと出力フレームとが同期しない場合は、さらに多くのメモリが必要である。
【００１６】
【表２】
0003589789.tif 000003
【００１７】
特に現在、最も多くのパーソナルコンピュータなどの情報機器に用いられている２画面駆動方式の倍周波駆動においては、従来の線順次法では０．５画面分のメモリで駆動できるのに対し、複数ライン同時選択法では２．５画面分のメモリが必要である。５倍ものメモリを必要とすることは複数ライン同時選択法の実用化上で大きな問題である。具体的には、ＶＧＡカラー（６４０×４８０×ＲＧＢ）、ＳＶＧＡカラー（８００×６００×ＲＧＢ）、ＸＧＡカラー（１０２４×７６８×ＲＧＢ）において、それぞれ、必要なメモリの大きさは、以下の表のようになり、複数ライン同時選択法が従来に比べてきわめて大容量のメモリを必要とすることがわかる。
【００１８】
【表３】
0003589789.tif 000004
【００１９】
図１９は本出願の出願人が特開平６−３４８２３７号公報において提案している液晶表示装置の駆動回路２００の構成を示すブロック図である。この構成は、特開平６−３４８２３７号公報に開示された中でもメモリの容量をできるだけ減らそうとするために採用された構成である。この回路は、制御回路１５０の制御のもと、以下のように動作する。
【００２０】
図１９に示すように、階調情報をもったＲ，Ｇ，Ｂそれぞれの画像データは、フレーム変調回路１１０に入力する。フレーム変調回路１１０は、入力した画像データを各表示サイクルごとにオン／オフ１ビットのデータに変換して直並列変換器１２０に出力する。シフトレジスタ等で構成された直並列変換器１２０は、フレーム変調回路１１０からのシリアルデータを所定のビット幅のパラレルデータに変換する。ＶＲＡＭによるメモリ１３０は、１フレーム分の画像データを保存する。メモリ１３０には、ＲＧＢのデータをひとまとめにして、一つの列電極に対応した同時選択されるＬ本の行電極上の各データが、連続したＬ個のドレスに設定されるように格納される。従って、メモリ１３０から順次アクセスモードで読み出しを行えば、そのまま列ドライバ８０に印加される電圧に対応したデータが出力される。メモリ１３０内のデータは、データ入力のタイミングに同期してフォーマットコンバータ１９０に出力される。
【００２１】
フォーマットコンバータ１９０は、データフォーマットを整理する回路であり、縦横変換処理等を行う。フォーマットコンバータ１９０の出力は、列電圧信号発生器１８０に送られる。列電圧信号発生器１８０は、行選択パターン発生器７からの行選択パターンとフォーマットコンバータ１９０の出力とから列電極に印加されるべき電圧値を生成し、それらを列ドライバ８０に出力する。行選択パターン発生器７からの行選択パターンは、行ドライバ９０にも供給される。列ドライバ８０および行ドライバ９０は、入力した信号に応じて、液晶表示パネル４０の列電極および行電極を駆動する。ドライバコントロール回路６０は、列ドライバ８０および行ドライバ９０の駆動タイミングを制御する。
【００２２】
【発明が解決しようとする課題】
図１９に示された従来の液晶表示装置の駆動回路は、メモリ１３０にデータを格納する前にフレーム変調を行っているので比較的簡素な回路構成で実現されているが、それでも、メモリ１３０としてはリードメモリとライトメモリの２画面分が必要である。
また、メモリ１３０として用いられるＶＲＡＭは比較的高価であり、駆動回路が安価に構成できない。さらに、高速なメモリアクセスが必要なため、消費電力や放射ノイズが比較的大きいという問題もある。
【００２３】
従って、本発明は、メモリとしてＤＲＡＭを使用しつつ実質的に高いフレーム周波数でメモリからデータを読み出せ、安価に構成できる液晶表示装置の駆動回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】
本発明の態様１は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動方法であって、表示データをいったんメモリに読み込み、メモリからデ−タを複数回読み出してデータにもとづく演算によりデータ電極に印加すべき信号を生成する際に、画面を同時選択される走査線の数の自然数倍の走査線を含む複数の画面ブロックに分けるとともにメモリを該画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックに分けて、メモリへの書き込みフレームと、読み出しフレームとを同期させ、一つのメモリブロックから所定の回数の読み出しが行われた後にメモリブロックに新しい表示データを書き込むことを特徴とする液晶表示装置の駆動方法を提供する。（但し、一つのフレームメモリを用いて、同時選択される複数の行に対応する複数の表示データを、バッファを介してフレームメモリに同時に書き込む場合を除く）。
【００２５】
また、本発明の態様２は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路であって、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備えたことを特徴とする液晶表示装置の駆動回路を提供する（但し、一つのフレームメモリを用いて、同時選択される複数の行に対応する複数の表示データを、バッファを介してフレームメモリに同時に書き込む場合を除く）。
【００２６】
さらに、本発明の態様３は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、シングルスキャンを行うタイミング制御手段は、メモリへの読み出しフレームの長さのｎ倍（ｎは自然数）に書き込みフレームの長さを一致させる制御を行い、メモリの有するメモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも１ブロック以上多いことを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様４は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、デュアルスキャンを行うタイミング制御手段は、メモリへの読み出しフレームの長さのｎ倍（ｎは自然数）に書き込みフレームの長さを一致させる制御を行い、メモリの有するメモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも２ブロック以上多いことを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様５は、タイミング制御手段は、メモリへの読み出しフレームの長さの２倍に書き込みフレームの長さを一致させる制御を行い、メモリは３領域を有し、各領域は液晶表示素子の片側における領域の数よりも多いブロックを有する態様４の液晶表示装置の駆動回路を提供する。
本発明の態様６は、メモリの各領域のうちの一領域に液晶表示素子の上側または下側に表示される画像データを格納し、他の各領域のうちの一方に液晶表示素子の上側に表示される画像データを格納し、他の各領域のうちの他方に液晶表示素子の下側に表示される画像データを格納する制御を行う態様５の液晶表示装置の駆動回路を提供する。
本発明の態様７は、タイミング制御手段は、メモリへの読み出しフレームの長さの２倍に書き込みフレームの長さを一致させる制御を行い、メモリは２領域を有し、メモリの一方の領域は液晶表示素子の片側における領域の数よりも一つ多い数のブロックを含み、メモリの他方の領域は液晶表示素子の片側における領域数の２倍よりも一つ多い数のブロックを含む態様４の液晶表示装置の駆動回路を提供する。
本発明の態様８は、メモリ管理手段は、メモリの各領域のうちの一方の領域に各表示フレームのうちの奇数フレームの画像データを格納し、他方の領域に各表示フレームのうちの偶数フレームの画像データを格納する制御を行う態様７の液晶表示装置の駆動回路を提供する。
本発明の態様９は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、タイミング制御手段は、入力画像データに同期したクロック信号を用いて、メモリへのデータの書き込み、メモリからのデータの読み出し、および電極駆動手段のタイミング制御の同期をとることを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様１０は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、タイミング制御手段は、行電極駆動期間を定めるための値を生成する演算回路を備え、入力画像データに同期したクロック信号を計数して計数値が値になったら行電極駆動期間に達したと判定することを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様１１は、複数ライン同時選択によって液晶表示素子を駆動する液晶表示装置の駆動回路において、同時選択される走査線の数の自然数倍の走査線を含む複数のブロックに画面を分けて生成される画面ブロック上で表示されるデータを読み書き可能な容量を持つ複数のメモリブロックを有し、入力画像データを一旦蓄積するメモリと、メモリへの書き込みフレームと、読み出しフレームとを同期させるタイミング制御手段と、一つのメモリブロックからデータ信号の演算に必要な所定の回数の読み出しが行われた後に、該メモリブロックに新しい表示データを書き込む制御を行うメモリ管理手段とを備え、タイミング制御手段は、垂直同期信号入力後、所定の期間が経過したときをタイミング制御の基準点とすることを特徴とする液晶表示装置の駆動回路を提供する。
本発明の態様１２は、タイミング制御手段は、垂直同期信号入力後、１フレーム内の全水平同期信号のうちの中間にある水平同期信号の入力時点をタイミング制御の基準点とする態様３〜１１のいずれかの液晶表示装置の駆動回路を提供する。
本発明の態様１３は、タイミング制御手段は、入力画像データに同期したクロック信号を用いて、メモリへのデータの書き込み、前記メモリからのデータの読み出し、および電極駆動手段のタイミング制御の同期をとる態様３〜８のいずれかの液晶表示装置の駆動回路を提供する。
本発明の態様１４は、タイミング制御手段は、行電極駆動期間を定めるための値を生成する演算回路を備え、入力画像データに同期したクロック信号を計数して計数値が前記値になったら行電極駆動期間に達したと判定する態様３〜９のいずれかの液晶表示装置の駆動回路を提供する。
本発明の態様１５は、タイミング制御手段は、垂直同期信号入力後、所定の期間が経過したときをタイミング制御の基準点とする態様３〜９のいずれかの液晶表示装置の駆動回路を提供する。
【００２７】
【発明の実施の形態】
本発明は、複数ライン同時選択法を実現するメモリ構成において、画質を低下させることなく、メモリを含む回路構成を簡易化し、低コストで高画質を達成する手法を提供するものである。
複数ライン同時選択法おいては、表示フレーム内において同一データを複数回用いることが特徴であり、このため、先述したように大容量のメモリを必要とする。
【００２８】
すなわち、複数ライン同時選択法においては、あるデータをメモリに書き込んでからそのデータが最後に使われるまでの期間は必ず同一データを保持する必要がある。これが達成されないと、液晶に印加される電圧の実効値が不正確になり正しい表示ができない。このため、必要な期間、データを保持する必要が生ずる。
もちろん、最後にそのデータが読み出された後は、そのメモリアドレスは、新たなデータを書き込むことが可能となる。この、最後の読み出しから次の書き込みまでの期間を短縮することができれば、メモリ容量の低減につながる。
【００２９】
しかしながら、複数ライン同時選択法においては、メモリのリード（すなわち、画面のスキャン）のスピードがメモリのライト（すなわち、画像信号の入力）よりも速いことがメモリ管理を複雑にする。すなわち、厳密に、どのアドレスが書き込み可能状態になっているかを把握し、そこに次のデータを書き込み、どのアドレスにそのデータが保持されているかを記録しなければならず、このために、複雑な制御回路が必要になる。このような複雑な制御は、回路規模の増大と消費電力の増大をもたらし、実用的観点から採用できるものではない。
【００３０】
本発明においては、このような観点から、画面並びにメモリ空間を適当なサイズに分割し（画面ブロック、メモリブロックの生成）、画面とメモリ空間を適宜対応させることにより、簡易なアドレス制御方式、メモリサイズの抑制を同時に達成する。
【００３１】
まず、画面並びにメモリ空間を、走査ラインＬ×ｎ本（Ｌは同時選択数、ｎは整数）分の画像情報サイズを含むように分割して画面ブロックおよびメモリブロックを生成する。
ここで、ブロックの基本単位を、Ｌ×ｎとした理由は以下の通りである。複数ライン同時選択法においては、表示素子に送られる信号はＬ本の走査ライン上のデータを、直交行列により演算して求めるため、Ｌライン単位のデータが同時に必要になる。このため、Ｌラインの中で随時データが書き換えられると、演算ができない。本発明では、Ｌ×ｎラインのサイズを単位とすることにより、Ｌラインごとのデータを管理することが自動的に可能となり、データ管理の煩雑性を回避することができる。
【００３２】
ｎが１の場合、最も、メモリサイズを小さくすることができる。先の倍周波２画面駆動の例においては、ほぼ１．５画面分のメモリが必要とされるだけとなり、約１画面分のメモリサイズが低減できるのである。実際には、書き込みと読み出しを完全に独立にするために、Ｌ×ｎのサイズのメモリブロックをさらに付加して、リード／ライトを完全に分離することが、いかなる信号にも対応できて望ましい。メモリブロックは、１画面駆動では、最低１ブロック、２画面駆動では、最低２ブロック付加することにより、リード／ライトを完全に分離することができる。
一般に、ｎが小さいほど必要なメモリ容量は小さくなるが、アドレッシングは複雑化する。スキャン回数との関係で、最も簡単に、アドレスする例を以下に示す。
【００３３】
複数ライン同時選択法においては、同一のデータを用いてスキャンする回数は、Ｍ＝２s （Ｓは整数であり、ＭはＬ以上となる最低のＭ）である。従って、同一データを用いるスキャンの回数と、メモリ並びに画面の分割を対応させることにより非常に簡便にメモリ並びにデータの管理をすることができる。まず、画面（２画面駆動の場合は上画面、下画面を別々に考える）を、Ｍ個のブロックに分ける。メモリ空間においては、Ｍ＋１のメモリブロックを設ける。
【００３４】
メモリの読み書きのタイミングは、以下のようになる。あるデータスキャンの期間において、Ｍ個のメモリブロックはＭＬＳ法に必要なデータの読み出しブロックとなっており、残りの一つのブロックが新しいデータの書き込みブロックとなっている。次のスキャンの期間においては、すでにＭ回のデータ読み出しが終了したブロックを書き込みブロックに解放し、先の書き込みブロックを読み出し始める。このようにして、スキャンと、書き込み／読み出しのブロック切り替えを対応させることにより、非常に簡単にメモリとデータを管理することができ、かつ、従来の方式に比べてメモリサイズを低減することができる。
なお、Ｍ個への分割は必須ではなく、Ｍ×ｍ（ｍは整数）個に画面を分割すれば、メモリ管理を簡易化できる。
【００３５】
具体例として、Ｌ＝４（すなわちＭ＝４）で、倍周波２画面駆動の場合を説明する。画面を上画面、下画面とも４画面分割すると、必要なメモリサイズは、書き込み直後のＦＲＣフレーム用に、１／２×５／４＝０．６２５画面分、その次のＦＲＣフレーム用に５／４＝１．２５画面分で、計１．８７５画面分である。このように、小さいメモリサイズで、非常に簡単にＭＬＳ用のデータ管理が可能となる。
【００３６】
本発明を直感的に説明すると、本発明では、画面およびメモリをブロック分けして、メモリの必要量を、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ量に近づけることを可能にしている。ただし、本発明では、リードとライトのタイミングを分離するために、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ量よりは多くのメモリが必要である。具体的には、１画面駆動の場合には、メモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも１ブロック以上多くする。また、２画面駆動の場合には、メモリブロックの数は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも２ブロック以上多くする。
【００３７】
メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量は、具体的には以下のようになる。メモリへの読み出しフレームの長さのｎ倍（ｎは自然数）に書き込みフレームの長さを一致させる場合、１画面駆動の場合には、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容することによって、ｎ画面分のメモリの節約が可能になる。従って、結局ｎ画面分のメモリが必要になる。
【００３８】
２画面駆動の場合は、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容することによって、ｎ／２画面分のメモリの節約が可能になる。従って、ｎが奇数の場合は、最終的には、（３ｎ＋１）／４画面分のメモリが必要であり、ｎが偶数の場合は、最終的には、３ｎ／４画面分のメモリが必要である。
本発明では、上記の量のメモリに対して、１ないし２ブロック分以上に相当するメモリを付加して、メモリを管理する。
【００３９】
画像品位向上の観点では、画像とメモリ分割の及ぼす影響を極力小さくすることが好ましい。つまり、画面を分割すると、スキャン時にデータの不連続性を生ずるおそれがあり、この点では、画像分割は表示品位の低下をもたらす危険性がある。我々は、このような観点で各種表示を検討した結果、本発明における望ましい方式として、ＦＲＣを用いる際の空間変調のサイズと分割サイズを最適化する手法を見いだした。具体的には、分割された画面に含まれる走査ライン数を、空間変調のサイズに含まれる走査ラインの本数の倍数とすることで、この表示品位低下の危険性をほとんど完全に回避できる。このようにすると、一つの画面ブロックがフレーム変調の第１フレーム表示、他の画面ブロックがフレーム変調の第２フレーム表示となった状態で、空間変調を施したＦＲＣのドットパターンを崩すことなく表示をすることができる。すなわち、画面分割が空間変調ＦＲＣに悪影響を及ぼさない。
【００４０】
一般の入力画像のフレームにおいて、データ信号は連続してくるのではなく、ある一定のインターバルをもって、入力される。このため、同期信号（水平同期、垂直同期）が用いられるが、その、フレーム内でのタイミングは一意的には決まらず、メーカーや機種により多くのバリエーションが存在する。このような、入力信号のフレキシビリティに対応するには、メモリ分割方式に、その変動を許容させる要素を盛り込むことが好ましい。
【００４１】
このような、任意のディスプレイコントローラに対応するには、分割したメモリブロックのサイズを実際の画面サイズ／分割数より大きくすることが好ましい一つの手段である。たとえば、ＶＧＡ（４８０ライン）の２画面駆動（従って、上下画面は２４０本）でＬ＝４の複数ライン同時選択駆動において、上下それぞれ４分割して画面をブロック分けする場合、単純には、２４０／４＝６０ラインが単位となるが、これを、７２ラインを単位とし、画面を、２４、７２、７２、７２と異なるサイズに分割する。このように、異なるサイズに分割し、その最大サイズにメモリブロックサイズを設定することにより、入力信号の任意性を極力許容することができる。この例においては、入力フレーム中に、その期間の１０％程度の休止期間（データのこない期間）が存在しても、メモリブロックの複雑なコントロールなしに、データの書き込み／読み出しが可能となる。
【００４２】
同様な方式として、メモリブロックの数を多くすることも好ましい。たとえば、１画面駆動では、最低２ブロック、２画面駆動では、最低３ブロックを付加する。
【００４３】
これまでの例では、階調方式としてＦＲＣを用いた例を示したが、階調方式として振幅変調（ＡＭ）を用いた場合も同様に考えることができる。ただし、ＡＭ方式では、一つのデータ信号を二つのデータに分割して振幅変調による階調を達成する。すなわち、一つの階調データに対し、二つのデータ信号を液晶に送ることになる。このため、入力されたデータは、Ｍ×２回のスキャンの間書き換えないので、ＦＲＣのみの場合とは必要なメモリサイズが異なる。
たとえば、Ｌ＝４の複数ライン同時選択法で駆動する場合において、倍周波で１入力フレームを２フレームのＦＲＣ出力に変換して表示する場合と比較する。１入力フレームに対して、２出力フレームで表示が完結する点はいずれも同じである。
【００４４】
ＦＲＣで階調表示する場合は、１入力信号により２フレーム分のＦＲＣデータを作り、それぞれを１表示フレーム内で表示することとなる。最初のＦＲＣフレームのデータは、書き込み後の４回のスキャンの間に用いられるので、４回のスキャン期間の保持でよいが、次のフレームのＦＲＣデータは、その後の４回のスキャンに用いられるので、８回のスキャン期間の保持が必要である。
一方、ＡＭで階調表示する場合は、８回のスキャンで階調表示が完結するので、１出力フレーム分のデータを８スキャン期間保持するメモリ構成が必要となるのである。
すなわち、階調方式の差異は、結果として、必要なメモリサイズには影響するが、本発明の本質である、メモリサイズの低減と、制御回路の簡易化の原理に関しては同一である。
【００４５】
以下の表に、従来の複数ライン同時選択法に対応する回路構成と、本発明における回路構成で必要なメモリサイズを記す。
ここで、αはメモリの分割方式に依存するがわずかな量である。
【００４６】
【表４】
0003589789.tif 000005
【００４７】
以上のように、本発明では、表示品位を低下させることなく回路構成、メモリサイズを簡易化でき、複数同時選択法の実用的観点での大きな課題であった回路構成に非常に大きな実用化の道を開くことができる。我々は、本発明にもとづいて、メモリを内蔵した２６万色対応ＳＶＧＡコントローラを開発し、単純マトリクス（ＳＴＮ）でＴＦＴとほぼ同等の性能（ＣＲ＝５０：１、応答＝６０ｍｓ（平均））を得ることができ、従来のＳＴＮに対するコストアップもわずかであった。
【００４８】
以下、本発明の具体的な実施の形態を説明する。
実施の形態１．
図１は、本発明の第１の実施の形態による液晶表示装置の駆動回路の構成を示すブロック図である。ここでは、表示サイズが６４０×４８０画素のいわゆるＶＧＡパネルをデュアルスキャンで駆動する場合を例にとる。従って、液晶表示パネルは、表示制御に関して上下２分割されている。すなわち、二つの６４０×２４０画素の部分が独立して駆動される。また、ここでは、４ライン同時選択を例にとる。この駆動回路には、Ｒ，Ｇ，Ｂそれぞれ６ビットの入力画像データ、入力画像データに同期したＶＧＡクロック信号（ＶＧＡ＿ＣＬＫ）、入力画像データの有効期間を示すＶＧＡイネーブル信号（ＶＧＡ＿ＥＮ）、垂直同期信号（Ｖ＿ＳＹＮＣ）、水平同期信号（Ｈ＿ＳＹＮＣ）等の信号が入力される。
【００４９】
図１に示すように、１画素が６ビットで構成される１フレームの入力画像データは、１画素分ずつフレーム変調／ディザ回路１に入力する。実際には、Ｒ，Ｇ，Ｂそれぞれ１画素分ずつ入力している。そして、フレーム変調／ディザ回路１は、所定の階調制御操作にもとづいて、１フレームの入力画像データの入力に対して各画素が１ビットで構成される２フレームの表示データを出力する。従って、Ｒ，Ｇ，Ｂ各１画素のデータが入力されると、Ｒ，Ｇ，Ｂ各１ビットのデータＲ１，Ｇ１，Ｂ１と、他のＲ，Ｇ，Ｂ各１ビットのデータＲ２，Ｇ２，Ｂ２とを出力する。各データは、書き込み用ＦＩＦＯ２に一時格納される。書き込み用ＦＩＦＯ２内のデータは、メモリ管理部４の指示に従って、ＤＲＡＭ３の所定のアドレスに書き込まれる。
【００５０】
ＤＲＡＭ３に格納されたデータは、メモリ管理部４の指示に従って、読み出し用ＦＩＦＯ５に転送される。読み出し用ＦＩＦＯ５は、縦横変換を実現するとともに、上側の液晶表示パネルのための４行１列の各Ｒ，Ｇ，Ｂデータと、下側の液晶表示パネルのための４行１列の各Ｒ，Ｇ，Ｂデータとを順次列電圧信号発生器６に出力する。行選択パターン発生器７は、行選択パターンを出力する。ここでは、４行同時選択を例にとっているので、４行×Ｋ列の選択行列に対応したパターンを出力する。列電圧信号発生器６は、ＦＩＦＯ５から入力された各データと行選択パターンとの間で所定の演算を行って各列電極に与えられる電圧を算出し、電圧値に対応した値を、液晶表示パネル側に設けられている列ドライバ（図示せず）に出力する。なお、ここでは、列ドライバに出力される値は、３ビットで表現されている。
【００５１】
行選択パターン発生器７からの行選択パターンは、行電圧信号発生器８にも供給される。行電圧信号発生器８は、列電極に印加されるデータとの同期をとって、４行分の選択パターンに応じた電圧値を示す値を、順次液晶表示パネル側に設けられている行ドライバ（図示せず）に出力する。
【００５２】
タイミング制御部９は、フレーム変調／ディザ回路１、書き込み用ＦＩＦＯ２、メモリ管理部４、読み出し用ＦＩＦＯ５、列電圧信号発生器６、行選択パターン発生器７および行電圧信号発生器８にタイミング信号を与える。タイミング制御部９における演算回路は、Ｖ＿ＳＹＮＣとＶＧＡ＿ＣＬＫを用いて後述するｘ，ｙを決定する。
なお、書き込み用ＦＩＦＯ２、ＤＲＡＭ３、読み出し用ＦＩＦＯ５間に設けられているデータバス１１の幅は１２０ビットであり、４０ビット×（Ｒ，Ｇ，Ｂ３画素分）のデータを１アクセスで転送する。
【００５３】
図２は、画像を入力する入力フレーム、フレーム変調／ディザ回路１から出力される表示フレーム、ＤＲＡＭ３からのスキャン、およびサブグループの関係を示すタイミング図である。なお、図２（ｂ）には２表示フレームが順次出力されるように表現されているが、実際には、１入力フレーム期間において、二つの表示フレームが並行してフレーム変調／ディザ回路１から出力される。
【００５４】
図３および図４は、データ入出力タイミングを示すタイミング図である。図３（ａ）〜（ｃ）に示すように、１フレームの入力画像データが入力される場合に、４８０クロックのＶＧＡ＿ＥＮが入力する。一つのＶＧＡ＿ＥＮの有意な期間内には、６４０クロック分のＶＧＡ＿ＣＬＫが入力する。ＶＧＡ＿ＣＬＫは、入力画像データに同期している。タイミング制御部９は、Ｖ＿ＳＹＮＣの入力に応じて、フレーム変調／ディザ回路１および書き込み用ＦＩＦＯ２を動作可能状態にする。フレーム変調／ディザ回路１は、動作可能状態において、ＶＧＡ＿ＣＬＫに従って、画像データを取り込む。そして、６ビットで構成される１画素（Ｒ，Ｇ，Ｂ各画素からなる）を入力すると所定の演算を行って、それぞれ１ビットからなる２画素（それぞれ画素はＲ，Ｇ，Ｂ各画素からなる）のデータを発生し、それらを書き込み用ＦＩＦＯ２に出力する。以下、フレーム変調／ディザ回路１で生成された一方の画素データで構成される１フレームを第１の表示フレーム、他方の画素データで構成される１フレームを第２の表示フレームと呼ぶ。
【００５５】
図５は書き込み用ＦＩＦＯ２の構成を説明するための説明図である。図に示すように、書き込み用ＦＩＦＯ２は、第１の表示フレームの画素データを順次格納する４０ビット×３のシフトレジスタ２１、同サイズのラッチ回路２２、第２の表示フレームの画素データを順次格納する４０ビット×３のシフトレジスタ２４、同サイズのラッチ回路２３で構成されている。書き込み用ＦＩＦＯ２への第１の表示フレームの４０画素データおよび第２の表示フレームの４０画素データの入力が完了した時点で、シフトレジスタ２１，２４内のデータは、ラッチ回路２２，２３にラッチされる。メモリ管理部４は、ラッチ回路２２，２３の内容を順次バス１１に出力させ、それらをＤＲＡＭ３に書き込む制御を行う。
【００５６】
一つの入力フレームから生成された二つの表示フレームがＤＲＡＭ３に書き込まれている間に、ＤＲＡＭ３の他の領域からの読み出し制御が実行される。その領域には、現在書き込みが行われているデータのもとになった入力フレームの一つ前の入力フレームから生成されたデータが格納されている。図４に示すように、１入力フレームに対応して２表示フレームが生成されている（図４（ｄ）参照）。また、同時選択数が４であるから各表示フレームについて４回の読み出し制御がなされる必要がある（図４（ｅ）参照）。読み出されるフレームのそれぞれを、ここでは、スキャンと呼ぶ。
【００５７】
ＤＲＡＭ３からの読み出しに際して、液晶表示素子の上半分（上側）を構成する２４０ラインにおけるデータと下半分（下側）を構成する２４０ラインにおけるデータとは、独立に読み出される。同時選択数は４であるから、２４０ラインを、６０のサブグループに分割して考えることができる（図４（ｆ）参照）。すわなち、１スキャンの読み出しは、６０サブグループの読み出しに相当する。１サブグループは、上側の４ラインのデータおよび下側の４ラインのデータの読み出しに相当する。読み出しに際して、１サブグループ分のダミー読み出しをかける。このようにすると、列電極における印加電圧に連続性が生ずることが期待され、表示むらの低減効果が期待される。従って、実は、１スキャンは、６１サブグループで構成される。
【００５８】
１サブグループが構成する期間内に、上側の４ラインのデータおよび下側の４ラインのデータがＤＲＡＭ３から読み出され、読み出し用ＦＩＦＯ５に供給される。図１に示すように、読み出し用ＦＩＦＯ５は、上側における奇数列のデータと偶数列のデータとを同時に出力する。下側についても同様である。すなわち、上側における６４０列×２４０行の各データのうちの２列の同時選択される４行に対応した２（列）×４画素データ（各画素データは、Ｒ，Ｇ，Ｂの各画素データを含む）と、下側における６４０列×２４０行の各データのうちの２列の同時選択される４行に対応した２（列）×４画素データ（各画素データは、Ｒ，Ｇ，Ｂの各画素データを含む）とが同時に出力される。図１において、例えば、上側の偶数列の画素データは、Ｒ＿ＵＥ，Ｇ＿ＵＥ，Ｂ＿ＵＥと表現されている。よって、図４（ｇ）に示すように、１サブグループが構成する期間内に、読み出し用ＦＩＦＯ５から列電圧信号発生器６に対して、３２０回のデータ転送が実行される。
【００５９】
以上の、ＤＲＡＭ３から列電圧信号発生器６への２表示フレーム分のデータの読み出しおよび転送の制御は、ＤＲＡＭ３にオーバフローが生じないように、１入力フレームが入力されている期間内に完了しなければならない。また、所定のタイミング制御下で実行されなければならない。そのような制御は、タイミング信号を生成するタイミング制御部９およびメモリ制御部４で実行される。
【００６０】
図６は、ＤＲＡＭ３のメモリ空間構成を示す説明図である。図に示すように、ＤＲＡＭ３内の領域は、三つのバンク３１，３２，３３に分けられ、各バンク３１，３２，３３は、五つのブロックに分けられる。ＶＧＡ方式の場合には、１ブロックは、７２×６４０×３（ＲＧＢ）＝１３８，２４０ビットで構成される。従って、ＤＲＡＭ３に求められる容量は、３×５×１３８，２４０＝２，０７３，６００ビットである。
【００６１】
図７は、１ブロックにおけるデータ格納方法を説明するための説明図である。図７（ａ）に示すように、４０×３＝１２０ビット単位のデータが、０〜６３のカラムアドレスおよび０〜１７のローアドレスで指定される領域に設定される。従って、１ブロック内のデータは、図７（ｂ）に示すように、７２ライン分のデータに相当する。
【００６２】
図８は、液晶表示パネルにおける表示領域を示す説明図である。図に示すように、液晶表示パネルの上側は、Ａ，Ｂ，Ｃ，Ｄの４領域に分けて制御される。また、下側は、Ｅ，Ｆ，Ｇ，Ｈの４領域に分けて制御される。なお、上側のＡ領域は２４ラインで構成され、その他の領域は７２ラインで構成される。下側のＨ領域は２４ラインで構成され、その他の領域は７２ラインで構成される。
【００６３】
次に動作について説明する。
図９は、ＤＲＡＭ３へのデータ書き込み方法を示す説明図である。図９において、例えば、Ａ１は、第１の表示フレームにおける液晶表示パネルの上側のＡ領域に表示されるべき各データを示す。また、例えば、Ｕ１は、液晶表示パネルの上側に表示されるべき第１の表示フレームを示し、Ｌ１は、液晶表示パネルの下側に表示されるべき第１の表示フレームを示す。図９に示すように、＃１バンク３１には液晶表示パネルの上側に表示されるべき表示フレームが格納され、＃３バンク３２には液晶表示パネルの下側に表示されるべき表示フレームが格納される。＃２バンク３３には液晶表示パネルの上側または下側に表示されるべき表示フレームが格納される。
【００６４】
パーソナルコンピュータ等からの画像データは、線順次にフレーム変調／ディザ回路１に入力する。フレーム変調／ディザ回路１は、第１の表示フレームおよび第２の表示フレームを構成する各データを出力する。第１の表示フレームのデータは書き込み用ＦＩＦＯ２のシフトレジスタ２１に入力し、第２の表示フレームのデータは書き込み用ＦＩＦＯ２のシフトレジスタ２４に入力する。書き込み用ＦＩＦＯ２のラッチ回路２２，２３にデータが設定されると、メモリ管理部４は、書き込み用ＦＩＦＯ２からデータをバス１１に順次出力させる。フレーム変調／ディザ回路１は、図９（ａ），（ｂ）に示すように、入力フレームの１周期間に、２表示フレームのデータを並行して出力する。前半の期間では、第１の表示フレームおよび第２の表示フレームにおける液晶表示パネルの上側に表示されるべき画像データが出力される。
【００６５】
図９（ｃ）〜（ｅ）に示すように、メモリ管理部４は、例えば、第１の表示フレームの最初の２４ライン分のデータ（第１の表示フレームのＡ領域に対応したデータ＝Ａ１）がＤＲＡＭ３における＃２バンク３２のブロック＃２に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの最初の２４ライン分のデータ（第２の表示フレームのＡ領域に対応したデータ＝Ａ２）がＤＲＡＭ３における＃１バンク３１のブロック＃１に設定されるように書き込みアドレスの制御を行う。図７に示すように、メモリ管理部４は、各ブロックにおいて、ローアドレス“０”のカラムアドレス“０”〜“６３”に、それぞれ１０画素分のデータを順次格納する。そして、カラムアドレス“６３”にデータを設定すると、次のそれぞれ１０画素分のデータをローアドレス“１”の各領域に設定する。
【００６６】
次に、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＢ領域に対応したデータ＝Ｂ１）がＤＲＡＭ３における＃２バンク３２のブロック＃３に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＢ領域に対応したデータ＝Ｂ２）がＤＲＡＭ３における＃１バンク３１のブロック＃２に設定されるように書き込みアドレスの制御を行う。
【００６７】
次いで、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＣ領域に対応したデータ＝Ｃ１）がＤＲＡＭ３における＃２バンク３２のブロック＃４に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＣ領域に対応したデータ＝Ｃ２）がＤＲＡＭ３における＃１バンク３１のブロック＃３に設定されるように書き込みアドレスの制御を行う。
【００６８】
続いて、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＤ領域に対応したデータ＝Ｄ１）がＤＲＡＭ３における＃２バンク３２のブロック＃５に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＤ領域に対応したデータ＝Ｄ２）がＤＲＡＭ３における＃１バンク３１のブロック＃４に設定されるように書き込みアドレスの制御を行う。
以上のようにして、１表示フレームがＤＲＡＭ３の所定の領域に格納されたことになる。
【００６９】
以上のようなメモリ書き込み動作と並行してメモリ読み出し動作が行われている。もちろん、厳密には、メモリ読み出し動作は、書き込み用ＦＩＦＯ２からＤＲＡＭ３へのデータ書き込みが行われていない期間、すなわち、フレーム変調／ディザ回路１からのデータが書き込み用ＦＩＦＯ２におけるシフトレジスタ２１，２４を通過している期間において実行される。
【００７０】
図１０は、ＤＲＡＭ３の各ブロックへのデータ書き込みの様子をデータ読み出しの様子とともに示す説明図である。図１０において、網点が施されたブロックからデータ読み出しがなされ、＊が付されたブロックに対してデータ書き込みがなされている。例えば、第１の入力フレーム期間における第１〜第４のスキャン期間において、上述したように、＃２バンク３２には第１の表示フレームの上側の画像データ（Ａ１，Ｂ１，Ｃ１，Ｄ１）が順次書き込まれ、＃１バンク３１には第２の表示フレームの上側の画像データ（Ａ２，Ｂ２，Ｃ２，Ｄ２）が順次データが書き込まれている。
【００７１】
そして、その期間において、メモリ管理部４は、書き込み対象ではないブロックから、既に設定されているデータを読み出す制御を行う。読み出されたデータは、読み出し用ＦＩＦＯ５に供給される。図１０（ｃ）〜（ｅ）に示されるように、１スキャン期間において、液晶パネルの上側の４領域に表示されるデータが設定されている４ブロックと、下側の４領域に表示されるデータが設定されている４ブロックとの計８ブロックからデータが読み出される。従って、４スキャン期間＝１表示フレーム期間において、各領域に表示されるデータが設定されている各ブロックから、４回のデータ読み出しが実行される。
【００７２】
読み出し用ＦＩＦＯ５は、液晶表示パネルの上側の偶数列、上側の奇数列、下側の偶数列、および下側の奇数列のそれぞれに対応した４系統のレジスタを有する。各レジスタには、同時選択される４行の各列の画像データが設定される。そして、読み出し用ＦＩＦＯ５は、タイミング制御部９のタイミング制御に応じて、液晶表示パネルの上側の偶数列、上側の奇数列、下側の偶数列、および下側の奇数列のそれぞれの選択行の画像データを列電圧信号発生器６に出力する。列電圧信号発生器６は、行選択パターン発生器７からの選択パターンと、４系統の４行１列の画像データとの排他的論理和演算を行い演算結果の加算値を出力する。上側の偶数列に関する出力は列ドライバ（図示せず）の偶数列を駆動する系列に出力され、上側の奇数列に関する出力は列ドライバの奇数列を駆動する系列に出力される。また、下側の偶数列に関する出力は列ドライバの偶数列を駆動する系列に出力され、下側の奇数列に関する出力は列ドライバの奇数列を駆動する系列に出力される。
【００７３】
図４（ｆ）に示すように、１スキャン期間内に、液晶表示パネルの上側および下側において、それぞれ、６０回の行電極駆動（サブグループの選択）が行われる。１回の行電極駆動で４ライン同時に駆動されるので、１スキャン期間内に、上側および下側において、それぞれ２４０ラインの行電極駆動が行われる。すなわち、全ラインについて行電極駆動が行われる。ただし、後述するように、ＤＲＡＭ３から、１スキャン期間内に、６１回の読み出しが行われる。また、図４（ｇ）に示すように、１回の行電極駆動に対応して、すなわち、１サブグループの選択期間内において、６４０／２（偶数列，奇数列）＝３２０回の読み出し用ＦＩＦＯ５から列電圧信号発生器６へのデータ転送が実行される。
【００７４】
図４（ｆ）に示すように、第６０サブグループ選択期間においてダミー読み出しが実行される。列電圧信号発生器６は、行選択パターン発生器７からの選択パターンと、ダミー読み出しの結果読み出された４系統の４行１列の画像データとの排他的論理和演算を行い演算結果の加算値を出力する。上側の偶数列に関する出力は列ドライバの偶数列を駆動する系列に出力され、上側の奇数列に関する出力は列ドライバの奇数列を駆動する系列に出力される。また、下側の偶数列に関する出力は列ドライバの偶数列を駆動する系列に出力され、下側の奇数列に関する出力は列ドライバの奇数列を駆動する系列に出力される。ただし、このとき、行電圧信号発生器８は、いずれの行電極も駆動しない。
このような制御によって、次のサブグループ選択期間の最初に印加される列電圧は、直前の列電圧と連続性のあるものとなる。従って、表示むらが低減される。
【００７５】
なお、この実施の形態ではＶＧＡパネルを駆動する場合について説明したが、この駆動回路は、他の方式の液晶表示パネルを駆動する場合にも適用できる。例えば、８００×６００画素のＳＶＧＡパネルを駆動する場合にも適用できる。例えば、ＳＶＧＡパネルを駆動する場合には、１ブロックは、８４×８００×３（ＲＧＢ）＝２０１，６００ビットで構成される。従って、ＤＲＡＭ３に求められる容量は、３×５×２０１，６００＝３，０２４，０００ビットである。また、サブグループ数を７７とし（ダミー読み出しのためのサブグループを含む。）、１サブグループ期間における読み出し用ＦＩＦＯ５の読み出し回数を４００とすればよい。
【００７６】
次に、この実施の形態におけるタイミング制御について説明する。タイミング制御部９における演算回路は、例えば、図１１（ａ）に示すように構成され、電源投入時等に、図１２（ｅ），（ｆ）に示されるようなｘ，ｙの値を決定する。既に説明したように、１スキャン期間内に、液晶表示パネルの上側および下側において、それぞれ、６０回の行電極駆動が行われる。１回の行電極駆動で４ライン同時に駆動されるので、１スキャン期間内に、上側および下側において、それぞれ２４０ラインの行電極駆動が行われる。すなわち、全ラインについて行電極駆動が行われる。１入力フレーム期間は、８スキャン期間に相当するので、１入力フレーム期間内で６０×８＝４８０回の行電極駆動が可能である。従って、１入力フレーム期間を、均等に４８０回の行電極駆動期間に割り振ることが望ましい。ただし、各スキャン期間内において、１回のダミーのサブグループが存在するので、実際には、１入力フレーム期間を、均等に４８８回の行電極駆動期間に割り振る。
【００７７】
ここでは、各行電極駆動期間を、ＶＧＡ＿ＣＬＫにもとづいて決定する。すなわち、あるＶ＿ＳＹＮＣの入力時点と次のＶ＿ＳＹＮＣの入力時点との間に入力するＶＧＡ＿ＣＬＫの数を、１／４８８したクロック数が、１行電極駆動期間に対応したクロック数である。ただし、２つのＶ＿ＳＹＮＣの入力の間に入力するＶＧＡ＿ＣＬＫの数は４８８の整数倍にならないので、ＶＧＡ＿ＣＬＫのｘ個分に対応した行電極駆動期間と、ｘ＋１個分に対応した行電極駆動期間とが発生する。１入力フレーム期間におけるｘ＋１個分に対応した行電極駆動期間の数が、ｙである。演算回路は、そのように定義されたｘ，ｙの値を決定する。そのときに入力するＶ＿ＳＹＮＣおよびＶＧＡ＿ＣＬＫにもとづいてｘ，ｙの値が決定されるので、入力画像信号の周波数が、いかなる値であっても、ＭＬＳ法によるメモリ読み出しおよび電極駆動が可能になる。
【００７８】
図１１（ａ）に示す構成の演算回路において、Ａカウンタ１１１は、Ｖ＿ＳＹＮＣによって一旦リセットされる。すなわち、Ｖ＿ＳＹＮＣの入力時点からカウントを開始する。そして、４８８個のＶＧＡ＿ＣＬＫをカウントすると、キャリ信号を出力する。Ａカウンタ１１１のキャリ信号は、Ｂカウンタ１１２のカウントイネーブル信号となる。カウントイネーブル信号は、ＶＧＡ＿ＣＬＫの１周期分有意になるので、その間に、Ｂカウンタ１１２には、１クロック分のＶＧＡ＿ＣＬＫが入力する。すなわち、Ｂカウンタ１１２のカウント値は１増える。そして、Ａカウンタ１１１は、再度初期値０からカウントを始める。
【００７９】
従って、図１１（ｂ）に示すように、Ｂカウンタ１１２のカウント値は、［４８８クロック分のＶＧＡ＿ＣＬＫ］が何回入力したかを示す。以上の動作が繰り返される。次にＶ＿ＳＹＮＣが入力したときに、Ｂカウンタ１１２のカウント値はラッチ回路１１３にラッチされる。また、Ａカウンタ１１１のカウント値はラッチ回路１１４にラッチされる。ラッチ回路１１３にラッチされた値は、あるＶ＿ＳＹＮＣが入力した時点と次にＶ＿ＳＹＮＣが入力した時点との間において、すなわち１入力フレーム期間において入力した［４８８クロック分のＶＧＡ＿ＣＬＫ］の回数を示す。また、ラッチ回路１１４にラッチされた値は、４８８クロックに満たない端数分を示す。
【００８０】
従って、［ラッチ回路１１３にラッチされた値］×４８８＋［ラッチ回路１１４にラッチされた値］は、１入力フレーム期間において入力したＶＧＡ＿ＣＬＫの数を示す。すなわち、［ラッチ回路１１３にラッチされた値］をｘとし、［ラッチ回路１１４にラッチされた値］をｙとすれば、１入力フレーム期間において入力したＶＧＡ＿ＣＬＫの数＝（ｘ＋１）×ｙ＋（ｘ）×（４８８−ｙ）を満たす。よって、上記定義どおりのｘ，ｙが得られる。このようにして決定されたｘ，ｙの各値は、タイミング制御部９に供給される。
【００８１】
図１３はタイミング制御部９の一構成例を示すブロック図である。図に示すように、カウンタ９１は、Ｖ＿ＳＹＮＣでリセットされ、Ｈ＿ＳＹＮＣのクロック数をカウントする。カウント値が「２４０」になると、カウンタ９１は、キャリ信号を出力する。この時点は、図４におけるｔ１の時点である。読み出し用ＦＩＦＯ５からのデータの読み出しおよび液晶表示パネルの駆動のタイミング制御は、この時点を基準に実行される。すなわち、図４に示すように、４８０個のＶＧＡ＿ＥＮが入力している期間の中間の時点となる。このように、ＶＧＡ＿ＥＮが入力している期間の中間の時点を、読み出しおよび液晶表示パネルの駆動のタイミング制御の基準とすることにより、ＤＲＡＭ３の１画面分の領域を半分にして用いるといったメモリの効率的な使い方ができる。
【００８２】
カウンタ９１のキャリ信号の出力を契機として、カウンタ９３が設定値からダウンカウントを始める。設定値は、プリセッタ９２によって設定された値である。プリセッタ９２は、最初はカウンタ９３に（ｘ＋１）を設定する。従って、カウンタ９３は、（ｘ＋１）個のＶＧＡ＿ＣＬＫをカウントすると、ボロー信号を発生する。この時点は、１サブグループ期間が経過した時点である。ボロー信号は、カウンタ９４，９５のクロック信号となる。カウンタ９５は、６１個の入力クロックをカウントすると、キャリ信号を発生する。この時点は、１スキャン期間が終了した時点である。なお、カウンタ９４のカウント値は比較器１０１でｙと比較され、それらが一致した場合には、プリセッタ９２は、カウンタ９３に供給される設定値をｘに変更する。
【００８３】
カウンタ９５は、カウンタ９３のボロー信号をカウントする。従って、そのカウント値はサブグループの番号を示す値である（図１２（ｄ）参照）。カウンタ９５は、６１個の入力クロックをカウントするとキャリ信号を発生する。そのキャリ信号は、カウンタ９６のクロック信号となる。従って、カウンタ９６のカウント値はスキャンの番号を示す値である（図１２（ｃ）参照）。カウンタ９６のキャリ信号は、カウンタ１０２のクロック信号となる。従って、カウンタ１０２のカウント値は表示フレームの番号を示す値である（図１２（ｂ）参照）。
【００８４】
カウンタ９７は、カウンタ９１のキャリ信号の出力を契機として、ＶＧＡ＿ＣＬＫのカウントを開始する。そして、６４０個のＶＧＡ＿ＣＬＫをカウントするとカウントをやめる。そして、フリップフロップ９８の出力を有意でない状態にする。フリップフロップ９８の出力は、図１４（ｄ）に示すＣＬＫ＿ＥＮに相当する。よって、ＣＬＫ＿ＥＮをゲート信号とする論理和回路９９を介するＶＧＡ＿ＣＬＫは、図１４（ｅ）に示すようなＭＬＳ＿ＣＬＫとなる。ＭＬＳ＿ＣＬＫは、分周器１００で分周されて１／２ＭＬＳ＿ＣＬＫとなる。
【００８５】
以上のようにして、図１２（ｃ）に示すようなスキャンの番号、図１２（ｄ）に示すようなサブグループの番号、図１２（ｅ）に示すようなタイミング、図１４（ｃ）に示すような１／２ＭＬＳ＿ＣＬＫ、図１４（ｅ）に示すようなＭＬＳ＿ＣＬＫが得られる。得られた各信号およびタイミングは、フレーム変調／ディザ回路１、書き込み用ＦＩＦＯ２、メモリ管理部４、読み出し用ＦＩＦＯ５、列電圧信号発生器６、行選択パターン発生部７および行電圧信号発生器８に供給される。
【００８６】
例えば、列電圧信号発生器６は、図１４（ｂ），（ｃ）に示すように、１／２ＭＬＳ＿ＣＬＫにもとづいて、読み出し用ＦＩＦＯ５に格納されているしたデータを取り込む。同時に、行選択パターン発生部７は、行選択パターンを列電圧信号発生器６に出力する。行選択パターン発生部７は、上側の偶数列、上側の奇数列、下側の偶数列、下側の奇数列のそれぞれ４ビットのデータと入力された行選択パターンとのビットごとの排他的論理和をとり、演算結果を加算する。そして、各加算結果を列ドライバに出力する。同時に、行選択パターン発生部７は、行選択パターンを行電圧信号発生器８に出力する。行電圧信号発生器８は、図１２（ｅ）における１期間の間、行ドライバを介して行電極を駆動する。図１２（ｅ）における１期間は、例えば、カウンタ９３のあるボロー信号の出力時点から次のボロー信号の出力時点までの期間として決定される。
【００８７】
メモリ管理部４は、ＭＬＳ＿ＣＬＫを用いてＤＲＡＭ３のデータ読み出し制御を行う。また、ＣＬＫ＿ＥＮが有意でない期間において、書き込み用ＦＩＦＯ２からＤＲＡＭ３へのデータ転送制御を行う。
【００８８】
以上のように、この駆動回路は、ＤＲＡＭ３から液晶表示パネルに至るデータの転送制御における同期を、ＭＬＳ＿ＣＬＫを用いてとるように構成されているので、従来の構成に比べて精度よくタイミング制御を行うことができる。また、タイミング制御の基準時点をＶ＿ＳＹＮＣが入力した時点と離しているので、Ｖ＿ＳＹＮＣのばらつきの影響を受けにくい。また、Ｖ＿ＳＹＮＣの入力の直後や直前の画像信号が入力されない期間を避けることになるので、ＤＲＡＭ３の領域の有効利用を図ることができる。
【００８９】
なお、この実施の形態では６４０×４８０画素を表示するＶＧＡを例にとって説明したが、ＳＶＧＡやその他の方式による画像信号を扱うこともできる。その場合には、ｘ，ｙの各値や各カウンタにおけるカウント値が異なるものの、この実施の形態による同期方式の考え方を適用できる。
【００９０】
実施の形態２．
図１５は、ＤＲＡＭ３のメモリ空間の他の構成を示す説明図である。図に示すように、ＤＲＡＭ３内の領域は、二つの領域に分けられる。一方は、偶数フレームの画像データを格納する偶フレームメモリ３４であり、９つのブロックに分けられる。他方は、奇数フレームの画像データを格納する奇フレームメモリ３５であり、５つのブロックに分けられる。ＶＧＡ方式の場合には、１ブロックは、７２×６４０×３（ＲＧＢ）＝１３８，２４０ビットで構成される。従って、この場合には、ＤＲＡＭ３に求められる容量は、（９＋５）×１３８，２４０＝１，９３５，３６０ビットである。なお、駆動回路の全体構成は、図１に示す構成と同様である。
【００９１】
次に動作について説明する。
図１６は、ＤＲＡＭ３へのデータ書き込み方法を示す説明図である。図１６において、例えば、Ａ１は、第１の表示フレームにおける液晶表示パネルの上側のＡ領域に表示されるべき各データを示す。また、例えば、Ｕ１は、液晶表示パネルの上側に表示されるべき第１の表示フレームを示し、Ｌ１は、液晶表示パネルの下側に表示されるべき第１の表示フレームを示す。図１６に示すように、偶フレームメモリ３４には各表示フレームのうちの偶数フレームの画像データが格納され、奇フレームメモリ３５には各表示フレームのうちの奇数フレームの画像データが格納される。なお、Ａ領域ないしＨ領域の定義は、図８に示したとおりである。
【００９２】
パーソナルコンピュータ等からの画像データは、線順次にフレーム変調／ディザ回路１に入力する。フレーム変調／ディザ回路１は、第１の表示フレームおよび第２の表示フレームを構成する各データを出力する。第１の表示フレームのデータは書き込み用ＦＩＦＯ２のシフトレジスタ２１に入力し、第２の表示フレームのデータは書き込み用ＦＩＦＯ２のシフトレジスタ２４に入力する。書き込み用ＦＩＦＯ２のラッチ回路２２，２３にデータが設定されると、メモリ管理部４は、書き込み用ＦＩＦＯ２からデータをバス１１に順次出力させる。フレーム変調／ディザ回路１は、図１６（ａ），（ｂ）に示すように、入力フレームの１周期間に、２表示フレームのデータを並行して出力する。前半の期間では、第１の表示フレームおよび第２の表示フレームにおける液晶表示パネルの上側に表示されるべき画像データが出力される。
【００９３】
図１６（ｃ）〜（ｄ）に示すように、メモリ管理部４は、例えば、第１の表示フレームの最初の２４ライン分のデータ（第１の表示フレームのＡ領域に対応したデータ＝Ａ１）がＤＲＡＭ３における奇フレームメモリ３５のブロック＃２に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの最初の２４ライン分のデータ（第２の表示フレームのＡ領域に対応したデータ＝Ａ２）がＤＲＡＭ３における偶フレームメモリ３４のブロック＃１に設定されるように書き込みアドレスの制御を行う。
【００９４】
次に、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＢ領域に対応したデータ＝Ｂ１）がＤＲＡＭ３における奇フレームメモリ３５のブロック＃３に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＢ領域に対応したデータ＝Ｂ２）がＤＲＡＭ３における偶フレームメモリ３４のブロック＃２に設定されるように書き込みアドレスの制御を行う。
【００９５】
次いで、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＣ領域に対応したデータ＝Ｃ１）がＤＲＡＭ３における奇フレームメモリ３５のブロック＃４に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＣ領域に対応したデータ＝Ｃ２）がＤＲＡＭ３における偶フレームメモリ３４のブロック＃３に設定されるように書き込みアドレスの制御を行う。
【００９６】
続いて、メモリ管理部４は、第１の表示フレームの次の７２ライン分のデータ（第１の表示フレームのＤ領域に対応したデータ＝Ｄ１）がＤＲＡＭ３における奇フレームメモリ３５のブロック＃５に設定されるように書き込みアドレスの制御を行う。また、第２の表示フレームの次の７２ライン分のデータ（第２の表示フレームのＤ領域に対応したデータ＝Ｄ２）がＤＲＡＭ３における偶フレームメモリ３４のブロック＃４に設定されるように書き込みアドレスの制御を行う。
以上のようにして、１表示フレームがＤＲＡＭ３の所定の領域に格納されたことになる。
【００９７】
以上のようなメモリ書き込み動作と並行してメモリ読み出し動作が行われている。もちろん、厳密には、メモリ読み出し動作は、書き込み用ＦＩＦＯ２からＤＲＡＭ３へのデータ書き込みが行われていない期間、すなわち、フレーム変調／ディザ回路１からのデータが書き込み用ＦＩＦＯ２におけるシフトレジスタ２１，２４を通過している期間において実行される。
【００９８】
図１７は、ＤＲＡＭ３の各ブロックへのデータ書き込みの様子をデータ読み出しの様子とともに示す説明図である。図１７において、網点が施されたブロックからデータ読み出しがなされ、＊が付されたブロックに対してデータ書き込みがなされている。例えば、第１の入力フレーム期間における第１〜第４のスキャン期間において、上述したように、奇フレームメモリ３５には第１の表示フレームの上側の画像データ（Ａ１，Ｂ１，Ｃ１，Ｄ１）が順次書き込まれ、偶フレームメモリ３４には第２の表示フレームの上側の画像データ（Ａ２，Ｂ２，Ｃ２，Ｄ２）が順次データが書き込まれている。
【００９９】
そして、その期間において、メモリ管理部４は、書き込み対象ではないブロックから、既に設定されているデータを読み出す制御を行う。読み出されたデータは、読み出し用ＦＩＦＯ５に供給される。図１６（ｃ）〜（ｄ）に示されるように、１スキャン期間において、液晶パネルの上側の４領域に表示されるデータが設定されている４ブロックと、下側の４領域に表示されるデータが設定されている４ブロックとの計８ブロックからデータが読み出される。従って、４スキャン期間＝１表示フレーム期間において、各領域に表示されるデータが設定されている各ブロックから、４回のデータ読み出しが実行される。
【０１００】
読み出し用ＦＩＦＯ５、列電圧信号発生器６および行電圧信号発生器８等は、第１の実施の形態の場合と同様に動作する。以上のようにして、ＤＲＡＭ３の１５ブロックによって読み出しおよび書き込み制御が実現される。
【０１０１】
なお、この実施の形態ではＶＧＡパネルを駆動する場合について説明したが、この駆動回路は、他の方式の液晶表示パネルを駆動する場合にも適用できる。例えば、８００×６００画素のＳＶＧＡパネルを駆動する場合にも適用できる。例えば、ＳＶＧＡパネルを駆動する場合には、１ブロックは、８４×８００×３（ＲＧＢ）＝２０１，６００ビットで構成される。従って、ＤＲＡＭ３に求められる容量は、（９＋５）×２０１，６００＝２，８２２，４００ビットである。また、サブグループ数を７７とし（ダミー読み出しのためのサブグループを含む。）、１サブグループ期間における読み出し用ＦＩＦＯ５の読み出し回数を４００とすればよい。
【０１０２】
【発明の効果】
本発明によれば、液晶表示装置の駆動方法および液晶表示装置の駆動回路が、液晶表示素子における各領域に対応した画像データを各ブロックに書き込む制御を行うとともに書き込み対象になっていないブロックから順次画像データを読み出す構成になっているので、メモリとしてＤＲＡＭを使用しつつ実質的に高いフレーム周波数でメモリからデータを読み出せる効果がある。
【０１０３】
液晶表示装置の駆動回路が、メモリからデータを読み出すフレーム内で同時にメモリにデータを書き込むことを許容するようにした際に必要なメモリ容量を満足する数よりも１ブロック以上もしくは２ブロック以上多いメモリブロックを含むようになっている場合には、シングルスキャンまたはデュアルスキャンを行う際に、メモリとしてＤＲＡＭを使用しつつ実質的に高いフレーム周波数でメモリからデータを読み出せる効果がある。
【０１０４】
液晶表示装置の駆動回路が、メモリの各領域が液晶表示素子の片側における領域の数よりも多いブロックを有する場合にも、メモリとしてＤＲＡＭを使用しつつ実質的に高いフレーム周波数でメモリからデータを読み出せる効果がある。
【０１０５】
液晶表示装置の駆動回路が、メモリの各領域のうち一領域を液晶表示素子の上側または下側に表示される画像データを格納し、他の各領域のうちの一方に液晶表示素子の上側に表示される画像データを格納し、他の各領域のうちの他方に液晶表示素子の下側に表示される画像データを格納する構成になっている場合には、メモリ間のデータ転送を必要とせず、より簡略化された回路構成で駆動回路を実現できる効果がある。
【０１０６】
液晶表示装置の駆動回路が、メモリの各領域のうちの一方の領域に各表示フレームのうちの奇数フレームの画像データを格納し、他方の領域に各表示フレームのうちの偶数フレームの画像データを格納する構成になっている場合には、メモリ間のデータ転送を必要とせず、より簡略化された回路構成で駆動回路を実現できる効果がある。また、メモリ容量をより低減できる。
【０１０７】
液晶表示装置の駆動回路が、入力画像データに同期したクロック信号を用いてタイミング制御の同期をとるタイミング制御手段を備えた構成になっている場合には、従来の駆動回路に比べて、精度よくタイミング制御を実行できる効果がある。また、アナログ回路などを含まないので、ＬＳＩ化に適した駆動回路を構成できるという効果もある。
【０１０８】
液晶表示装置の駆動回路が、行電極駆動期間を定めるための値を生成する演算回路をさらに備えた構成となっている場合には、各行電極駆動期間を均等に設定でき、各行電極駆動期間において実効電圧値にばらつきが生じないという効果がある。
【０１０９】
液晶表示装置の駆動回路が、垂直同期信号入力後、所定の期間が経過したときをタイミング制御の基準点とする構成になっている場合には、安定した基準点を設定できるという効果がある。
【０１１０】
そして、液晶表示装置の駆動回路が、垂直同期信号入力後、１フレーム内の全水平同期信号のうちの中間にある水平同期信号の入力時点をタイミング制御の基準点とする構成になっている場合には、安定した基準点を設定できるとともに、メモリの有効活用を図ることが期待できる効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態による液晶表示装置の駆動回路の構成を示すブロック図である。
【図２】入力する画像フレーム、フレーム変調／ディザ回路１から出力される表示フレーム、ＤＲＡＭ３からのスキャン、およびサブグループの関係を示すタイミング図である。
【図３】駆動回路への入力信号を示すタイミング図である。
【図４】表示フレーム、スキャンおよびサブグループの関係を示すタイミング図である。
【図５】書き込み用ＦＩＦＯの構成を説明するための説明図である。
【図６】ＤＲＡＭのメモリ空間構成を示す説明図である。
【図７】１ブロックにおけるデータ格納方法を説明するための説明図である。
【図８】液晶表示パネルにおける表示領域を示す説明図である。
【図９】第１の実施の形態におけるＤＲＡＭへのデータ書き込み方法を示す説明図である。
【図１０】第１の実施の形態におけるＤＲＡＭの各ブロックへのデータ書き込みの様子をデータ読み出しの様子とともに示す説明図である。
【図１１】図１１（ａ）は、タイミング制御部における演算回路の一構成例を示すブロック図である。図１１（ｂ）は、演算回路が生成するｘ，ｙを説明するための説明図である。
【図１２】演算回路が生成するｘ，ｙとスキャン等との関係を示すタイミング図である。
【図１３】タイミング制御部の構成を示すブロック図である。
【図１４】サブグループと１／２ＭＬＳ＿ＣＬＫの関係を示すタイミング図である。
【図１５】第２の実施の形態におけるＤＲＡＭのメモリ空間構成を示す説明図である。
【図１６】第２の実施の形態におけるＤＲＡＭへのデータ書き込み方法を示す説明図である。
【図１７】第２の実施の形態におけるＤＲＡＭの各ブロックへのデータ書き込みの様子をデータ読み出しの様子とともに示す説明図である。
【図１８】列電極に印加される電圧波形のシーケンスの決め方を示す説明図である。
【図１９】従来の液晶表示装置の駆動回路の構成の一例を示すブロック図である。
【符号の説明】
３  ＤＲＡＭ
４  メモリ管理部
９  タイミング制御部
１１１  Ａカウンタ
１１２  Ｂカウンタ
１１３，１１４  ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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