(57)【特許請求の範囲】
【請求項１】
データの書き込み動作及び消去動作をＦＮトンネル現象を利用して行う不揮発性半導体記憶装置であって、
複数のワード線によって構成されたワード線群と複数のビット線によって構成されたビット線群が直交し、その交点にスタックゲート型のメモリセルがマトリクス状に配置され、各ワード線に沿って配置された複数のメモリセルのコントロールゲートが対応する各ワード線にそれぞれ接続され、各ビット線に沿って配置された複数のメモリセルのドレインが対応する各ビット線にそれぞれ接続され、且つマトリクス状に配置された全てのメモリセルのソースが共通接続されたメモリアレイ群からなり、該メモリセルの該コントロールゲートを基準電圧とし、該メモリセルが形成されているウエルに第１の電圧、該ドレインに第２の電圧を印加することによってデータの書き込みを行う一方、該コントロールゲートに第３の電圧を印加し、該ウエルを基準電圧とすることによってデータの消去を行う不揮発性半導体記憶装置において、
該第１の電圧、該第２の電圧及び該第３の電圧が全て正の電圧であり、且つ該第２の電圧が該第１の電圧よりも高く設定されるとともに、該第１の電圧がロジック用電源電圧以上に設定されている不揮発性半導体記憶装置。
【請求項２】
データの書き込み動作及び消去動作をＦＮトンネル現象を利用して行う不揮発性半導体記憶装置であって、
複数のワード線によって構成されたワード線群と複数のビット線によって構成されたビット線群が直交し、その交点にスタックゲート型のメモリセルがマトリクス状に配置され、各ワード線に沿って配置された複数のメモリセルのコントロールゲートが対応する各ワード線にそれぞれ接続され、各ビット線に沿って配置された複数のメモリセルのドレインが対応する各ビット線にそれぞれ接続され、各ビット線にドレインがそれぞれ接続された複数のメモリセルの各ソースが隣接する各ビット線にそれぞれ接続された仮想接地型メモリセルアレイ群からなり、ＦＮトンネル現象を利用して、該メモリセルの該コントロールゲートを基準電圧とし、該メモリセルが形成されているウエルに第１の電圧、該ドレインに第２の電圧を印加することによってデータの書き込みを行う一方、該コントロールゲートに第３の電圧を印加し、該ウエルを基準電圧とすることによってデータの消去を行う不揮発性半導体記憶装置において、
該第１の電圧、該第２の電圧及び該第３の電圧が全て正の電圧であり、且つ該第２の電圧が該第１の電圧よりも高く設定されるとともに、該第１の電圧がロジック用電源電圧以上に設定されている不揮発性半導体記憶装置。
【請求項３】
前記第１の電圧、前記第２の電圧及び前記第３の電圧は一の外部電圧源から供給され、該外部電圧源の電圧レベルは該第３の電圧であり、該第１の電圧は該第３の電圧からレギュレートされて供給される請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記データの書き込み時に、非選択メモリセルのワード線に前記第１の電圧を印加するようにした請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルが形成されているウエルはｐ型半導体層であり、該ウエルはｎ型半導体層に囲まれて、基板から電気的に分離されており、データの書き込み時に、該ｎ型半導体層に前記第１の電圧を印加するようにした請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項６】
前記コントロールゲートに層間絶縁膜を介してフローティングゲートが重畳され、該フローティングゲートが平坦な形状である請求項１又は請求項２記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、より詳しくは、ＦＮ−ＦＮ動作によるデータの書き込み動作及び消去動作を正の電圧のみで行うことができ、結果的に負電圧ポンプを不要とし、レイアウト面積を低減できる不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
最近、ＤＲＡＭ、フラッシュメモリ等を混載したロジックＬＳＩが注目されている。特に、フラッシュメモリは電気的に書き換えが可能であり、しかも、電源を切ってもデータが消えない点から、内部データの記憶用及びコード記憶用の両方の用途で利用される。
【０００３】
内部データ記憶用のフラッシュメモリは、ロジックＬＳＩの動作時にデータの記憶が行われが、単一電源化を図ることが重要である。この場合、使用するメモリ容量も大きく、フラッシュメモリの書き換えに必要な昇圧ポンプを用いることが可能である。即ち、昇圧ポンプのレイアウト面積に比して、メモリ部のレイアウト面積が大きいからである。
【０００４】
一方、コード記憶用のフラッシュメモリの場合は、バージョンアップ等のアップデート時に書き換えが行われるだけなので、書き換え回数は少ない。また、使用されるメモリ容量も小さい。このため、単一電源化に必要な昇圧ポンプを用いることができない。これは、昇圧ポンプのレイアウト面積に比して、メモリセルアレイ（以下ではアレイと略称する）の面積が小さいためである。
【０００５】
このような理由から、コード記憶用の場合、昇圧ポンプを用いて単一電源化を実現するよりも、ロジック電圧以外に、書き換え時に用いる高電圧を外部から導入し、２電源とする方が好ましいといえる。
【０００６】
ところで、フラッシュメモリとして、データの書き換えにＦＮ−ＦＮ動作を用いたものがあり、この方式のフラッシュメモリによれば、以下の利点を有する。
【０００７】
（１）不揮発性半導体記憶装置のレイアウト面積を縮小できる。
【０００８】
（２）書き換え動作をチャネルホットエレクトロンで行うと、大電流が必要になり、消費電力が大きくなるのに対し、ＦＮトンネル電流という微小電流を用いてデータの書き換えを行うので、低消費電力化を図ることができる。
【０００９】
以下に書き換えにＦＮ−ＦＮ動作を用いたフラッシュメモリの代表的なものを例示する。
【００１０】
（１）ＮＯＲ型のフラッシュメモリ
（２）ＮＡＮＤ型のフラッシュメモリ
（３）ＤＩＮＯＲ型のフラッシュメモリ
（４）ＡＮＤ型のフラッシュメモリ
（５）ＡＣＴ（Ａｓｙｍｔｒｉｃａｌ  Ｃｏｎｔａｃｔｌｅｓｓ  Ｔｒａｎｓｉｓｔｏｒ）型（＝仮想接地型）のフラッシュメモリ
（６）ＦＬＴＯＸ型のフラッシュメモリ
次に、例示した各フラッシュメモリの動作原理及び問題点について説明する。まず、図１２に基づきＮＯＲ型のメモリセルヘの書き込み動作、読み出し動作及び消去動作について説明する。
【００１１】
書き込み動作は、図１２（ａ）に示すように、コントロールゲートＣＧにＶｐｐ（例えば、１２Ｖ）を印加し、例えば、ドレインに６Ｖ、ソースに０Ｖを印加する。このようにコントロールゲートＣＧとドレインに高電圧を加えてメモリセルに電流を流す。この時、メモリセルを流れる電子の一部はドレイン付近の高電界により加速されてフローティングゲートＦＧに注入（チャネルホットエレクトロンの注入）される。
【００１２】
消去動作では、図１２（ｂ）に示すように、コントロールゲートＣＧを０Ｖ、ドレインをフローティング、ソースにＶｐｐ（１２Ｖ）を印加し、これによって、フローティングゲートＦＧから電子を引き抜き、メモリセルの閾値を低くする。
【００１３】
読み出し動作では、図１２（ｃ）に示すように、コントロールゲートＣＧにＶｃｃ（例えば、３Ｖ）、ドレインに１Ｖ、ソースに０Ｖを印加する。ここで、選択されたメモリセルが閾値の低いセルである場合は電流は流れ、閾値の高いセルである場合は電流は流れない。
【００１４】
ところで、ＮＯＲ型のフラッシュメモリは、データの消去時において、上記のようにソースに高電位をかけるため、ソース側拡散層の耐圧を高くする必要がある。このため、深い拡散が必要になる結果、セル面積縮小の妨げとなっていた。また、書き込み時の消費電力が大きいという問題点もある。
【００１５】
表１は、ＮＯＲ型のフラッシュメモリの書き込み時、消去時及び読み出し時における印加電圧条件をまとめたものである。
【００１６】
【表１】
0003558510.tif 000002
【００１７】
次に、ＮＡＮＤ型のフラッシュメモリの問題点について説明する。ＮＡＮＤ型のフラッシュメモリは、アレイ構成をＮＡＮＤとすることで、アレイのレイアウト面積を縮小化できる利点を有する反面、アレイ構成からビット線に多くの容量が付随し、ランダムアクセスが遅いという問題点を有する。このため、ランダムアクセス速度の高速なものが要求されるコード記憶用には向かない。
【００１８】
なお、ＤＩＮＯＲ型のフラッシュメモリ、ＡＮＤ型のフラッシュメモリ及びＡＣＴ型のフラッシュメモリは、基本的にＮＯＲ型アレイ構成で、ランダムアクセス速度は基本的に高速化が可能である。以下これらの基本的動作原理について述べる。
【００１９】
まず、ＤＩＮＯＲ型のフラッシュメモリは、「電子情報通信学会信学技報、１９９３年ＳＤＭ９３、ｐｐ１５」“３Ｖ単一電源ＤＩＮＯＲ型フラッシュメモリ”に開示されている。
【００２０】
図１はそのメモリセルの構造を示す。なお、図１は後述のように本発明が適用されるフラッシュメモリの構造を示すものである。
【００２１】
図１において、基板１の表面側には、ｎウエル２がコ字状に形成され、その内部にｐウエル３が形成されている。加えて、ｐウエル３の領域内には、ｎ＋のソース４及びｎ＋のドレイン５が形成されている。また、ソース４、ドレイン５間の基板１上に、トンネル酸化膜６を介して、フローティングゲートＦＧが形成されている。更に、フローティングゲートＦＧの上には、層間絶縁膜７を介してコントロールゲートＣＧが形成されている。
【００２２】
次に、このメモリセルの動作原理について説明する。
【００２３】
まず、書き込み動作は、図１３（ａ）に示すように、ｐウエル３に基準電圧Ｖｓｓ（例えば、０Ｖ）を印加する。そして、コントロールゲートＣＧに負の電圧Ｖｎｅｇ（例えば、−８Ｖ）を印加し、更に、ドレイン５に正の高電圧Ｖｐｄ（例えば、＋４Ｖ）を印加する。
【００２４】
これにより、ドレイン５とフローティングゲートＦＧの重なった部分で高電界が発生し、フローティングゲートＦＧから電子が引き抜かれる。この結果、閾値は低くなる（例えば、閾値は０Ｖ以上、１．５Ｖ以下）。
【００２５】
一方、消去動作では、ソース４に負の電圧Ｖｅｎ（例えば、−４Ｖ）を印加するため、基板１とソース４で順方向電圧にならないように、ｐウエル３に負の電圧Ｖｅｎを印加する。更に、コントロールゲートＣＧに正の高電圧Ｖｅｇ（例えば、８Ｖ）を印加し、ソース４及びチャネル部分で高電界を発生させ、チャネル全面からフローティングゲートＦＧに電子を注入し、閾値を高くする（例えば、閾値は４Ｖ以上）。
【００２６】
また、読み出し動作は、ドレイン５に１Ｖ、コントロールゲートＣＧに３Ｖを印加し、メモリセルに電流を流す。ここで、閾値の低い書き込まれたメモリセルであれば、電流が流れる。一方、閾値の高いメモリセルの場合は電流は流れない。従って、この状態をセンスアンプ等からなる読み出し回路でセンスし、データを読み出す。
【００２７】
表２は、ＤＩＮＯＲ型のフラッシュメモリの書き込み時、消去時及び読み出し時における印加電圧条件をまとめたものである。
【００２８】
【表２】
0003558510.tif 000003
【００２９】
次に、図１４に基づき上記動作をアレイの構成を用いて更に詳細に説明する。図１４に示すように、このアレイは、ビット線ＢＬ（ＢＬ０〜ＢＬｍ＋１）がメモリセルＭ（Ｍ００〜Ｍｎｍ）のドレインに接続され、コントロールゲートＣＧがワード線ＷＬ（ＷＬ０〜ＷＬｎ）に接続されており、その交点にメモリセルＭがマトリクス状に配設されている。なお、ソースは共通ソースヘ接続されるように構成されている。
【００３０】
次に、書き込み動作について説明する。ＤＩＮＯＲ型のフラッシュメモリでは、書き込み動作を高速化するために、１本のワード線ＷＬに接続された複数のメモリセルへの書き込みを同時に行う構成をとる。
【００３１】
図１５は電圧を印加した状態を示す。同図に示すように、ワード線ＷＬ０に接続されたメモリセルＭ００〜Ｍ０ｍに、データ“１”、“０”、“１”…“０”を書き込む場合、選択されたワード線ＷＬ０は−８Ｖである。また、非選択ワード線ＷＬ１、ＷＬ２…は基準電圧Ｖｓｓ（例えば、０Ｖ）である。
【００３２】
ビット線ＢＬはデータにより電圧が異なり、データが“１”の場合、書き込み電圧４Ｖがビット線ＢＬに出力される。一方、データが“０”の場合、書き込みを阻止するため、基準電圧Ｖｓｓ（例えば、０Ｖ）が出力される。よって、データ“１”のメモリセルのみが、上述したようなメカニズムにより、閾値が低下する。
【００３３】
消去動作は、図１４に示すアレイを一括消去することによって行われる。即ち、ビット線ＢＬをフローティング状態とし、ウエル及び共通ソースを−４Ｖとする。そして、全てのワード線ＷＬを８Ｖとして、上述したようなメカニズムによりフローティングゲートＦＧに電子が注入され、閾値が上昇する。
【００３４】
読み出し動作は、選択したワード線ＷＬ０のみ３Ｖ、非選択ワード線ＷＬ１〜ＷＬｎは０Ｖとする。読み出すべきメモリセルＭのドレインを１Ｖ、共通ソースを０Ｖとして、メモリセルに電流を流す。このような印加電圧条件によりデータの読み出しを行う。
【００３５】
次に、ＡＮＤ型のフラシュシュメモリの基本的動作原理について説明する。なお、このＡＮＤ型のフラシュシュメモリは、例えば、「電子情報通信学会信学技報、１９９３年、ＳＤＭ９３、ｐｐ３７」“３Ｖ単一電源６４Ｍビットフラッシュメモリ用ＡＮＤ型セル”や特開平６−７７４３７号公報に開示されている。
【００３６】
ここで、ＡＮＤ型のフラッシュメモリの基本的動作は、上記したＤＩＮＯＲ型のフラッシュメモリと同じである。従って、以下では異なる点を中心に説明する。上記文献に記載されたＡＮＤ型のフラッシュメモリの構造は、ｎウエルに囲まれた領域にｐウエルが存在するトリプルウエル構造を用いていない。これは、後述するが、消去時に、ドレインに負の電圧を印加しない方式をとるため、トリプルウエル構造を用いる必要がないためである。
【００３７】
表３は、ＡＮＤ型のフラッシュメモリの書き込み動作、消去動作及び読み出し動作時の電圧印加条件をまとめたものである。
【００３８】
【表３】
0003558510.tif 000004
【００３９】
書き込み動作及び読み出し動作については、上記のＤＩＮＯＲ型のフラッシュメモリと同じ電圧印加方式であり、ここでは説明を省略する。
【００４０】
一方、消去動作はＤＩＮＯＲ型のフラッシュメモリと異なる。そのメカニズムを、図１３（ｂ）に示す。同図からわかるように、ドレイン５、ソース４をフローティングとし、ワード線ＷＬに正の電圧を印加し、チャネルとフローティングゲートＦＧ間に高電界を発生させ、電子をフローティングゲートＦＧヘ注入する。結果として、閾値は高くなる。
【００４１】
また、上記文献に開示されているＡＮＤ型のフラッシュメモリでは、ワード線１本当たりの書き込み、消去を行うのでビットラインとソース線は図示されていないセレクトゲートトランジスタによって分割されている。ワード線１本当たりの消去を行うため、選択されているワード線に正の高電圧Ｖｐｐ（例えば、１２Ｖ）を印加し、これにより、上記したように、電子をフローティングゲートＦＧヘ注入し、ワード線１本分の消去を行う。また、アレイ全体のワード線全てに正の高電圧Ｖｐｐ（例えば、１２Ｖ）を印加すれば、ＤＩＮＯＲ型のフラッシュメモリと同じようにアレイ全体を一括して消去することができる。
【００４２】
次に、ＡＣＴ型のフラッシュメモリの基本的動作原理について説明する。なお、このＡＣＴ型のフラッシュメモリは、「ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇ，Ｐ２６７，（１９９５）」“Ａ  Ｎｅｗ  Ｃｅｌｌ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｓｕｂ−ｑｕａｔｅｒ  Ｍｉｃｒｏｎ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ”に開示されている。
【００４３】
このＡＣＴ型のフラッシュメモリの基本動作は、アレイのレイアウト面積を小さくするために、仮想接地型アレイを用いていることから、ＤＩＮＯＲ型のフラッシュメモリ及びＡＮＤ型のフラッシュメモリと少し異なる点がある。
【００４４】
図６はＡＣＴ型のフラッシュメモリの断面図を示す。なお、図６は後述する本発明に係るＡＣＴ型のフラッシュメモリの構造を示すものである。
【００４５】
図６に示すように、ソース４及びドレイン５の不純物濃度は、フローティングゲートＦＧ直下の領域と他の領域とで異なっている。なお、図１と対応する部分には同一の符号を付し、具体的な説明は省略する。
【００４６】
書き込み時は、コントロールゲートＣＧを負の電圧Ｖｎｅｇ（例えば、−８Ｖ）とし、ドレイン５側では、高濃度の拡散層ｎ＋に正の高電圧Ｖｐｄ（例えば、４Ｖ）を印加する。このため、図１６（ａ）にそのメカニズムを示すように、電子が引き抜かれ、閾値が低下する。つまり、この動作でデータがメモリセルに書き込まれる。
【００４７】
一方、ソース４側では、低濃度（ｎ−）であるため、正の高電圧Ｖｐｄが印加されても、電子は引き抜かれず、閾値は低下しない。つまり、書き込みが阻止される構造になっている。
【００４８】
次に、この動作の詳細を図７に基づき説明する。なお、図７は隣接するメモリセルとの関係を示しており、同図からわかるように、１つの拡散層（ｎ＋、ｎ−）を隣接する２つのメモリセルで共有している。つまり、あるメモリセルでは、その拡散層（ｎ＋、ｎ−）はドレイン５であり、隣接する他のメモリセルでは、ソース４である。
【００４９】
あるメモリセルにデータが書き込まれる場合、ドレイン５側ではＶｐｄ（例えば、４Ｖ）、ソース４側ではＶｐｄ又は書き込み阻止の電圧である。このメモリセルの書き込み動作を妨げないようにするため、ソース４側に書き込み阻止電圧が印加される場合、拡散層（ｎ＋、ｎ−）をフローティング状態とする必要がある。
【００５０】
消去動作は、図１６（ｂ）に示すように、拡散層（ソース４、ドレイン５）及びｐウエル３に負の電圧Ｖｅｎ（例えば、−４Ｖ）を印加し、コントロールゲートＣＧをＶｅｇ（例えば、＋８Ｖ）とする。これにより、チャネル層とフローティングゲートＦＧ間で高電界を発生させ、電子をフローティングゲートＦＧヘ注入する。
【００５１】
読み出し動作は、ドレイン５（又はソース４）にＶｂｓ（例えば、１Ｖ）、コントロールゲートＣＧにＶｃｃ（例えば、３Ｖ）を印加し、メモリセルに電流を流し、これをセンスし、データの読み出しを行う。
【００５２】
表４は、ＡＣＴ型のフラッシュメモリの書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものである。
【００５３】
【表４】
0003558510.tif 000005
【００５４】
次に、この動作の詳細を図１７に基づき説明する。なお、図１７はＡＣＴ型のフラッシュメモリで用いられるアレイ構成を示す。同図からわかるように、同一のワード線ＷＬ上のメモリセルにおいて、あるメモリセルは隣接するメモリセルのビット線ＢＬを共有している。例えば、ビット線ＢＬ１にはメモリセルＭ００とメモリセルＭ０１の両方が接続されている。
【００５５】
このアレイにおける書き込み動作について説明する。書き込み動作は、上記したＤＩＮＯＲ型のフラッシュメモリ及びＡＮＤ型のフラッシュメモリと同様に、ワード線ＷＬ１本当たりに接続された複数のメモリセルに対して同時に書き込みを行う。
【００５６】
図１７は、書き込みデータがそれぞれ“１”、“０”、“１”・・・“０”の場合のアレイの各ノードの印加電圧を示している。ワード線ＷＬ０につながるメモリセルＭ００〜Ｍ０ｍに書き込みを行う場合、ＷＬ０をＶｎｎ（例えば、−８Ｖ）とし、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…ＢＬｎにそれぞれ“４Ｖ”、“フローティング”、“４Ｖ”、…“フローティング”とする。この条件により、上記のようなデータの書き込みが行われる。
【００５７】
消去動作は、図１６に示すアレイの一括消去である。全てのビット線ＢＬ０〜ＢＬｍ＋１を−４Ｖとし、全てのワード線ＷＬ０〜ＷＬｎを８Ｖとする。この条件で、上記したようなメカニズムにより、フローティングゲートＦＧから電子が注入され、閾値が上昇する。
【００５８】
読み出し動作は、選択したワード線ＷＬを３Ｖ、非選択ワード線は０Ｖとする。読み出すべきメモリセルのドレインをＶｂｓ（例えば、１Ｖ）、ソースをＶｓｓ（例えば、０Ｖ）として、セルに電流を流す。例えば、ワード線ＷＬ０をＶｃｃ（例えば、３Ｖ）、ビット線ＢＬ０にＶｂｓ、ビット線ＢＬ１はＶｓｓとすることにより、メモリセルＭ００のデータを読み出すことが可能である。
【００５９】
次に、ＦＬＴＯＸ型のフラッシュメモリの基本的動作原理について説明する。図１９はＦＬＴＯＸ型のフラッシュメモリのセル構造を示す。基板１の表層部にはｎ＋のソース４とｎ＋のドレイン５が形成され、フィールド酸化膜６を介してフローティグゲートＦＧが形成されている。更に、フローティングゲートＦＧの上には、層間絶縁膜７を介してコントロールゲートＣＧが形成されている。
【００６０】
このようなセル構造を有するＦＬＴＯＸ型のフラッシュメモリは、例えば、「ＩＥＥＥ  ＩＳＳＣＣ  Ｄｉｇ  Ｔｅｃｈ．Ｐａｐ；ｐｐ１５２−１５３，１９８０年」、“１６ｋｂ  Ｅｌｅｃｔｒｉｃａｌ  Ｅｒａｓａｂｌｅ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ”に記載されている。
【００６１】
次に、このセル構造のフラッシュメモリを図２０に示すメモリセルアレイに適用した場合について説明する。このタイプのフラッシュメモリは、トリプルウェル構造ではなく、ウエルと基板１は同電位、つまり、ウエルは常にＶｓｓ（０Ｖ）である。
【００６２】
この場合の書き込みは、コントロールゲートＣＧにＶｓｓを印加し、書き込みデータ“１”でセルにデータを書き込みたい場合は、ビット線ＢＬにＶｐｐ（１２Ｖ）を印加する。これにより、フローティグンゲートＦＧとドレイン５間には高電界が発生し、フローティングゲートＦＧから電子が引き抜かれ、閾値は低下する。
【００６３】
一方、データが“０”の場合は、ビット線ＢＬにＶｉｎｈ（６Ｖ）を印加する。これにより、フローティングゲートＦＧとドレイン５間の電界が緩和され、閾値は高い状態に保たれる。
【００６４】
なお、ドレインディスターブを避けるために、非選択ワード線ＷＬにはＶｉｎｈが印加され、これによってドレインディスターブを緩和している。
【００６５】
一方、消去動作は、選択ブロックの全ワード線ＷＬにＶｐｐを印加し、ビット線ＢＬを０Ｖ、ソース線をフローティング状態として、ドレイン５サイドから電子を注入して閾値を高める。
【００６６】
なお、下記表５は、ＦＬＴＯＸ型のフラッシュメモリの書き込み時、消去時及び読み出し時における印加電圧条件をまとめたものである。
【００６７】
【表５】
0003558510.tif 000006
【００６８】
【発明が解決しようとする課題】
ところで、上述したＦＮ−ＦＮ動作を用いるＤＩＮＯＲ型のフラッシュメモリ、ＡＮＤ型のフラッシュメモリ及びＡＣＴ型のフラッシュメモリは、いずれも単一電源化を容易にするため、書き込み動作及び消去動作に負電圧を用いている。この負電圧は内部の負電圧ポンプで発生する。また、それらの動作には正の高電圧も用い、これもまた、昇圧ポンプを用いて内部で発生する。
【００６９】
上記したように、ロジックＬＳ１にフラッシュメモリを混載し、コード記憶用として用いるものでは、メモリ容量が小さいことから、これの動作のために、レイアウト面積の大きい昇圧ポンプ、負電圧ポンプを用いることができない。
【００７０】
また、外部から導入する電源は、ロジック用電源Ｖｃｃのロジック電源電圧以外に、書き換え時に必要な外部高電圧電源（正の高電圧、例えば、１２Ｖ）しか用いることができない。つまり、上記のＤＩＮＯＲ型のフラッシュメモリ、ＡＮＤ型のフラッシュメモリ及びＡＣＴ型のフラッシュメモリにおいては、負電圧を外部から供給することができない。この結果、上記した問題点を有する。
【００７１】
また、ＦＬＴＯＸ型のフラッシュメモリは、以下に示す問題がある。
【００７２】
（１）図１９に示すように、フローティングゲートＦＧの構造が複雑であるため、フローティングゲートＦＧのサイズが大きくなる。このため、セル面積の低減を図ることが困難になる。
【００７３】
（２）ドレイン５に高電圧が印加されるため、高耐圧用のドレイン５を形成する必要がある。このため、ドレイン領域が大きくなり、セル面積も大きくなる。
【００７４】
以上のように、ＦＬＴＯＸ型のフラッシュメモリでは、セル面積がＥＴＯＸ型のフラッシュメモリよりも更に大きくなるため、ＦＮ−ＦＮ型のフラッシュメモリのメリットの一つであるセル面積の低減を図ることができない。
【００７５】
本発明は、このような現状に鑑みてなされたものであり、データの書き込み動作時及び消去動作時に正の電圧を用い、負電圧ポンプを不要とし、結果的にレイアウト面積を低減でき、またドレイン側の耐圧も緩和できる不揮発性半導体記憶装置を提供することを目的とする。
【００７６】
本発明の他の目的は、フローティングゲートの形状が平坦形状であり、そのサイズを小さくできる結果、セル面積の一層の低減を図ることができる不揮発性半導体記憶装置を提供することにある。
【００７７】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、データの書き込み動作及び消去動作をＦＮトンネル現象を利用して行う不揮発性半導体記憶装置であって、複数のワード線によって構成されたワード線群と複数のビット線によって構成されたビット線群が直交し、その交点にスタックゲート型のメモリセルがマトリクス状に配置され、各ワード線に沿って配置された複数のメモリセルのコントロールゲートが対応する各ワード線にそれぞれ接続され、各ビット線に沿って配置された複数のメモリセルのドレインが対応する各ビット線にそれぞれ接続され、且つマトリクス状に配置された全てのメモリセルのソースが共通接続されたメモリアレイ群からなり、該メモリセルの該コントロールゲートを基準電圧とし、該メモリセルが形成されているウエルに第１の電圧、該ドレインに第２の電圧を印加することによってデータの書き込みを行う一方、該コントロールゲートに第３の電圧を印加し、該ウエルを基準電圧とすることによってデータの消去を行う不揮発性半導体記憶装置において、該第１の電圧、該第２の電圧及び該第３の電圧が全て正の電圧であり、且つ該第２の電圧が該第１の電圧よりも高く設定されるとともに、該第１の電圧がロジック用電源電圧以上に設定されていおり、そのことにより上記目的が達成される。
【００７８】
また、本発明の不揮発性半導体記憶装置は、データの書き込み動作及び消去動作をＦＮトンネル現象を利用して行う不揮発性半導体記憶装置であって、複数のワード線によって構成されたワード線群と複数のビット線によって構成されたビット線群が直交し、その交点にスタックゲート型のメモリセルがマトリクス状に配置され、各ワード線に沿って配置された複数のメモリセルのコントロールゲートが対応する各ワード線にそれぞれ接続され、各ビット線に沿って配置された複数のメモリセルのドレインが対応する各ビット線にそれぞれ接続され、各ビット線にドレインがそれぞれ接続された複数のメモリセルの各ソースが隣接する各ビット線にそれぞれ接続された仮想接地型メモリセルアレイ群からなり、ＦＮトンネル現象を利用して、該メモリセルの該コントロールゲートを基準電圧とし、該メモリセルが形成されているウエルに第１の電圧、該ドレインに第２の電圧を印加することによってデータの書き込みを行う一方、該コントロールゲートに第３の電圧を印加し、該ウエルを基準電圧とすることによってデータの消去を行う不揮発性半導体記憶装置において、該第１の電圧、該第２の電圧及び該第３の電圧が全て正の電圧であり、且つ該第２の電圧が該第１の電圧よりも高く設定されるとともに、該第１の電圧がロジック用電源電圧以上に設定されており、そのことにより上記目的が達成される。
【００７９】
好ましくは、前記第１の電圧、前記第２の電圧及び前記第３の電圧は一の外部電圧源から供給され、該外部電圧源の電圧レベルは該第３の電圧であり、該第１の電圧は該第３の電圧からレギュレートされて供給される構成とする。
【００８０】
また、好ましくは、前記データの書き込み時に、非選択メモリセルのワード線に前記第１の電圧を印加する構成とする。
【００８１】
また、好ましくは、前記メモリセルが形成されているウエルはｐ型半導体層であり、該ウエルはｎ型半導体層に囲まれて、基板から電気的に分離されており、データの書き込み時に、該ｎ型半導体層に前記第１の電圧を印加する構成とする。
【００８２】
また、好ましくは、前記コントロールゲートに層間絶縁膜を介してフローティングゲートが重畳され、該フローティングゲートが平坦な形状である構成とする。
【００８３】
以下に、本発明の作用を説明する。
【００８４】
上記構成によれば、ＦＮ−ＦＮ動作によるフラッシュメモリ（不揮発性半導体記憶装置）へのデータの書き込み動作及び消去動作を正の電圧を印加するだけで行えるので、図４（ａ）、（ｂ）に対比して示すように、このフラッシュメモリの電圧系において、従来データの書き込み時に必要であった負電圧ポンプを省略することができる。この結果、レイアウト面積を大幅に低減することが可能になる。
【００８５】
加えて、本発明によれば、図４（ｂ）に示すように、カラムデコーダ１２及びロウデコーダ１１に負電圧を印加する必要がないので、その分、デコーダの回路構成を簡潔化できる利点もある。
【００８６】
また、メモリセルとして仮想接地型のメモリセルを用いる本発明の構成によれば、レイアウト面積を更に一層低減できる利点がある。
【００８７】
また、前記データの書き込み時に、非選択メモリセルのワード線に前記第１の電圧を印加する構成によれば、図５に示すように、レギュレータ回路が不要になるので、その分、より一層レイアウト面積を低減できる利点がある。
【００８８】
また、本発明では、データの書き込み動作時及び消去動作時に負電圧を用いないため、２重ウエル構造のトランジスタを使用する必要がない。このため、周辺回路部、特にロウデコーダ部及びカラムデコーダ部のレイアウト面積を低減できる利点がある。
【００８９】
また、本発明では、フローティングゲートが平坦な形状であるので、ＦＬＯＴＯＸ型のフラッシュメモリに比べて、そのサイズを小さくできる結果、セル面積の一層の低減を図ることができる。
【００９０】
【発明の実施の形態】
以下に本発明の実施の形態を図面に基づき具体的に説明する。
【００９１】
（実施形態１）
図１〜図５は本発明不揮発性半導体記憶装置の実施形態１を示す。図１は本実施形態１に係る不揮発性半導体記憶装置のメモリセルの構造を示しており、本実施形態１は本発明をＤＩＮＯＲ型のフラッシュメモリに適用した例を示す。
【００９２】
図１において、基板１の表面側には、ｎウエル２がコ字状に形成され、その内部にｐウエル３が形成されている。加えて、ｐウエル３の領域内には、ｎ＋のソース４及びｎ＋のドレイン５が形成されている。また、ソース４、ドレイン５間の基板１上に、トンネル酸化膜６を介して、フローティングゲートＦＧが形成されている。更に、フローティングゲートＦＧの上には、層間絶縁膜７を介してコントロールゲートＣＧが形成されている。
【００９３】
ここで、留意すべきは、メモリセルの形成されるｐウエル２はｎウエル３に囲まれたトリプルウエル内に形成されていなければならない点である。
【００９４】
次に、図２に基づき本実施形態１のメモリセルの基本動作について説明する。なお、下記の表６は、書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものである。
【００９５】
【表６】
0003558510.tif 000007
【００９６】
書き込み動作は、図２（ａ）に示すように、ｐウエル３に正の高電圧Ｖｐｄ（例えば、＋５Ｖ）を印加する。この時、ｐウエル３とトリプルウエル構造のｎウエル２が順方向バイアスとならないように、ｎウエル２に正の高電圧Ｖｐｄを印加する。ドレイン５には正の高電圧Ｖｐｐ（例えば、＋１２Ｖ）を印加する。更に、ソース４側をフローティングとし、コントロールゲートＣＧを基準電圧Ｖｓｓ（例えば、０Ｖ）とし、この電圧条件によりドレイン５とフローティングゲートＦＧの重なる部分で高電界を発生させる。この時、ｐウエル３に正の高電圧Ｖｐｄが印加されているため、ドレイン５側の耐圧を緩和することができる。
【００９７】
この結果、フローティングゲートＦＧから、電子が引き抜かれ、閾値が低下する。なお、ここで用いられる正の高電圧はすべて一の外部高電圧源（例えば、１２Ｖ）を電源としている。
【００９８】
次に、図３に基づき上記の電圧印加条件をアレイを用いて説明する。この場合も、１本のワード線ＷＬに接続された複数のメモリセルに対して同時に書き込みを行う。書き込みデータはそれぞれ“１”、“０”、“１”…“０”の場合である。
【００９９】
図３はアレイの各ノードの印加電圧を示しており、ワード線ＷＬ０につながるメモリセルＭ００〜Ｍ０ｍに書き込みを行う場合は、ワード線ＷＬ０を基準電圧Ｖｓｓ（例えば、０Ｖ）とし、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…ＢＬｎにそれぞれＶｐｐ（例えば、１２Ｖ）、Ｖｐｄ（例えば、５Ｖ）、Ｖｐｐ、…Ｖｐｄを印加する。
【０１００】
この時、ウエル電圧はＶｐｄであり、共通ソースをフローティング状態とする。また、非選択ワード線ＷＬ１〜ＷＬｎの電圧は全てＶｐｄである。この条件により、上記のようなデータの書き込みが行われる。
【０１０１】
ここで問題になるのはディスターブである。図３において、ゲートディスターブは、例えば、メモリセルＭ０１で受けており、ドレインディスターブはメモリセルＭ１０で受けている。メモリセルＭ１１等は、コントロールゲートＣＧ、ドレイン５、ウエル２、３の電圧がＶｐｄであり、この条件では、ディスターブは受けない。
【０１０２】
次に、ゲートディスターブ及びドレインディスターブの詳細について説明する。
【０１０３】
（１）ゲートディスターブ
このゲートディスターブは、上述のように、図３に示すメモリセルＭ０１の位置で受けるディスターブ条件である。これは、ワード線ＷＬ０が０Ｖでビット線ＢＬ１及び基板１が５Ｖである。このことは、基板１の電圧を基準として考えた場合、ビット線ＢＬ１及び基板１の電圧が０Ｖ、ワード線ＷＬ０が−５Ｖの時と同じ条件であることを意味している。
【０１０４】
ここで、上記の従来技術では、ゲートディスターブは−９Ｖ程度であり、この場合において、閾値を１Ｖ低下させるのに必要な時間は、約１０ｓ程度である。本実施形態１においては、メモリセルの設計条件にもよるが、上記の条件で閾値を１Ｖ低下させるのには約１０００ｓ程度の時間が必要である。このため、本実施形態１においては、ゲートディスターブは実質的に無視できる。
【０１０５】
（２）ドレインスターブ
ドレインスターブは図３に示すメモリセルＭ０１の位置で受けるディスターブ条件である。これは、ワード線ＷＬ０が５Ｖ、ビット線ＢＬ１が１２Ｖ、基板１が５Ｖである。このことは、基板１の電圧を基準として考えた場合、ワード線ＷＬ０及び基板１が０Ｖ、ビット線ＢＬ１が７Ｖである時と同じ条件であることを意味している。
【０１０６】
この条件では、本実施形態１のメモリセルの設計条件にもよるが、閾値を１Ｖ変化させるのに約１００Ｓ程度要する。図示してないが、アレイ構成をメインビット線とサブビット線の構成とし、１つのサブビット線につながるメモリセル数を３２程度とし、１つのメモリセルの書き込み時間を約１０ｍｓとすると、受けるディスターブ時間は３００ｍｓ程度である。
【０１０７】
従って、２桁以上のマージンがあるので、ドレインディスターブも実質的に無視できる。
【０１０８】
消去及び読み出し動作は、従来技術の所で説明したＡＮＤ型のフラッシュメモリと同様であるので、ここでは省略する。
【０１０９】
次に、図４（ａ）、（ｂ）に基づき本実施形態１の効果を従来例と対比して説明する。なお、同図（ａ）は従来例の電圧系を示し、同図（ｂ）は本実施形態１の電圧系を示す。同図（ａ）、（ｂ）において、符号１０はアレイを示し、１１はロウデコーダを、１２はカラムデコーダを、１３はレギュレータ回路をそれぞれ示している。また、上述のように、従来例では書き込み時に負の電圧を必要とするので、同図（ａ）に示すように、負電圧ポンプ１４が設けられており、この点で本実施形態１の電圧系と明確に異なっている。
【０１１０】
同図（ａ）に示すように、従来例では書き込み時に負の電圧を必要とするため、外部電源Ｖｐｐ（例えば、１２Ｖ）を用いて負電圧を発生する。また、ビット線ＢＬの電圧はレギュレータ回路１３によりＶｐｐからレギュレートされ、Ｖｐｄへダウンコンバートされる。
【０１１１】
なお、消去時には、負電圧ポンプ１４及びレギュレータ回路１３は用いず、外部電源電圧Ｖｐｐがロウデコーダ１１に直接入力される。
【０１１２】
これに対して、本実施形態１においては、書き込み時は、同図（ｂ）に示すように、レギュレータ回路１３によって外部電源ＶｐｐからＶｐｓレギュレートされた電圧がカラムデコーダ１２、ロウデコーダ１１等に入力される。また、Ｖｐｐ電圧は直接カラムデコーダ１２ヘ入力されている。
【０１１３】
なお、消去時は、従来技術の場合と同様に、外部電源電圧Ｖｐｐがロウデコーダ１１に直接入力される。
【０１１４】
このように、本実施形態１の電圧系によれば、従来例では書き込み時に必要であった負電圧ポンプを省略することができるので、結果的にレイアウト面積を従来例よりも大幅に低減することが可能になる。
【０１１５】
更には、カラムデコーダ１２及びロウデコーダ１１に負電圧を印加しないので、その分、デコーダ部の回路構成を小型且つ簡潔なものにできる利点もある。
【０１１６】
なお、本実施形態１において、書き込み時のウエル２、３への印加電圧、非選択ビット線ＢＬへの印加電圧及び非選択ワード線ＷＬへの印加電圧をＶｐｓを用いないで、Ｖｃｃ（例えば、３Ｖ）を利用できるようにメモリセルを設計することが可能である。
【０１１７】
図５は、そのような場合の電圧系を示す。図４（ｂ）の場合と比較すると、レギュレータ回路１３が省略されており、その分、レイアウト面積を一層低減できる利点がある。
【０１１８】
なお、下記の表７は、図５の電圧系を用いた場合の、書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものである。
【０１１９】
【表７】
0003558510.tif 000008
【０１２０】
（実施形態２）
図６〜図１０は本発明不揮発性半導体記憶装置の実施形態２を示す。図６及び図７は本実施形態２に係る不揮発性半導体記憶装置のメモリセルの構造を示しており、本実施形態２は本発明をＡＣＴ型のフラッシュメモリに適用した例を示す。
【０１２１】
即ち、本発明を仮想接地型のメモリセルヘ適用した例を示す。このため、実施形態２の不揮発性半導体記憶装置のレイアウト面積は、実施形態１のレイアウト面積よりも小さくなっている。なお、実施形態１と対応する部分には同一の符号を付し、具体的な説明は省略する。
【０１２２】
次に、表７及び図８に基づき本実施形態２のメモリセルの基本動作を以下に説明する。なお、下記の表８は、書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものである。
【０１２３】
【表８】
0003558510.tif 000009
【０１２４】
書き込み動作は、図８（ａ）に示すように、ｐウエル３に正の高電圧Ｖｐｄ（例えば、＋５Ｖ）を印加する。この時、ｐウエル３とトリプルウエル構造のｎウエル２が順方向バイアスとならないように正の高電圧Ｖｐｄ（例えば＋５Ｖ）を印加する。なお、この印加電圧は実際にはＶｐｄ以上の電圧であればよい。
【０１２５】
更に、ドレイン５には正の高電圧Ｖｐｐ（例えば、＋１２Ｖ）を印加する。この時、ソース４側は、隣接するメモリセルのドレイン５とビット線ＢＬを共有しているので、Ｖｐｄ又はフローティング状態（又は５Ｖ）の電圧が印加される。
【０１２６】
そして、コントロールゲートＣＧを基準電圧Ｖｓｓ（例えば、０Ｖ）とし、この電圧条件によりドレイン５とフローティングゲートＦＧの重なる部分で高電界を発生させる。この結果、フローティングゲートＦＧから電子が引き抜かれ、閾値が低下する。なお、ここで用いられる正の高電圧はすべて外部高電圧源（例えば、＋１２Ｖ）を電源としている。
【０１２７】
次に、図９に基づき上記の電圧印加条件をアレイを用いて説明する。図９は本実施形態２で用いられるアレイの構成を示す。このアレイにおいても、書き込み動作は、１本のワード線ＷＬに接続された複数のメモリセルに対して同時に書き込むことによって行われる。
【０１２８】
図１０は、書き込みデータが“１”、“０”、“１”…“０”の場合におけるアレイの各ノードの印加電圧を示している。
【０１２９】
今、ワード線ＷＬ０につながるメモリセルＭ００〜Ｍ０ｍに同時にデータを書き込みを行う場合を想定すると、この場合は、ワード線ＷＬ０を基準電圧Ｖｓｓ（例えば、０Ｖ）とし、ビット線ＢＬ０、ＢＬ１、ＢＬ２、…ＢＬｎにそれぞれＶｐｐ（例えば、１２Ｖ）、フローティング又はＶｐｄ（例えば、５Ｖ）、Ｖｐｐ、…フローティング又はＶｐｄを印加する。この時、ウエル２、３への印加電圧はＶｐｄとする。また、非選択ワード線ＷＬ１、…ＷＬｎへの印加電圧は、全てＶｐｄとする。この電圧印加条件により、上記のようなデータの書き込みが行われる。
【０１３０】
ここで、本実施形態２において、問題になるディスターブについては、基本的に実施形態１で述べたものと同様であるので、ここでは説明は省略する。
【０１３１】
消去動作及び読み出し動作は、従来技術の所で説明したＡＣＴ型のフラッシュメモリの場合と同様である（図８（ａ）参照）。
【０１３２】
本実施形態２においても、図４（ｂ）に示すように、従来技術で必要であった負電圧ポンプ１４を省略できるので、実施形態１同様に従来技術に比べてレイアウト面積を低減できる利点がある。また、実施形態１同様に、カラムデコーダ１２及びロウデコーダ１１に負電圧を印加しないので、その分、デコーダ部の回路構成を簡潔なものにできる利点がある。
【０１３３】
また、実施形態１同様に、書き込み時のウエル２、３への印加電圧、非選択ビット線ＢＬへの印加電圧及び非選択ワード線ＷＬへの印加電圧をＶｐｓを用いないで、Ｖｃｃ（例えば、３Ｖ）を利用できるようにメモリセルを設計することが可能である。この場合は、図５に示すように、レギュレータ回路１３が不要になるので、レイアウト面積を更に一層低減できる利点がある。
【０１３４】
なお、下記の表９に、本実施形態２において、図５に示す電圧系を採用する場合の書き込み時、消去時及び読み出し時の印加電圧条件をまとめたものを示す。
【０１３５】
【表９】
0003558510.tif 000010
【０１３６】
加えて、本実施形態１及び本実施形態２においては、上述のように、書き込み動作時及び消去動作時に、負電圧を用いないため、２重ウエル構造のトランジスタを使用する必要がない。このため、周辺回路部、特にロウデコーダ部、カラムデコーダ部でのレイアウト面積を低減できる利点がある。以下に、その理由を図１８（ａ）、（ｂ）に示す従来例を例にとって説明する。
【０１３７】
ここで、図１８（ａ）はＮＡＮＤゲート２０とＣＭＯＳインバータ２１とからなるロウデコーダの回路例を示し、図１８（ｂ）はこのロウデコーダを構成するＣＭＯＳインバータ２１の構造例を示す。
【０１３８】
ＣＭＯＳインバータ２１に接続される端子Ｖ１にはＶｐｐ、Ｖｃｃ又はＶｓｓのいずれかが印加され、端子Ｖ２にはＶｓｓ、Ｖｎｅｇが印加される。行選択信号に応じて選択時には、ｐチャンネル型のトランジスタＴｐがオン状態になり、端子Ｖ１の電圧が出力される。一方、非選択時にはｎチャンネル型のトランジスタＴｎがオン状態になり、端子Ｖ２の電圧が出カされる。
【０１３９】
ここで、このＣＭＯＳインバータ２１は、同図（ｂ）に示すように、Ｐ形基板２３上に形成されたＮウエル領域２４内にＰウエル領域２５を形成し、その中にｎチャネル型のＭＯＳトランジスタを形成する２種ウエル構造になっている。これは、ＣＭＯＳインバータ２１の端子に負電圧を印加されたときに、基板２３と拡散層間が順バイアスになり、電流が流れて所定の電圧を出力できなくなるとい問題を防止するためである。
【０１４０】
なお、ドレインに負の電圧を印加する場合も、コラムデコーダ側にも２重ウエル構造のトランジスタを使用する必要がある。
【０１４１】
これに対して本発明は、書き込み動作及び消去動作のいずれの動作時にも負電圧を用いないため、上記した基板２３と拡散層間が順バイアスになり、電流が流れて所定の電圧を出力できなくなるという問題は生じないので、図１１に示すように、２重ウエル構造のトランジスタを使用する必要がない。この結果、周辺回路部、特にロウデコーダ部、コラムデコーダ部でのレイアウト面積を低減できるのである。
【０１４２】
【発明の効果】
以上の本発明不揮発性半導体記憶装置によれば、ＦＮ−ＦＮ動作によるフラッシュメモリへのデータの書き込み動作及び消去動作を正の電圧を印加するだけで行えるので、このフラッシュメモリの電圧系において、従来データの書き込み時に必要であった負電圧ポンプを省略することができる。この結果、本発明によれば、レイアウト面積を大幅に低減することが可能になる。
【０１４３】
加えて、本発明によれば、カラムデコーダ及びロウデコーダに負電圧を印加する必要がないので、その分、デコーダの回路構成を簡潔化できる利点もある。
【０１４４】
更に、本発明によれば、ドレイン側の耐圧を緩和できるため、ドレイン領域が小さくて済むので、より一層セル面積を低減できる利点がある。
【０１４５】
また、特に請求項２記載の本発明不揮発性半導体記憶装置によれば、メモリセルとして仮想接地型のメモリセルを用いる構成をとるので、レイアウト面積を更に一層低減できる利点がある。
【０１４６】
また、特に請求項４記載の本発明不揮発性半導体記憶装置によれば、データの書き込み時に、非選択メモリセルのワード線に第１の電圧を印加する構成をとるので、レギュレータ回路を省略できる。このため、その分、より一層レイアウト面積を低減できる利点がある。
【０１４７】
また、本発明不揮発性半導体記憶装置は、データの書き込み動作時及び消去動作時に負電圧を用いないため、２重ウエル構造のトランジスタを使用する必要がない。このため、周辺回路部、特にロウデコーダ部及びカラムデコーダ部のレイアウト面積を低減できる利点がある。
【０１４８】
また、特に請求項６記載の不揮発性半導体記憶装置によれば、フローティングゲートが平坦な形状であるので、ＦＬＯＴＯＸ型のフラッシュメモリに比べて、そのサイズを小さくできる結果、セル面積の一層の低減を図ることができる利点がある。
【図面の簡単な説明】
【図１】本発明の実施形態１を示す、フラッシュメモリのメモリ構造を示す断面図。
【図２】本発明の実施形態１を示す、（ａ）は書き込み動作を示す断面図、（ｂ）は消去動作を示す断面図。
【図３】本発明の実施形態１を示す、フラッシュメモリへの書き込み電圧を回路構成とともに示す図。
【図４】本発明の効果を従来技術と比較して説明する図であり、（ａ）は従来技術の電圧系を示すブロック図、（ｂ）は本発明の電圧系を示すブロック図。
【図５】本発明の実施形態１を示す、電圧系の変形例を示すブロック図。
【図６】本発明の実施形態２を示す、フラッシュメモリのメモリ構造を示す断面図。
【図７】本発明の実施形態２を示す、フラッシュメモリのワード線方向の断面図。
【図８】本発明の実施形態２を示す、（ａ）は書き込み動作を示す断面図、（ｂ）は消去動作を示す断面図。
【図９】本発明の実施形態２を示す、フラッシュメモリのアレイ構成を示す図。
【図１０】本発明の実施形態２を示す、フラッシュメモリへの書き込み電圧を回路構成とともに示す図。
【図１１】本発明で使用するトランジスタの構造を示す断面図。
【図１２】（ａ）〜（ｃ）はＮＯＲ型のフラッシュメモリに対するデータの書き込み動作、消去動作及び読み出し動作を簡略的に示す断面図。
【図１３】従来例を示す図であり、（ａ）は書き込み動作を示す断面図、（ｂ）は消去動作を示す断面図。
【図１４】従来例のメモリセルアレイの構成を示す図。
【図１５】従来例におけるフラッシュメモリへの書き込み電圧を回路構成とともに示す図。
【図１６】従来例を示す、（ａ）は書き込み動作を示す断面図、（ｂ）は消去動作を示す断面図。
【図１７】従来例を示す、フラッシュメモリへの書き込み電圧を回路構成とともに示す図。
【図１８】（ａ）はロウデコーダの従来例を示す回路図、（ｂ）はロウデコーダを構成するＣＭＯＳインバータの構造例を示す断面図。
【図１９】ＦＬＴＯＸ型のフラッシュメモリのセル構造を示す断面図。
【図２０】図１９のセル構造のフラッシュメモリが適用されるメモリセルアレイを示す回路図。
【符号の説明】
１  基板
２  ｎウエル
３  ｐウエル
４  ソース
５  ドレイン
６  トンネル酸化膜
７  層間絶縁膜
１０  メモリセルアレイ
１１  ロウデコーダ
１２  カラムデコーダ
１３  レギュレータ回路
ＣＧ  コントロールゲート
ＦＧ  フローティングゲート
ＢＬ  ビット線
ＷＬ  ワード線
【図１】
0003558510.tif 000011
【図２】
0003558510.tif 000012
【図３】
0003558510.tif 000013
【図４】
0003558510.tif 000014
【図５】
0003558510.tif 000015
【図６】
0003558510.tif 000016
【図７】
0003558510.tif 000017
【図８】
0003558510.tif 000018
【図９】
0003558510.tif 000019
【図１０】
0003558510.tif 000020
【図１１】
0003558510.tif 000021
【図１２】
0003558510.tif 000022
【図１３】
0003558510.tif 000023
【図１４】
0003558510.tif 000024
【図１５】
0003558510.tif 000025
【図１６】
0003558510.tif 000026
【図１７】
0003558510.tif 000027
【図１８】
0003558510.tif 000028
【図１９】
0003558510.tif 000029
【図２０】
0003558510.tif 000030