(57)【特許請求の範囲】
【請求項１】
画面を構成する画素単位の表示色を示すカラー画像データを複数画面分入力可能な画像データ入力手段と、
複数の系統を有し、各系統に対して前記画像データ入力手段により入力された複数画面分のカラー画像データの中の少なくとも１つの画面のカラー画像データを割り当て、各系統毎に割り当てられたカラー画像データを重ね合せて出力する画像分離手段と、
前記画像分離手段が出力する各系統のカラー画像データをそれぞれ演算する第１演算手段と、
特定色を示すカラーデータを記憶する特定色記憶手段と、
この特定色記憶手段に記憶されるカラーデータの値を順次変更する変更手段と、
前記第１演算手段の加算出力と前記特定色記憶手段から読み出されるカラーデータとを加算する第２演算手段と
を有することを特徴とする画像制御装置。
【請求項２】
前記画像分離手段は、各系統毎に割り当てられる各画面のカラー画像データに対して表示上の前後関係を表わす優先度を付与する優先度付与手段を含み、この優先度付与手段によって付与される優先度に応じてカラー画像データを重ね合せて出力することを特徴とする請求項１記載の画像制御装置。
【請求項３】
前記画像分離手段は、複数の系統の内の少なくとも１つの系統から出力されるカラー画像データが透明であるか否かを判定する透明判定手段と、
この透明判定手段にて透明判定された画素単位のカラー画像データを特定色のカラー画像データに置換して出力し、一方、透明判定されないカラー画像データはそのまま出力する複数の透明色変換手段と
を含むことを特徴とする請求項１記載の画像制御装置。
【請求項４】
前記第１演算手段は、前記画像分離手段から入力される各系統のカラー画像データの少なくとも１つをオフ状態に設定するオフ手段を有することを特徴とする請求項１記載の画像制御装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、例えば「目」、「口」や「鼻」等の顔の各部位を表示するための複数の表示面を有し、これら表示面を重ね合わせて形成される似顔絵像を画面表示する装置などに用いて好適な画像制御装置に関する。
【０００２】
【従来の技術】
周知のように、ビデオゲーム機などに用いられる画像制御装置では、表示すべき画面を複数の表示面から構成しており、例えば、画面背景色を形成するバックドロップ面上に背景面を形成するバックグラウンド面を置き、さらにその上に”キャラクタ”を移動表示させるオブジェクト面が置かれるようになっている。このようなレイヤ構造をなす各表示面は、１つに重ね合わされて表示画面を形成するため、動画表示に好都合な手法として多用されていることが知られている。
【０００３】
すなわち、レイヤ構造を持たない単一の表示面上でキャラクタ画像を動画表示する場合には、キャラクタ画像を移動させた後の背景部分が抜けてしまうが、レイヤ構造により表示画面を形成すれば、キャラクタ画像が移動しても、その背景部分が表示されるため、何の不都合も生じない。さらに、レイヤ構造による複数の表示面でそれぞれ動画表示させておき、そのうち必要な表示面だけを選択して画面表示すると、動画表示される画像を登場させたり、消失させる等の特殊効果が容易に得られる利点も兼ね備えている。
【０００４】
【発明が解決しようとする課題】
さて、このような従来の画像制御装置では、レイヤ構造の各表示面に種々の変更を加えて各様な表示効果を得ており、その一態様として画面表示される画像を半透明から徐々に消失させる消失効果が知られている。表示面を半透明状態から次第に消失させる手法としては、表示面を構成する画素単位のカラーデータに対して特定の単一色のカラーデータを加算し、このカラーデータの値を徐々に大きくしていき、画像を特定色中にフェードインさせるようにしている。
【０００５】
ところで、こうした消失効果を、複数の表示面を重ね合わせたカラー画像に付与するためには、重ね合わせたカラー画像を形成するカラーデータに対して徐々に値が大きくなる単一色のカラーデータを加算することになる。特に、複数の表示面の内、特定の表示面の画像だけに消失効果を付与する際には、その表示面を形成するカラーデータに対してのみ、徐々に値が大きくなる特定色のカラーデータを加算しなければならない。
【０００６】
しかしながら、従来の構成においては、特定の画像に対してのみ、例えば全ての画像を重ね合わせた後の画像のみ、あるいは予め定められた画像のみに上述した消失効果を付与し得るだけであって、任意に選択した表示面の画像に対して消失効果を付与するには、装置構成自体を変更しなければならない。このため、装置構成を変更せずに任意の表示面の画像を半透明から徐々に消失させる消失効果を付与できる画像制御装置が待望されている。
本発明は、上述した事情に鑑みてなされたもので、装置構成を変更せずに任意の表示面の画像を半透明から徐々に消失させる消失効果を付与できる画像制御装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、画面を構成する画素単位の表示色を示すカラー画像データを複数画面分入力可能な画像データ入力手段と、複数の系統を有し、各系統に対して前記画像データ入力手段により入力された複数画面分のカラー画像データの中の少なくとも１つの画面のカラー画像データを割り当て、各系統毎に割り当てられたカラー画像データを重ね合せて出力する画像分離手段と、前記画像分離手段が出力する各系統のカラー画像データをそれぞれ演算する第１演算手段と、特定色を示すカラーデータを記憶する特定色記憶手段と、この特定色記憶手段に記憶されるカラーデータの値を順次変更する変更手段と、前記第１演算手段の加算出力と前記特定色記憶手段から読み出されるカラーデータとを加算する第２演算手段とを有することを特徴としている。
【０００８】
上記請求項１に従属する請求項２に記載の発明では、前記画像分離手段は、各系統毎に割り当てられる各画面のカラー画像データに対して表示上の前後関係を表わす優先度を付与する優先度付与手段を含み、この優先度付与手段によって付与される優先度に応じてカラー画像データを重ね合せて出力することを特徴とする。
【０００９】
また、請求項１に従属する請求項３に記載の発明では、前記画像分離手段は、複数の系統の内の少なくとも１つの系統から出力されるカラー画像データが透明であるか否かを判定する透明判定手段と、この透明判定手段にて透明判定された画素単位のカラー画像データを特定色のカラー画像データに置換して出力し、一方、透明判定されないカラー画像データはそのまま出力する複数の透明色変換手段とを含むことを特徴とする。
【００１０】
さらに、請求項１に従属する請求項４に記載の発明では、前記第１演算手段は、前記画像分離手段から入力される各系統のカラー画像データの少なくとも１つをオフ状態に設定するオフ手段を有することを特徴としている。
【００１１】
【作用】
本発明では、画像データ入力手段がカラー画像データを複数画面分入力すると、画像分離手段は各系統に入力された複数画面分のカラー画像データの中の少なくとも１つの画面のカラー画像データを割り当てると共に、各系統毎に割り当てられたカラー画像を指定順序で重ね合せて出力し、第１演算手段が各系統のカラー画像を半透明状態で重ね合わた表示画像を形成する一方、第２演算手段がこの表示画像に特定色を半透明で重ね合わせる。そして、変更手段が特定色記憶手段に記憶されるカラーデータの値を順次変更すると、表示画像が特定色に溶明する。これにより、装置構成を変更せずとも、任意の表示面の画像を半透明から徐々に消失させる消失効果を付与することが可能になる。
【００１２】
【実施例】
以下、図面を参照して本発明の実施例について説明する。
Ａ．実施例の構成
（１）全体構成
図１は、本発明の一実施例による画像制御装置１の全体構成を示すブロック図である。画像制御装置１は、後述する構成要素１０〜２０に基づき生成されるコンポジットビデオ信号ＳＶおよびオーディオ信号ＳＡをディスプレイ装置２に供給する。ディスプレイ装置２は、例えば通常のテレビジョン受像機、あるいはサウンドシステムを備えるＶＤＴ（ビデオ・ディスプレイ・ターミナル）であり、画像制御装置１側から供給されるコンポジットビデオ信号ＳＶに応じた画像を画面表示する一方、オーディオ信号ＳＡをＢＧＭあるいは効果音等として放音する。
【００１３】
画像制御装置１において、１０は各種操作スイッチを備えるコントローラであり、操作者によるスイッチ操作に応じた操作信号を発生する。コントローラ１０には、各表示面にどのような画像を割り当てるかを指定したり、どのような表示態様で各表示面の画像を画面表示させるか等の表示態様を指定する操作スイッチの他、画面背景色の色相を次第に上げて表示画像をフェードイン（溶明）させる消失スイッチも設けられている。１１はコントローラ１０が発生する操作信号に基づき装置各部を制御するＣＰＵであり、その動作については後述する。なお、ＣＰＵ１１は図示されていないＤＭＡコントローラ等の周辺装置を含み、ＤＭＡ転送し得るように構成されている。
【００１４】
１２は、ＣＰＵ１１によってロードされる各種制御プログラムの他に、キャラクタ系の画像であるバックグラウンド画像ＢＧやオブジェクト画像ＯＢＪ、あるいはビットマップパターンを形成するビットマップ画像ＢＭが記憶されるＲＯＭである。１３はＣＰＵ１１の演算結果やフラグ値を一時記憶する各種レジスタから構成されるワークＲＡＭである。
１４はＣＰＵ１１の制御の下に表示制御するビデオ・ディスプレイ・プロセッサ（以下、ＶＤＰと称す）である。ＶＤＰ１４は、ＳＲＡＭ１５（スタティックＲＡＭ）およびＤＰ−ＲＡＭ１６（デュアルポートＲＡＭ）に格納される各種画像データに基づき、ＣＰＵ１１が指示する表示態様で画面表示するための表示データ（ＲＧＢデータ）を発生する。
【００１５】
ここで言う表示態様とは、設定されたプライオリティに基づき表示面同士の重なり具合を調整したり、重ねた表示面を半透明状態で表示させた後に消失効果を付与する等の形態を指す。つまり、ＶＤＰ１４では、ＣＰＵ１１が指定するプライオリティに従って表示面の前後関係を定め、これに基づいてＳＲＡＭ１５およびＤＰ−ＲＡＭ１６に格納される各種画像データを重ね合せてひとつの画面を形成する表示データ（ＲＧＢデータ）を発生するようにしており、その具体的な構成については追って詳述する。
【００１６】
ＳＲＡＭ１５は、ＣＰＵ１１の指示によりＲＯＭ１２側からＤＭＡ転送されてくるオブジェクト画像ＯＢＪあるいはバックグラウンド画像ＢＧを形成する画像データを一時記憶する。一方、ＤＰ−ＲＡＭ１６は、ＲＯＭ１２側からＤＭＡ転送されてくるビットマップ画像ＢＭを形成する画像データを一時記憶する。このＤＰ−ＲＡＭ１６は、画像データを高速に書き込み・読み出しする為に、書込みポートと読み出しポートとの両ポートを用いて画像データを書き込みながら読み出せる構成を備えている。
【００１７】
１７はエンコーダであり、上述したＶＤＰ１４から出力される表示データ（ＲＧＢデータ）をコンポジットビデオ信号ＳＶに変換して出力する。１８は音源処理回路である。音源処理回路１８は、ＣＰＵ１１の指示の下に、サウンドＲＡＭ１９に記憶されている波形データに基づいて楽音合成し、これによって得られる楽音データを次段のＤ／Ａ変換器２０に供給する。Ｄ／Ａ変換器２０は、音源処理回路１８から供給される楽音データをオーディオ信号ＳＡに変換して出力する。
【００１８】
（２）ＶＤＰ１４の構成
次に、図２を参照してＶＤＰ１４の構成について説明する。ＶＤＰ１４は、インタフェース部３０、画像発生部４０、同期制御部５０および表示制御部６０から構成されており、以下各部の構成について詳述する。
▲１▼インタフェース部３０の構成
インタフェース部３０は構成要素３１〜３３から形成される。３１はＣＰＵインタフェース部であり、ＣＰＵ１１側から供給される各種制御信号を入力してＶＤＰ１４の各部に供給する一方、ＶＤＰ１４側で発生する各種タイミングデータをＣＰＵ１１側へ出力する。３２はＳＲＡＭインタフェース部であり、上記ＣＰＵインタフェース部３１を介してＤＭＡ転送されるオブジェクト画像ＯＢＪあるいはバックグラウンド画像ＢＧをＳＲＡＭ１５側の指定アドレスへ書き込むと共に、ＣＰＵ１１の指示に応じてＳＲＡＭ１５側から読み出されるオブジェクト画像ＯＢＪあるいはバックグラウンド画像ＢＧを画像発生部４０（後述する）に供給する。
【００１９】
ここで、図３を参照してＳＲＡＭインタフェース部３２に接続されるＳＲＡＭ１５のメモリ構成について説明しておく。
ＳＲＡＭ１５には、記憶エリアＥＢＧ１〜ＥＢＧ２、記憶エリアＥＯＡ（１）〜ＥＯＡ（ｎ）および記憶エリアＥＯＢ（１）〜ＥＯＢ（ｎ）が設けられている。記憶エリアＥＢＧ１〜ＥＢＧ２には、それぞれバックグラウンド表示面ＢＧ−Ａ、バックグラウンド表示面ＢＧ−Ｂを形成するバックグラウンド画像データがそれぞれストアされる。また、記憶エリアＥＯＡ（１）〜ＥＯＡ（ｎ）には、オブジェクト表示面ＯＢＪ−Ａを形成するオブジェクト画像データがストアされる。
【００２０】
さらに、記憶エリアＥＯＢ（１）〜ＥＯＢ（ｎ）には、オブジェクト表示面ＯＢＪ−Ｂを形成するオブジェクト画像データがストアされる。オブジェクト表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂを形成する画像データは、例えば、３２ドット×３２ドットのオブジェクトセルを形成する色データであり、上記表示面ＯＢＪ−Ａ（あるいはＯＢＪ−Ｂ）には、こうしたオブジェクトセルが最大ｎ個（例えば、１２８個）表示し得るようになっている。
【００２１】
次に、再び図２に戻り、ＶＤＰ１４の構成について説明を進める。図２において、３３はＤＰ−ＲＡＭインタフェース部である。このインタフェース部３３は、ＣＰＵインタフェース部３１を介してＤＭＡ転送されるビットマップ画像ＢＭをＤＰ−ＲＡＭ１６側の指定アドレスへストアする一方、ＣＰＵ１１の指示に応じてＤＰ−ＲＡＭ１６側から読み出されるビットマップ画像ＢＭを画像発生部４０側（後述する）に供給する。
ＤＰ−ＲＡＭ１６には、図４（イ）に図示するように、記憶エリアＥＢＭ１〜ＥＢＭ２が設けられており、記憶エリアＥＢＭ１にはビットマップ表示面ＢＭ−Ａを形成するビットマップ形式の画像データが、記憶エリアＥＢＭ２にはビットマップ表示面ＢＭ−Ｂを形成するビットマップ形式の画像データが格納されるようになっている。
【００２２】
▲２▼画像発生部４０の構成
画像発生部４０は構成要素４１〜４４からなる。４１はオブジェクトアトリビュートメモリ部であり、オブジェクト表示面ＯＢＪ−Ａおよびオブジェクト表示面ＯＢＪ−Ｂに表示される各オブジェクトの「番号」と、その表示位置を表わす「座標値」とを記憶する。オブジェクトアトリビュートメモリ部４１は、図４（ロ）に図示するように、オブジェクト表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂに各々対応する記憶領域に分割されており、各表示面に対応する記憶領域は、表示するオブジェクトの「番号」が格納される記憶エリアＥＮＵＭと、表示位置を表わす「ＸＹ座標値」が格納される記憶エリアＥＬＯＣとから形成されている。このような形態でオブジェクトアトリビュートメモリ部４１に一時記憶されるオブジェクト属性は、上述したＣＰＵインタフェース部３１を介してＣＰＵ１１の指示に応じて更新される。
【００２３】
４２はオブジェクト表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂの各画像を水平走査タイミング毎に発生するオブジェクトジェネレータ部である。オブジェクトジェネレータ部４２は、２つのラインバッファを備えており、上記オブジェクトアトリビュートメモリ部４１に記憶されるオブジェクト属性を参照してＳＲＡＭ１５側より読み出す１水平走査ライン分の画像データ、すなわち、オブジェクト表示面ＯＢＪ−Ａに対応する画像データとオブジェクト表示面ＯＢＪ−Ｂに対応する画像データとをそれぞれラインバッファへ格納する。
また、このジェネレータ部４２では、両ラインバッファに格納される画像データを、後述する同期制御部６０から供給される同期信号に基づき水平ブランキング期間に次段の表示制御部５０（後述する）へ転送した後、次の走査ライン分の画像データを再びＳＲＡＭ１５側から読み出す処理を順次繰り返すようになっている。
【００２４】
４３はバックグラウンド表示面ＢＧ−Ａ，ＢＧ−Ｂの各画像を水平走査タイミング毎に発生するバックグラウンドジェネレータ部であり、上記ジェネレータ部４２と同様に２つのラインバッファを備える。このジェネレータ部４２では、ＳＲＡＭ１５側からバックグラウンド表示面ＢＧ−Ａに対応する画像データとバックグラウンド表示面ＢＧ−Ｂに対応する画像データとをそれぞれラインバッファへ格納して水平ブランキング期間に次段の表示制御部５０（後述する）へ転送した後、次の走査ラインに対応する画像データを再びＳＲＡＭ１５側から読み出す処理を順次繰り返す。
【００２５】
４４はビットマップ表示面ＢＭ−Ａ，ＢＭ−Ｂの各画像を水平走査ライン毎に発生するビットマップジェネレータ部であり、２つのラインバッファを備える。このジェネレータ部４３では、ＤＰ−ＲＡＭ１６側からビットマップ表示面ＢＭ−Ａ，ＢＭ−Ｂに各々対応する画像データをそれぞれラインバッファへ格納して水平ブランキング期間に次段の表示制御部５０（後述する）へ転送した後、次の走査ラインに対応する画像データを再びＳＲＡＭ１５側から読み出す処理を順次繰り返す。
【００２６】
このように、画像発生部４０では、オブジェクトアトリビュートメモリ部４１に記憶されるオブジェクト属性に対応した「オブジェクト表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ」と、「バックグラウンド表示面ＢＧ−Ａ，ＢＧ−Ｂ」と、「ビットマップ表示面ＢＭ−Ａ，ＢＭ−Ｂ」とからなる合計６表示面分の画像を生成する。これら表示面は、ひとつに重ねられて１表示画面を形成するものであり、その重なり具合を表わす前後関係は、表示面毎に付与されるプライオリティ（後述する）によって定まる。
例えば、図５に示す一例では、バックグラウンド表示面ＢＧ−Ｂに最も高いプライオリティが付与されて最も手前側に位置し、以下「ＯＢＪ−Ｂ」→「ＢＭ−Ａ」→「ＯＢＪ−Ａ」→「ＢＭ−Ｂ」→「ＢＧ−Ａ」の順にプライオリティが下がるに連れて奥側となる。なお、各表示面の重なり具合は、後述する表示制御部６０によって制御される。
【００２７】
▲３▼同期制御部５０の構成
同期制御部５０は、構成要素５１〜５４から構成される。５１はＶＤＰ１４内部で用いられる各種動作クロック信号を発生するオシレータ部である。５２はこのオシレータ部５１から供給されるクロック信号をカウントしてなる水平同期カウンタ値／垂直同期カウンタ値を発生する水平／垂直同期カウンタ部である。水平同期カウンタ値と垂直同期カウンタ値とは、図６に図示するように、それぞれ水平表示期間と垂直表示期間とを表わす値である。
【００２８】
５３はデコーダ部であり、水平／垂直同期カウンタ部５２が発生する水平同期カウンタ値／垂直同期カウンタ値をそれぞれデコードして水平同期信号および垂直同期信号を発生する。デコーダ部５３が発生する同期信号は次段のビデオ信号ジェネレータ部５４に供給される一方、上述した各ジェネレータ部４２〜４４および表示制御部６０にも供給されるようになっている。ビデオ信号ジェネレータ部５４は、水平同期信号および垂直同期信号を重畳したコンポジットビデオ信号ＳＶを発生する。
【００２９】
▲４▼表示制御部６０の構成
表示制御部６０は構成要素６１〜６４からなる。６１はプライオリティコントローラ部であり、上述した画像発生部４０が生成する６つの表示面（「ＯＢＪ−Ａ」，「ＯＢＪ−Ｂ」，「ＢＧ−Ａ」，「ＢＧ−Ｂ」，「ＢＭ−Ａ」，「ＢＭ−Ｂ」）についての重なり具合を制御する。このプライオリティコントローラ部６１は、後述するコントロールレジスタ群６４にストアされる表示制御データ（プライオリティＯＢＪｐｒｉおよびプライオリティＢＧｐｒｉ）に応じて各表示面の前後関係を定める。
【００３０】
ここで、図７を参照してプライオリティコントローラ部６１の概念構成について説明しておく。プライオリティコントローラ部６１は、シフトレジスタ的に動作するメモリ６１ａを備え、各バンクエリアＢ１〜Ｂ１１には指定プライオリティに対応する表示面の画像（１水平走査ライン分のカラーコード）がストアされる。これらバンクエリアＢ１〜Ｂ１１の内、バンクエリアＢ１に最も高いプライオリティの表示面が割り当てられ、これ以降はプライオリティ降順の表示面が割り当てられる。
【００３１】
本実施例の場合、予めバンクエリアＢ２，Ｂ４，Ｂ６，Ｂ９にそれぞれ「オブジェクト表示面ＯＢＪ−Ｂ」、「ビットマップ表示面ＢＭ−Ａ」、「ビットマップ表示面ＢＭ−Ｂ」、「バックグラウンド表示面ＢＧ−Ｂ」が固定的に割り当てられ、残りのバンクエリアＢ１，Ｂ３，Ｂ５，Ｂ７，Ｂ８，Ｂ１０に対して「オブジェクト表示面ＯＢＪ−Ａ」あるいは「バックグラウンド表示面ＢＧ−Ａ」が指定プライオリティに応じて割り当てられる。
すなわち、「オブジェクト表示面ＯＢＪ−Ａ」は、プライオリティＯＢＪｐｒｉの値に応じてバンクエリアＢ１，Ｂ５，Ｂ７，Ｂ１０のいずれかにストアされる。また、「バックグラウンド表示面ＢＧ−Ａ」は、プライオリティＢＧｐｒｉの値に応じてバンクエリアＢ３，Ｂ８のいずれかにストアされる。
【００３２】
プライオリティＯＢＪｐｒｉおよびプライオリティＢＧｐｒｉは、後述するコントロールレジスタ群６４のプライオリティレジスタＰＲＩＯにセットされる値である。このプライオリティレジスタＰＲＩＯは、ＣＰＵ１１によって内容が書き換えられるものであり、例えば、上記プライオリティＯＢＪｐｒｉが「１」，プライオリティＢＧｐｒｉが「０」とされた場合、「オブジェクト表示面ＯＢＪ−Ａ」がバンクエリアＢ５にセットされ、一方、「バックグラウンド表示面ＢＧ−Ａ」がバンクエリアＢ８にセットされる。この結果、各表示面の重なり具合は、図８に示す通り、「ＯＢＪ−Ｂ」が最も手前側となり、以降「ＢＭ−Ａ」→「ＯＢＪ−Ａ」→「ＢＭ−Ｂ」→「ＢＧ−Ａ」→「ＢＧ−Ｂ」の順に設定される。
【００３３】
結局、本実施例の場合、「オブジェクト表示面ＯＢＪ−Ａ」のレイヤ位置がプライオリティＯＢＪｐｒｉの値に応じて４通り有り、「バックグラウンド表示面ＢＧ−Ａ」のレイヤ位置がプライオリティＢＧｐｒｉの値に応じて２通り有るから、都合８通りに各表示面の重なり具合を変更させることが可能になる。なお、バンクエリアＢ１１に格納されるバックドロップＢＤは、表示面ではなく、背景となる表示面が透明であった時の背景色を決める単一色のカラーコードである。
【００３４】
次に、再び図２に戻り、表示制御部６０の構成について説明を進める。図において、６２はカラールックアップテーブル部であり、上述したプライオリティコントローラ部６１によって前後関係が定められた各表示面の画像データ（カラーコード）を表示データ（ＲＧＢデータ）に変換する。６３は上記テーブル部６２から供給される表示データ（ＲＧＢデータ）をＤ／Ａ変換してＲＧＢアナログ信号を発生するＤ／Ａ変換部である。６４は、ＣＰＵインタフェース部３１を介してＣＰＵ１１側から供給される各種表示制御データを一時記憶するコントロールレジスタ群である。コントロールレジスタ群６４には、上述したプライオリティＯＢＪｐｒｉおよびプライオリティＢＧｐｒｉ等、ＣＰＵ１１側から供給される各種表示制御データを一時記憶する複数のレジスタから構成されている。
【００３５】
ここで、図９〜図１１を参照してコントロールレジスタ群６４に設けられる主要レジスタの構成について説明する。まず、図９はディスプレイイネーブルレジスタＤＥＮＡの構成を示す図である。このレジスタＤＥＮＡは、上述した６つの表示面毎に表示するか否かを指定するデータがセットされる６ビット長のレジスタである。各ビットには、「０（ＯＦＦ：非表示）」あるいは「１（ＯＮ：表示）」のデータがセットされ、各ビット位置ＬＳＢ〜ＭＳＢは、それぞれ「オブジェクト表示面ＯＢＪ−Ｂ」、「オブジェクト表示面ＯＢＪ−Ａ」、「ビットマップ表示面ＢＭ−Ｂ」、「ビットマップ表示面ＢＭ−Ａ」、「バックグラウンド表示面ＢＧ−Ｂ」および「バックグラウンド表示面ＢＧ−Ａ」が対応付けられている。
【００３６】
次に、図１０は、αβイネーブルレジスタαβＥＮＡの構成を示す図である。レジスタαβＥＮＡは、前述した画像発生部４０が発生する各表示面を２系統（α系、β系）に分けた場合に、いずれの系統にするかを選択するデータを一時記憶するものである。レジスタαβＥＮＡは、各表示面毎にα系、β系のいずれを指定するデータ（［０：無効］，［１：有効］）がセットされるよう全１２ビット長で形成されている。なお、このレジスタαβＥＮＡにセットされるデータが意図するところについては後述する。
【００３７】
図１１（イ）は、プライオリティレジスタＰＲＩＯの構成を示す図である。レジスタＰＲＩＯは、全５ビット長で形成され、そのビット位置ＬＳＢには前述したプライオリティＢＧｐｒｉがセットされ、ビット位置２ＳＢ〜３ＳＢにはプライオリティＯＢＪｐｒｉがセットされる。ビット位置４ＳＢにはα系を表示するか否かを指定するデータＤｉｓｐ  ｅｎａｂｌｅ  α（［０：ブランク］，［１：α］）がセットされ、ビット位置ＭＳＢにはβ系を表示するか否かを指定するデータＤｉｓｐ  ｅｎａｂｌｅ  β（［０：ブランク］，［１：β］）がセットされる。
【００３８】
次に、図１１（ロ）は、ディスプレイモードレジスタＤＩＳＰの構成を示す図である。このレジスタＤＩＳＰは、２ビット長のレジスタであり、その下位ビットには後述する演算部７５においてα系の画像（表示データ）とβ系の画像（表示データ）とを加算するか、あるいはα系の画像からβ系の画像を減算するかを指定するデータＡＳ１（［０：加算］，［１：減算］）がセットされる。また、上位ビットには後述する後部演算部７７における加算処理あるいは減算処理を指定するデータＡＳ２（［０：加算］，［１：減算］）がセットされる。
【００３９】
（３）表示制御部６０の機能モデル構成
次に、本発明の要旨に係わる表示制御部６０の機能モデルについて説明する。さて、表示制御部６０は、コントロールレジスタ群６４に配設される上記各レジスタＤＥＮＡ、αβＥＮＡ、ＰＲＩＯおよびＤＩＳＰに一時記憶される各種表示制御データに応じてプライオリティコントローラ部６１、カラールックアップテーブル部６２およびＤ／Ａ変換部６３を制御する訳であるが、その制御はＶＤＰ１４内部にインプリメントされるマイクロコードによって実現される。
そこで、以下では、このマイクロコードに基づき構成要素６１〜６４を制御して「表示面間のプライオリティを任意に設定して表示態様を切換える」表示制御部６０の機能モデルについて説明する。
【００４０】
図１２は、表示制御部６０の機能モデル構成を示すブロック図であり、図２に示した各部と共通する要素には同一の番号を付している。この図において、８０−１〜８０−６はα／βセレクタである。α／βセレクタ８０−１，８０−２は、前述したビットマップジェネレータ部４４が発生するビットマップ表示面ＢＭ−Ａ，ＢＭ−Ｂの画像データ（カラーコード）をα系とβ系とに分離する。この系統分離は、上述したレジスタαβＥＮＡの５ＳＢ〜６ＳＢ（ＢＭ−Ａ），７ＳＢ〜８ＳＢ（ＢＭ−Ｂ）の値に応じてなされる。
【００４１】
また、α／βセレクタ８０−３，８０−４では、バックグラウンドジェネレータ部４３が発生するバックグラウンド表示面ＢＧ−Ａ，ＢＧ−Ｂの画像データ（カラーコード）を、レジスタαβＥＮＡのＬＳＢ〜２ＳＢ（ＢＧ−Ａ），３ＳＢ〜４ＳＢ（ＢＧ−Ｂ）の値に応じてα系とβ系とに分離する。さらに、α／βセレクタ８０−６，８０−６では、オブジェクトジェネレータ部４２が発生するオブジェクト表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂの画像データ（カラーコード）を、レジスタαβＥＮＡの９ＳＢ〜１０ＳＢ（ＯＢＪ−Ａ），１１ＳＢ〜ＭＳＢ（ＯＢＪ−Ｂ）の値に応じてα系とβ系とに分離する。
【００４２】
プライオリティコントロール部６１は、α系プライオリティコントローラ６１−１と、β系プライオリティコントローラ６１−２とから形成されており、両コントローラ６１−１，６１−２は、図７に図示した概念構成を有している。
α系プライオリティコントローラ６１は、レジスタＰＲＩＯに格納されるプライオリティＯＢＪｐｒｉ（２ＳＢ〜３ＳＢ）およびプライオリティＢＧｐｒｉ（ＬＳＢ）に応じてα系における表示面の前後関係（重なり順序）を定め、一方、β系プライオリティコントローラ６１−２はこれと同様、β系における各表示面の前後関係（重なり順序）を定める。
本実施例の場合、「オブジェクト表示面ＯＢＪ−Ａ」のレイヤ位置がプライオリティＯＢＪｐｒｉの値に応じて４通り変化し、「バックグラウンド表示面ＢＧ−Ａ」のレイヤ位置がプライオリティＢＧｐｒｉの値に応じて２通り変化するので、都合８通りのレイヤ構造として表示面の重なり具合を変更させ得る。
【００４３】
６２はカラールックアップテーブルであり、上記コントローラ６１−１，６１−２において前後関係が定められた各表示面の画像データ（カラーコード）を表示データに変換して出力する。なお、ここで言う表示データとは、各表示面の画像を形成する画素単位毎の色を示すＲＧＢデータ（カラーデータ）を指している。７０はコントローラ６１−１から供給される画像データ（カラーコード）が「透明（無色）」であるか否かを判定する透明判定部である。透明判定部７０は、「透明（無色）」の画像データ（カラーコード）を検出した場合、検出信号を発生する。７１は１５ビット長のＢＤカラーレジスタであり、所定の画面背景色を表わすカラーデータ（ＲＧＢ各５ビット）が格納されている。７２はバックドロップ混合部であり、上述した透明判定部７０が検出信号を発生した場合にのみ、ＢＤカラーレジスタ７１にセットされているカラーデータを次段へ出力し、それ以外の場合にはカラールックアップテーブル６２から供給されるカラーデータを次段へ供給するよう切換え動作する。
【００４４】
７３，７４はブランクＯＮ／ＯＦＦ部である。ブランクＯＮ／ＯＦＦ部７３，７４は、それぞれプライオリティレジスタＰＲＩＯの４ＳＢ、５ＳＢに格納されるデータＤｉｓｐ  ｅｎａｂｌｅ  α、Ｄｉｓｐ  ｅｎａｂｌｅ  βの値に応じて前段側から供給される表示データを出力するか否かを制御する。
つまり、ブランクＯＮ／ＯＦＦ部７３にあっては、データＤｉｓｐ  ｅｎａｂｌｅ  αが「０」の時にはα系の表示データを次段へ供給せず、「１」の場合にのみ次段へ出力する。同様に、ブランクＯＮ／ＯＦＦ部７４でも、データＤｉｓｐ  ｅｎａｂｌｅ  βが「０」の時にはβ系の表示データを次段へ供給せず、「１」の場合にのみ次段へ出力する。
【００４５】
７５は前述したディスプレイモードレジスタＤＩＳＰの下位ビット位置に格納されるデータＡＳ１に応じてα系の表示データとβ系の表示データとを加減算して出力する演算部であり、データＡＳ１が「０」の時に（α＋β）を算出し、「１」の時に（α−β）を算出する。７６は単一色のカラーデータを発生するモノカラーレジスタである。このレジスタ７６に格納されるカラーデータは、前述した消失効果を付与する際にＣＰＵ１１によって順次インクリメントされ、これにより表示されている画像を単一色によってフェードインさせるようになっている。
【００４６】
７７は演算部７５の出力と上記モノカラーレジスタ７６の出力とを加算あるいは減算して出力する後部演算部である。この演算部７７は、ディスプレイモードレジスタＤＩＳＰの上位ビット位置に格納されるデータＡＳ２が「０」の時に演算部７５の出力とモノカラーレジスタ７６の出力とを加算し、「１」の時に演算部７５の出力からモノカラーレジスタ７６の出力を減算する。
そして、この後部演算部７７から算出される表示データがＤ／Ａ変換器６３を介してＲＧＢアナログ信号に変換され、前述したエンコーダ１７に供給される。
【００４７】
Ｂ．実施例の動作
次に、ＣＰＵ１１の指示に基づき、上述した表示制御部６０（機能モデル）が表示面間のプライオリティを任意に設定して表示態様を切換える動作について説明する。
以下では、最初にＣＰＵ１１の概略動作について説明し、この後にＣＰＵ１１の指示に応じて表示制御する表示制御部６０（機能モデル）の動作について説明する。
【００４８】
（１）ＣＰＵ１１の基本動作
まず、本実施例による画像制御装置１に電源が投入されると、ＣＰＵ１１はＲＯＭ１２から対応する制御プログラムを読み出して自身にロードし、図１３に示すメインルーチンを実行してステップＳ１に処理を進める。ステップＳ１では、ワークＲＡＭ１３に設けられているワークエリアを初期化する一方、ＶＤＰ１４に対して内部のコントロールレジスタ群６４および画像発生部４０の内部メモリを初期化するよう指示する。
【００４９】
こうして装置各部のイニシャライズがなされた後に、操作者が表示態様を指定すべくコントローラ１０を操作したとする。そうすると、ＣＰＵ１１は、コントローラ１０から供給される操作信号に応じてコントロールレジスタ群６４の各レジスタ内容をステップＳ２〜Ｓ５を経て順次更新する。
すなわち、ステップＳ２では、ディスプレイイネーブルレジスタＤＥＮＡ（図９参照）に対して６つの表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ，ＢＭ−Ａ，ＢＭ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂ毎に表示するか否かを指定するデータをセットする。次いで、ステップＳ３に進むと、ＣＰＵ１１は、αβイネーブルレジスタαβＥＮＡ（図１０参照）に対して表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ，ＢＭ−Ａ，ＢＭ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂの表示系統をα系あるいはβ系のいずれにするかを指定するデータをセットする。
【００５０】
さらに、ステップＳ４では、プライオリティレジスタＰＲＩＯ（図１１（イ）参照）に、前述したプライオリティＢＧｐｒｉ（ＬＳＢ），プライオリティＯＢＪｐｒｉ（２ＳＢ〜３ＳＢ），データＤｉｓｐ  ｅｎａｂｌｅ  α（４ＳＢ），データＤｉｓｐ  ｅｎａｂｌｅ  β（ＭＳＢ）をセットする。そして、続くステップＳ５ではディスプレイモードレジスタＤＩＳＰ（図１１（ロ）参照）の下位ビットと下位ビットとに上述したデータＡＳ１，ＡＳ２をそれぞれセットする。
次いで、ＣＰＵ１１はステップＳ６に処理を進め、コントローラ１０の操作に応じて指定された各表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ，ＢＭ−Ａ，ＢＭ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂの各画像データを、ＲＯＭ１２からＳＲＡＭ１５およびＤＰ−ＲＡＭ１６へＤＭＡ転送する。
【００５１】
上記ステップＳ６において、ＳＲＡＭ１５およびＤＰ−ＲＡＭ１６にＤＭＡ転送された各表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ，ＢＭ−Ａ，ＢＭ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂの画像データは、前述した各ジェネレータ部４２〜４４（図２参照）を介して表示制御部６０に供給されて表示制御される。すなわち、上述したステップＳ２〜Ｓ５の処理によってコントロールレジスタ群６４の各レジスタＤＥＮＡ，αβＥＮＡ，ＰＲＩＯおよびＤＳＰに種々の表示制御データがセットされた表示制御部６０（図１２参照）が、表示制御データに応じて各表示面の表示態様を切換えるようにしており、その具体例については後述する。
【００５２】
次に、ＣＰＵ１１は、ステップＳ７に進み、コントローラ１０に配設される消失スイッチが操作されたか否かを判断する。ここで、当該スイッチが操作されていない場合には、判断結果が「ＮＯ」となり、このルーチンを完了する。
一方、消失スイッチが操作された時には、判断結果が「ＹＥＳ」となり、次のステップＳ８に処理を進める。ステップＳ８では、上述したモノカラーレジスタ７６のレジスタ値（カラーデータ）をインクリメントして画面色の輝度を上げ、続く、ステップＳ９ではインクリメントされたレジスタ値が所定値より大であるかどうかを判断する。ここで、レジスタ値が所定値より小さい時には判断結果が「ＮＯ」となり、再びステップＳ７に処理を戻し、一方、所定値より大であれば、画面表示された画像が単一色に埋れてフェードインすることで消失効果を得る訳である。
【００５３】
（２）表示制御部６０（機能モデル）の動作
次に、上述したＣＰＵ１１の処理によって各レジスタＤＥＮＡ，αβＥＮＡ，ＰＲＩＯおよびＡＳに表示制御データがセットされた表示制御部６０の動作について説明する。
ここでは、上述したステップＳ６の処理によって、ＳＲＡＭ１５およびＤＰ−ＲＡＭ１６に表示すべき画像が転送されているものとし、例えばＳＲＡＭ１５では図１４（イ）に示すように、バックグラウンド表示面ＢＧ−Ａ，ＢＧ−Ｂに対応する記憶エリアＥＢＧ１，ＥＢＧ２には、それぞれ図示形状の画像が記憶され、オブジェクト表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂに対応する記憶エリアＥＯＡ（１），ＥＯＢ（１）には、それぞれ図示形状の画像が記憶されているものとする。また、ＤＰ−ＲＡＭ１６では同図（ロ）に示すように、ビットマップ表示面に対応する記憶エリアＥＢＭ１，ＥＢＭ２には、それぞれ図示形状の画像が記憶されているものとする。
【００５４】
そして、上述したステップＳ２〜Ｓ５の処理に基づき、レジスタＤＥＮＡ，αβＥＮＡ，ＰＲＩＯおよびＤＩＳＰには、図１５に示す表示制御データがセットされたとする。
すなわち、ディスプレイイネーブルレジスタＤＥＮＡにおいては、６つの表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂ，ＢＭ−ＡおよびＢＭ−Ｂを表示させるべく、当該レジスタＤＥＮＡのＭＳＢ〜ＬＳＢの全ビット位置に「１」がセットされる。
【００５５】
αβイネーブルレジスタαβＥＮＡでは、α系に表示面Ａ群（ＢＧ−Ａ，ＯＢＪ−Ａ，ＢＭ−Ａ）を表示させ、β系に表示面Ｂ群（ＢＧ−Ｂ，ＯＢＪ−Ｂ，ＢＭ−Ｂ）を表示させるべく、対応するビット位置に「１」がセットされている。プライオリティレジスタＰＲＩＯでは、各表示面の前後関係を指定するプライオリティＢＧｐｒｉ（ＬＳＢ）およびプライオリティＯＢＪｐｒｉ（３ＳＢ〜２ＳＢ）にそれぞれ「１」、「０」がセットされる。
したがって、この例では６つの表示面間の重なり順序は、図８に示すように、手前から奥に「ＯＢＪ−Ｂ」→「ＢＭ−Ａ」→「ＯＢＪ−Ａ」→「ＢＭ−Ｂ」→「ＢＧ−Ａ」→「ＢＧ−Ｂ」の順になり、最も奥側が「バックドロップＢＤ」となる。また、当該レジスタＰＲＩＯの４ＳＢ，５ＳＢにあっては、α／β両系の表示データをそれぞれ演算部７６側に供給するため、データＤｉｓｐ  ｅｎａｂｌｅ  α，Ｄｉｓｐ  ｅｎａｂｌｅ  βが共に「１」とされている。
また、ディスプレイモードレジスタＤＩＳＰでは、α系の画像とβ系の画像とを半透明状態で加算するため、データＡＳ１に「０」がセットされ、かつ、消失効果を付与すべく、データＡＳ２には「０」がセットされる。
【００５６】
こうして各レジスタＤＥＮＡ，αβＥＮＡ，ＰＲＩＯおよびＡＳに表示制御データがセットされると、図１２に示す表示制御部６０（機能モデル）では、α／βセレクタ８０−１，８０−３，８０−５がそれぞれ表示面Ａ群（ＢＧ−Ａ，ＯＢＪ−Ａ，ＢＭ−Ａ）を選択し、α／βセレクタ８０−２，８０−４，８０−６がそれぞれ表示面Ｂ群（ＢＧ−Ｂ，ＯＢＪ−Ｂ，ＢＭ−Ｂ）を選択する。したがって、α系プライオリティコントローラ６１−１では、表示面Ａ群の前後関係を定め、β系プライオリティコントローラ６１−２では、表示面Ｂ群の前後関係を定める。
次いで、重なり順序が定められたα系の画像とβ系の画像とがそれぞれカラールックアップテーブル６２にて表示データ（ＲＧＢデータ）に変換され、この後演算部７５にてα系、β系の両表示データが加算される。そして、後部演算部７７がα系、β系の両表示データを加算した演算部７５の出力と、モノカラーレジスタ７６の出力とを加算する。
【００５７】
以上の処理をモデル化して表現すると、図１６のように図示できる。つまり、α系では表示面Ａ群（ＢＧ−Ａ，ＯＢＪ−Ａ，ＢＭ−Ａ）の重なり順序に基づき表示画像ＩＭαを形成し、β系では表示面Ｂ群（ＢＧ−Ｂ，ＯＢＪ−Ｂ，ＢＭ−Ｂ））の重なり順序に基づき表示画像ＩＭβを形成する。そして、これら表示画像ＩＭα，ＩＭβが演算部７５において加算されることによって、両者を半透明状態で重ね合わせた１つの表示画像ＤＩが形成され、さらに、この表示画像ＤＩに対してモノカラーレジスタ７６の出力が加算される。
表示画像ＤＩにレジスタ７６の出力を加えた場合、レジスタ値が所定値以下の時には、そのレジスタ値に対応する単一色が半透明となって表示画像ＤＩを透かして表示するが、前述した消失スイッチが操作された時にはレジスタ値が順次インクリメントされ、これによって表示画像ＤＩがその単一色に溶明してしまう消失効果が付与される。
【００５８】
このように、本実施例によれば、従来の装置のようにハードウェア構成を変更することなく、コントロールレジスタ群６４に格納される表示制御データを変更するだけで、プライオリティを任意に設定でき、かつ、任意の表示面の画像を半透明から徐々に消失させる消失効果を付与することが可能になっている。
なお、上述した実施例では、プライオリティＢＧｐｒｉおよびプライオリティＯＢＪｐｒｉでαβ両系の表示面の前後関係を定めているが、これに限らず、各系毎に異なるプライオリティＢＧｐｒｉおよびプライオリティＯＢＪｐｒｉを定義するようにしても良く、そのようにすれば、より多くの重なり具合を表示制御し得る。
【００５９】
【発明の効果】
本発明によれば、画像データ入力手段がカラー画像データを複数画面分入力すると、画像分離手段は各系統に入力された複数画面分のカラー画像データの中の少なくとも１つの画面のカラー画像データを割り当てると共に、各系統毎に割り当てられたカラー画像を指定順序で重ね合せて出力し、第１演算手段が各系統のカラー画像を半透明状態で重ね合わた表示画像を形成する一方、第２演算手段がこの表示画像に特定色を半透明で重ね合わせる。そして、変更手段が特定色記憶手段に記憶されるカラーデータの値を順次変更すると、表示画像が特定色に溶明するので、従来のように装置構成を変更することなく、任意の表示面の画像を半透明から徐々に消失させる消失効果を付与することができる。
【図面の簡単な説明】
【図１】本発明による一実施例の全体構成を示すブロック図である。
【図２】同実施例におけるＶＤＰ１４の構成を示すブロック図である。
【図３】同実施例におけるＳＲＡＭ１５のメモリ構成を説明するためのメモリマップである。
【図４】同実施例におけるＤＰ−ＲＡＭ１６およびオブジェクトアトリビュートメモリ部４１のメモリ構成を説明するためのメモリマップである。
【図５】同実施例における表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂ，ＢＭ−ＡおよびＢＭ−Ｂの重なり順序の一例を示す図である。
【図６】同実施例における同期制御部５０の水平同期カウンタ値および垂直同期カウンタ値の関係を示す図である。
【図７】同実施例におけるプライオリティコントローラ部６１の概念構成を示すブロック図である。
【図８】同実施例におけるプライオリティ制御例を説明するための図である。
【図９】同実施例におけるディスプレイレジスタＤＥＮＡのレジスタ構成を示す図である。
【図１０】同実施例におけるαβイネーブルレジスタαβＥＮＡのレジスタ構成を示す図である。
【図１１】同実施例におけるプライオリティレジスタＰＲＩＯおよびディスプレイモードレジスタＤＩＳＰのレジスタ構成を示す図である。
【図１２】同実施例における表示制御部６０の機能モデルを示すブロック図である。
【図１３】同実施例におけるＣＰＵ１１の動作を示すフローチャートである。
【図１４】同実施例におけるＳＲＡＭ１５およびＤＰ−ＲＡＭ１６に格納される各表示面ＯＢＪ−Ａ，ＯＢＪ−Ｂ，ＢＧ−Ａ，ＢＧ−Ｂ，ＢＭＮ−ＡおよびＢＭ−Ｂの画像例を示す図である。
【図１５】同実施例における表示制御部６０の一動作例に対応したレジスタ内容を示す図である。
【図１６】図１５に図示したレジスタ内容に対応する表示制御部６０の動作をモデル化した図である。
【符号の説明】
１１  ＣＰＵ（変更手段）
４２  オブジェクトジェネレータ部（画像データ入力手段）
４３  バックグラウンドジネレータ部（画像データ入力手段）
４４  ビットマップジェネレータ部（画像データ入力手段）
６１  プライオリティコントローラ部（画像分離手段）
６２  カラールックアップテーブル部（画像分離手段）
７０  透明判定部
７１  ＢＤカラーレジスタ
７２  バックドロップ混合部
７３〜７４  ブランクＯＮ／ＯＦＦ部
７５  演算部（第１演算手段）
７６  モノカラーレジスタ（特定色記憶手段）
７７  後部演算部（第２演算手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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