(57)【特許請求の範囲】
【請求項１】
選択ゲート線を含むゲート構造、および浮遊ゲートとワード線とを含むスタックトゲート構造が複数配置されるとともに、前記浮遊ゲートに容量結合するブースター電極が配置されたセルアレイ部を有し、
前記セルアレイ部において、選択ゲート線およびワード線方向に沿った素子領域の幅を前記選択ゲート線およびワード線方向に沿った浮遊ゲートの幅で規定するとともに、前記ブースター電極を前記ゲート構造と前記スタックトゲート構造との間および前記スタックトゲート構造間各々に埋め込み、前記ブースター電極を選択ゲート線およびワード線方向に沿って配線状としたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ゲート構造間のビット線がコンタクトされる拡散層にビット線コンタクト部を有し、このビット線コンタクト部に、前記ブースター電極と同一導電材料から構成されたプラグが形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート構造間のソース線がコンタクトされる拡散層にソース線コンタクト部を有し、このソース線コンタクト部に、前記ブースター電極と同一導電材料から構成されたソース線が形成されていることを特徴とする請求項１及び請求項２いずれかに記載の不揮発性半導体記憶装置。
【請求項４】
前記ワード線は第１導電膜と第２導電膜との積層構造を含み、前記第１導電膜は前記浮遊ゲートの上方のみにあることを特徴とする請求項１乃至請求項３いずれか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記ゲート構造の上部およびスタックトゲート構造の上部にキャップ層を有し、このキャップ層は前記ブースター電極の導電材料と異なる絶縁物を含むことを特徴とする請求項１乃至請求項４いずれか一項に記載の不揮発性半導体記憶装置。
【請求項６】
前記配線状のブースター電極は、一つのブースター電極として同時に制御されることを特徴とする請求項１乃至請求項５いずれか一項に記載の不揮発性半導体記憶装置。
【請求項７】
前記配線状のブースター電極は、独立したブースター電極として独立して制御されることを特徴とする請求項１乃至請求項５いずれか一項に記載の不揮発性半導体記憶装置。
【請求項８】
第１導電型の半導体基板上に、第１の導電膜およびこの第１の導電膜と前記基板とを絶縁する第１の絶縁膜とを少なくとも含んだ第１の膜状構造を形成する工程と、
前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、
前記素子分離用溝を絶縁物により埋め込む工程と、
前記第１の膜状構造および前記絶縁物の上に、選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域で前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、
前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、
前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、
前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、第３の導電膜を形成する工程と、
前記第３の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第３の導電膜を残す工程と、
前記ゲート構造間に残された前記第３の導電膜を除去し、前記第３の導電膜からなり、前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する領域にそれぞれ、前記第２の絶縁物を介して容量結合するブースター電極を形成する工程と  を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項９】
第１導電型の半導体基板上に、第１の導電膜およびこの第１の導電膜と前記基板とを絶縁する第１の絶縁膜とを少なくとも含んだ第１の膜状構造を形成する工程と、
前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、
前記素子分離用溝を絶縁物により埋め込む工程と、
前記第１の膜状構造および前記絶縁物の上に、選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域で前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、
前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、
前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、
前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、
前記複数の半導体活性領域のうち、ソース線に接続される第１領域およびビット線に接続される第２領域を露出させる工程と、
前記第２の絶縁膜上および前記第１、第２領域の露出した部分上に、第３の導電膜を形成する工程と、
前記第３の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第３の導電膜を残す工程と、
前記ゲート構造間のうち、前記第２領域に対応するゲート構造間に残された第３の導電膜を前記第２領域毎に分離し、前記第３の導電膜からなり、前記第１領域に電気的に接続されるソース線、前記第２領域に電気的に接続されるプラグ、および前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する第３領域にそれぞれ、前記第２の絶縁膜を介して容量結合するブースター電極を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１０】
第１導電型の半導体基板上に、第１の導電膜、この第１の導電膜と前記基板とを絶縁する第１の絶縁膜、および選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域では前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第１の膜状構造を形成する工程と、
前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、
前記素子分離用溝を絶縁物により埋め込む工程と、
前記第１の膜状構造および前記絶縁物の上に、前記第２導電膜と電気的に接続される第３の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、
前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２、第３の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、
前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、
前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、第４の導電膜を形成する工程と、
前記第４の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第４の導電膜を残す工程と、
前記ゲート構造間に残された前記第４の導電膜を除去し、前記第４の導電膜からなり、前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する領域にそれぞれ、前記第２の絶縁物を介して容量結合するブースター電極を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法
【請求項１１】
第１導電型の半導体基板上に、第１の導電膜、この第１の導電膜と前記基板とを絶縁する第１の絶縁膜、および選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域では前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第１の膜状構造を形成する工程と、
前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、
前記素子分離用溝を絶縁物により埋め込む工程と、
前記第１の膜状構造および前記絶縁物の上に、前記第２導電膜と電気的に接続される第３の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、
前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２、第３の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、
前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、
前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、
前記複数の半導体活性領域のうち、ソース線に接続される第１領域およびビット線に接続される第２領域を露出させる工程と、
前記第２の絶縁膜上および前記第１、第２領域の露出した部分上に、第４の導電膜を形成する工程と、
前記第４の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第４の導電膜を残す工程と、
前記ゲート構造間のうち、前記第２領域に対応するゲート構造間に残された第４の導電膜を前記第２領域毎に分離し、それぞれ前記第４の導電物からなり、前記第１領域に電気的に接続されるソース線、前記第２領域に電気的に接続されるプラグ、および前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する第３領域にそれぞれ、前記第２の絶縁膜を介して容量結合するブースター電極を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記第２の膜状構造は、前記第２の導電膜の上に形成され、前記第３の導電膜と異なる絶縁物で成るキャップ層を、さらに含むことを特徴とする請求項８および請求項９いずれかに記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記第２の膜状構造は、前記第３の導電膜の上に形成され、前記第４の導電膜と異なる絶縁物で成るキャップ層を、さらに含むことを特徴とする請求項１０および請求項１１いずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ブースタープレートと呼ばれる電極を有する、電気的書き換え可能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
ブースタープレートと呼ばれる電極を有するＥＥＰＲＯＭは、例えば１９９６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓの２３８〜２３９ページに記述されている。（著者：Ｉ．Ｄ．Ｃｈｏｉ，  Ｄ．Ｊ．Ｋｉｍ，  Ｄ．Ｓ．Ｊａｎｇ，  Ｊ．ｋｉｍ，  Ｈ．Ｓ．Ｋｉｍ，Ｗ．Ｃ．Ｓｈｉｎ，  Ｓ．Ｔ．Ａｈｎ，  ａｎｄ  Ｏ．Ｈ．Ｋｗｏｎ，  Ｓａｍｓｕｎｇ  Ｅｌｅｃｔｒｏｎｉｃｓ  Ｃｏ．，ＬＴＤ．  ）この明細書では、ブースタープレートと呼ばれる電極を、ブースター電極と呼ぶ。以下、ブースター電極を有するＥＥＰＲＯＭセルの概要を説明する。
【０００３】
図３１（Ａ）は平面図、図３１（Ｂ）は図３１（Ａ）中のＢ−Ｂ線に沿う断面図、図３１（Ｃ）は図３１（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図３１（Ａ）では、便宜上、ビット線と、その下の層間絶縁膜を省略して示している。
【０００４】
図３１（Ａ）〜（Ｃ）に示すように、Ｐ型シリコン基板１０１には、素子分離絶縁膜１０２が形成されており、素子分離絶縁膜１０２によって、基板１０１の表面には、素子領域１０３が区画されている。素子領域１０３上には、トンネル絶縁膜１０４、浮遊ゲート１０５、インターポリ絶縁膜１０６、ワード線１０７が順次形成されている。この浮遊ゲート１０５とワード線１０７とが積層された構造は、スタックトゲート構造と呼ばれる。参照符号１０８は、選択トランジスタのゲートである。素子領域１０３には、Ｎ型拡散層１０９、１１０、１１１が形成されている。拡散層１０９は、図示せぬソース線に接続され、拡散層１１０は、ビット線１１２に接続されている。拡散層１１１は複数あり、それぞれメモリセルトランジスタのソース／ドレイン領域として機能している。スタックトゲート構造の周囲、および拡散層１１１の上には、ブースター電極絶縁膜１１４が形成されており、この絶縁膜１１４の上に、ブースター電極１１５が形成されている。参照符号１４４は、層間絶縁膜である。
【０００５】
その等価回路を、図３２（Ａ）に示す。ここでは、簡単のため、２本のワード線（ＷＬ１、ＷＬ２）、２本のビット線（ＢＬ１、ＢＬ２）の場合を示す。
【０００６】
図３２（Ａ）に示すように、ビット線ＢＬ１とソース線ＳＬとの間には、選択トランジスタＳＴ１１、セルトランジスタＭＣ１１、ＭＣ２１、選択トランジスタＳＴ２１がそれぞれ、直列に接続されている。同様に、ビット線ＢＬ２とソース線ＳＬとの間には、選択トランジスタＳＴ１２、セルトランジスタＭＣ１２、ＭＣ２２、選択トランジスタＳＴ２２がそれぞれ、直列に接続されている。ワード線ＷＬ１は、セルトランジスタＭＣ１１、ＭＣ１２のゲートに共通に接続され、ワード線ＷＬ２は、セルトランジスタＭＣ２１、ＭＣ２２のゲートに共通に接続されている。ドレイン側選択ゲート線ＳＧ１は、選択トランジスタＳＴ１１、ＳＴ１２のゲートに共通に接続され、ソース側選択ゲート線ＳＧ２は、選択トランジスタＳＴ２１、ＳＴ２２のゲートに共通に接続されている。各トランジスタのバックゲート（ＢＵＬＫ）は共通である。ＮＡＮＤ型ＥＥＰＲＯＭでは、バックゲートＢＵＬＫの電位は、動作モードに応じて変えられる。また、ブースター電極ＢＰは、各トランジスタの相互接続ノードおよび浮遊ゲートＦＧ１１、ＦＧ１２、ＦＧ２１、ＦＧ２２それぞれに、静電容量的に結合される。
【０００７】
次に、その書き込み動作を、上記文献の開示に基づいて説明する。なお、この説明では、浮遊ゲートに電子を注入する書き込みを“０”書き込み、浮遊ゲートに電子を注入しない書き込みを“１”書き込みと呼ぶ。図３２（Ｂ）は、書き込みモード時の各ノードの電位を示す図である。
【０００８】
上記文献に開示されたＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、書き込み選択されたワード線ＷＬ１の電位を１３Ｖ、ブースター電極ＢＰの電位を１３Ｖ、“０”書き込み指定されたビット線ＢＬ１の電位を０Ｖ、ドレイン側選択ゲート線ＳＧ１の電位を３．３Ｖ、ソース側選択ゲート線ＳＧ２の電位を０Ｖ、非選択のワード線ＷＬ２の電位を３．３Ｖにする。
【０００９】
この時、書き込み選択されたワード線ＷＬ１、ブースター電極ＢＰの電位はともに１３Ｖである。ワード線ＷＬ１をゲートとするセルＭＣ１１のゲート電位は１３Ｖであるが、ブースター電極ＢＰの電位によって浮遊ゲートＦＧ１１とワード線ＷＬ１とのカップリング比（γｐｇｍ）は、“０．７８”相当の電位を浮遊ゲートＦＧ１１に生成させることができ、トンネル絶縁膜には、約１０Ｖの電位が加わるようになる。このため、書き込み電位が１３Ｖでも、電子は、厚み約１０ｎｍのトンネル酸化膜をトンネルして浮遊ゲートＦＧ１１に注入される。これにより、セルＭＣ１１は、“０”書き込みされる。
【００１０】
一方、同じビット線ＢＬ１に属し、非選択のワード線ＷＬ２をゲートとするセルＭＣ２１のゲート電位は３．３Ｖ、ブースター電極ＢＰの電位は１３Ｖである。このとき、ワード線ＷＬ２に印加される電圧３．３Ｖは、浮遊ゲートＦＧ２１の電位を引き下げるように働くので、電子は浮遊ゲートＦＧ２１に注入されない。
【００１１】
一方、“１”書き込み指定されたビット線ＢＬ２の電位は３．３Ｖである。この時、ドレイン側選択ゲート線ＳＧ１の電位は３．３Ｖであるので、選択トランジスタＳＴ１２は、Ｎ型拡散層に“３．３Ｖ−ＶｔｈＳＴ”の電位を転送したところでカットオフし、図３１（Ｂ）に示す拡散層１１１およびメモリセルのチャネル１１３からなる領域（以下、便宜上ＮＡＮＤセルチャネル、あるいは単にセルチャネルと呼ぶ）１１６は、フローティングになる。ここで“ＶｔｈＳＴ”は、選択トランジスタＳＴ１２のしきい値電圧である。この時、セルチャネル１１６の電位は、ブースター電極ＢＰの電位により持ち上げられる。また、選択されたワード線ＷＬ１の電位１３Ｖも、浮遊ゲートＦＧ１２を仲立ちとしながら、セルチャネル１１６の電位を持ち上げるのに寄与する。このようにして、セルチャネル１１６の電位は、約８Ｖ程度まで持ち上げられる。選択されたワード線ＷＬ１をゲートとするセルＭＣ１２では、そのチャネルとワード線ＷＬ１との電位差が“１３Ｖ−８Ｖ＝５Ｖ”と小さくなり、電子は浮遊ゲートＦＧ１２に注入されない。これにより、セルＭＣ１２は、“１”書き込みされる。このようにブースター電極ＢＰを有するＥＥＰＲＯＭでは、“１”書き込み指定されたビット線ＢＬ２に接続され、書き込み選択されたセルＭＣ１２において、そのセルチャネル１１６の電位が、約８Ｖ程度まで大きく引き上げられる。
【００１２】
また、非選択のワード線ＷＬ２をゲートするセルＭＣ２２においても、そのチャネルとワード線ＷＬ２との電位差は“３．３Ｖ−８Ｖ＝−４．７Ｖ”となるので、電子は浮遊ゲートＦＧ２２に注入されない。
【００１３】
以上のように、ブースター電極ＢＰの主な役割は、“０”書き込みの際、浮遊ゲートの電位が充分に引き上げられるように、実効的なカップリング比γｐｇｍを上げ、選択されたワード線の電位（書き込み電位ＶＰＰ）を、従来の１７Ｖから１３Ｖまで低くする。これとともに、“１”書き込みするセルのチャネルの電位を、従来の“３．３−ＶｔｈＳＴ”から約８Ｖ程度まで引き上げ、電子が浮遊ゲートへ注入され難くし、“０”書き込みされてしまうような“誤書き込み”を発生を抑制する、というような効果を得ることができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、ブースター電極を有する従来のＥＥＰＲＯＭセルでは、素子分離領域１０２を形成するときの“加工ばらつき”、および浮遊ゲート１０５を形成するときの“加工ばらつき”によって、書き込み時のカップリング比γｐｇｍが変化する、という事情がある。以下、図３３を参照しながら具体的に説明する。
【００１５】
図３３は、浮遊ゲートの寸法を示す鳥瞰図である。
【００１６】
図３３に示すように、浮遊ゲート１０５のビット線に沿った長さを“ａ”、浮遊ゲート１０５のワード線に沿った幅を“ｂ”、浮遊ゲート１０５の高さを“ｃ”、素子領域１０３の幅を“ｄ”とする。また、図３１（Ａ）〜（Ｃ）に示したトンネル絶縁膜１０４の基板１０１〜浮遊ゲート１０５間の厚みを“ｔｏｘ１”、インターポリ絶縁膜１０６の浮遊ゲート１０５〜ワード線１０７間の厚みを“ｔｏｘ２”、ブースター電極絶縁膜１１４の浮遊ゲート１０５〜ブースター電極１１５間の厚みを“ｔｏｘ３”とする。
【００１７】
この時、基板１０１と浮遊ゲート１０５との間の容量Ｃ１は、
Ｃ１＝ε０・εｒ（ａ・ｄ）／ｔｏｘ１
また、浮遊ゲート１０５とワード線１０７との間の容量Ｃ２は、
Ｃ２＝ε０・εｒ（ｂ＋２ｃ）ａ／ｔｏｘ２
また、浮遊ゲート１０５とブースター電極１１５との間の容量Ｃ３は、
Ｃ３＝ε０・εｒ（２ｂ・ｃ）／ｔｏｘ３
で表現される。
【００１８】
ワード線１０７の電位が書き込み電位ＶＰＰである時の浮遊ゲート１０５の電位ＶＦＧは、浮遊ゲート１０５中の電荷を無視すると、
（ＶＰＰ−ＶＦＧ）・（Ｃ２＋Ｃ３）＝ＶＦＧ・Ｃ１
よって、
ＶＦＧ＝（Ｃ２＋Ｃ３）・ＶＰＰ／（Ｃ１＋Ｃ２＋Ｃ３）＝γｐｇｍ
で表現される。
【００１９】
容量Ｃ２、Ｃ３が大きいほど、電位ＶＦＧは電位ＶＰＰに近くなり、大きな値になる。このとき、浮遊ゲート１０５のワード線１０７に沿った幅“ｂ”は、容量Ｃ１の中には含まれないが、容量Ｃ２、Ｃ３には含まれる。このため、幅“ｂ”が大きいほど、容量Ｃ２、Ｃ３のどちらとも大きくなり、電位ＶＦＧの値も大きくなる。言い換えれば、幅“ｂ”がばらつけば、電位ＶＦＧの値もばらつく。電位ＶＦＧのばらつきは、書き込み電荷（浮遊ゲートに注入された電子の量）のばらつきとなり、“０”書き込みされたセルのしきい値電圧のばらつきを大きくする。
【００２０】
特に近年では、ＥＥＰＲＯＭに記憶される記憶データは、一般的な二値から、多値化の傾向にあり、セルのしきい値電圧は、非常に狭い範囲に分布させることが要求されつつある。この要求を満たすためには、浮遊ゲートに注入される電子の量を、より高い精度で制御しなければならないが、電位ＶＦＧの値のばらつきは、この制御を難しくする。
【００２１】
また、電位ＶＦＧの値がばらつくと、書き込み非選択のセルや、“１”書き込みするセルの浮遊ゲートに電子が注入され、誤書き込みを生ずる可能性も高まってくる。
【００２２】
また、素子領域１０３の幅“ｄ”は、容量Ｃ２、Ｃ３には含まれないが、容量Ｃ１の中には含まれる。そして、カップリング比γｐｇｍは、
0003583579.tif 000002
と表現される。このため、素子領域１０３の幅“ｄ”がばらつくと、書き込みの時のカップリング比γｐｇｍが変わる。
【００２３】
図３４は、カップリング比γｐｇｍの素子領域１０３の幅“ｄ”依存性を示す図である。図３４には、ａ＝０．２５μｍ、ｂ＝０．４５μｍ、ｃ＝０．１μｍ、ｄ＝０．２５μｍ、ｔｏｘ１＝１０ｎｍ、ｔｏｘ２＝１４ｎｍ、ｔｏｘ３＝３０ｎｍ前後のセルにおいて、素子領域１０３の幅“ｄ”が変動した時、そのカップリング比γｐｇｍの変動がプロットされている。
【００２４】
図３４に示すように、素子領域１０３の幅“ｄ”が広くなるにつれて、カップリング比γｐｇｍは、小さくなっていく。
【００２５】
カップリング比γｐｇｍがばらつけば、セルのしきい値電圧の分布のばらつきが大きくなる。しきい値電圧の分布のばらつきを小さくするためには、例えば書き込みパルスを細かく分割し、電子を少しずつ浮遊ゲートに注入するようにすれば良いが、書き込み時間が長くなる事情がある。
【００２６】
また、カップリング比γｐｇｍのばらつきによって、電子が注入されやすいセルが存在してしまうと、誤書き込みや、リードディスターブ（ワード線〜基板間に電圧が生じた時に発生する弱い書き込み）などの不良も発生しやすい。
【００２７】
この発明は、上記の事情に鑑みて為されたもので、その目的は、カップリング比γｐｇｍの変動に伴う電位ＶＦＧの変動を抑制し、書き込み非選択のセルや、“１”書き込みするセルの浮遊ゲートに電子が注入されてしまうような誤書き込み、およびリードディスターブなどの不良の発生を抑制し得る不揮発性半導体記憶装置と、その製造方法とを提供することにある。
【００２８】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る不揮発性半導体記憶装置は、選択ゲート線を含むゲート構造、および浮遊ゲートとワード線とを含むスタックトゲート構造が複数配置されるとともに、前記浮遊ゲートに容量結合するブースター電極が配置されたセルアレイ部を有し、前記セルアレイ部において、選択ゲート線およびワード線方向に沿った素子領域の幅を前記選択ゲート線およびワード線方向に沿った浮遊ゲートの幅で規定するとともに、前記ブースター電極を前記ゲート構造と前記スタックトゲート構造との間および前記スタックトゲート構造間各々に埋め込み、前記ブースター電極を選択ゲート線およびワード線方向に沿って配線状としたことを特徴とする。
【００２９】
また、この発明の第２態様に係る不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上に、第１の導電膜およびこの第１の導電膜と前記基板とを絶縁する第１の絶縁膜とを少なくとも含んだ第１の膜状構造を形成する工程と、前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、前記素子分離用溝を絶縁物により埋め込む工程と、前記第１の膜状構造および前記絶縁物の上に、選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域で前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、第３の導電膜を形成する工程と、前記第３の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第３の導電膜を残す工程と、前記ゲート構造間に残された前記第３の導電膜を除去し、前記第３の導電膜からなり、前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する領域にそれぞれ、前記第２の絶縁膜を介して容量結合するブースター電極を形成する工程とを具備することを特徴とする。
【００３０】
また、この発明の第３態様に係る不揮発性半導体記憶装置の製造方法は、第１導電型の半導体基板上に、第１の導電膜およびこの第１の導電膜と前記基板とを絶縁する第１の絶縁膜とを少なくとも含んだ第１の膜状構造を形成する工程と、前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、前記素子分離用溝を絶縁物により埋め込む工程と、前記第１の膜状構造および前記絶縁物の上に、選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域で前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、前記複数の半導体活性領域のうち、ソース線に接続される第１領域およびビット線に接続される第２領域を露出させる工程と、前記第２の絶縁膜上および前記第１、第２領域の露出した部分上に、第３の導電膜を形成する工程と、前記第３の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第３の導電膜を残す工程と、前記ゲート構造間のうち、前記第２領域に対応するゲート構造間に残された第３の導電膜を前記第２領域毎に分離し、前記第３の導電膜からなり、前記第１領域に電気的に接続されるソース線、前記第２領域に電気的に接続されるプラグ、および前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する第３領域にそれぞれ、前記第２の絶縁物を介して容量結合するブースター電極を形成する工程とを具備することを特徴とする。
【００３１】
また、この発明の第４態様に係る不揮発性半導体記憶装置の製造方法では、第１導電型の半導体基板上に、第１の導電膜、この第１の導電膜と前記基板とを絶縁する第１の絶縁膜、および選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域では前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第１の膜状構造を形成する工程と、前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、前記素子分離用溝を絶縁物により埋め込む工程と、前記第１の膜状構造および前記絶縁物の上に、前記第２導電膜と電気的に接続される第３の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２、第３の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、第４の導電膜を形成する工程と、前記第４の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第４の導電膜を残す工程と、前記ゲート構造間に残された前記第４の導電膜を除去し、前記第４の導電膜からなり、前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する領域にそれぞれ、前記第２の絶縁物を介して容量結合するブースター電極を形成する工程とを具備することを特徴とする。
【００３２】
また、この発明の第５態様に係る不揮発性半導体記憶装置の製造方法では、第１導電型の半導体基板上に、第１の導電膜、この第１の導電膜と前記基板とを絶縁する第１の絶縁膜、および選択トランジスタが形成される領域で前記第１の導電膜と電気的に接続され、メモリセルが形成される領域では前記第１の導電膜と電気的に絶縁される第２の導電膜を少なくとも含んだ第１の膜状構造を形成する工程と、前記第１の膜状構造の、素子分離領域に対応した部分を除去し、前記第１の膜状構造の残存部分に対して自己整合的に素子領域および素子分離用溝を前記基板に形成する工程と、前記素子分離用溝を絶縁物により埋め込む工程と、前記第１の膜状構造および前記絶縁物の上に、前記第２導電膜と電気的に接続される第３の導電膜を少なくとも含んだ第２の膜状構造を形成する工程と、前記第１、第２の膜状構造のうち、前記素子領域に形成される第２導電型の半導体活性領域に対応した部分を除去し、前記第１の導電膜からなる浮遊ゲート、および前記第２、第３の導電膜からなり、前記浮遊ゲートに容量結合するワード線をそれぞれ含んだスタックトゲート構造、および前記第１、第２の導電膜が互いに電気的に接続された選択ゲート線を含んだゲート構造を少なくとも形成する工程と、前記ゲート構造、前記スタックトゲート構造および前記絶縁物に対して自己整合的に、第２導電型の半導体活性領域を前記基板内に複数形成する工程と、前記ゲート構造、前記スタックトゲート構造、前記絶縁物および前記半導体活性領域上に第２の絶縁膜を形成する工程と、前記複数の半導体活性領域のうち、ソース線に接続される第１領域およびビット線に接続される第２領域を露出させる工程と、前記第２の絶縁膜上および前記第１、第２領域の露出した部分上に、第４の導電膜を形成する工程と、前記第４の導電膜を後退させ、前記ゲート構造間に生じた凹部、前記ゲート構造と前記スタックトゲート構造との間に生じた凹部、および前記スタックトゲート構造間に生じた凹部それぞれに、前記第４の導電膜を残す工程と、前記ゲート構造間のうち、前記第２領域に対応するゲート構造間に残された第４の導電膜を前記第２領域毎に分離し、それぞれ前記第４の導電物からなり、前記第１領域に電気的に接続されるソース線、前記第２領域に電気的に接続されるプラグ、および前記浮遊ゲートの前記ワード線の側面下方で露出する面、および前記半導体活性領域のうち、メモリセルのソース／ドレインとして機能する第３領域にそれぞれ、前記第２の絶縁膜を介して容量結合するブースター電極を形成する工程とを具備することを特徴とする。
【００４０】
【発明の実施の形態】
以下、この発明の実施形態を、ＮＡＮＤ型ＥＥＰＲＯＭを例にとり説明する。この説明では、全図に渡り、共通の部分には共通の参照符号を付し、重複する説明をさけることにする。
【００４１】
図１（Ａ）は第１の実施形態に係るＥＥＰＲＯＭセルの平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図、図１（Ｃ）は図１（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図１（Ａ）では、便宜上、ビット線と、その下の層間絶縁膜を省略して示している。
【００４２】
図１（Ａ）〜（Ｃ）に示すように、Ｐ型シリコン基板（ＢＵＬＫ）１には、素子分離絶縁膜２が形成されており、基板１の表面には、素子分離絶縁膜２によって、素子領域３が区画されている。素子領域３上には、トンネル絶縁膜４、浮遊ゲート（ＦＧ）５、インターポリ絶縁膜６、制御ゲート（ワード線：ＷＬ）７が順次形成されており、スタックトゲート構造を為している。参照符号８は、選択トランジスタのゲートである。
【００４３】
素子領域３には、Ｎ型拡散層９、１０、１１が形成されている。拡散層９は図示せぬソース線（ＳＬ）に接続され、拡散層１０はビット線（ＢＬ）１２に接続されている。また、拡散層１１は複数あり、拡散層１１間の領域は、メモリセルトランジスタ（ＭＣ）のチャネル１３となる。上記制御ゲート７は、このチャネル１３上を横切り、浮遊ゲート５を介してチャネル１３に容量結合する。
【００４４】
スタックトゲート構造の周囲、および拡散層１１それぞれの上には、ブースター電極絶縁膜１４が形成されており、この絶縁膜１４の上に、ブースター電極１５が形成されている。さらにブースター電極１５の上には、層間絶縁膜４４が形成されている。
【００４５】
図２は、図１（Ａ）〜（Ｃ）に示す浮遊ゲートの鳥瞰図である。
【００４６】
この発明に係るセルの特徴は、図２に示すように、浮遊ゲートＦＧの、トンネル絶縁膜４を介してチャネル１３に対向する面２１の幅、インターポリ絶縁膜６を介してワード線ＷＬに対向する面２２の幅、およびブースター電極絶縁膜１４を介してブースター電極１５に対向する面２３の幅がそれぞれ等しいことである。上記３つの幅はいずれも、浮遊ゲート５のワード線に沿った幅“ｂ”であり、この幅“ｂ”は、素子領域３の分離領域２間の幅“ｄ”と等しい。ゆえに、書き込み時のカップリング比γｐｇｍは、従来の、
0003583579.tif 000003
ではなく、
0003583579.tif 000004
となり、幅“ｄ”（“ｂ”）に依存しないようにできる。
【００４７】
なお、上記の式においては、浮遊ゲート５のビット線に沿った長さを“ａ”、浮遊ゲート５のワード線に沿った幅を“ｂ”、浮遊ゲート５の高さを“ｃ”、素子領域の幅を“ｄ”とし、トンネル絶縁膜４の基板１〜浮遊ゲート５間の厚みを“ｔｏｘ１”、インターポリ絶縁膜６の浮遊ゲート５〜制御ゲート７間の厚みを“ｔｏｘ２”、ブースター電極絶縁膜１４の浮遊ゲート５〜ブースター電極１５間の厚みを“ｔｏｘ３”としている。容量Ｃ１、Ｃ２、Ｃ３はそれぞれ、従来の技術の欄と同様、基板１と浮遊ゲート５との間の容量、浮遊ゲート５と制御ゲート７との間の容量、浮遊ゲート５とブースター電極１５との間の容量である。
【００４８】
このように、カップリング比γｐｇｍが幅“ｄ”に依存しなくなることによって、加工ばらつきにより素子領域３の幅“ｄ”がばらついても、カップリング比γｐｇｍのばらつきには影響がない。
【００４９】
したがって、この発明では、カップリング比γｐｇｍをばらつかせる要因のうち、特に素子領域３の幅“ｄ”のばらつきに起因するものを排除でき、この分、従来のセルに比べて、カップリング比γｐｇｍのばらつきを小さくすることができる。カップリング比γｐｇｍのばらつきが小さくなることで、電子が注入されやすいセルの存在確率も従来に比べて低くでき、誤書き込みや、リードディスターブなどの不良の発生も、従来以上に抑制することができる。
【００５０】
次に、第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの動作方法を説明する。図３（Ａ）は等価回路図、図３（Ｂ）は書き込みモードと各ノードとの電位関係を示す図、図３（Ｃ）は読み出しモードと各ノードとの電位関係を示す図、図３（Ｄ）は消去モードと各ノードとの電位関係を示す図である。ここでは、簡単のため、２本のワード線（ＷＬ１、ＷＬ２）、２本のビット線（ＢＬ１、ＢＬ２）の場合を示す。
【００５１】
まず、書き込み動作を説明する。
【００５２】
書き込み選択されたワード線ＷＬ１の電位を１３Ｖ、ブースター電極ＢＰの電位を１３Ｖ、“０”書き込み指定されたビット線ＢＬ１の電位を０Ｖ、ドレイン側選択ゲート線ＳＧ１の電位を３．３Ｖ、ソース側選択ゲート線ＳＧ２の電位を０Ｖ、非選択のワード線ＷＬ２の電位を３．３Ｖにする。
【００５３】
この時、書き込み選択されたワード線ＷＬ１、ブースター電極ＢＰの電位はともに１３Ｖである。ワード線ＷＬ１をゲートとするセルＭＣ１１のゲート電位は１３Ｖであるが、書き込み時のカップリング比γｐｇｍは、ブースター電極ＢＰの電位によって“０．７８”と大きくなり、トンネル絶縁膜には、約１０Ｖの電位が加わるようになる。このため、書き込み電位が１３Ｖでも、電子は、厚み約１０ｎｍのトンネル絶縁膜をトンネルして浮遊ゲートＦＧ１１に注入される。これにより、セルＭＣ１１は、“０”書き込みされる。
【００５４】
一方、同じビット線ＢＬ１に属し、非選択のワード線ＷＬ２をゲートとするセルＭＣ２１のゲート電位は３．３Ｖ、ブースター電極ＢＰの電位は１３Ｖである。この時、ワード線ＷＬ２に印加される電圧３．３Ｖは、浮遊ゲートＦＧ２１の電位を引き下げるように働く。このため、電子は浮遊ゲートＦＧ２１に注入されない。
【００５５】
一方、“１”書き込み指定されたビット線ＢＬ２の電位は３．３Ｖである。この時、ドレイン側選択ゲート線ＳＧ１の電位は３．３Ｖであるので、選択トランジスタＳＴ１２は、Ｎ型拡散層７に“３．３Ｖ−ＶｔｈＳＴ”の電位を転送したところでカットオフし、図１（Ｂ）に示す拡散層１１およびチャネル１３を含むセルチャネル１６は、フローティングになる。また、“ＶｔｈＳＴ”は、選択トランジスタＳＴ１２のしきい値電圧である。この時、セルチャネル１６の電位は、ブースター電極ＢＰの電位により持ち上げられる。また、選択されたワード線ＷＬ１の電位１３Ｖも、浮遊ゲートＦＧ１２を仲立ちとしながら、セルチャネル１６の電位を持ち上げるのに寄与する。このようにして、セルチャネル１６の電位は、約８Ｖ程度まで持ち上げられる。選択されたワード線ＷＬ１をゲートとするセルＭＣ１２では、そのチャネルとワード線ＷＬ１との電位差が“１３Ｖ−８Ｖ＝５Ｖ”と小さくなり、電子は浮遊ゲートＦＧ１２に注入されない。これにより、セルＭＣ１２は、“１”書き込みされる。このようにブースター電極ＢＰを有するＥＥＰＲＯＭでは、“１”書き込み指定されたビット線ＢＬ２に接続され、書き込み選択されたセルＭＣ１２において、そのセルチャネル１１２の電位が、約８Ｖ程度まで大きく引き上げられる。
【００５６】
また、非選択のワード線ＷＬ２をゲートするセルＭＣ２２においても、そのチャネルとワード線ＷＬ２との電位差は“３．３Ｖ−８Ｖ＝−４．７Ｖ”となるので、電子は浮遊ゲートＦＧ２２に注入されない。
【００５７】
次に、読み出しモードを説明する。
【００５８】
読み出し選択されたワード線ＷＬ１の電位を０Ｖ、ブースター電極ＢＰの電位、ドレイン側選択ゲート線ＳＧ１の電位、ソース側選択ゲート線ＳＧ２の電位をそれぞれ３．３Ｖとする。また、非選択のワード線ＷＬ２の電位は、セルＭＣ２１、ＭＣ２２のしきい値電圧の状態に関わらず、オンする電位とする。この実施形態では３．３Ｖである。
【００５９】
セルＭＣ１１は“０”書き込みされている（注入電子有り）ので、そのしきい値電圧は０Ｖ以上、セルＭＣ１２は“１”書き込みされている（注入電子無し）ので、そのしきい値電圧は０Ｖ以下となっている。読み出し選択されたワード線ＷＬ１の電位は０Ｖであるので、セルＭＣ１１はオフ、セルＭＣ１２はオンする。これによって、読み出しに先立ちプリチャージされていたビット線ＢＬ１、ＢＬ２の電位はそれぞれ、“Ｈ”レベル（ディスチャージ無し）、“Ｌ”レベル（ディスチャージ有り）となる。これらの電位を、図示せぬセンスアンプで増幅することにより、セルＭＣ１１からはデータ“０”が、また、セルＭＣ１２からはデータ“１”がそれぞれ読み出される。
【００６０】
次に、消去動作を説明する。
【００６１】
消去選択されたワード線ＷＬ１の電位、ブースター電極ＢＰの電位をともに０Ｖ、ビット線ＢＬ１、ＢＬ２、ソース側選択ゲート線ＳＧ１、ドレイン側選択ゲート線ＳＧ２、ソース線ＳＬ、非選択のワード線ＷＬ２をそれぞれフローティングとする。また、基板ＢＵＬＫの電位を１３Ｖとする。これにより、浮遊ゲートＦＧ１１、ＦＧ２１に対しては基板ＢＵＬＫに正の電圧が印加され、浮遊ゲートＦＧ１１に注入されていた電子は、基板ＢＵＬＫに放出され、セルＭＣ１１、ＭＣ２１のデータが消去される。また、セルＭＣ１２、ＭＣ２２では、ワード線ＷＬ２がフローティングであるので、ワード線ＷＬ２の電位は、基板ＢＵＬＫとのカップリングによって上昇する。このため、浮遊ゲートＦＧ１２、ＦＧ２２に注入されている電子は、放出されない。もちろん、ワード線ＷＬ２の電位を０Ｖとすれば、セルＭＣ１１、ＭＣ２１、ＭＣ１２、ＭＣ２２のデータを同時に消去できる。
【００６２】
次に、第１の実施形態に係るＥＥＰＲＯＭセルの製造方法を説明する。
【００６３】
図４〜図１２は第１の実施形態に係るＥＥＰＲＯＭを主要な製造工程順に示した図である。図４〜図１２において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【００６４】
まず、図４（Ａ）〜（Ｃ）に示すように、Ｐ型のシリコン基板１上に、トンネル絶縁膜となる二酸化シリコン膜３１、浮遊ゲートとなる導電性ポリシリコン層３２、素子分離用溝を形成する時にマスクとなる窒化シリコン膜３３を順に形成した第１の積層膜構造３４を形成する。次いで、窒化シリコン膜３３のうち、溝に対応する部分を除去し、窒化シリコン膜３３を、素子領域に対応したパターンにパターニングする。次いで、窒化シリコン膜３３をマスクに用いて、基板１をエッチングし、第１の積層膜構造３４の残存部分に自己整合した素子領域３および素子分離用溝３５を、基板１に形成する。
【００６５】
次に、図５（Ａ）〜（Ｃ）に示すように、図４（Ａ）〜（Ｃ）に示す構造の上に、二酸化シリコンを堆積し、溝３５の中を埋め込む二酸化シリコン膜を形成する。次いで、二酸化シリコン膜を化学的機械研磨（ＣＭＰ）し、溝３５を二酸化シリコン膜で埋め込み、素子分離領域２を形成する。この後、窒化シリコン膜３３が残っていれば除去する。
【００６６】
次に、図６（Ａ）〜（Ｃ）に示すように、図５（Ａ）〜（Ｃ）に示す構造の上に、二酸化シリコン、窒化シリコン、二酸化シリコンを順次堆積し、インターポリ絶縁膜となるＯＮＯ膜３７を形成する。次いで、ＯＮＯ膜３７のうち、選択ゲートトランジスタのゲートとなる部分を除去した後、ワード線（制御ゲート）となる導電性ポリシリコン膜３８を堆積する。
【００６７】
次に、図７（Ａ）〜（Ｃ）に示すように、二酸化シリコン膜３１、導電性ポリシリコン膜３２、ＯＮＯ膜３７、導電性ポリシリコン膜３８を含む膜状構造をワード線パターンにパターニングし、トンネル絶縁膜４、浮遊ゲート５、インターポリ絶縁膜６、ワード線７を含むスタックトゲート構造４０を形成する。この時、浮遊ゲート５は、素子領域３の上に自己整合した形で形成される。また、選択ゲートトランジスタの部分においては、インターポリ絶縁膜６が無く、浮遊ゲート５とワード線７とが電気的に接続されて、一体となったゲート構造４１が形成される。
【００６８】
次に、図８（Ａ）〜（Ｃ）に示すように、スタックトゲート構造４０、ゲート構造４１、素子分離領域２をマスクに用いて、素子領域３にＮ型不純物をイオン注入、この後、拡散させてＮ型拡散層９、１０、１１を形成する。
【００６９】
次に、図９（Ａ）〜（Ｃ）に示すように、図８（Ａ）〜（Ｃ）に示した構造の上に、二酸化シリコンを堆積し、ブースター電極絶縁膜１４を形成する。
【００７０】
次に、図１０（Ａ）〜（Ｃ）に示すように、ブースター電極絶縁膜１４の上に、導電性ポリシリコンを堆積し、ブースター電極となる導電膜４２を形成する。次に、図１１（Ａ）〜（Ｃ）に示すように、導電膜４２をブースター電極パターンにパターニングして、ブースター電極１５を形成する。図中、参照符号４３は、ブースター電極パターンに対応したホトレジストからなるマスク層である。
【００７１】
次に、図１２（Ａ）〜（Ｃ）に示すように、図１１（Ａ）〜（Ｃ）に示した構造の上に、二酸化シリコンを堆積し、第１層層間絶縁膜４４を形成する。次いで、層間絶縁膜４４に、拡散層９に通じるビット線用コンタクト孔４５、拡散層１０に通じる図示せぬソース線用コンタクト孔、ブースター電極１５に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後、ビット線ＢＬ、図示せぬソース線、図示せぬブースター電極制御線を形成する。次いで、第２層層間絶縁膜４６を形成することで、この発明の第１の実施形態に係るＥＥＰＲＯＭセルが完成する。
【００７２】
次に、この発明の第２の実施形態に係るＥＥＰＲＯＭセルを説明する。
【００７３】
図１３（Ａ）は第２の実施形態に係るＥＥＰＲＯＭセルの平面図、図１３（Ｂ）は図１３（Ａ）中のＢ−Ｂ線に沿う断面図、図１３（Ｃ）は図１３（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図１３（Ａ）では、便宜上、ビット線と、その下の層間絶縁膜を省略して示している。
【００７４】
図１３（Ａ）〜（Ｃ）に示すように、第２の実施形態では、ブースター電極１５を、スタックトゲート４０構造間、スタックトゲート構造４０とゲート構造４１との間に埋め込み形成し、セルアレイにおいてブースター電極１５を配線状の形にしたことが特徴である。図１３（Ａ）〜（Ｃ）では、配線型のブースター電極１５が、参照符号１５−１〜１５−３により示されている。以下では、配線型ブースター電極と呼ぶ。
【００７５】
図１４（Ａ）は、その等価回路図、図１４（Ｂ）は書き込みモードと各ノードとの電位の関係を示す図、図１４（Ｃ）は読み出しモードと各ノードとの関係を示す図、図１４（Ｄ）は消去モードと各ノードとの電位関係を示す図である。
【００７６】
図１４（Ａ）に示すように、等価回路では、選択トランジスタＳＴ１１、ＳＴ１２とセルＭＣ１１、ＭＣ１２との間に形成された第１の配線型ブースター電極ＢＰ１、セルＭＣ１１、ＭＣ１２とセルＭＣ２１、ＭＣ２２との間に形成された第２の配線型ブースター電極ＢＰ２、選択トランジスタＳＴ２１、ＳＴ２２とセルＭＣ２１、ＭＣ２２との間に形成された第３の配線型ブースター電極ＢＰ３に別れる。しかし、図１４（Ｂ）〜図１４（Ｄ）に示すように、第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３をそれぞれ、一つのブースター電極ＢＰとして同時に制御すれば、第１の実施形態と同様な動作を行うことができる。第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３を、一つのブースター電極ＢＰとして同時に制御するためには、例えばセルアレイの端などで、第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３が互いに接続されるパターンとするか、あるいは別の配線などで互いに接続すれば良い。
【００７７】
このような第２の実施形態では、第１の実施形態と同様に、カップリング比γｐｇｍのばらつきが小さくなるとともに、図１５（Ｂ）に示すように、ワード線とビット線との間にブースター電極がない分、例えば第１の実施形態に係る図１５（Ａ）に示すセルに比べて、コンタクト孔４５の深さ“ｆ”を浅くできる。このため、ビット線用コンタクト孔４５のアスペクト比“ｆ／ｅ”（“ｅ  ”はコンタクト孔の間口の寸法）を小さくでき、微細化に有効である。
【００７８】
また、図１５（Ａ）に示すように、第１の実施形態に係るセルでは、ブースター電極１５とワード線７との対向面が、ワード線７の側面“ｇ”、“ｈ”、およびワード線７の上面“ｉ”の３カ所である。しかし、図１５（Ｂ）に示すように、第２の実施形態に係るセルでは、ワード線７の側面“ｇ”、“ｈ”のみとなり、図１５（Ａ）に示すセルに比べて、ワード線７の周囲に寄生する寄生容量を小さくできる。ワード線７の寄生容量が小さくなることで、ワード線７の立ち上がり時間（ワード線を０Ｖから所定の電位まで充電するのに要する時間）、および立ち下がり時間（ワード線を所定の電位から０Ｖまで放電するのに要する時間）をそれぞれ短縮できる。これらの時間をそれぞれ短縮できることで、第２の実施形態に係るセルでは、書き込み動作、読み出し動作、消去動作をそれぞれ、より高速に行える、という効果も期待できる。
【００７９】
なお、第２の実施形態の構造は、第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３をそれぞれ独立させることが可能な構造である。このため、第１〜第３の配線型ブースター電極ＢＰ１〜ＢＰ３をそれぞれ、独立して制御するように変形されても良い。
【００８０】
次に、その製造方法を説明する。
【００８１】
図１６〜図１８は第２の実施形態に係るＥＥＰＲＯＭの主要な製造工程を示した図である。図１６〜図１８において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【００８２】
まず、図４〜図１０に示した製造方法に従って、ブースター電極絶縁膜１４の上に、導電性ポリシリコンを堆積し、ブースター電極となる導電膜４２まで形成する。
【００８３】
この後、図１６（Ａ）〜（Ｃ）に示すように、導電膜４２を化学的機械研磨（ＣＭＰ）、あるいはＲＩＥ法を用いたエッチバック法により、導電膜４２の表面を後退させて、導電膜４２をスタックトゲート構造４０、ゲート構造４１の間にのみ埋め込む。
【００８４】
次に、図１７（Ａ）〜（Ｃ）に示すように、埋め込まれた導電膜４２のうち、拡散層９、１０の上にあるものを除去する。図中参照符号４３は、ホトレジストからなるマスク層である。これにより、配線型のブースター電極１５−１〜１５−３がそれぞれ、拡散層１１上にブースター電極絶縁膜１４を介して形成される。
【００８５】
次に、図１８（Ａ）〜（Ｃ）に示すように、図１７（Ａ）〜（Ｃ）に示した構造の上に、二酸化シリコンを堆積し、第１層層間絶縁膜４４を形成する。次いで、層間絶縁膜４４に、拡散層９に通じるビット線用コンタクト孔４５、拡散層１０に通じる図示せぬソース線用コンタクト孔、ブースター電極１５に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後、ビット線ＢＬ、図示せぬソース線、図示せぬブースター電極制御線を形成する。次いで、第２層層間絶縁膜４６を形成することで、この発明の第２の実施形態に係るＥＥＰＲＯＭセルが完成する。
【００８６】
次に、この発明の第３の実施形態に係るＥＥＰＲＯＭセルを説明する。
【００８７】
図１９（Ａ）は第３の実施形態に係るＥＥＰＲＯＭセルの平面図、図１９（Ｂ）は図１９（Ａ）中のＢ−Ｂ線に沿う断面図、図１９（Ｃ）は図１９（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図１９（Ａ）では、便宜上、ビット線とその下の層間絶縁膜を省略して示している。
【００８８】
図１９（Ａ）〜（Ｃ）に示すように、第３の実施形態では、第２の実施形態と同様に、ブースター電極１５を、スタックトゲート構造４０間、スタックトゲート構造４０とゲート構造４１との間に埋め込み形成し、セルアレイにおいて配線状とされたブースター電極１５−１〜１５−３を形成する。さらに、ブースター電極１５−１〜１５−３を形成した導電膜を、ソース用拡散層９、ドレイン拡散層１０の上にそれぞれ残して、ブースター電極１５−１〜１５−３と同一の導電物からなるソース配線５１、およびビット線コンタクト用プラグ５２をそれぞれ形成したことが特徴である。ソース配線５１は、ブースター電極１５−１〜１５−３と同様な配線状に形成され、拡散層９に接続される。この時、拡散層９は、ゲート構造４１間に沿って線状に形成されていても良いし、各ＮＡＮＤセル毎に分離されていても良い。プラグ５２は、島状に形成され、拡散層１０に接続される。この時、拡散層９は、一つのビット線に接続されるＮＡＮＤセル毎に分離されている。
【００８９】
このような第３の実施形態では、第２の実施形態と同様に、カップリング比γｐｇｍのばらつきを小さくでき、ワード線７に寄生する寄生容量を低下できる。さらに、図２０（Ｂ）に示すように、プラグ５２を、拡散層１０とビット線１２とのコンタクト部に有することにより、例えば第２の実施形態に係る図２０（Ｂ）に示すセルに比べて、コンタクト孔４５の深さ“ｆ”を、さらに浅くできる。このため、ビット線用コンタクト孔４５のアスペクト比“ｆ／ｅ”を、さらに小さくでき、微細化に有効である。
【００９０】
次に、その製造方法を説明する。
【００９１】
図２１〜図２６は第３の実施形態に係るＥＥＰＲＯＭを主要な製造工程順に示した図である。図２１〜図２６において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【００９２】
まず、図４〜図８に示した製造方法に従って、スタックトゲート構造４０，およびゲート構造４１を形成し、Ｎ型拡散層９、１０、１１まで形成する。
【００９３】
この後、図２１（Ａ）〜（Ｃ）に示すように、ブースター電極絶縁膜１４を形成し、このブースター電極絶縁膜１４の上に、第１の導電膜５３を薄く堆積する。第１の導電膜は、例えば導電性のポリシリコンである。
【００９４】
なお、この製造方法では、Ｎ型拡散層（ソース）９が形成されるゲート構造４１間のピッチ“ｉ”、およびＮ型拡散層（ドレイン）１０が形成されるゲート構造４１間のピッチ“ｊ”をそれぞれ、Ｎ型拡散層（セルのソース／ドレイン）１１が形成されるゲート構造４１〜スタックトゲート構造４０間のピッチ“ｇ”、およびスタックトゲート構造４０間のピッチ“ｈ”と略同じピッチとする。これは、ソース配線が形成される領域のピッチ“ｉ”、プラグが形成される領域のピッチ“ｊ”、ブースター電極が形成される領域のピッチ“ｇ”、“ｈ”を互いに同じとすることにより、スタックトゲート構造４０およびゲート構造４１間に生ずる凹部の全てを、導電物によって容易に埋め込めるためである。また、ピッチ“ｇ”、“ｈ”を持つ領域は、基板１へのコンタクト孔がないため、最小のピッチにできる。従来よりコンタクト孔がある、ピッチ“ｉ”、“ｊ”を持つ領域を、ピッチ“ｇ”、“ｈ”に合わせれば、セルアレイ部において、スタックトゲート構造４０およびゲート構造４１の集積密度が向上する。また、そのパターンは、スタックトゲート構造４０とゲート構造４１とが互いに等間隔で現れるパターンであるため、微細な加工にも適合する。このようにピッチ“ｇ”、“ｈ”、“ｉ”、“ｊ”は、互いに同じピッチとされることが好ましいが、ソース配線、プラグが形成される領域のピッチ“ｉ”、“ｊ”は、第１、第２の実施形態のように、ブースター電極が形成される領域のピッチ“ｇ”、“ｈ”より広くされても構わない。
【００９５】
また、図２１（Ａ）に参照符号“ｋ”によって示すように、Ｎ型拡散層９は、Ｎ型拡散層１０と同様に、一つのビット線に接続されるＮＡＮＤセル毎、つまりカラム毎に分離されるようになっている。第３の実施形態では、Ｎ型拡散層９が分離されていても、後にソース配線によって互いに接続できるためである。このようなパターンは、素子領域３のパターンを従来のメッシュ状から、単純なライン＆スペースのパターンにでき、やはり微細加工に適している。このように、Ｎ型拡散層９は、Ｎ型拡散層１０と同様に、カラム毎に分離されることが好ましいが、第１、第２の実施形態のように、Ｎ型拡散層９をゲート構造４０間に沿って、一つの領域となるように形成されても良い。
【００９６】
次に、図２２（Ａ）〜（Ｃ）に示すように、導電膜５３の上に、ホトレジストからなるマスク層５４を形成する。次いで、このマスク層５４に、ゲート構造４１間の領域に対応した、線状の窓５５、５６を形成する。次いで、マスク層５４をエッチングのマスクに用いて、ブースター電極絶縁膜１４を除去し、Ｎ型拡散層９、１０それぞれの表面を露出させる。
【００９７】
次に、図２３（Ａ）〜（Ｃ）に示すように、マスク層５４を除去した後、第２の導電膜５７を堆積し、スタックトゲート構造４０およびゲート構造４１間に生じている凹部を埋め込む。第２の導電膜５７は、例えばタングステンである。第１の導電膜５３と第２の導電膜５７は、いわゆる“ポリメタル構造膜”５８となる。このとき、第２の導電膜５７は、Ｎ型拡散層９、１０それぞれに、電気的に接触される。
【００９８】
次に、図２４（Ａ）〜（Ｃ）に示すように、ポリメタル構造膜５８の表面を機械的化学研磨、あるいはＲＩＥ法を用いてエッチバックし、ポリメタル構造膜５８をスタックトゲート構造４０とゲート構造４１との間に埋め込む。
【００９９】
次に、図２５（Ａ）〜（Ｃ）に示すように、図２４（Ａ）〜（Ｃ）に示す構造の上に、ホトレジストからなるマスク層５９を形成する。次いで、このマスク層５９に、ポリメタル構造膜５８を、Ｎ型拡散層１０毎に分離するためのスリット部に対応した窓６０を形成する。次いで、マスク層５９をエッチングのマスクに用いて、ポリメタル構造膜５８を除去し、ポリメタル構造膜５８を、Ｎ型拡散層１０毎に分離する。これにより、ポリメタル構造膜５８は、図１９（Ａ）〜（Ｃ）に示したソース配線５１、プラグ５２、配線型のブースター電極１５−１〜１５−３の形状になる。
【０１００】
次に、図２６（Ａ）〜（Ｃ）に示すように、マスク層５９を除去した後、第１層層間絶縁膜４４を形成し、次いで、層間絶縁膜４４に、プラグ５２に通じるビット線用コンタクト孔４５、ソース配線５１に通じる図示せぬソース線用コンタクト孔、配線型ブースター電極１５−１〜１５−３に通じる図示せぬブースター電極制御線用コンタクト孔などを形成した後、ビット線ＢＬ、図示せぬソース線、図示せぬブースター電極制御線を形成する。次いで、第２層層間絶縁膜４６を形成することで、この発明の第３の実施形態に係るＥＥＰＲＯＭセルが完成する。
【０１０１】
次に、この発明の第４の実施形態に係るＥＥＰＲＯＭセルを説明する。
【０１０２】
図２７（Ａ）は第４の実施形態に係るＥＥＰＲＯＭセルの平面図、図２７（Ｂ）は図２７（Ａ）中のＢ−Ｂ線に沿う断面図、図２７（Ｃ）は図２７（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図２７（Ａ）では、便宜上、ビット線とその下の層間絶縁膜を省略して示している。
【０１０３】
図２７（Ａ）〜（Ｃ）に示すように、第４の実施形態は、ワード線７が、第１の導電膜６１、この第１の導電膜６１の上に形成した第２の導電膜６２の積層構造となっており、かつ第１の導電膜６１は、素子分離絶縁膜２の上にはないことが特徴である。
【０１０４】
図２７（Ａ）〜（Ｃ）では、第４の実施形態を、第２の実施形態に準じ、配線型のブースター電極１５−１〜１５−３を有した構造により示しているが、第４の実施形態に係る構造は、第１の実施形態のように、スタックトゲート構造４１の上を被覆するブースター電極１５を有したセル、あるいは第３の実施形態のように、配線型のブースター電極１５−１〜１５−３と同一導電物により構成されたソース配線５１、プラグ５２を有したセルにも、適用できることはもちろんである。
【０１０５】
次に、その製造方法を説明する。
【０１０６】
図２８は第４の実施形態に係るＥＥＰＲＯＭの主要な製造工程を示した図である。図２８において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【０１０７】
まず、図４（Ａ）〜（Ｃ）を参照して説明した方法にしたがって、Ｐ型のシリコン基板１上に、トンネル絶縁膜となる二酸化シリコン膜３１、浮遊ゲートとなる導電性ポリシリコン層３２を形成する。この後、導電性ポリシリコン層３２の上に、インターポリ絶縁膜となるＯＮＯ膜３７を形成し、ＯＮＯ膜３７のうち、選択トランジスタとなる領域に対応した部分を除去する。
【０１０８】
次に、図２８（Ａ）〜（Ｃ）に示すように、第１の導電膜６１を形成し、二酸化シリコン膜３１、導電性ポリシリコン層３２、ＯＮＯ膜３７、第１の導電膜６１を含む第１の積層膜構造を形成する。第１の導電膜は、導電性ポリシリコンである。次いで、素子分離用溝を形成するときにエッチングのマスクとなる図示せぬ窒化シリコン膜を形成した後、図示せぬ窒化シリコン膜を素子領域に対応したパターンにパターニングする。次いで、図示せぬ窒化シリコン膜をマスクに用いて、基板１をエッチングし、第１の積層膜構造の残存部分に自己整合した素子領域３および素子分離用溝３５を、基板１に形成する。次いで、溝３５の中を二酸化シリコン膜によって埋め込む。次いで、二酸化シリコン膜を化学的機械研磨（ＣＭＰ）し、溝３５を二酸化シリコン膜で埋め込み、素子分離領域２を形成する。この後、図示せぬ窒化シリコン膜が残っていれば除去する。
【０１０９】
この後、特に図示しないが、図２８（Ａ）〜（Ｃ）に示す構造の上に、第２の導電膜６２を形成し、第１の導電膜６１と第２の導電膜６２との積層構造を得る。第２の導電膜６２はタングステンである。次いで、例えば図６〜図１０を参照して説明した製造方法にしたがって、スタックトゲート構造４０、ゲート構造４１を形成し、Ｎ型拡散層９、１０、１１を形成し、ブースター電極絶縁膜１４を形成する。この後、ブースター電極となる導電物を堆積する。次に、図１１、あるいは図１６〜図１７、図２１〜図２５を参照して説明した製造方法にしたがって、ブースター電極１５、あるいは配線型のブースター電極１５−１〜１５−３、あるいは配線型のブースター電極１５−１〜１５−３、ソース配線５１およびプラグ５２を形成する。この後、図１２、あるいは図１８、あるいは図２６を参照して説明したように、第１層層間絶縁膜を形成し、第１層層間絶縁膜にビット線コンタクト孔などを形成し、第１層層間絶縁膜の上にビット線などを形成する。この後、第２層層間絶縁膜を形成することで、第４の実施形態に係るセルが完成する。
【０１１０】
このような第４の実施形態では、第１の実施形態と同様に、カップリング比γｐｇｍのばらつきを小さくでき、かつワード線７を、第１の導電膜６１と第２の導電膜６２との積層構造として低抵抗化を図ることで、書き込み動作、読み出し動作、消去動作の高速化を期待できる。なお、ここでは、第２の導電膜６２にタングステンを用いたが、その他の高融点金属、あるいは高融点金属のシリサイドなどであっても良い。
【０１１１】
次に、この発明の第５の実施形態に係るＥＥＰＲＯＭセルを説明する。
【０１１２】
図２９（Ａ）は第５の実施形態に係るＥＥＰＲＯＭセルの平面図、図２９（Ｂ）は図２９（Ａ）中のＢ−Ｂ線に沿う断面図、図２９（Ｃ）は図２９（Ａ）中のＣ−Ｃ線に沿う断面図である。ただし、図２９（Ａ）では、便宜上、ビット線とその下の層間絶縁膜を省略して示している。
【０１１３】
図２９（Ａ）〜（Ｃ）に示すように、第５の実施形態は、スタックトゲート構造４０およびゲート構造４１の上に、絶縁物でなるキャップ層７１を有することが特徴である。
【０１１４】
図２９（Ａ）〜（Ｃ）では、第５の実施形態を、第２の実施形態に準じ、配線型のブースター電極１５−１〜１５−３を有した構造により図示しているが、第５の実施形態に係る構造は、第１の実施形態のように、スタックトゲート構造４１の上を被覆するブースター電極１５を有したセル、あるいは第３の実施形態のように、配線型のブースター電極１５−１〜１５−３と同一導電物により構成されたソース配線５１、プラグ５２を有したセルにも、適用できることはもちろんである。
【０１１５】
次に、その製造方法を説明する。
【０１１６】
図３０は第５の実施形態に係るＥＥＰＲＯＭの主要な製造工程を示した図である。図３０において、（Ａ）図は平面図、（Ｂ）図は（Ａ）図中のＢ−Ｂ線に沿う断面図、（Ｃ）図は（Ａ）図中のＣ−Ｃ線に沿う断面図である。
【０１１７】
まず、図４〜図６を参照して説明した方法にしたがって、Ｐ型のシリコン基板１上に、トンネル絶縁膜となる二酸化シリコン膜、浮遊ゲートとなる導電性ポリシリコン層、窒化シリコン膜を含む第１の膜状構造体を形成する。この後、第１の膜状構造体および基板をエッチングし、第１の積層膜構造の残存部分に自己整合した素子領域および素子分離用溝を、基板に形成する。次いで、溝の中を二酸化シリコン膜によって埋め込み、素子分離領域２を形成する。この後、図６（Ａ）〜（Ｃ）に示す構造の上に、絶縁物でなるキャップ層７１を形成する。キャップ層７１は、例えば窒化シリコンである。
【０１１８】
次に、図３０（Ａ）〜図３０（Ｂ）に示すように、図７を参照して説明した方法に従って、スタックトゲート構造４０、ゲート構造４１を形成する。これらスタックトゲート構造４０、ゲート構造４１の上面は、キャップ層７１で覆われている。
【０１１９】
この後、特に図示しないが、図８〜図１０を参照して説明した製造方法にしたがって、Ｎ型拡散層９、１０、１１を形成し、ブースター電極絶縁膜１４を形成する。この後、ブースター電極となる導電物を堆積する。次に、図１１、あるいは図１６〜図１７、あるいは図２１〜図２５を参照して説明した製造方法にしたがって、ブースター電極１５、あるいは配線型のブースター電極１５−１〜１５−３、あるいは配線型のブースター電極１５−１〜１５−３、ソース配線５１およびプラグ５２を形成する。なお、特に図１６〜図１７、あるいは図２１〜図２５に示した、ブースター電極の材料を化学的機械研磨、あるいはエッチバックしてスタックトゲート構造４０間、スタックトゲート構造４０〜ゲート構造４１間、ゲート構造間に埋め込む方法では、キャップ層７１が研磨、エッチバックのストッパとして機能する。このため、ワード線７などの膜減りを防止する。
【０１２０】
この後、図１２、あるいは図１８、あるいは図２６を参照して説明したように、第１層層間絶縁膜を形成し、第１層層間絶縁膜にビット線コンタクト孔などを形成し、第１層層間絶縁膜の上にビット線などを形成する。この後、第２層層間絶縁膜を形成することで、第５の実施形態に係るセルが完成する。
【０１２１】
このような第５の実施形態でも、第１〜第４の実施形態と全く同様に、カップリング比γｐｇｍのばらつきを小さくすることができる。
【０１２２】
なお、上記本発明の実施形態では、Ｐ型半導体基板をＢＵＬＫとした例について示したが、Ｎ型半導体基板にＰ型ウェルをＢＵＬＫとし、この上にセルを形成しても良いことはいうまでもない。その他、本発明の主旨を逸脱しない範囲で、種々変形して実施することができる。
【０１２３】
【発明の効果】
以上説明したように、この発明によれば、カップリング比γｐｇｍの変動に伴う電位ＶＦＧの変動を抑制でき、書き込み非選択のセルや、“１”書き込みするセルの浮遊ゲートに電子が注入されてしまうような誤書き込み、およびリードディスターブなどの不良の発生を抑制し得る不揮発性半導体記憶装置、およびその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１（Ａ）はこの発明の第１の実施形態に係るメモリセルの平面図、図１（Ｂ）は図１（Ａ）中のＢ−Ｂ線に沿う断面図、図１（Ｃ）は図１（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２】図２はこの発明に係るメモリセルが有する浮遊ゲートの鳥瞰図。
【図３】図３（Ａ）はこの発明の第１の実施形態に係るメモリセルを有したＥＥＰＲＯＭの等価回路図、図３（Ｂ）は書き込みモードと各ノードとの電位の関係を示す図、図３（Ｃ）は読み出しモードと各ノードとの電位の関係を示す図、図３（Ｄ）は消去モードと各ノードとの電位の関係を示す図。
【図４】図４（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図４（Ｂ）は図４（Ａ）中のＢ−Ｂ線に沿う断面図、図４（Ｃ）は図４（Ａ）中のＣ−Ｃ線に沿う断面図。
【図５】図５（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図５（Ｂ）は図５（Ａ）中のＢ−Ｂ線に沿う断面図、図５（Ｃ）は図５（Ａ）中のＣ−Ｃ線に沿う断面図。
【図６】図６（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図６（Ｂ）は図６（Ａ）中のＢ−Ｂ線に沿う断面図、図６（Ｃ）は図６（Ａ）中のＣ−Ｃ線に沿う断面図。
【図７】図７（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図７（Ｂ）は図７（Ａ）中のＢ−Ｂ線に沿う断面図、図７（Ｃ）は図７（Ａ）中のＣ−Ｃ線に沿う断面図。
【図８】図８（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図８（Ｂ）は図８（Ａ）中のＢ−Ｂ線に沿う断面図、図８（Ｃ）は図８（Ａ）中のＣ−Ｃ線に沿う断面図。
【図９】図９（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図９（Ｂ）は図９（Ａ）中のＢ−Ｂ線に沿う断面図、図９（Ｃ）は図９（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１０】図１０（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図１０（Ｂ）は図１０（Ａ）中のＢ−Ｂ線に沿う断面図、図１０（Ｃ）は図１０（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１１】図１１（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図１１（Ｂ）は図１１（Ａ）中のＢ−Ｂ線に沿う断面図、図１１（Ｃ）は図１１（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１２】図１２（Ａ）はこの発明の第１の実施形態に係るメモリセルの一工程中における平面図、図１２（Ｂ）は図１２（Ａ）中のＢ−Ｂ線に沿う断面図、図１２（Ｃ）は図１２（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１３】図１３（Ａ）はこの発明の第２の実施形態に係るメモリセルの平面図、図１３（Ｂ）は図１３（Ａ）中のＢ−Ｂ線に沿う断面図、図１３（Ｃ）は図１３（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１４】図１４（Ａ）はこの発明の第２の実施形態に係るメモリセルを有したＥＥＰＲＯＭの等価回路図、図１４（Ｂ）は書き込みモードと各ノードとの電位の関係を示す図、図１４（Ｃ）は読み出しモードと各ノードとの電位の関係を示す図、図１４（Ｄ）は消去モードと各ノードとの電位の関係を示す図。
【図１５】図１５（Ａ）はこの発明の第１の実施形態に係るメモリセルの断面図、図１５（Ｂ）はこの発明の第２の実施形態に係るメモリセルの断面図。
【図１６】図１６（Ａ）はこの発明の第２の実施形態に係るメモリセルの一工程中における平面図、図１６（Ｂ）は図１６（Ａ）中のＢ−Ｂ線に沿う断面図、図１６（Ｃ）は図１６（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１７】図１７（Ａ）はこの発明の第２の実施形態に係るメモリセルの一工程中における平面図、図１７（Ｂ）は図１７（Ａ）中のＢ−Ｂ線に沿う断面図、図１７（Ｃ）は図１７（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１８】図１８（Ａ）はこの発明の第２の実施形態に係るメモリセルの一工程中における平面図、図１８（Ｂ）は図１８（Ａ）中のＢ−Ｂ線に沿う断面図、図１８（Ｃ）は図１８（Ａ）中のＣ−Ｃ線に沿う断面図。
【図１９】図１９（Ａ）はこの発明の第３の実施形態に係るメモリセルの平面図、図１９（Ｂ）は図１９（Ａ）中のＢ−Ｂ線に沿う断面図、図１９（Ｃ）は図１９（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２０】図２０（Ａ）はこの発明の第２の実施形態に係るメモリセルの断面図、図２０（Ｂ）はこの発明の第３の実施形態に係るメモリセルの断面図。
【図２１】図２１（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２１（Ｂ）は図２１（Ａ）中のＢ−Ｂ線に沿う断面図、図２１（Ｃ）は図２１（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２２】図２２（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２２（Ｂ）は図２２（Ａ）中のＢ−Ｂ線に沿う断面図、図２２（Ｃ）は図２２（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２３】図２３（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２３（Ｂ）は図２３（Ａ）中のＢ−Ｂ線に沿う断面図、図２３（Ｃ）は図２３（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２４】図２４（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２４（Ｂ）は図２４（Ａ）中のＢ−Ｂ線に沿う断面図、図２４（Ｃ）は図２４（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２５】図２５（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２５（Ｂ）は図２５（Ａ）中のＢ−Ｂ線に沿う断面図、図２５（Ｃ）は図２５（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２６】図２６（Ａ）はこの発明の第３の実施形態に係るメモリセルの一工程中における平面図、図２６（Ｂ）は図２６（Ａ）中のＢ−Ｂ線に沿う断面図、図２６（Ｃ）は図２６（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２７】図２７（Ａ）はこの発明の第４の実施形態に係るメモリセルの平面図、図２７（Ｂ）は図２７（Ａ）中のＢ−Ｂ線に沿う断面図、図２７（Ｃ）は図２７（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２８】図２８（Ａ）はこの発明の第４の実施形態に係るメモリセルの一工程中における平面図、図２８（Ｂ）は図２８（Ａ）中のＢ−Ｂ線に沿う断面図、図２８（Ｃ）は図２８（Ａ）中のＣ−Ｃ線に沿う断面図。
【図２９】図２９（Ａ）はこの発明の第５の実施形態に係るメモリセルの平面図、図２９（Ｂ）は図２９（Ａ）中のＢ−Ｂ線に沿う断面図、図２９（Ｃ）は図２９（Ａ）中のＣ−Ｃ線に沿う断面図。
【図３０】図３０（Ａ）はこの発明の第５の実施形態に係るメモリセルの一工程中における平面図、図３０（Ｂ）は図３０（Ａ）中のＢ−Ｂ線に沿う断面図、図３０（Ｃ）は図３０（Ａ）中のＣ−Ｃ線に沿う断面図。
【図３１】図３１（Ａ）は従来のメモリセルの平面図、図３１（Ｂ）は図３１（Ａ）中のＢ−Ｂ線に沿う断面図、図３１（Ｃ）は図３１（Ａ）中のＣ−Ｃ線に沿う断面図。
【図３２】図３２（Ａ）は従来のＥＥＰＲＯＭの等価回路図、図３２（Ｂ）は書き込みモードと各ノードとの電位の関係を示す図。
【図３３】図３３は従来の浮遊ゲートの鳥瞰図。
【図３４】図３４はカップリング比の素子領域幅依存性を示す図。
【符号の説明】
１…Ｐ型シリコン基板、
２…素子分離領域、
３…素子領域、
４…トンネル絶縁膜、
５…浮遊ゲート、
６…インターポリ絶縁膜、
７…ワード線（制御ゲート）
８…選択トランジスタのゲート、
９、１０、１１…Ｎ型拡散層、
１２…ビット線、
１３…メモリセルのチャネル、
１４ブースタープレート絶縁膜、
１５…ブースタープレート、
１５−１〜１５−３…配線型のブースター電極、
１６…ＮＡＮＤセルチャネル、
５１…ソース配線、
５２…プラグ、
６１…第１の導電膜、
６２…第２の導電膜、
７１…キャップ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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