(57)【特許請求の範囲】
【請求項１】
所定のデータパターンが書き込まれた被試験メモリから、重複するアドレスを含むアドレス指定パターンを少なくとも１つ含む複数のアドレス指定パターンによって順次読出しが期待される値を特定の計算によってまとめた複数の期待値を作成しておき、
前記被試験メモリの試験時には、前記複数の期待値の中から１つの期待値を選択し、
前記選択された期待値を作成したときと同じアドレス指定パターンによって前記被試験メモリから順次読み出される値を前記特定の計算によってまとめて実際値を作成し、
前記選択された期待値と前期作成された実際値とを比較することを特徴とする不揮発性メモリの試験方法。
【請求項２】
前記複数のアドレス指定パターンは、少なくとも、最下位又は最上位アドレスから一つずつ順にアドレスを増やしていく又は減らしていく第１のパターンと、離散的にアドレスを指定していく第２のパターンとを含み、前記第２のパターンは、重複するアドレスが含まれていることを特徴とする請求項１に記載の不揮発性メモリの試験方法。
【請求項３】
前記特定の計算は、加算、減算、乗算又は除算、もしくはこれら算術の組み合わせのいずれかにより行なうことを特徴とする請求項１に記載の不揮発メモリの試験方法。
【請求項４】
所定のデータパターンが書き込まれた被試験メモリから、重複するアドレスを含むアドレス指定パターンを少なくとも一つ含む複数のアドレス指定パターンによって順次読出しが期待される値を特定の計算によってまとめた複数の期待値を格納する記憶手段と、
前記記憶手段から前記複数の期待値のうちの一つを選択する選択手段と、
前記選択手段により選択された前記期待値に対応する前記アドレス指定パターンによって前記被試験メモリのアドレスを指定する指定手段と、
前記指定手段によって指定されたアドレスから順次読み出される値を前記特定の計算によってまとめて実際値を作成する演算手段と、
前記記憶手段からの期待値と前記演算手段からの実際値とを比較する比較手段と、
前記比較手段の出力結果から前記被試験メモリへの書き込み値の正否を判定する判定手段とを備えていることを特徴とする不揮発性メモリの試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリの試験方法及びその試験装置に関するものであり、特に、マスクＲＯＭ，ＥＰＲＯＭ及びＥ２  ＰＲＯＭ等のデータ読出し試験を行う方法及び装置に関するものである。
【０００２】
【従来の技術】
近年、マスクＲＯＭ，ＥＰＲＯＭ及びＥ２  ＰＲＯＭ等の不揮発性メモリの大容量化に伴い、データ読出し試験においては期待値として用いるデータ量が膨大になっている。その一方で、顧客への製品供給に関しては短納期化が強く要望されている。このため、不揮発性メモリのデータ読出し試験では、様々なモードの不良を検出するため、あるいは、試験時間の短縮化を図るために、複数の異なるアドレスパターンを用いて効率良く試験を行うことが必要となる。
【０００３】
図４は、従来例に係るＲＯＭテスタの構成図を示している。図４において、３００  はＲＯＭテスタであり、１は期待値データを格納する期待値データメモリである。２はアドレスパターンを発生するアドレスパターン発生器であり、３は被試験メモリ１８の読出しデータ（ＤＡＴＡ）の「０」又は「１」を判定する０／１判定器であり、４は期待値データと読出しデータとを比較する比較器であり、５は比較器４の出力信号から被試験メモリ１８の良否を判定する判定器である。６は期待値データメモリ１やアドレスパターン発生器２の入出力を制御するＣＰＵ（中央演算装置）である。
【０００４】
メモリ１には被試験メモリ１８への書込み値の格納番地を特定の順序で指定したときに、被試験メモリ１８から読み出しが期待される値を１アドレス単位に対比させた期待値データが格納されている。例えば、期待値データはあるアドレス＃Ｘを指定したときに読み出されるであろう値であり、被試験メモリ１８をプログラムしたときに、そのアドレス＃Ｘに書き込んだ値に等しい。
【０００５】
次に、ＲＯＭテスタの動作を説明する。まず、ＲＯＭテスタ３００  のアドレス出力端子と被試験メモリ１８のアドレス入力端子とを接続し、被試験メモリ１８のデータ出力端子とＲＯＭテスタ３００  のデータ入力端子とをそれぞれ接続した状態で、ＣＰＵ６の制御命令により、アドレスパターン発生器２はアドレスパターン（ＡＤＤ），例えば、＃００００〜＃ＦＦＦＦ…を発生する。そして、発生器２からアドレス＃００００が被試験メモリ１８に指定され、ＣＰＵ６は期待値データメモリ１のアドレス（ＡＤＤ）＃００００をポインタによって指示する。
【０００６】
また、被試験メモリ１８から読み出されたデータは、０／１判定器３によって、各出力ビット毎に「０」又は「１」が判定され、そのデータ，例えば「＃００」が比較器４に出力される。比較器４ではアドレス＃００００の期待値データ，例えば、「＃００」と読出しデータ＝「＃００」とが比較される。この比較はアドレス単位に逐次実行され、その結果は判定器５によって判定される。これにより、被試験メモリ１８の良否が判定される。
【０００７】
【発明が解決しようとする課題】
しかしながら、読出しデータと期待値データとをアドレス単位に逐次比較する方法では、不揮発性メモリの大容量化に伴い、データ比較回数が膨大になるので試験時間が増加する。また、メモリ１には被試験メモリ１８の全アドレス分の期待値データを格納しなくてはならないので、被試験メモリ１８の容量と同じの容量のものを用意する必要がある。被試験メモリ１８のメモリ容量の増大は期待値データメモリ１の増加を余儀無くする。
【０００８】
従って、被試験メモリの容量分の期待値データメモリが準備できない場合、被試験メモリ１８のアドレス領域を分割し、複数回に分けてデータ読出し試験を実施せざるを得なくなり、試験工程及び試験コストの増大、強いては顧客への製品納期の遅延を招くという問題が生じる。
本発明は、かかる従来例の問題点に鑑み創作されたものであり、読出しデータと期待値データとをアドレス単位に逐次比較することなく、短時間かつ簡易に読出し試験を行うことが可能となる不揮発性メモリの試験方法及びその試験装置の提供を目的とする。
【０００９】
【課題を解決するための手段】
本発明の不揮発性メモリの試験方法は、所定のデータパターンが書き込まれた被試験メモリから、重複するアドレスを含むアドレス指定パターンを少なくとも１つ含む複数のアドレス指定パターンによって順次読出しが期待される値を特定の計算によってまとめた複数の期待値を作成しておき、前記被試験メモリの試験時には、前記複数の期待値の中から１つの期待値を選択し、前記選択された期待値を作成したときと同じアドレス指定パターンによって前記被試験メモリから順次読み出される値を前記特定の計算によってまとめて実際値を作成し、前記選択された期待値と前期作成された実際値とを比較することを特徴とする。
【００１０】
上記した不揮発性メモリの試験方法において、前記複数のアドレス指定パターンは、少なくとも、最下位又は最上位アドレスから一つずつ順にアドレスを増やしていく又は減らしていく第１のパターンと、離散的にアドレスを指定していく第２のパターンとを含み、前記第２のパターンは、重複するアドレスが含まれていることを特徴とする。
【００１１】
また、上記した不揮発性メモリの試験方法において、前記特定の計算は、加算、減算、乗算又は除算、もしくはこれら算術の組み合わせのいずれかにより行なうことを特徴とする。
本発明の不揮発性メモリの試験装置は、所定のデータパターンが書き込まれた被試験メモリから、重複するアドレスを含むアドレス指定パターンを少なくとも一つ含む複数のアドレス指定パターンによって順次読出しが期待される値を特定の計算によってまとめた複数の期待値を格納する記憶手段と、前記記憶手段から前記複数の期待値のうちの一つを選択する選択手段と、前記選択手段により選択された前記期待値に対応する前記アドレス指定パターンによって前記被試験メモリのアドレスを指定する指定手段と、前記指定手段によって指定されたアドレスから順次読み出される値を前記特定の計算によってまとめて実際値を作成する演算手段と、前記記憶手段からの期待値と前記演算手段からの実際値とを比較する比較手段と、前記比較手段の出力結果から前記被試験メモリへの書き込み値の正否を判定する判定手段とを備えていることを特徴とする。
【００１２】
本発明の不揮発性メモリの試験方法では、予め、被試験メモリに書き込んだ値の正否判定基準を用意するために、まず、被試験メモリから順次読出しが期待される値を特定の計算によってまとめた期待値を作成する。このときの特定の計算は加算、減算、乗算又は除算もしくはこれらの算術の組み合わせのいずれかにより行う。また、被試験メモリの格納番地は特定順序で指定する。
【００１３】
そして、被試験メモリを試験するときには、先の期待値を作成したときと同じ特定順序で試験対象となる実際の被試験メモリに対して格納番地を指定し、この指定によって順次読み出される値を特定の計算によりまとめて実際値を作成する。その後、先の期待値とこの実際値とを比較して被試験メモリへの書込み値の正否を判定する。
【００１４】
このように本発明の試験方法によれば、被試験メモリから特定順序で読み出しが期待される値を特定の計算によってまとめた期待値と、実際の被試験メモリから期待値と同じ順序で逐次読み出された値を特定の計算によってまとめた実際値とを比較しているので、従来例のように格納番地毎に逐次指定して読み出した１つの値と、これに期待する１つの期待値とを比較することなく、格納番地群単位にまとめた値同士を一度に比較できるようになる。従って、比較回数が大幅に削減できるので、被試験メモリの容量が増大した場合であっても、短い時間でマスクＲＯＭ，ＥＰＲＯＭ，Ｅ２  ＰＲＯＭ等の簡易なデータ読出し試験を行うことができる。
【００１５】
また、本発明の第２の試験方法では、被試験メモリの格納番地を指定する順序を何種類かに変更したときの複数の期待値が作成され、この複数の期待値の中から１つの期待値を選択し、この期待値を作成したときの格納番地の指定順序で、被試験メモリの格納番地を指定している。
このため、被試験メモリの格納番地を単一の特定順序で指定する場合に比べて、被試験メモリの格納番地を指定する順序を変更することによって、被試験メモリの格納番地を複数の異なる順序で指定できるので、ユーザの使用状況に模した試験ができる。この結果、被試験メモリのアドレス指定順序に依存したデバイス特性、例えば、読出し速度及び電源マージン等を考慮に入れたデータ読出し試験を行うことができる。
【００１６】
さらに、本発明の試験装置によれば、被試験メモリから読み出しが期待される値を特定の計算で求めた期待値を格納するメモリ容量を確保すれば良いので、従来例に比べて記憶手段の容量が低減できる。このメモリ容量の低減化によって、試験装置が低廉化できる。
【００１７】
【発明の実施の形態】
次に、図を参照しながら本発明の実施の形態について説明をする。図１〜３は、本発明の実施の形態に係る不揮発性メモリの試験方法及びその試験装置の説明図である。
（１）第１の実施の形態
図１は、本発明の第１の実施の形態に係るＲＯＭテスタの構成図であり、図２（Ａ）は、そのアドレスパターンとチェックサム期待値との関係説明図をそれぞれ示している。図１において、１１は被試験メモリ１８から読み出しが期待される値を予め加算したチェックサム期待値Ｄ１を格納するチェックサム期待値メモリであり、記憶手段の一例である。チェックサム期待値Ｄ１は被試験メモリ１８に書き込んだ値「０」又は「１」の正否判定基準となるものである。
【００１８】
本実施の形態では、チェックサム期待値Ｄ１は図２（Ａ）に示すように、例えば、「＃３ＦＦＦＦＦ」である。この値「＃３ＦＦＦＦＦ」は、被試験メモリ１８への各ビット毎の書込み値「０」又は「１」の格納番地、例えば、メモリ容量が２５６Ｋ（６４Ｋワード×８ビット）の場合でアドレス＃００００〜＃ＦＦＦＦを特定の順序で指定したときに、被試験メモリ１８から読み出しが期待される各出力ビット毎の値「０」又は「１」を予め全指定アドレス分加算したものである。「＃３ＦＦＦＦＦ」は１６進数で表示した値であり、２進数で示すと、「００１１  １１１１  １１１１  １１１１  １１１１  １１１１  」である。チェックサム期待値は、被試験メモリ１８から各出力ビット毎に読み出しが期待される値「０」又は「１」の加算値の１の補数又は２の補数を採ったものである。
【００１９】
１２は特定の順序で被試験メモリ１８の格納番地を指定するアドレスパターン発生器であり、指定手段の一例である。発生器１２は例えば、図２（Ａ）の順序のアドレスパターンを発生する。１３は被試験メモリ１８の読出しデータ（ＤＡＴＡ）の「０」又は「１」を各出力ビット毎に判定する０／１判定器であり、１４はアドレスパターン発生器１２によって指定された被試験メモリ１８の格納番地からの値（読出しデータ）を逐次加算してチェックサム値Ｄｘを出力するチェックサム値演算器であり、加算手段の一例である。
【００２０】
１５はチェックサム期待値Ｄ１とチェックサム値Ｄｘとを比較する比較器であり、比較手段の一例である。１６は比較器１５の出力信号から被試験メモリ１８の良否を判定する判定器であり、判定手段の一例である。１７はチェックサム期待値メモリ１１やアドレスパターン発生器１２の入出力を制御するＣＰＵ（中央演算装置）である。ＣＰＵ１７は，例えば、アドレスパターン発生器１２には指定開始を起動する制御信号Ｓ１を出力し、チェックサム期待値メモリ１１には読出し許可をする制御信号Ｓ２を出力し、比較器１５には出力を許可する制御信号Ｓ３を出力し、判定器１６には判定を許可する制御信号Ｓ４をそれぞれ出力する。
【００２１】
次に、本実施の形態に係るＲＯＭの試験方法について試験装置の動作を説明する。まず、被試験メモリ１８に書き込んだ値「０」又は「１」の正否判定基準となるチェックサム期待値Ｄ１をメモリ１１に格納した状態で、ＣＰＵ１７からの制御信号Ｓ１によって、アドレスパターン発生器１２はアドレス＃００００〜＃ＦＦＦＦを図２（Ａ）の順序で発生し、チェックサム期待値Ｄ１を作成したときと同じように、このアドレスアドレス＃００００〜＃ＦＦＦＦを順次、実際の被試験メモリ１８に対して指定する。これによって被試験メモリ１８から逐次読み出されたデータ（ＤＡＴＡ）が各ビット毎に０／１判定器１３によって判定され、ここで判定された読出しデータ「０」又は「１」は演算器１４に出力される。
【００２２】
演算器１４ではアドレス＃００００〜＃ＦＦＦＦの指定によって順次読み出されるデータが全て加算され、この加算値はチェックサム値Ｄｘとして比較器１５に出力される。また、比較器１５ではＣＰＵ１７からの制御信号Ｓ２によって、先のチェックサム期待値Ｄ１がメモリ１１から読み出され、このチェックサム期待値Ｄ１とチェックサム値Ｄｘとが一致するか否かが比較される。この比較はＣＰＵ１７からの制御信号Ｓ３によって全指定アドレスに対して１回のみ実行され、その結果はＣＰＵ１７からの制御信号Ｓ４によって判定器１６により判定される。
【００２３】
例えば、チェックサム期待値Ｄ１とチェックサム値Ｄｘとが一致する場合には、被試験メモリ１８は「良」と判定され、Ｄ１とＤｘが一致しない場合には「不良」と判定される。これにより、被試験メモリ１８に書き込まれた値「０」又は「１」の正否が総合的に判定できる。
このようにして、本発明の第１の実施の形態に係るＲＯＭテスタでは、被試験メモリ１８から読み出しが期待される値を加算したチェックサム期待値Ｄ１と、実際の被試験メモリ１８から逐次読み出された値を加算したチェックサム値Ｄｘとを比較しているので、従来例のように格納番地毎に逐次指定して読み出した１つの読出しデータと、これに期待する１つの期待値データとを個々に比較することなく、全指定アドレス毎にまとめた総和値同士が比較できる。
【００２４】
従って、被試験メモリ１８の容量が増大した場合であっても、短い時間でマスクＲＯＭ，ＥＰＲＯＭ，Ｅ２  ＰＲＯＭ等の簡易なデータ読出し試験を行うことができる。
さらに、本実施の形態の装置によれば、チェックサム期待値Ｄ１を格納するメモリ容量を確保すれば良いので、従来例に比べてメモリが低減でき、試験装置が低廉化できる。
【００２５】
（２）第２の実施の形態
図３は本発明の第２の実施の形態に係るＲＯＭテスタの構成図であり、図２（Ｂ）は、そのチェックサム期待値メモリの内容説明図をそれぞれ示している。
第２の実施の形態では第１の実施の形態と異なり、予めｎ種類のチェックサム期待値を用意して置き、それを選択して被試験メモリ１８のデータ読出し試験を行うものである。
【００２６】
図３において、２００  は第２のＲＯＭテスタであり、２１はｎ種類のチェックサム期待値Ｄ１〜Ｄｎを格納するチェックサム期待値メモリであり、記憶手段の一例である。本実施の形態では、チェックサム期待値Ｄ１は図２（Ｂ）に示すように、「＃１ＦＦＦＦＦ」であり、アドレス＃００００〜＃ＦＦＦＦの順序で指定したときに、被試験メモリ１８から読み出しが期待される各ビット毎の値「０」又は「１」を予め全指定アドレス分加算したものである。
【００２７】
チェックサム期待値Ｄ２は，例えば、「＃３ＦＦＦＦＦ」であり、第１の実施の形態と同じ順序で、アドレス＃００００〜＃ＦＦＦＦを指定したときに、被試験メモリ１８から各ビット毎に読み出しが期待される値「０」又は「１」を予め全指定アドレス分加算したものである。
チェックサム期待値Ｄ３は先頭アドレス＃００００と最終アドレス＃ＦＦＦＦを指定し、再び、アドレス＃００００を指定し、続いて次のアドレス＃０００１を指定し、順次、このようなアドレスの指定関係で指定したときに、被試験メモリ１８から各ビット毎に読み出しが期待される値「０」又は「１」を予め全指定アドレス分加算したものである。このようにアドレスの指定を変更してチェックサム期待値Ｄ１〜Ｄｎを作成して置く。この期待値Ｄ１〜Ｄｎはメモリ２１に格納する。
【００２８】
２２はチェックサム期待値メモリ２１からチェックサム期待値の１つを選択するセレクタであり、選択手段の一例である。例えば、セレクタ２２は制御信号Ｓ２に応じてｎ種類のチェックサム期待値Ｄ１〜Ｄｎから１つのチェックサム期待値を選択する。制御信号Ｓ２はＣＰＵ２８から出力され、信号Ｓ２は制御信号Ｓ１と相互に関連したものである。ＣＰＵ２８は，例えば、チェックサム期待値Ｄ１を選択する場合には、アドレス＃００００〜＃ＦＦＦＦを順次指定するような制御信号Ｓ１をアドレスパターン発生器２３に出力する。なお、第１の実施の形態と同じ名称のものは同じ機能を有するため、その説明を省略する。
【００２９】
次に、本実施の形態に係るＲＯＭの試験方法について試験装置の動作を説明する。例えば、ｎ種類のチェックサム期待値Ｄ１〜Ｄｎからチェックサム期待値Ｄ３を選択してデータ読出し試験を行う場合、まず、被試験メモリ１８に書き込んだ値「０」又は「１」の正否判定基準となるチェックサム期待値Ｄ１〜Ｄｎをメモリ２１に格納した状態で、ＣＰＵ２８からの制御信号Ｓ１によって、アドレスパターン発生器２３は被試験メモリ１８に対してチェックサム期待値Ｄ３を作成したときと同じように、実際の被試験メモリ１８に対してアドレスを指定する。これによって被試験メモリ１８から逐次読み出されたデータ（ＤＡＴＡ）が０／１判定器２４によって各ビット毎に判定され、ここで判定された読出しデータ「０」又は「１」は演算器２５に出力される。
【００３０】
演算器２５ではアドレスの指定によって順次読み出されるデータが全て加算され、この加算値はチェックサム値Ｄｘとして比較器２６に出力される。また、ＣＰＵ２８からの制御信号Ｓ２によって、セレクタ２２はチェックサム期待値Ｄ３をメモリ２１から選択し、この期待値Ｄ３を比較器２６に出力する。比較器２６では、このチェックサム期待値Ｄ３とチェックサム値Ｄｘとが一致するか否かが比較される。この比較はＣＰＵ２８からの制御信号Ｓ３によって全指定アドレスに対して１回のみ実行され、その結果はＣＰＵ２８からの制御信号Ｓ４によって判定器１６により判定される。
【００３１】
例えば、選択されたチェックサム期待値Ｄ３と演算したチェックサム値Ｄｘとが一致する場合には、被試験メモリ１８は「良」と判定され、Ｄ３とＤｘが一致しない場合には「不良」と判定される。これにより、被試験メモリ１８に書き込まれた値「０」又は「１」の正否が総合的に判定できる。
このようにして、本発明の第２の実施の形態に係るＲＯＭテスタでは、被試験メモリ１８の格納番地を指定する順序を変更したときのｎ種類のチェックサム期待値Ｄ１〜Ｄｎの中から１つのチェックサム期待値を選択し、このチェックサム期待値を作成したときの格納番地の指定順序で、被試験メモリ１８の格納番地を指定している。
【００３２】
このため、単一のチェックサム期待値Ｄ１を用いて試験する場合に比べて、例えば、チェックサム期待値Ｄ１〜Ｄｎを用いて試験する場合では、被試験メモリ１８の格納番地が異なる複数の順序で指定できるので、いつも同じ順序でデータを読み出すとは限らないユーザの使用状況を模した試験ができる。
この結果、被試験メモリ１８のアドレスパターンに依存したデバイス特性、例えば、読出し速度及び電源マージン等を考慮に入れたデータ読出し試験を行うことができる。また、従来例のように全アドレス分の期待値データを保持することなく、複数のアドレスパターンを使用して被試験メモリ１８の良否が判定できる。
【００３３】
なお、本実施の形態ではＣＰＵ２８からの制御信号Ｓ２に応じてチェックサム期待値をメモリ２１から選択する方法について説明したが、アドレスパターン発生器２３からセレクタ２２へ識別信号Ｓ５を転送して、それに対応したチェックサム期待値をメモリ２１から選択しても良い。この識別信号Ｓ５はどのアドレスパターンを印加したか否かを識別する信号であり、図２（Ｂ）に示すように、予め、アドレスパターンとチェックサム期待値とを対応付けて置く必要がある。
【００３４】
また、本発明の各実施の形態では被試験メモリ１８の全格納番地を特定順序で指定したときに読み出されるであろう全値を加算したチェックサム期待値を用いて試験を行う場合について説明したが、その格納番地を分割して指定したときに読み出されるであろう部分値を加算したチェックサム部分期待値を用いてメモリセルのブロック毎に試験を行うことも可能である。
【００３５】
さらに、本発明の各実施の形態では特定の計算に付き、加算の場合について説明をしたが、これに限らず、減算、乗算又は除算もしくはこれら算術の組み合わせのいずれかにより行っても良い。
【００３６】
【発明の効果】
以上説明したように、本発明の不揮発性メモリの試験方法では、特定順序で読み出しが期待される値を特定の計算によってまとめた期待値と、同じ順序で、実際に読み出された値を特定の計算によってまとめた実際値とを比較しているので、従来例のように被試験メモリの格納番地毎に逐次指定して読み出した１つの値と、これに期待する１つの期待値とを個々に比較することなく、格納番地群単位にまとめた値同士が一度に比較できる。従って、比較回数が大幅に削減できるので、被試験メモリの容量が増大した場合であっても、短い時間でデータ読出し試験ができる。
【００３７】
また、本発明の試験方法では、被試験メモリの格納番地を指定する順序を変更したときの複数の期待値の中から１つの期待値を選択し、この選択された期待値を作成したときと同じ順序で、被試験メモリの格納番地を指定できるので、ユーザの使用状況を模した試験ができるし、アドレスパターンに依存した不良を検出することもできる。
【００３８】
さらに、本発明の試験装置では、被試験メモリから特定順序で読み出しが期待される値を特定の計算によってまとめた期待値を格納すれば良いので、記憶手段のメモリ容量が低減できる。従って、大容量のマスクＲＯＭ，ＥＰＲＯＭ及びＥ２  ＰＲＯＭ等のデータ読出し試験を可能とする簡易かつ安価な試験装置が提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＲＯＭテスタの構成図である。
【図２】本発明の各実施の形態に係るアドレスパターンとチェックサム期待値メモリとの関係説明図である。
【図３】本発明の第２の実施の形態に係るＲＯＭテスタの構成図である。
【図４】従来例に係るＲＯＭテスタの構成図である。
【符号の説明】
１…期待値データメモリ、１１，２１…チェックサム期待値メモリ、２，１２，２３…アドレスパターン発生器、３，１３，２４…０／１判定器、４，１４，２５…加算器、１５，２６…比較器、５，１６，２７…判定器、６，１７，２８…ＣＰＵ、１００  ，２００  ，３００  …ＲＯＭテスタ。
【図１】
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【図２】
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【図３】
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【図４】
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