(57)【特許請求の範囲】
【請求項１】
入力されるアナログ信号に対して所定の信号処理を施すアナログ信号処理回路と、上記所定の信号処理が施されたアナログ信号を一定の周期でサンプリングし、各サンプリング値を適数ビットのデジタルデータに変換するＡ／Ｄ変換回路と、上記デジタルデータが更新される度に、上記デジタルデータの各ビット毎の状態を検出して、状態が変化したときには対応するビットの更新される前の状態を維持し、状態が変化しないときには対応するビットの更新される前の状態を反転する副データを生成する相補データ生成回路と、上記デジタルデータを出力する第１の出力回路と、上記副データを出力する第２の出力回路と、を備えたことを特徴とする信号処理装置。
【請求項２】
上記相補データ生成回路は、連続する上記デジタルデータに対して、１データ毎に反転及び非反転を繰り返して副データを生成することを特徴とする請求項１に記載の信号処理装置。
【請求項３】
上記Ａ／Ｄ変換回路で生成される上記デジタルデータに対して所定の信号処理を施すデジタル信号処理回路をさらに備え、上記所定の信号処理が施されたデジタルデータを上記相補データ生成回路に供給することを特徴とする請求項１に記載の信号処理装置。
【請求項４】
上記第１の出力回路と上記第２の出力回路とが、同一回路構成を成すことを特徴とする請求項１に記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ処理回路とデジタル処理回路とを含む信号処理装置に関する。
【０００２】
【従来の技術】
画像信号や音声信号等に対する信号処理においては、従来のアナログ系の処理回路からデジタル系の処理回路へ移行する傾向にある。例えば、撮像装置の場合、撮像素子から取り出されるアナログ画像信号をＡ／Ｄ変換することで、デジタル画像データを生成し、この画像データに対して各種の演算処理を施すように構成される。
【０００３】
図９は、デジタル信号処理を採用する撮像装置の構成を示すブロック図である。
【０００４】
ＣＣＤイメージセンサ１は、受光面に行列配置された複数の受光画素と、各受光画素に接続され、各受光画素に蓄積される情報電荷を所定の順序で読み出す複数のシフトレジスタと、を含む。受光画素は、例えば、フォトダイオードであり、受光面に形成される被写体画像に応答して情報電荷を発生し、蓄積する。シフトレジスタは、通常、複数の垂直転送シフトレジスタ及び１つの水平転送シフトレジスタからなり、垂直転送シフトレジスタが受光画素の各列に対応して配置され、水平転送シフトレジスタが複数の垂直転送シフトレジスタの出力を並列に受けるように配置される。
【０００５】
駆動回路２は、垂直タイミング信号ＶＤ及び水平タイミング信号ＨＤに応答し、多相の垂直転送クロックφＶ及び水平転送クロックφＨを発生する。垂直転送クロックφＶは、ＣＣＤイメージセンサ１の垂直転送シフトレジスタに供給され、複数の受光画素に蓄積される情報電荷を垂直タイミング信号ＶＤに従うタイミングで垂直転送シフトレジスタへ転送すると共に、水平タイミング信号ＨＤに従うタイミングで垂直転送シフトレジスタから水平転送シフトレジスタへ１行ずつ転送する。水平転送クロックφＨは、ＣＣＤイメージセンサ１の水平転送シフトレジスタに供給され、垂直転送シフトレジスタから水平転送シフトレジスタへ転送された情報電荷を水平タイミング信号ＨＤに従うタイミングで１画素ずつ転送出力する。これにより、１画面分の画像情報が１行単位で連続する画像信号Ｙ０（ｔ）が、ＣＣＤイメージセンサ１から出力される。
【０００６】
タイミング制御回路３は、一定の周期を有する基準クロックＢＣＫに基づいて、垂直走査及び水平走査の各タイミングを決定する垂直タイミング信号ＶＤ及び水平タイミング信号ＨＤを生成する。例えば、ＮＴＳＣ方式に従う場合、１４．３２ＭＨｚの周波数を有する基準クロックＢＣＫが１／９１０に分周されて垂直タイミング信号ＶＤが生成され、この垂直タイミング信号ＶＤがさらに２／５２５に分周されて水平タイミング信号ＨＤが生成される。また、タイミング制御回路３は、アナログ処理回路４〜デジタル処理回路６の動作をＣＣＤイメージセンサ１の動作に同期させるように、各部の動作タイミングを決定する。
【０００７】
アナログ処理回路４は、ＣＣＤイメージセンサ１から入力される画像信号Ｙ０（ｔ）に対し、サンプルホールド、レベルクランプ等の処理を施し、所定のフォーマットに従う画像信号Ｙ１（ｔ）を生成する。例えば、サンプルホールド処理においては、ＣＣＤイメージセンサ１の出力動作に同期してリセットレベルと信号レベルとが交互に繰り返される画像信号Ｙ０（ｔ）から、信号レベルのみが取り出される。また、レベルクランプ処理においては、画像信号Ｙ０（ｔ）の水平走査期間の終端に設定される黒基準レベルが各水平走査期間毎に所定のレベルにクランプされる。
【０００８】
Ａ／Ｄ変換回路５は、アナログ処理回路４から入力される画像信号Ｙ１（ｔ）をアナログ処理回路４の動作、即ち、ＣＣＤイメージセンサ１の出力動作に従うタイミングで規格化し、ＣＣＤイメージセンサ１の各受光画素に対応する情報をデジタル値で表す画像データＤ０（ｎ）を生成する。デジタル処理回路６は、Ａ／Ｄ変換回路５から入力される画像データＤ０（ｎ）に対して、色分離、マトリクス演算等の処理を施し、輝度情報及び色差情報を含む画像データＤ１（ｎ）を生成する。例えば、色分離処理においては、ＣＣＤイメージセンサ１の受光面に装着されるカラーフィルタの色配列に従って画像データＤ０（ｎ）が振り分けられ、複数の色成分情報が生成される。また、マトリクス演算処理においては、振り分けられた各色成分が合成されて輝度情報が生成されると共に、各色成分情報から輝度情報が差し引かれて色差情報が生成される。
【０００９】
以上の撮像装置においては、色成分の生成において、デジタル信号処理によるマトリクス演算が用いられており、ノイズ等の影響を受けにくくなっている。
【００１０】
【発明が解決しようとする課題】
画像信号や音声信号等のアナログ信号に対する信号処理回路の場合、全ての信号処理をデジタル化することができないため、図５に示すように、アナログ処理回路４とデジタル処理回路６とが必要になる。このようなアナログ処理回路４及びデジタル処理回路６を半導体基板上に集積化する場合、デジタル処理部分で発生するノイズがアナログ処理部分に影響を与えないようにしなければならない。例えば、デジタル処理部分において、周期性のノイズを発生しやすいバイナリカウンタに代えて、出力ビットの変化数が一定となるグレイコードカウンタを用いる等の対策が施される。
【００１１】
集積化されたデジタル処理回路６の場合、所定の処理を完了した信号が出力バッファを介して外部へ出力される。このとき、出力バッファでは、外部負荷を駆動できるようにするため、トランジスタサイズが大きく形成されており、消費電力が大きくなっている。従って、この出力バッファを介して信号が出力されると、出力信号の変化に応じた不規則なノイズが発生し、同一基板上にアナログ処理回路４が集積化されているときには、アナログ処理回路４の部分で信号にノイズが混入するおそれがある。
【００１２】
また、アナログ処理回路４とデジタル処理回路６とがそれぞれ別の基板上集積化された場合でも、各回路が共通の電源で動作するような場合には、デジタル処理回路６で発生するノイズが電源を介してアナログ処理回路４に混入するおそれがある。
【００１３】
そこで本発明は、アナログ処理回路とデジタル処理回路とが共通の半導体基板上に集積化された信号処理装置において、デジタル処理回路で発生するノイズを低減することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、上述の課題を解決するためになされたもので、その特徴とするところは、入力されるアナログ信号に対して所定の信号処理を施すアナログ信号処理回路と、上記所定の信号処理が施されたアナログ信号を一定の周期でサンプリングし、各サンプリング値を適数ビットのデジタルデータに変換するＡ／Ｄ変換回路と、上記デジタルデータが更新される度に上記デジタルデータの各ビット毎の状態を検出して、状態が変化したときには対応するビットの更新される前の状態を維持し、状態が変化しないときには対応するビットの更新される前の状態を反転する相補データを生成する相補データ生成回路と、上記デジタルデータを出力する第１の出力回路と、上記相補データを出力する第２の出力回路と、を備えたことにある。
【００１５】
本発明によれば、デジタルデータと並列に相補データを出力するようにしたことで、データが更新されるとき、第１の出力回路と第２の出力回路とで各ビットの変化数の和が常に一定に維持される。これにより、各出力回路に流れる電流の総和が、デジタルデータの内容に関係なく一定に保たれる。
【００１６】
【発明の実施の形態】
図１は、本発明の信号処理装置の構成を示すブロック図であり、図２は、出力される主データＤａ（ｎ）及び副データＤｂ（ｎ）の変化の一例を示す図である。
【００１７】
信号処理装置１０は、アナログ処理回路１１、Ａ／Ｄ変換回路１２、デジタル処理回路１３、相補データ生成回路１４、第１の出力回路１５及び第２の出力回路１６より構成され、それぞれ半導体基板上に同一チップまたは別チップで集積化されて形成される。ここで、アナログ処理回路１１、Ａ／Ｄ変換回路１２及びデジタル処理回路１３は、図９と同一のものであり、第１のアナログ信号Ｙ0(t)から第２のアナログ信号Ｙ1(t)を生成し、この第２のアナログ信号Ｙ1(t)から第１のデジタルデータＤ0(n)を生成した後、第１のデジタルデータＤ0(n)から第２のデジタルデータＤ1(n)を生成する。
【００１８】
本発明の特徴とするところは、デジタル処理回路１３から得られる第２のデジタルデータＤ１（ｎ）から、主データＤａ（ｎ）及び副データＤｂ（ｎ）を生成し、これら各データＤａ（ｎ）、Ｄｂ（ｎ）を並列に出力するようにしたことにある。
【００１９】
相補データ生成回路１４は、第２のデジタルデータ信号Ｄ１（ｎ）を所定のタイミングで主データＤａ（ｎ）として出力する。同時に、データの切り替わりで主データＤａ  （ｎ）の個々のビットが反転したときには状態を維持し、反転しないときには状態を反転させるようにして各ビットを構成した副データＤｂ（ｎ）を生成し、主データＤａ（ｎ）と同じタイミングで出力する。例えば、図２に示すように、４ビットの主データＤａ（ｎ）に対して同じく４ビットの副データＤｂ（ｎ）を生成する。このとき、副データＤｂ（ｎ）の各ビットは、主データＤａ（ｎ）の対応するビットがデータの切り替わりで反転したときには１つ前の状態をそのまま維持し、反転しないときには１つ前の状態を反転させるようにして生成される。これにより、主データＤａ（ｎ）の変換点の数と副データＤｂ（ｎ）の変換点の数との合計が常に４（４ビット構成の場合）となる。
【００２０】
第１の出力回路１５及び第２の出力回路１６は、それぞれ同一の回路構成を成し、例えば、主データＤａ（ｎ）及び副データＤｂ（ｎ）のビット数に応じた数のバッファにより構成される。ここで、第１の出力回路１５から出力される主データＤａ（ｎ）と第２の出力回路１６から出力される副データＤｂ（ｎ）とは、互いの変化点の数が相補的に変化し、その合計が常に４となっている。このため、データの切り替わりのタイミングで各出力回路１５、１６を構成するバッファに流れる電流の総和は、主データＤａ（ｎ）の内容にかかわらず常に一定に維持されるようになる。
【００２１】
以上の出力回路１５、１６は、アナログ処理回路１１やＡ／Ｄ変換回路１２と共に半導体基板上に集積化されるものであり、データの切り替わりのタイミングでの消費電流量を一定に保つことにより、電源電位の変動を低減することができる。従って、アナログ処理回路１１において、安定した処理を達成できる。
【００２２】
図３は、相補データ生成回路１４の構成の一例を示す回路図で、図４は、その動作を示すタイミング図である。この図においては、主データＤａ（ｎ）及び副データＤｂ（ｎ）が１ビットの場合を示している。
【００２３】
相補データ生成回路１４は、３つのＤフリップフロップＦＦ１〜ＦＦ３及び２つの排他論理和ゲートＥＸ１、ＥＸ２より構成される。第１のＤフリップフロップＦＦ１及び第２のＤフリップフロップＦＦ２は、それぞれ共通のクロックＳＣＫによって駆動され、互いに直列に接続されて２段のシフトレジスタを構成する。第１のＤフリップフロップＦＦ１のＤ入力には第２のデジタル信号Ｄ１（ｎ）が入力され、第２のＤフリップフロップＦＦ２のＱ出力から主データＤａ（ｎ）が出力される。第３のＤフリップフロップＦＦ３は、第１及び第２のＤフリップフロップＦＦ１、ＦＦ２と共通のクロックＳＣＫによって駆動されると共に、Ｄ入力に第２の排他論理和ゲートＥＸ２の出力が入力され、Ｑ出力から副データＤｂ（ｎ）が出力される。この第３のＤフリップフロップＦＦ３は、ダイレクトリセット端子を備え、外部から入力されるリセット信号ＲＳＴに応答してリセットされ、出力が「１」または「０」に設定される。この実施形態では、「０」に設定される。
【００２４】
第１の排他論理和ゲートＥＸ１は、入力の一方が第１のＤフリップフロップＦＦ１のＱ出力に接続され、入力の他方が第２のＤフリップフロップＦＦ２のＱ出力に接続される。第２の排他論理和ゲートＥＸ２は、入力の一方が第３のＤフリップフロップＦＦ３のＱ出力に接続され、入力の他方が第１の排他論理和ゲートＥＸ１の反転出力に接続される。
【００２５】
続いて、相補データ生成回路１４の具体的な動作について説明する。ここでは、図２に示す主データＤａ（ｎ）及び副データＤｂ（ｎ）の第１ビットを例にあげて説明する。尚、各信号において、ハイレベルのときに「１」を表し、ロウレベルのときに「０」を表すものとする。
【００２６】
主データＤａ（ｎ）は、入力側のデジタル信号Ｄ１（ｎ）が２段のシフトレジスタを通して取り出されるものであり、デジタル信号Ｄ１（ｎ）がクロックＳＣＫの２周期分だけ遅れた波形を示す。副データＤｂ（ｎ）は、ｎ＝０でリセット信号ＲＳＴが立ち上がったとき、第３のＤフリップフロップＦＦ３がリセットされることにより、初期値が「０」に設定される。このとき、第１の排他論理ゲートＥＸ１の出力は、次の主データＤａ（ｎ）が「０」であるため、「１」となっており、この出力を受ける第２の排他論理ゲートＥＸ２の出力は「１」となっている。次に、ｎ＝１では、ｎ＝０のときの第２の排他論理ゲートＥＸ２の出力が取り込まれて副データＤｂ（ｎ）が「１」となる。このとき、第１の排他論理ゲートＥＸ１の出力は、次の主データＤａ（ｎ）が「１」であるため、「０」となっており、この出力を受ける第２の排他論理ゲートＥＸ２の出力は「１」となっている。ｎ＝２では、ｎ＝１のときの第２の排他論理ゲートＥＸ２の出力が取り込まれて副データＤｂ（ｎ）が「１」となる。このように、副データＤｂ（ｎ）は、１つ前の主データＤａ（ｎ）の状態が現在の主データＤａ（ｎ）の状態と同じときには、１つ前の状態を反転させる。そして、１つ前の主データＤａ（ｎ）の状態が現在の主データＤａ（ｎ）の状態と異なるときには、１つ前の状態が維持される。従って、主データＤａ（ｎ）及び副データＤｂ（ｎ）が共に１ビットの場合、データの切り替わりの各タイミングで何れか一方のみが反転することになる。
【００２７】
以上の実施形態においては、主データＤａ（ｎ）及び副データＤｂ（ｎ）が共に１ビットの場合を例示しているが、それぞれを多ビットとした場合でも、同一の回路をビット数に応じて並列に配置すれば、容易に対応することができる。また、副データＤｂ（ｎ）を出力する第３のフリップフロップＦＦ３については、リセット信号ＲＳＴに応答して出力を「０」に設定する他、リセット信号ＲＳＴに応答して主データＤａ（ｎ）を取り込むように構成してもよい。この場合、副データＤｂ（ｎ）の初期値を主データＤａ（ｎ）の初期値と一致させることができる。
【００２８】
図５は、相補データ生成回路１４の構成のその他の例を示す回路図で、図６は、その動作を示すタイミング図である。この図においては、図３と同様に、主データＤａ（ｎ）及び副データＤｂ（ｎ）が１ビットの場合を示している。
【００２９】
相補データ生成回路１４は、２つのＤフリップフロップＦＦ１、ＦＦ２及び排他論理和ゲートＥＸより構成される。第１のＤフリップフロップＦＦ１は、一定周期のクロックＳＣＫによって駆動され、Ｄ入力に与えられるデジタルデータＤ１（ｎ）をクロックＳＣＫに従うタイミングでＱ出力から主データＤａ（ｎ）として出力する。第２のＤフリップフロップＦＦ２は、反転出力＊ＱがＤ入力に与えられ、１ビットのカウンタを構成する。この第２のＤフリップフロップＦＦ２は、第１のＤフリップフロップＦＦ１と共通のクロックＳＣＫによって駆動され、Ｑ出力からクロックＳＣＫを２分周したクロックＤＣＫを出力する。尚、第２のＤフリップフロップＦＦ２は、初期設定時に立ち上げられるリセットパルスＲＳＴに応答してダイレクトリセットされる。
【００３０】
排他論理和回路ＥＸは、第１のＤフリップフロップＦＦ１のＱ出力と、第２のＤフリップフロップＦＦ２のＱ出力とを入力に受け、それらの排他論理和を副データＤｂ（ｎ）として出力する。この排他論理和回路ＥＸは、分周クロックＤＣＫがロウレベルを示しているとき、即ち、ｎ＝２ｋ（ｋ＝０、１、２、・・・）のとき、主データＤａ（ｎ）をそのまま出力する。そして、分周クロックＤＣＫがはいレベルを示しているとき、即ち、ｎ＝２ｋ＋１（ｋ＝０、１、２、・・・）のとき、主データＤａ（ｎ）を反転して出力する。この結果、主データＤａ（ｎ）及び副データＤｂ（ｎ）が共に１ビットの場合、データの切り替わりの各タイミングで何れか一方のみが反転することになる。尚、主データＤａ（ｎ）及び副データＤｂ（ｎ）を多ビットとする場合には、図３に示す相補データ生成回路１４をビット数に応じた数だけ並列に設けるようにすればよい。
【００３１】
図７は、受信側で主データＤａ（ｎ）及び副データＤｂ（ｎ）から元のデジタルデータＤ１（ｎ）を再生する受信回路の構成の一例を示すブロック図であり、図８は、その動作を説明するタイミング図である。この図においては、主データＤａ（ｎ）及び副データＤｂ（ｎ）を１ビット構成とした場合を示している。
【００３２】
受信回路は、それぞれアナログ動作をする第１及び第２の差動アンプＳＡ１、ＳＡ２、加算器ＡＤ及びインバータＩＮより構成される。第１の差動アンプＳＡ１の非反転入力には主データＤａ（ｎ）が与えられ、反転入力には副データＤｂ（ｎ）が与えられる。第２の差動アンプＳＡ２の非反転入力には主データＤａ（ｎ）が与えられ、反転入力には、副データＤｂ（ｎ）がインバータＩＮで反転データ＊Ｄｂ（ｎ）が与えられる。そして、加算器ＡＤの２つの入力には、第１の差動アンプＳＡ１の出力Ｓａ（ｎ）と第２の差動アンプＳＡ２の出力Ｓｂ（ｎ）とがそれぞれ入力され、加算器ＡＤの出力が、再生されたデジタルデータＤ１（ｎ）として出力される。
【００３３】
第１の差動アンプＳＡ１の出力Ｓａ（ｎ）は、主データＤａ（ｎ）が副データＤｂ（ｎ）よりも高いレベルにあるときハイレベルとなり、逆に低いレベルにあるときローレベルとなる。さらに、主データＤａ（ｎ）と副データＤｂ（ｎ）とが同一レベルのときには、中間レベルとなる。このように生成される出力Ｓａ（ｎ）は、偶数番目の期間に中間レベルを示す。一方、第２の差動アンプＳＡ２の出力Ｓａ（ｎ）は、主データＤａ（ｎ）が反転データ＊Ｄｂ（ｎ）よりも高いレベルにあるときハイレベルとなり、逆に低いレベルにあるときローレベルとなる。さらに、主データＤａ（ｎ）と反転データ＊Ｄｂ（ｎ）とが同一レベルのときには、出力は中間レベルとなる。このように生成される出力Ｓｂ（ｎ）は、奇数番目の期間に中間レベルを示す。そして、出力Ｓａ（ｎ）と出力Ｓｂ（ｎ）とを加算することにより、互いの中間レベルの期間に、他方のハイレベルまたはローレベルが加算され、元のデジタルデータＤ１（ｎ）が再生されることになる。
【００３４】
以上の受信回路においては、主データＤａ（ｎ）及び副データＤｂ（ｎ）の振幅を小さくした場合でも、各差動アンプＳＡ１、ＳＡ２における比較動作が可能な範囲であれば、デジタルデータＤ１（ｎ）を再生することができる。従って、図８に示す受信回路と同様に、消費電力の低減が可能になる。尚、主データＤａ（ｎ）及び副データＤｂ（ｎ）を多ビットとする場合には、図７に示す受信回路をビット数に応じた数だけ並列に設けるようにすればよい。
【００３５】
【発明の効果】
本発明によれば、デジタル信号を出力する出力回路において、消費電流を常に一定に保つことができる。従って、アナログ処理回路とデジタル処理回路とを同一基板上に集積化した信号処理装置では、電源電位の変動を防止でき、アナログ処理回路での信号処理動作を安定させることができると共に、デジタル処理回路部分で発生するノイズがアナログ処理回路部分で信号に混入するのを防止できる。また、アナログ処理回路とデジタル処理回路とを別チップに集積化した場合でも、互いの電源が共通である場合には、同一チップ上に集積化した場合と同等の効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の信号処理装置の構成を示すブロック図である。
【図２】各デジタル信号の変化の一例を示す図である。
【図３】相補データ生成回路の一例を示す回路図である。
【図４】相補データ生成回路の動作を説明するタイミング図である。
【図５】相補データ生成回路のその他の例を示す回路図である。
【図６】相補データ生成回路の動作を説明するタイミング図である。
【図７】データを受信する受信回路の一例を示すブロック図である。
【図８】受信回路の動作を説明するタイミング図である。
【図９】撮像装置の構成を示すブロック図である。
【符号の説明】
１  ＣＣＤ固体撮像素子
２  駆動回路
３  タイミング制御回路
４、１１  アナログ処理回路
５、１２  Ａ／Ｄ変換回路
６、１３  デジタル処理回路
１０  信号処理装置
１４  相補データ生成回路
１５、１６  出力回路
ＦＦ１〜ＦＦ３  フリップフロップ
ＥＸ、ＥＸ１、ＥＸ２  排他論理和ゲート
ＳＡ１、ＳＡ２  差動アンプ
ＡＤ  加算器
ＩＮ  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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