(57)【特許請求の範囲】
【請求項１】
信号をパッドに出力する出力回路において、
電源と前記パッドとの間に直列に接続され、電源側から順にバックゲートが電源に接続され、第１の信号がそのゲートに入力される第１のＰチャンネルトランジスタと、
バックゲートが前記パッドに接続された第２のＰチャンネルトランジスタと、
前記第２のＰチャンネルトランジスタのゲートと前記パッドとの間に接続され、そのバックゲートが前記パッドに接続され、前記パッドに電源電圧よりも高い電圧が印加されたときに前記第２のＰチャンネルトランジスタのゲートをプルアップする第３のＰチャンネルトランジスタとを備えたことを特徴とする出力バッファ回路。
【請求項２】
外部回路との間の信号の授受を中継するパッドに、Ｈレベル、Ｌレベル、又はハイインピーダンスを出力する出力回路において、
電源と前記パッドとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、前記パッドに‘Ｈ’レベルを出力する際に‘Ｌ’レベル、前記パッドに‘Ｌ’レベルおよびハイインピーダンスを出力する際に‘Ｈ’レベルに遷移する第１の信号を入力する第１の信号入力端子に接続された第１のＰチャンネルトランジスタ、並びに、バックゲートが前記パッドに接続された第２のＰチャンネルトランジスタと、
前記パッドとグラウンドとの間に接続された、前記パッド側から順に、ゲートが電源もしくは前記第１の信号入力端子に接続された第１のＮチャンネルトランジスタ、並びに、ゲートが、前記パッドに‘Ｈ’レベルおよびハイインピーダンスを出力する際に‘Ｌ’レベル、前記パッドに‘Ｌ’レベルを出力する際に、‘Ｈ’レベルに遷移する第２の信号を入力する第２の信号入力端子に接続された第２のＮチャンネルトランジスタと、
前記第１の信号入力端子と前記第２のＰチャンネルトランジスタのゲートとの間に直列に接続された、前記第１の信号入力端子側から順に、ゲートが、前記パッドに‘Ｈ’レベルおよび‘Ｌ’レベルを出力する際に‘Ｈ’レベル、前記パッドにハイインピーダンスを出力する際に‘Ｌ’レベルに遷移するイネーブル信号が入力されるイネーブル信号入力端子に接続された第３のＮチャンネルトランジスタ、並びに、ゲートが、前記第２の信号の論理が反転された第３の信号が入力される第３の信号入力端子に接続された第４のＮチャンネルトランジスタと、
前記第２のＰチャンネルトランジスタのゲートと前記パッドとの間に接続された、バックゲートが前記パッドに接続されるとともに、ゲートが電源もしくは前記第３の信号入力端子に接続された第３のＰチャンネルトランジスタとを備えたことを特徴とする出力バッファ回路。
【請求項３】
請求項２の出力バッファ回路において、更に、第１のＰチャンネルトランジスタと第２のＰチャンネルトランジスタとの接続点と、第１のＮチャンネルトランジスタと第２のＮチャンネルトランジスタとの接続点とを接続したことを特徴とする出力バッファ回路。
【請求項４】
互いに同一のパッドに接続された、請求項１乃至３記載の出力バッファ回路、および、外部回路から、該外部回路との間の信号の授受を中継するパッドに入力された‘Ｈ’レベルおよび‘Ｌ’レベルを内部回路に取り込む入力回路であって、
インバータと、
該インバータの入力端子と前記パッドとの間に配置され、ゲートが電源に接続された第５のＮチャンネルトランジスタと、
前記パッドに‘Ｈ’レベルが入力された際に前記インバータの入力端子の電位を電源電位に引き上げるフィードバック回路とを備えた入力バッファ回路を具備することを特徴とする入出力バッファ回路。
【請求項５】
請求項４の入出力バッファ回路において、
前記フィードバック回路は、そのゲートが前記インバータの出力端子に、又はインバータの入カ端子に入力が接続された別のインバータの出力端子に接続され、そのソースが電源に接続され、そのドレインが前記インバータの入力端子に接続されているＰチャンネルトランジスタからなることを特徴とする入出力バッファ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、複数の電圧の電源で動作するボード上に搭載された場合等、複数の電圧の電源が混在する環境で動作する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、一部のデバイスの電源電圧を例えば３Ｖに落とし、その他のデバイスを５Ｖで動作させるような、電源電圧を混在させたボード設計が行なわれるようになってきた。その理由は全体の消費電力を抑える目的のものや、一部のデバイスの電源電圧の仕様が５Ｖ未満であることなどが多い。このような電源電圧の混在環境で、５Ｖで動作するデバイスがそれより低電圧で動作するデバイスに信号供給したり、それら異なる電圧で動作するデバイスが同じバスに接続されたりした場合、５Ｖ動作のデバイス側から低電圧動作するデバイス側に電流が流れ込んでしまうことがあった。このような電流は消費電力の増加をもたらし、またデバイスのラッチアップの起因になったり、さらには近年の微細化が進んだ高密度なデバイスでは５Ｖの電圧によりトランジスタが破壊されるなどの大きな問題となる可能性がある。
【０００３】
図９は、ボード上のバスに３Ｖで動作するデバイスと５Ｖで動作するデバイスとが混在している様子を示した模式図、図１０は、図９の丸印内に示す従来の入出力バッファ回路を示す回路図である。
図９に示すように３Ｖデバイスと５Ｖデバイスが共通のバスに接続されると、図１０に（１）〜（３）の符号を付した以下の問題が生じる。
（１）外部バス１０からパッド１１を経由して５Ｖが入力されると、出力最終段のＰチャンネルトランジスタ１２の寄生ダイオード１２ａがオンし、そこに電流経路が形成され、大きなリーク電流が流れる。
（２）また、Ｐチャンネルトランジスタ１２のゲートには３Ｖしか印加されていないためそのＰチャンネルトランジスタ１２が完全にはオフされず、弱いオン状態となり、そこにも電流経路が形成される。
（３）出力最終段のＮチャンネルトランジスタ１３、入力初段のＮチャンネルトランジスタ１４に５Ｖが印加されて高電界が発生し、ゲート酸化膜耐圧、ホットキャリアの問題が発生し、それらのＮチャンネルトランジスタ１３，１４が破壊されてしまう可能性がある。
【０００４】
図１１は、上記の問題を解決する従来の対策を示した模式図である。尚ここには出力バッファ回路の部分のみ図示されている。
ボード上のバス１０が５Ｖのときのリーク電流を防止するため、出力最終段に５Ｖを供給し、その出力最終段に５Ｖを供給してもトランジスタを劣化させないためにその出力最終段のみ厚い酸化膜にする等のプロセスによる対策を施す。そしてさらに、出力最終段のＰチャンネルトランジスタを完全にオフできるようにするために、３Ｖ振幅の信号を５Ｖ振幅に変換するレベルシフト回路を備え、３Ｖ系回路の３Ｖ振幅の信号を５Ｖ振幅に変換して出力最終段のＰチャンネルトランジスタのゲートに供給する。
【０００５】
このような対策を施すことにより、同じバス１０に３Ｖで動作するデバイスと５Ｖで動作するデバイスとの双方の接続が許容された回路系が構成される。
【０００６】
【発明が解決しようとする課題】
しかし、図１１に示す対策を施すには、一部だけ厚い酸化膜を作る等プロセスの工程が増加し、チップの製造に時間がかかり、コストアップとなるという問題が生じる。
また、そのデバイスに３Ｖと５Ｖとの２系統の電源を供給する必要があり、その分ボード上の配線が複雑になり、またチップの必要ピン数が増えてしまうという問題も生じる。
【０００７】
本発明は、上記事情に鑑み、プロセスの工程を追加する必要がなく、かつ単一電源のみを供給し、しかも共通のバスにその単一電源の電圧よりも高い電圧の印加が許容された出力バッファ回路、および入出力バッファ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成する本発明の出力バッファ回路は、信号をパッドに出力する出力回路において、
電源と前記パッドとの間に直列に接続され、電源側から順にバックゲートが電源に接続され、第１の信号がそのゲートに入力される第１のＰチャンネルトランジスタと、
バックゲートが前記パッドに接続された第２のＰチャンネルトランジスタと、
前記第２のＰチャンネルトランジスタのゲートと前記パッドとの間に接続され、そのバックゲートが前記パッドに接続され、前記パッドに電源電圧よりも高い電圧が印加されたときに前記第２のＰチャンネルトランジスタのゲートをプルアップする第３のＰチャンネルトランジスタとを備えたことを特徴とする。
【０００９】
また、本発明の出力バッファ回路は、外部回路との間の信号の授受を中継するパッドに、Ｈレベル、Ｌレベル、又はハイインピーダンスを出力する出力回路において、
電源と前記パッドとの間に直列に接続された、電源側から順に、バックゲートが電源に接続されるとともに、ゲートが、前記パッドに‘Ｈ’レベルを出力する際に‘Ｌ’レベル、前記パッドに‘Ｌ’レベルおよびハイインピーダンスを出力する際に‘Ｈ’レベルに遷移する第１の信号を入力する第１の信号入力端子に接続された第１のＰチャンネルトランジスタ、並びに、バックゲートが前記パッドに接続された第２のＰチャンネルトランジスタと、
前記パッドとグラウンドとの間に接続された、前記パッド側から順に、ゲートが電源もしくは前記第１の信号入力端子に接続された第１のＮチャンネルトランジスタ、並びに、ゲートが、前記パッドに‘Ｈ’レベルおよびハイインピーダンスを出力する際に‘Ｌ’レベル、前記パッドに‘Ｌ’レベルを出力する際に、‘Ｈ’レベルに遷移する第２の信号を入力する第２の信号入力端子に接続された第２のＮチャンネルトランジスタと、
前記第１の信号入力端子と前記第２のＰチャンネルトランジスタのゲートとの間に直列に接続された、前記第１の信号入力端子側から順に、ゲートが、前記パッドに‘Ｈ’レベルおよび‘Ｌ’レベルを出力する際に‘Ｈ’レベル、前記パッドにハイインピーダンスを出力する際に‘Ｌ’レベルに遷移するイネーブル信号が入力されるイネーブル信号入力端子に接続された第３のＮチャンネルトランジスタ、並びに、ゲートが、前記第２の信号の論理が反転された第３の信号が入力される第３の信号入力端子に接続された第４のＮチャンネルトランジスタと、
前記第２のＰチャンネルトランジスタのゲートと前記パッドとの間に接続された、バックゲートが前記パッドに接続されるとともに、ゲートが電源もしくは前記第３の信号入力端子に接続された第３のＰチャンネルトランジスタとを備えたことを特徴とするものであってもよい。
この場合に、更に、第１のＰチャンネルトランジスタと第２のＰチャンネルトランジスタとの接続点と、第１のＮチャンネルトランジスタと第２のＮチャンネルトランジスタとの接続点とを接続したものであることが好ましい。
【００１０】
また、本発明の入出力バッファ回路は、互いに同一のパッドに接続された、上述の本発明の出力バッファ回路、および、外部回路から、該外部回路との間の信号の授受を中継するパッドに入力された‘Ｈ’レベルおよび‘Ｌ’レベルを内部回路に取り込む入力回路であって、
インバータと、
該インバータの入力端子と前記パッドとの間に配置され、ゲートが電源に接続された第５のＮチャンネルトランジスタと、
前記パッドに‘Ｈ’レベルが入力された際に前記インバータの入力端子の電位を電源電位に引き上げるフィードバック回路とを備えた入力バッファ回路を具備することを特徴とする。
ここで、上記の入出力バッファ回路において、
前記フィードバック回路は、そのゲートが前記インバータの出力端子に、又はインバータの入カ端子に入力が接続された別のインバータの出力端子に接続され、そのソースが電源に接続され、そのドレインが前記インバータの入力端子に接続されているＰチャンネルトランジスタからなることが好ましい。
【００１１】
【作用】
本発明の出力バッファ回路においては、上述した（１）〜（３）の問題に対し以下の対策が採られている。即ち、上述した（１）の寄生ダイオードがオンするという問題に対しては、バックゲートがパッド側に接続された第２のＰチャンネルトランジスタにより解決される。
【００１２】
また、上述した（２）の出力最終段のＰチャンネルトランジスタが完全にオフされないという問題に対しては、上記第２のＰチャンネルトランジスタのゲートをプルアップするプルアップ用トランジスタとして第３のＰチャンネルトランジスタを備えたことにより、パッドに５Ｖが印加されるとその第３のＰチャンネルトランジスタを経由して第２のＰチャンネルトランジスタのゲートに５Ｖが印加され、この第２のＰチャンネルトランジスタが完全にオフ状態となる。
【００１３】
さらに、上述した（３）の、Ｎチャンネルトランジスタに例えば５Ｖ等の高電圧が印加されて高電界が生じるという問題に対しては、第１のＮチャンネルトランジスタを備えたことから、その印加された高電圧が第１のＮチャンネルトランジスタと第２のＮチャンネルトランジスタとに分散され、１つのＮチャンネルトランジスタに耐圧を越えるような高電界が生じることが防止される。
【００１４】
また、本発明の入出力バッファ回路における入力バッファ回路においては、上述した（３）の問題に対し以下の対策が採られている。即ち、第５のＮチャンネルトランジスタを配置したことにより、高電圧がその第５のＮチャンネルトランジスタとインバータとに分散され、耐圧を越えるような高電界の発生が防止される。また、フィードバック回路を備えたことにより、インバータの入力側が正規の電圧にまで引き上げられ、そのインバータが正しく動作する。
【００１５】
【実施例】
以下、本発明の実施例について説明する。
図１は、本発明の入出力バッファ回路の第１実施例を示す回路図である。
図１に示す入出力バッファ回路を構成する出力バッファ回路１００は、パッド１１に‘Ｈ’レベル、‘Ｌ’レベルおよびハイインピーダンスを出力する回路であり、その出力バッファ回路１００には、３Ｖの電源ＶＤＤとパッド１１との間に、電源側から順に、バックゲートが電源ＶＤＤに接続された第１のＰチャンネルトランジスタ１０１と、バックゲートがパッド１１に接続された第２のＰチャンネルトランジスタ１０２が直列に接続されている。また、この出力バッファ回路１００には、パッド１１とグラウンドＧＮＤとの間に、パッド１１側から順に、第１のＮチャンネルトランジスタ１０３と第２のＮチャンネルトランジスタ１０４が直列に接続されている。
【００１６】
第１のＰチャンネルトランジスタ１０１のゲートは、第１のインバータ１０５の出力端子と接続されており、この第１のインバータ１０５には信号Ｄ１が入力される。本実施例においては、この第１のインバータ１０５の出力端子１２１、即ち第１のＰチャンネルトランジスタ１０１のゲート端子が、本発明にいう第１の信号入力端子に相当し、したがって信号Ｄ１は、本発明にいう第１の信号の論理が反転された信号である。
【００１７】
また第２のＰチャンネルトランジスタ１０２のゲートは、第１のインバータ１０５の出力端子１２１と、第２のＰチャンネルトランジスタ１０２のゲートとの間に直列接続された第３のＮチャンネルトランジスタ１０６と第４のＮチャンネルトランジスタ１０７を介して第１のインバータ１０５の出力端子に接続されている。さらに、第２のＰチャンネルトランジスタ１０２のゲートとパッド１１との間には、バックゲートがパッド１１に接続された第３のＰチャンネルトランジスタ１０８が接続されている。
【００１８】
第３のＮチャンネルトランジスタ１０６のゲートにはイネーブル信号ＥＮが入力される。本実施例においては、この第３のＮチャンネルトランジスタ１０６のゲート端子がイネーブル信号入力端子に相当する。
第４のＮチャンネルトランジスタ１０７のゲートと第３のＰチャンネルトランジスタ１０８のゲートはともに第２のインバータ１０９の入力端子１２３に接続されている。第２のインバータ１０９には、信号Ｄ２が入力される。
【００１９】
さらに、第１のＮチャンネルトランジスタ１０３のゲートは電源ＶＤＤに接続され、第２のＮチャンネルトランジスタ１０４のゲートは第２のインバータ１０９の出力端子１２２に接続されている。本実施例においては、この第２のインバータ１０９の出力端子１２２、即ち第２のＮチャンネルトランジスタ１０４のゲート端子が、本発明にいう第２の信号入力端子に相当し、第２のインバータ１０９の入力端子１２３、即ち第４のＮチャンネルトランジスタ１０７及び第３のＰチャンネルトランジスタ１０８の各ゲート端子が、本発明にいう第３の信号入力端子に相当し、したがって信号Ｄ２が本発明にいう第３の信号、その第３の信号が第２のインバータ１０９で反転された信号が本発明にいう第２の信号に相当する。
【００２０】
また、図１に示す入出力バッファ回路を構成する入力バッファ回路２００には、電源ＶＤＤとグラウンドＧＮＤとの間に直列に接続された一対のＰチャンネルトランジスタ２０２およびＮチャンネルトランジスタ２０３からなるインバータ２０１と、パッド１１とインバータ２０１の入力端子との間に配置され、ゲートが電源ＶＤＤに接続された第５のＮチャンネルトランジスタ２０４と、電源ＶＤＤとインバータ２０１の入力端子との間に配置されゲートがインバータ２０１の出力端子と接続された、フィードバック用のＰチャンネルトランジスタ２０５と、入力端子がインバータ２０１の出力端子に接続された第３のインバータ２０６から構成されている。
【００２１】
図２は、パッド１１に‘Ｈ’レベル（３Ｖ）の信号を出力する際の各部の状態を示した、図１と同一の回路図である。
パッド１１に‘Ｈ’レベルを出力するには、信号Ｄ１，Ｄ２の双方が‘Ｈ’レベルに遷移される。また、イネーブル信号ＥＮは‘Ｈ’レベルに保持される。
イネーブル信号ＥＮが‘Ｈ’レベルに保持された状態において、信号Ｄ１，Ｄ２が‘Ｈ’レベルに遷移すると、第１のＰチャンネルトランジスタ１０１のゲートには‘Ｌ’レベルが印加されてこの第１のＰチャンネルトランジスタ１０１がオンとなり、第２のＰチャンネルトランジスタ１０２の寄生ダイオード１０２ａでバルク充電され、パッド１１が‘Ｈ’レベルに遷移を開始する。
【００２２】
また、第３のＮチャンネルトランジスタ１０６および第４のＮチャンネルトランジスタ１０７双方がオンとなるため、その後第２のＰチャンネルトランジスタ１０２がオンとなり、第１のＰチャンネルトランジスタ１０１および第２のＰチャンネルトランジスタ１０２を経由してパッド１１に‘Ｈ’レベルが出力される。また、第２のＮチャンネルトランジスタ１０４のゲートには‘Ｌ’レベルが印加され第２のＮチャンネルトランジスタ１０４はオフとなる。
【００２３】
またこのとき、入力バッファ回路２００にも‘Ｈ’レベルが印加され、第５のＮチャンネルトランジスタ２０４のゲートに電源ＶＤＤ＝３Ｖが印加されているため、インバータ２０１の入力端子には、電源電圧ＶＤＤよりもスレショルド電圧Ｖｔｈだけ低い電圧ＶＤＤ−Ｖｔｈ、例えばＶｔｈ＝０．８Ｖであれば２．２Ｖが印加される。これを受けてインバータ２０１の出力端子の電位が低下し、Ｐチャンネルトランジスタ２０５がオンし、このＰチャンネルトランジスタ２０５を介して電源ＶＤＤ＝３Ｖがインバータ２０１の入力端子に印加され、これにより、インバータ２０１の出力端子は完全に‘Ｌ’レベルとなり、その信号が第３のインバータ２０６を経由し信号Ｄ３が‘Ｈ’レベルとなる。パッド１１に‘Ｈ’レベルが出力されたときの入力バッファ回路２００の動作は以上のとおりであるが、出力バッファ回路１００からパッド１１に信号を出力するタイミングでは、通常この信号Ｄ３は使用されない。
【００２４】
このように、本実施例の入出力バッファ回路は、パッド１１に‘Ｈ’レベルを出力する際、全く問題なく動作する。
図３は、パッド１１に‘Ｌ’レベル（０Ｖ）の信号を出力する際の各部の状態を示した、図１と同一の回路図である。
パッド１１に‘Ｌ’レベルを出力するには、信号Ｄ１，Ｄ２の双方が‘Ｌ’レベルに遷移される。またイネーブル信号ＥＮは、このときも‘Ｈ’レベルに保持される。
【００２５】
イネーブル信号ＥＮが‘Ｈ’レベルに保持された状態において、信号Ｄ１，Ｄ２が‘Ｌ’レベルに遷移すると、第２のＮチャンネルトランジスタ１０４がオン状態となる。このとき第１のＮチャンネルトランジスタ１０３もオン状態にあることから、これら第１および第２のＮチャンネルトランジスタ１０３，１０４を経由してパッド１１とグラウンドＧＮＤとが接続され、パッド１１に‘Ｌ’レベル（０Ｖ）が出力される。
【００２６】
またこのとき第１のＰチャンネルトランジスタ１０１はそのゲートに‘Ｈ’レベルが印加されてオフし、第２のＰチャンネルトランジスタ１０２のゲートの電位は不定となるがそのバックゲートがパッド１１に接続されていて０Ｖとなり、したがって第２のＰチャンネルトランジスタ１０２もオフする。
またこのとき、入力バッファ回路２００のインバータ２０１の入力端子に‘Ｌ’レベルが印加され、インバータ２０１の出力端子は‘Ｈ’レベル、第３のインバータの出力信号Ｄ３は‘Ｌ’レベルとなる。
【００２７】
このように、本実施例の入出力バッファ回路は、パッド１１に‘Ｌ’レベルを出力する際も全く問題なく動作する。
図４は、出力バッファ回路１００からはパッド１１にハイインピーダンスを出力し、そのパッド１１に外部回路から‘Ｈ’レベル（５Ｖ）が印加された状態を示した図１と同一の回路図である。
【００２８】
このとき、イネーブル信号ＥＮとして‘Ｌ’レベルが入力され、信号Ｄ１，Ｄ２としてそれぞれ‘Ｌ’レベル、‘Ｈ’レベルが入力される。
このとき、第１のＰチャンネルトランジスタ１０１は、そのゲートに‘Ｈ’レベルが印加されてオフ状態となる。さらにこのとき、第３のＰチャンネルトランジスタ１０８のゲートには、信号Ｄ２の３Ｖが印加され、バックゲートにはパッド１１の５Ｖが印加されるため、第３のＰチャンネルトランジスタ１０８に、図１０に（２）で示した電流が流れ、これにより第２のＰチャンネルトランジスタ１０２のゲートに５Ｖが印加される。このため、この第２のＰチャンネルトランジスタ１０２は完全にオフ状態となる。さらにこのとき、第４のＮチャンネルトランジスタ１０７のゲートには信号Ｄ２の‘Ｈ’レベル（３Ｖ）が印加されてオン状態にあるが、Ｎチャンネルトランジスタであることから第３のＮチャンネルトランジスタ１０６と第４のＮチャンネルトランジスタ１０７との接続点は例えば２．２Ｖとなり、この第４のＮチャンネルトランジスタ１０７にも耐圧を越える高電界は生じない。また、第３のＮチャンネルトランジスタ１０６のソース・ドレイン間の電位差は０．８Ｖにとどまる。
【００２９】
さらにこのとき、第２のＮチャンネルトランジスタ１０４のゲートには、‘Ｌ’レベルが印加されるためこの第２のＮチャンネルトランジスタ１０４はオフ状態となり、パッド１１に印加された５Ｖは第１のＮチャンネルトランジスタ１０３と第２のＮチャンネルトランジスタ１０４とに分圧され、これら第１および第２のＮチャンネルトランジスタ１０３，１０４のいずれにも耐圧を越える高電界は生じない。
【００３０】
パッド１１に印加された５Ｖは、第５のＮチャンネルトランジスタ２０４に印加されるが、その第５のＮチャンネルトランジスタ２０４のゲートには３Ｖが印加されており、このためインバータ２０１の入力端子には２．２Ｖが印加される。したがって第５のＮチャンネルトランジスタ２０４のソース・ドレイン間には２．８Ｖしか印加されず、そこに耐圧を越える電界は生じない。
【００３１】
その後、前述したように、インバータ２０１の入力端子にはフィードバック用Ｐチャンネルトランジスタ２０５を介して３Ｖが印加され、インバータ２０１の出力が‘Ｌ’レベル、第３のインバータ２０６の出力信号Ｄ３が‘Ｈ’レベルとなりこの‘Ｈ’レベルの信号Ｄ３が内部に取り込まれる。
このように、出力バッファ回路１００からハイインピーダンスが出力され、パッド１１に外部回路から５Ｖが印加されても、図１０を参照して説明した（１）〜（３）のいずれの問題も生じることなく、かつパッド１１に印加された５Ｖの‘Ｈ’レベルが３Ｖの‘Ｈ’レベルの信号に変換されて内部に取り込まれる。
【００３２】
図５は、出力バッファ回路１００からパッド１１にハイインピーダンスが出力され、そのパッド１１に外部回路から‘Ｌ’レベル（０Ｖ）が印加された状態を示した図１と同一の回路図である。
この場合、各トランジスタは図示のように動作し、図１０を参照して説明した（１）〜（３）のいずれの問題も生じることなく、かつパッド１１に印加された‘Ｌ’レベル（０Ｖ）が内部に取り込まれる。
【００３３】
このように、図１に示した実施例によれば、プロセスの変更、追加を伴うことなく、かつ、３Ｖの単一電源のみを供給し、しかも外部から５Ｖの電圧を印加することが許容された入出力回路が実現する。
図６は、本発明の入出力バッファ回路の第２実施例を示す回路図である。図１に示す第１実施例との相違点のみについて説明する。
【００３４】
この第２実施例の第１のＮチャンネルトランジスタ１０３は第１のインバータ１０５の出力端子１２１（第１の信号入力端子）に接続されている。また、第４のＮチャンネルトランジスタ１０７のゲートは第２のインバータ１０９の入力端子１２３に接続され、第３のＰチャンネルトランジスタ１０８のゲートは電源ＶＤＤに接続されている。このように、出力バッファ回路１００を構成する第１のＮチャンネルトランジスタ１０３、第４のＮチャンネルトランジスタ１０７、第３のＰチャンネルトランジスタ１０８の各ゲートは、図１に示すように、あるいは図６に示すように、それぞれ単独に、その接続先を変更してもよい。
【００３５】
またこの第２実施例の入力バッファ回路２００のフィードバック用Ｐチャンネルトランジスタ２０５のゲートは、インバータ２０７の出力端子に接続されており、そのインバータ２０７の入力端子はインバータ２０１の入力端子に接続されている。このように、インバータ２０１の入力端子の電位を２．２Ｖから３Ｖに引き上げるためのフィードバック回路は、特に限定されるものではなく種々に構成することができるものである。
【００３６】
図７は、本発明の入出力バッファ回路の第３実施例を示す回路図である。図１に示す第１実施例との相違点のみについて説明する。
図７に示す第３実施例では、第１のＰチャンネルトランジスタ１０１と第２のＰチャンネルトランジスタ１０２との接続点１１０と、第１のＮチャンネルトランジスタ１０３と第４のＮチャンネルトランジスタ１０４との接続点１１１とが互いに接続されている。
【００３７】
図８は、図７に示す第３実施例の、出力バッファ回路の部分を書き方のみを変えて示した回路図である。
２つの接続点１１０，１１１を互いに接続したことにより、図８に示すように、第２のＰチャンネルトランジスタ１０２と第１のＮチャンネルトランジスタ１０３が並列接続されることとなる。第１，第２実施例においても、遷移時に寄生ダイオードがオンされること等により、パッド１１に接続された外部負荷を高速に駆動することができるが、第３実施例の場合、第２のＰチャンネルトランジスタ１０２と第１のＮチャンネルトランジスタ１０３が並列接続されているため、パッド１１の信号が‘Ｌ’レベルから‘Ｈ’レベルに変化する際、および‘Ｈ’レベルから‘Ｌ’レベルに変化する際に、第１実施例、第２実施例と比べより多くの電流を流すことができ、外部負荷をより高速に駆動することができる。
【００３８】
尚、上記各実施例は出力バッファ回路１００と入力バッファ回路２００との双方を備えた入出力バッファ回路の実施例であるが、出力バッファ回路１００もしくは入力バッファ回路２００のみでもそれぞれ単独に構成することができる。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、プロセスの変更、追加を伴うことなく、かつ単一電源のみを供給し、しかも図１０を参照して説明した前述の（１）〜（３）のいずれの問題もが解決された出力バッファ回路、および入出力バッファ回路が構成される。
【図面の簡単な説明】
【図１】本発明の入出力バッファ回路の第１実施例を示す回路図である。
【図２】パッドに‘Ｈ’レベル（３Ｖ）の信号を出力する際の各部の状態を示した、図１と同一の回路図である。
【図３】パッドに‘Ｌ’レベル（０Ｖ）の信号を出力する際の各部の状態を示した、図１と同一の回路図である。
【図４】出力バッファ回路からはパッドにハイインピーダンスを出力し、そのパッドに外部回路から‘Ｈ’レベル（５Ｖ）が印加された状態を示した図１と同一の回路図である。
【図５】出力バッファ回路からパッドにハイインピーダンスが出力され、そのパッドに外部回路から‘Ｌ’レベル（０Ｖ）が印加された状態を示した図１と同一の回路図である。
【図６】本発明の入出力バッファ回路の第２実施例を示す回路図である。
【図７】本発明の入出力バッファ回路の第３実施例を示す回路図である。
【図８】図７に示す第３実施例の、出力バッファ回路の部分を書き方のみを変えて示した回路図である。
【図９】ボード上のバスに３Ｖで動作するデバイスと５Ｖで動作するデバイスとが混在している様子を示した模式図である。
【図１０】図９の丸印内に示す従来の入出力バッファ回路を示す回路図である。
【図１１】従来の対策を示した模式図である。
【符号の説明】
１１  パッド
１００  出力バッファ回路
１０１  第１のＰチャンネルトランジスタ
１０２  第２のＰチャンネルトランジスタ
１０３  第１のＮチャンネルトランジスタ
１０４  第２のＮチャンネルトランジスタ
１０６  第３のＮチャンネルトランジスタ
１０７  第４のＮチャンネルトランジスタ
１０８  第３のＰチャンネルトランジスタ
１２１  第１の信号入力端子
１２２  第２の信号入力端子
１２３  第３の信号入力端子
２００  入力バッファ回路
２０１  インバータ
２０４  第５のＮチャンネルトランジスタ
２０５  フィードバック用Ｐチャンネルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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