(57)【特許請求の範囲】
【請求項１】
不揮発性半導体記憶装置において、
浮遊ゲートを有したメモリセルを複数有するメモリセルアレーと、
前記メモリセルアレー内の第一のメモリセルに接続された第一のビット線と、
前記メモリセルアレー内の第二のメモリセルに接続された第二のビット線と、
前記第一のビット線の一端に接続され、前記第一のメモリセルに書き込むためのデータ又は前記第一のメモリセルから読み出されたデータをラッチする為の第一のラッチ手段と、
前記第一のラッチ手段と前記第二のビット線の一端の間に接続され、前記第一のラッチ手段にラッチされたデータを変更させる為のデータ変更手段とを、
有する事により、誤書き込みを検知し、かつ、防止する事を可能にした不揮発性半導体記憶装置。
【請求項２】
複数のメモリセルを有するメモリセルアレーと、前記メモリセルアレー内の第一のメモリセルに接続された第一のビット線と、前記メモリセルアレー内の第二のメモリセルに接続された第二のビット線と、前記第一のビット線の一端に接続され、前記第一のメモリセルに書き込むためのデータ又は前記第一のメモリセルから読み出されたデータをラッチする為の第一のラッチ手段とを有した不揮発性半導体記憶装置において、
前記第一のラッチ手段と前記第二のビット線の一端の間に接続され、前記第一のラッチ手段にラッチされたデータを変更させる為のデータ変更手段とを、
有する事により、誤書き込みを検知し、かつ、防止する事を可能にした不揮発性半導体記憶装置。
【請求項３】
電荷蓄積層を有したメモリセルを複数有するメモリセルアレーと、
前記メモリセルに接続され、所定の前記メモリセルを選択するための複数のワード線と、
前記メモリセルアレー内の第一のメモリセルに接続され、前記メモリセルに書き込む為のデータ又は前記メモリセルから読み出されたデータを転送するための第一のビット線と、
前記メモリセルアレー内の第二のメモリセルに接続され、かつ、前記第一のビット線と隣接し、前記メモリセルに書き込む為のデータ又は前記メモリセルから読み出されたデータを転送するための第二のビット線と、
前記第一のビット線の一端に接続され、前記第一のメモリセルに書き込むためのデータ又は前記第一のメモリセルから読み出されたデータをラッチする為の第一のラッチ手段と、
前記第二のビット線の一端に接続され、前記第二のメモリセルに書き込むためのデータ又は前記第二のメモリセルから読み出されたデータをラッチする為の第二のラッチ手段と、
前記第一のラッチ手段と前記第二のビット線の他端の間に接続され、前記第二のメモリセルの書き込まれたデータに応じて、前記第一のラッチ手段にラッチされたデータを変更させる為のデータ変更手段と、
前記第一のラッチ手段に接続され、前記第一のメモリセルに書き込まれたデータが正常であるか異常であるかを検知する為の第一のベリファイ検知手段と、
前記第二のラッチ手段に接続され、前記第二のメモリセルに書き込まれたデータが正常であるか異常であるかを検知する為の第二のベリファイ検知手段とを、有する事を特徴とする不揮発性半導体記憶装置。
【請求項４】
前記データ変更手段が、電流経路が直列に接続された二つのＭＯＳ型トランジスタから構成される事を特徴とする請求項１乃至３記載の不揮発性半導体記憶装置。
【請求項５】
前記ラッチ手段が、二つのインバータを逆並列接続されて構成されている事を特徴とする請求項１乃至３記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルアレーが、複数のメモリセルアレーの電流経路が直列に接続されたＮＡＮＤ型メモリセルを構成している事を特徴とする請求項１乃至３記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルアレーが、ＡＮＤ型メモリセルを構成している事を特徴とする請求項１乃至３記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルアレーが、ＤＩＮＯＲ型メモリセルを構成している事を特徴とする請求項１乃至３記載の不揮発性半導体記憶装置。
【請求項９】
第一のビット線の一端に接続された第一のラッチ手段に、前記第一のビット線に接続されたメモリセルに書き込むか否かのデータを保持する為の第一のデータラッチ動作と、
前記第一のラッチ手段にラッチされたデータに応じたデータを、第二のビット線の一端に接続された第二のラッチ手段に保持する為の第二のデータラッチ動作と、
前記第一のラッチ手段に保持されたデータに応じて、前記メモリセルへデータを書き込む為のデータ書き込み動作と、
前記第一のラッチ手段に保持されたデータが、前記メモリセルへデータの書き込みを禁止する為の書き込み禁止データである場合、前記第二のラッチ手段に保持されたデータに応じて、前記メモリセルが正常な書き込み禁止状態であるか、あるいは誤って書き込みが行われた誤書き込み状態であるかを検知するための誤書き込みベリファイ動作と、
を有する事を特徴とする不揮発性半導体記憶装置における誤書き込み防止方法。
【請求項１０】
第一のビット線の一端に接続された第一のラッチ手段に、前記第一のビット線に接続されたメモリセルに書き込むか否かのデータを保持する為の第一のデータラッチ動作と、
前記第一のラッチ手段にラッチされたデータの反転データを、第二のビット線の一端に接続された第二のラッチ手段に保持する為の第二のデータラッチ動作と、
前記第一のラッチ手段に保持されたデータに応じて、前記メモリセルへ書き込む為のデータ書き込み動作と、
前記第一のラッチ手段に保持されたデータが、前記メモリセルへ書き込みを禁止する為の書き込み禁止データであるにも関わらず、前記メモリセルに書き込みが行われた場合、前記第二のラッチ手段に保持されたデータを反転させ、このデータの反転を検知する事により、前記メモリセルが誤書き込み状態である事を検知する為の誤書き込みベリファイ動作と、
を有する事を特徴とする不揮発性半導体記憶装置における誤書き込み防止方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
不揮発性半導体記憶装置に関するもので、特に、その書き込みベリファイに使用されるのもである。
【０００２】
【従来の技術】
従来の不揮発性半導体記憶装置の書き込み・ベリファイ動作を図を参照しながら詳細に説明する。
まず初めに、図８に不揮発性半導体記憶装置の概略図を示した。ただし、この図では説明に必要な構成しか示していない。図８に示されるように、当該不揮発性半導体記憶装置は、メモリセルブロック９９２、メモリセルアレー、ビット線ＢＬ１〜ＢＬｎ、ワード線ＷＬ１〜ＷＬｍ、センスラッチ回路９９５、ベリファイ信号線ＬＳＥＮ１及びＬＳＥＮ２、ベリファイ検知回路、論理回路９９６から構成される。
【０００３】
また、メモリセルアレーに含まれる多数のメモリセルブロック９９２は、ワード線Ｗｌｊ（ｊは１〜ｎ）及びビット線ＢＬｋ（ｋは１〜ｍ）に接続される。また、それぞれのビット線ＢＬｋはセンス・ラッチ回路９９５を介して、ベリファイ信号線ＬＳＥＮ１またはＬＳＥＮ２に接続されており、このベリファイ信号線ＬＳＥＮ１とＬＳＥＮ２は論理回路９９６に接続される。
【０００４】
また、図９に、図８に示した不揮発性半導体記憶装置の概略図におけるビット線ＢＬ２及びＢＬ３部分の詳細図を示した。図に示されるように、センス・ラッチ回路９９５は逆並列接続され二つのインバータと、トランジスタＭＬ１〜８から構成される。
【０００５】
また、ノードＮ１は、トランジスタＭＬ１のゲート端子に、トランジスタＭＬ７を介して入出力線Ｉ／Ｏ線に、トランジスタＭＬ３及びＭＬ４を介して電源電圧ＶＤＤに接続される。また、ノードＮ２はトランジスタＭＬ６を介してビット線ＢＬ２に、トランジスタＭＬ８を介して入出力線Ｉ／Ｏにそれぞれ接続される。また、ビット線ＢＬ２は、このビット線ＢＬ２を３Ｖ程度のプリチャージ電位にプリチャージする為のトランジスタＭＬ９の電流経路の一端に接続される。トランジスタＭＬ３のゲート端子は、ビット線ＢＬ２に接続され、ベリファイ動作時においてビット線ＢＬ２の電位の変化を感知する為のものである。また、トランジスタＭＬ７及びＭＬ８は、メモリセルから読み出されたデータを入出力線Ｉ／Ｏに出力する為、またはメモリセルに書き込むデータを入出力線Ｉ／Ｏから取り込む為のもので、制御信号ＣＳＬにより制御される。また、ビット線ＢＬ２はトランジスタＭＬ６が接続されており、ビット線ＢＬ２と二つのインバータからなるラッチ部分９９７とを接続したり、分離したりする為のものである。また、他のセンス・ラッチ回路９９５の構成は上記の構成と全く同様である。
【０００６】
次に、図１０に示したメモリセルブロック９９２の部分の詳細図を示した。また、ここでは、メモリセルが８個の場合のＮＡＮＤ型メモリセルを例に取って説明する。
【０００７】
図に示されるように、メモリセルブロック９９２は、８個のメモリセルＭＣ１１〜ＭＣ１８の電流経路が直列に接続されて構成され、それらの一端が選択トランジスタＳＧＤ１を介してビット線１に、他端は選択トランジスタＳＧＳ１を介して電源電圧ＶＳにそれぞれ接続される。また、メモリセルＭＣ１１〜ＭＣ１８、選択トランジスタＳＧＤ１、ＳＧＳ１はそれぞれワード線ＷＬ１１〜ＷＬ１８、ＷＬ１Ｄ、ＷＬ１Ｓに接続される。また、他のメモリセルブロック９９２も全く同様な構成になっており、メモリセルＭＣｉ１（ｉは１〜８）には共通にワード線ＷＬｉ１が、選択トランジスタＳＧＤｉ及びＳＧＳｉ（ｉは１〜８）には共通にワード線ＷＬｉＤ及びワード線ＷＬｉＳが共通に設けられている。
【０００８】
また、図１１に図１０に示されたＮＡＮＤ型メモリセル９９２のウエハー上の断面図を示している。
図に示されるように、Ｎ型基板に設けられたＰーＷｅｌｌが設けられ、このＰーＷｅｌｌ内にメモリセルＭＣ１１〜ＭＣ１８及び選択トランジスタＳＧＳ１、ＳＧＤ１が設けられている。また、ソース又はドレインとして使用する拡散層ｎ＋は、隣合う素子と共有される。
【０００９】
次に、図９に示された当該不揮発性半導体記憶装置の動作について説明する。まず初めに書き込み動作について詳細に説明する。
まず初めに、制御信号ＣＳＬを高レベル電位（以下、Ｈと書き、例えばＶＤＤ）にしてトランジスタＭＬ７、ＫＬ８をＯＮさせる事により、メモリセルブロック９９２内のメモリセルに書き込まれるデータが入出力線Ｉ／Ｏをよりラッチ回路９９７にラッチされる。例えば、メモリセルにデータを書き込む場合はラッチ回路９９７のノードＮ２に低レベル電位（以下、Ｌと書き、例えば０Ｖ）を、メモリセルにデータを書き込みたくない場合はラッチ回路９９７のノードＮ２にＨをラッチする。
【００１０】
次に、トランジスタＭＬ６を信号ＰＲＯＧ１によりＯＮさせ、ビット線ＢＬ２とノードＮ２を電気的に接続し、ビット線ＢＬ２はノードＮ２の電位（ＨまたはＬ）に応じ、０Ｖまたは書き込み禁止電位（例えば、８Ｖ）に充電される。また、アドレス信号（図示せず）により多数あるワード線の中から一本のワード線を選択する（以下、この選択されたワード線を選択ワード線と言う）し、このワード線を書き込み電圧（例えば、２０Ｖ）にチャージする。
【００１１】
また、ノードＮ２の電位に応じて、選択ワード線とビット線２の交点に位置するメモリブロック９９２内のメモリセル（以下、選択メモリセルと言う）に、データが書き込まれるか否かが決定される。すなわち、ノードＮ２はＬの時、選択メモリセルの制御ゲートとチャネル部分の電位は２０Ｖ（２０Ｖ−０Ｖ）となるので、選択メモリセルにデータが書き込まれ、この選択メモリセルのしきい電圧は上昇する。また、ノードＮ２はＨの時、選択メモリセルの制御ゲートとチャネル部分の電位は１０Ｖ（２０Ｖ−１０Ｖ）となるので、選択メモリセルにはデータが書き込まれず、この選択メモリセルのしきい電圧は低いまま変化しない。次いで、トランジスタＭＬ６をＯＦＦにして、ノードＮ２とビット線ＢＬ２は分離する。
【００１２】
次に、メモリセルに書き込まれたデータが正常であるか否かを判定するためのベリファイ動作について説明する。
メモリセルアレーの高集積化に伴い、隣接ビット線間の容量結合による誤読み出しが起こる。そこで、ビット線と１本おきにシールドする必要が生じた。
【００１３】
信号ＰＲＥ１によりＢＬ２をプリチャージレベル（〜３Ｖ）にプリチャージし、同時に信号ＳＨＩＥＬＤ２によりＢＬ３はグランドに落とす。
また、選択ワード線をベリファイ電位（例えば、０．５Ｖ）に印加する。また、ベリファイ信号線ＬＳＥＮ１をＨ（例えば、ＶＤＤ）にプリチャージする。
【００１４】
もし、選択メモリセルが十分な書き込み状態（正常な書き込み状態）ならば、この選択メモリセルのしきい電圧は十分上昇しているので、選択メモリセルはＯＮせず、ビット線ＢＬ２はＨのままである。この場合、ビット線の電位はＨのままなので、トランジスタＭＬ３はＯＮし、さらに信号ＢＬＳＥＮ１によりトランジスタＭＬ４をＯＮさせると、ノードＮ１の電位は強制的に電源電圧ＧＮＤ（Ｌ）に反転させられる。
【００１５】
ノードＮ１の電位はＬとなるので、トランジスタＭＬ１はＯＦＦになる。従って、ベリファイ信号線ＬＳＥＮ１の電位はプリチャージ電位であるＨのままでああり、変化はない。
【００１６】
一方、選択メモリセルが不十分な書き込み状態（異常な書き込み状態）ならば、この選択メモリセルのしきい電圧は十分に上昇していないので、選択メモリセルはＯＮし、ビット線ＢＬ２はＨからＬに放電する。この為、トランジスタＭＬ３はＯＦＦとなるので、ノードＮ１の電位はＨのままである。
【００１７】
ノードＮ１の電位はＨのままなので、トランジスタＭＬ１はＯＮする。さらに、信号ＶＥＲＩＦＹ１によりトランジスタＭＬ２がＯＮするので、ベリファイ信号線ＬＳＥＮ１はＧＮＤに電気的に接続される。この結果、ベリファイ信号線ＬＳＥＮ１の電位はプリチャージ電位であるＨからＬに放電する。
【００１８】
また、書き込み禁止状態のメモリセルに接続されたビット線に対しては、ベリファイ動作は行わない。
以上の様に、書き込み状態にあるメモリセルが正常であるか否かは、ベリファイ信号線ＬＳＥＮ１またはＬＳＥＮ２の電位の変化として、ベリファイ検知回路により検知する。
【００１９】
すなわち、全てのメモリセルが正常な書き込み状態ならば、ベリファイ信号線ＬＳＥＮ１及びＬＳＥＮ２は放電せず、プリチャージ電圧であるＨのままである。
【００２０】
一方、書き込みが不十分な状態のメモリセルが一つでもあると、ベリファイ信号線ＬＳＥＮ１またはＬＳＥＮ２が放電し、その電位はＬになる。
この結果を、ベリファイ検知回路で検知し、もし全ての書き込み状態のセルが正常な書き込み状態であると判断されれば、一連の書き込み・ベリファイ動作は終了する。
【００２１】
一方、一つでも異常な書き込み状態のメモリセルがあれば、再度書き込み動作を行い、全てのメモリセルが正常な書き込み状態となるまで繰り返される。
次に、図１２を用いて、ベリファイ検知回路について、更に詳しく説明する。
【００２２】
図に示される様に、ベリファイ検知回路はインバータＩ１〜Ｉ５とトランジスタＴｒ１〜Ｔｒ４から構成される。
また、ベリファイ信号線ＬＳＥＮｎ（ｎは１または２）から入力された信号は、インバータＩ１を介してトランジスタＴｒ２のゲート端子に接続される。また、トランジスタＴｒ２〜Ｔｒ４の電流経路は、電源電圧ＶＤＤとＧＮＤ間に直列に接続されており、逆並列接続されたインバータＩ２及びＩ３から構成されるラッチ回路の一端が、ノードＮ３に接続される。また、ラッチ回路の他端のノードＮ４は、二段に接続されたインバータＩ４、Ｉ５を介して、論理回路９９６に接続される。
【００２３】
次に、このベリファイ検知回路の動作を説明する。
前述した様に、ベリファイ信号線ＬＳＥＮ１または２の電位をＨにプリチャージし、その後にベリファイ動作を行う。
【００２４】
もし、書き込み状態にあるセルが全て正常な状態にある時、ベリファイ信号線ＬＳＥＮｎはＨのままである。この時、トランジスタＴｒ２はＯＮし、さらに信号ＶＲＳＥＮによりＴｒ３もＯＮさせると、ノードＮ３は電源電圧ＶＤＤ（Ｈ）に電気的に接続される。この為、ノードＮ３の電位はＬからＨに変化する。ただし、ノード３は予めＴｒ４をＯＮさせる事によりＧＮＤ（Ｌ）にプリチャージしておくものとする。
【００２５】
一方、書き込み状態にあるセルの一つでも不十分なセルがある時、ベリファイ信号線ＬＳＥＮｎはＨからＬに変化する。この時、トランジスタＴｒ２はＯＦＦになるので、ノードＮ３の電位はＬのままである。ただし、ノードＮ３は予めＴｒ４をＯＮさせる事によりＧＮＤ（Ｌ）にプリチャージしておくものとする。
【００２６】
このノードＮ３の電位はラッチ回路及びインバータＩ４、Ｉ５を介して論理回路９９６に伝達される。
以上の様にして、１回の動作で１ページ分の全てのベリファイ結果が一括に検知できた事になる。
【００２７】
通常のベリファイ動作は、書き込み状態にあるメモリセルのデータが正常であるか否かを検知する為に行うものである。従って、書き込み禁止状態のメモリセルに対してはベリファイ動作を行わない事は前述した通りである。
【００２８】
実際には、書き込み禁止セルに対しては、メモリセルの制御ゲートとチャネルとの電位差を小さくする事により、書き込み速度を遅くし、データは書き込まない様にする。しかし、実際には、書き込み速度を遅くしただけなので、書き込み禁止セルに誤ってデータが書き込まれてしまう場合がある。
【００２９】
従来では、当該不揮発性半導体記憶装置の外部もしくは内部に誤書き込みを検出する為の回路を設け、誤り訂正符号ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｎｇ  Ｃｏｄｅ）等を利用して、誤書き込み訂正していた。
【００３０】
【発明が解決しようとする課題】
前述の様に、従来の不揮発性半導体記憶装置において書き込み禁止セルに誤ってデータが書き込まれた時、従来のベリファイ動作では検知する事が出来なかった。この為、この書き込みエラーを検知するための回路が必要であった。
【００３１】
本発明は、以上の様な問題を鑑みたものであり、書き込みビットのベリファイだけでなく、書き込み禁止ビットの誤書き込みベリファイも可能な不揮発性半導体記憶装置を提供する事を目的とする。
【００３２】
【課題を解決するための手段】
以上の目的を達成する為、本発明は、所定のビット線（このビット線をビット線ａとする）の一端に接続されたセンス・ラッチ回路に、そのビット線に接続された所定のメモリセルに書き込むデータをラッチする際、そのビット線とは別であり、書き込みにあずかっていないビット線（このビット線をビット線ｂとする）の一端に接続されたセンス・ラッチ回路に、誤書き込み検出用のデータをラッチする。
【００３３】
本発明に係る不揮発性半導体記憶装置は、書き込みベリファイ動作とは異なる誤書き込みベリファイ動作を有しており、書き込みに使用されるビット線ａの一端と、書き込みに使用されないビット線ｂのセンス・ラッチ回路とは、データ変更手段を介して接続されている。その為、本発明にかかる不揮発性半導体記憶装置は、上記誤書き込みベリファイ動作の時にビット線ｂにラッチされたデータをデータ変更手段に変化させ、この変化を感知する事により、誤書き込みか否かを検知する事が出来る。
本発明は以上の様に構成されるので、書き込み禁止セルの誤書き込みを検知する事が出来る。
【００３４】
【発明の実施の形態】
本発明にかかる実施形態を図を用いて詳細に説明する。図１は本発明にかかる不揮発性半導体記憶装置の概略図を示している。
図１に示されるように、本発明にかかる不揮発性半導体記憶装置は、メモリセルブロック９９２を複数含んだメモリセルアレー、センス・ラッチ回路１及び２、データ変更手段１及び２、ビット線ｍ及びｎ、ベリファイ回路１及び２、論理ゲート３及び４、ベリファイ信号線ＬＳＥＮ１及び２から構成される。
【００３５】
ビット線ｍの一端に接続されたセンス・ラッチ回路１は、このビット線ｍに接続された所定のメモリセルブロック９９２内の所定のメモリセルに書き込み為のデータまたは読み出す為のデータを保持するためのものである。また、ビット線の隣に配置されたビット線ｎの一端にもセンス・ラッチ回路が接続されている。
【００３６】
また、ビット線ｍ及びｎの他端にはそれぞれデータ変換手段２及び１が接続され、これらのデータ変換手段２及び１はそれぞれセンス・ラッチ回路２及び１に接続されている。
【００３７】
また、センス・ラッチ回路１及び２はそれぞれベリファイ信号線ＬＳＥＮ１及び２を介してベリファイ検知回路１及び２に接続され、かつ、ベリファイ検知回路１及び２は論理ゲート３及び４に接続される。
【００３８】
次に、図１に示された不揮発性半導体記憶装置の詳細回路図を図２に示した。図２に示したように、センス・ラッチ回路１はトランジスタＭＬ１〜ＭＬ４、ＭＬ６〜ＭＬ８及び二つのインバータが逆並列接続されたラッチ部分１０から構成される。また、センス・ラッチ２も同様である。
【００３９】
このラッチ部分１０はトランジスタＭＬ６を介してビット線ｍに接続され、トランジスタＭＬ７及び８を介して入出力線Ｉ／Ｏに接続される。また、ラッチ部分１０のノードＮＬ１はトランジスタＭＬ３及びＭＬ４を介して電源電圧ＧＮＤに接続され、かつ、トランジスタＭＬ１のゲート端子に接続される。また、信号ＶＥＲＩＦＹ１によって制限されたトランジスタＭＬ２の電流経路の一端はベリファイ信号線ＬＳＥＮ１に、他端はトランジスタＭＬ１を介して電源電圧ＧＮＤに接続される。
【００４０】
また、データ変換手段１は、電流経路が直列に接続された二つのトランジスタＭＬ９及び１０から構成される。
また、ベリファイ検知回路の詳細図は図９に、メモリセルブロック９９２の詳細図は図１０及び１１に既に示した。
【００４１】
次に、図２に示された不揮発性半導体記憶装置の動作について説明する。
初めに、ビット線ｍに接続された所定のメモリセルブロック９９２内に含まれるメモリセルにデータを書き込む為の書き込み動作を説明する。
【００４２】
まず、信号ＣＳＬによりトランジスタＭＬ７およびＭＬ８をＯＮさせ、入出力線Ｉ／Ｏからラッチ部分１０に、メモリセルに書き込む為の所定のデータを取り込む。
【００４３】
例えば、目的のメモリセルにデータを書き込みたい場合には、ラッチ部分１０のノードＮＬ１に高電圧レベルＨ（以下、単にＨと書く）、ノードＮＬ２に低電圧レベルＬ（以下、単にＬと書く）が保持される。
【００４４】
また、目的のメモリセルにデータを書き込みたくない場合には、ラッチ部分１０のノードＮＬ１にＬ、ノードＮＬ２にＨが保持される。
また、この際、ビット線ｎの一端に接続されたラッチ部分２０には、ラッチ部分１０にラッチされるデータの反転データが保持される。例えば、以下の様にである。
ノードＮＬ１＝Ｌ、ノードＮＬ２＝Ｈの時、ノードＮＲ１＝Ｈ、ノードＮＲ＝ＬノードＮＬ１＝Ｈ、ノードＮＬ２＝Ｌの時、ノードＮＲ１＝Ｌ、ノードＮＲ＝Ｈ次いで、信号ＰＲＯＧ１によりＭＬ６をＯＮさせる事により、ビット線ｍとノードＮＬ２が接続される。前記したようにノードＮＬ２に保持されるデータに応じて、所定のメモリセルにデータが書き込まれるか否かが決定される。
【００４５】
すなわち、ノードＮＬ２に保持される電位がＬの時、所定のメモリセルにデータが書き込まれ、書き込み状態となる。また、ノードＮ２に保持される電位がＨの時、所定のメモリセルにデータは書き込まれない。これを書き込み禁止状態という。
【００４６】
その後、所定のメモリセルか書き込み状態の時には、書き込まれたデータが正常であるか否かを調べる為の書き込みベリファイ動作を行う。この書き込みベリファイ動作により、書き込みが正常と判断された場合には、一連の書き込み、書き込みベリファイ動作は終了する。
【００４７】
また、書き込みが異常と判断された場合には、再度、書き込み動作を行う。その後、書き込みベリファイを行い、書き込みが正常になるまで繰り返す。
また、通常の書き込みベリファイがパスした後、誤書き込みベリファイ動作を行う。
【００４８】
メモリセルにデータを書き込まないとき、このメモリセルは当然、書き込み禁止状態になっているはずである。しかし、前述した様に、誤ってデータが書き込まれてしまう事がある。ここで誤書き込みベリファイ動作とは、書き込み禁止状態のメモリセルが正常に書き込み禁止状態にあるか否かを判定する為の動作の事を言う。従って、この誤書き込みベリファイ動作は、メモリセルに書き込まれたデータが正常であるか否かを判定する通常の書き込みベリファイ動作とは性格を異にする。
【００４９】
次に、誤書き込みベリファイ動作について説明する。
まず初めに、ビット線ｍをＨにプリチャージした後にフローティング状態にし、所定のメモリセルに接続されたワード線（選択ワード線）に誤書き込みベリファイ用のベリファイ電位０Ｖを印加する。
【００５０】
所定のメモリセルが正常な書き込み禁止状態の時、このメモリセルは消去状態が保たれているので、このメモリセルのしきい電圧は低い値となっている。従って、このメモリセルは０ＶでもＯＮするので、Ｈにプリチャージされたビット線ｍの電位は放電し、Ｌになる。
【００５１】
また、所定のメモリセルが異常な書き込み状態、すなわち、誤ってデータが書き込まれた状態の時、このメモリセルのしきい電圧は高い値となっている。従って、このメモリセルはＯＮしないので、Ｈにプリチャージされたビット線ｍの電位はＨのままである。
【００５２】
以上の説明によるビット線ｍの電位の変化をデータ変換手段２の中のトランジスタＭＲ１で受ける。すなわち、所定のメモリセルが正常な書き込み状態の時、ビット線ｍの電位はＬに放電するので、トランジスタＭＲ１はＯＮする。
【００５３】
一方、所定のメモリセルが異常な書き込み状態の時、すなわち、誤書き込み状態の時、ビット線ｍの電位はＨのままなので、トランジスタＭＲ１はＯＮしない。
【００５４】
また、前述した様に、所定のメモリセルにデータを書き込みたくない時、すなわち、所定のメモリセルを書き込み禁止状態にしたい時には、ラッチ部分１０においては、ノードＮＬ１＝Ｌ、ノードＮＬ２＝Ｈが保持され、ラッチ部分２０には、その反転データが保持されている。すなわち、ラッチ部分２０においては、ノードＮＲ１＝Ｈ、ＮＲ２＝Ｌが保持されている事に注意しなければならない。
【００５５】
この時、信号ＤＳＥＮＳＥ１により、トランジスタＭＲ２をＯＮさせる。所定のメモリセルが正常な書き込み禁止状態の時、トランジスタＭＲ１はＯＮしているので、ラッチ部分２０におけるノードＮＲ１の電位はＨからＬに、ノードＮＲ２の電位はＬからＨに反転する。
【００５６】
所定のメモリセルが誤書き込み状態（異常な書き込み禁止状態）の時、トランジスタＭＲ１はＯＦＦなので、ラッチ部分２０おけるノードＮＲ２の電位はＬのままである。
【００５７】
次に、所定のメモリセルが正常な書き込み禁止状態の時、ノードＮＲ１の電位はＬなので、トランジスタＭＲ３はＯＦＦとなる。
また、所定のメモリセルが誤書き込み状態（異常な書き込み禁止状態）の時、ノードＮＲ１の電位はＨなので、トランジスタＭＲ３はＯＮとなる。この時、信号ＶＥＲＩＦＹ２によりトランジスタＭＲ４をＯＮさせると、ベリファイ信号線ＬＳＥＮ２がＧＮＤに接続され、Ｈにプリチャージされていたベリファイ信号線ＬＳＥＮ２はＬに放電する。
【００５８】
以上を記載をまとめと次に様になる。誤書き込みベリファイ動作において、所定のメモリセルの書き込み状態が正常であるか否かにより、ビット線の電位を変化させる。このビット線の電位の変化をデータ変換手段２によって感知し、その結果をに応じて、ベリファイ信号線ＬＳＥＮ２を放電させるか否かが決定される。
【００５９】
例えば、所定のメモリセルが正常な書き込み禁止状態の時、ノードＮＲ１＝Ｌ、ノードＮＲ２＝Ｈになり、ベリファイ信号線ＬＳＥＮ２の電位はＨのままで、変化がない。
【００６０】
所定のメモリセルが誤書き込み状態の時、ノードＮＲ１＝Ｈ、ノードＮＲ２＝Ｌのままで、ベリファイ信号線ＬＳＥＮ２の電位はＨからＬに低下する。
すなわち、書き込み禁止状態となっているはずのメモリセルの内一つでも誤書き込み状態にあれば、ベリファイ信号線ＬＳＥＮ２の電位は放電し、Ｌなる。この電位の変化により、所定のメモリセルが誤書き込み状態であるか否かを感知する事が出来る。
【００６１】
また、この誤書き込みベリファイの結果は、ベリファイ信号線ＬＳＥＮ２により一括検知され、この場合ベリファイ検知回路２にラッチされる。
書き込み禁止状態にあるメモリセルに対しては、上記で説明した誤書き込みベリファイを行い、書き込み状態にある全てのメモリセルに対しては、通常の書き込みベリファイを行う。
【００６２】
これらの書き込みベリファイ動作及び誤書き込みベリファイ動作の結果は、ベリファイ信号線ＬＳＥＮ１又はＬＳＥＮ２により一括感知され、ベリファイ検知回路１又は２にラッチされる。
【００６３】
そして、ベリファイ検知回路１及び２にラッチされているデータを、論理ゲート３及び４により論理積を取り、双方がパスした場合にベリファイパスを出力し、誤書き込みベリファイ動作が終了する。
【００６４】
次に、本発明の第二の実施形態を図３に示した。
図３に示されるように、上述の実施形態とは異なり、データ変更手段及びラッチセンス回路及び入出力線Ｉ／Ｏが両隣のメモリセルの間に配置されている。
【００６５】
次に、ラッチ部分１０にラッチするデータと反転したデータをラッチ部分２０にラッチする際の、反転データを発生させる為の反転データ発生回路を図４に示した。図４にしめされる様に、反転データ発生回路はトランスファーゲートＴＧ１〜ＴＧ４、インバータ１〜３から構成され、ＤａｔａＬは図２のＡに、ＤａｔａＲは図２のＢにそれぞれ接続される。
【００６６】
次に、反転データ発生回路の動作を説明する。信号ＬｅｆｔをＨ、信号ＲｉｇｈｔをＬ、信号ＤａｔａをＨにすると、トランスファーゲートＴＧ１及び３が導通状態に、トランスファーゲートＴＧ２及び４が非導通状態となる。この為、ＤａｔａＬはＨに、ＤａｔａＲはＬになる。逆に、信号ＬｅｆｔをＬ、信号ＲｉｇｈｔをＨ、信号ＤａｔａをＨにすると、
ＤａｔａＬはＬに、ＤａｔａＲはＨになる。
【００６７】
また、ビット線ｍに接続されたメモリセルに対して誤書き込みベリファイを行う場合、そのビット線ｍとは異なるビット線ｎを使用すれば良いので、ビット線ｍとビット線ｎは隣あっている必要ない。
【００６８】
また、上記の実施形態では、メモリセルアレーはＮＡＮＤ型メモリセルについて説明したが、このメモリセルアレーは、図５に示すＮＯＲ型、図６に示すＡＮＤ型、図７に示すＤＩＮＯＲ型メモリセルでも良い。
【００６９】
本発明は、メモリセル内にデータ変換手段を設ける事により、誤書き込み状態にあるメモリセルを検知する事が出来る。
また、上記の誤書き込みベリファイ動作は、従来の回路に比べて、二つのトランジスタから構成されるデータ変換手段を付加しただけなので、占有面積の大幅は増大は伴わない。
【００７０】
また、データ変換手段に電源電圧ＶＤＤが必要であるが、貫通電流は流れないので、不揮発性半導体記憶装置にデータ変換手段を付加しても消費電力の増大もない。
また、付加したデータ変換手段は、メモリセルと同じＭＯＳトランジスタから構成されるので、製造プロセスの複雑化も招かない。
【００７１】
【発明の効果】
本発明は、以上の様に構成されるので、誤書き込みベリファイが可能となり、消費電力の増大、製造工程の複雑化、大幅は占有面積の増大を招く事は無い。
【図面の簡単な説明】
【図１】本発明にかかる不揮発性半導体記憶装置の概略回路図。
【図２】本発明にかかる第一の実施形態の詳細回路図。
【図３】本発明にかかる第一の実施形態の詳細回路図。
【図４】反転データ発生回路の詳細回路図。
【図５】ＮＯＲ型メモリセルアレーを示す図。
【図６】ＡＮＤ型メモリセルアレーを示す図。
【図７】ＤＩＮＯＲ型メモリセルアレーを示す図。
【図８】従来の不揮発性半導体記憶装置の概略回路図。
【図９】従来の不揮発性半導体記憶装置の詳細回路図。
【図１０】ＮＡＮＤ型メモリセルアレーを示す図。
【図１１】ＮＡＮＤ型メモリセルアレーの断面図。
【図１２】ベリファイ検知回路の詳細図。
【符号の説明】
９９２  メモリセルブロック
ＭＬ１〜ＭＬ１０、ＭＲ１〜ＭＲ４  トランジスタ
１０、２０  ラッチ部分
３、４  論理ゲート
ＬＳＥＮ１、ＬＳＥＮ２  ベリファイ信号線
Ｉ／Ｏ  入出力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003558316.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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