(57)【特許請求の範囲】
【請求項１】
複数のマイクロコンピュータが設けられたマルチＣＰＵ方式の応用システムをデバッグするエミュレータであって、
前記エミュレータは、前記応用システムに設けられた前記複数のマイクロコンピュータに見合った数の前記マイクロコンピュータの機能を代行する複数のスレーブマイクロコンピュータと、前記応用システムと接続されるユーザインタフェースと、前記複数のスレーブマイクロコンピュータに共通に設けられたアドレスバスおよびデータバスと、前記複数のスレーブマイクロコンピュータの夫々に個別に設けられた複数のコントロールバスとを有し、前記ユーザインタフェースは、前記アドレスバス、データバスおよび複数のコントロールバスに接続されることを特徴とするエミュレータ。
【請求項２】
請求項１記載のエミュレータにおいて、第１の制御信号に基づいて、前記応用システムから出力される第１のクロック信号または前記エミュレータから出力される第２のクロック信号のいずれかを選択して、前記複数のスレーブマイクロコンピュータに供給するクロック選択供給手段を設けたことを特徴とするエミュレータ。
【請求項３】
請求項１または２記載のエミュレータにおいて、第２の制御信号および前記応用システムから出力される第２のリセット信号が入力され、前記複数のスレーブマイクロコンピュータのリセットを行うための信号を生成するリセット信号出力手段を設け、前記リセット信号出力手段は、前記第２の制御信号または前記第２のリセット信号がアクティブになった場合に、前記複数のスレーブマイクロコンピュータをリセットさせるための信号を出力することを特徴とするエミュレータ。
【請求項４】
請求項１，２または３記載のエミュレータにおいて、各種データやステイタス信号をサンプリングしてトレースを行うトレース手段および実行アドレスの表示を行うカバレジ手段に同期したデータ取得信号を入力することによってトレースデータおよびカバレジデータを同時系列でデータ取得を行うデータ取得信号手段を設けたことを特徴とするエミュレータ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、エミュレータに関し、特に、２個以上の複数のマイクロコンピュータが使用される応用システムにおけるシステムデバッグに適用して有効な技術に関するものである。
【０００２】
【従来の技術】
本発明者が検討したところによれば、ユーザが開発中の応用システムに２個以上の複数のマイクロコンピュータが使用されている、いわゆる、マルチＣＰＵ方式の応用システムにおけるデバッグは、たとえば、２個のマイクロコンピュータが使用された応用システムの場合、２台のエミュレータを用いて行っている。
【０００３】
なお、この種のエミュレータについて詳しく述べてある例としては、株式会社日立製作所、平成５年７月発行、「Ｅ７０００    ＳＨ７０３２    ＳＨ７０３４    エミュレータユーザーズマニュアル」がある。
【０００４】
【発明が解決しようとする課題】
ところが、上記のようなマルチＣＰＵ方式の応用システムにおけるエミュレータのデバックでは、次のような問題点があることが本発明者により見い出された。
【０００５】
すなわち、マルチＣＰＵ方式における応用システムを複数のエミュレータでエミュレートする場合では、同一のバスが使用されているために、高速動作時に容量性負荷が増加してしまい、高速動作が困難となる傾向にあり、ディレイが長時間となる恐れが生じてくる。
【０００６】
また、複数のエミュレータを使用することによって、エミュレータの内蔵機能を共有することが簡単なインターフェイスにより実現することが困難となっている。
【０００７】
本発明の目的は、複数のマイクロコンピュータが使用されているマルチＣＰＵ方式の応用システムにおけるエミュレーションを１台のエミュレータにより行うことのできるエミュレータを提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１０】
すなわち、本発明のエミュレータは、１台のエミュレータに応用システムに設けられたマイクロコンピュータの機能を代行するスレーブマイクロコンピュータを複数のマイクロコンピュータと見合った数だけ設け、マルチＣＰＵ方式の応用システムのデバッグを行うものである。
【００１１】
また、本発明のエミュレータは、第１の制御信号に基づいて応用システムから出力される第１のクロック信号またはエミュレータから出力される第２のクロック信号のいずれかを選択して、複数のスレーブマイクロコンピュータに同期したクロック信号を供給するクロック選択供給手段を設けたものである。
【００１２】
さらに、本発明のエミュレータは、第２の制御信号に基づいて第１のリセット信号を生成し、複数のスレーブマイクロコンピュータのリセットを行う第１のリセット信号または応用システムから出力される第２のリセット信号のいずれかを選択して複数のスレーブマイクロコンピュータにおけるそれぞれのリセット信号入力部に出力を行い複数のスレーブマイクロコンピュータをリセットするリセット信号出力手段を設けたものである。
【００１３】
また、本発明のエミュレータは、各種データやステイタス信号をサンプリングしてトレースを行うトレース手段および実行アドレスの表示を行うカバレジ手段に同期したデータ取得信号を入力することによってトレースデータおよびカバレジデータを同時系列でデータ取得を行うデータ取得信号手段を設けたものである。
【００１４】
【作用】
上記した本発明のエミュレータによれば、１台のエミュレータに応用システムに設けられたマイクロコンピュータの機能を代行するスレーブマイクロコンピュータを複数のマイクロコンピュータと見合った数だけ設けることにより、複数のマイクロコンピュータに見合う複数のエミュレータが不要となるので、ユーザインタフェースおよび伝送ラインを少なくでき、容量性負荷を軽減できるので高速動作のエミュレーションを実現することができる。
【００１５】
また、上記した本発明のエミュレータによれば、第１の制御信号に基づいて応用システムから出力される第１のクロック信号またはエミュレータから出力される第２のクロック信号のいずれかを選択し、複数のスレーブマイクロコンピュータにクロック信号を供給するクロック選択供給手段により、簡単な回路構成でエミュレータそれ自体から同期したクロック信号を複数のスレーブマイクロコンピュータに供給することができる。
【００１６】
さらに、上記した本発明のエミュレータによれば第２の制御信号に基づいて第１のリセット信号を生成し、複数のスレーブマイクロコンピュータのリセットを行う第１のリセット信号または応用システムから出力される第２のリセット信号のいずれかを選択し、複数のスレーブマイクロコンピュータにおけるリセット信号入力部に出力を行いリセットするリセット信号出力手段により、エミュレータそれ自体から同期したリセット信号を複数のスレーブマイクロコンピュータに出力することができる。
【００１７】
また、上記した本発明のエミュレータによれば、各種データやステイタス信号をサンプリングしてトレースを行うトレース手段および実行アドレスの表示を行うカバレジ手段に同期したデータ取得信号を入力するデータ取得信号手段により、トレースデータおよびカバレジデータのデータ取得を同時系列で行うことができる。
【００１８】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００１９】
（実施例１）
図１は、本発明の実施例１によるエミュレータと応用システムとの接続図、図２は、本発明の実施例１によるエミュレータの要部ブロック図、図３は、本発明の実施例１によるエミュレータにおけるクロック発振回路およびリセット回路の回路図である。
【００２０】
本実施例１において、ユーザが開発中の複数のマイクロコンピュータが設けられた応用システム１とソフトウェア開発用の親計算機であるパーソナルコンピュータ２との間には、ソフトウェアおよびハードウェアのデバッグを行うエミュレータ３が所定のケーブルＣＡ１，ＣＡ２により接続されている。
【００２１】
ここで、本実施例において、応用システム１は２個のマイクロコンピュータ（図示せず）が設けられている２ＣＰＵ方式とする。
【００２２】
また、このエミュレータ３は、マイクロコンピュータのＣＰＵコアをサポートする部分などＡＳ（Ａｐｐｉｉｃａｔｉｏｎ    Ｓｐｅｃｉｆｉｃ）化に係わらないエミュレータユニット３ａと、周辺機能の疑似回路などのＡＳ化により変化するターゲットプローブ３ｂとに分割され、エミュレータユニット３ａとターゲットプローブ３ｂ間も所定のケーブルＣＡ３によって接続されている。
【００２３】
さらに、エミュレータユニット３ａは、エミュレータの制御を司るマスタマイクロコンピュータ、パーソナルコンピュータ２とのデータ通信を行うシリアルインタフェース部、プログラムの実行、トレースの停止条件を設定し、条件成立時にプログラムまたはトレースを停止させるブレークポイント制御部などの図示しない回路によって構成されている。
【００２４】
また、ターゲットプローブ３ｂは、図２に示すように、２個のマイクロコンピュータの内、一方のマイクロコンピュータであるターゲットマイコンの機能を代行するスレーブマイクロコンピュータ（以下、スレーブマイコン）４および他方のマイクロコンピュータであるターゲットマイコンの機能を代行するスレーブマイコン５が設けられている。
【００２５】
さらに、ターゲットプローブ３ｂには、貸し出しメモリであるエミュレーションメモリやエミュレーションや各種デバッグ機能を実現するための制御回路６および応用システム１（図１に示す）におけるターゲットマイコン用のソケット（図示せず）が先端に設けられたケーブルＣＡ２が接続されているユーザインタフェース７などが設けられている。
【００２６】
また、ターゲットプローブ３ｂにおいて、スレーブマイコン４，５、制御回路６ならびにユーザインタフェース７は、それぞれ共通のデータバス８およびアドレスバス９によって接続されている。
【００２７】
さらに、スレーブマイコン４、制御回路６ならびにユーザインタフェース７間におけるコントロール信号の入出力は専用のコントロール信号バス１０を介して行われており、スレーブマイコン５、制御回路６ならびにユーザインタフェース７との間におけるコントロール信号の入出力も専用のコントロール信号バス１１を介して行われている。
【００２８】
さらに、制御回路６と、スレーブマイコン４，５およびユーザインタフェース７との間には、入出力されるそれぞれの信号における動作速度のタイミングをとるためのデータバスバッファ１２、アドレスバスバッファ１３、コントロール信号バスバッファ１４ならびにコントロール信号バスバッファ１５が設けられている。
【００２９】
また、ターゲットプローブ３ｂと応用システム１（図１に示す）の間は、ユーザインタフェース７を介してコントロール信号、アドレス信号およびデータ信号の入出力が行われる。
【００３０】
そして、図１に示す接続により、応用システム１のソフトウェアおよびハードウェアのデバッグを行うことになるが、本実施例における２ＣＰＵ方式の応用システム１をエミュレーションする場合、ターゲットプローブ３ｂにターゲットマイコンの機能を代行するスレーブマイコン４，５が設けられたことにより１台のエミュレータ３によってエミュレーションが可能となる。
【００３１】
また、データバス８およびアドレスバス９を共通で使用できるようになるのでユーザインタフェース７が１個でよくなり、それにより伝送ラインも短くすることができるので、高速動作のエミュレーションを実現できる。
【００３２】
また、このターゲットプローブ３ｂには、応用システム１に設けられるマイクロコンピュータ（図示せず）に見合った数のスレーブマイコン４，５が設けられ、たとえば、３個のマイクロコンピュータが設けられたが３ＣＰＵ方式の応用システム（図示せず）であれば、３個のスレーブマイコンがターゲットプローブ（図示せず）に設けられることになる。
【００３３】
さらに、ターゲットプローブ３ｂには、図３に示すように、スレーブマイコン４，５を動作させるための第２のクロック信号を出力するクロック発振回路（クロック選択供給手段）１６およびスレーブマイコン４，５をリセットさせるため第１のリセット信号を出力するリセット回路（リセット信号出力手段）１７が設けられている。
【００３４】
クロック発振回路１６は、所定の周波数による第２のクロック信号が出力される発振器１６ａ、信号の反転を行うインバータＩｖ１、論理積回路であるＡＮＤ回路１６ｂ，１６ｃおよび論理和回路であるＯＲ回路１６ｄから構成されている。
【００３５】
そして、発振器１６ａはインバータＩｖ１の入力部に接続され、インバータＩｖ１の出力部はＡＮＤ回路１６ｂの一方の入力部に接続されており、他方は制御回路６における発振器１６ａから出力される第２のクロック信号を使用するか、応用システム１に設けられた発振器（図示せず）から出力される第１のクロック信号を使用するかの第１の制御信号が出力される選択信号出力部（図示せず）と接続されている。
【００３６】
また、選択信号出力部は、ＡＮＤ回路１６ｃの一方の入力とも接続がされており、他方には、前述した応用システム１に設けられた発振器から出力される第１のクロック信号が入力されている。
【００３７】
さらに、ＡＮＤ回路１６ｂ、１６ｃの出力部は、それぞれＯＲ回路１６ｄの入力部に接続されており、そのＯＲ回路１６ｄの出力は、スレーブマイコン４，５のそれぞれのクロック入力端子Ｃｋに接続されている。
【００３８】
ここで、このクロック発振回路１６において、応用システム１に設けられた発振器を使用する場合につて説明する。
【００３９】
応用システム１（図１に示す）に設けられた発振器を使用するには、たとえば、ユーザがパーソナルコンピュータ２によって応用システム１に設けられた発振器を選択するコマンドを入力する。
【００４０】
そして、そのコマンドによりパーソナルコンピュータ２から所定の信号が出力され、その信号に基づいて制御回路６に設けられた選択信号出力部から第１の制御信号であるＨｉ信号が出力される。
【００４１】
そのＨｉ信号はインバータＩｖ１の入力部およびＡＮＤ回路１６ｃの一方の入力部にそれぞれ入力され、インバータＩｖ１に入力されたＨｉ信号は反転されてＬｏ信号となりＡＮＤ回路１６ｂの他方の入力部に入力される。
【００４２】
よって、ＡＮＤ回路１６ｂの一方の入力部には、ターゲットプローブ３ｂに設けられた発振器１６ａから出力される第２のクロック信号が入力され、他方の入力部にはＬｏ信号が入力されるのでＡＮＤ回路１６ｂの出力はＬｏ信号となる。
【００４３】
一方、ＡＮＤ回路１６ｃの一方の入力部にはＨｉ信号が、他方の入力部は応用システム１に設けられた発振器から出力される第１のクロック信号が入力されているので、該第１のクロック信号と同期した信号がＡＮＤ回路１６ｃの出力部から出力されることになる。
【００４４】
そして、その後段に設けられているＯＲ回路１６ｄの一方の入力には、ＡＮＤ回路１６ｂ，１６ｃのそれぞれの出力が入力されているのでスレーブマイコン４，５のクロック入力端子Ｃｋには応用システム１に設けられた発振器から出力される第１のクロック信号が供給されることになる。
【００４５】
また、発振器１６ａから出力される第２のクロック信号を供給するには、同様に、ユーザがパーソナルコンピュータ２によって発振器１６ａを使用するコマンドを入力し、パーソナルコンピュータ２から所定の信号が出力され、その信号に基づいて制御回路６に設けられた選択信号出力部からＬｏ信号が出力されるようにする。
【００４６】
そして、インバータＩｖ１により反転された信号によって、ＡＮＤ回路１６ｂの他方の入力部がＨｉ信号となり、ＡＮＤ回路１６ｂの出力部からは発振器１６ａと同期した信号が出力される。
【００４７】
また、ＡＮＤ回路１６ｃは一方の入力部がＬｏ信号であるので、出力はＬｏ信号となる。
【００４８】
そして、ＡＮＤ回路１６ｂ，１６ｃの出力がＯＲ回路１６ｄに入力されることになるのでスレーブマイコン４，５のクロック入力端子Ｃｋには発振器１６ａから出力される第２のクロック信号が供給されることになる。
【００４９】
それによって、応用システム１に設けられた発振器から出力される第１のクロック信号だけでなく、ターゲットプローブ３ｂに設けられた発振器１６ａから出力される第２のクロック信号も供給することができる。
【００５０】
次に、リセット回路１７は、信号の反転を行うインバータＩｖ２〜Ｉｖ７および論理和回路であるＯＲ回路１６ｅ，１６ｆから構成されている。
【００５１】
そして、インバータＩｖ３，Ｉｖ５の入力部には、応用システム１（図１に示す）から出力される第２のリセット信号が入力されるように接続され、インバータＩｖ２，Ｉｖ４の入力部には、たとえば、制御回路６から出力される第２の制御信号が入力されるように接続されている。
【００５２】
また、インバータＩｖ２，Ｉｖ３の出力部はＯＲ回路１６ｅのそれぞれの入力部に接続され、インバータＩｖ４，Ｉｖ５の出力部はＯＲ回路１６ｆのそれぞれの入力部に接続され、ＯＲ回路１６ｅ、１６ｆの出力部がインバータＩｖ６，ＩＶ７の入力部に接続され、その出力部がスレーブマイコン４，５のリセット信号入力端子Ｒと接続されている。
【００５３】
さらに、本実施例において、スレーブマイコン４，５はＬｏ信号によりリセットされる、いわゆる、アクティブ”Ｌ”とする。
【００５４】
ここで、応用システム１から出力された第２のリセット信号によるスレーブマイコン４，５のリセットを行う場合について説明する。
【００５５】
まず、パーソナルコンピュータ２によって、ユーザが応用システム１から出力される第２のリセット信号によりスレーブマイコン４，５のリセットを行うコマンドを入力する。
【００５６】
そのコマンドによりパーソナルコンピュータ２は、制御回路６に第２の制御信号を出力し、その信号に基づいて制御回路６はスレーブマイコン４，５のリセット時に第２の制御信号としてＨｉ信号を出力する。
【００５７】
また、スレーブマイコン４，５のリセット時において、応用システム１から出力される第２のリセット信号であるＬｏ信号がインバータＩｖ３，ＩＶ５の入力部に入力されると、そのＬｏ信号は反転されてＨｉ信号となってＯＲ回路１６ｅ，１６ｆのそれぞれの入力部に入力される。
【００５８】
さらに、インバータＩｖ２，Ｉｖ４入力部には、制御信号６から出力される第２の制御信号であるＨｉ信号が入力されており、その信号は反転されてＯＲ回路１６ｅ，１６ｆの一方の入力部に入力される。
【００５９】
それにより、ＯＲ回路１６ｅ，１６ｆの一方の入力部はＬｏ信号、他方の入力部はＨｉ信号となるので出力はＨｉ信号となるが、その後段に接続されているインバータＩｖ６，Ｉｖ７により信号が反転されてＬｏ信号が出力され、第２のリセット信号がスレーブマイコン４，５のリセット信号入力端子Ｒに入力される。
【００６０】
次に、リセット回路１７から出力される第１のリセット信号によってスレーブマイコン４，５のリセットを行う場合について説明する。
【００６１】
まず、パーソナルコンピュータ２によってユーザが、リセット回路１７から出力される第１のリセット信号によりスレーブマイコン４，５のリセットを行うコマンドを入力する。
【００６２】
そのコマンドによりパーソナルコンピュータ２は、制御回路６に所定の信号を出力し、その信号に基づいて制御回路６はスレーブマイコン４，５のリセット時に第２の制御信号としてＬｏ信号を出力する。
【００６３】
また、スレーブマイコン４，５のリセット時において、制御回路６から第２の制御信号であるＬｏ信号がインバータＩｖ３，ＩＶ５の入力部に入力されると、そのＬｏ信号は反転されてＨｉ信号となってＯＲ回路１６ｅ，１６ｆのそれぞれの入力部に入力される。
【００６４】
ここで、インバータＩｖ２，Ｉｖ４入力部には、応用システムから出力される第２のリセット信号であるＨｉ信号が入力されており、その信号は反転されてＯＲ回路１６ｅ，１６ｆの他方の入力部に入力される。
【００６５】
それにより、ＯＲ回路１６ｅ，１６ｆの一方の入力部はＨｉ信号、他方の入力部はＬｏ信号となるので出力はＨｉ信号となるが、その後段に接続されているインバータＩｖ６，Ｉｖ７により信号が反転されてＬｏ信号が出力され、第１のリセット信号がスレーブマイコン４，５のリセット信号入力端子Ｒに入力される。
【００６６】
よって、スレーブマイコン４，５のリセット信号入力端子Ｒに同期した第１のリセット信号をエミュレータ３から入力することができるようになる。
【００６７】
それによって、本実施例１では、ターゲットプローブ３ｂにターゲットマイコンの機能を代行するスレーブマイコン４，５を設けることによって容量性負荷を軽減でき、高速動作のエミュレーションを実現することができる。
【００６８】
また、ターゲットプローブ３ｂに設けられたクロック発振回路１６により、クロック発振器１６ａから出力される第２のクロック信号をスレーブマイコン４，５と共有しながら簡単な回路構成で供給できるので、応用システム１を接続することなくプログラムのデバッグを容易に行うことができるようになる。
【００６９】
さらに、ターゲットプローブ３ｂに設けられたリセット回路１７によって、スレーブマイコン４，５に入力するリセット信号を簡単な回路構成によりエミュレータ３からも第１のリセット信号として出力できるようになり、応用システム１におけるリセットスタート時のエミュレーションをすることが可能となる。
【００７０】
（実施例２）
図４は、本発明の実施例２によるトレース機能およびカバレジ機能を設けたエミュレータの要部ブロック図である。
【００７１】
本実施例２においては、制御回路６に設けられている各種データやステイタス信号などをサンプリングし、トレースを行うトレース回路（トレース手段）６ａと、たとえば、スレーブマイコン４，５の実行アドレスなどを表示するカバレジ回路（カバレジ手段）６ｂとに同時にデータ取得を行えるデータ取得信号を出力するデータ取得信号回路（データ取得信号手段）１８が設けられている。
【００７２】
また、トレース回路６ａはデータバス８およびアドレスバス９と接続されており、データバスバッファ１２ならびにアドレスバスバッファ１３を介して所定のデータが取得され、カバレジ回路６ｂはアドレスバス９と接続されており、アドレスバスバッファ１３を介して所定のデータが取得される。
【００７３】
このデータ取得信号回路１８は、論理和回路であるＯＲ回路１８ａおよび信号を反転するインバータＩｖ８〜Ｉｖ１０から構成されている。
【００７４】
そして、データ取得信号回路１８のインバータＩｖ８，Ｉｖ９の入力部は、それぞれスレーブマイコン４，５のトレース取得信号を取得するトレース信号出力部と接続されている。
【００７５】
また、インバータＩｖ８，ＩＶ９の出力は、ＯＲ回路１８ａの入力部に接続され、その出力はインバータＩｖ１０の入力部に接続されており、インバータＩｖ１０の出力部は、トレース回路６ａおよびカバレジ回路６ｂのデータ取得信号入力部に接続されている。
【００７６】
よって、スレーブマイコン４，５のトレース信号出力部から出力されたＨｉ信号のトレース取得信号は、インバータＩｖ８，ＩＶ９によって反転されＬｏ信号となるのでＯＲ回路１８ａの出力もＬｏ信号となるが、その後段に設けられたインバータＩｖ１０によって反転されてデータ取得信号のＨｉ信号となってトレース回路６ａおよびカバレジ回路６ｂのデータ取得信号入力部に入力され、所定のデータの取得が行われる。
【００７７】
それにより、本実施例２では、トレース回路６ａおよびカバレジ回路６ｂに同時にデータ取得信号を入力するので、トレースデータおよびカバレジデータのデータ取得を同時系列によって行うことができるので、デバッグ効率を向上させることができる。
【００７８】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７９】
たとえば、前記実施例１，２において、クロック発振回路１６およびリセット回路１７と、データ取得信号回路１８とは個別に設けたが、これらクロック発振回路１６、リセット回路１７およびデータ取得信号回路１８を全てターゲットプローブ（図示せず）に設けるようにしてもよい。
【００８０】
それにより、より効率よくマルチＣＰＵ方式の応用システム（図示せず）のエミュレーションを行うことができる。
【００８１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８２】
（１）本発明によれば、１台のエミュレータにスレーブマイクロコンピュータを応用システムに設けられた複数のマイクロコンピュータと見合った数だけ設けることにより、ユーザインタフェースおよび伝送ラインを少なくでき、容量性負荷を軽減できるので高速動作のエミュレーションを実現することができる。
【００８３】
（２）また、本発明では、エミュレータ本体に設けられたクロック選択供給手段により、複数のスレーブマイクロコンピュータに同期したクロック信号を供給することができるので、応用システムを接続することなくプログラムのデバッグが可能となる。
【００８４】
（３）さらに、本発明においては、エミュレータ本体に設けられた複数のスレーブマイクロコンピュータにクロック信号を供給するクロック選択供給手段により、リセットスタート時におけるエミュレーションを可能とすることができる。
【００８５】
（４）また、本発明によれば、データ取得信号手段を設けることにより、トレースデータおよびカバレジデータのデータ取得を同時系列によって行うことができる。
【００８６】
（５）さらに、本発明では、上記（１）〜（４）により、複数のマイクロコンピュータが設けられたマルチＣＰＵ方式の応用システムにおけるデバッグの効率を大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の実施例１によるエミュレータと応用システムとの接続図である。
【図２】本発明の実施例１によるエミュレータの要部ブロック図である。
【図３】本発明の実施例１によるエミュレータにおけるクロック発振回路およびリセット回路の回路図である。
【図４】本発明の実施例２によるエミュレータにおけるトレース機能およびカバレッジ機能の要部ブロック図である。
【符号の説明】
１    応用システム
２    パーソナルコンピュータ
３    エミュレータ
３ａ    エミュレータユニット
３ｂ    ターゲットプローブ
４    スレーブマイクロコンピュータ
５    スレーブマイクロコンピュータ
６    制御回路
６ａ    トレース回路（トレース手段）
６ｂ    カバレジ回路（カバレジ手段）
７    ユーザインタフェース
８    データバス
９    アドレスバス
１０    コントロール信号バス
１１    コントロール信号バス
１２    データバスバッファ
１３    アドレスバスバッファ
１４    コントロール信号バスバッファ
１５    コントロール信号バスバッファ
１６    クロック発振回路（クロック選択供給手段）
１６ａ    発振器
１６ｂ    ＡＮＤ回路
１６ｃ    ＡＮＤ回路
１６ｄ〜１６ｆ    ＯＲ回路
１７    リセット回路（リセット信号出力手段）
１８    データ取得信号回路（データ取得信号手段）
１８ａ    ＯＲ回路
Ｉｖ１〜Ｉｖ１０    インバータ
ＣＡ１〜ＣＡ３    ケーブル
Ｃｋ    クロック入力端子
Ｒ    リセット信号入力端子
【図１】
0003545480.tif 000002
【図２】
0003545480.tif 000003
【図３】
0003545480.tif 000004
【図４】
0003545480.tif 000005