(57)【特許請求の範囲】
【請求項１】
被試験半導体部品に試験信号を与えてその結果として得られる被試験半導体部品の出力信号を期待値と比較して、その半導体部品の良否を試験する半導体試験装置において、
外部のＣＡＤシステムから出力される波形の変化（イベント）を基本にテストベクタを構成しているイベントドリブン形式のテストベクタを受ける半導体試験装置であって、該テストベクタのデータ構成はイベントの発生時間を示すイベント発生時間データと、前記イベント発生時間データのときに発生するイベントの波形データとを有するデータ構成であり、
該イベントドリブン形式のテストベクタを受けて所定に格納するアドレス発生手段とイベントメモリと遅延デ−タメモリと波形デ−タメモリとを備え、
該アドレス発生手段は一定周期単位で遅延した時間情報の発生であって、所定の一定周期でカウントする出力信号をアドレス情報として出力し、前記アドレス情報を該イベントメモリと該遅延デ−タメモリと該波形デ−タメモリとへ供給するものであり、
該イベントメモリは該イベントドリブン形式のテストベクタを受けて該イベント発生時間データの時間に対応するアドレス位置へ波形変化が存在したことを示すイベントデ−タを格納するメモリであり、
該遅延デ−タメモリは該イベントドリブン形式のテストベクタを受けて該イベント発生時間データを格納したアドレス位置において、当該アドレス位置が示す時間と当該イベント発生時間データとの差分情報を遅延時間データとして格納するメモリであり、
該波形デ−タメモリは該イベントドリブン形式のテストベクタを受けて該イベント発生時間データを格納したアドレス位置へテストベクタの波形変化を示すイベントの波形データを格納するメモリである、ことを特徴とする半導体試験装置。
【請求項２】
請求項１記載の構成において、上記遅延デ−タメモリから読みだされた遅延時間デ−タに基づき、上記イベントメモリから読みだされたイベントデ−タに遅延時間を付加する時間遅延回路と、
上記時間遅延回路で遅延時間を付与された出力信号を上記波形データメモリから与えられた波形デ−タに基づいて波形整形する波形整形回路と、をさらに有することを特徴とする半導体試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＣ等の半導体部品を試験するための半導体試験装置に関し、特に、ＣＡＤシステムを用いてコンピュ−タ上で設計した半導体部品の設計デ−タを用いて、直接的に試験信号（テストベクタ）を作成して、その半導体部品の試験をする半導体試験装置に関する。
【０００２】
【従来の技術】
ＩＣ等の半導体部品を試験するための半導体試験装置では、被試験半導体部品にテストベクタと呼ばれる試験信号パタ−ンを印加して、その結果として被試験半導体部品から現れる出力をあらかじめ定めた期待値と比較して、その被試験半導体部品の良否を判定するようにしている。このテストベクタは一般にテストプログラムにより作成されるが、そのテストプログラムの言語は、半導体試験装置のメ−カ独自の言語が用いられている。また半導体試験装置のハ−ドウェアもメ−カ独自の構成となっている。
【０００３】
近年、特にカスタムＬＳＩ等のような複雑な半導体部品の設計は、コンピュ−タを用いたＣＡＤシステムにより行われることが多い。このようなＣＡＤシステムによる半導体部品の設計は、一般に第１図に示すような手順でおこなわれる。最初にステップ１１でハ−ドウェア記述言語による半導体の各回路機能の記述が行われ、これにより半導体素子の設計デ−タ１２が得られる。次にハ−ドウェア記述言語によるテストベンチの記述がステップ１３で行われ、これによりテストベンチのデ−タ１４が得られる。ここでテストベンチとは、半導体部品を実際に製造する前にコンピュ−タ上で模擬的試験するための、ハ−ドウェア記述言語で構成されたプログラムである。またハ−ドウェア記述言語の代表的なものとしてＨＤＬがあり、それを基にしたＶＨＤＬやＶｅｒｉｌｏｇが知られている。
【０００４】
さらにステップ１５で模擬試験用のテストベクタが作成され、これによりテストベクタ１６のデ−タが得られる。上述の半導体素子の回路機能の記述やテストベンチの記述がプログラムにより行われるのと異なり、このテストベクタの作成はシミュレ−タを用いるか人手による記述により行れる。またテストベクタ情報量も一般に膨大なものとなるため、このテストベクタの作成には長時間の複雑な作業を要する。その後ステップ１７により、テストベンチとテストベクタを用いて、コンピュ−タ上で実際に模擬試験が行われその試験の結果の評価がステップ１８で行われる。模擬試験の結果は結果デ−タ２２として蓄積され、半導体部品設計の評価分析に利用される。
【０００５】
上記のような、半導体部品を実際に製造する前にコンピュ−タ上で模擬的試験するための概念図が、第２図に示されている。試験デ−タの入力処理部分２５から試験デ−タを半導体部品設計デ−タ（模擬的被試験半導体部品）２６に与え、その結果としての被試験半導体部品２６からの出力を結果比較処理部分２７で期待値と比較処理する。この図における試験デ−タの入力処理部分２５と、半導体部品の模擬出力の比較処理部分２７はハ−ドウェア記述言語、例えばＶＨＤＬで構成されたプログラムであり、上述のようにテストベンチと呼んでいる。
【０００６】
テストベンチの入力処理部分２５は、被試験半導体部品２６のどの入力ピンにどのようなテスト信号としての入力デ−タを加えるかを決める機能を果たす。またテストベンチの比較処理部分２７は、被試験半導体部品２６のどの出力ピンのデ−タとどの期待値デ−タを比較するか、さらにその比較結果がどうであったかを決める機能を果たす。
【０００７】
テストベクタ２８は被試験半導体部品２６の全ての回路素子や回路構成を考慮して、それらの試験に適切なテスト信号と期待値をテストベンチに供給する。上述のようにこれらテスト信号と期待値をテストベクタと呼んでいる。このＣＡＤシステムによるコンピュ−タ上での半導体部品の模擬試験では、後で詳述するイベントドリブン形式のテストベクタを使用している。
【０００８】
コンピュ−タ上で設計された半導体部品を実際に生産したときは、それら生産された各半導体部品を、半導体試験装置により試験する。このときＣＡＤシステムによる半導体部品の設計段階で作成されたテストベンチやテストベクタを、実際に製造された半導体部品の試験を半導体試験装置で試験する際に共通に使用できれば、試験の効率は極めて良くなり理想的である。すなわち、半導体試験装置用に別個にテスト信号や期待値のパタ−ンを作成する工程が短縮または省略できるからである。しかし、現在これらのＣＡＤによるテストベンチやテストベクタをそのまま入力可能とした半導体試験装置はない。
【０００９】
またテストベンチやテストベクタを、変換プログラムを用いて半導体試験装置に印加する方法が開発されているが、その機能は十分ではなく、ＣＡＤデ−タと半導体試験装置のスム−スな接続はできていない。例えば、製造した実際の半導体部品を半導体試験装置で試験するには、ＣＡＤによる試験デ−タを用いて、半導体試験装置用に再度他の言語でテスト信号や期待値等のテストプログラムを作成している。しかし、このようなプログラムの変換は大がかりな変換用ハ−ドウェアやソフトウェアとを必要としている。
【００１０】
また、半導体試験装置はメ−カ−毎に異なるハ−ドウェアで構成されており、その半導体試験装置固有のハ−ドウェアに合わせたテストベクタを再度作成するとすると、共通のテストベクタを異なるメ−カ−の半導体試験装置に、互換性をもって使用することはできない。さらに、上述のように、テストベクタの作成には長時間の煩雑な作業を要し、非効率的である。
【００１１】
以上のように、従来技術の半導体試験装置においては、半導体部品の設計において得られたＣＡＤデ−タを、その半導体部品の実際の試験のために十分に利用することができなかった。
【００１２】
【発明が解決しようとする課題】
この発明の目的は、ＣＡＤシステムによる半導体部品の設計により得られたＣＡＤデ−タを直接的に用いて、実際に製造された半導体部品の試験を可能にする半導体試験装置を提供することにある。
【００１３】
この発明の他の目的は、従来のような煩雑な作業や大がかりな付加的ハ−ドウェアやソフトウェアを要せずに、ＣＡＤシステムによる半導体部品の設計により得られたハ−ドウェア記述言語で記述されたテストベンチとイベントドリブン形式のテストベクタを使用して、実際に製造された半導体部品の試験を可能にする半導体試験装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明は、被試験半導体部品に試験信号を基準周期毎に与えてその結果として得られる被試験半導体部品の出力信号を期待値と比較して、その半導体部品の良否を試験するための半導体試験装置において、
上記被試験半導体部品のＣＡＤによる設計デ−タからその被試験半導体部品の所定の端子とそれに印加するテストベクタの波形の変化を抽出し、その端子デ−タ、波形の変化デ−タおよびその変化の時刻デ−タを得る手段と、
そのテストベクタに波形変化が存在したことを示すデ−タを、上記端子デ−タに関連して格納するためのイベントメモリと、
上記波形変化の生じた時刻を上記基準周期からの遅延時間デ−タとして格納するための遅延デ−タメモリと、
上記波形変化が生じたときの波形の変化を示す波形デ−タを格納するための波形デ−タメモリと、
上記の各メモリに上記基準周期でアドレス信号を供給するための手段と、
上記遅延デ−タメモリから読みだされた遅延デ−タに基づき、上記イベントメモリから上記基準周期で読みだされた出力信号に遅延時間を付加するための時間遅延回路と、
を有する半導体試験装置である。
【００１５】
この本発明の半導体試験装置によれば、ＣＡＤシステムによる半導体部品の設計により得られたＣＡＤデ−タを直接的に用いて、実際に製造された半導体部品の試験が可能になる。また本発明の半導体試験装置によれば、従来のような煩雑な作業や付加装置等を要せずに、ＣＡＤ設計デ−タとして得られたハ−ドウェア記述言語で記述されたテストベンチとイベントドリブン形式のテストベクタを使用して、実際に製造された半導体部品の試験が可能になる。
【００１６】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に詳細に説明する。
【００１７】
【実施例】
本発明の半導体試験装置は、半導体部品の設計用ＣＡＤにより作成されたハ−ドウェア記述言語で記述されたテストベンチとイベントドリブン形式のテストベクタを使用して、実際に製造された半導体部品の試験を可能にする。本発明による半導体試験装置の一実施例を第３図に示す。
【００１８】
半導体部品の設計用ＣＡＤでは一般に、イベントドリブン形式のテストベクタを使用している。第５図はそのような  イベントドリブン形式のテストベクタを説明するための概念図である。半導体の端子デ−タ７６は設計された半導体部品の各端子Ａ、Ｂ、Ｃ等を示す。
【００１９】
時間デ−タ７２と波形デ−タ７４は各端子Ａ、Ｂ、Ｃの時間毎の波形デ−タを示す。時間デ−タ７２はこの例では、ナノセカンドで表示されており、波形デ−タ７４が以前の波形デ−タから変化した（イベント）ときの時刻を示している。すなわち、この例では１０ナノセカンドの基本的動作ステップと共に生じる波形の変化（イベント）以外に、その中間にも波形の変化（イベント）がある。例えば１５ナノセカンド、２６ナノセカンド、３７ナノセカンドでそれぞれ波形デ−タが以前のデ−タから変化している。
【００２０】
上記のような一定の周期によらない波形の変化（イベント）は、コンピュ−タ上で設計した半導体回路素子の物理的配置等の条件により生じる信号伝搬遅延時間を考慮して、テストベクタが作成されるからである。このようにコンピュ−タ上の設計において、信号の遅延時間を考慮すると、より実際の半導体部品の動作に近い状態を想定して試験できる。
【００２１】
したがって、ＣＡＤシステムでは例えばシミュレ−タにより、このような時間的に不規則な波形の変化（イベント）を基本にテストベクタを構成しており、このような構成をイベントドリブン形式のテストベクタと称している。これに対して、一般に半導体試験装置では、一定周期の動作サイクルを基本にテストベクタを構成しており、サイクルドリブン形式のテストベクタと呼ばれている。このため、イベントドリブン方式のテストベクタを、サイクルドリブン方式の半導体試験装置に直接的に使用するための手段が必要となる。本発明はそのような手段を提供するものである。
【００２２】
本発明による半導体試験装置の構成を第３図に示す。この例では、発振器３２、カウンタ３４、コンピュ−タ３６、遅延デ−タメモリ３８、波形デ−タメモリ４０、イベントメモリ４２、時間遅延回路４４、波形整形回路４６、比較器４８、増幅器５２、比較結果メモリ５４，ＤＣ測定器５６等により構成され、被測定半導体部品５０を試験する。コンピュ−タ３６は本半導体試験装置の全体の動作を制御するものであり、半導体試験装置内の各構成ブロックにバスライン３５を経由して接続されている。
【００２３】
上記の構成において、発振器３２、カウンタ３４、波形整形回路４６、比較器４８、増幅器５２、比較結果メモリ５４，ＤＣ測定器５６等は基本的に従来の半導体試験装置と同一である。波形整形回路４６は試験信号を所定の波形（ＲＺ波形、ＮＲＺ波形やＥＯＲ波形等）に整形して増幅器５２に送り、増幅器５２は試験信号の振幅や立ち上がり時間等を所定値に設定して被試験半導体部品５０に印加する。比較器４８は試験信号の印加により被試験半導体部品５０から得られた結果信号を、波形整形回路４６からの期待値と比較して、その比較結果デ−タを比較結果メモリ５４に蓄積する。ＤＣ測定器５６は、被試験半導体部品５０の電流電圧特性や絶縁特性等の直流試験を行う回路である。以上の基本構成とその動作は従来技術と同様である。
【００２４】
発振器３２は基準クロックを発生しカウンタ３４に供給する。カウンタ３４は基準クロック毎にインクリメントし、その出力をイベントメモリ４２、遅延デ−タメモリ３８、波形デ−タメモリ４０、比較結果メモリ５４の各メモリに、アドレス信号として提供する。この基準クロックの周期は一定であり、例えば１０ナノセカンドである。
【００２５】
イベントメモリ４２、遅延デ−タメモリ３８、波形デ−タメモリ４０には、被半導体部品５０の試験開始前に、コンピュ−タ３６からバスライン３５を経由して、必要なデ−タが印加される。すなわち第４図に示すソフトウェアにより、ＣＡＤデ−タ中のイベントドリブン形式によるテストベクタを解読し、テストベクタ中に基準周期に同期してあるいはその基準周期の中間にイベント（波形の変化）があったとき、そのイベント毎にそのイベントの存在をイベントメモリ４２に記憶させる。同様にしてそのイベントの基本周期に対する遅延時間を遅延データメモリ３８に記憶させ、またそのときのテストベクタの波形変化を波形メモリ４０に記憶させる。
【００２６】
このようにして、全てのテストベクタを転送した後、カウンタ３４を基準クロック周期でインクリメントして、各メモリに蓄積したデ−タを用いて、最初からテストベクタを発生させる。イベントメモリ４２からのイベントの発生を示す出力デ−タは、時間遅延回路４４に与えられ、ここで遅延デ−タメモリ３８からのデ−タ出力により示された時間だけ遅延されて、波形整形回路４６に送られる。波形整形回路４６では、波形デ−タメモリ４０より与えられたテストベクタの変化を示すデ−タにより、試験信号が整形される。波形整形回路４６の出力は増幅器５２を経て被半導体部品５０に印加される。以上のようにして、設計デ−タどおりに実際の半導体部品が動作しているかが試験される。
【００２７】
第５図のイベントドリブン形式のテストベクタを半導体試験装置に転送して、被半導体部品の試験を行う例を以下に示す。
【００２８】
１０ナノセカンド毎に端子デ−タの変化をイベントとして抽出し、イベントメモリへのデ−タとして半導体試験装置のハ−ドウェアに転送する。第５図の例では、１０ナノセカンドの基本的動作ステップと共に生じるイベント以外に、その中間にもイベントがあり、それらがイベントメモリ４２に転送される。
【００２９】
１０ナノセカンドの中間で生じたイベント、例えば１５ナノセカンド、２６ナノセカンド、３７ナノセカンド等のイベントは、それぞれ直前の基準ステップの時刻からの遅延時間として遅延デ−タメモリ３８に転送される。例えば１５ナノセカンドのイベントは１０ナノセカンドの基準周期からの５ナノセカンドの遅延として遅延デ−タメモリ３８に転送される。
【００３０】
これらのテストベクタのイベントを、波形デ−タメモリ４０に転送する。好ましい実施例では、このイベントは、０から１へ変化するときは００１、１から０に変化するときは０１０等のように多ビットのデ−タとして波形デ−タメモリ４０に記憶すると、波形の変化が文字等により表現できるので、被半導体部品の不良解析等に好都合である。
【００３１】
全てのテストベクタのデ−タを転送した後、時間デ−タのゼロから最後まで、１０ナノセカンドの周期で、カウンタ３４を動作させ、各メモリのアドレスをカウントアップさせる。これにより、基準クロックの周期が１０ナノセカンドであっても、その周期内に存在するイベントも含めて、それぞれのイベントが試験信号として被半導体部品５０に印加される。このように、本発明の半導体試験装置では、ＣＡＤ設計デ−タにおけるイベントドリブン形式のテストベクタを、直接的に利用して試験信号を発生させ、ＣＡＤ設計デ−タに基づいて実際に製造された半導体部品の試験を行うことができる。
【００３２】
第４図はＣＡＤデ−タを基にして、第３図の半導体試験装置を制御するためのデ−タを供給するためのソフトウェアの概念図である。第１図に示す半導体部品の設計デ−タが、本発明のソフトウェア６０に与えられる。上述のように、これらの設計デ−タは、半導体の設計デ−タ１２、テストベンチのデ−タ１４およびテストベクタ１６である。また操作者による試験条件を示すデ−タ６１をソフトウェア６０に与えることもできる。これは半導体の設計デ−タ１２やテストベンチのデ−タ１４から得られた試験条件では、実際の半導体部品の試験で不足する試験条件がある場合に、それらの条件を補足追加するためである。
例えば、この操作者による試験条件を示すデ−タ６１の例として、ＨＤＬで不足する直流特性試験の電圧・電流条件等を手動で入力することの出来る試験条件の変更を可能とするソフトウェアがある。
【００３３】
半導体の設計デ−タ１２およびテストベンチのデ−タ１４を、試験条件抽出ステップ６２により試験条件を抽出し、試験用デ−タ６４を作成する。試験用デ−タ６４は、被試験半導体部品５０内の各種の回路素子と、それらに信号を供給するための端子デ−タを含んでいる。この試験用デ−タにより被試験半導体部品５０のどの端子にどのような試験信号を印加するか、またその結果としての出力信号をどの端子から取り出しどの期待値で比較するかが決定される。試験デ−タ６４は、テストベクタ１６とともに、デ−タ転送ステップ６６において、半導体試験装置内の各ハ−ドウェア６８である、遅延デ−タメモリ３８、波形デ−タメモリ４０、イベントメモリ４２等に転送される。テストベクタ１６は、テストベンチデ−タ１４で使用される試験信号および期待値のデ−タを含んでいる。
【００３４】
【発明の効果】
本発明は、以上説明したように構成されているので、以下に記載されるような効果を奏する。
以上のように、本発明の半導体試験装置では、ＣＡＤシステムによる半導体部品の設計により得られたＣＡＤデ−タを直接的に用いて、実際に製造された半導体部品の試験が可能になる。また本発明の半導体試験装置では、従来のような煩雑な作業を経ずに、大がかりな付加的回路等を要せずに、ＣＡＤシステムによる半導体部品の設計により得られたハ−ドウェア記述言語で記述されたテストベンチとイベントドリブン形式のテストベクタを使用して、実際に製造された半導体部品の試験が可能になる。
【図面の簡単な説明】
【図１】第１図はＣＡＤシステムによる半導体部品の設計の一般的な手順とそれにより得られるＣＡＤデ−タを示す。
【図２】第２図はＣＡＤシステムにおいて、コンピュ−タ上で設計された仮想の半導体部品を模擬試験するための概念図である。
【図３】第３図は本発明による半導体試験装置の構成を示すブロック図である。
【図４】第４図はＣＡＤデ−タを基にして、第３図の半導体試験装置を制御するためのデ−タを供給するためのソフトウェアの概念図である。
【図５】第５図はＣＡＤシステムにおいて一般的に用いられる、イベントドリブン形式のテストベクタを説明するための概念図である。
【符号の説明】
１２                        半導体の設計データ
１４            テストベンチのデータ
１６            テストベクタ
３２            発振器
３４            カウンタ
３６            ＣＰＵ（コンピュータ）
３８            遅延データメモリ
４０            波形データメモリ
４２            イベントメモリ
４４            時間遅延回路
４６            波形整形回路
４８            比較器
５０            被測定素子
５２            増幅器
５４            比較結果のメモリ
５６            電圧印加電流測定器及び電流印加電圧測定器（ＤＣ測定器）
６０            ソフトウェア
６１            操作者による入力（データ）
６２            試験条件抽出ステップ
６４            試験用データ
６６            データ転送ステップ
６８            半導体試験装置内の各ハードウェア
【図１】
0003540539.tif 000002
【図２】
0003540539.tif 000003
【図３】
0003540539.tif 000004
【図４】
0003540539.tif 000005
【図５】
0003540539.tif 000006