(57)【特許請求の範囲】
【請求項１】
チップ周辺部に配置された第１電源用パッド、第２電源用パッド及び信号用パッドと、チップ中央部に配置された内部回路と、前記各パッドと前記内部回路との間の領域に絶縁膜を介して積層された多層配線からなる配線領域と、最上層の前記絶縁膜上に形成され前記第１電源用パッド及び第２電源用パッドに夫々接続された第１電源用パッド配線層及び第２電源用パッド配線層と、最上層の前記絶縁膜上に形成され前記信号用パッドと前記内部回路とを接続する信号用配線層と、を有し、前記配線領域は、前記第１電源用パッド配線層又は前記第２電源用パッド配線層に夫々コンタクトを介して接続された第１電源用配線層及び第２電源用配線層が前記内部回路を取り囲むように延びており、最上層の第１電源用配線層は、前記内部回路からチップ縁辺に向かう方向について複数個に分割されていることを特徴とする半導体装置。
【請求項２】
チップ周辺部に配置された第１電源用パッド、第２電源用パッド及び信号用パッドと、チップ中央部に配置された内部回路と、前記各パッドと前記内部回路との間の領域に絶縁膜を介して積層された多層配線からなる配線領域と、最上層の前記絶縁膜上に形成され前記第１電源用パッド及び第２電源用パッドに夫々接続された第１電源用パッド配線層及び第２電源用パッド配線層と、最上層の前記絶縁膜上に形成され前記信号用パッドと前記内部回路とを接続する信号用配線層と、を有し、前記配線領域は、前記第１電源用パッド配線層又は前記第２電源用パッド配線層に夫々コンタクトを介して接続され前記内部回路を取り囲むように延びた第１電源用配線層及び第２電源用配線層を有し、最上層の第１電源用配線層は、前記内部回路からチップ縁辺に向かう方向について複数個に分割されており、各第１電源用配線層間には前記第１電源用配線層に接続された導体層が存在しないことを特徴とする半導体装置。
【請求項３】
前記第１及び第２電源用配線層間の間隔は、これらの直下の第１又は第２電源用配線層との間隔よりも狭いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記信号用配線層は、平面視で前記第１電源用配線層に交差する部分が前記第１電源用配線層に直交していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記各信号用配線層は、平面視で前記第１電源用配線層に交差する部分が前記第１電源用配線層に対して同一の角度で傾斜していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
前記信号用配線層は、平面視で前記第１電源用配線層及び第２電源用配線層に交差する部分が前記第１電源用配線層及び第２電源用配線層に直交していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項７】
前記各信号用配線層は、平面視で前記第１電源用配線層及び第２電源用配線層に交差する部分が前記第１電源用配線層及び第２電源用配線層に対して同一の角度で傾斜していることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項８】
前記配線領域においては、前記最上層の第１電源用配線層と同層で平行に延びる第２電源用配線層が形成されており、これらの第１電源用配線層と第２電源用配線層とでコンデンサを構成することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
【請求項９】
チップ周辺部に配置された第１電源用パッド、第２電源用パッド及び信号用パッドと、チップ中央部に配置された内部回路と、前記各パッドと前記内部回路との間の領域に絶縁膜を介して積層された多層配線からなる配線領域と、最上層の前記絶縁膜上に形成され前記第１電源用パッド及び第２電源用パッドに夫々接続された第１電源用パッド配線層及び第２電源用パッド配線層と、最上層の前記絶縁膜上に形成され前記信号用パッドと前記内部回路とを接続する信号用配線層と、を有し、前記配線領域は、基板上に形成された第１絶縁膜上に配置された第１層配線層と、前記第１絶縁膜上に形成された第２絶縁膜上に配置された第２層配線層と、前記第２絶縁膜上に形成された第３絶縁膜上に配置された第３層配線層と、を有し、前記第１乃至第３層配線層は前記内部回路を取り囲むように延びており、前記第３層配線層及び第２層配線層はコンタクトを介して前記第１電源用パッド配線層に接続され、前記第１層配線層はコンタクトを介して前記第１電源用パッド配線層に接続されており、前記第１層配線層と前記第２層配線層との間でコンデンサを構成すると共に、前記第３層配線層は複数個に分割されていることを特徴とする半導体装置。
【請求項１０】
前記第１層配線層と基板との間に、コンタクトを介して前記第１電源用パッド配線層に接続された他の配線層を有し、この他の配線層と、前記第１層配線層との間でコンデンサを構成することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１電源用パッドには内部回路に供給する電源線が接続され、前記第２電源用パッドは接地に接続されることを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置。
【請求項１２】
チップ周辺部に配置された第１電源用パッド、第２電源用パッド及び信号用パッドと、チップ中央部に配置された内部回路と、前記各パッドと前記内部回路との間の領域に絶縁膜を介して積層された多層配線からなる配線領域と、最上層の前記絶縁膜上に形成され前記第１電源用パッド及び第２電源用パッドに夫々接続された第１電源用パッド配線層及び第２電源用パッド配線層と、最上層の前記絶縁膜上に形成され前記信号用パッドと前記内部回路とを接続する信号用配線層と、を有し、前記配線領域は、前記第１電源用パッド配線層又は前記第２電源用パッド配線層に夫々コンタクトを介して接続された第１電源用配線層及び第２電源用配線層が前記内部回路を取り囲むように延びており、前記各信号用配線層は、平面視で前記第１電源用配線層に交差する部分が前記第１電源用配線層に直交していることを特徴とする半導体装置。
【請求項１３】
チップ周辺部に配置された第１電源用パッド、第２電源用パッド及び信号用パッドと、チップ中央部に配置された内部回路と、前記各パッドと前記内部回路との間の領域に絶縁膜を介して積層された多層配線からなる配線領域と、最上層の前記絶縁膜上に形成され前記第１電源用パッド及び第２電源用パッドに夫々接続された第１電源用パッド配線層及び第２電源用パッド配線層と、最上層の前記絶縁膜上に形成され前記信号用パッドと前記内部回路とを接続する信号用配線層と、を有し、前記配線領域は、前記第１電源用パッド配線層又は前記第２電源用パッド配線層に夫々コンタクトを介して接続された第１電源用配線層及び第２電源用配線層が前記内部回路を取り囲むように延びており、前記各信号用配線層は、平面視で前記第１電源用配線層に交差する部分が前記第１電源用配線層に対し同一の角度で傾斜していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体チップの周辺部に電源パッド及び信号パッドを配置し、中央部に内部回路を配置し、内部回路とパッドとの間に多層配線構造の配線領域を配置した半導体装置に関する。
【０００２】
【従来の技術】
一般に、半導体装置は内部回路を有しており、内部回路はトランジスタ等の素子が形成された複数の回路ブロックで構成されている。半導体装置は、内部回路とパッドとの間が１層の配線層をパターニングした配線により接続され、このパッドはボンディングワイヤ及び外部接続用リード等を介して外部の回路と接続され、内部回路は外部と電気的信号をやりとりしている。このような従前の半導体装置では、半導体装置の外部において、電源端子と接地端子との間に平滑用のコンデンサを接続して、外部電源から半導体装置内部にノイズが伝わらないようにしている。
【０００３】
近年、半導体装置は扱う信号の周波数が数百ＭＨｚにも及ぶようになると、ボンディングワイヤ及び外部接続用リード等は複数の回路ブロックに対して共通インピーダンス（インダクタンス等）として作用してくるようになった。このため、半導体装置内のある回路ブロックで発生したノイズは、他の回路ブロックに伝わり、誤動作及び動作精度の劣化等を招いていた。半導体装置の外部に平滑用のコンデンサをつけても、内部で発生するノイズに対しては十分な平滑作用が得られなかった。
【０００４】
このようなノイズによる回路ブロック間の相互作用を防止するため、各ブロック毎に専用の電源／接地端子を設けることもある。しかし、回路規模増大に伴い、内部回路の回路ブロック数も多くなり、電源／接地端子数が増え、半導体装置を搭載するパッケージのサイズが大きくなるという問題点もあった。
【０００５】
前者の問題点を解決するために、特開平９−３０７０６７号公報（以下、従来例１と記す）には、外部との接続に使用しない未使用のパッドを利用して、デカップリングコンデンサを形成することが開示されている。同公報には、複数の配線層を絶縁膜を挟んで積層し、一層おきに電源配線と接地配線とを交互に配置することで浮遊容量を増加させている。しかしながら、未使用のパッドが必ずしも所定の回路ブロックの近くに形成できるとは限らず、所望の浮遊容量が得られなかったり、未使用のパッドと接続するための配線の抵抗により、十分な平滑作用が得られなかった。
【０００６】
また、特開平５−２８３６１１号公報（以下、従来例２と記す）には、半導体装置の内部回路の周囲に電源配線と接地配線を周回させると共に、対向させて配置することで、デカップリングコンデンサを形成し、ノイズを低減することが開示されている。電源配線と接地配線とを周回配線とし、周回配線層を形成するための新たな工程を追加して、凹凸を付けたり、高誘電率膜を形成することで、電源／接地端子数を増やすことなく、回路ブロックは直近の周回配線からインピーダンスの小さい電源電位と接地電位を得ることができる。
【０００７】
以下、図面を基に、従来の半導体装置の構成を説明する。図２０は従来の半導体チップを示す平面配置図である。この図２０に示すように、チップの周辺部に電源パッド１、接地パッド２及び信号用パッド３を配置し、チップ中央部に内部回路４を配置し、電源パッド１と内部回路４の端子との間を電源配線５により接続し、接地パッド２と内部回路４の端子との間を接地配線６により接続し、更に信号用パッド３と内部回路４の端子との間を信号用配線７により接続している。
【０００８】
また、内部回路４を取り囲むようにして延びる電源配線層９と、接地配線層８が内部回路４を周回するように相互に平行に形成されており、又は上層と下層に周回するように形成されている。従来例２の公報では、後者の構成が記載されており、上層と下層との間に高誘電率の絶縁膜が形成され、且つ、上層と下層の配線層に凹凸が形成されている。この従来技術に示すように、電源配線層と接地配線層とをその間に絶縁膜を介装して配置することにより、電源配線層と接地配線層との間で容量を形成し、この容量によるローパスフィルタを構成することにより、電源／接地ノイズを低減することができる。
【０００９】
また、別の従来技術（従来例３）として次のような課題がある。製造方法の進化により、従前の内部回路が小型化され、半導体装置が高速化された場合に、内部回路の小型化に合わせてパッケージの大きさを小さくすると、ウエハの段階で内部回路の良品又は不良品の検査（ダイソートテスト）をする際に、プローバのピン配置等を変更する必要があったり、ボンディングツールのボンディング位置情報を変更する必要が生じたり、パッケージを使用するユーザの側で大きさの変動による不都合が生じたりする。このため、内部回路が小型化されても、パッケージ自体の大きさは小型化せず、パッドの配置はそのままにしておきたいことがある。
【００１０】
そうすると、チップ周辺部に配置された各パッド１〜３と、内部回路４（コア）との間を、長い配線５〜７で接続する必要がある。このため、この配線５〜７において、インダクタンス及び抵抗成分の影響が大きくなり、この場合も内部回路４の誤動作につながりやすい。
【００１１】
【発明が解決しようとする課題】
しかしながら、上記公報に記載された従来例２においては、パッドと内部回路との間の配線領域において、パッドと内部回路とを接続する信号配線と電源配線層との間に寄生容量が付加され、信号の遅延が生じるという問題点がある。
【００１２】
また、チップの辺の端部付近の配線は、辺の中央部付近の配線より配線長が長く、配線の寄生抵抗及び寄生容量が大きくなり、遅延時間が中央部付近の配線より長くなる。このため、外部から同じタイミングで信号を供給しても、内部回路に到達する時間に差が生じ、正確に信号を取り込めないという問題点を生じる。特に、半導体装置の動作周波数が高くなると、この遅延時間の差の影響が無視できなくなってきた。
【００１３】
また、従来例２は、デカップリング容量を増やすために、周回電源配線を形成するという新たな製造工程を追加するため、製造コストが高くなるという問題点もある。
【００１４】
本発明はかかる問題点に鑑みてなされたものであって、電源／接地ノイズを低減しつつ、信号線に容量が付いて信号が遅延することを防止できる半導体装置を提供することを目的とする。また、本発明の他の目的は、パッドと内部回路とを接続する信号配線の遅延時間がパッド位置によって差が生じることを防止し、その遅延時間差を低減することができる半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明に係る半導体装置は、チップ周辺部に配置された第１電源用パッド、第２電源用パッド及び信号用パッドと、チップ中央部に配置された内部回路と、前記各パッドと前記内部回路との間の領域に絶縁膜を介して積層された多層配線からなる配線領域と、最上層の前記絶縁膜上に形成され前記第１電源用パッド及び第２電源用パッドに夫々接続された第１電源用パッド配線層及び第２電源用パッド配線層と、最上層の前記絶縁膜上に形成され前記信号用パッドと前記内部回路とを接続する信号用配線層と、を有し、前記配線領域は、前記第１電源用パッド配線層又は前記第２電源用パッド配線層に夫々コンタクトを介して接続された第１電源用配線層及び第２電源用配線層が前記内部回路を取り囲むように延びており、最上層の第１電源用配線層は、前記内部回路からチップ縁辺に向かう方向について複数個に分割されていることを特徴とする。
【００１６】
本発明に係る他の半導体装置は、チップ周辺部に配置された第１電源用パッド、第２電源用パッド及び信号用パッドと、チップ中央部に配置された内部回路と、前記各パッドと前記内部回路との間の領域に絶縁膜を介して積層された多層配線からなる配線領域と、最上層の前記絶縁膜上に形成され前記第１電源用パッド及び第２電源用パッドに夫々接続された第１電源用パッド配線層及び第２電源用パッド配線層と、最上層の前記絶縁膜上に形成され前記信号用パッドと前記内部回路とを接続する信号用配線層と、を有し、前記配線領域は、前記第１電源用パッド配線層又は前記第２電源用パッド配線層に夫々コンタクトを介して接続され前記内部回路を取り囲むように延びた第１電源用配線層及び第２電源用配線層を有し、最上層の第１電源用配線層は、前記内部回路からチップ縁辺に向かう方向について複数個に分割されており、各第１電源用配線層間には前記第１電源用配線層に接続された導体層が存在しないことを特徴とする半導体装置。
【００１７】
前記第１及び第２電源用配線層間の間隔は、これらの直下の第１又は第２電源用配線層との間隔よりも狭くすることができる。また、前記信号用配線層は、平面視で前記第１電源用配線層及び／又は第２電源用配線層に交差する部分が前記第１電源用配線層及び／又は第２電源用配線層に直交しているか、又は前記第１電源用配線層及び／又は第２電源用配線層に対して同一の角度で傾斜していることが好ましい。
【００１８】
本発明に係る更に他の半導体装置は、チップ周辺部に配置された第１電源用パッド、第２電源用パッド及び信号用パッドと、チップ中央部に配置された内部回路と、前記各パッドと前記内部回路との間の領域に絶縁膜を介して積層された多層配線からなる配線領域と、最上層の前記絶縁膜上に形成され前記第１電源用パッド及び第２電源用パッドに夫々接続された第１電源用パッド配線層及び第２電源用パッド配線層と、最上層の前記絶縁膜上に形成され前記信号用パッドと前記内部回路とを接続する信号用配線層と、を有し、前記配線領域は、基板上に形成された第１絶縁膜上に配置された第１層配線層と、前記第１絶縁膜上に形成された第２絶縁膜上に配置された第２層配線層と、前記第２絶縁膜上に形成された第３絶縁膜上に配置された第３層配線層と、を有し、前記第１乃至第３層配線層は前記内部回路を取り囲むように延びており、前記第３層配線層及び第２層配線層はコンタクトを介して前記第１電源用パッド配線層に接続され、前記第１層配線層はコンタクトを介して前記第１電源用パッド配線層に接続されており、前記第１層配線層と前記第２層配線層との間でコンデンサを構成すると共に、前記第３層配線層は複数個に分割されていることを特徴とする。
【００１９】
この半導体装置において、前記第１層配線層と基板との間に、コンタクトを介して前記第１電源用パッド配線層に接続された他の配線層を有し、この他の配線層と、前記第１層配線層との間でコンデンサを構成することもできる。
【００２０】
なお、例えば、前記第１電源用パッドには内部回路に供給する電源線が接続され、前記第２電源用パッドは接地に接続される。
【００２１】
本発明に係る更に他の半導体装置は、チップ周辺部に配置された第１電源用パッド、第２電源用パッド及び信号用パッドと、チップ中央部に配置された内部回路と、前記各パッドと前記内部回路との間の領域に絶縁膜を介して積層された多層配線からなる配線領域と、最上層の前記絶縁膜上に形成され前記第１電源用パッド及び第２電源用パッドに夫々接続された第１電源用パッド配線層及び第２電源用パッド配線層と、最上層の前記絶縁膜上に形成され前記信号用パッドと前記内部回路とを接続する信号用配線層と、を有し、前記配線領域は、前記第１電源用パッド配線層又は前記第２電源用パッド配線層に夫々コンタクトを介して接続された第１電源用配線層及び第２電源用配線層が前記内部回路を取り囲むように延びており、前記各信号用配線層は、平面視で前記第１電源用配線層に交差する部分が前記第１電源用配線層に直交しているか、又は前記第１電源用配線層に対し同一の角度で傾斜していることを特徴とする。
【００２４】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。図１は本発明の実施例に係る半導体装置の各層の配置を示す平面図、図２は図１のＡ−Ａ線による断面図、図３は図１のＢ−Ｂ線による断面図、図４は図１のＣ−Ｃ線による断面図である。図１は、半導体装置のコーナ部分を拡大した平面図であり、図１に示すように、半導体チップの中央部に内部回路１４が配置され、半導体チップの周辺部に接地パッド１１、電源パッド１２及び信号用パッド１３が配置されている。そして、各パッド１１〜１３と内部回路１４との間の領域に、内部回路１４を取り囲むようにして、多層配線構造の配線が形成されており、配線領域が構成されている。
【００２５】
即ち、半導体基板１６の表面にはＰウエル領域１７が選択的に形成されており、更にこのＰウエル領域１７内には、その表面にコンタクトとＰウエル領域１７との間のオーミックコンタクトをとるためのＰ+領域１８が形成されている。
【００２６】
そして、半導体基板１６上には複数層の絶縁膜からなる絶縁膜１９が形成されており、最下層の絶縁膜上に、ポリシリコン膜からなる第１層電源（ＶＣＣ）配線層４２が形成され、その上の絶縁膜上に、アルミニウム等の金属からなる第２層接地（ＧＮＤ）配線層４１が形成され、その上の絶縁膜上に、同じくアルミニウム等の金属からなる第３層電源（ＶＣＣ）配線層３９と第３層接地（ＧＮＤ）配線層３８及び４０が形成されている。更に、その上の絶縁膜上に、第４層電源（ＶＣＣ）配線層３５、３６と第４層接地（ＧＮＤ）配線層３４，３７とが形成されている。そして、絶縁膜１９の表面上には、各パッド１１〜１３と内部回路１４とを接続する放射状の接地（ＧＮＤ）パッド配線層３１、電源（ＶＣＣ）パッド配線層３２及び信号用配線層３３が形成されている。即ち、接地パッド１１と内部回路１４とは接地パッド配線層３１により接続され、電源パッド１２と内部回路とは電源パッド配線層３２により接続され、信号用パッド１３と内部回路１４とは信号用配線層３３により接続されている。なお、図１内乃至図３には図示しないが、パッド１１〜１３を除く絶縁膜１９及び配線層３１〜３３上には、半導体装置の表面を保護するカバー用の絶縁膜が形成される。以下の説明では、これを最上層の絶縁膜とは呼ばないこととする。
【００２７】
絶縁膜１９内のポリシリコン膜からなる第１層電源配線層４２は、内部回路１４を取り囲むように配置され、配線領域の幅方向のほぼ全域を占める比較的広い幅を有する。また、第２層接地配線層４１も内部回路１４を取り囲むように配置され、配線領域の幅方向のほぼ全域を占める広い幅を有し、コンタクト２０が形成された箇所ではこの第２層接地配線層４１の幅は第１層電源配線層４２よりも若干広いものであるが、コンタクト２０が形成されていない箇所では、第２層接地配線層４１の幅は第１層電源配線層４２の幅と同一である。
【００２８】
そして、第３層には、内部回路１４を３重に取り囲むようにして、３個の配線、即ち、接地配線層３８，電源配線層３９及び接地配線層４０が内部回路１４に近い方からこの順に配置されている。また、第４層には、内部回路１４を４重に取り囲むようにして、４個の配線、即ち、内部回路１４に近い方から、接地配線層３４、電源配線層３５、電源配線層３６及び接地配線層３７が形成されている。図１には、絶縁膜１９上の配線の他に、この第４層配線層３４〜３７が図示されている。
【００２９】
これらの第１層電源配線層４２及び第２層接地配線層４１は、夫々ポリシリコン膜及び金属膜を所定の幅にパターニングすることにより形成することができる。また、第３層接地配線層３８，４０及び第３層電源配線層３９は配線領域に形成した金属膜をリング状の３本の配線にパターニングして形成することができ、第４層接地配線層３４、３７及び第４層電源配線層３５、３６は金属膜を４本のリング状の配線にパターニングすることにより形成することができる。更に、絶縁膜１９上の配線３１，３２，３３も同様に金属膜のパターニングにより形成することができる。
【００３０】
そして、図１及び図２に示すように、接地パッド１１に接続された接地パッド配線層３１と、その下層の第４層の接地配線層３４，３７とは両者間の絶縁膜に形成されたコンタクト２３により接続されている。また、図１及び図４に示すように、電源パッド１２に接続された電源パッド配線層３２と、その下層の第４層の電源配線層３５，３６とは両者間の絶縁膜に形成されたコンタクト２４により接続されている。
【００３１】
また、図２及び図４に示すように、第４層の接地配線層３４，３７と第３層の接地配線層３８，４０とはコンタクト２２により接続されており、第４層の電源配線層３５，３６と第３層の電源配線層３９とはコンタクト２２により接続されている。
【００３２】
更に、第３層の接地配線層３８、４０と第３層の接地配線層４１とはコンタクト２１により接続されている。そして、第２層の接地配線層４１と基板表面のＰ+領域１８とはコンタクト２０により接続されている。
【００３３】
更にまた、図３に示すように、第３層の電源配線層３９と第１層の電源配線層４２とはコンタクト２６により接続されている。このコンタクト２６は第２層の接地配線層４１に設けた開口部２８を介して、この第２接地配線層４１と接触しないように、第２接地配線層４１を挿通している。また、第２層の接地配線層４１と基板表面のＰ+領域１８とがコンタクト２５により接続されている。このコンタクト２５は第１層の電源配線層４２に設けた開口部２７を介してこの第１電源配線層４２に接触しないようにして、第１電源配線層４２を挿通している。
【００３４】
絶縁膜１９内の配線のうち、最上層の第４層配線層において、電源配線層３５，３６はその下層の第３層電源配線層３９に共通に接続されているが、第４層電源配線層３５，３６同士は、その間にスリット（隙間）３０を有して離隔している。この隙間３０は配線層３４〜３７をパターニングする際に、この部分をエッチング除去することにより形成される。
【００３５】
また、絶縁膜１９上には、信号用パッド１３と内部回路１４とを接続する信号用配線３３が形成されている。この信号用配線３３はパッド１３側でその下層の接地配線層３７及び電源配線層３６と平面視で垂直に交差し、内部回路１４側で下層の電源配線層３５及び接地配線層３４と平面視で垂直に交差する。そして、信号用パッド１３の配列ピッチの方が内部回路１４における信号線の入力端子の配列ピッチよりも大きく、また、両者の相対的位置関係は任意であるので、内部回路１４の信号線入力端子と信号用パッド１３とを接続する信号用配線層３３はその中央部でチップ縁辺に対して傾斜して延びる傾斜部１５を有する。即ち、信号用配線層３３はそのパッド１３側及び内部回路１４側の部分がチップ縁辺に平行に延びる下層第４層配線層に垂直に延び、この垂直部の間の部分がチップ縁辺に対して傾斜して延びる傾斜部１５となっている。なお、チップの中央部に配置される信号用配線層については、直線状に延びているものもあるが、いずれにしても、信号線用配線はその下層の電源配線層３３，３５及び接地配線層３７，３４と交差する部分では、これらに垂直に延びている。
【００３６】
また、第４層の電源配線層３５，３６と夫々接地配線層３４，３７とはこれらの配線層のパターニングのためのフォトリソグラフィ（ＰＲ）工程上の限界近くまで、近接して配置されている。また、配線層３５〜３７の各線幅は、配線３１〜３３との間の寄生容量を低減するため、コンタクト形成領域ではコンタクト２２〜２４と中継できる最小の幅であることが望ましく、コンタクトがない領域ではフォトリソグラフィ（ＰＲ）工程上の限界近くまで細い幅であることが望ましい。隙間３０の幅は、同様な理由により、幅広いことが望ましい。
【００３７】
なお、電源（ＶＣＣ）を第１電源、接地（ＧＮＤ）を第２電源と呼ぶ。
【００３８】
次に、上述の半導体チップの各層の配置態様について説明する。図５は各層の全体を示す平面図であり、（ａ）は最上層、（ｂ）乃至（ｅ）は順次その下層であり、（ｆ）は半導体基板表面の拡散層の配置を示す。図５（ａ）は図１のパッド配線層の全体配置を示す図、図５（ｂ）はその下層の第４層配線層の全体配置を示す図であり、これらは図１に示されている。そして、図５（ｃ）は第３層配線層の全体配置、図５（ｄ）は第２層配線層の全体配置、図５（ｅ）は第１層配線層の全体配置を夫々示す図であり、図５（ｃ）、（ｄ）、（ｅ）及び（ｆ）の１／４部分の拡大図を夫々図６、図７、図８及び図９に示す。また、図５（ａ）、（ｂ）の部分拡大図を図１に示す。
【００３９】
図５（ａ）に示すように、チップ周辺部から内部回路１４に向けて、接地パッド１１、電源パッド１２及び信号用パッド１３に接続されたパッド配線層３１，３２，３が形成されており、図５（ｂ）に示すように、このパッド配線層３１，３２，３３の下層に内部回路１４を４重に取り囲むようにして、第４層における電源配線層３５，３６及び接地配線層３４，３７が形成されている。
【００４０】
更に、この第４層の下層に、図５（ｃ）及び図６に示すように、内部回路１４を３重に取り囲むようにして第３層の電源配線層３９及び接地配線層３８，４０が形成されている。また、電源配線層３９はコンタクト２２を介して上層（第４層）の電源配線層３５，３６と接続され、接地配線層３８，４０はコンタクト２２を介して第４層の接地配線層３４，３７と接続されている。更に、この第３層の下層に、図５（ｄ）及び図７に示すように、内部回路１４を取り囲む第２層の接地配線層４１が形成されている。また、第２層の接地配線層４１はコンタクト２１を介して上層（第３層）の接地配線層３８，４０と接続されている。更に、接地配線層４１には複数の開口部２８があり、開口部２８の内部には上層（第４層）の電源配線層３５，３６と下層（第１層）の電源配線層４２とを接続するコンタクト２６が挿通している。ここでは、上層（第４層）の電源配線層３５，３６と下層（第１層）の電源配線層４２とを接続するコンタクト２６が１回の製造工程で形成された例を示すが、開口部２８の内部に第２層の接地配線層４１と同一工程で形成された中継用の配線層を設けて、コンタクト２６を別々（２回）の製造工程で形成するようにしてもよい。
【００４１】
更に、この第２層の下層に、図５（ｅ）及び図８に示すように、内部回路１４を取り囲む第１層の電源配線層４２が形成されている。また、第１層の電源配線層４２はコンタクト２６を介して上層（第３層）の電源配線層３９と接続されている。更に、電源配線層４２には複数の開口部２７が形成されており、開口部２７の内部には上層（第２層）の接地配線層４１と下層のＰ+領域１８とを接続するコンタクト２５が挿通している。ここでは、上層（第３層）の電源配線層３９と下層のＰ+領域１８とを接続するコンタクト２５が１回の製造工程で形成された例を示すが、開口部２７の内部に第１層の電源配線層４２と同一工程で形成された中継用の配線層を設けて、コンタクト２５を別々（２回）の製造工程で形成するようにしても良い。第１層の電源配線層４２はポリシリコンにより形成されており、第２層乃至第４層の各配線層及びパッド配線層３１乃至３３は、アルミニウム等の金属により形成されている。
【００４２】
そして、半導体基板１６の表面には、上述の配線層と整合するように、内部回路１４を中心としてリング状に延びるＰウエル１７が形成されている。Ｐウエル１７の表面に形成されたＰ+領域１８は、図５（ｆ）及び図９に示すように、第１層の電源配線層４２に形成された開口部２７内に挿通するコンタクト２５を介して第２層の接地配線層４１に接続されている。
【００４３】
次に、上述の如く構成された半導体装置の動作について説明する。信号線は信号用パッド１３から信号用配線層３３を介して内部回路１４に入力され、電源電圧ＶＣＣは電源パッド１２に与えられ、接地パッド１１には外部の接地配線がボンディング接続される。電源電圧は電源用パッド配線層３２からコンタクト２４、２２，２６を介して配線領域に形成された多層配線構造の電源配線層３５、３６，３９，４２に与えられる。一方、接地電位ＧＮＤは、接地パッド配線層３１からコンタクト２３，２２，２１を介して、多層配線構造の接地配線層３４，３７，３８，４０，４１に与えられ、第２層の接地配線層４１からコンタクト２０を介して基板１６の表面のＰ+領域１８に与えられ、基板１６に形成されたＰウエル１７に接地（ＧＮＤ）電位を与えるようになっている。また、電源用、接地用パッド配線層３２、３１は、内部回路１４と接続され、内部回路１４に電源電位と接地電位を夫々供給する。更に、図示はしていないが、電源用、接地用パッド配線層３２，３１が形成された領域以外に、内部回路１４と電源配線層３５，接地配線層３４とを接続する配線層を形成して、内部回路１４に電源電位と接地電位を夫々供給するようにしても良い。
【００４４】
而して、本実施例においては、チップ周辺部の配線領域に多層配線構造が形成されており、この多層配線構造において、絶縁膜１９上の接地パッド配線層３１は絶縁膜１９内の最上層の電源配線層３５，３６と両者間の絶縁膜を間に挟んで平行に対向している。また、絶縁膜１９内においては、第３層の電源配線層３９と第２層の接地配線層４１とが両者間に絶縁膜を挟んで平行に対向しており、更に、第２層の接地配線層４１と第１層の電源配線層４２とは両者間に絶縁膜を挟んで平行に対向して配置されている。このため、内部回路１４と外部引き出し用の電源用パッド１２及び接地用パッド１１との間に、バイパスコンデンサが介装された状態にあり、この多層配線構造において、電源ノイズ及び接地ノイズが除去される。
【００４５】
この場合に、絶縁膜１９上には、電源用パッド配線層３２及び接地パッド配線層３１の他に、信号用配線層３３が形成されており、この信号用配線層３３とその下層の第４層の各電源配線層３５，３６及び接地配線層３４，３７との間で寄生容量が付加してしまうことが考えられるが、本実施例においては、電源用配線層３５及び３６は広幅の一面に延びた配線層ではなく、両者間に隙間３０が設けられており、最上層の電源配線層３５，３６はその分全体の幅が狭くなっている。従って、信号用配線層３３と最上層（第４層）電源配線層３５，３６との間につく寄生容量は小さい。また、電源配線層３５，３６の両側に配置された接地配線層３４，３７も幅が狭いので、信号用配線層３３に不必要な寄生容量を付加してしまうことが抑制される。
【００４６】
一方、この第４層電源配線層３５，３６の下方には、幅が広い第３層電源配線層３９が形成されているので、その下層の第２層接地配線層４１との間で十分に大きな容量値のバイパスコンデンサを構成する。従って、電源／接地ノイズは十分に除去することができる。なお、この第３層電源配線層３９と信号線配線層３３との間の寄生容量は第４層との間に比べて遙かに少ない。
【００４７】
また、本実施例においては、最上層の第４層電源配線層３５及び３６と、夫々それに隣接する第４層接地配線層３４，３７との間は、近接しているので、両者間にバイパスコンデンサが形成される。例えば、本実施例において、第１層のポリシリコン配線層の厚さは０．１μｍであり、基板上にポリシリコン第１層配線層との間に形成された絶縁膜は６ｎｍと極めて薄いものである。ポリシリコン配線層の表面と第２層金属配線層（金属配線のうち最下層）の下面との間の距離は、０．７８μｍ、第２層配線層と第３層金属配線層との間の距離（絶縁膜の厚さ）は０．８μｍ、第３層配線層と第４層金属配線層（絶縁膜内の最上層の金属配線層）との間の距離（絶縁膜の厚さ）は０．８μｍ、第４層配線層とパッド配線層との間の距離（絶縁膜の厚さ）は０．８μｍであり、第２層乃至第４層金属配線層の厚さは０．６１μｍ、パッド配線層の厚さは１．０１μｍである。更に、第４層電源配線層３５（及び３６）と、第４層接地配線層３４（及び３７）との間の距離は、０．４μｍ、これらの配線層３４乃至３７の幅は１００μｍである。なお、上述の寸法において、ポリシリコン膜が形成された半導体基板の表面と第２層金属配線層との間の容量値は、比誘電率をεｋとして３．９εｋとなり、金属配線層間の容量値は４．２εｋとなる。このように、最上層の第４層において、電源配線層３５と接地配線層３４との間、及び電源配線層３６と接地配線層３７との間の距離は極めて短く、両者間にバイパスコンデンサが形成される。
【００４８】
これにより、電源／接地ノイズが更に一層低減される。通常、絶縁膜は下層のものほど薄くなる。このため、Ｐウエル１７と第１層電源配線層４２との間、下層の第１層電源配線層４２と第２層接地配線層４１との間、及び第２層接地配線層４１と第３層電源配線層３９との間に形成されるコンデンサは、導体間の容量絶縁膜の厚さが薄いものとなり、また導体の面積は大きいので、極めて大きな容量値を得やすい。これに対し、上層に配置される導体（第３層及び第４層）と両者間の絶縁膜により形成されるコンデンサは、絶縁膜１９の厚さが下層より厚いので、同一面積の配線層を形成しても、大きな容量値を得ることができないものであるが、本実施例においては、配線層の側面を利用し、上層の導体、即ち第４層電源配線層３５，３６はその横に近接する第４層接地配線層３４，３７との間でコンデンサを構成するので、導体間の距離、即ち、絶縁膜の厚さはＰＲ工程により決まる限界まで小さくできるため、極めて大きな容量値を得ることができる。従って、本実施例の多層配線構造は高効率で高容量値のバイパスコンデンサを構成することができる。
【００４９】
前述の如く、本実施例においては、最上層の電源配線層３５，３６は両者間に隙間３０をおいて幅が狭いものとなっているので、その上に形成される信号用配線層３３との間の寄生容量を十分に小さくすることができるが、信号用配線層３３と電源配線層３５，３６とが対向している以上、若干の寄生容量は生じる。そして、これにより、信号に若干の遅延が生じるが、本実施例においては、信号用配線層３３は電源配線層３５，３６及び接地配線層３４，３７と交差する領域において、これらの下層電源配線層と垂直に交差する。このため、平面視で、信号用配線層３３と、電源配線層３５，３６及び接地配線層３４，３７とが重なる面積は、信号用配線層３３の幅が均一である限り、全ての信号用配線層３３について一定である。このため、各信号用配線層３３につく寄生容量は一定であり、従って、それに起因する信号の遅延量は一定である。
【００５０】
これに対し、図２０に示す従来の半導体装置においては、信号用パッド３と内部回路４とを接続する信号用配線層７は、直線状に延びているので、内部回路の入出力端子の位置及び信号用パッド３の位置により、信号用配線層７がチップ縁辺に対して傾斜する角度が異なる。従って、本実施例のように、配線領域において、信号用配線層７の下層に電源配線層をチップ縁辺に平行に延びるように配置した場合、信号用配線層７と下層電源配線層とが交差する角度が、信号用パッド３の位置により異なり、信号用配線層７の幅が一定であったとしても、平面視で信号用配線層７と下層電源配線層とが重なる面積が異なってしまう。そうすると、信号用配線層７につく寄生容量が各信号線について相違し、遅延時間が各信号線について相違してしまう。これに対し、本実施例においては、図１に示すように、信号用配線層３３は電源配線層３５，３６及び接地配線層３４，３７と交差する領域において、これらの下層電源配線層と垂直に交差するので、平面視で、信号用配線層３３と、電源配線層３５，３６及び接地配線層３４，３７とが重なる面積は、全ての信号用配線層３３について一定である。従って、各信号用配線層３３につく寄生容量は一定であり、それに起因する信号の遅延量は一定である。
【００５１】
また、多層且つ複数の配線層で第１及び第２電源用配線層を形成したので、第１及び第２の電源配線層の配線抵抗を低減でき、低インピーダンスで内部回路１４内の各回路ブロックに電源（ＶＣＣ）電位と接地（ＧＮＤ）電位を供給することができる。
【００５２】
以上の説明では、第１電源を電源電位、第２電源を接地電位としたが、第１電源を接地電位、第２電源を電源電位としても良い。この場合は、Ｐ+領域１８をＮ+領域に、Ｐウエル領域１７をＮウエル領域に変更すればよい。
【００５３】
次に、本発明の第２実施例について説明する。図１０は本発明の第２実施例を示すチップの１／４部分の拡大平面図、図１１は図１０のＡ−Ａ線による断面図である。接地パッド６１、電源パッド６２及び信号用パッド６３（６３ａ、６３ｂ）がチップ周辺部に配置されており、最上層の配線層において、これらのパッドから内部回路１４に向けて、接地パッド配線層６４、電源パッド配線層６５及び信号用パッド配線層６６（６６ａ、６６ｂ）が延びるように形成されており、内部回路の各端子に接続されている。そして、これらのパッド配線層の下層に、絶縁膜を介して、第４層の接地配線層７１、電源配線層７２、接地配線層７３及び電源配線層７４が内部回路１４を４重に取り囲むように形成されている。接地配線層７１及び電源配線層７２と、接地配線層７３及び電源配線層７４とは夫々内部回路１４側と、パッド６１，６２，６３側とに偏在して配置されており、両者間には比較的広い絶縁膜の領域（スリット３０）が存在する。この第４層配線層の下層の第３層には、電源配線層７５が形成されており、この第３層の下層の第２層には、接地配線層７６が形成されており、この第２層の下層の第１層には、電源配線層７７が形成されており、これらの配線層７５，７６，７７はいずれも内部回路１４を取り囲むようにして周回状に配置されている。そして、接地パッド配線層６４と接地配線層７１，７３とはコンタクト６７により接続されており、電源配線層７２、７４と電源パッド配線層６５とはコンタクト６８により接続されている。また、電源配線層７５，７７はコンタクトを介して電源配線層７２，７４に接続されており、接地配線層７６はコンタクトを介して接地配線層７１，７３に接続されている。
【００５４】
本実施例においても、パッド配線層の下層の周回電源配線層において、電源配線層は配線層７２及び配線層７４の２つに分離している。しかし、この最上層の電源配線層において、第１実施例においては、ＧＮＤ−ＶＣＣ−ＶＣＣ−ＧＮＤの順に各配線層が並んでいるが、本実施例においては、ＧＮＤ−ＶＣＣ−ＧＮＤ−ＶＣＣという順にこれらの配線層が並んでいる。
【００５５】
また、半導体基板５９の配線領域の表面には、Ｐ+領域６０がその全面に形成されている。更に、本実施例においては、一部の信号用パッド配線層６６ｂ及び電源用パッド配線層６５は、第１実施例と異なり、その下層の配線層７１乃至７４と直交していない。
【００５６】
信号用パッド配線層６６ｂと電源、接地配線層７１，７２（又は７３，７４）との交叉面積は、信号用パッド配線層６６ａのそれとほぼ同じ面積になるようにしている。その結果、交差部分での寄生容量がほぼ同じになり、この交差部分で生ずる信号遅延をほぼ同一にすることができる。
【００５７】
また、信号用パッド配線層６６ｂの隙間３０領域上の幅を、図示しない半導体チップ辺中央部のそれに比べて幅広くすることで、配線抵抗を低減でき、チップ辺端部とチップ辺中央部との信号遅延時間差を低減することができる。
【００５８】
このように構成された半導体装置においては、第１実施例と同様に、パッド配線層の下層の電源配線層７２，７４が２つに分離しており、電源配線層はその分全体の幅が狭くなっている。従って、信号用パッド配線層６６と最上層（第４層）電源配線層７２，７４との間につく寄生容量は小さい。また、電源配線層７２．７４の近傍に配置された接地配線層７１，７３も幅が狭いので、信号用配線層６６に不必要な容量を付加してしまうことが抑制される。
【００５９】
また、電源配線層７２，７４と接地パッド配線層６４とは絶縁膜を間に挟んで対向しており、幅が広い電源配線層７５と、接地配線層７６と、電源配線層７７とは絶縁膜を間に挟んで対向しているので、これらの間にコンデンサが形成され、内部回路１４と外部引き出し用の電源用パッド６２及び接地用パッド６１との間に、バイパスコンデンサが介装された状態にあり、この多層配線構造において、電源ノイズ及び接地ノイズが除去される。
【００６０】
次に、本発明の第３実施例について説明する。図１２は本発明の第２実施例を示すチップの１／４部分の拡大平面図、図１３は図１２のＡ−Ａ線による断面図、図１４は図１２のＢ−Ｂ線による断面図である。Ｐ型半導体基板８１の表面にＮウエル８２が内部回路１４を取り囲むように形成されており、このＮウエル８２内にコンタクト用のＮ+領域８３が形成されている。そして、半導体基板８１の表面上には絶縁膜８４が形成されており、この絶縁膜８４内に、第１層の接地配線層１０９と、第２層の電源配線層１０６と、第３層の電源配線層１０３，１０５及び接地配線層１０４とが形成されている。電源配線層１０３、１０６は、コンタクト１０８により電源パッド配線層９５及び基板表面のＮ+領域８３に接続されている、また、接地配線層１０４、１０７はコンタクト１０９により相互に接続されており、これらの配線層はコンタクト１１０により、接地パッド配線層９４に接続されている。第４層にも導電層が存在するが、この第４層は電源パッド配線層に接続されたコンタクト１０８の中継用の導電層１００、１０１と、接地パッド配線層９４に接続されたコンタクト１１０の中継用の導電層１０２である。
【００６１】
絶縁膜８４の上には、チップ周辺部に接地パッド９１、電源パッド９２及び信号用パッド９３が形成されており、これらのパッド９１，９２，９３から内部回路１４に向かうように、接地用パッド配線層９４，電源用パッド配線層９５及び信号用パッド配線層９６が形成されている。
【００６２】
本実施例においては、最上層の導電層は、コンタクトの中継用の導電層であり、内部回路１４を周回する配線層ではない。この最上層の下層の第３層に、電源配線層１０３，１０５が２つに分離されて形成されており、従って、本実施例においても、信号用パッド配線層９６と、電源配線層１０３，１０５との間につく寄生容量は極めて小さく、しかもこの電源配線層１０３，１０５は第３層であるので、信号用パッド配線層９６との間に厚い絶縁膜が存在するため、信号用パッド配線層９６につく容量成分は極めて小さい。
【００６３】
次に、本実施例の半導体装置において、信号線に付加される寄生容量を見積もり、信号遅延時間を算出した結果を、従来の半導体装置と比較して説明する。
【００６４】
先ず、図１乃至図９に示す第１実施例において、信号用配線層３３のシート抵抗を７５ｍΩ／□とする。このとき、配線抵抗Ｒは、配線の長さ（Ｌ）に比例し、幅（Ｗ）に反比例するので、Ｒ＝７５（ｍΩ）×Ｌ／Ｗと表すことができる。そして、信号用配線層３３と最上層の第１、第２電源用配線層３４〜３７との間の単位面積当たりの容量を１２０ａＦ／μｍ2とする。このとき、配線容量Ｃは、配線の長さ（Ｌ）と幅（Ｗ）の積（面積）に比例するので、Ｃ＝１２０（ａＦ／μｍ2）×Ｌ×Ｗと表すことができる。なお、上記式において、ａは１×１０-18を意味する。また、信号用配線層３３と電源用配線層３９との間の単位面積当たりの容量を３０ａＦ／μｍとする。このとき、配線容量Ｃは、配線の長さ（Ｌ）と幅（Ｗ）の積（面積）に比例するので、Ｃ＝３０（ａＦ／μｍ2）×Ｌ×Ｗと表すことができる。また、信号用配線層３３による遅延時間ｔは、一般に、ｔ＝（配線抵抗Ｒ）×（配線容量Ｃ）で表される。
【００６５】
最初に、隙間３０の有無により、信号用配線層３３につく信号遅延時間の違いを算出する。
【００６６】
（ケース１）最上層の電源配線層に隙間３０がほとんどない場合
図１５に示すように、第４層の電源配線層３５と接地配線層３４の幅を７００μｍ（２列で１４００μｍ）と広くして、絶縁膜の間隔（隙間３０の幅）を０．４μｍとした場合の遅延時間ｔ１は、下記数式１により表される。
【００６７】
【数１】
ｔ１＝（７５ｍΩ×１４００／１００）
×（１２０ａＦ／μｍ2×１４００×１００）
＝１．０５Ω×１６．８ｐＦ
＝１７．６ｐｓ
（ケース２）最上層の電源配線層に隙間３０がある場合
図１６に示すように、電源配線層と直交した信号配線３３の配線長Ｌを１４００μｍ、配線幅Ｗを１００μｍとする。電源配線層３５、３６と、接地配線層３４、３７の各幅を５０μｍ、電源配線層３５と３６との隙間３０の間隔を１２００μｍとする。この場合、遅延時間ｔ２は、下記数式２にて表される。
【００６８】
【数２】
ｔ２＝（７５ｍΩ×１２００／１００）
×（３０ａＦ／μｍ2×１２００×１００）
＋  ２×（７５ｍΩ×１００／１００）
×（１２０ａＦ／μｍ2×１００×１００）
＝  ０．９Ω×３．６ｐＦ＋２×７５ｍΩ×１．２ｐＦ
＝  ３．２４ｐｓ＋０．１８ｐｓ
＝  ３．４２ｐｓ
このように、ケース１に示す従来（信号配線の下を電源／接地配線層で一面覆う場合）の例に比べ、ケース２に示す本実施例の場合では、最上層の電源／接地配線層に隙間３０を設けることにより、信号配線部分での遅延時間を１／５に低減できる。
【００６９】
次に、交差する面積を均一化することによる効果について説明する。
【００７０】
（ケース３）従来のように全範囲で斜めに信号配線が交差する場合
図１７に示すように、電源配線層３５、３６と、接地配線層３４、３７の各幅を２００μｍ、電源配線層３５と３６との間隔を６００μｍとする。電源配線層３５と信号配線３３ａの交叉角度を４５度とする。
【００７１】
この場合の遅延時間ｔ３は、下記数式３にて示される。
【００７２】
【数３】
ｔ３＝（隙間３０領域の遅延）＋（電源配線３５〜３７領域の遅延）
＝（７５ｍΩ×６００√２／１００）
×（３０ａＦ／μｍ2×６００√２×１００）
＋２×（７５ｍΩ×４００√２／１００）
×（１２０ａＦ／μｍ2×４００√２×１００）
＝０．６４Ω×２．５５ｐＦ＋２×０．４２Ω×６．７９ｐＦ
＝１．６２ｐｓ＋５．７６ｐｓ
＝７．３８ｐｓ
（ケース４）電源配線層上にて信号用配線層３３を直交し、他を斜め信号配線とした場合
図１８に示すように、信号用配線層３３と電源配線層とを直交させた場合は、遅延時間ｔ４は下記数式４にて示される。
【００７３】
【数４】
ｔ４＝（７５ｍΩ×６００√２／１００）
×（３０ａＦ／μｍ2×６００√２×１００）
＋  ２×（７５ｍΩ×４００／１００）
×（１２０ａＦ／μｍ2×４００×１００）
＝  ０．６４Ω×２．５４ｐＦ＋２×０．３０Ω×２．８８ｐＦ
＝  １．６２ｐｓ＋２．８８ｐｓ
＝  ４．５０ｐｓ
（ケース５）中央部分の配線の遅延時間
図１９に示すように、中央部分の配線の遅延時間は下記数式５にて示される。
【００７４】
【数５】
ｔ５＝（７５ｍΩ×６００／１００）
×（３０ａＦ／μｍ2×６００×１００）
＋  ２×（７５ｍΩ×４００／１００）
×（１２０ａＦ／μｍ2×４００×１００）
＝  ０．４５Ω×１．８０ｐＦ＋２×０．３０Ω×４．８０ｐＦ
＝  ０．８１ｐｓ＋２．８８ｐｓ
＝  ３．６９ｐｓ
このように、ケース５に示す中央部の信号配線の遅延時間ｔ５と、ケース３（従来）に示すコーナ部の遅延時間との差ｔ５３は３２．９ｐｓあるのに対して、ケース４（本発明）の遅延時間との差ｔ５４は０．８ｐｓに減少できる。
【００７５】
即ち、電源配線との交叉面積を中央部とコーナ部とで同じにすることで信号配線における遅延時間の違いを大幅に低減できる。特に、この効果は電源配線との交叉面積が大きいほど顕著である。このような効果は、電源配線間に隙間３０を設けたために初めて可能となったものである。
【００７６】
なお、上記実施例においては、電源配線層３５．３６間は隙間３０として絶縁膜が存在するが、電源配線層３５，３６に接続されていない導体層であれば、電源配線層３５，３６間に存在してもよい。
【００７７】
【発明の効果】
以上説明したように、本発明によれば、配線領域に設けられた多層配線構造の最上層の第１電源用配線層が複数個に分割され、両者間には絶縁膜等が占めるので、最上層の第１電源用配線層はその分全体の幅が狭くなっており、信号用配線層と第１電源用配線層との間ににつく寄生容量は小さい。これにより、信号の遅延を低減することができる。
【００７８】
また、この第１電源用配線層の同層に近接して第２電源用配線層を設ければ、両者の側面間に大きな容量値を有するバイパスコンデンサを構成することができる。
【００７９】
更に、信号用配線層をその下層に配置された第１電源用配線層に対して、垂直又は一定の角度で傾斜したものとすることにより、信号用配線層に付与される寄生容量を各信号線で一定にすることができる。
【００８０】
更にまた、信号用配線層と周回電源配線層との交叉面積を半導体装置のチップ辺の中央付近と周辺（コーナー部）とでほぼ同一としたので、パッド位置による遅延時間較差を低減でき、高速で且つ誤動作の少ない半導体装置を提供することができる。
【００８１】
更にまた、第１，第２電源用配線層を多層で形成するようにしたので、第１，第２電源用配線層の配線抵抗を低減することができる。このため、インピーダンスが低い電源電位と接地電位を内部回路内の各回路ブロックに供給することができ、回路ブロック間の干渉及びノイズが少なく、安定した半導体装置を提供することができる。
【００８２】
更にまた、周回電源配線は、新たに製造工程を追加することがなく、内部回路の形成工程と同じ工程で製造できるので、製造コストの増加がない。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体装置を示す平面図である。
【図２】図１のＡ−Ａ線による断面図である。
【図３】図１のＢ−Ｂ線による断面図である。
【図４】図１のＣ−Ｃ線による断面図である。
【図５】本実施例の各層における層配置の全体を示す平面図である。
【図６】図５（ｃ）の一部拡大図である。
【図７】図５（ｄ）の一部拡大図である。
【図８】図５（ｅ）の一部拡大図である。
【図９】図５（ｆ）の一部拡大図である。
【図１０】本発明の第２実施例を示す平面図である。
【図１１】図１０のＡ−Ａ線による断面図である。
【図１２】本発明の第３実施例を示す平面図である。
【図１３】図１２のＡ−Ａ線による断面図である。
【図１４】図１２のＢ−Ｂ線による断面図である。
【図１５】ケース１の寄生容量を見積もる図である。
【図１６】ケース２の寄生容量を見積もる図である。
【図１７】ケース３の寄生容量を見積もる図である。
【図１８】ケース４の寄生容量を見積もる図である。
【図１９】ケース５の寄生容量を見積もる図である。
【図２０】従来の半導体装置を示す平面図である。
【符号の説明】
１１、６１、９１：接地パッド
１２、６２、９２：電源パッド
１３、６３（６３ａ，６３ｂ）、９３：信号用パッド
１４：内部回路
１６：半導体基板
１９：絶縁膜
２０，２１，２２，２３，２４，２５，２６，６７，６８，１０８，１０９，１１０：コンタクト
３０：隙間
３１、６４、９４：接地用パッド配線層
３２、６５、９５：電源用パッド配線層
３３、６６（６６ａ、６６ｂ）、９６：信号用配線層
３４，３７，３８，４０，４１，７１，７３，７６，１０４，１０７：接地配線層
３５，３６，３９，４２，７２，７４，７７，１０３，１０５，１０６：電源配線層
１００，１０１，１０２：導電層
【図１】
0003542517.tif 000002
【図２】
0003542517.tif 000003
【図３】
0003542517.tif 000004
【図４】
0003542517.tif 000005
【図５】
0003542517.tif 000006
【図６】
0003542517.tif 000007
【図７】
0003542517.tif 000008
【図８】
0003542517.tif 000009
【図９】
0003542517.tif 000010
【図１０】
0003542517.tif 000011
【図１１】
0003542517.tif 000012
【図１２】
0003542517.tif 000013
【図１３】
0003542517.tif 000014
【図１４】
0003542517.tif 000015
【図１５】
0003542517.tif 000016
【図１６】
0003542517.tif 000017
【図１７】
0003542517.tif 000018
【図１８】
0003542517.tif 000019
【図１９】
0003542517.tif 000020
【図２０】
0003542517.tif 000021