(57)【特許請求の範囲】
【請求項１】
制御ゲートとドレインとソースを有し、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタがアレイを形成するように行と列に配置され、行を構成する各浮遊ゲート電界効果トランジスタの制御ゲートが行線により接続され、列を構成する各浮遊ゲート電界効果トランジスタのドレインまたはソースを列線にて接続する仮想接地型のアレイを有する不揮発性半導体メモリにおいて、
少なくとも前記アレイの行線数と同数の浮遊ゲート電界効果トランジスタを冗長用列線に接続した浮遊ゲート電界効果トランジスタを用意し、
欠陥箇所の領域を電気的に分離するために、列線に生じた欠陥が列線オープンであった場合には、前記列線に隣接する少なくとも２列の浮遊ゲート電界効果トランジスタのしきい値を、列線に生じた欠陥が隣接する列線間ショートであった場合に、前記列線に隣接する少なくとも３列の浮遊ゲート電界効果トランジスタのしきい値を、列線に生じた欠陥が列線と基板間のショートであった場合には、前記列線とドレインが接続する浮遊ゲート電界効果トランジスタのしきい値をそれぞれ高い状態とする消去動作を行うとともに、
前記しきい値を高い状態とした浮遊ゲート電界効果トランジスタの列数と同数の冗長列線に接続した冗長用浮遊ゲート電界効果トランジスタをメモリとして用いることを特徴とする不揮発性半導体メモリの冗長方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置、特に、冗長機能を有する仮想接地メモリアレイ浮遊ゲート型不揮発性半導体メモリセルに関する。
【０００２】
【従来の技術】
最近、高集積化を目指した仮想接地型のフラッシュメモリが注目されている。
例えば、「Ａ  Ｎｅｗ  Ｃｅｌｌ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｓｕｂ−ｑｕａｒｔｅｒ  Ｍｉｃｒｏｎ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ」（ＩＥＤＭ  Ｔｅｃｈｉｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ２６９−２７０，１９９５）や「ＡＣＴ型フラッシュメモリのセンス方式の検討」（電気情報通信学会信学技報、ＩＣＤ９７−２１，ｐ３７，１９９７）で発表されたＡＣＴ（Ａｓｙｍｍｅｔｉｒｃａｌ  Ｃｏｎｔａｃｔｌｅｓｓ  Ｔｒａｎｓｉｓｔｏｒ）型フラッシュメモリが挙げられる。
【０００３】
図８にＡＣＴ型フラッシュメモリセルの断面構造図を示す。メモリセル（記憶素子）の構造は、Ｐ型ウエル１上にＮ型不純物による所定間隔を設けてドレイン２とソース３Ａ、３Ｂが形成され、ドレイン２とソース３Ａ、３Ｂの間隙上にはゲート電極を印加する制御ゲート４を設けている。制御ゲート４は、コントロールゲート５と層間絶縁膜６とフローティングゲート７とトンネル酸化膜８を積層状に設けている。このセルの特徴はフローティングゲート直下のドレイン２サイドとソース３サイドでドナーの濃度が異なる点である。
【０００４】
ＡＣＴ型フラッシュメモリは、データの書込み（以下、プログラムという）、及びデータの消去（以下、イレースという）の動作にＦＮトンネル現象を用いており、データストレッジ型のものとして利用されると予想される。
ＡＣＴ型フラッシュメモリではシリアルでのデータの読込み（以下、リードという）、プログラム（ベリファイ）の高速化が重要となる。例えば、フラッシュメモリのアレイ構造としてはＮＡＮＤ型、ＡＮＤ型等が挙げられる。これらのアレイ構造は、リード、プログラム（ベリファイ）などの動作をワード線１本単位で行っており、つまり、ワード線１本当たりを同時にセンスし、データを確定することを可能とすることで高速化が図られている。
【０００５】
また、ＡＣＴ型フラッシュメモリは、アレイ構成が図１０に示すように仮想接地型なので、他のメモリセルの読み出しの影響等を考慮すると、４サイクルないし８サイクル（４ビットに１つのセル、８ビットに１つのセル）の読み出し動作が必要である。この方式の読み出し方法を図１０を用いて説明する。
【０００６】
図１０では説明を簡略するためにワード線（行線）をＷＬ０かＷＬ２の３本を示しており、ビット線（列線）はＢＬ０からＢＬ８の９本を示している。
例えば、４サイクルの読み出しを行なう場合には、１サイクル目で図１０の○印のセルＭ１，Ｍ５の読み出しには該セルＭ１，Ｍ５に接続するビット線を１（Ｖ）と０（Ｖ）とし、読み出しを行わないセルに接続するビット線は０（Ｖ）とする。よって、ＢＬ０からＢＬ８には順に”１、１、０、０、１、１、０、０、１”（Ｖ：ボルト）の電圧印加を行なこととなる。
前記読み出し手法によれば、仮想接地であっても他のメモリセルへの影響がなく読み出しが可能となる。
【０００７】
一方、このようなメモリデバイスでは、歩留りを向上させるために必要不可欠な技術の１つとして冗長技術がある。最初に、従来のＮＯＲ型アレイのフラッシュメモリのビット線不良について図１１をもとに説明する。挙げられる不良は以下の通りである。
Ｘ１．ビット線オープン
Ｘ２．ビット線とソース線（共通ソース）のショート
Ｘ３．ビット線とビット線のショート
Ｘ４．ビット線と基板とのショート
【０００８】
図１１は従来のＮＯＲ型アレイ構成のフラッシュメモリ回路の一部であり、図示しないページバッファをもち、各ワード線ＷＬ１、２、３の一本単位でプログラムをする。また図１３に示すように各ビット線ＢＬ０からＢＬ４の各１本毎にセンスアンプＳＡ１からＳＡ４が付加されている。また、冗長アレイ９を設けている。
このＮＯＲ型アレイ構成のリード（ベリファイ）動作は、「３２Ｍｂ  ＡＮＤ型フラッシュメモリ」（電気通信学会集積回路研究会信学技報ＩＣＤ９５−３９、ｐ６３（１９９５））で示されている。
まず、すべてのビット線ＢＬをプリチャージし、次にワード線ＷＬを立ち上げ、リファレンス電圧と比較し、データを決定する。つまり、ラッチ型のセンスアンプＳＡにデータがラッチされる。このデータはカラムデコーダ１０により順次選択され、図示しない出力バッファーへ出力される。
【０００９】
前記したようにＮＯＲアレイタイプのフラッシュメモリでセンスアンプＳＡにデータがラッチされる場合、もしＸ１、Ｘ２、Ｘ４のような欠陥があるアレイは，誤ったデータは１本のビット線につながるセルアレイのみである。例えば、Ｘ１、Ｘ２の欠陥の場合は、ビット線ＢＬ０につながるセンスアンプＳＡ０が誤ったデータとなり、Ｘ４の欠陥の場合には、ビット線ＢＬ１につながるセンスアンプＳＡ１のものが誤ったデータとなる。
【００１０】
一方、Ｘ３のような欠陥の場合には、ビット線ＢＬ１とＢＬ２の２つのビット線につながるセンスアンプＳＡ１、ＳＡ２が誤ったデ−タとなる。
前記Ｘ１からＸ４の欠陥をもつアレイで、ビット線を冗長する場合、データをラッチしたセンスアンプＳＡから図示しない出力バッファーへ転送する際、誤ったデータを記憶したセンスアンプＳＡがカラムデコーダ１０から選択される時のみ、冗長アレイ９のデータを読み出すようにすればよい。この場合、不良ビット線につながるメモリセルのしきい値状態が低い場合でも、高い場合でも他のメモリセルのセンスへの影響はない。
【００１１】
以上説明したように従来の半導体メモリの冗長は、不良ビット線に関するものについて冗長を行うものであった。特許公報第２６００４３５の従来例の説明及び特開平７−２３０７００でも不良ノード（ワード線、ビット線）についての置き換えは、不良ビット線（そのソース線）とのみ行うことが示されている。
【００１２】
【発明が解決しようとする課題】
ところが仮想接地型のフラッシュメモリでは、上記のような不良ノードのみを冗長メモリセルの接続したノ−ドに置き換えることのみでは不良アレイの修正はできない。
以下、仮想接地型ののフラッシュメモリのビット線不良について説明する。この場合の不良は以下のものがある。
Ｘ１．ビット線オープン
Ｘ３．ビット線とビット線のショート
Ｘ４．ビット線と基板とのショート
ここで従来のＮＯＲ型のアレイで用いていた冗長を行った場合の問題点について図１２から図１４により説明する。
【００１３】
図１２は、（Ａ）にメモリアレイの構成と欠陥を示しており、（Ｂ）にＸ１に示すビット線オープンの欠陥の場合のメモリＭ０からＭ３の読み出しの影響を示している。
ビット線のオープンの欠陥が、ビット線ＢＬ２に生じ、ワード線ＷＬ０につながるメモリセルを読み出すものとする。
【００１４】
まず、メモリセルＭ０のデータを読み出す場合、各ビット線に印加する電圧はＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７、ＢＬ８は１Ｖ、ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６は０Ｖを印加する。この状態を図１４（Ｂ）に示す。メモリセルＭ０、Ｍ１、Ｍ２のしきい値が図９に示すような低い状態の場合（１（Ｖ）以下）を考える。ビット線ＢＬ２の電圧は、フローティング状態なので０Ｖをドライブできず、ビット線ＢＬ３に印加された１Ｖがしきい値の低いメモリセルＭ２を介して、ビット線ＢＬ２更にＢＬ１に印加され、ＢＬ１が正常な値である０Ｖよりも上昇することとなる。結果として、メモリセルＭ０はしきい値の高いセルと判定されてしまう。
【００１５】
メモリセルＭ１のデータを読み出す場合、各ビット線に印加する電圧は、図１２（Ｂ）に示す通りである。この場合は、ビット線ＢＬ２がフローティング状態なのでＢＬ２では０Ｖがドライブできず読み出すことが出来ない。
【００１６】
メモリセルＭ２のデータを読み出す場合、図１２（Ｂ）に示す各ビット線に印加する電圧から判るように、センスノード（ＢＬ２）がフローティング状態なので読み出すことが出来ない。
【００１７】
メモリセル３のデータを読み出す場合、各ビット線に印加する電圧は、図１２（Ｂ）に示す通りであり、メモリセルＭ２のしきい値が低い状態で、読み出すべきメモリセルＭ３のしきい値が高い状態の場合、ビット線ＢＬ２には１Ｖがドライブできず、更にＢＬ３からしきい値の低いＭ２を介して電圧が加わり、ＢＬ３の電圧は低下する。したがって、メモリセルＭ３のしきい値は低い状態であると判定され、誤読み出しが生じる。
【００１８】
以上示したように、従来の単なる冗長方式では、１ビット線のオープンが生じた場合、ビット線４本につながるメモリセルが誤まったデータとなってしまう。
【００１９】
次に図１３（Ａ）に示すビット線間ショート（欠陥「Ｘ３」）が、ＢＬ３とＢＬ４間に生じ、ワード線ＷＬ０につながるメモリセル群を読み出すものとする。各メモリセルの読み出しを行なう場合の電圧印加状態を図１３（Ｂ）に示す。
【００２０】
メモリセル０を読み出す場合、ＢＬ３とＢＬ４は１Ｖで同電位なので影響はない。
【００２１】
メモリセル１を読み出す場合、ＢＬ３には０Ｖ、ＢＬ４には１Ｖが印加される。メモリセル１、２がしきい値の低いセルとすると、ＢＬ３とＢＬ４はショートしているのでＢＬ３の電位は上昇し、ＢＬ２も同時に正常アレイの場合より上昇する。結果として、メモリセル１はいきい値が高いセルと判定されることになる。
【００２２】
メモリセル２を読み出す場合は、ＢＬ３、ＢＬ４は共に０Ｖが印加され、欠陥の影響なく読み出せる。
【００２３】
メモリセル３を読み出す場合は、センスノードと０Ｖを印加するノードが短絡しているでデータを正確に読み出すことは出来ない。
【００２４】
メモリセル４を読み出す場合は、メモリセル２、メモリセル３がしきい値が低く、読み出すべきメモリセル４のしきい値が高いとき、センスノードＢＬ４がＢＬ３と短絡していることから、ＢＬ３のノードの低下が直接影響し（正常なアレイでのノードより低下する。）、センスノードＢＬ４の電圧低下を招き、結果として、メモリセル４のしきい値は低いと判定され、誤読み出しが生じる。
【００２５】
メモリセル５を読み出す場合、ＢＬ３、ＢＬ４にはそれぞれ０Ｖ、１Ｖが印加される。メモリセル４のしきい値が低く、読み出すべきメモリセル５のしきい値が高い場合、ＢＬ３とＢＬ４はショートしているのでＢＬ４の電位は低下し、ＢＬ５のノードも正常アレイの場合より低下する。結果として、メモリセル５のしきい値は低いと判定され、この場合も誤読み出しが生じる。
【００２６】
また、メモリセル６、７の読み出しについてはこの読み出し方法では影響なく正常に読み出せると考えられる。
【００２７】
次に図１４の（Ａ）に示すビット線と基板間ショート（欠陥「Ｘ４」）がＢＬ２と基板間に生じ、ワード線ＷＬ０につながるメモリセル群を読み出すものとする。各メモリセルの読み出しを行なう場合の電圧印加状態を図１４（Ｂ）に示す。この場合、読み出しが正常に行なえない場合は、２パターンある。１つはメモリセル２の読み出しであり、これはセンスノードが基板とショートしているので正常に読み出すことが出来ない。
【００２８】
一方、メモリセル３の読み出しにおいては、メモリセル２のしきい値が低く、読み出すべきメモリセル３のしきい値が高い場合、ＢＬ２は基板とショートしているので、ＢＬ２の電圧は低下し、ＢＬ３の電圧も低下し、結果としてしきい値が低いセルと判定され、誤読み出しが生じる。
【００２９】
以上説明したように、仮想接地型のフラッシュメモリで、ビット線に欠陥が生じた場合は、欠陥ビット線以外につながるメモリセルの読み出しにも影響を与え、欠陥ビット線についての冗長のみでは完全ではなく、多くのビット線を置き換える必要性が生じることになる。
【００３０】
本発明は、前記の問題点を解消するためになされるものであって、効率よく仮想接地型のフラッシュメモリの冗長を行なう方法及び装置を提供することを目的とする。
【００３１】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、次の構成を有する。
本発明は、制御ゲートとドレインとソースを有し、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタがアレイを形成するように行と列に配置され、行を構成する各浮遊ゲート電界効果トランジスタの制御ゲートが行線により接続され、列を構成する各浮遊ゲート電界効果トランジスタのドレインまたはソースを列線にて接続する仮想接地型のアレイを有する不揮発性半導体メモリにおいて、少なくとも前記アレイの行線数と同数の浮遊ゲート電界効果トランジスタを冗長用列線に接続した浮遊ゲート電界効果トランジスタを用意し、欠陥箇所の領域を電気的に分離するために、列線に生じた欠陥が列線オープンであった場合には、前記列線に隣接する少なくとも２列の浮遊ゲート電界効果トランジスタのしきい値を、列線に生じた欠陥が隣接する列線間ショートであった場合に、前記列線に隣接する少なくとも３列の浮遊ゲート電界効果トランジスタのしきい値を、列線に生じた欠陥が列線と基板間のショートであった場合には、前記列線とドレインが接続する浮遊ゲート電界効果トランジスタのしきい値をそれぞれ高い状態とする消去動作を行うとともに、前記しきい値を高い状態とした浮遊ゲート電界効果トランジスタの列数と同数の冗長列線に接続した冗長用浮遊ゲート電界効果トランジスタをメモリとして用いることを特徴とする不揮発性半導体メモリの冗長方法である。
【００３６】
本発明は、制御ゲートとドレインとソースを有し、電気的に情報の書き込みおよび消去可能な浮遊ゲート電界効果トランジスタがアレイを形成するように行と列に配置され、行を構成する各浮遊ゲート電界効果トランジスタの制御ゲートが行線により接続され、列を構成する各浮遊ゲート電界効果トランジスタのドレインまたはソースを列線にて接続する仮想接地型のアレイを有する不揮発性半導体メモリにおいて、冗長用列線に少なくとも前記アレイの行数個の前記浮遊ゲート電界効果トランジスタを接続した冗長用メモリと、前記列線に接続する浮遊ゲート電界効果トランジスタのしきい値を高めるためのイレースする手段と、冗長用列線に接続する浮遊ゲート電界効果トランジスタをメモリとして使用可能とする手段とを有する不揮発性半導体メモリの冗長装置である。
【００３７】
本発明によれば、欠陥列線に接続される少なくとも１列の浮遊ゲート電界効果トランジスタをすべてしきい値を高い状態とすることで、仮想接地型のアレイを有する不揮発性半導体メモリの欠陥列線による影響を最小限に減らすことができる。それに伴い欠陥列線接続された浮遊ゲート電界効果トランジスタの変わり使用する冗長列線に接続した冗長用浮遊ゲート電界効果トランジスタも最小限に減らすこととなる。
【００３８】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線オープンの欠陥が生じた場合に、欠陥列線に接続される少なくとも２列の浮遊ゲート電界効果トランジスタをすべてしきい値を高い状態とするとともに、同数の冗長用浮遊ゲート電界効果トランジスタに動作を切り替えることで冗長が可能となり、単に列線オープンの欠陥が生じた場合に影響を受ける浮遊ゲート電界効果トランジスタ列に対応する列数の冗長用浮遊ゲート電界効果トランジスタ列によりも少ない列線数の冗長用浮遊ゲート電界効果トランジスタを用意することで冗長が可能となる。
【００３９】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線間ショートの欠陥が生じた場合に、欠陥列線に接続される少なくとも３列の浮遊ゲート電界効果トランジスタをすべてしきい値を高い状態とするとともに、同数の冗長用浮遊ゲート電界効果トランジスタに動作を切り替えることで冗長が可能となり、単に列線間ショートの欠陥が生じた場合に影響を受ける浮遊ゲート電界効果トランジスタ列に対応する列数の冗長用浮遊ゲート電界効果トランジスタ列によりも少ない列線数の冗長用浮遊ゲート電界効果トランジスタを用意することで冗長が可能となる。
【００４０】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線と基板間ショートの欠陥が生じた場合に、欠陥列線に接続される少なくとも１列の浮遊ゲート電界効果トランジスタをすべてしきい値を高い状態とするとともに、同数の冗長用浮遊ゲート電界効果トランジスタに動作を切り替えることで冗長が可能となり、単に列線と基板間ショートの欠陥が生じた場合に影響を受ける浮遊ゲート電界効果トランジスタ列に対応する列数の冗長用浮遊ゲート電界効果トランジスタ列によりも少ない列線数の冗長用浮遊ゲート電界効果トランジスタを用意することで冗長が可能となる。
【００４２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を詳細に説明する。尚、前記した従来技術と同一構成については同一符合を付して説明を省略する。
〔第１の実施形態〕
第１の実施の形態は図８に示した仮想接地型のフラッシュメモリを用いる。尚、前記した従来技術と同一構成については同一符合を付して説明を省略する。
前記したようにセル構造は、フローティングゲート７を含むＦＥＴトランジスタが基本構造である。このセル４の特徴はフローティングゲート７直下のドレインサイド２とソースサイド３でドナーの濃度が異なるる点である。図９に示すセル４の動作原理を表１に示す。
【００４３】
【表１】
0003574322.tif 000002
【００４４】
ＡＣＴ型フラシュメモリへのプログラムは、コントロールゲート５に負の電圧（例えば−８Ｖ）、ドレイン２に正の電圧（例えば４Ｖ）、ソース３には正の電圧（例えば４Ｖ）もしくはｏｐｅｎ、１Ｖが印加される。するとドレイン２のサイドでＦＮトンネル現象が発生し、しきい値は低下する。また、このセルでは基本的に、ソース３のサイドの印加電圧に対して鈍感で４Ｖではプログラムされない。
【００４５】
同様にイレースは、ドレイン２、ソース３、ｐ形ウエル１に負の電圧（例えば−８Ｖ）を印加し、さらにコントロールゲート７に正の電圧（例えば１０Ｖ）を印加する。これにより、チャネル層１１から電子がフローディングゲート７へ注入され、しきい値が高くなる（図９参照）。
【００４６】
また、リードはドレイン２に１Ｖ、ソース３に０Ｖを印加し、セル４に流れる電流により、データを読み出す手法である。これらの構造および動作原理の詳細な内容は前記した「Ａ  Ｎｅｗ  Ｃｅｌｌ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｓｕｂ−ｑｕａｒｔｅｒ  Ｍｉｃｒｏｎ  Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  」（ＩＥＤＭ  Ｔｅｃｈｉｎｃａｌ  Ｄｉｇｅｓｔ，  ｐｐ２６９−２７０，  １９９５）や「ＡＣＴ型フラッシュメモリのセンス方式の検討」（  電気情報通信学会信学技報、ＩＣＤ９７−２１，ｐ３７，１９９７）  に示されている。これを説明することは、本質的でないので、ここでは、これ以上は述べない。
【００４７】
図１に本発明を実現するためのメモリアレイ１２を示している。
図１中では、セル４がメモリアレイ１２を形成するように行と列に配置され、行を構成する各浮遊ゲート電界効果トランジスタの制御ゲートが行線（  ワ−ド線）ＷＬ０，ＷＬ１，ＷＬ２により接続され、列を構成する各浮遊ゲート電界効果トランジスタのドレイン２またはソース３を列線（ビット線）ＢＬ０からＢＬ８にて接続する仮想接地型のアレイ１２を形成している。
また少なくとも前記アレイ１２の行線数と同数の浮遊ゲート電界効果トランジスタを冗長用列線に接続した冗長アレイ１２Ｂを備えている。
【００４８】
図２に本発明を実施するための回路図を示す。この回路動作について、まず不良ビットがなく冗長アレイ回路１２Ｃを用いない場合について述べる。
セル４へのプログラムを行なうとき、最初に信号ｐｇｏｐが“ｌｏｗ”レベルになり、信号ｒｄｅｎが“Ｈ”レベルとすることですべてのラッチ回路１３のデータを“ｌｏｗ”とする。このとき、信号ｂｌｓｐは、“ｌｏｗ”レベルになる。つづけて、信号ｐｇｏｐを“ｈｉｇｈ”とする。次に、信号ｄａｔａからデータが入力され、ｂｉｔｓｅｌ０、ｂｉｔｓｅｌ１、ｂｉｔｓｅｌ２、ｂｉｔｓｅｌ３の順でデータがラッチ回路ｌａ１、ｌａ２、ｌａ３、ｌａ４へトランスファーされる。例えば、メモリセルＭ０のプログラムデータが“１”の場合、信号ｄａｔａは“ｈｉｇｈ”レベルになり、ｂｉｔｓｅｌ０が“ｈｉｇｈ”となり、ラッチ回路ｌａ１に“ｈｉｇｈ”がラッチされる。
【００４９】
一方、メモリセルＭ１のプログラムデータが“０”の場合、信号ｄａｔａが“ｌｏｗ”レベルになり、ｂｉｔｓｅｌ１が“ｈｉｇｈ”となり、ラッチ回路ｌａ２に“ｌｏｗ”がラッチされる。このように、データがトランスファーされる。
【００５０】
プログラムパルス印加は、ｖｐｐが所定のプログラム電圧、例えば４Ｖになり、ＢＬ０が４Ｖ、ＢＬ１がｏｐｅｎ状態になる。結果としてＭ０はプログラムされ、しきい値は低下し、Ｍ１はプログラムが阻止され、しきい値は高い状態が保たれる。
【００５１】
リードは、上記したように、４サイクルで読み出しを行なう。リードを行なう場合、信号ｐｇｏｐを“ｈｉｇｈ”、信号ｒｄｅｎを“ｌｏｗ”とし、ラッチ回路１３のリセットを行なう。リセット終了後、信号ｒｄｅｎを“ｈｉｇｈ”とする。信号ｐｒｅを“ｈｉｇｈ”レベルとして、読み出すセル４のビット線ＢＬにプリチャージを行なう。このとき、信号ｂｌｓｐは２Ｖ程度である。
【００５２】
Ｍ０のメモリセルを読み出す場合、各信号ｐｒｅｓ０、ｐｒｅｓ３は１Ｖ、ｐｒｅｓ１、ｐｒｅｓ２は０Ｖになり、ＢＬ０は１Ｖがプリチャージされる。プリチャージが終了すると信号ｐｒｅが“ｌｏｗ”になる。もし、メモリセルＭ０のしきい値が低い場合、メモリセルを通して、電荷がディスチャージされ、ＢＬ０及びセンスノードが低下し、“ｌｏｗ”レベルラッチされる。一方、メモリセルＭ０のしきい値が高い場合、ＢＬ０及びセンスノードは低下せず、“ｈｉｇｈ”がラッチされる。
【００５３】
メモリセルＭ１、Ｍ２、Ｍ３の読み出しの時のｐｒｅｓの印加電圧条件を表２にまとめる。
【００５４】
【表２】
0003574322.tif 000003
【００５５】
前記した表２のように電圧を印加し、メモリセルのデータをセンス回路にラッチされ、データは、ｂｉｔｓｅｌ０、ｂｉｔｓｅｌ１、ｂｉｔｓｅｌ２、ｂｉｔｓｅｌ３を順次“ｈｉｇｈ”レベルとし、出力バッファーへデータは出力される。
【００５６】
このメモリセル４のイレースは、ブロック内のすべてのワード線ＷＬを正の高電圧（例えば１０Ｖ）、ビット線ＢＬ、基板１を負の電圧（例えば−８Ｖ）を印加し、ブロック内のすべてのメモリセル４をしきい値の高い状態とする。
【００５７】
次に、このアレイ１２で冗長アレイ回路１２Ｃを用いた場合について述べる。図１にＸ１の位置がｏｐｅｎ状態の不良である場合、まず、アレイ１２は全てイレース、つまり、しきい値を高い状態とする。イレースは、ブロックイレース、つまり、図１中のすべてのワード線ＷＬ０〜ＷＬ２を正の電圧（例えば１０Ｖ）、また全てのビット線ＢＬ０〜ＢＬ８、基板１を負の電圧（例えば−８Ｖ）に印加する。
【００５８】
ここで、Ｘ１の位置でビット線がｏｐｅｎ状態になったとしてもＢＬ１、ＢＬ３に負の電圧が印加されているので、隣接メモリセルＭ１，Ｍ２等を通してＢＬ２にも負の電圧が出力され、ＢＬ２につながるメモリセル４はイレースされる。ここで図１に示すようにＢＬ１とＢＬ２につながるメモリセル４をプログラム、リードを行なう間、全て高い状態としておく。不良セルとして扱うのは、ＢＬ１とＢＬ２につながるメモリセルのみとすることが可能となる。
【００５９】
上記したようにＢＬ１とＢＬ２につながるメモリセルＭ１，Ｍ２等をしきい値を高い状態で残しておくことにより、例えばＭ１のメモリセルの読み出しが正常に行なえるようになる。
尚、メモリセルＭ１，Ｍ２のデータは冗長回路１２Ｃに代替して格納されている。
【００６０】
Ｍ０の読み出しでは、Ｍ１がしきい値が高い状態なので、図１２で示したＢＬ３のビット線電圧の影響はなく、ＢＬ１の電位は上昇せずにセンス可能で、データは正常なものが得られる。また、Ｍ３を読み出す時、Ｍ２のメモリセルのしきい値が高い状態なので、ＢＬ３の電圧は低下せず、データを正常にセンス可能である。
【００６１】
以上説明したようにビット線オープンの不良が生じた時、メモリセル４のしきい値を高い状態とせずに単に冗長回路１２Ｃを使用する場合より、冗長のために置き換えに必要なビット線数は半分になる。
【００６２】
次にビット線ＢＬ３とＢＬ４間のショートの欠陥が発生した場合について図３を用いて説明する。この場合では、図３に示すように、ＢＬ２、ＢＬ３、ＢＬ４につながるメモリセルのしきい値を高い状態としておけばよい。
イレース時にＢＬ３とＢＬ４がショートしているので、ＢＬ３、ＢＬ４には負の電圧が印加され、ＢＬ２、ＢＬ３、ＢＬ４につながるメモリセルをイレースし、しきい値を高い状態とすることが可能である。この場合、ＢＬ２、ＢＬ３、ＢＬ４の３ビットにつながるメモリセルは不良ビットとなる。
他のメモリセルの読み出しは、欠陥による影響なく正常に読み出すことが可能である。
【００６３】
以上説明したように、ビット線間のショートの不良では冗長に必要なビット線は３ビット線で、図１３に示した従来のメモリセルのしきい値を高い状態とせずに単に冗長回路１２Ｂを使用する場合に必要であった４本のビット線と比較して、ビット線が１本少なくなることとなる。
【００６４】
また、ビット線と基板のショートである欠陥が生じた場合について図４を用いて説明する。図４では、図示１３で示しているようなＢＬ２につながるメモリセルをしきい値の高い状態としておくことでのメモリセルＭ３の読み出しを行なう際のＢＬ３の電圧降下は生じず、冗長に必要なビット線は１本でよいこととなる。よって、従来のメモリセルのしきい値を高い状態とせずに単に冗長アレイ１２Ｂを使用する場合に必要であった交換するビット線が２本であった場合に比較して、ビット線を１本少なくできることとなる。
【００６５】
次に不良ビットにつながるメモリセル４のしきい値を高い状態としておく手段を図２より説明する。
イレースは、これまで説明したようにブロック単位で行なわれ、各不良ビット線が存在しても、イレースし、しきい値を高めることができる。しきい値を高い状態でプログラムを行なう場合、例えば、ビット線オーップンのような不良モードがＢＬ２で生じた場合、ＢＬ１とＢＬ２につながるメモリセルをしきい値を高い状態で残しておく必要がある。
【００６６】
プログラム動作について以下説明する。プログラム時、最初に信号ｐｇｏｐを“ｈｉｇｈ”状態、信号ｒｄｅｎを“ｈｉｇｈ”状態、信号ｂｌｓｐ、信号ｐｒｅを“ｌｏｗ”状態とする。これにより、データラッチ回路１３はリセットされ、信号ｐｇｏｐを“ｈｉｇｈ”状態にする。
【００６７】
次にデータのが転送がおこなわれ、この例だと、ｂｉｔｓｅｌ０が“ｈｉｇｈ”状態になり、ラッチ回路ｌａ１にデータがトランスファーされる。一方、ｂｉｔｓｅｌ１、ｂｉｔｓｅｌ２は、ビット線ｂｌ１，ｂｌ２が冗長されるので図示しないマッチ回路からｍｃｄ信号が“ｈｉｇｈ”状態が出力され、図中のｂｉｔｓｅｌ１、ｂｉｔｓｅｌ２は“ｌｏｗ”状態のままに維持される。このとき、冗長回路１３Ｃの方でｂｉｔｓｅｌ１、ｂｉｔｓｅｌ２に対応したｂｉｔｓｅｌが“ｈｉｇｈ”状態になり、データはそちらの方へトランスファーされる。
次に、ｂｉｔｓｅｌ３が“ｈｉｇｈ”状態になり、ラッチ回路ｌａ４にデータがラッチされる。
【００６８】
以上説明した動作により、ｌａ１、ｌａ２は“ｌｏｗ”レベルにデータがラッチされていることになり、プログラムパルス印加時には、ビット線ＢＬ１とＢＬ２にはプログラム阻止電圧が出力され、Ｍ１、Ｍ２はしきい値が高い状態が保たれる。また、ビット線ＢＬ１とＢＬ２にはプログラム阻止電圧を確実に出力することで、消費電力の低減にも寄与する。
【００７０】
このように、不良ビットに隣接するメモリセルをしきい値が高い状態とすることにより、仮想接地アレイ１２での冗長において、誤読み出しが生じるメモリセル数を減少させ、冗長に必要なビット線数を減少させ、レイアウト面積の減少、消費電力の低減を実現する。
【００７１】
〔第２の実施形態〕
第２の実施形態で用いるメモリセルの構造を図５に示す。図５に示すフラッシュメモリは、スプリットゲート型のフラッシュメモリ１４である。
例えば、「Ａ  ５Ｖ−ｏｎｌｙ  １６Ｍ  ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｕｓｅｉｎｇ  ａ  ｃｏｎｔａｃｔｌｅｓｓ  Ａｒｒａｙ  ｏｆ  ｓｏｕｒｃｅ−ｓｉｄｅ  ｉｎｊｅｃｔｉｏｎ  ｃｅｌｌｓ」（１９９５  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐａｅｒｓ，ｐ７８）で示されてものである。セル１４を多ビット書き込み用とする印加電圧を表３に示す。
【００７２】
【表３】
0003574322.tif 000004
【００７３】
プログラム時、各端子の電圧は表３に示すような電圧を印加し、図５に示すソースサイド１６でホットエレクトロンが発生し、フローティングへ電子が注入され、しきい値が高められる。
【００７４】
一方、イレースはドレインサイド１５でＦＮトンネル現象が発生し、フローティングゲート７から電子を引き抜く。リードはソースサイド１６に１Ｖをチャージし、データをリードする方式である。
【００７５】
図６に、フラッシュメモリ１４のアレイ１７を示す。この場合、ビット線ＢＬ０に、メモリセルＭ０のソースサイド１６が接続されている。またアレイ構成は仮想接地型である。これのカラム系の回路を図７に示す。
【００７６】
図７に示す回路の冗長を用いていない場合の動作について述べる。まず初めに、ラッチ回路ｌｂ１にデータをトランスファーする。これは、第１の実施形態で用いた方式と同じである。この時、ｅｒｒｅｓｅｔを“ｈｉｇｈ”状態、ｂｌｓｐを“ｌｏｗ”状態、ｐｇｅｎを“ｌｏｗ”状態、ｅｒｅｎをプログラム電圧レベル（例えば５Ｖ）とする。
次に、Ｖｐｐ端子をプログラム電圧レベル（例えば５Ｖ）まで上げ、続けてｐｇ３をプログラム電圧レベル＋Ｖｔｈ（ｎ−ＭＯＳトランジスタのしきい値）まで上昇させることにより、もし、ラッチ回路ｌｂ１に“ｈｉｇｈ”がラッチされており、セルＭ０をプログラムする場合、ＢＬ０に５Ｖが出力する。この時ＢＬ１は０Ｖで、さらに、ＣＧ０、ＷＬ０をそれぞれ、１２Ｖ、２Ｖとすることにより、セルＭ０に電流が流れ、ソースサイド１６でホットエレクトロンが発生し、セルＭ０のしきい値は上昇する。
【００７７】
一方、ラッチ回路ｌｂ１に“ｌｏｗ”がラッチされており、プログラムを阻止する場合、セルには電流が流れず、しきい値は低い状態が保たれる。
メモリセルＭ０のプログラムが終了すると、次にサイクルではｐｇ３が“ｌｏｗ”状態になり、ｐｇ２が“ｈｉｇｈ”状態でメモリセルＭ１のプログラムを行う。続けてＭ２、Ｍ３の順にプログラム２を行い、全セルのプログラムは上記４サイクルで行う。これは、ソースサイドインジェクションを用いた場合、１セルのプログラムの電流が２０μＡと比較的大きいので１度のサイクルで書き込めるビット数は５１２個程度である（この場合のプログラム電流は合計約１０ｍＡ程度）。
【００７８】
このメモリのイレース方式は、ｅｒｒｅｓｔを“ｌｏｗ”状態、ｂｌｓｐを“ｌｏｗ”状態、ｅｒｅｎを“ｌｏｗ”状態、ｐｇｅｎをイレース電圧レベル（例えば５Ｖ）とする。次に、信号ｄａｔａを“ｈｉｇｈ”状態とし、ｂｉｔｓｅｌを順に“ｈｉｇｈ”レベルとし、“ｈｉｇｈ”をラッチ回路へラッチしていく。終了後、ｐｇ３、ｐｇ２、ｐｇ１、ｐｇ０をイレース電圧レベル＋Ｖｔｈとすることで各ビット線には５Ｖが出力され、ドレインサイド１５から、電子が引き抜かれ、しきい値は低下する。またリードの方式は基本的には、第１の実施の形態で示した方法と同じである。
【００７９】
次に、アレイ１７内にビット線不良が存在し、冗長を用いた場合について述べる。例えば、メモリＭ０にデータ“０”（プログラム）、Ｍ４がデータ“１”（プログラム阻止）、ＢＬ２がｏｐｅｎ状態であるとする。これにより、メモリセルＭ１、Ｍ２及びＢＬ１、ＢＬ２につながるメモリセルは全てしきい値の高い状態とする。
最初に、ラッチ回路にデータをトランスファーする。この場合、ｄａｔａ線は“ｈｉｇｈ”レベル、ｂｉｔｓｅｌ０が“ｈｉｇｈ”レベルになる。これにより、ラッチ回路ｌａ：０には“ｈｉｇｈ”レベルがラッチされる。
次に、ＢＬ１は、冗長され、置き換えられているので、図示しないマッチ回路でデータがマッチされ、ｍｃｄが“ｈｉｇｈ”レベルで、カラムデコーダ１０がｄｉｓａｂｌｅになり、ｂｉｔｓｅｌ１は“ｌｏｗ”となる。
【００８０】
一方、この時、図示しない冗長用のデコーダではｂｉｔｓｅｌが選択され、それに対応するラッチ回路ｌｂにデータがラッチされる。ＢＬ２のものでも同様の動作が繰り返される。ＢＬ３は冗長されていないので、ｌｂ３にはデータがトランスファーされる。続けて、プログラムパルスを印加する。この動作については、冗長がない場合に説明した動作と同じなのでここでは説明しない。この時、冗長されたＢＬ１、ＢＬ２は０Ｖが出力され、プログラムがされないようになる。
【００８１】
一方、イレースは、最初に、しきい値の低いセルのしきい値を高める動作を行う。この動作は通常の方式ではホットエレクトロンを用いる方式で行うが、本発明では、チャネル層からＦＮトンネル現象を用いてフローティングゲート７に電子を注入し、しきい値を高める手法を用いる。これは、ｐｇ０、ｐｇ１、ｐｇ２、ｐｇ３、ｐｒｅを“ｌｏｗ”レベル状態とし、全てのコントロールゲート５を１８Ｖ程度まで高めることにより達成可能である。これにより、例え、前記したビット線オープン、ショートのようなビット線欠陥が生じたとしても、全てのメモリセルのしきい値を高めることが出来る。
【００８２】
つぎに、ｅｒｒｅｓｅｔを“ｌｏｗ”としてラッチ回路１３Ｂのデータを全て“ｌｏｗ”レベルとする。次に、ｄａｔａを“ｈｉｇｈ”レベルとして、ｂｉｔｓｅｌ０を“ｈｉｇｈ”レベルになり、ｌｂ０には“ｈｉｇｈ”がラッチされる。
一方、ＢＬ１は冗長されているので、図示しないマッチ回路でｍｃｄが“ｈｉｇｈ”レベルとなり、カラムデコーダ１０はオープンしないのでｌａ：１は“ｌｏｗ”レベルが保たれる。
一方冗長用のカラムデコーダ回路                  では“ｈｉｇｈ”レベルとなり、“ｈｉｇｈ”レベルがラッチされる。またＢＬ２についても同様で、ＢＬ３では冗長が用いられていないので“ｈｉｇｈ”レベルがラッチされる。
つぎに、イレースパルスをビット線に印加する。この方法は冗長がない場合と同じ動作である。異なる点は、冗長されているビット線はフローティング状態で、イレースされない。したがって、Ｍ１とＭ２はしきい値の高い状態が保たれる。
【００８３】
リードは、基本的に実施例１で述べた方式と同じであり、上記示したように不良ビット線につながるメモリセルをしきい値の高い状態とすることで冗長用のビット線数を減少でき、冗長アレイの面積を減少させることが可能である。
以上説明した第２の実施形態によっても、第１実施の形態と同様な効果を得ることができる。
【００８４】
なお、前記の実施の形態では本発明の好適例を説明したが、本発明はこれに限定するものではないことはもちろんである。
例えば仮想接地型のフラッシュメモリであれば本発明の効果を得ることができるものであり、そのタイプを限定するものではない。
また、前記の実施の形態の説明中では説明の便宜上列線、行線等を限定して説明しているがそれに限定するものではないことはもちろんである。
【００８５】
【発明の効果】
以上説明した通り、本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリの欠陥列線による影響を最小限に減らすことができるので、冗長用浮遊ゲート電界効果トランジスタ列数を減少させ、チップ面積を減少させることができる。さらにコストの低減を図ることができる。
【００８６】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線オープンの欠陥が生じた場合に、従来のメモリのしきい値を高めずに単に冗長用浮遊ゲート電界効果トランジスタ列を用いる場合にくらべ半数の冗長用浮遊ゲート電界効果トランジスタ列で対応可能となった。
【００８７】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線間ショートの欠陥が生じた場合に、従来のメモリのしきい値を高めずに単に冗長用浮遊ゲート電界効果トランジスタ列を用いる場合にくらべ３／４の数の冗長用浮遊ゲート電界効果トランジスタ列で対応可能となった。
【００８８】
本発明によれば、仮想接地型のアレイを有する不揮発性半導体メモリに列線と基板間ショートの欠陥が生じた場合に、従来のメモリのしきい値を高めずに単に冗長用浮遊ゲート電界効果トランジスタ列を用いる場合にくらべ１／２の数の冗長用浮遊ゲート電界効果トランジスタ列で対応可能となった。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る仮想接地メモリアレイのビット線オープンの欠陥の場合の説明図である。
【図２】本発明の第１の実施形態に係る仮想接地メモリアレイの一部を示す回路図である。
【図３】本発明の第１の実施形態に係る仮想接地メモリアレイのビット線間のショートの欠陥の場合の説明図である。
【図４】本発明の第１の実施形態に係る仮想接地メモリアレイのビット線と基板間のショートの欠陥の場合の説明図である。
【図５】本発明の第２の実施形態に係るフラッシュメモリの断面図である。
【図６】本発明の第２の実施形態に係る仮想接地メモリアレイの説明図である。
【図７】本発明の第２の実施形態に係る仮想接地メモリアレイの一部を示す回路図である。
【図８】ＡＣＴ型フラッシュメモリの断面図である。
【図９】ＡＣＴ型フラッシュメモリのしきい値電圧の説明図である。
【図１０】仮想接地メモリアレイの欠陥及び処理サイクルの説明図である。
【図１１】ＮＯＲ型フラッシュメモリアレイの一部を示す回路図である。
【図１２】ＡＣＴ型フラッシュメモリアレイのビット線オップンの欠陥が生じた場合のセルへの影響の説明図である。
【図１３】ＡＣＴ型フラッシュメモリアレイのビット線間のショートの欠陥が生じた場合のセルへの影響の説明図である。
【図１４】ＡＣＴ型フラッシュメモリアレイのビット線と基板間のショートの欠陥が生じた場合のセルへの影響の説明図である。
【符号の説明】
２  ドレイン
３    ソース
４  制御ゲート
５  コントロールゲート
６  層間絶縁膜
７  フローティングゲート
８  トンネル酸化膜
１２  仮想接地型のアレイ
１２Ｂ  冗長アレイ
１２Ｃ  冗長アレイ回路
【図１】
0003574322.tif 000005
【図２】
0003574322.tif 000006
【図３】
0003574322.tif 000007
【図４】
0003574322.tif 000008
【図５】
0003574322.tif 000009
【図６】
0003574322.tif 000010
【図７】
0003574322.tif 000011
【図８】
0003574322.tif 000012
【図９】
0003574322.tif 000013
【図１０】
0003574322.tif 000014
【図１１】
0003574322.tif 000015
【図１２】
0003574322.tif 000016
【図１３】
0003574322.tif 000017
【図１４】
0003574322.tif 000018