(57)【特許請求の範囲】
【請求項１】
データを記憶するためのリフレッシュが必要なメモリセルを含み、リフレッシュ領域が異なる複数のセルフリフレッシュモードを有する半導体記憶装置を検査する方法であって、
セルフリフレッシュモード時に生成されるリフレッシュカウントアドレスを用いて前記メモリセルに所定のデータを書き込み、前記各モードで設定された領域のみに、前記所定のデータが書き込まれているかをチェックすることにより、前記各モードで設定された領域のみがリフレッシュされているかを検査することを特徴とする半導体記憶装置の検査方法。
【請求項２】
データを記憶するためのリフレッシュが必要なメモリセルを含み、リフレッシュ領域が異なる複数のセルフリフレッシュモードを有する半導体記憶装置を検査する方法であって、
セルフリフレッシュモード時に生成されるリフレッシュカウントアドレスを用いて前記メモリセルから所定のデータを読み出し、前記各モードで設定された領域のみから、前記所定のデータが読み出されているかをチェックすることにより、前記各モードで設定された領域のみがリフレッシュされているかを検査することを特徴とする半導体記憶装置の検査方法。
【請求項３】
データを記憶するためのリフレッシュが必要な複数のメモリセルと、前記メモリセルとデータ線にトランジスタを介して接続されたセンスアンプとを含み、リフレッシュ領域が異なる複数のセルフリフレッシュモードを有する半導体記憶装置であって、
セルフリフレッシュ時に、内部で行う１回のリフレッシュごとに、ロウ制御信号を活性化してロウ制御を開始した後、前記ロウ制御信号を非活性化してロウ制御を終了する処理を、通常動作時には、ロウ制御開始から一定時間遅延後に行い、テストモードのライト時には、前記データ線から前記センスアンプへの書き込みが終了し、前記トランジスタにより前記センスアンプと前記データ線との接続が解除された一定時間後に行わせるセルフリフレッシュ制御回路を備えたことを特徴とする半導体記憶装置。
【請求項４】
データを記憶するためのリフレッシュが必要な複数のメモリセルと、前記メモリセルとデータ線にトランジスタを介して接続されたセンスアンプとを含み、リフレッシュ領域が異なる複数のセルフリフレッシュモードを有する半導体記憶装置であって、
セルフリフレッシュ時に、内部で行う１回のリフレッシュごとに、ロウ制御信号を活性化してロウ制御を開始した後、前記ロウ制御信号を非活性化してロウ制御を終了する処理を、通常動作時には、ロウ制御開始から一定時間遅延後に行い、テストモードのリード時には、前記センスアンプから前記データ線への読み出しが終了し、前記トランジスタにより前記センスアンプと前記データ線との接続が解除された一定時間後に行わせるセルフリフレッシュ制御回路を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを記憶するためのリフレッシュが必要なメモリセルを含む半導体記憶装置、特にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）およびそのセルフリフレッシュ動作を検査する方法に関する。
【０００２】
【従来の技術】
メモリセルがコンデンサによって形成されているＤＲＡＭにおいては、ある時間経過すると、電荷としてメモリセルに保持されているデータがリーク電流により失われてしまう。従って、メモリセルが保持するデータを書き直して維持するために、リフレッシュ動作を行う必要がある。ＤＲＡＭにおけるリフレッシュ動作は、複数のメモリセルがマトリクス状に構成されたメモリセルアレイにおいて、１行分のワード線を選択した後に、そのワード線上のすべてのメモリセルについて読み出し・増幅・再書き込みを行う動作を、全ワード線に対して順次行うことにより実現される。
【０００３】
ＤＲＡＭのリフレッシュ動作としては、メモリセルに対するデータの読み出し／書き込みといったランダムアクセス動作中に割り込んで行われるリフレッシュ動作と、ＤＲＡＭがランダムアクセス動作中でなくデータ保持モードである期間、例えばマイコンが待機時（スリープモード等）に行われるセルフリフレッシュと呼ばれるリフレッシュ動作とがある。後者のセルフリフレッシュ時には、ＤＲＡＭは、内部のタイマーが自動的に生成したリフレッシュ要求信号に応じて、内蔵されたリフレッシュアドレスカウンタの出力信号を行アドレスとしてリフレッシュを行うことにより、外部から制御信号を与えなくても一定の周期でリフレッシュ動作が継続して行われる。
【０００４】
ＤＲＡＭを使用するシステムによっては、セルフリフレッシュ時にデータ保持が必要なメモリ領域が、全領域でなく、一部の領域だけでよい場合がある。このような場合にも全領域のリフレッシュを行うと、消費電流が多くなるので、外部からの設定により、セルフリフレッシュ時に行うリフレッシュ領域を全領域以外の一部の領域分に変更できるＤＲＡＭがある。このようなＤＲＡＭのセルフリフレッシュ動作を検査する従来の方法について、以下に説明する。
【０００５】
図９は、２つのテスト用外部モード信号ＴＳＭ０、ＴＳＭ１により、リフレッシュ領域が、全メモリ領域、全メモリ領域の１／２、全メモリ領域の１／４、全メモリ領域の１／８である４つのモードに切り替えられるＤＲＡＭにおいて、全メモリ領域の１／２のセルフリフレッシュ動作の検査における各部信号のタイミングチャートである。
【０００６】
図９において、最初に、ＤＲＡＭテスト信号ＤＴを論理「Ｈ」にして、テストモードに設定し、全メモリの１／２の領域に所定のデータを書き込む。
【０００７】
次に、テスト用セルフリフレッシュ制御信号／ＴＳＲＣを論理「Ｌ」にして、メモリデータ保持時間（＝ｔ）以上、全メモリの１／２の領域のみをリフレッシュする。この時のセルフリフレッシュ動作について、図８および図１０を用いて説明する。図８は、セルフリフレッシュ制御回路５０’の回路図で、図１０は、図９のセルフリフレッシュ動作における図８の各部信号のタイミングチャートである。
【０００８】
まず、テスト用外部モード信号ＴＳＭ０を論理「Ｈ」に、テスト用外部モード信号ＴＳＭ１を論理「Ｌ」にして、セルフリフレッシュ時のリフレッシュ領域を全メモリ領域の１／２の領域に設定して、テスト用セルフリフレッシュ制御信号／ＴＳＲＣを論理「Ｈ」から論理「Ｌ」にすると、テスト用セルフリフレッシュ制御信号／ＴＳＲＣを反転させて遅延させた信号ＲＳＬＦＤが論理「Ｈ」になると、発振回路５１が発振を開始する。
【０００９】
テスト用外部モード信号ＴＳＭ１が論理「Ｌ」であるので、発振回路５１の出力信号ＯＳＣを、分周回路５２で２分周した信号ＯＳＣ２が、セレクタ５４で選択され、短パルス発生回路５５に入力される。短パルス発生回路５５は、ＯＳＣ２の立ち上がりエッジを検出して、短パルスであるセルフリフレッシュセット信号ＳＲＳを生成して、セットリセット回路５６をセットする。この時、セットリセット回路５６の出力信号であるセルフリフレッシュフラグＳＲＦが論理「Ｈ」になるため、内部ロウ制御信号ＩＲＡＳが論理「Ｈ」に設定され、ロウアドレスとしてリフレッシュアドレスが選択され、センスアンプによりワード線で選択されたメモリセルのデータがビット線に増幅されて出力され、メモリセルに再書き込みされる。
【００１０】
その後、セルフリフレッシュフラグＳＲＦを遅延回路５７で遅延した信号であるセルフリフレッシュリセット信号ＳＲＲで、セットリセット回路５６がリセットされ、セルフリフレッシュフラグＳＲＦが論理「Ｌ」となるため、内部ロウ制御信号ＩＲＡＳが論理「Ｌ」に設定され、ワード線が非選択になり、ビット線がプリチャージされる。
【００１１】
このような動作が、ＯＳＣ２の立ち上がりごとに繰り返されて、テスト用セルフリフレッシュ制御信号／ＴＳＲＣが論理「Ｌ」である間、全メモリの１／２の領域がリフレッシュされる。
【００１２】
その後すぐに、図９に示すように、最初に書き込んだ全メモリの１／２の領域のデータを読み出し、リフレッシュ動作が正常で、データが破壊されてないかどうかをチェックする。
【００１３】
以上と同じような検査を、リフレッシュ領域が、全メモリ領域であるモード、全メモリ領域の１／４であるモード、全メモリ領域の１／８であるモードに設定して繰り返して行う。
【００１４】
【発明が解決しようとする課題】
かかる従来のＤＲＡＭの検査方法では、正しくリフレッシュされてない場合の不良を検出するために、セルフリフレッシュ動作の検査を、メモリセルのデータ保持時間以上の長い時間、しかもセルフリフレッシュの各モード毎に計４回行うため、多くの検査時間を要する、という問題があった。
【００１５】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、リフレッシュ領域が異なるセルフリフレッシュ動作の検査に要する時間を短縮した半導体記憶装置およびその検査方法を提供することにある。
【００１６】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置の検査方法は、データを記憶するためのリフレッシュが必要なメモリセルを含み、リフレッシュ領域が異なる複数のセルフリフレッシュモードを有する半導体記憶装置を検査する方法であって、セルフリフレッシュモード時に生成されるリフレッシュカウントアドレスを用いてメモリセルに所定のデータを書き込み、各モードで設定された特定の領域のみに、所定のデータが書き込まれているかをチェックすることにより、各モードで設定された特定の領域のみがリフレッシュされているかを検査することを特徴とする。
【００１７】
この構成によれば、全メモリ領域以外のセルフリフレッシュモードの検査では、メモリセルのデータ保持時間以上の間、ライトテスト動作を行わせて検査する必要がなく、各モードで設定された特定の領域についてのみライトテスト動作の検査を行えばよいので、検査時間を短縮することができる。
【００１８】
前記の目的を達成するため、本発明に係る第２の半導体記憶装置の検査方法は、データを記憶するためのリフレッシュが必要なメモリセルを含み、リフレッシュ領域が異なる複数のセルフリフレッシュモードを有する半導体記憶装置を検査する方法であって、セルフリフレッシュモード時に生成されるリフレッシュカウントアドレスを用いてメモリセルから所定のデータを読み出し、各モードで設定された特定の領域のみから、所定のデータが読み出されているかをチェックすることにより、各モードで設定された特定の領域のみがリフレッシュされているかを検査することを特徴とする。
【００１９】
この構成によれば、全メモリ領域以外のセルフリフレッシュモードの検査では、メモリセルのデータ保持時間以上の間、リードテスト動作を行わせて検査する必要がなく、各モードで設定された特定の領域についてのみリードテスト動作の検査を行えばよいので、検査時間を短縮することができる。
【００２０】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置は、データを記憶するためのリフレッシュが必要な複数のメモリセルと、前記メモリセルとデータ線にトランジスタを介して接続されたセンスアンプとを含み、リフレッシュ領域が異なる複数のセルフリフレッシュモードを有する半導体記憶装置であって、セルフリフレッシュ時に、内部で行う１回のリフレッシュごとに、ロウ制御信号（ＩＲＡＳ）を活性化（論理「Ｈ」に）してロウ制御を開始した後、ロウ制御信号を非活性化（論理「Ｌ」に）してロウ制御を終了する処理を、通常動作時には、ロウ制御開始から一定時間遅延後に行い、テストモードのライト時には、接続イネーブル信号（ＴＧＥＮ）が非活性化（論理「Ｌ」に）され、データ線からセンスアンプへの書き込みが終了し、トランジスタによりセンスアンプとデータ線との接続が解除された一定時間後に行わせるセルフリフレッシュ制御回路を備えたことを特徴とする。
【００２１】
従来はセルフリフレッシュ時には、メモリセルへのデータの書き込みができなかったが、上記第１の半導体記憶装置の構成によれば、セルフリフレッシュモード時に生成されるリフレッシュアドレスを用いてメモリに所定のデータを書き込むことができ、セルフリフレッシュ時に全メモリ領域にデータが書き込まれる回数以上、リフレッシュアドレスでメモリへの連続書き込みを行い、特定の限定された領域にしかデータが書き込まれないことをチェックする検査が可能になった。
【００２２】
この検査を行うことで、メモリセルのデータ保持時間以上の間、セルフリフレッシュを行う検査をしなくても、セルフリフレッシュ時に、限定された領域のみがリフレッシュされているかの検査ができ、検査時間を短縮することができる。
【００２３】
前記の目的を達成するため、本発明に係る第２の半導体記憶装置は、データを記憶するためのリフレッシュが必要な複数のメモリセルと、前記メモリセルとデータ線にトランジスタを介して接続されたセンスアンプとを含み、リフレッシュ領域が異なる複数のセルフリフレッシュモードを有する半導体記憶装置であって、セルフリフレッシュ時に、内部で行う１回のリフレッシュごとに、ロウ制御信号（ＩＲＡＳ）を活性化（論理「Ｈ」に）してロウ制御を開始した後、ロウ制御信号を非活性化（論理「Ｌ」に）してロウ制御を終了する処理を、通常動作時には、ロウ制御開始から一定時間遅延後に行い、テストモードのリード時には、接続イネーブル信号（ＴＧＥＮ）が非活性化（論理「Ｌ」に）され、センスアンプからデータ線への読み出しが終了し、トランジスタによりセンスアンプとデータ線との接続が解除された一定時間後に行わせるセルフリフレッシュ制御回路を備えたことを特徴とする。
【００２４】
従来はセルフリフレッシュ時には、メモリセルのデータの読み出しができなかったが、上記第２の半導体記憶装置の構成によれば、セルフリフレッシュモード時に生成されるリフレッシュアドレスを用いてメモリのデータの読み出しができ、セルフリフレッシュ時に全メモリ領域のデータを読み出すのに必要な回数以上、リフレッシュアドレスでメモリへの連続読み出しを行い、特定の限定された領域のデータしか読み出されないことをチェックする検査が可能になった。
【００２５】
この検査を行うことで、メモリセルのデータ保持時間以上の間、セルフリフレッシュを行う検査をしなくても、セルフリフレッシュ時に、限定された領域のみがリフレッシュされているかの検査ができ、検査時間を短縮することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。なお、以下の実施形態では、外部からの設定により、セルフリフレッシュ時のリフレッシュ領域をメモリ全領域、全領域の１／２、全領域の１／４に設定できるＤＲＡＭを例に挙げて、そのセルフリフレッシュ時の検査方法について説明する。
【００２７】
図１は、本発明の一実施形態に係るＤＲＡＭおよびマイクロコンピュータ（μＣＯＭ）を用いた検査回路の構成例を示す回路ブロック図である。
【００２８】
第１に、図１のＤＲＡＭ９００のリフレッシュ領域がメモリ全領域であるモードでのセルフリフレッシュ動作の検査方法について説明する。
【００２９】
最初に、図４のタイミングチャートに示すように、ＤＲＡＭテスト信号ＤＴを論理「Ｈ」レベルにして、テスト用信号を選択し、全メモリ領域に所定のデータを書き込む。
【００３０】
次に、テスト用外部モード信号ＴＳＭ０を論理「Ｈ」に、またテスト用外部モード信号ＴＳＭ１を論理「Ｌ」にして、テスト用セルフリフレッシュ制御信号／ＴＳＲＣを論理「Ｌ」にして、メモリデータ保持時間（＝ｔ）以上、全メモリの領域をリフレッシュする。この時、図３に示すセルフリフレッシュ制御回路５０からのセルフリフレッシュフラグＳＲＦにより、図８の従来のセルフリフレッシュ制御回路５０’と同様にして、内部ロウ制御信号ＩＲＡＳが生成され、セルフリフレッシュモード信号ＳＲＭＯＤＥが論理「Ｈ」の間、図１のリフレッシュカウンタ１７によりワード線を選択して、全メモリ領域を時間ｔ以上の間リフレッシュを行う。
【００３１】
第２に、リフレッシュ領域がメモリ全領域の１／４である場合の検査方法の第１の実施形態について説明する。
【００３２】
最初に、全メモリ領域に「１」のデータを書き込む。その動作について、図１、図２、図３及び図５を用いて説明する。図２は、図１のメモリコア部８００の内部構成を示す回路ブロック図で、図５は、通常のライトテスト動作時における各部信号のタイミングチャートである。
【００３３】
ＤＲＡＭテスト信号ＤＴを論理「Ｈ」レベルに設定して、ＤＲＡＭ９００をテストモードにする。
【００３４】
時間ｔ０において、テスト用リセット信号ＴＲＳが論理「Ｈ」であるので、ＤＲＡＭ９００は初期状態にある。
【００３５】
時間ｔ１において、テスト用リセット信号ＴＲＳは論理「Ｌ」であるので、通常のライトテストが活性化される。
【００３６】
時間ｔ２において、論理「Ｌ」レベルのテスト用ロウ制御信号／ＴＲＡＳがラッチ回路１３でラッチされ、内部ロウ制御信号ＩＲＡＳが論理「Ｈ」レベルに設定され、ラッチ１１で、テスト用ロウアドレスＴＲＡＤＲの「０」がラッチされる。ＩＲＡＳが論理「Ｈ」レベルになると、ロウプリデコーダ１４及び図２のロウデコーダ１００で、ラッチされたロウアドレス（＝０）がデコードされ、第１メモリセルブロック２００のワード線ＷＬ０が選択され論理「Ｈ」レベルになる。
【００３７】
時間ｔ３において、テスト用コラムアドレスＴＣＡＤＲの「０」がラッチ１６でラッチされる。テストクロックＴＣＬＫの立ち上がりで、テスト用コラム制御信号／ＴＣＡＳが論理「Ｌ」、テスト用ライト制御信号／ＴＷＥが論理「Ｌ」であるので、コラム制御回路１５の出力信号であるＷＥ０が論理「Ｈ」になった後、ビット線とデータ線の接続イネーブル信号ＴＧＥＮが論理「Ｈ」になり、ラッチしたロウアドレスが「０」であるので、第１センスアンプ列２０４が選択され、ビット線とデータ線の接続用のＮＭＯＳトランジスタのゲート信号ＴＧ０が論理「Ｈ」になり、このＮＭＯＳトランジスタがオンして、入力データラッチ１０１でラッチされたテスト用入力データＴＤＩＮ（７：０）が、データ線ＤＬ７〜ＤＬ０に接続されたセンスアンプにより、ビット線ＢＬ７〜ＢＬ０を介してワード線ＷＬ０で選択されたメモリセルに書き込まれる。
【００３８】
時間ｔ４において、接続イネーブル信号ＴＧＥＮが論理「Ｌ」になり、データ線ＤＬ７〜ＤＬ０、反転データ線／ＤＬ７〜／ＤＬ０とセンスアンプの接続が解除されると、ＩＲＡＳリセット信号ＩＲＡＳＲＳが論理「Ｈ」になり、ラッチ１３がリセットされ内部ロウ制御信号ＩＲＡＳが論理「Ｌ」になる。ＩＲＡＳが論理「Ｌ」になるとワード線が非選択（ＷＬ０＝「Ｌ」）になり、ビット線ＢＬ７〜ＢＬ０、反転ビット線／ＢＬ７〜／ＢＬ０が基準電位にプリチャージされる。
【００３９】
時間ｔ５においては、テスト用ロウアドレスＴＲＡＤＲが「１」になる以外は、時間ｔ２の動作と同じである。
【００４０】
このようなデータ「１」のライト動作が繰り返され、第１メモリセルブロック２００、第２メモリセルブロック２０１、第３メモリセルブロック２０２、第４メモリセルブロック２０３の全メモリセル領域にデータ「１」が書き込まれる。
【００４１】
次に、セルフリフレッシュ時に生成されるリフレッシュアドレスを用いてメモリに「０」のデータを書き込む動作について、図６のタイミングチャートを用いて説明する。
【００４２】
まず、セルフリフレッシュテスト信号ＳＲＴを論理「Ｈ」に、テスト用外部モード信号ＴＳＭ０を論理「Ｌ」に、テスト用外部モード信号ＴＳＭ１を論理「Ｈ」にして、セルフリフレッシュ時のリフレッシュ領域のモードを全領域の１／４（第４メモリセルブロック２０３）に設定する。
【００４３】
時間ｔ０において、テスト用リセット信号を論理「Ｈ」にして、リフレッシュカウンタ１７をリセットする。
【００４４】
時間ｔ２において、テスト用セルフリフレッシュ制御信号を論理「Ｈ」から「Ｌ」にして、セルフリフレッシュ制御回路５０からのセルフリフレッシュモード信号ＳＲＭＯＤＥが論理「Ｈ」になると、リフレッシュカウンタ１７のカウンタ値（上位２ビット）ＣＮＴ（ｓ＋２：ｓ＋１）が論理「Ｈ」に固定され（カウンタ値＝「３」）、セルフリフレッシュフラグＳＲＦが論理「Ｈ」、よって内部ロウ制御信号ＩＲＡＳが論理「Ｈ」になり、ロウアドレスとしてリフレッシュアドレスが選択され、ロウプリデコーダ１４及び図２のロウデコーダ１００で、第４メモリセルブロック２０３のワード線ＷＬ０が選択され論理「Ｈ」になる。
【００４５】
時間ｔ３において、テスト用コラムアドレスＴＣＡＤＲの「０」がラッチ回路１６でラッチされる。テストクロックＴＣＬＫの立ち上がりで、テスト用コラム制御信号／ＴＣＡＳが論理「Ｌ」、テスト用ライト制御信号／ＴＷＥが論理「Ｌ」であるので、コラム制御回路１５の出力信号であるＷＥ０が論理「Ｈ」になった後、ビット線とデータ線の接続イネーブル信号ＴＧＥＮが論理「Ｈ」になり、ロウアドレスの上位２ビットが論理「Ｈ」なので、第４センスアンプ列２０７が選択され、ビット線とデータ線の接続用のＮＭＯＳトランジスタのゲート信号ＴＧ３が論理「Ｈ」になり、このＮＭＯＳトランジスタがオンして、入力データラッチ１０１でラッチされたテスト用入力データＴＤＩＮ（７：０）（全て「０」）が、データ線ＤＬ７〜ＤＬ０に接続されたセンスアンプにより、ビット線ＢＬ７〜ＢＬ０を介してワード線ＷＬ０で選択されたメモリセルに書き込まれる。
【００４６】
時間ｔ４において、接続イネーブル信号ＴＧが論理「Ｌ」になり、データ線ＤＬ７〜ＤＬ０、反転データ線／ＤＬ７〜／ＤＬ０とセンスアンプとの接続が解除されると、ＩＲＡＳリセット信号ＩＲＡＳＲＳが論理「Ｈ」になる。ここで、セルフリフレッシュ制御回路５０内のセットリセット回路５６のリセット入力端子（Ｒ）には、セルフリフレッシュテスト時には、セレクタ５８により、ＩＲＡＳリセット信号ＩＲＡＳＲＳが選択されて入力されるため、この時、セットリセット回路５６がリセットされ、セットリセット回路５６の出力信号であるセルフリフレッシュフラグＳＲＦが論理「Ｌ」になり、よって内部ロウ制御信号ＩＲＡＳが論理「Ｌ」になる。ＩＲＡＳが論理「Ｌ」になるとワード線が非選択（ＷＬ０＝「Ｌ」）になり、ビット線ＢＬ７〜ＢＬ０、反転ビット線／ＢＬ７〜／ＢＬ０が基準電位にプリチャージされる。
【００４７】
時間ｔ５においては、リフレッシュカウンタ１７のカウンタ値の下位１ビットＣＮＴ（ｓ：０）が「１」になり、ワード線ＷＬ１が選択される以外は、時間ｔ２の動作と同じである。
【００４８】
このようなデータ「０」のライト動作が繰り返され、第４メモリセルブロック２０３のメモリセル領域のみにデータ「０」が書き込まれる。
【００４９】
次に、第４メモリセルブロック２０３のメモリセル領域のみにデータ「０」が書き込まれているかをチェックするために、第４メモリセルブロック２０３のメモリセルからはデータ「０」が読み出され、第１メモリセルブロック２００〜第３メモリセルブロック２０２からは、データ「１」が読み出されることをチェックする（通常のリードテスト動作）。
【００５０】
時間ｔ０ｒにおいて、図５の時間ｔ２と同じ動作で、第１メモリセルブロック２００のワード線ＷＬ０が選択され論理「Ｈ」になる。
【００５１】
時間ｔ１ｒにおいて、テスト用コラムアドレスＴＣＡＤＲの「０」がラッチ１６でラッチされる。テストクロックＴＣＬＫの立ち上がりで、テスト用コラム制御信号／ＴＣＡＳが論理「Ｌ」で、テスト用ライト制御信号／ＴＷＥが論理「Ｈ」であるので、コラム制御回路１５の出力信号である接続イネーブル信号ＴＧＥＮが論理「Ｈ」になり、ラッチされたロウアドレスが「０」で、第１センスアンプ列２０４が選択されるため、ビット線とデータ線の接続用のＮＭＯＳトランジスタのゲート信号ＴＧ０が論理「Ｈ」になり、このＮＭＯＳトランジスタオンする。そのため、ワード線ＷＬ０で選択されたメモリセルの読み出しデータが、センスアンプで増幅されデータ線ＤＬ７〜ＤＬ０に出力され、そのデータがリードアンプ３００で増幅され、出力データラッチ４００でラッチされ、テスト用出力データＴＤＯＵＴ（７：０）となる。
【００５２】
ｔ２ｒにおいて、接続イネーブル信号ＴＧＥＮが論理「Ｌ」になり、データ線ＤＬ７〜ＤＬ０、反転データ線／ＤＬ７〜／ＤＬ０とセンスアンプとの接続が解除されると、ＩＲＡＳリセット信号ＩＲＡＳＲＳが論理「Ｈ」になり、ラッチ回路１３がリセットされ、内部ロウ制御信号ＩＲＡＳが論理「Ｌ」になる。ＩＲＡＳが論理「Ｌ」になるとワード線が非選択（ＷＬ０＝「Ｌ」）になり、ビット線ＢＬ７〜ＢＬ０、反転ビット線／ＢＬ７〜／ＢＬ０が基準電位にプリチャージされる。
【００５３】
時間ｔ３ｒにおいては、テスト用ロウアドレスＴＲＡＤＲが「１」になる以外は、時間ｔ１ｒの動作と同じである。
【００５４】
このようなリード動作が繰り返され、第４メモリセルブロック２０３のメモリセルからはデータ「０」が読み出され、第１メモリセルブロック２００〜第３メモリセルブロック２０２からは、データ「１」が読み出されることをチェックできる。
【００５５】
以下では、リフレッシュ領域がメモリ全領域の１／４である場合の検査方法の第２の実施形態について説明する。
【００５６】
まず、図５と同様のタイミングで、第１メモリセルブロック２００〜第３メモリセルブロック２０２には、データ「１」を書いて、第４メモリセルブロック２０３には、データ「０」を書き込む。
【００５７】
次に、セルフリフレッシュ時に生成されるリフレッシュアドレスを用いてメモリデータを読み出す動作について、図７を用いて説明する。図７は、セルフリフレッシュモードでのリードテスト動作における各部信号のタイミングチャートである。
【００５８】
まず、セルフリフレッシュテスト信号ＳＲＴを論理「Ｈ」に、テスト用外部モード信号ＴＳＭ０を論理「Ｌ」、テスト用外部モード信号ＴＳＭ１を論理「Ｈ」にして、セルフリフレッシュ時のリフレッシュ領域を全領域の１／４（第４メモリセルブロック２０３）に設定する。
【００５９】
時間ｔ０において、テスト用リセット信号ＴＲＳを論理「Ｈ」にして、リフレッシュカウンタ１７をリセットする。
【００６０】
時間ｔ２において、テスト用セルフリフレッシュ制御信号／ＴＳＲＣを論理「Ｈ」から「Ｌ」にして、セルフリフレッシュ制御回路５０からのセルフリフレッシュモード信号ＳＲＭＯＤＥが論理「Ｈ」になると、リフレッシュカウンタ１７リフレッシュカウンタ１７のカウンタ値（上位２ビット）ＣＮＴ（ｓ＋２：ｓ＋１）が論理「Ｈ」に固定され（カウンタ値＝「３」）、セルフリフレッシュフラグＳＲＦが論理「Ｈ」、よって内部ロウ制御信号ＩＲＡＳが論理「Ｈ」になり、ロウアドレスとしてリフレッシュアドレスが選択され、ロウプリデコーダ１４及び図２のロウデコーダ１００で、第４メモリセルブロック２０３のワード線ＷＬ０が選択され論理「Ｈ」になる。
【００６１】
時間ｔ３において、テスト用コラムアドレスＴＣＡＤＲの「０」がラッチ回路１６でラッチされる。テストクロックＴＣＬＫの立ち上がりで、テスト用コラム制御信号／ＴＣＡＳが論理「Ｌ」、テスト用ライト制御信号／ＴＷＥが論理「Ｌ」であるので、コラム制御回路１５の出力信号であるＷＥ０が論理「Ｈ」になった後、ビット線とデータ線の接続イネーブル信号ＴＧＥＮが論理「Ｈ」になり、ロウアドレスの上位２ビットが論理「Ｈ」なので、第４センスアンプ列２０７が選択され、ビット線とデータ線の接続用のＮＭＯＳトランジスタのゲート信号ＴＧ３が論理「Ｈ」になり、このＮＭＯＳトランジスタがオンする。そのため、ワード線ＷＬ０で選択されたメモリセルの読み出しデータが、センスアンプで増幅されデータ線ＤＬ７〜ＤＬ０に出力されて、そのデータがリードアンプ３００で増幅され、出力データラッチ４００でラッチされて、テスト用出力データＤＯＵＴ（７：０）となる。
【００６２】
時間ｔ４において、接続イネーブル信号ＴＧＥＮが論理「Ｌ」になり、データ線ＤＬ７〜ＤＬ０、反転データ線／ＤＬ７〜／ＤＬ０とセンスアンプとの接続が解除されると、ＩＲＡＳリセット信号ＩＲＡＳＲＳが論理「Ｈ」になる。セルフリフレッシュ制御回路５０内のセットリセット回路５６のリセット入力端子（Ｒ）には、テスト時には、ＩＲＡＳリセット信号ＩＲＡＳＲＳが、セレクタ５８で選択されて入力されるため、この時、セットリセット回路５６がリセットされ、セルフリフレッシュフラグＳＲＦが論理「Ｌ」になり、よって内部ロウ制御信号ＩＲＡＳが論理「Ｌ」になる。ＩＲＡＳが論理「Ｌ」になるとワード線が非選択（ＷＬ０＝「Ｌ」）になり、ビット線ＢＬ７〜ＢＬ０、反転ビット線／ＢＬ７〜／ＢＬ０が基準電位にプリチャージされる。
【００６３】
時間ｔ５においては、リフレッシュカウンタ１７のカウンタ値の下位１ビットＣＮＴ（ｓ：０）が「１」になり、ワード線ＷＬ１が選択される以外は、時間ｔ２の動作と同じである。
【００６４】
このようなリード動作が繰り返され、第４メモリセルブロック２０３のメモリセル領域のみのデータ「０」が読み出される。
【００６５】
なお、リフレッシュ領域が全領域の１／２である場合のセルフリフレッシュ動作の検査方法についても、上記したようなリフレッシュ領域が全領域の１／４である場合のセルフリフレッシュ動作の検査方法と同様である。
【００６６】
【発明の効果】
以上説明したように、本発明によれば、リフレッシュ領域が異なる複数のセルフリフレッシュモードを有する半導体記憶装置において、セルフリフレッシュ動作の検査（セルフリフレッシュモードでのライトテスト及びリードテスト）に要する時間を短縮することが可能になる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体記憶装置の構成例を示す回路ブロック図
【図２】図１のメモリコア部８００の内部構成を示す回路ブロック図
【図３】図１のセルフリフレッシュ制御回路５０の内部構成を示す回路図
【図４】全領域のセルフリフレッシュモードの検査における各部信号のタイミングチャート
【図５】通常のライトテスト動作における各部信号のタイミングチャート
【図６】リフレッシュ領域が全領域の１／４であるセルフリフレッシュモードでのライトテスト動作及びそれに続く通常のリードテスト動作における各部信号のタイミングチャート
【図７】リフレッシュ領域が全領域の１／４であるセルフリフレッシュモードでのリードテスト動作における各部信号のタイミングチャート
【図８】従来の半導体記憶装置におけるセルフリフレッシュ制御回路５０’の内部構成を示す回路図
【図９】従来の全メモリ領域の１／２のセルフリフレッシュ動作の検査における各部信号のタイミングチャート
【図１０】従来の通常テスト時のセルフリフレッシュ動作タイミングチャート
【符号の説明】
１〜１０、１２、５４、５８  セレクタ
１１、１３、１６  ラッチ回路
１４  ロウプリデコーダ
１５  コラム制御回路
１７  リフレッシュカウンタ
５０  セルフリフレッシュ制御回路
５１  発振回路
５２、５３  分周回路
５５  短パルス発生回路
５６  セットリセット回路
５７  遅延回路
１００  ロウデコーダ
１０１  入力データラッチ
２００  第１メモリセルブロック
２０１  第２メモリセルブロック
２０２  第３メモリセルブロック
２０３  第４メモリセルブロック
２０４  第１センスアンプ列
２０５  第２センスアンプ列
２０６  第３センスアンプ列
２０７  第４センスアンプ列
３００  リードアンプ
４００  出力データラッチ
８００  メモリコア部
９００  ＤＲＡＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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