(57)【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素に、当該画素における電圧−透過率特性を可能な限り補正して生成した駆動電圧を、複数のデータ信号線を介して供給するための液晶表示装置の駆動回路において、
前記駆動回路は、前記液晶表示装置の基板上の画素領域の外側部に、前記各データ信号線に対応して並んで形成された複数の電圧生成ユニットからなり、
前記各電圧生成ユニットは、
ディジタル画像データの第１の所定数のビットデータに基づき、前記電圧―透過率特性を粗い精度で補正した電圧を生成する第１の電圧生成手段と、
前記ディジタル画像データの第２の所定数のビットデータに基づき、前記第１の電圧生成手段により生成された前記電圧から、前記電圧−透過率特性を前記粗い精度よりも細かい精度で補正した前記駆動電圧を生成する第２の電圧生成手段とを含み、
前記第１の電圧生成手段は、前記第２の電圧生成手段よりも前記画素領域から遠い位置に配置され、かつ、前記第１の電圧生成手段のために前記第１の所定数のビットデータを保持する第１の保持手段が、前記第１の電圧生成手段よりも前記画素領域から遠い位置に配置され、前記第２の電圧生成手段のために前記第２の所定数のビットデータを保持する第２の保持手段が、前記第１の電圧生成手段と前記第２の電圧生成手段との間に配置されてなる
ことを特徴とする液晶表示装置の駆動回路。
【請求項２】
前記第１の電圧生成手段は、前記第１の所定数のビットデータに基づき、互いに異なる複数の電圧から２つの電圧を選択し、前記第２の電圧生成手段は、前記第２の所定数のビットデータに基づき、前記２つの電圧の間に位置する電圧を選択する
ことを特徴とする請求項１記載の液晶表示装置の駆動回路。
【請求項３】
前記第１の電圧生成手段は、前記ディジタル画像データの前記第１の所定数のビットデータを保持する前記第１の保持手段と、当該第１の保持手段から出力される前記ビットデータに応じて、複数の電圧のうちから、隣接する２つの電圧を選択して出力する電圧レベル選択回路とを含み、
前記第２の電圧生成手段は、前記ディジタル画像データの前記第２の所定数のビットデータを保持する前記第２の保持手段と、当該第２の保持手段から出力される前記ビットデータに応じて、前記電圧レベル選択回路により選択された２つの電圧間を分圧して、前記駆動電圧を生成する分圧回路とを含む
ことを特徴とする請求項１又は２に記載の液晶表示装置の駆動回路。
【請求項４】
マトリクス状に配置された複数の画素に、複数のデータ信号線を介して供給する電圧を生成する液晶表示装置の駆動回路において、
前記駆動回路は、前記液晶表示装置の基板上の画素領域の外側部に、前記各データ信号線に対応して並んで形成された複数の電圧生成ユニットからなり、
前記各電圧生成ユニットは、
ディジタル画像データの第１の所定数のビットデータに基づき、互いに異なる複数の電圧から２つの電圧を選択する第１の電圧生成手段と、
前記ディジタル画像データの第２の所定数ビットデータに基づき、前記第１の電圧生成手段により選択された前記２つの電圧を分圧し、１つの分圧電圧を選択する第２の電圧生成手段とを含み、
前記第１の電圧生成手段は、前記第２の電圧生成手段よりも前記画素領域から遠い位置に配置され、かつ、前記第１の電圧生成手段のために前記第１の所定数のビットデータを保持する第１の保持手段が、前記第１の電圧生成手段よりも前記画素領域から遠い位置に配置され、前記第２の電圧生成手段のために前記第２の所定数のビットデータを保持する第２の保持手段が、前記第１の電圧生成手段と前記第２の電圧生成手段との間に配置されてなる
ことを特徴とする液晶表示装置の駆動回路。
【請求項５】
前記互いに異なる複数の電圧が供給される複数の電圧供給線は、互いに平行に間隔を有して配置され、
前記第１の所定数ビットデータを保持する前記第１の保持手段と前記電圧レベル選択回路とを接続する信号線、および前記電圧レベル選択回路から前記２つの電圧が出力される第１の出力線は、前記各電圧生成ユニットの回路配置方向に沿って配置され、かつ、
前記電圧レベル選択回路は、前記複数の電圧供給線のうちの隣接する電圧供給線の間に、それぞれ前記第１の保持手段から出力された前記第１の所定数のビットデータをデコードするデコーダ要素と、該デコーダ要素の出力により隣接する２つの前記電圧供給線に供給される２つの電圧を前記第１の出力線に出力制御するスイッチとを有する選択部が配置され、
前記第１の出力線は、それぞれの前記選択部に共通接続されることを特徴とする請求項４に記載の液晶表示装置の駆動回路。
【請求項６】
前記各選択部は、互いに隣接する２つの前記電圧供給線の間に設けられ、前記スイッチのうち、前記画素領域から遠い位置に配置されたスイッチの一方の端子は前記２つの電圧供給線の一方に接続されるとともに、当該スイッチの他方の端子は前記第１の出力線の一方に接続され、前記画素領域に近い位置に配置されたスイッチの一方の端子は前記２つの電圧供給線の他方に接続されるとともに、当該スイッチの他方の端子は前記第１の出力線の他方に接続され、
前記デコーダ要素は、前記複数の選択部の１つにおいて前記スイッチにオン動作信号を送出するように構成されてなる
ことを特徴とする請求項５記載の液晶表示装置の駆動回路。
【請求項７】
前記第２の所定数ビットのデータを保持する前記第２の保持手段と前記分圧回路とを接続する信号線、および前記分圧回路からの電圧が出力される第２の出力線は、前記電圧生成ユニットの回路配置方向に沿って配置され、かつ、
前記分圧回路は、前記電圧レベル選択回路から出力された前記２つの電圧を分圧すると共に複数の電圧出力端子を有する抵抗と、前記第２の所定数のビットデータをデコードする複数のデコーダ要素と、該複数のデコーダ要素の出力により前記抵抗の電圧出力端子から取り出された電圧を前記第２の出力線に出力する複数のスイッチとを有し、
前記抵抗、前記複数のデコーダ要素及び前記複数のスイッチは、前記各電圧生成ユニットの回路配置方向に沿って配置される
ことを特徴とする請求項４に記載の液晶表示装置の駆動回路。
【請求項８】
前記複数の電圧生成ユニットにわたって配置されるリセット信号線と、前記リセット信号線からリセット信号が供給された場合は、前記電圧レベル選択回路から出力された前記２つの電圧の一方の電圧が、前記データ信号線に供給されるように、前記分圧回路の複数のスイッチを制御する制御手段とを有する
ことを特徴とする請求項４に記載の液晶表示装置の駆動回路。
【請求項９】
マトリクス状に配置された複数の画素に、当該画素における電圧−透過率特性を可能な限り補正して生成した駆動電圧を、複数のデータ信号線を介して供給するための液晶表示装置の駆動回路において、
前記駆動回路は、前記液晶表示装置の基板上の画素領域の外側部に、前記各データ信号線に対応して並んで形成された複数の電圧生成ユニットからなり、
前記各電圧生成ユニットは、
ディジタル画像データの第１の所定数のビットデータに基づき、前記電圧―透過率特性を粗い精度で補正した電圧を生成する第１の電圧生成手段と、
前記ディジタル画像データの第２の所定数ビットデータに基づき、前記第１の電圧生成手段により生成された前記電圧から、前記電圧−透過率特性を前記粗い精度よりも細かい精度で補正した前記駆動電圧を生成する第２の電圧生成手段とを含み、
前記第１の電圧生成手段は、前記第２の電圧生成手段よりも前記画素領域から遠い位置に配置され、かつ、前記第１の所定数のビットデータのデータバスは、前記第１の電圧生成手段よりも前記画素領域から遠い位置に、前記複数の電圧生成ユニットにわたって配置され、前記第２の所定数のビットデータのデータバスは、前記第１の電圧生成手段と前記第２の電圧生成手段との間に、前記複数の電圧生成ユニットにわたって配置されてなる
ことを特徴とする液晶表示装置の駆動回路。
【請求項１０】
マトリクス状に配置された複数の画素に、複数のデータ信号線を介して供給する電圧を生成する液晶表示装置の駆動回路において、
前記駆動回路は、前記液晶表示装置の基板上の画素領域の外側部に、前記各データ信号線に対応して並んで形成された複数の電圧生成ユニットからなり、
前記各電圧生成ユニットは、
ディジタル画像データの第１の所定数のビットデータに基づき、互いに異なる複数の電圧から２つの電圧を選択する第１の電圧生成手段と、
前記ディジタル画像データの第２の所定数ビットデータに基づき、前記第１の電圧生成手段により選択された前記２つの電圧を分圧し、１つの分圧電圧を選択する第２の電圧生成手段とを含み、
前記第１の電圧生成手段は、前記第２の電圧生成手段よりも前記画素領域から遠い位置に配置され、かつ、前記第１の所定数のビットデータのデータバスは、前記第１の電圧生成手段よりも前記画素領域から遠い位置に、前記複数の電圧生成ユニットにわたって配置され、前記第２の所定数のビットデータのデータバスは、前記第１の電圧生成手段と前記第２の電圧生成手段との間に、前記複数の電圧生成ユニットにわたって配置されてなる
ことを特徴とする液晶表示装置の駆動回路。
【請求項１１】
前記複数の電圧生成ユニットは、前記データ信号線の一方の端部側又は両端部側に、前記データ信号線の配列ピッチと略等しいピッチ毎に配列されてなることを特徴とする請求項１乃至１０の何れかに記載の液晶表示装置の駆動回路。
【請求項１２】
前記複数の電圧生成ユニットは、第１の該データ信号線の一方の端部側に配置されて当該データ信号線の一方の端部に接続される第１の前記電圧生成ユニットと、第２の該データ信号線の他方の端部側に配置されて当該データ信号線の他方の端部に接続される第２の前記電圧生成ユニットからなることを特徴とする請求項１乃至１０の何れかに記載の液晶表示装置の駆動回路。
【請求項１３】
前記抵抗は、前記画素の薄膜トランジスタの形成工程中の工程においてガラス基板上に形成されてなる薄膜抵抗であることを特徴とする請求項９に記載の液晶表示装置の駆動回路。
【請求項１４】
前記液晶表示装置は、アクティブマトリックス型液晶表示装置であって、前記抵抗は、前記画素のトランジスタ或いは前記電圧生成ユニットのトランジスタのソース又はドレインの形成と同一工程において形成されてなることを特徴とする請求項９に記載の液晶表示装置の駆動回路。
【請求項１５】
請求項１〜１４のいずれかに記載の駆動回路により駆動されることを特徴とする液晶表示装置。
【請求項１６】
請求項１５の液晶表示装置を持つことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置の画素に、データ信号線を介して電圧供給する液晶表示装置の駆動回路、この駆動回路を含む液晶表示装置装置、およびこの液晶表示装置装置を持つ電子機器に関し、特に回路パターンレイアウトが改善された上記駆動回路、上記装置および上記電子機器に関する。
【０００２】
【従来の技術】
液晶表示装置は、一対の基板間に、液晶が封入されて構成される。ＴＦＴ（薄膜トランジスタ）型の液晶表示装置装置では、一方の基板（絶縁基板、例えばガラス）上に、複数の走査線とデータ信号線が互いに交差するように配置され、そのマトリクス配置により形成される画素領域部分に、アモルファスシリコン薄膜またはポリシリコン薄膜をチャネルとするＴＦＴと、画素電極とが形成される。ＴＦＴは、そのゲートが走査線に供給される走査信号により制御され、ソースがデータ信号線に、ドレインが画素電極に接続される。ＴＦＴは、走査信号により導通制御（選択）されたときにデータ信号線に供給された電圧を画素電極に供給する。各画素には電荷蓄積容量が形成されており、このときに供給された電圧の電荷をその後のＴＦＴの非導通時（非選択期間）に保持する。一方、この基板と対向する対向基板には共通電極が形成され、各画素電極に印加・保持された電圧と共通電極電圧との電圧差が、その電極間に挟持された各画素の液晶層に与えられ、与える電圧を変化させることにより液晶分子の配列を変化させて入射光の変調が行える。
【０００３】
各画素の透過率は、透過型液晶パネルを用いたときには、入射側偏光手段を透過した光を液晶により変調させた後、出射側偏光手段を透過した光の光量により求められる。反射型液晶パネルの場合は、液晶パネルの前面に配置された偏光手段が入射側偏光手段と出射側偏光手段を兼ねることになり、この偏光手段を介して得られた光量により求められる。この電圧に応じて変化する光量の変化率が、画素の非線形の電圧―透過率特性として求められる。一般的に、駆動回路から各画素に供給する電圧は、この電圧―透過率特性の非線形性を補正して、印加電圧の変化に応じた透過率変化により得られる階調の変化が均一化するように、階調変化に応じた電圧変化幅を不均一化させている。このような補正を、一般的にγ補正と呼んでいる。
【０００４】
図１７は、この種の液晶表示装置に用いられる従来の駆動回路を示している。図１７では、液晶パネルの一方の基板９０上に、第１のラッチ回路９１Ａ、第２のラッチ回路９１Ｂ、およびディジタル・アナログ（Ｄ／Ａ）変換回路９２からなる電圧生成ユニット９３が形成されている。この電圧生成ユニット９３は、画素領域Ｓに配置される各データ信号線９７１に対応して、画素領域Ｓの水平方向に並べて設けられる。
また、電圧生成ユニット９３には、画素領域Ｓの走査信号線９７２に平行に形成されたデータバス９５１〜９５３が接続されている。これらのデータバス９５１〜９５３には、Ｒ（レッド），Ｇ（グリーン），Ｂ（ブルー）の各色それぞれについて、γ補正回路９４１〜９４３からディジタル画像データが出力され伝送されている。γ補正回路９４１〜９４３では、ＲＧＢ毎に６ビットのディジタル画像データを受け取って、これを８ビットのディジタル画像データに変換する過程で、γ補正を施す。つまり、８ビットデータで定義できる２８  ＝２５６個の電圧レベルの中から、画素の電圧−透過率特性のおける階調（透過率）変化が直線的になるように、６ビットのデータ入力で指定できる２６  ＝６４個の電圧レベルを選択し、入力された６ビットデータを選択した６４個の電圧レベルを指定する８ビットデータに変換することによって、γ補正するものである。
【０００５】
また、連続する３つの電圧生成ユニット９３について共通して使用される、画像データ取込み用のシフトレジスタ９６が、データバス９５１〜９５３に沿って形成されている。シフトレジスタ９６の出力は、データバス９５１〜９５３に伝送されるＲＧＢのディジタル画像データを、同時に第１のラッチ回路９１Ａに取り込むように、第１ラッチ回路９１Ａに接続されている。シフトレジスタ９６の各出力は、３つの電圧生成ユニット９３を１単位として、３つの第１のラッチ回路９１Ａにおける画像データのラッチ制御を行うようになっている。
【０００６】
さて、図１７の回路では、Ｒ，Ｇ，Ｂ各色についての６ビットのディジタル画像データＤＡＲ，ＤＡＧ，ＤＡＢは、γ補正回路９４１〜９４３にそれぞれ取り込まれる。次に、γ補正回路９４１〜９４３は、画像データＤＡＲ，ＤＡＧ，ＤＡＢを８ビットの画像データＤＢＲ，ＤＢＧ，ＤＢＢにそれぞれ変換して各データバス９５１〜９５３に出力する。各データバス上の画像データＤＢＲ，ＤＢＧ，ＤＢＢは、シフトレジスタ９６からのタイミングパルスにより、それぞれ第１のラッチ回路９１Ａに取り込まれる。全ての電圧生成ユニット９３の第１のラッチ回路９１Ａにデータがラッチされた後、全ての第２のラッチ回路９１Ｂに共通に供給されるラッチパルスにより、１水平画素数分の画像データが一括して第２のラッチ回路９１Ｂに送出される。第２のラッチ回路９１Ｂは、この取り込んだ画像データＤＢを、Ｄ／Ａ変換回路９２に一括して送出する。各Ｄ／Ａ変換回路９２は、画像データＤＢＲ，ＤＢＧ，ＤＢＢに基づき、基準電圧Ｖ０１，Ｖ０２を基準電圧としてアナログ電圧ＶｄｒｖＲ，ＶｄｒｖＧ，ＶｄｒｖＢに変換する。ＶｄｒｖＲ，ＶｄｒｖＧ，ＶｄｒｖＢは、液晶表示装置の各データ信号線９７１に出力される。
【０００７】
また、別の構成として、図１８に示すように、γ補正回路９４１〜９４３を設けずに、Ｄ／Ａ変換回路９２にγ補正機能を持たせることもできる。図１８は別の従来技術を示す構成図であり、各符号は図１７と同じものを示す。
【０００８】
この構成においては、データバス９５１〜９５３上に出力された６ビットの画像データは、図１７と同様にして第１，第２のラッチ回路９１Ａ，９１Ｂを介してＤ／Ａ変換回路９２に送出される。Ｄ／Ａ変換回路９２は、ディジタル画像データの上位３ビットのデータを用いて、９つの基準電圧Ｖ０１〜Ｖ０９の中から互いに隣接する２電圧を選択し、ディジタル画像データの下位３ビットから、上記選択された２電圧を分圧することで、γ補正がなされた出力電圧ＶｄｒｖＲ，ＶｄｒｖＧ，ＶｄｒｖＢを生成することができる。
【０００９】
なお、図１９に示されるように、図１７や図１８に説明した上記駆動回路を、液晶パネルの画素が形成された基板９９（図１７，１８の基板９０に対応）とは別個の基板を用いて形成し、駆動回路の出力を、実装端子部材（フレキシブルテープ）９８を介して、液晶パネル基板９９の端部に引き出されたデータ信号線９７１の端子に出力することもできる。
【００１０】
また、上記した駆動回路を内蔵した液晶パネル基板をシリコン基板で形成し、画素電極を金属にて形成した反射型液晶表示装置とすることも可能である。この場合、画素のスイッチング素子としては、シリコン基板に形成されたトランジスタが用いられ、同一のシリコン基板の画素領域の外側にトランジスタ等からなる駆動回路を形成することもできる。この駆動回路の電圧生成ユニットは、画素領域のデータ信号線の配列ピッチに一致したピッチで配列される。
【００１１】
【発明が解決しようとする課題】
図１７（及び図１８）の駆動回路では、電圧生成ユニット９３には８ビット（図１８では６ビット）の画像データが入力されるため、１つの電圧生成ユニット９３について、８ビットや６ビット幅のデータバスを、第１のラッチ回路９１Ａ、第２のラッチ回路９１Ｂ、Ｄ／Ａ変換回路９２にわたって配置しなければならない。このため、各電圧生成ユニットの幅（水平画素方向、つまり画素領域のデータ信号線配列方向の幅）が広くなってしまう。特に、ガラス等の絶縁性基板上にＴＦＴ素子を用いて駆動回路を構成し、回路素子と配線領域を平面的に分離して配置すると、回路配置幅が広くなってしまう。また、回路配置幅を狭くしようとして、ＴＦＴ素子の上層に多層配線を形成し、多層構造化すると、製造工程が多くなり、装置の製造歩留まりが著しく低下してしまう。
【００１２】
データ信号線の配置ピッチは、電圧生成ユニットと対応させ一致させることが必要であるから、図１７及び図１８に示すように８ビットや６ビットのデータバス分の幅を確保したために電圧生成ユニットの幅が広くなると、データ信号線９７１の水平方向の配列ピッチを狭めることができなくなる。従って、液晶パネルの画素は、これが接続されるデータ信号線の配列ピッチと実質的に同じピッチで水平方向に配列されるので、データ信号線の配列ピッチが広がると画素の水平方向の画素ピッチを小さくすることができず、高精細な液晶パネルの形成ができなくなってしまう。
【００１３】
また、図１８の駆動回路においてはさらに、Ｄ／Ａ変換回路９２において選択される基準電圧数が多くなって電圧生成ユニットの回路構成が大規模になるため、その部分での回路配置幅が広くなり、電圧生成ユニット９３、データ信号線９７１、画素のそれぞれの配置ピッチを小さくできない。
【００１４】
さらに、図１９の場合には、画像データは、実装端子部材９８を介して液晶パネル基板９９に送出されるため、各信号ラインの電気的特性（ラインのインピーダンス）のバランスの崩れやノイズにより、データ信号が減衰する場合がある。また、液晶パネル基板上に駆動回路を形成する場合に比べて、部品点数が増えると共に、液晶パネル、実装端子部材、駆動回路が別部材であるため、液晶表示装置の全体のサイズが小さくできない。
【００１５】
また、液晶パネルの画素電極が形成される基板をシリコン基板とし、駆動回路をその基板に作り込んだ場合でも、絶縁性基板上に形成されたＴＦＴがシリコン基板に形成されたトランジスタに変わるだけで、図１７や図１８にて説明したことと同様の課題が存在する。
【００１６】
本発明の目的は、駆動回路のパターンレイアウトの改善を図ることで、駆動回路を液晶表示装置の画素の配列ピッチに合わせ、これにより、前記駆動回路の実装面積を小さくするのみならず、この駆動回路を含む液晶表示装置装置、およびこの液晶表示装置装置を持つ電子機器の小型化を促進し、かつ表示装置の表示画像の画質向上を保証することにある。
【００１７】
【課題を解決するための手段】
本願発明の液晶表示装置の駆動回路は、ディジタル画像データ（Ｎビット：Ｎは複数）を入力し、この入力データに基づき、データ信号線を介して画素に供給する電圧を生成するものであり、前記駆動回路は、基板上の液晶表示装置の画素領域の外側部に、データ信号線に対応して並んで配列された、所定数の電圧生成ユニットからなる。
【００１８】
本発明において、電圧生成ユニットは、入力したディジタル画像データを画素の電圧−透過率特性を出来る限り補正した電圧に変換する機能（いわゆるγ補正機能）を有しており、第１の電圧生成手段と第２の電圧生成手段とを含み、第１の電圧生成手段は、第２の電圧生成手段よりも、液晶表示装置の画素領域から遠い位置に配置される。
【００１９】
第１の電圧生成手段は、前記ディジタル画像データの所定数Ｎ１ビットから、画素の電圧−透過率特性を粗い精度で補正した電圧を生成する。また、第２の電圧生成手段は、前記粗い精度で補正した電圧に基づき、画素の電圧−透過率特性に応じた、より細かい精度で補正した電圧レベルを生成する。なお、補正の精度とは、理想的な電圧−透過率特性に近似させるための補正の精度を意味する。つまり、粗い精度での補正とは、大きな電圧変化幅により大まかなレベルで透過率特性の変化曲線を補正することを意味し、細かい精度での補正とは、小さな電圧変化幅によりより細かいレベルで透過率特性の変化曲線を補正することを意味する。
【００２０】
またより具体的な実施の形態としては、第１の電圧生成ユニットは、ディジタル画像データの第１の所定数のビットデータに基づき、互いに異なる複数の電圧から２つの電圧を選択し、第２の電圧生成ユニットは、ディジタル画像データの第２の所定数ビットデータに基づき、前記第１の電圧生成手段により選択された前記２つの電圧を分圧し、１つの分圧電圧を選択する。
【００２１】
また、前記第１の電圧生成手段のためにＮ１ビットデータを伝送するデータバスあるいはこのデータを保持する第１の保持手段が、前記第１の電圧生成手段よりも前記画素領域から遠い位置に配置され、前記第２の電圧生成手段のためにＮ２ビットデータを伝送するデータバスあるいはこのデータを保持する第２の保持手段が、前記第１の電圧生成手段と前記第２の電圧生成手段との間に配置されてなる。
【００２２】
本発明の前記各電圧生成ユニットの電圧生成は、具体的には、前記第１の電圧生成手段において、ディジタル画像データのＮ１ビットデータに基づき、互いに異なる複数の電圧から２つの電圧を選択し、前記第２の電圧生成手段において、前記ディジタル画像データのＮ２ビットデータに基づき、前記第１の電圧生成手段により選択された前記２つの電圧を分圧し、１つの分圧電圧を選択するように動作する。
【００２３】
そもそも、Ｎ１ビットのデータバスあるいは第１の保持手段とＮ２ビットのデータバスあるいは第２の保持手段は、第１の電圧生成手段と前記第２の電圧生成手段との間に形成することもできるが、Ｎ１ビットのデータバスや保持手段に入力／出力されるＮ１ビットデータが、電源ライン等から電気的な影響（ラインインピーダンスの増大、クロストーク発生等）を受け易くなる。また、Ｎ２ビットのデータバスあるいは第２の保持手段を、第２の電圧生成手段と液晶表示装置の画素領域との間に形成することもできようが、この場合にはＮ２ビットのデータバスや第２の保持手段に入力／出力されるＮ２ビットデータが、液晶表示装置の画素領域の周囲に形成した、シール材（図３参照）から電気的な影響（ライン容量の増大等）を受け易くなる。
【００２４】
上記の事情を考慮して、本発明の駆動回路では、Ｎ１ビットデータのデータバスあるいは第１の電圧生成手段のためにＮ１ビットデータを保持する第１の保持手段が、第１の電圧生成手段よりも画素領域から遠い位置に配置され、Ｎ２ビットデータのデータバスあるいは第２の電圧生成手段のためにＮ２ビットデータを保持する第２の保持手段が、第１の電圧生成手段と第２の電圧生成手段との間に配置されてなる。これにより、Ｎ１ビットのデータバスあるいは第１の保持手段に入力／出力されるデータおよびＮ２ビットのデータバスあるいは第２の保持手段に入力／出力されるデータの電気的な特性の向上も確保される。
【００２５】
また、第１の電圧生成手段の配列ピッチとして、Ｎ１ビットのビット数分のデータバスや電圧生成のための回路素子の配置が確保されればよいし、第２の電圧生成手段の配列ピッチとして、Ｎ２ビットのビット数分のデータバスや電圧生成のための回路素子の配置が確保されればよいことになるので、電圧生成ユニットの水平画素方向の回路配置幅を小さくすることができる。
【００２６】
さらに、本発明では、第１の電圧生成手段が、ディジタル画像データのＮ１ビットの値を保持する第１の保持手段と、当該第１の保持手段から出力されるＮ１ビットデータに応じて、複数の基準レベル電圧のうちから、隣接する２つの基準レベル電圧を選択して出力する電圧レベル選択回路とを含むように構成することができる。また、前記第２の電圧生成手段が、前記ディジタル画像データのＮ２ビットデータを保持する第２の保持手段と、当該第２の保持手段から出力される前記Ｎ２ビットの値に応じて、前記電圧レベル選択回路により選択された２つの電圧間を分圧して、出力電圧を生成する分圧回路とを含むように構成することもできる。
【００２７】
ここで、電圧レベル選択回路、２Ｎ１個＋１の中から２つの電圧を選択することができる。このような電圧レベル選択回路は、後述するように、複数のスイッチと、複数のデコーダ要素とから構成することができる。
【００２８】
また、分圧回路が分圧し選択できる電圧の数は、２Ｎ２個とすることができる。たとえば、Ｎ２ビットのビット数が３である場合、前記電圧レベル選択回路により選択された２つの電圧間を、２Ｎ２個に分圧した電圧を生成し、これを選択することができる。このような分圧回路は、後述するように、複数の抵抗と、複数のスイッチと、複数のデコーダ要素とから構成することができる。
【００２９】
また、アクティブマトリックス型の液晶表示装置の場合、特に、第２の電圧生成手段の抵抗を、画素のトランジスタや第１および第２の電圧生成手段を構成するトランジスタのドレイン電極やソース電極の製造工程と同工程で形成することで、製造工程の簡素化を図ることができる。
【００３０】
本発明において、第１の電圧生成手段において選択対象となる電圧数を、２Ｎ１個＋１とする場合、第１から第２Ｎ１＋１の電圧供給線は、画素領域Ｓの走査信号線と平行方向に、複数の電圧生成ユニットにわたって互いに間隔を空けて形成することができる。なお、上記電圧供給線に与えられる電圧値は、順次高くなるか、順次低くなるように設定される。
【００３１】
また、Ｎ１ビットのデータを保持する第１の保持手段と電圧レベル選択回路とを接続する信号線、および電圧レベル選択回路により選択された電圧が出力される第１の出力線も、電圧生成ユニットの回路配置方向（データ信号線に平行な方向）に配置される。
【００３２】
各電圧レベル選択回路は、並んで配置された２つのスイッチと、これら２つのスイッチの間に配置されたデコーダ要素とから構成される、第１から第２Ｎ１の選択部からなる。第ｊ（ｊ＝１，２，・・・，２Ｎ１）の選択部は、第ｊと第ｊ＋１の電圧供給線との間に設けられる。第ｊの選択部の２つのスイッチのうち、液晶表示装置の画素領域から遠い位置に配置されたスイッチの一方の端子（電圧入力端子）は第ｊの電圧供給線に接続されるとともに、当該スイッチの他方の端子（電圧出力端子）は第１の出力線の一方に接続される。液晶表示装置の画素領域から近い位置に配置されたスイッチの一方の端子（電圧入力端子）は第ｊ＋１の電圧供給線に接続されるとともに、当該スイッチの他方の端子（電圧出力端子）は第２の出力線に接続される。そして、第ｊの選択部のデコーダ要素は、Ｎ１ビットの値がｊ−１のときに、当該選択部の２つのスイッチにオン動作信号を送出するように構成される。
【００３３】
また、本発明において、分圧回路が分圧し得る電圧の数を、２Ｎ２個とする場合、Ｎ２ビットのデータを保持する第２の保持手段と分圧回路とを接続する信号線、および分圧回路から出力される第２の出力線は、電圧生成ユニットの回路配置方向（データ信号線に平行な方向）に形成される。また、分圧回路は、抵抗と、スイッチと、デコーダ要素とから構成された、液晶表示装置の表示領域から遠い側から近い側に向けて順次配置された第１から第２Ｎ２の選択部からなる。
【００３４】
各選択部の抵抗は電圧生成ユニットの回路配置方向（データ信号線に平行な方向）に直列接続される。そして、各選択部のスイッチの一方端は、それぞれ前記抵抗の電圧出力端子に接続され、またはそれぞれ前記抵抗の２つの端子のうち液晶表示装置の画素領域から近い側の端子に接続されるとともに、当該スイッチの他方端は、それぞれ前記第２の出力線に接続される。前記各選択部のスイッチは、水平画素方向（走査信号線に平行な方向）に形成されたリセット信号線から、リセット信号が供給されたときに、電圧レベル選択回路により選択された２つの電圧の一方を強制的に、データ信号線に供給する。
【００３５】
また、本発明の液晶表示装置の駆動回路では、各電圧生成ユニットは、データ信号線の一方の端部側又は両端部側に配置される場合は、データ信号線（又は画素）の配列ピッチと略等しいピッチで配列されてなる。
【００３６】
一方、複数の電圧生成ユニットが、データ信号線の一方の端部側に配置されて該データ信号線の一方の端部に接続される第１の電圧生成ユニットと、データ信号線の他方の端部側に配置されて該データ信号線の他方の端部に接続される第２の電圧生成手段とからなる場合は、データ信号線（又は画素）の配列ピッチの２倍の配列ピッチ分の幅が、各電圧生成ユニットの回路幅として使用でき、配線及び回路素子のパターンに余裕ができる。通常は、データ信号線（又は画素）の配列ピッチの２倍のピッチでの配置が好ましい。
【００３７】
すなわち、当該電圧生成ユニットは、前記液晶表示装置の画素配列ピッチあるいはデータ信号線の配列ピッチの整数倍（１倍又は２倍）と「実質的」に同一ピッチで配列されることが好ましい。ここで、「実質的（実質上）」とは、電圧生成ユニットの配列の間隔が、画素の配列ピッチあるいはデータ信号線の配列ピッチの整数倍と完全に同一である必要はないことを意味している。たとえば、隣り合う電圧生成ユニットの一方に特別な付加回路を加える又は一部回路を変形させたことにより、一方の電圧生成ユニットが画素やデータ信号線の配列ピッチよりも膨らんで、隣の電圧生成ユニット側に配列幅が広がることがある。しかし、複数の電圧生成ユニットの半分以上が画素やデータ信号線の配列ピッチの整数倍と同一ピッチで配列されるのであれば、それも含む。また、製造プロセスにおいて、特定の電圧生成ユニットの群と、他の電圧生成ユニットの群とを、異なる製造プロセスにて形成する場合がある。このような場合には、上記各電圧生成ユニットの群の境界のマージンを確保するために、電圧生成ユニットは、液晶表示装置の画素の配列ピッチやデータ信号線の配列ピッチよりも小さい回路配置幅で設け、ユニット間に間隙を設けることがある。このように、電圧生成ユニット間に間隔を設けても、そのユニットの所定箇所の配列ピッチが画素やデータ信号線の配列ピッチの整数倍であれば（上述のように、ユニットの半分以上の配列ピッチがその整数倍であれば）、それも含むこととする。
【００３８】
なお、データ信号線の一方端側に複数の電圧生成ユニットが全て配置されれば、ユニットの配列ピッチと画素あるいはデータ信号線の配列ピッチは、実質的に同一となる。しかし、データ信号線毎に、それに接続される電圧生成ユニットの配置が反対側となれば、データ信号線の一方端側では、２本のデータ信号線に対して１つの電圧生成ユニットにとなるため、電圧生成ユニットの配列ピッチは、画素あるいはデータ信号線の配列ピッチの２倍のピッチと実質的に同一となる。
【００３９】
すなわち、電圧生成ユニットをデータ信号線の両側に画素領域を挟むように設けた場合は、例えば、データ信号線毎に交互に、データ信号線の反対側の端部に電圧生成ユニットを設けると、２本のデータ信号線に対して画素領域の一方の側と他方の側に一つずつ電圧生成ユニットを配置すれば良いため、電圧生成ユニットに許容される回路配置幅は、「実質上」データ信号線の配列ピッチの２倍の間隔となる。なお、データ信号線毎に、電圧生成ユニットの配置場所を変えるのではなく、ＲＧＢの３つのデータ信号線を単位として、３つのデータ信号線毎に、交互に、画素領域を挟むようにして反対側へ電圧生成ユニットを配置してもよい。
【００４０】
本発明の液晶表示装置は、上記駆動回路を含むことを特徴する。特に、画素電極回路が、ガラス基板等の絶縁性基板上に形成したポリシリコン層をチャネルに用いたＴＦＴにより構成される場合には、上述したように駆動回路の形成が容易となる。
【００４１】
さらに、本発明の液晶表示装置を持つ電子機器は、上記液晶表示装置を用いたことを特徴とする。
【００４２】
【発明の実施の形態】
〔第１の実施形態〕
図１は、カラー液晶表示装置の駆動回路の第１の実施形態の概略を示す図である。第１の実施形態では、データ信号線の一方の端部側のみにデータ線側駆動回路が配置された場合を示している。駆動回路を構成する各電圧生成ユニット１１は、液晶パネルを構成する一対の基板のうち一方の基板（ガラス基板）１０上の液晶表示装置の画素領域Ｓの外側の周辺領域に形成されている。
【００４３】
画素領域Ｓでは、ガラス基板１０上に、マトリクス状に複数の走査信号線ＬＳ    と複数のデータ信号線ＬＤ  が配置され、このマトリクス配置により形成された複数の画素部に、それぞれＴＦＴ（薄膜トランジスタ）、画素電極及び電荷蓄積容量が形成される。各画素のＴＦＴは、ゲートが走査信号線ＬＳ  に接続され、ソースがデータ信号線ＬＤ  に接続され、ドレインが画素電極及び蓄積容量に接続される。一方、基板１０と対向して液晶層を挟持する対向基板には共通電極が形成され、画素電極と共通電極との間に挟持された液晶層に、データ信号線ＬＤ  、ＴＦＴを介して供給された電位と共通電極電位との電位差が印加される。なお、詳しくは後述するが、画素電極に印加される電圧は、液晶を交流駆動するために、共通電極電位に対して所定周期（通常、１垂直走査期間あるいはそれより短い期間）毎に、極性反転されなければならない。
【００４４】
各電圧生成ユニット１１は、データ信号線ＬＤ  の配置される方向（垂直画素方向）に配置される第１の電圧生成ブロック１３と第２の電圧生成ブロック１４からなる。各電圧生成ユニット１１は、図１に示すように、液晶表示装置の水平画素方向の画素の配列ピッチ（あるいは、データ信号線の配列ピッチ）Ｗとほぼ同間隔で、複数のデータ信号線ＬＤ  の配列方向に並んで配置されている。電圧生成ユニット１１は、画素領域Ｓにおけるデータ信号線ＬＤ  の数と等しい数分設けられている。各電圧生成ユニット１１の、基板１０の画素領域Ｓから遠い側には、Ｒ（赤色），Ｇ（緑色），Ｂ（青色）のＮビットのディジタル画像データＤＡＲ，ＤＡＧ，ＤＡＢのＮビットのうち、上位Ｎ１ビットを伝送するためのデータバス１２１が、Ｒ，Ｇ，Ｂ各色それぞれについて、画素領域Ｓの走査信号線ＬＳ  と平行方向に、複数の電圧生成ユニット１１にわたって形成されている。
【００４５】
また、各電圧生成ユニット１１を構成する、第１の電圧生成ブロック１３と第２の電圧生成ブロック１４との間には、前記各ディジタル画像データのうち、下位Ｎ２ビットのデータバス１２２が、Ｒ，Ｇ，Ｂ各色それぞれについて、複数の電圧生成ユニットにわたって配置されている。
【００４６】
Ｒ，Ｇ，Ｂ各色についての処理は同じであるので、以下、Ｒ画素のディジタル画像データに基づき、Ｒ用の画素に対する出力電圧を生成する電圧生成ユニットについての動作を説明する。
【００４７】
第１の電圧生成ブロック１３は、第１の保持手段（ラッチ手段１３１）および電圧生成部１３２からなる。上位Ｎ１ビット（図１では３ビット）のデータバス１２１は、ラッチ手段１３１に接続され、このラッチ手段１３１のＮ１ビット出力は、電圧生成部１３２に入力される。ラッチ手段１３１は、２つのＣＭＯＳ型のインバータを帰還接続し、データバス１２１に入力が接続されたインバータの入力又は出力をクロック信号により制御した構成からなる。各インバータはＰチャネルＴＦＴとＮチャネルＴＦＴから構成される。このラッチ手段１３１へのデータバス１２１からのデータ入力は、従来技術として示した図１７，図１８のシフトレジスタ９６と同様に、シフトレジスタ（図示されない）からの出力により制御される。つまり、ラッチ手段１３１のラッチ制御は、図１７や図１８に示したような従来技術と同様に行われ、一水平走査期間毎に、シフトレジスタがシフトクロックに応じてシフトデータをシフトし、このシフトに応じてシフトレジスタからラッチ制御クロックが順次出力される。このラッチ制御クロックの出力タイミングに応じて、水平画素方向に配列される複数の電圧生成ユニット１１のラッチ手段１３１に、データバス１２１に時系列に伝送される一水平画素分のデジタル画像データ（１画素当たりＮ１ビット）が順次取り込まれる。
【００４８】
電圧生成部１３２は、基準電圧供給線ＬＶ１（画素領域Ｓの走査信号線ＬＳ  に平行な方向に複数の電圧生成手段にわたって配置されている）に与えられる基準電圧Ｖ１から、Ｎ１ビット入力に応じた電圧Ｖ２を生成する。
【００４９】
電圧生成部１３２が生成する電圧Ｖ２は、Ｎビットのディジタル画像データにとっては、粗い精度（Ｎ１ビットのデータ量による精度）で、画素における電圧−透過率特性を補正した電圧である。なお、電圧生成部１３２の構成としては、種々の構成が考えられる。  基準電圧Ｖ１  と接地電位との電位差を容量に充電して、  電圧差をＮ１ビットのデータに応じた倍率で昇圧することにより、電圧Ｖ２  を生成することができる。また、別の構成としては、基準電圧Ｖ１と接地電位との間に挿入する抵抗値を、Ｎ１ビットでデータに基づき変化させてその抵抗の端子から電圧Ｖ２  を電圧生成することができる。また、Ｖ１  が多数の基準電圧からなる場合は、Ｎ１ビットのデータに応じて電圧Ｖ２  を選択することにより電圧生成することができる。この電圧生成部１３２における電圧生成は、複数のラッチ手段１３１が一水平画素数分の画像データを一水平走査期間内に取り込んだ次の水平走査期間内に、各ラッチ手段１３１において同時並行に行われる。
【００５０】
第２の電圧生成ブロック１４は、第２の保持手段（ラッチ手段）１４１および電圧生成部１４２からなる。下位Ｎ２ビットのデータバス１２２は、ラッチ手段１４１に接続され、このラッチ手段１４１のＮ２ビット出力は、電圧生成部１４２に入力される。データバス１２２には、データバス１２１と同一周期で、同期してデータ伝送されてくるので、このラッチ手段１４１でのラッチは、ラッチ手段１３１と同期して、各電圧生成ユニット毎に、同一のシフトレジスタ出力によりラッチ制御が行われる。ここで、Ｒの一画素の階調を決定するデジタル画像データは、データバス１２１のＮ１ビットとデータバス１２２のＮ２ビットを合わせたＮビットのデータになる。
【００５１】
電圧生成部１４２は、前述の電圧生成部１３２からの電圧Ｖ２  を入力し、Ｎ２ビットのデータに基づき電圧ＶｄｒｖＲを生成する。電圧生成部１４２が昇圧回路であれば、電圧Ｖ２  と接地電位との電位差を、Ｎ２ビットのディジタル画像データに応じた昇圧倍率で昇圧し、１つの昇圧電圧を生成する。但し、その昇圧倍率は、電圧生成部１３２の場合より小さくし、電圧―透過率特性の補正の精度を高める必要がある。また、電圧生成部１４２が分圧回路である場合には、基準電圧Ｖ２と接地電位との電位差を、Ｎ２ビットのディジタル画像データに応じて分圧し、１つの電圧を生成する。但し、その分圧する電圧幅は、電圧生成部１３２の場合より小さくし、電圧―透過率特性の補正の精度を高める必要がある。
【００５２】
なお、図１には、Ｇ用画素，Ｂ用画素に対する出力電圧ＶｄｒｖＧ，ＶｄｒｖＢを生成する電圧生成部も併せて示すが、それぞれＲ画素用の電圧生成ユニットと同様な動作をなす。
【００５３】
また、それぞれの電圧生成ユニットにおいて、電圧生成部１４２が生成する電圧は、Ｎビットのディジタル画像データにとっては、より細かい精度で液晶画素の電圧−透過率特性を出来る限り補正した電圧となっている。すなわち、電圧生成部１４２では、電圧生成部１３２において電圧−透過率特性の特性曲線をより小さな電圧変化幅で補正する。つまり、大きな変化幅での電圧―透過率の補正は第１の電圧生成ブロック１３にて行い、小さな変化幅でのより小さな細かい精度による補正は第２の電圧生成ブロック１４にて行われる。従って、例えば、電圧生成部１４２が電圧昇圧する回路であれば、Ｎ２ビットデータに基づきさらに何らかの基準電圧（例えば接地電位）を基準としてＶ２  を昇圧する際の昇圧倍率を、電圧生成部１３２の場合より小さく設定して昇圧し、ＶｄｒｖＲを生成する。また、電圧生成部１４２が、電圧分圧する回路であれば、Ｎ２ビットデータに基づき、電圧Ｖ２  を分圧する際の分圧比率を、電圧生成部１３２にて生成可能な電圧における変化幅より小さく設定して分圧し、ＶｄｒｖＲを生成する。
【００５４】
上述したように、上位Ｎ１ビットのデータバス１２１及びこのデータを保持する第１の保持手段１３１は、各電圧生成ユニット１１の電圧生成部より、液晶表示装置の画素領域Ｓから遠い側に形成され、下位Ｎ２ビットのデータバス１２２及びこのデータを保持する第２の保持手段は第１の電圧生成ブロック１３と第２の電圧生成ブロック１４との間に形成されている。したがって、第１の電圧生成ブロック１３は上位Ｎ１ビットのビット数分の配線をデータ信号線の配置方向に形成すれば良いため、従来技術に比べ並列に配置形成される配線本数が低減され、電圧生成ユニットの水平画素方向の回路配置幅を狭くすることができる。また、第２の電圧生成ブロック１４は下位Ｎ２ビットのビット数分の配線をデータ信号線の配置方向に形成すれば良いため、従来技術に比べ並列に配置形成される配線本数が低減され、電圧生成ユニットの水平画素方向の回路配置幅を狭くすることができる。
【００５５】
それゆえ、従来の駆動回路と比較して、電圧生成ユニット１１の水平画素方向の回路幅を狭くすることができ、液晶表示装置の画素幅Ｗ（あるいはデータ信号線の配列ピッチ）に合わせて狭くするレイアウトが容易となる。これにより液晶パネル側では、データ信号線の配列ピッチもそれに併せて狭くでき、画素の配列ピッチも狭くできるので、高精細なパネルを形成することができる。
【００５６】
なお、図１に示した第１の実施形態では、データ信号線及び画素の配列ピッチに１対１に対応して、電圧生成ユニットの配列ピッチがほぼ等しく設定されているが、データ信号線ＬＤ  の反対側にも電圧生成ユニットを配置し、所定単位数（例えば、１本、３本、６本，・・・・）のデータ信号線毎に、交互に反対側へ電圧生成ユニットを配置していけば、電圧生成ユニットの配列ピッチはほぼ２倍の幅として余裕を持たせることが出来る。例えば、図１の奇数番目のデータ信号線に電圧供給する駆動回路（図中、ＶｄｒｖＲを生成する電圧生成ユニットとＶｄｒｖＢを生成する電圧生成ユニット）は、データ信号線の図示される端部側に配置し、偶数番目のデータ信号線に電圧供給する駆動回路（図中、ＶｄｒｖＧを生成する電圧生成ユニット）は、データ信号線の反対側（図示されない側）の端部に配置すると、電圧生成ユニットは２つのデータ信号線に対し１つの電圧生成ユニットを配置する関係となるため、配置に余裕が出来る。従って、データ信号線及び画素の配列ピッチを狭くすることができるので、液晶パネルの画素をより一層高精細化することができる。
【００５７】
また、図１において、Ｎ１ビットデータバス１２１をラッチ１３１の外側に配置したが、ラッチ１３１は、Ｎ１ビット個配置されるため、各ビットのデータバス１２１に隣接してそのデータをラッチするラッチ１３１を配置してもよい。つまり、各データバス１２１を間隔を空けて配置し、その間隔内にデータバスのビットデータをラッチする１ビットラッチ回路１３１を配置してもよい。図１の場合、３本のデータバス１２１の配置と３個のラッチ１３１の配置が、データ信号線側から見て交互に配置される。この構成は、ＲＧＢの各電圧生成ユニットに応じても同様に実施でき、また、第２の電圧生成ブロック１４側のデータバス１２２とラッチ１４１についても同様の構成を採用することが出来る。
【００５８】
〔第２の実施形態〕
図２はカラーの液晶表示装置の駆動回路の第２の実施形態の概略を示す図である。第２の実施形態では、図１の電圧生成部１３２に代えて電圧レベル選択回路２３２を用い、電圧生成部１４２に代えて分圧回路２４２を用いた点が第１の実施形態とは異なり、その他の構成は第１の実施形態と基本的に同一である。なお、図２においては、第１の電圧生成ブロックを２３、第２の電圧生成ブロックを２４、電圧生成ユニットを２１、Ｎビットのディジタル画像データのうちの上位Ｎ１ビットのデータバスを２２１、下位Ｎ２ビットのデータバスを２２２、保持手段（ラッチ回路）を２３１，２４１で示してある。
【００５９】
第２の実施形態においては、ＲＧＢの各色毎にＮ１ビット（実施例では３ビット）のディジタル画像データが伝送されるデータバス２２１から、それぞれラッチ回路２３１に画像データが取り込まれる動作や、ＲＧＢの各色毎にＮ２ビット（実施例では３ビット）のディジタル画像データが伝送されるデータバス２２２から、それぞれラッチ回路２３２に画像データが取り込まれる動作は、第１の実施形態と同様である。また、第１の実施形態と同様に、ディジタル画像データは、Ｎビット（Ｎ＝Ｎ１＋Ｎ２）からなり、Ｎビットによって階調レベルを示すデータである。
【００６０】
第２の実施形態では、第１の電圧生成ブロック２３の電圧レベル選択回路２３２には、２Ｎ１＋１個の基準レベル電圧Ｖ１１〜Ｖ１ｉ（ｉ＝２Ｎ１＋１）が供給されている。各電圧レベル選択回路２３２は、ラッチ回路２３１からの上位Ｎ１ビット入力に応じて、隣接する２つの電圧レベルＶ１ｍ，Ｖ１ｎ（ｍ＝１，２，・・・，８、ｎ＝ｍ＋１）を選択している。この２つの電圧レベルは、Ｎビットのディジタル画像データにとっては、粗い精度（Ｎ１ビットのデータ量による精度）で液晶画素の電圧−透過率特性を補正した電圧に対応している。
【００６１】
以下、Ｒ画素のディジタル画像データに基づき、Ｒ画素に対する出力電圧を生成する電圧生成ユニットについての動作を説明する。
【００６２】
電圧レベル選択回路２３２において、上位Ｎ１ビット数が３である場合には、９つの基準レベル電圧Ｖ１１〜Ｖ１９が９本の基準電圧供給線によって供給される。この基準電圧供給線は、互いに平行に、水平画素方向に複数の電圧生成ユニットにわたって配置される。基準レベル電圧Ｖ１１，Ｖ１２，Ｖ１３，Ｖ１４，Ｖ１５，Ｖ１６，Ｖ１７，Ｖ１８，Ｖ１９（  Ｖ１１＞Ｖ１２＞Ｖ１３＞Ｖ１４＞Ｖ１５＞Ｖ１６＞Ｖ１７＞Ｖ１８＞Ｖ１９）は、Ｎ（＝上位Ｎ１＋下位Ｎ２）ビットのディジタル画像データがそれぞれ（００００００），（００１０００），（０１００００），（０１１０００），（１０００００），（１０１０００），（１１００００），（１１１０００），（１１１１１１）となるときに（括弧内の前３ビットがＮ１，後３ビットがＮ２）、この画像データに対応して画素の画素電極に供給されるべき電圧である。この９つの基準電圧のうち、  Ｎビット画像データの１０進値が「０」と「６３」のときに選択されるＶ１１とＶ１９は、液晶画素の電圧−透過率特性に基づいて設定される印加電圧範囲の上限と下限に相当する。例えば、ＴＮ型液晶パネルを用い、そのパネルを挟む一対の偏光板の偏光軸の設定がポジ型（ノーマリーホワイト型）であれば、画素への印加電圧がＶ１１とき電圧−透過率特性における白レベル表示、Ｖ１９のとき黒レベル表示となる。逆に、一つの偏光板の偏光軸の設定がネガ型（ノーマリーブラック型）であれば、Ｖ１１とき電圧−透過率特性における黒表示、Ｖ１９のとき白表示となる。
【００６３】
そして、  Ｖ１２〜Ｖ１８については、ディジタル画像データの１０進値が「７」「１４」「２１」「２８」「３５」「４２」「４９」「５６」のときにそれぞれ選択される電圧であり、互いの電圧変化幅が、ネガ型又はポジ型の液晶の電圧−透過率特性の非線形性を補正するように、互いの電圧差を間隔を不均一化（等間隔な部分が一部にあってもそれにより透過率特性の非線形性が補正できればそれで構わない）されて設定された電圧である。つまり、Ｖ１１〜Ｖ１９の基準電圧が順次画素に印加された場合に、それに応じて表示の階調レベル（透過率）が変化する比率がそれぞれ等しくなるように、各基準電圧レベルは設定されることになる。
【００６４】
さて、電圧生成ブロック２３においては、ラッチ手段２３１がラッチした画像データの上位Ｎ１ビットが（００１）である場合には、電圧レベル選択回路２３２は、ディジタル画像データが（００１０００）であるときに画素の画素電極に与えるべき電圧Ｖ１２と、ディジタル画像データが（０１００００）であるときに与えるべき電圧Ｖ１３とを選択する。また、上位Ｎ１ビットが（０１０）である場合には、電圧レベル選択回路２３２は、ディジタル画像データが（０１００００）であるときに画素の画素電極に与えるべき電圧Ｖ１３と、ディジタル画像データが（０１１０００）であるときに与えるべき電圧Ｖ１４とを選択する。このように、上位Ｎ１ビットの値に応じて、Ｎ１の値のときに本来、液晶に印加されるべき電圧と、その電圧レベルに隣接する次のレベルの電圧の２つの基準電圧が選択されるようになる。
【００６５】
なお、実際には、  Ｖ１１とＶ１９とのうち一方は実際には画素に印加されることはなく、後述するように分圧回路２４２での電圧分圧の基準電圧としてだけ使用され、全部で８レベル（一般的には、２Ｎ１レベル）の電圧が使用される。
【００６６】
次に、第２の電圧生成ブロック２４の分圧回路２４２には、第１の電圧生成ブロック２３により選択された２つの電圧レベルＶ１ｍ，Ｖ１ｎ（ｎ＝ｍ＋１）が２つの電圧出力線により入力されており、ラッチ回路２４１からの下位Ｎ２ビット入力に応じて、電圧レベルＶ１ｍ，Ｖ１ｎの分圧を行う。たとえば、下位Ｎ２ビットのビット数が３である場合、分圧回路２４２は、電圧レベル選択回路２３２により選択された２つの基準レベル電圧レベルＶ１ｍ，Ｖ１ｎ間を、２Ｎ２（＝８）個に均等な比率で分圧し、下位Ｎ２ビットの値に応じた電圧ＶｄｒｖＲを生成する。たとえば上位Ｎ１ビットおよび下位Ｎ２ビットがともに３ビットであり、第１の電圧生成ブロック２３によりＶ１２とＶ１３が選択されている場合（すなわち、上位Ｎ１ビットが（００１）である場合）において、下位Ｎ２ビットが（０１０）であるときには、分圧回路２４２は、分圧した電圧のうち、低い方から３番目の電圧を選択して出力する。この出力電圧ＶｄｒｖＲは、Ｎビットのディジタル画像データにとっては、細かい精度（Ｎビットデータ量による精度）で、画素の電圧−透過率特性の特性曲線を補正した電圧に対応する。
【００６７】
つまり、第２の実施形態においては、第１の電圧生成ブロック２３での電圧−透過率の非線形性の補正では、透過率の白レベルから黒レベルの全域を、Ｎ１ビットのデータ量で均一な透過率変化となるように分割し、その中からＮ１ビットデータの値に応じて分割された範囲（透過率レベル）が選択されている。電圧−透過率特性のこの透過率レベル（縦軸）を分割した数がＮ１ビットのデータ量だけで決定されるため、粗い補正のレベルとなる。つまり、Ｎ１ビット数が３ビットであれば、分割数は２３  ＝８分割である。Ｎ１の値に応じて選択された透過率の分割範囲は、電圧−透過率特性の特性曲線に基づき、その透過率範囲に対応する印加電圧範囲が決定される。この電圧範囲の両端の電圧が、第１の電圧生成ブロック２３から選択し出力される２つの基準電圧レベルとなる。さらに、第２の電圧生成ブロック２４では、供給された２つの電圧を、Ｎ２ビットのデータ量に応じて均等割合で分割する。Ｎ２ビット数が３であれば、その分割数は２３  ＝８分割である。そして、Ｎ２ビットデータの値に応じて８分割の中から１つの電圧値を選択する。この電圧選択により、電圧−透過率特性に基づき透過率（階調レベル）が決まる。すなわち、Ｎ２ビットデータ量による電圧分圧数は８であるが、電圧−透過率特性の全体の特性曲線からすると、Ｎ１ビットデータ量による電圧範囲分割数８からの選択を行った上で、Ｎ２ビットデータ量による電圧選択があるのであるから、実質的に、第２の電圧生成ブロック２４での電圧生成は、Ｎ１＋Ｎ２＝Ｎビットの画像データのデータ量による電圧値選択となる。従って、第１の電圧生成ブロック２３での電圧生成より、第２の電圧生成ブロック２４での電圧生成は、実質的に細かい精度での電圧−透過率特性の補正となる。
【００６８】
第２の実施形態においても、上位Ｎ１ビットのデータバス２２１及びそのデータをラッチする保持手段（ラッチ回路）２３１は液晶表示装置の表示領域Ｓから遠い側に形成され、下位Ｎ２ビットのデータバス２２２及びそのデータをラッチする保持手段（ラッチ回路）２４１は第１の電圧生成手段２３と第２の電圧生成手段２４との間に形成されているので、各電圧生成ユニットの回路配置方向に多数のデータバスを引き回す必要が無くなり、従来の駆動回路と比較して、電圧生成ユニットの回路幅を液晶表示装置の画素幅Ｗ（あるいはデータ信号線の配列ピッチ幅）に合わせて狭くするレイアウトが容易となる。これにより液晶パネル側では、データ信号線の配列ピッチもそれに併せて狭くでき、画素の配列ピッチも狭くできるので、高精細なパネルを形成することができる。
【００６９】
なお、図２に示した第１の実施形態では、データ信号線及び画素の配列ピッチに１対１に対応して、電圧生成ユニットの配列ピッチがほぼ等しく設定されているが、データ信号線ＬＤ  の反対側にも電圧生成ユニットを配置し、所定単位数（例えば、１本、３本、６本，・・・・）のデータ信号線毎に、交互に反対側へ電圧生成ユニットを配置していけば、電圧生成ユニットの配列ピッチはほぼ２倍の幅として余裕を持たせることが出来る。例えば、図２の奇数番目のデータ信号線に電圧供給する駆動回路（図中、ＶｄｒｖＲを生成する電圧生成ユニットとＶｄｒｖＢを生成する電圧生成ユニット）は、データ信号線の図示される端部側に配置し、偶数番目のデータ信号線に電圧供給する駆動回路（図中、ＶｄｒｖＧを生成する電圧生成ユニット）は、データ信号線の反対側（図示されない側）の端部に配置すると、電圧生成ユニットは２つのデータ信号線に対し１つの電圧生成ユニットを配置する関係となるため、配置に余裕が出来る。従って、データ信号線及び画素の配列ピッチを狭くすることができるので、液晶パネルの画素をより一層高精細化することができる。
【００７０】
また、図２において、Ｎ１ビットデータバス２２１をラッチ２３１の外側に配置したが、ラッチ２３１は、Ｎ１ビット個配置されるため、各ビットのデータバス２２１に隣接してそのデータをラッチするラッチ２３１を配置してもよい。つまり、各データバス２２１を間隔を空けて配置し、その間隔内にデータバスのビットデータをラッチする１ビットラッチ回路２３１を配置してもよい。図２の場合、３本のデータバス２２１の配置と３個のラッチ２３１の配置が、データ信号線側から見て交互に配置される。この構成は、ＲＧＢの各電圧生成ユニットに応じても同様に実施でき、また、第２の電圧生成ブロック２４側のデータバス２２２とラッチ２４１についても同様の構成を採用することが出来る。
【００７１】
〔第３の実施形態〕
図３〜図５により、第２の実施形態をより具体的とした実施形態を説明する。
【００７２】
本発明の駆動回路は、図３（Ａ）の平面図、（Ｂ）の横断面図、および（Ｃ）の縦断面図に示すような液晶表示装置３０１を駆動するために用いられる。図３では、ガラス基板（アクティブマトリクス基板）３０３と対向基板（必要に応じてカラーフィルタが配置される基板）３０２との間は、各基板周囲のシール材３０４により接着固定され、その間隙に液晶３０５が注入され挟持されている。ガラス基板３０２の周囲には周側部を残して、遮光パターン３０６が形成され、当該遮光パターン３０６より内側のガラス基板３０３側の画素領域Ｓ部分には、ＴＦＴ、画素電極、出力信号線（データ信号線）、走査線等からなるアクティブマトリクス部３０７が形成されている。また、アクティブマトリクス部３０７の周辺部には、上述した電圧生成ユニットが画素アレイの画素列数と同数形成された駆動回路３０８、および走査線駆動回路３０９がＴＦＴ等により構成されている。また、走査線駆動回路３０９の外側には、実装端子部材（フレキシブル基板）３１０が設けられ、このフレキシブル基板３１０を介して液晶表示装置３０１を駆動するための電圧や各種クロック信号が入力されている。
【００７３】
図４は図３に示した駆動回路３０８を構成する各電圧生成ユニット４のうち第１の電圧生成ブロック４１を示す図である。図４において、複数個の第１の電圧生成ブロック４１は、図３に示した液晶表示装置の画素配列ピッチＷ（図５参照）（あるいはデータ信号線の配列ピッチ）と実質的に同一の配列ピッチで、画素領域Ｓのデータ信号線配列方向に沿って並んで配置されている。各電圧生成ブロック４１は、それぞれデータ信号線の配列方向に向けて回路素子及び配線層が配置されている。図４においては、出力電圧Ｖ１ｍ，Ｖ１ｎ，ＳＰの出力される方向に画素領域Ｓが位置している。第１の電圧生成ブロック４１よりも、液晶表示装置の画素領域Ｓから離れた箇所には、ディジタル画像データＤＡの６ビット（Ｎビット）のデータバスのうち、上位３ビット（Ｎ１ビット）のデータバスが、Ｒ，Ｇ，Ｂ各色それぞれについて配置されている。図４では、各データバスをＲ１，Ｇ１，Ｂ１で示し、これらを一括してＢＵＳＨで示してある。これらのバス配線は、ガラス基板上に形成されたアルミニウム等の金属配線からなる。
【００７４】
ＢＵＳＨの液晶表示装置の画素領域Ｓ側には、ラッチ回路４１１と電圧レベル選択回路４１２とからなる第１の電圧生成ブロック４１が形成されている。ラッチ回路４１１は、第１のラッチ回路ＬＴＣ１１と第２のラッチ回路ＬＴＣ１２とからなる。各ラッチ回路ＬＴＣ１１およびＬＴＣ１２は、それぞれ３つのラッチ要素Ｌｅ１〜Ｌｅ３により構成され、それぞれのラッチ要素が１ビットデータをラッチし保持する。このような各ラッチ要素は、ＣＭＯＳのＴＦＴからなる２個のクロックド・インバータをカスケード接続し、後段のクロックド・インバータの入出力間に１個のＣＭＯＳ・ＴＦＴのインバータを帰還接続した構成からなり、この入入力段のクロックド・インバータをＳＰが制御し、後段のクロックド・インバータをＳＰの反転クロックが制御する。以下、各ラッチ要素は同様の構成とする。なお、第１のラッチ回路ＬＴＣ１１における３つのラッチ要素Ｌｅ１〜Ｌｅ３は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。図４の１番目の第１の電圧生成ブロック４１の第１のラッチ回路ＬＴＣ１１には、データバスＲ１の３ビット分の画像データが入力されて保持され、同様に、２番目の第１の電圧生成ブロック４１の第１のラッチ回路ＬＴＣ１１にはＧ１の３ビットデータ、３番目の第１の電圧生成ブロック４１の第１のラッチ回路ＬＴＣ１１にはＢ１の３ビットデータがそれぞれ、同時にラッチされる。第１のラッチ回路ＬＴＣ１１における３つのラッチ要素は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。
【００７５】
なお、ＢＵＳＨの液晶表示装置の画素領域Ｓからさらに外側には、シフトレジスタ４４が設けられている。シフトレジスタ４４は、連続する３つの電圧生成ブロック４１の各第１のラッチ回路ＬＴＣ１１に、シフトクロックＣＬＫのタイミングでサンプリングパルスＳＰを送出し、ラッチ回路ＬＴＣ１１（Ｌｅ１〜Ｌｅ３）は、上記パルスＳＰによりＢＵＳＨ上の上位３ビット（Ｎ１ビット）のデータを取り込んでいる。サンプリングパルスＳＰは、３つの電圧生成ブロック４１の
３つの第１のラッチ回路ＬＣＴ１１に供給されるので、水平画素方向の３画素（ＲＧＢの３画素）のための画像データの上位３ビット分が、１つのサンプリングパルスＳＰにより同時にラッチされる。なお、図４においてシフトレジスタ４４は、３つの電圧生成ユニットに対してのみ、サンプリングパルスＳＰを出力しているように図示されるが、実際には、水平走査期間の最初にシフトデータを入力し、このシフトデータをシフトクロックＣＬＫによって順次シフトし、このシフトに応じて順次サンプリングパルスＳＰを発生させ、水平走査期間内に、水平画素方向に配置される複数の電圧生成ユニットに対して、順次サンプリングパルスＳＰを供給し、この期間内に画素領域Ｓにおいて表示させる１ライン分の画像データを、ラッチ回路ＬＣＴ１１に取り込むように動作する。
【００７６】
ラッチ回路ＬＴＣ１１の各ラッチ要素Ｌｅ１〜Ｌｅ３は、取り込んだ上位３ビットのデータを、ラッチ回路ＬＴＣ１２の各ラッチ要素Ｌｅ１〜Ｌｅ３に送出する。ラッチ回路ＬＴＣ１２は、各ラッチ要素Ｌｅ１〜Ｌｅ３に取り込んだデータをラッチパルスＬＰのタイミングで、次段の第２の電圧レベル選択回路（第１の電圧生成部に相当）４１２に出力する。ラッチ回路ＬＴＣ１２の各ラッチ要素Ｌｅ１〜Ｌｅ３は、ラッチパルスＬＰは、水平画素方向に並んで配置される複数の電圧生成ブロック４１のラッチ回路ＬＴＣ１２の各ラッチ要素Ｌｅ１〜Ｌｅ３に共通に供給される。ラッチパルスＬＰは、各ラッチ要素のクロックド・インバータを制御する共通クロックとなる。従って、１水平走査期間内に、複数の電圧生成ブロック４１の各ラッチ回路ＬＣＴ１１に順次取り込まれた画素領域の１ライン分の画像データのＮ１ビット分は、一括して同時に、ラッチ回路ＬＴＣ１２の各ラッチ要素Ｌｅ１〜Ｌｅ３に取り込まれる。従って、複数の電圧生成ブロック４１のそれぞれに含まれる各電圧レベル選択回路４１２は、次の水平走査期間内において同時に、それぞれが入力した画像データに基づく複数の基準電圧の中からの電圧選択を行う。なお、第２のラッチ回路ＬＴＣ１２における３つのラッチ要素は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。
【００７７】
次に、電圧レベル選択回路４１２は、８つのデコーダ要素（ＡＮＤゲートａ１〜ａ８）と、８対のスイッチｓ１１・ｓ１２、ｓ２１・ｓ２２、ｓ３１・ｓ３２、ｓ４１・ｓ４２、ｓ５１・ｓ５２、ｓ６１・ｓ６２、ｓ７１・ｓ７２、ｓ８１・ｓ８２とから構成されている。ここで、ＡＮＤゲートとスイッチ対とが、本発明の第１〜第８の選択部を構成する。たとえばＡＮＤゲートａ１とスイッチｓ１１，ｓ１２とが第１の選択部を構成する。
【００７８】
また、電圧レベル選択回路４１２は、次に述べるような９レベルの電圧Ｖ１１〜Ｖ１９（Ｖ１１＞Ｖ１２＞・・・＞Ｖ１９）を入力している。この電圧レベルの電圧値の設定は、第２の実施形態に関して説明したように、画素の電圧−透過率特性の透過率の変化比率が一定となるように透過率の変化幅を設定し、設定した透過率に対応して電圧−透過率特性の特性曲線から求められた電圧が、９つの基準電圧として設定されている。つまり、この９つの電圧レベルにより得られる画素の透過率は、その変化比率が均等になる。
【００７９】
第ｊ（ｊ＝１，２，・・・，８）の選択部の２つのスイッチｓ１ｊのうち、液晶表示装置の表示領域から遠い位置に配置されたスイッチの一方の端子（電圧入力端子）は第ｊの基準電圧供給線（Ｖ１ｊ）に接続されており、他方の端子（電圧出力端子）は電圧レベル選択回路４１２の一方の電圧Ｖ１ｍの出力線に接続されている。また、液晶表示装置の画素領域Ｓに近い側に配置されたスイッチの電圧入力端子は第ｊ＋１の基準電圧供給線（Ｖ１（ｊ＋１））に接続されるとともに、電圧出力端子は当該電圧レベル選択回路の他方の電圧Ｖ１ｎの出力線に接続されている。
【００８０】
第ｊの選択部のデコーダ要素は、前記上位Ｎ１ビットの値がｊ−１のときに、当該選択部の２つのスイッチにオン動作信号を送出するように構成されている。すなわち、ＡＮＤゲートａ１〜ａ８は、それぞれ入力位相の組合せがゲート同士で互いに異なる３つの入力端子を持っており、上位３ビット（Ｎ１ビット）の値に応じて、８対のスイッチのうち、何れか１つの対がオンとなる。すなわち、図４の構成においては、上位３ビットの値が一番小さいとき（すなわち、（０００）のとき）は、スイッチｓ８１，ｓ８２のみをオンとしてＶ１８とＶ１９とを第２の電圧生成ブロック４２の分圧回路（第２の電圧生成部に相当）４２２（図５参照）に出力し、順次上位３ビットの値が大きくなるごとに、Ｖ１７とＶ１８、Ｖ１６とＶ１７、・・・、Ｖ１１とＶ１２のように、電圧レベルが隣接する２つの電圧Ｖ１ｍ，Ｖ１ｎ（ｍ＝１，２，・・・，８、ｎ＝ｍ＋１）を第２の電圧生成ブロック４２の分圧回路４２２に出力する。
【００８１】
以上が図４の説明であるが、各電圧生成ブロックにおいては、その回路配置幅の中には、回路素子だけでなく、６ビットの画像データの上位３ビットのデータを電圧レベル選択回路４１２まで伝送する配線と、サンプリングパルスやラッチパルスの供給配線と、電圧レベル選択回路４１２にて選択した２つの電圧の出力線とが、回路配置方向（画素領域方向）に向けて配置される。よって、回路は一方向に配置される配線数が少なく、且つラッチ回路や電圧レベル選択回路もそれぞれ分割して画素領域方向に順次配置するので、配置幅が狭くなる。よって、水平画素方向での各電圧生成ブロックの幅は狭くできる。
【００８２】
図５は、図３に示した駆動回路３０８を構成する各電圧生成ユニット４のうち、第２の電圧生成ブロック（第２の電圧生成部に相当）４２を示す図であり、電圧生成ブロック４２と図４において説明した第１の電圧生成ブロック４３との間には、ディジタル画像データＤＡの６ビットのデータバスのうち、下位３ビット（Ｎ２ビット）のデータバスが、Ｒ，Ｇ，Ｂ各色それぞれについて形成されている。図５では、各データバスをＲ２，Ｇ２，Ｂ２で示し、これらを一括してＢＵＳＬで示してある。第２の電圧生成ブロック４２は、ラッチ回路４２１と分圧回路４２２とからなる。ラッチ回路４２１は、第１のラッチ回路ＬＴＣ２１と第２のラッチ回路ＬＴＣ２２とからなる。ラッチ回路ＬＴＣ１１およびＬＴＣ１２は、それぞれ３つのラッチ要素Ｌｅ１〜Ｌｅ３により構成されている。
【００８３】
それぞれのラッチ要素が１ビットデータをラッチし保持する。このような各ラッチ要素は、第１の電圧生成ブロック４１におけるラッチ回路４１１の各ラッチ要素Ｌｅ１〜Ｌｅ３と同様の構成である。また、クロックド・インバータの制御クロックも、ラッチ回路ＬＴＣ１１、ＬＴＣ１２とそれぞれ同一であり、ラッチ回路ＬＴＣ１１はサンプリングパルスＳＰにより制御され、ラッチ回路ＬＴＣ１２はラッチパルスＬＰにより制御される。
【００８４】
前述したように、Ｒ，Ｇ，Ｂ各色についての電圧生成ブロック４１の各第１のラッチ回路ＬＴＣ２１には、図４において説明したシフトレジスタ４４からのサンプリングパルスＳＰが入力されている。ラッチ回路ＬＴＣ２１は、上記パルスＳＰによりデータバス４３１上のディジタル画像データの下位３ビット（Ｎ２ビット）のデータを取り込んでいる。ラッチ回路ＬＴＣ２１の各ラッチ要素Ｌｅ１〜Ｌｅ３は、取り込んだ下位３ビットのデータを、ラッチ回路ＬＴＣ２２の各ラッチ要素Ｌｅ１〜Ｌｅ３に送出する。ラッチ回路ＬＴＣ２２は、各ラッチ要素Ｌｅ１〜Ｌｅ３のデータをラッチパルスＬＰ２のタイミングで、次段の分圧回路４２２に出力する。
【００８５】
図５の１番目の第２の電圧生成ブロック４２の第１のラッチ回路ＬＴＣ２１には、データバスＲ２の３ビット分の画像データが入力されて保持され、同様に、２番目の第２の電圧生成ブロック４２の第１のラッチ回路ＬＴＣ２１にはＧ２の３ビットデータ、３番目の第２の電圧生成ブロック４２の第１のラッチ回路ＬＴＣ２１にはＢ２の３ビットデータがそれぞれ、同時にラッチされる。第１のラッチ回路ＬＴＣ１１における３つのラッチ要素は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。
【００８６】
なお、シフトレジスタ４４からは、第１の電圧生成ブロック４１だけでなく、連続配列される３つの第２の電圧生成ブロック４２の各第１のラッチ回路ＬＴＣ２１に、シフトクロックＣＬＫのタイミングでサンプリングパルスＳＰさ送出される。このパルスＳＰの配線は、各電圧生成ユニットの回路配置幅内に配線される。
ラッチ回路ＬＴＣ２１（Ｌｅ１〜Ｌｅ３）では、上記パルスＳＰによりＢＵＳＬ上の下位３ビット（Ｎ２ビット）のデータを取り込んでいる。サンプリングパルスＳＰは、３つの電圧生成ブロック４２の３つの第１のラッチ回路ＬＣＴ２１に供給されるので、水平画素方向の３画素（ＲＧＢの３画素）のための画像データの下位３ビット分が、１つのサンプリングパルスＳＰにより同時にラッチされる。なお、図４におけるシフトレジスタ４４は、３つの電圧生成ユニットに対してのみ、サンプリングパルスＳＰを出力しているように図示されるが、実際には、水平走査期間の最初にシフトデータを入力し、このシフトデータをシフトクロックＣＬＫによって順次シフトし、このシフトに応じて順次サンプリングパルスＳＰを発生させ、水平走査期間内に、水平画素方向に配置される複数の電圧生成ユニットに対して、順次サンプリングパルスＳＰを供給し、この期間内に画素領域Ｓにおいて表示させる１ライン分の画像データの下位ビットを、ラッチ回路ＬＣＴ２１に取り込むように動作する。従って、第１の電圧生成ブロック４１と第２の電圧生成ブロック４２のラッチ回路ＬＴＣ１１とＬＴＣ２１は、同じサンプリングパルスＳＰにより同期してラッチ動作する。
【００８７】
ラッチ回路ＬＴＣ２１の各ラッチ要素Ｌｅ１〜Ｌｅ３は、取り込んだ上位３ビットのデータを、ラッチ回路ＬＴＣ２２の各ラッチ要素Ｌｅ１〜Ｌｅ３に送出する。ラッチ回路ＬＴＣ２２は、各ラッチ要素Ｌｅ１〜Ｌｅ３に取り込んだデータをラッチパルスＬＰのタイミングで、次段の分圧回路４２２に出力する。ラッチ回路ＬＴＣ２２の各ラッチ要素Ｌｅ１〜Ｌｅ３は、ラッチパルスＬＰは、第１の電圧生成ブロック４１のラッチ回路だけでなく、水平画素方向に並んで配置される複数の電圧生成ブロック４２のラッチ回路ＬＴＣ２２の各ラッチ要素Ｌｅ１〜Ｌｅ３にも共通に供給される。ラッチパルスＬＰは、各ラッチ要素のクロックド・インバータを制御する共通クロックとなる。従って、１水平走査期間内に、複数の電圧生成ブロック４１の各ラッチ回路ＬＣＴ２１に順次取り込まれた画素領域の１ライン分の画像データのＮ２ビット分は、次の水平走査期間の最初に一括して同時に、ラッチ回路ＬＴＣ２２の各ラッチ要素Ｌｅ１〜Ｌｅ３に取り込まれる。従って、複数の電圧生成ブロック４２のそれぞれに含まれる各分圧回路４１２は、次の水平走査期間内において同時に、それぞれが入力した画像データに基づき、分圧電圧の選択を行う。なお、第２のラッチ回路ＬＴＣ２２における３つのラッチ要素は、回路配置幅を狭くできるように、画素領域Ｓの配置方向に順次配置される。
【００８８】
分圧回路４２２は、３入力端子を持つ８つのデコーダ要素（ＡＮＤゲートｂ１〜ｂ８）と、これらＡＮＤゲートｂ１〜ｂ８の出力を一方の入力とし、後述するリセットパルスＲＳを他方の入力とするリセット要素（ＯＲゲートｃ１〜ｃ８）と、これらの２入力ゲートｃ１〜ｃ８の出力に応じてオン・オフするスイッチｔ１〜ｔ８と、８つの薄膜抵抗ｒ１〜ｒ８の直列接続回路とから構成されている。ここで、上記各抵抗と、各スイッチと、各２入力ゲートと、各ＡＮＤゲートとが、第１〜第８の選択部を構成している。たとえば、抵抗ｒ１と、スイッチｔ１と、２入力ゲートｃ１と、ＡＮＤゲートｂ１とが、第１の選択部を構成する。
【００８９】
また、分圧回路４２２は、リセットパルスＲＳの入力端子を有している。ＡＮＤゲートｂ１〜ｂ８は、それぞれ入力信号位相の組合せが異なる３つの入力端子を持っており、下位３ビット（Ｎ２ビット）の値に応じて、何れか１つが“１”を出力する。すなわち、第ｋ（ｋ＝１，２，・・・，８）の選択部のデコーダ要素は、前記下位Ｎ２ビットの値がｋ−１のときに、選択部のリセット要素の他方端子を介して選択部のスイッチにオン動作信号を送出する。
【００９０】
２入力ゲートｃ１はＯＲゲートであり、ＡＮＤゲートｂ１の出力を非反転で入力し、リセットパルスＲＳを非反転で入力している。一方、２入力ゲートｃ２〜ｃ８はＡＮＤゲートであり、ＡＮＤゲートｂ２〜ｂ８の出力を非反転で入力し、リセットパルスＲＳを反転して入力している。このリセットパルスＲＳが“０”のとき、２入力ゲートｃ１〜ｃ８は、ＡＮＤゲートｂ１〜ｂ８からの出力をスイッチｓ１〜ｓ８に伝送する。つまり、ＡＮＤゲートｂ１〜ｂ８のいずれかから“１”が出力され、リセットパルスＲＳが“０”のときは、２入力ゲートｂ１〜ｂ８の出力がそのままスイッチｓ１〜ｓ８に伝送され、“１”の供給された１つのスイッチがオンする。一方、リセットパルスＲＳが“１”のときは、２入力ゲートｃ１の出力は“１”となり、他の２入力ゲートｃ２〜ｃ８の出力は“０”に固定される。従って、強制的に、スイッチｓ１がオンされ、第１の電圧生成ブロック４１にて選択され供給された電圧Ｖ１ｎが出力線にそのまま出力される。
【００９１】
このリセットパルスＲＳを供給するリセット信号線は、水平画素方向に複数の第２の電圧生成ブロック４２にわたって配置されるものであり、リセットパルスＲＳが“１”のときは、各電圧生成ユニット、すなわち各第２の電圧生成ブロック４２からの出力電圧としては、これに対応する第１の電圧生成ブロック４１にて選択された２つの基準電圧の一方（図４及び図５では、電位の高い側）が、強制的に出力され、画素領域Ｓのデータ信号線ＬＤ  に供給される。
【００９２】
なお、このリセットパルスＲＳが“１”となる期間は、各水平走査期間の最初の一部の期間である。ラッチ回路ＬＣＴ１２とＬＣＴ２２における電圧選択動作の不安定期間を考慮し、この期間に強制的に高電位の電圧側を出力されるようにしている。高電位側の電圧をデータ信号線に印加して高めの電圧でプリチャージする方が、低電位側の電圧を印加するより、その後の分圧回路からの画像データに応じた出力電圧によるデータ信号線の電荷充電が、早
期にできるためである。なお、このリセット動作が液晶パネルの特性上不要で有れば、リセットパルスＲＳの信号線、２入力ゲートｃ１〜ｃ８は不要である。
【００９３】
スイッチｔ１〜ｔ８の一方の端子は出力線（データ信号線にそのまま繋がる）に接続され、他方の端子は薄膜抵抗ｒ１〜ｒ８の直列接続回路（データ信号線に平行）のタップに接続されている。これらの抵抗ｒ１〜ｒ８の直接接続回路の両端には、前述した第１の電圧生成ブロック４１からの２つの電圧Ｖ１ｍ，Ｖ１ｎが与えられ、８分割している。なお、抵抗ｒ１〜ｒ８の抵抗値は、それぞれ等しく設定している。
【００９４】
分圧回路４２２は、画像データの下位３ビットの値に応じて、スイッチｔ１〜ｔ８の何れかをオンとして、２つの電圧Ｖ１ｍ，Ｖ１ｎ間を薄膜抵抗ｒ１〜ｒ８の直列接続回路の所定の端子から出力される分圧電圧のうちから１つを、スイッチｓ１〜ｓ８により選択し、出力線にこれを出力して、出力電圧ＶｄｒｖＲ，ＶｄｒｖＧ，ＶｄｒｖＢを生成し、これを図５に示した画素領域Ｓのデータ信号線ＬＤ  に出力している。なお、電圧生成ユニット４の６ビットのディジタル画像データ入力に対する出力電圧（Ｖｄｒｖ）の特性の一例を図６に示す。図６にも示されるように、電圧生成ユニット４は、画素の電圧−透過率特性に応じた特性の電圧を生成することができる。
【００９５】
また、図４及び図５に示したラッチ回路、ＡＮＤゲート、ＯＲゲート、スイッチは、画素領域Ｓの各画素に配置されるＴＦＴと同様なプロセスにて、同一ガラス基板上に形成したＴＦＴにより構成される。
【００９６】
以上が図５の説明であるが、各電圧生成ブロックにおいては、その回路配置幅の中には、回路素子だけでなく、６ビットの画像データの下位３ビットのデータを分圧回路４２２まで伝送する配線と、サンプリングパルスやラッチパルスの供給配線と、分圧回路４２２にて選択した電圧の出力線とが、回路配置方向（画素領域方向）に向けて配置される。よって、回路は一方向に配置される配線数が少なく、且つラッチ回路や電圧レベル選択回路もそれぞれ分割して画素領域方向に順次配置するので、配置幅が狭くなる。よって、水平画素方向での各電圧生成ブロックの幅は狭くできる。従って、画素領域Ｓの画素配列ピッチ（あるいはデータ信号線の配列ピッチ）と駆動回路の電圧生成ユニットとを合わせて狭くし、ドライバー内蔵型の高精細な液晶パネルを実現することができる。
【００９７】
なお、以上の実施形態において、Ｎ１ビットとＮ２ビットとは、同一ビット数であるかＮ２ビット数がＮ１ビット数よりも多いことが好ましい。これは、第１の電圧生成手段が２つの電圧を選択する構成であるのに対し、第２の電圧生成手段は１つの電圧を選択する構成であるため、第１の電圧生成手段に入力するデータビット数が多くなると回路規模が大きくなってしまうからである。たとえばディジタル画像データが７ビットである場合には、Ｎ１ビットのビット数を３、Ｎ２ビットのビット数を４とする（または、Ｎ１ビットのビット数を４、Ｎ２ビットのビット数を３とする）ことが好ましく、また、たとえばディジタル画像データが６ビットである場合には、Ｎ１ビットのビット数およびＮ２ビットのビット数をともに３とすることが好ましい。
【００９８】
また、第１の電圧生成ブロック４１と第２の電圧生成ブロック４２のそれぞれの第１のラッチ回路ＬＣＴ１１，ＬＣＴ２１と、それに隣接して配置されるデータバスＢＵＳＨ，ＢＵＳＬは、図４及び図５に示したように、データバスの配置の画素領域側にラッチ回路を設けるのではなく、１本のデータバスに隣接して１つのラッチ要素を設け、データバスとラッチ要素が交互となるように配置してもよい。
【００９９】
また、この実施形態では、データ信号線及び画素の配列ピッチに１対１に対応して、電圧生成ユニットの配列ピッチがほぼ等しく設定されているが、データ信号線ＬＤ  の反対側にも電圧生成ユニットを配置し、所定単位数（例えば、１本、３本、６本，・・・・）のデータ信号線毎に、交互に反対側へ電圧生成ユニットを配置していけば、電圧生成ユニットの配列ピッチはほぼ２倍の幅として余裕を持たせることが出来る。例えば、図の奇数番目のデータ信号線に電圧供給する駆動回路（図中、ＶｄｒｖＲを生成する電圧生成ユニットとＶｄｒｖＢを生成する電圧生成ユニット）は、データ信号線の図示される端部側に配置し、偶数番目のデータ信号線に電圧供給する駆動回路（図中、ＶｄｒｖＧを生成する電圧生成ユニット）は、データ信号線の反対側（図示されない側）の端部に配置すると、電圧生成ユニットは２つのデータ信号線に対し１つの電圧生成ユニットを配置する関係となるため、配置に余裕が出来る。従って、データ信号線及び画素の配列ピッチを狭くすることができるので、液晶パネルの画素をより一層高精細化することができる。
【０１００】
〔第４の実施形態〕
図３に示したガラス基板３０２上に、駆動回路（駆動回路３０８）、アクティブマトリクス部３０７等を形成するプロセス（低温ポリシリコン技術を用いたプロセス）を図７〜図１３により説明する。
【０１０１】
プロセス１：図７に示すように、アクティブマトリクス基板７００上にバッファ層７０１を形成し、このバッファ層７０１上にアモルファスシリコン層７０２を形成する。
【０１０２】
プロセス２：図８のアモルファスシリコン層７０２の全面にレーザアニールを施し、アモルファスシリコン層を多結晶化し、図８に示すように、多結晶シリコン層７０３を形成する。
【０１０３】
プロセス３：多結晶シリコン層７０３をパターニングして、図９に示すようにアイランド領域７０４，７０５，７０６を形成する。アイランド領域７０４，７０５は、実施形態で示した各スイッチとして用いられるＭＯＳトランジスタの能動領域（ソース，ドレイン）が形成される層である。また、アイランド領域７０６は、各画素等に必要に応じて設けられる電荷蓄積容量の一極となる層である。
【０１０４】
プロセス４：図１０に示すように、マスク層７０７を形成し、キャパシタンス要素の薄膜容量の一極となるアイランド領域７０６のみにリン（Ｐ）イオンを打ち込み、当該アイランド領域７０６を低抵抗化する。
【０１０５】
プロセス５：図１２に示すように、ゲート絶縁膜７０８を形成し、当該ゲート絶縁膜７０８上にＴａＮ層７１０，７１１，７１２を形成する。ＴａＮ層７１０，７１１は、各種スイッチとして用いられるＭＯＳトランジスタのゲートとなる層であり、ＴａＮ層７１２は薄膜容量の他極となる層である。これらＴａＮ層を形成の後、マクス層７１３を形成し、ゲートＴａＮ層７１０をマスクとしてセルフアラインでリン（Ｐ）のイオン打ち込みを行い、ｎ型のソース層７１５，ドレイン層７１６を形成する。
【０１０６】
プロセス６：図１２に示すように、マスク層７２１，７２２を形成し、ゲートＴａＮ層７１１をマスクとして、セルフアラインでボロン（Ｂ）のイオン打ち込みを行い、ｐ型のソース層７２１，ドレイン層７２２を形成する。
【０１０７】
プロセス７：図１３に示すように、層間絶縁膜７２５を形成し、当該層間絶縁膜にコンタクトホールを形成した後、ＩＴＯやＡｌからなる電極層７２６，７２７，７２８，７２９形成する。なお、図１３では図示していないが、ＴａＮ層７１０，７１１，７１２や多結晶シリコン層７０６にもコンタクトホールを介して電極が接続される。これにより、駆動回路の各スイッチとして用いられるｎチャネルＴＦＴ，ｐチャネルＴＦＴ等が作製される。
【０１０８】
以上述べたようなプロセス１〜７を用いることにより、駆動回路回路を含む液晶表示装置の製造が容易化され、コストの低減を図ることもできる。また、ポリシリコンはアモルファスシリコンに比べてキャリアの移動度が格段に大きいので、高速動作が可能であり、回路の高性能化の面で有利である。抵抗部の形成方法としては、アイランド領域７０６（Ｎ＋）、  ｎ型のソース層（  Ｐ＋）５，ドレイン層（  Ｐ）７１６の３種類のシート抵抗値を持つポリシリコン薄膜層の何れかの成形工程と同一工程にて形成することができる。なお、抵抗値としては、アイランド領域７０６の層の不純物濃度が３つの中では一番低いため、シート抵抗値が一番高くなり、抵抗の長さを一番短くでき、分圧回路の回路面積を小さくすることができる。
【０１０９】
なお、上述の製造プロセスに代えて、アモルファスシリコンを用いたプロセスも使用可能である。また、以上の実施形態においては、絶縁性基板上に形成したＴＦＴ及び薄膜抵抗素子により駆動回路及び画素領域を形成した例を示したが、これに限らず、シリコン基板上に画素及び駆動回路を形成してもよい。その場合は、画素に形成される画素電極は金属層の反射電極とし、その反射電極下のシリコン基板表面に画素電極にデータ信号を供給するＭＯＳトランジスタ、及び供給されたデータ信号の電荷を保持する電荷蓄積容量を形成する。画素領域の周辺のシリコン基板表面にはＭＯＳトランジスタからなる駆動回路が形成される。抵抗素子はシリコン基板上にポリシリコン抵抗として形成される。このパネルは、シリコン基板とガラス基板を貼り合わせその間隙に液晶を挟持させた反射型アクティブマトリクスパネルとして実現される。このようなパネルにおいても、本発明を採用することにより、画素の配列（データ信号線の配列）ピッチに合わせた駆動回路が構成できる。また、アクティブマトリクス型の液晶表示装置だけでなく、その他の単純マトリクス型やＭＩＭ等の２端子素子型の液晶パネルの駆動回路として本発明を用いることができる。
【０１１０】
また、上記実施形態においては、ＲＧＢの３原色の画像データに基づきカラー表示する液晶表示装置を前提に説明を進めたが、本発明はこれに限定されることなく、投写型表示装置のライトバルブのように単色（Ｒのみ、Ｇのみ、Ｂのみ）の光を変調する液晶表示装置のための駆動回路として、単色の画像データのみを入力するようにしてもよいことは言うまでもない。また、白色光を入力し、その光を変調してモノクロ表示する場合は、画像データとして輝度データを入力するようにしても構わない。
【０１１１】
さらに、以上の実施形態においては、画素の液晶を交流駆動しない構成（共通電極電位に対して正極性の電圧のみを画素電極に印加する構成）での駆動回路を説明してきた。これは、説明を簡便化するためである。しかしながら、液晶は交流駆動されることが一般的である。画素の液晶を交流駆動する場合は、共通電極電位に対して負極性の電圧を出力するように駆動回路が構成されなければならない。そのためには、負極性の電圧を出力する場合は、第１の電圧生成手段に供給される基準電圧を負極性の電圧に切り換え（電圧の符号を基準電位に対して反転させる）、ここから生成する電圧を負極性の電圧とすることが必要である。さらに、第２の電圧生成手段においては、この負極性の電圧を基に、更に細かい精度での負極性の電圧を発生させればよい。従って、液晶表示装置をライン反転駆動（画素行毎に画素の液晶に印加する電圧極性を反転し、各画素に対しては垂直走査期間毎にさらに印加電圧極性を反転する駆動方法）や画素反転駆動（画素毎に画素の液晶に印加する電圧極性を反転し、各画素に対して垂直走査期間毎にさらに印加電圧極性を反転する駆動方法）やソースライン反転駆動（画素列毎に画素の液晶に印加する電圧極性を反転し、各画素に対しては垂直走査期間毎にさらに印加電圧極性を反転する駆動方法）において、その反転周期に応じて、電圧供給配線を介して第１の電圧生成手段に供給する基準電圧を切り換えることが必要である。
【０１１２】
次に、上述したアクティブマトリクス基板を用いて製造した、前述した駆動回路により駆動される液晶表示装置や、当該液晶表示装置を持つ、携帯型コンピュータ，液晶プロジェクタ等の電子機器の実施形態について説明する。
【０１１３】
〔第５の実施形態〕
図１４に例示するように、液晶表示装置７５０は、バックライト７５１、偏光板７５２、ＴＦＴ基板７５３、液晶７５４、対向基板（必要に応じてカラーフィルタが形成される）７５５、および偏光板７５６がこの順で重ねられて構成される。本実施形態では、上述したように、ＴＦＴ基板７５３上に駆動回路７７８が形成されている。
【０１１４】
〔第６の実施形態〕
図１５に例示するように、携帯型コンピュータ７６０は、キーボード７６１を備えた本体部７６２と、本発明の液晶表示装置を搭載した液晶表示画面７６３とを有している。
【０１１５】
〔第７の実施形態〕
図１６に例示するように、液晶プロジェクタ７７０は、本発明の液晶表示装置を液晶ライトバルブとして用いた投写型プロジェクタであり、たとえば３板プリズム方式の光学系が用いられる。図１６におけるプロジェクタ７７０では、白色光源のランプユニット７７１から照射された投写光がライトガイド７７２の内部で、複数のミラー７７３および２枚のダイクロイックミラー７７４によってＲ，Ｇ，Ｂの３原色に分けられ、それぞれの色の画像を表示する３枚の液晶パネル７７５，７７６，７７７に導かれる。そして、それぞれの液晶パネル７７５，７７６，７７７によって変調された光は、ダイクロックプリズム７７８に３方向から入射される。ダイクロックプリズム７７８では、Ｒ（レッド）およびＢ（ブルー）の光が９０°曲げられ、Ｇ（グリーン）の光が直進するので、各色の画像が合成され、投写レンズ７７９を通してスクリーンなどにカラー画像が投写される。
【０１１６】
その他、本発明が適用可能な電子機器としては、エンジニアリング・ワークステーション、ベージャあるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオカメラ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた種々の装置を挙げることができる。
【０１１７】
【発明の効果】
本発明の駆動回路によれば、画像データの所定数ビットを入力とする第１の電圧生成手段と、画像データの残りの所定数ビットを入力とする第２の電圧生成手段とに分けたので第１の電圧生成手段に必要とされる回路配置ピッチとして、所定数ビット分の回路が確保されればよい。また、第２の電圧生成手段に必要とされる回路配置ピッチとして、残りの所定数ビット分の回路が確保されればよいことになり、電圧生成ユニットの並び間隔を小さくする駆動回路を液晶表示装置の画素の配列ピッチに合わせて狭くするレイアウトが可能となる。さらに、これにより、前記駆動回路の占有面積を小さくでき、これに合わせて画素の配列ピッチを狭くした高精細の液晶パネルも実現でき、液晶表示装置、およびこの液晶表示装置を持つ電子機器の小型化をもを促進することができる。
【図面の簡単な説明】
【図１】本発明の駆動回路の第１の実施形態を示す図である。
【図２】本発明の駆動回路の第２の実施形態を示す図である。
【図３】本発明の第３の実施形態の説明図であり、液晶表示装置の概略を示す図である。
【図４】本発明の第３の実施形態の説明図であり、図２の駆動回路の第１の電圧生成手段をより具体的に示す図である。
【図５】本発明の第３の実施形態の説明図であり、図２の駆動回路の第２の電圧生成手段をより具体的に示す図である。
【図６】図４の第１の電圧生成手段の入出力特性を示す図である。
【図７】本発明の駆動回路の製造に際しての第１プロセスを示す図である。
【図８】本発明の駆動回路の製造に際しての第２プロセスを示す図である。
【図９】本発明の駆動回路の製造に際しての第３プロセスを示す図である。
【図１０】本発明の駆動回路の製造に際しての第４プロセスを示す図である。
【図１１】本発明の駆動回路の製造に際しての第５プロセスを示す図である。
【図１２】本発明の駆動回路の製造に際しての第６プロセスを示す図である。
【図１３】本発明の駆動回路の製造に際しての第７プロセスを示す図である。
【図１４】本発明の駆動回路により駆動される液晶表示装置の構成を示す図である。
【図１５】本発明の駆動回路により駆動される液晶表示装置を持つ携帯型コンピュータを示す図である。
【図１６】本発明の駆動回路により駆動される液晶表示装置を持つプロジェクタを示す図である。
【図１７】従来の、γ補正機能を持たない駆動回路を搭載した液晶表示装置装置を示す図である。
【図１８】従来の、γ補正機能を持つ駆動回路を搭載した液晶表示装置装置を示す図である。
【図１９】従来の駆動回路を接続端子部材を介して液晶表示装置装置に接続する様子を示す図である。
【符号の説明】
１０，２０，３１Ａ  ガラス基板
１１，２１  電圧生成ユニット
１２１，２２１，４３１  上位Ｎ１ビットのデータバス
１２２，２２２，４３２  下位Ｎ２ビットのデータバス
１３１，２３１，４１１，４２１  ラッチ手段
１３２，１４２，４１２  電圧生成部
４１２  電圧レベル選択回路
４２２  分圧回路
４４  シフトレジスタ
Ｗ  液晶表示装置の画素配列ピッチ幅
Ｓ  液晶表示装置の画素領域Ｓ
Ｖ１１〜Ｖ１９  基準電圧
【図１】
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【図２】
0003598740.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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