(57)【特許請求の範囲】
【請求項１】
誘電体層上に形成された第１の半導体層上に第２の半導体層を積層する工程と、
前記第２の半導体層を、その加工端面の少なくともひとつが前記第１の半導体層上に位置決めされるごとくパターニングする工程と、
前記第１の半導体層と前記第２の半導体層の表面を同時に熱酸化して半導体酸化被膜を形成する工程と、
前記半導体酸化被膜をエッチバックして前記加工端面上にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記第１の半導体層を前記誘電体層が露出するまでエッチングすることにより量子細線を形成する工程と
を有する半導体量子細線デバイスの製造方法。
【請求項２】
前記量子細線を形成した後、前記サイドウォールを除去する工程と、
前記量子細線の表面に絶縁膜を形成する工程と、
前記量子細線の少なくとも一部を導電材料膜で被覆する工程と、
を有する請求項１記載の半導体量子細線デバイスの製造方法。
【請求項３】
前記導電材料膜をエッチバックして前記量子細線の長手方向の少なくとも一方の側壁面上にサイドウォール状の電極層を形成する工程と
を有する請求項２記載の半導体量子細線デバイスの製造方法。
【請求項４】
前記導電材料膜として不純物含有ポリシリコン膜を用いる請求項２記載の半導体量子細線デバイスの製造方法。
【請求項５】
前記第１の半導体層は、第１の半導体基板の凸部を被覆して平坦に成膜された誘電体層の上に第２の半導体基板を貼り合わせ、該第１の半導体基板の厚さを前記誘電体層が露出するまで裏面側から減ずることにより基体表面に島状に露出させた上記凸部をもって構成される請求項１記載の半導体量子細線デバイスの製造方法。
【請求項６】
前記第１の半導体層をシリコン系材料を用いて構成する請求項５記載の半導体量子細線デバイスの製造方法。
【請求項７】
前記誘電体層は、半導体基板に酸素をイオン注入することにより該半導体基板の深層領域に形成される半導体酸化物層であり、前記第１の半導体層は該半導体基板の中の該誘電体層よりも浅い表層領域を占める請求項１記載の半導体量子細線デバイスの製造方法。
【請求項８】
前記半導体基板としてシリコン基板を用いる請求項７記載の半導体量子細線デバイスの製造方法。
【請求項９】
前記第２の半導体層をアモルファス・シリコン膜またはポリシリコン膜を用いて構成する請求項１記載の半導体量子細線デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体量子細線デバイスの製造方法に関し、特に周囲がすべて誘電体層で囲まれる完全な量子細線を安価に作成することを可能とする方法に関する。
【０００２】
【従来の技術】
半導体エレクトロニクスの分野においては、電子を半導体結晶中におけるその波長（ド・ブローイ波長）と同程度の幅を有する半導体層に閉じ込めることにより電子の自由度を制限し、これにより生ずる量子効果を利用して新しい動作原理にもとづく半導体量子デバイスを作成する試みが行われている。半導体結晶中における電子の波長は約１０ｎｍであるから、電子を幅１０ｎｍ程度の半導体の細線（量子細線）中に閉じ込めると、電子はこの細線中を散乱をほとんど受けずに進行することができるようになり、波の位相が保持され易くなる。かかる量子細線を平面上に多数配列させた伝導層を作り、この層の電子数をゲート電極の作用で増減させると、高速性、低雑音性に格段に優れた量子細線トランジスタを作成することができる。また、この量子細線をレーザの発光層に多数組み込むと、小さい注入電流でもシャープなスペクトルを有し、高効率で高周波特性に優れた半導体レーザ素子を得ることができる。
【０００３】
ところで、量子細線は超格子における人工的なポテンシャル周期の設計の考え方を基本として発展してきたため、従来から研究あるいは実用化されてきた半導体量子細線デバイスのほとんどは、ＧａＡｓ等の化合物半導体の薄膜を利用したものである。しかし、化合物半導体の基板はシリコン（Ｓｉ）基板よりも価格が高く、しかも現状ではＳｉ基板のように８インチもの大口径基板を入手することができない。また、ＭＯＣＶＤ装置等の製造装置コストも通常のＳｉデバイス用製造装置コストよりかなり高くつく。かかる事情から、一般に化合物半導体を用いた半導体量子デバイスは量産性、経済性に難点を残している。
【０００４】
ただし、量子細線の加工方法としては、基板がシリコン基板であるか化合物半導体基板であるかを問わない方法も知られている。
たとえば、特開平６−４５５９０号公報には、基板上に段差を発生させるための位置決めパターンを窒化シリコンまたはフォトレジストを用いて形成し、この位置決めパターンを酸化シリコン膜で被覆し、この酸化シリコン膜をエッチバックして形成された極めて幅の細いサイドウォールをマスクとして基板を異方性エッチングすることにより、フォトリソグラフィの解像限界の制約を受けない微細な量子細線を形成する方法が開示されている。
また、特開平６−７７１８０号公報には、上記位置決めパターンに相当する細条をポリイミド樹脂を用いて形成し、この細条を被覆して形成された酸化シリコン膜をエッチバックして得られるサイドウォールをマスクとして用いる方法が開示されている。
【０００５】
【発明が解決しようとする課題】
ところで、上記サイドウォールの幅は量子細線の幅を決定するパラメータであり、おおよそ１〜１０ｎｍの範囲で選択される必要がある。しかしながら、上述の２つの従来技術ではサイドウォールを形成するための酸化シリコン膜がいずれもＣＶＤにより形成されているため、かかるサイドウォール幅を実現可能なほど薄い酸化シリコン膜を制御性良く形成することは、実際には極めて困難である。また、これらの従来技術において得られる量子細線は、底面側が誘電体膜に接していないため、完全な電子の閉じ込め領域としては機能し得ない。
【０００６】
そこで本発明は、ＧａＡｓ等からなる化合物半導体基板はもちろん、Ｓｉ系基板を用いることができ、しかも完全な電子閉じ込め領域として機能し得る量子細線を含む半導体量子細線デバイスの製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体量子デバイスの製造方法は、上述の目的を達成するために提案されるものであり、誘電体層上に形成された第１の半導体層上に第２の半導体層を積層する工程と、前記第２の半導体層を、その加工端面の少なくともひとつが前記第１の半導体層上に位置決めされるごとくパターニングする工程と、前記第１の半導体層と前記第２の半導体層の表面を同時に熱酸化して半導体酸化被膜を形成する工程と、前記半導体酸化被膜をエッチバックして前記加工端面上にサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記第１の半導体層を前記誘電体層が露出するまでエッチングすることにより量子細線を形成する工程とを有するものである。
【０００８】
あるいは前記量子細線を形成した後、前記サイドウォールを除去する工程と、前記量子細線の表面に絶縁膜を形成する工程と、前記量子細線の少なくとも一部を導電材料膜で被覆する工程とを追加しても良い。この導電材料膜は、前記量子細線中の電子の流れを制御するゲート電極として機能し得るものであり、典型的には不純物含有ポリシリコン層を用いて構成することができる。
【０００９】
さらにあるいは、この導電材料膜をエッチバックして前記量子細線の長手方向の少なくとも一方の側壁面上にサイドウォール状の電極層を形成しても良い。この電極層も、典型的には前記量子細線中の電子の流れを制御するゲート電極となる。このとき、上記導電材料膜が前記量子細線を完全に被覆していれば、エッチバック後の電極層は量子細線の両側壁面上に計２本形成されることになり、いわゆるダブルゲート構造が実現される。
【００１０】
前記第１の半導体層の形成方法は種々考えられるが、実用的なひとつの方法としてまず、第１の半導体基板の凸部を被覆して平坦に成膜された誘電体層の上に第２の半導体基板を貼り合わせ、該第１の半導体基板の厚さを前記誘電体層が露出するまで裏面側から減ずることにより基体表面に島状に露出させた上記凸部をもって構成することができる。本発明では、前記半導体層としてＧａＡｓに代表される化合物半導体を用いてももちろん構わない。しかし、シリコン系材料を用いて既存のシリコン・プロセスの応用で半導体量子デバイスを作成できる点に、本発明の大きな特色がある。たとえば、上記第１の半導体基板がシリコン基板である場合、上述のプロセスは正に、貼り合わせＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ＝シリコン・オン・インシュレータ）として知られる技術の応用となる。
【００１１】
あるいは、前記誘電体層をシリコン基板に酸素をイオン注入することにより該シリコン基板の深層領域に形成し、該誘電体層よりも浅い表層領域をもって半導体層を構成することも可能である。この場合、深層領域に形成される誘電体層はＳｉＯｘ膜となる。これは、ＳＩＭＯＸ  （Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）として知られる誘電体分離技術の応用である。
【００１２】
なお、誘電体膜上に半導体層を形成する方法にはこの他にもあり、たとえば横方向固相エピタキシャル成長法が適用可能である。この方法において、シリコン基板上の一部にＳｉＯｘ層を形成してシリコンの固相エピタキシャル成長を開始すると、該シリコン基板の露出面から成長し始めた単結晶シリコン層が膜厚の増大と共にやがてＳｉＯｘ層上にも這い上がり、結果的にこの這い上がり部分でＳＯＩ構造が達成されることになる。本発明では、このＳｉＯｘ層上に這い上がった単結晶シリコン層を加工することにより、量子細線を形成することができる。
【００１３】
本発明において、上記第２の半導体層は熱酸化により第１の半導体層と同時に酸化され得る材料を選択することが肝要である。特に、アモルファス・シリコン膜またはポリシリコン膜を用いて構成すると好適である。
【００１４】
【作用】
本発明では電子閉じ込め領域である量子細線を、貼り合わせＳＯＩやＳＩＭＯＸといった既存のシリコン・プロセスの適用により容易に形成することができ、従来の研究の主体であった化合物半導体プロセスに比べて技術的にもコスト的にも極めて有利である。ここで、量子細線のエッチング・マスクとなる半導体酸化被膜は熱酸化法により形成されるため、極薄の膜をＣＶＤに比べてはるかに制御性良く成膜することが可能であり、これによりエッチバック後に得られるサイドウォール幅を狭くし、量子細線の微細化を図ることが可能となる。さらに、本発明では電子閉じ込め領域が誘電体層上に形成されるので、形成後に基体の全面を誘電体層で被覆すれば、電子閉じ込め領域の周囲はすべて誘電体で囲まれることになる。したがって、単に基板の一部を掘り下げて形成されていた様な従来型のものとは異なる完全な量子細線を得ることができ、この量子細線を用いてトランジスタやレーザ素子の性能向上を図ることが可能となる。
【００１５】
【実施例】
以下、本発明の具体的な実施例について説明する。
【００１６】
実施例１
本実施例では、貼り合わせＳＯＩにより形成された島状Ｓｉ層（第１の半導体層）をパターニングして量子細線を形成するプロセスについて、図１ないし図１３を参照しながら説明する。
【００１７】
まず、図１に示されるように、Ｓｉ基板１に凸部２を形成した。この凸部２は、Ｓｉ基板１上に形成された図示されないレジスト・マスクを介し、たとえばシャロー・トレンチ・エッチングの要領でＳｉ基板１を異方的にドライエッチングすることにより形成した。
次に、図２に示されるように、基体の全面を平坦化する誘電体層としてＳｉＯｘ系絶縁膜３を形成した。このＳｉＯｘ系絶縁膜３は、ＳＯＧ（スピン・オン・グラス）の塗布、Ｏ３  −ＴＥＯＳ（テトラエトキシシラン）系による常圧ＣＶＤ、Ｈ２Ｏ  −ＴＥＯＳプラズマＣＶＤ等、優れた平坦性を達成可能な手法により形成することができる。本実施例では、Ｏ３  −ＴＥＯＳ系にさらにＴＭＢ（トリメチルホウ酸）とＴＭＰ（トリメチルリン酸）を添加したガス系を用いて常圧ＣＶＤを行うことにより、ＢＰＳＧ膜を形成した。
【００１８】
次に、図２に示される基体の表裏を反転させ、図３に示されるように別のＳｉ基板４に上記ＳｉＯｘ系絶縁膜３の表面を接触させるごとく貼り合わせた。
【００１９】
続いて、上記Ｓｉ基板１を裏面側から研磨した。この研磨は、たとえば公知のＣＭＰ（化学機械研磨）法により行い、ＳｉＯｘ系絶縁膜３が露出した時点で終了した。この結果、図４に示されるように、Ｓｉ基板１の上記凸部２がＳｉＯｘ系絶縁膜３の溝部３ｇの中に島状に埋め込まれた形で残り、島状Ｓｉ層２ｂとなった。この島状Ｓｉ層２ｂの厚さは約１０ｎｍである。ここまでのプロセス”は、貼り合わせＳＯＩの典型的な手順にしたがっている。
【００２０】
次に、公知の熱ＣＶＤ法により基体の全面に厚さ約１０ｎｍの不純物含有ポリシリコン層を形成した後、図示されないレジスト・マスクを介してこれを異方性エッチングすることにより、図４に示されるようなポリシリコン・パターン５を形成した。このポリシリコン・パターン５の加工端面は、後に形成されるサイドウォールの一端を規定するものであり、本実施例ではこれを島状Ｓｉ層２ｂの略々中央部を横断するように位置付けた。ここで、上記ポリシリコン・パターンに不純物が含有されているのは、下地の島状Ｓｉ層２ｂとのエッチング選択比を取り易くするためである。
なお、上記ポリシリコン層の代わりにアモルファス・シリコン層を形成し、これを加工してアモルファス・シリコン・パターンを形成しても良い。
【００２１】
次に、この基体を熱酸化炉に搬入し、上記ポリシリコン・パターン５の上表面と加工端面、および島状Ｓｉ層２ｂの露出面を酸化し、図５に示されるようなＳｉＯｘ被膜６を形成した。このＳｉＯｘ被膜６の膜厚は１〜１０ｎｍ程度と非常に薄いものであるが、熱酸化で形成されているために、ＣＶＤ法で形成されたものと比べてはるかに膜厚制御性および均一性に優れている。
次に、上記ＳｉＯｘ被膜６のエッチバックを一例としてマグネトロンＲＩＥ装置とＣＨＦ３  ガスを用いて行った。これにより、上記ポリシリコン・パターン５の加工端面に接して図６に示されるようなサイドーウォール６ｓｗを形成した。
【００２２】
次に、島状Ｓｉ層２ｂに対して選択比を確保できる条件でウェット・エッチングを行うことにより、ポリシリコン・パターン５を除去した。このウェット・エッチングは、たとえば、ＨＦ／ＨＮＯ３  ／ＣＨ３  ＯＨ＝１：３：１０の混合溶液を用いて行った。続いて、ＳｉＯｘに対する選択比を大きく確保できる条件で上記島状Ｓｉ層２ｂをエッチングした。このエッチングには、たとえばＥＣＲプラズマ・エッチング装置とＨＢｒ／Ｏ２  混合ガスを用いた。この結果、図７に示されるように、上記島状Ｓｉ層２ｂのうちサイドウォール６ｓｗで遮蔽された部分のみが上記溝部３ｇのほぼ中央に残り、量子細線２ｗとなった。
【００２３】
次に、図８に示されるように、たとえば希フッ酸溶液を用いたウェット・エッチングを行ってサイドウォール６ｓｗを溶解除去し、残った量子細線２ｗの表面を熱酸化して極めて薄いゲート絶縁膜７を形成した。この後、基体の全面にポリシリコン膜を堆積させ、これを上記量子細線２ｗを被覆するごとくパターニングして図９に示されるようなゲート電極層８を形成した。なお、このゲート電極層８は、上記ゲート酸化膜の上表面が露出するまでエッチバックすることにより、サイドウォール型ゲート電極８ｓｗに加工しても良い。この場合には、量子細線２ｗの両方の側壁面上に制御電極を有する、いわゆるダブルゲート型のデバイス構成となる。
【００２４】
以降は、この基体をＳｉＯｘ等からなる絶縁膜で被覆し、必要な配線形成を行えば量子細線トランジスタが完成される。このトランジスタでは、上記量子細線２ｗの周囲が完全に誘電体膜で囲まれた構成とされているため、従来の量子細線トランジスタに比べて低雑音性と高速性に著しい改善がみられた。
【００２５】
なお、上記量子細線２ｗを最終的に平面上に形成したい場合には、全出の図７に示されるサイドウォール６ｓｗを除去する際に、これと同時に、あるいはこれと前後して溝部３ｇの低面に合わせてＳｉＯｘ系絶縁膜３の突出部を除去し、図１１に示されるようにＳｉＯｘ系絶縁膜３の表面を平坦化すれば良い。このような除去は、たとえばサイドウォール６ｓｗをウェット・エッチングにより除去した後、残された量子細線２ｗを被覆し溝部３ｇの内部に選択的に形成されたレジスト・マスクを介して突出部を異方性エッチングすれば可能である。この後、量子細線２ｗの表面酸化によるゲート絶縁膜７の形成やポリシリコン膜からなるゲート電極層８の形成（図１２）、さらには該ゲート電極層８のエッチバックによるサイドウォール型ゲート電極８ｓｗ（図１３）を前述のとおりに行うことが可能である。
【００２６】
実施例２
本実施例では、ＳＩＭＯＸ基板における表層Ｓｉ層をパターニングして量子細線を形成するプロセスについて、図１４ないし図２０を参照しながら説明する。
【００２７】
まず、図１４に示されるようにＳｉ基板１１に酸素イオン注入を行い、図１５に示されるように該Ｓｉ基板１１の深層部に埋め込みＳｉＯｘ層１２を形成した。これは、公知のＳＩＭＯＸ法の応用である。本実施例では、上記埋め込みＳｉＯｘ層１２より上層側のＳｉ基板１１の部分、すなわち表層部１１ｓが後工程において量子細線や量子箱に加工されるので、上記イオン注入は上記表層部１１ｓの所望の厚さに応じて酸素イオンの飛程を制御しながら行う必要がある。
【００２８】
以後のプロセスは、実施例１と同様である。すなわち、図１６に示されるように、上記表層部１１ｓの上にポリシリコン・パターン１３を形成した。この時の基体は、その表面をみる限りＳｉ系材料よりなる段差基体に等しいので、熱酸化を施すとその表面全体が酸化され、図１７に示されるようなＳｉＯｘ被膜１４が形成された。このＳｉＯｘ被膜１４をＳｉ系材料に対して高い選択比を確保できる条件でエッチバックし、図１８に示されるようなサイドウォール１４ｓｗを形成した。続いて、表層部１１ｓに対してエッチング選択比を確保した条件でポリシリコン・パターン１３を選択的に除去し、上記サイドウォール１４をマスクとした表層部１１ｓの異方性エッチングを行い、さらにウェット・エッチングによるサイドウォール１４ｓｗの除去を経て図１９に示されるような量子細線１２ｗを形成した。
【００２９】
この後は、実施例１で述べた手順にしたがって、図２０に示されるような量子細線１２ｗを被覆するゲート電極層８を形成する。あるいは、このゲート電極層８をエッチバックしてサイドウォール型ゲート電極（図示せず。）を形成しても良い。
【００３０】
以上、本発明を２例の実施例にもとづいて説明したが、本発明はこれらの実施例に何ら限定されるものではなく、基板構造の細部、基板の各部を構成する材料や形成方法等は適宜変更が可能である。また、上記実施例ではシリコン・プロセスで形成できる半導体量子デバイスについてのみ説明したが、化合物半導体を用いる半導体量子デバイスも同様の考え方にもとづき作成することができる。
【００３１】
【発明の効果】
以上の説明からも明らかなように、本発明によれば従来主として化合物半導体プロセスにもとづいて作成されていた半導体量子デバイスを、基本的にシリコン・プロセスにより形成することができる。しかも、本デバイスに含まれる量子細線は、周囲が完全に誘電体層で囲まれるために、極めて効率の良い電子閉じ込め効果を発揮する。したがって、材料コストや製造装置コストを低く抑え、かつ確立された既存の製造技術を用いながら、信頼性の高い半導体量子デバイスを安価に大量生産することが可能となる。
【図面の簡単な説明】
【図１】貼り合わせＳＯＩ基板上に量子細線を形成する本発明の実施例において、Ｓｉ基板上に凸部を形成した状態を示す模式的斜視図である。
【図２】図１の基体の全面にＳｉＯｘ系絶縁膜を平坦に堆積させた状態を示す模式的斜視図である。
【図３】図２の基体の表裏を反転させ、ＳｉＯｘ系絶縁膜に接して別のＳｉ基板を貼り合わせた状態を示す模式的斜視図である。
【図４】最初のＳｉ基板を裏面側から研磨して島状Ｓｉ層を形成し、さらにこの島状Ｓｉ層の上に加工端面を有するポリシリコン・パターンを形成した状態を示す模式的斜視図である。
【図５】図４のポリシリコン・パターンと島状Ｓｉ層の露出面を熱酸化してＳｉＯｘ被膜を形成した状態を示す模式的斜視図である。
【図６】図５のＳｉＯｘ被膜をエッチバックして前記ポリシリコン・パターンの加工端面上にサイドウォールを形成した状態を示す模式的斜視図である。
【図７】図６のポリシリコン・パターンを選択的に除去した後、前記サイドウォールをマスクとして島状Ｓｉ層を異方性エッチングし、量子細線を形成した状態を示す模式的斜視図である。
【図８】図７のサイドウォールを除去し、量子細線の表面を酸化してゲート絶縁膜を形成した状態を示す模式的斜視図である。
【図９】図８の量子細線を被覆するゲート電極層を形成した状態を示す模式的斜視図である。
【図１０】図９のゲート電極層をエッチバックしてサイドウォール型ゲート電極を形成した状態を示す模式的斜視図である。
【図１１】上述のプロセスの変形例として、量子細線の下地となるＳｉＯｘ系絶縁膜を平坦化した状態を示す模式的斜視図である。
【図１２】図１１の量子細線をゲート電極層で被覆した状態を示す模式的斜視図である。
【図１３】図１２のゲート電極層をエッチバックしてサイドウォール型ゲート電極を形成した状態を示す模式的斜視図である。
【図１４】ＳＩＭＯＸ基板上に量子細線を形成する本発明の他の実施例において、Ｓｉ基板に酸素のイオン注入を行っている状態を示す模式的斜視図である。
【図１５】上述のイオン注入によりＳｉ基板の深層部に埋め込みＳｉＯｘ層を形成した状態を示す模式的斜視図である。
【図１６】図１５のＳｉ基板の表層部の上にポリシリコン・パターンを形成した状態を示す模式的斜視図である。
【図１７】図４のポリシリコン・パターンと表層部の露出面を熱酸化してＳｉＯｘ被膜を形成した状態を示す模式的斜視図である。
【図１８】図１７のＳｉＯｘ被膜をエッチバックして前記ポリシリコン・パターンの加工端面上にサイドウォールを形成した状態を示す模式的斜視図である。
【図１９】図１８のポリシリコン・パターンを選択的に除去した後、前記サイドウォールをマスクとして前記表層部を異方性エッチングして量子細線を形成した後、サイドウォールを除去した状態を示す模式的斜視図である。
【図２０】図１９の量子細線の表面を酸化してゲート絶縁膜を形成し、さらにその周囲をゲート電極層で被覆した状態を示す模式的斜視図である。
【符号の説明】
１，１１    Ｓｉ基板
２    凸部
２ｂ  島状Ｓｉ層
２ｗ，１２ｗ    量子細線
３  ＳｉＯｘ系絶縁膜
３ｇ  溝部
５，１３  ポリシリコン・パターン
６，１４  ＳｉＯｘ被膜
６ｓｗ，１４ｓｗ  サイドウォール
７  ゲート絶縁膜
８  ゲート電極層
８ｓｗ  サイドウォール型ゲート電極
１１ｓ  表層部
１２    埋め込みＳｉＯｘ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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