(57)【特許請求の範囲】
【請求項１】
半導体基板上に多結晶シリコン層を堆積する多結晶シリコン層堆積工程と、
前記半導体基板表面上のｐ型ＭＯＳトランジスタが形成されるべき領域に堆積された前記多結晶シリコン層にｐ型の不純物を注入し、前記半導体基板表面上のｎ型ＭＯＳトランジスタが形成されるべき領域に堆積された前記多結晶シリコン層にｎ型の不純物を注入する不純物注入工程と、
前記半導体基板上の前記ｐ型ＭＯＳトランジスタが形成されるべき領域に堆積された前記多結晶シリコン層の表面に、不純物熱拡散防止層の膜厚分に対応する深さの凹部を予め設ける多結晶シリコン層の表面への凹部形成工程と、
前記半導体基板上の前記ｐ型ＭＯＳトランジスタが形成されるべき領域に堆積された前記多結晶シリコン層上にのみ、該多結晶シリコン層に注入された前記不純物の拡散を防止する炭素含有多結晶シリコン層よりなる前記不純物熱拡散防止層を形成する不純物熱拡散防止層形成工程と、
前記不純物熱拡散防止層形成工程の後、前記ｐ型ＭＯＳトランジスタが形成されるべき領域から前記ｎ型ＭＯＳトランジスタが形成されるべき領域に延在する前記多結晶シリコン層を覆うように、高融点金属層若しくは高融点金属シリサイド層を形成する高融点金属層若しくは高融点金属シリサイド層形成工程と、
前記多結晶シリコン層に対して加熱処理を行って、前記多結晶シリコン層に注入された前記ｎ型及びｐ型の不純物を前記多結晶シリコン層に拡散させて、ｎ型及びｐ型不純物拡散層を形成する拡散層形成工程と、
前記拡散層形成工程の後、前記ｎ型及びｐ型不純物拡散層が形成された前記多結晶シリコン層と、前記不純物熱拡散防止層と、前記高融点金属層若しくは前記高融点金属シリサイド層とをパターニングして、前記ｐ型ＭＯＳトランジスタのｐ型制御電極と、前記ｎ型ＭＯＳトランジスタのｎ型制御電極とを形成する電極形成工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に多結晶シリコン層を堆積する多結晶シリコン層堆積工程と、
前記半導体基板上のｐ型ＭＯＳトランジスタが形成されるべき領域に堆積された前記多結晶シリコン層の表面に、不純物熱拡散防止層の膜厚分に対応する深さの凹部を予め設ける多結晶シリコン層の表面への凹部形成工程と、
前記半導体基板上の前記ｐ型ＭＯＳトランジスタが形成されるべき領域に堆積された前記多結晶シリコン層上にのみ、後工程にて該多結晶シリコン層に注入される前記不純物の拡散を防止する炭素含有多結晶シリコン層よりなる前記不純物熱拡散防止層を形成する不純物熱拡散防止層形成工程と、
前記半導体基板表面上のｐ型ＭＯＳトランジスタが形成されるべき領域に堆積された前記多結晶シリコン層にｐ型の不純物を注入し、前記半導体基板表面上のｎ型ＭＯＳトランジスタが形成されるべき領域に堆積された前記多結晶シリコン層にｎ型の不純物を注入する不純物注入工程と、
前記多結晶シリコン層に対して加熱処理を行って、前記多結晶シリコン層に注入された前記ｎ型及びｐ型の不純物を前記多結晶シリコン層に拡散させて、ｎ型及びｐ型不純物拡散層を形成する拡散層形成工程と、
前記拡散層形成工程の後、前記ｐ型ＭＯＳトランジスタが形成されるべき領域から前記ｎ型ＭＯＳトランジスタが形成されるべき領域に延在する前記多結晶シリコン層を覆うように、高融点金属層若しくは高融点金属シリサイド層を形成する高融点金属層若しくは高融点金属シリサイド層形成工程と、
前記ｎ型及びｐ型不純物拡散層が形成された前記多結晶シリコン層と、前記不純物熱拡散防止層と、前記高融点金属層若しくは前記高融点金属シリサイド層とをパターニングして、前記ｐ型ＭＯＳトランジスタのｐ型制御電極と、前記ｎ型ＭＯＳトランジスタのｎ型制御電極とを形成する電極形成工程
とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、前記不純物熱拡散防止層を、前記ｎ型ＭＯＳトランジスタが形成されるべき領域に堆積された前記多結晶シリコン層の表面と平坦な面を形成する厚みで形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から３のいずれか一項に記載の半導体装置の製造方法において、前記炭素含有多結晶シリコン層を、炭素含有化合物ガスを用いたエピタキシャル成長によって形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置、特に、デュアル（異極性）ゲート型の相補型ＭＯＳ電界効果トランジスタ（ＣＭＯＳＦＥＴ）及びその製造方法に関する。
【０００２】
【従来の技術】
ｎチャネル型ＭＯＳ電界効果トランジスタ（ｎＭＯＳＦＥＴ）とｐチャネル型ＭＯＳ電界効果トランジスタ（ｐＭＯＳＦＥＴ）とから構成される相補型ＭＯＳＦＥＴ（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳＦＥＴ）は、低消費電力動作及び高速動作が可能な集積回路として注目されている。
【０００３】
ＣＭＯＳＦＥＴの各ゲート電極には、例えば、ゲート絶縁膜上に多結晶シリコン（ポリシリコン）層及び金属シリサイド（ＷＳｉｘ等）層を積層した配線構造が広く採用されており、特に、ｎＭＯＳＦＥＴ側の多結晶シリコン層にｎ型不純物が注入されたｎ＋型ゲート電極とｐＭＯＳＦＥＴ側の多結晶シリコン層にｐ型不純物が注入されたｐ＋型ゲート電極とが設けられたデュアル（異極性）ゲート型ＣＭＯＳＦＥＴは、短チャネル効果の抑制に有効な構造である。
【０００４】
【発明が解決しようとする課題】
デュアルゲート型ＣＭＯＳＦＥＴの各ゲート電極は、例えば、基板に設けられた、ｎ型及びｐ型不純物が各々個別に拡散された２つの不純物拡散領域を有する多結晶シリコン層上に金属シリサイド層を積層させて共通の配線構造とした後、この配線構造を各ゲート電極の形状にパターニングすることにより形成される。
【０００５】
しかしながら、共通の配線構造形成後、デュアルゲート型ＣＭＯＳＦＥＴの製造プロセスでは、当該共通の配線構造が種々の高温熱処理下に晒される。
【０００６】
その結果、例えば、金属シリサイド層形成後に各ゲート電極の多結晶シリコン層に注入した不純物の活性化を行う場合には、この活性化のための高温条件下において、多結晶シリコン層中に拡散されたｎ型及びｐ型不純物が拡散速度を増大させる金属シリサイド層を介して相互拡散を起こす。そして、この相互拡散によって、ｎ型及びｐ型不純物同士が互いに補償し合う現象が生じる。
【０００７】
よって、相互拡散による補償が発生した配線構造によって得られるゲート電極は、電圧印加時に空乏化を起こして閾値電圧（Ｖｔｈ）が変動するために、ＣＭＯＳＦＥＴ特性が低下してしまう。
【０００８】
そこで、ＣＭＯＳＦＥＴ特性の低下を抑制するために、素子分離膜等によってｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとの間の距離を充分に離間させたＣＭＯＳＦＥＴを構築する手法が提案されているが、デバイスの微細化及び高集積化には不向きである。
【０００９】
また、他の手法として熱処理工程における加熱温度の抑制が提案されているが、加熱温度の不所望な抑制により不純物拡散層の活性化が不足し、その結果、コンタクト抵抗の増大や格子欠陥層の回復が不十分となる等、デバイスとしての性能や信頼性の低下が引き起こされる。
【００１０】
そこで、この発明の目的は、多結晶シリコン層中に拡散されたｎ型及びｐ型不純物の相互拡散が抑制された、高集積可能でかつ高信頼性な半導体装置及びその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
そこで、この発明の半導体装置の製造方法は、下記のような構成上の特徴を有する。
【００１２】
すなわち、半導体基板上に多結晶シリコン層を堆積する多結晶シリコン層堆積工程と、半導体基板表面上のｐ型ＭＯＳトランジスタが形成されるべき領域に堆積された多結晶シリコン層にｐ型の不純物を注入し、半導体基板表面上のｎ型ＭＯＳトランジスタが形成されるべき領域に堆積された多結晶シリコン層にｎ型の不純物を注入する不純物注入工程と、半導体基板上のｐ型ＭＯＳトランジスタが形成されるべき領域に堆積された多結晶シリコン層の表面に、不純物熱拡散防止層の膜厚分に対応する深さの凹部を予め設ける多結晶シリコン層の表面への凹部形成工程と、半導体基板上のｐ型ＭＯＳトランジスタが形成されるべき領域に堆積された多結晶シリコン層上にのみ、当該多結晶シリコン層に注入された当該不純物の拡散を防止する炭素含有多結晶シリコン層よりなる不純物熱拡散防止層を形成する不純物熱拡散防止層形成工程と、不純物熱拡散防止層形成工程の後、ｐ型ＭＯＳトランジスタが形成されるべき領域からｎ型ＭＯＳトランジスタが形成されるべき領域に延在する多結晶シリコン層を覆うように、高融点金属層若しくは高融点金属シリサイド層を形成する高融点金属層若しくは高融点金属シリサイド層形成工程と、多結晶シリコン層に対して加熱処理を行って、多結晶シリコン層に注入されたｎ型及びｐ型の不純物を多結晶シリコン層に拡散させて、ｎ型及びｐ型不純物拡散層を形成する拡散層形成工程と、拡散層形成工の後、ｎ型及びｐ型不純物拡散層が形成された多結晶シリコン層と、不純物熱拡散防止と、高融点金属層若しくは高融点金属シリサイド層とをパターニングして、ｐ型ＭＯＳトランジスタのｐ型制御電極と、ｎ型ＭＯＳトランジスタのｎ型制御電極とを形成する電極形成工程とを含んでいる。
【００１３】
この発明に係る半導体装置の製造方法によれば、ｐ型ＭＯＳトランジスタの多結晶シリコン層中のp型不純物がｎ型ＭＯＳトランジスタ形成領域へ拡散されることを抑制することができるだけでなく、凹部の形成によって、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタ間の段差を軽減しながら、不純物熱拡散防止層をｐ型ＭＯＳトランジスタ形成領域上に選択的に形成することが可能となる。すなわち、CMOSFETの平坦性を良好に維持した上で、ｐ型ＭＯＳトランジスタ形成領域からｎ型ＭＯＳトランジスタ形成領域への不純物の熱拡散を抑制することができる。
【００１４】
従って、不純物の不所望な相互拡散の低減に伴い閾値電圧（Ｖｔｈ）の変動等の発生を抑制することができ、よって、高集積可能で高信頼性な半導体装置を得ることができる。
【００１５】
【発明の実施の形態】
以下、図１から図１１を参照して、この発明の実施の形態につき説明する。尚、各図は、この発明に係る半導体装置の製造方法の一構成例を断面の切り口で示す工程図である。尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明を図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。尚、以下の説明において、第１電極をｐ型とし、第２電極をｎ型とした例につき説明するが、これとは逆に第１電極をｎ型とし、第２電極をｐ型としても良いことは当業者に明らかである。
【００１６】
＜第１の実施の形態＞
図１から図３を参照して、この発明の第１の実施の形態に係る半導体装置及びその製造方法につき説明する。
【００１７】
図３に示す、この実施の形態の半導体装置であるデュアルゲート型ＣＭＯＳＦＥＴ１０は、ｐＭＯＳＦＥＴ１１ａとｎＭＯＳＦＥＴ１１ｂを具えた構成である。ＣＭＯＳＦＥＴ１０に共通のシリコン基板１２には、ｐＭＯＳＦＥＴ形成区域５０とｎＭＯＳＦＥＴ形成区域６０とを電気的に絶縁分離する素子分離膜（例えば、シリコン酸化膜）１８が形成されている。シリコン基板１２のｐＭＯＳＦＥＴ形成区域５０にはｐＭＯＳＦＥＴのチャネル領域であるｎウェル領域１４が形成されており、ｎＭＯＳＦＥＴ形成区域６０にはｎＭＯＳＦＥＴのチャネル領域であるｐウェル領域１６が形成されている。ｎウェル領域１４の上部にはｐ型不純物を含有する、ｐ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１５ａ及びｐ型ソース／ドレイン領域１７ａが形成されており、又、ｐウェル領域１６の上部にはｎ型不純物を含有する、ｎ型ＬＤＤ領域１５ｂ及びｎ型ソース／ドレイン領域１７ｂが形成されている。
【００１８】
ｎウェル領域１４上には、第１ゲート酸化（絶縁）膜（例えば、シリコン酸化膜）２０ａを介して、ｐ型不純物を含有する第１多結晶シリコン層２２ａ、不純物熱拡散防止層として炭素含有多結晶シリコン層２４、第１金属性導電層（高融点金属層又は高融点金属シリサイド層）であるタングステンシリサイド（ＷＳｉｘ）層２６ａ、オフセット酸化膜２８ａ及びサイドウォール（例えば、シリコン酸化膜）３０ａを具える第１制御電極である第１ゲート電極３２ａが形成されている。同時に、ｐウェル領域１６上には、第２ゲート酸化膜２０ｂを介して、ｎ型不純物を含有する第２多結晶シリコン層２２ｂ、第２金属性導電層であるタングステンシリサイド層２６ｂ、オフセット酸化膜２８ｂ及びサイドウォール３０ｂを具える第２制御電極である第２ゲート電極３２ｂが形成されている。
【００１９】
次に、このＣＭＯＳＦＥＴ１０の製造方法について説明する。
【００２０】
先ず、不純物注入工程において、共通の多結晶シリコン層の、互いに異なる第１及び第２領域に、前記多結晶シリコン層の上方から第１及び第２導電型の不純物（ｐ型及びｎ型不純物）をそれぞれ個別に注入する。
【００２１】
具体的には、シリコン基板１２に、ｐＭＯＳＦＥＴ形成区域５０とｎＭＯＳＦＥＴ形成区域６０とを絶縁分離する素子分離酸化膜１８を形成する。
【００２２】
続いて、ｐＭＯＳＦＥＴ形成区域５０のシリコン基板１２の所定領域にリン（Ｐ）等のｎ型不純物を注入してｎウェル領域１４を形成する。また、ｎＭＯＳＦＥＴ形成区域６０のシリコン基板１２の所定領域にホウ素（Ｂ）等のｐ型不純物を注入してｐウェル領域１６を形成する。その後、パイロジェニック酸化によって、ｐＭＯＳＦＥＴ形成区域５０に露出するシリコン基板１２の上面領域上に第１ゲート酸化膜２０ａを、また、ｎＭＯＳＦＥＴ形成区域６０に露出するシリコン基板１２の上面領域上に第２ゲート酸化膜２０ｂをそれぞれ形成する。これらゲート酸化膜２０ａ及び２０ｂを、好ましくは、１．５ｎｍ〜１０ｎｍの範囲内の膜厚で各々形成する。こうして、共通のシリコン基板１２に、上述したようなＭＯＳＦＥＴの主要の構成要素が作り込まれた下地４５を形成する。
【００２３】
続いて、従来公知の方法によって、下地４５上における、各ゲート酸化膜（２０ａ、２０ｂ）を含むシリコン基板１２上面の全面に多結晶シリコン層２２を、好ましくは、１００ｎｍ〜３００ｎｍの範囲内の膜厚で連続して形成する。尚、多結晶シリコン層２２のうち、ｐＭＯＳＦＥＴ形成区域５０に対応する領域を第１領域５５ａ、並びに、ｎＭＯＳＦＥＴ形成区域６０に対応する領域を第２領域５５ｂと称する。続いて、従来公知の方法によって、当該多結晶シリコン層２２上にシリコン酸化膜２３を、好ましくは、３０ｎｍ〜５０ｎｍの範囲内の膜厚で形成する（図１（Ａ））。尚、シリコン酸化膜２３を設けることにより、後工程での不純物注入の際の不純物のチャネリングの発生や汚染等の防止が図られるが、必ずしもシリコン酸化膜２３を設けた構成でなくても良い。
【００２４】
その後、フォトリソグラフィ技術によってｎＭＯＳＦＥＴ形成区域６０のシリコン酸化膜２３の上面領域にレジストパターン４０を形成する。そして、このレジストパターン４０をマスクとし、ｐＭＯＳＦＥＴ形成区域５０の第１領域５５ａに対して第１導電型不純物をイオン注入する。この構成例では、第１導電型不純物としてホウ素（Ｂ）を用い、このホウ素を、例えば、イオンエネルギー１０ｋｅＶ及びドーズ量を５×１０１５ｃｍ−２でシリコン酸化膜２３の上方からイオン注入する（図１（Ｂ））。
【００２５】
そして、レジストパターン４０を除去した後、フォトリソグラフィ技術によってｐＭＯＳＦＥＴ形成区域５０を覆う領域に新たなレジストパターン４１を形成する。そして、このレジストパターン４１をマスクとし、ｎＭＯＳＦＥＴ形成区域６０の第２領域５５ｂに対して第２導電型不純物をイオン注入する。この構成例では、第２導電型不純物としてリン（Ｐ）を用い、このリンを、例えば、イオンエネルギー５０ｋｅＶ及びドーズ量を５×１０１５ｃｍ−２でシリコン酸化膜２３の上方からイオン注入する（図１（Ｃ））。
【００２６】
続いて、不純物熱拡散防止層形成工程において、多結晶シリコン層２２上に、当該多結晶シリコン層２２に注入された不純物の拡散を防止する不純物熱拡散防止層を形成する。すなわち、この構成例では、不純物熱拡散防止層を、後工程にて第１及び第２制御（ゲート）電極（３２ａ、３２ｂ）をパターニングする際に、第１及び第２不純物拡散層（２２ａ、２２ｂ）に不所望な不純物を実質的に入り込ませないないために設ける。尚、この発明に係る不純物熱拡散防止層は、ｐＭＯＳＦＥＴ形成区域５０に形成された多結晶シリコン層２２上にのみ設ける構成とする。
【００２７】
具体的には、レジストパターン４１及びシリコン酸化膜２３を除去した後、この実施の形態では、ｐＭＯＳＦＥＴ形成区域５０の多結晶シリコン層２２上のみに、不純物熱拡散防止層として炭素含有多結晶シリコン層２４を１０ｎｍ〜３０ｎｍの範囲内の膜厚に選択的にエピタキシャル成長させる。こうして、下地４５と、多結晶シリコン層２２と、炭素含有多結晶シリコン層２４とを具える積層体７０を得る（図２（Ａ））。尚、このときの選択成長は、例えば、堆積温度６５０℃及び圧力１５Ｔｏｒｒの条件下で、ベースのキャリアガスである水素（Ｈ２）に原料ガスとしてジクロールシラン（ＳｉＨ２Ｃｌ２）ガスを２００ＳＣＣＭ及びメチルシラン（ＳｉＨ３ＣＨ３）ガスを３００ＳＣＣＭで流通させて行う。
【００２８】
その結果、ｐＭＯＳＦＥＴ形成区域５０の多結晶シリコン層２２上に、例えば、０．５原子（ａｔｏｍ）％程度の炭素濃度を含有する炭素含有多結晶シリコン層２４が形成される。尚、この多結晶シリコン層２２の結晶方位は不均一となっている。しかし、炭素含有多結晶シリコン層２４表面に凹凸や結晶粒界が生じても、これら凹凸や結晶粒界がＭＯＳＦＥＴに実質的に悪い影響を与えない程度に充分薄い膜厚で炭素含有多結晶シリコン層２４を形成しているため、当該炭素含有多結晶シリコン層２４表面の凹凸や結晶粒界等に対する懸念はない。更に、上述した条件下での結晶成長速度は２ｎｍ／ｍｉｎ程度であるため、膜厚制御上の問題もなく所望の膜厚を得ることができる。また、炭素含有多結晶シリコン層２４の炭素濃度（ａｔｏｍ％）は、メチルシランのガス流量を増量することにより増大できるので、目的や設計に応じた任意の炭素濃度を設定することが可能である。
【００２９】
また、炭素含有多結晶シリコン層２４の成膜方法として、上述したエピタキシャル成長法の代わりに、例えば、化学気相成長法（ＣＶＤ法）を用いることも可能である。この場合には、堆積温度６５０℃及び圧力１５Ｔｏｒｒの条件下で、ベースのキャリアガスである水素（Ｈ２）に原料ガスとしてシラン（ＳｉＨ４）ガスを２００ＳＣＣＭ及びメチルシラン（ＳｉＨ３ＣＨ３）ガスを３００ＳＣＣＭで流通させることにより、炭素含有多結晶シリコン層２４を成膜することができる。
【００３０】
続いて、複合層形成工程において、積層体７０を覆うように、すなわち、第１領域５５ａから第２領域５５ｂに延在する多結晶シリコン層２２を覆うように、高融点金属層若しくは高融点金属シリサイド層を形成し、ｐ型及びｎ型の不純物が個別に注入された多結晶シリコン層２２と、不純物熱拡散防止層２４と、高融点金属層若しくは高融点金属シリサイド層とを具える複合層２５を形成する。
【００３１】
具体的には、従来公知の方法によって、積層体７０上に、金属性導電層である高融点金属層若しくは高融点金属シリサイド層として、例えば、タングステンシリサイド（ＷＳｉｘ）層２６を５０ｎｍ〜２００ｎｍの範囲内の膜厚で形成して（尚、Ｘは組成比を示している。）、複合層２５を得る（図２（Ｂ））。尚、積層体７０上に形成される金属性導電層は、第１及び第２制御（ゲート）電極の抵抗を小さくするために設けるものであり、本発明に用いられる金属性導電層としては、この実施の形態において例示したタングステンシリサイド層等の高融点金属シリサイド層の他に、タングステン層等の高融点金属層を用いることが可能である。
【００３２】
続いて、拡散層形成工程において、複合層２５に対し加熱処理を行って、第１領域５５ａ及び第２領域５５ｂの各々に注入された第１及び第２の不純物（ｐ型及びｎ型不純物）を多結晶シリコン層２２に拡散させて、第１及び第２不純物拡散層を形成する。
【００３３】
具体的には、複合層２５を、例えば、９００℃〜１１００℃の範囲内の加熱温度で１０秒〜３０秒の範囲内の時間で加熱（アニール処理）する。こうして、ｐＭＯＳＦＥＴ形成区域５０の第１領域５５ａである多結晶シリコン層２２にｐ型不純物が、又、ｎＭＯＳＦＥＴ形成区域６０の第２領域５５ｂである多結晶シリコン層２２にｎ型不純物がそれぞれ拡散され、これら第１及び第２領域（５５ａ、５５ｂ）が活性化される。その結果、第１不純物拡散層であるｐ型多結晶シリコン層２２ａ及び第２不純物拡散層であるｎ型多結晶シリコン層２２ｂがそれぞれ形成される。そして、ｐ型多結晶シリコン層２２ａと、ｎ型多結晶シリコン層２２ｂと、炭素含有多結晶シリコン層２４と、タングステンシリサイド層２６とを具えた積層２７が得れらる（図２（Ｃ））。
【００３４】
続いて、電極形成工程において、第１及び第２不純物拡散層（２２ａ、２２ｂ）と不純物熱拡散防止層２４とタングステンシリサイド層２６とを具える積層２７をパターニングして、第１及び第２制御電極を形成する。
【００３５】
具体的には、先ず、従来公知の方法によって、タングステンシリサイド層２６上にオフセット酸化膜２８を１５０ｎｍの膜厚で形成して構造体８０を得る（図２（Ｃ）参照）。尚、この構成例では、構造体８０は、下地４５と、活性化されたｐ型多結晶シリコン層２２ａ及びｎ型多結晶シリコン層２２ｂと、活性化された炭素含有多結晶シリコン層２４と、タングステンシリサイド層２６と、オフセット酸化膜２８とを含む。
【００３６】
次に、構造体８０から所定間隔離間された２つの島状凸上部（突出部）を形成した後、従来と同様にして、サイドウォール付きの第１制御電極及び第２制御電極を形成する。
【００３７】
より詳細には、フォトリソグラフィ技術によって、構造体８０のうち、第１制御電極（ゲート電極３２ａ）及び第２制御電極（ゲート電極３２ｂ）に対応する第２積層体表層を覆うレジストパターン（不図示）を形成する。その後、このレジストパターンをマスクとして、露出している構造体８０の領域に対して異方性エッチングを行う。然る後、ｐＭＯＳＦＥＴ形成区域５０に残存する構造体８０の凸状部の両側位置のシリコン基板１２に対してｐ型不純物を注入して、ｐ型ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１５ａを形成する。また、ｎＭＯＳＦＥＴ形成区域６０に残存する構造体８０の凸状部の両側位置のシリコン基板１２に対してｎ型不純物を注入して、ｎ型ＬＤＤ領域１５ｂを形成する。然る後、残存する各第２積層体の凸状部の側壁に対して、例えば、シリコン酸化膜からなるサイドウォール３０ａ及び３０ｂをエッチバック法によって形成する。その後、ｐＭＯＳＦＥＴ形成区域５０のシリコン基板１２の表層部にｐ型不純物を注入して、ｐ型ソース／ドレイン領域１７ａを形成する。また、ｎＭＯＳＦＥＴ形成区域６０のシリコン基板１２の表層部にｎ型不純物を注入して、ｎ型ソース／ドレイン領域１７ｂを形成する。
【００３８】
その後、例えば、１０００℃の加熱温度で１０秒間の急速アニール処理を行い、不純物の活性化を行う。こうして、ｐ型多結晶シリコン層２２ａ、ｐ型炭素含有多結晶シリコン層２４、第１金属性導電層であるタングステンシリサイド層２６ａ、オフセット酸化膜２８ａ及びサイドウォール３０ａを有する第１ゲート電極３２ａを具えるｐＭＯＳＦＥＴ１１ａ、並びに、ｎ型多結晶シリコン層２２ｂ、第２金属性導電層であるタングステンシリサイド（ＷＳｉｘ）層２６ｂ、オフセット酸化膜２８ｂ及びサイドウォール（シリコン酸化膜）３０ｂを有する第２ゲート電極３２ｂを具えるｎＭＯＳＦＥＴ１１ｂが設けられたＣＭＯＳＦＥＴ１０を完成する（図３）。
【００３９】
上述した説明から明らかなように、この実施の形態では、ｐＭＯＳＦＥＴ１１ａを構成する、ゲート電極３２ａの多結晶シリコン層２２ａとタングステンシリサイド層２６ａとの間に炭素含有多結晶シリコン層２４が形成されている。
【００４０】
その結果、ＣＭＯＳＦＥＴ製造工程、例えば、多結晶シリコン層２２を活性化させるアニール処理工程時に、炭素含有多結晶シリコン層２４中の炭素が本来多結晶シリコンが有する結晶欠陥の一つである空孔（実際には、単結晶シリコンでも１０１８〜１９／ｃｍ３程度有している。）を充填するとの推察に基づいて、ｐ型不純物がこの空孔を通り抜けた後タングステンシリサイド層２６を介してｎＭＯＳＦＥＴ形成区域６０に移動するのを抑制することができる。
【００４１】
すなわち、この構成例における炭素含有多結晶シリコン層２４は、不所望な不純物の相互拡散を抑制するためのストッパ層として機能している。尚、この構成例では、ｐ型不純物の拡散速度が、炭素含有多結晶シリコン層２４を設けない従来の場合（通常の場合と称する。）の１／１０程度に低減されていたことから、炭素濃度（ａｔｏｍ％）をｐ型不純物の拡散速度が通常の場合の１／１０程度となるように設定することで良好な効果を期待できる。
【００４２】
従って、この実施の形態では、不純物の不所望な拡散（相互拡散）を低減化させることにより閾値電圧（Ｖｔｈ）の変動等の発生を抑制することができ、よって、高集積可能で高信頼性なＣＭＯＳＦＥＴを得ることができる。
【００４３】
＜第２の実施の形態＞
図４及び図５を参照して、この発明の第２の実施の形態に係る半導体装置及びその製造方法につき説明する。
【００４４】
図５に、この実施の形態の半導体装置１０の概略断面図を示す。図５に示すように、この実施の形態ではＣＭＯＳＦＥＴ１０のｐＭＯＳＦＥＴ１１ａを構成する第１ゲート電極３２ａとｎＭＯＳＦＥＴ１１ｂを構成する第２ゲート電極３２ｂとの高さが実質等しくなるように設けられている点が第１の実施の形態と主に相違している。
【００４５】
より具体的には、この実施の形態では、上記のＣＭＯＳＦＥＴ１０を製造するに当たり、不純物注入工程を行う前に、ｐＭＯＳＦＥＴ形成区域５０の多結晶シリコン層２２のうち当該多結晶シリコン層２２上に炭素含有多結晶シリコン層２４が設けられる領域に、多結晶シリコン層２２の表面から炭素含有多結晶シリコン層２４の層厚分に対応する深さの凹部を所定深さに亘って予め設けておくと共に、不純物熱拡散防止層形成工程において、多結晶シリコン層２２の一部が除去された領域に炭素含有シリコン層２４を埋め込み形成する点が第１の実施の形態と主に相違している。以下、この相違点を主に説明し、第１の実施の形態と重複する説明は省略する。また、各図において第１の実施の形態と同一の構成要素には同一の符号を付しその説明を省略する（以下の実施の形態についても同様とする。）。
【００４６】
先ず、第１の実施の形態と同様の方法によって、下地４５上に多結晶シリコン層２２及びシリコン酸化膜２３を順次形成する（図１（Ａ））。その後、フォトリソグラフィ技術によってｎＭＯＳＦＥＴ形成区域６０を覆うレジストパターン（不図示）を形成して、このレジストパターンをマスクとしてｐＭＯＳＦＥＴ形成区域５０に露出しているシリコン酸化膜２３をエッチング除去する。続いて、ｎＭＯＳＦＥＴ形成区域６０に残存するシリコン酸化膜２３をマスクとして、ｐＭＯＳＦＥＴ形成区域５０に露出する多結晶シリコン層２２をその表層から１０ｎｍ〜３０ｎｍの範囲内の深さに除去する（図４（Ａ））。尚、このときのエッチング量（深さ）は、後工程で形成される炭素含有多結晶シリコン層２４が有する膜厚となるように調整する。また、上述した多結晶シリコン層２２の除去には、異方性エッチング（ドライエッチング）又はウェットエッチングを利用することができ、ウェットエッチングの場合には、例えば、フッ酸（フッ化水素：ＨＦ）と硝酸（ＨＮＯ３）との混合液を用いることができる。
【００４７】
次に、第１の実施の形態と同様の方法によって不純物注入工程を経た後、この実施の形態では、不純物熱拡散防止層形成工程において、ｐＭＯＳＦＥＴ形成区域５０の多結晶シリコン層２２上に、炭素含有多結晶シリコン層２４を１０ｎｍ〜３０ｎｍの範囲内の膜厚に選択的にエピタキシャル成長させた後、シリコン酸化膜２３を除去する。このとき、ｐＭＯＳＦＥＴ形成区域５０に形成される炭素含有多結晶シリコン層２４は、ｎＭＯＳＦＥＴ形成区域６０の多結晶シリコン層５５ｂの表面と実質平坦な面を形成する厚みで形成される。このようにして、下地４５と、多結晶シリコン層２２と、炭素含有多結晶シリコン層２４とを具える、表面が実質平坦な積層体７０を得る。その後、タングステンシリサイド層２６を５０ｎｍ〜２００ｎｍの範囲内の膜厚で形成することにより、複合層２５を形成する（図４（Ｂ））。
【００４８】
その結果、拡散層形成工程後に得られる、第１及び第２不純物拡散層（２２ａ、２２ｂ）と炭素含有多結晶シリコン層２４と、タングステンシリサイド層２６とを含む積層２７の表面も実質平坦となる（図４（Ｃ）参照）。
【００４９】
その後、第１の実施の形態の拡散層形成工程から電極形成工程までと同様にして、拡散層形成工程から電極形成工程までを行うことにより、ＣＭＯＳＦＥＴ１０を完成させる（図５）。
【００５０】
上述した説明から明らかなように、この実施の形態で製造されたＣＭＯＳＦＥＴ１０は、第１の実施の形態と同様の効果を得ることができる。
【００５１】
更に、この実施の形態では、炭素含有多結晶シリコン層２４を結晶成長させる領域として、多結晶シリコン層２２の所定領域を予めエッチング除去して設けてある。
【００５２】
その結果、後工程にて第１及び第２ゲート電極（３２ａ、３２ｂ）を形成するに当たり、タングステンシリサイド層２６が形成されるｎＭＯＳＦＥＴ形成区域６０の多結晶シリコン層２２の表面とｐＭＯＳＦＥＴ形成区域５０の炭素含有多結晶シリコン層２４の表面との段差を実質的に無くすことができる。
【００５３】
よって、第１の実施の形態に比べて段差被覆性に対する配慮を緩和できるので、第１の実施の形態に比べて第１及び第２ゲート電極（３２ａ、３２ｂ）に対する加工が容易となり、よって、より高信頼性なＣＭＯＳＦＥＴを得ることができる。
【００５４】
＜第１の参考例＞
図６及び図７を参照して、この発明の第１の参考例に係る半導体装置及びその製造方法につき説明する。
【００５５】
図７に、第１の参考例の半導体装置１０の概略断面図を示す。図７に示すように、この第１の参考例では、第１ゲート電極３２ａ及び第２ゲート電極３２ｂの双方の、多結晶シリコン層（２２ａ、２２ｂ）とタングステンシリサイド層（２６ａ、２６ｂ）との間に炭素含有多結晶シリコン層（２４ａ、２４ｂ）が各々設けられている点が第１の実施の形態と主に相違している。
【００５６】
すなわち、この第１の参考例では、上記のＣＭＯＳＦＥＴ１０を製造するに当たり、不純物熱拡散防止層形成工程において、ｐＭＯＳＦＥＴ形成区域５０及びｎＭＯＳＦＥＴ形成区域６０の多結晶シリコン層２２上に亘って、炭素含有多結晶シリコン層２４を形成する点が第１の実施の形態と主に相違している。
【００５７】
先ず、第１の実施の形態の不純物注入工程と同様にして不純物注入工程を行う（図１（Ｃ））。
【００５８】
そして、この第１の参考例では、不純物熱拡散防止層形成工程において、第１の実施の形態と同様の方法によって、ｐＭＯＳＦＥＴ形成区域５０及びｎＭＯＳＦＥＴ形成区域６０の多結晶シリコン層２２上に、不純物熱拡散防止層として炭素含有多結晶シリコン層２４を１０ｎｍ〜３０ｎｍの範囲内の膜厚に選択的にエピタキシャル成長させる。こうして、下地４５と、多結晶シリコン層２２と、炭素含有多結晶シリコン層２４とを具える積層体７０を得る（図６）。
【００５９】
その後、第１の実施の形態と同様にして、複合層形成工程から電極形成工程までを行うことにより、ＣＭＯＳＦＥＴ１０を完成させる（図７）。
【００６０】
上述した説明から明らかなように、この第１の参考例で製造されたＣＭＯＳＦＥＴ１０は、第１の実施の形態と同様の効果を得ることができる。
【００６１】
更に、この第１の参考例では、炭素含有多結晶シリコン層２４をｎＭＯＳＦＥＴ形成区域６０にも設けることにより、例えば、多結晶シリコン層２２を活性化させるアニール処理工程時に発生する相互拡散の抑制効果が第１の実施の形態の場合に比べて劣る可能性はあるが、第１の実施の形態のようにｐＭＯＳＦＥＴ形成区域５０のみに炭素含有多結晶シリコン層２４を選択的に形成する必要がない。よって、第１の実施の形態よりも工程数を減少させることができる。
【００６２】
＜第３の実施の形態＞
図３及び図８、９を参照して、この発明の第３の実施の形態に係る半導体装置及びその製造方法につき説明する。
【００６３】
この実施の形態の半導体装置であるデュアルゲート型ＣＭＯＳＦＥＴ１０は、図３に示す構成と同様であるが、この実施の形態では、上記のＣＭＯＳＦＥＴ１０を製造するに当たり、多結晶シリコン層２２上の所定領域への炭素含有多結晶シリコン層２４の形成（不純物熱拡散防止層形成工程）を、ｐＭＯＳＦＥＴ形成区域５０及びｎＭＯＳＦＥＴ形成区域６０の各々の多結晶シリコン層に第１及び第２導電型不純物を注入する（不純物注入工程）前に行っている点が第１の実施の形態と主に相違している。
【００６４】
そこで、このＣＭＯＳＦＥＴの製造方法について説明する。
【００６５】
先ず、不純物熱拡散防止層形成工程において、多結晶シリコン層２２上に、当該多結晶シリコン層２２に注入された不純物の拡散を防止する不純物熱拡散防止層２４を設けて積層体７０を形成する。
【００６６】
具体的には、先ず、第１の実施の形態と同様の方法によって、下地４５上に多結晶シリコン層２２及びシリコン酸化膜２３を順次形成する（図８（Ａ））。
【００６７】
その後、フォトリソグラフィ技術によってｎＭＯＳＦＥＴ形成区域６０のシリコン酸化膜２３の上面領域にレジストパターン４２を形成する。そして、このレジストパターン４２をマスクとし、ｐＭＯＳＦＥＴ形成区域５０に露出しているシリコン酸化膜２３の非被覆部分をエッチング除去する（図８（Ｂ））。
【００６８】
その後、ｐＭＯＳＦＥＴ形成区域５０の多結晶シリコン層２２上の露出された上面領域上に、第１の実施の形態と同様の方法により、炭素含有多結晶シリコン層２４を１０ｎｍ〜３０ｎｍの範囲内の膜厚で選択的にエピタキシャル成長させる。こうして、ｐＭＯＳＦＥＴ形成区域５０の多結晶シリコン層２２上に、例えば、０．５原子（ａｔｏｍ）％程度の炭素濃度を含有する炭素含有多結晶シリコン層２４が形成される。その後、レジストパターン４２を除去することにより積層体７０を得る（図８（Ｃ））。尚、この構成例では、積層体７０は、下地４５と、多結晶シリコン層２２と、シリコン酸化膜２３と、炭素含有多結晶シリコン層２４とを含む。
【００６９】
続いて、不純物注入工程において、積層体７０の表層のうち第１及び第２制御電極の形成予定区域に、当該積層体７０の上方から第１及び第２導電型不純物をそれぞれ個別に注入する。
【００７０】
具体的には、ｐＭＯＳＦＥＴ形成区域５０の少なくとも第１導電型の第１制御電極（第１ゲート電極３２ａ）の形成予定区域（ここでは、ｐＭＯＳＦＥＴ形成区域５０全域とする。）内の多結晶シリコン層２２及び炭素含有多結晶シリコン層２４の領域に、積層体７０の上方から第１導電型不純物であるホウ素（Ｂ）を、例えば、イオンエネルギー１０ｋｅＶ及びドーズ量を５×１０１５ｃｍ−２でイオン注入する（図９（Ａ））。尚、多結晶シリコン層２２と炭素含有多結晶シリコン層２４との界面の結晶粒界は不一致であることから、ホウ素がイオン注入時にシリコン基板１２を突き抜ける懸念はない。
【００７１】
その後、フォトリソグラフィ技術によってｐＭＯＳＦＥＴ形成区域５０を覆うレジストパターン４３を形成する。その後、このレジストパターン４３をマスクとして、ｎＭＯＳＦＥＴ形成区域６０の少なくとも第２導電型の第２制御電極（第２ゲート電極３２ｂ）の形成予定領域（ここでは、ｎＭＯＳＦＥＴ形成区域６０全域とする。）内の多結晶シリコン層２２の領域に、積層体７０の上方から第２導電型不純物であるリン（Ｐ）を、例えば、イオンエネルギー５０ｋｅＶ及びドーズ量を５×１０１５ｃｍ−２でイオン注入する（図９（Ｂ））。
【００７２】
続いて、拡散層形成工程において、積層体７０に対して加熱処理を行い、該積層体７０表層に注入された第１及び第２不純物を多結晶シリコン層に拡散させて第１及び第２不純物拡散層を形成する。
【００７３】
具体的には、積層体７０を、例えば、９００℃〜１１００℃の範囲内の加熱温度で１０秒〜３０秒の範囲内の時間で加熱（アニール処理）する。こうして、ｐＭＯＳＦＥＴ形成区域５０の第１領域５５ａである多結晶シリコン層２２にｐ型不純物が、又、ｎＭＯＳＦＥＴ形成区域６０の第２領域５５ｂである多結晶シリコン層２２にｎ型不純物が拡散されて、ｐ型多結晶シリコン層２２ａ及びｎ型多結晶シリコン層２２ｂが形成される。
【００７４】
続いて、高融点金属層若しくは高融点金属シリサイド層形成工程において、第１領域５５ａから第２領域５５ｂに延在する多結晶シリコン層２２を覆うように、高融点金属層若しくは高融点金属シリサイド層を形成する。
【００７５】
具体的には、従来公知の方法によって、積層体７０上に、金属性導電層である高融点金属層若しくは高融点金属シリサイド層として、例えば、タングステンシリサイド（ＷＳｉｘ）層２６を５０ｎｍ〜２００ｎｍの範囲内の膜厚で形成する（尚、Ｘは組成比を示している。）。
【００７６】
続いて、電極形成工程において、第１及び第２不純物拡散層（２２ａ、２２ｂ）と不純物熱拡散防止層２４との積層をパターニングして第１及び第２制御電極を形成する。
【００７７】
具体的には、先ず、第１の実施の形態と同様の方法により、高融点金属層若しくは高融点金属シリサイド層形成工程後の、タングステンシリサイド層２６が形成された積層体７０上に、オフセット酸化膜を１５０ｎｍの膜厚で形成して構造体８０を得る（図９（Ｃ））。
【００７８】
続いて、第１の実施の形態と同様の方法により、ｐ型多結晶シリコン層２２ａ、ｐ型炭素含有多結晶シリコン層２４、第１金属性導電層であるタングステンシリサイド層２６ａ、オフセット酸化膜２８ａ及びサイドウォール３０ａを有する第１ゲート電極３２ａを具えるｐＭＯＳＦＥＴ１１ａ、並びに、ｎ型多結晶シリコン層２２ｂ、第２金属性導電層であるタングステンシリサイド（ＷＳｉｘ）層２６ｂ、オフセット酸化膜２８ｂ及びサイドウォール（シリコン酸化膜）３０ｂを有する第２ゲート電極３２ｂを具えるｎＭＯＳＦＥＴ１１ｂが設けられたＣＭＯＳＦＥＴ１０を完成する（図３）。
【００７９】
上述した説明から明らかなように、この実施の形態では、第１の実施の形態と同様の効果を得ることができる。
【００８０】
＜第４の実施の形態＞
図５及び図１０を参照して、この発明の第４の実施の形態に係る半導体装置及びその製造方法につき説明する。
【００８１】
この実施の形態の半導体装置であるデュアルゲート型ＣＭＯＳＦＥＴ１０は図５に示す構成と同様であるが、この実施の形態では、上記のＣＭＯＳＦＥＴ１０を製造するに当たり、不純物熱拡散防止層形成工程において、ｐＭＯＳＦＥＴ形成区域５０の多結晶シリコン層２２のうち当該多結晶シリコン層２２上に炭素含有多結晶シリコン層２４が設けられる領域に、多結晶シリコン層２２の表面から炭素含有多結晶シリコン層２４の層厚分に対応する深さの凹部を所定深さに亘って予め設けた後、この除去された領域に炭素含有シリコン層２４を埋め込み形成する点が第３の実施の形態と主に相違している。
【００８２】
先ず、不純物熱拡散防止層形成工程において、第３の実施の形態と同様の方法によって、下地４５上に多結晶シリコン層２２及びシリコン酸化膜２３を順次形成した後（図８（Ａ））、フォトリソグラフィ技術によってｎＭＯＳＦＥＴ形成区域６０を覆うレジストパターン（不図示）を形成する。そして、このレジストパターンをマスクとしてｐＭＯＳＦＥＴ形成区域５０に露出しているシリコン酸化膜２３をエッチング除去する。続いて、ｎＭＯＳＦＥＴ形成区域６０に残存するシリコン酸化膜２３をマスクとして、ｐＭＯＳＦＥＴ形成区域５０に露出する多結晶シリコン層２２をその表層から１０ｎｍ〜３０ｎｍの範囲内の深さになるように第２の実施の形態で説明した方法と同様の方法で除去する（図１０（Ａ））。
【００８３】
続いて、不純物注入工程において、ｐＭＯＳＦＥＴ形成区域５０の多結晶シリコン層２２上に、炭素含有多結晶シリコン層２４を１０ｎｍ〜３０ｎｍの範囲内の膜厚に選択的にエピタキシャル成長させた後シリコン酸化膜２３を除去して、上面が実質平坦な積層体７０を得る（図１０（Ｂ））。尚、この構成例の積層体７０は、下地４５と、多結晶シリコン層２２と、炭素含有多結晶シリコン層２４とを含む。
【００８４】
続いて、高融点金属層若しくは高融点金属シリサイド層形成工程において、積層体７０上に、金属性導電層である高融点金属層若しくは高融点金属シリサイド層として、例えば、タングステンシリサイド（ＷＳｉｘ）層２６を５０ｎｍ〜２００ｎｍの範囲内の膜厚で形成する（尚、Ｘは組成比を示している。）。こうすることにより、拡散層形成工程後に得られる、第１及び第２不純物拡散層（２２ａ、２２ｂ）と炭素含有多結晶シリコン層２４とを含む積層２７の表面も実質平坦となる（図１０（Ｃ）参照）。
【００８５】
その後、第３の実施の形態と同様にして、拡散層形成工程から電極形成工程までを行うことにより、ＣＭＯＳＦＥＴ１０を完成させる（図５参照）。
【００８６】
上述した説明から明らかなように、この実施の形態で製造されたＣＭＯＳＦＥＴ１０は、第３の実施の形態と同様の効果を得ることができる。
【００８７】
更に、この実施の形態では、第１及び第２ゲート電極を形成するに当たり、タングステンシリサイド層２６が形成されるｎＭＯＳＦＥＴ形成区域６０の多結晶シリコン層２２の表面とｐＭＯＳＦＥＴ形成区域５０の炭素含有多結晶シリコン層２４の表面との段差を実質的に無くすことができる。
【００８８】
よって、第３の実施の形態に比べて段差被覆性に対する配慮を緩和できるので、より高信頼性なＣＭＯＳＦＥＴを得ることができる。
【００８９】
＜第２の参考例＞
図７及び図１１を参照して、この発明の第２の参考例に係る半導体装置及びその製造方法につき説明する。
【００９０】
この第２の参考例の半導体装置であるデュアルゲート型ＣＭＯＳＦＥＴ１０は図７に示す構成と同様であるが、この第２の参考例では、上記のＣＭＯＳＦＥＴ１０を製造するに当たり、不純物熱拡散防止層形成工程において、ｐＭＯＳＦＥＴ形成区域５０及びｎＭＯＳＦＥＴ形成区域６０の多結晶シリコン層２２上に、炭素含有多結晶シリコン層２４を形成する点が第３の実施の形態と主に相違している。
【００９１】
先ず、不純物熱拡散防止層形成工程において、第３の実施の形態と同様の方法によって、下地４５上に多結晶シリコン層２２を形成する。続いて、この第２の参考例では、ｐＭＯＳＦＥＴ形成区域５０及びｎＭＯＳＦＥＴ形成区域６０の多結晶シリコン層２２上に、不純物熱拡散防止層として炭素含有多結晶シリコン層２４を１０ｎｍ〜３０ｎｍの範囲内の膜厚に選択的にエピタキシャル成長させた後、当該炭素含有多結晶シリコン層２４上にシリコン酸化膜２３を形成して積層体７０を得る（図１１（Ａ））。尚、この構成例では、積層体７０は、下地４５と、多結晶シリコン層２２と、シリコン酸化膜２３と、炭素含有多結晶シリコン層２４とを含む。
【００９２】
その後、不純物注入工程において、フォトリソグラフィ技術によってｎＭＯＳＦＥＴ形成区域６０を覆うレジストパターン４６を形成する。そして、当該レジストパターン４６をマスクとして、ｐＭＯＳＦＥＴ形成区域５０の少なくとも第１ゲート電極３２ａの形成予定区域（ここでは、ｐＭＯＳＦＥＴ形成区域５０全域とする。）内の多結晶シリコン層２２及び炭素含有多結晶シリコン層２４の領域に、積層体７０の上方から第１導電型不純物であるホウ素を、例えば、イオンエネルギー１０ｋｅＶ及びドーズ量を５×１０１５ｃｍ−２でイオン注入する（図１１（Ｂ））。
【００９３】
続いて、フォトリソグラフィ技術によってｐＭＯＳＦＥＴ形成区域５０を覆う新たなレジストパターン４７を形成する。そして、レジストパターン４７をマスクとし、ｎＭＯＳＦＥＴ形成区域６０の少なくとも第２ゲート電極３２ｂ）の形成予定領域（ここでは、ｎＭＯＳＦＥＴ形成区域６０全域とする。）内の多結晶シリコン層２２の領域に、積層体７０の上方から第２導電型不純物であるリン（Ｐ）を、例えば、イオンエネルギー５０ｋｅＶ及びドーズ量を５×１０１５ｃｍ−２でイオン注入する（図１１（Ｃ））。
【００９４】
その後、第３の実施の形態と同様にして、拡散層形成工程から電極形成工程までを行い、ＣＭＯＳＦＥＴ１０を完成させる（図７）。
【００９５】
上述した説明から明らかなように、この第２の参考例で製造されたＣＭＯＳＦＥＴ１０は、第３の実施の形態と同様の効果を得ることができる。
【００９６】
更に、この第２の参考例では、炭素含有多結晶シリコン層２４をｎＭＯＳＦＥＴ形成区域６０にも設けることから、第３の実施の形態のようにｐＭＯＳＦＥＴ形成区域５０のみに炭素含有多結晶シリコン層２４を選択的に形成する必要がない、よって、第３の実施の形態よりも工程数を減少させることができる。
【００９７】
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【００９８】
例えば、上述した各実施の形態では、不純物熱拡散防止層として炭素含有多結晶シリコン層を例に挙げて説明したが、加熱処理により拡散する不純物をトラップできる材料の層であれば良い。
【００９９】
また、上述した各実施の形態では、ｐ型不純物としてホウ素を用いたがフッ化ホウ素（ＢＦ２）やインジウム（Ｉｎ）等であっても良い。また、ｎ型不純物としてリンを用いたがヒ素（Ａｓ）やアンチモン（Ｓｂ）等であっても良い。
【０１００】
また、上述した各実施の形態では、金属性導電層としてタングステンシリサイドのような金属シリサイドを用いたが、他の金属化合物として、例えば、コバルトシリサイド（ＣｏＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）及びモリブデンシリサイド（ＭＯＳｉｘ）等であっても良いし、或いは、電極材料として通常使用される金属自体や合金であっても良い。
【０１０１】
また、この発明は、各ＭＯＳＦＥＴを、各ゲート電極を構成する多結晶シリコン層上にコバルトシリサイドやチタンシリサイド等の金属シリサイド層を自己整合的に設けて形成するサリサイド法であっても適宜適用することができ、同様の効果を期待できる。
【０１０２】
【発明の効果】
上述した説明から明らかなように、この発明によれば、ｐ型ＭＯＳトランジスタが形成されるべき領域における多結晶シリコン層と高融点金属層若しくは高融点金属シリサイド層との間にのみ、炭素含有多結晶シリコン層よりなる不純物熱拡散防止層が設けられている。
【０１０３】
その結果、炭素含有多結晶シリコン層が不純物拡散を抑制するストッパ層としての機能を果たすため、半導体装置製造工程時に第１及び第２不純物が金属層を介して相互拡散するのを抑制できる。
【０１０４】
従って、不純物の不所望な拡散（相互拡散）の低減が図られるために、閾値電圧（Ｖｔｈ）変動等の発生が抑制された良好な第１制御（ゲート）電極及び第２（ゲート）電極を得ることができ、その結果、高集積可能でかつ高信頼性な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図２】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図３】この発明の第１及び第３の実施の形態の半導体装置の断面図である。
【図４】（Ａ）〜（Ｃ）は、この発明の第２の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図５】この発明の第２及び第４の実施の形態の半導体装置の断面図である。
【図６】この発明の第１の参考例の半導体装置の製造工程の説明に供する断面図である。
【図７】この発明の第１及び第２の参考例の半導体装置の断面図である。
【図８】（Ａ）〜（Ｃ）は、この発明の第３の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図９】（Ａ）〜（Ｃ）は、この発明の第３の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図１０】（Ａ）〜（Ｃ）は、この発明の第４の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図１１】（Ａ）〜（Ｃ）は、この発明の第２の参考例の半導体装置の製造工程の説明に供する断面図である。
【符号の説明】
１０：ＣＭＯＳＦＥＴ
１１ａ：ｐＭＯＳＦＥＴ
１１ｂ：ｎＭＯＳＦＥＴ
１２：シリコン基板
１４：ｎウェル領域
１５ａ：ｐ型ＬＤＤ領域
１５ｂ：ｎ型ＬＤＤ領域
１６：ｐウェル領域
１７ａ：ｐ型ソース／ドレイン領域
１７ｂ：ｎ型ソース／ドレイン領域
１８：素子分離膜
２０ａ：第１ゲート酸化膜
２０ｂ：第２ゲート酸化膜
２２：多結晶シリコン層
２２ａ：ｐ型多結晶シリコン層
２２ｂ：ｎ型多結晶シリコン層
２３：シリコン酸化膜
２４、２４ａ、２４ｂ：炭素含有多結晶シリコン層
２６ａ，２６ｂ：タングステンシリサイド層
２８ａ，２８ｂ：オフセット酸化膜
３０ａ，３０ｂ：サイドウォール
３２ａ：第１ゲート電極
３２ｂ：第２ゲート電極
４０，４２，４３，４６，４７：レジストパターン
４５：下地
５０：ｐＭＯＳＦＥＴ形成区域
５５ａ：第１領域
５５ｂ：第２領域
６０：ｎＭＯＳＦＥＴ形成区域
７０：積層体
８０：構造体
【図１】
0003594140.tif 000002
【図２】
0003594140.tif 000003
【図３】
0003594140.tif 000004
【図４】
0003594140.tif 000005
【図５】
0003594140.tif 000006
【図６】
0003594140.tif 000007
【図７】
0003594140.tif 000008
【図８】
0003594140.tif 000009
【図９】
0003594140.tif 000010
【図１０】
0003594140.tif 000011
【図１１】
0003594140.tif 000012