(57)【特許請求の範囲】
【請求項１】
ネットワークの全てにわたって、または、付加的な処理のための外部システムに、データシーケンスをルーチングするネットワークノードに、ルーチング情報を供給するために、データシーケンスに含まれる情報の少なくとも一部を分析するための方法であって、
(1) 前記データシーケンスに関するルーチング情報を具備する長さｋの前記データシーケンスのビットスライスを受信する過程と、
(2) 前記ビットスライスをステートマシンに提供する過程と、
(3) ２次元ＴＲＩＥアレイの連続的なアドレッシング反復を利用する探索を介して前記データシーケンスを完全に受信する前に前記ステートマシンにおける状態変化を引き起こす中間結果を決定するために前記ビットスライスを処理する過程と
を具備し、
アレイの各ラインは、２ｋ  セルのレジスタを具備する
ことを特徴とする方法。
【請求項２】
いくつかの異なるタイプの探索をサポートする情報を前記２次元ＴＲＩＥアレイに貯蔵する予備的な過程
を更に具備する
ことを特徴とする請求項１記載の方法。
【請求項３】
前記データシーケンスの一部を注意不要（ドントケア）として識別し、それによって、前記データシーケンスの前記一部を前記探索から除外する過程
を更に具備する
ことを特徴とする請求項１記載の方法。
【請求項４】
過程(1) は、
発信元経路選択タイプのデータシーケンスのビットスライスを受信する過程
を具備する
ことを特徴とする請求項１から請求項３のいずれかに記載の方法。
【請求項５】
前記処理する過程は、
もし前記発信元経路選択フレームが全経路探索子（ＡＲＥ）フレームおよびスパニング木探索子（ＳＴＥ）フレームのうちの１つであるならば、ＴＲＩＥアレイに貯蔵されるルーチングテーブルを生成または更新する作用を外部システムに供給するために、前記ＴＲＩＥアレイを調べることによって、発信元経路選択フレームのルーチングタイプ（ＲＴ）フィールドの分析を実行する副過程と、
もし前記発信元経路選択フレームの長さ（ＬＴＨ）フィールドが間違った値を有するならば、エラーを生成する副過程と、
もし前記発信元経路選択フレームが明確な経路選択されたフレーム（ＳＲＦ）であるならば、セグメントにおける持続期間を前計算する副過程と
を具備する
ことを特徴とする請求項４記載の方法。
【請求項６】
ルート指示子（ＲＤ）ゾーンの分析を介して、発信元経路選択フレームによって続かれなくてはならないルーチング経路を決定する過程
を更に具備し、
前記ルート指示子（ＲＤ）ゾーンは、前記発信元経路選択フレームに含まれる一連のリンク（ＬＡＮ識別子、ＬＡＮＩＤ）およびノード（ブリッジ識別子、ＢＮ）を具備するルート指示子を具備する
ことを特徴とする請求項５記載の方法。
【請求項７】
前記決定する過程は、
ルート指示子（ＲＤ）ゾーンを探索し、かつ、前記ＲＤゾーンにおいてＬＡＮ識別子とブリッジ識別子とＬＡＮ識別子との特定のシーケンス（ＬＡＮＩＤ，ＢＮ，ＬＡＮＩＤ）を認識すること
を具備し、
第１のＬＡＮＩＤが認識されるまで、ブリッジ識別子を無視する過程と、
前記ＴＲＩＥメモリの適応させられたプログラミングを介して前記ＲＤゾーン内のＬＡＮＩＤを認識する過程と、
前記ＴＲＩＥメモリの適応させられたプログラミングを介して前記ＲＤゾーンにおいて認識された前記ＬＡＮＩＤに続くブリッジ識別子とＬＡＮＩＤとを分析する過程と、
もし失敗状態に遭遇するならば、前記探索をやり直す過程と
を具備する
ことを特徴とする請求項６記載の方法。
【請求項８】
前記やり直す過程は、
次に続くダミーレジスタまたはゲートレジスタを指し示すダミーレジスタを指し示すＬＡＮＩＤに遭遇すると、前記探索をやり直すこと
を具備する
ことを特徴とする請求項７記載の方法。
【請求項９】
貯蔵された中間結果の間接的な分析を介してルーチング経路を取得し、かつ、以前に記録された方向ビットによって索引付けする過程
を更に具備する
ことを特徴とする請求項７記載の方法。
【請求項１０】
前記ＲＤゾーンのＬＡＮＩＤ，ＢＮ，ＬＡＮＩＤシーケンスにおいて２度以上現れるＬＡＮ識別子を検出する過程
を更に具備する
ことを特徴とする請求項７記載の方法。
【請求項１１】
前記処理する過程は、前記データシーケンスに含まれるアドレスを完全に受信する前に始まる
ことを特徴とする請求項１記載の方法。
【請求項１２】
前記処理する過程は、
複数のプロトコルのうちのどのプロトコルが前記データシーケンスに対応するのかを決定する副過程
を具備する
ことを特徴とする請求項１記載の方法。
【請求項１３】
前記処理する過程は、
前記ＴＲＩＥアレイに貯蔵された情報に依存してルーチング情報を識別する副過程
を具備する
ことを特徴とする請求項１記載の方法。
【請求項１４】
前記処理する過程は、
前記ＴＲＩＥアレイに貯蔵された情報に依存して次のＴＲＩＥアドレッシング反復を識別する副過程
を具備する
ことを特徴とする請求項１記載の方法。
【請求項１５】
前記処理する過程は、
探索タイプに対応するゲートレジスタを識別する副過程と、
識別された前記ゲートレジスタを指定することによって前記２次元ＴＲＩＥアレイの前記探索を開始する副過程と
を具備する
ことを特徴とする請求項１記載の方法。
【請求項１６】
オフライン期間および不活性期間のうちの少なくとも１つの間に前記２次元ＴＲＩＥアレイに含まれる情報を更新する過程
を更に具備する
ことを特徴とする請求項１記載の方法。
【請求項１７】
前記処理する過程は、
前記処理する過程において識別されたルーチング情報および次の反復のうちの１つに関して前記ステートマシンにおける前記状態変化引き起こす副過程
を具備する
ことを特徴とする請求項１記載の方法。
【請求項１８】
データシーケンスのルーチングまたは更なる処理のために必要とされる情報を外部システムに供給するために、データシーケンスに含まれる情報の分析のための装置であって、
ＴＲＩＥアレイとして構成され、かつ、データ経路に接続されたコンピュータ読出可能メモリと、
前記データ経路に接続され、かつ、アドレス線に接続されたリード／ライト制御モジュールと、
種々のチェックサムの確認のためのチェックサム確認モジュールと、
ステートマシンと、
前記データ経路に接続され、かつ、前記ステートマシンと前記コンピュータ読出可能メモリとのうちの少なくとも１つから読み出されたデータを、外部デバイスに提供する結果モジュールと
を具備し、
該読み出されたデータは、値と分析タイプと可能性のあるエラーと値の存在と関数の存在と結果の存在とを具備し、
前記ステートマシンは、前記データ経路に接続され、かつ、前記データシーケンスから入力されたデータと前記コンピュータ読出可能メモリから検索されたデータとに基づいて、出力信号を提供するように動作し、
該出力信号は、
前記コンピュータ読出可能メモリに提供され、中間結果とゲートレジスタとディレクションとを具備する出力
を具備し、
前記出力は、アドレッシングおよびデータを前記コンピュータ読出可能メモリに提供するために、前記リード／ライト制御モジュールの前記データおよびアドレス線上の信号と結合され、
前記出力信号は、
前記結果モジュールに提供される結果出力
を具備し、
前記ＴＲＩＥアレイは、前記コンピュータ読出可能メモリに提供される出力のうちの少なくとも１つに基づいて、前記データシーケンスを完全に受信する前に前記ステートマシンにおける状態変化を引き起こす中間結果を決定するように動作する
ことを特徴とする装置。
【請求項１９】
本装置は、データ構造交換器への、または、ＦＤＤＩインターフェースを有する経路選択ブリッジへの応用において使用される
ことを特徴とする請求項１８記載の装置。
【請求項２０】
本装置は、アドレスフィルタリングを実行するセキュリティデバイスに対する応用において使用される
ことを特徴とする請求項１８記載の装置。
【請求項２１】
本装置は、分析された情報に基づくトラフィック測定計測および／または観測のための応用デバイスにおいて使用される
ことを特徴とする請求項１８記載の装置。
【請求項２２】
前記チェックサム確認モジュールは、
分析されるべきデータバイトを受信する８つの第１の入力と、８つの第２の入力と、データ出力と、キャリー入力と、キャリー出力とを有する加算器と、
前記加算器の前記データ出力を入力として有し、信号ΦＡ  をクロック入力として有し、データ出力を有する第１のレジスタと、
前記加算器の前記データ出力を入力として有し、信号ΦＢ  をクロック入力として有し、データ出力を有する第２のレジスタと、
前記第１のレジスタと前記第２のレジスタとのそれぞれのデータ出力を入力０および入力１としてそれぞれ有し、かつ、前記信号ΦＢ  をクロック入力として有し、前記加算器の前記８つの第２の入力に提供される出力を有するマルチプレクサと、
前記加算器の前記キャリー出力をデータ入力として有し、信号Φをクロック入力として有し、前記加算器の前記キャリー入力に接続された出力を有するキャリーレジスタと
を具備する
ことを特徴とする請求項１８記載の装置。
【請求項２３】
前記チェックサム確認モジュールは、
分析されるべきデータバイトを受信する第１の入力と、第２の入力と、データ出力と、キャリー入力と、キャリー出力とを有する第１の加算器と、
第１の入力と、第２の入力と、データ出力と、第１のキャリー入力と、第２のキャリー入力と、キャリー出力とを有する第２の加算器と、
前記第１の加算器の前記データ出力を入力として有し、前記第１の加算器の前記第２の入力と前記第２の加算器の前記第１の入力とに接続されたデータ出力を有する第１のレジスタと、
前記第１の加算器の前記キャリー出力を入力として有し、前記第１の加算器の前記キャリー入力と前記第２のレジスタの前記第１のキャリー入力とに接続された出力を有する第１のキャリーレジスタと、
前記第２の加算器の前記データ出力を入力として有し、前記第２の加算器の前記第２の入力に接続されたデータ出力を有する第２のレジスタと、
前記第２の加算器の前記キャリー出力を入力として有し、前記第２の加算器の前記第２のキャリー入力に接続された出力を有する第２のキャリーレジスタと、
前記第１のレジスタと前記第２のレジスタと前記第１のキャリーレジスタと前記第２のキャリーレジスタとにクロック入力として入力される信号Φと
を具備する
ことを特徴とする請求項１８記載の装置。
【請求項２４】
前記ＴＲＩＥアレイは、いくつかの異なるタイプの探索をサポートする情報を貯蔵する
ことを特徴とする請求項１８記載の装置。
【請求項２５】
前記ＴＲＩＥアレイは、前記ＴＲＩＥアレイの連続的なアドレッシング反復を介して、複数のプロトコルのうちのどのプロトコルが前記データシーケンスに対応するのか決定する
ことを特徴とする請求項１８記載の装置。
【請求項２６】
前記ＴＲＩＥアレイは、前記ＴＲＩＥアレイの連続的なアドレッシング反復を介して、前記データシーケンスに対応する次のアドレッシング反復を識別するルーチング情報およびゲートレジスタのうちの１つを識別する
ことを特徴とする請求項１８記載の装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、経路選択や発送におけるデータ構造またはフォーマットの分析のための変換型である方法および装置に関するものである。
【０００２】
【従来の技術】
電子交換における変換機能は、ダイヤル交換で与えられる通話の発送および課金に必要な情報を提供するためのものである。それは、補足的なサービスへアクセスするためのダイヤル計画（dialling plan）を利用するのと同様に、地域、国内および国際的なダイヤル計画の概念を考慮に入れる。そして、本質的には分析プログラムにより解釈されるテーブルによってもたらされるその変換機能は、その結果として、電子交換において、標準ダイヤル計画に属する番号の変換と同じだけの可能性を増大させることができる能力と柔軟性を持つ。
【０００３】
以下に示す変換問題は、電話交換においてよく知られている。
− 呼び出しが発生するジャンクタを仮に知っているとしても、発信加入者の番号はなんだろうか？
−  発信加入者の識別は？
−  着信加入者の番号の機能として、どの回線群において、呼び出しが発信されたか？
−  選ばれた回線群の信号の種類は？
−  発信加入者番号／着信加入者番号の機能としての課金の種類は？
− 着信加入者番号を仮に知っているとしても、どのジャンクタにおいて呼び出しが与えられるか？
【０００４】
これらの問題は、”La commutation electronique”by Grinsec（collectionscientifique et technique des telecommunications,vol2,pages 128-142）に詳細に述べられている。その対応する操作は複雑であり、多くの変形を用いてリアルタイムに、但し、電話ダイヤル速度で行う。そのアルゴリズムは例えばビラミッド型の構造分析テーブルを用いたもので、非常に高速であるとともに、以下で述べるものに近いものである。
【０００５】
接続（連結）モードにおける装置間の通信では、同様な種類の問題が発生する。ＴＲＡＮＳＰＡＣネットワークの交換機は、仮想回線（virtual circuit）を確立する電話交換機のものと同一の機構を有する。そして、同じ回線の全ての情報パケットは、同様に発信される。仮想回線の寿命の平均は、電話通信のものに対して非常に長い。
【０００６】
非接続モードにおける装置間の通信は、ローカルコンピュータネットワークによって本来保証されており、ここで、そのネットワークは、単純に分割されたメディアであり、情報が、その端末またはネットワークへの付属装置内に分布される。その装置間の接続（共有されたメディアの占有的使用）は、数バイトから数千バイトの間の長さの交換されるデータユニットの存続期間のみ確立される。また、部分的に網形状である大きなネットワーク（地域または国家）におけるそのようなサービスの提供は、ネットワークの各々のノードにおいて変換機構を必要とするが、非常に減縮されたタイムスケールで行われる。より悪い場合であっても、変換操作は、２つのデータユニットの受信を分離する最小時間よりも長く持続してはならない。例えば、イーサネット（登録商標）（Ethernet(登録商標）ネットワークは、１秒間に約１５０００フレームを伝送し、ＦＤＤＩ（Fiber Distributed Digital Interface）ネットワークでは、５０００００まで伝送する。これらの問題は、”Reseaux,architectures,protocoles,applications”by Andrew Tanenbaum（InterEditions,1990）においてより詳細に述べられている。
【０００７】
ネットワークの各々のノードにおいて、非接続のサービスを提供することは、単純化された方法で提供される。該方法は、表１に要約されかつ電話交換機の変換機能から類推されるものと同じ機能である。
【表１】
0003574184.tif 000002
【０００８】
物理的な観点から（例えば、ＡＴＭ（Asynchronous Transfer Mode））、各々の入力セルに対して、疑似回線識別器（ＶＣ，ＶＰ）の機能として、１またはそれ以上の擬似回線へスイッチすることができるのかどうか、ＡＴＭ交換の制御のために意図されたシグナリングまたは管理情報を含むことにより該制御のために意図されたものであるのかどうか、最後に、擬似回線が非接続サービスをサポートするのかどうかを決定することと、ＭＡＣ（Medium Access Control）レベルまたは物理アクセス層へ送ることとが問題である。
【０００９】
ＭＡＣレベルにおいて、ヘッディングまたはヘッダー内の発信先アドレスの機能として、ＭＡＣフレームが外部への疑似回線（ＭＡＣフレーム交換）上に経路選択されるのかどうか、ブリッジの制御を目的としているかどうか、または、ネットワークレベルにおいて処理が実行されなくてはならないのかどうかを推定することが可能である。ヘッダを処理した後、データコネクション層ＬＬＣ（Logical Link Control）へ進む。
【００１０】
ＬＬＣレベルの処理は、そのフレームが関連のネットワークレベル（例えば、ＩＰ（Internet Protocol））を含むかどうか、または、ルータの制御のためのものかどうかを識別することを可能にする。
ネットワークレベルにおいては、ヘディングに含まれる発信先アドレスの機能として、外部への擬似回線上の新たなＭＡＣの発信先アドレスにフレームが経路選択できるのかどうか、または、それがルータの制御のためのものであるのかどうかを推定することができる。
【００１１】
物理レベル上では、各々の交換されるデータ単位には、その発信元アドレスＳＡと発信先アドレスＤＡが伴う。発信先の分析は、例えば、利用者の閉じたグループを得るために、呼の発信と、通話課金または制限に対して必要な情報の発信元／発信先の１組の部分の分析とを提供するだけである。発送はネットワークの各々のノードにおいて実施され、通話課金はただ１つのノードにおいて行われ、そして、閉じた利用者グループの識別は発信元および発信先ノードの全てまたは一部において行われる。
【００１２】
ＳＡおよびＤＡアドレスの全てまたは一部の分析は、リアルタイムで実行されなければならない。ネットワークにおいて、ソースルーティングやスパニング木のようなダイナミックな経路選択プロトコルが実現される場合には、変換テーブルの更新は、減縮された時間の制約を有し、（例えば、閉じた利用者グループに対する）ネットワークの管理により、非常に遅いクロックサイクル（分）または更新フレーム交換サイクル（秒）で実行される。
【００１３】
分析されるアドレス長は、可変にでき、一般的な長さは以下の通りである。
−  ＦＤＤＩ、イーサネット（登録商標）、トークンリングまたはトークンバスネットワークのＭＡＣアドレスにおいては、１６または４８ビット
−  インターネットプロトコル（ＩＰ）においては、３２ビット
−  ６０ビット（ＣＣＩＴＴ Ｅ．１６４勧告）
−  ＸＴＰプロトコルにおいては、８０ビット
−  ＩＳＯ（国際標準化機構）のＮＳＡＰ（Network Service Access Point）アドレスにおいては、１６０ビットまで
最後の場合には、アドレスはその長さが先頭に設けられる。
【００１４】
分析の深さは可変であり、例えば、以下の通りである。
−  公共に管理されたモードにおいては、ＭＡＣ８０２ｘアドレスに対して完成されている。
−  ＩＰ−ＤｏＤ（Internet Protocol Department of Defense）アドレスに対しては不完全であり、該アドレスは階層構造（ネットワーク、そのネットワークのサブネットワーク、そのサブネットワークのホストマシーン）を持つことができる。
【００１５】
全ての場合において、変換機能は、アドレス空間における減少された数の能動的（アクティブ）アドレスから、データユニットの発送に必要な莫大な情報を供給しなければならない。例えば、ＦＤＤＩブリッジは、可能なアドレス空間２４８が与えられたとき、数千のアドレスを認識できなければならない。
【００１６】
非接続サービスのおよぶ範囲内では、データ単位の発送の他に、同一の機能がある。例えば、通話課金に対しては、発信元アドレスとリンクされたカウンタは、１組の発信元アドレス／発信先アドレスに特に依存する量によって進められ、様々なトラヒックの観測に対しては、与えられたアドレスからある観測対象の機械へ、フレームをコピー出力するとともに、発送する。
【００１７】
接続モードのデータサービスは、同レベル内で変換機能を必要とする。それは、例えば、フレーム交換サービスを提供するネットワークのノードのＤＬＣＩ（Data Link Connexion Indenfifier）出力ポートへ入るＤＬＣＩ、または、上記サービスを提供するネットワークのノードのＶＣ，ＶＰ出力ポートへ入るＤＬＣＩである。但し、これらは、ＡＴＭの基盤施設に基づく。
【００１８】
変換テーブルにおいて実施される基本的な操作は、サーチと更新である。そのサーチは、入力されるフレームのクロックサイクルを用いてできるだけ速く実行されなければならない。それは、変換テーブルの管理方法を決定するサーチ機能の最適化である。
テーブルの構成およびサーチ方法は、多数存在する。
【００１９】
表作成
テーブルは、アドレス空間のアドレスと同数の入力を含む。各々の入力においては、アドレスに関する情報（ルーティングパラメータなどを含む）を記憶する必要がある。そのサーチは、その更新と同じくらい簡単かつ非常に高速なものである。能動的なアドレスの数と、アドレス空間のアドレスの数との比が小さすぎない場合においてのみ、この解決が適用される。
【００２０】
順次サーチ
能動的なアドレスおよび関連する情報は、能動的なアドレスと同数の入力を有するテーブルにおいて累算される。そのサーチは、そのテーブルをスキャンすることにより実行される。これは、最も小規模な構造であり、その更新とサーチは、単純なものである。その唯一の欠点は、過大なサーチ時間であり、試行の回数は、よくない場合に、入力の数と同じになる。
【００２１】
二分法によるサーチ（２値サーチ）
この方法は、能動的なアドレス間に順序関係が存在する場合に限り用いられる。そのサーチは、テーブルの半分に記憶された能動的なアドレスとの比較により、そのアドレスが半分に分割されたテーブルの一方に属すのか、あるいは他方に属すのかを決定することにより行われる。この方法は、得られた半分のテーブルにおいて、一致が発生するまで繰り返される。比較の回数は、最大Ｌｏｇ２Ｍであり、ここで、Ｍは能動的なアドレスの数である。更新は、テーブル全体の並びかえが必要になるため複雑である。
【００２２】
ハッシュ（HASH）コーディングによるサーチ（計算されたアクセス）
能動的なアドレスのテーブルにおける入力は、サーチされるアドレスにおける適切なアクセス関数の計算により検査される。得られた入力を基準として、そのアドレスが同じアクセス関数を有する能動的なアドレスのグループに存在するかどうかを確認するために、順次サーチが行われる。そのアクセス関数は、テーブルの全ての入力へ等確率でアクセスを行うことで、その方法が効果的となる。各々のサーチにおける比較の平均回数は、およそ１となるであろう。
【００２３】
連想（ASSOCIATIVE）メモリ（または、ＣＡＭ（CONTENT ADDRESSABLE MEMORY））
全ての能動的なアドレスにおいて、捜し求めるアドレスとの比較は並列に実行される。ハードウェアによる実施が発生する。比較器は、アドレスを含む各々の能動的なレジスタと関係づけられている。探すアドレスが存在するかどうかの確認に要する時間は、数１０ｎｓである。関連する情報へのアクセスは、能動的なアドレスレジスタの拡張によって可能である。補足のレジスタは、比較からアドレスフィールドを除外するためにマスクを有することができる。そのマスクは全体的であり、分析の種類または深さは、サーチの前に知られている必要がある。現在利用可能な回路は、７０ｎｓのアクセス時間で、４８ビットアドレスのものを２５６個記憶することができ、また、１６ビットの関連する情報へのアクセスを伴って、２７０ｎｓアクセス時間で、４８ビットアドレスのものを１０２４個記憶することが可能である。
【００２４】
実施
既存の機器は、一般に、ベクトル化を用いない順次処理を利用している。それらの処理装置の計算能力のかなりの部分は、実行されるタスクの決定に向けられ、別の部分は、例えば以下のように、受信するフレームの大部分における同一のタスクへ向けられる。
− アドレステーブルまたは識別子の存在を識別するため、および／または、関連する情報あるいは実行されるタスクをアドレステーブルまたは識別子から推測するためのアドレステーブルまたは識別子の参照
−  チェックサムの計算（ＦＣＳ（check sum），ＣＲＣ（Cyclic Redundancy Code））
−  様々なフィールドにおける操作
【００２５】
本発明の目的は、全てのダイナミックまたはパラメータ化される情報を同一メモリ内に記憶することと、発信元による経路選択を処理することと、同一レベルの異なるプロトコルの処理と同様にいくつかのプロトコルレベルを同一装置において処理することとを可能にする分析処理である。また、それは、高速なデータ発信のために、または、実行される補足的な処理における情報要素の提供のために、必要な情報を瞬時に供給できる高速変換タイプの装置に関する。
【００２６】
【発明の記述】
この発明は、データ構造の発信のため、または前記データ構造の重要なフィールド、特に発信元および発信先アドレスの分析が行われるようなインテリジェント外部システムによる処理のために必要な情報を外部システムへ供給するための前記データ構造に含まれる情報の全てまたは一部の分析のための方法において、２次元行列ＴＲＩＥ（ｉ，ｊ）における連続する間接的（ｉｎｄｉｒｅｃｔｉｏｎｓ）な方法による変換テーブルの原理を利用し、前記変換テーブルの各々の行は２ｋ  個のセルを持つレジスタから構成され、このｋはアドレス付けされたセグメントの長さであり、ここで、前記変換テーブルのサーチは、入力される情報のクロックサイクルでデータ構造セグメントにより、前記データ構造を完全に受信し終わる前にサーチを開始するように行われ、セルの中味は、数データセグメントと等しい時間の後に、続くセグメントにアドレス付けでき、または、サーチが失敗したかどうかを表示でき、または、インテリジェント外部システムのための操作情報または特に発信のための値を、能動的（ａｃｔｉｖｅ）なデータ構造の中味と関連して提供でき、ここで、その情報は、関連するオートマトンへ供給され、そして、プロトコルのチェック情報およびプロトコルのアドレス指示情報は、そこで共に処理されることを特徴とするデータ構造に含まれる情報の分析のための方法である。
【００２７】
この方法によれば、複数の連続する分析を実行することができ、その同じテーブルは、例えば、異なるゲートレジスタでのサーチの開始のように、異なる経路を利用した複数のサーチタイプに利用することが可能である。
【００２８】
フィールドまたはセグメントの境部において検査されるその部分の副部分の制限無しに、およびサーチ処理の中断なしに、データ構造の全てのリンクされた部分またはリンクされていない部分をサーチから外すことができることが知られている。
【００２９】
この発明に関する方法において、経路選択情報を含むデータ構造は、発信元により発信される。特にＩＳＯ標準１００３８  Ａｄｄ  ２の発信元により経路選択されるフレームは、経路指示子列と同様に、多数のフィールドにより構成され、経路選択タイプを示すＲＴフィールド、および経路選択情報フィールドのバイト長を示すＬＴＨフィールドが含まれる。ＲＴおよびＬＴＨフィールドの分析は、次に示す情報を供給するＴＲＩＥメモリの検診により得られる。
エンドシステムがそれら自身の経路選択メモリを作成することを可能にするＡＲＥまたはＳＴＥ型のフレームのための機能、
ＬＴＨフィールドが不正確な値を持つ場合のエラー、
フレームがＳＲＦ型である場合のセグメントの前計算の持続期間である。
発信情報は、フレームに伴わなければならない経路（パス）を記述する経路選定子ゾーンの分析により得られ、そのパスは、たどるリンク（ＬＡＮ識別子；ＬＡＮｉｄ）および通過するノード（ブリッジ識別子；ＢＮ）の連続により記述される経路を記述する。
【００３０】
発信は、ＲＤフィールドにおける特別な並び（ＬＡＮＩＤ．，ＢＮ，ＬＡＮｉｄ）の認識により確立され、認識は次に示す方法で行われる。
最初のＬＡＮ識別子が認識されるまでに、ブリッジ識別子が無視され、サーチが再開され、
ＬＡＮ識別子が認識されるとすぐ、発信は、ブリッジ識別子およびそれに続くＬＡＮ識別子の分析の後に得られ、
ＴＲＩＥメモリの適応プログラミングにより得られる上記”まで”の状態で、ＬＡＮｉｄのセグメントの１つの分析の間の失敗すると、ダミーレジスタを指し、そのダミーレジスタは、続くダミーレジスタか、または最後にサーチの再開のためのゲートレジスタかのどちらか一方を指す。
【００３１】
フレームの方向に依存する発信は、手順が認識された時に記憶される中間結果の間接、および前部に記憶された方向ビットによる指標により、分析の終わりにおいて得られる。
【００３２】
その発明は、以下のことを可能にする。
リアルタイム処理、
存在するローカルネットワークの最高の速度（２００Ｍｂｉｔ／ｓ）
標準的な技術を使って、または複数の高速ローカルネットワークに送信するように拡大された処理時間による遅延で、
フィルタリング、経路選択、安全、カウント、などとリンクするデータ要素を検査することを可能にする情報、フレーム（チェックサム、異なるフィールドの制限、など）において実行される処理タイプの識別のために基本的な明かな要素の識別と同様に、ハイドンタイムで実行される。
【００３３】
それゆえに、それは第１に、受信したフレームの多少詳細な理解力を導く。
このように、より正確な判定（現実の処理装置による処理の前に）は、そのフレームを必要とされる処理機能へ向けることが可能になる。
そして、その機能を分割することは可能ではあるが、より少なくかつ前者への罰則がないことによる時間的観点から、その実現性は微妙である。
【００３４】
また、この発明は、データ構造の発信のためまたは、インテリジェント外部システムによる処理のために必要な情報を外部システムへ供給するためのデータ構造に含まれる情報の装置に関連し、
前記外部システムは、オートマトン、ＲＡＭメモリ、ＲＡＭの読み出しおよび書き込みを可能にするリード／ライト制御部、ＲＡＭ−オートマトン間の調停に関係するとともに、任意にオートマトンをパラメータで表し（化する）、中間結果に一致するオートマトンの異なる出力、ゲートレジスタへ、ディレクションへおよびセグメントへ、リード／ライト制御部のアドレス出力は、データ経路を介してＲＡＭに接続され、
他のオートマトン出力は、結果部と接続され、その部の一部はＲＡＭの読み出しを行い、一部はオートマトンであり、分析タイプ，エラー、存在する値、存在する機能、および存在する結果と一致する信号を出力し、
リード／ライト制御部およびオートマトンのデータアクセスは、前記ＲＡＭに接続される。
この発明は、また、チェックサム識別部からなる。
【００３５】
ＩＰ−ＤＯＤプロトコルに適用される第１の変形においては、上記チェックサム検証部は、
分析されるバイトを８個の第１の入力に受信する加算器と、
その８個の出力が接続される第１のレジスタ（Ａ）と第２のレジスタ（Ｂ）と、
それら第１のレジスタおよび第２のレジスタ出力が２つの入力０および１へ各々接続されるマルチプレクサと、
そのマルチプレクサの出力が前記加算器の第２の入力に接続され、
クロックφにより前記加算器のキャリー（桁上がり）出力を入力する第３のレジスタとからなり、
前記第１のレジスタは、クロックφＡで受信し、前記第２のレジスタおよびマルチプレクサは、クロックφＢで受信する。
【００３６】
ＩＳＯ−ＣＬＮＰプロトコルに適用される第２の変形においては、上記チェックサム検証部は、
第１の入力に処理されるバイトを受信する第１の加算器と、
この加算器の出力を入力する第１のレジスタ（Ｃ０）と、
そレジスタＣ０の出力は、その第１の加算器の第２の入力に接続され、
さらに第１の入力に入力する第２の加算器と、
第２の加算器の出力を入力するとともに、その出力が前記第２の加算器の第２の入力に接続される第２のレジスタ（Ｃ１）と、
第１の加算器出力のキャリー出力を入力するとともに、出力を第１および第２の加算器のキャリー入力に接続される第３のレジスタと、
第２の加算器のキャリー出力を入力するとともに、出力を同加算器の第２のキャリー入力に接続される第４のレジスタとからなり、
前記第４のレジスタは、同じクロックφで取り込みを行う。
【００３７】
この装置は、データ構造交換器へまたはＦＤＤＩインターフェースを有する経路選択ブリッジへの応用として用いられる。
【００３８】
この発明に係る装置は、以下の複数の部分からなる。
実行されるタスクを分配する一部、作業ベクトル化に例えることができる処理により最小化される各部分、
アドレステーブルの検診、ＦＣＳおよびＣＲＣ計算などのような最も頻繁に発生するタスクの性能。
【００３９】
このように、全処理時間は大幅に短縮されるとともに、後のタスクのために必要となる能力が減少し、後の各々は、先の解決よりもより弱く結合される。
【００４０】
採用と望ましい性能特性の妥協のハードウェア／ソフトウェアの機能として、その装置において一定のタスクを処理されることができる。
【００４１】
実現可能な技術の範囲内で、この発明に関する装置は、
、超高速ローカルネットワーク（ＦＤＤＩ，ＡＴＭ・・・）または高速である（ＳＤＨ；Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ  ，ＡＴＭ）をもつＷＡＮネットワーク（Ｗｉｄｅ  Ａｒｅａ  Ｎｅｔｗｏｒｋ）の場合に含まれる、に伝送される全ての情報を、能力の観点から処理することが可能である
パケット交換器（そして、特にブリッジ、ルーター、ブリッジ／ルーター、または、ルーター交換器）の経済的な構成へ適用可能である。
【００４２】
この装置は多数の利点を有する。
それは、パケット交換器場合において（特に、ブリッジ、ルーター、ブリッジ／ルーターの場合において）電話学またはコンピュータ科学において用いられるサーチ手法を使用し、同時または非同時の要求の操作モード（非接続モード、接続モード、その他モード）に係わらず、そして、使用されるプロトコルに係わらず、上記フィールドへの応用において珍しい事である。
【００４３】
それは、クリティカルなそれぞれの分析機能の大部分と、データフロー（リアルタイムを含む）に関して、同期または非同期の手法におけるフィルタリング、ルーチング、安全、を共に同じ装置において、集めることを可能にする。
【００４４】
それは、後に実行される処理操作のベクトル化を可能にする。
【００４５】
それは、データフローの受信の間に、ハイドンタイムで、任意にそれらを定義することにより実行される、後のタスクの前処理をすることができる。
【００４６】
それは、他の記憶および転送型のものよりも、より経済的かつ高性能な装置を提供することが可能になる。
【００４７】
【実施例】
連想記憶装置を除いて、上述した管理または制御方法は、アドレスをおよそ１００ｎｓでサーチすることを目的とする場合には適用できない。１９５０年代の終わりに、R.de la Briandais または E.Fredkinにより提供されたＴＲＩＥメモリは、興味ある回答をもたらす。この種のメモリは、文献”trie Memory”by E.Fredkin（Communications of the ACM,vol.3,no.9,September1960）と、経路選択テーブルのＶＬＳＩによる実施である”TRIES and CAMS ”by Tong-Bi Pei and Charles Zukowsky（10th annual joint conference of theIEEE Computer and Communication Socienties Bal Harbour,FL,USA,April 1991）に述べられている。このＴＲＩメモリの利点は、高速、アクセスタイムが一定、アドレスセグメントサーチ、異なるアドレス長の処理の可能性と、比較的容易な更新の点である。
【００４８】
アドレスセグメントサーチは、アドレスを完全に受信し終わる前に、処理を開始することを可能にする。
ＴＲＩＥメモリの唯一の欠点は、メモリ空間における相対的な非効率性である（ただし、比較回数が１に非常に近い場合には、ハッシュコーディングのそれに匹敵する）。
【００４９】
ＣＡＭとＴＲＩＥと間のシリコン表面の評価により、前者の優位が明らかになるが、ＣＡＭメモリは、ＲＡＭ上で実行される全ての働きから、または、同じ製品の大きさから、利益を得られない。さらに、ＴＲＩＥメモリは、可変長のアドレス処理によく適応でき、一般的にランダムパターンの認識に適用できる。
【００５０】
そのサーチは、図１に示すような２次元行列ＴＲＩＥ（ｉ，ｊ）において、連続して間接的に実行される。この行列の各々の行は、２Ｋ  個のセルのレジスタ（E.Fredkinによる専門用語による）を構成し、ここで、Ｋは検査されるアドレスセグメントの長さである。
【００５１】
セルの内容（記憶値）は、続くレジスタのアドレスを指すことが可能であり、または、サーチが失敗した場合に、最初のレジスタまたはゲートレジスタを指し示すことにより表示することが可能である。ＫビットであるセグメントＡ１の各々においては、そのＴＲＩＥ（Ａ１，ｐ）セルの内容は、続くレジスタｐ’のアドレスを供給する。最後の読み出しは、それが”０”でない場合に、能動的なアドレスに関する情報を提供する。
【００５２】
分析の深さは、可変にできるとともに、結果が得られたことを示す補足的なビットをセルの内容が含む場合には、実際のテーブルにおいて示される。
【００５３】
ただたんに異なるゲートレジスタによってサーチを開始することにより、同じテーブルが、いくつかのサーチタイプに対して利用できる。そのメモリとサーチ処理は、テーブルの更新手続きと同様に、異なるプロトコルおよびアドレスの種類においても同一である。
【００５４】
図１はＴＲＩＥメモリを示し、該ＴＲＩＥメモリには、以下に示すアドレスおよび関連する情報が蓄えられる。
【００５５】
４０ ９６              Ｔｅｌ（電話）
６５ ３１              Ｆａｘ（ファクス）
６５ １７              Ｆａｘ（ファクス）
３９ ４６ ９７ ７７    ｘｘｘ（その他）
【００５６】
完全なセグメント（またはセグメントの領域）は、サーチの対象外とすることができる。図２（ａ）は、２ビットセグメントの場合において、メモリの内容を例示した図である。ここでは、−１ｘ−ｘ１−ｘｘ−１０のパターンを認識することが望まれる。
【００５７】
そのサーチは、例えば図２（ｂ）に示す−１１−０１−のような特定の値の認識の後にのみ、開始または再開が可能である。
【００５８】
図３（ａ），３（ｂ）および３（ｃ）は、そのメモリの規模を示した図であり、図３（ａ）は、Ｍ＜２Ｋのより悪い場合、図３（ｂ）は、Ｍ＞２Ｋのより悪い場合、図３（ｃ）は、公的に管理されたＭＡＣアドレスの場合をそれぞれ示す。
【００５９】
共通の高位のフィールドは、たった１度記憶される。より悪い場合は、記憶したアドレスが、高位（図３（ａ）参照）なものを共通に持たない場合である。Ｍは記憶されるアドレスの総数であり、Ｎはアドレス長、Ｋはアドレスセグメント長である。
【００６０】
アドレスは、Ｎ／Ｋのレジスタを占める。その最初（ゲートレジスタ）は、全てのアドレスに対して共通である。より悪い場合においては、レジスタの総数Ｒは、Ｒ＝１＋Ｍ・（Ｎ／Ｋ−１）である。１レジスタあたりのセル数Ｃは、Ｃ＝２Ｋである。セルの内容は、全てのレジスタをアドレス指定できなけばならない。それゆえに、ワード長は、Ｂ≧Ｌｏｇ２Ｒで示される整数Ｂである。
【００６１】
例えば、４８ビットの８０２．ｘで１００００個のアドレスを記憶するには、この悪い場合においては、以下のメモリを必要とされる。
【００６２】
１ビットセグメントに対しては、９４０・１０３ワード（１ワードは１９ビット）
２ビットセグメントに対しては、９２０・１０３ワード（１ワードは１８ビット）
４ビットセグメントに対しては、１．７６・１０３ワード（１ワードは１７ビット）
８ビットセグメントに対しては、１２．８・１０３ワード（１ワードは１６ビット）
【００６３】
Ｐは、２ＰＫ≦Ｍ＜２（Ｐ＋１）Ｋのような整数であり、以下の通りである。
【数１】
0003574184.tif 000003
【００６４】
より悪い場合には、Ｍが２Ｋ，２２Ｋなどよりも高い場合に、０〜Ｐのレベルのレジスタの数は、Ｍよりも小さな値となる（図３（ｂ）参照）。ゆえに、より悪い場合の悲観の少ない値は次式のように表される。
【数２】
0003574184.tif 000004
または、
【数３】
0003574184.tif 000005
【００６５】
この少ない近似の前提によれば、１００００個のＭＡＣアドレスの記憶に必要なメモリ容量は以下に示すような値へ削減される。
【００６６】
１ビットセグメントに対しては、０．３４８・１０６ワード
２ビットセグメントに対しては、０．７２５・１０６ワード
４ビットセグメントに対しては、１．５・１０６ワード
８ビットセグメントに対しては、１０．３・１０６ワード
【００６７】
記憶できるアドレスの数は、非常に多くなる。例えば、公的に管理された４８ビットの８０２．ｘにおけるアドレスは、その２４ビットの高位ビットのなかに、アドレスおよび製品種別（ＩＢＭ，ＤＥＣ，ＨＰ，・・・）の識別子を有する。与えられた時間における全ての能動的なアドレス内の異なった識別子の数は、削減され、必要となるメモリ容量はさらに削減される。図２（ｃ）は、最も都合の悪い前提におけるこの場合を示す図である。ここでは、Ｍ個の記憶されるアドレスが、高位アドレス領域の長さＮ１のビットのＭ１個の異なる識別子間に均等に分布される。ここで、Ｐ１およびＰ２は、以下に示すような整数である。
【数４】
0003574184.tif 000006
【数５】
0003574184.tif 000007
【００６８】
必要とされるレジスタの数は、次式の通りである。
【数６】
0003574184.tif 000008
【００６９】
識別子の数が２０に制限されるような場合には、１００００個のＭＡＣアドレスの記憶は、４ビットセグメント幅において、０．５５１・１０６ワードに削減される。
【００７０】
このように、必要なメモリの速度および特性は、また、処理されるアドレスセグメントの幅の選択において、ＴＲＩＥメモリの読み出しサイクルの時間であるＴｃｙ、および、分析対象のアドレスが到着するビット速度Ｄに影響される。
【００７１】
図４は変換時間を示した図である。則ち、図４（ａ）は分析されるアドレス、図４（ｂ）はアドレスセグメントよりも長いメモリサイクルの場合、図４（ｃ）はアドレスセグメントよりも短いメモリサイクルの場合をそれぞれ示す。
【００７２】
変換は最大Ｎ／Ｋサイクルを必要とする。その変換は、図４に示すように、最初のセグメントを受信した後に開始でき、最後のセグメントを受信した後の１サイクルで終了できる。このため、分析時間Ｔａｎは、次式の通りとなる。
Ｔａｎ＝Ｋ／Ｄ＋ｍａｘ［（Ｎ／Ｋ−１）Ｔｃｙ，（Ｎ−Ｋ）／Ｄ］＋Ｔｃｙ
【００７３】
分析対象のアドレスの最後のビットの到着とその結果との間のアクセス時間Ｔａｃは、次式のように推定される。
Ｔａｃ＝Ｔｃｙ                          ； Ｔｃｙ≦Ｎ／Ｋ／Ｄの場合
Ｔａｃ＝（Ｎ／Ｋ）・Ｔｃｙ−（Ｎ−Ｋ）Ｄ； Ｔｃｙ＞Ｎ／Ｋ／Ｄの場合
【００７４】
第２のケース（図４（ｃ）参照）は、速度と単純化の点では最も好ましいものである。これは、中間のセグメントを記憶する必要がなく、速度をかえる必要がない。このような状態においては、高速スタティックＲＡＭメモリの既存の性能特性（アクセス時間２０〜３０ｎｓ）で、４０ｎｓのサイクル時間と４ビットアドレスセグメントが、１００Ｍｂｉｔ／ｓの処理において、よい妥協を示す。
【００７５】
ここで、ＦＤＤＩ経路選択ブリッジへの応用について考察する。ワイヤードロジックで構成されるＴＲＩＥ型のメモリの使用は、ネットワークレベルまたはＭＡＣレベルのフレームの発送に必要な情報を瞬時に計算可能とし、フレームの直接発送ができない場合に、経路選択ブリッジのプロセッサの処理操作を容易にする。
【００７６】
ＩＳＯ ９３１３標準によるＦＤＤＩ ＭＡＣレベルは、次に示す理由のためにより一例として選択された。
−  速度が高く（１００Ｍｂｉｔ／ｓ）、ソフトウェアによる実施を困難にする。
−  ＭＡＣレベル（ブリッジ）またはネットワークレベル（ルータ）において実行される処理操作は、既知である。
【００７７】
実行される操作と問題が明らかに解決される方法との記述は、より一般的な範囲を有し、以下に示すような他の応用が予見される。
−  ＡＴＭ交換機におけるＶＰ／ＶＣ識別子の変換
−  フレーム中継交換機におけるＤＬＣＩコネクション識別子の変換
−  ＭＡＣレベルのプロトコル（CLNAP,(CCITT 1.364),IEEE,802.6,・・・）ネットワークレベルまたは同等の伝送レベルのプロトコルの処理
−  通話課金またはトラフィックの監視など
【００７８】
ＦＤＤＩ ＭＡＣヘディング
図５（ａ）は、ＦＤＤＩフレームの最初の部分を示した図である。その分析は、１組の記号ＪＫで形成されるＳＤ（Start Delimiter）フレーム開始デリミタにおいて開始される。フレーム制御（ＦＣ）バイトのフォーマットＦＦのビットは、ＬＬＣまたはＭＡＣレベルの空のトークンＳＭＴフレームのフォーマットを示す。ＬＬＣ（ＦＦ＝”０１”）のフレームだけが経路選択される。
【００７９】
ビットＬは、発信元および発信先アドレスの長さを示すビットであり、”０”の場合は１６ビット、”１”の場合は４８ビットである。異なるゲートレジスタが、その値の関数として選択される。これら３つのフィールドの分析は、続けて行われる。
【００８０】
識別されたＭＡＣアドレスは、マッチ信号によって、ＦＤＤＩリングにおいてＭＡＣレベルを制御している装置類へ知らせられ、一致するフレームが循環から回収される。変換部は、大容量のアドレス可能なメモリとして、該装置には見える。それは、発信元および発信先アドレスに「禁止」の設定がなされているフレームの発送を防ぐことができる。
【００８１】
ある種のＭＡＣ発信先アドレスは、特定の意味を持ち、フレームの経路選択の意味はないが、代わりに、ブリッジプロセッサによる処理を意味する。
【００８２】
図５（ｂ）は、機能的ＭＡＣアドレスを示す図である。これらのアドレスの表は、文献「”Assigned numbers”by J.Reynolds and J.Postel（RFC 1060,March1990）」より与えられる。参考に、よく知られたＭＡＣアドレスを以下に示す。
アドレス
-09-00-2B-00-00-03  「エンドシステムハロー」において
-09-00-2B-00-00-04  「中間システムハロー」において
-01-80-C2-00-00-00  全てのブリッジを網羅する木の設定および更新において
【００８３】
ルーチングブリッジのプロセッサの処理を意味するこれらのアドレスは、以降、機能的アドレスとして参照される。該プロセッサによる処理は、フレームに含まれる情報が該プロセッサに直接アドレス指定されるため、または、より複雑な処理がそのブリッジの発送の前に必要であるためのどちらかの理由によるものである。
【００８４】
発信先アドレスの分析後のブリッジによるアドレスの識別は、例えばＩＰ−ＤｏＤまたはＩＳＯ−ＣＬＮＰ（Connectionless Network Protokol）フレームを含むことができる情報フィールドの分析へ通ずる。情報の発信またはルーチングブリッジのプロセッサにより実行される特定の処理の表示は、情報フィールドのヘディング（ＬＬＣ，それにＳＮＡＰ，ＩＳＯ ＣＬＮＰ，ＴＰ・・・）の次に続く分析の後にだけ提供される。
【００８５】
図５（ｃ）は、発信元による発信先アドレスおよびルート表示子の分析を示した図である。発信元アドレスの最初のビット（ＲＩＩ）が”１”のとき、該ビットは、発信先アドレスに続く情報ゾーンにおいて、発信元による経路選択（発信元経路選択）のための経路選択情報（ＲＩ）フィールドの存在を示す。このため、発信する情報は、経路選択情報の分析の後に与えられるだけであり、これは発信元のＭＡＣアドレスの直後に続く。
【００８６】
トランスペアレントブリッジまたはスパニング木による経路選択
図５（ｄ）は、トランスペアレントブリッジを示す図である。
上述した２つの場合の何れにも出くわさなかった場合、ＭＡＣ発信先アドレスが存在するならば、該アドレスに関する情報により発信がなされる。発信先アドレスの最初の２ビットはアドレスの種別、即ち、個々またはグループ（Ｉ／Ｇ）、ローカルな管理またはグローバルな管理（Ｕ／Ｌ）、を示す。それらは、残りのアドレスと同様に、ＴＲＩＥメモリによって分析される。発送は、そのアドレスが見つからなかった場合に、スパニング木において行われる。
【００８７】
送信元による経路選択を伴うブリッジ
図５（ｅ）は、送信元により経路選択されたフレームを示した図である。
図６（ａ）は、経路選択情報フィールドを示した図である。この図の経路選択情報フィールドは、フィールドＲＴ，ＬＴＨ，ＤおよびＬＦと、連続した経路選定子とで構成される。
【００８８】
ＲＴは、経路選択の種別を示す。明確に経路選択されたフレームタイプ（ＳＲＦ、ＲＴ＝０ｘｘ）のフレームのみが、経路選定子ゾーンにおいて示される発信を行う。別のタイプ（ＡＲＥ（All Route Explorer）とＳＴＥ（Spanning TreeExplorer））は、エンドシステムによって、それら自身の経路選択テーブルを作成するために利用される。これらのフレームは、ブリッジプロセッサによって処理できる。
【００８９】
ＬＴＨは情報経路選択フィールドのバイト長を示す（例えば、経路選定子ゾーンの長さ＋２）。
Ｄはフレームの方向を示すビットであり、オリジンからエンドへの場合はＤ＝０、逆の方向の場合にはＤ＝１であり、例えば、実行する経路選択計算をもたないエンドの応答に対しては、上記ビットを反転させるだけである。
【００９０】
発信元ＭＡＣアドレスにおけるＲｉフィールドの分析は連結され、これは、異なる分析タイプに対して、リンキングオートマトンによって識別されるイベントの１つである。
【００９１】
ＲＴおよびＬＴＨフィールドの分析は、次に示す情報を与えるＴＲＩＥメモリの診断によって得られる。
−  ＡＲＥまたはＳＴＥタイプのフレームに対する機能
−  ＬＴＨフィールドが不正確な値であるならば、エラー
−  フレームがＳＲＦタイプのものである場合、半バイトの予め計算された期間
【００９２】
ＲＩフィールドの分析に従うゲートレジスタおよび他のレジスタの内容は、ＴＲＩＥメモリを初期化する際に確定される。情報の発送は、経路選定子ゾーンの分析により得られ、該ゾーンは、ＳＲＦタイプのフレームによって続かれなければならないフィールドを記述する。
【００９３】
図６（ｂ）は、経路選定子の一例を示した図である。その経路は、取得された一連のリンク（ＬＡＮ識別子ＬＡＮｉｄ）および通過したノード（ブリッジ識別子ＢＮ）により表される。そのブリッジ番号の意味は、それをフレーム化するＬＡＮ識別子（Loacal Area NetworkまたはＲＬＥ）の組に依存することができる。最後のブリッジ識別子は、”０”に固定され、バイトの境界にあるルート識別子ゾーンを整列させるためにある。
【００９４】
図７は、発信元の経路選択においてフレームが発信されるネットワークを例示した図である。このように、フレームはブリッジｉを介してローカルネットワークＬＡＮ１およびＬＡＮ３の間で交換される。
−  フィールドＲＤは、交換の方向に依存しない。
−  明確なＬＡＮ識別子が１度だけ現れることができる。
−  （Ａ，＃２，Ｂ）が現れるフレームだけがブリッジｉにより経路選択される。
−  Ｄ＝”０”のとき、ブリッジｉはそのポートｃにおいてフレーム（Ａ，＃２，Ｂ）を発信する。
−  Ｄ＝”１”のとき、ブリッジｉはそのポートａにおいてフレーム（Ａ，＃２，Ｂ）を発信する。
【００９５】
発信は、フィールドＲＤ内の特定の手順（ＬＡＮｉｄ，ＢＮ，ＬＡＮｉｄ）の識別により確立され、例えば、上記の例においては、ブリッジｉによる手順（Ｅ，１，Ｆ）である。
識別は次に示す方法で行われる。
−  最初のＬＡＮ識別子が識別されるまで、ブリッジ識別子を無視することとサーチを再開することが必要である。
−  ＬＡＮ識別子が識別されるとすぐに、続くブリッジ識別子およびＬＡＮ識別子の分析の後、発信が得られる。
【００９６】
ＴＲＩＥメモリの適応されたプログラミングにより、「……まで」の条件が得られる。ＬＡＮｉｄのセグメントのうちの１つの分析の間の失敗は、ダミーレジスタを指す。該ダミーレジスタは、続くダミーレジスタを示すか、または、続くブリッジ識別子と同時に読み込まれる最後のセグメントに対しては、サーチを再開するためにゲートレジスタを示す。このダミーレジスタへのポインタは、特定のタイプのものである。図８は、送信元による経路選択の場合において順次サーチの間にメモリに網羅されたパス（経路）を示す図である。ダミーレジスタの内容および位置は、メモリの初期化段階で確立される。図８において、記号ヨは、ポインタの存在を示すものである。
【００９７】
その発信は、フレームの方向に依存し、手順が識別されたときの記憶された中間結果に基づいて間接的に、および、前もって記憶された方向ビットによって間接的に、分析の終わりに得られる。
【００９８】
同様な経路をたどるＬＡＮｉｄ，ＢＮ，ＬＡＮｉｄの順序における同じＬＡＮ識別子は、経路選定子の手順において１度より多く起こってはならない。もし、この場合にフレームが除かれないとすると、ブリッジはネットワークにおいてループとなるとともに重複する。この発明に関する方法は、同一の識別子の複数の発生を識別することを可能にはしないが、ブリッジを通過する経路においてブリッジへ接続される２つ以上のＬＡＮ識別子の発生の識別は可能になる。この状態は、先の状態を含み、そして最適でない経路を明らかにすることが可能である。このような場合は、ＬＡＮのブリッジへの付加によりネットワークが形状を替え、それが送信元に通知されない場合に発生する。
【００９９】
それを行うために、経路選定子の手順が完全に検査され、図８の（＊）が端に示される通過の数がカウントされる。この数が２以上である場合、その経路はループとなるか、または、最適なものではない。
【０１００】
ＬＡＮｉｄ、ＢＮの手順の識別の後に、発信が行われない場合に、ブリッジは、失敗状態であることがわかる。このような場合は、ＬＡＮを引き離すことが送信元に通知されないときに、ＬＡＮを引き離すことによりネットワークが形状を変えた場合に発生する。
【０１０１】
経路選択ブリッジへ向けられたＭＡＣフレーム
実行される処理は、ＬＬＣフィールドの分析が起こるまで、および、フレームのヘディングの一部のＩＰ−ＤｏＤまたはＩＳＯ−ＣＬＰフレームの場合には、わからない。この長さおよび深さが可変長である分析は、変換部において実行されるネットワークレベルプロトコルに関する情報、または、経路選択ブリッジのプロセッサにより実行されるプロトコルに関する情報、または、データリンクレベルにおいてＴＥＳＴおよびＸＩＤフレームを交換する情報を得ることができる。
【０１０２】
図９（ａ）は、未知のＬＬＣ、即ち、経路選択ブリッジのプロセッサにより処理されるものを示す図である。
図９（ｂ）は、経路選択ブリッジのプロセッサにより処理されるＡＰＲフレームの識別を示す図である。
図９（ｃ）は、ＩＰ−ＤｏＤフレームの識別を示す図である。
図９（ｄ）は、ＩＳＯ−ＣＬＮＰフレームの識別を示す図である。
【０１０３】
ＴＲＩＥメモリの診断は、識別された一連のバイトの関数として、以下のものを提供する。
−  未知の値の表示
− 例えば、続く情報がＬＬＣ副層（図９（ａ）参照）またはＬＬＣの制御を意図するものであることを意味するＸＩＤまたはＴＥＳＴフレーム、続く情報がＡＲＰタイプ（図９（ｂ）参照）のものであることを意味するＳＮＡＰ＝AA-AA-03-00-00-00-08-06 を識別した後に、経路選択ブリッジのプロセッサにより実行される処理の表示
−  ＩＰ−ＤｏＤまたはＩＳＯ−ＣＬＰのような特定のネットワークレベルのプロトコルにおいて、後に実行されるプロトコルの表示
− もし識別されたプロトコルタイプのみによって同じであることが検知されるならば、ネットワークアドレスのセグメントで表される長さ
【０１０４】
ＩＰ−ＤｏＤプロトコルは、シーケンスAA-AA-03-00-00-00-80-00-45（図９（ｃ）参照）に基づいて識別される。その最初の８バイトはＬＬＣおよびＳＮＡＰを含み、後者はネットワークレベルに属し、バージョン（４）およびＩＰ ＩＨＬヘディングの長さ（２０バイト）を示す。その長さに関する５よりも高い値は、そのヘディングが経路選択ブリッジのプロセッサによってのみ処理できるオプションを含むことを意味する。
【０１０５】
ＩＳＯ−ＣＬＮＰプロトコルは、シーケンスFE-FE-03-81に基づいて識別される。最初の３バイトはＬＬＣを含み、最後はネットワークレベルに属し、例えば、ネットワーク層プロトコル識別子ＮＬＰＩＤに属する（図９（ｄ）参照）。
【０１０６】
これらの手順は、ＴＲＩＥメモリに入れられ、それらの長さは可変長で、例えばＬＬＣ，ＳＮＡＰ、またはＬＬＣ，ＮＬＰＩＤに続くＩＰ−ＤｏＤのようないくつかの方法で、同じネットワークレベルプロトコルを識別することさえ想到可能である。
【０１０７】
ＩＰ−ＤｏＤプロトコル
図１０は、ＤｏＤヘディングを示す図である。処理されるバージョンはバージョン４のオプションなしである。寿命を越えたフレームの識別は、電送される（ＴＴＬ（Test of the Time to Live field）＝０）。発信元あるいは発信先のアドレスが禁止を示すフレームの発信を防ぐことができる。
【０１０８】
特定のアドレスの識別は、経路選択ブリッジプロセッサによる処理を意味することができる。該処理は、ＭＡＣアドレスの方法と同様に、フレームに含まれる情報が直接それに宛てられているため、または、より複雑な処理操作がフレームの発信に先だって必要とされるため、のどちらか一方の理由による。
【０１０９】
ＩＳＯ−ＣＬＮＰプロトコル
図１１は、ＩＳＯ−ＣＬＮＰヘディングを示す図である。実行されるべき処理操作は、発信先および発信元アドレスの前部に設定された２つのフィールドＬ（ＤＡ）およびＬ（ＳＡ）により示されるランダムな長さを持つアドレスの識別を除いては、前述した場合と似ている。
【０１１０】
異なった分析タイプのリンク
図１２および１３は、オートマトンの状態図を示した図であり、以下の異なるブロックに分割される。
−  初期化ブロック１００
−  ＭＡＣレベル分析ブロック１０１
−  発信元経路選択なしのＭＡＣ分析ブロック１０２
−  発信元経路選択の分析ブロック１０３、相互接続装置としてアドレスされているブリッジ
−  発信元経路選択の分析ブロック１０４
ＬＬＣ分析ブロック１０５、ターミナル装置としてアドレスされているブリッジ
−  ブロック１０６、部分的にのみ処理可能なプロトコルのための入り口点
−  ブロック１０７ プロトコルＸ、例えばＸＮＳ，ＩＰＸ（「？」は、他の処理されるプロトコルを参照し、それによって、いくつかの補足のプロトコルが存在できる）
−  ＩＰ−ＤｏＤ分析ブロック１０８
−  ＩＰ ＩＳＯまたはＣＬＮＰ分析ブロック１０９
【０１１１】
ブロック１０１、１０２により表される層は、１またはそれ以上の他の層に置き換えることができ、または、それ自身がいくつかの層に分類されることができる、ということが指摘される。
【０１１２】
「Ｄｅｂｔ」イベントは、タイムアウトのオーバーフローであり、サーチ時間を制限するため、あるいは入力されるフレームの特定のフィールドを識別する目的で、送り出される。その値は、発信元による経路選択指示におけるＬＴＨ長、または、ＩＳＯ−ＣＬＮＰフレームのアドレス長のような、受信される情報から予測されるかあるいは電送される。
【０１１３】
「エラー」は、全ての場合において、分析を中断するものであり、以下の結果により発生する。
−  無効の記号が現れた時の、物理レベルにおける不十分な操作
−  フィールドの不正確な値（例えば、ＩＳＯ−ＣＬＮＰヘディングにおけるアドレス長）
−  禁止されていると識別されたアドレス（ＭＡＣアドレスを除く）
−  ＴＲＩＥメモリの診断における論理的誤りの検出（タイムアウトの終わりの前に結果が見つからない）
ＴＲＩＥメモリを伴う交換は、ハッチングによって図示される。
分析のタイプおよび結果が、非操作状態に戻る間に、交換機またはルーチィングブリッジのプロセッサに示される。
【０１１４】
図１２および１３において使われている略字を以下に示す。
／        ：            否定
＆        ：            論理積
ＲＩ      ：            発信元による経路選択指示子の存在
ＳＲ      ：            発信元の経路選択
ＯＫ      ：            認定されたまたは見つからなかった発信元アドレス
Ｒｅｃｈ．：            ＴＲＩＥメモリにおけるサーチの初期化
Ａｃｈ．  ：            識別された発信
Ａｄｄｒ．ｆｃｎｔ：    識別された機能的アドレス
？        ：            他のネットワークプロトコルへの可能な拡張
（＊）     ：            発信元の経路選択に用いられる２つのゲートレジスタ
【０１１５】
その分析のタイプおよび実行される操作は、以下の通りである。
＊ＭＡＣ分析
１６ビット長（ゲートレジスタ１）または４８ビット長（ゲートレジスタ２）の発信元および発信先アドレスは、発信値または機能的アドレス値に変換される。発信先アドレスが識別されていない場合、発信値は、デフォルトで、スパニング木と一致するように与えられる。
【０１１６】
そのブリッジへアドレス付けされたフレームは、それが、発信元により経路選択されていない場合、または、全経路探索子（ＡＲＥ）またはスパニング木探索子（ＳＴＥ）のタイプによらないものである場合に、ＬＬＣおよび任意に続くフィールドの変換を引き起こす。
【０１１７】
以下に示すエラーが検出される。
−  分析中においての不確かな記号の出現
−  メモリの論理的誤り
−  禁制された発信元アドレス
−  禁制された発信先アドレス
【０１１８】
＊発信元経路選択
経路選択型のフィールド分析は、発信元ＭＡＣアドレスおよび発信先ＭＡＣアドレスのいずれもが禁止されておりかつブリッジへのアドレス付がなされていないフレームについて、以下に示す情報を提供することが可能となる。
【０１１９】
−  フレームがＡＲＥもしくはＳＴＥ型である場合の経路選択ブリッジプロセッサにより処理される機能、または、
−  フレームがＳＲＦタイプであり、かつ、ブリッジへのアドレス付けがなされていない場合に、ＴＲＩＥメモリ（ゲートレジスタ２）による変換の後の、経路選定子手順の発信
【０１２０】
次に示すエラーが検出される。
−  ＳＲＦ型のフレームにおいて発信が存在しない
−  ループしたまたは重複したＬＡＮ識別子
−  分析中の不確かな記号の出現
−  ＬＴＨフィールドの不正確な値（ＳＲＦフレームにおいては６未満の奇数、ＡＲＥ／ＳＴＥフレームにおいては２未満の奇数）
【０１２１】
＊ＬＬＣ分析
ブリッジにアドレス付けされ、その発信元アドレスが禁止されておらず、なおかつＡＲＥまたはＳＴＥ型でないフレームのＬＬＣ（および続くフィールドの任意の部分）のＴＲＩＥメモリ（ゲートレジスタ３個）による変換は、以下に示す情報の提供を可能にする。
【０１２２】
−  ＬＬＣおよびネットワーク層のヘディングの部分の変換が、実行されるネットワークレベルのプロトコルの識別を可能にする場合に実行される続く分析、または
− 特定のＬＬＣ、または、ＬＬＣおよびそれに続く情報部の識別の後に、経路選択ブリッジのプロセッサにより処理される機能
【０１２３】
次に示すエラーが検出される。
分析中の不確かな記号の出現
−  メモリの論理的誤り
−  ＬＬＣフィールドまたはそれに続く情報の未知の値
【０１２４】
ＴＲＩＥメモリにおけるＬＬＣの変換に続いて、他のネットワークプロトコルの接続が可能である。
【０１２５】
＊ＩＰ−ＤｏＤ分析
変換されたヘディングは、オプションなしのバージョン４のものである（ＩＨＬ＝５）。ヘディング長は、厳密に言えば５ワード（１ワードは３２ビット）未満である場合に前述の分析（ＬＬＣ）の間に検出されたエラーに一致し、５を越える値である場合には、経路選択ブリッジプロセッサによる処理を要求する。
【０１２６】
３２ビット長の発信元および発信先アドレス（ゲートレジスタ４）は、発信値または機能的アドレス値に変換される。
【０１２７】
次に示すエラーが検出される。
−  分析中の不確かな記号の出現
−  メモリの論理的誤り
−  未知の発信先アドレス
−  発信元アドレスの禁止
−  発信先アドレスの禁止
−  寿命を越えたフレーム
−  不正確なチェックサム
【０１２８】
＊ＩＳＯ−ＣＬＮＰ分析
変換されるヘディングは、そのネットワーク層プロトコルがアクティブ（ＮＬＰＩＤ＝８１）のものである。他の値は、エラーに対応するか、または、例えばＥＳ−ＩＳまたはＩＳ−ＩＳプロトコルに対応する。経路選択ブリッジのプロセッサにより実行される処理は、この場合、前述した分析（ＬＬＣ）の間に決定される。
【０１２９】
発信元および発信先アドレス（ゲートレジスタ４）は、発信値または機能的アドレス値に変換される。
【０１３０】
ＩＳＯのアドレスのヘディングは、ＡＦＩ（Authority and Format Indicator）フィールドである。このフィールドは、アドレスの残りと同様に、ＴＲＩＥメモリによって分析される。ＡＦＩの変換に続いて至る全ての中間のレジスタは、補足のゲートレジスタのグループとして見ることができ、または、４８ビットのＭＡＣまたはＩＰ−ＤｏＤアドレスの場合には既に存在している。
【０１３１】
次に示すエラーが検出される。
−  分析中の不確かな記号の出現
−  メモリの論理的誤り
−  未知の発信先アドレス
−  発信元アドレスの禁止
−  発信先アドレスの禁止
−  寿命を越えたフレーム（その長さは厳密には２バイト未満、または厳密には３２バイトを越える）
−  厳密には１６未満であるヘディング長
【０１３２】
ＴＲＩＥメモリの内容の符号化
ＴＲＩＥメモリは、経路選択分析のプロセッサにより書き込まれ、かつ、該プロセッサによって、特に変換器の接続された部分によって、読み出される。その読み出しアドレスは、以下のものの連結によって得られる。
− 入力フレームのセグメント（索引付け）、または、レジスタにおいてセルをアドレス指定する予め記憶された値（例えば、発信元によって経路選択されたフレームの方向ビット）
− 先行するサイクル（間接的）の間、または、レジスタをアドレス指定するゲートレジスタ値または予め記憶された中間結果に対するサーチの初期化の間にセルへ読み出された全てのもの
【０１３３】
情報の目的のために、次に示すゲートレジスタが連結される。
−  １は、１６ビットのＭＡＣアドレス
−  ２は、４８ビットのＭＡＣアドレス
−  ３は、発信元経路選択のＲＴおよびＬＴＨフィールド
−  ４は、発信元経路選択のための経路識別子手順
−  ５は、ＬＬＣ
−  ６は、ＩＰ−ＤｏＤアドレス
−  ７は、ＩＳＯアドレス
【０１３４】
図１４は、６個の高位符号化可能性を提供することによってＴＲＩＥメモリの中味のフォーマットを示す図である。
【０１３５】
読み出しは、各々のサイクルにおいて次に示す情報を供給しなければならない。
−  サーチは続くセグメントにたいして続けて行われ、セルの中味は１８ビットのレジスタ値である。
−  続くレジスタはダミー用のレジスタ（拡張）である。
− 結果が得られた。
−  その結果はポインタ（発信元の経路選択における中間結果）である。
−  サーチが失敗である。
−  その結果は、発信先アドレスであるかまたは発信元アドレスであるかの関数としての２つの公認の属性を伴う発信である。
−  その結果は、経路選択ブリッジのプロセッサにより処理される機能（機能的アドレスの識別）である。
−  その結果は中間アドレスであり、その値は実行される次の処理操作（例えば、ＩＰ−ＤｏＤまたはＩＳＯ−ＣＬＮＰ）を示す。
−  セグメント表現の中間結果に関連するタイムアウト
その中味は、常に低位に位置し、高位においてそのタイプが示される。
【０１３６】
図１４は、ワードのフォーマットを示した図であり、図１５は、発信のための結果の長さの最大化および実行される操作のタイプを知るために処理されるビットの最小化を許すタイプ指定ビットに関する木構造を示す図である。
【０１３７】
図１５に示す木の配置は、その図示されたものに限定されるものではない。
２０ビットのワード長で、アドレスできる容量は２１８個のレジスタであり、それゆえ、メモリ容量は、４Ｍに至り、４８ビットのＭＡＣアドレスの２３０００個以上の記憶を許す。明らかに、別の値も可能である。
【０１３８】
チェックサムの検証
ネットワークレベルのヘディング（ＩＰ−ＤｏＤまたはＩＳＯ ＣＬＮＰ）は、エラーの検出のためにチェックサムフィールドを有している。その検証のための処理は、ブリッジプロセッサにおいて考慮されるべき時間の合計を要する。それは、配線によって接続されることができる単純な処理である。
【０１３９】
図１６は、チェックサムの計算を示した図である。
−  図１６（ａ）は、ＦＣＳ ＩＰ−ＤｏＤの場合の計算を示す。
−  図１６（ｂ）は、ＦＣＳ ＩＳＯ ＣＬＮＰの場合の計算を示す。
−  図１６（ｃ）は、そのタイミングを示す図である。
【０１４０】
図１６（ａ）において、加算器は、分析されるバイトを、８個の第１の入力において受信する。その８個の出力は、第１のレジスタＡと第２のレジスタＢへ接続される。レジスタＡおよびレジスタＢのそれぞれの出力は、マルチプレクサの２つの入力０および１へ接続される。そのマルチプレクサの出力は、上記加算器の第２の入力に接続される。その加算器のキャリー（桁上がり）出力は、クロックφを受信する第３のレジスタを通って該加算器のキャリー入力へ接続される。第１のレジスタは、クロックφＡを受信し、第２のレジスタおよびマルチプレクサは、クロックφＢを受信する。そのマルチプレクサは、φＢ＝０のとき入力０の信号を出力し、φＢ＝１のとき入力１の信号を出力するものである。
【０１４１】
図１６（ｂ）において、第１の加算器は、分析されるべきバイトを、第１の入力において受信する。この加算器の出力は、第１のレジスタＣ０に入力され、そのレジスタＣ０の出力は、その第１の加算器の第２の入力に供給され、かつ、第２の加算器の第１の入力に供給される。第２の加算器の出力は、第２のレジスタＣ１に入力され、そのレジスタＣ１の出力は、第２の加算器の第２の入力に接続される。
【０１４２】
第１の加算器出力のキャリー出力は、第３のレジスタを介して、第１および第２の加算器のキャリー入力に接続される。第２の加算器のキャリー出力は、第４のレジスタを介して、同加算器の第２キャリー入力に接続される。以上の第１〜第４のレジスタは、同じクロックφを受信する。
【０１４３】
＊ＩＰ−ＤｏＤチェックサム
チェックサムフィールドは、ヘディングの全ての１６ビットワードの（２１６−１）の剰余の和の１６ビット上における結果のビットの反転により得られる。
【０１４４】
チェックは、ヘディング（チェックサムを含む）の１６ビットワード毎に（２１６−１）の剰余の和をとることにより行われる。この加算の結果は、エラーがない場合に、１６進の「ＦＦＦＦ」となる。
【０１４５】
加算は、それらの位（ヘディングの高位バイトまたは低位バイト）もしくはそれらの表示（ヘディングの高位ビットまたは低位ビット）を考慮することなく、バイトに関して行うことができる。後に続く累算器レジスタへキャリーを伝搬することが単に必要である。
【０１４６】
図１６（ａ）は、その累算器の構造を示す図である。φはバイトクロックであり、φＡおよびφＢは、２つの８ビットレジスタのシフトされたクロックである。各レジスタはチェックサムの半分を記憶する。各々のレジスタの中味は、同じ時間に、受信された新しいバイトとして、加算器入力に二者択一で提供される。そのキャリーは、以下の場合において再び加算器へ戻る。
−  第１の１６ビットの半ワード、即ち、低位から高位への通常のキャリー
−  第２の半ワード、即ち、（２１６−１）の剰余の和を実行するために、高位から続くワードの低位へのキャリー
【０１４７】
＊ＩＳＯ−ＣＬＮＰチェックサム
そのチェックサムフィールドは、同様に１６ビットであるが、その計算および検証方法が異なり、２つのバイトＣ０  ，Ｃ１  は、（２８−１）の剰余の計算による各々のヘディングバイトにおいて計算される（ＩＳＯ ＣＬＮＰヘディングは１６ビットワードの整数番号を形成する必要はない）。検証は次に示すように行われる。
−  第１のバイトＣ０  は、ヘディングの全Ｏｉバイトの（２８−１）の剰余の和である。
Ｃ０  ＝Ｃ０  ＋Ｏｉ
−  第２のバイトＣ１  は、各々のＯｉバイトにおける全Ｃ０  バイトの（２８−１）の剰余の和である。
Ｃ１  ＝Ｃ１  ＋Ｃ０  
検証の終わりに、Ｃ０  およびＣ１  は（２８−１）の剰余の値が”０”とならなければならない。
【０１４８】
図１６（ｂ）は、２つの累算器の構造を示す図である。それらのキャリーは、（２８−１）の剰余の和を計算するために、高位から低位へ循環される。そのＣ０，Ｃ１レジスタは、同じクロックφで、各々の新たなバイトへ更新される。累算器Ｃ１の加算器は、２つのキャリー入力を有し、一方はＣ０レジスタのオーバーフローの場合であり、他方はそれ自身のオーバーフローの場合である。
【０１４９】
本発明による変換器のハードウェア構造
図１７は、次に示す要素から構成される変換器のハードウェア構造を示す図である。
−  オートマトン２００
−  ＲＡＭ２０１
−  ＲＡＭ−オートマトン間の調停に関係するとともに、任意にオートマトンをパラメータ化し、ＲＡＭの読み出しおよび書き込みを可能にするリード／ライト制御部２０２
【０１５０】
中間結果、ゲートレジスタ、方向およびセグメントに対応するオートマトンの出力は、リード／ライト制御部のアドレス出力と同様に、この図に複数のマルチプレクサで表されるデータ経路２０３を介してＲＡＭに接続される。
【０１５１】
他のオートマトン出力は、結果部２０４と接続される。その結果部２０４は、一部はメモリにおいて読み出され、かつ、一部はオートマトンにおいて読み出される。更に、結果部２０４は、値、分析タイプ，エラー、存在する値、存在する機能、および存在する結果に対応する信号を出力する。
リード／ライト制御部２０２およびオートマトンのデータアクセスは、ＲＡＭに接続される。
【０１５２】
ＦＤＤＩの物理レベルを処理するシステムの残りとのインターフェースは、以下のものである。
−  対応するクロック（２５ＭＨｚにおける記号、１２．５ＭＨｚにおけるバイト）と同様な、構成要素からの入力信号ＲＣＤＡＴ（９．．．０）
− 構成要素がリングからアドレスを引き上げる（この引き上げ処理は「裸にする」と名付けられる）ことができるように、ＭＡＣレベルのアドレスの識別を、ＭＡＣレベルの処理を行う構成要素へ示すマッチ信号
− 以下の形式の分析結果
・  １６ビットの発送または機能
・  ３ビットの実施される分析タイプ
・  ９ビット（１種類のエラーに対し１ビット）のエラー表示
・  発信表示
・  機能表示
・  ＴＲＩＥメモリの更新のためのアクセス
【０１５３】
図１４および１７において、ＴＲＩＥデータおよびアドレスは、２０ビットで実施されるが、異なるビット数でも明らかに実施されうる。
【０１５４】
都合のよい構造においては、変換器は２つの部分からなる。その第１の構成要素は、間接−指標サイクルを実行し、メモリおよびアドレスマルチプレクサを寄せ集める。そのマルチプレクサは、アドレスバス上において、レジスタ機能と増幅機能との両方を有する。このバスはインピーダンス整合されたもので、メモリおよびマルチプレクサはバス長を減少させるために基板の両表面に配置された小型の箱内に設置される。一方、他の全ての構成要素は、プログラマブル論理回路内に実現することができる。
【０１５５】
ＴＲＩＥメモリの更新ソフトウェアは、異なる物理ポートに対応するいくつかの変換器を制御することができ、Ｃ言語において約２０００行の量となる。その１０％は、アドレスの加算または移動、または、その調停の修正などの基本的な操作のためのものである。
【０１５６】
パケット交換型の中間装置に適用するための一般的な構造においては、その中間接続装置は、（交換装置、中継器、および、当該のインターフェース−ＬＡＮ，ＭＡＮまたはＷＡＮへの適応に一致する）３つの部分からなる異なるアクセス部間の情報交換を許す装置を中心に構成される。
【０１５７】
制御部は、全部の装置を使用することが可能である。それはまた、（装置およびその使用に関して）過大な時間的制約を持たないようなシステムにより定義されるフレームのタスク処理を処理する。例えば、数秒から数ダースまたは数百秒の時間定数を持つ経路決定またはテーブル交換フレームが、ここに適用できる。
【０１５８】
この発明に関する装置は、ＬＡＮインターフェース（ＬＡＮ中継器またはＬＡＮ適応機能）に可能な限り近く配置することができる。それは、ＭＡＣ（ＦＤＤＩのマッチ信号の場合）を制御する装置との相互作用さえも持つことができる。ＷＡＮの場合、それは、インターフェースにおいて、または、データバンク型の利用においていくつかのインターフェースにより共有される方法で、利用可能である。
【０１５９】
２つのモードの内の１つにおいては、それは、いくつかのインターフェース間で共有される。その後者の数は、望ましい特性の制限（トランスペアレント、最適解の前提となる遅延など）を考慮することにより決定される。
【図面の簡単な説明】
【図１】本発明によるＲＩＥメモリを示す図である。
【図２】図２（ａ）および（ｂ）は、上記メモリの内容を例示した図である。
【図３】図３（ａ）〜（ｃ）は、メモリの配列を示す図である。
【図４】図４（ａ）〜（ｃ）は、変換時間を示す図である。
【図５】図５（ａ）〜（ｅ）は、異なるＦＤＤＩフレームアドレスフィールドを示す図である。
【図６】図６（ａ），（ｂ）は、異なるＦＤＤＩフレームアドレスフィールドを示す図である。
【図７】ネットワークの一例を示す図である。
【図８】発信元による経路選択のサーチの説明図である。
【図９】図９（ａ）〜（ｄ）は、ＭＡＣフレームアドレスフィールドを示す図である。
【図１０】ＩＰ−ＤＯＤヘディングを示す図である。
【図１１】ＩＳＯ−ＣＬＮＰヘディングを示す図である。
【図１２】分析オートマトンを示す図（１）である。
【図１３】分析オートマトンを示す図（２）である。
【図１４】ＴＲＩＥメモリの内容のフォーマットを示す図（１）である。
【図１５】ＴＲＩＥメモリの内容のフォーマットを示す図（２）である。
【図１６】図１６（ａ）〜（ｃ）は、チェックサムの計算を示す説明図である。
【図１７】本発明による変換器を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0003574184.tif 000018
【図１１】
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【図１２】
0003574184.tif 000020
【図１３】
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【図１４】
0003574184.tif 000022
【図１５】
0003574184.tif 000023
【図１６】
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【図１７】
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