(57)【特許請求の範囲】
【請求項１】
電荷結合素子（ＣＣＤ）から転送された電荷を蓄積するフローティングディフュージョンアンプに接続された第１のノードと、第１の電源ラインと出力端子との間に接続されゲートが前記第１のノードに接続されたエンハンスメント型の第１のトランジスタと、前記出力端子と第２の電源ラインとの間に接続されゲートが前記第１の電源ラインに接続されるエンハンスメント型の第２のトランジスタとを備えることを特徴とする電荷検出信号処理回路。
【請求項２】
前記第１及び第２のトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１記載の電荷検出信号処理回路。
【請求項３】
電荷結合素子（ＣＣＤ）から転送クロックに応答して転送された電荷を蓄積するフローティングディフュージョンアンプに接続された第１のノードと、第１の電源ラインと出力端子との間に接続されゲートが前記第１のノードに接続されたエンハンスメント型の第１のトランジスタと、前記出力端子と第２の電源ラインとの間に接続されゲートが第２のノードに接続された前記エンハンスメント型の第２のトランジスタと、前記転送クロックが供給されていない期間に前記第２のノードを固定電位に接続し、前記転送クロックが供給されている期間には前記第２のノードを前記固定電位から切り離す制御回路と、前記固定電位を保持するために前記第２のノードに接続された容量素子と、を有することを特徴とする電荷検出信号処理回路。
【請求項４】
前記制御回路は、前記第１の電源ラインと第３のノードに接続された第１の抵抗素子と、前記第３のノードと前記第２の電源ラインとの間に接続された第２の抵抗素子と、前記第２のノードと前記第３のノードとの間に接続され制御端子に制御信号を受けるスイッチング素子とによって構成され、前記スイッチング素子は、前記制御信号により前記転送クロックが供給されていない期間に前記第２のノードを前記第３のノードに接続し、前記転送クロックが供給されている期間には前記第２のノードを前記第３のノードから切り離すように制御されることを特徴とする請求項３に記載の電荷検出信号処理回路。
【請求項５】
前記制御信号は、フォトダイオードに蓄積された電荷をＣＣＤに転送するためのトランスファーゲートを駆動するトランスファーゲート駆動パルスであることを特徴とする請求項４に記載の電荷検出信号処理回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電荷検出信号処理回路に関し、特にソースフォロワ回路を用いた電荷検出信号処理回路に関する。
【０００２】
【従来の技術】
近年、電荷結合素子（ＣＣＤ）は、カメラ、ファクシミリ、コピー機等に広く使用され、このような装置に用いられているＣＣＤに対して、当然のごとく画質を向上させるための特性向上が望まれている。画質向上のために改善すべきＣＣＤの特性として、暗時ランダムノイズを低減することが考えられる。この暗時ノイズとは、ＣＣＤイメージセンサに光が当たらない状態での同一画素のレベルが画素１ラインの信号毎に変化する信号ばらつきのことである。このノイズ源の一つとして、ＣＣＤに用いられている出力バッファで生じる熱ノイズがある。熱ノイズは電荷のランダムな熱運動に起因して発生するものであり、すべての周波数帯域において同じレベルの平坦な周波数スペクトルを持っている。以下、熱ノイズを発生する出力バッファとしてＣＣＤに使用されているソースフォロワ回路について、従来例１及び従来例１の改良版としての従来例２について説明する。
【０００３】
従来例１のソースフォロワ回路を、図７を参照して説明する。
【０００４】
ソースフォロワ回路は、ＦＤＡにノードＮ１を介してゲートが接続され、電源ＶＤＤと出力端子Ｖｏｕｔとの間にソース・ドレインが接続されたエンハンスメント型ＮＭＯＳトランジスタ７０１と、ノードＮ２にゲートが接続され、出力端子Ｖｏｕｔと電源ＧＮＤとの間にソース・ドレインが接続されたエンハンスメント型ＮＭＯＳトランジスタ７０２と、電源ＶＤＤとノードＮ２との間に接続された抵抗７０４と、ノードＮ２と電源ＧＮＤとの間に接続された抵抗７０５と、ゲートにリセットパルスφＲが入力され、電源ＶＤＤとノードＮ１との間にソース・ドレインが接続されたデプレッション型ＮＭＯＳトランジスタ７０３とから構成され、ＦＤＡに転送された電荷はリセットパルスφＲがデプレッション型ＮＭＯＳトランジスタ７０３に印加されることによってリセットされている。
【０００５】
従来例１のソースフォロワ回路では、トランジスタ７０２は電流源として動作し、トランジスタを流れる電流を制御し、ソースフォロワ回路の電流量やオフセット電圧を調整する必要があるため、抵抗７０４と抵抗７０５とによって構成される分圧回路が使用されていた。そのため、分圧回路によって発生する熱ノイズがエンハンスメント型ＮＭＯＳトランジスタ７０２のゲートに入力され、その結果、ソースフォロワ回路の出力Ｖｏｕｔのランダムノイズが増加してしまうという問題があった。
【０００６】
ソースフォロワ回路の出力端子Ｖｏｕｔで観測される熱ノイズとしては、ソースフォロワ回路を構成するＮＭＯＳトランジスタ自体によるノイズ（Ｖｎ１）、ＦＤＡから駆動側トランジスタ７０１のゲートに入力されるノイズによりソースフォロワ出力に観測されるノイズ（Ｖｎ２）、そして分圧回路出力から負荷側トランジスタ７０２のゲートに入力されるノイズによりソースフォロワ回路の出力に観測されるノイズ（Ｖｎ３）の３つが考えられる。これらのノイズは互いに独立したノイズ源に起因するものなので、従来例１のソースフォロワ出力端２で観測される熱ノイズに起因するノイズ電圧Ｖｎｏは、
Ｖｎｏ＝√（Ｖｎ１＾２＋Ｖｎ２＾２＋Ｖｎ３＾２）……………▲１▼
となる。ただし、＾２は２乗をあらわす。
【０００７】
ここで、ノイズＶｎ１は、ソースフォロワ回路自体のノイズ、Ｖｎ２はソースフォロワ回路に入力されるノイズであり、本発明で問題としているノイズとは直接関係無いため、説明を省略する。
【０００８】
次に、従来例１の負荷側トランジスタ７０２のゲートから入力される熱ノイズ電圧Ｖｎｏ２について考えるため、まず、抵抗体により発生する熱ノイズについて説明する。抵抗より発生する熱ノイズ電圧Ｖｎは次式で表される。
Ｖｎ＝√（４ｋ・Ｔ・Ｒ・Δｆ）…………▲２▼
ｋ：ボルツマン定数、Ｔ：絶対温度、Ｒ：抵抗値、Δｆ：ノイズ帯域幅
ここで従来例１の抵抗７０４、７０５からなる分圧回路の分圧電圧出力端Ｎ２からノイズレベルが０の端子（電源ＶＤＤ、ＧＮＤ）に対しての抵抗を考えるとき、抵抗７０４、７０５の抵抗値をそれぞれＲ１、Ｒ２とすると、抵抗７０４、７０５の並列抵抗となるため、合成抵抗値Ｒは
Ｒ＝（Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２）…………▲３▼
であり、従来例１における分圧回路で発生する熱ノイズ電圧Ｖｎｏ２は▲２▼式に▲３▼式を代入して
Ｖｎｏ２＝√［４ｋ・Ｔ・｛（Ｒ１・Ｒ２）／（Ｒ１＋Ｒ２）｝・Δｆ］……………▲４▼
となる。
【０００９】
続いて、分圧回路熱ノイズ電圧Ｖｎｏ２に起因するソースフォロワ出力のノイズ電圧Ｖｎ３について説明する。従来例１のソースフォロワ回路において、ノイズが負荷側トランジスタ７０２のゲートのみに入力された場合の回路を図３に示す。ただし、図３では図１のトランジスタ７０１をトランジスタ３０１とし、トランジスタ７０２をトランジスタ３０２として説明している。また、負荷側トランジスタ３０２のゲートに入力されるノイズ成分だけを考慮するため、駆動側トランジスタ３０１のゲートに入力されるノイズは無視している。したがって、駆動側トランジスタ３０１のゲートは、リセットトランジスタがＯＮされて電源電圧ＶＤＤと同じになった回路として表される。すなわち、エンハンスメント型ＮＭＯＳトランジスタ３０１は、ドレインとゲートが電源ＶＤＤに接続され、ソースはソースフォロワ出力端子Ｖｏｕｔに接続され、エンハンスメント型ＮＭＯＳトランジスタ３０２は、ドレインがソースフォロワ出力端子Ｖｏｕｔ、ゲートがノードＮ２、そしてソースが電源ＧＮＤにそれぞれ接続される。この回路はＮＭＯＳインバータと同じ構成であり、ノイズ電圧Ｖｎ３は、分圧回路熱ノイズ電圧Ｖｎｏ２にＮＭＯＳインバータのゲインをかけた値となる。そこで、図３に示すようなＮＭＯＳインバータの場合、ゲインＡｖは、ＮＭＯＳトランジスタの伝達コンダクタンスが、基板バイアスによる伝達コンダクタンスとチャネル変調効果によるチャネルコンダクタンスより十分大きいとすると、次式のようになる。
Ａｖ＝−（ｇｍ２／ｇｍ１）………………▲５▼
ｇｍ１：ＮＭＯＳトランジスタ３０１の伝達コンダクタンス
ｇｍ２：ＮＭＯＳトランジスタ３０２の伝達コンダクタンス
従って、分圧回路熱ノイズ電圧Ｖｎｏ２に起因するソースフォロワ出力端
２のノイズ電圧Ｖｎ３は、
Ｖｎ３＝√〔｛−（ｇｍ２／ｇｍ１）・Ｖｎｏ２｝＾２〕………………▲６▼
となる。
【００１０】
▲６▼式より、分圧回路起因の熱ノイズを下げるためにはｇｍ１を大きく、またｇｍ２を小さくすることが有効であることがわかる。しかしながら、負荷側トランジスタの伝達コンダクタンスｇｍ２を小さくすることはある程度可能であるが、駆動側トランジスタ３０１の伝達コンダクタンスｇｍ１を大きくすると、ＦＤＡの検出容量が下がるなどの弊害があるため、ｇｍ１を十分大きくすることが難しい。よって分圧回路の熱ノイズがソースフォロワ回路の全体ノイズの中で占める割合が大きくなる場合があり、負荷側トランジスタのゲートにノイズ入力がない、図８のような改良型のソースフォロワ回路が多く用いられてきた。
【００１１】
この従来例２の改良型ソースフォロワ回路は、ＦＤＡにノードＮ１を介してゲートが接続され電源ＶＤＤと出力端子Ｖｏｕｔとの間にソース・ドレインが接続されたエンハンスメント型ＮＭＯＳトランジスタ８０１、出力端子Ｖｏｕｔと電源ＧＮＤとの間にソース・ドレインが接続され、ゲートが電源ＧＮＤに接続されたデプレッション型ＮＭＯＳトランジスタ８０２と、電源ＶＤＤとノードＮ１との間にソース・ドレインが接続され、ゲートにリセットパルスφＲが印加されたデプレッション型ＮＭＯＳトランジスタ８０３とから構成されている。
【００１２】
このような回路構成のため、従来例１では発生していた分圧回路による熱ノイズが発生せず、出力端子Ｖｏｕｔに発生するノイズは、式▲１▼からＶｎ３を除いた小さなものとなる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来例２のソースフォロワ回路では、従来例１の分圧回路を用いる代わりにデプレッション型ＮＭＯＳトランジスタ８０２を用いているので熱ノイズの発生を押さえることができるものの、ＣＣＤの拡散プロセスにおいてデプレッション型トランジスタの閾値電圧はエンハンスメント型トランジスタの閾値電圧に対して約５倍ほどばらつきが大きく、±１Ｖもばらついてしまう。その結果、ソースフォロワ回路における入出力特性も大きくばらついてしまうという問題がある。その理由は以下のとおりである。
【００１４】
近年、ＣＣＤの多くでは、ＣＣＤ自体に埋め込みチャネル型ＣＣＤが用いられており、工程の増加を押さえるためにデプレショントランジスタのチャネルもＣＣＤの埋め込みチャネルと同じ工程で形成されている。そして、ＣＣＤの埋め込みチャネル形成には、Ｐ基板上にＮウェル領域を形成する工程で熱拡散を行っている。これにより、ＣＣＤの埋め込みチャネルと同一の工程でチャネルを形成されたデプレショントランジスタは、通常のデプレショントランジスタ形成方法を用いた場合に比べ、閾値電圧のばらつきが大きくなる。その理由は、ＣＣＤの埋め込みチャネルを形成する工程の方が、通常のデプレッショントランジスタよりも不純物のドーズ量が多いこと及び、不純物の拡散時間が長いことにより、プロファイルにばらつきが起こりやすいためである。そして、閾値電圧がばらつくことによって、ソースフォロワ入出力特性がばらつくという問題を生じることになっていた。
【００１５】
したがって、本発明の目的は、ノイズを低減すると共に、ソースフォロワ入出力特性のばらつきを抑えた電荷検出信号処理回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明の第１の電荷検出信号処理回路は、電荷結合素子（ＣＣＤ）から転送された電荷を蓄積するフローティングディフュージョンアンプに接続された第１のノードと、第１の電源ラインと出力端子との間に接続されゲートが前記第１のノードに接続されたエンハンスメント型の第１のトランジスタと、前記出力端子と第２の電源ラインとの間に接続されゲートが第１の電源ラインに接続されるエンハンスメント型の第２のトランジスタとを備えることを特徴とする。
【００１７】
また、本発明の第２の電荷検出信号処理回路は、電荷結合素子（ＣＣＤ）から転送クロックに応答して転送された電荷を蓄積するフローティングディフュージョンアンプに接続された第１のノードと、第１の電源ラインと出力端子との間に接続されゲートが前記第１のノードに接続されたエンハンスメント型の第１のトランジスタと、前記出力端子と第２の電源ラインとの間に接続されゲートが第２のノードに接続された前記エンハンスメント型の第２のトランジスタと、前記転送クロックが供給されていない期間に前記第２のノードを固定電位に接続し、前記転送クロックが供給されている期間には前記第２のノードを前記固定電位から切り離す制御回路と、前記固定電位を保持するために前記第２のノードに接続された容量素子と、を有することを特徴とする。
【００１８】
また、本発明の第２の電荷検出信号処理回路は、電荷結合素子（ＣＣＤ）から転送クロックに応答して転送された電荷を蓄積するフローティングディフュージョンアンプに接続された第１のノードと、第１の電源ラインと出力端子との間に接続されゲートが前記第１のノードに接続されたエンハンスメント型の第１のトランジスタと、前記出力端子と第２の電源ラインとの間に接続されゲートが第２のノードに接続された前記エンハンスメント型の第２のトランジスタと、前記転送クロックが供給されていない期間に前記第２のノードを固定電位に接続し、前記転送クロックが供給されている期間には前記第２のノードを前記固定電位から切り離す制御回路とを有することを特徴とする。
【００１９】
このように、第２のトランジスタと固定電位とを転送クロックが供給されているときに切り離すことによって、固定電位を発生させている回路からの熱ノイズを遮断することができ、電荷検出信号処理回路の特性を向上させることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、説明する。
【００２１】
本発明による電荷検出信号処理回路では、ソースフォロワ回路を構成する駆動トランジスタと負荷トランジスタとがエンハンスメントトランジスタによって構成されている。
【００２２】
本発明の第１の実施例の回路構成を図１に示す。
【００２３】
電荷検出信号処理回路は、ＦＤＡを入力とするソースフォロワ回路本体とＦＤＡをリセットする為のリセットトランジスタから構成されている。ソースフォロワ回路は、電源ＶＤＤと出力端子Ｖｏｕｔとの間にソース・ドレインが接続されゲートがノードＮ１を介してＦＤＡに接続されたエンハンスメント型ＮＭＯＳトランジスタ１０１と、出力端子Ｖｏｕｔと電源ＧＮＤとの間にソース・ドレインが接続されゲートが電源ＶＤＤに接続されたエンハンスメント型ＮＭＯＳトランジスタ１０２とから構成されており、駆動側がトランジスタ１０１、負荷側がトランジスタ１０２である。そして、リセットトランジスタ１０３は、電源ＶＤＤとノードＮ１との間にソース・ドレインが接続され、ゲートにリセットパルスφＲを受けるデプレション型ＮＭＯＳトランジスタによって構成され、リセットトランジスタ１０３は、リセットパルスφＲが印可されることによりＦＤＡに蓄積された電荷をリセットする。
【００２４】
第１の実施例の回路においては、ＦＤＡに電荷が入ることによる電位変化が駆動側トランジスタ１０１のゲートの電位変化となり、ソースフォロワ回路は、電位変化を検出し出力する。リセットトランジスタ１０３は、リセットパルスφＲが印加されることによりＯＮし、ＦＤＡの電位を電源ＶＤＤと同一にするものであり、ソースフォロワの入力オフセット電圧は電源電圧と同電位になる。
【００２５】
このソースフォロワ回路の出力端子Ｖｏｕｔで観測される熱ノイズ電圧Ｖｎｏは、ソースフォロワ回路を構成するＮＭＯＳトランジスタの抵抗成分による熱ノイズ電圧Ｖｎ１、ＦＤＡから駆動側トランジスタ１０１に入力される熱ノイズに起因するノイズ電圧Ｖｎ２によって、次のように記述される。
【００２６】
Ｖｎｏ＝√（Ｖｎ１＾２＋Ｖｎ２＾２）……………▲７▼
したがって、第１の実施例では、図４に示すように、従来例１で存在したノイズ電圧Ｖｎ３を無くすることができると共に、負荷トランジスタとしてエンハンスメント型トランジスタを用いているため、閾値のばらつきを低減することができソースフォロワ回路の入出力特性のばらつきも低減することができる。（図４中Ａ：従来例１のノイズ、Ｂ：実施例１のノイズ、ｆｃ：ソースフォロワ回路のカットオフ周波数）
また、分圧回路が削除されていることにより、分圧回路で消費される電流が無くなり、消費電力を低減することができると共に、レイアウト面積（占有面積）が小さくてすむため高集積化に向いている。
【００２７】
しかしながら、第１の実施例においては、負荷トランジスタのゲートが電源ＶＤＤに直接接続されているため、負荷トランジスタの特性を変更することが困難であり、ひいてはソースフォロワ回路の特性を変更することが困難となる。そこで、ばらつきおよびノイズ特性を悪化させること無く、さらにソースフォロワ回路の特性を変更することができる電荷検出信号処理回路の第２の実施例を以下に示す。
【００２８】
第２の実施例の回路構成を図２に示す。なお、図２には説明のため、電荷検出信号処理回路の他に、ＣＣＤ部の概略図を追加している。
【００２９】
ＣＣＤ部は、フォトダイオードを１０００個を並べたフォトダイオード部２０７と、フォトダイオード部２０７で発生した電荷をＣＣＤレジスタ部２１２へ転送するトランスファーゲート部２０８、ＣＣＤレジスタ部２１２で転送された電荷を検出するＦＤＡ２０９、ＦＤＡ２０９をリセットするリセットゲート２１０、及びリセットドレイン２１１からなる。トランスファーゲート部２０８には、クロックパルスφＴＧが、ＣＣＤレジスタ部には、互いに逆相の駆動クロックパルスφ１、φ２が、リセットゲート２１０にはリセットパルスφＲが、それぞれ印可される。なお、ＣＣＤレジスタ駆動クロックパルスの最終段はφ２とする。
【００３０】
電荷信号処理回路は、ＦＤＡ２０９にノードＮ１を介してゲートが接続され、電源ＶＤＤと出力端子Ｖｏｕｔとの間にソース・ドレインが接続されたエンハンスメント型ＮＭＯＳトランジスタ２０１、ノードＮ３にゲートが接続され出力端子Ｖｏｕｔと電源ＧＮＤとの間にソース・ドレインが接続されたエンハンスメント型ＮＭＯＳトランジスタ２０２、電源ＶＤＤとノードＮ２との間に接続された抵抗２０３、ノードＮ２と電源ＧＮＤとの間に接続された抵抗２０４、ゲートにクロックパルスφＴＧが印加されノードＮ２とノードＮ３との間にソース・ドレインが接続されたエンハンスメント型ＮＭＯＳトランジスタ２０５、およびノードＮ３と電源ＧＮＤとの間に接続された容量２０６から構成されている。
【００３１】
図２の回路における各入力クロックパルスのタイミングを、図６に示す。駆動クロックパルスの最終段をφ２としているため、ＦＤＡへ転送される電荷はφ２の立ち下がりに同期したものとなり、ソースフォロワ出力波形Ｖｏｕｔも図のようにφ２の立ち下がりにあわせて出力される。また、リセットゲートがリセットパルスφＲで駆動されることにより、ＦＤＡ２０９の電位は電源電圧ＶＤＤにリセットされる。第２の実施例におけるＣＣＤ部ではフォトダイオードの数を１０００個にしているため、ソースフォロワ出力波形Ｖｏｕｔも図中に示した番号のように１−１０００まで出力される。ここでトランスファーゲート駆動パルスφＴＧは、フォトダイオードからＣＣＤレジスタへ電荷を転送するパルスであるため、ＣＣＤレジスタ駆動パルスのストップ期間にＯＮする。そして図６からもわかるように、トランスファゲート駆動パルスφＴＧは、ＣＣＤレジスタ駆動周期の約１０００倍の駆動周期となる。
【００３２】
第２の実施例においては、ソースフォロワの負荷側トランジスタ２０２のゲート電圧Ｖ３は、エンハンスメント型ＮＭＯＳトランジスタ２０５がトランスファーゲート駆動パルスφＴＧのハイレベルに応答してＯＮすることにより分圧回路出力電圧Ｖ２と同じとなり、トランジスタ２０５がトランスファーゲート駆動パルスφＴＧのローレベルに応答してＯＦＦする事により、トランジスタＭ２のゲート電圧Ｖ３は、分圧回路出力電圧と同じ電圧で容量２０６によってホールドされる。これによりソースフォロワの入出力特性は従来例１の回路と同様のものとなる。
【００３３】
このように、接続点Ｎ３の電圧Ｖ３がホールドされている期間では、抵抗２０３と２０４とによって構成される分圧回路と負荷側トランジスタＭ２のゲートとが電気的に分離されるため、分圧回路の熱ノイズは、分離されている期間内では接続点Ｎ３に影響しない。但し、電圧Ｖ３をトランスファーゲート駆動パルスφＴＧでホールドすることにより、ノイズがトランスファーゲート駆動パルスφＴＧの駆動周波数の１／２以下の帯域に折り返されるため、接続点Ｎ３の低域ノイズは増加する場合もあり得る。しかし、▲２▼式よりわかるように、低い周波数帯域に限定されると熱ノイズは小さくなる。そして、クロックパルスφＴＧの駆動周波数はＣＣＤ出力信号周波数より遙かに低いため（実施例２では約１／１０００）、第２の実施例におけるソースフォロワ出力ノイズは、図７に示すように低減される。（図７中Ａ：従来例１のノイズ、Ｂ：第２の実施例のノイズ、ｆｃ：ソースフォロワ回路のカットオフ周波数）
このように、第２の実施例では、トランジスタ２０２のゲート電圧に分圧回路の出力電圧を用いてもノイズの増加がほとんどない。よってトランジスタ２０２のゲート電圧をＧＮＤ−ＶＤＤ間の任意のものとすることができるため、第１の実施例のようにソースフォロワの負荷側トランジスタのゲート電圧を電源電圧あるいはＧＮＤに固定として設計をする場合と比較して、ソースフォロワの特性や設計方法の自由度が広がる。
【００３４】
第２の実施例では、抵抗を用いた分圧回路を用いて説明したが、トランジスタを用いた分圧回路や、容量を用いた分圧回路を用いて良いことは明らかであり、トランジスタ２０５のゲートに入力されるパルスは、トランスファーゲート駆動パルスφＴＧの整数倍周期でなおかつＯＮ期間がＣＣＤレジスタ駆動クロックのストップ期間にあるものであれば、トランスファーゲート駆動パルスφＴＧ以外の駆動パルスでもよい。また、第２の実施例におけるトランジスタ２０５は、スイッチとして用いているためＰＭＯＳトランジスタで構成することができる。その場合、ＰＭＯＳトランジスタへのゲート入力パルスは反転させる必要がある。
【００３５】
さらに、本発明の趣旨を逸脱しない範囲で、種々の変更が可能であることは、言うまでもない。
【００３６】
【発明の効果】
上述のとおり、本発明によれば、ＣＣＤからＦＤＡに転送された信号を処理する電荷検出信号処理回路のノイズ特性及び入出力特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による電荷検出信号処理回路
【図２】本発明の第２の実施例による電荷検出信号処理回路
【図３】ＮＭＯＳインバータの回路図
【図４】従来例１と第１の実施例とのノイズ特性を示すグラフ
【図５】従来例１と第２の実施例とのノイズ特性を示すグラフ
【図６】第２の実施例の動作タイミング図
【図７】従来例１の電荷検出信号処理回路
【図８】従来例２の電荷検出信号処理回路
【符号の説明】
１０１、１０２、２０１、２０２、２０５  エンハンスメント型ＮＭＯＳトランジスタ
２０３、２０４  抵抗
２０６  容量
【図１】
0003595483.tif 000002
【図２】
0003595483.tif 000003
【図３】
0003595483.tif 000004
【図４】
0003595483.tif 000005
【図５】
0003595483.tif 000006
【図６】
0003595483.tif 000007
【図７】
0003595483.tif 000008
【図８】
0003595483.tif 000009