(57)【特許請求の範囲】
【請求項１】
スイッチング制御回路からの制御信号で直列接続された第１及び第２の半導体スイッチを交互にオンオフさせて、絶縁ゲート型半導体素子のゲート端子とエミッタ端子間に正または負のゲート制御信号を与える絶縁ゲート型半導体素子のゲート制御回路において、前記絶縁ゲート型半導体素子の前記ゲート端子と前記エミッタ端子間に少なくともコンデンサと第３の半導体スイッチとから成る直列回路を設け、前記ゲート制御信号を負に制御する期間のうちの所定時間だけ前記直列回路の半導体スイッチをオンすることを特徴とする絶縁ゲート型半導体素子のゲート制御回路。
【請求項２】
前記直列回路の第３の半導体スイッチと逆並列にダイオードを設け、前記直列回路のコンデンサを充電することを特徴とする請求項１記載の絶縁ゲート型半導体素子のゲート制御回路。
【請求項３】
前記ゲート制御信号を負の信号とする前記第２の半導体スイッチのオンに合わせて、前記直列回路の第３の半導体スイッチもオンさせて、前記絶縁ゲート型半導体素子がオンからオフに移行する時間を短縮することを特徴とする請求項１記載の絶縁ゲート型半導体素子のゲート制御回路。
【請求項４】
前記直列回路のコンデンサを充電するため、前記第１の半導体スイッチのオン期間の所定の期間だけオンする第４の半導体スイッチを設けたことを特徴とする請求項１記載の絶縁ゲート型半導体素子のゲート制御回路。
【請求項５】
前記第１の半導体スイッチのオン期間の所定の期間だけオンさせ、前記絶縁ゲート型半導体素子のゲート電流を増加させるように、前記第１の半導体スイッチと等価的に並列となるように少なくとも第５の半導体スイッチを設けたことを特徴とする請求項１又は２記載の絶縁ゲート型半導体素子のゲート制御回路。
【請求項６】
前記絶縁ゲート型半導体素子のゲート端子とエミッタ端子間に電圧制限素子を設け、前記絶縁ゲート型半導体素子のゲート端子とエミッタ端子間に正または負のゲート制御信号が与えられる時、前記ゲート端子と前記エミッタ端子間に過大な負のゲート制御信号が印加されるのを防止することを特徴とする請求項１乃至５のいずれかに記載の絶縁ゲート型半導体素子のゲート制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁ゲート型半導体素子のゲート回路に関する。
【０００２】
【従来の技術】
ＭＯＳ型ゲート構造を有する絶縁ゲート型半導体素子、たとえばＭＯＳ−ＦＥＴ、ＩＧＢＴ、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）は、電圧駆動型であり、ゲート容量のキャパシタンスを充電・放電する電流がオンオフ切替え時に瞬間流れるが、定常時はゲート電流は流れない。従って、ゲートパワーは非常に小さくできること、またＭＯＳ構造特有の高速動作が可能であることから、近年ではこの種の電圧駆動型の半導体素子の開発が進められ、高圧大電流（例えば、４．５ｋＶ−１０００Ａ級）の絶縁ゲート型半導体素子が開発されて電力変換装置へ応用され始めている。
【０００３】
絶縁ゲート型半導体素子は、高電圧、大電流化に伴いコレクタ・エミッタ間、コレクタ・ゲート間、ゲート・エミッタ間のそれぞれのキャパシタンスが大きくなってくる。
【０００４】
図５は、絶縁ゲート型半導体素子１１を駆動する従来ゲート回路を簡単化して示した図である。絶縁ゲート型半導体素子１１の制御極（ゲート）Ｇは、ゲート抵抗１５を介してオンオフ制御信号が半導体スイッチＳＷ１、ＳＷ２により供給される。尚、図６は、絶縁ゲート型半導体素子を使用してインバータ回路を構成した時の１相分の回路を示している。
【０００５】
また、図７は、図５で示したゲート駆動回路によりＰＷＭインバータ動作させた時のゲート電圧波形と絶縁ゲート型半導体素子の電圧（Ｖｃｅ）と電流（Ｉｃ）を示したものである。ターンオン・ターンオフ時にはゲート・エミッタ間の容量特性によりミラー電圧時間が現れる。特にターンオン時には高耐圧素子ほどミラー電圧時間が長くなる傾向がある。これは、特にゲート・エミッタ間の容量はコレクタ・エミッタ間電圧に依存するためで、ターンオンによりコレクタ・エミッタ電圧が低下してくるとゲート・エミッタ容量が増加することにある。ＰＷＭインバータでは負荷電流をより正弦波にするため、そのスイッチング周波数を高くすることが望まれるが、前記ミラー時間により最少オン時間やデッドタイムの制約がでるため上限周波数が制限されてしまうことになる。ミラー時間短縮のためにはゲート抵抗を小さすればよいが、絶縁ゲート型半導体素子のスイッチング特性も早くなり、ターンオン時には急峻な電流の立ち上がり（ｄｉ／ｄｔ）、ターンオフ時には急峻な電圧の立ち上がり（ｄｖ／ｄｔ）により素子を破損する場合がある。
【０００６】
図７に示すように、ターンオン・ターンオフ時には、図６の上下アーム（Ｕ，Ｘ）のゲート信号は、デッドタイムＴｏを設け上下短絡を防止している。しかしながら、反対アーム絶縁ゲート型半導体素子をターンオンすると、各端子間のキャパシタンスの分担により、特に電流の急変（ｄｉ／ｄｔ）や電圧の急変（ｄｖ／ｄｔ）によりゲート・エミッタの電圧が正方向に持ち上がるという現象（図７のＡ部）が確認されている。これを防止するためゲート・エミッタ間にコンデンサを設けることが有効であるが、コンデンサを設けると絶縁ゲート型半導体素子のスイッチング時間が遅くなるためスイッチング損失が増加する問題が発生する。
【０００７】
図５乃至図７を使用して絶縁ゲート型半導体素子１１を使用した図６の如きインバータ回路の問題点を整理すると、図６の如く絶縁ゲート型半導体素子１１にダイオード１２を逆並列接続したスイッチング素子を直流電源間に直列接続してインバータ回路やＰＷＭ制御の整流回路が構成される。このような構成でスイッチング制御回路１３より抵抗器１４、半導体スイッチＳＷ１またはＳＷ２及び抵抗器１５を介して、上側アームＵの絶縁ゲート型半導体素子１１と下側アームＸの絶縁ゲート型半導体素子１１を交互にオンオフ動作させる。
【０００８】
図７において、時刻ｔａ１の時点までは下側アームＸがオンしており、時刻ｔａ１でスイッチング制御回路１３によって半導体スイッチＳＷ１をオフし、ＳＷ２をオンさせて、下側アームＸの絶縁ゲート型半導体素子１１をオフさせるためのゲート制御信号が供給される。
【０００９】
しかし、上記ミラー時間のため、絶縁ゲート型半導体素子１１のゲート電圧Ｖｘｇｅはすぐに負電圧とはならず、ミラー時間を経た時刻ｔｂ１より電流Ｉｃが現象をはじめ、電圧Ｖｘｃｅも増加をはじめる。下側アームＸの絶縁ゲート型半導体素子１１がオフを完了した後の時刻ｔｃ１で上側アームＵの絶縁ゲート型半導体素子１１をオンするため、スイッチング制御回路１３で半導体スイッチＳＷ１をオンしＳＷ２をオフしてゲート制御信号Ｖｕｇｅを供給する。上側アームＵの電流Ｉｃは時刻ｔｄ１より増加をはじめ、電圧Ｖｕｃｅも減少をはじめる。上側アームＵをオフして、下側アームＸをオンさせる場合も同様に時刻ｔａ２〜ｔｅ２で示されるように動作する。
【００１０】
このように上下アームＵ、Ｘの絶縁ゲート型半導体素子１１を交互にオン・オフする時には、上述の如く、上下アームの短絡を防止する目的でデッドタイムＴｏを設ける必要があった。また、相手側アームのスイッチング動作によって、オフしている絶縁ゲート型半導体素子１１のゲートＧとエミッタＥ間の電圧Ｖｇｅが図７のＡ部の如く正電圧に持ち上げられ、オフしているべき絶縁ゲート型半導体素子１１が、このＡ部の電圧変化によって誤オンする危険性があった。
【００１１】
これらの点から、絶縁ゲート型半導体素子１１を使用する場合に、デッドタイムＴｏの短縮とゲート制御信号Ｖｇｅの外乱による急変を防止することが重要な課題となっていた。
【００１２】
【発明が解決しようとする課題】
高電圧、大電流の絶縁ゲート型半導体素子をＰＷＭインバータ装置などに応用する場合に、絶縁ゲート型半導体素子のミラー時間を短縮し、ＰＷＭインバータ装置のデッドタイムを短縮でき、また直流電源間に接続された相手アームの絶縁ゲート型半導体素子のターンオンによるｄｖ／ｄｔなどによってゲートＧとエミッタＥ間の電位が急変させられ、絶縁ゲート型半導体素子が誤点弧する危険性を防止する絶縁ゲート型半導体素子のゲート制御回路が望まれている。
【００１３】
本発明は、上述した課題に鑑みてなされたものであり、その目的とするところは、絶縁ゲート型半導体素子のデッドタイムを短縮して高周波でスイッチング動作させることができ、ＰＷＭインバータ装置などの電力変換装置において信頼性の高い絶縁ゲート型半導体素子のゲート制御回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明は、スイッチング制御回路からの制御信号で直列接続された第１及び第２の半導体スイッチを交互にオンオフさせて、絶縁ゲート型半導体素子のゲート端子とエミッタ端子間に正または負のゲート制御信号を与える絶縁ゲート型半導体素子のゲート制御回路において、上記絶縁ゲート型半導体素子の上記ゲート端子と上記エミッタ端子間に少なくともコンデンサと第３の半導体スイッチとから成る直列回路を設け、上記ゲート制御信号を負に制御する期間のうちの所定時間だけ上記直列回路の半導体スイッチをオンすることを特徴とする。従って、ゲート端子とエミッタ端子間に負電圧のゲート制御信号を与えている期間に等価的にコンデンサを接続しているので、この期間にゲート端子とエミッタ端子間電位が外的要因で正電圧方向に変動しようとするのを防止して、絶縁ゲート型半導体素子が誤オンするのを防止することができる。
【００１５】
また、請求項２に係る発明は、上記直列回路の第３の半導体スイッチと逆並列にダイオードを設け、上記直列回路のコンデンサを充電することを特徴とする。従って、上記コンデンサを所定の電圧まで確実に充電できるので、絶縁ゲート型半導体素子が誤オンするのを防止することができる。
【００１６】
更に、請求項３に係る発明は、上記ゲート制御信号を負の信号とする上記第２の半導体スイッチのオンに合わせて、上記直列回路の第３の半導体スイッチもオンさせて、上記絶縁ゲート型半導体素子がオンからオフに移行する時間を短縮することを特徴とする。従って、絶縁ゲート型半導体素子をオフさせるためにゲート端子とエミッタ端子に負電圧のゲート制御信号を与えるタイミングで第３の半導体スイッチをオンさせることによって、上記コンデンサの充電電荷を急速に放電させることができるので、ミラー時間を短縮して、絶縁ゲート型半導体素子のデッドタイムを短縮できる。
【００１７】
また、請求項４に係る発明は、上記直列回路のコンデンサを充電するため、上記第１の半導体スイッチのオン期間の所定の期間だけオンする第４の半導体スイッチを設けたことを特徴とする。従って、上記コンデンサを確実に充電する第４の半導体スイッチを設けているので、請求項１乃至請求項３と同等の効果を奏する。
【００１８】
更に、請求項５に係る発明は、上記第１の半導体スイッチのオン期間の所定の期間だけオンさせ、上記絶縁ゲート型半導体素子のゲート電流を増加させるように、上記第１の半導体スイッチと等価的に並列となるように少なくとも第５の半導体スイッチを設けたことを特徴とする。従って、絶縁ゲート型半導体素子のオン動作時に第５の半導体スイッチを動作させることによって、オン動作時のミラ−時間も短縮することができ、絶縁ゲート型半導体素子のデッドタイムを一層短くすることができる。
【００１９】
また更に、請求項６に係る発明は、上記絶縁ゲート型半導体素子のゲート端子とエミッタ端子間に電圧制限素子を設け、上記絶縁ゲート型半導体素子のゲート端子とエミッタ端子間に正または負のゲート制御信号が与えられる時、上記ゲート端子と上記エミッタ端子間に過大な負のゲート制御信号が印加されるのを防止することを特徴とする。従って、絶縁ゲート型半導体素子のゲート端子とエミッタ端子間の素子内部の容量特性により絶縁ゲート型半導体素子の印加電圧の変化などによって、ゲート端子とエミッタ端子間に過大な負電圧のゲート制御信号が表れる事があるが、電圧制限素子の挿入によって、ゲート端子とエミッタ端子間を過大な電圧より保護でき、絶縁ゲート型半導体素子の動作信頼性を向上させることができる。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００２１】
（第１の実施の形態）
本発明の第１の実施の形態について、図１及び図２を用いて説明する。
図１において、ＳＷ３は半導体スイッチ、１６は半導体スイッチＳＷ３のドライブ回路、１７はコンデンサ、１８はダイオードである。尚、図５と同一番号を付した回路構成要素は、図５と同一機能の回路構成要素である。
【００２２】
図１において、コンデンサ１７と半導体スイッチＳＷ３の直列回路を絶縁ゲート型半導体素子１１のゲートＧとエミッタＥ間に接続し、半導体スイッチＳＷ３をスイッチング制御回路１３よりドライブ回路１６を介してオン・オフ制御する。
【００２３】
図２は、本実施の形態の作用を説明するタイムチャート図である。
図２に示すように、時刻ｔｏｎから時刻ｔｏｆｆの期間は、絶縁ゲート型半導体素子１１をオンして、絶縁ゲート型半導体素子１１あるいはダイオード１２に電流を流すために、スイッチング制御回路１３によって半導体スイッチＳＷ１はオン、半導体スイッチＳＷ２はオフ、また、ドライブ回路１６を介して半導体スイッチＳＷ３もオフに制御される。時刻ｔｏｎで半導体スイッチＳＷ１がオンしてから、時刻ｔ１で絶縁ゲート型半導体素子の電圧ＶＣＥが減少しはじめ、時刻ｔ２で完全にオン状態になる。
【００２４】
本実施の形態においては、絶縁ゲート型半導体素子のオン時のミラー時間はコンデンサ１７を半導体スイッチＳＷ３によってこの期間切り離しているから、従来より短くすることができる。即ち、時刻ｔｏｆｆで絶縁ゲート型半導体素子をオフさせるため、半導体スイッチＳＷ１をオフさせ半導体スイッチＳＷ２をオンさせる。半導体スイッチＳＷ２のオン時に半導体スイッチＳＷ３もオンさせる。
【００２５】
絶縁ゲート型半導体素子１１は、ミラー時間が経過した時刻ｔ３より電流Ｉｃが減少をはじめ、時刻ｔ４でオフ状態となる。絶縁ゲート型半導体素子１１のオフ状態では、ゲートＧとエミッタＥ間に半導体スイッチＳＷ３がオンして等価的にコンデンサ１７が挿入されているから、相手側アームの電流の急変や電圧の急変によって、負電圧のゲート制御信号が正電圧側に持ち上げられ、絶縁ゲート型半導体素子１１が誤オンする危険性を防止することができる。
【００２６】
また、半導体スイッチＳＷ２のオン動作に合わせて、半導体スイッチＳＷ３もオン動作させると、絶縁ゲート型半導体素子１１のゲートＧには、コンデンサ１７の放電電荷もゲート制御信号として加算されるから、絶縁ゲート型半導体素子１１のミラー時間を短縮することができる。
【００２７】
従って、本実施の形態においては、従来の如く絶縁ゲート型半導体素子１１のゲートＧとエミッタＥ間にコンデンサを接続した場合に比較して、オン動作時のミラー時間を短縮でき、オフ動作時のミラー時間も短縮できるから、絶縁ゲート型半導体素子１１を応用する装置でのデッドタイムを短縮でき、スイッチング時間の短縮によって、スイッチング損失も減少させることができる。
【００２８】
半導体スイッチＳＷ３と逆並列に設けたダイオード１８は、絶縁ゲート型半導体素子１１のゲートＧとエミッタＥ間に負電圧のゲート制御信号が与えられいる期間にコンデンサ１７を所定の極性に充電することが出来るから、半導体スイッチＳＷ３の動作によって前記するような作用が得られる。
【００２９】
本実施の形態においては、コンデンサ１７と半導体スイッチＳＷ３の直列回路と、半導体スイッチＳＷ３と逆並列されたダイオード１８を図示しているが、これは最少の回路構成要素を図示した物であって、例えばダイオード１８と直列に抵抗器を挿入するなど他の回路構成要素を追加しても同一作用が得られる。
【００３０】
（第２の実施の形態）
本発明の第２の実施の形態について、図３を用いて説明する。
図３において、ドライブ回路１９と半導体スイッチＳＷ４を設けて、半導体スイッチＳＷ４を半導体スイッチＳＷ１のオン期間にオン動作させる。これによってコンデンサ１７が充電される。この半導体スイッチＳＷ１のオン期間にコンデンサ１７を充電するように構成すると、比較的大きな容量のコンデンサ１７を設けても、コンデンサ１７を確実に充電することができ、第１の実施の形態と同様に絶縁ゲート型半導体素子１１のデッドタイムを短縮でき、また、比較的大きな容量のコンデンサ１７とすることによって、絶縁ゲート型半導体素子１１の誤オン防止や、オフ動作時のミラー時間短縮を一層効果的に行うことができる。
【００３１】
（第３の実施の形態）
本発明の第３の実施の形態について、図４を用いて説明する。
図４において、２０、２１、２２は抵抗器、２３は電圧制限素子、２４はダイオード、ＳＷ５は半導体スイッチである。図１や図３に示した抵抗器１４は、抵抗器２０，２１として半導体スイッチＳＷ１やＳＷ２の動作に合わせて設定することができる。また、半導体スイッチＳＷ５と抵抗器２２の直列回路を絶縁ゲート型半導体素子１１のゲートＧへ接続することによって、半導体スイッチＳＷ１のオン期間にドライブ回路１９で半導体スイッチＳＷ５をオンさせて、正電圧のゲート制御信号を加算して、絶縁ゲート型半導体素子１１のオン動作時のミラ−時間を短縮させる事ができる。これによってオン時・オフ時ともミラー時間を短縮し、デッドタイムを一層短くしてスイッチング素子を減少させることができる。
【００３２】
また、絶縁ゲート型半導体素子１１のゲートＧとエミッタＥ間に電圧制限素子２３を接続すると、ゲートＧとエミッタＥ間に過大な電圧のゲート制御信号が印加されるのを防止することができる。一般にこの印加されるゲート制御信号は半導体スイッチＳＷ１やＳＷ２の電源電圧で決定され、通常は１０〜２０Ｖ以内程度に制限されている。しかし、相手側アームの絶縁ゲート型半導体素子で高い電圧変化率や高い電流変化率が発生した時、絶縁ゲート型半導体素子の内部容量が大きいとこれらの外部要因によって、ゲートＧとエミッタＥ間に絶縁ゲート型半導体素子の内部容量を介して大きな電圧が発生する場合がある。
【００３３】
他方、絶縁ゲート型半導体素子のゲートＧとエミッタＥ間の電圧耐量は、素子構造から比較的低く、前記する理由でゲートＧとエミッタＥ間に３０Ｖを超えるようなサージ電圧が常時印加されると電圧劣化する危険性がある。従って、絶縁ゲート型半導体素子１１のゲートＧとエミッタＥ間に電圧制限素子２３を挿入すると、このようなサージ電圧の印加を防止でき、絶縁ゲート型半導体素子１１の動作信頼性を向上させることができる。
【００３４】
【発明の効果】
以上述べたように、本発明によれば、絶縁ゲート型半導体素子のミラー時間を短縮でき、また、直流電源間に接続された相手アームの絶縁ゲート型半導体素子のターンオンによるｄｖ／ｄｔなどによってゲートとエミッタ間の電位が急変させられ、絶縁ゲート型半導体素子が誤点弧する危険性を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す構成図。
【図２】本発明の第１の実施の形態の動作を示すタイムチャート。
【図３】本発明の第２の実施の形態を示す構成図。
【図４】本発明の第３の実施の形態を示す構成図。
【図５】従来の絶縁ゲート型半導体素子のゲート制御回路を示す構成図。
【図６】ＰＷＭインバータ回路の１相分の回路例を示す構成図。
【図７】図５に示した従来の絶縁ゲート型半導体素子のゲート制御回路を駆動したときのタイムチャート。
【符号の説明】
１１…絶縁ゲート型半導体素子、１２，１８，２４…ダイオ−ド、１３…スイッチング制御回路、１４，１５，２０，２１，２２…抵抗器、１６，１９…ドライブ回路、１７…コンデンサ、２３…電圧制限素子、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５…半導体スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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