(57)【特許請求の範囲】
【請求項１】
被試験メモリよりの読み出しデータと期待値データとを論理比較し、その比較値をフェイルデータとしてフェイルメモリに取り込み、そのフェイルメモリを読みだしてマスクパターンを発生し、そのマスクパターンにより上記論理比較結果に係わらずパスとするようにしたフェイルメモリ装置において、上記フェイルメモリとしてビット幅可変メモリが用いられ、
圧縮データが入力されるレジスタと、
上記圧縮データに応じてｎ個（ｎは２以上の整数）の入力端子に入力されたフェイルデータを任意の複数を圧縮して上記フェイルメモリへ供給する圧縮回路と、
上記フェイルメモリから読みだされたデータを上記レジスタの圧縮データに応じてｎ個の出力端子へ展開して上記マスクパターンとして出力する展開回路とを具備することを特徴とするフェイルメモリ装置。
【請求項２】
上記レジスタとして上記ｎ個の第１乃至第ｎ入力端子のそれぞれにｎビットの第１乃至第ｎレジスタが設けられ、
第ｉ（ｉ＝１，２，‥‥，ｎ）レジスタの第１乃至第ｎビット出力と、上記第１乃至第ｎ入力端子の入力との論理積をそれぞれ取り、その論理積結果の論理和を取り、その論理和出力を上記フェイルメモリの第ｉ入力ピンへ供給する第ｉ入力ＡＮＤ−ＯＲ回路により上記圧縮回路が構成され、
上記フェイルメモリの第１乃至第ｎ出力ピンの出力と、上記第１乃至第ｎレジスタの第ｊビット出力（ｊ＝１，２，‥‥，ｎ）との各論理積を取り、これら論理積の結果の論理和を取り、その論理和出力を上記第ｊ出力端子へ供給する第ｊ出力ＡＮＤ−ＯＲ回路により上記展開回路が構成されていることを特徴とする請求項１記載のフェイルメモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体メモリを試験する装置に用いられ、試験結果、つまり被試験メモリの出力と期待値データとを論理比較したフェイルデータをデータ圧縮してフェイルメモリに記憶することができ、またフェイルメモリから読みだしたデータを論理比較結果に対してマスクを行うマスクパターンとして使用することができるフェイルメモリ装置に関する。
【０００２】
【従来の技術】
図３に従来のフェイルメモリ装置を用いた半導体メモリ試験装置を示す。タイミング発生器１１よりのタイミング信号、いわゆるクロック信号はパターン発生器１２へ供給され、これよりアドレス、書き込み用データ、制御信号などが波形成形回路１３へ供給され、これにより所定のレベル、所定波形とされ、また所定タイミングとされて被試験メモリ１４へ供給され、その供給されたアドレスにより指定されたセルに対し、供給された制御信号に応じてデータの書き込み、または読み出しが成される。被試験メモリ１４より読みだされたデータはパターン発生器１２よりの期待値データと論理比較回路１５でビットごとに論理比較され、不一致が検出されると誤りがあったとして不良データ、いわゆるフェイルデータとして論理１を出力し、一致すれば良、つまりパスと判定されて論理０を出力する。論理比較回路１５の各ビット出力はマスク回路１６においてフェイルメモリ１７から読みだされたマスクパターンによりビットごとに選択的にマスクされ、マスクされた場合は論理比較回路１５の判定結果に係わらずパスとして出力する。
【０００３】
この従来例においては、被試験メモリ１４は４ビットデータを一度に書き込むことができ、また４ビットデータを一度に読みだすことができる。このようにマルチビット（多ビット）メモリの場合は、論理比較回路１５に各出力ビットと対応して４つの排他的論理和回路が設けられ、またマスク回路１６にはそれぞれ対応して４つのＡＮＤゲートが設けられている。この４つのＡＮＤゲートの出力はそのままフェイルメモリ１７に、パターン発生器１２からの取り込みアドレスによりアドレス指定されて書き込まれる。また、これら４つのビットの比較結果について、そのいずれかにフェイルがあれはフェイルとして、いわゆるビット圧縮して書き込む場合があり、その場合はマスク回路１６の４つのＡＮＤゲートの出力がＯＲ回路１８で論理和が取られ、その出力がマスク回路１６の１つのＡＮＤゲートの出力の替わりにマルチプレクサ１９で選択されてフェイルメモリ１７に入力される。フェイルメモリ１７としてビット幅可変メモリが用いられ、フェイルメモリ１７の端子２０に圧縮を示すデータが入力され、この例では４ビットデータが圧縮され、これによりビット幅が１ビットになり、かつ深さ方向が４倍になる。
【０００４】
半導体メモリの試験においては、１つの被試験メモリ１４に対して色々な試験をするため、同一アドレスについて何回も読み出しが行われ、その１回でもフェイルが検出されるとそのものについては再びフェイルとして書き込みをおこなうことなく、マスク回路１６でマスクをする。つまりフェイルメモリ１７から読みだされたデータによってマスク回路１６のＡＮＤゲートの対応するものが禁止制御される。フェルメモリ１７に試験メモリ１４と同じ容量、つまりアドレス空間とビット幅のいずれか同じであって、被試験メモリ１４でフェイル、すなわち不良と判定されたセルのアドレスと同一のフェイルメモリ１７のアドレス部分に１が書き込まれる。
【０００５】
フェイルメモリ１７に取り込まれたフェイル情報は、フェイル解析、すなわち被試験メモリ１４のどの位置にフェイルがあったかを表示するフェイルビットマップの作成や、リペア処理、つまり被試験メモリ１４内に設けられた救済用冗長ラインを用いてフェイルビットの救済をおこなうためなどに用いられる。このように被試験メモリ１４の各ビット対応にフェイルメモリ１７にフェイルデータを書き込む場合は、被試験メモリ１４の容量が大きくなればこれに応じてフェイルメモリ１７の容量も同じ大きさであって、大きな容量にする必要があった。しかし１アドレスについて複数ビットのデータの書き込みや読み出しを行う、いわゆる多ビットメモリではフェイルビットの救済をおこなう救済用冗長ラインは複数ビットごとに用意されている場合が多い。例えば１６ビットの多ビットメモリでは上位と下位のそれぞれ８ビットごとに、或いは偶数ビットと奇数ビットごとにそれぞれ共通の救済用冗長ラインを設けることがしばしばある。そこでフェイルメモリ１７をリペア処理に使用する場合は、多ビットの被試験メモリ１４より読み出された複数のデータビットに対する各論理比較結果を、先に述べたようにＯＲ回路１８により論理和をとってフェイルメモリ１７に取り組む。つまりフェイルデータを圧縮して取り込むことが行われている。このようにするとフェイルメモリ１７の容量を被試験メモリ１４のそれと同じだけ持つ必要がなく、これよりも少ない容量ですむ。
【０００６】
先に述べたように半導体メモリの試験はパラメータを変更して種々の試験を行うのが一般であり、１回フェイルが格納された部分については再びフェイルが格納されないようにマスクデータでマスクする。このためフェイルデータを格納するための部分とマスクデータを発生する部分との２つの領域（ブロック）がフェイルメモリに用いられていた。この場合におけるフェイルデータの格納とマスクデータの発生との処理の流れを図４に示す。すなわち、まず最初の試験結果がパス、つまり不良がない場合は次の試験に進み、フェイル、すなわち不良がある場合にはフェイルメモリのブロック１にフェイルデータを取り込む（Ｓ１）。そのブロック１に取り込んだデータについてリペア解析をおこなって、発生したフェイルが救済できるか否かの判定を行う（Ｓ２）。その判定が救済できる結果であればブロック１に取り込んだフェイルデータをパターン発生用のブロック２にコピーし、その後ブロック１をクリアする（Ｓ３）。判定結果が救済できない場合はそこで処理を終了する。２回目以後の試験のときはそれ以前の試験におけるフェイルが発生したセルについての論理比較結果を常にパス（良）として出力するためのマスクパターンをブロック２から発生しながら論理比較結果をブロック１に取り込む（Ｓ４）。この試験結果がパスのときは次の試験に進み、フェイルのときはブロック１とブロック２の記憶データの対応するビットの論理和を取ったデータをブロック１に書いて（Ｓ５）、そのデータに対してリペア解析を行い（Ｓ６）、それまでの試験で発生したフェイルが救済できるか否かの判定をする。救済できるときはブロック１に取り込んだフェイルデータをマスクパターン用のブロック２にコピーし、その後ブロック１のフェイルデータをクリアする（Ｓ７）。判定が救済できない場合は処理を終了する。以上の処理を試験項目回数だけ繰り返す。
【０００７】
【発明が解決しようとする課題】
以上述べた従来のフェイルメモリ装置においては、被試験メモリの各セル（ビット）対応にフェイルメモリにフェイルデータを書き込む場合にはマスクパターンを発生することができるが、先に述べたように複数の論理比較結果の論理和を取ってデータ圧縮してフェイルメモリに書き込む場合については、対応するマスクパターンを発生することができなかった。
【０００８】
【課題を解決するための手段】
この発明によれば圧縮データがレジスタに入力され、そのデータに応じてｎ個の入力端子よりのフェイルデータ中の任意の複数を圧縮してフェイルメモリへ供給する圧縮回路と、フェイルメモリから読みだされたｎビットのデータを上記レジスタの圧縮データに応じてｎ個の出力端子へ展開する展開回路とが設けられる。
【０００９】
圧縮データが格納されるレジスタは、ｎ個の各端子に対応してｎビットのレジスタがｎ個設けられ、圧縮回路においては第ｉレジスタ（ｉ＝１，２，‥‥，ｎ）の第１乃至第ｎビット出力と第１乃至第ｎ入力端子よりの入力との論理積をそれぞれ取り、その各論理積の結果の論理和を取ってフェイルメモリの第ｉ入力ピンへ供給する第ｉ入力ＡＮＤ−ＯＲ回路で構成される。また上記展開回路はフェイルメモリの第１乃至第ｎ出力ピンの出力と、第１乃至第ｎレジスタの第ｊビット出力（ｊ＝１，２，‥‥，ｎ）との各論理積がそれぞれ取られ、これら論理積の結果の論理和を第ｊ出力端子へ供給する第ｊ出力ＡＮＤ−ＯＲ回路で構成される。
【００１０】
【実施例】
図１にこの発明の実施例を示す。この実施例は４ビットメモリ、つまり４ビットのデータを書き込み、また読みだすことができる被試験メモリに対する論理比較結果であるフェイルデータを格納したり、マスクパターンを発生するフェイルメモリ装置に適用した場合である。従って入力端子としては４つの入力端子２１１  乃至２１４  が設けられ、これら入力端子とフェイルメモリ１７の４つの入力ピン２２１  乃至２２４  との間に圧縮回路３０が設けられ、またフェイルメモリ１７の出力ピン２３１  乃至２３４  と出力端子ピン２４１  乃至２４４  との間に展開回路２５が設けられる。さらに各４つの端子２１１  乃至２１４  と対応してレジスタ２６１  乃至２６４  が設けられ、これらレジスタ２６１  乃至２６４  は４ビットレジスタであって４ビットの圧縮データがそれぞれ格納される。この圧縮データに応じて入力端子２１１  乃至２１４  よりの任意の複数のデータを圧縮することができる。このデータ圧縮には圧縮０、つまりデータ圧縮しないことを示す圧縮データも含まれている。
【００１１】
圧縮回路３０は各入力端子２１１  乃至２１４  と対応して４つのＡＮＤ−ＯＲ回路２７１  乃至２７４  が設けられて構成される。これらＡＮＤ−ＯＲ回路２７１  乃至２７４  は、例えば２７１  について述べるように、各入力端子２１１  乃至２１４  よりのデータと対応するレジスタ２６１  の第１乃至第４ビット出力との論理積がそれぞれＡＮＤ回路２８１１乃至２８１４で取られ、これら論理積の出力がＯＲ回路２９１  に供給され、ＯＲ回路２８１  の出力がＡＮＤ−ＯＲ回路２７１  の出力とされる。同様にＡＮＤ−ＯＲ回路２７２  はフェイルデータとレジスタ２６２  の圧縮データと論理積をとるＡＮＤ回路２８２２乃至２８２４とＯＲ回路２９２  が設けられ、ＡＮＤ−ＯＲ回路２７３  にはＡＮＤ回路２８３１乃至２８３４とＯＲ回路２９３  が設けられ、ＡＮＤ−ＯＲ回路２７４  にはＡＮＤ回路２８４１乃至２８４４とＯＲ回路２９４  が設けられる。ＡＮＤ−ＯＲ回路２７１  乃至２７４  の出力がフェイルメモリ１７の入力ピン２２１  乃至２２４  へそれぞれ供給される。
【００１２】
展開回路２５においてはＡＮＤ−ＯＲ回路３１１  乃至３１４  が設けられる。ＡＮＤ−ＯＲ回路３１１  においてはＡＮＤ回路３２１１乃至３２１４に出力ピン２３１  乃至２３４  の出力がそれぞれ供給されるとともにレジスタ２６１  乃至２６４  の各第１ビット出力がそれぞれ供給され、ＡＮＤ回路３２１１乃至３２１４の出力はＯＲ回路３３１  に供給される。ＡＮＤ−ＯＲ回路３１２  においては同様にＡＮＤ回路３２２１乃至３２２４が設けられ、これらに出力ピン２３１  乃至２３４  の出力がそれぞれ供給されるとともにレジスタ２６１  乃至２６４  の第２ビット出力がそれぞれ供給され、ＡＮＤ回路３２２１乃至３２２４の出力がＯＲ回路３３２  に供給される。同様にしてＡＮＤ−ＯＲ回路３１３  においてはＡＮＤ回路３２３１乃至３２３４で出力ピン２３１  乃至２３４  の出力とレジスタ２６１  乃至２６４  の第３ビット出力との論理積がそれぞれ取られ、その出力がＯＲ回路３３３  に供給される。ＡＮＤ−ＯＲ回路３１４  においてはＡＮＤ回路３２４１乃至３２４４で出力ピン２３１  乃至２３４  の出力とレジスタ２６１  乃至２６４  の第４ビット出力との論理積がそれぞれ取られ、その出力がＯＲ回路３３４  に供給される。ＯＲ回路３３１  乃至３３４  の出力が出力端子２４１  乃至２４４  に供給される。
【００１３】
このように構成されているためレジスタ２６１  乃至２６４  に設定する圧縮データに応じて入力端子２１１  乃至２１４  のフェイルデータの任意の複数を圧縮してフェイルメモリ１７へ供給することができる。例えば入力端子２１１  乃至２１４  のフェイルデータの４ビットを１ビットに圧縮してフェイルメモリ１７に取り込む場合においては、レジスタ２６１  の圧縮データとしてその４ビットの全てに１を格納し、その他のレジスタ２６２  乃至２６４  の圧縮データとしてその各４ビットの全てに０を格納する。従ってＡＮＤ−ＯＲ回路２７２  乃至２７４  の出力は常に全て０が出力され、入力端子２１１  乃至２１４  よりのフェイルデータの各ビットはＡＮＤ回路２８１１乃至２８１４をそのまま通過してＯＲ回路２９１  で論理和が取られ、つまり１ビットデータに圧縮されて、フェイルメモリ１７の入力ピン２２１  に供給される。フェイルメモリ１７は従来においてフェイルデータを圧縮して格納する場合に用いるビット可変のフェイルメモリが用いられ、フェイルメモリ１７はその被試験メモリ１４のデータビット数を示すデータが端子２０に入力され、この例ではビット幅４を示すデータが入力され、フェイルメモリ１７はその各アドレスについての深さが４倍とされる。つまりこのフェイルメモリ１７においてはビット幅、すなわち入力ピン２２１  乃至２２４  は４つであり、この端子２０に与えられるビット幅が４であれば各アドレスについてのメモリの深さは１ビットであるが、２ビット幅を示すデータが端子２０に入力されると各アドレスについてのメモリの深さは２となり、１ビット幅を示すデータが入力されると各アドレスについての深さが４ビットとなる。この例では端子２０に１ビット幅を示すデータが入力され、入力端子２１１  乃至２１４  のフェイルデータの４ビットは１ビットに圧縮されてフェイルメモリ１７に記憶される。
【００１４】
このフェイルメモリ１７から読みだされたデータは展開回路２５によって、圧縮回路３０の圧縮と対応して逆に出力端子２４１  乃至２４４  に展開される。すなわちこの場合においては、フェイルメモリ１７からの読み出されたデータは出力ピン２３１  より出力されるデータのみが有効であって、その他の出力ピン２３２  乃至２３４  のデータは不定となっている。レジスタ２６１  の第１乃至第４ビット出力が全て１であって、これと出力ピン２３１  よりのデータは論理積がＡＮＤ回路３２１１、３２２１、３２３１、３２４１でそれぞれ取られ、その結果がＯＲ回路３３１  乃至３３４  を通じて出力端子２４１  乃至２４４  へ出力される。つまり出力ピン２３１  から読みだされた１ビットデータが出力端子２４１  乃至２４４  に分配出力される。展開回路２５におけるその他のＡＮＤ回路はこれに供給されるレジスタ２６２  乃至２６４  よりのデータが０であるためその出力に影響されることはない。従って出力ピン２３１  から読みだされたデータが出力端子２４１  乃至２４４  に展開されてそれぞれマスクデータとしてマスク回路に供給されることになる。
【００１５】
すなわち例えば、図２に示すように被試験メモリ１４は４つの領域３７１  乃至３７４  があり、これら各領域の同一アドレスのセルが同時に読みだされ、それら４つの読みだされたデータの論理比較結果がそれぞれ入力端子２１１  乃至２１４  へ供給され、これがビット圧縮されてフェイルメモリ１７の対応アドレスに１ビットとして格納される。図において黒丸印がフェイルがあったビット（セル）を示す。従って例えばビット（セル）３８１  と３８２  はそれぞれ領域３７１  と３７２  の同一アドレスであって共にフェイルとなっているが、これはビット圧縮されて１ビットとされてフェイルメモリ１７の対応セル３９に記憶される。このようにして格納されたフェイルメモリ１７が読みだされると、その読みだされた各１ビットデータが４分配されるため、フェイルメモリ１７から読み出された１ビットのフェイルデータと対応するマスクデータは、各領域３７１  乃至３７４  の前記フェイルデータが読み出されたアドレスと、同一アドレスについての論理比較結果に対するマスクデータ４１１  乃至４２２  が同時に発生する。従って図２中のフェイルメモリ１７の記憶内容の場合における各アドレスと対応する領域３７１  乃至３７４  の各アドレスに対するマスクデータは図中の４１１  乃至４１４  のように、同一のものとなる。
【００１６】
フェイルデータを圧縮しない場合はレジスタ２６１  には第１ビットを１、その他を０とし、レジスタ２６２  は第２ビットを１、その他を０とし、レジスタ２６３  は第３ビットを１、その他を０とし、レジスタ２６４  は第４ビットを１、その他を０とする圧縮データをそれぞれ格納すれば良いことは直ちに理解されよう。また図１に示すように構成してあれば入力端子２１１  乃至２１４  の任意の複数に付いてのデータを圧縮して任意の１乃至複数の入力ピンに供給し、読みだされた出力ピンのデータを圧縮時とは逆に展開することができることが用意に理解されよう。また上述においては４ビットメモリについてこの発明の実施例を示したが、一般的にｎビットメモリについて同様に構成することができる。
【００１７】
【発明の効果】
以上述べたように、この発明によればレジスタに圧縮データを格納し、その圧縮データによって入力端子よりのフェイルデータを所望のようにビット圧縮したり、しなかったりしてフェイルメモリに格納し、各フェイルメモリから読みだされたデータは圧縮時とは逆に展開回路によって展開される。従って救済用冗長ラインが複数のビットごとに用意されているメモリにおいて救済ラインのグループごとにフェイルデータを圧縮して、これに対応してマスクデータを展開させることができる。つまり救済ラインが同じグループのフェイルデータに対して同じマスクデータが発生されることになる。
【図面の簡単な説明】
【図１】この発明の実施例を示す論理回路図。
【図２】図１における４ビット圧縮時の被試験メモリのフェイル状態とフェイルメモリ１７の格納状態と、そのフェイルメモリから読みだされるマスクパターンのアドレス対応との例を示す図。
【図３】従来の半導体メモリ試験装置を示すブロック図。
【図４】従来におけるフェイルデータの格納とマスクデータの発生処理の手順を示す流れ図。
【図１】
0003552175.tif 000002
【図２】
0003552175.tif 000003
【図３】
0003552175.tif 000004
【図４】
0003552175.tif 000005