(57)【特許請求の範囲】
【請求項１】
複数チャネルの音声信号の符号化処理をなす音声符号化装置であって、前記音声信号の符号化処理のうち積和演算処理を除く符号化処理をなす符号化処理手段と、前記積和演算処理をなす積和演算処理手段とを含み、前記積和演算処理手段があるチャネルの積和演算処理の実行中に、前記符号化処理手段は他のチャネルの符号化処理をなすようにしたことを特徴とする音声符号化装置。
【請求項２】
前記符号化処理手段があるチャネルの符号化処理の実行中に、前記積和演算処理手段は他のチャネルの積和演算処理をなすようにしたことを特徴とする請求項１記載の音声符号化装置。
【請求項３】
前記符号化処理手段は、あるチャネルの符号化処理中に前記積和演算処理が必要になった場合に前記積和演算処理手段に対して前記積和演算処理に必要な情報を指示すると共に積和演算の実行指示をなす手段と、しかる後に他のチャンネルの符号化処理へ移行する手段とを有し、
前記積和演算処理手段は前記実行指示に応答して前記情報を用いて前記あるチャネルの積和演算処理をなす手段を有することを特徴とする請求項１または２記載の音声符号化装置。
【請求項４】
前記積和演算処理手段は前記積和演算処理の終了に応答してその旨を示す割り込み信号を前記符号化処理手段へ出力する手段を有し、
前記符号化処理手段はこの割り込み信号に応答して前記積和演算処理の結果を用いて前記あるチャネルの符号化処理を再開する手段を有することを特徴とする請求項３記載の音声符号化装置。
【請求項５】
前記符号化処理手段及び前記積和演算処理手段によりアクセス自在でこれ等の処理結果を格納可能なメモリを、更に含むことを特徴とする請求項１〜４いずれか記載の音声符号化装置。
【請求項６】
前記メモリは前記符号化処理手段及び前記積和演算処理手段により並行してアクセス自在なデュアルポートメモリであることを特徴とする請求項５記載の音声符号化装置。
【請求項７】
音声信号の符号化処理のうち積和演算処理を除く符号化処理をなす符号化処理手段と、前記積和演算処理をなす積和演算処理手段とを含み、複数チャネルの音声信号の符号化化処理をなす音声符号化装置における符号化方法であって、
前記積和演算処理手段があるチャネルの積和演算処理の実行中に、前記符号化処理手段が他のチャネルの符号化処理をなすようにしたことを特徴とする音声符号化方法。
【請求項８】
前記符号化処理手段があるチャネルの符号化処理の実行中に、前記積和演算処理手段が他のチャネルの積和演算処理をなすようにしたことを特徴とする請求項７記載の音声符号化方法。
【請求項９】
前記符号化処理手段において、あるチャネルの符号化処理中に前記積和演算処理が必要になった場合に前記積和演算処理手段に対して前記積和演算処理に必要な情報を指示すると共に積和演算の実行指示をなすステップと、しかる後に他のチャンネルの符号化処理へ移行するステップとを有し、
前記積和演算処理手段において、前記実行指示に応答して前記情報を用いて前記あるチャネルの積和演算処理をなすステップを有することを特徴とする請求項７または８記載の音声符号化方法。
【請求項１０】
前記積和演算処理手段において、前記積和演算処理の終了に応答してその旨を示す割り込み信号を前記符号化処理手段へ出力するステップを有し、
前記符号化処理手段において、この割り込み信号に応答して前記積和演算処理の結果を用いて前記あるチャネルの符号化処理を再開するステップを有することを特徴とする請求項９記載の音声符号化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は音声符号化装置及びその方法に関し、特に複数チャネルの音声の符号化処理をなす場合の音声符号化方式に関するものである。
【０００２】
【従来の技術】
複数チャネルの音声信号を符号化するための音声符号化装置の概略ブロック図を図６に示している。図６においては２チャネルの音声信号の符号化をなすためのシステムＬＳＩ１０１が示されており、各チャネルに対応してＣＰＵコア１０２及び１０３が設けられている。これ等ＣＰＵコア１０２及び１０３に対して共通にメモリ１０４及びメモリ制御回路１０５が設けられ、バス１０７によりこれ等ＣＰＵコアやメモリ制御回路が接続されることにより、ＣＰＵコア１０２及び１０３はメモリ制御回路１０５を介してメモリ１０４へのアクセスが自在となっている。
【０００３】
ＣＰＵコア１０１はチャネル＃０の音声符号化処理を行い、またＣＰＵコア１０２はチャネル＃１の音声符号化処理を行うものである。ここで、音声符号化処理は、そのインパルス応答や相関関数等の演算処理を必要とし、これ等演算処理には、連続した積和演算が必要であることも周知の事実である（例えば、特開２０００−２５０８９５号公報や特開平１１−１５６６０号公報参照）。これ等積和演算を含む音声符号化処理が、各チャネル毎にＣＰＵコア１０２及び１０３を用いて並列に実行されるようになっている。
【０００４】
【発明が解決しようとする課題】
従来の音声符号化装置においては、図６に示した如く、複数チャネルの音声信号の符号化処理を、システムＬＳＩ１０１におけるＣＰＵコア１０２及び１０３により別々に並行して実行するようになっている。この場合、ＣＰＵコアは、その回路規模は著しく大きいものであるために、チャネル毎にこの大規模なＣＰＵコアをシステムＬＳＩ１０１内に組込んで設けることは、システムＬＳＩそのものが大規模なものとなり、ハードウェア的にもコスト的にも極めて不利となるという問題がある。
【０００５】
本発明の目的は、回路規模の縮少を図ってハードウェア的にもコスト的にも有利な音声符号化装置及びその方法を提供することである。
【０００６】
【課題を解決しようとする手段】
本発明によれば、複数チャネルの音声信号の符号化処理をなす音声符号化装置であって、前記音声信号の符号化処理のうち積和演算処理を除く符号化処理をなす符号化処理手段と、前記積和演算処理をなす積和演算処理手段とを含み、前記積和演算処理手段があるチャネルの積和演算処理の実行中に、前記符号化処理手段は他のチャネルの符号化処理をなすようにしたことを特徴とする音声符号化装置が得られる。
【０００７】
そして、前記符号化処理手段があるチャネルの符号化処理の実行中に、前記積和演算処理手段は他のチャネルの積和演算処理をなすようにしたことを特徴とし、また前記符号化処理手段は、あるチャネルの符号化処理中に前記積和演算処理が必要になった場合に前記積和演算処理手段に対して前記積和演算処理に必要な情報を指示すると共に積和演算の実行指示をなす手段と、しかる後に他のチャンネルの符号化処理へ移行する手段とを有し、前記積和演算処理手段は前記実行指示に応答して前記情報を用いて前記あるチャネルの積和演算処理をなす手段を有することを特徴とする。
【０００８】
更に、前記積和演算処理手段は前記積和演算処理の終了に応答してその旨を示す割り込み信号を前記符号化処理手段へ出力する手段を有し、前記符号化処理手段はこの割り込み信号に応答して前記積和演算処理の結果を用いて前記あるチャネルの符号化処理を再開する手段を有することを特徴とする。また、前記符号化処理手段及び前記積和演算処理手段によりアクセス自在でこれ等の処理結果を格納可能なメモリを、更に含むことを特徴とする。そして、前記メモリは前記符号化処理手段及び前記積和演算処理手段により並列してアクセス自在なデュアルポートメモリであることを特徴とする。
【０００９】
本発明によれば、音声信号の符号化処理のうち積和演算処理を除く符号化処理をなす符号化処理手段と、前記積和演算処理をなす積和演算処理手段とを含み、複数チャネルの音声信号の符号化処理をなす音声符号化装置における符号化方法であって、前記積和演算処理手段があるチャネルの積和演算処理の実行中に、前記符号化処理手段が他のチャネルの符号化処理をなすようにしたことを特徴とする音声符号化方法が得られる。
【００１０】
そして、前記符号化処理手段があるチャネルの符号化処理の実行中に、前記積和演算処理手段が他のチャネルの積和演算処理をなすようにしたことを特徴とし、また前記符号化処理手段において、あるチャネルの符号化処理中に前記積和演算処理が必要になった場合に前記積和演算処理手段に対して前記積和演算処理に必要な情報を指示すると共に積和演算の実行指示をなすステップと、しかる後に他のチャンネルの符号化処理へ移行するステップとを有し、前記積和演算処理手段において、前記実行指示に応答して前記情報を用いて前記あるチャネルの積和演算処理をなすステップを有することを特徴とする。
【００１１】
また、前記積和演算処理手段において、前記積和演算処理の終了に応答してその旨を示す割り込み信号を前記符号化処理手段へ出力するステップを有し、前記符号化処理手段において、この割り込み信号に応答して前記積和演算処理の結果を用いて前記あるチャネルの符号化処理を再開するステップを有することを特徴とする。
【００１２】
本発明の作用を述べる。音声符号化処理における積和演算処理とそれ以外の符号化処理とを分割し、積和演算を除く符号化処理をなす符号化処理部（ＣＰＵ）と、積和演算処理専用の積和演算処理部とを設ける。そして、ＣＰＵがあるチャネルの符号化処理を実行している場合に、積和演算処理部にて他のチャネルの積和演算処理を実行する様に、動作制御を行うのである。こうすることにより、大規模なＣＰＵコアをチャネル毎に設ける必要がなくなって、全体の回路規模の縮少が可能となる。
【００１３】
【発明の実施の形態】
以下に、図面を用いて本発明の実施例について説明する。図１を参照すると、本発明の実施例の構成が示されており、システムＬＳＩ１には、ＣＰＵコア２と、積和演算回路３と、メモリ４と、メモリ制御回路５とが設けられている。ＣＰＵコア２は積和演算回路３とメモリ制御回路５に対してバス７を介してアクセスし、また、積和演算回路３はバス７を介してメモリ制御回路５に対してアクセスする。従って、メモリ４はＣＰＵコア２及び積和演算回路３によりアクセス自在となっている。また、積和演算回路３は所定の処理が終了したことを割り込み６を用いてＣＰＵ２へ通知し、ＣＰＵコア２はその演算結果をバス７を介して引き取るものである。
【００１４】
図１の構成において、ＣＰＵコア２は音声信号の符号化処理のうち積和演算処理以外の符号化処理を行い、積和演算回路３はこの積和演算処理を行う機能を有するものとする。
【００１５】
従って、ＣＰＵコア２があるチャネルの音声符号化を開始して積和演算が必要になると、ＣＰＵコア２から積和演算回路３へ、積和演算の対象となる２つの変数の先頭アドレスと演算回数の合計３つの変数が、バス７を介して通知される。積和演算回路３はメモリ４よりバス７を介して変数値を読み込み、積和演算を実行していく。これにより、ＣＰＵコア２は積和演算回路３が連続積和演算処理を実行している間、他のチャネルの音声符号化処理を行うことができることになる。積和演算回路３は所定の処理が完了すると、その旨を割り込み６を使ってＣＰＵコア２へ通知する。ＣＰＵコア２は積和演算回路３よりその演算結果を引き取って当該あるチャネルの符号化処理を再開するのである。
【００１６】
図２は図１の実施例における積和演算回路３の具体的構成例を示すブロック図であり、図３は図２中のステートマシン２４の動作を示すフロー図である。図２において、積和演算回路３は、ステートマシン２４、レジスタ２０、バス制御部２１、ＦＩＦＯ２２、ＦＩＦＯ２３、積和演算器２５より構成される。レジスタ２０は、ＣＰＵコア２より通知された積和演算の対象となる２変数が格納されているメモリの先頭アドレスと演算回数を格納する。また、レジスタ２０はＣＰＵコア２より通知された実行指示も格納しており、実行指示は処理開始信号３０を介してステートマシン２４に通知される（図３のステップＳ１）。
【００１７】
ステートマシン２４はメモリリード指示をメモリリード指示信号３１を利用してバス制御部に通知する（図３のステップＳ２）。バス制御部２１はレジスタデータ信号３２を利用して、レジスタ２０より２つの変数の先頭アドレスと演算回数とを読み込む。バス制御部２１は２変数のデータをそれぞれデータ信号３３、データ信号３４を利用してＦＩＦＯ２２、ＦＩＦＯ２３に格納して、メモリリードが完了したことをメモリリード完了信号３５を利用してステートマシン２４に通知する（図３のステップＳ３）。
【００１８】
ステートマシン２４は演算実行指示を演算実行指示信号３６を利用して積和演算器２５に通知する（図３のステップＳ４）。積和演算器２５は演算結果を演算結果データ信号３７を利用してレジスタ２０に通知し、演算が完了したことを演算完了信号３８を利用してステートマシン２４に通知する（図３のステップＳ５）。ステートマシン２４はレジスタ２０に割り込み出力指示を割り込み出力指示信号３９を利用して通知する（図３のステップＳ６）。
【００１９】
次に、図１に示した回路の動作について、図４のシーケンス図を参照して説明する。ＣＰＵコア２において、チャネル０（図４ではＣＨ０として示す）の音声符号化処理を開始する。ＣＰＵコア２では、連続する積和演算処理が必要となったところで、積和演算回路３に対して２変数のアドレスと演算回数とを積和演算回路３のレジスタに設定し実行指示を出す。
【００２０】
ＣＰＵコア２では、チャネルの符号化処理において積和演算回路３の処理結果待ちの状態となったところで、処理時間をチャネル１（図４ではＣＨ１として示す）に割り当てる。積和演算回路３では、実行指示を受けてメモリ制御部５へアクセスし変数のデータを読み積和演算を実行する。積和演算回路３は積和演算処理が完了したことをＣＰＵコア２に割り込み６を使用して通知する。
【００２１】
一方、ＣＰＵコア２では、チャネル１の符号化処理において連続する積和演算処理が必要となったところで、積和演算回路３に対して、同様に、２変数のアドレスと演算回数を積和演算回路３のレジスタに設定し実行指示を出す。ＣＰＵコア２では、チャネル１の音声符号化処理において、積和演算回路３の処理結果待ちの状態となったところで、処理時間をチャネル０に割り当てる。ＣＰＵコア２は、割り込み６がアクティブになっているため、積和演算回路３にアクセスしチャネル０の処理結果を引き取りチャネル０の符号化処理を再開することになる。
【００２２】
図５は本発明の他の実施例の構成を示すブロック図であり、図１と同等部分は同一符号にて示している。本例においては、メモリ４としてデュアルポートメモリを用い、メモリ制御回路５の他にメモリ制御回路８を追加して、このメモリ制御回路８と積和演算回路３との間をメモリバス９にて接続する構成となっている。
【００２３】
ＣＰＵコア２と積和演算回路３とがメモリに対して頻繁にアクセスを行う場合、アクセス競合により、ＣＰＵコア２の処理時間をメモリアクセス待ち時間にとられてしまうという問題が生ずる。そこで、本実施例では、図５に示す如く、デュアルポートメモリ４を用いて、積和演算回路３がメモリバス９及びメモリ制御回路８を介してアクセスできるようにし、ＣＰＵコア２と積和演算回路３とのメモリアクセス競合を防止するようにしている。
【００２４】
なお、ＣＰＵコア２と積和演算回路３とは、別チャネルの音声符号化処理を行うものであるから、同一メモリアドレスへの同時アクセスは極めて少ない。こうすることで、ＣＰＵコア２と積和演算回路３とのメモリアクセス競合に起因する処理性能の低下が防止できるものである。
【００２５】
【発明の効果】
以上述べた如く、本発明によれば、音声符号化処理を積和演算処理とそれ以外の符号化処理とに分けて、ＣＰＵコアはこのそれ以外の符号化処理を行い、積和演算処理はそれ専用の積和演算回路により行うようにしたので、積和演算回路があるチャネルの積和演算を行っている場合には、ＣＰＵコアは他のチャネルの符号化処理を並行して行うことができ、よって複数チャネルの音声符号化処理が、効率良く実行可能となるという効果がある。
【００２６】
特に、複数チャネルの音声符号化処理のために、チャネル毎にＣＰＵコアを設ける従来方式に比較して、積和演算回路を分離してそれ専用の回路を設けて、ＣＰＵコアの負荷を軽減することで、ＣＰＵコアの回路規模の増大がなくなり、ハードウェア的にも、コスト的にも有利となる。積和演算回路は比較的小規模な回路構成で良いので、積和演算回路を分離するメリットの方が大となる。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックにおける積和演算回路の具体例を示すブロック図である。
【図３】図２のステートマシンの動作を示すフローチャートである。
【図４】本発明の一実施例の動作を示すシーケンス図である。
【図５】本発明の他の実施例のブロック図である。
【図６】従来技術の一例を示すブロック図である。
【符号の説明】
１      システムＬＳＩ
２      ＣＰＵコア
３      積和演算回路
４      メモリ
５，８  メモリ制御回路
６      割り込み
７      バス
９      メモリバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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