(57)【特許請求の範囲】
【請求項１】
ＡＭＩ（Alternate Mark Inversion）符号化信号を受信し、該ＡＭＩ符号化信号の正極性パルスを検出して、第１の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする第１の検出回路
と、ＡＭＩ符号化信号を受信し、該ＡＭＩ符号化信号の負極性パルスを検出して、第２の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする第２の検出回路と、前記第１の検出回路が出力した第１の検出信号と前記第２の検出回路が出力した第２の検出信号とに基づいて、検出回路を所定期間パワーダウンさせるための制御信号を生成し、生成した制御信号を前記第１の検出回路が第１の検出信号を出力しているタイミングでは前記第２の
検出回路に、前記第２の検出回路が第２の検出信号を出力しているタイミングでは、前記第１の検出回路に供給する制御信号生成回路と、から構成されることを特徴とする受信回路。
【請求項２】
前記制御信号生成回路は、前記第１と第２の検出回路のうち、制御信号が供給されている方の検出回路の出力端の電圧を所定レベルに固定する手段を備えることを特徴とする請求項１に記載の受信回路。
【請求項３】
前記制御信号生成回路は、前記第１の検出回路が出力した第１の検出信号と前記第２の検出回路が出力した第２の検出信号とを受信し、前記制御信号を生成する制御信号生成手段と、前記制御信号生成手段が生成した制御信号を、前記第１の検出回路と前記第２の検出回路との何れか一方に選択して供給する選択手段と、を備えることを特徴とする請求項１又は２に記載の受信回路。
【請求項４】
前記制御信号生成回路は、前記第１の検出回路が出力した第１の検出信号及び前記第２の検出回路が出力した第２の検出信号のレベル変化を検出し、所定の微分パルス信号を生成する微分パルス生成手段と、前記微分パルス生成手段が生成した微分パルス信号のパルス幅を引き延ばし、所定のパルス幅の前記制御信号を生成するパルス幅伸張手段と、前記パルス幅伸張手段が生成した制御信号を、前記第１の検出回路が第１の検出信号を出力中に、前記第２の検出回路へ供給し、前記第２の検出回路が第２の検出信号を出力中に、前記第１の検出回路へ供給する制御信号供給手段と、を備えることを特徴とする請求項１又は２に記載の受信回路。
【請求項５】
前記パルス幅伸張手段は、前記第１の検出回路が出力する第１の検出信号及び前記第２の検出回路が出力する第２の検出信号のパルス幅よりも短いパルス幅の前記制御信号を生成する、ことを特徴とする請求項４に記載の受信回路。
【請求項６】
受信しているＡＭＩ符号化信号の正極性パルスを検出し、所定の検出信号を出力する第１の検出回路部を駆動させる第１の駆動ステップと、受信しているＡＭＩ符号化信号の負極性パルスを検出し、所定の検出信号を出力する第２の検出回路部を駆動させる第２の駆動ステップと、前記第１の駆動ステップにて駆動された第１の検出回路部が出力する検出信号と前記第２の駆動ステップにて駆動された第２の検出回路部が出力する検出信号とに基づいて、第１の検出回路部及び第２の検出回路部のいずれかの駆動を停止させる制御信号を生成する生成ステップと、前記生成ステップにて生成された制御信号を、前記第１の駆動ステップにて駆動された第１の検出回路部が検出信号を出力しているタイミングでは前記第２の検出回路に、前記第２の駆動ステップにて駆動された第２の検出回路部が検出信号を出力しているタイミングでは前記第１の検出回路に供給する制御ステップと、を備えることを特徴とする受信回路の消費電力低減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＡＭＩ信号を受信する受信回路に関し、特に、消費電力を低減することのできるＡＭＩ信号受信回路に関する。
【０００２】
【従来の技術】
近年、ＩＳＤＮ（Integrated Services Digital Network）端末等を使用して、画像、音声等のデータ量の多いデータを短時間で送受信できるようになっている。かかるＩＳＤＮ端末等には、ＡＭＩ（Alternate Mark Inversion）符号化されたデジタル信号を受信するためのＡＭＩ信号受信回路を備えている。最近では、端末全体の消費電力を抑えるため、ＡＭＩ信号受信回路においても消費電力を低減する工夫がなされている。このようなＡＭＩ信号受信回路の消費電力を低減する技術が、特開平６−８５９５８号公報及び特開平６−１３２９８７号公報にて開示されている。
【０００３】
まず、特開平６−８５９５８号公報に記載のＳインターフェースのレシーバ回路を、図７に示す。図示するように、このレシーバ回路は、パルストランス２１０と、基準電圧入力端子２１１と、分圧抵抗２１２と、正側コンパレータ２１３と、負側コンパレータ２１４と、ウェイクアップ回路２１５と、から構成される。
【０００４】
パルストランス２１０は、網終端装置から供給されるＡＭＩ符号化された３値レベル（＋、−、０）の信号（以下、ＡＭＩ信号）を受信し、正パルス及び負パルスを交互に出力する。
分圧抵抗２１２は、基準電圧入力端子２１１から供給された基準電圧を分圧して、パルストランス２１０の片端の電圧レベルＶｂと、正側コンパレータ２１３に供給する正成分の基準信号レベル＋Ｖｔｈと、負側コンパレータ２１４に供給する負成分の基準信号レベル−Ｖｔｈと、を設定する。
【０００５】
正側コンパレータ２１３は、パルストランス２１０から正パルスを受信したときに、出力レベルを「０」から「１」に変化させる。
負側コンパレータ２１４は、パワーダウン機能を備え、パルストランス２１０から負パルスを受信したときに、出力レベルを「０」から「１」に変化させる。ウェイクアップ回路２１５は、負側コンパレータ２１４がパワーダウン時に、正側コンパレータ２１３が信号を受信すると、負側コンパレータ２１４のパワーダウンを解除する。
【０００６】
このレシーバ回路は、２つのコンパレータのうち、一方のコンパレータにパワーダウン機能を持たせ、パワーダウンさせることにより、消費電力を低減することができる。
【０００７】
また、特開平６−１３２９８７号公報に記載の通信制御用半導体装置を、図８に示す。図示するように、この通信制御用半導体装置は、受信用信号線２２１，２２２と、第１のレシーバ２２３と、第２のレシーバ２２４と、内部回路２２５と、発振器２２６と、レシーバ制御装置２２７と、から構成されている。
【０００８】
第１のレシーバ２２３は、応答速度が速く且つ高精度であり、受信用信号線２２１と２２２を介して送信されてきたＡＭＩ伝送波形信号からなる回線データを受信し、受信データを出力する。
第２のレシーバ２２４は、応答速度が遅く且つ精度が低く、受信用信号線２２１と２２２を介して送信されてきたＡＭＩ伝送波形信号からなる回線データを受信し、受信データを出力する。
発振器２２６は、第１のレシーバ２２３から出力された受信データを処理する内部回路２２５を動作させるためのクロック信号ＣＫを生成する。
【０００９】
レシーバ制御装置２２７は、第１のレシーバ２２３が受信データを出力しているか否かに基づいて、受信状態であるか着信待機状態であるかを判別する。この判別で、受信状態であると判別すると、第１のレシーバ２２３と内部回路２２５を動作可能にさせると共に発振器２２６がクロック信号ＣＫを生成し、第２のレシーバ２２４を動作停止状態にさせる。一方、着信待機中であると判別すると、第２のレシーバ２２４を動作可能にさせ、第１のレシーバ２２３と内部回路２２５を動作停止状態にさせると共に発振器２２６がクロック信号ＣＫの生成を停止する。
【００１０】
この装置において、第１のレシーバ２２３は、応答速度が速く高精度である分だけ消費電力も大きい、一方、第２のレシーバ２２４は、応答速度が遅く精度が低い分だけ消費電力も小さい。従って、着信待機中に装置全体の消費電力は、通常の受信状態の消費電力より第１のレシーバ２２３と内部回路２２５の消費電力分だけ低減することができる。
【００１１】
【発明が解決しようとする課題】
上述のように、特開平６−８５９５８号公報に記載のレシーバ回路は、着信待機時に、一方のコンパレータをパワーダウンさせて消費電力を低減し、着信時（通信時）に、コンパレータのパワーダウンを解除する。このため、着信待機中の消費電力を低減することはできるが、着信時の消費電力を低減することができない。
【００１２】
また、特開平６−１３２９８７号公報に記載の通信制用半導体装置は、着信待機中に、消費電力の少ないレシーバを動作させ、着信時に、消費電力の多いレシーバを動作させる。このため、着信待機中の消費電力を低減することができるが、着信時（通信時）の消費電力を着信待機時と同程度に消費電力を低減することができない。
【００１３】
この発明は、上記実状に鑑みてなされたもので、着信待機時及び着信時（通信時）の消費電力をも低減することができる受信回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、この発明の第１の観点に係る受信回路は、
ＡＭＩ符号化信号を受信し、該ＡＭＩ符号化信号の正極性パルスを検出して、第１の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする第１の検出回路と、
ＡＭＩ符号化信号を受信し、該ＡＭＩ符号化信号の負極性パルスを検出して、第２の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする第２の検出回路と、
前記第１の検出回路が出力した第１の検出信号と前記第２の検出回路が出力した第２の検出信号とに基づいて、検出回路を所定期間パワーダウンさせるための制御信号を生成し、生成した制御信号を前記第１の検出回路が第１の検出信号を出力しているタイミングでは前記第２の検出回路に、前記第２の検出回路が第２の検出信号を出力しているタイミングでは、前記第１の検出回路に供給する制御信号生成回路と、
から構成されることを特徴とする。
【００１５】
この発明によれば、第１の検出回路は、ＡＭＩ符号化信号を受信し、ＡＭＩ符号化信号の正極性パルスを検出して、第１の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする。第２の検出回路は、ＡＭＩ符号化信号を受信し、該ＡＭＩ符号化信号の負極性パルスを検出して、第２の検出信号を出力すると共に、制御信号が供給されたときに、パワーダウンする。制御信号生成回路は、第１の検出回路が出力した第１の検出信号と第２の検出回路が出力した第２の検出信号とに基づいて、検出回路を所定期間パワーダウンさせるための制御信号を生成し、生成した制御信号を第１の検出回路が第１の検出信号を出力しているタイミングでは第２の検出回路に、第２の検出回路が第２の検出信号を出力しているタイミングでは、第１の検出回路に供給する。このように、第１の検出回路がＡＭＩ信号の正極性を検出している状態では、第２の検出回路がパワーダウン状態となり、また、第２の検出回路がＡＭＩ信号の負極性を検出している状態では、第１の検出回路がパワーダウン状態となる。この結果、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【００１６】
前記制御信号生成回路は、前記第１と第２の検出回路のうち、制御信号が供給されている方の検出回路の出力端の電圧を所定レベルに固定する手段を備えてもよい。この場合、パワーダウンしているいずれかの検出回路の出力信号の信号レベルを安定させることにより、受信回路の誤動作を防止することができる。
【００１７】
前記制御信号生成回路は、
前記第１の検出回路が出力した第１の検出信号と前記第２の検出回路が出力した第２の検出信号とを受信し、前記制御信号を生成する制御信号生成手段と、
前記制御信号生成手段が生成した制御信号を、前記第１の検出回路と前記第２の検出回路との何れか一方に選択して供給する選択手段と、
を備えてもよい。この場合、第１の検出回路がＡＭＩ信号の正極性を検出している状態では、第２の検出回路がパワーダウンし、また、第２の検出回路がＡＭＩ信号の負極性を検出している状態では、第１の検出回路がパワーダウンするため、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【００１８】
前記制御信号生成回路は、
前記第１の検出回路が出力した第１の検出信号及び前記第２の検出回路が出力した第２の検出信号のレベル変化を検出し、所定の微分パルス信号を生成する微分パルス生成手段と、
前記微分パルス生成手段が生成した微分パルス信号のパルス幅を引き延ばし、所定のパルス幅の前記制御信号を生成するパルス幅伸張手段と、
前記パルス幅伸張手段が生成した制御信号を、前記第１の検出回路が第１の検出信号を出力中に、前記第２の検出回路へ供給し、前記第２の検出回路が第２の検出信号を出力中に、前記第１の検出回路へ供給する制御信号供給手段と、
を備えてもよい。この場合、第１の検出回路がＡＭＩ信号の正極性を検出している状態では、第２の検出回路がパワーダウンし、また、第２の検出回路がＡＭＩ信号の負極性を検出している状態では、第１の検出回路がパワーダウンするため、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【００１９】
前記パルス幅伸張手段は、前記第１の検出回路が出力する第１の検出信号及び前記第２の検出回路が出力する第２の検出信号のパルス幅よりも短いパルス幅の前記制御信号を生成してもよい。この場合、第１及び第２の検出回路がパワーダウンからパワーオンの状態に遷移して安定するまでの時間を確保することができる。
【００２０】
上記目的を達成するため、この発明の第２の観点に係る受信回路の消費電力低減方法は、
受信しているＡＭＩ符号化信号の正極性パルスを検出し、所定の検出信号を出力する第１の検出回路部を駆動させる第１の駆動ステップと、
受信しているＡＭＩ符号化信号の負極性パルスを検出し、所定の検出信号を出力する第２の検出回路部を駆動させる第２の駆動ステップと、
前記第１の駆動ステップにて駆動された第１の検出回路部が出力する検出信号と前記第２の駆動ステップにて駆動された第２の検出回路部が出力する検出信号とに基づいて、第１の検出回路部及び第２の検出回路部のいずれかの動作を停止させる制御信号を生成する生成ステップと、
前記生成ステップにて生成された制御信号を、前記第１の駆動ステップにて駆動された第１の検出回路部が検出信号を出力しているタイミングでは前記第２の検出回路に、前記第２の駆動ステップにて駆動された第２の検出回路部が検出信号を出力しているタイミングでは前記第１の検出回路に供給する制御ステップと、
を備えることを特徴とする。
【００２１】
この発明によれば、第１の駆動ステップは、受信しているＡＭＩ符号化信号の正極性パルスを検出し、所定の検出信号を出力する第１の検出回路部を駆動させる。第２の駆動ステップは、受信しているＡＭＩ符号化信号の負極性パルスを検出し、所定の検出信号を出力する第２の検出回路部を駆動させる。生成ステップは、第１の駆動ステップにて駆動された第１の検出回路部が出力する検出信号と第２の駆動ステップにて駆動された第２の検出回路部が出力する検出信号とに基づいて、第１の検出回路部及び第２の検出回路部のいずれかの駆動を停止させる制御信号を生成する。制御ステップは、生成ステップにて生成された制御信号を、第１の駆動ステップにて駆動された第１の検出回路部が検出信号を出力しているタイミングでは第２の検出回路に、第２の駆動ステップにて駆動された第２の検出回路部が検出信号を出力しているタイミングでは第１の検出回路に供給する。このように、第１の検出回路がＡＭＩ信号の正極性を検出している状態では、第２の検出回路がパワーダウン状態となり、また、第２の検出回路がＡＭＩ信号の負極性を検出している状態では、第１の検出回路がパワーダウン状態となる。この結果、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【００２２】
【発明の実施の形態】
以下、この発明の実施の形態にかかる受信回路について図面を参照して説明する。
【００２３】
（第１の実施の形態）
まず、この発明の第１の実施の形態にかかる受信回路について、図１を参照して説明する。図１は、第１の実施の形態にかかる受信回路の一例を示す回路図である。
【００２４】
図示するように、この受信回路は、コンパレータ１，２と、入力端子３と、基準電圧入力端子４，５と、出力端子７，８と、クロック信号入力端子９と、パワーダウン信号発生回路１００と、から構成される。
【００２５】
コンパレータ１は、正入力端子（非反転入力端子）が入力端子３と接続され、また、負入力端子（反転入力端子）が基準電圧入力端子４と接続されている。
正入力端子が接続された入力端子３には、ＡＭＩ（Ａｌｔｅｒｎａｔｅ  Ｍａｒｋ  Ｉｎｖｅｒｓｉｏｎ）符号化された３値レベル（＋、−、０）の信号（以下、「ＡＭＩ信号」という）が入力される。また、負入力端子が接続された基準電圧入力端子４には、基準電圧＋Ｖｒが印加される。
【００２６】
コンパレータ１は、正入力端子に入力されるＡＭＩ信号の電圧と負入力端子に印加される基準電圧＋Ｖｒとを比較し、ＡＭＩ信号の電圧が基準電圧＋Ｖｒより高い時に、ハイレベル（論理１レベル）の信号を出力する。コンパレータ１の出力端子は、この受信回路の出力端子７と、パワーダウン信号発生回路１００の正極性入力端子１０と、に接続されている。
【００２７】
また、コンパレータ１は、パワーダウン機能を備え、その制御端子に、パワーダウンモードを指示するパワーダウン信号が供給された時に、オフし、その消費電力を大幅に低下させる。このとき、出力端子の信号レベルは、不定（オープン状態）となるが、後述するパワーダウン信号発生回路１００のＮＭＯＳトランジスタ２０により、ローレベル（論理０レベル）に固定される。
【００２８】
コンパレータ２は、コンパレータ１と反対に、正入力端子が基準電圧入力端子５と接続され、また、負入力端子が入力端子３と接続されている。正入力端子が接続された基準電圧入力端子５には、基準電圧−Ｖｒが印加される。コンパレータ２は、正入力端子に印加される基準電圧−Ｖｒと負入力端子に入力されるＡＭＩ信号の電圧とを比較し、ＡＭＩ信号の電圧が基準電圧−Ｖｒより低い時に、ハイレベルの信号を出力する。コンパレータ２の出力端子は、この受信回路の出力端子８と、パワーダウン信号発生回路１００の負極性入力端子１１と、に接続されている。
【００２９】
また、コンパレータ２も、コンパレータ１と同様にパワーダウン機能を備え、制御端子にパワーダウン信号が供給された時に、オフする。このとき、出力端子の信号レベルは、不定となるが、後述するＮＭＯＳトランジスタ２１により、ローレベルに固定される。
【００３０】
パワーダウン信号発生回路１００は、ＮＭＯＳ（Ｎチャネル型ＭＯＳ）トランジスタ２０，２１と、ＡＮＤ回路２８，２９と、ＯＲ回路３０，３１と、エッジ検出回路４０と、シフトレジスタ５０と、クロック信号入力端子９と、から構成されている。
【００３１】
ＮＭＯＳトランジスタ２０は、ゲートが負極性入力端子１１に接続され、電流路の一端（ソース）が接地され、電流路の他端（ドレイン）が正極性入力端子１０を介してＯＲ回路３０及びＡＮＤ回路２８に接続されている。ゲートが接続された負極性入力端子１１には、上述のコンパレータ２の出力信号が供給される。すなわち、ＮＭＯＳトランジスタ２０は、コンパレータ２がハイレベルの信号を出力した時に、ローレベルの信号を正極性入力端子１０を介してＯＲ回路３０及びＡＮＤ回路２８に供給する。
【００３２】
ＮＭＯＳトランジスタ２１は、ゲートが正極性入力端子１０に接続され、電流路の一端（ソース）が接地され、電流路の他端（ドレイン）が負極性入力端子１１を介してＯＲ回路３０及びＡＮＤ回路２９に接続されている。
すなわち、ＮＭＯＳトランジスタ２１は、コンパレータ１がハイレベルの信号を出力した時に、ローレベルの信号を負極性入力端子１１を介してＯＲ回路３０及びＡＮＤ回路２９に供給する。
【００３３】
ＯＲ回路３０は、一方の入力端が正極性入力端子１０に接続され、他方の入力端が負極性入力端子１１に接続され、出力端Ａ１が、エッジ検出回路４０の入力端に接続されている。
ＯＲ回路３０は、正極性入力端子１０及び負極性入力端子１１の信号レベルの論理和をとり、エッジ検出回路４０の入力端に供給する。すなわち、ＯＲ回路３０は、正極性入力端子１０及び負極性入力端子１１のいずれかの信号レベルがハイレベルの時に、ハイレベルの信号をエッジ検出回路４０の入力端に供給する。
【００３４】
エッジ検出回路４０は、２段のＤフリップフロップ回路（ＤＦＦ）とＡＮＤ回路とから構成される。エッジ検出回路４０は、一方の入力端がＯＲ回路３０の出力端Ａ１に接続され、他方の入力端がクロック信号入力端子９に接続され、出力端Ａ２がシフトレジスタ５０に接続されている。なお、他方の入力端が接続されるクロック信号入力端子９には、ＡＭＩ信号よりも周波数の高い所定のクロック信号ＣＬＫが供給される。
【００３５】
具体的に説明すると、１段目のＤＦＦは、Ｄ入力がＯＲ回路３０の出力端Ａ１に接続され、Ｃ入力がクロック信号入力端子９に接続され、Ｑ出力が２段目のＤＦＦのＤ入力及びＡＮＤ回路の一方の入力に接続されている。２段目のＤＦＦは、Ｃ入力がクロック信号入力端子９に接続され、反転Ｑ出力がＡＮＤ回路の他方の入力に接続されている。ＡＮＤ回路は、出力がシフトレジスタ５０に接続されている。
【００３６】
つまり、１段目のＤＦＦは、供給されるクロック信号ＣＬＫに同期して、ＯＲ回路３０から出力されるハイレベルの信号を検出して、非反転出力端子から２段目のＤＦＦとＡＮＤ回路に出力する。また、２段目のＤＦＦは、クロック信号ＣＬＫに同期して、１段目のＤＦＦから供給された信号を検出して、反転出力端子からＡＮＤ回路に出力する。そして、ＡＮＤ回路は、１段目のＤＦＦ及び２段目のＤＦＦが出力した信号レベルの論理積をとり、シフトレジスタ５０に出力する。
すなわち、エッジ検出回路４０は、ＯＲ回路３０の出力端Ａ１の信号レベルががローレベルからハイレベルに立ち上がる際のエッジを検出し、出力端Ａ２を介してハイレベルの信号をシフトレジスタ５０に供給する。
【００３７】
シフトレジスタ５０は、多段のＤフリップフロップ回路（ＤＦＦ）から構成される。シフトレジスタ５０は、一方の入力端がエッジ検出回路４０の出力端Ａ２に接続され、他方の入力端がクロック信号入力端子９に接続され、出力端Ａ２がＯＲ回路３１の１つの入力端に接続されている。なお、エッジ検出回路４０の出力端Ａ２は、ＯＲ回路３１の１つの入力端にも接続されている。
【００３８】
具体的に説明すると、１段目のＤＦＦは、Ｄ入力がエッジ検出回路４０の出力端Ａ２に接続され、Ｃ入力がクロック信号入力端子９に接続され、Ｑ出力が２段目のＤＦＦのＤ入力及びＯＲ回路３１の入力に接続されている。２段目以降のＤＦＦは、Ｄ入力が前段のＤＦＦのＱ出力に接続され、Ｃ入力がクロック信号入力端子９に接続され、Ｑ出力が次段のＤＦＦのＤ入力及びＯＲ回路３１の入力に接続されている。
【００３９】
つまり、１段目のＤＦＦは、供給されるクロック信号ＣＬＫに同期して、エッジ検出回路４０から出力される信号をシフトして、２段目のＤＦＦに供給すると共にＯＲ回路３１の１つの入力に供給する。２段目以降のＤＦＦは、クロック信号ＣＬＫに同期して、前段のＤＦＦから供給された信号をシフトして、次段のＤＦＦに供給すると共にＯＲ回路３１の１つの入力に供給する。このように、前段のＤＦＦが次段のＤＦＦに信号を順次シフトして出力すると共に、各ＤＦＦがＯＲ回路３１の入力にそれぞれの信号を出力する。
すなわち、シフトレジスタ５０は、エッジ検出回路４０から出力されるハイレベル等の信号を順次シフトしながら、ＯＲ回路３１の各入力に供給する。
【００４０】
ＯＲ回路３１は、複数の入力端のうち１つの入力端が、エッジ検出回路４０の出力端Ａ２と接続され、他の入力端がシフトレジスタ５０を構成している各ＤＦＦのＱ出力に接続され、出力端Ａ３が、ＡＮＤ回路２８，２９の各一方の入力端に接続されている。
ＯＲ回路３１は、各入力端から入力される信号レベルの論理和をとり、ＡＮＤ回路２８，２９の入力端に供給する。すなわち、ＯＲ回路３１は、シフトレジスタ５０を構成している各ＤＦＦの個数等により定まるパルス幅の長い信号を生成し、ＡＮＤ回路２８，２９の入力端に出力する。
【００４１】
ＡＮＤ回路２８は、一方の入力端が正極性入力端子１０と接続され、他方の入力端がＯＲ回路３１の出力端Ａ３に接続され、出力端がコンパレータ２の制御入力端に接続されている。
ＡＮＤ回路２８は、正極性入力端子１０を介して入力されるコンパレータ１が出力する信号レベルと、ＯＲ回路３１の出力端Ａ３から出力される信号レベルとの論理積をとり、コンパレータ２の制御入力端に出力する。すなわち、ＡＮＤ回路２８は、コンパレータ１がハイレベルの信号を出力し、かつ、ＯＲ回路３１の出力端Ａ３からハイレベルの信号が出力されている時に、パワーダウンモードを指示するパワーダウン信号（ハイレベル信号）をコンパレータ２に供給する。
【００４２】
ＡＮＤ回路２９は、一方の入力端が負極性入力端子１１と接続され、他方の入力端がＯＲ回路３１の出力端Ａ３に接続され、出力端がコンパレータ１の制御入力端に接続されている。
ＡＮＤ回路２９は、負極性入力端子１１を介して入力されるコンパレータ２が出力する信号レベルと、ＯＲ回路３１の出力端Ａ３から出力される信号レベルとの論理積をとり、コンパレータ１の制御入力端に出力する。すなわち、ＡＮＤ回路２９は、コンパレータ２がハイレベルの信号を出力し、かつ、ＯＲ回路３１の出力端Ａ３からハイレベルの信号が出力されている時に、パワーダウンモードを指示するパワーダウン信号（ハイレベル信号）をコンパレータ１に供給する。
【００４３】
次に、この発明の第１の実施の形態に係る受信回路の動作を、図２を参照して具体的に説明する。図２は、受信回路の動作を説明するためのタイミングチャートである。
ここで、理解を容易にするため、入力端子３から入力したＡＭＩ信号が取り得る３つの状態に分けて、受信回路の動作を説明する。３つの状態とは、ＡＭＩ信号が正極性パルスの状態、無信号（パルスなし）の状態、そして、負極性パルスの状態である。
以下、簡略的に、ＡＭＩ信号の電圧が、基準電圧＋Ｖｒより大（Ｔ１１区間）、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ１２区間）、基準電圧＋Ｖｒより小（Ｔ１３区間）、の３つの区間に順次移行した場合を一例として順に説明する。
【００４４】
（ＡＭＩ信号が基準電圧＋Ｖｒより大）
まず、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒより大（Ｔ１１区間）の場合について説明する。
【００４５】
コンパレータ１は、入力端子３から供給された図２（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子４から供給された基準電圧＋Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧＋Ｖｒより大きいため、コンパレータ１は、図２（ｂ）に示すハイレベルの信号を、検出信号として出力端子７と、正極性入力端子１０を介してＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図２（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【００４６】
ＮＭＯＳトランジスタ２１は、ゲートに検出信号（ハイレベル信号）が印加されることによってオン状態になり、コンパレータ２の出力端子に接続された信号ライン（出力端子８等）の信号レベルをグランドに固定する。
そして、ＯＲ回路３０には、正極性入力端子１０からハイレベルの信号が供給され、負極性入力端子１１からローレベルの信号が供給される。
【００４７】
ＯＲ回路３０は、供給されたハイレベルの信号とローレベルの信号とから、論理和をとり、図２（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介してエッジ検出回路４０に供給する。
【００４８】
エッジ検出回路４０は、一方の入力端からＯＲ回路３０が出力したハイレベルの信号を入力し、他方の入力端からクロック入力端子９を介して図２（ｅ）に示すクロック信号ＣＬＫを入力する。そして、エッジ検出回路４０は、クロック信号ＣＬＫの立ち上がりに同期した図２（ｆ）に示す１クロック幅の微分パルス信号を生成して、出力端Ａ２を介してシフトレジスタ５０及びＯＲ回路３１に供給する。
【００４９】
シフトレジスタ５０の多段のＤＦＦは、エッジ検出回路４０が出力した微分パルス信号と、クロック入力端子９を介したクロック信号ＣＬＫとをそれぞれ入力し、入力した微分パルス信号を次段のＤＦＦにシフトすると共に、ＯＲ回路３１に供給する。
そして、ＯＲ回路３１の各入力端には、エッジ検出回路４０が出力した微分パルス信号とシフトレジスタ５０の各ＤＦＦが出力した微分パルス信号とが順次供給される。
【００５０】
ＯＲ回路３１は、各入力端から入力した信号レベルの論理和をとり、図２（ｇ）に示す所定のパルス幅のハイレベルの信号を生成して、出力端Ａ３を介してＡＮＤ回路２８、２９に供給する。
【００５１】
ＡＮＤ回路２８は、一方の入力端から正極性入力端子１０を介した図２（ｂ）に示すハイレベルの信号を入力し、他方の入力端から図２（ｇ）に示すハイレベルの信号を入力する。そして、ＡＮＤ回路２８は、これらの論理積をとり、図２（ｉ）に示すハイレベルの信号を生成し、パワーダウンモードを指示するパワーダウン信号としてコンパレータ２に供給する。
【００５２】
コンパレータ２は、制御端子を介してＡＮＤ回路２８から送られたパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ２は、図２（ｋ）に示すように、ＡＮＤ回路２８からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【００５３】
一方、ＡＮＤ回路２９は、一方の入力端から負極性入力端子１１を介した図２（ｃ）に示すローレベルの信号が供給されているため、図２（ｈ）に示すローレベルの信号を生成し、コンパレータ１に供給することとなる。このため、ＡＭＩ信号からハイレベルの信号を検出しているコンパレータ１は、動作を継続する。
【００５４】
なお、コンパレータがパワーダウンすると、通常そのコンパレータの出力は不安定になる。しかし、この場合、コンパレータ１が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２１がオン状態となり、コンパレータ２の出力レベルは、グランドに固定されている。このため受信回路は、本来の動作を損なうことがない。
【００５５】
（ＡＭＩ信号が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ１２区間）の場合について説明する。
【００５６】
ＡＭＩ信号が、基準電圧＋Ｖｒより大から、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上の状態に移行すると、コンパレータ１は、ＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下となるため、図２（ｂ）に示すローレベルの信号を、出力端子７と、正極性入力端子１０を介してＮＭＯＳトランジスタ２１のゲートとに供給する。一方、コンパレータ２は、ＡＭＩ信号の電圧が、依然として基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図２（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【００５７】
ＮＭＯＳトランジスタ２１は、今までゲートに印加されていたハイレベルの信号に代わって、ローレベルの信号が印加されることにより、オフ状態に移行する。これ以降、コンパレータ２の出力端子から出力される信号がこの受信回路の出力端子８を介して出力される。
【００５８】
ＡＮＤ回路２８は、一方の入力端から正極性入力端子１０を介した図２（ｂ）に示すローレベルの信号が供給されるようになるため（他方の入力端からもローレベルの信号が供給される）、図２（ｉ）に示すローレベルの信号を生成し、コンパレータ２に供給することとなる。このため、パワーダウン状態となっていたコンパレータ２は、図２（ｋ）に示すように、動作を再開する。
【００５９】
一方、ＡＮＤ回路２９が、一方の入力端等から図２（ｃ）に示すローレベルの信号が供給され、図２（ｈ）に示すローレベルの信号を生成してコンパレータ１に供給するため、コンパレータ１は、動作を継続する。
【００６０】
（ＡＭＩ信号が基準電圧−Ｖｒより小）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧−Ｖｒより小（Ｔ１３区間）の場合について説明する。
【００６１】
コンパレータ２は、入力端子３から供給された図２（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子５から供給された基準電圧−Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧−Ｖｒより小さいため、コンパレータ２は、図２（ｃ）に示すハイレベルの信号を、検出信号として出力端子８と、負極性入力端子１１を介してＮＭＯＳトランジスタ２０のゲートとに供給する。
一方、コンパレータ１は、ＡＭＩ信号の電圧が、基準電圧入力端子４から供給された基準電圧＋Ｖｒより小さいため、図２（ｂ）に示すローレベルの信号を、出力端子７等に供給する。
【００６２】
ＮＭＯＳトランジスタ２０は、ゲートに検出信号（ハイレベル信号）が印加されることによってオン状態になり、コンパレータ１の出力端子に接続された信号ライン（出力端子７等）の信号レベルをグランドに固定する。
そして、ＯＲ回路３０には、負極性入力端子１１からハイレベルの信号が供給され、正極性入力端子１０からローレベルの信号が供給される。
【００６３】
ＯＲ回路３０は、図２（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介してエッジ検出回路４０に供給する。エッジ検出回路４０は、クロック信号ＣＬＫの立ち上がりに同期した図２（ｆ）に示す１クロック幅の微分パルス信号を生成して、シフトレジスタ５０及びＯＲ回路３１に供給する。
シフトレジスタ５０の多段のＤＦＦは、入力した微分パルス信号を次段のＤＦＦにシフトすると共に、ＯＲ回路３１に供給する。ＯＲ回路３１は、図２（ｇ）に示す所定のパルス幅のハイレベルの信号を生成して、ＡＮＤ回路２８、２９に供給する。
【００６４】
ＡＮＤ回路２９は、一方の入力端から図２（ｃ）に示すハイレベルの信号を入力し、他方の入力端から図２（ｇ）に示すハイレベルの信号を入力するため、図２（ｈ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ１に供給する。
コンパレータ１は、制御端子を介してＡＮＤ回路２９から送られたパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ１は、図２（ｊ）に示すように、ＡＮＤ回路２９からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【００６５】
一方、ＡＮＤ回路２８は、一方の入力端から図２（ｂ）に示すローレベルの信号が供給されているため、図２（ｉ）に示すローレベルの信号を生成し、コンパレータ２に供給することとなる。このため、ＡＭＩ信号から負極性を検出しているコンパレータ２は、動作を継続する。
【００６６】
なお、コンパレータ２が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２０がオン状態となり、コンパレータ１の出力レベルは、グランドに固定されている。このため受信回路は、本来の動作を損なうことがない。
【００６７】
上記説明したように、この実施の形態の受信回路は、コンパレータ１がＡＭＩ信号の正極性を検出している状態では、コンパレータ２がパワーダウン状態となり、また、コンパレータ２がＡＭＩ信号の負極性を検出している状態では、コンパレータ１がパワーダウン状態となる。また、コンパレータ１，２がそれぞれパワーダウン状態となっていても、ＮＭＯＳトランジスタ２０，２１により各出力信号がローレベルに固定される。
この結果、ＡＭＩ信号を受信している、通常の通信時においてもその動作が損なわれることなく消費電力を低減することができる。
【００６８】
この発明の受信回路は、順次供給されるＡＭＩ信号を正常に受信できるようにするため、コンパレータ１，２がパワーダウンからパワーオンの状態に遷移して安定するまでの時間を考慮することが望ましい。具体的には、コンパレータ１のパワーダウン状態を、コンパレータ２の出力信号が、ハイレベルからローレベルに変化（戻る）する前に解除することが望ましく、同様に、コンパレータ２のパワーダウン状態を、コンパレータ１の出力信号がハイレベルからローレベルに変化（戻る）する前に解除することが望ましい。
【００６９】
上記説明した第１の実施の形態にかかる受信回路では、パワーダウン信号発生回路１００にクロック信号を必要としたが、クロック信号を必要としない回路構成とすることも可能である。
（第２の実施の形態）
以下、クロック信号を必要としないパワーダウン信号発生回路を備えるこの発明の第２の実施の形態にかかる受信回路について、図３を参照して説明する。図３は、第２の実施の形態にかかる受信回路の一例を示す回路図である。
【００７０】
図示するように、この受信回路は、コンパレータ１，２と、入力端子３と、基準電圧入力端子４，５と、出力端子７，８と、パワーダウン信号発生回路１１０と、から構成される。なお、コンパレータ１，２、入力端子３、基準電圧入力端子４，５、及び、出力端子７，８の構成は、図１を参照して説明した第１の実施の形態と同様の構成である。
【００７１】
パワーダウン信号発生回路１１０は、ＮＭＯＳトランジスタ２０，２１と、ＡＮＤ回路２８，２９と、ＯＲ回路３０と、微分回路６０と、単安定マルチバイブレータ７０と、から構成される。なお、ＮＭＯＳトランジスタ２０，２１、ＡＮＤ回路２８，２９、及び、ＯＲ回路３０の構成は、図１を参照して説明した第１の実施の形態と同様の構成である。
【００７２】
微分回路６０は、例えば、インバータと遅延回路とＡＮＤ回路とから構成される。微分回路６０は、入力端がＯＲ回路３０の出力端Ａ１に接続され、出力端が単安定マルチバイブレータ７０の入力端に接続されている。
微分回路６０は、ＯＲ回路３０の出力端Ａ１の信号レベルががローレベルからハイレベルに立ち上がる際のエッジを検出し、出力端Ａ４を介してハイレベルの信号を単安定マルチバイブレータ７０に供給する。
【００７３】
単安定マルチバイブレータ７０は、例えば、ＯＲ回路とコンデンサと抵抗とインバータとから構成される。単安定マルチバイブレータ７０は、入力端が微分回路６０の出力端Ａ４に接続され、出力端がＡＮＤ回路２８，２９の入力端に接続されている。
単安定マルチバイブレータ７０は、微分回路６０から入力した信号のパルス幅を引き延ばし、コンデンサの容量等から定まるパルス幅の長い信号をＡＮＤ回路２８，２９の入力端に出力する。
【００７４】
次に、この発明の第２の実施の形態に係る受信回路の動作を、図４を参照して具体的に説明する。図４は、受信回路の動作を説明するためのタイミングチャートである。ここで、理解を容易にするため、入力端子３から入力したＡＭＩ信号が取り得る３つの状態に分けて、受信回路の動作を説明する。
以下、第１の実施の形態での説明と同様に、ＡＭＩ信号の電圧が、基準電圧＋Ｖｒより大（Ｔ２１区間）、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ２２区間）、基準電圧＋Ｖｒより小（Ｔ２３区間）、の３つの区間に順次移行した場合を一例として順に説明する。
【００７５】
（ＡＭＩ信号が基準電圧＋Ｖｒより大）
まず、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒより大（Ｔ２１区間）の場合について説明する。
コンパレータ１は、入力端子３から供給された図４（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子４から供給された基準電圧＋Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧＋Ｖｒより大きいため、コンパレータ１は、図４（ｂ）に示すハイレベルの信号を、検出信号として出力端子７と、ＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図４（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【００７６】
ＮＭＯＳトランジスタ２１は、ゲートに検出信号（ハイレベル信号）が印加されることによってオン状態になり、コンパレータ２の出力端子に接続された信号ライン（出力端子８等）の信号レベルをグランドに固定する。
ＯＲ回路３０は、供給されたハイレベルの信号とローレベルの信号とから、論理和をとり、図４（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介して微分回路６０に供給する。
【００７７】
微分回路６０は、ＯＲ回路３０が出力した信号のローレベルからハイレベルに変化する立ち上がりを検出し、図４（ｅ）に示す微分パルス信号を生成して、出力端Ａ４を介して単安定マルチバイブレータ７０に供給する。
単安定マルチバイブレータ７０は、微分パルス信号を入力すると、パルス幅を引き延ばし、図４（ｆ）に示す所定のパルス幅のハイレベルの信号を生成して、出力端Ａ５を介してＡＮＤ回路２８、２９に供給する。
【００７８】
ＡＮＤ回路２８は、一方の入力端から図４（ｂ）に示すハイレベルの信号を入力し、他方の入力端から図４（ｆ）に示すハイレベルの信号を入力する。そして、ＡＮＤ回路２８は、これらの論理積をとり、図４（ｈ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ２に供給する。
【００７９】
コンパレータ２は、制御端子を介してこのパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ２は、図４（ｊ）に示すように、ＡＮＤ回路２８からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【００８０】
一方、ＡＮＤ回路２９は、一方の入力端から図４（ｃ）に示すローレベルの信号が供給されているため、図４（ｇ）に示すローレベルの信号を生成し、コンパレータ１に供給することとなる。このため、ＡＭＩ信号からハイレベルの信号を検出しているコンパレータ１は、動作を継続する。
【００８１】
なお、第１の実施の形態と同様に、コンパレータ１が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２１がオン状態となり、コンパレータ２の出力レベルが、グランドに固定されているため受信回路は、本来の動作を損なうことがない。
【００８２】
（ＡＭＩ信号が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ２２区間）の場合について説明する。
【００８３】
ＡＭＩ信号が、基準電圧＋Ｖｒより大から、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上の状態に移行すると、コンパレータ１は、ＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下となるため、図４（ｂ）に示すローレベルの信号を、出力端子７とＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、依然として基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図４（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【００８４】
ＮＭＯＳトランジスタ２１は、ゲートにローレベルの信号が印加されることになり、オフ状態に移行する。これ以降、コンパレータ２の出力端子から出力される信号がこの受信回路の出力端子８を介して出力される。
ＡＮＤ回路２８は、一方の入力端から図４（ｂ）に示すローレベルの信号が供給されるようになるため、図４（ｈ）に示すローレベルの信号を生成し、コンパレータ２に供給することとなる。このため、パワーダウン状態となっていたコンパレータ２は、図４（ｊ）に示すように、動作を再開する。
【００８５】
一方、ＡＮＤ回路２９は、一方の入力端等から依然として図４（ｃ）に示すローレベルの信号が供給されているため、図４（ｇ）に示すローレベルの信号を生成し、コンパレータ１に供給することとなる。このため、コンパレータ１は、動作を継続する。
【００８６】
（ＡＭＩ信号が基準電圧−Ｖｒより小）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧−Ｖｒより小（Ｔ２３区間）の場合について説明する。
【００８７】
コンパレータ２は、入力端子３から供給された図４（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子５から供給された基準電圧−Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧−Ｖｒより小さいため、コンパレータ２は、図４（ｃ）に示すハイレベルの信号を、検出信号として出力端子８とＮＭＯＳトランジスタ２０のゲートとに供給する。
一方、コンパレータ１は、ＡＭＩ信号の電圧が、基準電圧入力端子４から供給された基準電圧＋Ｖｒより小さいため、図４（ｂ）に示すローレベルの信号を、出力端子７等に供給する。
【００８８】
ＮＭＯＳトランジスタ２０は、オン状態になり、コンパレータ１の出力端子に接続された信号ライン（出力端子７等）の信号レベルをグランドに固定する。
ＯＲ回路３０は、図４（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介して微分回路６０に供給する。微分回路６０は、図４（ｅ）に示す微分パルス信号を生成して、単安定マルチバイブレータ７０に供給する。
単安定マルチバイブレータ７０は、入力した微分パルス信号のパルス幅を引き延ばし、図４（ｆ）に示す所定のパルス幅のハイレベルの信号を生成して、ＡＮＤ回路２８、２９に供給する。
【００８９】
ＡＮＤ回路２９は、一方の入力端から図４（ｃ）に示すハイレベルの信号を入力し、他方の入力端から図４（ｆ）に示すハイレベルの信号を入力するため、図４（ｇ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ１に供給する。
コンパレータ１は、制御端子を介してＡＮＤ回路２９から送られたパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ１は、図４（ｉ）に示すように、ＡＮＤ回路２９からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【００９０】
一方、ＡＮＤ回路２８が、一方の入力端から図４（ｂ）に示すローレベルの信号が供給され、図４（ｈ）に示すローレベルの信号を生成して、コンパレータ２に供給するため、ＡＭＩ信号から負極性を検出しているコンパレータ２は、動作を継続する。
【００９１】
なお、コンパレータ２が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２０がオン状態となり、コンパレータ１の出力レベルは、グランドに固定されているため、受信回路は、本来の動作を損なうことがない。
【００９２】
上記説明したように、この第２の実施の形態に係る受信回路は、第１の実施の形態で必要としていたクロック信号（ＣＬＫ）を必要としない構成のパワーダウン信号発生回路を使用しても、第１の実施の形態と全く同様の効果が得られる。
【００９３】
上記説明した第２の実施の形態にかかる受信回路では、パワーダウン信号発生回路１１０を微分回路と単安定マルチバイブレータとから構成したが、この構成に限らずに、パルス幅制御回路から構成されるパワーダウン信号発生回路とすることも可能である。
（第３の実施の形態）
以下、パルス幅制御回路から構成されるパワーダウン信号発生回路を備えるこの発明の第３の実施の形態にかかる受信回路について、図５を参照して説明する。図５は、第３の実施の形態にかかる受信回路の一例を示す回路図である。
【００９４】
図示するように、この受信回路は、コンパレータ１，２と、入力端子３と、基準電圧入力端子４，５と、出力端子７，８と、パワーダウン信号発生回路１２０と、から構成される。なお、コンパレータ１，２、入力端子３、基準電圧入力端子４，５、及び、出力端子７，８は、図１を参照して説明した第１の実施の形態と同様の構成である。
【００９５】
パワーダウン信号発生回路１２０は、ＮＭＯＳトランジスタ２０，２１と、ＡＮＤ回路２８，２９と、ＯＲ回路３０と、パルス幅制御回路８０と、から構成される。なお、ＮＭＯＳトランジスタ２０，２１、ＡＮＤ回路２８，２９、及び、ＯＲ回路３０の構成は、図１を参照して説明した第１の実施の形態と同様の構成である。
【００９６】
パルス幅制御回路８０は、ＮＭＯＳトランジスタ２２と、インバータ２３，２４と、抵抗２５と、コンデンサ２６と、ＡＮＤ回路２７と、から構成される。
パルス幅制御回路８０は、入力端がＯＲ回路３０の出力端Ａ１に接続され、出力端Ａ８がＡＮＤ回路２８，２９の各一方の入力端に接続されている。
【００９７】
具体的に説明すると、抵抗２５は、一端がＯＲ回路３０の出力端Ａ１等に接続され、もう一端が、ＮＭＯＳトランジスタ２２のドレイン等に接続されている。インバータ２３は、入力端がＯＲ回路３０の出力端Ａ１等に接続され、出力端がＮＭＯＳトランジスタ２２のゲートに接続されている。ＮＭＯＳトランジスタ２２は、ソースが接地され、ゲートがインバータ２３の出力端に接続され、ドレインがインバータ２４の入力端等に接続されている。コンデンサ２６は、一端が接地され、もう一端がインバータ２４の入力端等に接続されている。インバータ２４は、入力端が抵抗２５等の一端等に接続され、出力端Ａ７がＡＮＤ回路２７の一方の入力端に接続されている。ＡＮＤ回路２７は、一方の入力端がインバータ２４の出力端Ａ７に接続され、他方の入力端がＯＲ回路３０の出力端Ａ１等に接続され、出力端Ａ８がＡＮＤ回路２８，２９の各一方の入力端に接続されている。
すなわち、パルス幅制御回路８０は、ＯＲ回路３０の出力端Ａ１から供給された信号のパルス幅を引き延ばして、所定のパルス幅の信号をＡＮＤ回路２８，２９に出力する。
【００９８】
次に、この発明の第３の実施の形態に係る受信回路の動作を、図６を参照して具体的に説明する。図６は、受信回路の動作を説明するためのタイミングチャートである。ここで、理解を容易にするため、入力端子３から入力したＡＭＩ信号が取り得る３つの状態に分けて、受信回路の動作を説明する。
以下、第１の実施の形態での説明と同様に、ＡＭＩ信号の電圧が、基準電圧＋Ｖｒより大（Ｔ３１区間）、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ３２区間）、基準電圧＋Ｖｒより小（Ｔ３３区間）、の３つの区間に順次移行した場合を一例として順に説明する。
【００９９】
（ＡＭＩ信号が基準電圧＋Ｖｒより大）
まず、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒより大（Ｔ３１区間）の場合について説明する。
コンパレータ１は、入力端子３から供給された図６（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子４から供給された基準電圧＋Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧＋Ｖｒより大きいため、コンパレータ１は、図６（ｂ）に示すハイレベルの信号を、検出信号として出力端子７と、ＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図６（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【０１００】
ＮＭＯＳトランジスタ２１は、オン状態になり、コンパレータ２の出力端子に接続された信号ライン（出力端子８等）の信号レベルをグランドに固定する。
ＯＲ回路３０は、供給されたハイレベルの信号とローレベルの信号とから、論理和をとり、図６（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介してパルス幅制御回路８０に供給する。
【０１０１】
パルス幅制御回路８０にＯＲ回路３０から送られた信号が供給されると、インバータ２４の入力端Ａ６には、ＯＲ回路３０が出力した信号のローレベルからハイレベルに変化する立ち上がりを始点として、抵抗２５とコンデンサ２６の時定数により電圧が上昇する図６（ｅ）に示す波形信号が入力される。インバータ２４は、入力端Ａ６から入力した信号が自己のしきい値電圧を超えるまで、図６（ｆ）に示すようにハイレベルの信号を出力し、入力した信号が自己のしきい値電圧を超えると、ローレベルの信号を出力端Ａ７を介してＡＮＤ回路２７の一方の入力端に供給する。
【０１０２】
ＡＮＤ回路２７は、一方の入力端から図６（ｄ）に示すハイレベルの信号を入力し、他方の入力端から図６（ｆ）に示すハイレベルからローレベルに変化する信号を入力する。そして、ＡＮＤ回路２７は、これらの論理積をとり、図６（ｇ）に示すハイレベルの信号を生成して、出力端Ａ８を介してＡＮＤ回路２８、２９に供給する。
【０１０３】
ＡＮＤ回路２８は、一方の入力端から図６（ｂ）に示すハイレベルの信号を入力し、他方の入力端から図６（ｇ）に示すハイレベルの信号を入力する。そして、これらの論理積をとり、図６（ｉ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ２に供給する。
コンパレータ２は、制御端子を介してこのパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ２は、図６（ｋ）に示すように、ＡＮＤ回路２８からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【０１０４】
一方、ＡＮＤ回路２９が、一方の入力端から図６（ｃ）に示すローレベルの信号が供給され、図６（ｈ）に示すローレベルの信号を生成し、コンパレータ１に供給するため、ＡＭＩ信号からハイレベルの信号を検出しているコンパレータ１は、動作を継続する。
【０１０５】
なお、第１の実施の形態と同様にコンパレータ１が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２１がオン状態となり、コンパレータ２の出力レベルは、グランドに固定されているため受信回路は、本来の動作を損なうことがない。
【０１０６】
（ＡＭＩ信号が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上（Ｔ３２区間）の場合について説明する。
【０１０７】
ＡＭＩ信号が、基準電圧＋Ｖｒより大から、基準電圧＋Ｖｒ以下〜基準電圧−Ｖｒ以上の状態に移行すると、コンパレータ１は、ＡＭＩ信号の電圧が基準電圧＋Ｖｒ以下となるため、図６（ｂ）に示すローレベルの信号を、出力端子７とＮＭＯＳトランジスタ２１のゲートとに供給する。
一方、コンパレータ２は、ＡＭＩ信号の電圧が、依然として基準電圧入力端子５から供給された基準電圧−Ｖｒより大きいため、図６（ｃ）に示すローレベルの信号を、出力端子８等に供給する。
【０１０８】
ＮＭＯＳトランジスタ２１は、ゲートにローレベルの信号が印加されることになり、オフ状態に移行する。これ以降、コンパレータ２の出力端子から出力される信号がこの受信回路の出力端子８を介して出力される。
ＡＮＤ回路２８は、一方の入力端から図６（ｂ）に示すローレベルの信号が供給されるようになるため、図６（ｉ）に示すローレベルの信号を生成し、コンパレータ２に供給することとなる。このため、パワーダウン状態となっていたコンパレータ２は、図６（ｋ）に示すように、動作を再開する。
一方、ＡＮＤ回路２９が、一方の入力端等から図６（ｃ）に示すローレベルの信号が供給され、図６（ｈ）に示すローレベルの信号を生成し、コンパレータ１に供給するため、コンパレータ１は、動作を継続する。
【０１０９】
（ＡＭＩ信号が基準電圧−Ｖｒより小）
次に、入力端子３から入力したＡＭＩ信号の電圧が基準電圧−Ｖｒより小（Ｔ３３区間）の場合について説明する。
【０１１０】
コンパレータ２は、入力端子３から供給された図６（ａ）に示すＡＭＩ信号の電圧を、基準電圧入力端子５から供給された基準電圧−Ｖｒと比較する。この比較の結果、ＡＭＩ信号の電圧が基準電圧−Ｖｒより小さいため、コンパレータ２は、図６（ｃ）に示すハイレベルの信号を、検出信号として出力端子８とＮＭＯＳトランジスタ２０のゲートとに供給する。
一方、コンパレータ１は、ＡＭＩ信号の電圧が、基準電圧入力端子４から供給された基準電圧＋Ｖｒより小さいため、図６（ｂ）に示すローレベルの信号を、出力端子７等に供給する。
【０１１１】
ＮＭＯＳトランジスタ２０は、オン状態になり、コンパレータ１の出力端子に接続された信号ライン（出力端子７等）の信号レベルをグランドに固定する。
ＯＲ回路３０は、図６（ｄ）に示すハイレベルの信号を生成して、出力端Ａ１を介してパルス幅制御回路８０に供給する。パルス幅制御回路８０のＡＮＤ回路２７は、図６（ｇ）に示すハイレベルの信号を生成して、出力端Ａ８を介してＡＮＤ回路２８、２９に供給する。
【０１１２】
ＡＮＤ回路２９は、一方の入力端から図６（ｄ）に示すハイレベルの信号を入力し、他方の入力端から図６（ｆ）に示すハイレベルの信号を入力するため、図６（ｈ）に示すハイレベルの信号を生成し、パワーダウン信号としてコンパレータ１に供給する。
コンパレータ１は、制御端子を介してＡＮＤ回路２９から送られたパワーダウン信号を入力すると、パワーダウン状態に移行する。この結果、コンパレータ１は、図６（ｊ）に示すように、ＡＮＤ回路２９からパワーダウン信号を入力している間、消費電力が抑制されたパワーダウン状態となる。
【０１１３】
一方、ＡＮＤ回路２８が、一方の入力端から図６（ｂ）に示すローレベルの信号が供給され、図６（ｉ）に示すローレベルの信号を生成して、コンパレータ２に供給するため、ＡＭＩ信号から負極性を検出しているコンパレータ２は、動作を継続する。
【０１１４】
なお、コンパレータ２が出力する検出信号がハイレベルである間、ＮＭＯＳトランジスタ２０がオン状態となり、コンパレータ１の出力レベルは、グランドに固定されているため、受信回路は、本来の動作を損なうことがない。
【０１１５】
上記説明したように、この発明の第３の実施の形態に係る受信回路は、第２の実施の形態の構成と異なるパルス幅制御回路から構成されるパワーダウン信号発生回路を使用しても、第１の実施の形態と全く同様の効果が得られる。
【０１１６】
なお、この発明は上記実施の形態に限定されず、種々の変形が可能である。
例えば、パワーダウン信号発生回路１２０のパルス幅制御回路８０を図３に示す回路を使用したが、使用するパルス幅制御回路８０は、これに限定されずに任意であり、ＯＲ回路３０が出力した信号Ａ１の立ち上がりを始点とし、任意のパルス幅を作成することができる回路構成であれば任意に変更可能である。
【０１１７】
【発明の効果】
以上説明したように、この発明によれば、着信待機時のみでなく、通信時にも消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる受信回路の一例を示す回路図である。
【図２】本発明の第１の実施の形態にかかる受信回路の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施の形態にかかる受信回路の一例を示す回路図である。
【図４】本発明の第２の実施の形態にかかる受信回路の動作を説明するためのタイミングチャートである。
【図５】本発明の第３の実施の形態にかかる受信回路の一例を示す回路図である。
【図６】本発明の第３の実施の形態にかかる受信回路の動作を説明するためのタイミングチャートである。
【図７】従来のレシーバ回路の構成を示す図である。
【図８】従来の通信制御用半導体装置の構成を示す図である。
【符号の説明】
１、２                  コンパレータ
３                      ＡＭＩ信号入力端子
４、５                  基準電圧入力端子
７、８                  出力端子
２０、２１              Ｎチャネル型ＭＯＳトランジスタ
２３、２４              インバータ
２５                    抵抗
２６                    容量
２７、２８、２９        ＡＮＤ回路
３０、３１              ＯＲ回路
４０                    エッジ検出回路
５０                    シフトレジスタ
６０                    微分回路
７０                    単安定マルチバイブレータ
８０                    パルス幅制御回路
１００、１１０、１２０  パワーダウン信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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