(57)【特許請求の範囲】
【請求項１】
回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極とを備える半導体装置において、
前記絶縁膜上に形成され、前記柱状電極に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成された電極用導体層と、からなる第１の導体層と、
該第１の導体層の前記電極用導体層上に形成された誘電体層と、
該誘電体層上に設けられた電極用の第２の導体層を備え、
前記第１の導体層の前記電極用導体層と、前記誘電体層および前記第２の導体層と、により形成された容量素子を備えていることを特徴とする半導体装置。
【請求項２】
回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、
前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する２つの電極用導体層と、
該電極用導体層の一方側と他方側との間隙に形成された誘電体層とを備え、
前記隣接する電極用導体層と前記誘電体層により形成された容量素子を備えていることを特徴とする半導体装置。
【請求項３】
回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、
前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する２つの電極用導体層と、
該電極用導体層の各々の上に設けられ、板状の形状を有し、板状の面が互いに隣接する２つの板状電極と、
少なくとも前記隣接する板状電極の一方側と他方側との間隙に形成された誘電体層を備え、
前記隣接する導体層及び板状電極と、前記誘電体層と、により形成された容量素子を備えていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の発明において、前記容量素子の一端および他端に柱状電極が設けられていることを特徴とする半導体装置。
【請求項５】
請求項１乃至３のいずれかに記載の発明において、前記容量素子の周囲を保護膜で覆うことを特徴とする半導体装置。
【請求項６】
請求項１乃至３のいずれかに記載の発明において、前記容量素子の一端および他端が前記接続パッドに接続されていることを特徴とする半導体装置。
【請求項７】
請求項１、２のいずれかに記載の発明において、前記容量素子の一端が前記接続パッドに接続され、他端に柱状電極が設けられていることを特徴とする半導体装置。
【請求項８】
請求項１乃至３のいずれかに記載の発明において、前記容量素子を複数備えていることを特徴とする半導体装置。
【請求項９】
請求項１，２のいずれかに記載の発明において、前記容量素子を複数備え、前記複数の容量素子は、
一端および他端が前記接続パッドに接続されている構成、一端が前記接続パッドに接続され他端に柱状電極が設けられている構成、及び、一端および他端に柱状電極が設けられている構成のうち、少なくとも２種類の構成を備えていることを特徴とする半導体装置。
【請求項１０】
回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、
前記半導体基板の回路素子形成領域上に、前記絶縁膜を介して、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、電極用導体層と、を同時に形成して第１の導体層を形成する工程と、
前記第１の導体層の前記電極用導体層上に誘電体層を形成する工程と、
前記誘電体層上に電極用の第２の導体層を形成して前記回路素子形成領域上に積層して容量素子を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１１】
回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続された複数の柱状電極と、を備える半導体装置の製造方法において、
前記絶縁膜上に、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層の２つの電極用導体層と、を同時に形成する工程と、
前記電極用導体層の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１２】
回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該半導体基板の回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続された複数の柱状電極と、を備える半導体装置の製造方法において、
前記絶縁膜上に、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層の電極用導体層と、を同時に形成する工程と、
前記隣接する電極用導体層の各々の上に、板状の形状を有し、板状の面が互いに隣接する２つの板状電極を形成する工程と、
少なくとも前記板状電極の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１３】
回路素子形成領域を有し、且つ、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、
前記各チップ形成領域の回路素子形成領域上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記接続パッドに接続される配線用導体層と、容量素子形成用導体層と、を同時に形成する工程と、
前記配線用導体層と誘電体層とによって容量素子を形成する工程と、
前記配線用導体層に電気的に接続される柱状電極を形成する工程と、
前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の発明において、前記容量素子を形成する工程は、前記容量素子形成用導体層が、前記絶縁膜上で互いに隣接して形成された２つの導体層からなり、該容量素子形成用導体層と、該容量素子形成用導体層の一方側と他方側との間隙に形成された誘電体層と、により容量素子を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１０乃至１３のいずれかに記載の発明において、
前記容量素子形成工程は、容量素子の周囲を保護膜で覆う工程を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＳＰ（Chip Size Package）構造の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、チップとパッケージのサイズがほぼ等しくなるＣＳＰ構造の半導体装置が知られており、その構造例を図２４に示す。この図に示す半導体装置２０は、保護膜形成、導体層形成、ポスト形成および樹脂封止の各工程からなるパッケージ処理を終えたウエハを個々のチップにダイシングして得られる、所謂ウエハレベルＣＳＰと呼ばれる構造を有している。
すなわち、半導体装置２０は、ウエハ（半導体基板）１の表面（回路面）側にアルミ電極等からなる複数の接続パッド２を有し、この接続パッド２の上面側には各接続パッド２の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション３が形成される。
【０００３】
パッシベーション３の上面側には、各接続パッド２の中央部分が開口するよう保護膜４が形成される。保護膜４は例えばウエハ１の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。
こうして形成される保護膜４上には、各接続パッド２と後述するポスト（柱状電極）６とを電気的に接続する導体層５が形成される。導体層５上の所定箇所には、柱状電極である複数のポスト６が設けられる。ポスト６を覆うように、ウエハ１の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜７が形成される。封止膜７の上端面は切削研磨され、これにより露出するポスト６の端面６ａについては、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理が施される。
【０００４】
【発明が解決しようとする課題】
ところで、Ｂｌｕｅｔｏｏｔｈモジュール等の無線Ｉ／Ｆを具現するトランシーバチップでは、ＰＬＬ回路やＶＣＯ回路あるいはフィルタ回路などのＲＦ機能要素が必須になる。これらＲＦ機能要素を具現するには、容量素子（キャパシタ）等の各種受動素子をウエハ１の回路素子形成領域ＤＡ（図２５参照）に設ける必要がある。
【０００５】
しかしながら、回路素子形成領域ＤＡに容量素子を形成しようとすると、必然的にチップ面積の増大を招致してしまう。上述したＣＳＰ構造による半導体装置２０において、チップ面積が増大すると、１枚のウエハから個片化されるチップの数が少なくなる上、製造歩留りも悪化する、という問題が生じる。
その為、現状ではＲＦ機能要素を具現する各種受動素子をディスクリート部品としてチップに外付けする形態としているが、そのような形態ではＲＦモジュールのダウンサイジング化が難しい、という弊害も派生する。
【０００６】
そこで本発明は、このような事情に鑑みてなされたもので、チップ面積の増大を招くことなく容量素子を搭載することができる半導体装置および半導体装置の製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的の達成するため、請求項１に記載の半導体装置は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極とを備える半導体装置において、前記絶縁膜上に形成され、前記柱状電極に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成された電極用導体層と、からなる第１の導体層と、該第１の導体層の前記電極用導体層上に形成された誘電体層と、該誘電体層上に設けられた電極用の第２の導体層を備え、前記第１の導体層の前記電極用導体層と、前記誘電体層および前記第２の導体層と、により形成された容量素子を備えていることを特徴とする。
【０００８】
請求項２に記載の半導体装置は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、
前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する２つの電極用導体層と、該電極用導体層の一方側と他方側との間隙に形成された誘電体層とを備え、前記隣接する電極用導体層と前記誘電体層により形成された容量素子を備えていることを特徴とする。
【０００９】
請求項３に記載の半導体装置は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、
前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する２つの電極用導体層と、該電極用導体層の各々の上に設けられ、板状の形状を有し、板状の面が互いに隣接する２つの板状電極と、少なくとも前記隣接する板状電極の一方側と他方側との間隙に形成された誘電体層を備え、前記隣接する導体層及び板状電極と、前記誘電体層と、により形成された容量素子を備えていることを特徴とする。
【００１０】
請求項４に記載の半導体装置は、請求項２、３に記載の発明において、前記容量素子の一端および他端に柱状電極が設けられていることを特徴とする。
【００１１】
請求項５に記載の半導体装置は、請求項１乃至３のいずれかに記載の発明において、前記容量素子の周囲を保護膜で覆うことを特徴とする。
【００１２】
請求項６に記載の半導体装置は、請求項１乃至３のいずれかに記載の発明において、前記容量素子の一端および他端が前記接続パッドに接続されていることを特徴とする。
【００１３】
請求項７に記載の半導体装置は、請求項１、２のいずれかに記載の発明において、前記容量素子の一端が前記接続パッドに接続され、他端に柱状電極が設けられていることを特徴とする。
【００１４】
請求項８に記載の半導体装置は、請求項１乃至３のいずれかに記載の発明において、前記容量素子を複数備えていることを特徴とする。
【００１５】
請求項９に記載の半導体装置は、請求項１，２のいずれかに記載の発明において、前記容量素子を複数備え、前記複数の容量素子は、
一端および他端が前記接続パッドに接続されている構成、一端が前記接続パッドに接続され他端に柱状電極が設けられている構成、及び、一端および他端に柱状電極が設けられている構成のうち、少なくとも２種類の構成を備えていることを特徴とする。
【００１６】
請求項１０に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置の製造方法において、
前記半導体基板の回路素子形成領域上に、前記絶縁膜を介して、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、電極用導体層と、を同時に形成して第１の導体層を形成する工程と、前記第１の導体層の前記電極用導体層上に誘電体層を形成する工程と、前記誘電体層上に電極用の第２の導体層を形成して前記回路素子形成領域上に積層して容量素子を形成する工程と、を具備することを特徴とする。
【００１７】
請求項１１に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続された複数の柱状電極と、を備える半導体装置の製造方法において、
前記絶縁膜上に、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層の２つの電極用導体層と、を同時に形成する工程と、前記電極用導体層の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、を具備することを特徴とする。
【００１８】
請求項１２に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該半導体基板の回路素子形成領域上に形成された絶縁膜と、前記接続パッドに接続された複数の柱状電極と、を備える半導体装置の製造方法において、
前記絶縁膜上に、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、所定の間隙を隔てて互いに隣接する一方側の導体層と他方側の導体層の電極用導体層と、を同時に形成する工程と、前記隣接する電極用導体層の各々の上に、板状の形状を有し、板状の面が互いに隣接する２つの板状電極を形成する工程と、少なくとも前記板状電極の一方側と他方側との間隙に誘電体層を設けて前記回路素子形成領域上に平面的に容量素子を形成する工程と、を具備することを特徴とする。
【００１９】
請求項１３に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、前記各チップ形成領域の回路素子形成領域上に絶縁膜を形成する工程と、前記絶縁膜上に、前記接続パッドに接続される配線用導体層と、容量素子形成用導体層と、を同時に形成する工程と、前記配線用導体層と誘電体層とによって容量素子を形成する工程と、前記配線用導体層に電気的に接続される柱状電極を形成する工程と、前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、を具備することを特徴とする。
【００２０】
請求項１４に記載の半導体装置の製造方法は、請求項１３に記載の発明において、前記容量素子を形成する工程は、前記容量素子形成用導体層が、前記絶縁膜上で互いに隣接して形成された２つの導体層からなり、該容量素子形成用導体層と、該容量素子形成用導体層の一方側と他方側との間隙に形成された誘電体層と、により容量素子を形成する工程を備えることを特徴とする。
【００２１】
請求項１５に記載の半導体装置の製造方法は、請求項１０乃至１３のいずれかに記載の発明において、前記容量素子形成工程は、容量素子の周囲を保護膜で覆う工程を具備することを特徴とする半導体装置の製造方法。
【００２２】
本発明では、回路素子形成領域上に第１の導体層、誘電体層および第２の導体層とを積層してチップ内部に積層して容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。
また、本発明では、回路素子形成領域上で誘電体層を導体層で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。
さらに、本発明では、回路素子形成領域上で誘電体層を導体層および柱状電極で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。
【００２３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
（１）第１の実施形態
図１〜図１０は、第１の実施形態による半導体装置２０の構造およびその製造工程を説明する為の断面図である。これらの図において前述した従来例（図２４参照）と共通する部分には同一の番号を付し、その説明を省略する。
第１の実施形態による半導体装置２０が前述した従来例（図２４参照）と相違する点は、下面が接続パッド２に接続される導体層５（以下、第１の導体層５と記す）と上面にポスト６が形成される導体層１０（以下、第２の導体層１０と記す）との間に誘電体層８を設けて容量素子（キャパシタ）を形成し、その容量素子の周囲を保護膜９（以下、第２の保護膜９）にて覆い、電気的に絶縁させる構造にしたことにある。
【００２４】
このような構造によって形成される容量素子は、誘電体層８を形成する誘電体の比誘電率、厚さおよび面積でその容量が決る。誘電体層８を形成する誘電体としては、例えばチタン酸バリウム、チタン酸タンタル等が用いられる。
また、回路素子形成領域ＤＡ上に積層して形成される容量素子は、各種態様で配置でき、例えば大容量の容量素子を設ける場合には図２（イ）に図示するように誘電体層８の面積を広げる態様とし、また複数の容量素子を設ける場合には図２（ロ）に図示する態様にする。
【００２５】
次に、図３〜図１０を参照して、上記構造による半導体装置２０の製造工程について説明する。第１の実施形態による製造工程では、先ず図３に図示する通り、ウエハ１の回路面側に設けられたアルミ電極等からなる複数の接続パッド２の上面側に、それぞれ各接続パッド２の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション３を形成する。この後、パッシベーション３の上面側に各接続パッド２の中央部分が開口するよう保護膜４（以下、第１の保護膜４と記す）を形成する。
【００２６】
この第１の保護膜４は、例えばウエハ１の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。保護膜４は、ポリイミド系樹脂材を塗布してスピンコートする手法の他、スキージを用いる印刷法やノズルからのインク吐出による塗布法を用いることが可能であり、保護膜材料としてもポリイミド系樹脂材に限らず、エポキシ系樹脂材やＰＢＯ（ベンザオキシドール系）等を用いても良い。
【００２７】
次に、図４および図５に図示するように、保護膜４に形成された開口部を介して露出される接続パッド２上に第１の導体層５を形成する。第１の導体層５は保護膜４の全面にＵＢＭスパッタ処理等によりＵＢＭ層（図示略）を堆積し、この後、導体層用のフォトレジスト塗布硬化させ、フォトリソグラフィ技術により所定形状の開口を有するパターニングを施した後、このレジストによって開口された部分に電解メッキを施すことで形成される。
第１の導体層５を形成する手法としては、これ以外に無電解メッキ方法を用いることもできる。配線材料としては、良好な導電特性を備える銅、アルミおよび金あるいはこれらの合金を用いる。
【００２８】
第１の導体層５を形成した後には、第１の導体層５上の所定箇所に誘電体層８を形成する。誘電体層８は、例えばレジストでパターン形成した後、誘電体材料をスパッタリングで所定厚まで堆積させて層成する。そして、誘電体層８を形成した後には、図６に図示するように、誘電体層８を他層と電気的に絶縁させると共に、第２の導体層１０が設けられる部分や、ダイシングカットされる部分を開口するよう第２の保護膜９を形成する。
第２の保護膜９は、前述した第１の保護膜４と同様、例えばウエハ１の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。
【００２９】
次いで、第２の保護膜９が形成されると、図７に図示するように、第２の保護膜９に形成された開口部を介して露出される第１の導体層５と電気的に接続する一方、誘電体層８の上面側に電気的に接続する第２の導体層１０を形成する。第２の導体層１０は、前述した第１の導体層５と同様、レジストでパターン形成した後に電解メッキを施すことで形成される。第２の導体層１０を形成した後は、図８に図示するように、各導体層１０上の所定箇所にポスト６を設ける。
【００３０】
ポスト６は、例えば１００〜１５０μｍ程度の厚さでポスト形成用のフォトレジストを塗布硬化させた上、第２の導体層１０の所定箇所を露出する開口部を形成し、この開口部内に電解メッキを施すことで形成される。
ポスト６を形成する手法としては、これ以外に無電解メッキ方法やスタッドバンプ法を用いることもできる。ポスト材料は、良好な導電特性を備える銅、ハンダ、金あるいはニッケル等を用いる。なお、ポスト形成材料としてはんだを用いる場合は、この後リフロー処理を施す事により球状の電極を形成することも出来る。また、はんだを用いてポスト６を形成する場合には、上記の他に印刷法を用いることもできる。
【００３１】
こうして、図８に図示した構造が形成された後は、図９に図示するように、ポスト６を覆うように、ウエハ１の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜７を形成する。封止膜７は、環境変化に対応する信頼性を確保する上で、好ましくは上述した第１の保護膜４や第２の保護膜９と主成分が実質的に同一な樹脂材とする。なお、封止膜７を形成する手法としては、上記モールド法の他に、印刷法、浸漬法、スピンコート法、ダイコート法を用いることもできる。
【００３２】
ポスト６の樹脂封止後には、図１０に示すように、封止膜７の上端面を切削研磨してポスト６の端面６ａを露出させ、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理を施す。この後、予め定められたカットラインＣＬに沿ってダイシングを施してウエハ１をチップに個片化する。これにより、図１に図示した構造の半導体装置２０が生成される。
【００３３】
さて、このような構造を有する半導体装置２０では、第１の導体層５、誘電体層８および第２の導体層１０とを積層して立体的に容量素子を形成しているので、第２の導体層再配線１０およびポスト６の配置態様に応じて容量素子を様々な形態で集積回路（ＬＳＩ）に接続し得る。
その具体例を、図１１〜図１４を参照して説明する。これらの図は、半導体装置２０における第２の導体層１０およびポスト６の配置態様に応じた容量素子の接続形態と、それに対応する等価回路を図示している。
【００３４】
図１１は第１の導体層５、誘電体層８および第２の導体層１０を積層してなる容量素子の一端および他端を外部に引出さず、接続パッド２−２，２−３を介してウエハ１に接続する形態を図示している。
図１２はウエハ１と接続する接続パッド２−１，２−２に容量素子の一端を接続し、他端を端子Ｔ１，Ｔ２に接続する形態を図示している。
図１３は並列的に設けた両容量素子の一端を接続パッド２−２に接続し、各他端を端子Ｔ２，Ｔ３にそれぞれ接続する形態を図示している。
図１４はウエハ１に接続する各接続パッド２−１〜２−３の内、接続パッド２−２に容量素子の一端を接続し、他端を端子Ｔ２に接続する形態を図示している。
【００３５】
以上のように、第１の実施形態によれば、回路素子形成領域ＤＡ上に第１の導体層５、誘電体層８および第２の導体層１０とを積層して立体的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。また、回路素子形成領域ＤＡ上に複数の容量素子を設ける場合に、図１１〜図１４に示した容量素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。
【００３６】
すなわち、第１の実施形態によれば、第２の導体層１０およびポスト６の配置態様に応じて容量素子を様々な形態で集積回路（ＬＳＩ）に接続し得るので、チップ面積のダウンサイジング化は勿論、Ｂｌｕｅｔｏｏｔｈモジュールに適用した場合には従来、必要とされていた外付け容量素子を内蔵できるから、モジュールのダウンサイジング化にも寄与することができる。
【００３７】
なお、上述した第１の実施形態では、誘電体層８を単層としたが、これに限らず誘電体層８と第２の導体層１０とを交互に積み重ねた複層構造にて複数の容量素子を形成しても良い。その場合、交互に積み重ねた複数の第２の導体層１０のパターンにより複数の容量素子を並列接続したり、直列接続することができる。また、第１の実施形態では、説明の簡略化を図る為、単に第１の導体層５、誘電体層８および第２の導体層１０とを積層した容量素子としたが、実際にはその容量素子が他の導体層に与える影響、すなわち、浮遊容量や寄生容量を抑えるために、例えば、導体層５または導体層１０と同一平面の近傍位置に、導体層５または導体層１０と同じ材料よりなる、グランド層を設ける態様としても良い。
さらに、第１の実施形態では、誘電体層８を設けて容量素子を形成するようにしたが、これに替えて、例えば第２の保護膜９に誘電体材料を混入させて誘電体層８を兼ねるようにしても良い。
【００３８】
（２）第２の実施形態
図１５〜図１８は、第２の実施形態による半導体装置２０の構造およびその製造工程を説明する為の断面図である。これらの図において上述した第１の実施形態（図１参照）と共通する部分には同一の番号を付し、その説明を省略する。
上述した第１の実施形態では、第１の導体層５、誘電体層８および第２の導体層１０とを積層して立体的に容量素子を形成したのに対し、第２の実施形態では図１５に図示するように、第１の保護膜４上で互いに隣接するよう配置された導体層５の一方側と他方側との間隙に誘電体層８を形成する。つまり、誘電体層８を導体層５で挟み込んで平面的に容量素子を形成する構造としている。
【００３９】
上記構造により形成される容量素子は、第１の実施形態と同様、誘電体層８を形成する誘電体の比誘電率、厚さおよび面積でその容量が決る。誘電体層８を形成する誘電体としては、例えばチタン酸バリウム、チタン酸タンタル等が用いられる。
また、こうして回路素子形成領域ＤＡ上に平面的に形成される容量素子は、各種態様で配置でき、例えば大容量の容量素子を設ける場合には図１６（イ）に図示する態様に、また複数の容量素子を設ける場合には図１６（ロ）に図示する態様にする。
【００４０】
次に、図１７〜図１８を参照して、第２の実施形態による半導体装置２０の製造工程について説明する。第２の実施形態による製造工程が上述した第１の実施形態と異なる点は、第１の保護膜４上で互いに隣接するよう配置された導体層５の一方側と他方側との間隙に誘電体層８を形成した後に第２の保護膜９を設けることにある。
すなわち、第２の実施形態による製造工程では、第１の実施形態と同様、ウエハ１の回路面側に設けられたアルミ電極等からなる複数の接続パッド２の上面側に、それぞれ各接続パッド２の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション３を形成した後、このパッシベーション３の上面側に各接続パッド２の中央部分が開口するよう第１の保護膜４を形成する。
【００４１】
第１の保護膜４を形成したら、図１７に図示するように、第１の保護膜４に形成された開口部を介して露出される接続パッド２上に導体層５を形成する。導体層５は保護膜４の全面にＵＢＭスパッタ処理等によりＵＢＭ層（図示略）を堆積し、この後、導体層用のフォトレジスト塗布硬化させ、フォトリソグラフィ技術により所定形状の開口を有するパターニングを施した後、レジストによって開口された部分に電解メッキを施すことで形成される。この際、第１の保護膜４上の所定位置には誘電体層８を設けるための開口部（間隙）が形成される。
【００４２】
導体層５を形成した後には、図１７に示すように、第１の保護膜４上に設けられた開口部（間隙）に誘電体層８を形成する。誘電体層８は、例えばレジストでパターン形成した後、誘電体材料をスパッタリングで所定厚まで堆積させて層成する。
そして、誘電体層８を形成した後には、図１８に図示するように、誘電体層８を電気的に絶縁すべく第２の保護膜９を形成し、続いて第２の保護膜９に形成された開口部を介して露出される導体層５と電気的に接続するポスト６を設ける。
【００４３】
この後、ポスト６を覆うように、ウエハ１の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜７を形成する。封止膜７を形成した後は、封止膜７の上端面を切削研磨してポスト６の端面６ａを露出させ、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理を施す。次いで、予め定められたカットラインに沿ってダイシングを施してウエハ１をチップに個片化することによって、図１５に図示した構造の半導体装置２０が得られる。
【００４４】
このような構造を有する半導体装置２０では、誘電体層８を導体層５で挟み込んで平面的に容量素子を形成しているので、導体層５およびポスト６の配置態様に応じて容量素子を様々な形態で集積回路（ＬＳＩ）に接続し得る。
その具体例を、図１９〜図２１を参照して説明する。これらの図は、半導体装置２０における導体層５およびポスト６の配置態様に応じた容量素子の接続形態と、それに対応する等価回路を図示している。
【００４５】
図１９は誘電体層８を導体層５で挟み込んで形成した容量素子の一端および他端をウエハ１に接続させずに外部へ引出す形態、つまり、予備的に用いる容量素子をチップ搭載した形態を図示している。
図２０は容量素子の一端および他端を外部に引出さず、直接的に接続パッド２−１，２−２を介してウエハ１に接続する形態を図示している。
図２１はウエハ１と接続する接続パッド２−１，２−２に容量素子を並列接続する形態、つまり、補助的に用いる容量素子をチップ搭載した形態を図示している。
【００４６】
以上のように、第２の実施形態によれば、回路素子形成領域ＤＡ上で誘電体層８を導体層５で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を搭載することが可能になる。
また、第２の実施形態によれば、平面的に容量素子を形成するから、立体的に容量素子を形成する第１の実施形態よりもプロセスの簡略化を図ることもできる。  また、回路素子形成領域ＤＡ上に複数の容量素子を設ける場合に、図１９〜図２１に示した容量素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。
【００４７】
すなわち、第２の実施形態では、導体層５およびポスト６の配置態様に応じて容量素子を様々な形態で集積回路（ＬＳＩ）に接続し得るので、チップ面積のダウンサイジング化は勿論、Ｂｌｕｅｔｏｏｔｈモジュールに適用した場合には従来、必要とされていた外付け容量素子を内蔵できるから、モジュールのダウンサイジング化にも寄与することができる。
【００４８】
なお、第２の実施形態では、説明の簡略化を図る為、単に誘電体層８を第１の導体層５で挟み込んだ容量素子としたが、実際にはその容量素子が他の導体層に与える影響、すなわち、浮遊容量や寄生容量を抑えるために、例えば、導体層５と同一平面の近傍位置に、導体層５と同じ材料よりなる、グランド層を設ける態様としても良い。
【００４９】
（３）第３の実施形態
次に、図２２を参照して第３の実施形態について説明する。図２２は、第３の実施形態による半導体装置２０の構造を示す断面図であり、この図において上述した第２の実施形態（図１５参照）と共通する部分には同一の番号を付し、その説明を省略する。
【００５０】
上述した第２の実施形態では、誘電体層８を第１の導体層５で挟み込んで平面的に容量素子を形成したのに対し、第３の実施形態では図２２に図示するように、第１の保護膜４上で互いに隣接するよう配置された第１の導体層５およびポスト６の一方側と他方側との間隙に誘電体層８を形成する。
つまり、誘電体層８を第１の導体層５およびポスト６で挟み込んで平面的に容量素子を形成するようになっている。この場合、誘電体層８を挟み込むポスト６は、角柱状もしくは平面視直方形をなす板状に形成する。なお、誘電体層８を板状のポスト６のみで挟み込むようにしてもよい。
【００５１】
上述した構造にて形成される容量素子は、第２の実施形態と同様、誘電体層８を形成する誘電体の比誘電率、厚さおよび面積でその容量が決り、誘電体層８を形成する誘電体としては例えばチタン酸バリウム、チタン酸タンタル等が用いられる。
こうして平面的に形成される容量素子は、誘電体層８を挟み込むポスト６の形状に応じて各種態様でチップ上に配置できる。例えば、ポスト６を平面視直方形をなす板状に形成した場合には図２３（イ）に図示する態様で容量素子をチップ上に配置することになる。
【００５２】
また、図２３（ロ）に図示するように、板状のポスト６をチップ周縁に敷設する態様にすることも可能であり、このようにすることで誘電体層８の面積をより大きくすることができるため、大容量の容量素子を形成し得る。
このような構造を有する半導体装置２０では、誘電体層８を導体層５およびポスト６で挟み込んで平面的に容量素子を形成しているので、図示は省略したが、前記第２の実施形態と同様に、容量素子を様々な形態で集積回路（ＬＳＩ）に接続し得る。
また、回路素子形成領域ＤＡ上に複数の容量素子を設ける場合に、これらの各種形態が混在して設けられるようにしてもよいことは、いうまでもない。
【００５３】
以上のように、第３の実施形態によれば、回路素子形成領域ＤＡ上で誘電体層８を第１の導体層５およびポスト６で挟み込んで平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく、前記第２の実施形態の場合より大きな容量素子を搭載することが可能になる。
なお、上述した各実施形態に基づき、回路素子形成領域ＤＡ上に複数の容量素子を設ける場合に、各実施形態における容量素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。
【００５４】
【発明の効果】
請求項１および請求項１０に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に形成され、前記柱状電極に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成された電極用導体層と、からなる第１の導体層と該第１の導体層の前記電極用導体層上に形成された誘電体層と該誘電体層上に設けられた電極用の第２の導体層とにより形成された容量素子を備えて、回路素子形成領域上に積層して容量素子を形成するようにしたので、チップ面積の増大を招くことなく容量素子を形成し、搭載することができる。
請求項２および請求項１１に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する２つの電極用導体層と該電極用導体層の一方側と他方側との間隙に形成された誘電体層とにより形成された容量素子を備えて、回路素子形成領域上に平面的に容量素子を形成するようにしたので、チップ面積の増大を招くことなく、簡単な製造工程で、容量素子を形成し、搭載することができる。
請求項３および請求項１２に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記接続パッドに電気的に接続される複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に形成され、前記柱状電極に電気的に接続されるとともに前記接続パッドに接続される配線用導体層と、前記配線用導体層と同材料で同層に形成され、互いに隣接する２つの電極用導体層、及び、該電極用導体層の各々の上に設けられ、板状の形状を有し、板状の面が互いに隣接する２つの板状電極と、少なくとも前記隣接板状電極の一方側と他方側との間隙に形成された誘電体層とにより容量素子を形成するようにしたので、チップ面積の増大を招くことなく、大容量の容量素子を形成し、搭載することができる。
請求項４〜９に記載の発明によれば、回路素子形成領域上に絶縁膜を介して設けられる容量素子を、回路素子形成領域の集積回路に対して様々な形態で接続し得るので、チップ面積の縮小、及びモジュール面積の縮小をを行うことができる。
請求項１３〜１５に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板の回路素子形成領域上に、絶縁膜を介して、導体層と誘電体層による容量素子を形成し、前記複数の接続パッドに接続された、少なくとも１つの柱状電極を形成した後、チップ形成領域に分断して複数のチップを形成するようにしたので、回路素子形成領域上に、絶縁膜を介して容量素子を搭載した複数のチップを、まとめて形成することができる。
【図面の簡単な説明】
【図１】第１の実施形態による半導体装置２０の構造を示す断面図である。
【図２】容量素子に配置形態を説明するための平面図である。
【図３】第１の実施形態による半導体装置の製造工程を説明する為の断面図である。
【図４】図３に続く半導体装置の製造工程を説明する為の断面図である。
【図５】図４に続く半導体装置の製造工程を説明する為の断面図である。
【図６】図５に続く半導体装置の製造工程を説明する為の断面図である。
【図７】図６に続く半導体装置の製造工程を説明する為の断面図である。
【図８】図８に続く半導体装置の製造工程を説明する為の断面図である。
【図９】図９に続く半導体装置の製造工程を説明する為の断面図である。
【図１０】図９に続く半導体装置の製造工程を説明する為の断面図であり、個片化された半導体装置２０の完成状態を示すものである。
【図１１】容量素子の接続態様を説明するための図である。
【図１２】容量素子の接続態様を説明するための図である。
【図１３】容量素子の接続態様を説明するための図である。
【図１４】容量素子の接続態様を説明するための図である。
【図１５】第２の実施形態による半導体装置２０の構造を示す断面図である。
【図１６】容量素子に配置形態を説明するための平面図である。
【図１７】第１の実施形態による半導体装置の製造工程を説明する為の断面図である。
【図１８】図１７に続く半導体装置の製造工程を説明する為の断面図である。
【図１９】容量素子の接続態様を説明するための図である。
【図２０】容量素子の接続態様を説明するための図である。
【図２１】容量素子の接続態様を説明するための図である。
【図２２】第３の実施形態による半導体装置２０の構造を示す断面図である。
【図２３】容量素子に配置形態を説明するための平面図である。
【図２４】従来例による半導体装置２０の構造を示す断面図である。
【図２５】ウエハ１の回路素子形成領域ＤＡを示す平面図である。
【符号の説明】
１  ウエハ（半導体基板）
２  接続パッド
３  パッシベーション
４  保護膜
５  第１の導電層
６  ポスト（柱状電極）
７  封止膜
８  誘電体層
９  保護膜
１０  第２の導電層
２０  半導体装置
【図１】
0003540728.tif 000002
【図２】
0003540728.tif 000003
【図３】
0003540728.tif 000004
【図４】
0003540728.tif 000005
【図５】
0003540728.tif 000006
【図６】
0003540728.tif 000007
【図７】
0003540728.tif 000008
【図８】
0003540728.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003540728.tif 000014
【図１４】
0003540728.tif 000015
【図１５】
0003540728.tif 000016
【図１６】
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【図１７】
0003540728.tif 000018
【図１８】
0003540728.tif 000019
【図１９】
0003540728.tif 000020
【図２０】
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【図２１】
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【図２２】
0003540728.tif 000023
【図２３】
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【図２４】
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【図２５】
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