(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上部表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第１のゲートと、
前記第１のゲート上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第２のゲートと、
前記第１のゲートの両側の前記半導体基板内に形成されたソースおよびドレイン領域と、
前記第１のゲートの下に位置する前記半導体基板の一領域に設けられ、前記半導体基板中においてデータ読み出し電圧が記憶装置に印加されたときに形成される空乏層の深さよりも深く、データ書き込み電圧が記憶装置に印加されたときに形成される空乏層の深さよりも浅い領域に不純物濃度のピークを有するダメージ層と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の上部表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第１のゲートと、
前記第１のゲート上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第２のゲートと、
前記第１のゲートの両側の前記半導体基板内に形成されたソースおよびドレイン領域と、
前記第１のゲートの下に位置する前記半導体基板の一領域に設けられ、前記半導体基板中においてデータ読み出し電圧が記憶装置に印加されたときに形成される空乏層の深さよりも深く、データ書き込み電圧が記憶装置に印加されたときに形成される空乏層の深さよりも浅い領域に不純物濃度のピークを有するダメージ層とを具備し、
前記ダメージ層は前記半導体基板から前記第１のゲートに注入される電荷の量を制御することを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板と、
前記半導体基板の上部表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第１のゲートと、
前記第１のゲート上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第２のゲートと、
前記第２のゲートをマスクとして使用して前記半導体基板に自己整合的に形成されたソースおよびドレイン領域と、
前記第１のゲートの下に位置する前記半導体基板の一領域に設けられ、前記半導体基板中においてデータ読み出し電圧が記憶装置に印加されたときに形成される空乏層の深さよりも深く、データ書き込み電圧が記憶装置に印加されたときに形成される空乏層の深さよりも浅い領域に不純物濃度のピークを有するダメージ層と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板の上部表面上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた第１のゲートと、
前記第１のゲート上に設けられた絶縁膜と、
前記絶縁膜上に設けられた第２のゲートと、
前記第２のゲートをマスクとして使用して前記半導体基板に自己整合的に形成されたソースおよびドレイン領域と、
前記第１のゲートの下に位置する前記半導体基板の一領域に設けられ、前記半導体基板中においてデータ読み出し電圧が記憶装置に印加されたときに形成される空乏層の深さよりも深く、データ書き込み電圧が記憶装置に印加されたときに形成される空乏層の深さよりも浅い領域に不純物濃度のピークを有するダメージ層とを具備し、
前記ダメージ層は前記半導体基板から前記第１のゲートに注入される電荷の量を制御することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、電気的にデ−タの書き込み、消去が可能な不揮発性半導体記憶装置に関するもので、特に書き込みをトンネル電流によって行う不揮発性半導体記憶装置に使用されるものである。
【０００２】
【従来の技術】
図６は、従来の不揮発性半導体記憶装置を示す断面図である。Ｎ型シリコン基板１の表面にはＰ型のウェル層２が形成される。次に、このＰ型のウェル層２の表面には素子分離領域３が形成される。この後、前記Ｐ型のウェル層２の表面にはゲ−ト絶縁膜４が形成される。このゲ−ト絶縁膜４の上には第１の多結晶シリコン層５ａが堆積され、この多結晶シリコン層５ａにはリン拡散が行われることによりリンが添加される。次に、前記第１の多結晶シリコン層５ａの上にはＯＮＯ膜６が堆積される。このＯＮＯ膜６は、三層構造とされており、第１層が酸化膜、第２層が窒化膜、第３層が酸化膜により構成されている。この後、前記ＯＮＯ膜６の上には第２の多結晶シリコン層７ａが堆積され、この多結晶シリコン層７ａにはリン拡散が行われることによりリンが添加される。
【０００３】
次に、前記第１、第２の多結晶シリコン層５ａ、７ａ及びＯＮＯ膜６はリソグラフィ法によって加工される。これにより、前記ゲ−ト絶縁膜４の上にはフロ−ティングゲ−ト５が形成され、このフロ−ティングゲ−ト５の上にはＯＮＯ膜６を介してコントロ−ルゲ−ト７が形成される。この後、このコントロ−ルゲ−ト７及び素子分離領域４をマスクとしてイオン注入されることにより、Ｐ型のウェル層２にはソ−ス・ドレイン領域のＮ型拡散層８が形成される。次に、前記フロ−ティングゲ−ト５の側面およびコントロ−ルゲ−ト７の側面、上面には絶縁膜９が設けられる。
【０００４】
上記従来の不揮発性半導体記憶装置にデ−タを書き込む場合について、以下に説明する。
従来の不揮発性半導体記憶装置では、Ｐ型のウェル層２及びソ−ス・ドレイン領域のＮ型拡散層８を接地した状態で、コントロ−ルゲ−ト７に正のプログラム電圧Ｖｐｐｗ  が印加される。この際、フロ−ティングゲ−ト５及びコントロ−ルゲ−ト７により形成されるキャパシタの容量ＣＦＣと、フロ−ティングゲ−ト５及びＰ型のウェル層２により形成されるキャパシタの容量ＣＦＷとが生じる。これらの容量ＣＦＣ、ＣＦＷによって、前記プログラム電圧Ｖｐｐｗ  は、フロ−ティングゲ−ト５及びコントロ−ルゲ−ト７の間の下記式（１）に示す電圧ＶＦＣと、フロ−ティングゲ−ト５及びＰ型のウェル層２の間の下記式（２）に示す電圧ＶＦＷとに分割される。これにより、ゲ−ト絶縁膜４に前記電圧ＶＦＷが印加されるため、フロ−ティングゲ−ト５の下におけるＰ型のウェル層２の表面にはＮ型の反転層が形成される。そして、ソ−ス領域とドレイン領域とは同電位となり、ソ−ス・ドレイン領域のＮ型拡散層８が接地されているため、前記Ｎ型の反転層は接地電位とされる。この結果、見掛け上は、Ｎ型シリコン基板１上に絶縁膜４を介して形成されたゲ−ト５に正の電圧を印加したことになる。
【０００５】
したがって、ゲ−ト絶縁膜４の膜厚をＴＯＸとすると、下記式（３）に示す電流密度Ｊの電流がフロ−ティングゲ−ト５に流れる。これにより、このフロ−ティングゲ−ト５に電子が注入され、デ−タが書き込まれる。この際、前記デ−タが書き込まれたトランジスタのしきい値は許容範囲内に抑えられていなければならない。
【０００６】
ＶＦＣ＝ＣＦＷ・Ｖｐｐｗ  ／（ＣＦＣ＋ＣＦＷ）…（１）
ＶＦＷ＝ＣＦＣ・Ｖｐｐｗ  ／（ＣＦＣ＋ＣＦＷ）…（２）
Ｊ＝α（ＶＦＷ／ＴＯＸ）２  ・ｅｘｐ（−β・ＴＯＸ／ＶＦＷ）…（３）
尚、前記α及びβは比例定数である。
【０００７】
【発明が解決しようとする課題】
ところで、上記従来の不揮発性半導体記憶装置におけるフロ−ティングゲ−ト５に、上記式（３）で決まる電流密度Ｊの電流を注入する場合、上記式（３）からＶＦＷ／ＴＯＸの小さな変化が電流密度Ｊの大きな変化につながることがわかる。すなわち、製造プロセスのゆらぎなどによって前記ＶＦＷ／ＴＯＸが変化するため、ゲ−ト絶縁膜４にかかるかかる電界が変化し、フロ−ティングゲ−ト５に注入される電流にばらつきが生じる。これにより、トランジスタのしきい値が変化し、具体的には、フロ−ティングゲ−ト５に注入される電子の量が多いほど、前記しきい値は正側に大きくなる。この結果、書き込み後のしきい値を許容範囲内に制御することが困難である。
【０００８】
つまり、図７に示すように、書き込み時にゲ−ト絶縁膜にかかる電界Ｅ（＝ＶＦＷ／ＴＯＸ）の最小値１０ａと最大値１０ｂとの幅が小さくても、フロ−ティングゲ−トに注入される電流Ｉの幅は大きなものとなる。このため、上記従来の不揮発性半導体記憶装置では、図８に示すように、書き込み後のしきい値の分布が広がり、このしきい値が許容範囲外の不揮発性半導体記憶装置が多数発生し、歩留まりが悪かった。
【０００９】
この発明は上記のような事情を考慮してなされたものであり、その目的は、書き込み後のしきい値を許容範囲内に容易に抑えることが可能な不揮発性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は、上記課題を解決するため、半導体基板と、前記半導体基板の上部表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第１のゲートと、前記第１のゲート上に設けられた絶縁膜と、前記絶縁膜上に設けられた第２のゲートと、前記第１のゲートの両側の前記半導体基板内に形成されたソースおよびドレイン領域と、前記第１のゲートの下に位置する前記半導体基板の一領域に設けられ、前記半導体基板中においてデータ読み出し電圧が記憶装置に印加されたときに形成される空乏層の深さよりも深く、データ書き込み電圧が記憶装置に印加されたときに形成される空乏層の深さよりも浅い領域に不純物濃度のピークを有するダメージ層とを具備している。
また、この発明は、半導体基板と、前記半導体基板の上部表面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第１のゲートと、前記第１のゲート上に設けられた絶縁膜と、前記絶縁膜上に設けられた第２のゲートと、前記第１のゲートの両側の前記半導体基板内に形成されたソースおよびドレイン領域と、前記第１のゲートの下に位置する前記半導体基板の一領域に設けられ、前記半導体基板中においてデータ読み出し電圧が記憶装置に印加されたときに形成される空乏層の深さよりも深く、データ書き込み電圧が記憶装置に印加されたときに形成される空乏層の深さよりも浅い領域に不純物濃度のピークを有するダメージ層とを具備し、前記ダメージ層は前記半導体基板から前記第１のゲート内に注入される電荷の量を制御する。
【００１１】
【作用】
この発明は、半導体基板の内部の領域において、読み出し時の電圧が印加されたときに伸びる空乏層内には含まれず、書き込み時の電圧が印加されたときに伸びる空乏層内に含まれる領域に、密度分布の極大値が位置するようにダメ−ジ層を形成している。したがって、書き込み時の空乏層内に含まれる領域にダメ−ジ層を形成することにより、製造プロセスのゆらぎなどによって書き込み時にゲ−ト絶縁膜にかかる電界が増加しても、第１のゲートに注入される電流Ｉを所定の値に抑えることができる。この結果、書き込み後のしきい値を許容範囲内に容易に抑えることができる。また、前記ダメ−ジ層を読み出し時の空乏層には含まれない領域に形成することにより、デ−タを読み出す際、この発明の不揮発性半導体記憶装置は前記ダメ−ジ層の影響を受けることがない。
【００１２】
【実施例】
以下、図面を参照してこの発明の一実施例について説明する。
図１乃至図３は、この発明の実施例による不揮発性半導体記憶装置の製造方法を示す断面図である。先ず、図２に示すように、Ｎ型シリコン基板１１の表面上には温度が９５０℃の水素燃焼酸化により厚さが１０００オングストロ−ム程度の図示せぬシリコン酸化膜が形成される。この後、前記Ｎ型シリコン基板１１には加速エネルギ−が１５０ｋｅＶ、ド−ズ量が１×１０１３ｃｍ−２でボロンがイオン注入される。次に、前記Ｎ型シリコン基板１１は、温度が１２００℃で２０時間、Ｎ２  雰囲気により加熱される。これによって、Ｎ型シリコン基板１１の表面にはＰ型のウェル層１２が形成される。
【００１３】
この後、前記シリコン酸化膜は  Ｂｕｆｆｅｒｅｄ  ＨＦ溶液により剥離される。次に、前記Ｎ型シリコン基板１１の表面上にはＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により素子分離領域１３が形成される。
【００１４】
次に、図３に示すように、前記Ｎ型シリコン基板１１の表面において素子領域１１ａが露出される。この後、前記素子分離領域１３をマスクとしてＡｒがイオン注入されることにより、Ｎ型シリコン基板１１のＰ型のウェル層１２にはダメ−ジ層１４が形成される。このダメ−ジ層１４は、Ｐ型のウェル層１２において、読み出し時の電圧が印加されたときに伸びる空乏層の深さより深く、且つ書き込み時の電圧が印加されたときに伸びる空乏層の深さより浅い領域にＡｒイオンの分布のピ−クがくるような位置に形成される。即ち、Ｎ型シリコン基板１１の内部の領域であって、読み出し時の空乏層内には含まれず、書き込み時の空乏層内に含まれる領域に、ダメ−ジ層１４の密度分布の極大値が位置するように形成される。この際、前記イオン注入の条件は、加速エネルギ−が前記領域にＡｒイオンの分布のピ−クがくるようなエネルギ−とされ、ド−ズ量が５×１０１５ｃｍ−２以上とされる。
【００１５】
この後、前記Ｎ型シリコン基板１１の表面の素子領域１１ａには温度が８００℃で、ＨＣｌとＯ２  の混合雰囲気により厚さが１００オングストロ−ム程度のゲ−ト絶縁膜１５が形成される。
【００１６】
次に、図１に示すように、前記ゲ−ト絶縁膜１５及び素子分離領域１３の上にはＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により厚さが２０００オングストロ−ム程度の第１の多結晶シリコン層１６ａが堆積される。この後、温度が８５０℃、ＰＯＣｌ３  雰囲気中で３０分間、加熱されることにより、第１の多結晶シリコン層１６ａにはリンが添加される。
【００１７】
この後、前記多結晶シリコン層１６ａの上には三層構造のＯＮＯ膜１７が形成される。すなわち、多結晶シリコン層１６ａの上には、温度が１０００℃、Ｎ２  、ＨＣｌ、Ｏ２  の混合雰囲気中で加熱されることにより、厚さが１５０オングストロ−ム程度のボトム酸化膜１７ａが形成される。次に、このボトム酸化膜１７ａの上にはＬＰＣＶＤ法により厚さが１５０オングストロ−ム程度の窒化シリコン膜１７ｂが堆積される。この後、この窒化シリコン膜１７ｂの上には、温度が９５０℃で５０分間、水素燃焼酸化が行われることにより、厚さが４０オングストロ−ム程度の第１の酸化膜１７ｃが形成される。
【００１８】
次に、前記ＯＮＯ膜１７の上にはＬＰＣＶＤ法により厚さが４０００オングストロ−ム程度の第２の多結晶シリコン層１８ａが堆積される。この後、温度が９００℃、ＰＯＣｌ３  雰囲気中で加熱されることにより、前記第２の多結晶シリコン層１８ａにはリンが添加される。次に、前記第１、第２の多結晶シリコン層１６ａ、１８ａ及びＯＮＯ膜１７それぞれは、リソグラフィ法によって加工される。これにより、前記ゲ−ト絶縁膜１５の上にはフロ−ティングゲ−ト１６が形成され、このフロ−ティングゲ−ト１６の上にはＯＮＯ膜１７を介してコントロ−ルゲ−ト１８が形成される。
【００１９】
この後、前記フロ−ティングゲ−ト１６及びコントロ−ルゲ−ト１８は、温度が９００℃のＯ２  雰囲気中で１０分間加熱され、酸化される。次に、前記コントロ−ルゲ−ト１８及び素子分離領域１３をマスクとして、Ｎ型シリコン基板１１には加速エネルギ−が５０ｋｅＶ、ド−ズ量が１×１０１４ｃｍ−２でＡｓがイオン注入される。これにより、Ｎ型シリコン基板１１のＰ型のウェル層１２にはソ−ス・ドレイン領域の拡散層１９が自己整合的に形成される。この後、前記フロ−ティングゲ−ト１６及びコントロ−ルゲ−ト１８は、温度が９５０℃のＯ２  雰囲気中で３０分間加熱され、酸化される。これにより、コントロ−ルゲ−ト１８の上及び側面、フロ−ティングゲ−ト１６、ＯＮＯ膜１７の側面には第２の酸化膜２０が形成される。
【００２０】
上記実施例によれば、Ｎ型シリコン基板１１の表面上に素子分離領域１３を形成し、この素子分離領域１３をマスクとしいてＡｒがイオン注入されることにより、Ｎ型シリコン基板１１のＰ型のウェル層１２にダメ−ジ層１４を形成する。このダメ−ジ層１４を、Ｐ型のウェル層１２において、読み出し時の電圧が印加されたときに伸びる空乏層の深さより深く、且つ書き込み時の電圧が印加されたときに伸びる空乏層の深さより浅い領域にＡｒイオンの分布のピ−クがくるような位置に形成している。したがって、前記ダメ−ジ層１４を書き込み時の電圧が印加されたときに伸びる空乏層の深さより浅い領域に形成することにより、図４に示すように、製造プロセスのゆらぎなどによって書き込み時にゲ−ト絶縁膜にかかる電界Ｅが増加しても、フロ−ティングゲ−ト１６に注入される電流Ｉを所定の値に抑えることができる。即ち、書き込み時にゲ−ト絶縁膜にかかる電界Ｅに最小値２１と最大値２２との幅があっても、フロ−ティングゲ−ト１６に注入される電流Ｉを所定の値とすることができる。この結果、図５に示すように、書き込み後のしきい値の分布を狭くすることができ、このしきい値を容易に許容範囲内に制御することができる。また、前記ダメ−ジ層１４を読み出し時の電圧が印加されたときに伸びる空乏層の深さより深い領域に形成することにより、不揮発性半導体記憶装置においてデ−タを読み出す際に前記ダメ−ジ層１４の影響を受けることがない。即ち、読み出し動作時にダメ−ジ層１４から悪い影響を受けることがない。
【００２１】
尚、上記実施例では、Ａｒをイオン注入することにより、Ｐ型のウェル層１２にダメ−ジ層１４を形成しているが、他の方法により、Ｐ型のウェル層１２に前記ダメ−ジ層１４と同様の効果のある層を形成することも可能である。
【００２２】
また、ダメ−ジ層１４を形成する際のイオン注入の条件として、５×１０１５ｃｍ−２以上のド−ズ量を用いているが、このド−ズ量に限らず、後工程の熱工程でダメ−ジが回復されないような条件であれば、他のド−ズ量を用いることも可能である。
【００２３】
【発明の効果】
以上説明したようにこの発明によれば、半導体基板の内部の領域であって、デ−タの読み出し時の空乏層内には含まれず、書き込み時の空乏層内に含まれる領域に、密度の極大値が位置するようにダメ−ジ層を形成している。したがって、書き込み後のしきい値を許容範囲内に容易に抑えることが可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施例による不揮発性半導体記憶装置の製造方法を示すものであり、図３の次の工程を示す断面図。
【図２】この発明の実施例による不揮発性半導体記憶装置の製造方法を示す断面図。
【図３】この発明の実施例による不揮発性半導体記憶装置の製造方法を示すものであり、図２の次の工程を示す断面図。
【図４】この発明の実施例による不揮発性半導体記憶装置においてデ−タを書き込む際、ゲ−ト絶縁膜にかかる電界Ｅとフロ−ティングゲ−トに注入される電流Ｉとの関係を示すグラフ。
【図５】この発明の実施例による不揮発性半導体記憶装置における書き込み後のしきい値と頻度との関係を示すグラフ。
【図６】従来の不揮発性半導体記憶装置を示す断面図。
【図７】従来の不揮発性半導体記憶装置においてデ−タを書き込む際、ゲ−ト絶縁膜にかかる電界Ｅとフロ−ティングゲ−トに注入される電流Ｉとの関係を示すグラフ。
【図８】従来の不揮発性半導体記憶装置における書き込み後のしきい値と頻度との関係を示すグラフ。
【符号の説明】
１１…Ｎ型シリコン基板、１１ａ  …素子領域、１２…Ｐ型のウェル層、１３…素子分離領域、１４…ダメ−ジ層、１５…ゲ−ト絶縁膜、１６…フロ−ティングゲ−ト、１６ａ  …第１の多結晶シリコン層、１７…ＯＮＯ膜、１７ａ  …ボトム酸化膜、１７ｂ  …窒化シリコン膜、１７ｃ  …第１の酸化膜、１８…コントロ−ルゲ−ト、１８ａ  …第２の多結晶シリコン層、１９…ソ−ス・ドレイン領域の拡散層、２０…第２の酸化膜、２１…書き込み時にゲ−ト絶縁膜にかかる電界の最小値、２２…書き込み時にゲ−ト絶縁膜にかかる電界の最大値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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