(57)【特許請求の範囲】
【請求項１】
電源と接地間にＰＭＯＳトランジスタ（７）とＮＭＯＳトランジスタ（８）とを順次接続し、両トランジスタの接続点をパッド端子とし、ハイレベルのイネーブル信号（ＥＮ）に基づいて出力モードになったとき、データ信号（Ｄ）が出力されるように両トランジスタが交互にオン、オフし、ローレベルのイネーブル信号（ＥＮ）に基づいて入力モードになったとき、前記パッド端子に入力された信号が出力されるように両トランジスタがオフするように構成された半導体装置の入出力回路において、
前記ＰＭＯＳトランジスタ（７）のチャンネル領域をバルクに接続し、該ＰＭＯＳトランジスタ（７）のゲートに、前記パッド端子の電圧が電源電圧よりも高くなったとき、前記パッド端子と前記電源間の電流経路を遮断する５Ｖトレラント回路（２０）を備え、
前記５Ｖトレラント回路（２０）は、
ソースは電源電圧端子（Ｖｃｃ）に、ゲートが前記パッド端子に、ドレイン及び基板は前記バルクに夫々接続されたＰＭＯＳトランジスタ（２１）と、
ソースは前記パッド端子に、ゲートが前記電源電圧端子に、ドレイン及び基板は前記バルクに夫々接続されたＰＭＯＳトランジスタ（２２）と、
ソースは前記バルクに、ゲートがＮＯＲゲート（３）の出力端子に、ドレインは当該トレラント回路（２０）の出力端子に夫々接続されたＰＭＯＳトランジスタ（２３）と、
ドレインは当該トレラント回路（２０）の出力端子に、ゲートが前記電源電圧端子に接続されたＮＭＯＳトランジスタ（２４）と、
ドレインは前記ＮＭＯＳトランジスタ（２４）のソースに、ゲートが前記ＮＯＲゲート（３）の出力端子に、ソースは接地端子（Ｖｓｓ）に接続されたＮＭＯＳトランジスタ（２５）と、
ハイレベル又はローレベルのイネーブル信号（ＥＮ）と前記パッド端子の信号を受けて前記出力モード又は前記入力モードを感知するモード感知器（３０）と、
ソースは前記電源電圧端子（Ｖｃｃ）に、ゲートが前記モード感知器（３０）の出力端子に、ドレイン及び基板は前記バルクに夫々接続されたＰＭＯＳトランジスタ（２６）と、を備え、
前記パッド端子の電圧が前記電源電圧程度になったとき、前記ＰＭＯＳトランジスタ（２１）がターンオフし前記ＰＭＯＳトランジスタ（２６）がターンオンして前記バルクがフローティング状態になるのを阻止するように構成されたことを特徴とする半導体装置の入出力回路。
【請求項２】
前記モード感知器（３０）は、
前記パッド端子の信号と他のＮＡＮＤゲート（３２）の出力信号とを入力して否定論理積演算を行うＮＡＮＤゲート（３１）と、
前記イネーブル信号（ＥＮ）と前記ＮＡＮＤゲート（３１）の出力信号とを入力して否定論理積演算を行う他のＮＡＮＤゲート（３２）と、
該他のＮＡＮＤゲート（３２）の出力信号を反転するインバータ（３３）と、
ゲートは電源電圧端子（Ｖｃｃ）に、ソースが前記パッド端子に、ドレインが当該モード感知器（３０）の出力端子に、基板が前記バルクに夫々接続されたＰＭＯＳトランジスタ（３４）と、
ゲートは前記電源電圧端子（Ｖｃｃ）に、ドレインが当該モード感知器（３０）の出力端子に夫々接続されたＮＭＯＳトランジスタ（３５）と、
ドレインは該ＮＭＯＳトランジスタ（３５）のソースに、ゲートが前記インバータ（３３）の出力に、ソースは接地されたＮＭＯＳトランジスタ（３６）と、を備えて構成されたことを特徴とする請求項１記載の半導体装置の入出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の入出力（Ｉ／Ｏ）回路に係るもので、特に、ＭＯＳデバイスの小型化に伴い、低電圧用チップに高電圧が印加されたときに効果的に対処し得るトレラント（ｔｏｌｅｒａｎｔ）入出力回路の技術に関する。
【０００２】
【従来の技術】
従来より、半導体装置において、入出力モードに応じてデータ信号Ｄ又はパッド端子ＰＡＤの信号を選択的に出力する入出力回路が知られている。
従来の半導体装置の入出力回路では、図４に示すように、イネーブル信号ＥＮ及びデータ信号Ｄを夫々反転するインバータ１、２と、インバータ１、２の各出力を否定論理和するＮＯＲゲート３と、インバータ２の出力とイネーブル信号ＥＮとを否定論理積するＮＡＮＤゲート４と、ＮＯＲゲート３、ＮＡＮＤゲート４の各出力を反転して、夫々、ＰＭＯＳゲート信号ＰＧ、ＮＭＯＳゲート信号ＮＧを出力するインバータ５、６と、電源端子Ｖｃｃと接地端子Ｖｓｓ間に直列接続されて、夫々、インバータ５、６から出力されたＰＭＯＳゲート信号ＰＧ、ＮＭＯＳゲート信号ＮＧをゲートに受けるＰＭＯＳトランジスタ７、ＮＭＯＳトランジスタ８と、パッド端子ＰＡＤから出力端子ＤＩＮまで、順次接続されたインバータ９、１０と、を備えて構成されている。
【０００３】
かかる従来の半導体装置の入出力回路は、ＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ８が、断面図である図５に示すように構成されている。
次に、動作を説明する。
先ず、イネーブル信号ＥＮはＮＡＮＤゲート４の一方の端子に入力されると共にインバータ１で反転されてＮＯＲゲート３の一方の端子に入力される。
【０００４】
出力モードのときは、イネーブル信号ＥＮはハイレベルとなる。
データ信号Ｄがハイレベルのときは、該データ信号Ｄは、インバータ２で反転され、夫々、ＮＯＲゲート３及びＮＡＮＤゲート４に入力され、ＮＯＲゲート３、ＮＡＮＤゲート４から、夫々、ハイレベルの信号が出力され、インバータ５、６により反転されてＰＭＯＳトランジスタ７のゲート信号ＰＧ、ＮＭＯＳトランジスタ８のゲート信号ＮＧは、夫々、ローレベルとなる。従って、ＰＭＯＳトランジスタ７はターンオンし、ＮＭＯＳトランジスタ８はターンオフしてパッド端子ＰＡＤには、データ信号Ｄと同じハイレベルの信号が出力される。
【０００５】
次に、イネーブル信号ＥＮがハイレベルの状態でデータ信号Ｄがローレベルになったときは、ＮＯＲゲート３及びＮＡＮＤゲート４の各出力の全てはローレベルとなって、ＰＭＯＳトランジスタ７のゲート信号ＰＧ及びＮＭＯＳトランジスタ８のゲート信号ＮＧはハイレベルになる。従って、ＰＭＯＳトランジスタ７、ＮＭＯＳトランジスタ８が、夫々、ターンオフ、ターンオンして、パッド端子ＰＡＤには、データ信号Ｄと同じローレベルの信号が出力される。
【０００６】
一方、入力モードのときは、イネーブル信号ＥＮがローレベルとなる。このときは、データ信号Ｄのレベルに拘わらず、ＮＯＲゲート３からはローレベルの信号が出力され、ＮＡＮＤゲート４からはハイレベルの信号が出力されて、ゲート信号ＰＧ、ゲート信号ＮＧは、夫々、ハイレベル、ローレベルになる。従って、ＰＭＯＳトランジスタ７及びＮＭＯＳトランジスタ８はともにターンオフし、パッド端子ＰＡＤにハイレベルの信号が入力されたときは、このハイレベルの信号がインバータ９、１０を通って出力端子ＤＩＮに出力され、パッド端子ＰＡＤにローレベルの信号が入力されたときは、出力端子ＤＩＮからローレベルの信号が出力される。
【０００７】
【発明が解決しようとする課題】
然るに、このような従来の半導体装置の入出力回路において、パッド端子ＰＡＤには、図５に示すように、ＰＭＯＳトランジスタ７のドレインであるＰ＋  アクティブ領域とＮＭＯＳトランジスタ８のドレインであるＮ＋  アクティブ領域とが接続されていて、電源電圧Ｖｃｃが、例えば、中間レベルである３．３Ｖになったとき、ＰＭＯＳトランジスタ７のソース領域Ｐ＋  と基板になっているＮ−Ｗｅｌｌ領域とがともに３．３Ｖとなる。このとき、パッド端子ＰＡＤに５Ｖが印加されると、ＰＭＯＳトランジスタ７のドレイン領域Ｐ＋  は５Ｖになり、ドレイン領域Ｐ＋  、Ｎ−Ｗｅｌｌ領域にＰＮダイオードが形成されてＰＮダイオードは正方向にターンオンする。
【０００８】
よって、該ターンオンしたＰＮダイオードによりＮ−Ｗｅｌｌ領域は５Ｖとなり、Ｎウェルプラグ(N Well Plug)を通って電源電圧Ｖｃｃに接続されて、５Ｖのパッド端子ＰＡＤの入力と３．３Ｖの電源電圧Ｖｃｃがショートし、ＰＭＯＳトランジスタ７の誤動作が誘発される。即ち、パッド端子ＰＡＤの電圧が電源電圧Ｖｃｃよりも高くなるときに問題が発生するという不都合な点があった。
【０００９】
本発明は、このような従来の課題に鑑みてなされたもので、電源電圧が低下しても出力端子と電源間のショートを防止し得る半導体装置の入出力回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
このため、請求項１の発明にかかる半導体装置の入出力回路は、電源と接地間にＰＭＯＳトランジスタ（７）とＮＭＯＳトランジスタ（８）とを順次接続し、両トランジスタの接続点をパッド端子とし、ハイレベルのイネーブル信号（ＥＮ）に基づいて出力モードになったとき、データ信号（Ｄ）が出力されるように両トランジスタが交互にオン、オフし、ローレベルのイネーブル信号（ＥＮ）に基づいて入力モードになったとき、前記パッド端子に入力された信号が出力されるように両トランジスタがオフするように構成された半導体装置の入出力回路において、前記ＰＭＯＳトランジスタ（７）のチャンネル領域をバルクに接続し、該ＰＭＯＳトランジスタ（７）のゲートに、前記パッド端子の電圧が電源電圧よりも高くなったとき、前記パッド端子と前記電源間の電流経路を遮断する５Ｖトレラント回路（２０）を備え、前記５Ｖトレラント回路（２０）は、ソースは電源電圧端子（Ｖｃｃ）に、ゲートが前記パッド端子に、ドレイン及び基板は前記バルクに夫々接続されたＰＭＯＳトランジスタ（２１）と、ソースは前記パッド端子に、ゲートが前記電源電圧端子に、ドレイン及び基板は前記バルクに夫々接続されたＰＭＯＳトランジスタ（２２）と、ソースは前記バルクに、ゲートがＮＯＲゲート（３）の出力端子に、ドレインは当該トレラント回路（２０）の出力端子に夫々接続されたＰＭＯＳトランジスタ（２３）と、ドレインは当該トレラント回路（２０）の出力端子に、ゲートが前記電源電圧端子に接続されたＮＭＯＳトランジスタ（２４）と、ドレインは前記ＮＭＯＳトランジスタ（２４）のソースに、ゲートが前記ＮＯＲゲート（３）の出力端子に、ソースは接地端子（Ｖｓｓ）に接続されたＮＭＯＳトランジスタ（２５）と、ハイレベル又はローレベルのイネーブル信号（ＥＮ）と前記パッド端子の信号を受けて前記出力モード又は前記入力モードを感知するモード感知器（３０）と、ソースは前記電源電圧端子（Ｖｃｃ）に、ゲートが前記モード感知器（３０）の出力端子に、ドレイン及び基板は前記バルクに夫々接続されたＰＭＯＳトランジスタ（２６）と、を備え、前記パッド端子の電圧が前記電源電圧程度になったとき、前記ＰＭＯＳトランジスタ（２１）がターンオフし前記ＰＭＯＳトランジスタ（２６）がターンオンして前記バルクがフローティング状態になるのを阻止するように構成された。
【００１１】
請求項２の発明にかかる半導体装置の入出力回路では、前記モード感知器（３０）は、前記パッド端子の信号と他のＮＡＮＤゲート（３２）の出力信号とを入力して否定論理積演算を行うＮＡＮＤゲート（３１）と、前記イネーブル信号（ＥＮ）と前記ＮＡＮＤゲート（３１）の出力信号とを入力して否定論理積演算を行う他のＮＡＮＤゲート（３２）と、該他のＮＡＮＤゲート（３２）の出力信号を反転するインバータ（３３）と、ゲートは電源電圧端子（Ｖｃｃ）に、ソースが前記パッド端子に、ドレインが当該モード感知器（３０）の出力端子に、基板が前記バルクに夫々接続されたＰＭＯＳトランジスタ（３４）と、ゲートは前記電源電圧端子（Ｖｃｃ）に、ドレインが当該モード感知器（３０）の出力端子に夫々接続されたＮＭＯＳトランジスタ（３５）と、ドレインは該ＮＭＯＳトランジスタ（３５）のソースに、ゲートが前記インバータ（３３）の出力に、ソースは接地されたＮＭＯＳトランジスタ（３６）と、を備えて構成されている。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜図３に基づいて説明する。尚、図４と同一要素のものについては同一符号を付して説明は省略する。
本実施の形態の入出力回路では、図１に示すように、ＰＭＯＳトランジスタ７の基板とバルク（図５におけるＮ−ＷＥＬＬ）とが接続され、ＮＯＲゲート３とＰＭＯＳトランジスタ７との間に、従来のインバータの代わりに、パッド端子ＰＡＤの信号レベルが電源電圧Ｖｃｃよりも高くなったとき、パッド端子ＰＡＤと電源電圧Ｖｃｃ間のショートを防止するための５Ｖトレラント回路２０が接続されている。
【００１３】
また、ＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ８との間には、ＮＭＯＳトランジスタ１１が接続され、そのゲートに電源電圧Ｖccが印加される。このＮＭＯＳトランジスタ１１は、緩衝機能を有し、ＮＭＯＳトランジスタ８に過電圧が印加されてＮＭＯＳトランジスタ８が破壊されることを防止している。
この５Ｖトレラント回路２０の一例を図２に示す。
【００１４】
この図に示すように、５Ｖトレラント回路２０は、ソースは電源電圧端子Ｖｃｃに、ゲートがパッド端子ＰＡＤに、ドレイン及び基板はバルクに夫々接続されたＰＭＯＳトランジスタ２１と、ソースはパッド端子ＰＡＤに、ゲートが電源電圧端子Ｖｃｃに、ドレイン及び基板はバルクに夫々接続されたＰＭＯＳトランジスタ２２と、ソースはバルクに、ゲートがＮＯＲゲート３の出力端子に、ドレインがＰＭＯＳトランジスタ７のゲートに夫々接続されたＰＭＯＳトランジスタ２３と、ドレインはＰＭＯＳトランジスタ７のゲートに、ゲートが電源電圧端子Ｖｃｃに接続されたＮＭＯＳトランジスタ２４と、ドレインはＮＭＯＳトランジスタ２４のソースに、ゲートがＮＯＲゲート３の出力端子に、ソースは接地端子Ｖｓｓに接続されたＮＭＯＳトランジスタ２５と、ＰＭＯＳトランジスタ２１がターンオフしてバルクがフローティング状態に置かれることを克服するように、ハイレベル又はローレベルのイネーブル信号ＥＮとパッド端子ＰＡＤの信号を受けて前記出力モード又は入力モードを感知するモード感知器３０と、ソースは電圧Ｖｃｃの電源に、ゲートが該モード感知器３０の出力端子に、ドレイン及び基板がバルクに夫々接続されたＰＭＯＳトランジスタ２６と、を備えて構成されている。
【００１５】
また、モード感知器３０においては、図３に示すように、パッド端子ＰＡＤの信号と他のＮＡＮＤゲート３２の出力信号とを入力して否定論理積演算を行うＮＡＮＤゲート３１と、イネーブル信号ＥＮと前記ＮＡＮＤゲート３１の出力信号とを入力して否定論理積演算を行うＮＡＮＤゲート３２と、該ＮＡＮＤゲート３２の出力信号を反転するインバータ３３と、ゲートは電圧Ｖｃｃの電源に、ソースがパッド端子ＰＡＤに、ドレインがＰＭＯＳトランジスタ２６のゲートに、基板がバルクに夫々接続されたＰＭＯＳトランジスタ３４と、ゲートは電圧Ｖｃｃの電源に、ドレインがＰＭＯＳトランジスタ２６のゲートに夫々接続されたＮＭＯＳトランジスタ３５と、ドレインは該ＮＭＯＳトランジスタ３５のソースに、ゲートがインバータ３３の出力端子に、ソースは接地されたＮＭＯＳトランジスタ３６と、を備えて構成されている。
【００１６】
次に、動作を説明する。
先ず、出力モードのときは、イネーブル信号ＥＮがハイレベルとなり、このときにデータ信号Ｄがハイレベル、パッド端子ＰＡＤの信号がローレベルであるときは、ＮＯＲゲート３の出力信号ＮＲはハイレベルとなり、このハイレベルの出力信号ＮＲにより５Ｖトレラント回路２０のＰＭＯＳトランジスタ２３はターンオフし、ＮＭＯＳトランジスタ２５はターンオンして、出力端子を通してローレベルの信号がＰＭＯＳトランジスタ７のゲート信号ＰＧとして出力される。
【００１７】
また、出力モードにおいて、データ信号Ｄがローレベルであり、ＮＯＲゲート３の出力信号ＮＲはローレベルとなり、５Ｖトレラント回路２０のＰＭＯＳトランジスタ２３がターンオンし、ＰＭＯＳトランジスタ２１、２３及び出力端子を通してハイレベルの信号がＰＭＯＳトランジスタ７のゲート信号ＰＧとして出力される。即ち、５Ｖトレラント回路２０は、このとき、インバータとして動作する。
【００１８】
このように、イネーブル信号ＥＮがハイレベルの出力モードにおいて、トレラント回路２０からローレベルの信号が出力されたとき、ＰＭＯＳトランジスタ７がターンオンし、ソースに印加された電源電圧Ｖｃｃによりハイレベルの信号がパッド端子ＰＡＤに出力され、該ハイレベルの出力信号が５Ｖトレラント回路２０のＰＭＯＳトランジスタ２１のゲートに印加される。この信号は、電源電圧Ｖｃｃ程度のハイレベルであり、ＰＭＯＳトランジスタ２１はターンオフしてバルクはフローティング状態となり、ＰＭＯＳトランジスタ７の基板とパッド端子ＰＡＤ間には電流が流れない。
【００１９】
そして、パッド端子ＰＡＤの信号が電源電圧Ｖｃｃ程度になったとき、モード感知器３０のＰＭＯＳトランジスタ３４はターンオフして、ＮＡＮＤゲート３１の出力信号はハイレベル、ＮＡＮＤゲート３２の出力信号はローレベルとなって、ＮＭＯＳトランジスタ３６がターンオンし、モード感知器３０の出力信号ＭＤはローレベルになる。従って、ＰＭＯＳトランジスタ２６がターンオンしてバルク電圧が安定化する。
【００２０】
次に、入力モードのときは、イネーブル信号ＥＮがローレベルになり、このときは、データ信号Ｄのレベルに拘わらず、ＮＯＲゲート３からは、ローレベルの出力信号ＮＲが出力されて、５Ｖトレラント回路２０から出力されたゲート信号ＰＧはハイレベルになる。
【００２１】
このとき、パッド端子ＰＡＤの入力電圧が電源電圧Ｖｃｃよりも低いときは、ＰＭＯＳトランジスタ２２はターンオフし、ＰＭＯＳトランジスタ２１はターンオンするが、ＰＭＯＳトランジスタ２３はローレベルのＮＯＲゲート３の出力信号ＮＲによりターンオンするため、５Ｖトレラント回路２０から出力されたゲート信号ＰＧは電源電圧Ｖｃｃと略同じレベルになる。
【００２２】
そして、ＰＭＯＳトランジスタ２２のしきい電圧をＶｔｐとして、パッド端子ＰＡＤの入力電圧が電源電圧Ｖｃｃよりも高い５Ｖであり、該パッド端子ＰＡＤの電圧がＶｃｃ＋Ｖｔｐよりも高いときは、ＰＭＯＳトランジスタ２２はターンオンしてバルクにパッド端子ＰＡＤの電圧が印加されることになる。
従って、ＰＭＯＳトランジスタ２３はターンオンの状態であるため、パッド端子ＰＡＤの電圧と同じ電圧のバルク電圧がゲート信号ＰＧとして５Ｖトレラント回路２０から出力される。
【００２３】
結局、ＰＭＯＳトランジスタ７がターンオフし、このとき、ＰＭＯＳトランジスタ７の基板もバルクに接続されているから、ＰＭＯＳトランジスタ７の基板とパッド端子ＰＡＤ間に電流が流れないようになる。
【００２４】
【発明の効果】
以上説明したように、請求項１の発明にかかる入出力回路によれば、入力モードで電源電圧よりも高い電圧がパッド端子に印加されたときでも、ＰＭＯＳトランジスタ（７）の基板及びバルクの電圧をパッド端子の電圧と同様に維持して電流経路を遮断することにより、前記ＰＭＯＳトランジスタ（７）の誤動作を防止するとともに、出力モードで前記パッド端子の電圧が電源電圧程度になったとき、ＰＭＯＳトランジスタ（２１）がターンオフしＰＭＯＳトランジスタ（２６）がターンオンして上記バルクがフローティング状態になることを阻止し、出力駆動トランジスタの基板を電源電圧により絞って正確な動作を行わせるという効果がある。
【００２５】
請求項２の発明にかかる入出力回路によれば、モード感知器により出力モード又は入力モードを感知することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の入出力回路の一実施形態の回路図。
【図２】図１の５Ｖトレラント回路の詳細回路図。
【図３】図２のモード感知器の詳細回路図。
【図４】従来の入出力回路図。
【図５】図４のトランジスタの断面図。
【符号の説明】
２０  ５Ｖトレラント回路
３０  モード感知器
【図１】
0003599542.tif 000002
【図２】
0003599542.tif 000003
【図３】
0003599542.tif 000004
【図４】
0003599542.tif 000005
【図５】
0003599542.tif 000006