(57)【特許請求の範囲】
【請求項１】
増幅器の出力端子から第１のソースフォロワ回路を介して入力端子に帰還ループが設けられるとともに、前記増幅器の前記出力端子に第２のソースフォロワ回路が接続され、前記第１のソースフォロワ回路の出力ノードと前記第２のソースフォロワ回路の出力ノードとは電気的に分離され、前記第２のソースフォロワ回路の出力ノードに後段の負荷が接続されたことを特徴とする演算増幅回路。
【請求項２】
増幅器の出力端子から第１のソースフォロワ回路を介して入力端子に帰還ループが設けられるとともに、前記増幅器の前記出力端子に第２のソースフォロワ回路が接続され、前記第１のソースフォロワ回路の出力ノードと前記第２のソースフォロワ回路の出力ノードとの間にスイッチが接続されたことを特徴とする演算増幅回路。
【請求項３】
前記第２のソースフォロワ回路の前記出力ノードへの雑音の発生時に前記スイッチがオフ状態にされ、前記雑音が実質的に消滅した後に前記スイッチがオン状態にされることを特徴とする請求項２記載の演算増幅回路。
【請求項４】
差動増幅器の一方の出力端子から第１のソースフォロワ回路を介して一方の入力端子に帰還ループが設けられ、かつ前記差動増幅器の他方の出力端子から第２のソースフォロワ回路を介して他方の入力端子に第２の帰還ループが設けられ、前記差動増幅器の前記一方の出力端子に第３のソースフォロワ回路が接続され、かつ前記差動増幅器の前記他方の出力端子に第４のソースフォロワ回路が接続され、前記第１のソースフォロワ回路の出力ノードと前記第３のソースフォロワ回路の出力ノードは電気的に分離され、前記第２のソースフォロワ回路の出力ノードと前記第４のソースフォロワ回路の出力ノードとは電気的に分離され、前記第３および第４のソースフォロワ回路の出力ノードに後段の負荷が接続されたことを特徴とする演算増幅回路。
【請求項５】
差動増幅器の一方の出力端子から第１のソースフォロワ回路を介して一方の入力端子に帰還ループが設けられ、かつ前記差動増幅器の他方の出力端子から第２のソースフォロワ回路を介して他方の入力端子に第２の帰還ループが設けられ、前記差動増幅器の前記一方の出力端子に第３のソースフォロワ回路が接続され、かつ前記差動増幅器の前記他方の出力端子に第４のソースフォロワ回路が接続され、前記第１のソースフォロワ回路の出力ノードと前記第３のソースフォロワ回路の出力ノードとの間に第１のスイッチが接続され、前記第２のソースフォロワ回路の出力ノードと前記第４のソースフォロワ回路の出力ノードとの間に第２のスイッチが接続されたことを特徴とする演算増幅回路。
【請求項６】
前記第３または第４のソースフォロワ回路の出力ノードへの雑音の発生時に前記第１および第２のスイッチがオフ状態にされ、前記雑音が実質的に消滅した後に前記第１および第２のスイッチがオン状態にされることを特徴とする請求項５記載の演算増幅回路。
【請求項７】
前記第１、第２、第３および第４のソースフォロワ回路の各々は、第１の電源電位と出力ノードとの間に接続されたトランジスタと、第２の電源電位と前記出力ノードとの間に接続された定電流源とを含み、前記トランジスタのゲート電極が前記差動増幅器の前記一方または他方の出力端子に接続されたことを特徴とする請求項４〜６のいずれかに記載の演算増幅回路。
【請求項８】
複数段からなる多段パイプライン構成を有し、各段がアナログ−デジタル変換器、デジタル−アナログ変換器、減算回路および請求項４〜７のいずれかに記載の１または複数の演算増幅回路を含むことを特徴とするアナログ−デジタル変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、演算増幅回路およびそれを用いたアナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】
近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用またはデジタル変調用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。
【０００４】
この多段パイプライン構成を有するアナログ−デジタル変換回路では、各段がＡ／Ｄコンバータ（デジタル−アナログ変換器）、Ｄ／Ａコンバータ（デジタル−アナログ変換器）、減算回路および演算増幅回路からなる。
【０００５】
各段のＡ／Ｄコンバータは、アナログ−デジタル変換回路全体と区別するために、サブＡ／Ｄコンバータと呼ばれる。サブＡ／Ｄコンバータには、高速変換動作が可能な全並列比較（フラッシュ）方式が用いられる。
【０００６】
【発明が解決しようとする課題】
図１６は従来の演算増幅回路の回路図である。図１６において、演算増幅回路７０は、演算増幅器（オペアンプ）３１およびコンデンサ３３，３４からなる。入力ノードＮＩと演算増幅器３１の反転入力端子との間にコンデンサ３３が接続されている。また、演算増幅器３１の出力端子は出力ノードＮＯに接続され、出力ノードＮＯはコンデンサ３４を介して反転入力端子に接続されている。
【０００７】
入力ノードＮＩに入力電圧ＶＩが与えられ、演算増幅器３１の非反転入力端子に基準電圧ＶＲが与えられ、出力ノードＮＯから出力電圧ＶＯが導出される。例えば、コンデンサ３３の容量値を４Ｃとし、コンデンサ３４の容量値をＣとすると、所定の基準電圧に対する出力変動電圧は所定の基準電圧に対する入力変動電圧の４倍になる。
【０００８】
図１６の演算増幅回路７０において、コンデンサ３４は帰還ループを構成する。そのため、出力ノードＮＯに接続される負荷の電圧変動に伴って出力電圧ＶＯに雑音ｎが発生すると、その雑音ｎは帰還ループを通して演算増幅器３１の反転入力端子に入力される。その結果、演算増幅器３１の増幅動作が雑音ｎの影響を受け、出力ノードＮＯの出力電圧ＶＯが安定するまでに時間がかかる。演算増幅器３１の出力段のインピーダンスを下げることにより、雑音耐性を改善する方法もあるが、この場合には消費電流が増大する。
【０００９】
したがって、この演算増幅回路７０を用いたアナログ−デジタル変換回路の高速化および低消費電力化を図ることが困難となる。
【００１０】
本発明の目的は、雑音の影響を除去しつつ高速動作が可能で低消費電力化が図られた演算増幅回路およびそれを備えたアナログ−デジタル変換回路を提供することである。
【００１３】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係る演算増幅回路は、増幅器の出力端子から第１のソースフォロワ回路を介して入力端子に帰還ループが設けられるとともに、増幅器の出力端子に第２のソースフォロワ回路が接続され、前記第１のソースフォロワ回路の出力ノードと前記第２のソースフォロワ回路の出力ノードとは電気的に分離され、前記第２のソースフォロワ回路の出力ノードに後段の負荷が接続されたものである。
【００１４】
本発明に係る演算増幅回路においては、増幅器の出力端子に第２のソースフォロワ回路が接続されているので、後段に接続される負荷の電圧変動による雑音が帰還ループへ混入することが防止される。
【００１５】
特に、帰還ループ内に第１のソースフォロワ回路が設けられているので、増幅器により所定の倍率に増幅された電圧が第１のソースフォロワ回路の出力ノードに現れる。このとき、増幅器の出力端子に接続された第２のソースフォロワ回路の出力ノードには第１のソースフォロワ回路の出力ノードと同じ電圧が現れる。
【００１６】
したがって、増幅器の消費電力を増大させることなくかつ高速動作を妨げることなく、しかも出力電圧のレベルシフトを伴うことなく雑音耐性を向上させることができる。また、第１のソースフォロワ回路の利得が完全に１でなくても高精度の演算結果が得られる。
【００１７】
（２）第２の発明
第２の発明に係る演算増幅回路は、増幅器の出力端子から第１のソースフォロワ回路を介して入力端子に帰還ループが設けられるとともに、前記増幅器の前記出力端子に第２のソースフォロワ回路が接続され、第１のソースフォロワ回路の出力ノードと第２のソースフォロワ回路の出力ノードとの間にスイッチが接続されたものである。
【００１８】
この場合、後段に接続される負荷の電圧変動による雑音の発生時にスイッチをオフ状態にすることにより、雑音が帰還ループに混入することを防止することができる。また、雑音が実質的に消滅した後にスイッチをオン状態にすることにより、第２のソースフォロワ回路の出力ノードの電位を第１のソースフォロワ回路の出力ノードの電位に等しくすることができる。
【００１９】
したがって、第２のソースフォロワ回路を構成するトランジスタのサイズ比が第１のソースフォロワ回路を構成するトランジスタのサイズ比と完全に等しくない等、第２のソースフォロワ回路の特性が第１のソースフォロワ回路の特性と一致しない場合でも、雑音の影響を完全に除去するとともに高精度な出力電圧を得ることができる。
【００２０】
（３）第３の発明
第３の発明に係る演算増幅回路は、第２の発明に係る演算増幅回路の構成において、第２のソースフォロワ回路の出力ノードへの雑音の発生時にスイッチがオフ状態にされ、雑音が実質的に消滅した後にスイッチがオン状態にされるものである。
【００２１】
この場合、第２のソースフォロワ回路の出力ノードへの雑音の発生時に第１のソースフォロワ回路の出力ノードが第２のソースフォロワ回路の出力ノードから切り離されるので、雑音が帰還ループに混入することが防止される。また、雑音が実質的に消滅した後に第１のソースフォロワ回路の出力ノードが第２のソースフォロワ回路の出力ノードと接続されるので、第２のソースフォロワ回路の出力ノードの電位が第１のソースフォロワ回路の出力ノードの電位と等しくなる。
【００２２】
したがって、第２のソースフォロワ回路を構成するトランジスタのサイズ比が第１のソースフォロワ回路を構成するトランジスタのサイズ比と完全に等しくない等、第２のソースフォロワ回路の特性が第１のソースフォロワ回路の特性と一致しない場合でも、雑音の影響を完全に除去するとともに高精度な出力電圧を得ることができる。
【００２７】
（４）第４の発明
第４の発明に係る演算増幅回路は、差動増幅器の一方の出力端子から第１のソースフォロワ回路を介して一方の入力端子に帰還ループが設けられ、かつ差動増幅器の他方の出力端子から第２のソースフォロワ回路を介して他方の入力端子に第２の帰還ループが設けられ、差動増幅器の一方の出力端子に第３のソースフォロワ回路が接続され、かつ差動増幅器の他方の出力端子に第４のソースフォロワ回路が接続され、前記第１のソースフォロワ回路の出力ノードと前記第３のソースフォロワ回路の出力ノードは電気的に分離され、前記第２のソースフォロワ回路の出力ノードと前記第４のソースフォロワ回路の出力ノードとは電気的に分離され、前記第３および第４のソースフォロワ回路の出力ノードに後段の負荷が接続されたものである。
【００２８】
本発明に係る演算増幅回路においては、差動増幅器の一方および他方の出力端子にそれぞれ第３および第４のソースフォロワ回路が接続されているので、後段に接続される負荷の電圧変動による雑音が第１および第２の帰還ループに混入することが防止される。
【００２９】
特に、第１の帰還ループ内に第１のソースフォロワ回路が設けられ、第２の帰還ループ内に第２のソースフォロワ回路が設けられているので、差動増幅器により所定の倍率に増幅された電圧が第１および第２のソースフォロワ回路の出力ノードに現れる。このとき、差動増幅器の一方の出力端子に接続された第３のソースフォロワ回路の出力ノードに第１のソースフォロワ回路の出力ノードと同じ電圧が現れ、差動増幅器の他方の出力が端子に接続された第４のソースフォロワ回路の出力ノードに第２のソースフォロワ回路の出力ノードと同じ電圧が現れる。
【００３０】
したがって、差動増幅器の消費電力を増大させることなくかつ高速動作を妨げることなく、しかも差動出力電圧のレベルシフトを伴うことなく雑音耐性を向上させることができる。また、第１および第２のソースフォロワ回路の利得が完全に１でなくても、高精度の演算結果が得られる。
【００３１】
（５）第５の発明
第５の発明に係る演算増幅回路は、差動増幅器の一方の出力端子から第１のソースフォロワ回路を介して一方の入力端子に帰還ループが設けられ、かつ前記差動増幅器の他方の出力端子から第２のソースフォロワ回路を介して他方の入力端子に第２の帰還ループが設けられ、前記差動増幅器の前記一方の出力端子に第３のソースフォロワ回路が接続され、かつ前記差動増幅器の前記他方の出力端子に第４のソースフォロワ回路が接続され、第１のソースフォロワ回路の出力ノードと第３のソースフォロワ回路の出力ノードとの間に第１のスイッチが接続され、第２のソースフォロワ回路の出力ノードと第４のソースフォロワ回路の出力ノードとの間に第２のスイッチが接続されたものである。
【００３２】
この場合、後段に接続される負荷の電圧変動による雑音の発生時に第１および第２のスイッチをオフ状態にすることにより、雑音が第１および第２の帰還ループに混入することを防止することができる。また、雑音が実質的に消滅した後に第１および第２のスイッチをオン状態にすることにより、第３のソースフォロワ回路出力ノードの電位を第１のソースフォロワ回路の出力ノードの電位に等しくすることができ、第４のソースフォロワ回路の出力ノードの電位を第２のソースフォロワ回路の出力ノードの電位に等しくすることができる。
【００３３】
したがって、第３のソースフォロワ回路を構成するトランジスタのサイズ比および第４のソースフォロワ回路を構成するトランジスタのサイズ比がそれぞれ第１のソースフォロワ回路を構成するトランジスタのサイズ比および第２のソースフォロワ回路を構成するトランジスタのサイズ比と完全に等しくない等、第３および第４のソースフォロワ回路の特性がそれぞれ第１および第２のソースフォロワ回路の特性と一致しない場合でも、雑音の影響を完全に除去するとともに高精度な差動出力電圧を得ることができる。
【００３４】
（６）第６の発明
第６の発明に係る演算増幅回路は、第５の発明に係る演算増幅回路の構成において、第３または第４のソースフォロワ回路の出力ノードへの雑音の発生時に第１および第２のスイッチがオフ状態にされ、雑音が実質的に消滅した後に第１および第２のスイッチがオン状態にされるものである。
【００３５】
この場合、第３または第４のソースフォロワ回路の出力ノードへの雑音の発生時に第１および第２のソースフォロワ回路の出力ノードがそれぞれ第３および第４のソースフォロワ回路の出力ノードから切り離されるので、雑音が第１および第２の帰還ループに混入することが防止される。また、雑音が実質的に消滅した後に第１および第２のソースフォロワ回路の出力ノードがそれぞれ第３および第４のソースフォロワ回路の出力ノードと接続されるので、第３および第４のソースフォロワ回路の出力ノードの電位が第１および第２のソースフォロワ回路の出力ノードの電位とそれぞれ等しくなる。
【００３６】
したがって、第３のソースフォロワ回路を構成するトランジスタのサイズ比および第４のソースフォロワ回路を構成するトランジスタのサイズ比がそれぞれ第１のソースフォロワ回路を構成するトランジスタのサイズ比および第２のソースフォロワ回路を構成するトランジスタのサイズ比と完全に等しくない等、第３および第４のソースフォロワ回路の特性がそれぞれ第１および第２のソースフォロワ回路の特性と一致しない場合でも、雑音の影響を完全に除去するとともに高精度な差動出力電圧を得ることができる。
【００３７】
（７）第７の発明
第７の発明に係る演算増幅回路は、第４〜第６のいずれかの発明に係る演算増幅回路の構成において、第１、第２、第３および第４のソースフォロワ回路の各々は、第１の電源電位と出力ノードとの間に接続されたトランジスタと、第２の電源電位と出力ノードとの間に接続された定電流源とを含み、トランジスタのゲート電極が差動増幅器の一方または他方の出力端子に接続されたものである。
【００３８】
この場合、差動増幅器の一方または他方の出力端子の電圧がトランジスタのしきい値分レベルシフトして出力ノードに導出されるとともに、簡単な構成で出力ノードの雑音が差動増幅器の一方または他方の出力端子に伝達することが防止される。
【００３９】
（８）第８の発明
第８の発明に係るアナログ−デジタル変換回路は、複数段からなる多段パイプライン構成を有し、各段がアナログ−デジタル変換器、デジタル−アナログ変換器、減算回路および第４〜第７のいずれかの発明に係る演算増幅回路を含むものである。
【００４０】
本発明に係るアナログ−デジタル変換回路においては、第４〜第７のいずれかの発明に係る演算増幅回路が用いられているので、消費電力を増大させることなくかつ高速動作を妨げることなく雑音の影響を除去することができる。したがって、ビット数が多くかつ分解能が高く、低消費電力かつ高速動作が可能でより高精度なアナログ−デジタル変換回路が実現される。
【００４１】
【発明の実施の形態】
図１は本発明の第１の実施例における演算増幅回路の回路図である。
【００４２】
図１において、演算増幅回路３０ａは、演算増幅器（オペアンプ）３１、ソースフォロワ回路３２およびコンデンサ３３，３４を含む。コンデンサ３３は入力ノードＮＩと演算増幅器３１の反転入力端子との間に接続されている。コンデンサ３４は演算増幅器３１の出力端子と反転入力端子との間に接続され、帰還ループを構成する。ソースフォロワ回路３２は演算増幅器３１の出力端子と出力ノードＮＯとの間に接続されている。
【００４３】
入力ノードＮＩには入力電圧ＶＩが与えられ、演算増幅器３１の非反転入力端子には基準電圧ＶＲが与えられ、出力ノードＮＯから出力電圧ＶＯが導出される。
【００４４】
図２はソースフォロワ回路３２の構成の一例を示す回路図である。図２のソースフォロワ回路３２は、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）２０１，２０２により構成される。
【００４５】
ＮＭＯＳトランジスタ２０１は電源電圧を受けるノードＮＤとノード２０５との間に接続され、ＮＭＯＳトランジスタ２０２はノード２０５と接地電位を受ける接地端子との間に接続されている。ＮＭＯＳトランジスタ２０１のゲートはノード２０３に接続され、ＮＭＯＳランジスタ２０２のゲートはバイアス電圧ＶＢ１を受けるノード２０４に接続されている。ＮＭＯＳランジスタ２０２は定電流源として働く。ノード２０３は図１の演算増幅器３１の出力端子に接続され、ノード２０５は出力ノードＮＯに接続される。
【００４６】
ＮＭＯＳトランジスタ２０１のしきい値電圧をＶｔとすると、ノード２０５の出力電圧ＶＯはノード２０３の入力電圧Ｖｉからしきい値電圧Ｖｔ分レベルシフトする。
【００４７】
図２のソースフォロワ回路３２においては、ノード２０３とノード２０５とがＮＭＯＳトランジスタ２０１により分離されているので、ノード２０５の雑音はノード２０３に伝達されない。
【００４８】
図３はソースフォロワ回路３２の構成の他の例を示す回路図である。図３のソースフォロワ回路３２は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）３０１，３０１により構成される。
【００４９】
ＰＭＯＳトランジスタ３０１は電源電圧を受けるノードＮＤとノード３０５との間に接続され、ＰＭＯＳトランジスタ３０２はノード３０５と接地電位を受ける接地端子との間に接続されている。ＰＭＯＳトランジスタ３０１のゲートはバイアス電圧ＶＢ２を受けるノード３０３に接続され、ＰＭＯＳトランジスタ３０２のゲートはノード３０４に接続されている。ＰＭＯＳランジスタ３０１は定電流源として働く。ノード３０４は図１の演算増幅器３１の出力端子に接続され、ノード３０５は出力ノードＮＯに接続される。
【００５０】
ＰＭＯＳトランジスタ３０２のしきい値電圧をＶｔとすると、ノード３０５の出力電圧ＶＯはノード３０４の入力電圧Ｖｉからしきい値電圧Ｖｔ分レベルシフトする。
【００５１】
図３のソースフォロワ回路３２においては、ノード３０４とノード３０５とがＰＭＯＳトランジスタ３０２により分離されているので、ノード３０５の雑音がノード３０４に伝達されない。
【００５２】
図１の演算増幅回路３０ａでは、コンデンサ３３の容量値をＫ・Ｃとし、コンデンサ３４の容量値をＣとすると、出力電圧ＶＯは次式のようになる。ここで、Ｋは定数である。
【００５３】
0003540598.tif 000002
ΔＶＩは所定の基準電圧に対する入力変動電圧であり、ΔＶＯは所定の基準電圧Ｖ0 に対する出力変動電圧である。
【００５４】
本実施例の演算増幅回路３０ａにおいては、演算増幅器３１の出力端子がソースフォロワ回路３２を介して出力ノードＮＯに接続されているので、出力ノードＮＯに接続される負荷の電圧変動による雑音ｎがコンデンサ３４により構成される帰還ループに混入することが防止される。
【００５５】
したがって、演算増幅器３１の消費電流を増大させることなく、かつタイミングマージンを設けることなく雑音耐性を改善することが可能となる。
【００５６】
図４は本発明の第２の実施例における演算増幅回路の構成を示す回路図である。
【００５７】
図４の演算増幅回路３０ｂにおいては、演算増幅器３１の出力端子とコンデンサ３４との間にソースフォロワ回路３５が接続されている。すなわち、ソースフォロワ回路３５が帰還ループ中に介挿されている。ソースフォロワ回路３５はソースフォロワ回路３２と同じ構成を有する。図４の演算増幅回路３０ｂの他の部分の構成は、図１の演算増幅回路３０ａの構成と同様である。
【００５８】
図４の演算増幅回路３０ｂでは、コンデンサ３３の容量値をＫ・Ｃとし、コンデンサ３４の容量値をＣとすると、ソースフォロワ回路３５の出力ノードｎｏの変動電圧が入力変動電圧ΔＶＩのＫ倍になるように帰還ループが働く。ソースフォロワ回路３５はソースフォロワ回路３２と同一の構成を有するので、出力ノードＮＯの出力電圧ＶＯは出力ノードｎｏの電圧と等しくなる。したがって、出力変動電圧ΔＶＯは入力変動電圧ΔＶＩのＫ倍となり、出力電圧ＶＯのレベルシフトは生じない。
【００５９】
また、演算増幅器３１の出力端子がソースフォロワ回路３２を介して出力ノードＮＯに接続されているので、出力ノードＮＯに接続される負荷の電圧変動による雑音ｎが帰還ループへ混入することが防止される。
【００６０】
したがって、演算増幅器３１の消費電流を増大させることなく、かつタイミングマージンを設けることなく、しかもレベルシフトを伴うことなく雑音耐性を改善することが可能となる。
【００６１】
また、出力負荷にかかわらず帰還ループの負荷が一定になるので、演算増幅器３１の広帯域化設計が容易になる。
【００６２】
なお、ソースフォロワ回路３５を構成する２つのトランジスタがソースフォロワ回路３２を構成する２つのトランジスタとそれぞれ同一のサイズを有さない場合でも、ソースフォロワ回路３５の２つのトランジスタのサイズ比がソースフォロワ回路３２の２つのトランジスタのサイズ比と同じであれば、出力ノードＮＯの出力電圧ＶＯがソースフォロワ回路３５の出力ノードｎｏの電圧と等しくなる。
【００６３】
図５は本発明の第３の実施例における演算増幅回路の構成を示す回路図である。
【００６４】
図５の演算増幅回路３０ｃにおいては、ソースフォロワ回路３５の出力ノードｎｏと出力ノードＮＯとの間にスイッチ３６が接続されている。スイッチ３６は、例えばＭＯＳトランジスタにより構成される。図５の演算増幅回路３０ｃの他の部分の構成は、図４の演算増幅回路３０ｂの構成と同様である。
【００６５】
本実施例の演算増幅回路３０ｃでは、後段の負荷の電圧変動による雑音ｎが大きい時点でスイッチ３６をオフにし、出力ノードｎｏを出力ノードＮＯから切り離す。それにより、雑音ｎが帰還ループに混入することが防止される。雑音ｎが実質的に消滅した時点でスイッチ３６をオンにし、出力ノードｎｏを出力ノードＮＯに接続する。それにより、出力ノードＮＯの電位でコンデンサ３４による帰還ループが働く。
【００６６】
この場合、ソースフォロワ回路３５を構成する２つのトランジスタのサイズ比がソースフォロワ回路３２を構成する２つのトランジスタのサイズ比と完全に等しくない等、第２のソースフォロワ回路の特性が第１のソースフォロワ回路の特性と一致しない場合でも、出力ノードＮＯの電位が帰還ループ中の出力ノードｎｏの電位と等しくなることが保証される。
【００６７】
したがって、演算増幅器３１の消費電流を増大させることなく、かつタイミングマージンを設けることなく、しかもレベルシフトを伴うことなく雑音耐性を改善することが可能となり、高精度な出力電圧を得ることができる。
【００６８】
また、出力負荷にかかわらず帰還ループの負荷が一定になるので、演算増幅器３１の広帯域化設計が容易になる。
【００６９】
図６は本発明の第４の実施例における完全差動型演算増幅回路の構成を示す回路図である。
【００７０】
図６の演算増幅回路４０ａは、差動型演算増幅器４１、ソースフォロワ回路４２およびコンデンサ４３Ａ，４３Ｂ，４４Ａ，４４Ｂを含む。ソースフォロワ回路４２は、図２または図３に示した構成を有する２つのソースフォロワ回路を含む。
【００７１】
コンデンサ４３Ａは入力ノードＮＩＡと演算増幅器４１の反転入力端子との間に接続され、コンデンサ４３Ｂは入力ノードＮＩＢと演算増幅器４１の非反転入力端子との間に接続されている。コンデンサ４４Ａは演算増幅器４１の非反転出力端子と反転入力端子との間に接続され、第１の帰還ループを構成する。コンデンサ４４Ｂは演算増幅器４１の反転出力端子と非反転入力端子との間に接続され、第２の帰還ループを構成する。
【００７２】
ソースフォロワ回路４２の一方の入力端子は演算増幅器４１の非反転出力端子に接続され、ソースフォロワ回路４２の他方の入力端子は演算増幅器４１の反転出力端子に接続されている。ソースフォロワ回路４２の一方の出力端子は出力ノードＮＯＡに接続され、ソースフォロワ回路４２の他方の出力端子は出力ノードＮＯＢに接続されている。
【００７３】
入力ノードＮＩＡには入力電圧ＶＩ（−）が与えられ、入力ノードＮＩＢには入力電圧ＶＩ（＋）が与えられ、出力ノードＮＯＡから出力電圧ＶＯ（＋）が導出され、出力ノードＮＯＢから出力電圧ＶＯ（−）が導出される。
【００７４】
図６の演算増幅回路４０ａにおいて、コンデンサ４３Ａ，４３Ｂの容量値をそれぞれＫ・Ｃとし、コンデンサ４４Ａ，４４Ｂの容量値をそれぞれＣとし、ソースフォロワ回路４２に含まれるＮＭＯＳトランジスタ２０１またはＰＭＯＳトランジスタ３０２のしきい値電圧をＶｔとすると次式の関係が成立する。
【００７５】
0003540598.tif 000003
ここで、ΔＶＯは差動出力電圧であり、ΔＶＩは差動入力電圧である。また、ΔＶＩ（−）は所定の基準電圧に対する入力ノードＮＩＡの入力変動電圧、ΔＶＩ（＋）は所定の基準電圧に対する入力ノードＮＩＢの入力変動電圧であり、ΔＶＯ（＋）は所定の基準電圧Ｖ0 に対する出力ノードＮＯＡの出力変動電圧、ΔＶＯ（−）は所定の基準電圧Ｖ0 に対する出力ノードＮＯＢの出力変動電圧である。
【００７６】
上式からわかるように、演算増幅回路４０ａにおいては、ソースフォロワ回路４２に含まれる２つのソースフォロワ回路によるレベルシフト分が互いに相殺され、差動出力電圧ΔＶＯは差動入力電圧ΔＶＩのＫ倍となる。
【００７７】
また、この演算増幅回路４０ａにおいては、演算増幅器４１の非反転出力端子および反転出力端子がソースフォロワ回路４２を介して出力ノードＮＯＡ，ＮＯＥにそれぞれ接続されているので、出力ノードＮＯＡ，ＮＯＢに接続される負荷の電圧変動による雑音がコンデンサ４４Ａ，４４Ｂによりそれぞれ構成される第１および第２の帰還ループに混入することが防止される。
【００７８】
したがって、演算増幅器４１の消費電流を増大させることなく、かつタイミングマージンを設けることなく、しかもレベルシフトを伴うことなく雑音耐性を改善することが可能となる。
【００７９】
図７は本発明の第５の実施例における完全差動型演算増幅回路の構成を示す回路図である。
【００８０】
図７の演算増幅回路４０ｂにおいては、演算増幅器４１の非反転出力端子とコンデンサ４４Ａとの間および演算増幅器４１の反転出力端子とコンデンサ４４Ｂとの間にソースフォロワ回路４５が接続されている。すなわち、コンデンサ４４Ａ，４４Ｂにより構成される第１および第２の帰還ループ中にソースフォロワ回路４５が介挿されている。ソースフォロワ回路４５は、ソースフォロワ回路４２と同じ構成を有する。図７の演算増幅回路４０ｂの他の部分の構成は、図６の演算増幅回路４０ａの構成と同様である。
【００８１】
図７の演算増幅回路４０ｂでは、コンデンサ４３Ａ，４３Ｂの容量値をＫ・Ｃとし、コンデンサ４４Ａ，４４Ｂの容量値をＣとすると、ソースフォロワ回路４５の出力ノードｎａ，ｎｂの変動電圧がそれぞれ入力変動電圧ΔＶＩ（−），ΔＶＩ（＋）のＫ倍になるように第１および第２の帰還ループが働く。
【００８２】
ソースフォロワ回路４５はソースフォロワ回路４２と同一の構成を有するので、出力ノードＮＯＡ，ＮＯＢの出力電圧ＶＯ（＋），ＶＯ（−）はそれぞれ出力ノードｎａ，ｎｂの電圧と等しくなる。したがって、差動出力電圧ΔＶＯは差動入力電圧ΔＶＩのＫ倍となり、ソースフォロワ回路４２，４５の利得が完全に１でなくても差動出力電圧ΔＶＯの精度は劣化しない。
【００８３】
また、演算増幅器４１の反転出力端子および非反転出力端子がソースフォロワ回路４２を介してそれぞれ出力ノードＮＯＡ，ＮＯＢに接続されているので、出力ノードＮＯＡ，ＮＯＢに接続される負荷の電圧変動による雑音が第１および第２の帰還ループに混入することが防止される。
【００８４】
したがって、演算増幅器４１の消費電流を増大させることなく、かつタイミングマージンを設けることなく、しかもレベルシフトを伴うことなく雑音耐性を改善することが可能となる。また、ソースフォロワ回路４２，４５の利得が完全に１でなくても高精度な演算結果が得られる。
【００８５】
また、出力負荷にかかわらず第１および第２の帰還ループの負荷が一定になるので、演算増幅器３１の広帯域化設計が容易になる。
【００８６】
図８は本発明の第６の実施例における完全差動型演算増幅回路の構成を示す回路図である。
【００８７】
図８の演算増幅回路４０ｃにおいては、ソースフォロワ回路４５の出力ノードｎａと出力ノードＮＯＡとの間にスイッチ４６Ａが接続され、ソースフォロワ回路４５の出力ノードｎｂと出力ノードＮＯＢとの間にスイッチ４６Ｂが接続されている。スイッチ４６Ａ，４６Ｂは、例えばＭＯＳトランジスタにより構成される。図８の演算増幅回路４０ｃの他の部分の構成は、図７の演算増幅回路４０ｂの構成と同様である。
【００８８】
本実施例の演算増幅回路４０ｃでは、後段の負荷の電圧変動による雑音が大きい時点でスイッチ４６Ａ、４６Ｂをオフにし、出力ノードｎａ，ｎｂを出力ノードＮＯＡ，ＮＯＢからそれぞれ切り離す。それにより、雑音が第１および第２の帰還ループに混入することが防止される。雑音が実質的に消滅した時点でスイッチ４６Ａ，４６Ｂをオンにし、出力ノードｎａ，ｎｂを出力ノードＮＯＡ，ＮＯＢにそれぞれ接続する。それにより、出力ノードＮＯＡ，ＮＯＢの電位でコンデンサ４４Ａ，４４Ｂによる第１および第２の帰還ループが働く。
【００８９】
この場合、ソースフォロワ回路４５を構成する２組のトランジスタのサイズ比がソースフォロワ回路４２を構成する２組のトランジスタのサイズ比と完全に等しくない等、ソースフォロワ回路４５の特性がソースフォロワ回路４２の特性と一致しない場合でも、出力ノードＮＯＡ，ＮＯＢの電位が第１および第２の帰還ループ中の出力ノードｎａ，ｎｂの電位とそれぞれ等しくなることが保証される。
【００９０】
したがって、演算増幅器４１の消費電流を増大させることなく、かつタイミングマージンを設けることなく、しかもレベルシフトを伴うことなく雑音耐性を改善することが可能となり、高精度な出力電圧を得ることができる。
【００９１】
また、出力負荷にかかわらず第１および第２の帰還ループの負荷が一定になるので、演算増幅器４１の広帯域化設計が容易になる。
【００９２】
図９は本発明の第７の実施例におけるアナログ−デジタル変換回路の構成を示すブロック図である。図９のアナログ−デジタル変換回路１は、１０ビット４段パイプライン構成を有する。
【００９３】
図９において、アナログ−デジタル変換回路１は、サンプルホールド回路２、１段目〜４段目の回路３〜６、複数のラッチ回路７および出力回路８から構成されている。
【００９４】
１段目（初段）の回路３は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１ａ、減算回路１２および演算増幅回路１３を備える。２段目および３段目の回路４，５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１、減算回路１２および演算増幅回路１３を備える。演算増幅回路１１，１１ａ，１３としては、後述する図１２の演算増幅回路４０ｄが用いられる。
【００９５】
ただし、１段目の回路３内の演算増幅回路１１ａは、利得１を有し、サンプルホールド回路として働く。１段目の回路３内の演算増幅回路１３および２段目および３段目の回路４，５内の演算増幅回路１１，１３の利得は２である。４段目（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを備える。
【００９６】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビット数（ビット構成）は同じに設定されている。
【００９７】
次に、図９のアナログ−デジタル変換回路１の動作を説明する。サンプルホールド回路２は、アナログ入力信号Ｖinをサンプリングして一定時間保持する。サンプルホールド回路２から出力されたアナログ入力信号Ｖinは、１段目の回路３へ転送される。
【００９８】
１段目の回路３において、サブＡ／Ｄコンバータ９は、アナログ入力信号Ｖinに対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル出力をアナログ信号に変換する。
【００９９】
一方、演算増幅回路１１ａは、アナログ入力信号Ｖinをサンプリングして一定時間保持する。減算回路１２は、演算増幅回路１１ａから出力されたアナログ入力信号ＶinとＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算する。演算増幅回路１３は、減算回路１２の出力を増幅する。演算増幅回路１３の出力は、２段目の回路４へ転送される。
【０１００】
２段目の回路４においては、サブ／ＡＤコンバータ９が、１段目の回路３の演算増幅回路１３の出力に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果は、Ｄ／Ａコンバータ１０へ転送されるとともに、３つのラッチ回路７を介して出力回路８へ転送される。これにより、２段目の回路４から中上位２ビットのデジタル出力（２5 ，２4 ）が得られる。
【０１０１】
一方、演算増幅回路１１は、１段目の回路３の演算増幅回路１３の出力を増幅する。減算回路１２は、演算増幅回路１１の出力とＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算する。演算増幅回路１３は、減算回路１２の出力を増幅する。演算増幅回路１３の出力は、３段目の回路５へ転送される。
【０１０２】
３段目の回路５においては、２段目の回路３の演算増幅回路１３の出力に対して２段目の回路４と同様の動作が行われる。それにより、３段目の回路５から中下位２ビットのデジタル出力（２3 ，２2 ）が得られる。
【０１０３】
４段目の回路６においては、３段目の回路５の演算増幅回路１３の出力に対してサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【０１０４】
１段目〜４段目の回路３〜６のデジタル出力は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル出力の同期をとるために設けられている。
【０１０５】
出力回路８は、アナログ入力信号Ｖinの１０ビットのデジタル出力Ｄout を必要な場合はデジタル補正処理後パラレル出力する。
【０１０６】
図１０は図９のアナログ−デジタル変換回路の主要部の構成を示すブロック図、図１１は図１０のアナログ−デジタル変換回路における動作タイミングを示す波形図である。
【０１０７】
図１０に示すように、アナログ−デジタル変換回路において、１段目の回路３内の演算増幅回路１１ａのループ定数は１に設定され、演算増幅回路１３のループ定数は２に設定され、２段目および３段目の回路４，５内の演算増幅回路１１，１３のループ定数は２に設定されている。
【０１０８】
このアナログ−デジタル変換回路においては、図１１に破線で示すように、例えば２段目の回路４内において、サブＡ／Ｄコンバータ９によるＡ／Ｄ変換動作および演算増幅回路１１による増幅および保持動作が同じタイミングで行われ、Ｄ／Ａコンバータ１０によるＤ／Ａ変換動作および演算増幅回路１３による増幅および保持動作が同じタイミングで行われる。
【０１０９】
この場合、Ａ／Ｄコンバータ９によるＡ／Ｄ変換動作、Ｄ／Ａコンバータ１０によるＤ／Ａ変換動作および演算増幅回路１１，１３による増幅および保持動作が１クロック内で実行される。したがって、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のタイミングが緩和される。
【０１１０】
このように、本実施例のアナログ−デジタル変換回路においては、各段の回路３〜５内に２段の演算増幅回路１１ａ，１３または１１，１３が設けられているので、各演算増幅回路１１ａ，１１，１３のループ定数を低減することができ、かつ各演算増幅回路１１ａ，１１，１３の負荷容量が低減される。その結果、各演算増幅回路１１ａ，１１，１３の性能を向上させることなく、変換速度を高速化することが可能となる。
【０１１１】
また、初段の回路３におけるビット構成が４ビットに構成され、２段から最終段の回路４〜６のビット構成が２ビットずつに均等分割され、４−２−２−２構成が採用されているので、高い変換精度が得られる（例えば特開平９−６９７７６号公報参照）。
【０１１２】
１段目の回路３内の演算増幅回路１３が増幅動作を開始するときには、２段目の回路４内のサブＡ／Ｄコンバータ９および２段目の回路４内の演算増幅回路１１の電圧は遷移中である。そのため、１段目の回路４内の演算増幅回路１３の出力段は、２段目の回路４内のサブＡ／Ｄコンバータ９および２段目の回路４内の演算増幅回路１１の電圧変動による雑音を受けることになる。図９のアナログ−デジタル変換回路では、演算増幅回路１１，１１ａ，１３として後述する図１２の演算増幅回路４０ｄを用いているので、各演算増幅回路１１，１１ａ，１３が後段からの雑音の影響を受けない。
【０１１３】
図１２は図９のアナログ−デジタル変換回路に用いられる完全差動型演算増幅回路の構成を示す回路図である。図１２の演算増幅回路は図９のアナログ−デジタル変換回路の演算増幅回路１１，１１ａ，１３として用いられる。
【０１１４】
図１２の演算増幅回路４０ｄは、差動型演算増幅器５０，５１、ソースフォロワ回路５２，５５、コンデンサ５３Ａ，５３Ｂ，５４Ａ，５４ＢおよびスイッチＳ１Ａ，Ｓ１Ｂ，Ｓ２，Ｓ３，Ｓ４Ａ，Ｓ４Ｂ，Ｓ５Ａ，Ｓ５Ｂを含む。スイッチＳ１Ａ，Ｓ１Ｂ，Ｓ２，Ｓ３，Ｓ４Ａ，Ｓ４Ｂ，Ｓ５Ａ，Ｓ５Ｂは、例えばＭＯＳトランジスタにより構成される。
【０１１５】
演算増幅回路１１，１３の場合には、コンデンサ５３Ａ，５３Ｂの容量値をコンデンサ５４Ａ，５４Ｂの容量値の２倍に設定し、演算増幅回路１１ａの場合には、コンデンサ５３Ａ，５３Ｂの容量値をコンデンサ５４Ａ，５４Ｂの容量値と等しく設定する。
【０１１６】
コンデンサ５３Ａ，５３Ｂは、入力ノードＮＩＡ，ＮＩＢとノードＮ１，Ｎ２との間にそれぞれ接続されている。演算増幅器５０の反転入力端子はノードＮ１に接続され、非反転入力端子はノードＮ２に接続され、非反転出力端子はノードＮ３に接続され、反転出力端子はノードＮ４に接続されている。
【０１１７】
演算増幅器５１の反転入力端子はノードＮ３に接続され、非反転入力端子はノードＮ４に接続され、非反転出力端子はノードＮ５に接続され、反転出力端子はノードＮ６に接続されている。
【０１１８】
ソースフォロワ回路５５の一方の入力端子はノードＮ５に接続され、他方の入力端子はノードＮ６に接続され、一方の出力端子はノードＮ７に接続され、他方の出力端子はノードＮ８に接続されている。ソースフォロワ回路５２の一方の入力端子はノードＮ５に接続され、他方の入力端子はノードＮ６に接続され、一方の出力端子は出力ノードＮＯＡに接続され、他方の出力端子は出力ノードＮＯＢに接続されている。
【０１１９】
コンデンサ５４Ａ，５４ＢはノードＮ７，Ｎ８とノードＮ１，Ｎ２との間にそれぞれ接続され、第１および第２の帰還ループを構成する。
【０１２０】
スイッチＳ１ＡはノードＮ１とノードＮ４との間に接続され、スイッチＳ１ＢはノードＮ２とノードＮ３との間に接続されている。スイッチＳ２はノードＮ３，Ｎ４間に接続され、スイッチＳ３はノードＮ５，Ｎ６間に接続されている。スイッチＳ４Ａ，Ｓ４ＢはそれぞれノードＮ５，Ｎ６と一定電位との間に接続されている。
【０１２１】
スイッチＳ５ＡはノードＮ７と出力ノードＮＯＡとの間に接続され、スイッチＳ５ＢはノードＮ８と出力ノードＮＯＢとの間に接続されている。
【０１２２】
入力ノードＮＩＡ，ＮＩＢにそれぞれ入力電圧ＶＩ（−），ＶＩ（＋）が与えられ、出力ノードＮＯＡ，ＮＯＢからそれぞれ出力電圧ＶＯ（＋），ＶＯ（−）が導出される。
【０１２３】
図１３は図１２の演算増幅回路４０ｄの具体的な構成を示す回路図である。
図１３において、演算増幅器５０は、ＰＭＯＳトランジスタ５０１，５０２、ＮＭＯＳトランジスタ５０３，５０４および定電流源５２０により構成される。ＰＭＯＳトランジスタ５０１，５０２は電源電圧を受ける電源端子ＮＤとノードＮ４，Ｎ３との間にそれぞれ接続され、ＮＭＯＳトランジスタ５０３，５０４はノードＮ４，Ｎ３とノードＮＳとの間にそれぞれ接続されている。定電流源５２０はノードＮＳと接地電位を受ける接地端子との間に接続されている。
【０１２４】
ＰＭＯＳトランジスタ５０１，５０２のゲートにはバイアス電圧ＶＢが与えられ、ＮＭＯＳトランジスタ５０３，５０４のゲートはそれぞれノードＮ１，Ｎ２に接続されている。
【０１２５】
増幅器５１Ａ，５１Ｂは図１２の演算増幅器５１を構成する。増幅器５１ＡはＰＭＯＳトランジスタ５０５および定電流源５２１により構成される。ＰＭＯＳトランジスタ５０５のゲートはノードＮ３に接続されている。増幅器５１ＢはＰＭＯＳトランジスタ５０６および定電流源５２２により構成される。ＰＭＯＳトランジスタ５０６のゲートはノードＮ４に接続されている。
【０１２６】
ソースフォロワ回路５２Ａ，５２Ｂは図１２のソースフォロワ回路５２を構成する。ソースフォロワ回路５２ＡはＮＭＯＳトランジスタ５０７および定電流源５２３により構成される。ＮＭＯＳトランジスタ５０７のゲートはノードＮ５に接続され、ノードＮ９は出力ノードＮＯＡに接続されている。ソースフォロワ回路５２ＢはＮＭＯＳトランジスタ５０８および定電流源５２４により構成される。ＮＭＯＳトランジスタ５０８のゲートはノードＮ６に接続され、ノードＮ１０は出力ノードＮＯＢに接続されている。
【０１２７】
ソースフォロワ回路５５Ａ，５５Ｂは図１２のソースフォロワ回路５５を構成する。ソースフォロワ回路５５ＡはＮＭＯＳトランジスタ５０９および定電流源５２５により構成される。ＮＭＯＳトランジスタ５０９のゲートはノードＮ５に接続されている。ソースフォロワ回路５５ＢはＮＭＯＳトランジスタ５１０および定電流源５２６により構成される。ＮＭＯＳトランジスタ５１０のゲートはノードＮ６に接続されている。
【０１２８】
図１４は図１２の演算増幅回路４０ｄの動作を説明するためのタイミング図である。
【０１２９】
最初は、スイッチＳ１Ａ，Ｓ１Ｂ，Ｓ２，Ｓ３，Ｓ４Ａ，Ｓ４Ｂがオンし、スイッチＳ５Ａ，Ｓ５Ｂがオフしている。それにより、出力電圧ＶＯ（＋），ＶＯ（−）が等電位になっている。
【０１３０】
時点ｔ１でスイッチＳ１Ａ，Ｓ１Ｂ，Ｓ２，Ｓ３，Ｓ４Ａ，Ｓ４Ｂがオフする。それにより、入力電圧ＶＩ（−），ＶＩ（＋）に従って演算増幅器５０，５１の増幅動作により出力電圧ＶＯ（＋），ＶＯ（−）間の電位差が広がる。演算増幅器５０，５１による増幅動作開始時の雑音の大きい期間Ｔでは、スイッチＳ５Ａ，Ｓ５Ｂがオフしているので、出力ノードＮＯＡ，ＮＯＢに接続される後段の負荷の電圧変動による雑音が第１および第２の帰還ループに混入しない。
【０１３１】
その後、雑音が実質的に消滅した時点ｔ２でスイッチＳ５Ａ，Ｓ５Ｂがオンする。それにより、出力ノードＮＯＡ，ＮＯＢの電位がノードＮ７，Ｎ８の電位と等しくなる。
【０１３２】
図９のアナログ−デジタル変換回路１においては、演算増幅回路１１，１１ａ，１３として図１２の演算増幅回路４０ｄが用いられているので、消費電力の増大が抑えられ、余分なタイミングマージンが不要となり、かつ演算精度を劣化させずに後段からの雑音の影響を除去することができる。したがって、ビット数が多くかつ分解能が高く、低消費電力かつ高速動作が可能でより高精度なアナログ−デジタル変換回路１が実現される。
【０１３３】
なお、本実施例では、初段の回路３の演算増幅回路１１ａの利得が１となっているが、演算増幅回路１１ａの利得を他の演算増幅回路１１と同様に２としてもよい。
【０１３４】
また、本実施例では、各段の回路３〜５において、２段の演算増幅回路１１ａ，１３または１１，１３が設けられているが、各段の回路に３段以上の演算増幅回路を設けてもよい。
【０１３５】
なお、演算増幅回路１１，１１ａ，１３として図６、図７または図８の演算増幅回路を用いてもよい。
【０１３６】
図１５は本発明の第８の実施例におけるアナログ−デジタル変換回路の構成を示すブロック図である。
【０１３７】
図１５のアナログ−デジタル変換回路１ａの構成は、１段目〜４段目の回路３〜６に含まれる演算増幅回路の個数を除いて図９のアナログ−デジタル変換回路１の構成と同様である。演算増幅回路１４としては、図１２の演算増幅回路４０ｄを用いる。ただし、演算増幅回路１４では、図１２のコンデンサ５３Ａ，５３Ｂの容量値をコンデンサ５４Ａ，５４Ｂの容量値の４倍に設定する。
【０１３８】
図１５のアナログ−デジタル変換回路１ａにおいても、演算増幅回路１４として図１２の演算増幅回路５０ａが用いられているので、消費電力の増大が抑えられ、余分なタイミングマージンが不要となり、かつ演算精度を劣化させずに後段からの雑音の影響を除去することができる。
【０１３９】
なお、本実施例においても、演算増幅回路１１，１１ａ，１３として図６、図７または図８の演算増幅回路を用いてもよい。
【０１４０】
上記実施例では、本発明の演算増幅回路を多段パイプライン構成のアナログ−デジタル変換回路に適用した場合を説明したが、本発明の演算増幅回路は、ΔΣ（デルタシグマ）型のアナログ−デジタル変換回路にも適用することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における演算増幅回路の構成を示す回路図である。
【図２】ソースフォロワ回路の構成の一例を示す回路図である。
【図３】ソースフォロワ回路の構成の他の例を示す回路図である。
【図４】本発明の第２の実施例における演算増幅回路の構成を示す回路図である。
【図５】本発明の第３の実施例における演算増幅回路の構成を示す回路図である。
【図６】本発明の第４の実施例における演算増幅回路の構成を示す回路図である。
【図７】本発明の第５の実施例における演算増幅回路の構成を示す回路図である。
【図８】本発明の第６の実施例における演算増幅回路の構成を示す回路図である。
【図９】本発明の第７の実施例におけるアナログ−デジタル変換回路の構成を示すブロック図である。
【図１０】図９のアナログ−デジタル変換回路の主要部の構成を示すブロック図である。
【図１１】図９のアナログ−デジタル変換回路の動作タイミングを示す波形図である。
【図１２】図９のアナログ−デジタル変換回路に用いられる演算増幅回路の構成を示す回路図である。
【図１３】図１２の演算増幅回路の具体的な構成を示す回路図である。
【図１４】図１２のの演算増幅回路の動作を説明するためのタイミング図である。
【図１５】本発明の第８の実施例におけるアナログ−デジタル変換回路の構成を示すブロック図である。
【図１６】従来の演算増幅回路の構成を示す回路図である。
【符号の説明】
１  アナログ−デジタル変換回路
１１，１１ａ，１３，１４，３０ａ，３０ｂ，３０ｃ，４０ａ，４０ｂ，４０ｃ，４０ｄ  演算増幅回路
９  Ａ／Ｄ変換器
１０  Ｄ／Ａ変換器
３１，４１，５０，５１  演算増幅器
３２，３５，４２，４５，５２，５２Ａ，５２Ｂ，５５，５５Ａ，５５Ｂ  ソースフォロワ回路
３３，３４，４３Ａ，４３Ｂ，４４Ａ，４４Ｂ，５３Ａ，５３Ｂ，５４Ａ，５４Ｂ  コンデンサ
３６，４６Ａ，４６Ｂ，Ｓ５Ａ，Ｓ５Ｂ  スイッチ
【図１】
0003540598.tif 000004
【図２】
0003540598.tif 000005
【図３】
0003540598.tif 000006
【図４】
0003540598.tif 000007
【図５】
0003540598.tif 000008
【図６】
0003540598.tif 000009
【図７】
0003540598.tif 000010
【図８】
0003540598.tif 000011
【図９】
0003540598.tif 000012
【図１０】
0003540598.tif 000013
【図１１】
0003540598.tif 000014
【図１２】
0003540598.tif 000015
【図１３】
0003540598.tif 000016
【図１４】
0003540598.tif 000017
【図１５】
0003540598.tif 000018
【図１６】
0003540598.tif 000019