(57)【特許請求の範囲】
【請求項１】
割り込み信号入力の状態を示す出力信号を出力する割り込みコントローラと、該割り込みコントローラの出力を受けてＣＰＵがアクセスするメモリアドレスを変換するアドレス変換器とを備え、前記アドレス変換器が、少なくとも、メモリアドレスのうち予め定めた範囲のメモリアドレス部分を固定のベースアドレスとして生成するベースアドレス生成回路と、前記出力からアドレスコードを生成するエンコード回路と、前記ＣＰＵのアクセスするメモリアドレスが、予め指定された特定アドレスから始まる予め定めた範囲の特定領域にあるか否かを判定するアドレス判定回路とを備え、該アドレス判定回路が前記特定領域にあると判定した場合に、前記ＣＰＵのアクセスするメモリアドレスのうち、予め定めた範囲の前記アドレス部分を、前記ベースアドレス生成回路が生成した前記ベースアドレスに切り替えて設定することにより、アクセスするメモリアドレスを変換することを特徴とする割り込み制御装置。
【請求項２】
割り込み信号入力の状態を示す出力信号を出力する割り込みコントローラと、該割り込みコントローラの出力を受けてＣＰＵがアクセスするメモリアドレスを変換するアドレス変換器とを備え、前記アドレス変換器が、前記割り込みコントローラからの前記出力信号をラッチするラッチ回路、該ラッチ回路の出力情報からアドレスコードを生成するエンコード回路及び前記アドレスコードの上位メモリアドレス情報となる固定のベースアドレスを生成するベースアドレス生成回路で構成されて、割り込み信号入力の状態に応じたメモリアドレス情報を生成するアドレス発生回路と、メモリアドレスのうち予め定めた範囲のアドレス部分を選択するために、前記アドレス発生回路からのメモリアドレス情報とＣＰＵからのメモリアドレス情報のうち前記予め定めた範囲のアドレス部分とを入力する２つの入力ポートを持ち、セレクト信号の状態によりいずれか一方をメモリアドレスとして選択してメモリへ出力するアドレスセレクト回路と、前記ＣＰＵのアクセスするメモリアドレスを常に調べ、該アクセスするメモリアドレスが、予め指定された特定アドレスから始まる予め定めた範囲の特定領域であると判定した場合に、前記アドレス発生回路で生成したアドレス情報を選択するように前記アドレスセレクト回路にセレクト信号を出力し、同時に、前記ラッチ回路に入力された前記出力信号をラッチするようにラッチ信号を出力するアドレス判定回路とで構成されることを特徴とする割り込み制御装置。
【請求項３】
前記アドレス変換器は、前記アドレス判定回路において前記ＣＰＵがアクセスするメモリアドレスを判定するための前記特定領域のアドレスの変更が可能であることを特徴とする請求項１又は２に記載の割り込み制御装置。
【請求項４】
前記アドレス変換器は、前記ベースアドレス生成回路が生成する前記ベースアドレスの変更が可能であることを特徴とする請求項１又は２に記載の割り込み制御装置。
【請求項５】
前記アドレス変換器は、前記特定領域のサイズの変更が可能であることを特徴とする請求項１又は２に記載の割り込み制御装置。
【請求項６】
前記アドレス変換器は、前記エンコード回路において前記ラッチ回路の出力情報から生成する前記アドレスコードの変更が可能であることを特徴とする請求項２に記載の割り込み制御装置。
【請求項７】
前記アドレス変換器は、前記割り込みコントローラから出力されてくる出力信号を受けて、ＣＰＵがアクセスするメモリアドレスを変換するための前記ベースアドレス生成回路及び／又は前記エンコード回路をＲＯＭ回路としていることを特徴とする請求項１又は２に記載の割り込み制御装置。
【請求項８】
前記アドレス変換器は、前記割り込みコントローラから出力されてくる出力信号を受けて、ＣＰＵがアクセスするメモリアドレスを変換するための前記ベースアドレス生成回路及び／又は前記エンコード回路をＲＡＭ回路としていることを特徴とする請求項１又は２に記載の割り込み制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、割り込み制御装置、より詳細には、外部割り込み入力信号端子を有し、割り込みベクタロードサイクルを自動的に実行しないタイプのプロセッサ（以下、ＣＰＵとする）において、その入力信号端子数よりも割り込み要因が多いコンピュータシステムにおける割り込み制御装置に関する。
【０００２】
【従来の技術】
図５は、従来の割り込み制御装置の一例を説明するための要部概略構成図で、図中、１０はＣＰＵ、２０はメモリコントローラ、３０は割り込みコントローラ、４０はメモリで、割り込みコントローラ３０は、割り込みマスクレジスタ（ＭＲ）３１及び割り込みステータスレジスタ（ＳＲ）３２を有する。
【０００３】
図６は、従来のメモリマップ例を示す図で、割り込みコントローラ３０のステータスレジスタ（ＳＲ）３２は、優先順位の高い割り込み処理を示すものとする。
図７は、図５に示した従来のメモリコントローラ２０の詳細を示す図で、図中、２１はアドレスデコーダ、２２はメモリ制御信号生成回路を示す。
【０００４】
図８は、図５に示した従来の割り込みコントローラ３０の詳細を示す図で、図中、３１は割り込みマスクレジスタ（ＭＲ）、３２は割り込みステータスレジスタ（ＳＲ）、３３は優先順位決定回路で、該優先順位決定回路３３は、ＩＮＴ４が最優先でＩＮＴ１が最低順位とする。すなわち、ＩＮＴ１，２，３が同時にアサートされている場合、ＩＮＴ３が選択される。ただし、マスクレジスタ３１の出力は全てハイでマスクＯＦＦの状態とする。
【０００５】
図５乃至図８に示した従来の割り込み装置において、従来は、システムで外部割り込み要求（例えば、ＩＮＴ３）が発生すると、まず、図５に示すような割り込みコントローラ３０がシステムＣＰＵ１０に対して割り込み信号ＩＮＴをアサート（割り込みコントローラ３０内部のマスクレジスタ（ＭＲ）３１でその入力が禁止されていない場合）し、ＣＰＵ１０はこのＩＮＴ信号入力のアサートを検出することによって外部割り込み要求の発生を認識し、以下の一連の外部割り込み処理を実行する。
【０００６】
（１）：ＣＰＵ内部レジスタ等の退避。
（２）：ＣＰＵは外部割り込みベクタテーブルアドレス（図６の＄１０Ｈ番地）を生成。
（ＣＰＵにより外部割り込み専用の固定アドレスが生成されるため、変更は不可）
（３）：ＣＰＵは（２）のアドレスから外部割り込み処理ルーチンの格納アドレスデータ （図６の＄１００００Ｈ）をロード。
（４）：ＣＰＵは（３）のアドレス情報を利用して外部割り込み処理ルーチン（図６の ＄１００００Ｈ番地）へジャンプ。
【０００７】
ここで、一般的な外部割り込み処理（図６のベースアドレス＝＄１００００Ｈ以降の領域）は、
（５）：システム内にある割り込みコントローラ３０のステータスレジスタ（ＳＲ）３２（図６のＩ／Ｏ領域＄Ａ０００＿００００番地）をロードし、今要求されている割り込み情報（図６ではＳＲ＝０ｂ００００＿０１００となり、この時、ＭＲは０ｂ００００＿１１１１で、全ての入力は許可状態とする）を得る。
【０００８】
ここで、一般的に、割り込みコントローラ３０は何らかの方法で優先順位を決定する回路を持ち、このときの優先順位が固定であるものやＣＰＵからの設定により可変であるものがある。図６，図８に示した従来の割り込みコントローラ回路３０では、ＩＮＴ４が最優先順位でＩＮＴ１が最低順位の番号順に固定しているものとする。すなわち、ステータスレジスタ（ＳＲ）３２には常に最優先順位の割り込み要求の情報を得ることができるものとする。
【０００９】
（６）：上記割り込み情報を元にして外部割り込み処理プログラムはＩＮＴ３からの    要求であることを認識し、
（７）：ＩＮＴ３に対する処理プログラムが置かれている割り込み処理３へジャンプ    するためのアドレス＄１０３００Ｈを生成し、
（８）：ＣＰＵはこのアドレス＄１０３００Ｈへジャンプし、
（９）：ＩＮＴ３による割り込み処理３を実行していくといったものであった。
【００１０】
【発明が解決しようとする課題】
そのため、上記従来の割り込み動作では外部割り込み要求が発生するたびに、その発生から実際の処理を開始するまでに要するプログラムステップが多く、システム性能を向上させるネックとなっていた。
【００１１】
本発明は、上述のごとき実情に鑑みてなされたもので、外部割り込み処理を行うコンピュータシステムにおいて、割り込みコントローラからの割り込み情報を利用してＣＰＵがある特定のアドレス領域をアクセスした時に、アドレス変換を行うことで、割り込み処理時の効率を向上させるようにしたものである。
【００１２】
具体的には、本発明は、外部割り込み例外発生時の外部割り込み処理において、従来行っていた処理、すなわち、従来技術で実行してきた前記（４）から（７）を省くことによって多くの演算やメモリアクセスやＩ／Ｏアクセスの回数を減らしてオーバーヘッドを減少させ、外部割り込み発生時の例外処理速度を向上させるようにしたものである。
【００１３】
【課題を解決するための手段】
請求項１の発明は、割り込み信号入力の状態を示す出力信号を出力する割り込みコントローラと、該割り込みコントローラの出力を受けてＣＰＵがアクセスするメモリアドレスを変換するアドレス変換器とを備え、前記アドレス変換器が、少なくとも、メモリアドレスのうち予め定めた範囲のメモリアドレス部分を固定のベースアドレスとして生成するベースアドレス生成回路と、前記出力からアドレスコードを生成するエンコード回路と、前記ＣＰＵのアクセスするメモリアドレスが、予め指定された特定アドレスから始まる予め定めた範囲の特定領域にあるか否かを判定するアドレス判定回路とを備え、該アドレス判定回路が前記特定領域にあると判定した場合に、前記ＣＰＵのアクセスするメモリアドレスのうち、予め定めた範囲の前記アドレス部分を、前記ベースアドレス生成回路が生成した前記ベースアドレスに切り替えて設定することにより、アクセスするメモリアドレスを変換することを特徴としたものである。
【００１４】
請求項２の発明は、割り込み信号入力の状態を示す出力信号を出力する割り込みコントローラと、該割り込みコントローラの出力を受けてＣＰＵがアクセスするメモリアドレスを変換するアドレス変換器とを備え、前記アドレス変換器が、前記割り込みコントローラからの前記出力信号をラッチするラッチ回路、該ラッチ回路の出力情報からアドレスコードを生成するエンコード回路及び前記アドレスコードの上位メモリアドレス情報となる固定のベースアドレスを生成するベースアドレス生成回路で構成されて、割り込み信号入力の状態に応じたメモリアドレス情報を生成するアドレス発生回路と、メモリアドレスのうち予め定めた範囲のアドレス部分を選択するために、前記アドレス発生回路からのメモリアドレス情報とＣＰＵからのメモリアドレス情報のうち前記予め定めた範囲のアドレス部分とを入力する２つの入力ポートを持ち、セレクト信号の状態によりいずれか一方をメモリアドレスとして選択してメモリへ出力するアドレスセレクト回路と、前記ＣＰＵのアクセスするメモリアドレスを常に調べ、該アクセスするメモリアドレスが、予め指定された特定アドレスから始まる予め定めた範囲の特定領域であると判定した場合に、前記アドレス発生回路で生成したアドレス情報を選択するように前記アドレスセレクト回路にセレクト信号を出力し、同時に、前記ラッチ回路に入力された前記出力信号をラッチするようにラッチ信号を出力するアドレス判定回路とで構成されることを特徴としたものである。
【００１５】
請求項３の発明は、請求項１又は２の発明において、前記アドレス変換器は、前記アドレス判定回路において前記ＣＰＵがアクセスするメモリアドレスを判定するための前記特定領域のアドレスの変更が可能であることを特徴としたものである。
【００１６】
請求項４の発明は、請求項１又は２の発明において、前記アドレス変換器は、前記ベースアドレス生成回路が生成する前記ベースアドレスの変更が可能であることを特徴としたものである。
【００１７】
請求項５の発明は、請求項１又は２の発明において、前記アドレス変換器は、前記特定領域のサイズの変更が可能であることを特徴としたものである。
請求項６の発明は、請求項２の発明において、前記アドレス変換器は、前記エンコード回路において前記ラッチ回路の出力情報から生成する前記アドレスコードの変更が可能であることを特徴としたものである。
【００１８】
請求項７の発明は、請求項１又は２の発明において、前記アドレス変換器は、前記割り込みコントローラから出力されてくる出力信号を受けて、ＣＰＵがアクセスするメモリアドレスを変換するための前記ベースアドレス生成回路及び／又は前記エンコード回路をＲＯＭ回路としていることを特徴としたものである。
【００１９】
請求項８の発明は、請求項１又は２の発明において、前記アドレス変換器は、前記割り込みコントローラから出力されてくる出力信号を受けて、ＣＰＵがアクセスするメモリアドレスを変換するための前記ベースアドレス生成回路及び／又は前記エンコード回路をＲＡＭ回路としていることを特徴としたものである。
【００２０】
【発明の実施の形態】
図１は、本発明による割り込み制御装置の一実施例を説明するための要部概略構成図（図５に示した従来技術に対応した図）で、図中、１０はＣＰＵ、２０はメモリコントローラ、３０は割り込みコントローラ、４０はメモリ、５０は本発明によって付加されたアドレス変換回路で、以下、図５〜図８に示した従来技術と同様の作用をする部分には図５〜図８の場合と同一の参照番号が付してある。
【００２１】
図２は、本発明の動作説明をするためのメモリマップの例を示す図（図６に示した従来技術に対応した図）で、本発明においては、前述のように、アドレス変換回路５０を有し、割り込みコントローラ３０が、割り込み処理３を選択すると、アドレス変換の結果、メモリマップのイメージウィンドウ領域に割り込み処理３のイメージが見えることになる。
【００２２】
図３は、アドレス変換回路及びメモリコントローラの詳細を示す図で、図中、５１はアドレス発生回路、５２はアドレスセレクタ回路、５３はアドレス判定回路で、前記アドレス変換回路５０は、これらアドレス発生回路５１，アドレスセレクタ回路５２、及び、アドレス判定回路５３によって構成され、更に、アドレス発生回路５１は、ラッチ回路５１ａ，エンコーダ５１ｂ，ベースアドレス生成回路５１ｃより構成されている。ここで、システムで外部割り込み要求（例えば、ＩＮＴ３がアサートされ、他は全てネゲート）が発生すると、まず、割り込みコントローラ３０がシステムＣＰＵ１０に対して割り込み信号ＩＮＴをアサート（割り込みコントローラ内部のマスクレジスタ（ＭＲ）でその入力が禁止されていない場合）し、ＣＰＵ１０はこのＩＮＴ信号入力のアサートを検出することによって外部割り込み要求の発生を認識し、以下の一連の外部割り込み処理を実行する。
【００２３】
（１）：ＣＰＵ内部レジスタ等の退避。
（２）：ＣＰＵは外部割り込みベクタテーブルアドレス（図２の＄１０Ｈ番地）を生成。
（ＣＰＵにより外部割り込み専用の固定アドレスが生成されるため、変更は不可）
（３）：ＣＰＵは（２）のアドレスから外部割り込み処理ルーチンの格納アドレスデータ （図２の＄８０００＿００００Ｈ）をロードする。このアドレスはアドレス変換を行    わせる特定領域の先頭を示す特定アドレスである。即ち、該特定アドレスから始まる 予め定めた範囲の特定領域をＣＰＵのメモリアドレスが示す場合、アドレス変換を 行なうべき領域となる。
（４）：ＣＰＵは（３）のアドレス情報を利用して外部割り込み処理ルーチン（図２の ＄８０００＿００００Ｈ番地）へジャンプ。
【００２４】
ここで、ＣＰＵ１０は＄８０００＿００００Ｈからの命令を実行するためにメモリ４０に対してリードサイクルを発生する。割り込みコントローラ３０は、外部割り込み信号入力の状態を示す出力信号として、ＩＮＴ３のアサートからＩＤ［４：１］＝［０１００］を出力する。このＩＤ１〜ＩＤ４を、アドレス変換回路５０のラッチ回路５１ａが受け、エンコーダ回路５１ｂがこれらのデータからアドレスコードＩＡ［９，８］＝［１，０］を生成した結果＄０００１＿０２００Ｈに変換され（表１にエンコーダの機能表を示す）、このアドレス情報を利用してメモリ４０からデータを出力させる。すなわち、ＣＰＵ１０から見ると常に＄８０００＿００００Ｈからのアドレス領域に必要な外部割り込み処理のプログラムが置かれているものとして実行することができる。このことは従来行っていた（４）から（７）の処理を省くことになり、多くの演算やメモリアクセスやＩ／Ｏアクセスの回数を減らし、オーバーヘッドを減少させ、外部割り込み発生時の例外処理速度を大いに向上させるものである。
【００２５】
【表１】
0003594778.tif 000002
【００２６】
本発明は、上述のように、割り込み信号ＩＮＴ１〜４を入力とし、これらの入力信号の状態に応じてＣＰＵ１０への割り込み信号ＩＮＴを出力し、また、これらの入力状態を知らせる信号であるＩＤ１〜ＩＤ４を出力する割り込みコントローラ３０（図４）と、その割り込みコントローラ３０からのＩＤ１〜ＩＤ４を受けるラッチ回路５１ａと、該ラッチ回路５１ａの出力を受けてデータ変換を行い、ＩＡ９，ＩＡ８を出力するエンコーダ回路５１ｂ（図３）と、アドレスコードの上位メモリアドレスとなるレベル固定の信号（即ち、固定のベースアドレス）を生成するベースアドレス生成回路５１ｃとを有し、該ベースアドレス生成回路５１ｃによってあらかじめ固定されたＩＡ［３１：１２］＝０ｘ０００１０、ＩＡ［１１，１０］＝［０，０］と上記エンコーダ回路出力ＩＡ［９，８］とでアドレス情報１Ａ［３１：８］を形成し、後段のアドレスセレクタ回路５２（図３）の１つの入力として与え、アドレスセレクタ回路５２のもう一つの入力にはＣＰＵ１０からのアドレス出力がそのまま与えられている。なお、ベースアドレス及び／又はアドレスコードを発生させるベースアドレス生成回路５１ｃ及び／又はエンコーダ回路５１ｂは、割り込みベクタアドレスの変更が不必要であればＲＯＭ回路としても良いし、割り込みベクタアドレスの変更を可能としたい場合はＲＡＭ回路としても良い。アドレスセレクタ回路５２の出力は、メモリ４０のアドレスとして出力される。
【００２７】
アドレス判定回路５３で、ＣＰＵ１０のアクセスアドレスを判定し、そのアドレスが前もって定められた特定領域のアドレス（＄８０００＿００００Ｈ〜＄８０００＿００ＦＦＨ）であると判定したときに、前記ラッチ回路５１ａのラッチ信号をアサートし、同時に前記アドレスセレクタ回路５２に対してアドレス切り替え信号をアサートする。
【００２８】
次に、本発明の実施例につき、外部割り込み要求信号が４つ（ＩＮＴ［４：１］）の場合で説明する。例えば、システム上でＩＮＴ３がアサートされると、割り込みコントローラ３０は、割り込みマスクレジスタ（ＭＲ）３１のデータがすべて“１”（割り込み入力の許可）とすると、優先順位決定回路３３により、表２のように応答（従来の方法と同じ）し、ＩＤ［４：１］＝［０１００］を出力し、ＣＰＵ１０に対してＩＮＴをアサートする。この時のＩＤ［４：１］＝［０１００］のデータはステータスレジスタ（ＳＲ）３２から得られるデータと同じものである（従来はこのＳＲをロードしてアサートの要求を調べ、それぞれの処理ルーチンへジャンプしていた）。
【００２９】
【表２】
0003594778.tif 000003
【００３０】
ＣＰＵ１０はＩＮＴ入力のアサートを検出すると、図２の例外処理ベクタ領域の＄１０Ｈに対してメモリリードを実行し、外部割り込み処理に関するアドレス情報データ０ｘ８０００＿００００Ｈをロードする。このアドレス情報はあらかじめシステム設定で行うもので、任意のアドレスに変更することも可能であるが、本実施例を利用する場合には、アドレス変換を行う領域（イメージウィンドウ領域）としている０ｘ８０００＿００００Ｈを設定しておくものである。
【００３１】
ＣＰＵ１０はこの０ｘ８０００＿００００Ｈを外部割り込み処理ルーチンの先頭アドレスとしてジャンプするために＄８０００＿００００Ｈ番地のメモリからの命令をロードするサイクルを実行する。アドレス判定回路５３が＄８０００＿００００Ｈを検出すると、ラッチ回路５１ａにラッチ信号をアサートし一連の割り込み処理が終了するまでＩＤ［４：１］＝［０１００］を保持させる。このラッチ信号は、Ｉ／Ｏ領域のラッチ解除のポート（図２の＄Ａ０００＿０００８Ｈに実装）をアクセスするまではネゲートされない。なぜなら、これらのＩＤ［４：１］の値が処理中に変換すると（例えば、より優先順位の高いＩＮＴ４がアサートされた場合）、アドレス変換されるアドレスも変化するからである。
【００３２】
さらに、アドレス判定回路５３は、アドレスセレクタ５２に対してＩＤ［４：１］＝［０１００］を利用してアドレス発生回路５１で作成したアドレスを選択させるようにセレクト信号を出力する（具体的には、割り込み先を示す特定アドレス＄８０００＿００００Ｈから予め定めた終了アドレス＄８０００＿００ＦＦＨまでの範囲の特定領域に対するアクセスを検出すると、アドレスセレクト信号をアドレスセレクタ回路５２のポートＡを選択出力させるように制御する。それ以外の時にはポートＢが選択出力されるように制御される）。なお、該特定領域のサイズは、この１００Ｈのサイズに固定されるものではない。
【００３３】
図３で作成するアドレスの例では、割り込み処理ルーチンのベースアドレス生成回路５１ｃを＄０００１_００００Ｈとするために、ＩＡ［３１：１０］＝［００００_００００_００００_０００１_００００_００］と固定し、ＩＤ［４：１］から得られるデータを表３のようにエンコーダ回路５１ｂにより変換して得られたアドレスコードＩＡ［９，８］＝［１，０］を加えることによって生成している。ＩＡ［７：０］はＣＰＵアドレスをそのまま使用している。すなわち、このアドレス変換は上位２４ビットを対象とし、下位８ビットで表される２５６バイトの領域のブロック単位に扱うものとしている（ＣＰＵの出力するアドレスを３２ビットとした場合）。ただし、エンコーダ回路５１ｂにて生成するアドレスコードはＩＡ［９，８］のみに固定せず可変にすることができ、オフセットサイズはこの２５６バイトのサイズに固定されるものではない。
【００３４】
【表３】
0003594778.tif 000004
【００３５】
上述のようにして得られた＄０００１＿０２００Ｈをメモリ４０に与えることによって、ＣＰＵ１０は＄８０００＿００００Ｈをアクセスすることによって＄０００１＿０２００Ｈをアクセスしたことと同様の結果が得られる。このことは＄０００１＿０２００ＨにＩＮＴ３に対する処理ルーチンを組み込むことで、従来、割り込みコントローラ３０のステータスレジスタ３２をロードして割り込み要因を特定していた作業を省略することを可能にし、外部割り込み発生時の処理効率を大いに向上させることを示している。
【００３６】
【発明の効果】
上述のように、本発明によると、外部割り込み例外発生時のメモリアクセスの回数を減らすことにより、オーバーヘッドを押さえＣＰＵに対する外部割り込み例外処理速度を向上させることができる。
また、エンコーダ回路及び割り込み処理ルーチンを工夫することで、割り込みコントローラに優先順位決定回路と同様の処理も可能となり、このような回路を組み込む必要がなくなる。さらに、今まで以上の自由度を持たせることも可能になる。
【図面の簡単な説明】
【図１】本発明による割り込み制御回路の一実施例を説明するための要部概略ブロック図である。
【図２】本発明の動作説明をするためのメモリマップの例を示す図である。
【図３】本発明によるアドレス変換回路及びメモリコントローラ部の詳細回路図である。
【図４】本発明による割り込みコントローラの詳細回路図である。
【図５】従来の割り込み制御回路の要部概略ブロック図である。
【図６】従来のメモリマップの例を示す図である。
【図７】従来のメモリコントローラの例を説明するための図である。
【図８】従来の割り込みコントローラの詳細電気回路図である。
【符号の説明】
１０…ＣＰＵ、２０…メモリコントローラ、２１…アドレスデコーダ、２２…メモリ制御信号生成回路、３０…割り込みコントローラ、３１…割り込みマスクレジスタ、３２…割り込みステータスレジスタ、３３…優先順位決定回路、４０…メモリ、５０…アドレス変換回路、５１…アドレス発生回路、５２…アドレスセレクタ回路、５３…アドレス判定回路。
【図１】
0003594778.tif 000005
【図２】
0003594778.tif 000006
【図３】
0003594778.tif 000007
【図４】
0003594778.tif 000008
【図５】
0003594778.tif 000009
【図６】
0003594778.tif 000010
【図７】
0003594778.tif 000011
【図８】
0003594778.tif 000012