(57)【特許請求の範囲】
【請求項１】
光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第１導電型半導体基板中に、光電変換した電荷を蓄積する第１導電型からなる電荷蓄積領域を含み、第２導電型からなる第１のバリア領域と、第２導電型からなる第２のバリア領域が設けられ、前記第１のバリア領域および前記第２のバリア領域上に前記電荷蓄積領域及び、少なくとも第２導電型からなりグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記第１のバリア領域は前記電荷蓄積領域の直下に少なくとも前記電荷蓄積領域の平面面積よりも狭く形成され、前記第１のバリア領域と前記第１導電型からなる電荷蓄積領域の間には、前記第１導電型半導体基板の層が保持され、前記第２のバリア領域は前記第１のバリア領域以外に形成され、前記第１のバリア領域は前記第２のバリア領域よりも不純物濃度が高く、かつ同じ厚みを持つことを特徴とする光電変換素子。
【請求項２】
光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第１導電型半導体基板中に、光電変換した電荷を蓄積する第１導電型からなる電荷蓄積領域を含み、第２導電型からなる第１のバリア領域と、第２導電型からなる第２のバリア領域が設けられ、前記第１のバリア領域および前記第２のバリア領域上に前記電荷蓄積領域及び、少なくとも第２導電型からなりグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記第１のバリア領域は前記電荷蓄積領域の直下に少なくとも前記電荷蓄積領域の平面面積よりも狭く形成され、前記第１のバリア領域と前記第１導電型の電荷蓄積領域の間には、前記第１導電型半導体基板の層が保持され、前記第２のバリア領域は前記第１のバリア領域以外に形成され、前記第１のバリア領域は前記第２のバリア領域よりも厚く、及び少なくとも前記第２のバリア領域よりも不純物濃度が高いことを特徴とする光電変換素子。
【請求項３】
前記第１のバリア領域と前記第２のバリア領域が、平面的に連続して形成されていることを特徴とする請求項１又は２に記載の光電変換素子。
【請求項４】
前記第１のバリア領域と前記第２のバリア領域が、離れて形成されている請求項１又は２に記載の光電変換素子。
【請求項５】
光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第１導電型半導体基板中に、光電変換して電荷を蓄積する第１導電型からなる電荷蓄積領域を含み、少なくとも第２導電型からなりグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記電荷蓄積領域の直下のみに第２導電型からなるバリア領域のみが形成されたことを特徴とする光電変換素子。
【請求項６】
グラウンドに接地された前記素子分離領域及び前記バリア領域からの電位の影響により、前記バリア領域が形成されていない前記バリア領域間の領域は、前記電荷蓄積領域に対する電気的な障壁が大きく、前記余剰電荷が前記半導体基板に流れることを特徴とする請求項５に記載の光電変換素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子等に用いられる光電変換素子に関し、特に、固体撮像素子に適用したときに消費電力を低減し、かつ階調を細かくすることが可能な光電変換素子に関するものである。
【０００２】
【従来の技術】
従来用いられている固体撮像素子の平面概略図を図１１に示す。図１１はインターライン型ＣＣＤイメージセンサを示したものである。２次元に配置された光電変換素子２０１の各列にそれぞれ隣接して垂直ＣＣＤ２０２が配置され、前記光電変換素子２０１とトランスファーゲート２０３を介して接続されている。前記各垂直ＣＣＤ２０２の下端は水平ＣＣＤ２０４に接続され、水平ＣＣＤ２０４の端には増幅器２０５が接続されている。なお、前記光電変換素子２０１の相互間、前記光電変換素子２０１と前記垂直ＣＣＤ２０２との間、前記光電変換素子２０１と前記水平ＣＣＤ２０４との間にはそれぞれＰ＋  チャネルストッパ２０６がある。このようなＣＣＤイメージセンサでは、光電変換素子２０１で光電変換された信号電荷は、トランスファーゲート２０３を介して垂直ＣＣＤ２０２に読み出された後、垂直ＣＣＤ２０２および水平ＣＣＤ２０４で転送され増幅器２０５で増幅されて出力される。
【０００３】
図１２に前記ＣＣＤイメージセンサの従来の単位画素を示しており、同図（ａ）は前記単位画素の概略平面図、同図（ｂ）は（ａ）のＸ１−Ｘ１概略断面図である。但し、簡略化のため同図（ａ）ではゲート電極や遮光膜等、同図（ｂ）ではカバー膜やマイクロレンズ等は図示していない。この図では、蓄積される電荷は電子である。同図（ａ）に示す様に、単位画素は光電変換素子２０１、垂直ＣＣＤ２０２、トランスファーゲート３０６、Ｐ＋  チャネルストッパ３０５で構成されている。同図（ｂ）において、Ｎ型シリコン基板３０１内にＰ型領域３０２が埋め込み状態に形成されている。前記光電変換素子２０１には、前記Ｐ型領域３０２より基板表面側の前記Ｎ型シリコン基板３０１に光電変換された信号電荷を蓄積するＮ型領域３０３が形成されている。前記Ｎ型領域３０３の上部、すなわち基板表面にはＰ＋  領域３０４が形成され、酸化膜等の絶縁膜との間の界面準位を介した暗電流の発生を抑制している。前記Ｐ＋  領域３０４はＮ型領域３０３の周囲に形成されているＰ＋  チャネルストッパ３０５と接続され、そのフェルミレベルはグラウンド電位に固定されている。また、前記光電変換素子と垂直ＣＣＤの間に、Ｐ型からなるトランスファーゲート領域３０６（図１１のトランスファーゲート２０３）を形成している。
【０００４】
一方、前記垂直ＣＣＤ２０２は、前記Ｎ型シリコン基板３０１内に形成されたＰ型領域３０７上に形成されたＮ型領域３０８からなる電荷転送領域と、その上部にゲート絶縁膜３０９を介して形成されたゲート電極３１０により構成される。前記Ｐ型領域３０７は電気的にＰ＋  チャネルストッパ３０５と接続されており、そのフェルミレベルはグラウンド電位に固定されている。そして、前記ゲート電極３１０ないし光電変換素子を覆うように層間絶縁膜３１２が形成されるとともに、前記層間絶縁膜３１２上には、光電変換素子のみに光が入射する様に光電変換素子上部のみ開口した遮光膜３１１が形成される。
【０００５】
このようなＣＣＤイメージセンサでは、光電変換素子２０１に光が入射して光電変換素子２０１で生成された信号電荷はＮ型領域３０３に蓄積され、所望のタイミングでゲート電極３１０に高い電圧を印可することでトランスファーゲート領域３０６をオン状態として、信号電荷を垂直ＣＣＤ２０２に読み出す。この時Ｎ型領域３０３は空乏化し、その電位よりもトランスファーゲート領域３０６のオン状態の電位および読み出される先のＮ型領域３０８の電位が高くなるように電圧が設定される。その後トランスファーゲート領域３０６をオフ状態として、垂直ＣＣＤ２０２で信号電荷が転送される。
【０００６】
図１３に、前記光電変換素子２０１のＮ型領域３０３および垂直ＣＣＤ２０２のＮ型領域３０８が空乏化した時の電位分布の概略を示す。なお、図１３は図１２（ｂ）の断面構造に対応するものである。図１３において、トランスファーゲート領域３０６がオフの状態を示しており、また、図１３のＸ２−Ｘ２線、およびＸ３−Ｘ３線に沿った電位分布の概略を図１４にＳＡ，ＳＢで示す。垂直ＣＣＤでは、図１４には表れないが、深さ方向に沿ってシリコン基板３０１とゲート絶縁膜３０９の界面からＮ型領域３０８内部方向に電位が高くなっていき、ある深さで電位が極大となる。その後、Ｐ型領域３０７に向かって電位は低くなり、Ｐ型領域３０７では、そのフェルミレベルはグラウンド電位となっている。その後、図１４のＳＢ線に示すように、電位はＮ型シリコン基板１０１に印加する基板電圧に向かって高くなっていく。光電変換素子２０１ではＳＡ線で示すように、表面のＰ＋  領域３０４のフェルミレベルはグラウンド電位となっており、深さ方向に沿ってＮ型領域３０３内部方向に電位が高くなっていき、ある深さで電位が極大となる。その後、Ｐ型領域３０２で電位が極小となり、Ｎ型シリコン基板に印加する基板電圧に向かって高くなっていく。ここで、Ｎ型シリコン基板３０１に埋め込み状態に形成されているＰ型領域３０２のほぼ中央に形成される電位のバリアを、ＶＯＤバリアと呼ぶことにする。このＶＯＤバリアは基板電圧によって制御することができ、飽和信号量以上の余剰電荷を基板に掃き出すブルーミング抑制動作や、光電変換素子２０１のＮ型領域３０３に蓄積された電荷を基板に掃き出す電子シャッター動作（この時の基板電圧を基板引抜き電圧と呼ぶ）を行なうことができる。この光電変換素子２０１の構造は、縦型オーバーフロードレイン構造と呼ばれる。
【０００７】
【発明が解決しようとする課題】
前記ＶＯＤバリアはＰ＋  領域３０４、Ｎ型領域３０３、Ｐ型領域３０２、およびＮ型基板３０１の不純物濃度プロファイル、つまり深さ方向の１次元不純物濃度プロファイルと基板電圧で決まる電位分布から決定される。そして、光電変換素子２０１の寸法が大きい場合には、ＶＯＤバリアは水平方向に電位の平坦な領域が形成されることになる。しかしながら、光電変換素子２０１の寸法が微細化すると、これに従って、ＶＯＤバリアはＰ＋  チャネルストッパ３０５およびＰ型領域３０７の電位の影響を受けはじめ、ＶＯＤバリアの電位の平坦な領域が縮小していくことになる。すなわち、前記したようにＰ＋  チャネルストッパ３０５およびＰ型領域３０７のフェルミレベルは０Ｖとなっており、ＶＯＤバリア電位よりも低いため、光電変換素子２０１の寸法が微細化すると、ＶＯＤバリア領域端の電位を低下させる方向に働くからである。そして、微細化がさらに進むと、ＶＯＤバリアの電位の平坦な領域がなくなり、ＶＯＤバリアの電位も低下する。この時の様子を図１５に示す。図１５は、図１３のＸ４−Ｘ４線に沿った電位分布の概略図であり、ＶＯＤバリアで極大となっている。つまり、図１３でＶＯＤバリアは、電位の鞍点となっている。
【０００８】
このように光電変換素子２０１が微細化されるにつれ、ＶＯＤバリアに対するＰ＋  チャネルストッパ３０５とＰ型領域３０７との電気的接続が強くなってくるので、ＶＯＤバリア電位は基板電圧によって変化し難くなる。つまり、基板電圧に対するＶＯＤバリア電位の変化の割合は小さくなっていく。これは、電子シャッター動作を行なう基板引抜き電圧の上昇となり、ＣＣＤイメージセンサの消費電力の増加をもたらす。
【０００９】
また、このＶＯＤバリア電位の基板電圧に対する変化のし易さは、ニー特性にも影響する。ニー特性とは、光電変換素子２０１に蓄積される信号電荷量と光量の関係に於いて、ある点に於いてその傾きが変化する特性を言う。図１２に示した縦型オーバーフロードレイン構造の光電変換素子２０１の、光量に対する信号電荷量の関係を図１６に片対数目盛りで示す。飽和信号量までは光量に対し信号電荷量が線形に変化し（同図の対数目盛りでは曲線となる）、飽和信号電荷量以上では光量の対数に比例する。後者の信号量が光量の対数で変化する領域をニー領域と呼ぶことにし、ニー領域における光量の対数に対する信号電荷量の変化量をニー特性の傾きと呼ぶことにする。このニー特性の傾きは、ＶＯＤバリア電位の基板電圧に対する変化量と関係し、この変化量が小さい方がニー特性の傾きは小さくなる。前述したように、光電変換素子２０１が微細化されるにつれて、Ｐ＋  チャネルストッパ３０５とＰ型領域３０７に対するＶＯＤバリアの電気的接続が強くなってくるので、基板電圧に対するＶＯＤバリア電位の変化量は小さくなっていく。従って、ニー特性の傾きは小さくなっていく。
【００１０】
前記したように、ニー領域での信号電荷量は光量の対数に比例するため、線形に変化する場合よりも、ある信号電荷量の範囲内で広い範囲の光量を撮像できる。つまり、光量のダイナミックレンジを拡大することができ、これによりコントラストの高い被写体を撮像できる。近年、車載用やＦＡ等の産業用にダイナミックレンジを拡大したイメージセンサの要求が大きくなっており、これに対応するためにニー領域を使うことが行われている。この場合には、ニー特性の傾きは大きい方が光量の差分に対応する信号量の差分が大きく、光量の階調を細かくすることができる。さらに、オンチップカラーフィルタを積層して単板式カラーイメージセンサとした場合には、対数変化するニー領域での各色の信号電荷量を加減算することでカラー信号を得るため、光量の階調が細かい方が色偽等の不具合が発生しにくくなる。従って、ダイナミックレンジ拡大の用途には、ニー特性の傾きは大きくすることが望まれる。
【００１１】
ところが、図１２に示した従来の固体撮像素子（ＣＣＤイメージセンサ）では、基板引抜き電圧およびニー特性の傾きは、Ｐ型領域３０２の不純物濃度プロファイルと光電変換素子の寸法の関数となり、Ｐ型領域３０２の不純物濃度を高濃度化し、あるいはＰ型領域３０２の厚さ（基板深さ方向の幅寸法）を増加させるに従い、基板引抜き電圧およびニー特性の傾きは増大する。したがって、従来のＣＣＤイメージセンサでは、Ｐ型領域３０２の不純物濃度を高濃度化するか、又は厚くししてニー特性の傾きの増大を図っているが、これでは、基板引抜き電圧が上昇して、低電圧化、低消費電力化ができないという問題が生じることになる。
【００１２】
本発明は、光電変換素子の中央部の直下に、周囲領域よりも不純物濃度が高いか、又は厚いＰ型領域を形成することで、基板引抜き電圧を低減する一方で、ニー特性の傾きを増加した光電変換素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の光電変換素子は、光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第１導電型半導体基板中に、光電変換した電荷を蓄積する第１導電型からなる電荷蓄積領域を含み、第２導電型からなる第１のバリア領域と、第２導電型からなる第２のバリア領域が設けられ、前記第１のバリア領域および前記第２のバリア領域上に前記電荷蓄積領域及び、少なくとも第２導電型からなりグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記第１のバリア領域は前記電荷蓄積領域の直下に少なくとも前記電荷蓄積領域の平面面積よりも狭く形成され、前記第１のバリア領域と前記電荷蓄積領域を成す第１導電型層の間には、前記第１導電型半導体基板の層が保持され、前記第２のバリア領域は前記第１のバリア領域以外に形成され、前記第１のバリア領域は前記第２のバリア領域よりも不純物濃度が高く、かつ同じ厚みを持つことを特徴とする。あるいは、本発明の光電変換素子は、前記第１のバリア領域は前記第２のバリア領域よりも厚く、及び少なくとも前記第２のバリア領域よりも不純物濃度が高いことを特徴とする。
【００１４】
本発明の第１の光電変換素子として、前記第１のバリア領域および前記第２のバリア領域は、次のいずれかの適用形態を採る。即ち、第１の適用形態として、前記第１のバリア領域と前記第２のバリア領域は平面的に連続して形成されている、第２の適用形態として、前記第１のバリア領域と前記第２のバリア領域は離れて形成されている。
【００１５】
本発明の第２の光電変換素子は、光電変換素子で発生した余剰電荷を半導体基板に掃き出す縦型オーバーフロードレイン型光電変換素子であって、第１導電型半導体基板中に、光電変換して電荷を蓄積する第１導電型からなる電荷蓄積領域を含み、少なくとも第２導電型からなりグラウンド電位に固定された素子分離領域が前記電荷蓄積領域の周囲を囲んで形成され、前記電荷蓄積領域の直下のみに第２導電型からなるバリア領域が形成されたことを特徴とする。
【００１７】
本発明の第１の光電変換素子によれば、第１のバリア領域を電荷蓄積領域の平面面積よりも狭くし、その上で第２のバリア領域よりも不純物濃度を高くし、あるいは厚く形成することで、ＶＯＤバリアへの素子分離領域等による影響が小さくなり、電荷蓄積領域の中央部のＶＯＤバリアの電位は、深さ方向の１次元不純物濃度プロファイルで決まる値となり、電位の平坦な領域が形成され、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００１８】
また、本発明の第２の光電変換素子によれば、単位画素寸法の微細化により、隣接する第１のバリア領域の間隔が小さくなると、第１のバリア領域が形成されていない領域は第１の光電変換素子における第２のバリア領域が存在していると同等になり、電荷蓄積領域の中央のＶＯＤバリアは、素子分離領域の影響を小さくすることができる。これにより、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００１９】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して説明する。なお以下ではすべて蓄積される電荷は電子の場合について説明する。
（第１の実施の形態）
図１は本発明の基板引抜き電圧を低減しつつ、ニー特性の傾きを増加させた固体撮像素子、ここでは図１１に示したＣＣＤイメージセンサの単位画素に相当する第１の実施の形態の断面図である。なお、図１は図１２（ａ）のＸ１−Ｘ１線に相当する箇所の断面構造であるが、カバー膜やマイクロレンズ等は図示していない。同図において、Ｎ型シリコン基板１０１内にＰ型領域１０２，１２２が埋め込み状態に形成されている。ここで、前記Ｐ型領域１２２は、電荷蓄積領域（ただし、この実施形態では光電変換素子と称している）２０１の直下領域にのみ形成されており、その周囲の領域に前記Ｐ型領域１０２が形成されている。前記光電変換素子２０１は、前記Ｐ型領域１０２，１２２よりも基板表面側に光電変換された信号電荷を蓄積するＮ型領域１０３が形成され、前記Ｎ型領域１０３の上部、すなわち前記Ｎ型シリコン基板１０１の表面にはＰ+ 領域１０４が形成され、酸化膜等の絶縁膜との間の界面準位を介した暗電流の発生を抑制している。また、前記Ｐ型領域１２２は、図１２（ａ）に相当する平面に投影した平面積が前記Ｎ型領域１０３よりも小さく、同図ではＰ型領域１２２の幅ｗ１がＮ型領域１０３の幅Ｗ１より小さくなっている。また、Ｐ型領域１２２は前記Ｐ型領域１０２よりも不純物濃度が高く形成されている。また、前記Ｎ型領域１０３の表面の前記Ｐ+ 領域１０４は前記Ｎ型領域１０３の周囲に形成されているＰ+ チャネルストッパ１０５と接続され、そのフェルミレベルはグラウンド電位に固定されている。
【００２０】
また、前記光電変換素子２０１と垂直ＣＣＤ２０２の間に、Ｐ型からなるトランスファーゲート領域１０６（２０３）が形成されている。一方、前記垂直ＣＣＤ２０２は、前記Ｎ型シリコン基板１０１の表面側の領域に形成されたＰ型領域１０７上に形成されたＮ型領域１０８からなる電荷転送領域と、その上部にゲート絶縁膜１０９を介して形成されたゲート電極１１０により構成される。Ｐ型領域１０７は前記Ｐ＋  チャネルストッパ１０５と電気的に接続されており、そのフェルミレベルはグラウンド電位に固定されている。なお、全面に層間絶縁膜１１２が形成されるとともに、光電変換素子のみに光が入射する様に、光電変換素子の上部のみを開口した遮光膜１１１が前記層間絶縁膜１１２上に形成される。
【００２１】
以上の構成によれば、光電変換素子２０１で生成された信号電荷はＮ型領域１０３に蓄積され、所望のタイミングでゲート電極１１０に高い電圧を印可することでトランスファーゲート領域１０６をオン状態とし、信号電荷を垂直ＣＣＤ２０２に読み出す。この時、Ｎ型領域１０３は空乏化し、その電位よりもトランスファーゲート領域１０６のオン状態の電位および読み出される先のＮ型領域１０８の電位が高くなるように、電圧が設定される。その後トランスファーゲート領域１０６をオフ状態として、垂直ＣＣＤ２０２で信号電荷が転送される。
【００２２】
ここで、図１で示したＣＣＤイメージセンサを製造する方法について説明する。まず、１０１４／ｃｍ３  台のリン濃度を持つＮ型シリコン基板１０１の表面に２０〜６０ｎｍ厚の熱酸化膜を形成し、Ｐ型領域１０２に対応する領域に０．５〜３ＭｅＶ，  ０．５〜５×１０１１／ｃｍ２  のボロンをイオン注入する。次にフォトリソグラフイ技術によりＰ型領域１２２に対応する領域にフォトレジストを開口し、Ｐ型領域１０２と同じエネルギー、１．１〜３倍のドーズ量のボロンをイオン注入し、９００〜９８０℃、３０分から２時間の熱処理によりＰ型領域１０２および１２２を形成する。但し、フォトレジストの開口は、熱処理によるボロンの広がりを考慮して決定する。次に、リソグラフィ技術とイオン注入技術をそれぞれ用い、２０〜４０ＫｅＶ，１〜５×１０１３／ｃｍ２  のボロンのイオン注入によりＰ＋  チャネルストッパ１０５を、２００〜５００ＫｅＶ，１〜５×１０１２／ｃｍ２  のリンのイオン注入によりＮ型領域１０３を、２０〜６０ｋｅＶ，１０１２／ｃｍ２  台のボロンのイオン注入により表面に浅いＰ＋  領域１０４を、７０〜１５０ＫｅＶ、１〜５×１０１２／ｃｍ２  のリンのイオン注入によりＮ型領域１０８を、２００〜４００ＫｅＶ、１〜５×１０１２／ｃｍ２  のボロンのイオン注入によりＰ型領域１０７を、４０〜１００ＫｅＶ、０．５〜３×１０１２／ｃｍ２  のボロンのイオン注入によりトランスファーゲート領域１０６を形成し、９００〜９８０℃、３０分〜１時間で窒素雰囲気で熱処理することでイオン注入したドーパントを活性化させる。次に、熱酸化膜をフッ酸でウエットエッチングした後、ゲート絶縁膜１０９（ここでは、ウェット酸化で５０〜１００ｎｍ厚のゲート酸化膜）を形成し、その上にリソグラフィとエッチングでドーパントが混入したポリシリコンゲート電極１１０を形成する。さらに層間絶縁膜１１２を形成し、光電変換素子に開口した遮光膜１１１をリソグラフィとエッチングで形成して、図１に示したＣＣＤイメージセンサが完成する。
【００２３】
図２に、光電変換素子２０１のＮ型領域１０３および垂直ＣＣＤ２０２のＮ型領域１０８が空乏化した時の電位分布の概略を、図１の断面に対応して示す。同図はトランスファーゲート領域１０６がオフの状態を示している。また、図２のＡ３−Ａ３線に沿った電位分布の概略を図３に示す。ここで、前記Ｐ型領域１０２，１２２は、従来例のものとＶＯＤバリア電位が等しくなるように、それぞれの不純物濃度を調整している。これにより、図１３及び図１５に示した従来の電位分布と比較すると、光電変換素子２０１の中央部を含む領域に、周囲のＰ型領域１０２よりも不純物濃度が高いＰ型領域１２２が形成されているため、ＶＯＤバリアとして電位の平坦な領域が形成されていることが判る。
【００２４】
その理由を図４を用いて説明する。図４は図２のＡ４−Ａ４線に沿った電位分布の概略を、Ｐ型領域１２２の不純物濃度をパラメータとして示したものである。同図から、Ｎ型シリコン基板１０１に同じ基板電圧を印加しても、Ｐ型領域１２２の不純物濃度が小さい方Ｓ２が不純物濃度が大きい方Ｓ１よりもＶＯＤバリアの電位が高くなっている。Ｐ＋  チャネルストッパ１０５やＰ型領域１０７の影響が無いと仮定した場合には、Ｐ型領域１０２を通るＡ２−Ａ２線に沿った断面でのＶＯＤバリア電位Ｖｂ２の方が、Ｐ型領域１２２を通るＡ１−Ａ１線に沿った断面でのＶＯＤバリア電位Ｖｂ１よりも高くなる。従来例で説明したように、実際にはＰ＋  チャネルストッパ１０５やＰ型領域１０７の影響を受けるためＶｂ２は低下するが、Ｐ型領域１２２に隣接する低不純物濃度のＰ型領域１０２のために、光電変換素子２０１の中央のＶＯＤバリア電位Ｖｂ１へのＰ＋  チャネルストッパ１０５やＰ型領域１０７の影響を少なくし、あるいはなくすことができる。但し、Ｖｂ２の低下量はＶｂ１へ影響しない量にする必要がある。これはＰ型領域１２２とＰ型領域１０２の不純物濃度差で制御できるが、不純物濃度差が小さ過ぎるとニー特性増大の効果が小さく、大き過ぎるとＶＯＤバリア電位がＡ２−Ａ２線に沿った方がＡ１−Ａ１線に沿った方よりも高くなり、余剰電荷の掃き出しが光電変換素子２０１の周囲のＰ型領域１０２の狭い領域を介して行われニー特性増大の効果がなくなる。
【００２５】
不純物濃度差が大きい場合にニー特性増大の効果がなくなる理由は、次の通りである。前記余剰電荷の掃き出しの行われる領域のＶＯＤバリア電位は、Ｐ型領域１２２中のＶＯＤバリア電位とＰ＋  チャネルストッパ１０５およびＰ型領域１０７の影響を受け、従来例と同様に電位の平坦な領域がなくなっている。従って、基板電圧に対しＶＯＤバリア電位は変化し難くなり、ニー特性の傾きは低下する。実験の結果、Ｐ型領域１２２の不純物濃度を、Ｐ型領域１０２の不純物濃度の１．１〜３倍の高濃度にすれば、ニー特性の傾きを増大できることが分かった。このことは、ＶＯＤバリアへのＰ＋  チャネルストッパ１０５やＰ型領域１０７の影響が小さくなっていることを示している。この条件の内の最適な条件では、光電変換素子２０１の中央部のＶＯＤバリアの電位は、深さ方向の１次元不純物濃度プロファイルで決まる値となり、電位の平坦な領域が形成される。このようにＶＯＤバリアは、Ｐ＋  チャネルストッパ１０５やＰ型領域１０７の影響を小さくできるので、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００２６】
（第２の実施の形態）
第２の実施の形態の断面構造を図５に示す。なお、図１に示した第１の実施の形態と同じ構造は同じ符号で表わしており、詳細な説明は省略する。この第２の実施形態では、第１の実施形態の光電変換素子の直下に形成されたＰ型領域１２２に代えて、光電変換素子２０１の中央領域の直下に形成され、かつその周囲においてＰ型領域１０２と離間されたＰ型領域１３２を設けている。前記Ｐ型領域１０２とＰ型領域１３２の間隔Ｌは１μｍ程度以下に設計する。また、図５に示したＣＣＤイメージセンサを製造する方法は、Ｐ型領域１３２とＰ型領域１０２を形成する時に、フォトリソグラフィ技術によりそれぞれに対応する領域にフォトレジストを開口して、ボロンをイオン注入して形成する。フォトレジストの開口位置やボロンイオン注入時のエネルギーやドーズ量、およびその他の領域の形成方法は第１の実施の形態と同様であるのでその説明を省略する。
【００２７】
この第２の実施の形態によれば、図５のＢ２−Ｂ２線に沿ってはＰ型領域１３２やＰ型領域１０２が形成されていないため、この線に沿った１次元プロファイルではＶＯＤバリアは形成できない。しかし、Ｐ型領域が形成されていない領域の距離Ｌは１μｍ程度であるので、その領域の電位はＰ型領域１３２、Ｐ型領域１０２、Ｐ＋  チャネルストッパ１０５、およびＰ型領域１０７の電位の影響を受け、これら電位の２次元、３次元的な効果でＶＯＤバリアが形成され、そのＶＯＤバリア電位Ｖｂ１はＰ型領域１３２を通る図５のＢ１−Ｂ１線に沿ったＶＯＤバリア電位Ｖｂ２と同等か僅かに低く設計できる。従って、前述した第１の実施の形態の様に、最適条件においては光電変換素子２０１の中央部のＶＯＤバリアの電位は深さ方向の１次元不純物濃度プロファイルで決まる値となり、電位の平坦な領域が形成される。このようにＶＯＤバリアは、Ｐ＋  チャネルストッパ１０５やＰ型領域１０７の影響が小さくなるので、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００２８】
（第３の実施の形態）
第３の実施の形態の断面構造を図６に示す。図１に示した第１の実施の形態と同じ構造は同じ符号で表わし、詳細な説明は省略する。光電変換素子２０１の直下に形成されるＰ型領域１４２は、第１の実施の形態のＰ型領域１２２と同様であり、その周囲において前記Ｐ型領域１０２に連続して形成されているが、ここで、前記Ｐ型領域１４２の図１２（ａ）に相当する平面に投影した平面積は前記光電変換素子２０１のＮ型領域１０３と等しくなっている。また、図６に示したＣＣＤイメージセンサを製造する方法は、Ｐ型領域１４２の大きさが図１に示した第１の実施の形態のＰ型領域１２２と異なるだけで、他の形成条件は第１の実施の形態と同様であるのでその説明を省略する。
【００２９】
この第３の実施の形態によれば、光電変換素子２０１のＮ型領域１０３および垂直ＣＣＤ２０２のＮ型領域１０８が空乏化した時の、図６のＣ１−Ｃ１線及びＣ２−Ｃ２線にに沿った電位分布の概略を、図７のＳ１１線、及びＳ２１，Ｓ２２線に示す。Ｃ２−Ｃ２線に沿ったＳ１１線、Ｓ２１，Ｓ２２線の電位分布に関しては、Ｐ型領域１０２の不純物濃度をパラメータとして示している。Ｐ型領域１０２の不純物濃度が低い方が、Ｃ２−Ｃ２線に沿った電位の曲線が電位の高い方向に変化する。つまり、Ｃ１−Ｃ１線に沿ったＶＯＤバリアが形成される深さ付近のＰ型領域１０２の電位は、Ｐ型領域１０２の不純物濃度が低い方Ｓ２２が不純物濃度が高い方Ｓ２１よりも高くなる。本実施の形態では、Ｐ型領域１０２はＰ型領域１４２よりも不純物濃度が小さく、Ｐ型領域１０２，１４２全体を高不純物濃度にするよりも、Ｐ型領域１０２を介したＰ＋  チャネルストッパ１０５とＰ型領域１０７のＶＯＤバリアへの影響を小さくすることができる。従って、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００３０】
（第４の実施の形態）
第４の実施の形態の断面構造を図８に示す。図１に示した第１の実施の形態と同じ構造は同じ符号で表わし、詳細な説明は省略する。光電変換素子２０１の直下のＰ型領域１５２は第１の実施の形態と同様であり、その周囲において前記Ｐ型領域１０２に連続して形成されているが、ここで、前記Ｐ型領域１５２の厚さはＰ型領域１０２よりも厚くなっている。但し、Ｐ型領域１５２とＰ型領域１０２の厚さ方向の中心は一致している。また、前記Ｐ型領域１５２は、光電変換素子２０１の中央部に形成されており、図１２（ａ）に相当する平面に投影した平面積がＮ型領域１０３よりも小さく、同図ではＰ型領域１５２の幅ｗ２がＮ型領域１０３の幅Ｗ２より小さくなっている。
【００３１】
図８に示したＣＣＤイメージセンサを製造する方法は、まず、１０１４／ｃｍ３  台のリン濃度を持つＮ型シリコン基板１０１の表面に２０〜６０ｎｍ厚の熱酸化膜を形成し、フォトリソグラフィ技術によりＰ型領域１５２に対応する領域にフォトレジストを開口し、０．５〜３ＭｅＶ，  ０．５〜５×１０１１／ｃｍ２  のボロンをイオン注入する。但し、フォトレジストの開口は、以降の熱処理によるボロンの広がりを考慮して決定する。その後、９００〜１２００℃、３０分〜２時間の熱処理により、ボロンを拡散させてＰ型領域１５２を形成する。次に、フォトリソグラフィ技術によりＰ型領域１０２に対応する領域に、Ｐ型領域１５２と同じエネルギ、０．２５〜０．８倍のドーズ量のボロンをイオン注入し、９００〜９８０℃、３０分〜２時間の熱処理によりＰ型領域１０２を形成する。Ｐ型領域１０２を形成する際に、単位画素全面にボロンをイオン注入してもよい。Ｐ型領域１５２にイオン注入したボロンの方が、Ｐ型領域１０２よりも熱処理が多いため広く拡散し、Ｐ型領域１５２はＰ型領域１０２よりも厚くなる。上記以外のＰ＋  チャネルストッパ１０５、Ｎ型領域１０３、Ｐ＋  型領域１０４、Ｎ型領域１０８、Ｐ型領域１０７、トランスファーゲート領域１０６、遮光膜１１１等は、第１の実施の形態と同様であるので説明を省略する。
【００３２】
この第４の実施の形態において、図９は図８のＤ１−Ｄ１線に沿った電位分布の概略を、Ｐ型領域１５２の不純物濃度を一定としてその厚さをパラメータとした場合を示したものである。但し、Ｐ型領域の厚さ方向の中心は一致させて膜厚を変化させている。Ｎ型シリコン基板１０１に同じ基板電圧を印加しても、Ｐ型領域１５２が薄い方がＶＯＤバリアの電位が高くなる。Ｐ＋  チャネルストッパ１０５やＰ型領域１０７の影響が無いと仮定した場合には、Ｐ型領域１０２を通るＤ２−Ｄ２線に沿った断面でのＶＯＤバリア電位Ｖｂ２’の方が、Ｐ型領域１５２を通るＤ１−Ｄ１線に沿った断面でのＶＯＤバリア電位Ｖｂ１’よりも高くなる。従来例で説明したように、実際にはＰ＋  チャネルストッパ１０５やＰ型領域１０７の影響を受けるためＶｂ２’は低下するが、Ｐ型領域１５２に隣接する厚さの薄い不純物濃度Ｐ型領域１０２のために、光電変換素子２０１の中央のＶＯＤバリア電位Ｖｂ１’へのＰ＋  チャネルストッパ１０５やＰ型領域１０７の影響を少なくする、あるいはなくすことができる。但し、Ｖｂ２’の低下量はＶｂ１’へ影響しない量にする必要がある。これはＰ型領域１５２とＰ型領域１０２の厚さの差で制御できるが、厚さの差が小さ過ぎるとニー特性増大の効果が小さく、大き過ぎるとＶＯＤバリア電位がＤ２−Ｄ２線に沿った方がＤ１−Ｄ１線に沿った方よりも高くなり、余剰電荷の掃き出しがＰ型領域１０２の内の光電変換素子２０１の周囲の狭い領域を介して行われニー特性増大の効果がなくなる。
【００３３】
Ｐ型領域１５２の厚さの差が大きい場合にニー特性増大の効果がなくなる理由は、次の通りである。前記余剰電荷の掃き出しの行われる領域のＶＯＤバリア電位は、Ｐ型領域１５２中のＶＯＤバリア電位とＰ＋  チャネルストッパ１０５およびＰ型領域１０７の影響を受け、従来例と同様に電位の平坦な領域がなくなっている。従って、基板電圧に対しＶＯＤバリア電位は変化し難くなり、ニー特性の傾きは低下する。実験の結果、Ｐ型領域１５２の厚さを、Ｐ型領域１０２の厚さの１．１〜３倍に厚くすれば、ニー特性の傾きを増大できることが分かった。このことは、ＶＯＤバリアへのＰ＋  チャネルストッパ１０５やＰ型領域１０７の影響が小さくなっていることを示している。前記条件の内、最適な条件では、光電変換素子２０１の中央部のＶＯＤバリアの電位は深さ方向の１次元不純物濃度プロファイルで決まる値となり、電位の平坦な領域が形成される。このようにＶＯＤバリアは、Ｐ＋  チャネルストッパ１０５やＰ型領域１０７の影響を小さくできるので、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００３４】
本実施形態では、Ｐ型領域１５２とＰ型領域１０２の厚さ方向の中心を一致させている。ＶＯＤバリアはほぼＰ型領域の厚さの中央に形成されるので、Ｐ型領域の厚さの中心を一定として厚さを変化させた場合には、図９に示すようにＶＯＤバリアの深さはほぼ一致する。本発明の本質は、Ｐ型領域に形成されるＶＯＤバリアの電位がＰ＋  チャネルストッパ１０５及びＰ型領域１０７の影響を受けないようにすることであり、そのためにＶＯＤバリアの周囲にそれらの影響がないと仮定した場合に電位の高い領域を形成している。従って、Ｐ型領域１５２とＰ型領域１０２の厚さ方向の中心を一致させる必要はない。但し、Ｐ＋  領域１５２とＰ型領域１０２の厚さ方向の中心を一致させた方が、ニー特性へのイオン注入や表面酸化膜の膜厚のばらつきなどプロセスのばらつきの影響を少なくできるのでより望ましい。
【００３５】
ここで、第１の実施の形態も考慮すると、ＶＯＤバリアへのＰ＋  チャネルストッパ１０５やＰ型領域１０７の影響の程度は、Ｐ型領域１０２に対するＰ型領域１５２の不純物濃度と厚さの割合で決まる。従って、ＶＯＤバリアへのＰ＋  チャネルストッパ１０５やＰ型領域１０７の影響を小さくできるように、第４の実施の形態の製造方法での、Ｐ型領域１５２とＰ型領域１０２へのボロンイオン注入のドーズ量および熱処理温度、時間を制御する。すなわち、この第４の実施の形態では、Ｐ型領域１５２とＰ型領域１０２の不純物のドーズ量と熱処理温度、時間の関係によっては、Ｐ型領域１５２の不純物濃度はＰ型領域１０２よりも高濃度であると考えられるが、Ｐ型領域１５２の不純物濃度をＰ型領域１０２と同程度以下の濃度に形成した場合においても、Ｐ型領域１５２の厚さがＰ型領域１０２よりも厚く形成することにより、前記した基板引抜き電圧の低下、及びニー特性の傾きを増加することが可能である。
【００３６】
なお、この第４の実施の形態の項で説明したように、ＶＯＤバリアを形成するＰ型領域１５２の厚さとその不純物濃度は、共にＶＯＤバリアの電位を制御する。したがって、第２および第３の実施の形態において、第４の実施の形態のように光電変換素子の中央下のＰ型領域１３２，１４２の厚さを厚くしても、第２および第３の実施の形態と同様の効果が得られるのは明らかである。
【００３７】
（第５の実施の形態）
第５の実施の形態の断面構造を図１０に示す。図１に示した第１の実施の形態と同じ構造は同じ符号で表わしている。光電変換素子２０１の直下にＮ型領域１０３と図１２（ａ）に相当する平面に投影した平面積が等しいＰ型領域１６２が形成されているが、Ｐ＋  チャネルストッパー１０５やＰ型領域１０７の直下には、第１の実施の形態のＰ型領域１０２に相当するＰ型領域は形成されていない。図１０に示した光電変換素子を製造する方法は、リソグラフィ技術とイオン注入技術等によりＰ型領域１６２を形成する等、第１の実施の形態と同様であるのでその説明を省略する。
【００３８】
本実施の形態においてＰ型領域１０２を形成していない理由は次の通りである。すなわち、現在多画素化と小型化のため単位画素寸法が微細化されており、垂直ＣＣＤの幅が１μｍ程度となっているものもある。このような場合、隣接するＰ型領域１６２間の距離は１μｍ程度となり、Ｐ型領域１０２が形成されていない領域の電位はＰ型領域１６２の電位の影響を受け、そこに不純物濃度が低いＰ型領域があるのと同等にすることができる。この状態はちょうど図７の低不純物濃度の場合（Ｓ２２線参照）に相当し、Ｐ＋  チャネルストッパ１０５とＰ型領域１０７のＶＯＤバリアへの影響を小さくすることができる。従って、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００３９】
この第５の実施の形態では、Ｐ型領域１６２をＮ型領域１０３と図１２（ａ）に相当する平面に投影した平面積が等しいように形成したが、図１に示した第１の実施の形態の様にＰ型領域１６２の平面積をＮ型領域１０３よりも小さくしてもよい。というのは、前記したようにＰ型領域１６２間のＰ型領域が形成されていない領域は低不純物濃度のＰ型領域と同等に働き、第１の実施の形態の項で説明したように、Ｐ＋  チャネルストッパ１０５やＰ型領域１０７の影響がないと仮定した場合には、Ｐ型領域１６２を形成しない領域のＶＯＤバリア電位はＰ型領域１６２中に形成されるＶＯＤバリア電位よりも高くなり、光電変換素子中央のＶＯＤバリアは、Ｐ＋  チャネルストッパ１０５やＰ型領域１０７の影響を小さくすることができる。従って、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧が低下するとともにニー特性の傾きが増加する。
【００４０】
以上の説明は、図１２（ａ）のＸ１−Ｘ１断面を用いたが、それと直交する方向においても同様である。その理由は次に述べる本発明がＭＯＳイメージセンサに適用できる理由と同様である。また、以上の説明は、光電変換素子と垂直ＣＣＤが形成されたＣＣＤイメージセンサに適用した場合を示しているが、垂直ＣＣＤの代りに読み出し配線が形成されたＭＯＳイメージセンサや単体の光電変換素子にも同様に適用できる。なぜなら、こうしたデバイスにおいても素子分離を十分に行なうため、Ｐ＋  チャネルストッパ等により光電変換素子の周囲の電位を、少なくともＶＯＤバリア電位よりも低くしている。従って、光電変換素子が微細化した時に、ＶＯＤバリアがこうした低電位の領域から受ける影響を小さくすることを本質的な目的とする本発明を適用できる。
【００４１】
また、前記各説明は埋め込み型の光電変換素子に適用した場合を示しているが、Ｎ型領域１０３上にＰ＋  領域１０４が形成されていない光電変換素子にも同様に適用できる。また信号電荷が電子の場合について説明したが、信号電荷が正孔の場合にも、Ｎ型とＰ型の不純物を入れ替え、電圧の向きを逆にすれば、同様に説明できる。
【００４２】
【発明の効果】
以上説明したように本発明の第１の光電変換素子では、第１のバリア領域を第２のバリア領域よりも不純物濃度を高くし、及び／又は、厚く形成することで、あるいは本発明の第２の光電変換素子では、光電変換素子の直下にのみ第１のバリア領域を形成することで、ＶＯＤバリアへの素子分離領域等による影響を小さくすることができ、光電変換素子のＶＯＤバリアの電位の平坦な領域が形成される。これにより、基板電圧に対するＶＯＤバリア電位の変化の割合は大きくなり、基板引抜き電圧を低減するとともにニー特性の傾きを増加した光電変換素子を得ることができる。したがって、本発明の光電変換素子を用いて固体撮像素子、例えば、ＣＣＤイメージセンサを構成した場合には、当該ＣＣＤイメージセンサの消費電力を低減し、かつ光量のダイナミックレンジを拡大し、階調を細かくすることが実現できる。
【図面の簡単な説明】
【図１】本発明をＣＣＤイメージセンサに適用した第１の実施の形態の単位画素の概略断面図である。
【図２】図１に示した断面の概略電位分布図である。
【図３】図２のＡ３−Ａ３線に沿った電位分布の概略を、従来例と比較して示した図である。
【図４】図２のＡ４−Ａ４線に沿った電位分布の概略を、Ｐ型領域１２２の不純物濃度をパラメータとして示したものである。
【図５】本発明の第２の実施の形態の単位画素の概略断面図である。
【図６】本発明の第３の実施の形態の単位画素の概略断面図である。
【図７】図６のＣ１−Ｃ１線、およびＣ２−Ｃ２線に沿った電位分布の概略図である。
【図８】本発明の第４の実施の形態の単位画素の概略断面図である。
【図９】図８のＤ１−Ｄ１線に沿った電位分布の概略を、Ｐ型領域１５２の不純物濃度を一定としてその厚さをパラメータとした場合を示したものである。
【図１０】本発明の第５の実施の形態の単位画素の概略断面図である。
【図１１】従来のＣＣＤイメージセンサの平面概略図である。
【図１２】従来のＣＣＤイメージセンサの単位画素の（ａ）概略平面図、および（ｂ）Ｘ１−Ｘ１線断面の概略図である。
【図１３】図１２（ｂ）に示した断面の概略電位分布図である。
【図１４】図１３のＸ２−Ｘ２線、およびＸ３−Ｘ３線に沿った電位分布の概略図である。
【図１５】図１３のＸ４−Ｘ４線に沿った電位分布の概略図である。
【図１６】縦型オーバーフロードレイン構造の光電変換素子における、光量に対する信号電荷量の関係を両対数目盛りで示した図である。
【符号の説明】
１０１，３０１  Ｎ型シリコン基板
１０２，３０２  Ｐ型領域
１０３，３０３  Ｎ型領域
１０４，３０４  Ｐ＋  領域
１０５，３０５  Ｐ＋  チャネルストッパ
１０６，３０６  トランスファーゲート領域
１０７，３０７  Ｐ型領域
１０８，３０８  Ｎ型領域
１０９，３０９  ゲート絶縁膜
１１０，３１０  ゲート電極
１１１，３１１  遮光膜
１１２，３１２  層間絶縁膜
１２２，１３２，１４２，１５２，１６２  Ｐ型領域（Ｎ型領域の直下）
２０１  光電変換素子
２０２  垂直ＣＣＤ
２０３  トランスファーゲート
２０４  水平ＣＣＤ
２０５  増幅器
２０６  Ｐ＋  チャネルストッパ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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