(57)【特許請求の範囲】
【請求項１】
複数のメモリポートと擬似リクエスト生成部と障害ポート選択部を有する記憶装置であって、
前記メモリポートは、上位装置からのリクエストと前記擬似リクエスト生成部からのリクエストを選択するリクエスト選択部と、前記リクエストを受け付け、動作指示コマンドに従い記憶制御部にライト動作条件、リード動作条件、または、リフレッシュ動作条件とアドレスを出力し、前記ライト動作条件の場合はライトデータ制御部にライトデータを出力するリクエスト受付部と、前記動作条件に従い記憶部に制御信号を出力する記憶制御部と、ライトデータからチェックビットを生成し、前記記憶部に前記ライトデータと前記チェックビットを出力するライトデータ制御部と、前記記憶部からリードデータを読み出し前記リードデータのエラーの検出を行うリードデータ制御部と、トレースレジスタの内容を前記メモリポートへのリクエストを格納することにより書き換えるトレーサ部と、特定の条件が発生したときに前記トレースレジスタの書き換えを停止するトリガ条件部を有し、
前記擬似リクエスト生成部は前記メモリポート内でエラーが検出されたときに前記トレーサ部内の前記動作条件を読み出し擬似リクエストを生成し、前記障害ポート選択部は前記擬似リクエストを所定の前記メモリポートに対し発行することを特徴とする記憶装置。
【請求項２】
複数のメモリポートと擬似リクエスト生成部と障害ポート選択部を有する記憶装置であって、
前記メモリポートは、上位装置からのリクエストと前記擬似リクエスト生成部からのリクエストを選択するリクエスト選択部と、前記リクエストを受け付け、動作指示コマンドに従い記憶制御部にライト動作条件、リード動作条件、または、リフレッシュ動作条件とアドレスを出力し、前記ライト動作条件の場合はライトデータ制御部にライトデータを出力するリクエスト受付部と、前記動作条件に従い記憶部に制御信号を出力する記憶制御部と、ライトデータからチェックビットを生成し、前記記憶部に前記ライトデータと前記チェックビットを出力するライトデータ制御部と、前記記憶部からリードデータを読み出し前記リードデータのエラーの検出を行うリードデータ制御部と、トレースレジスタの内容を前記メモリポートへのリクエストを格納することにより書き換えるトレーサ部と、特定の条件が発生したときに前記トレースレジスタの書き換えを停止するトリガ条件部を有し、
前記記憶装置は診断装置に接続され、前記診断装置の指示により、前記擬似リクエスト生成部は前記メモリポート内でエラーが検出されたときに前記トレーサ部内の前記動作条件を読み出し擬似リクエストを生成し、前記診断装置の指示により、前記障害ポート選択部は前記擬似リクエストを所定の前記メモリポートに対し発行することを特徴とする記憶装置。
【請求項３】
前記トレーサ部は、前記エラーが検出された前後の前記アドレスと前記ライト動作条件、前記リード動作条件、または前記リフレッシュ動作条件を前記トリガ条件部からのトリガ信号により前記トレーサ部へトレースする
ことを特徴とする請求項１記載の記憶装置。
【請求項４】
前記トリガ条件部は、訂正不能エラー信号、訂正可能エラー信号、記憶装置内エラー信号の論理和をトリガ信号として生成することを特徴と
する請求項１または２記載の記憶装置。
【請求項５】
演算処理装置と入出力処理装置と請求項１，２，３または４記載の記憶装置がネットワークにより接続したことを特徴とする情報処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶装置の障害検出に関し、特にＲＡＭ（Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）不良解析のための情報をハードウエア上に採取し、それを元に擬似リクエストを発生させることにより記憶装置内のＲＡＭ不良の波及範囲を特定することが可能な記憶装置に関する。
【０００２】
【従来の技術】
近年、ＲＡＭ（Ｒａｍｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等を使用した大型コンピュータの記憶装置は、大容量化、高速化が要求され、同時に高い信頼性も要求されている。そのため記憶装置にはデータ訂正、訂正不能エラー検出を行うＥＣＣ回路を備えデータ化けを未然に防ぎ期待した読み出しデータを上位装置に送出し信頼性の向上を実現している。しかしながら、ＲＡＭの大容量化、高速化、制御の複雑化により、ＲＡＭ不良はアクセスパタンに依存する傾向が強くなってきている。そのため障害発生時のアクセスパタンを見つけ出すまでの解析に時間が掛かり、さらに試験プログラム作成への反映にも時間が掛かっている。
【０００３】
特開平４−２９７９３３号公報「障害解析支援装置」には、プログラム割り込み発生時に、ステージ・トレーサの更新を一時的に保留するハードウエア制御情報を設定して、試験プログラムを起動させ、被テスト命令列実行中にプログラム割り込みが発生すると、そのプログラム割り込みによる各種データおよびレジスタ等の妥当性テストを行い、不良と判定されたときトレース情報をログ採取しテスト続行する障害解析支援装置が開示されている。
【０００４】
【発明が解決しようとする課題】
従来、ＲＡＭの不良はＲＡＭの単体テストである程度は検出することが出来てきたが近年の大容量化、高速化、制御の複雑化によりＲＡＭ不良を検出するには単体テストの試験パタンに大きく依存しているが全てを網羅する試験パタンをなかなか作ることが出来ない。したがって、試験パタンで全てを網羅していない場合、単体テストでパスするが、製造後システムとして運用すると試験パタンでもれていたアクセスパタンが発生すると訂正不能エラーを検出しシステムダウンしてしまうケースが少なくない。その訂正不能エラーとなる原因をいかに迅速かつ効率よく解析するかが必要である。
【０００５】
特開平４−２９７９３３号公報「障害解析支援装置」は、擬似リクエストを発生させてトレースすることはできない。
【０００６】
本発明の目的はこのような従来の課題を解決し、訂正不能エラーが発生した瞬間の前後、複数のステージ分をステージトレーサにより採取し、採取したトレース情報を記憶装置自身でリクエスト生成し、障害ポート以外へのＲＡＭアクセスを実施することによりＲＡＭ不良波及範囲の特定が行うことが可能な記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
本発明第一の記憶装置は、複数のメモリポートと擬似リクエスト生成部と障害ポート選択部を有する記憶装置であって、前記メモリポートは、上位装置からのリクエストと前記擬似リクエスト生成部からのリクエストを選択するリクエスト選択部と、前記リクエストを受け付け、動作指示コマンドに従い記憶制御部にライト動作条件、リード動作条件、または、リフレッシュ動作条件とアドレスを出力し、前記ライト動作条件の場合はライトデータ制御部にライトデータを出力するリクエスト受付部と、前記動作条件に従い記憶部に制御信号を出力する記憶制御部と、ライトデータからチェックビットを生成し、前記記憶部に前記ライトデータと前記チェックビットを出力するライトデータ制御部と、前記記憶部からリードデータを読み出し前記リードデータのエラーの検出を行うリードデータ制御部と、トレースレジスタの内容を前記メモリポートへのリクエストを格納することにより書き換えるトレーサ部と、特定の条件が発生したときに前記トレースレジスタの書き換えを停止するトリガ条件部を有し、前記擬似リクエスト生成部は前記メモリポート内でエラーが検出されたときに前記トレーサ部内の前記動作条件を読み出し擬似リクエストを生成し、前記障害ポート選択部は前記擬似リクエストを所定の前記メモリポートに対し発行する。
【０００８】
本発明第二の記憶装置は、複数のメモリポートと擬似リクエスト生成部と障害ポート選択部を有する記憶装置であって、前記メモリポートは、上位装置からのリクエストと前記擬似リクエスト生成部からのリクエストを選択するリクエスト選択部と、前記リクエストを受け付け、動作指示コマンドに従い記憶制御部にライト動作条件、リード動作条件、または、リフレッシュ動作条件とアドレスを出力し、前記ライト動作条件の場合はライトデータ制御部にライトデータを出力するリクエスト受付部と、前記動作条件に従い記憶部に制御信号を出力する記憶制御部と、ライトデータからチェックビットを生成し、前記記憶部に前記ライトデータと前記チェックビットを出力するライトデータ制御部と、前記記憶部からリードデータを読み出し前記リードデータのエラーの検出を行うリードデータ制御部と、トレースレジスタの内容を前記メモリポートへのリクエストを格納することにより書き換えるトレーサ部と、特定の条件が発生したときに前記トレースレジスタの書き換えを停止するトリガ条件部を有し、前記記憶装置は診断装置に接続され、前記診断装置の指示により、前記擬似リクエスト生成部は前記メモリポート内でエラーが検出されたときに前記トレーサ部内の前記動作条件を読み出し擬似リクエストを生成し、前記診断装置の指示により、前記障害ポート選択部は前記擬似リクエストを所定の前記メモリポートに対し発行する。
【０００９】
本発明第三の記憶装置は、本発明第一の記憶装置であって前記トレーサ部は、前記エラーが検出された前後の前記アドレスと前記ライト動作条件、前記リード動作条件、または前記リフレッシュ動作条件を前記トリガ条件部からのトリガ信号により前記トレーサ部へトレースする。
【００１０】
本発明第四の記憶装置は、本発明第一または二の記憶装置であって前記トリガ条件部は、訂正不能エラー信号、訂正可能エラー信号、記憶装置内エラー信号の論理和をトリガ信号として生成する。
【００１２】
本発明の情報処理システムは、演算処理装置と入出力処理装置と本発明第一、二、三または四の記憶装置がネットワークにより接続した。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態による記憶装置について詳細に説明する。図１は、本発明による記憶装置の構成を示すブロック図である。本発明の実施形態による記憶装置１は、複数の各メモリポート１１にリクエスト入力端１０１、リクエスト受付部１１４、記憶制御部１１６、ライトデータ制御部１１７、記憶部１１８、リードデータ制御部１１９、リプライデータ出力端１０２を有する記憶装置１において、全メモリポート１１共通の擬似リクエスト生成部１２、障害ポート選択部１０と、各メモリポート１１にリクエスト選択部１１２、トリガ条件部１１３、トレーサ部１１５を有する。
【００１４】
つまり、記憶装置１は、各メモリポート１１にリクエスト入力端１０１、リクエスト受付部１１４、記憶制御部１１６、ライトデータ制御部１１７、記憶部１１８、リードデータ制御部１１９、リプライデータ出力端１０２を基本構成とし、訂正不能エラーが発生した各メモリポート１１のトレーサ部１１５内のトレース情報を元にリクエストパタンを生成し試験するための全メモリポート１１共通の擬似リクエスト生成部１２、障害ポート選択部１０と、各メモリポート１１にリクエスト選択部１１２、トリガ条件部１１３、トレーサ部１１５を設けている点が特徴である。
【００１５】
次に、上記構成における本発明の実施形態による記憶装置のシステム内の位置について説明する。図２は、本発明実施形態の記憶装置１を有する情報処理システムの構成を示すブロック図である。記憶装置１は、診断装置２に接続され障害発生時や診断時にシステムからの切り離し、擬似障害リクエストの発生と指示を受ける。また、記憶装置１は、通常動作時にネットワーク４を介して演算処理装置３、入出力装置５と接続され、命令とデータの交換を行い情報処理を実行する。
【００１６】
診断装置２は、トレーサ部１１５内のトレース情報を元にリクエストパタンを生成し試験するための全メモリポート１１共通の擬似リクエスト生成部１２、障害ポート選択部１０と、各メモリポート１１にリクエスト選択部１１２、トリガ条件部１１３、トレーサ部１１５を制御する。
【００１７】
次に、上記構成における本発明の実施形態による記憶装置１の動作について説明する。各メモリポート１１のリクエスト選択部１１２は、システム運用上は上位装置である演算処理装置３または入出力装置５からネットワーク４を介して各メモリポート１１に対応したリクエストを受け付ける。これら動作指示コマンド、アドレス、ライトデータ等のリクエストは、リクエスト入力端１０１側からリクエスト受付部１１４に入力される。
【００１８】
リクエスト受付部１１４では、動作指示コマンドに従い記憶制御部１１６にライト動作条件、リード動作条件、または、リフレッシュ動作条件と各動作に必要なアドレスを出力し、ライト動作条件の場合はライトデータ制御部１１７にライトデータを出力する。動作条件とは、ブロックリード、パーシャルライト等の記憶装置１の動作を指示する。記憶制御部１１６では、受け取った動作条件に従い記憶部１１８に制御信号を出力し、また、ライトデータ制御部１１７では、受け付けたライトデータからＥＣＣコードに従いチェックビットを生成し、同じく記憶部１１８にライトデータとチェックビットを出力する。また、リード動作の場合は、記憶部１１８よりリードデータが出力され、リードデータ制御部１１９に入力後、ＲＡＭ故障等により期待したデータが読み出されなかった場合には、リードデータ制御部１１９内のＥＣＣ回路によりデータの訂正もしくは訂正不能エラーの検出を行いリプライデータ出力端１０２よりリプライデータを出力する。システム運用中はおもに以上の動作を行っている。
【００１９】
次にリクエストのトレースについて説明する。情報処理システムを運用中に、たとえばメモリポート０１３のリードデータ制御部１１９でリードデータを受け付けた際にリードデータ制御部１１９内のＥＣＣ回路で訂正不能エラーを検出した場合は、訂正不能エラー信号がメモリポート０１３のトリガ条件部１１３に出力され、トリガ条件部１１３からはトリガ信号１１５３がメモリポート０１３のトレーサ部１１５に出力される。
【００２０】
図３は、本発明実施形態の記憶装置におけるトレーサ部１１５の各レジスタ１１５１上部に繋がるセレクタ１１５２とトレーサ部１１５のステージ構成を示すブロック図である。トレーサ部１１５では、リクエスト受付部１１４より受け付けた各種動作条件（アドレス、ライト条件、リード条件、リフレッシュ条件等）をステージ０のレジスタ１１５１で受け取り、記憶装置１内のクロック周期に合わせステージ１→ステージ２…とレジスタ１１５１の内容が移動していきステージｎのレジスタ１１５１は後続の各種動作条件信号に書き潰され、記憶装置１内でみるとトレーサ１１５部にはステージ０が最新の各種動作条件となりステージｎでは最新の各種動作条件信号からｎステージ前の各種動作条件が常に格納されている。
【００２１】
各レジスタ１１５１上部に繋がるセレクタ１１５２は、通常、前のステージのレジスタ１１５１を選択している。トリガ条件が成立した場合のみトリガ信号１１５３により自身のレジスタ１１５１を選択することによりエラー発生前後の各種動作条件（アドレス、ライト条件、リード条件、リフレッシュ条件等）を保持する。
【００２２】
トレーサ部１１５でトリガ信号１１５３を受け付けると各レジスタ１１５１上部に繋がるセレクタ１１５２がトリガ信号１１５３により自身のレジスタ１１５１を選択することにより訂正不能エラー発生時の前後の各種動作条件をレジスタ１１５１に保持する。また、各ステージのレジスタ１１５１内の各種動作条件は擬似リクエスト生成部１２と接続されている。
【００２３】
以上の動作は、障害の発生したメモリポート０１３のみに行われその他のメモリポート１１のトリガ条件部１１３、トレーサ部１１５の動作は行われない。システムとしては訂正不能エラーが検出されたことによりシステムダウンとなる。診断装置２は、診断装置入出力端１０９からどのメモリポート１１でエラーが発生したかを認識し、各ステージのトレース情報である各種動作条件を読み出し試験パタンへのフィードバックを行う。
【００２４】
次に擬似リクエストの発生について述べる。システムダウンとなった後、診断装置２は記憶装置１をシステムからの切り離しを行い、外部から障害ポート選択部１０へメモリポート０１３を選択する信号を発行し、メモリポート０１３内のトレーサ部１１５内各ステージ情報が擬似リクエスト生成部１２へ入力される。その後、診断装置２は擬似リクエスト生成部１２に擬似リクエスト発行命令を指示し、トレーサ部１１５のｎステージ番目の各種動作条件からクロック周期毎にｎ−１ステージ番目→ｎ−２ステージ番目…と、記憶装置１内で受け付けたリクエスト履歴の古い順番に従い、システム運用時に記憶装置１内に入力されるリクエストと同フォーマットに変換した擬似リクエストを記憶装置１へ発行する。
【００２５】
この時、擬似リクエスト発行命令は同時にリクエスト選択部１１２を擬似リクエスト生成部１２側に選択するため各メモリポート１１のリクエスト受付部１１４に擬似リクエストが入力されるが、障害を起こしたメモリポート０１３に関しては外部から障害ポート選択部１０へメモリポート０１３を選択する信号によりマスクが掛かりメモリポート０１３内のリクエスト選択部１１２はシステム運用時と同じリクエスト入力端１０１側を選択したままとなりメモリポート０１３には擬似リクエストが入力されない。メモリポート０１３以外の各メモリポート１１に擬似リクエストが受け付けられ訂正不能エラーが発生するかどうかの試験が行われる。ここでは、例としてメモリポート０１３について説明したが、その他のメモリポート１１で訂正不能エラーを検出した場合でも同様な動作を行う。
【００２６】
以上、訂正不能エラーをトリガ信号１１５３とした場合について説明してきたが、トリガ条件部１１３はその他機能として、訂正不能エラー信号、訂正可能エラー信号、記憶装置１内エラー信号の論理和をトリガ信号１１５３としているため、訂正可能エラーが発生したアクセスパタンや、論理不正により記憶装置１内エラーが発生した場合のアクセスパタンのデータ採取、またはそのアクセスパタンにそった擬似リクエストの発行により障害波及範囲の特定が可能となる。
【００２７】
【発明の効果】
以上により、訂正不能エラーが発生した時のアクセスパタンをそのまま試験パタンとして使用することが出来るため効率よく不良ＲＡＭの波及範囲の特定ができ、アクセスパタンから不良解析の効率化を実現することが出来る。複数ポート構成の記憶装置において、訂正不能エラーが発生した時のアクセスパタンをそのまま試験パタンとして使用することが出来るため効率よく不良ＲＡＭの波及範囲の特定ができ、アクセスパタンから不良解析の効率化を実現することが出来る。
【図面の簡単な説明】
【図１】本発明実施形態の記憶装置の構成を示すブロック図である。
【図２】本発明実施形態の記憶装置を有する情報処理システムの構成を示すブロック図である。
【図３】本発明実施形態の記憶装置におけるトレーサ部１１５の各レジスタ１１５１上部に繋がるセレクタ１１５２とトレーサ部１１５のステージ構成を示すブロック図である。
【符号の説明】
１    記憶装置
２    診断装置
３    演算処理装置
４    ネットワーク
５    入出力装置
１０    障害ポート選択部
１１    メモリポート
１２    擬似リクエスト生成部
１３    メモリポート０
１０１    リクエスト入力端
１０２    リプライデータ出力端
１０９    診断装置入出力端
１１２    リクエスト選択部
１１３    トリガ条件部
１１４    リクエスト受付部
１１５    トレーサ部
１１６    記憶制御部
１１７    ライトデータ制御部
１１８    記憶部
１１９    リードデータ制御部
１１５２    セレクタ
１１５１    レジスタ
１１５３    トリガ信号
【図１】
0003576978.tif 000002
【図２】
0003576978.tif 000003
【図３】
0003576978.tif 000004