(57)【特許請求の範囲】
【請求項１】
入力信号を第１の遅延時間をもって遅延可能な互いに縦続接続された複数段の遅延ステージと、これら複数段の遅延ステージの各段間に接続された一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに電流源から動作電流を供給する電流スイッチとを有する複数の差動増幅器と、上記複数の差動増幅器の一対の差動増幅用トランジスタの各出力に共通に接続された共通出力回路とを備えたコースディレイ回路と、
入力信号を第２の遅延時間をもって遅延可能な遅延ステージと、当該遅延ステージの入力側および出力側にそれぞれ接続された一対の差動増幅用トランジスタと、当該入力側および出力側の一対の差動増幅用トランジスタの各出力が共通に接続された共通出力回路とを備えたファインディレイ回路と、
外部信号の指示に応じて、上記コースディレイ回路の複数の差動増幅器の電流スイッチを選択的に制御して一の差動増幅器を作動させ、上記ファインディレイ回路の遅延ステージの入力側および出力側の一対の差動増幅用トランジスタへの動作電流量を相補的に調整する制御回路と
を有する遅延回路。
【請求項２】
上記ファインディレイ回路の遅延ステージの第２の遅延時間は、上記コースディレイ回路の遅延ステージの第１の遅延時間より長く設定されている
請求項１記載の遅延回路。
【請求項３】
上記ファインディレイ回路の遅延ステージの第２の遅延時間は、上記コースディレイ回路の遅延ステージの第１の遅延時間と等しく設定されている
請求項１記載の遅延回路。
【請求項４】
上記コースディレイ回路は、第１および第２の電流源と、上記第１の電流源と第２の電流源とを接続する抵抗素子と、コレクタが上記入力側の一対の差動増幅用トランジスタに接続され、エミッタが上記第１の電流源に接続された第１のトランジスタと、コレクタが上記出力側の一対の差動増幅用トランジスタに接続され、エミッタが上記第２の電流源に接続された第２のトランジスタとを有し、
上記制御回路は、上記第１のトランジスタおよび第２のトランジスタのベース電位を相補的に調整する
請求項１記載の遅延回路。
【請求項５】
上記コースディレイ回路は、電流値が異なる複数の電流源と、制御信号に基づいて上記各電流源を上記入力側の一対の差動増幅用トランジスタおよび出力側の一対の差動増幅用トランジスタのいずれかに選択的に接続するスイッチ回路とを有し、
上記制御回路は、上記スイッチ回路に対して上記制御信号を出力する
請求項１記載の遅延回路。
【請求項６】
上記コースディレイ回路は、初段の遅延ステージの入力側に、一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに電流源から動作電流を供給する電流スイッチとを備え、出力が当該コースディレイ回路の共通出力回路に接続された差動増幅器を有する
請求項１記載の遅延回路。
【請求項７】
上記コースディレイ回路は、上記複数の電流増幅器と上記共通出力回路との間にバッファ回路を有する
請求項１記載の遅延回路。
【請求項８】
上記コースディレイ回路の複数の差動増幅器の電流スイッチは共通の電流源に接続され、当該共通電流源から動作電流を供給する
請求項１記載の遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遅延時間を任意に設定可能な遅延回路に関するものである。
【０００２】
【従来の技術】
出願人は、特開平４−１７４１０号公報、および特開平４−２６８８１０号公報に開示されているような、遅延特性の直線性に優れ、ＩＣテスター等に好適な遅延回路を提案した。
【０００３】
具体的には、前者の遅延回路は、遅延すべき入力信号が供給される入力端子と、Ｎ段（Ｎ≧２）からなり互いに縦続接続された複数段の遅延ステージと、これら複数段の遅延ステージの各段間に接続されるとともに、一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに共通電流源から動作電流を供給する電流スイッチとを有する複数の差動増幅器と、上記複数の差動増幅器の一対の差動増幅用トランジスタの各出力に共通に接続された共通出力端子と、上記複数の差動増幅器の電流スイッチを選択的に制御する制御回路とを有している。
【０００４】
このような構成を有する遅延回路は、複数の差動増幅器のいずれの電流スイッチを選択した場合でも、差動増幅器による遅延量は一定になるので遅延特性の直線性が良好になるとともに、単一の共通電流源を用いるので消費電力の低減を図れるという利点がある。
【０００５】
また、後者の遅延回路は、遅延すべき入力信号が供給される入力端子と、遅延された信号を導出する出力端子と、入力端子と出力端子間に挿入された抵抗素子と、単位容量をＣとするとき、各々Ｃ，２Ｃ，４Ｃ，…，２ｎ−１  Ｃなる容量を有し、各一端が抵抗素子の出力端に共通に接続されたｎ個の容量素子と、このｎ個の容量素子の各他端に対して入力信号と逆相もしくは同相の信号または基準電位レベルを選択的に印加するｎ個の選択手段とを有している。
【０００６】
この遅延回路では、各一端が抵抗素子の出力端に共通接続されたｎ個の容量素子の他端に、入力信号と逆相もしくは同相の信号を印加するか否かで、見掛け上、容量素子の容量を変化させることができる。
このように、ＣＲ時定数回路の容量Ｃを制御することで、任意の遅延時間を設定でき、ピコ秒オーダーのより短い遅延量の制御が可能で、直線性に優れた遅延特性が得られるという利点がある。
【０００７】
【発明が解決しようとする課題】
ところが、前者の遅延回路では、差動増幅器による遅延量は一定になるので遅延特性の直線性が良好になるとともに、単一の共通電流源を用いるので消費電力の低減を図れるという利点があるものの、ピコ秒オーダーのより短い遅延量の制御が困難である。
【０００８】
また、後者の遅延回路では、上述したように、任意の遅延時間を設定でき、ピコ秒オーダーのより短い遅延量の制御が可能で、直線性に優れた遅延特性が得られるという利点があるものの、最大可変時間が粗調整遅延回路（コースディレイ回路）の１ステップ時間と独立のため、微調整回路（ファインディレイ回路）の最大可変時間をコースディレイ回路の１ステップ時間より大きく設定する必要があることから、単調性に問題があった。
【０００９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、可変レンジ内全ての遅延時間を設定することができ、しかも優れた単調性特性を実現できる遅延回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の遅延回路は、縦続接続された複数段の遅延ステージの各段より所定の遅延出力を導出できるコースディレイ回路と、遅延時間を、少なくとも上記コースディレイ回路の１つの遅延ステージの遅延時間内で任意の時間に設定可能なファインディレイ回路とを有し、上記コースディレイ回路と上記ファインディレイ回路とが縦続接続されている。
【００１１】
また、本発明の遅延回路は、入力信号を第１の遅延時間をもって遅延可能な互いに縦続接続された複数段の遅延ステージと、これら複数段の遅延ステージの各段間に接続された一対の差動増幅用トランジスタとこの一対の差動増幅用トランジスタに電流源から動作電流を供給する電流スイッチとを有する複数の差動増幅器と、上記複数の差動増幅器の一対の差動増幅用トランジスタの各出力に共通に接続された共通出力回路とを備えたコースディレイ回路と、入力信号を第２の遅延時間をもって遅延可能な遅延ステージと、当該遅延ステージの入力側および出力側にそれぞれ接続された一対の差動増幅用トランジスタと、当該入力側および出力側の一対の差動増幅用トランジスタの各出力が共通に接続された共通出力回路とを備えたファインディレイ回路と、外部信号の指示に応じて、上記コースディレイ回路の複数の差動増幅器の電流スイッチを選択的に制御して一の差動増幅器を作動させ、上記ファインディレイ回路の遅延ステージの入力側および出力側の一対の差動増幅用トランジスタへの動作電流量を相補的に調整する制御回路とを有する。
【００１２】
また、好適には、上記ファインディレイ回路の遅延ステージの第２の遅延時間は、上記コースディレイ回路の遅延ステージの第１の遅延時間より長くあるいは等しく設定されている。
【００１３】
また、上記遅延回路では、上記コースディレイ回路は、第１および第２の電流源と、上記第１の電流源と第２の電流源とを接続する抵抗素子と、コレクタが上記入力側の一対の差動増幅用トランジスタに接続され、エミッタが上記第１の電流源に接続された第１のトランジスタと、コレクタが上記出力側の一対の差動増幅用トランジスタに接続され、エミッタが上記第２の電流源に接続された第２のトランジスタとを有し、上記制御回路は、上記第１のトランジスタおよび第２のトランジスタのベース電位を相補的に調整する。
【００１４】
また、上記遅延回路では、上記コースディレイ回路は、電流値が異なる複数の電流源と、制御信号に基づいて上記各電流源を上記入力側の一対の差動増幅用トランジスタおよび出力側の一対の差動増幅用トランジスタのいずれかに選択的に接続するスイッチ回路とを有し、上記制御回路は、上記スイッチ回路に対して上記制御信号を出力する。
【００１５】
本発明の遅延回路によれば、縦続接続された複数段の遅延ステージの各段より所定の遅延出力を導出できるコースディレイ回路と、その１ステップ遅延時間と等しい若しくはそれ以上の遅延時間を調整できるファインディレイ回路を縦続接続することにより、可変レンジ内全ての遅延時間を設定することができる。
また、コースディレイ回路を構成する縦続接続された遅延ステージと同じ回路構成の遅延ステージをファインディレイ回路に使用することにより、コースディレイ回路の１ステップ遅延時間とファインディレイ回路の最大可変時間が等しくなり、優れた単調性特性を実現できる。
さらに、コースディレイ回路とファインディレイ回路の回路構成が同じであるため、プロセスばらつき、温度変化、電源変動に対する遅延変動はかなり低減される。
【００１６】
【発明の実施の形態】
図１は、本発明に係る遅延回路の一実施形態を示す回路図である。
図１に示すように、本遅延回路１０は、縦続接続された複数段の遅延ステージの各段より所定の遅延出力を導出できるコースディレイ回路（Ｃｏｕｒｓｅ  Ｄｅｌａｙ  Ｃｉｒｃｕｉｔ；プログラマブル遅延回路）２０と、その１ステップ遅延時間と等しい若しくはそれ以上の遅延時間を調整できるファインディレイ回路（Ｆｉｎｅ  Ｄｅｌａｙ  Ｃｉｒｃｕｉｔ；アジャスタブル遅延回路）３０とを縦続接続して構成され、コースディレイ回路２０およびファインディレイ回路３０の遅延時間の調整は、制御回路４０による切換信号Ｓ４０１  ，・・、および調整信号ＶＡＤＪ  ，Ｖ／ＡＤＪに基づいて行うように構成されている。
図１の遅延回路１０は、コースディレイ回路２０の前段にファインディレイ回路３０が縦続接続された構成例である。
【００１７】
コースディレイ回路２０は、遅延時間がτＣに設定された複数段（たとえばＮ段、ただしＮ≧２）の、たとえば逆相の信号を入出力する２入力２出力の遅延ステージＧ２０１  ，Ｇ２０２  ，Ｇ２０３  ，・・，（Ｇ２０Ｎ  ：図示せず）、差動増幅用ｎｐｎ型トランジスタＱＤ２０１  ，ＱＤ２０２  、ＱＤ２０３  ，ＱＤ２０４  、ＱＤ２０５  ，ＱＤ２０６  、ＱＤ２０７  ，ＱＤ２０８  、・・、電流スイッチ用ｎｐｎ型トランジスタＱＳ２０１  ，ＱＳ２０２  ，ＱＳ２０３  ，ＱＳ２０４，・・，（ＱＳ２０Ｎ  ：図示せず）、出力用ｎｐｎ型トランジスタＱＯ２０１  ，ＱＯ２０２  、共通電流源Ｉ２０１  、出力段用電流源Ｉ２０２  ，Ｉ２０３  、および負荷用抵抗素子Ｒ２０１  ，Ｒ２０２  により構成されている。
【００１８】
トランジスタＱＤ２０１  およびＱＤ２０２  はエミッタ同士が接続され、ベースが前段のファインディレイ回路３０の２出力とコースディレイ回路２０の初段の第１遅延ステージＧ２０１  との正負の２入力との間にそれぞれ接続され、各コレクタは共通出力段のトランジスタＱＯ２０１  、ＱＯ２０２  のベースにそれぞれ接続されている。また、エミッタ同士の接続点が電流スイッチとしてのトランジスタＱＳ２０１  のコレクタに接続されている。
【００１９】
そして、各遅延ステージの段間にも一対の差動用トランジスタのベースが接続されている。
すなわち、第１遅延ステージＧ２０１  の正側出力と第２遅延ステージＧ２０２  の正側入力との間にトランジスタＱＤ２０３  のベースが接続され、第１遅延ステージＧ２０１  の負側出力と第２遅延ステージＧ２０２  の負側入力との間にトランジスタＱＤ２０４  のベースが接続されている。トランジスタＱＤ２０３  とＱＤ２０４  のエミッタ同士が接続され、その接続点が電流スイッチとしてのトランジスタＱＳ２０２  のコレクタに接続されている。また、トランジスタＱＤ２０３  ，Ｑ２０４  の各コレクタは共通出力段のトランジスタＱＯ２０１  、ＱＰ２０２  のベースにそれぞれ接続されている。
第２遅延ステージＧ２０２  の正側出力と第３遅延ステージＧ２０３  の正側入力との間にトランジスタＱＤ２０５  のベースが接続され、第２遅延ステージＧ２０２  の負側出力と第３遅延ステージＧ２０３  の負側入力との間にトランジスタＱＤ２０６  のベースが接続されている。トランジスタＱＤ２０５  とＱＤ２０６  のエミッタ同士が接続され、その接続点が電流スイッチとしてのトランジスタＱＳ２０３  のコレクタに接続されている。また、トランジスタＱＤ２０５  ，ＱＤ２０６  の各コレクタは共通出力段のトランジスタＱＯ２０１  、ＱＯ２０２  のベースにそれぞれ接続されている。
以下同様にして、各遅延ステージの段間に差動増幅用トランジスタのベースが接続されている。
【００２０】
また、各差動増幅用トランジスタＱＤ２０１  ，ＱＤ２０３  ，ＱＤ２０５  ，ＱＤ２０７  ，・・、のコレクタは抵抗素子Ｒ２０１  を介して、トランジスタＱＤ２０２  ，ＱＤ２０４  ，ＱＤ２０６  ，ＱＤ２０８  、・・、のコレクタは抵抗素子Ｒ２０２  を介して電源電圧ＶＣＣの共通の供給端子ＴＶＣＣ  に接続されている。
また、電流スイッチとしてのトランジスタＱＳ２０１  ，ＱＳ２０２  ，ＱＳ２０３  ，ＱＳ２０４  ，・・、のエミッタは電流値Ｉｒｅｆ  の共通電流源Ｉ２０１  に接続されている。そして、トランジスタＱＳ２０１  のベースは切換端子ＴＳＷ１  に接続され、トランジスタＱＳ２０２  のベースは切換端子ＴＳＷ２  に接続され、トランジスタＱＳ２０３  のベースは切換端子ＴＳＷ３  に接続され、そして図示しないトランジスタＱＳ２０Ｎ  のベースが切換端子ＴＳＷＮ  に接続される。
【００２１】
さらに、出力用トランジスタＱＯ２０１  ，ＱＯ２０２  のコレクタは電源電圧ＶＣＣの共通の供給端子ＴＶＣＣ  に接続されている。トランジスタＱＯ２０１  のエミッタは電流源Ｉ２０２  に接続されているとともに、出力端子Ｔ／ＯＵＴに接続されている。トランジスタＱＯ２０２  のエミッタは電流源Ｉ２０３  に接続されているとともに、出力端子ＴＯＵＴ  に接続されている。
【００２２】
上記構成において、差動増幅用トランジスタＱＤ２０１  ，ＱＤ２０２  および電流スイッチ用トランジスタＱＳ２０１  により第１差動増幅器Ｄ２０１  が構成されている。同様に、差動増幅用トランジスタＱＤ２０３  ，ＱＤ２０４  および電流スイッチ用トランジスタＱＳ２０２  により第２差動増幅器Ｄ２０２  が構成され、差動増幅用トランジスタＱＤ２０５  ，ＱＤ２０６  および電流スイッチ用トランジスタＱＳ２０３  により第３差動増幅器Ｄ２０３  が構成され、差動増幅用トランジスタＱＤ２０７  ，ＱＤ２０８  および電流スイッチ用トランジスタＱＳ２０４  により第４差動増幅器Ｄ２０４  が構成される。
【００２３】
これら、差動増幅器Ｄ２０１  ，Ｄ２０２  ，Ｄ２０３  ，Ｄ２０４  ，・・、は制御回路４０からの切換信号Ｓ４０１  ，Ｓ４０２  ，Ｓ４０３  ，Ｓ４０４  ，・・、により選択的に切り換えられて作動制御される。
具体的には、たとえば第１差動増幅器Ｄ２０１  が選択され作動状態にあるときには、ファインディレイ回路３０で０から最大τＦだけ遅延作用を受けた信号が増幅されそのまま出力される。
ここで得られた遅延時間をΔτＦとすると、第２差動増幅器Ｄ２０２  が選択され作動状態にあるときには、ファインディレイ回路３０でΔτＦだけ遅延作用を受けた信号が第１遅延ステージＧ２０１  でさらに時間τＣだけ遅延され、全体でΔτＦ＋τＣだけ遅延された信号が増幅されて出力される。
同様に、第３差動増幅器Ｄ２０３  が選択され作動状態にあるときには、ファインディレイ回路３０でΔτＦだけ遅延作用を受けた信号が第１および第２遅延ステージＧ２０１  ，Ｇ２０２  でさらに時間２τＣだけ遅延され、全体でΔτＦ＋２τＣだけ遅延された信号が増幅されて出力される。
なお、この説明では、ファインディレイ回路３０の出力段の遅延時間は考慮していない。
【００２４】
図２は、上記した構成を有するコースディレイ回路２０の遅延特性を示す図である。
図２において、横軸は切換信号の入力端子を、縦軸は遅延時間をそれぞれ表している。
図２から明らかなように、図１のコースディレイ回路２０は、τＣの刻み幅で直線性が非常に良好である。
【００２５】
ファインディレイ回路３０は、逆相の信号が入力される遅延時間がτＦに設定された２入力２出力の遅延ステージＧ３０１  、差動増幅用ｎｐｎ型トランジスタＱＤ３０１  ，ＱＤ３０２  、ＱＤ３０３  ，ＱＤ３０４  、電流スイッチ用ｎｐｎ型トランジスタＱＳ３０１  ，ＱＳ３０２  、出力用ｎｐｎ型トランジスタＱＯ３０１  ，ＱＯ３０２  、電流源Ｉ３０１  ，Ｉ３０２  ，Ｉ３０３  ，Ｉ３０４  および抵抗素子Ｒ３０１  ，Ｒ３０２  ，Ｒ３０３  により構成されている。
【００２６】
トランジスタＱＤ３０１  およびＱＤ３０２  はエミッタ同士が接続され、ベースが逆相の信号ＶＩＮ，Ｖ／ＩＮ  の入力端子ＴＩＮ，Ｔ／ＩＮ  と遅延ステージＧ３０１  の正負の２入力との間にそれぞれ接続され、各コレクタは共通出力段のトランジスタＱＯ３０１  、ＱＯ３０２  のベースにそれぞれ接続されている。また、エミッタ同士の接続点が電流スイッチとしてのトランジスタＱＳ３０１  のコレクタに接続されている。
トランジスタＱＤ３０３  およびＱＤ３０４  はエミッタ同士が接続され、ベースが遅延ステージＧ３０１  の正負の２出力にそれぞれ接続され、各コレクタは共通出力段のトランジスタＱＯ３０１  、ＱＯ３０２  のベースにそれぞれ接続されている。また、エミッタ同士の接続点が電流スイッチとしてのトランジスタＱＳ３０２  のコレクタに接続されている。
【００２７】
また、各差動増幅用トランジスタＱＤ３０１  ，ＱＤ３０３  のコレクタは抵抗素子Ｒ３０１  を介して、トランジスタＱＤ３０２  ，ＱＤ３０４  のコレクタは抵抗素子Ｒ３０２  を介して電源電圧ＶＣＣの共通の供給端子ＴＶＣＣ  に接続されている。
また、電流スイッチとしてのトランジスタＱＳ３０１  ，ＱＳ３０２  のエミッタはそれぞれ電流源Ｉ３０１  ，Ｉ３０２  に接続され、これらエミッタと電流源との接続点同士が抵抗素子Ｒ３０３  を介して接続されている。
そして、トランジスタＱＳ３０１  のベースは調整端子ＴＡＤＪ  に接続され、トランジスタＱＳ３０２  のベースは調整端子Ｔ／ＡＤＪに接続されている。
【００２８】
さらに、出力用トランジスタＱＯ３０１  ，ＱＯ３０２  のコレクタは電源電圧ＶＣＣの共通の供給端子ＴＶＣＣ  に接続されている。トランジスタＱＯ３０１  のエミッタは電流源Ｉ３０３  に接続されているとともに、コースディレイ回路２０の入力段のトランジスタＱＤ２０２  のベースおよび第１遅延ステージＧ２０１  の負側入力に接続されている。トランジスタＱＯ３０２  のエミッタは電流源Ｉ３０４  に接続されているとともに、コースディレイ回路２０の入力段のトランジスタＱＤ２０１  のベースおよび第１遅延ステージＧ２０１  の正側入力に接続されている。
【００２９】
制御回路４０は、外部信号ＳＥＸＴ  を受けて、コースディレイ回路２０の上述した電流スイッチを選択的に作動制御するための切換信号Ｓ４０１  ，Ｓ４０２  ，Ｓ４０３  ，Ｓ４０４  ，・・をコースディレイ回路２０に選択的に出力するとともに、ファインディレイ回路３０の遅延時間を調整するためにレベルを選択的（相補的）に設定した調整信号ＶＡＤＪ  ，Ｖ／ＡＤＪをファインディレイ回路３０に出力する。
【００３０】
ここで、上記構成を有するファインディレイ回路３０による遅延時間調整について、図３を参照して説明する。
図３は、調整信号Ｖ／ＡＤＪ、ＶＡＤＪ  間（Ｖ／ＡＤＪ−ＶＡＤＪ  ）の電圧を可変した場合のファインディレイ回路３０の出力遅延時間の変化量を示す図である。
図３において、横軸がＶ／ＡＤＪ、ＶＡＤＪ  間（Ｖ／ＡＤＪ−ＶＡＤＪ  ）の電圧を、縦軸が遅延時間をそれぞれ表している。
【００３１】
今、制御回路４０による調整信号ＶＡＤＪ  およびＶ／ＡＤＪのレベルが、ＶＡＤＪ  ＞＞Ｖ／ＡＤＪの関係を満足し、ファインディレイ回路３０におけるトランジスタＱＳ３０１  のエミッタ電流が２ＩＦ  のときの導出回路部（出力段）の遅延時間をＴｄとすると、Ｖ／ＡＤＪ＞＞ＶＡＤＪ  で、トランジスタＱＳ３０２  のエミッタ電流が２ＩＦ  の時の導出回路部の遅延時間は（Ｔｄ＋τＦ）であることは明らかである。
図２からわかるように、調整信号ＶＡＤＪ  およびＶ／ＡＤＪの電圧レベルを変えることにより、ファインディレイ回路３０によって、最大τＦをもって任意の時間を設定することができる。
【００３２】
一方、図２を参照して説明したように、ファインディレイ回路３０の後段に縦続接続されたコースディレイ回路２０では、τＣの刻み幅で直線性が非常に良好であるのは明らかである。
よって、τＦ＞τＣに設定すれば、可変レンジ内全ての遅延時間を設定することができる。
また、τＦ＝τＣに設定すれば単調性の良い遅延線を実現することができる。
【００３３】
次に、上記構成による動作を説明する。
図示しない外部装置から、遅延時間を指示する外部信号ＳＥＸＴ  が制御回路４０に供給される。制御回路４０では、外部信号ＳＥＸＴ  の指示に従って遅延時間を設定すべく、調整信号ＶＡＤＪ  およびＶ／ＡＤＪの電圧レベルが相補的に調整されてファインディレイ回路２０に出力され、また、指示に従って一の切換信号Ｓ４０１  〜Ｓ４０Ｎ  が選択されてコースディレイ回路３０に出力される。
【００３４】
ファインディレイ回路３０では、遅延時間がトランジスタＱＳ３０１  およびＱＳ３０２  への調整信号ＶＡＤＪ  およびＶ／ＡＤＪの供給レベル、すなわち、（Ｖ／ＡＤＪ−ＶＡＤＪ  ）に応じてＴｄ〜（Ｔｄ＋τＦ）の間の時間に、図３に示すような直線的な特性をもって微調整されて、入力されたたとえば逆相の信号ＶＩＮ，Ｖ／ＩＮ  がこの調整された遅延時間をもって遅延され、次段のコースディレイ回路２０に出力される。
【００３５】
コースディレイ回路２０では、たとえば制御回路４０により切換信号Ｓ４０１  がが供給され、第１差動増幅器Ｄ２０１  が選択され作動状態にあるときには、ファインディレイ回路３０においてＴｄ〜（Ｔｄ＋τＦ）の遅延作用を受けた信号が、コースディレイ回路２０の導出回路部の遅延時間をＴｃｄとすると、全体でＴｄ＋Ｔｃｄ〜Ｔｄ＋τＦ＋Ｔｃｄだけ遅延されて出力される。
また、切換信号Ｓ４０２  が供給され、第２差動増幅器Ｄ２０２  が選択され作動状態にあるときには、ファインディレイ回路３０においてＴｄ〜（Ｔｄ＋τＦ）の遅延作用を受けた信号が、第１遅延ステージＧ２０１  でさらに時間τＣだけ遅延され、コースディレイ回路２０の導出回路部の遅延時間をＴｄとすると、全体で（Ｔｄ＋ＴＣ＋Ｔｃｄ）〜（Ｔｄ＋τＦ＋ＴＣ＋Ｔｃｄ）だけ遅延された信号が増幅されて出力される。
さらにまた、切換信号Ｓ４０３  が供給され、第３差動増幅器Ｄ２０３  が選択され作動状態にあるときには、ファインディレイ回路３０においてＴｄ〜（Ｔｄ＋τＦ）の遅延作用を受けた信号が、第１および第２遅延ステージＧ２０１  ，Ｇ２０２  でさらに時間２τＣだけ遅延され、全体で（Ｔｄ＋２τＣ＋Ｔｃｄ）〜（Ｔｄ＋τＦ＋２τＣ＋Ｔｃｄ）だけ遅延された信号が増幅されて出力される。
【００３６】
以上のように、本実施形態によれば、縦続接続された複数段の遅延ステージの各段より所定の遅延出力を導出できるコースディレイ回路２０と、その１ステップ遅延時間と等しい若しくはそれ以上の遅延時間を調整できるファインディレイ回路２０とを縦続接続したので、可変レンジ内全ての遅延時間を設定することができ（τＦ≧τＣ）、ピコ秒オーダーのより短い遅延量の制御が可能である。
また、コースディレイ回路２０を構成する縦続接続された遅延ステージと同じ回路構成を有する遅延ステージをファインディレイ回路３０に使用することにより、コースディレイ回路の１ステップ遅延時間とファインディレイ回路の最大可変時間が等しくなり、優れた単調性特性を実現できる。
さらに、高速信号処理遅延回路に最適であり、ファインディレイ回路とコースディレイ回路の回路構成が同じであるため、プロセスばらつき、温度変化、電源変動に対する遅延変動を大幅に低減できる。
【００３７】
なお、上述した実施形態においては、ファインディレイ回路３０の時間調整をアナログ的に電流を調整して行うように構成したが、これに限定されるものではなく、ディジタル的に制御することも可能である。
たとえば、図４に示すように、電流値が２の（ｎ−１）  乗（ただし、ｎは１以上の自然数）の異なる複数の電流源ＩＤ３０１  〜ＩＤ３０ｎ  を設けるとともに、これら電流源ＩＤ３０１  〜ＩＤ３０ｎ  を遅延ステージＧ３０１  の入力側の差動増幅用トランジスタＱＤ３０１  ，ＱＤ３０２  のエミッタ同士の接続点と、出力側の差動増幅用トランジスタＱＤ３０３  ，ＱＤ３０４  のエミッタ同士の接続点とを選択的に接続する複数のスイッチ回路ＳＷ３０１  〜ＳＷ３０ｎ  と、制御回路からの制御信号Ｃ１〜Ｃｎによりスイッチ回路ＳＷ３０１  〜ＳＷ３０ｎ  の切換制御を行う電流スイッチ回路３１とを設けてファインディレイ回路３０ａを構成することも可能である。
このように、ファインディレイ回路の調整方法をディジタルで可変することにより、ディジタル設定に対する最大可変遅延時間はτＦとなり、たとえばτＦ＝τＣとすることにより単調性の良いディレイラインを実現することができる。
【００３８】
さらに、図５に示すように、コースディレイ回路２０ａにおいて、各差動増幅器Ｄ２０１  ，Ｄ２０２  ，Ｄ２０３  ，Ｄ２０４  ，・・の出力と、出力段のトランジスタＱＯ２０１  ，ＱＯ２０２  のベースとの間に、バッファ回路としてのセンスアンプ２１を設けることも可能である。
この場合、差動増幅用トランジスタＱＤ２０１  ，ＱＤ２０２  、ＱＤ２０３  ，ＱＤ２０４  、ＱＤ２０５  ，ＱＤ２０６  、ＱＤ２０７  ，ＱＤ２０８  、・・の出力容量が見掛け上小さくなることから、高速化を図ることができる。
【００３９】
【発明の効果】
以上説明したように、本発明の遅延回路によれば、縦続接続された複数段の遅延回路の各段より所定の遅延出力を導出できるコースディレイ回路と、その１ステップ遅延時間と等しい若しくはそれ以上の遅延時間を調整できるファインディレイ回路とを縦続接続したので、可変レンジ内全ての遅延時間を設定することができる。
【００４０】
また、本発明の遅延回路によれば、コースディレイ回路を構成する縦続接続された遅延ステージと同じ回路構成の遅延ステージをファインディレイ回路に使用することにより、コースディレイ回路の１ステップ遅延時間とファインディレイ回路の最大可変時間が等しくなり、優れた単調性特性を実現できる。
【００４１】
また、本発明の遅延回路によれば、ファインディレイ回路のディジタル的に可変することにより、ディジタル設定に対する最大可変遅延時間はτＦ（第２の遅延時間）となり、たとえばτＦ＝τＣ（第１の遅延時間）とすることにより単調性の良いディレイラインを実現することができる。
【００４２】
また、本発明の遅延回路によれば、高速信号処理遅延回路に最適である。
また、ファインディレイ回路とコースディレイ回路の回路構成が同じであるため、プロセスばらつき、温度変化、電源変動に対する遅延変動はかなり低減できる。
【図面の簡単な説明】
【図１】本発明に係る遅延回路の一実施形態を示す回路図である。
【図２】コースディレイ回路の遅延特性を示す図である。
【図３】調整信号Ｖ／ＡＤＪ、ＶＡＤＪ  間（Ｖ／ＡＤＪ−ＶＡＤＪ  ）の電圧を可変した場合のファインディレイ回路の出力遅延時間の変化量を示す図である。
【図４】本発明に係るファインディレイ回路の他の構成例を示す回路図である。
【図５】本発明に係るコースディレイ回路の他の構成例を示す回路図である。
【符号の説明】
１０…遅延回路、２０，２０ａ…コースディレイ回路、２１…センスアンプ、３０，３０ａ…ファインディレイ回路、３１…電流スイッチ回路、４０…制御回路、Ｇ２０１  ，Ｇ２０２  ，Ｇ２０３  ，・・，…遅延ステージ、ＱＤ２０１  ，ＱＤ２０２  、ＱＤ２０３  ，ＱＤ２０４  、ＱＤ２０５  ，ＱＤ２０６  、ＱＤ２０７  ，ＱＤ２０８  ，・・，…差動増幅用ｎｐｎ型トランジスタ、ＱＳ２０１  ，ＱＳ２０２  ，ＱＳ２０３  ，ＱＳ２０４，・・，…電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ２０１  ，ＱＯ２０２  …出力用ｎｐｎ型トランジスタ、Ｉ２０１  …共通電流源、Ｉ２０２  ，Ｉ２０３  …出力段用電流源、Ｒ２０１  ，Ｒ２０２  …負荷用抵抗素子、Ｇ３０１  …遅延ステージ、ＱＤ３０１  ，ＱＤ３０２  、ＱＤ３０３  ，ＱＤ３０４  …差動増幅用ｎｐｎ型トランジスタ、ＱＳ３０１  ，ＱＳ３０２  …電流スイッチ用ｎｐｎ型トランジスタ、ＱＯ３０１  ，ＱＯ３０２  …出力用ｎｐｎ型トランジスタ、Ｉ３０１  ，Ｉ３０２  ，Ｉ３０３  ，Ｉ３０４  …電流源、Ｒ３０１  ，Ｒ３０２  ，Ｒ３０３  …抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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