(57)【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された第１導電型のベース領域と、前記ベース領域の外周に電気的に接続された第１導電型の多結晶シリコンからなるベース電極と、前記ベース領域の表面に形成されたエミッタ領域と、前記ベース電極の側壁に形成された側壁絶縁膜によってその周囲を規定された前記エミッタ領域に電気的に接続されたリンを含む多結晶シリコンからなるエミッタ電極とを有するバイポーラトランジスタを備えてなる半導体集積回路装置の製造方法であって、
（ａ）前記ベース領域および前記ベース電極上を含む前記半導体基板上に絶縁膜を形成した後、前記絶縁膜をエッチバックすることにより前記側壁絶縁膜を形成し、前記側壁絶縁膜により周囲を規定されたベース領域の表面を露出させる工程と、
（ｂ）露出させた前記ベース領域の表面を含む前記半導体基板上にリンを含む非晶質シリコン膜を形成する工程と、
（ｃ）前記半導体基板に対して、前記非晶質シリコン膜が多結晶シリコン膜に変わる範囲で、かつ、前記ベース領域の接合深さが所望する値を越えない範囲の低温熱処理を施すことにより、前記非晶質シリコン膜中のリンを前記半導体基板のベース領域内に拡散させて前記ベース領域の表面にエミッタ領域を形成する工程と、
（ｄ）前記半導体基板に対して、前記ベース領域の接続抵抗値が所望する値となる範囲で、かつ、前記ベース領域の接合深さが所望する値を越えない範囲の高温短時間熱処理を施す工程とを有し、
前記ベース領域を露出させる工程に際して、前記側壁絶縁膜を形成すると同時に、前記ベース領域の表面に、前記ベース領域におけるフラットバンド電位シフトが、１．５Ｖ以上になるようなダメージを与える工程を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１に記載の半導体集積回路装置の製造方法において、
前記低温熱処理工程時における処理温度が７５０℃以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２に記載の半導体集積回路装置の製造方法において、
前記低温熱処理工程時における処理温度が６００℃以上、７５０℃以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２に記載の半導体集積回路装置の製造方法において、
前記高温短時間熱処理工程時における処理温度が９００℃以上、９５０℃以下であることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項４に記載の半導体集積回路装置の製造方法において、
前記高温短時間熱処理工程時における処理時間が４０秒以下であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、バイポーラトランジスタを有する半導体集積回路装置の製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
一般的な高性能型のバイポーラトランジスタにおいては、エミッタ電極の材料として多結晶シリコンが使用されている。この場合のエミッタ電極は、例えば文献アイ・イー・イー・イー  トランザクション  オン  エレクトロン  デバイシズ  １９８９年７月  ＮＯ．７  Ｖｏｌ．ＥＤ−３６  Ｐ１３７０（Ｓ．  Ｋｏｎａｋａ  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ｖｏｌ．ＥＤ−３６，  Ｎｏ．７，  Ｐ．１３７０，  Ｊｕｌｙ  １９８９）に記載されている。
【０００３】
この文献には、半導体基板上の絶縁膜にエミッタ領域の形成領域が露出するような接続孔を形成した後、その半導体基板上に無添加の多結晶シリコン膜を堆積し、さらに、その多結晶シリコン膜にヒ素（Ａｓ）をイオン注入法により導入した後、熱処理を加えることにより、その多結晶シリコン膜中のＡｓを半導体基板上部に拡散させてエミッタ領域を形成する技術について説明されている。
【０００４】
また、例えば特開平４−４４２３４号公報には、リンをエミッタ領域形成のための不純物として用いる方法が記載されており、リンの拡散速度の速さを利用することで、リンドープポリシリコンからリンを例えば７４０℃という低温度の熱処理拡散させることで、例えば４０ｎｍ以下の浅いエミッタ領域を半導体基板に形成できることが開示されている。
【０００５】
一方、エミッタ電極と半導体基板との間に酸化膜を介在させる技術がある。例えば特開平２−２１０８２０号公報には、エミッタ領域とエミッタ電極の界面に酸化膜を形成し、その酸化膜をホールバリアとして機能させることにより、バイポーラトランジスタの電流増幅率（以下、ｈＦＥという）を増加させる技術が開示されている。
【０００６】
また、例えば文献アイ・イー・イー・イー  トランザクション  オン  エレクトロン  デバイシズ  １９８６年  Ｖｏｌ．ＥＤ−３３  Ｐ１７５４（Ｇ．  Ｌ．  Ｐａｔｔｏｎ  ｅｔ  ａｌ．，  ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ｖｏｌ．ＥＤ−３３，  Ｐ．１７５４，  １９８６）の記載によれば、エミッタ電極として用いられる多結晶シリコン膜を気相成長法（  ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって堆積させた場合には、多結晶シリコン膜と半導体基板との間の界面に自然酸化膜が形成され、トランジスタ特性に影響を及ぼすことについて説明されている。
【０００７】
また、ホールバリアとして用いる酸化膜ではないが、例えば特開平６−６９２２５号公報には、エミッタ領域の形成において、エミッタ電極用のＡｓを含む多結晶シリコン膜からの不純物拡散を多結晶シリコン膜と半導体基板の界面に酸化膜のある状態で行うことにより、多結晶シリコン膜が熱処理によって固相エピタキシャル成長することを抑えて不純物拡散を安定させ、その後の熱処理として、例えば１０００℃以上の高温熱処理を行うことにより、自然酸化膜をボールアップさせてエミッタ抵抗を低減する技術が開示されている。
【０００８】
【発明が解決しようとする課題】
上記従来の技術について、本発明者が検討した結果を以下に述べる。
【０００９】
第１にＡｓが導入された多結晶シリコン膜から拡散によってエミッタ領域を形成する技術に関する検討結果を述べる。
【００１０】
当初、Ａｓをエミッタ領域形成用の不純物として用いる場合のメリットは拡散定数の小さい点にあったが、Ａｓの小さい拡散定数がエミッタ拡散の熱処理量（温度、時間）の増大を招き、ベース領域の浅接合化が困難になるのでバイポーラトランジスタの高速化が効果的に図れない。
【００１１】
さらに、高速性と低消費性とを両立させたＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  型の半導体集積回路装置においては、上述したエミッタ拡散の熱処理量の増大に基づき、ベース領域ばかりでなくＭＯＳ・ＦＥＴのソース領域およびドレイン領域の浅接合化を阻害する要因になっており、ＢｉＣＭＯＳの高速化が効果的に図れない。そのためエミッタ形成法において、Ａｓを半導体基板に拡散する方法の変更が余儀なくされた。
【００１２】
第２に、リンをエミッタ領域形成用の不純物として用い、エミッタ領域を低温の熱処理によって形成する技術においては、リンの不純物拡散制御のみを考慮した低温熱処理では、半導体基板上に形成されたエミッタ領域以外の半導体領域、例えばベース領域やＭＯＳ・ＦＥＴのソース・ドレイン領域等における抵抗値の増大を招く問題が生じてしまう。
【００１３】
この問題は、特に、ＢｉＣＭＯＳ回路等のようにＭＯＳ・ＦＥＴとバイポーラトランジスタとを混在させた半導体集積回路装置において深刻な問題となる。ＭＯＳ・ＦＥＴのソース・ドレイン領域には高濃度の不純物をドーピングしているが、低温熱処理では不純物の活性化率が低下するため、配線とのコンタクト抵抗が増大し、回路動作速度の遅延を招く恐れがある。
【００１４】
第３に、エミッタ電極形成用の多結晶シリコン膜からの不純物拡散を多結晶シリコン膜と半導体基板の界面に形成された酸化膜のある状態で行った後、酸化膜を１０００℃以上の高温熱処理によりボールアップさせる技術においては、エミッタ領域形成用の不純物として拡散速度の速いリンの適用は、リンの拡散制御が困難となる問題があり、そのため、この技術を用いてエミッタベースの浅接合化、ソース・ドレインの浅接合化は困難である。
【００１５】
さらに、エミッタ電極と半導体基板との界面の酸化膜のバリア性を利用することでｈＦＥの増加および変動防止を期待することができないため、耐圧を犠牲にしたベース領域の薄膜化によってｈＦＥを効果的に増大できない。
【００１６】
第４に、酸化膜をホールバリアとして用いる技術においては、ｈＦＥの向上は期待できるものの、その酸化膜によるエミッタ抵抗の増加の問題に対しては何ら言及しておらず、充分な高速化が図れない。
【００１７】
本発明の目的は、リンをエミッタ電極のドーピング元素として用いる場合において、浅接合を実現した状態で、エミッタ領域以外の半導体領域の抵抗を低下させることのできる技術を提供することにある。
【００１８】
本発明の目的は、リンをエミッタ電極のドーピング元素として用いる場合において、バイポーラトランジスタのｈＦＥを増加させることのできる技術を提供することにある。
【００１９】
本発明の目的は、リンをエミッタ電極のドーピング元素として用いる場合において、バイポーラトランジスタのｈＦＥの安定性を向上させることのできる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、明細書の記述および添付図面から明らかになるであろう。
【００２１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００２２】
すなわち、本発明の半導体集積回路装置の製造方法は、半導体基板上にバイポーラトランジスタと、ＭＩＳトランジスタとを備え、前記バイポーラトランジスタは、前記半導体基板の主面に形成された第１導電型のベース領域と、前記ベース領域に電気的に接続された第１導電型の多結晶シリコンからなるベース電極と、前記ベース領域の表面に形成され、前記第１導電型と反対の第２導電型のエミッタ領域と、前記エミッタ領域に電気的に接続されたリンドープの多結晶シリコンからなるエミッタ電極とを有する半導体集積回路装置の製造方法であって、以下の工程を有するものである。
【００２３】
（ａ）前記ベース領域の表面に絶縁膜を形成し、その絶縁膜に接続孔を形成することにより、前記エミッタ領域の形成領域を露出させる工程。
【００２４】
（ｂ）前記ベース領域の表面を含む、前記半導体基板上にリンを含む非晶質シリコン膜を形成する工程。
【００２５】
（ｃ）前記半導体基板に対して、前記非晶質シリコン膜が多結晶シリコン膜に変わる範囲で、かつ、前記ベース領域および前記ＭＩＳトランジスタのソース・ドレイン領域の接合深さが所望する値を越えない範囲の低温熱処理を施すことにより、前記非晶質シリコン膜中のリンを前記半導体基板のベース領域内に拡散させて前記ベース領域の表面にエミッタ領域を形成する工程。
【００２６】
（ｄ）前記半導体基板に対して、前記ベース領域および前記ＭＩＳトランジスタのソース・ドレイン領域の接続抵抗値が所望する値となる範囲で、かつ、前記ベース領域および前記ＭＩＳトランジスタのソース・ドレイン領域の接合深さが所望する値を越えない範囲の高温短時間熱処理を施す工程。
【００２７】
また、本発明の半導体集積回路装置の製造方法は、前記リンを含む非晶質シリコン膜を堆積する工程に先立って、前記ベース領域の露出領域上において、前記非晶質シリコン膜が固相エピタキシャル成長するのを抑制し、かつ、前記エミッタ電極との接続抵抗が所望する範囲を越えない厚さの薄い絶縁膜を形成する工程を有するものである。
【００２８】
さらに、本発明の半導体集積回路装置の製造方法は、前記ベース領域を露出させる工程に際して、ドライエッチング法を用いることにより、前記エミッタ領域の形成領域にダメージを与える工程を有するものである。
【００２９】
【作用】
上記した本発明の半導体集積回路装置の製造方法によれば、上記した低温熱処理を施すことにより、ベース領域およびソース・ドレイン領域の不純物拡散を抑え浅接合とした状態で、エミッタ電極用の非結晶シリコン膜を多結晶とすることができ、その結晶粒径を大きくすることが可能となる。そして、エミッタ電極用の多結晶シリコン膜の粒径を大きくすることができるので、多結晶シリコン膜のモビィリティを向上させることができる。このため、ベース領域からエミッタ領域に注入されたホールの拡散長が長くなりエミッタ領域中のホールの密度傾斜が緩やかとなる結果、ホール拡散電流を減少させることができるので、バイポーラトランジスタのｈＦＥを増大させることが可能となる。
【００３０】
また、上記した高温短時間熱処理を施すことにより、ベース領域およびソース・ドレイン領域の不純物拡散を抑え浅接合とした状態で、ベース領域およびソース・ドレイン領域における不純物の活性化率を向上させてベース領域およびソース・ドレイン領域の抵抗値を低下させることが可能となる。
【００３１】
また、本発明の半導体集積回路装置の製造方法によれば、リンドープの非晶質シリコン膜を堆積する工程に先立って、エミッタ領域の形成領域の露出部上に、所定の膜厚の薄い絶縁膜を形成することにより、エミッタ電極の抵抗増大を招くことなく、固相エピタキシャル層の成長を抑えることが可能となる。このため、固相エピタキシャル層に起因するエミッタ電極の粒径のバラツキを低減することができるので、バイポーラトランジスタのｈＦＥの安定性を向上させることが可能となる。
【００３２】
さらに、本発明の半導体集積回路装置の製造方法によれば、エミッタ領域の形成領域にダメージを与えその部分の結晶性を乱すことにより、エミッタ電極形成用の非晶質シリコン膜を堆積する際に、固相エピタキシャル層が成長するのを抑制することができるので、エミッタ電極の粒径のバラツキを低減することができ、バイポーラトランジスタのｈＦＥの安定性を向上させることが可能となる。
【００３３】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
【００３４】
（実施例１）
図１〜図８、図１０、図１１および図１６は本発明の一実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図、図９はエミッタ電極と半導体基板との界面に形成された薄い絶縁膜の厚さと電流増幅率（ｈＦＥ）およびエミッタ抵抗との関係を示すグラフ図、図１２はリンドープ多結晶シリコンにおける結晶粒径のアニール温度依存性を示すグラフ図、図１３は多結晶シリコンの成膜温度とエミッタ電極の比抵抗との相関を示すグラフ図、図１４は電流増幅率（ｈＦＥ）とエミッタ電極のシート抵抗との相関を示すグラフ図、図１５はベース電極用多結晶シリコンにおける比抵抗のアニール温度依存性を示すグラフ図である。
【００３５】
本実施例１の半導体集積回路装置は、例えばＢｉＣＭＯＳ構成のＳＲＡＭであり、バイポーラトランジスタは、例えばＥＣＬ（Ｅｍｉｔｔｅｒ  Ｃｏｕｐｌｅｄ  Ｌｏｇｉｃ）型ゲートアレイで構成される論理回路やメモリの周辺回路を構成し、ＭＯＳ・ＦＥＴはフルＣＭＯＳ回路からなるメモリセルを構成するものである。以下、実施例１の半導体集積回路装置の製造方法を図１〜図１６によって説明する。
【００３６】
本実施例１においては、図１に示すように、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板１が半導体基板として用いられている。ＳＯＩ基板１は、支持基板１ａ上に絶縁層１ｂを介して半導体層１ｃおよびエピタキシャル層３Ｅが積層されて構成されている。
【００３７】
この支持基板１ａは、例えばシリコン（Ｓｉ）単結晶からなる。その上層の絶縁層１ｂは、例えば二酸化シリコン（ＳｉＯ２）からなり、支持基板１ａと半導体層１ｃとを電気的に分離する機能を備えている。絶縁層１ｂ上の半導体層１ｃは、例えばｎ形のＳｉ単結晶からなり、この層上にエピタキシャル成長させたエピタキシャル層３Ｅの主面に所定の半導体集積回路素子が形成されるようになっている。
【００３８】
なお、支持基板１ａ，絶縁層１ｂ，半導体層１ｃよりなるＳＯＩ構造は、例えば、２枚のシリコンウェハを絶縁層１ｂを介して張り合わせることによって形成される。ＳＯＩ構造の一方のシリコンウェハの表面を所定の厚さに研磨することによって、半導体層１ｃが構造化される。
【００３９】
まず、半導体層１ｃのｐチャネルＭＯＳ・ＦＥＴ（以下、ｐＭＯＳと略す）形成領域Ｐおよびバイポーラトランジスタ形成領域Ｂに、例えばアンチモン（Ｐｂ）等のようなｎ形不純物を導入することにより、その半導体層１ｃに埋め込み半導体層２Ｐ，２Ｂを形成する。この際の不純物のドーピング量は、例えば１×１０１９ｃｍ−３程度である。
【００４０】
続いて、半導体層１ｃ上に、例えば厚さ１μｍ程度のＳｉ単結晶からなるエピタキシャル層３Ｅをエピタキシャル成長法等により成長させた後、その上面に、例えばＳｉＯ２  からなる絶縁膜４を熱酸化法等によって形成する。
【００４１】
その後、このエピタキシャル層３Ｅの上部における素子分離領域に、例えば厚さ４０００Å程度のＳｉＯ２  からなるフィールド絶縁膜５をＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法等によって形成する。
【００４２】
次いで、ＳＯＩ基板１上に、例えば厚さ１０００Å程度の窒化シリコン（Ｓｉ３  Ｎ４）からなる絶縁膜６をＣＶＤ法等によって堆積した後、その上面に、例えば厚さ２０００Å程度のＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）からなる絶縁膜７をＣＶＤ法等によって堆積する。
【００４３】
続いて、絶縁膜７の上面にフォトレジスト膜をスピン塗布法等によって塗布した後、フォトリソグラフィ技術により感光・現像処理等を施すことにより、絶縁膜７上に素子分離領域の一部が露出されるようなフォトレジストパターン８ａを形成する。
【００４４】
その後、そのフォトレジストパターン８ａをエッチングマスクとして、そのフォトレジストパターン８ａから露出する絶縁膜６，７、フィールド絶縁膜５を、例えばフッ素系のガスを用いた反応性イオンエッチング法等のような異方性ドライエッチングによって除去することにより、溝９ａを形成する。
【００４５】
この後、フォトレジストパターン８ａをアッシング除去する。この段階において、図１の左側がｐＭＯＳ形成領域Ｐであり、その右隣がｎチャネルＭＯＳ・ＦＥＴ（以下、ｎＭＯＳと略す）形成領域Ｎであり、その右側がバイポーラトランジス形成領域Ｂである。
【００４６】
次いで、ＳＯＩ基板１に対して、例えば塩素系のガスもしくはＨＢｒガスを用いた反応性イオンエッチング法等のような異方性ドライエッチングを施す。すると、エピタキシャル層３Ｅおよび半導体層１ｃのエッチングレートの方が絶縁膜７のエッチングレートよりも３０倍程度も高いことから、絶縁膜７をエッチングマスクとして、絶縁膜７の被覆されない溝９ａの領域におけるエピタキシャル層３Ｅおよび半導体層１ｃをエッチング除去する。そして、この際、絶縁層１ｂをエッチングストッパ層とすることにより、底部が絶縁層１ｂに達するような溝９ｂを形成する。これら溝９ａ，９ｂにより、素子間が電気的に絶縁されるようにする。
【００４７】
続いて、ＳＯＩ基板１上に、例えば厚さ１００００Å程度のＳｉＯ２  からなる絶縁膜をＣＶＤ法等によって堆積し、溝９ａ，９ｂを充填した後、その上部に堆積した絶縁膜および絶縁膜７を反応性イオンエッチング法等によりエッチバックする。この際、Ｓｉ３  Ｎ４  からなる絶縁膜６がエッチングストッパー膜として機能し、ＳＯＩ基板１上でのエッチングは絶縁膜７の表面で止められることになる。このようにして、図２に示すように、溝９ａ，９ｂ内に絶縁膜１０を埋め込む。
【００４８】
その後、エッチングストッパー膜として機能した絶縁膜６を除去した後に、フォトレジストパターン（図示せず）をマスクとして、以下のように所定の不純物をイオン注入法等によりエピタキシャル層３Ｅ中にドーピングする。
【００４９】
すなわち、ｐＭＯＳ形成領域Ｐには、例えばｎ形不純物のリンを、例えば１５０ＫｅＶの加速エネルギーで、例えば表面濃度５×１０１２ｃｍ−２程度、イオン注入法により打ち込みｐＭＯＳ形成のためのｎ形のウエル層１１ｎを形成する。
【００５０】
また、ｎＭＯＳ形成領域Ｎには、例えばｐ形不純物のホウ素を、例えば４０ＫｅＶの加速エネルギーで、例えば表面濃度１×１０１２ｃｍ−２程度、イオン注入法により打ち込みｎＭＯＳ形成のためのｐ形のウエル層１１ｐを形成する。
【００５１】
さらに、バイポーラトランジスタ形成領域Ｂには、例えばｎ形不純物のリンを、例えば８０ＫｅＶの加速エネルギーで、例えば表面濃度１×１０１６ｃｍ−２程度、イオン注入法により打ち込み、バイポーラトランジスタ形成のためのコレクタ引き出し領域１２を形成する。
【００５２】
なお、ウエル層１１ｎ，１１ｐの各々は、フィールド絶縁膜５を通す程度の加速エネルギのイオン打ち込みと、それより低エネルギのイオン打ち込みとの２回に分けて形成してもよい。
【００５３】
次いで、ＳＯＩ基板１において、ｐＭＯＳ形成領域ＰおよびｎＭＯＳ形成領域Ｎにおけるフィールド絶縁膜５に囲まれた素子形成領域に、図３に示すように、ゲート絶縁膜１３ｐ，１３ｎを形成し、バイポーラトランジスタ形成領域におけるフィールド絶縁膜５に囲まれた素子形成領域に絶縁膜１３を形成する。
【００５４】
続いて、ＳＯＩ基板１上に、例えば厚さ２０００Å程度の多結晶シリコン膜をＣＶＤ法等によって堆積した後、上記多結晶シリコン膜中に低抵抗化の目的でｎ形不純物を導入する。その後、フォトレジストパターン８ｂをフォトリソグラフィ技術によって形成する。
【００５５】
その後、そのフォトレジストパターン８ｂをエッチングマスクとして、その導体膜を反応性イオンエッチング法により加工することにより、図３に示すようにゲート電極１４ｎ，１４ｐを形成する。
【００５６】
次いで、図４に示すように、ＳＯＩ基板１のｐＭＯＳ形成領域Ｐに、例えばｐ形不純物のホウ素をイオン注入法等により導入することにより、ゲート電極１４ｐをイオン注入マスクとしてエピタキシャル層３Ｅの主面に自己整合的にソース・ドレイン領域となる一対の半導体領域１５ｐ１  ，１５ｐ２  を形成する。このようにしてｐＭＯＳ１６ｐを形成する。
【００５７】
また、ＳＯＩ基板１のｎＭＯＳ形成領域Ｎに、例えばｎ形不純物のリンをイオン注入法等により導入することにより、ゲート電極１４ｎをイオン注入マスクとしてエピタキシャル層３Ｅの上部に自己整合的にソース・ドレイン領域となる一対の半導体領域１５ｎ１  ，１５ｎ２  を形成する。このようにしてｎＭＯＳ１６ｎを形成する。
【００５８】
続いて、図５に示すように、ＳＯＩ基板１上に、例えば厚さ１０００Å程度のＳｉＯ２  からなる絶縁膜１７をＣＶＤ法等によって堆積した後、バイポーラトランジスタ形成領域Ｂにおけるベース形成領域Ｂ１  のみを、例えばフォトリソグラフィ技術と反応性イオンエッチング法等とを組み合わせて開口させる。
【００５９】
その後、例えば２０００Å程度の多結晶シリコン膜をＳＯＩ基板１上にＣＶＤ法等によって堆積した後、その多結晶シリコン膜に、例えばｐ形不純物のホウ素を、例えば１５ＫｅＶ程度の加速エネルギーで、例えば表面濃度１×１０１６ｃｍ−２程度、イオン注入法により打ち込むことにより、ｐ形の低抵抗多結晶シリコンからなる導体膜１８を形成する。
【００６０】
次いで、その導体膜１８上に、例えば厚さ２０００Å程度のＳｉＯ２  からなる絶縁膜１９をＣＶＤ法等によって堆積した後、ベース形成領域Ｂ１  における絶縁膜１９上のみを被覆するようなフォトレジストパターン８ｃをフォトリソグラフィ技術によって形成する。
【００６１】
続いて、そのフォトレジストパターン８ｃをエッチングマスクとして、絶縁膜１９および導体膜１８を反応性イオンエッチング法等のような異方性のドライエッチング法によって加工する。これにより、図６に示すように、導体膜パターン１８ａを形成する。
【００６２】
この後、ＳＯＩ基板１上に、導体膜パターン１８ａの中央のみが露出するようなフォトレジストパターン８ｄをフォトリソグラフィ技術によって形成する。
【００６３】
その後、そのフォトレジストパターン８ｄをエッチングマスクとして、絶縁膜１９および導体膜パターン１８ａを反応性イオンエッチング法等のような異方性ドライエッチングによってパターニングする。
【００６４】
これにより、図７に示すように、絶縁膜１９および導体膜パターン１８ａの中央にエピタキシャル層３Ｅが露出するような開口部２０を形成するとともに、その導体膜パターン１８ａからなるベース電極１８ａ１  を形成する。
【００６５】
次いで、ＳＯＩ基板１に熱処理を施すことにより、ベース電極１８ａ１  中のホウ素をエピタキシャル層３Ｅ中に拡散させてｐ形の半導体領域からなる外部ベース領域２１ｂ１  を形成する。
【００６６】
続いて、例えばｐ形不純物のホウ素を開口部２０から露出するエピタキシャル層３Ｅにイオン注入法等によって低エネルギーで導入することにより、ｐ形の半導体領域からなる真性ベース領域２１ｂ２  を形成する。
【００６７】
その後、ＳＯＩ基板１上に、例えば厚さ２０００Å程度のＳｉＯ２  からなる絶縁膜２２をＣＶＤ法等によって堆積した後、その絶縁膜２２を反応性イオンエッチング法等のような異方性のドライエッチング法によってエッチバックすることにより、図８に示すように、ベース電極１８ａ１  および絶縁膜１９の側壁にサイドウォール（側壁絶縁膜）２２ａを形成する。このサイドウォール２２ａによって、エミッタ電極（図８には図示せず）とベース電極１８ａ１  とが電気的に絶縁されるようになっている。
【００６８】
なお、図８およびこれ以降の途中工程ではバイポーラトランジスタを形成する際の説明なので、バイポーラトランジスタ形成領域Ｂの拡大図を用いて本実施例１の半導体集積回路装置の製造方法を説明する。
【００６９】
次いで、ＳＯＩ基板１に対して、例えば６０℃の水洗処理を施すことにより、エミッタ形成領域上に、例えばＳｉＯ２  からなる薄い絶縁膜２３を形成する。
【００７０】
この薄い絶縁膜２３は、後述するエミッタ電極形成用の非晶質シリコン膜を堆積する際に、開口部２０底部のエピタキシャル層３Ｅ（真性ベース領域２１ｂ２  ）の上面に固相エピタキシャル層が形成されてしまうのを防止するための絶縁膜である。なお、この薄い絶縁膜２３は後述するエミッタ電極からの不純物の拡散を阻害する程厚くはない。
【００７１】
即ち、薄い絶縁膜２３の厚さは、固相エピタキシャル層の成長を防止し、かつ、エミッタ抵抗の増大を防止するために、例えば５〜８Å程度が好ましく、本実施例１においては、例えば６Å程度に設定されている。
【００７２】
ここで、異なる洗浄方法によって形成された絶縁膜２２の厚さに対するｈＦＥ特性のバラツキの差を示す試作結果を図９に示す。黒丸はｈＦＥのバラツキのデータを示し、×はエミッタ抵抗のデータを示している。
【００７３】
この結果から、例えば厚さ５Å〜８Å程度の酸化膜（薄い絶縁膜２３）が成長するような洗浄仕様がバイポーラトランジスタのｈＦＥ特性を安定化させる上で最適な条件であることが判る。
【００７４】
すなわち、薄い絶縁膜２３の厚さが、例えば５Å〜８Å程度であるならば、エミッタ抵抗を上昇させることなく、かつ、多結晶シリコンの固相エピタキシャル成長を気相・固相を問わずに防ぐことができるからである。しかも、エミッタ抵抗が上昇しない程度の厚さなので、薄い絶縁膜２３をボールアップをさせる必要も無く、熱処理の低温化を実現することが可能となっている。
【００７５】
なお、特開平２−２１０８２０号公報には、シリコン分子線と酸素分子線とを同時にベース表面上に照射し、例えば１０Å〜２０Åの酸化膜を形成することで、エピタキシャル成長を抑制し特性を安定化させ、同時にバイポーラトランジスタのｈＦＥを増加させる方法が提案されている。しかし、その酸化膜の厚さでは、図９に示したように、エミッタ抵抗の上昇を招くので実用的でないことが判る。
【００７６】
続いて、ＳＯＩ基板１をＣＶＤ装置（図示せず）の低圧チャンバー内に導入した後、例えばｎ形不純物のリンをドーピングした非晶質シリコン膜をＣＶＤ法等によって堆積する。この非晶質シリコン膜の厚さは、例えば２０００Å程度である。
【００７７】
この際の原料ガスとしては、例えばシラン（ＳｉＨ４）とホスフィン（ＰＨ３）との混合ガスを、例えば５４０℃程度の温度で気相反応を起こすことができる。また、ジシラン（Ｓｉ２  Ｈ６）とＰＨ３  との混合ガスを用いた場合には、例えば５１０℃程度の温度で気相反応を起こすことができる。
【００７８】
その後、その非晶質シリコン膜を、フォトリソグラフィ技術および反応性イオンエッチング法等のような異方性ドライエッチング法によりパターニングすることにより、図１０に示すように、エミッタ電極を２４を形成する。
【００７９】
次いで、図１１に示すように、例えば厚さ１μｍ程度のＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）からなる絶縁膜２５をＳＯＩ基板１上に堆積した後、ＳＯＩ基板１に対して、例えば７５０℃、１０分程度の炉体アニール（低温熱処理）と、例えば９００℃、３０秒程度のＲＴＡ処理（高温短時間熱処理）とを、例えば別々の処理室内でＮ２  ガス等の雰囲気中において施す。
【００８０】
ここで、先の炉体アニールにおいて、ｎ形の非晶質シリコン膜中のｎ形不純物（リン）をエピタキシャル層３Ｅ側に拡散させ、真性ベース領域２１ｂ２  の表面にエミッタ領域２６を形成する。このようにして、バイポーラトランジスタ２７を形成する。このエミッタ領域２６の面積、すなわち、上記した開口部２０の底面積は、例えば０．３μｍ×１．０μｍ程度である。
【００８１】
なお、上記したように、このアニール処理に際して、上記薄い絶縁膜２３（エミッタ電極２４とエピタキシャル層３Ｅとの間に介在された絶縁膜）は緻密な膜ではないため、熱処理による不純物拡散を阻害する事が無い。
【００８２】
また、この際のアニール処理においては、結晶粒の成長が引き起こされ、非晶質シリコン膜が多結晶シリコン膜となる。この際の多結晶シリコン膜には、平均して１μｍ程度の結晶粒が形成されている。これにより、多結晶シリコン膜中のキャリアのモビリティーを向上させることが可能となっている。この結果、本実施例１においては界面酸化膜によるホールバリアの機能を期待することなく、ｈＦＥを増加させることが可能となっている。
【００８３】
本発明者の検討によれば、この結晶粒径の大きさは、低温でアニールした方が大きく成長することが見い出された。図１２は非晶質シリコン膜堆積直後のアニール温度と結晶粒径の大きさとの相間曲線を示す図である。低温の方が結晶粒径が大きく成長することが判る。
【００８４】
そして、本発明者は、このような観点から低温アニール処理時におけるアニール温度について検討した結果、製品の条件によっても多少異なるものの、例えば６００℃〜７５０℃が最適であることが実験によって判明した。
【００８５】
これは、このアニール温度が６００℃よりも低いと、多結晶状態に変化しないことやアニール時間がかかり過ぎることが実験によって判明したからである。また、アニール温度が７５０℃よりも高いと、エピタキシャル層３Ｅに形成される半導体領域の浅い接合を実現することができず、パンチスルー現象の問題が生じることが判明したからである。
【００８６】
また、多結晶シリコン膜の結晶粒径は、多結晶状態で堆積した場合よりも非晶質状態で堆積した方がアニール処理後、大粒径化する。
【００８７】
図１３は、多結晶シリコンの成膜温度とエミッタ電極２４の比抵抗の相関を示している。ＳｉＨ４  とＰＨ３  とを原料ガスとした場合には、成膜温度５００℃〜６００℃の範囲であれば、非晶質状態でシリコンを堆積でき、比抵抗を低下させることができることが判明した。また、Ｓｉ２  Ｈ６  とＰＨ３  とを用いた場合にはより比抵抗を低くでき、結晶粒径をより大粒径とすることができることが判明した。
【００８８】
以上述べたようにエミッタ電極２４の結晶粒径のバラツキがバイポーラトランジスタ２７のｈＦＥ特性に直接的に影響するため、その粒径制御が特性安定化のために重要である。
【００８９】
図１４はこの熱処理後のエミッタ電極２４のシート抵抗とバイポーラトランジスタ２７のｈＦＥとの相関を示している。この図から判るようにシート抵抗が低いほどｈＦＥが増加しており、特に２０００Å程度の膜厚においてはシート抵抗を少なくとも５０Ω／  □以下にすることが望ましいことが判る。これはエミッタ電極２４のモビリティーが高い程、真性ベース領域２１ｂ２  からエミッタ領域２６に注入されたホールの拡散長が長くなるためエミッタ領域２６中のホールの密度傾斜が緩やかとなり、ホール拡散電流が減少するために生じるものである。
【００９０】
以上のような工程によりエミッタ電極用の非晶質シリコン膜をその後の熱処理で大粒径化させた時の粒径バラツキが低減され、バイポーラトランジスタ２７のｈＦＥを増加できるとともに、その特性変動を抑さえることが可能となっている。
【００９１】
ところで、前記したように低温アニールのみではエピタキシャル層３Ｅに形成された半導体領域の不純物の活性化率が低下し、電極とのコンタクト抵抗が増大する問題が生じる。図１５はベース電極１８ａ１  に用いられるｐ＋  形の多結晶シリコン膜の比抵抗の熱処理依存性を示した図である。この図からも判るように、低温アニール処理によるエミッタ領域２６の形成では、例えばベース電極１８ａ１  の抵抗の増大をもたらすことが判る。
【００９２】
そこで、上記低温アニール処理の後、例えば９００℃程度の比較的高温の短時間アニール（ＲＴＡ）を行なって不純物の活性化率を引き上げるのが最も有利であることが判った。
【００９３】
本発明者は、そのＲＴＡ処理におけるアニール温度について検討した結果、製品によって異なるので一概には言えないが、例えば９００℃〜９５０℃が良好であることが実験によって判明した。
【００９４】
これは、そのアニール温度を９００℃より低くすると、ベース電極１８ａ１  等の多結晶シリコン膜の抵抗を充分に下げることができず動作速度の高速化を阻害するからである。また、９５０℃より高くすると、エミッタ領域２６やＭＯＳ・ＦＥＴの半導体領域１５ｐ１  ，１５ｐ２  ，１５ｎ１  ，１５ｎ２  の浅接合ができなくなりパンチスルー現象の問題等が生じるからである。
【００９５】
ここで、アニール処理の時間をさらに短くすることが考えられるが、そのようにするとアニール装置側での安定制御が難しくなる問題が生じる。一方、処理時間が長すぎるとエミッタ電極２４やエミッタ領域２６におけるリンの拡散による問題が生じる。
【００９６】
このような観点から本発明者の検討した結果によれば、そのアニール処理時間は、製品等によっても異なるので一概には言えないが、例えばアニール装置の制御安定性を確保できる程度の時間以上で、４０秒以下に設定することが望ましいことが判明した。
【００９７】
また、このＲＴＡ処理に際しては、同時に、ＢＰＳＧ等からなる絶縁膜２５をリフローすることにより、図１６に示すように、その上面を平坦にする。
【００９８】
続いて、このような熱処理工程の後に、絶縁膜１７，１９，２５に接続孔２８をフォトリソグラフィ技術とドライエッチング技術によって穿孔する。
【００９９】
その後、ＳＯＩ基板１上に、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる金属膜をスパッタリング法等によって堆積した後、その金属膜をフォトリソグラフィ技術とドライエッチング技術とによってパターニングすることにより電極２９を形成する。
【０１００】
このように、本実施例１によれば、以下の効果を得ることが可能となる。
【０１０１】
（１）．エミッタ電極用のリンドープの非晶質シリコン膜を堆積した後、例えば６００℃〜７５０℃程度の低温アニール処理を施すことにより、外部ベース領域２１ｂ１  ，真性ベース領域２１ｂ２  およびソース・ドレイン領域を形成する半導体領域１５ｐ１  ，１５ｐ２  ，１５ｎ１  ，１５ｎ２  の浅接合を実現したまま、エミッタ電極用の多結晶シリコン膜の結晶粒を大きくすることができ、その多結晶シリコン膜中のキャリアのモビリティーを向上させることが可能となる。
【０１０２】
（２）．エミッタ電極用の多結晶シリコン膜の形成に際して、非晶質ポリシリコン膜の状態で堆積したことにより、アニール処理後における結晶粒を大きくすることが可能となる。
【０１０３】
（３）．上記（１），（２）  により、エミッタ電極２４のキャリアのモビリティーを向上させることができるので、ｈＦＥを増加させることが可能となる。
【０１０４】
（４）．低温アニール処理後に、例えば９００℃〜９５０℃程度のＲＴＡ処理を施すことにより、外部ベース領域２１ｂ１  ，真性ベース領域２１ｂ２  およびソース・ドレイン領域を形成する半導体領域１５ｐ１  ，１５ｐ２  ，１５ｎ１  ，１５ｎ２  の浅接合を実現したまま、それらの領域およびベース電極１８ａ１  等の不純物活性化率を向上させることができるので、それら領域の抵抗、それら領域と電極２９との接続抵抗およびベース電極１８ａ１  等における抵抗を低下させることが可能となる。
【０１０５】
（５）．上記（１）  〜（４）  により、半導体集積回路装置の性能、信頼性および歩留りを向上させることが可能となる。
【０１０６】
（６）．リンドープの非晶質シリコン膜を堆積する工程に先立って、エミッタ領域形成領域の露出部上に、例えば５Å〜８Å程度の厚さの薄い絶縁膜２３を形成することにより、エミッタ電極２４の抵抗増大を招くことなく、固相エピタキシャル層の成長を抑えることが可能となる。このため、その固相エピタキシャル層に起因するエミッタ電極２４の粒径のバラツキを低減することができるので、バイポーラトランジスタ２７のｈＦＥの安定性を向上させることが可能となる。したがって、半導体集積回路装置の性能、再現性、信頼性および歩留りを向上させることが可能となる。
【０１０７】
（実施例２）
図１７はドライエッチング高周波（ＲＦ）パワーにおける電流増幅率（ｈＦＥ）バラツキの状態を示すグラフ図、図１８はドライエッチングＲＦパワーに対するフラットバンド電圧シフトの依存性を示すグラフ図である。
【０１０８】
本実施例２においては、エミッタ電極形成用の非晶質シリコン膜を堆積する際に、図８に示した開口部２０底部におけるエピタキシャル層３Ｅ（真性ベース領域２１ｂ２）の上面に固相エピタキシャル層が成長するのを防止するための他の方法を説明する。
【０１０９】
すなわち、本実施例２においては、図１０に示すサイドウォール２２ａを形成するためのエッチバック処理に際して、開口部２０底部のエピタキシャル層３Ｅ（真性ベース領域２１ｂ２）の上部にダメージを入れる。
【０１１０】
これにより、その部分の結晶性が乱されるので、エミッタ電極形成用の非晶質シリコン膜を堆積する際に固相エピタキシャル層が成長するのを抑制することができる。このため、エミッタ電極２４の粒径のバラツキを低減することができ、バイポーラトランジスタ２７のｈＦＥの安定性を向上させることが可能となる。
【０１１１】
この際のエッチング処理時におけるＲＦパワーを、例えば８０Ｗ以上の条件とする。ここで、図１７はサイドウォール２２ａ形成時におけるドライエッチ条件によるｈＦＥ特性バラツキの差を示したものであるが、イオン加速用の高周波（ＲＦ）パワーを大きくすることにより、ｈＦＥ特性バラツキを低減できることが判る。
【０１１２】
本実施例２で着目するのは、特に、エミッタ面積が１以下の領域におけるｈＦＥのバラツキである。本実施例２の目的は、その領域のｈＦＥバラツキを低減することにある。エミッタ面積が１μｍ２  以下におけるｈＦＥのバラツキは、ＲＦパワーが８０Ｗの場合の方が少ないことが判る。
【０１１３】
ＲＦパワーはプラズマのイオンシースからイオンを引き出し半導体基板面にまで到達させるための電界を制御するためのパラメータであり、ＲＦパワーが大きいほど、イオンは強く加速されて半導体基板面を叩くことになる。この時に半導体基板面に導入されたダメージは、エミッタ電極用の非結晶シリコン膜を堆積するまで残留するため、熱処理によって多結晶化する工程での固相エピタキシャル成長を抑制でき、エミッタ電極２４の結晶粒径のバラツキを低減することができる。
【０１１４】
図１８には、ＲＦパワーに対するフラットバンド電圧シフトΔＶＦＢの依存性が示されている。ＲＦパワーの増加と供に半導体基板のエネルギーバンドの曲がりを示すΔＶＦＢは大きくなっており、半導体基板面により多くのダメージが入っていることがわかる。ＲＦパワーが、例えば８０Ｗのライフタイム回復率は８０％に相当する。
【０１１５】
すなわち、サイドウォール２２ａを形成する際に、例えば１．５Ｖ以上のフラットバンド電圧シフトを与えるパワー８０Ｗ以上で加工することにより、界面酸化膜（薄い絶縁膜２３）に起因するエミッタ抵抗の増加といった副作用をもたらすことなく、界面酸化膜の厚膜化と同等以上の特性安定化を図ることが可能となる。ただし、本実施例２のような方法は、前記実施例１の薄い絶縁膜２３（図１０参照）を形成する方法と併用しても効果が得られるし、単独で用いても効果が得られる。
【０１１６】
このように、本実施例２によれば、前記実施例（１）  〜（５）  で得られた効果の他に、以下の効果を得ること可能となる。
【０１１７】
（１）．エミッタ領域の形成領域にダメージを与えその部分の結晶性を乱すことにより、エミッタ電極形成用のリンドープ非晶質シリコン膜を多結晶化する際に、固相エピタキシャル層が成長するのを抑制することができるので、エミッタ電極２４の粒径のバラツキを低減することができ、バイポーラトランジスタ２７のｈＦＥの安定性を向上させることが可能となる。したがって、半導体集積回路装置の性能、再現性、信頼性および歩留りを向上させることが可能となる。
【０１１８】
（２）．エミッタ電極２４とエピタキシャル層３Ｅとの間に界面酸化膜（薄い絶縁膜２３に相当）を設けないでも固相エピタキシャル層の成長を抑制できるので、その界面酸化膜を設けた場合に生じるエミッタ抵抗の増加といった副作用をもたらすことなく、界面酸化膜の膜厚を厚くしたのと同等以上のｈＦＥ特性の安定化を図ることが可能となる。
【０１１９】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は前記実施例１，２に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２０】
例えば前記実施例１，２においては、半導体基板をＳＯＩ基板とした場合について説明したが、これに限定されるものではなく、Ｓｉ単体の半導体基板を用いても良い。この場合は、リーチアップアイソレーション法により素子間分離を行うため、不純物をイオン注入する領域を調整する必要がある。
【０１２１】
また、前記実施例１，２においては、ＢｉＣＭＯＳ回路を有する半導体集積回路装置の製造方法に本発明を適用した場合について説明したが、これに限定されるものではなく種々適用可能であり、例えば前記実施例１，２で説明した構造のバイポーラトランジタのみを有する半導体集積回路装置の製造方法に適用することも可能である。
【０１２２】
また、図１９に示すような通常の縦形ｎｐｎのバイポーラトランジスタ２７ａとＭＯＳ・ＦＥＴとを同一半導体基板に設けてなる半導体集積回路装置の製造方法にも本発明を適用できる。図１９においては、エミッタ電極２４は、リンドープの多結晶シリコンからなり、前記実施例１，２と同様にして形成されている。エミッタ領域２６は、ベース領域２１内に形成されている。ベース領域２１は、電極２９と電気的に接続されている。なお、ここでは、ｐ形Ｓｉ単結晶単体からなる半導体基板１Ａを用いた場合を示している。
【０１２３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＢｉＣＭＯＳ構成のＳＲＡＭを有する半導体集積回路装置の製造方法に適用した場合について説明したが、これに限定されず種々適用可能であり、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）を有する半導体集積回路装置の製造方法等のような他の半導体集積回路装置の製造方法に適用することも可能である。
【０１２４】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１２５】
（１）．本発明の半導体集積回路装置の製造方法によれば、バイポーラトランジスタのベース領域およびＭＩＳトランジスタのソース・ドレイン領域の浅接合を実現したまま、バイポーラトランジスタのｈＦＥを増大させ、しかもベース領域およびソース・ドレイン領域の抵抗値を低下させることが可能となる。したがって、半導体集積回路装置の性能、信頼性および歩留りを向上させることが可能となる。
【０１２６】
（２）．本発明の半導体集積回路装置の製造方法によれば、リンドープの非晶質シリコン膜を堆積する工程に先立って、エミッタ領域の形成領域の露出部上に、所定の膜厚の薄い絶縁膜を形成することにより、エミッタ電極の抵抗増大を招くことなく、固相エピタキシャル層の成長を抑えることが可能となる。このため、固相エピタキシャル層に起因するエミッタ電極の粒径のバラツキを低減することができるので、バイポーラトランジスタのｈＦＥの安定性を向上させることが可能となる。したがって、半導体集積回路装置の性能、再現性、信頼性および歩留りを向上させることが可能となる。
【０１２７】
（３）．本発明の半導体集積回路装置の製造方法によれば、エミッタ領域の形成領域にダメージを与えその部分の結晶性を乱すことにより、エミッタ電極形成用の非晶質シリコン膜を多結晶化する際に、固相エピタキシャル層が成長するのを抑制することができるので、エミッタ電極の粒径のバラツキを低減することができ、バイポーラトランジスタのｈＦＥの安定性を向上させることが可能となる。したがって、半導体集積回路装置の性能、再現性、信頼性および歩留りを向上させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の製造工程中における半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の図１に続く製造工程中における半導体基板の要部断面図である。
【図３】本発明の一実施例である半導体集積回路装置の図２に続く製造工程中における半導体基板の要部断面図である。
【図４】本発明の一実施例である半導体集積回路装置の図３に続く製造工程中における半導体基板の要部断面図である。
【図５】本発明の一実施例である半導体集積回路装置の図４に続く製造工程中における半導体基板の要部断面図である。
【図６】本発明の一実施例である半導体集積回路装置の図５に続く製造工程中における半導体基板の要部断面図である。
【図７】本発明の一実施例である半導体集積回路装置の図６に続く製造工程中における半導体基板の要部断面図である。
【図８】本発明の一実施例である半導体集積回路装置の図７に続く製造工程中における半導体基板の要部断面図である。
【図９】エミッタ電極と半導体基板との界面に形成された薄い絶縁膜の厚さとｈＦＥおよびエミッタ抵抗との関係を示すグラフ図である。
【図１０】本発明の一実施例である半導体集積回路装置の図８に続く製造工程中における半導体基板の要部断面図である。
【図１１】本発明の一実施例である半導体集積回路装置の図１０に続く製造工程中における半導体基板の要部断面図である。
【図１２】リンドープ多結晶シリコンにおける結晶粒径のアニール温度依存性を示すグラフ図である。
【図１３】多結晶シリコンの成膜温度とエミッタ電極の比抵抗との相関を示すグラフ図である。
【図１４】電流増幅率（ｈＦＥ）とエミッタ電極のシート抵抗との相関を示すグラフ図である。
【図１５】ベース電極用多結晶シリコンにおける比抵抗のアニール温度依存性を示すグラフ図である。
【図１６】本発明の一実施例である半導体集積回路装置の図１１に続く製造工程中における半導体基板の要部断面図である。
【図１７】ドライエッチング高周波（ＲＦ）パワーにおける電流増幅率（ｈＦＥ）バラツキの状態を示すグラフ図である。
【図１８】ドライエッチングＲＦパワーに対するフラットバンド電圧シフトの依存性を示すグラフ図である。
【図１９】本発明の他の実施例である半導体集積回路装置の要部断面図である。
【符号の説明】
１  ＳＯＩ基板（半導体基板）
１Ａ  半導体基板
１ａ  支持基板
１ｂ  絶縁層
１ｃ  半導体層
２Ｐ，２Ｎ  埋め込み半導体層
３Ｅ  エピタキシャル層
４  絶縁膜
５  フィールド絶縁膜
６  絶縁膜
７  絶縁膜
８ａ〜８ｄ  フォトレジストパターン
９ａ，９ｂ  溝
１０  絶縁膜
１１ｎ，１１ｐ  ウエル層
１２  コレクタ引出し領域
１３ｐ，１３ｎ  ゲート絶縁膜
１３  絶縁膜
１４ｐ，１４ｎ  ゲート電極
１５ｐ１  ，１５ｐ２  ，１５ｎ１  ，１５ｎ２      半導体領域
１６ｐ  ｐチャネルＭＯＳ・ＦＥＴ
１６ｎ  ｎチャネルＭＯＳ・ＦＥＴ
１７  絶縁膜
１８  導体膜
１８ａ  導体膜パターン
１８ａ１      ベース電極
１９  絶縁膜
２０  開口部
２１  ベース領域
２１ｂ１      外部ベース領域
２１ｂ２      真性ベース領域
２２  絶縁膜
２２ａ  サイドウォール（側壁絶縁膜）
２３  薄い絶縁膜
２４  エミッタ電極
２５  絶縁膜
２６  エミッタ領域
２７  バイポーラトランジスタ
２７ａ  バイポーラトランジスタ
２８  接続孔
２９  電極
Ｐ  ｐチャネルＭＯＳ・ＦＥＴ形成領域
Ｎ  ｎチャネルＭＯＳ・ＦＥＴ形成領域
Ｂ  バイポーラトランジスタ形成領域
Ｂ１      ベース形成領域
【図１】
0003545470.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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