(57)【特許請求の範囲】
【請求項１】
多品種の製品を製造する半導体集積回路装置の製造方法であって、
前記多品種の製品に共通な構造のパターンを形成するために、半導体基板上に形成された第１の感光膜に、金属膜を露光光に対する遮光膜とする第１のフォトマスクを用いて前記共通な構造のパターンを露光する第１の工程と、
前記多品種の製品で品種ごとに異なるパターンを形成するために、前記半導体基板上に形成された第２の感光膜に、有機感光性樹脂膜を露光光に対する遮光膜とする第２のフォトマスクを用いて前記品種ごとに異なるパターンを露光する第２の工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
半導体基板へのトランジスタ構造の製造までは共通であり、配線加工では複数の種類に分類して多品種の製品を製造する半導体集積回路装置の製造方法であって、
前記多品種の製品に共通な構造のパターンを形成するために、前記半導体基板上に形成された第１の感光膜に、金属膜を露光光に対する遮光膜とする第１のフォトマスクを用いて露光する工程と、
前記多品種の製品で品種ごとに異なるパターンを形成するために、前記半導体基板上に形成された第２の感光膜に、有機感光性樹脂膜を露光光に対する遮光膜とするホールまたは配線パターン用の第２のフォトマスクを用いて露光する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項２記載の半導体集積回路装置の製造方法において、前記第１のフォトマスクは、拡散層形成用パターンが形成されていることを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項２記載の半導体集積回路装置の製造方法において、前記第１のフォトマスクは、素子分離用パターンが形成されていることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
請求項２〜４のいずれか１項に記載の半導体集積回路装置の製造方法において、前記有機感光性樹脂膜は、電子線レジスト材料であることを特徴とする半導体集積回路装置の製造方法。
【請求項６】
半導体基板へのトランジスタ構造の製造までは共通であり、配線加工では複数の種類に分類して多品種の製品を製造する半導体集積回路装置の製造方法であって、
金属膜を露光光に対する遮光膜として用いた第１のフォトマスクで、前記半導体基板の表面に、前記多品種の製品に共通な構造のトランジスタの拡散層パターンを形成する工程と、有機感光性樹脂膜を露光光に対する遮光膜として用いた第２のフォトマスクで、前記半導体基板の表面に、前記多品種の製品で品種ごとに異なる配線パターンを形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
電界効果トランジスタをメモリセルとして複数含むマスクＲＯＭの製造方法において、前記電界効果トランジスタの拡散層形成のための第１のレジストパターンを、金属膜を露光光に対する遮光膜とする第１のフォトマスクを用いて形成する工程と、前記電界効果トランジスタのゲート電極を形成する工程と、有機感光性樹脂膜を露光光に対する遮光膜とする第２のフォトマスクを用いて所定の開口部を有する第２のレジストパターンを形成する工程と、前記開口部を通じて前記電界効果トランジスタのチャネル領域に不純物を導入し、データを書き込む工程とを有することを特徴とするマスクＲＯＭの製造方法。
【請求項８】
請求項７記載のマスクＲＯＭの製造方法において、前記第２のフォトマスクは、露光光に対する遮光膜として金属膜も含むことを特徴とするマスクＲＯＭの製造方法。
【請求項９】
電界効果トランジスタをメモリセルとして複数含むマスクＲＯＭの製造方法において、前記電界効果トランジスタの拡散層形成のための第１のレジストパターンを、金属膜を露光光に対する遮光膜とする第１のフォトマスクを用いて形成する工程と、前記電界効果トランジスタのゲート電極を形成する工程と、有機感光性樹脂膜を露光光に対する遮光膜とする第２のフォトマスクを用いて前記ゲート電極および前記拡散層に対するコンタクトホールを形成するための第２のレジストパターンを形成する工程とを有することを特徴とするマスクＲＯＭの製造方法。
【請求項１０】
露光光に対する遮光膜として、金属膜を用いる第１のフォトマスクか、有機感光性樹脂膜を用いる第２のフォトマスクかを選択する工程を有する多品種の製品を製造する半導体集積回路装置の製造方法であって、
選択された前記第１または第２のフォトマスクに形成されたパターンを半導体基板上に形成された感光膜に投影露光する工程と、その後ボンディングパッドを形成する工程と、
前記ボンディングパッドを有する前記半導体基板上にポリイミド系の樹脂膜を形成する工程と、
前記ポリイミド系の樹脂膜上に前記多品種の製品で品種ごとに異なる再配置配線層を形成する工程と、
前記再配置配線層と電気的に接続される半田バンプを形成する工程と、
その後前記半導体基板を半導体チップに分離する工程とを有し、
前記再配置配線層のパターンは、前記有機感光性樹脂膜を遮光膜とする前記第２のフォトマスクを用いて形成されることを特徴とする半導体集積回路装置の製造方法。
【請求項１１】
請求項１記載の半導体集積回路装置の製造方法において、前記第１のフォトマスクを用いた露光は輪帯照明を用いることを特徴とする半導体集積回路装置の製造方法。
【請求項１２】
請求項１または２記載の半導体集積回路装置の製造方法において、前記第２のフォトマスクの遮光膜は反射防止膜と有機感光性樹脂膜との積層膜であることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
本発明は、半導体集積回路装置の製造方法技術に関し、特に、半導体集積回路装置の製造工程において、半導体ウエハ（以下、単にウエハと言う）にフォトマスク（以下、単にマスクという）を用いて所定のパターンを転写するフォトリソグラフィ（以下、単にリソグラフィという）技術に適用して有効な技術に関するものである。
【背景技術】
半導体集積回路装置(ＬＳＩ：Large Scale Integrated circuit)の製造においては、微細パターンをウエハ上に形成する方法として、リソグラフィ技術が用いられる。このリソグラフィ技術としては、マスク上に形成されているパターンを縮小投影光学系を介してウエハ上に繰り返し転写する、所謂光学式投影露光方法が主流となっている。露光装置の基本構成については、例えば特開２０００−９１１９２号公報に示されている（特許文献１参照）。
この投影露光法におけるウエハ上での解像度Ｒは、一般に、Ｒ＝ｋ×λ／ＮＡ で表現される。ここにｋはレジスト材料やプロセスに依存する定数、λは照明光の波長、ＮＡは投影露光用レンズの開口数である。この関係式から分かるように、パターンの微細化が進むにつれて、より短波長の光源を用いた投影露光技術が必要とされている。現在、照明光源として水銀ランプのｉ線(λ＝３６５ｎｍ)やＫｒＦエキシマレーザ(λ＝２４８ｎｍ)を用いた投影露光装置によって、ＬＳＩの製造が行なわれている。更なる微細化を実現する為には、より短波長の光源が必要となり、ＡｒＦエキシマレーザ（λ＝１９３ｎｍ）やＦ2エキシマレーザ（λ＝１５７ｎｍ）の採用が検討されている。
一方、投影露光法で用いられる上記マスクは、露光光に透明な石英ガラス基板上に遮光膜としてクロム等からなる遮光パターンを形成した構造を有する。その製造工程は、例えば次のようなものがある。まず、石英ガラス基板上に遮光膜となるクロム膜を形成し、その上に電子線に感光するレジスト膜を塗布する。次に、所定のパターン情報に基づいて電子線を上記レジスト膜に照射し、これを現像してレジストパターンを形成する。続いて、上記レジストパターンをエッチングマスクとして前記クロムの薄膜をエッチングすることによりクロム等からなる遮光パターンを形成する。最後に残った電子線感光のレジスト膜を除去してマスクを製造する。
【特許文献１】
特開２０００−９１１９２号公報
【発明の開示】
【発明が解決しようとする課題】
ところが、上記クロム等のような金属膜からなる遮光パターンを有するマスクを用いる露光技術においては、以下の課題があることを本発明者は見出した。
すなわち、金属膜からなる遮光パターンを有するマスクは、耐久性に富み信頼性が高く大量の露光処理に活用できることから量産に適しているが、例えば半導体集積回路装置の開発期や少量多品種の半導体集積回路装置の製造等、マスクパターンに変更や修正が生じ易い場合やマスクの共有頻度が低い場合等には、マスクの製造に時間がかかる上、マスクのコストが高くなること等から、半導体集積回路装置の生産性の向上や半導体集積回路装置のコスト低減を阻害する、という問題がある。
本発明の目的は、半導体集積回路装置の生産性を向上させることのできる技術を提供することにある。
また、本発明の目的は、半導体集積回路装置の開発期間を短縮することのできる技術を提供することにある。
また、本発明の目的は、半導体集積回路装置の製造時間を短縮することのできる技術を提供することにある。
また、本発明の目的は、半導体集積回路装置のコストを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、多品種の製品を製造する半導体集積回路装置の製造方法であって、前記多品種の製品に共通な構造のパターンを形成するために、半導体基板上に形成された第１の感光膜に、金属膜を露光光に対する遮光膜とする第１のフォトマスクを用いて前記共通な構造のパターンを露光する第１の工程と、前記多品種の製品で品種ごとに異なるパターンを形成するために、前記半導体基板上に形成された第２の感光膜に、有機感光性樹脂膜を露光光に対する遮光膜とする第２のフォトマスクを用いて前記品種ごとに異なるパターンを露光する第２の工程とを有するものである。
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1).半導体集積回路装置の製造工程における露光処理に際して、金属膜からなる遮光体を有するマスクと、有機感光性樹脂膜を含む有機材料からなる遮光体を有するマスクとを用いることにより、半導体集積回路装置の生産性を向上させることが可能となる。
(2).半導体集積回路装置の製造工程における露光処理に際して、金属膜からなる遮光体を有するマスクと、有機感光性樹脂膜を含む有機材料からなる遮光体を有するマスクとを用いることにより、半導体集積回路装置の開発期間を短縮することが可能となる。
(3).半導体集積回路装置の製造工程における露光処理に際して、金属膜からなる遮光体を有するマスクと、有機感光性樹脂膜を含む有機材料からなる遮光体を有するマスクとを用いることにより、半導体集積回路装置の製造時間を短縮することが可能となる。
(4).半導体集積回路装置の製造工程における露光処理に際して、金属膜からなる遮光体を有するマスクと、有機感光性樹脂膜を含む有機材料からなる遮光体を有するマスクとを用いることにより、半導体集積回路装置のコストを低減することが可能となる。
【発明を実施するための最良の形態】
本願発明を詳細に説明する前に、本願における用語の意味を説明すると次の通りである。
１．マスク（光学マスク）：マスク基板上に光を遮光するパターンや光の位相を変化させるパターンを形成したものである。実寸の数倍のパターンが形成されたレチクルも含む。マスクの第１の主面とは、上記光を遮蔽するパターンや光の位相を変化させるパターンが形成されたパターン面であり、マスクの第２の主面とは第１の主面とは反対側の面のことを言う。
２．通常のマスク：マスク基板上に、メタルからなる遮光パターンと、光透過パターンとでマスクパターンを形成した一般的なマスクのことを言う。本実施の形態では、マスクを透過する露光光に位相差を生じさせる手段を有する位相シフトマスクも通常のマスクに含まれるものとする。露光光に位相差を生じさせる位相シフタは、例えばマスク基板に所定の深さの溝を掘るものやマスク基板上に所定の膜厚の透明膜や半透明膜を設けるものがある。
３．レジストマスク：マスク基板上に有機感光性樹脂膜を含む有機材料からなる遮光体（遮光膜、遮光パターン、遮光領域）を有するマスクを言う。なお、ここで言う有機材料は、有機感光性樹脂膜の単体膜、有機感光性樹脂膜に吸光材料または減光材料を添加したもの、有機感光性樹脂膜と他の膜（例えば反射防止膜、吸光性樹脂膜または減光性樹脂膜）との積層膜等を含む。
４．マスク（上記通常のマスクおよびレジストマスク）のパターン面を以下の領域に分類する。転写されるべき集積回路パターンが配置される領域「集積回路パターン領域」、その外周の領域「周辺領域」。
５．特に限定されるものではないが、本明細書中においては、便宜上、レジストマスクを、その製造工程の観点から次の３つに分類する。すなわち、マスクブランクス（以下、単にブランクスという）、メタルマスクおよびレジストマスクである。ブランクスは、所望のパターンを転写するためのマスクとして完成する前の初期段階のマスクであって、上記集積回路パターン領域にパターンが形成されていないが、マスクを製造するのに必要な基本構成部を有する共通性（汎用性）の高い段階のマスクをいう。メタルマスクは、マスクとして完成されていないが、上記集積回路パターン領域にメタルからなるパターンが形成された段階のマスクである。このメタルマスクと上記通常のマスクとの違いは、所望のパターンを被処理基板上に転写可能なマスクとして完成されているか、否かの点である。レジストマスクは、マスクとして完成されたものであって、上記集積回路パターン領域に、レジスト膜からなるパターンが形成された段階のマスク。マスク上において、所望のパターンを転写するためのパターンが、全てレジスト膜からなるものと、メタルおよびレジスト膜の両方からなるものとがある。
６．ウエハとは、集積回路の製造に用いるシリコン単結晶基板（一般にほぼ平面円形状）、サファイア基板、ガラス基板、その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。また、本願において半導体集積回路装置というときは、シリコンウエハやサファイア基板等の半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等の他の絶縁基板上に作られるもの等も含むものとする。
７．デバイス面とは、ウエハの主面であって、その面にフォトリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面を言う。
８．「遮光体」、「遮光領域」、「遮光膜」、「遮光パターン」と言うときは、その領域に照射される露光光のうち、４０％未満を透過させる光学特性を有することを示す。一般に数％から３０％未満のものが使われる。一方、「透明」、「透明膜」、「光透過領域」、「光透過パターン」と言うときは、その領域に照射される露光光のうち、６０％以上を透過させる光学特性を有することを示す。一般に９０％以上のものが使用される。
９．転写パターン：マスクによってウエハ上に転写されたパターンであって、具体的にはレジストパターンおよびレジストパターンをマスクとして実際に形成されたウエハ上のパターンを言う。
１０．レジストパターン：感光性の有機膜をフォトリソグラフィの手法により、パターニングした膜パターンを言う。なお、このパターンには当該部分に関して全く開口のない単なるレジスト膜を含む。
１１．ホールパターン：ウエハ上で露光波長と同程度又はそれ以下の二次元的寸法を有するコンタクトホール、スルーホール等の微細パターン。一般には、マスク上では正方形またはそれに近い長方形あるいは八角形等の形状であるが、ウエハ上では円形に近くなることが多い。
１２．ラインパターン：ウエハ上で配線パターン等を形成する帯状のパターンをいう。
１３．通常照明：、非変形照明のことで、光強度分布が比較的均一な照明を言う。
１４．変形照明：中央部の照度を下げた照明であって、斜方照明、輪帯照明、４重極照明、５重極照明等の多重極照明またはそれと等価な瞳フィルタによる超解像技術を含む。
１５．スキャンニング露光：細いスリット状の露光帯を、ウエハとマスクに対して、スリットの長手方向と直交する方向に（斜めに移動させてもよい）相対的に連続移動（走査）させることによって、マスク上の回路パターンをウエハ上の所望の部分に転写する露光方法。
１６．ステップ・アンド・スキャン露光：上記スキャンニング露光とステッピング露光を組み合わせてウエハ上の露光すべき部分の全体を露光する方法であり、上記スキャンニング露光の下位概念に当たる。
１７．ステップ・アンド・リピート露光：マスク上の回路パターンの投影像に対してウエハを繰り返しステップすることで、マスク上の回路パターンをウエハ上の所望の部分に転写する露光方法。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために遮光部（遮光膜、遮光パターン、遮光領域等）およびレジスト膜にハッチングを付す。
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
まず、図１を用いて、本発明の一実施の形態である半導体集積回路装置の製造方法を説明する。工程１０１は、マスクに形成されたマスクパターンをウエハに転写するパターン転写工程であり、工程１０２は、エッチング、不純物導入や成膜等の各種処理を行なう工程である。通常の半導体集積回路装置では、工程１０３で全ての処理が終了したと判断するまで、パターンの転写（露光）と各種処理を繰り返し実施する。
さて、本実施の形態では、パターン転写工程１０１において、ウエハの主面にレジスト膜を塗布した後(工程１０１ａ)、上記通常のマスク（第１のフォトマスク）を使用するか、上記レジストマスク（第２のフォトマスク）を使用するかを選択する（工程１０１ｂ）。ここでは、例えば１枚当たりのマスクにおけるウエハ露光枚数（回数）が所定値より少ない場合に、後述する方法でレジストマスクを別途準備し、それを選択するようにした。上記所定値（予め定められた値）は、露光オペレータが入力することとした。ただし、これに限られることはない。例えば過去の使用回数の累積から定めても良いし、ファイル等から指定する方法で定めても良い。続いて、通常のマスクまたはレジストマスクを露光装置に載置した後（工程１０１ｃ，１０１ｄ）、ウエハを露光装置にロードし（工程１０１ｅ）、ウエハ上のレジスト膜にマスク上のパターンを転写する（工程１０１ｆ）。その後、ウエハをアンロードした後（工程１０１ｇ）、転写が終了か否かを判断する（工程１０１ｈ）。ここで、終了でない場合は、工程１０１ｅ〜１０１ｇを繰り返す。一方、転写が終了の場合は、熱処理、現像等を経て、ウエハ上にレジストパターンを形成する（工程１０１ｉ）。
このように、通常のマスクとレジストマスクとを露光状況に応じて使い分けることにより、露光状況に合ったマスクの使い方が可能となる。
例えばマスク１枚当たりの露光処理数が少ない場合は、前記のレジストマスクを用いると、その製造法の簡便さから、コスト低減を実現できると同時に、エッチングに起因する精度劣化も無いのでパターン精度の良いマスクを短時間で得ることができる。したがって、製造コストの上昇を招くことが無い。 また、多品種の生産に対応できる。そこで、少量生産品については、前記のレジストマスクを用いるのがコスト的に優位である。
一方、種々の半導体集積回路装置の製造では、半導体基板（ウエハ）上への成膜やエッチング等の多数の工程を有し、それに必要なパターンを転写するリソグラフィ工程数も多い。そのリソグラフィ工程数だけのマスクを製造する必要がある。この場合、例えばトランジスタ構造の製造までは共通であるが、それ以降の配線加工等において多くの種類に分類して多品種の製品を製造する場合が多い。すなわち、共通構造の製造に用いるマスクは、マスク１枚当たりの露光処理数が極めて多いので通常のマスクで対応する。しかし、品種ごとに異なるパターンを形成するためのマスクでは、共通構造の製造に用いるマスクと比べてマスク1枚当たりの露光処理数が少なくなる。このようなパターン露光工程にはレジストマスクを採用することとした。これにより、半導体集積回路装置の生産性を向上させることが可能となる。また、半導体集積回路装置の開発期間や製造時間を短縮させることが可能となる。さらに、半導体集積回路装置のコストを低減することが可能となる。
ここで用いた露光装置は、例えば一般的な縮小投影露光装置である。その一例を図２に示す。露光装置１は、光源から発する光Ｌを導く光路１ａ、デュフーザ１ｂ、照明絞り１ｃ、照明光学系（コンデンサレンズ）１ｄ、マスクステージ１ｅ、投影光学系１ｆ、ウエハステージ１ｇ等を有している。マスクＭをマスクステージ１ｅ上に、ウエハ２Ｗをウエハステージ１ｇ上にそれぞれ載置し、マスクＭ上のマスクパターンをウエハ２Ｗに転写する。露光光源としては、例えばｉ線（波長３６５ｎｍ）、ＫｒＦエキシマレーザ光（波長２４８ｎｍ）、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）またはＦ2レーザ光（波長１５７ｎｍ）等を用いる。露光方法としては、例えば上記ステップ・アンド・リピート露光方法またはステップ・アンド・スキャニング露光方法のいずれを用いても良い。マスクＭの表面にペリクルを設けても良い。マスクステージ１ｅ上のマスクは、転写を所望するパターンの種類に応じて適宜交換する。マスクステージ１ｅの位置制御は、駆動系１ｈによって行われている。また、ウエハステージ１ｇの位置制御は、駆動系１ｉによって行われている。駆動系１ｈ，１ｉは、主制御系１ｊからの制御命令に応じて駆動される。ウエハ２Ｗの位置は、ウエハステージ１ｇに固定されたミラーの位置をレーザ測長器１ｋによって検出することで得られる。そこで得られた位置情報は、主制御系１ｊに伝送される。主制御系１ｊでは、その情報に基づいて駆動系１ｉを駆動する。また、主制御系１ｊはネットワーク装置１ｍと電気的に接続されており、露光装置１の状態の遠隔監視等が可能となっている。
次に、ここで用いたマスクＭについて説明する。本実施の形態で用いるマスクＭは、例えば実寸の１〜１０倍程度の寸法の集積回路パターンの原画を、縮小投影光学系等を通してウエハに転写するためのレチクルである。また、ここでは、ウエハ上にラインパターンを転写する場合に用いるマスクを例示するが、本発明の技術思想はこれに限定されるものではなく種々適用可能であり、例えば上記ホールパターン等を転写する場合にも適用可能である。なお、ここで説明するマスクは代表例であって、本発明は以下のマスクを用いることに限定されるものではない。
図３〜図７は、上記通常のマスクの一例を示している。なお、図３〜図７の各々において（ｂ）は、各図（ａ）のＡ−Ａ線の断面図である。
マスクＭＮ１〜ＭＮ３，ＭＮ４ａ，ＭＮ４ｂ（Ｍ）のマスク基板３は、例えば平面四角形に形成された厚さ６ｍｍ程度の透明な合成石英ガラス基板等からなる。マスクＭＮ１，ＭＮ２，ＭＮ４ａ，ＭＮ４ｂを用いる場合は、ウエハ上でポジ型のレジスト膜を用い、マスクＭＮ３を用いる場合は、ウエハ上でネガ型のレジスト膜を用いる。
図３のマスクＭＮ１は、半導体チップの周辺が遮光領域となるマスクを例示している。このマスクＭＮ１におけるマスク基板３の主面（パターン形成面）中央の上記集積回路パターン領域には、平面長方形状の光透過領域４ａが形成されており、マスク基板３の主面の一部が露出されている。この光透過領域４ａには、メタルからなる遮光パターン５ａが配置されている。この遮光パターン５ａは、ウエハ上のラインパターン（集積回路パターン）として転写される。また、その集積回路パターン領域の外周の上記周辺領域は、メタルからなる遮光パターン５ｂ（メタル枠）によって覆われている。遮光パターン５ａ，５ｂは、同工程時にパターン加工されたもので、例えばクロム（Ｃｒ）またはクロム上に酸化クロムが堆積されてなる。ただし、メタルの遮光パターンの材料は、これに限定されるものではなく種々変更可能である。このメタル材料については後述する。
図４のマスクＭＮ２は、半導体チップの周辺輪郭が遮光領域となるマスクを例示している。マスクＭＮ２の集積回路パターン領域については上記マスクＭＮ１と同じなので説明を省略する。このマスクＮＭ２のマスク基板３の主面において集積回路パターン領域は、メタルからなる帯状の遮光パターン５ｃ（メタル枠）によって取り囲まれている。遮光パターン５ｃの材料は、上記遮光パターン５ａ，５ｂと同じである。また、マスクＭＮ２の上記周辺領域の大半は、遮光膜が除去されて光透過領域４ｂとなっている。
図５のマスクＭＮ３は、上記マスクＭＮ１，ＭＮ２の反転パターンを有するマスクを例示している。このマスクＮＭ３のマスク基板３の主面は、その大半がメタルからなる遮光膜５ｄで覆われている。遮光膜５ｄの材料は、上記遮光パターン５ｂ，５ｃと同じである。そして、マスクＭＮ３の集積回路パターン領域において、遮光膜５ｄの一部が除去されて光透過パターン４ｃが形成されている。この光透過パターン４ｃは、ウエハ上のラインパターンとして転写される。なお、この図５のマスクＮＭ３の周辺領域を図４の周辺領域のようにしても良い。
図６のマスクＮＭ４ａと、図７のマスクＮＭ４ｂとは、ウエハ上の一つまたは一群のパターンを、複数枚のマスクを重ね合わせて露光することにより形成する、いわゆる重ね合わせ露光に使うマスクを例示している。
図６のマスクＭＮ４ａの集積回路パターン領域には、例えば平面逆Ｌ字状の光透過領域４ｄが形成されている。光透過領域４ｄには、上記メタルの遮光パターン５ａが配置されている。この光透過領域４ｄの周囲は、その大半がメタルの遮光パターン５ｂで覆われている。マスクＭＮ４ａの集積回路パターン領域における一部の領域も遮光パターン５ｂにより覆われている。このマスクＭＮ４ａは、例えば半導体集積回路装置においてパターンの修正や変更が基本的に行われない定形パターン群で構成される回路のパターンを転写するマスクとして用いる。
一方、図７のマスクＭＮ４ｂの集積回路パターン領域には、例えば比較的小面積の平面四角形状の光透過領域４ｅが形成されている。この光透過領域４ｅは、上記マスクＭＮ４ａの集積回路パターン領域において遮光パターン５ｂで覆われていた一部の領域に相当する領域に形成されている。光透過領域４ｅには、メタルの遮光パターン５ａが配置されている。この光透過領域４ｅの周囲は、その大半がメタルの遮光パターン５ｂで覆われている。このマスクＭＮ４ｂは、例えば半導体集積回路装置においてパターンの修正や変更が行われるパターン群で構成される回路のパターンを転写するマスクとして用いる。すなわち、そのパターンの修正や変更が生じた場合は、マスクＭＮ４ｂのみを代えれば良いので、マスクの製造時間を短縮できる。また、マスク製造における材料費、工程費および燃料費を低減できる。露光処理に際しては、それぞれのマスクＭＮ４ａ，ＭＮ４ｂを用いてウエハに対して露光処理を施す。そして、双方のマスクＭＮ４ａ，ＭＮ４ｂの露光処理が終了した後、ウエハ上のレジスト膜に対して現像等の処理を施してレジストパターンを形成する。
このような通常のマスクの製造工程の一例を図８に示す。まず、マスク基板３上に、例えばクロム等からなる遮光膜５を堆積し、その上に電子線に感光するレジスト膜６を塗布する(図８(a))。ただし、遮光膜５は、クロムに限定されるものではなく種々変更可能であり、例えばタングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）またはチタン（Ｔｉ）等のような高融点金属、窒化タングステン（ＷＮ）等のような高融点金属窒化物、タングステンシリサイド（ＷＳｉｘ）やモリブデンシリサイド（ＭｏＳｉｘ）等のような高融点金属シリサイド（化合物）、あるいはこれらの積層膜を用いても良い。後述のレジストマスクの場合は、レジスト膜からなる遮光パターンを除去した後、マスク基板を洗浄し再度使用する場合があるので、メタルの遮光パターンは耐剥離性や耐摩耗性に富む材料が好ましい。タングステン等の高融点金属は、耐酸化性および耐摩耗性に富み、耐剥離性に富むので、メタルの遮光パターンの材料として好ましい。続いて、所定のパターン情報を有する電子線ＥＢを照射して現像し、レジストパターン６ａを形成する(図８(b))。続いて、そのレジストパターン６ａをエッチングマスクとして遮光膜５をエッチングして遮光パターン５ａ，５ｂを形成する(図８(c))。最後に残った電子線感光のレジストパターン６ａを除去して通常のマスクＭを製造する(図８(d))。このような通常のマスクは、耐久性に富み信頼性が高く大量の露光処理に活用できることから量産に適している。
次に、図９〜図１１は、上記レジストマスクの一例を示している。なお、図９〜図１１の各々において（ｂ）は、各図（ａ）のＡ−Ａ線の断面図である。
図９のマスクＭＲ１（Ｍ）は、半導体チップの周辺が遮光領域となるマスクを例示している。このマスクＭＲ１におけるマスク基板３の主面中央の上記集積回路パターン領域には、平面長方形状の光透過領域４ａが形成されており、マスク基板３の主面の一部が露出されている。この光透過領域４ａには、レジスト膜等のようなの有機樹感光性脂膜を含む有機材料からなる遮光パターン７ａが配置されている。この遮光パターン７ａは、ウエハ上のラインパターンとして転写される。このように遮光パターン７ａをレジスト膜で形成したことにより、後述するように遮光パターン７ａを、比較的簡単に除去することができる。そして、新たな遮光パターン７ａを簡単にしかも短時間のうちに形成することができる。この遮光パターン７ａを形成するレジスト膜は、例えばＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光またはＦ2レーザ光等のような露光光を吸収する性質を有しており、メタルからなる遮光パターンとほぼ同様の遮光機能を有している。
遮光パターン７ａは、図９（ｃ）に示すようにレジスト膜の単体膜で構成しても良いし、その単体膜に吸光材や減光材を添加しても良い。また、図９（ｄ）に示すように吸光性有機膜７ａ１上に感光性有機膜７ａ２を積層することで構成しても良いし、感光性有機膜上に反射防止膜を積層することで構成しても良い。このような積層構造とすることにより、例えばｉ線やＫｒＦ等のような波長が２００ｎｍ以上の露光光に対しても十分な減光性を得ることが可能となる。また、遮光パターン７ａがレジスト膜の単体膜で構成される場合には、そのレジスト膜に吸光材料を添加することでも波長が２００ｎｍ以上の露光光に対して十分な減光性を得ることが可能となる。このレジスト膜の材料等ついては後述する。集積回路パターン領域の外周の周辺領域は、前記図３のマスクＭＮ１と同様にその大半がメタルからなる遮光パターン５ｂ（メタル枠）で覆われている。なお、レジスト膜によって遮光パターンを形成する技術については、本願発明者らによる特願平１１−１８５２２１号（平成１１年６月３０日出願）に記載がある。
図１０のマスクＭＲ２（Ｍ）は、半導体チップの周辺輪郭が遮光領域となるマスクを例示している。集積回路パターン領域４ａにレジスト膜からなる遮光パターン７ａが配置されている以外は、図４の通常のマスクＭＮ２と同じである。
図１１のマスクＭＲ３（Ｍ）は、上記マスクＭＲ１，ＭＲ２の反転パターンを有するマスクを例示している。このマスクＮＲ３のマスク基板３の主面の集積回路パターン領域は、遮光膜７ｂで覆われている。遮光膜７ｂの材料は、上記遮光パターン７ａと同じである。そして、マスクＭＲ３の集積回路パターン領域において、遮光膜７ｂの一部が除去されて光透過パターン４ｃが形成されている。この光透過パターン４ｃは、ウエハ上のラインパターンとして転写される。なお、この図１１のマスクＭＲ３の周辺領域を図１０の周辺領域のようにしても良い。
このようなレジストマスクの製造工程の一例を図１２〜図１６によって説明する。なお、各図（ｂ）は各図（ａ）のＡ−Ａ線の断面図である。また、ここでは、図９のマスクＭＲ１の製造方法を一例として説明する。
まず、マスク基板３上に、上記メタルからなる遮光膜５を堆積した後(図１２)、その上に電子線に感光するレジスト膜６を塗布する（図１３）。続いて、所定のパターン情報を有する電子線等を照射して現像し、レジストパターン６ｂを形成する(図１４)。続いて、そのレジストパターン６ｂをエッチングマスクとして遮光膜５をエッチングして遮光パターン５ｂを形成した後、レジストパターン６ｂを除去する (図１５)。この図１５は、このタイプのマスクにおける上記ブランクスに該当するものである。このブランクスをストックしておいても良い。その後、遮光パターン５ｂを形成したマスク基板３（上記ブランクスに該当）の主面上に、例えば電子線に感光する有機感光性樹脂膜を含む有機材料からなるレジスト膜７を１５０ｎｍ程度の厚さで塗布した後（図１６）。マスクパターン描画及び現像を行うことにより、図９に示したレジスト膜からなる遮光パターン７ａを形成し、マスクＭＲ１を製造する。
このレジスト膜７としては、例えばα-メチルスチレンとα−クロロアクリル酸の共重合体、ノボラック樹脂とキノンジアジド、ノボラック樹脂とポリメチルペンテン−1−スルホン、クロロメチル化ポリスチレン等を主成分とするものを用いた。ポリビニルフェノール樹脂等のようなフェノール樹脂やノボラック樹脂に酸発生剤を混合した、いわゆる化学増幅型レジスト等を用いることができる。ここで用いるレジスト膜７の材料としては、投影露光装置の光源に対し遮光特性をもち、マスク製造工程における、パターン描画装置の光源、例えば電子線あるいは２３０ｎｍ以上の光に感度を有する特性を持っていることが必要であり、前記材料に限定されるものではなく種々変更可能である。また、膜厚も１５０ｎｍに限定されるものではなく、上記条件を満足する膜厚で良い。
ポリフェノール系、ノボラック系樹脂を約１００ｎｍの膜厚に形成した場合は、例えば１５０ｎｍ〜２３０ｎｍ程度の波長で透過率がほぼ０であり、例えば波長１９３ｎｍのＡｒＦエキシマレーザ光、波長１５７ｎｍのＦ2レーザ等に十分なマスク効果を有する。ここでは、波長２００ｎｍ以下の真空紫外光を対象にしたが、これに限定されない。波長３６５ｎｍのｉ線や波長２４８ｎｍのＫｒＦエキシマレーザ光等のようなマスク材は、他の材料を用いるか、レジスト膜に光吸収材、光遮蔽材または減光材を添加する、あるいは上記したようにレジスト膜を吸光性有機膜と有機感光性樹脂膜との積層膜、有機感光性樹脂膜と反射防止膜との積層膜にすることが好ましい。また、レジスト膜からなる遮光パターン７ａや遮光膜７ｂを形成した後、露光光照射に対する耐性を向上させる目的での熱処理工程の付加や予め紫外光を強力に照射する、いわゆるレジスト膜のハードニング処理を行うのも有効である。
次に、このようなマスクのマスクパターンの修正、変更の一例を図１７〜図１９により説明する。なお、各図（ｂ）は各図（ａ）のＡ−Ａ線の断面図である。また、ここでは、図９のマスクＭＲ１のマスクパターンの修正、変更方法を一例として説明する。
まず、マスクＭＲ１からレジスト膜からなる遮光パターン７ａを、例えばｎ−メチル−２−ピロリドン有機溶剤にて剥離した（図１７）。この他、加熱したアミン系有機溶剤またはアセトンによりレジスト膜からなる遮光パターンを剥離しても良い。テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ）水溶液、オゾン硫酸または過酸化水素水と濃硫酸との混合液により除去することも可能である。ＴＭＡＨ水溶液を用いる場合には、その濃度を５％程度にするとメタル（遮光パターン５ｂ等）を侵すことなくレジスト膜からなる遮光パターンを剥離することができたので好ましい。
また、レジスト膜からなる遮光パターンを除去する別の方法として酸素プラズマアッシング法を用いることも可能である。この酸素プラズマアッシングが最も剥離能力が高かった。この方法は、特に、レジスト膜からなる遮光パターンに対して上記ハードニング処理を施している場合に有効である。ハードニング処理を施しているレジスト膜は硬化しており、上記化学的な除去方法では充分に除去できない場合が生じるからである。
また、レジスト膜からなる遮光パターンをピーリングによって機械的に剥離しても良い。すなわち、マスクＭＲ１のレジスト膜からなる遮光パターンの形成面に粘着テープを張り付けた後、その粘着テープを剥がすことにより、レジスト膜からなる遮光パターンを剥離する。この場合、真空状態を形成する必要がないので、レジスト膜からなる遮光パターンを、比較的簡単に、しかも短時間のうちに剥離することが可能となる。
レジスト膜からなる遮光パターンの除去工程後、洗浄処理を施すことにより、マスクＭＲ１の表面の異物５０を除去する。これにより、図１５に示したブランクスの状態にする。ここでの洗浄では、例えばオゾン硫酸洗浄およびブラシ洗浄処理の組合せを用いたが、異物除去能力が高く、メタルからなる遮光パターンを侵さない方法であれば、この方法に限定されず種々変更可能である。
続いて、レジストマスクの製造工程で説明したのと同様に、マスク基板３上に、レジスト膜７を塗布し（図１８）、マスクパターン描画及び現像を行うことにより、レジスト膜からなる遮光パターン７ａを形成し、マスクＭＲ１を製造する（図１９）。ここでは、図９に示した遮光パターン７ａとは形状・配置の異なる遮光パターン７ａを形成した場合を例示した。もちろん、図９の遮光パターン７ａと同じパターンを形成しても良い。
このようなレジストマスクの場合は、マスクの周辺領域にメタルからなる遮光体が形成されているか、または、マスク基板３が露出されていることにより、マスクを、マスク検査装置や露光装置等のような各種装置に装着した際の問題を回避できる。すなわち、マスクを各種装置に装着した際にその装着部がマスク上のレジスト膜からなる遮光体に接触すると、そのレジスト膜の摩耗や剥離によって異物発生やパターン不良が生じる場合があるが、上記レジストマスクの場合は、各種装置の装着部がメタルからなる遮光体かマスク基板に接触されるので、そのような問題を回避できる。また、集積回路パターンを転写するための遮光体を、メタルを用いないでレジスト膜で形成することにより、その遮光体の剥離、再生を、通常のマスクよりも簡単に、短時間のうちに、しかもマスク基板の信頼性を確保した状態で行うことができる。また、その遮光体の再生は、メタルからなる遮光体を形成した後の段階から行えるので、工程費、材料費および燃料費を低減できる。このため、マスクのコストを大幅に低減することが可能となる。したがって、この種のレジストマスクは、半導体集積回路装置の開発期や少量多品種の半導体集積回路装置の製造工程等、マスクパターンに変更や修正が生じ易い場合やマスクの共有頻度が低い工程で使用することに適している。
次に、図２０〜図２２は、上記レジストマスクの他の一例を示している。ここでは、マスク基板上の全ての遮光パターンがレジスト膜等で形成されているマスクを例示している。なお、各図（ｂ）は、各図（ａ）のＡ−Ａ線の断面図である。
図２０のマスクＭＲ４（Ｍ）においては、前記図９に示したマスクＭＲ１の周辺の遮光パターン５ｂが、遮光パターン７ａと同様の構造のレジスト膜等からなる遮光パターン７ｃで形成されている。遮光パターン７ｃは、遮光パターン７ａと同工程時に同じ材料で形成されている。遮光パターン７ｃは、露光装置やマスク検査装置等の装着部が機械的に接触する部分が除去されており、マスク基板３が露出されている。これにより、マスクＭＲ４を露光装置やマスク検査装置等に装着した際の異物の発生を抑制または防止できる。
図２１のマスクＭＲ５（Ｍ）においては、図１０に示したマスクＭＲ２の遮光パターン５ｃが、遮光パターン７ａと同様の構造のレジスト膜等からなる遮光パターン７ｄで形成されている。遮光パターン７ｄは、遮光パターン７ａと同工程時に同じ材料で形成されている。
図２２のマスクＭＲ６（Ｍ）においては、図５に示した通常のマスクＭＮ３の遮光膜５ｄが、遮光パターン７ａと同様の構造のレジスト膜等からなる遮光膜７ｅで形成されている。遮光膜７ｅは、露光装置やマスク検査装置等の装着部が機械的に接触する部分が除去されており、マスク基板３が露出されている。これにより、マスクＭＲ６を露光装置やマスク検査装置等に装着した際の異物の発生を抑制または防止できる。
このようなレジストマスクの製造工程および修正・変更工程の一例を図２３〜図２７によって説明する。なお、各図（ｂ）は各図（ａ）のＡ−Ａ線の断面図である。また、ここでは、図２０のマスクＭＲ４の製造方法および修正・変更方法を一例として説明する。
まず、マスク基板３をブランクスとして用意し（図２３）、その上に、上記遮光体形成用の感光性の有機樹脂膜からなるレジスト膜７を塗布する（図２４)。続いて、マスクパターン描画及び現像を行うことにより、図２０に示したレジスト膜からなる遮光パターン７ａ，７ｃを形成し、マスクＭＲ４を製造する。レジスト膜からなる遮光パターン７ａ，７ｃに光吸収材、光遮蔽材または減光材を添加しても良いし、そのレジスト膜を吸光性有機膜と有機感光性樹脂膜との積層膜あるいは有機感光性樹脂膜と反射防止膜との積層膜にしても良い。また、レジスト膜からなる遮光パターン７ａ，７ｃの形成後、上記ハードニング処理を行っても良い。
次いで、マスクＭＲ４のマスクパターンを修正あるいは変更するには、まず、上記したように遮光パターン７ａ，７ｃを、例えば上記有機溶剤、酸素プラズマアッシングまたはピーリングによって除去する（図２５）。続いて、マスク基板３に対して上記と同様の洗浄処理を施すことにより、マスク基板３の表面の異物５０を除去し、図２３に示したブランクスの状態にする（図２６）。その後、レジストマスクの製造工程で説明したのと同様に、マスク基板３上に、レジスト膜７を塗布し、マスクパターン描画及び現像を行うことにより、レジスト膜からなる遮光パターン７ａ，７ｃを形成し、マスクＭＲ４を製造する（図２７）。ここでは、図２０に示した遮光パターン７ａとは形状・配置の異なる遮光パターン７ａを形成した場合を例示した。もちろん、図２０の遮光パターン７ａと同じパターンを形成しても良い。
このようなレジストマスクの場合は、メタルを使用しないので、遮光体の修正や変更を、通常のマスクよりも簡単に、短時間のうちに、しかもマスク基板の信頼性を確保した状態で行うことが可能となる。また、工程費、材料費および燃料費を低減できるので、マスクのコストを大幅に低減することが可能となる。したがって、この種のレジストマスクも、半導体集積回路装置の開発期や少量多品種の半導体集積回路装置の製造工程等、マスクパターンに変更や修正が生じ易い場合やマスクの共有頻度が低い工程で使用することに適している。
次に、図２８〜図３２は、上記レジストマスクのさらに他の一例を示している。ここでは、マスク基板上の集積回路パターンを転写するパターンが、メタルからなる遮光パターンと、レジスト膜からなる遮光パターンとを有するマスクを例示している。なお、図２８〜図３０，図３２（ｂ）は、各図（ａ）のＡ−Ａ線の断面図である。
図２８のマスクＭＲ７（Ｍ）においては、前記図３に示した通常のマスクＭＮ１の集積回路パターン回路領域における一部の領域内の遮光パターン５ａの一群が、レジスト膜等からなる遮光パターン７ａの一群で形成されている。
図２９のマスクＭＲ８（Ｍ）においては、前記図４に示した通常のマスクＭＮ１の集積回路パターン回路領域における一部の領域内の遮光パターン５ａの一群が、レジスト膜等からなる遮光パターン７ａの一群で形成されている。
図３０のマスクＭＲ９（Ｍ）においては、前記図５に示した通常のマスクＭＮ１の集積回路パターン回路領域における遮光膜５ｄの一部に比較的小面積の平面四角形状の光透過領域４ｆが開口され、その光透過領域４ｆが上記遮光パターン７ａと同様の構造のレジスト膜からなる遮光膜７ｆによって覆われている。そして、その遮光膜７ｆの一部が除去されて、集積回路パターン転写用の光透過パターン４ｃが形成されている。
図３１（ａ）のマスクＭＲ１０（Ｍ）は、一部分のみに前記遮光パターン７ａと同様の構造のレジスト膜等からなる遮光パターン７ｇが配置されているマスクを例示している。ここでは、互いに離れて配置されているメタルからなる遮光パターン５ａをつなぐように遮光パターン７ｇが配置されている。図３１（ｂ）は（ａ）のマスクＭＲ１０を用いて露光処理をした場合にウエハ上に転写されるパターン８ａを示している。図３１（ｃ）は（ａ）のレジスト膜等からなる遮光パターン７ｇを除去したメタルマスクの状態を示している。更に、図３１（ｄ）は（ｃ）のメタルマスクのパターンをウエハ上に転写して得られるパターン８ｂを模式的に示している。
図３２のマスクＭＲ１１（Ｍ）は、上記重ね合わせ露光に用いるマスクの一方を例示している。マスクＭＲ１１おいては、前記図７のマスクＭＮ４ｂにおける光透過領域４ｅのメタルからなる遮光パターン５ａの一群が、レジスト膜等からなる遮光パターン７ａの一群で形成されている。この場合、図７に示したマスクＭＮ４ｂの場合よりもさらに簡単に、しかも短時間のうちに遮光パターン７ａの修正や変更を行うことが可能となる。また、工程費、材料費および燃料費をさらに低減できるので、マスクのコストを大幅に低減することが可能となる。他方のマスクは、前記図６のマスクＭＮ４ａと同じなので説明を省略する。このようなマスクＭＮ４ａ，ＭＲ１１の重ね合わせ露光とレジストパターンの形成方法は、前記マスクＭＮ４ａ，ＭＮ４ｂの場合と同じである。
このようなレジストマスクの製造工程および修正・変更工程の一例を図３３〜図４０によって説明する。なお、各図（ｂ）は各図（ａ）のＡ−Ａ線の断面図である。また、ここでは、主として図２８のマスクＭＲ７の製造方法および修正・変更方法を一例として説明する。
まず、マスク基板３上に、上記メタルからなる遮光膜５を堆積した後、その上に電子線に感光するレジスト膜を塗布し、所定のパターン情報を有する電子線等を照射して現像し、レジストパターン６ｃを形成する(図３３)。続いて、そのレジストパターン６ｃをエッチングマスクとして遮光膜５をエッチングして遮光パターン５ａ，５ｂを形成した後、レジストパターン６ｃを除去する(図３４)。ここでは、集積回路パターンを転写するための遮光パターン５ａもマスク基板３上に形成する。この工程後のマスクＭＲ８，ＭＲ９の場合の状態をそれぞれ図３５、図３６に示す。その後、遮光パターン５ａ，５ｂを形成したマスク基板３の主面上に、上記と同様にレジスト膜７を塗布した後（図３７）、マスクパターン描画及び現像を行うことにより、図２８に示したレジスト膜からなる遮光パターン７ａを形成し、マスクＭＲ７を製造する。
次いで、マスクＭＲ７のマスクパターンを修正あるいは変更するには、まず、上記したように遮光パターン７ａを、例えば上記有機溶剤、酸素プラズマアッシングまたはピーリングによって除去する（図３８）。ここでは、集積回路パターンを転写するための遮光パターン５ａは残される。続いて、マスク基板３に対して上記と同様の洗浄処理を施すことにより、マスク基板３の表面の異物５０を除去し、図３４に示したメタルマスクの状態にする。その後、レジストマスクの製造工程で説明したのと同様に、マスク基板３上に、レジスト膜７を塗布し（図３９）、マスクパターン描画及び現像を行うことにより、レジスト膜からなる遮光パターン７ａを形成し、マスクＭＲ７を製造する（図４０）。ここでは、図２８に示した遮光パターン７ａとは形状・配置の異なる遮光パターン７ａを形成した場合を例示した。もちろん、図２８の遮光パターン７ａと同じパターンを形成しても良い。
このようなレジストマスクの場合も、マスクの周辺領域にメタルからなる遮光体が形成されているか、または、マスク基板３が露出されていることにより、上記と同様に異物発生やパターン不良の問題を回避できる。また、通常のマスクの場合は、マスク上の一部のパターンのみしか修正や変更をしないのに全部のパターンを作り直すが、上記レジストマスクの場合は、その一部のみを修正または変更すれば良い。また、その遮光体の再生は、メタルからなる遮光体を形成した後の段階から行える。このため、その修正や変更を、簡単に、短時間のうちに、しかもマスク基板の信頼性を確保した状態で行うことができる。また、工程費、材料費および燃料費を低減でき、マスクのコストを大幅に低減することができる。したがって、この種のレジストマスクも、半導体集積回路装置の開発期や少量多品種の半導体集積回路装置の製造工程等、マスクパターンに部分的に変更や修正が生じる場合やマスクの共有頻度が低い工程で使用することに適している。
次に、具体的な半導体集積回路装置の製造例を説明する。ここでは、例えばゲートアレイ、スタンダードセル等のようなセミカスタム方式で製造される半導体集積回路装置、半導体基板上にカスタムＩ／Ｏ（Input／Output）回路、カスタム論理回路またはＩ／Ｆ（インターフェイス）制御回路を有する半導体集積回路装置の製造方法に本発明を適用する場合を説明する。図４１は、半導体集積回路装置における論理素子の一部を示す平面図である。
この論理素子は、図４１に示した図中の一点鎖線で囲まれた単位セル１０によって構成されている。この単位セル１０は、例えば２個のｎＭＩＳQｎと、２個のｐＭＩＳＱｐとから構成されている。ｎＭＩＳQｎは、半導体基板に形成されたｐ型ウエル領域ＰＷの表面のｎ型半導体領域（拡散層）１１ｎ上に、ｐＭＩＳQｐは、ｎ型ウエル領域ＮＷの表面のｐ型半導体領域（拡散層）１１ｐ上に、それぞれ形成されている。ゲート電極１２Ａは、ｎＭＩＳQｎおよびｐＭＩＳＱｐに共有となっている。ゲート電極１２Ａは、例えば低抵抗多結晶シリコンの単体膜、低抵抗多結晶シリコン膜の上部にシリサイド層を設けたポリサイド構造、低抵抗多結晶シリコン膜上に窒化タングステン等のようなバリア膜を介してタングステン等のような金属膜を堆積してなるポリメタル構造あるいは絶縁膜に掘られた溝内に窒化チタン等のようなバリア膜を堆積し、さらにその上に銅等のような金属膜を埋め込むことで形成されたダマシンゲート電極構造で構成されている。ゲート電極１２Ａの下方の半導体基板部分はチャネル領域となる。
配線１３Ａは、例えば高電位（例えば３．３Ｖまたは１．８Ｖ程度）側の電源配線であり、コンタクトホールＣＮＴを通じて２個のｐＭＩＳＱｐのｐ型半導体領域１１ｐと電気的に接続されている。また、配線１３Ｂは、例えば低電位（例えば０Ｖ程度）側の電源配線であり、コンタクトホールＣＮＴを通じて１個のｎＭＩＳＱｎのｎ型半導体領域１１ｎと電気的に接続されている。配線１３Ｃは、２入力ＮＡＮＤゲート回路の入力配線であり、コンタクトホールＣＮＴを通じてゲート電極１２Ａの幅広部分で接触し電気的に接続されている。配線１３Ｄは、コンタクトホールＣＮＴを通じてｎ型半導体領域１１ｎおよびｐ型半導体領域１１ｐの両方に電気的に接続されている。配線１４Ａは、スルーホールＴＨを通じて配線１３Ｄと電気的に接続されている。
ここで、各種配線１３Ａ〜１３Ｄ，１４Ａを形成する前における単位セル１０の平面図を図４２に示す。この単位セル１０は、例えばＮＡＮＤゲート回路やＮＯＲゲート回路等のような論理素子を構成するのに共通する基本的な構成部であり、この単位セル１０以後の配線を適宜選択することにより上記論理回路を効率良く形成できるように構成されている。なお、本発明は、多数のＣＭＩＳ（Complementary MIS）回路を接続する構成にも拡張される。
そこで、このような基本的な構成部である単位セル１０の作製までは、上記通常のマスクを用いた。この際に用いた通常のマスクの集積回路パターン領域を図４３に示す。図４３（ａ）のマスクＭＮ５は、ウエハ（半導体基板）に上記単位セル１０内の素子分離部および活性領域を形成する際に用いるマスクである。このマスク基板３の主面上には、例えば平面長方形状に形成された２個の遮光パターン５ｅが、互いに平行に所定の距離を隔てて配置されている。遮光パターン５ｅは、上記遮光パターン５ａと同様のメタルからなり、ウエハ上の活性領域を遮光するように形成されている。図４３（ｂ）のマスクＭＮ６は、単位セル１０内のｎ型ウエル領域ＮＷを形成する際に用いるマスクである。このマスク基板３の主面上には、遮光膜５ｆが堆積され、その一部に、例えば平面長方形状の光透過パターン４ｇが開口形成されている。遮光膜５ｆは、上記遮光パターン５ａと同様のメタルからなり、ウエハ上のｎ型ウエル領域以外の領域を遮光するように形成されている。図４３（ｃ）のマスクＭＮ７は、単位セル１０内のｐ型ウエル領域ＰＷを形成する際に用いるマスクである。このマスク基板３の主面上には、遮光膜５ｆが堆積され、その一部に、例えば平面長方形状の光透過パターン４ｈが開口形成されている。この場合、遮光膜５ｆは、ウエハ上のｐ型ウエル領域以外の領域を遮光するように形成されている。図４３（ｄ）のマスクＭＮ８は、単位セル１０内のゲート電極１２Ａを形成する際に用いるマスクである。このマスク基板３の主面上には、例えば両端に幅広部を有する帯状の２本の遮光パターン５ｇが互いに平行に形成されている。遮光パターン５ｇは、上記遮光パターン５ａと同様のメタルからなり、ウエハ上のゲート電極形成領域を遮光するように形成されている。
次に、図４２の破線に沿った断面図を用いてｎＭＩＳＱｎおよびｐＭＩＳＱｐを形成するまでの工程を図４４〜図５３によって説明する。
まず、例えばｐ型のシリコン単結晶からなるウエハ２Ｗを構成する半導体基板２Ｓの主面（デバイス面）上に、例えば酸化シリコン膜からなる絶縁膜１５を酸化法によって形成した後、その上に、例えば窒化シリコン膜からなる絶縁膜１６をＣＶＤ法等によって堆積し、さらに、その上に、レジスト膜１７を塗布する（図４４）。続いて、上記通常のマスクＭＮ５を用いて半導体基板２Ｓに対して露光処理を施した後、現像処理等を施すことにより、半導体基板２Ｓの主面上にレジストパターン１７ａを形成する（図４５）。レジストパターン１７ａは、素子分離領域が露出され、活性領域が覆われるように平面的に形成されている。その後、そのレジストパターン１７ａをエッチングマスクとして、そこから露出する絶縁膜１６，１５を順に除去し、さらに半導体基板２Ｓの主面部を除去することにより半導体基板２Ｓの主面部に溝１８を形成した後、レジストパターン１７ａを除去する（図４６）。
次いで、半導体基板２Ｓの主面上に、例えば酸化シリコンからなる絶縁膜１９をＣＶＤ（Chemical Vapor Deposition）等によって堆積した後（図４７）、半導体基板２Ｓに対して、例えば化学機械研磨法（ＣＭＰ；Chemical Mechanical Polish）等によって平坦化処理を施すことにより、最終的に、例えば溝型の素子分離部ＳＧを形成する(図４８)。本実施の形態では、素子分離部ＳＧを溝型分離構造（トレンチアイソレーション）としたが、これに限定されるものではなく、例えばＬＯＣＯＳ（Local Oxidization of Silicon）法によるフィールド絶縁膜で形成しても良い。
続いて、半導体基板２Ｓの主面上に、レジスト膜を塗布した後、上記通常のマスクＭＮ６を用いて半導体基板２Ｓに対して露光処理を施すことにより、半導体基板２Ｓの主面上にレジストパターン１７ｂを形成する。レジストパターン１７ｂは、ｎ型ウエル領域ＮＷが露出され、それ以外の領域が覆われるように平面的に形成されている。その後、そのレジストパターン１７ｂをイオン注入マスクとして、例えばリンまたはヒ素等を半導体基板２Ｓにイオン注入することにより、ｎ型ウエル領域ＮＷを形成する（図４９）。その後、レジストパターン１７ｂを除去する。
また、同様に、半導体基板２Ｓの主面上に、レジスト膜を塗布し、上記通常のマスクＭＮ７を用いて露光処理を施すことにより、半導体基板２Ｓの主面上に、ｐ型ウエル領域ＰＷが露出され、それ以外の領域が覆われるようなレジストパターン１７ｃを形成した後、そのレジストパターン１７ｃをイオン注入マスクとして、例えばホウ素等を半導体基板２Ｓにイオン注入することにより、ｐ型ウエル領域ＰＷを形成する（図５０）。その後、レジストパターン１７ｃを除去する。
次いで、半導体基板２Ｓの主面上に、例えば酸化シリコン膜からなるゲート絶縁膜２０を熱酸化法等によって、例えば厚さ（二酸化シリコン換算膜厚）３ｎｍ程度に形成し、さらに、その上に多結晶シリコン等からなる導体膜１２をＣＶＤ法等によって堆積する（図５１）。続いて、その導体膜１２上に、レジスト膜を塗布した後、上記通常のマスクＭＮ８を用いて露光処理を施すことにより、導体膜１２上に、ゲート電極形成領域が覆われ、それ以外の領域が露出されるようなレジストパターン１７ｄを形成する。その後、そのレジストパターン１７ｄをエッチングマスクとして導体膜１２をエッチングすることで、ゲート電極１２Ａを形成する（図５２）。その後、ソースやドレイン領域、配線層としても機能するｎＭＩＳＱｎ用の高不純物濃度のｎ型半導体領域１１ｎと、ｐＭＩＳＱｐ用の高不純物濃度のｐ型半導体領域１１ｐを、イオン打ち込みや拡散法により、ゲート電極１２Ａに対して自己整合的に形成した(図５３)。なお、上記のレジストパターン１７ａ〜１７ｄは、例えばポジ型を用いた。
以後の工程で、配線を適宜選択することによりＮＡＮＤゲート回路やＮＯＲゲート回路を形成できる。本実施の形態では、例えば図５４に示すＮＡＮＤゲート回路ＮＤを作製した。図５４（ａ）は、そのＮＡＮＤゲート回路ＮＤのシンボル図、（ｂ）はその回路図、（ｃ）はそのレイアウト平面図を示している。ここには、２つの入力Ｉ１，Ｉ２および１つの出力Ｆを有するＮＡＮＤゲート回路ＮＤが例示されている。
このＮＡＮＤゲート回路ＮＤのコンタクトホールおよび配線パターンを転写するためのマスクにおけるパターンの要部平面図の一例を図５５（ａ）、（ｂ）に示す。なお、図５５には、（ａ）、（ｂ）におけるマスクの双方の位置関係が分かるようにＸ−Ｙ軸を表示した。
図５５（ａ）は、図５４（ｃ）のコンタクトホールＣＮＴをウエハ上に転写するためのマスクＭＲ１２のパターンを例示している。遮光膜７ｈは、前記遮光パターン７ａと同一構造のレジスト膜で形成されている。遮光膜７ｈには、部分的に遮光膜７ｈが除去されて平面四角形状の微細な光透過パターン４ｉが複数箇所に開口されている。光透過パターン４ｉがコンタクトホールＣＮＴを形成するパターンとなる。図５５（ｂ）は、図５４（ｃ）の配線１３Ａ〜１３Ｄをウエハ上に転写するためのマスクＭＲ１３のパターンを例示している。遮光パターン膜７ｉは、前記実施の形態等で説明した遮光パターン７ａと同一構成のレジスト膜で形成されている。遮光パターン７ｉが配線１３Ａ〜１３Ｄを形成するパターンとなる。これらマスクＭＲ１２，ＭＲ１３の製造方法は前記したのと同じなので説明を省略する。
次に、これらマスクＭＲ１２，ＭＲ１３を用いた半導体集積回路装置の製造工程を図５６〜図６０によって説明する。なお、図５６〜図６０は、図５４（ｃ）の破線に沿った断面図である。
まず、上記したように半導体基板２Ｓの主面にｎＭＩＳＱｎおよびｐＭＩＳＱｐを形成した後、その主面上に、例えばリンがドープされた酸化シリコン膜からなる層間絶縁膜２１ａをＣＶＤ法等によって堆積する（図５６）。続いて、その層間絶縁膜２１ａ上に、レジスト膜を塗布した後、これにマスクＭＲ１２を用いた露光処理を施すことにより、平面略円形状のコンタクトホールの形成領域が露出され、それ以外が覆われるようなレジストパターン１７ｅを形成する。その後、そのレジストパターン１７ｅをエッチングマスクとして、層間絶縁膜２１ａにコンタクトホールＣＮＴを形成する（図５７）。
次いで、レジストパターン１７ｅを除去した後、半導体基板２Ｓの主面上に、例えばアルミニウム、アルミニウム合金または銅等のような導体膜１３をスパッタリング法等によって堆積する（図５８）。続いて、導体膜１３上にレジスト膜を塗布し、これにマスクＭＲ１３を用いた露光処理を施すことにより、配線形成領域が覆われ、それ以外の領域が露出されるようなレジストパターン１７ｆを形成する。その後、そのレジストパターン１７ｆをエッチングマスクとして、導体膜１３をエッチングすることにより、配線１３Ａ〜１３Ｄを形成する（図５９）。なお、レジストパターン１７ｅ，１７ｆは、例えばポジ型とした。以後、半導体基板２Ｓの主面上に層間絶縁膜２１ｂをＣＶＤ法等によって堆積し、更に、他のマスクを用いてスルーホールＴＨおよび上層の配線１４Ａを形成した。部品間の結線も類似の工程を必要な分だけ繰り返したパターン形成により行ない、半導体集積回路装置を製造した。
以上は、２入力ＮＡＮＤゲート回路の製作例であるが、図５５に示したマスクＭＲ１２，ＭＲ１３のパターン形状を変えることにより、ＮＯＲゲート回路を製作することも容易にできる。図６１は、上記単位セル１０を用いて形成された２入力のＮＯＲ回路ＮＲを例示している。図６１（ａ）はＮＯＲ回路ＮＲのシンボル図、（ｂ）はその回路図、（ｃ）はそのレイアウト平面図を示している。
図６１（ｃ）に示すように、配線１３Ａは、コンタクトホールＣＮＴを通じて一方のｐＭＩＳＱｐのｐ型半導体領域１１ｐと電気的に接続されている。配線１３Ｅは、コンタクトホールＣＮＴを通じて一方のｐＭＩＳＱｐのｐ型半導体領域１１ｐと電気的に接続されている。また、配線１３Ｅは、コンタクトホールＣＮＴを通じて両方のｎＭＩＳＱｎの共有のｎ型半導体領域１１ｎと電気的に接続されている。さらに、配線１３Ｂは、コンタクトホールＣＮＴを通じて両方のｎＭＩＳＱｎのｎ型半導体領域１１ｎと電気的に接続されている。
このようなＮＯＲゲート回路ＮＲのコンタクトホールおよび配線パターンを転写するためのマスクにおけるパターンの要部平面図の一例を図６２（ａ）、（ｂ）に示す。なお、図６２（ａ）、（ｂ）におけるマスクの双方の位置関係が分かるようにＸ−Ｙ軸を表示した。
図６２（ａ）は、図６１（ｃ）のコンタクトホールＣＮＴをウエハ上に転写するためのマスクＭＲ１４の集積回路パターン領域のパターンを例示している。遮光膜７ｈは、前記遮光パターン７ａと同一構成のレジスト膜で形成されている。光透過パターン４ｉはコンタクトホールＣＮＴを形成するパターンである。図６２（ｂ）は、図６１（ｃ）の配線１３Ａ〜１３Ｃ，１３Ｅをウエハ上に転写するためのマスクＭＲ１５のパターンを例示している。遮光膜７ｉは、前記遮光パターン７ａと同一のレジスト材料で形成されている。遮光パターン７ｉが配線１３Ａ〜１３Ｃ,１３Ｅを形成するパターンである。いずれのマスクＭＲ１４，ＭＲ１５を用いる場合もウエハ上ではポジ型のレジスト膜を使用する。
このような図５５および図６２のマスクＭＲ１２，ＭＲ１４のパターン変更は、前記したのと同様に行えば良い。例えば図５５のマスクＭＲ１２のＮＡＮＤゲート回路用のパターンを、図６２のマスクＭＲ１４のＮＯＲゲート回路用のパターンに変更するには、図５５のマスクＭＲ１２上の遮光膜７ｈを除去した後、マスク基板上に新たに前記遮光膜形成用のレジスト膜を塗布し、そのレジスト膜にＮＯＲゲート回路用のパターンを電子線または紫外線等により描画することにより、図６２のマスクＭＲ１４の遮光膜７ｈおよび光透過パターン４ｉを形成すれば良い。すなわち、ＮＡＮＤゲート回路からＮＯＲゲート回路に、逆にＮＯＲゲート回路からＮＡＮＤゲート回路にパターンを容易に、短時間のうちに変更することができる。したがって、そのマスクを用いる半導体集積回路装置の開発および製造時間を大幅に短縮できる。また、このような修正や変更は既存の製造装置を用いて行うことができる。また、材料費、工程費および燃料費を下げることができる。したがって、半導体集積回路装置のコストを大幅に低減することが可能となる。このため、少量生産の半導体集積回路装置であってもコスト低減を実現することが可能となる。ここでは、マスクＭＲ１２のパターンを変更してマスクＭＲ１４のパターンを形成した場合について説明したが、これに限定されるものではなく、パターンを変更せず、マスクＭＲ１２，マスクＭＲ１４をそれぞれ別々に用意しておいても良い。レジストマスクは、通常のマスクに比べて安いコストで多数用意しておくことができるので、この場合も安いコストで短時間のうちに少量生産の半導体集積回路装置の製造に柔軟に対応できる。
このように本実施の形態においては、図４２に示した単位セル１０は共通パターンとして多数製造するので通常のマスクを用いて製造しておき、この上に形成するホールパターンや配線パターンの形状は所望の論理回路に応じて変化させるのでレジストマスクを用いて製造する。これにより、半導体集積回路装置の一連の製造工程において、マスクを効率的に製造することができ、半導体集積回路装置の生産性を向上させることができる。
（実施の形態２）
本実施の形態においては、例えばマスクＲＯＭの製造に本発明の技術思想を適用した場合について説明する。
マスクＲＯＭは、メモリセルが１つのＭＩＳで形成されることから大容量のメモリを実現でき、また、書き込み動作が不要なため全体の回路構成をシンプルにすることができる、という特徴がある。しかし、顧客の要求に応じてメモリの内容が変わるので、ＴＡＴが他のＲＯＭ（例えばＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory））に比べて長くなることや顧客の多種多様なＲＯＭコード毎に異なったマスクを作成しなければならないので、少量生産のときには製品コストが高くなる等の問題がある。そこで、本実施の形態においては、多種のマスクＲＯＭに共通する基本的な構成部で構成されるベースデータのパターンを上記通常のマスクを用いて転写し、データの書き換えを行うためにメモリセル領域部分のパターンを上記レジストマスクを用いて転写することにより、書き込みデータの異なる種々のマスクＲＯＭを製造した。
図６３は、マスクＲＯＭのベースデータを示しており、（ａ）はメモリセル領域のレイアウト平面図、（ｂ）はその回路図、（ｃ）は（ａ）のＡ−Ａ線の断面図を示している。ここでは、イオン注入プログラム方式のマスクＲＯＭが例示されている。データ線ＤＬは、コンタクトホールＣＮＴを通じてｎ型半導体領域１１ｎと電気的に接続されている。ゲート電極１２Ｂは、ワード線ＷＬの一部で形成されている。データ線１２Ｂとワード線ＷＬとの交点近傍の１つのｎＭＯＳＱｎによって１つのメモリセルが形成されている。このイオン注入プログラム方式のＲＯＭでは、メモリセルを構成するｎＭＩＳＱｎのチャネル領域に不純物を導入するか否かで、ｎＭＩＳＱｎのしきい値電圧を高いタイプ（ワード線ＷＬがハイレベルでも導通しない程度に高い）と、しきい値電圧の低いタイプ（ワード線ＷＬがハイレベルで導通）とに作り分け、それを情報の“０”，“１”に対応させている。このベースデータのパターンの転写は、前記通常のマスクを使用した。
このベースデータを共通として、以下３種類のマスクＲＯＭを必要な量だけ製造した。これを図６４〜図６６により説明する。なお、図６４〜図６６の各図において、（ａ）は使用したマスクの集積回路パターン領域における要部平面図、（ｂ）はデータ書き込み用のパターンを示すマスクＲＯＭのメモリセル領域のレイアウト平面図、（ｃ）はデータ書き込み工程時の図６３（ａ）のＡ−Ａ線に相当する部分の断面図を示している。
まず、図６４では、（ａ）に示すマスクＭＲ１６を用いて、データベース上に（ｂ）に示す開口パターン２２Ａを形成し、（ｃ）に示すように、開口パターン２２Ａから露出する半導体基板２Ｓに不純物をイオン注入することにより、データを書き込む場合を例示している。このマスクＭＲ１６は、上記レジストマスクであり、その遮光膜７ｊは、前記遮光パターン７ａと同一構成のレジスト膜からなる。遮光膜７ｊの一部は除去されて１個の平面四角形状の光透過パターン４ｊが開口されている。この光透過パターン４ｊは、ウエハ２Ｗ上のレジストパターン１７ｇの開口パターン２２Ａを形成するパターンとなっている。ここでは、レジストパターン１７ｇを不純物注入マスクとして、１つのｎＭＩＳＱｎのチャネル領域にデータ書き込み用の不純物を導入する。なお、データ書き込みのための不純物注入工程は、ゲート電極１２Ｂ（すなわち、ワード線ＷＬ）の形成工程前に行う。その不純物としては、ｎＭＩＳＱｎのしきい値を高くしたい場合は、例えばホウ素を導入すれば良いし、ｎＭＩＳＱｎのしきい値を低くしたい場合は、例えばリンまたはヒ素を導入すれば良い。
次に、図６５では、（ａ）に示すマスクＭＲ１７を用いて、データベース上に（ｂ）に示す開口パターン２２Ｂ，２２Ｃを形成し、（ｃ）に示すように、開口パターン２２Ｂ，２２Ｃから露出する半導体基板２Ｓに不純物をイオン注入することにより、データを書き込む場合を例示している。このマスクＭＲ１７は、上記レジストマスクである。遮光膜７ｊの一部は除去されて平面四角形状の２個の光透過パターン４ｋ，４ｍが開口されている。この光透過パターン４ｋ，４ｍは、ウエハ２Ｗ上のレジストパターン１７ｈの２個の開口パターン２２Ｂ，２２Ｃを形成するパターンとなっている。ここでは、レジストパターン１７ｈを不純物注入マスクとして、２つのｎＭＩＳＱｎのチャネル領域にデータ書き込み用の不純物が導入される。
次に、図６６では、（ａ）に示すマスクＭＲ１８を用いて、データベース上に（ｂ）に示す開口パターン２２Ｄを形成し、（ｃ）に示すように、開口パターン２２Ｄから露出する半導体基板２Ｓに不純物をイオン注入することにより、データを書き込む場合を例示している。このマスクＭＲ１８は、レジストマスクであり、遮光膜７ｊの一部は除去されて光透過パターン４ｎが開口されている。この光透過パターン４ｎは、ウエハ２Ｗ上のレジストパターン１７ｉの開口パターン２２Ｄを形成するパターンとなっている。ここでは、レジストパターン１７ｉを不純物注入マスクとして、３つのｎＭＩＳＱｎのチャネル領域にデータ書き込み用の不純物を導入する。なお、レジストパターン１７ｇ〜１７ｉは、ポジ型を用いた。
このような図６４〜図６６のマスクＭＲ１６〜ＭＲ１８のパターン変更は、前記したの同様に行えば良い。例えば図６４のマスクＭＲ１６のパターンを、図６５のマスクＭＲ１７のパターンに変更するには、マスクＭＲ１６上の遮光膜７ｊを除去した後、マスク基板上に新たに前記遮光膜形成用のレジスト膜を塗布し、そのレジスト膜の所定位置に電子線または紫外線等を照射することにより、マスクＭＲ１７の遮光膜７ｊおよび光透過パターン４ｋ，４ｍを形成すれば良い。これにより、多品種のマスクＲＯＭ用のマスクを効率的に製造することができた。もちろん、マスクＭＲ１６〜ＭＲ１８を別々に用意しておいても良い。この場合も安いコストで短時間のうちにマスクＲＯＭを有する半導体集積回路装置の製造に柔軟に対応できる。
この種のデータ書き換えにおいては、前記図９〜図１１、図２０〜図２２に示したタイプのレジストマスクを用いても良いし、前記図２８〜図３２に示したタイプのレジストマスクを用いても良い。すなわち、書き換え層のうち、変更を前提とするマスクＲＯＭのビットパターン部分をレジスト膜からなる遮光体を有する領域で転写し、その他の変更不要なパターンをメタルからなる遮光体を有する領域で転写するようにしても良い。この場合、マスクにおいてレジスト膜からなる遮光体の領域を狭くすることができるので、マスクパターンの描画時間を短縮することができ、マスクの製造時間を短縮することができる。
以上のような書き換え工程以降、実装までの工程は、通常の半導体集積回路装置の製造工程と同様の工程とした。
このような本実施の形態によれば、ベースデータを製造する為のパターニングに用いるマスクは通常のマスクとし、書き換え層を形成する為のマスクはレジストマスクとすることにより、多品種のマスクＲＯＭを効率的に製造することができた。また、多品種のマスクＲＯＭのＴＡＴを大幅に短縮できた。また、既存の装置でデータの書き換えができた。また、材料費、工程費および燃料費を下げることができた。このため、少量生産であってもマスクＲＯＭのコストを大幅に下げることが可能となった。
（実施の形態３）
本実施の形態は、前記実施の形態２の変形例であって、前記実施の形態２とは異なるデータ書き換え方式のマスクＲＯＭの製造方法に本発明を適用した場合を説明するものである。
図６７は、本実施の形態のマスクＲＯＭのベースデータを示しており、（ａ）はメモリセル領域のレイアウト平面図、（ｂ）はその回路図、（ｃ）は（ａ）のＡ−Ａ線の断面図を示している。ここでは、コンタクトホールプログラム方式のマスクＲＯＭが例示されている。このコンタクトホールプログラム方式のＲＯＭでは、半導体領域１１ｎとデータ線ＤＬとを接続するコンタクトホール（図６７（ｂ）の破線）のレイアウトの仕方でプログラムを行う。本実施の形態においても、ベースデータのパターンの転写は、前記通常のマスクを使用した。
このベースデータを共通として、データ線ＤＬを形成する前に、以下の書き換え用のコンタクトホールを形成し、３種類のマスクＲＯＭを必要な量だけ製造した。これを図６８〜図７０により説明する。なお、図６８〜図７０の各図において、（ａ）は使用したマスクの集積回路パターン領域における要部平面図、（ｂ）はデータ書き込み用のパターンを示すマスクＲＯＭのメモリセル領域のレイアウト平面図、（ｃ）はその回路図、（ｄ）は（ｂ）のＡ−Ａ線の断面図である。
まず、図６８では、（ａ）に示すマスクＭＲ１９を用いて、データベース上に（ｂ）に示すｎ型半導体領域１１ｎが露出するコンタクトホールＣＮＴを形成し、（ｃ）、（ｄ）に示すように、所定のｎＭＩＳＱｎの半導体領域１１ｎとデータ線ＤＬとを接続することにより、データを書き込む場合を例示している。マスクＭＲ１９のレジスト膜からなる遮光膜７ｊの一部は除去されて平面四角形状の複数の光透過パターン４ｐが開口されている。この光透過パターン４ｐは、ウエハ２Ｗ上のレジスト膜にコンタクトホールＣＮＴ形成用の開口パターンを形成するパターンとなっている。このコンタクトホールＣＮＴの形成方法は、前記実施の形態１で説明したのと同じなので説明を省略する。
次に、図６９では、（ａ）に示すマスクＭＲ２１を用いて、データベース上に（ｂ）に示すコンタクトホールＣＮＴを形成し、（ｃ）、（ｄ）に示すように、２箇所で所定のｎＭＩＳＱｎのｎ型半導体領域１１ｎとデータ線ＤＬとを接続することにより、データを書き込む場合を例示している。マスクＭＲ２０においてデータ書き込み用のコンタクトホールを転写するための光透過パターン４ｐは、上記図６８の場合とは異なる位置の２箇所に配置されている。
次に、図７０では、（ａ）に示すマスクＭＲ２１を用いて、データベース上に（ｂ）に示すコンタクトホールＣＮＴを形成し、（ｃ）、（ｄ）に示すように、３箇所で所定のｎＭＩＳＱｎのｎ型半導体領域１１ｎとデータ線ＤＬとを接続することにより、データを書き込む場合を例示している。マスクＭＲ２１においてデータ書き込み用のコンタクトホールを転写するための光透過パターン４ｐは、上記図６９の場合よりも１つ増えて３箇所に配置されいる。
このような図６８〜図７０のマスクＭＲ１９〜ＭＲ２１のパターンの変更は前記実施の形態２と同様にすれば良い。もちろん、マスクＭＲ１９〜ＭＲ２１を別々に用意しておいても良い。この場合も安いコストで短時間のうちにマスクＲＯＭを有する半導体集積回路装置の製造に柔軟に対応できる。本実施の形態においても前記実施の形態２と同様の効果を得ることが可能となる。
（実施の形態４）
本実施の形態は、前記実施の形態２，３の変形例であって、前記実施の形態２，３とは異なるデータ書き換え方式のマスクＲＯＭの製造方法に本発明を適用した場合を説明するものである。
図７１は、本実施の形態のＮＡＮＤ型のマスクＲＯＭの一部を示している。メモリセルを構成する複数のｎＭＩＳＱｎがｎ型半導体領域１１ｎを介して並列に接続されている。プログラム方式は、イオン注入方式が採られている。すなわち、イオン注入された部分のｎＭＩＳＱｎ（メモリセル）がデプレッション型となり、イオン注入されていない部分のｎＭＩＳＱｎ（メモリセル）がエンハンスメント型となり、これらがそれぞれ情報の“０”，“１”に対応するようになっている。
図７１では、ｎＭＩＳＱｎｄのチャネル領域に不純物が導入されデプレッション型となっている場合が例示されている。データ書き込み用のパターンを示す開口パターン２２Ｅは、ｎＭＩＳＱｎｄにプログラム（不純物イオン注入）を行う際のイオン注入マスクの開口パターンを示している。なお、ｎ型半導体領域１１ｎｓは、低電位（例えば０Ｖ＝ＧＮＤ）側の電源配線としての機能も有している。
このような本実施の形態における通常マスクとレジストマスクの使い方、マスク上のパターンの変更方法およびプログラムのためのウエハへの選択的な不純物の導入方法等は、前記実施の形態２と同じなので説明を省略する。
本実施の形態２２においても、前記実施の形態２１と同様の効果を得ることが可能となる。
（実施の形態５）
本実施の形態においては、本発明をパッケージ実装にまで適用した例を説明する。ここでは、例えばウエハプロセスを経てウエハに形成された複数の半導体チップに対して、ウエハの状態のまま一括してパッケージ・プロセスを施す、いわゆるウエハプロセスパッケージ（Ｗafer Process Package；以下、ＷＰＰと略す）技術に本発明の技術思想を適用した場合について説明する。
図７２は、本実施の形態における半導体集積回路装置の製造工程中のウエハの平面図を示している。図７２（ａ）は、ウエハ・プロセス工程後のウエハ２Ｗの平面図を示している。ここでウエハ・プロセスは、前工程とも呼ばれ、一般的に、鏡面研磨を施したウエハの主面上に素子を形成し、配線層を形成し、表面保護膜を形成した後、ウエハに形成された複数の半導体チップの各々の電気的試験をプローブ等により行える状態にするまでの工程を言う。
ウエハ２Ｗは、例えば平面略円形状に形成されており、その主面には、例えば長方形状の複数の半導体チップ（以下、単にチップと言う）２Ｃが図７２（ａ）の上下左右方向に規則的に並んで配置されている。各チップ２Ｃの幅方向中央には、複数のボンディングパッドＢＰがチップ２Ｃの長手方向に沿って並んで配置されている（センターパッド配置）。このボンディングパッドＢＰは、外部端子とも呼ばれ、チップ２Ｃに形成された素子や回路等の電極を外部に引き出す等の機能を有する電極である。上記プローブ等がボンディングパッドＢＰに接触した状態で当てられて各チップ２Ｃの電気的試験が行われる。
続く図７２（ｂ）は、再配置配線層形成工程後のウエハ２Ｗの平面図を示している。再配置配線２３は、チップ２ＣのボンディングパッドＢＰと、チップ２Ｃを所定の配線基板上に実装するためのバンプ電極等のような実装電極とを電気的に接続する配線であって、ウエハ・プロセスの寸法に律則されるボンディングパッドＢＰと、パッケージ・プロセスの寸法に律則される実装電極との寸法上の整合をとる機能を有する配線である。すなわち、上記実装電極の寸法（電極自体の寸法および隣接間隔やピッチ等）は配線基板側の寸法に律則されるため、ボンディングパッドＢＰの寸法（パッド自体の寸法および隣接間隔やピッチ等）よりも相対的に大きな寸法が必要となる。このため、ウエハ・プロセスに律則される微細なボンディングパッドＢＰをそのまま実装電極に使用することはできない。そこで、ボンディングパッドＢＰを再配置配線２３を通じてチップ２Ｃ主面の比較的大面積の空き領域に引き出し、その領域に相対的に大きな寸法の実装電極を配置するようにしてある。
続く図７２（ｃ）は、半田バンプ電極形成工程後のウエハ２Ｗの平面図を示している。半田バンプ電極２４は、例えば鉛−錫等からなる断面突状の電極であり、上記再配置配線２３の表面を覆う有機系絶縁膜上に形成され、その有機系絶縁膜に形成された接続孔を通じて再配置配線２３と電気的に接続され、ボンディングパッドＢＰと電気的に接続されている。
この工程後、チップ２Ｃは、ウエハ２Ｗから切り出される。各チップ２Ｃは、この段階で既にＣＳＰ（Chip Size Package）構造となる。図７３は上記センターパッド配置構造のチップ２Ｃの拡大平面図を示している。ボンディングパッドＢＰは、チップ２Ｃの中央に直線上に並んで配置され、チップ２Ｃの中央からチップ２Ｃの外周の方向に延びる再配置配線２３を通じて半田バンプ電極２４と電気的に接続されている。また、図７４は四辺パッド配置構造のチップ２Ｃの角部の拡大平面図を示している。この場合、ボンディングパッドＢＰは、チップ２Ｃの四辺近傍にその四辺に沿って複数個並んで配置され、チップ２Ｃの外周から中央に向かって延びる再配置配線３を通じて半田バンプ電極２４と電気的に接続されている。
次に、上記の半導体集積回路装置の製造工程を図７５（ａ）〜（ｃ）によって詳細に説明する。
図７５（ａ）は、上記再配置配線２３の形成工程後のウエハ２Ｗの要部断面図を示している。半導体基板２Ｓの主面には、例えば上記論理素子、メモリ素子またはその両方の素子および多層配線層が形成されている。その多層配線層のうちの最上の配線層には、上記ボンディングパッドＢＰが形成されている。ボンディングパッドＢＰは、例えばアルミニウムまたはアルミニウム合金等のような配線と同一の材料を同一工程時にパターン加工することで形成されている。このボンディングパッドＢＰの表面は一部を除いて表面保護膜２５ａによって覆われている。表面保護膜２５ａは、例えば酸化シリコン膜、窒化シリコン膜またはこれらの積層膜からなる。表面保護膜２５ａ上には、例えば感光性ポリイミド樹脂等からなる厚さ５μｍ程度の表面保護膜２５ｂが堆積されている。この表面保護膜２５ａ，２５ｂには、ボンディングパッドＢＰの一部が露出するような開口部２６が穿孔されている。この開口部２６を穿孔する際に上記レジストマスクを用いることもできる。ボンディングパッドＢＰの位置が製品や顧客の要求によって変わる場合があるからである。もちろん、レーザ等を用いて開口しても良いし、通常のマスクを用いて開口しても良い。表面保護膜２５ｂ上には、上記再配置配線２３が形成されている。再配置配線２３は、例えばクロム等のようなバリア導体膜上に銅等のような主配線形成用導体膜が堆積されてなり、開口部２６を通じてボンディングパッドＢＰと電気的に接続されている。ただし、上記バリア膜は、銅の拡散防止機能の他、ポリイミド樹脂との接着性を向上させる機能を有しており、クロムに限定されるものではなく種々変更可能であり、例えばチタン、チタンタングステン、窒化チタンまたはタングステンを用いることもできる。
この再配置配線２３のパターン加工時に際しても上記レジストマスクを用いた。これは、再配置配線２３の形状や配置位置等も製品や顧客の要求に応じて変わる場合があるからである。ただし、再配置配線２３の線幅はゲート電極等と比べて大きいので、パターニングのための露光は上記ｉ線（波長３６５ｎｍ)ステッパを用いた。そこで、レジストマスク上の遮光体を形成するレジスト膜を、有機感光性樹脂（電子線レジスト膜）に吸光材や減光材を添加するもの、有機感光性樹脂膜（電子線レジスト膜）と吸光性樹脂膜、減光性樹脂膜または通常の反射防止膜とを積み重ねる構造のものとした。なお、この段階までは、ウエハ一括形成を行なっており、チップ単位への切断は行われていない。
続いて、図７５（ｂ）に示すように、ウエハ２Ｗの主面上に、再度、例えば感光性ポリイミド樹脂等からなる封止樹脂膜２７を塗布し、再配置配線２３を被覆する。最上の封止樹脂膜２７をポリイミド樹脂等のような有機系絶縁膜としたのは、比較的軟らかい有機系絶縁膜を最上層としてチップの取り扱いを容易にするためである。すなわち、最上の絶縁膜を無機系絶縁膜とするとチップの取り扱い（搬送等）時に封止樹脂膜にクラックが入り易くその取り扱いが困難となるが、有機系絶縁膜の場合は、比較的軟らかいので、そのような問題を回避できるからである。その後、その封止樹脂膜２７に対して露光・現像処理を施すことにより、再配置配線２３の一部が露出するような開口部２８を穿孔する。この開口部２８を穿孔するための露光処理に際しても上記レジストマスクを用いることができる。上記したようにボンディングパッドＢＰや再配置配線２３の位置等が製品や顧客の要求によって変わる場合があるからである。もちろん、レーザ等を用いて開口しても良いし、通常のマスクを用いて開口しても良い。
その後、ウエハ２Ｗ上に、例えばクロム、クロム−銅合金等および金等を下層から順にスパッタリング法等によって堆積した後、これをレジストパターンをエッチングマスクとしたエッチング処理によってパターニングすることにより、バンプ下地金属層２９を形成する。このバンプ下地金属層２９のパターン加工のための露光処理に際しても上記レジストマスクを用いることができる。上記したようにボンディングパッドＢＰや再配置配線２３の位置等が製品や顧客の要求によって変わる場合があるからである。もちろん、レーザ等を用いて開口しても良いし、通常のマスクを用いて開口しても良い。バンプ下地金属層２９は、例えば平面円形状に形成され、開口部２８を通じて再配置配線２３と電気的に接続されている。なお、上記図７２（ｂ）は、このような工程後のウエハ２Ｗの平面図を示している。
最後に、例えば鉛−錫合金等からなる半田ペーストを印刷した後、ウエハ２Ｗに対して熱処理を施すことにより、図７５（ｃ）に示すように、バンプ下地金属層２９上に半田バンプ電極２４を形成した。ここまでの工程はウエハ一括形成とした。なお、上記図７２（ｃ）は、このような工程後のウエハ２Ｗの平面図を示している。
以上のような工程の後、ウエハ２Ｗから個々のチップ２Ｃを切り出し、図７６（ａ），（ｂ）に示すように、チップ２Ｃを配線基板３０上に実装する。チップ２Ｃの半田バンプ電極２４は、配線基板３０のランドと電気的に接続されている。図７６（ａ）は、上記封止樹脂２７の緩衝性が充分であり、チップ２Ｃと配線基板３０との間に充填材（アンダーフィル）を介在させていない場合が例示されている。もちろん、その充填材を介在させても良い。図７６（ｂ）は、上記封止樹脂２７が無い場合あるいは緩衝性が充分でない場合の実装構造であり、チップ２Ｃと配線基板３０との間に液状樹脂等からなる充填材３１が介在され、チップ２Ｃが配線基板３０にしっかりと固定されている場合が例示されている。
以上のように、本発明の技術思想を、上記ＷＰＰ（再配置配線のパターニング等）に適用することにより、多品種のチップの実装を短期間のうちに効率よく行なうことができた。
（実施の形態６）
本実施の形態においては、本発明の技術思想を、例えばマルチチップモジュールの製作に適用した場合について説明する。
本実施の形態では、メモリチップとロジックチップとを全く別の製造工程を経て製造した。メモリチップは、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、マスクＲＯＭまたはフラッシュメモリ（ＥＥＰＲＯＭ）等のようなメモリ回路が主として形成されたチップである。ロジックチップは、例えばＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）等のような論理回路が主として形成されたチップである。
メモリチップの製造では、規則的に配置された密集した微細パターンが多いので、露光装置でマスクのパターンをウエハに転写する際の照明条件を密集度に合せた照明とした。ここでは、例えば輪帯照明や用途に応じた特殊照明を採用した。また、マスクは、ほとんどの露光工程で上記通常のマスクを用いた。
一方、ロジックチップの製造では、特にゲート回路部でメモリチップより微細なパターンが必要であるが、密集度は必ずしも高くはないので、大面積の照明光源（通常照明）を用いた。また、品種によりゲート回路も異なるので、上記レジストマスクと通常のマスクとを効率よく使い分けてチップを製作した。
以上の２種類のチップを、図７７に示すように工程１０１ａ、１０１ｂに分けてそれぞれ製造し、工程１０２でベース基板（配線基板）上に実装した。図７８（ａ）は、以上のようにして構成されたマルチチップモジュールＭＣＭの平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図を示している。ここには、ベース基板３０Ｍ上に、メモリチップ２ＣＭおよびロジックチップ２ＣＬの他に、画像処理部や特定用途の信号処理部等のような種々の目的に応じて、種々の機能を有する他のチップ２Ｃが実装されている。本実施の形態では、これら各チップ２Ｃ，２ＣＭ，２Ｃを、別々に製造し、一つのベース基板３０Ｍ上に実装することで、マルチチップモジュールＭＣＭを製造した。各チップ２Ｃ，２ＣＭ，２ＣＬの半田バンプ電極２４等の形成工程は、例えば前記実施の形態５と同様のＷＰＰ技術を採用した。各チップ２Ｃ，２ＣＭ，２ＣＬの半田バンプ電極２４は、ベース基板３０Ｍの主面のランド、ベース基板３０Ｍ内の内層配線を通じてベース基板３０Ｍの裏面のランドおよびそれに接続された半田バンプ電極３２と電気的に接続されている。
このような本実施の形態によれば、各チップ毎に最適なプロセス条件を選択することができ、チップの性能を向上させることができるので、高性能なマルチチップモジュールＭＣＭを製造することができた。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態においては、通常のマスクと、レジストマスクとを使い分けた場合について説明したが、これに限定されるものではなく、例えば前記図９〜図１１および図２０〜図２２に示した種類のレジストマスク（集積回路パターン転写用の遮光パターンが全てレジスト膜からなるマスク）と、図２８〜図３２に示した種類のレジストマスク（集積回路パターン転写用の遮光パターンがレジスト膜とメタルとの両方からなるマスク）とを、前記実施の形態で説明した条件に応じて使い分けるようにしても良い。これにより、半導体集積回路装置の生産効率を向上させることができる。
また、通常のマスクと、前記図９〜図１１および図２０〜図２２に示した種類のレジストマスクと、図２８〜図３２に示した種類のレジストマスクとを、前記実施の形態で説明した条件に応じて使い分けるようにしても良い。これにより、さらに、半導体集積回路装置の生産効率を向上させることが可能となる。
また、図３〜図５に示した種類の通常のマスクと、図６および図７に示した種類の通常マスク（重ね合わせ露光用のマスク）とを、前記実施の形態で説明した条件に応じて使い分けるようにしても良い。この場合においても、半導体集積回路装置の一連の製造工程において図３〜図５の種類の通常のマスクのみを用いた場合よりも半導体集積回路装置の生産効率を向上させることが可能となる。
また、図３〜図５に示した種類の通常のマスクと、図６および図７に示した種類の通常マスク（重ね合わせ露光用のマスク）と、上記レジストマスクとを、前記実施の形態で説明した条件に応じて使い分けるようにしても良い。これにより、半導体集積回路装置の生産効率を向上させることができる。この場合において、さらに上記レジストマスクを使い分けるようにしても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である半導体集積回路装置の製造方法に適用した場合について説明したが、それに限定されるものではなく、例えば液晶ディスプレイ装置の製造方法あるいはマイクロマシン等のような他の装置の製造方法にも適用できる。
【産業上の利用可能性】
本発明は、半導体集積回路装置の製造方法に適用できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程のフロー図である。
【図２】図１の半導体集積回路装置の製造工程で用いた露光装置の一例の説明図である。
【図３】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図５】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図６】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図７】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図８】（ａ）〜（ｄ）は通常のフォトマスクの製造工程中の断面図である。
【図９】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図、（ｃ）は（ｂ）の要部拡大断面図、（ｄ）は遮光体の変形例であって（ｂ）の要部拡大断面図である。
【図１０】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１１】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１２】（ａ）は図９のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１３】（ａ）は図１２に続く図９のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１４】（ａ）は図１３に続く図９のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１５】（ａ）は図１４に続く図９のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１６】（ａ）は図１５に続く図９のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１７】（ａ）は図９のフォトマスクの再製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１８】（ａ）は図１７に続く図９のフォトマスクの再製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図１９】（ａ）は図１８に続く図９のフォトマスクの再製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２０】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２１】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２２】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２３】（ａ）は図２０のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２４】（ａ）は図２３に続く図２０のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２５】（ａ）は図２０のフォトマスクの再製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２６】（ａ）は図２５に続く図２５のフォトマスクの再製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２７】（ａ）は図２６に続く図２５のフォトマスクの再製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２８】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図２９】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図３０】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図３１】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の要部平面図、（ｂ）は（ａ）のフォトマスクによって転写されるパターンを示した半導体ウエハの要部平面図、（ｃ）は（ａ）のフォトマスクにおける有機感光性樹脂膜を含む有機材料からなる遮光体を除去した状態を示すフォトマスクの要部平面図、（ｄ）は（ｃ）の状態のフォトマスクで半導体ウエハ上に転写されるパターンを示した半導体ウエハの要部平面図である。
【図３２】（ａ）は図１の半導体集積回路装置の製造工程で用いたフォトマスクの一例の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図３３】（ａ）は図２８のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図３４】（ａ）は図３３に続く図２８のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図３５】（ａ）は図２９のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図３６】（ａ）は図３０のフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図３７】（ａ）は図３４に続くフォトマスクの製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図３８】（ａ）は図２８のフォトマスクの再製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図３９】（ａ）は図３８に続く図２８のフォトマスクの再製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４０】（ａ）は図３９に続く図２８のフォトマスクの再製造工程中の平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【図４１】本発明の一実施の形態である半導体集積回路装置の一例の要部平面図である。
【図４２】図４１の単位セルの要部平面図である。
【図４３】（ａ）〜（ｄ）は図４１の半導体集積回路装置の製造に用いた種々のフォトマスクの要部平面図である。
【図４４】図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図４５】図４４に続く図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図４６】図４５に続く図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図４７】図４６に続く図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図４８】図４７に続く図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図４９】図４８に続く図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図５０】図４９に続く図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図５１】図５０に続く図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図５２】図５１に続く図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図５３】図５２に続く図４１の半導体集積回路装置の製造工程中における要部断面図である。
【図５４】（ａ）は図４１の半導体集積回路装置を構成するＮＡＮＤゲート回路のシンボル図、（ｂ）は（ａ）の回路図、（ｃ）は（ａ）のパターンレイアウトを示す平面図である。
【図５５】（ａ）は図５４のＮＡＮＤゲート回路におけるホールパターンを転写する際に用いたフォトマスクの一例の要部平面図、（ｂ）は図５４のＮＡＮＤゲート回路におけるラインパターンを転写する際に用いたフォトマスクの一例の要部平面図である。
【図５６】図５４のＮＡＮＤゲート回路を形成するための半導体集積回路装置の製造工程中における要部断面図である。
【図５７】図５６に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５８】図に５７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図５９】図５７に続く半導体集積回路装置の製造工程中における要部断面図である。
【図６０】図５９に続く半導体集積回路装置の製造工程中における要部断面図である。
【図６１】（ａ）は図４１の半導体集積回路装置を構成するＮＯＲゲート回路のシンボル図、（ｂ）は（ａ）の回路図、（ｃ）は（ａ）のパターンレイアウトを示す平面図である。
【図６２】（ａ）は図６１のＮＯＲゲート回路におけるホールパターンを転写する際に用いたフォトマスクの一例の要部平面図、（ｂ）は図６１のＮＯＲゲート回路におけるラインパターンを転写する際に用いたフォトマスクの一例の要部平面図である。
【図６３】（ａ）は本発明の他の実施の形態の半導体集積回路装置であるマスクＲＯＭのメモリ領域の要部平面図、（ｂ）は（ａ）のメモリ領域の回路図、（ｃ）は（ａ）のＡ−Ａ線の断面図である。
【図６４】（ａ）は図６３のマスクＲＯＭのデータ書き換えに用いたフォトマスクの一例の要部平面図、（ｂ）は（ａ）のフォトマスクにより転写されたデータ書き換え用のパターンを示した半導体ウエハの要部平面図、（ｃ）はデータ書き換え工程時の半導体ウエハの要部断面図である。
【図６５】（ａ）は図６３のマスクＲＯＭのデータ書き換えに用いたフォトマスクの他の例の要部平面図、（ｂ）は（ａ）のフォトマスクにより転写されたデータ書き換え用のパターンを示した半導体ウエハの要部平面図、（ｃ）はデータ書き換え工程時の半導体ウエハの要部断面図である。
【図６６】（ａ）は図６３のマスクＲＯＭのデータ書き換えに用いたフォトマスクのさらに他の例の要部平面図、（ｂ）は（ａ）のフォトマスクにより転写されたデータ書き換え用のパターンを示した半導体ウエハの要部平面図、（ｃ）はデータ書き換え工程時の半導体ウエハの要部断面図である。
【図６７】（ａ）は本発明の他の実施の形態の半導体集積回路装置である他の方式のマスクＲＯＭのメモリ領域の要部平面図、（ｂ）は（ａ）のメモリ領域の回路図、（ｃ）は（ａ）のＡ−Ａ線の断面図である。
【図６８】（ａ）は図６７のマスクＲＯＭのデータ書き換えに用いたフォトマスクの一例の要部平面図、（ｂ）は（ａ）のフォトマスクを用いてデータ書き換えが行われた後のメモリ領域の要部平面図、（ｃ）は（ｂ）のメモリ領域の回路図、（ｄ）は（ｂ）のＡ−Ａ線の要部断面図である。
【図６９】（ａ）は図６７のマスクＲＯＭのデータ書き換えに用いたフォトマスクの一例の要部平面図、（ｂ）は（ａ）のフォトマスクを用いてデータ書き換えが行われた後のメモリ領域の要部平面図、（ｃ）は（ｂ）のメモリ領域の回路図、（ｄ）は（ｂ）のＡ−Ａ線の要部断面図である。
【図７０】（ａ）は図６７のマスクＲＯＭのデータ書き換えに用いたフォトマスクの一例の要部平面図、（ｂ）は（ａ）のフォトマスクを用いてデータ書き換えが行われた後のメモリ領域の要部平面図、（ｃ）は（ｂ）のメモリ領域の回路図、（ｄ）は（ｂ）のＡ−Ａ線の要部断面図である。
【図７１】（ａ）は本発明のさらに他の実施の形態の半導体集積回路装置である他の方式のマスクＲＯＭのメモリ領域の要部平面図、（ｂ）は（ａ）のメモリ領域の回路図、（ｃ）は（ａ）のＡ−Ａ線の断面図である。
【図７２】（ａ）〜（ｃ）は本発明の他の実施の形態の半導体集積回路装置の製造工程中における半導体ウエハの平面図である。
【図７３】図７２の半導体集積回路装置の製造方法によって得られた半導体チップの平面図である。
【図７４】図７２の半導体集積回路装置の製造方法によって得られた半導体チップの変形例の平面図である。
【図７５】（ａ）〜（ｃ）は図７２の半導体集積回路装置の製造工程中における半導体ウエハの要部断面図である。
【図７６】（ａ）は図７２の半導体集積回路装置の製造方法によって得られた半導体チップの実装状態の断面図、（ｂ）は（ａ）の変形例を示す半導体チップの実装状態の断面図である。
【図７７】本発明のさらに他の実施の形態であるマルチチップモジュールの実装時のフロー図である。
【図７８】（ａ）は図７７のフローで製造されたマルチチップモジュールの平面図、（ｂ）は（ａ）のＡ−Ａ線の断面図である。
【符号の説明】
１  露光装置
１ａ  光路
１ｂ  デュフーザ
１ｃ  照明絞り
１ｄ  照明光学系（コンデンサレンズ）
１ｅ  マスクステージ
１ｆ  投影光学系
１ｇ  ウエハステージ
１ｈ，１ｉ  駆動系
１ｊ  主制御系
１ｋ  レーザ測長器
１ｍ  ネットワーク装置
２Ｗ  ウエハ
２Ｓ  半導体基板
３  マスク基板
４ａ，４ｂ  光透過領域
４ｃ  光透過パターン
４ｄ〜４ｆ  光透過領域
４ｇ〜４ｋ，４ｍ，４ｎ，４ｐ  光透過パターン
５  遮光膜
５ａ〜５ｃ  遮光パターン
５ｄ  遮光膜
５ｅ  遮光パターン
５ｆ  遮光膜
６  レジスト膜
６ａ〜６ｃ  レジストパターン
７  レジスト膜
７ａ  遮光パターン
７ａ１  吸光性有機膜
７ａ２  感光性有機膜
７ｂ  遮光膜
７ｃ  遮光パターン
７ｄ  遮光パターン
７ｅ  遮光膜
７ｆ  遮光膜
７ｇ  遮光パターン
７ｈ  遮光膜
７ｉ  遮光パターン
７ｊ  遮光膜
８ａ，８ｂ  パターン
１０  単位セル
１１ｎ  ｎ型半導体領域
１１ｐ  ｐ型半導体領域
１２  導体膜
１２Ａ  ゲート電極
１３  導体膜
１３Ａ〜１３Ｄ  配線
１４Ａ  配線
１５，１６  絶縁膜
１７  レジスト膜
１７ａ〜１７ｉ  レジストパターン
１８  溝
１９  絶縁膜
２０  ゲート絶縁膜
２１ａ，２１ｂ  層間絶縁膜
２２Ａ〜２２Ｅ  開口パターン
２３  再配置配線
２４  半田バンプ電極
２５ａ  表面保護膜
２６  開口部
２７  封止樹脂膜
２８  開口部
２９  バンプ下地金属層
３０  配線基板
３０Ｍ  ベース基板
３１  充填材
３２  半田バンプ電極
５０  異物
Ｌ  光
Ｍ  フォトマスク
ＭＮ１〜ＭＮ３，ＭＮ４ａ，ＭＮ４ｂ，ＭＮ５〜ＭＮ８  フォトマスク
ＭＲ１〜ＭＲ２１  フォトマスク
ＥＢ  電子線
Ｑｎ  ｎチャネル型のＭＩＳ・ＦＥＴ
Ｑｐ  ｐチャネル型のＭＩＳ・ＦＥＴ
ＰＷ  ｐ型ウエル
ＮＷ  ｎ型ウエル
ＳＧ  素子分離部
ＣＮＴ  コンタクトホール
ＴＨ  スルーホール
ＮＤ  ＮＡＮＤゲート回路
ＮＲ  ＮＯＲゲート回路
ＢＰ  ボンディングパッド
ＭＣＭ  マルチチップモジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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