(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に格子状に配線された複数の走査線及び複数の信号線と、
各走査線及び各信号線にそれぞれ電気的に接続された複数のスイッチング素子と、
各信号線の下方に、それぞれの信号線とは相互に分離した状態で各信号線に沿って配線される複数の半導体膜配線と
を備えた表示素子の製造方法において、
前記絶縁性基板上に複数の走査線を形成する工程と、
前記走査線を覆うように絶縁膜を形成する工程と、
各走査線とともに格子状になる信号線に対応するように各半導体膜配線を配線する際に、各半導体膜配線同士を絵素電極と重畳しない領域で相互に電気的に短絡するようにパターン形成する工程と、
その後に、各半導体膜配線の短絡部をそれぞれ除去して、各半導体膜配線毎に分離する工程と、
を包含する表示素子の製造方法。
【請求項２】
前記半導体膜配線の材料として、μｃ−ｎ＋Ｓｉを用いる請求項１記載の表示素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示素子の製造方法に関し、例えばアクティブマトリクス型液晶表示装置に適用する場合に好適な表示素子の製造方法に関する。
【０００２】
【従来の技術】
液晶表示装置、ＥＬ表示装置及びプラズマ表示装置等の表示装置においては、絶縁性透明基板上にマトリクス状に配列された表示絵素を選択することにより、画面上に表示パターンを形成している。
【０００３】
ここで、表示絵素の選択方式としては、個々の絵素を独立した電極で配列し、この絵素電極の各々にスイッチング素子を接続し、スイッチング素子により絵素電極を選択して表示駆動を行うアクティブマトリクス駆動方式がある。このアクティブマトリクス駆動方式によれば、高コントラストの表示が可能であり、液晶テレビ、ワードプロセッサーやコンピュータの端末表示等に実用化されている。
【０００４】
ここで、スイッチング素子としては、一般に、従来よりＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＩＭ素子、ＭＯＳトランジスタ素子、ダイオード等が用いられている。
【０００５】
ところで、最近では、液晶表示装置の絵素毎に設けられるスイッチング素子として、半導体層にアモルファスシリコンを用いた電界効果型トランジスタ（ＦＥＴ）が使用されるようになってきている。このスイッチング素子は、絵素電極とこれに対向する対向電極問に印加される電圧をスイッチングする。これにより、その間に表示媒体として充填された液晶の光学的変調が表示パターンとして視認される。
【０００６】
アモルファスシリコンＦＥＴは、透明大型基板に均一に形成できること、及びオン／オフ電流比が大である等の利点を有し、この種の表示装置のスイッチング素子として適している。なお、このアモルファスシリコンＦＥＴもＴＦＴの一種であり、以下ではＴＦＴとして説明する。
【０００７】
図４及び図５はこのようなＴＦＴをスイッチング素子として用いた液晶表示素子の従来の製造方法を示す。
【０００８】
まず、絶縁性透明基板１上にゲート配線膜を成膜する。続いて、フォトリソグラフィによりこのゲート配線膜をパターニングしてゲート電極２及びゲートバスライン２を形成する。次に、ゲート電極２上にゲート絶縁膜３及び４を形成し、続いて半導体層５及びコンタクト層６、７を成膜し、コンタクト層６、７のギャップ部１２以外のパターンをフォトリソグラフィによりパターニングする。次に、コンタクト層６、７のギャップ部１２を、フォトリソグラフィによりパターニングする。
【０００９】
なお、この時、半導体層５とコンタクト層６、７間のギャップ部１２の部分にエッチングストッパー層を設けて、ギャップ部１２を形成する製造方法をとることも可能である。
【００１０】
次に、ソースバスライン（及びソース電極）、ドレイン電極及び絵素電極用の膜を成膜し、続いて、この膜をフォトリソグラフィによりパターニングしてソースバスライン８、１０、ドレイン電極１１及び絵素電極９を形成する。この際、表示パネルを作製した状態で発生する静電気による不良対策として、パネル周辺部で全ソースバスライン８、１０をつなげる、いわゆるショートリング構造になるようパターニングされている。
【００１１】
図５に示すように、ソースバスライン８、１０の下層（下方）に、半導体層５及びコンタクト層６を配置している。これは、ソースバスライン８、１０が何らかの原因で断線した場合に、ソース信号は、コンタクト層６を通って断線部以降にも伝達され、結果としてソースバスライン８、１０の断線を救うためである。
【００１２】
更に、ソースバスライン８、１０とゲートバスライン２との重畳部を半導体層５及びコンタクト層６で覆っている。これは、ソースバスライン８、１０のパターニング時にゲートバスライン２との重畳部で発生するソース電極８、１０の段切れを軽減するためである。また、このコンタクト層６をＴＦＴの半導体層５、即ちａ−Ｓｉ−ｎ＋層と共用している。これは、成膜工程を削減して、生産効率を上げるためである。
【００１３】
【発明が解決しようとする課題】
ところで、透明大型基板に均一に形成できること、及びオン／オフ電流比が大である等の利点を発揮するためには、コンタクト層６は高導電率をもった半導体膜である必要があるため、半導体層５及びコンタクト層６のパターン形成の際、コンタクト層６を各ソースバスライン８、１０毎に分離しておく必要がある。これは、ａ−ｓｉ−ｎ＋層は導電膜であるため、分離しないと、ソースバスライン８、１０全部に電流リークが発生することになるからである。
【００１４】
従って、半導体層５及びコンタクト層６はパターン形成後から、ソース配線材でショートリングが形成されるまでの間、ソースバスライン（及びソース電極）８、１０下の半導体層５及びコンタクト層６は、各ソースバスライン８、１０毎にゲート絶縁膜２、３上に浮いた形になっている。
【００１５】
このため、この間に発生する静電気や、各工程での帯電の影響によって、ソースバスライン８、１０とゲートバスライン２の重畳部で発生する絶縁破壊（静電気破壊）により、図４のＢ点、Ｃ点でリーク不良が発生したり、ソースバスライン８、１０に沿って発生するＴＦＴ特性ズレによるライン状点欠陥（絶縁破壊されたＴＦＴに接続された絵素の表示不良）が多発するという問題点があった。
【００１６】
このような問題点が発生すると、表示装置の表示品位が著しく損なわれるため、液晶表示素子としては不良品である。このため、上記の問題点は、製品歩留りの向上を図る面からも、大きな問題となっていた。
【００１７】
本発明はこのような事情に鑑みてなされたものであり、上記のようなリーク不良やライン状欠陥を確実に防止でき、表示品位及び歩留まりの向上が図れる表示素子の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の表示素子の製造方法は、絶縁性基板上に格子状に配線された複数の走査線及び複数の信号線と、各走査線及び各信号線にそれぞれ電気的に接続された複数のスイッチング素子と、各信号線の下方に、それぞれの信号線とは相互に分離した状態で各信号線に沿って配線される複数の半導体膜配線とを備えた表示素子の製造方法において、前記絶縁性基板上に複数の走査線を形成する工程と、各走査線とともに格子状になる信号線に対応するように各半導体膜配線を配線する際に、各半導体膜配線同士が相互に電気的に短絡するようにパターン形成する工程と、その後に、各半導体膜配線の短絡部をそれぞれ除去して、各半導体膜配線をそれぞれ分離する工程とを包含しており、そのことにより上記目的が達成される。
【００１９】
好ましくは、前記半導体膜配線の材料として、μｃ−ｎ＋Ｓｉを用いる。
【００２０】
以下作用について説明する。
【００２１】
上記のように、各ソースバスラインの下層に配置される半導体膜配線を予めそれぞれが完全に電気的に短絡したパターン構造で形成しておき、その後の工程で、分離することとすれば、分離する迄の工程中において発生する静電気や各工程での帯電の影響によって発生するソースバスライン（信号線）とゲートバスライン（走査線）の重畳部での絶縁破壊を防止することができる。即ち、短絡したことにより特定のソースバスラインとゲートバスラインの重畳部に高電圧が印加されることがないので、絶縁破壊を防止することができる。
【００２２】
このため、絶縁破壊に起因するリーク不良を防止できる。また、ソースバスラインに沿って発生するＴＦＴ特性ズレによるライン状点欠陥も防止できる。さらに、後工程で半導体膜配線を各ソースバスライン部分毎に分離するため、表示品位に影響を与えることなく、高歩留りを達成できる。
【００２３】
また、このような不具合がないため、半導体膜配線の材料として、従来のａ−Ｓｉ−ｎ＋層に比べ１０００倍以上の導電率を有するμｃ−ｎ＋Ｓｉを使用することが可能になる。このため、ソースバスラインが断線した場合にソース信号を断線部以降に伝えることが一層容易になる。
【００２４】
【発明の実施の形態】
以下に本発明の実施の形態を図面に基づき具体的に説明する。
【００２５】
（実施形態１）
図１及び図２は、本発明製造方法の実施形態１を示す。図２は本発明製造方法により作製される液晶表示素子の平面構造を示す。透明絶縁性基板であるガラス基板（図示せず）上には、ゲートバスライン２０及びソースバスライン２２が格子状に配線され、各ゲートバスライン２０及びソースバスライン２２によって囲まれた矩形状の領域には絵素電極２５がマトリクス状に配設されている。また、絵素電極２５の一隅部には、ゲートバスライン２０から分岐されたゲート電極２０ａ及びソースバスライン２２から分岐されたソース電極２３が重畳されており、ここにスイッチング素子としてのＴＦＴ３０が形成されている。なお、その他の構成については、以下の製造工程において明らかにする。
【００２６】
まず、図１に示すように、透明絶縁性基板であるガラス基板上にＡｌ、Ｍｏ、Ｔａ等の金属をスパッタリング法にて成膜する。続いて、この膜をフォトリソグラフィによりパターニングしてゲートバスライン２０及びゲート電極２０ａを形成する。
【００２７】
次に、このゲートバスライン２０及びゲート電極２０ａの表面を、陽極酸化法を用いてゲート材酸化膜で覆い、さらに絶縁性を高めるため、プラズマＣＶＤ法等によりＳｉＮｘ膜を３００ｎｍ積層し、ゲート絶縁膜を形成する。
【００２８】
続いて、ゲート絶縁膜に連続して、半導体層及びこの半導体層とソース電極又はドレイン電極間のオーミックコンタクトを良好にするためにコンタクト層を各々プラズマＣＶＤ法を用いて積層する。なお、ゲート絶縁膜、半導体層及びコンタクト層については図示されていないが、その積層構造については図５に示す従来例のものと同様である。
【００２９】
ここで、本実施形態１の半導体層は真性半導体アモルファスシリコン膜（以下ａ−Ｓｉ（ｉ）層と称する）で膜厚は６０〜１３０ｎｍとした。また、コンタクト層はリンを添加したｎ＋型微結晶シリコン（以下μｃ−ｎ＋Ｓｉ層と称する）で膜厚は１００ｎｍとした。また、この際、半導体層とコンタクト層の間にエッチングストッパー層をパターニングして設けることも可能である。
【００３０】
次に、このａ−Ｓｉ（ｉ）層及びμｃ−ｎ＋Ｓｉ層をフォトリソグラフィによりパターニングし、半導体層及びコンタクト層用の配線２１を形成する。このとき、半導体層及びコンタクト層用の配線２１（図２参照）は、ソースバスライン２２を形成する場所にも残してパターニングし、かつ図１に示すように、それぞれのラインが完全に電気的に短絡したパターン構造で形成している。即ち、ソースバスライン２２の下層に位置する各配線２１はゲートバスライン２０に平行な短絡用配線２１ａによって相互に接続されている。なお、この時点では、ＴＦＴ３０のギャップ部３１のパターニングは行わない。
【００３１】
ここで、μｃ−ｎ＋Ｓｉ層は、従来のａ−Ｓｉ−ｎ＋層に比べ１０００倍以上の導電率を有しており、ソースバスライン２２が断線した場合にも、μｃ−ｎ＋Ｓｉ層を介してソース信号を断線部以降に伝えることが一層容易になる。
【００３２】
次に、ゲートバスライン２０及びソースバスライン２２の信号引き出し端子パッド部２６、２７を形成するため、陽極酸化膜及びゲート絶縁膜をフォトリソグラフィにより所定のパターンにエッチングする。この時、図２に示すように、半導体層及びコンタクト層用の配線２１の短絡用配線２１ａの中間部Ｄを同時にエッチングする。これにより、各配線２１が各ソースライン２２の部分毎に分離される。
【００３３】
次に、ソース導電体として、後に絵素電極も兼ねるＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜及びＴｉ、Ａ１、Ｃｒ、Ｍｏ等の金属膜を、蒸着法、スパッタリング法等によって連続成膜し、フォトリソグラフィによりパターニングし、ソースバスライン２２、ソース電極２３、ドレイン電極２４及び絵素電極２５を順次形成する（図２参照）。なお、ソース導電体は、透明電極材であるＩＴＯ膜のみの構造とすることも可能である。
【００３４】
次に、ＴＦＴ３０のμｃ−ｎ＋Ｓｉ層をドライエッチングによりパターニングし、ＴＦＴ３０のギャップ部３１を形成する。なお、ＴＦＴギャップ部３１の形成は、フォトリソグラフィによっても可能である。また、ソース電極２３及びドレイン電極２４をマスクに用いてドライエッチングにより形成することも可能である。
【００３５】
次に、ＴＦＴ３０のギャップ部３１上にＳｉＮｘ等からなる保護膜層を形成し、これで図２に示す液晶表示素子が作製される。
【００３６】
（実施形態２）
図３は本発明製造方法の実施形態２を示す。本実施形態２では、半導体層及びコンタクト層用の配線２１の短絡用配線２１ａの中間部Ｄをエッチングする工程を、ＴＦＴ３０のμｃ−ｎ＋Ｓｉ層をドライエッチングする工程と同時に行っている。この点以外は上記実施形態１と同様である。
【００３７】
なお、実施形態１と対応する部分については同一の符号を付し、具体的な説明については省略する。
【００３８】
（その他の実施形態）
上記の各実施形態では、本発明を液晶表示素子の製造方法に適用する場合について説明したが、本発明方法は、ＥＬ表示装置及びプラズマ表示装置等の他の表示装置用の表示素子の製造方法についても同様に適用できる。
【００３９】
また、上記の各実施形態では、スイッチング素子として、ＴＦＴを用いた場合を例にとって説明しているが、本発明はスイッチング素子として、ＭＩＭ素子、ＭＯＳトランジスタ素子、ダイオード等を用いた表示素子についても同様に適用できる。
【００４０】
【発明の効果】
以上の本発明によれば、各ソースバスラインの下層に配置される半導体膜配線を予めそれぞれが完全に電気的に短絡したパターン構造で形成しておき、その後の工程で、分離するので、分離する迄の工程中において発生する静電気や各工程での帯電の影響によって発生するソースバスライン（信号線）とゲートバスライン（走査線）の重畳部での絶縁破壊を防止することができる。即ち、短絡したことにより特定のソースバスラインとゲートバスラインの重畳部に高電圧が印加されることがないので、絶縁破壊を防止することができる。
【００４１】
このため、絶縁破壊に起因するリーク不良を防止できる。また、ソースバスラインに沿って発生するＴＦＴ特性ズレによるライン状点欠陥も防止できる。さらに、後工程で半導体膜配線を各ソースバスライン部分毎に分離するため、表示品位に影響を与えることなく、高歩留りを達成できる。
【００４２】
また、特に請求項２記載の表示素子の製造方法によれば、半導体膜配線の材料として、従来のａ−Ｓｉ−ｎ＋層に比べ１０００倍以上の導電率を有するμｃ−ｎ＋Ｓｉを使用するので、ソースバスラインが断線した場合にソース信号を断線部以降に伝えることが一層容易になる、という利点がある。
【図面の簡単な説明】
【図１】本発明表示素子の製造方法の実施形態１を示す、液晶表示素子の平面図。
【図２】本発明表示素子の製造方法の実施形態１を示す、液晶表示素子の平面図。
【図３】本発明表示素子の製造方法の実施形態２を示す、液晶表示素子の平面図。
【図４】従来の液晶表示素子を示す平面図。
【図５】図４のＡ−Ａ線による断面図。
【符号の説明】
２０  ゲートバスライン
２０ａ  ゲート電極
２１  半導体層及びコンタクト層用の配線
２１ａ  短絡用配線
２２  ソースバスライン
２３  ソース電極
２４  ドレイン電極
２５  絵素電極
２６  ゲートバスラインの信号引き出し端子パッド部
２７  ソースバスラインの信号引き出し端子パッド部
３０  ＴＦＴ
３１  ＴＦＴのギャップ部
【図１】
0003545879.tif 000002
【図２】
0003545879.tif 000003
【図３】
0003545879.tif 000004
【図４】
0003545879.tif 000005
【図５】
0003545879.tif 000006