(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に半導体基体となる第１導電層を形成後、該第１導電層上に形成されたゲート絶縁膜を介して第２導電層を形成する薄膜トランジスタをマトリクス状に配列して形成するとともに、該薄膜トランジスタがマトリクス状に配列された表示部の周辺部に、該第１導電層上に形成された該ゲート絶縁膜を介して該第２導電層を形成するｎチャネルおよびｐチャネルの薄膜トランジスタを有するドライバ回路を形成するアクティブマトリクス基板の製造方法において、
該絶縁性基板および該第１導電層上に形成された該ゲート絶縁膜全面に該第２導電層を形成し、該第１導電層のソース領域およびドレイン領域となる拡散領域上の該第２導電層のみを除去して開口部を形成する工程と、
第１フォトレジストをマスクとして該開口部を通して第１不純物イオンを該第１導電層の所定の拡散領域に注入して該ソース領域およびドレイン領域を得て該表示部および該ドライバ回路のｎチャネルおよびｐチャネルの薄膜トランジスタの一方を作製する工程と、
第２フォトレジストをマスクとして該開口部を通して第２不純物イオンを該第１導電層の所定の拡散領域に注入して該ソース領域およびドレイン領域を得て該表示部および該ドライバ回路のｎチャネルおよびｐチャネルの薄膜トランジスタの他方を作製する工程と、
該ｎチャネルおよびｐチャネルの薄膜トランジスタの該第２導電層からなるゲート部分および該薄膜トランジスタ間を接続する接続配線部のみを残すようにパターニングして該第２導電層のみで該薄膜トランジスタのゲート間に接続配線を形成する工程とを有するアクティブマトリクス基板の製造方法。
【請求項２】
絶縁性基板上に半導体基体となる第１導電層を形成後、該第１導電層上に形成されたゲート絶縁膜を介して第２導電層を形成する薄膜トランジスタをマトリクス状に配列して形成するとともに、該薄膜トランジスタがマトリクス状に配列された表示部の周辺部に、該第１導電層上に形成された該ゲート絶縁膜を介して該第２導電層を形成するｎチャネルおよびｐチャネルの薄膜トランジスタを有するドライバ回路を形成するアクティブマトリクス基板の製造方法において、
該絶縁性基板および該第１導電層上に形成された該ゲート絶縁膜全面に該第２導電層を形成し、該第１導電層のソース領域およびドレイン領域となる拡散領域上の該第２導電層およびゲート絶縁膜を除去して開口部を形成する工程と、
第１フォトレジストをマスクとして該開口部を通して第１不純物イオンを該第１導電層の所定の拡散領域に注入して該ソース領域およびドレイン領域を得て該表示部および該ドライバ回路のｎチャネルおよびｐチャネルの薄膜トランジスタの一方を作製する工程と、
第２フォトレジストをマスクとして該開口部を通して第２不純物イオンを該第１導電層の所定の拡散領域に注入して該ソース領域およびドレイン領域を得て該表示部および該ドライバ回路のｎチャネルおよびｐチャネルの薄膜トランジスタの他方を作製する工程と、
該ｎチャネルおよびｐチャネルの薄膜トランジスタの該第２導電層からなるゲート部分および該薄膜トランジスタ間を接続する接続配線部のみを残すようにパターニングして該該第２導電層のみで該薄膜トランジスタのゲート間に接続配線を形成する工程とを有するアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置などの画素駆動制御用およびドライバ回路などに用いられる薄膜トランジスタ（以下ＴＦＴという）を備えたアクティブマトリクス基板の製造方法に関する。
【０００２】
【従来の技術】
図５は、ドライバ回路を内蔵した従来のアクティブマトリクス型液晶表示装置の概略構成図である。
【０００３】
図５において、アクティブマトリクス基板１の中央部分に表示部２が設けられ、その表示部２の周辺部分に駆動回路部が設けられている。この駆動回路部は、上下両位置または、上下両位置のうちいずれか一方の位置に設けられたソースドライバ回路３と、左右両位置または、左右両位置のうちいずれか一方の位置に設けられたゲートドライバ回路４とからなっている。ソースドライバ回路３からは表示部２にデータ信号を供給するソース信号配線５が接続されており、また、ゲートドライバ回路４からは表示部２にゲート信号を供給するゲート信号配線６が接続されている。これらソース信号配線５およびゲート信号配線６が互いに直交差する部分の近傍位置にＴＦＴ７が設けられており、ＴＦＴ７のゲート電極はゲート信号配線６に接続され、ＴＦＴ７のソース電極はソース信号配線５に接続されている。また、ＴＦＴ７のドレイン電極は画素電極８に接続されている。これらＴＦＴ７および画素電極８はマトリクス状に複数設けられており、ＴＦＴ７を駆動制御して画素電極８にデータ信号を供給することにより表示する。この表示用のＴＦＴ７は、電荷保持特性を良くするためにリーク電流の少ない高濃度不純物領域と低濃度不純物領域を有するＬＤＤ構造のＴＦＴやデュアルゲート型ＴＦＴが用いられている。また、ドライバ回路には、高速性と安定性の観点からＮＭＯＳ−ＴＦＴとＰＭＯＳ−ＴＦＴを含んだＣＭＯＳ回路が用いられている。
【０００４】
図６は図５の液晶表示装置におけるアクティブマトリクス基板１の要部断面図である。
【０００５】
図６において、絶縁性基板１０上に多結晶シリコン半導体層１１ａ，１１ｐ，１１ｎが設けられ、これら多結晶シリコン半導体層１１ａ，１１ｐ，１１ｎは、ソース領域１１ａ’，１１ｐ’，１１ｎ’とドレイン領域１１ａ’，１１ｐ’，１１ｎ’と、これらの間のチャネル領域１２ａ，１２ｐ，１２ｎからなっている。さらに、その上を覆うように、ゲート絶縁膜１３が設けられ、チャネル領域１２ａ，１２ｐ，１２ｎに対応するゲート絶縁膜１３上の位置にゲート電極１４ａ，１４ｐ，１４ｎがそれぞれ設けられている。これらゲート絶縁膜１３およびゲート電極１４ａ，１４ｐ，１４ｎ上に層間絶縁膜１５が設けられ、この層間絶縁膜１５を貫通したコンタクトホールを介してソース領域１１ａ’，１１ｐ’，１１ｎ’およびドレイン領域１１ａ’，１１ｐ’とそれぞれ接続されるソース電極１６およびドレイン電極１６が設けられている。このようにして、アクティブマトリクス基板１に、表示用ＴＦＴ７と、駆動用ＴＦＴとしてｎチャネルＴＦＴ７ｎおよびｐチャネルＴＦＴ７ｐが形成されている。
【０００６】
これらのＴＦＴ７，７ｐ，７ｎの半導体層１１ａ，１１ｐ，１１ｎ中の不純物領域において、一般的に不純物濃度の制御性に優れたイオン注入法やイオンドーピング法などを用いて、ゲート電極１４ａ，１４ｐ，１４ｎの形成後に不純物イオンを注入する理由は、ゲート電極１４ａ，１４ｐ，１４ｎをそれぞれマスクとして自己整合的に不純物領域を形成できるためである。これらのＴＦＴ７，７ｐ，７ｎを用いた液晶表示装置においては、電気的絶縁性を有する石英やガラス基板を使用するため、イオン注入工程でのチャージアップによるゲート絶縁膜１３の静電破壊が深刻な問題となっている。基板全面を均一に中和するのは困難であるが、この問題を解決するために、従来、エレクトロンシャワーを具備した注入機を使用して、イオン注入中の基板表面のチャージアップを防止する方法がとられており、図７ａ〜図７ｃの製造工程に示す特開昭６１−２３１７６７号公報のアクティブマトリクス基板の製造方法や、図８ａ〜図８ｈの製造工程に示す特開平３−１６６７３７号公報のＴＦＴの製法にあるように、導電膜が基板全面にある状態でイオン注入中にチャージアップした電荷を逃げやすくする方法がとられている。なお、図７ａ〜図７ｃおよび図８ａ〜図８ｈの各構成部材は、図６の構成部材と対応をとるため同一の機能を奏するものには同一の符号を付けている。まず、前者（従来技術１）のアクティブマトリクス基板の製造方法は、図７ａ〜図７ｃに示すように、ゲート電極１４ｐ，１４ｎを形成後、新に導電膜１７を全面に形成した後にこの導電膜１７およびゲート絶縁膜１３の膜厚を介して多結晶シリコン半導体層１２ｐ，１２ｎ中にイオン注入する方法である。そのイオン注入後に導電膜１７は除去する。
【０００７】
つまり、絶縁性基板１０上に活性層となる多結晶シリコン半導体層１２ｐ，１２ｎ、さらに膜厚５００〜１０００オングストロームのゲート絶縁膜１３を形成した後、その上にゲート電極１４ｐ，１４ｎをそれぞれ形成する。
【０００８】
さらに、ゲート電極１４ｐ，１４ｎを熱酸化して膜厚５００オングストロームのシリコン酸化膜よりなる絶縁膜１８を形成する。さらに、導電膜１７としてのシリコン薄膜を膜厚１０００オングストロームを堆積した後にイオン注入を実施する。このイオン注入中にチャージアップした電荷を導電膜１７により逃げやすくしている。そのイオン注入の後、導電膜１７を除去する。なお、１９はレジストであり、多結晶シリコン半導体層１２ｐにＰ＋イオン注入時に多結晶シリコン半導体層１２ｎ上をマスクし、または、多結晶シリコン半導体層１２ｎにＢ＋イオン注入時に多結晶シリコン半導体層１２ｐ上をマスクするためのものである。
【０００９】
次に、後者（従来技術２）のＴＦＴの製法については、図８ｅに示すように、導電膜であるゲート電極１４ｐ，１４ｎのエッチングを途中で止めて全面の導電膜１４’が残っている状態でイオン注入する方法である。このイオン注入後はその導電膜を絶縁膜に変質させている。
【００１０】
つまり、絶縁性基板１０上に活性層となる多結晶シリコン半導体層１２ｐ，１２ｎ、さらに膜厚５００〜１０００オングストロームのゲート絶縁膜１３を形成した後、導電膜である多結晶シリコン層１４を成膜する。さらに、多結晶シリコン層１４をゲート電極１４ｐ，１４ｎ以外の多結晶シリコン層である導電膜１４’において２００〜６００オングストロームだけ残してパターニングした後、イオン注入する。さらに、残した多結晶シリコン層１４’を熱酸化して酸化膜２０に変える。
【００１１】
【発明が解決しようとする課題】
上記従来のアクティブマトリクス基板の製造方法（従来技術１）においては、ゲート絶縁膜１３と絶縁膜１８と導電膜１７の３層の膜厚を通して多結晶シリコン半導体層１２ｐ，１２ｎ中にイオン注入しているため、ゲート絶縁膜１３の１層だけの場合に比べて膜厚のバラツキが大きく不純物濃度の制御性に劣るという問題を有していた。つまり、膜厚のバラツキによってイオンの飛程が場所によって「ばらつく」ために、不純物濃度のバラツキが大きくなり、その濃度が低いとコンタクト抵抗が大きくなったり、ＴＦＴの無効長にバラツキ（Ｖｔｈバラツキ）を生じたりする。
【００１２】
まず、不純物濃度のバラツキについて説明する。
【００１３】
図９は膜厚のバラツキと不純物濃度のバラツキの関係を示す図であって、ａは従来技術１による図、ｂは従来技術２による図である。
【００１４】
図９ａに示すように、膜厚１０００オングストロームのゲート絶縁膜１３のゲート酸化時のバラツキを±１００オングストロームの膜厚とし、その上に成膜される導電膜１７としてのシリコン薄膜を膜厚１０００オングストローム堆積する場合のバラツキを±１００オングストロームの膜厚とすれば、ゲート絶縁膜１３および導電膜１７で膜厚合計のスペックセンタで２０００オングストロームとなり、膜厚誤差合計が±２００オングストロームだからスペック下限は１８００オングストロームとなる。したがって、膜厚がスペック下限にずれた場合、不純物濃度はスペックセンターのときに比べて〜１０パーセント少なくなる。このときのリン（Ｐ）の注入エネルギーは１６５ＫｅＶであり、膜厚が厚いほど高エネルギーを必要とする。ポリシリコン（Ｐ−Ｓｉ）の膜厚センター付近に不純物濃度のピーク値を持ってくるものとする。なお、膜厚がスペック上限にずれた場合にも同様に不純物濃度はスペックセンターのときに比べて〜１０パーセント少なくなる。
【００１５】
このように、活性層のポリシリコン（Ｐ−Ｓｉ）の膜厚は、一般的に５００〜１０００オングトロームと薄いために、その上に形成されるゲート絶縁膜１３および導電膜１７の膜厚がバラつくとイオン注入による不純物の濃度分布がそのバラつきに対応してポリシリコン（Ｐ−Ｓｉ）膜内で移動する。
【００１６】
次に、ＴＦＴの無効長にバラツキ（Ｖｔｈバラツキ）について説明する。
【００１７】
図１０はＴＦＴの無効長にバラツキ（Ｖｔｈバラツキ）について説明するためのＴＦＴ要部断面模式図である。
【００１８】
図１０ａにおいて、ゲート電極の下方にゲート絶縁膜を介して設けられる半導体層内の不純物濃度ＮＡ，ＮＢがＮＡ＞ＮＢの場合、アニールにより不純物を活性化させれば、図１０ｂに示すように、不純物は横方向に拡散し、無効長をΔＬＡ，ΔＬＢとすれば、ΔＬＡ＞ΔＬＢとなる。したがって、チャネルの実効長にバラツキが生じてＶｔｈにバラツキが生じる。
【００１９】
さらに、この不純物濃度のバラツキとコンタクト抵抗との関係について説明すると、イオン注入時の酸化膜などの膜厚がスペックセンタに比べてスペック下限になった場合、ポリシリコン（Ｐ−Ｓｉ）中の不純物量が少なくなり、コンタクト抵抗が高くなる。これは絶縁性基板に入る不純物量が多くなるためである。
【００２０】
また、上記従来のＴＦＴの製法（従来技術２）においては、ゲート電極１４ｐ，１４ｎのパターニングを途中で止める場合、残膜である導電膜１４’の膜厚制御が困難でそのバラツキが大きくなって、イオンの飛程が場所によってバラつくため、不純物濃度のバラツキが大きくなり、その濃度が低くなるとコンタクト抵抗が大きくなったり、ＴＦＴの無効長にバラツキ（Ｖｔｈバラツキ）を生じたりする。また、残した多結晶シリコン層の導電膜１４’を酸化膜２０に変えるとき、その下層の活性層である多結晶シリコン半導体層１２ｐ，１２ｎまでも酸化してしまう可能性があった。なお、この場合の不純物濃度は、図９ｂに示すように、スペック下限のとき、スペックセンタのときに比べて〜３０パーセント少なくなる。また、スペック上限のときも同様に、スペックセンタのときに比べて〜３０パーセント少なくなる。
【００２１】
本発明は、上記従来の問題を解決するもので、従来技術にあるような導電膜の除去や酸化膜への変質を伴うことなく、また、不純物濃度制御性を損なうことなく、イオン注入中のチャージアップによる静電破壊を防止することができるアクティブマトリクス基板の製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明のアクティブマトリクス基板の製造方法は、絶縁性基板上に半導体基体となる第１導電層を形成後、該第１導電層上に形成されたゲート絶縁膜を介して第２導電層を形成する薄膜トランジスタをマトリクス状に配列して形成するとともに、該薄膜トランジスタがマトリクス状に配列された表示部の周辺部に、該第１導電層上に形成された該ゲート絶縁膜を介して該第２導電層を形成するｎチャネルおよびｐチャネルの薄膜トランジスタを有するドライバ回路を形成するアクティブマトリクス基板の製造方法において、該絶縁性基板および該第１導電層上に形成された該ゲート絶縁膜全面に該第２導電層を形成し、該第１導電層のソース領域およびドレイン領域となる拡散領域上の該第２導電層のみを除去して開口部を形成する工程と、第１フォトレジストをマスクとして該開口部を通して第１不純物イオンを該第１導電層の所定の拡散領域に注入して該ソース領域およびドレイン領域を得て該表示部および該ドライバ回路のｎチャネルおよびｐチャネルの薄膜トランジスタの一方を作製する工程と、第２フォトレジストをマスクとして該開口部を通して第２不純物イオンを該第１導電層の所定の拡散領域に注入して該ソース領域およびドレイン領域を得て該表示部および該ドライバ回路のｎチャネルおよびｐチャネルの薄膜トランジスタの他方を作製する工程と、該ｎチャネルおよびｐチャネルの薄膜トランジスタの該第２導電層からなるゲート部分および該薄膜トランジスタ間を接続する接続配線部のみを残すようにパターニングして該第２導電層のみで該薄膜トランジスタのゲート間に接続配線を形成する工程とを有するものであり、そのことにより上記目的が達成される。
【００２３】
本発明のアクティブマトリクス基板の製造方法は、絶縁性基板上に半導体基体となる第１導電層を形成後、該第１導電層上に形成されたゲート絶縁膜を介して第２導電層を形成する薄膜トランジスタをマトリクス状に配列して形成するとともに、該薄膜トランジスタがマトリクス状に配列された表示部の周辺部に、該第１導電層上に形成された該ゲート絶縁膜を介して該第２導電層を形成するｎチャネルおよびｐチャネルの薄膜トランジスタを有するドライバ回路を形成するアクティブマトリクス基板の製造方法において、該絶縁性基板および該第１導電層上に形成された該ゲート絶縁膜全面に該第２導電層を形成し、該第１導電層のソース領域およびドレイン領域となる拡散領域上の該第２導電層およびゲート絶縁膜を除去して開口部を形成する工程と、第１フォトレジストをマスクとして該開口部を通して第１不純物イオンを該第１導電層の所定の拡散領域に注入して該ソース領域およびドレイン領域を得て該表示部および該ドライバ回路のｎチャネルおよびｐチャネルの薄膜トランジスタの一方を作製する工程と、第２フォトレジストをマスクとして該開口部を通して第２不純物イオンを該第１導電層の所定の拡散領域に注入して該ソース領域およびドレイン領域を得て該表示部および該ドライバ回路のｎチャネルおよびｐチャネルの薄膜トランジスタの他方を作製する工程と、該ｎチャネルおよびｐチャネルの薄膜トランジスタの該第２導電層からなるゲート部分および該薄膜トランジスタ間を接続する接続配線部のみを残すようにパターニングして該該第２導電層のみで該薄膜トランジスタのゲート間に接続配線を形成する工程とを有するものであり、そのことにより上記目的が達成される。
【００２４】
上記構成により、以下、その作用を説明する。
【００２５】
本発明においては、ソース領域およびドレイン領域となる拡散領域上の第２導電層のみを除去して開口し、この開口部を通して不純物イオンを第１導電層の拡散領域に注入するようにしているため、イオン注入時、注入すべき必要最小限の領域以外の基板表面の大半は第２導電膜で覆われており、例えば基板表面の９０％以上が第２導電膜で覆われ表面の電荷が逃げやすい状態で不純物イオンの注入が可能となり、チャージアップした電荷は、速やかに逃げることができて静電破壊は起こらない。また、ゲート絶縁膜の膜厚のみを通してイオン注入するので、イオンの飛程バラツキが少なく不純物濃度の制御性に優れている。その後、パターニングしていないＴＦＴ間の配線部分をもパターニングすることが可能となり、第２導電膜のパターニング工程を２回行う以外に特殊な工程がなく、ＴＦＴを容易に製造することが可能となる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。
【００２７】
図１は本発明の実施形態の液晶表示装置におけるアクティブマトリクス基板の各製造工程図であり、ａは半導体活性層形成工程を示す断面図、ｂはＮＭＯＳ領域作製工程を示す断面図、ｃはのＰＭＯＳ領域作製工程を示す断面図、ｄはＴＦＴ間配線作製工程を示す断面図である。
【００２８】
図１ａの半導体活性層形成工程に示すように、石英やガラスなどの絶縁性基板３１上に第１導電層の多結晶シリコン半導体膜を膜厚５００〜１０００オングストロームに形成し、活性領域以外の多結晶シリコン半導体膜をエッチングで除去して多結晶シリコン半導体活性層３２を得る。
【００２９】
その後、図１ｂのＮＭＯＳ領域作製工程に示すように、その上を覆うように、ＣＶＤ法で５００〜１０００オングストロームのゲート絶縁膜３３となるシリコン酸化膜を堆積する。その上に、膜厚が４５００オングストロームの第２導電層のリンドープ多結晶シリコン膜（リン濃度１０２１ｃｍ−３以上）を形成した後、活性層３２の領域を含んだイオン注入すべき必要最小限の領域のみドライエッチング法でパターニングして取り除きゲート電極３４，３４ｎ，３４ｐをそれぞれ得る。このとき、イオン注入すべき必要最小限の領域とは、多結晶シリコン半導体活性層３２のソース領域およびドレイン領域となる拡散領域上のリンドープ多結晶シリコン膜のみを除去して開口するパターン形成するためのアライメントの余裕を含んだ大きさである。このリンドープ多結晶シリコン膜の膜厚が３０００〜５０００オングストローム程度で注入イオンが突き抜け、膜厚が５０００オングストローム以上では段差が急になり、平坦化が困難となる。このリンドープ多結晶シリコン膜はその後、デバイスの配線としても使用し、３０００〜５０００オングストロームの膜厚の場合、そのシート抵抗は５０〜２０Ω／□程度となる。さらに、ゲート電極３４ｐのあるＰＭＯＳ領域上にフォトレジスト３５を形成した後、このフォトレジスト３５でＰＭＯＳ領域をマスクするとともにゲート電極３４，３４ｎでチャネル領域となる活性領域３２およびＮＭＯＳ領域の活性領域３２ｎをマスクして、ＮＭＯＳ領域の活性層３２の拡散領域に、上記開口部およびゲート絶縁膜３３の膜厚を通して不純物イオンとしてのリンを１４０ｋｅＶで１×１０１５ｃｍ−２イオン注入し、ソース・ドレイン領域３２’およびＮＭＯＳ領域のソース・ドレイン領域３２ｎ’を得る。注入イオンはリンの代わりにヒ素を同程度注入してもよい。また、イオン注入部のゲート絶縁膜３３を除去した後にイオン注入してもよい。この場合、多結晶シリコン半導体活性層３２，３２ｎに直接イオン注入するので、不純物濃度の制御性は向上する。ただし、汚染が懸念され、十分な洗浄が必要となる。
【００３０】
さらに、図１ｃのＰＭＯＳ領域作製工程に示すように、ゲート電極３４，３４ｎのあるＮＭＯＳ領域上にフォトレジスト３５を形成した後、このフォトレジスト３５でＮＭＯＳ領域をマスクするとともにゲート電極３４ｐでＰＭＯＳ領域のチャネル領域となる活性領域３２ｐをマスクして、ＰＭＯＳ領域のソース・ドレイン領域に、ＰＭＯＳ領域の活性層３２の拡散領域に、上記開口部およびゲート絶縁膜３３の膜厚を通して不純物イオンとしてのボロンを４５ｋｅＶで１×１０１５ｃｍ−２イオン注入する。このとき、チャージアップによる静電破壊は、ＴＦＴのソース・ドレイン領域３２’，３２ｐ’，３２ｎ’のような５×１０１４ｃｍ−２以上の高濃度不純物領域を形成するときに使用する５００μＡ以上の大電流イオン注入機で特に問題となる。上記ＮＭＯＳ領域作製工程およびＰＭＯＳ領域作製工程において、イオン注入時、注入すべき必要最小限のゲート電極領域以外の基板表面の大半は導電膜としてのリンドープ多結晶シリコン膜で覆われているため、チャージアップした電荷は、速やかに逃げることができて静電破壊は起こらない。
【００３１】
さらに、ゲート電極３４を保護し、配線領域を決める図２のレジストマスク３６よりなる配線形成用パターンを用いてドライエッチング法でパターニングし、図１ｄの配線作製工程および図４に示す配線パターン３７となる。さらに、ＣＶＤ法で膜厚が５０００オングストローム程度のシリコン酸化膜を堆積して層間絶縁膜を形成する。次に、不純物活性化のための熱処理を行う。その条件は、Ｎ２雰囲気中で、９５０℃、３０分間程度である。さらに、図６と同様に、コンタクトホールを開口した後、このコンタクトホールを介してソース・ドレイン領域３２’，３２ｐ’，３２ｎ’と接続するソース電極およびドレイン電極を形成し、さらにＡｌなどで配線する。
【００３２】
したがって、図３に示すように、ソース・ドレイン領域３２ｎ’，３２ｐ’となる活性領域を含んだイオンを注入すべき必要最小限の拡散領域が開口するようにパターニングした後、基板表面の９０％以上がゲート電極３４，３４ｎ，３４ｐと一体となった導電膜で覆われており、その表面の電荷が逃げやすい状態で不純物イオンを注入してＮＭＯＳ領域およびＰＭＯＳ領域を作った後、パターニングしていない配線部分をその後さらにパターニングして配線形成するため、イオン注入時、チャージアップした電荷は、速やかに逃げることができ静電破壊は起こらない。
【００３３】
また、ゲート絶縁膜の膜厚のみを通してイオン注入するので、イオンの飛程バラツキが少なく不純物濃度の制御性に優れている。つまり、活性層のポリシリコン（Ｐ−Ｓｉ）の膜厚は、一般的に５００〜１０００オングトロームと薄いために、その上に形成されるゲート絶縁膜の膜厚がバラつくとイオン注入による不純物の濃度分布がそのバラつきに対応してポリシリコン（Ｐ−Ｓｉ）膜内で移動することになる。本発明においては、例えば、図９ｃに示すように、ゲート絶縁膜が目標値よりも膜厚がスペック下限の−１００オングストロームだけ薄く成膜されたとすれば、不純物濃度のピークの位置は、ポリシリコン（Ｐ−Ｓｉ）膜の膜厚方向中央位置から基板側に１００オングストロームだけ移動する。したがって、膜厚がスペック下限の−１００オングストロームだけずれた場合、スペックセンタのときの不純物濃度に比べて不純物濃度は表面側で〜２パーセント少なくなる。このときのリン（Ｐ）またはボロン（Ｂ）の不純物の注入エネルギーは１４０ＫｅＶであり、ゲート絶縁膜などの通過すべき膜厚が厚いほど高エネルギーを必要とする。ポリシリコン（Ｐ−Ｓｉ）の膜厚センター付近に不純物濃度のピーク値を持ってくるものとする。なお、膜厚がスペック上限にずれた場合にも同様に不純物濃度は〜２パーセント少なくなる。これに対して、従来のものは、ゲート絶縁膜の膜厚のバラツキ以外に導電膜の膜厚のバラツキが追加されているため、ピーク濃度の位置は本発明のものよりも大きくずれてポリシリコン（Ｐ−Ｓｉ）内の不純物濃度は大きくバラついている。このような図９ａおよび図９ｂの従来技術１，２の場合と比較して、本発明における不純物濃度のバラツキは大幅に小さくなっており、不純物濃度の制御性に優れている。
【００３４】
さらに、パターニングしていないＴＦＴ間の配線部分をもパターニングすることができ、第２導電膜のパターニング工程を２回行う以外に特殊な工程がなく、ＴＦＴを容易に製造することができる。
【００３５】
なお、前記した以外に前記従来技術１と本発明との比較をすると、従来技術１はシリコン（Ｓｉ）基板であるので、ゲート電極の近くで導通が取れるので細くてもよいが、本発明では、絶縁性基板であるのでウエハ端で装置のウエハ保持具と導通を取らざるを得ず、このため、抵抗を下げるには多結晶シリコンは細い配線ではなく、イオン注入されるべき領域を除いて幅広く全面を覆っている方がよい。
【００３６】
【発明の効果】
以上のように本発明によれば、イオン注入時のチャージアップによる静電破壊を防止できるため、歩留まり高く薄膜トランジスタおよびアクティブマトリクス基板、さらには液晶表示装置を製造することができる。また、不純物濃度のずれが少なくとも１０〜３０％はあったものが、２％程度に押えることができて、不純物濃度の制御性が優れているため、特性のバラツキの少ない安定したＴＦＴを製造することができる。さらには、静電破壊防止用の導電膜をＴＦＴのゲート電極およびＴＦＴ間の配線として使用することができる。
【図面の簡単な説明】
【図１】本発明の実施形態の液晶表示装置におけるアクティブマトリクス基板の各製造工程図であり、ａは半導体活性層形成工程を示す断面図、ｂはＮＭＯＳ領域作製工程を示す断面図、ｃはのＰＭＯＳ領域作製工程を示す断面図、ｄはＴＦＴ間配線作製工程を示す断面図である。
【図２】図１ｄのＴＦＴ間配線作製工程における配線形成用パターンを示す平面図である。
【図３】図１ｂおよび図１ｃのＮＭＯＳおよびＰＭＯＳ領域作製工程におけるイオン注入領域用パターンを示す平面図である。
【図４】図１ｄのＴＦＴ間配線作製工程において得られた配線パターン３７の平面図である。
【図５】ドライバ回路を内蔵した従来のアクティブマトリクス型液晶表示装置の概略構成図である。
【図６】図５の液晶表示装置におけるアクティブマトリクス基板１の要部断面図である。
【図７】ａ〜ｃは従来技術１におけるアクティブマトリクス基板の各製造工程を示す断面図である。
【図８】ａ〜ｈは従来技術２におけるＴＦＴの製法の各製造工程を示す断面図である。
【図９】膜厚のバラツキと不純物濃度のバラツキの関係を示す図であって、ａは従来技術１による図、ｂは従来技術２による図、ｃは本発明による図である。
【図１０】ａおよびｂはＴＦＴの無効長にバラツキ（Ｖｔｈバラツキ）について説明するためのＴＦＴ要部断面模式図である。
【符号の説明】
３１    絶縁性基板
３２，３２ｎ，３２ｐ    多結晶シリコン半導体層
３２’，３２ｎ’，３２ｐ’    ソース電極・ドレイン電極
３３    ゲート絶縁膜
３４，３４ｎ，３４ｐ    ゲート電極
３５    フォトレジスト
３６    配線形成用パターン
３７    配線パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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