(57)【特許請求の範囲】
【請求項１】
プラントの機器に装備されるセンサ、アクチュエータ等の入出力デバイスに対し、その入出力信号により機器を制御する制御盤には制御モジュールを並列に複数個設けた多重化システムにおいて、機器と制御盤との間に二系統の通信路を設け、両系統通信路の制御盤側には全ての制御モジュールの出力信号を順番に送信すると共に受信した入力信号を各制御モジュールに分配する結合部をそれぞれ設け、両系統通信路の機器側には入力信号を順番に送信すると共に全ての制御モジュールから受信した出力信号の中から所定の決定規則に従って択一を行う拠点部を設け、上記制御モジュールは両系統通信路の結合部より分配された入力信号のどちらかを択一するようにし、上記入出力デバイスには、入力を読み取って両系統通信路の拠点部に受け渡すと共に両系統通信路の拠点部からの出力信号のどちらかを択一して出力するインターフェース部を接続したことを特徴とするフレキシブル高速多重化リモート入出力システム。
【請求項２】
上記拠点部は、上記決定規則に従うと共に当該拠点部における受信チェックの結果を用いて択一採用を行うことを特徴とする請求項１記載のフレキシブル高速多重化リモート入出力システム。
【請求項３】
上記制御モジュールが行う入力信号の択一採用は、各結合部における受信チェック及び拠点部が行う自己診断の結果を用いた所定の決定規則に従うことを特徴とする請求項１又は２記載のフレキシブル高速多重化リモート入出力システム。
【請求項４】
上記インターフェース部が行う出力信号の択一採用は、各拠点部における受信チェック及び拠点部が行う自己診断の結果を用いた所定の決定規則に従うことを特徴とする請求項１〜３記載のフレキシブル高速多重化リモート入出力システム。
【請求項５】
上記拠点部は、ＣＰＵとＡ／Ｄ変換器とを備えたアナログ入力基板、ＣＰＵとＤ／Ａ変換器とを備えたアナログ出力基板、ＣＰＵと二値状態
入力のための入力バッファとを備えたデジタル入力基板及びＣＰＵと二値制御出
力のための出力レジスタとを備えたデジタル出力基板を有し、各基板毎にＣＰＵの定期的動作確認並びに、基準レベルのＡ／Ｄ変換入力、Ｄ／Ａ変換器出力のＡ／Ｄ変換読み取り、強制状態値の入力又は出力レジスタの出力読み取りによる自己診断を行い、これらの自己診断結果を上記インターフェース部及び制御モジュールに伝えることを特徴とする請求項１〜４いずれか記載のフレキシブル高速多重化リモート入出力システム。
【請求項６】
上記拠点部は、アナログ入力のための複数段階の基準レベルを有し、これらの基準レベルのＡ／Ｄ変換値を用いてアナログ入力の自己較正を行うと共に自己診断を行うことを特徴とする請求項１〜５いずれか記載のフレキシブル高速多重化リモート入出力システム。
【請求項７】
上記拠点部は、Ｄ／Ａ変換によってアナログ出力が複数段階の所定値になるデジタル較正値を予め計測し、これらの較正値によりデジタル値を補正してからＤ／Ａ変換することを特徴とする請求項１〜６いずれか記載のフレキシブル高速多重化リモート入出力システム。
【請求項８】
上記通信路を挟む結合部及び拠点部は、互いに所定時間内に入出力信号のデータを受信するかどうかの監視及びそのデータの冗長検査により受信チェックを行うことを特徴とする請求項１〜７いずれか記載のフレキシブル高速多重化リモート入出力システム。
【請求項９】
上記拠点部は、出力信号を固定の一個の制御モジュールのみ採用するか複数個の制御モジュールから択一採用するかを選択する単一／多重選択スイッチを有することを特徴とする請求項１〜８いずれか記載のフレキシブル高速多重化リモート入出力システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の入出力信号を所定の決定規則に従って択一採用するようにした多重化システムに係り、特に、信頼性を持ちつつコストを低減し、自己診断機能を有し、多重化に任意性を持たせたフレキシブル高速多重化リモート入出力システムに関するものである。
【０００２】
【従来の技術】
各種の機器からなるプラントにあっては、機器に装備されるセンサ、アクチュエータ等の入出力デバイスに対し、その入出力信号により機器を制御する制御盤が設けられる。ガスタービン制御のように高度の信頼性が必要なものには、制御盤の一部に不良があっても最終的な制御出力は正しくなるようなフォールトトレラント性を持たせることがある。このために、機器に装備されるセンサ、アクチュエータ等の入出力デバイスに対し、その入出力信号により機器を制御する制御盤には制御モジュールを並列に複数個設け、各制御モジュールの入出力信号を多数決等の決定規則に従って択一採用（ボーティング）するようにした多重化システムが用いられる。
【０００３】
また、制御盤は各種機器が配備されている場所から遠く隔てた場所に設けられることがあり、このためには長距離の通信路が必要となる。
【０００４】
【発明が解決しようとする課題】
ところで、従来の多重化システムでは、例えばそれが三重化システムとすると、制御モジュールも三個、通信路も三系統設ける必要があり、入出力信号の重要度にも無関係に全ての入出力信号が三個、三系統で処理される。このことはプラントコスト或いはシステム構築の簡便性との兼ね合いで考えると無駄な部分もあるということになる。即ち、それ自体が高い信頼性を持つ通信路を三系統設けてもメリットはないし、重要度の低い入出力デバイスに対しては三個もの処理は必要がないからである。
【０００５】
また、従来の多重化システムでは、各個、各系統の入出力信号を択一採用することによって、不良な入出力信号を排除してはいるが、各個、各系統の各部での不良を発見するいわゆる自己診断機能は持っていない。従って、不良の発生は隠蔽され、発見が困難となっている。
【０００６】
また、従来の多重化システムには、機器の側で入出力信号を択一採用するものはない。
【０００７】
そこで、本発明の目的は、上記課題を解決し、信頼性を持ちつつコストを低減し、自己診断機能を有し、多重化に任意性を持たせたフレキシブル高速多重化リモート入出力システムを提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために本発明は、プラントの機器に装備されるセンサ、アクチュエータ等の入出力デバイスに対し、その入出力信号により機器を制御する制御盤には制御モジュールを並列に複数個設けた多重化システムにおいて、機器と制御盤との間に二系統の通信路を設け、両系統通信路の制御盤側には全ての制御モジュールの出力信号を順番に送信すると共に受信した入力信号を各制御モジュールに分配する結合部をそれぞれ設け、両系統通信路の機器側には入力信号を順番に送信すると共に全ての制御モジュールから受信した出力信号の中から所定の決定規則に従って択一を行う拠点部を設け、上記制御モジュールは両系統通信路の結合部より分配された入力信号のどちらかを択一するようにし、上記入出力デバイスには、入力を読み取って両系統通信路の拠点部に受け渡すと共に両系統通信路の拠点部からの出力信号のどちらかを択一して出力するインターフェース部を接続したものである。
【０００９】
上記拠点部は、上記決定規則に従うと共に当該拠点部における受信チェックの結果を用いて択一採用を行ってもよい。
【００１０】
上記制御モジュールが行う入力信号の択一採用は、各結合部における受信チェック及び拠点部が行う自己診断の結果を用いた所定の決定規則に従ってもよい。
【００１１】
上記インターフェース部が行う出力信号の択一採用は、各拠点部における受信チェック及び拠点部が行う自己診断の結果を用いた所定の決定規則に従ってもよい。
【００１２】
上記拠点部は、ＣＰＵとＡ／Ｄ変換器とを備えたアナログ入力基板、ＣＰＵとＤ／Ａ変換器とを備えたアナログ出力基板、ＣＰＵと二値状態入力のための入力バッファとを備えたデジタル入力基板及びＣＰＵと二値制御出力のための出力レジスタとを備えたデジタル出力基板を有し、各基板毎にＣＰＵの定期的動作確認並びに、基準レベルのＡ／Ｄ変換入力、Ｄ／Ａ変換器出力のＡ／Ｄ変換読み取り、強制状態値の入力又は出力レジスタの出力読み取りによる自己診断を行い、これらの自己診断結果を上記インターフェース部及び制御モジュールに伝えてもよい。
【００１３】
上記拠点部は、アナログ入力のための複数段階の基準レベルを有し、これらの基準レベルのＡ／Ｄ変換値を用いてアナログ入力の自己較正を行うと共に自己診断を行ってもよい。
【００１４】
上記拠点部は、Ｄ／Ａ変換によってアナログ出力が複数段階の所定値になるデジタル較正値を予め計測し、これらの較正値によりデジタル値を補正してからＤ／Ａ変換してもよい。
【００１５】
上記通信路を挟む結合部及び拠点部は、互いに所定時間内に入出力信号のデータを受信するかどうかの監視及びそのデータの冗長検査により受信チェックを行ってもよい。
【００１６】
上記拠点部は、出力信号を固定の一個の制御モジュールのみ採用するか複数個の制御モジュールから択一採用するかを選択する単一／多重選択スイッチを有してもよい。
【００１７】
【発明の実施の形態】
以下、本発明の一実施形態を添付図面に基づいて詳述する。
【００１８】
図１のシステムは、ガスタービン発電プラントに本発明を適用したものである。このシステムは、大きくプラント系１１０、制御系１２０、マンマシンインタフェース系１３０に分かれる。プラント系１１０には、ガスタービン本体１１１、発電機１１２、補機類１１３といった各種機器が置かれると共に、入出力信号を送受するためのリモートＩ／Ｏジャンクションボックス（ＪＢ）１１４が置かれる。プラント系１１０から制御系１２０までの通信路１４０として光ケーブル１１５が、例えば２Ｋｍにわたって布設される。制御系１２０には、ガスタービン制御装置制御盤１２１、発電機盤１２２が置かれる。有人の施設であるマンマシンインタフェース系１３０には、計器類を集合した監視盤１３１、運転操作用のスイッチ類を配置した運転盤１３２、汎用コンピュータを利用した正副操作コンソール１３３，１３４が置かれる。
【００１９】
上記システム中から本発明のフレキシブル高速多重化リモート入出力システム（以下、入出力システムと略す）を取り出して図２に示す。図示のように、入出力システムは、機器側（プラント系）１１０と制御盤側（制御系）１２０とに分かれる。両者間の光ケーブルからなる通信路１４０はＡ系，Ｂ系の二系統が設けられている。
【００２０】
両系統通信路の制御盤側には、結合部２１０として光信号変換基板２１１が設けられている。ステーションリンクユニット（ＳＬＵ）は、多数の光信号変換基板２１１を収容する装置である。１つの結合部２１０には、１つの通信路と全て（ここでは３個）の制御モジュール２２０（ＧＣＵ−１，ＧＣＵ−２，ＧＣＵ−３）とが接続されている。結合部２１０は、３個の各制御モジュール２２０の送信順序を決定し、これら制御モジュール２２０から送られてきた信号を光に変換して通信路１４０に送信することができる。また、結合部２１０は、通信路１４０より受信した入力信号を３個の各制御モジュール２２０に一斉同報により分配することができる。個々の制御モジュール２２０内にはＡ系，Ｂ系のＶＭＥバス通信基板（Ｒ−ＢＵＳ基板）２２１が設けられており、Ａ系のＶＭＥバス通信基板２２１はＡ系の結合部２１０に、Ｂ系のＶＭＥバス通信基板２２１はＢ系の結合部２１０に接続されている。この他に、制御モジュール内には、入力信号を用いて制御演算を行うＣＰＵ基板（メインＣＰＵ）などが設けられるが、ここでは制御演算の内容等は重要でないので省略してある。ここでは、制御モジュール２２０がＡ系，Ｂ系の両系統通信路の結合部２１０より分配された入力信号のどちらかを択一採用して制御演算を行うことが要点である。各制御モジュール２２０の１つのＲ−ＢＵＳ基板２２１は、通信系統が同じ３つの結合部２１０に接続されている。これは、後述する拠点について、３拠点構成を可能にするための構成である。１つの拠点ごとにＡ系，Ｂ系それぞれ１つの結合部２１０が設けられている。従って、３拠点構成では、ＳＬＵ内には合計６つの結合部２１０があることになる。
【００２１】
両系統通信路の機器側には、それぞれの通信路の拠点部２３０として光信号変換基板を含むステーション（ＳＴＮ−１Ａ，−１Ｂ，−２Ａ，…）が設けられている。このＳＴＮ内には、光信号変換基板２３１の他にアナログ入力基板（ＡＩ）２３２、アナログ出力基板（ＡＯ）２３３、デジタル入力基板（ＤＩ）２３４、デジタル出力基板（ＤＯ）２３５（これらを総称して入出力基板、入力のみなら入力基板、出力のみなら出力基板という）が収容されている。３拠点構成では、各拠点についてＡ系，Ｂ系が有るので、合計６つの拠点部２３０があることになる。１つの拠点部２３０には、１つの通信路１４０と１つのインターフェース部２４０とが接続されている。また、同じ拠点のＡ系，Ｂ系の拠点部２３０は、同じインターフェース部２４０に接続される。拠点部２３０とインターフェース部２４０とは、上記４種の入出力基板を介して接続されている。これらの拠点部２３０は、アナログ入力基板２３２、デジタル入力基板２３４の入力信号を定期的に収集し、その入力信号を通信路１４０に送信することができる。また、通信路１４０より受信した出力信号が３個分揃ったら、その中から所定の決定規則に従って択一を行いアナログ出力基板２３３、デジタル出力基板２３５に出力することができる。拠点部２３０の光信号変換基板２３１には結合部２１０の光信号変換基板２１１と同じものを使用することができる。
【００２２】
インターフェースユニット（ＩＦＵ１，ＩＦＵ２，ＩＦＵ３）によって構成されるインターフェース部２４０は、各種機器の入出力デバイス（図示せず）に接続されるものである。インターフェース部２４０は、入出力デバイスの入力を読み取ってＡ系，Ｂ系それぞれの拠点部２３０に受け渡すことができる。また、Ａ系，Ｂ系の拠点部２３０からの出力信号のどちらかを択一して入出力デバイスに出力することができる。インターフェース部２４０内には、アナログ入力インターフェース基板（ＡＩ）２４１、アナログ出力インターフェース基板（ＡＯ）２４２、デジタル入力インターフェース基板（ＤＩ）２４３、デジタル出力インターフェース基板（ＤＯ）２４４（これらを総称して入出力インターフェース基板、入力のみなら入力インターフェース基板、出力のみなら出力インターフェース基板という）が収容されている。
【００２３】
ここで、図１、図２に示した入出力システムの特長をまとめておくと、
（１）三重化制御装置（制御盤側１２０）とプラントサイド（センサ、アクチュエータ等の入出力デバイスを備えた機器側１１０）とを二重化光伝送路（Ａ系，Ｂ系の通信路１４０）で接続することによって、ワイヤ等の計装コストの削減を図ると共に信頼性も確保している。
【００２４】
（２）各モジュール（基板）毎に自己診断機能を持たせ、迅速な異常検出・警報出力を可能としている。
【００２５】
（３）信号の重要度に合わせて三重化（或いは二重化）、単一化の選択が可能であり、フレキシブルにシステム構築が可能となっている。
【００２６】
（４）制御装置のメインＣＰＵからの入出力インターフェースには、ＶＭＥバスのデュアルポートメモリ方式を採用して簡素化を図っている。
【００２７】
また、個別の基板の特色は、以下の通りである。
【００２８】
（１）ＶＭＥバス通信基板（Ｒ−ＢＵＳ基板）２２１
制御盤内にはＶＭＥラックが設けられており、ＶＭＥバス通信基板２２１はＶＭＥラックに挿入して使用される。同じＶＭＥラックにはメインＣＰＵが挿入されており、ＶＭＥバス通信基板２２１はメインＣＰＵとのデータ（入出力信号）の受け渡しを行うことができる。二重化通信のために、Ａ系用とＢ系用との２枚のＶＭＥバス通信基板２２１が使用される。１枚のＶＭＥバス通信基板２２１で３拠点の構成が可能である。ＶＭＥバス通信基板，２２１とメインＣＰＵとのインターフェースは、メインＣＰＵから見てデュアルポートメモリになっており、このメモリに書き込んだデータは出力信号として機器側に伝送される。また、機器側から伝送されてきた入力信号のデータはメモリにセットされる。メインＣＰＵはメモリから入力信号のデータを読み出して制御演算に使用する。
【００２９】
（２）光信号変換基板２１１，２３１
制御盤側、機器側のそれぞれに配置され、ＶＭＥバス通信基板（制御盤側）２２１又は入出力基板（機器側）から受けたデータを光信号に変換して相手側に送信する。送信時には、送信する基板の送信順序を規定する送信アービトレーションを行う。また、光信号として受信したデータは電気信号に変換し、ＶＭＥバス通信基板又は入出力基板に受け渡す。
【００３０】
（３）入出力基板
入出力基板には、アナログ入力基板２３２、アナログ出力基板２３３、デジタル入力基板２３４、デジタル出力基板２３５がある。いずれの入出力基板にもＣＰＵが設けられている。また、アナログ入力基板２３２にはＡ／Ｄ変換器、アナログ出力基板２３３にはＤ／Ａ変換器、デジタル入力基板２３４には二値状態入力のための入力バッファ、デジタル出力基板２３５には二値制御出力のための出力レジスタが設けられている。入出力基板は、入出力インターフェース基板を介し入出力デバイスとの入出力を行い、光信号変換基板との受け渡しを行う。
【００３１】
次に、入出力信号の流れを説明する。
【００３２】
まず、３つの制御モジュール（三重化制御装置）と拠点の入出力基板との間での入出力信号の流れを説明する。図３に示されるように、Ａ系において（Ｂ系でも同じ）アナログ入力基板（ＡＩ）２３２、デジタル入力基板（ＤＩ）２３４からの入力信号は、同報通信により制御モジュール（ＧＣＵ−１，−２，−３）２２０に送信される。一方、制御モジュール（ＧＣＵ−１，−２，−３）２２０の出力信号のうちアナログ出力値（アナログ出力のためのデジタル値）は指定されたアナログ出力基板（ＡＯ）２３３に送信される。入力信号は同報通信であったが、出力信号は受信先アドレスを指定した通信となる。アナログ出力基板（ＡＯ）２３３では各制御モジュールからの３つのアナログ出力値が揃うので、これらを所定の決定規則（ボーティングルール）に従って択一する。ボーティングルールは、表１に示すようになっている。
【００３３】
【表１】
0003588936.tif 000002
【００３４】
アナログ値の場合、３データ受信時には中間値が採用され、２データ受信時にはフェイルセーフ側の値が採用される。デジタル値の場合、３データ受信時には多数決による値が採用され、２データ受信時にはフェイルセーフ側の値が採用される。いずれの場合も、１データ受信時にはそのデータ、受信データ無しの場合は前回値が採用される。ただし、１データ以下受信時については、この決定規則による出力は表１のとおりであるが、受信チェックにおいてデータ受信の異常と判定され、結果的に出力が行われないこともある。
【００３５】
次に、二重化通信による入力信号の流れを説明する。図４に示されるように、入出力デバイスの状態や値は入力インターフェース基板を介し、Ａ系、Ｂ系それぞれの入出力基板、例えばアナログ入力基板（ＡＩ）２３２に入力され、その入力信号はそれぞれの通信路を介して制御モジュールのＶＭＥバス通信基板２２１に送信される。ＣＰＵ基板２２２では、入力処理として各々のデュアルポートメモリ（ＤＰＭ）からＡ系、Ｂ系の入力信号を読み出し、表２の選択ルールに従い入力信号を択一採用する。
【００３６】
【表２】
0003588936.tif 000003
【００３７】
表２中、正常／異常は、受信チェック及び自己診断結果に基づくものである。詳細は後述するが、受信チェック結果は入力信号の受信が正しく行われたかどうかを示し、自己診断結果は入出力基板からＶＭＥバス通信基板２２１までの各々の基板が正しく動作しているかを示す。表２から判るように、Ａ系、Ｂ系の入力信号のうち正常な通信系の入力信号が採用されるが、両方正常のときはＡ系が優先される。
【００３８】
次に、二重化通信による出力信号の流れを説明する。図５に示されるように、制御モジュールのＣＰＵ基板２２２からＡ系、Ｂ系のＶＭＥバス通信基板２２１に同じ出力信号が渡され、その出力信号はそれぞれの通信路を介して入出力基板、例えばアナログ出力基板（ＡＯ）２３３に送信され、さらに出力インターフェース基板に送信される。このとき入出力基板から出力インターフェース基板に対し、出力信号に加えて選択信号が出力される。この選択信号は、正常／異常の二値を取り、その値は受信チェック及び自己診断結果に基づくものである。受信チェック結果は出力信号の受信が正しく行われたかどうかを示し、自己診断結果は、光信号変換基板及び入出力基板が正しく動作しているかを示す。入出力インターフェース基板では、表３の選択ルールに従い出力信号を択一採用して入出力デバイスに出力する。
【００３９】
【表３】
0003588936.tif 000004
【００４０】
表３から判るように、Ａ系、Ｂ系の入力信号のうち正常な通信系の入力信号が採用されるが、両方正常のときはＡ系が優先される。
【００４１】
受信チェックは、通信路を挟む結合部及び拠点部の光信号変換基板が行うもので、時間監視、即ち互いに所定時間内に入出力信号のデータを受信するかどうかの監視と、冗長検査とがある。時間監視については自己診断の詳細に併せて説明する。冗長検査には、公知のＣＲＣ検査が用いられる。また、チェックサムによる検査も併用される。
【００４２】
次に、自己診断、時間監視及び自己較正の詳細を説明する。
【００４３】
ＶＭＥバス通信基板（ＣＰＵ動作確認）
図６に示されるように、ＶＭＥバス通信基板２２１ではＣＰＵの定期的動作確認が行われる。即ち、ＶＭＥバス通信基板上のＣＰＵ２２１１が実行する制御プログラムから例えば１０ｍｓｅｃ周期でリセットパルスが出力され、ウォッチドッグタイマ２２１２をリセットする。リセットパルスが出力されないとき、ウォッチドッグタイマ２２１２は１５ｍｓｅｃでタイムアップとなり、ＶＭＥバス２２３に異常ステータスが出力される。この異常ステータスは、同一ＶＭＥラック中のＣＰＵ基板２２２が読み取りＤＯ基板２２４に出力する。ＤＯ基板２２４は、ＶＭＥラック挿入側のスロットＬＥＤ２２５を点灯させると共に制御盤１２１正面扉のモジュール異常ランプ１２１１を点灯させる。なお、ＶＭＥバス通信基板２２１には３つのＣＰＵ２２１１が搭載されているので、ウォッチドッグタイマ２２１２も３つ設けられ、３者の出力の論理和が異常ステータスとなる。
【００４４】
入出力基板（ＣＰＵ動作確認）
図７に示されるように、各入出力基板にはそれぞれＣＰＵ２３０１が搭載されている。このＣＰＵ２３０１に対してもウォッチドッグタイマ２３０２が設けられている。各入出力基板の異常ステータスは、いったんデジタル入力基板２３４に渡され、デジタル入力基板より光信号変換基板２３１，２１１及び通信路経由でＶＭＥバス通信基板２２１に伝送され、さらにＶＭＥバス２２３経由で制御モジュールのＣＰＵ基板２２２に通知される。ＣＰＵ基板２２２からは操作コンソール１３３，１３４にイベントメッセージが送信される。
【００４５】
アナログ入力基板
図８に示されるように、アナログ入力基板２３２にはＡ／Ｄ変換器（ＡＤＣ）２３２１が設けられている。このＡ／Ｄ変換器２３２１は入出力デバイスからのアナログ入力の他に基準レベルが読み取れるようになっている。基準レベルは、アナログ入力基板内の基準電圧１０ｖをラダー抵抗回路２３２２で複数等分し、各分点の電圧をそれぞれ基準電圧としてアナログスイッチ２３２３で切り替え入力できるようになっている。ここでは基準電圧は、１０，８，６，４，２ｖである。アナログスイッチ２３２３の後段に−２演算器及び×１．２５演算器が挿入されているので、Ａ／Ｄ変換器２３２１には１０，７．５，５，２．５，０ｖが入力される。このようにして読み取った基準レベルのデジタル値に対し、ＣＰＵ２３２４には固定のデジタル基準値が用意されており、両者の差が所定の許容範囲にあるかどうか判定される。ここでは、各レベルの比較結果が論理和されて異常ステータスとなる。この異常ステータスは、いったんデジタル入力基板２３４に渡され、デジタル入力基板２３４より光信号変換基板２３１，２１１及び通信路経由でＶＭＥバス通信基板２２１に伝送され、さらにＶＭＥバス２２３経由で制御モジュールのＣＰＵ基板２２２に通知される。ＣＰＵ基板２２２からは操作コンソール１３３，１３４にイベントメッセージが送信される。
【００４６】
アナログ出力基板
図９に示されるように、アナログ出力基板２３３には複数個のＤ／Ａ変換器２３３１が設けられている。そして、これらのＤ／Ａ変換器出力を切り替えて読み取ることのできるループバックテスト用のＡ／Ｄ変換器２３３２が設けられている。ＣＰＵ２３３３は、Ｄ／Ａ変換器２３３１の出力をＡ／Ｄ変換器２３３２によって読み取り、出力したデジタル値と読み取ったデジタル値との差が所定の許容範囲にあるかどうか判定する。異常ステータスは、いったんデジタル入力基板２３４に渡され、デジタル入力基板２３４より光信号変換基板、通信路経由でＶＭＥバス通信基板２２１に伝送され、さらにＶＭＥバス経由で制御モジュールのＣＰＵ基板２２２に通知される。ＣＰＵ基板２２２からは操作コンソール１３３，１３４にイベントメッセージが送信される。
【００４７】
デジタル入力基板
図１０に示されるように、デジタル入力基板２３４には二値状態入力のための入力バッファ２３４１が設けられている。この入力のラインには、電圧側と接地側とにそれぞれ短絡用トランジスタ２３４２，２３４３が設けられている。ＣＰＵ２３４４は、入出力デバイスからの入力の周期の合間に、全状態入力を強制的にオンオフする。このタイミングで読み取った強制状態値が強制したとおりになっていなければ異常と判定する。異常ステータスは、デジタル入力基板（自基板、又は別途基板）２３４に渡され、デジタル入力基板２３４より光信号変換基板、通信路経由でＶＭＥバス通信基板２２１に伝送され、さらにＶＭＥバス経由で制御モジュールのＣＰＵ基板２２２に通知される。ＣＰＵ基板２２２からは操作コンソール１３３，１３４にイベントメッセージが送信される。
【００４８】
デジタル出力基板
図１１に示されるように、デジタル出力基板２３５には、二値制御出力のための出力レジスタ２３５１が設けられている。出力レジスタ２３５１の出力はループバックして読み取れるようになっている。ＣＰＵ２３５２は、出力した二値制御出力とループバックして読み取った内容との比較が一致しなければ異常と判定する。異常ステータスは、いったんデジタル入力基板２３４に渡され、デジタル入力基板２３４より光信号変換基板、通信路経由でＶＭＥバス通信基板２２１に伝送され、さらにＶＭＥバス経由で制御モジュールのＣＰＵ基板２２２に通知される。ＣＰＵ基板２２２からは操作コンソール１３３，１３４にイベントメッセージが送信される。
【００４９】
なお、図７〜図１１において、各入出力基板の異常ステータスは、いったんデジタル入力基板２３４に渡されるが、この異常ステータスは自己診断結果として受信チェック結果と共に選択信号となり、出力インターフェース基板に対して出力される。このように、自己診断結果はインターフェース部２４０及び制御盤１２０のそれぞれで利用されることになる。また、各入出力基板において自己診断は入出力の周期の合間に行われるので、自己診断を行ったことによる入出力時間の遅れは生じない。
【００５０】
ＶＭＥバス通信基板（受信時間監視）
図１２に示されるように、ＶＭＥバス通信基板２２１には受信オーバータイム監視回路２２１３が設けられている。受信オーバータイム監視回路２２１３は、機器側からの伝送周期２０ｍｓｅｃに対し２００ｍｓｅｃの期限を設定し、この期限内に受信がなければデュアルポートメモリ２２１４に異常ステータスを立ち上げ、この異常ステータスを同一ＶＭＥラック中のＣＰＵ基板２２２が読み取りＤＯ基板２２４に出力する。ＤＯ基板２２４は、制御盤正面扉の通信異常ランプ１２１２を点灯させることもある。また、ＣＰＵ基板２２２からは操作コンソール１３３，１４４にアラームメッセージが送信される。
【００５１】
光信号変換基板（受信時間監視）
図１３に示されるように、光信号変換基板２１１，２３１には受信オーバータイム監視回路２００１，２００２が設けられている。受信オーバータイム監視回路は、電気信号側と光信号とにそれぞれ設けられている。予めジャンパ端子アレイ２００３，２００４のジャンパによって期限が設定されている。一度受信があってからこの期限内に次の受信がなければ異常ステータスを立ち上げ、この異常ステータスを制御モジュール２２０中のデジタル入力基板又は拠点部２３０中のデジタル入力基板に渡す。ＣＰＵ基板はデジタル入力基板の入力を読み取って、操作コンソールにイベントメッセージを送信する。
【００５２】
デジタル出力基板（受信時間監視）
図１４に示されるように、デジタル出力基板２３５には伝送異常検出ロジック２３５３が組み込まれている。伝送異常検出ロジック２３５３は、３個の制御モジュールからの出力信号について、それぞれパラメータ設定された期限を有し、この期限内に次の受信がなければ、その制御モジュールを伝送異常とし、１つ以上の制御モジュールが伝送異常ならばＬＥＤを点灯、２つ以上の制御モジュールが伝送異常ならば異常ステータスを出す。異常ステータスは、いったんデジタル入力基板２３４に渡され、デジタル入力基板２３４より光信号変換基板、通信路経由でＶＭＥバス通信基板２２１に伝送され、さらにＶＭＥバス経由で制御モジュールのＣＰＵ基板２２２に通知される。ＣＰＵ基板２２２からは操作コンソールにイベントメッセージが送信される。制御モジュールが単一の場合は、その制御モジュールが伝送異常ならば直ちに異常ステータスを出す。
【００５３】
アナログ入力基板（アナログ入力自己較正）
図８において既に説明したように、アナログ入力基板２３２のＡ／Ｄ変換器２３２１はラダー抵抗回路２３２２による複数の基準レベル（基準電圧、１０，８，６，４，２ｖ）が読み取れるようになっている。これらの基準レベルのＡ／Ｄ変換値を用いてアナログ入力の自己較正を行う。このためには、予め（例えばアナログ入力基板を制作した時点で）ラダー抵抗回路２３２２による基準電圧を計測器により厳密に測定し、その厳密測定値に対する理想的なＡ／Ｄ変換値を計算して電気的消去可能な読み出し専用メモリ（ＥＥＰＲＯＭ、図示せず）に書き込んでおく。ＣＰＵ２３２４は、上記厳密測定値に対する理想的なＡ／Ｄ変換値により折れ線データを作成し、入出力デバイスからのアナログ入力のＡ／Ｄ変換値を折れ線データに当てはめ、補正する。
【００５４】
アナログ出力基板（アナログ出力自己較正）
前記アナログ入力基板の自己較正と同様に複数点のデータによる折れ線近似を用いる。このために、図９に示したアナログ出力基板２３３において、Ｄ／Ａ変換器２３３１に対しデジタル値を最小分解能きざみで最小値から最大値まで増加させて出力し、それぞれの値ごとにループバックテスト用のＡ／Ｄ変換器２３３２で読み取り、これを予め求めてある係数により出力電流に換算し、出力電流が複数の値、例えば４，８，１２，１６，２０ｍＡになるときの各出力デジタル値を較正値としてＥＥＰＲＯＭに書き込んでおく。この複数の較正値は、実際に入出力デバイスへ出力したいアナログ値を得るために必要なデジタル値を求める折れ線データを形成する。ＣＰＵ２３３４は、出力したいデジタル値を上記折れ線データに当てはめて補正し、補正されたデジタル値をＤ／Ａ変換器２３３１に出力する。
【００５５】
次に、単一／多重選択について説明する。
【００５６】
図１５〜図１８に単一／多重選択の各種形態を示す。まず、図１５のものは、３個の制御モジュール（ＧＣＵ−１，ＧＣＵ−２，ＧＣＵ−３）と単一の制御モジュール（ＤＡＵ）との計４つの制御モジュール２２０を使用している。拠点部２３０のアナログ出力基板２３３及びデジタル出力基板２３５には、制御モジュールに対応する４つの受信部３１０が設けられ、各制御モジュール２２０から受信部３１０へ出力信号のデータが送信されるようになっている。各受信部３１０は、各々ＣＲＣチェック部３１１、タイムアウト監視部３１２、受信メモリ３１３を備えている。受信メモリ３１３の取り出し側には、ボーティングスイッチ３２１、単一／多重選択スイッチ３２２が設けられている。拠点部２３０から各制御モジュール２２０に対しては入力信号等からなるステータスが同報通信により送信されるようになっている。ボーティングスイッチ３２１は今までに述べたように決定規則に従って択一採用する機能を素子として表現したものである。各制御モジュールは、各々タイムアウト監視部４１１、複数チャネルのメモリ４１２を備えている。これによると、３個の制御モジュール（ＧＣＵ−１，ＧＣＵ−２，ＧＣＵ−３）からの三重系出力は拠点部２３０のボーティングスイッチ３２１においてチャネルごとに択一された後、単一／多重選択スイッチ３２２に渡される。他方、一重系出力はそのまま単一／多重選択スイッチ３２２に渡される。三重系か一重系かの選択は単一／多重選択スイッチ３２２においてチャネルごとに行われる。このようにして選ばれた出力がアナログ出力インタフェース基板（ＡＯ）２４２、デジタル出力インタフェース基板（ＤＯ）２４４に出力される。
【００５７】
図１６のものは、単一の制御モジュール（ＤＡＵ）からの出力信号が使用されず、代わりに３つの制御モジュール（ＧＣＵ−１，ＧＣＵ−２，ＧＣＵ−３）からの出力信号のうちのひとつが一重系出力に使用される。従って、単一の制御モジュール（ＤＡＵ）用の受信メモリも使用されず、三重系出力用の受信メモリ３１３の取り出し側のひとつが単一／多重選択スイッチ３２２に接続されている。拠点部２３０から各制御モジュール２２０に対しては入力信号等からなるステータスが同報通信により送信される。
【００５８】
図１７のものは、単一の制御モジュール（ＤＡＵ）からの出力信号のみが使用される。従って、三重系出力用のメモリ（斜線付きの部分）が使用されない。単一／多重選択スイッチ３２２は固定である。制御モジュール（ＤＡＵ）からの一重系出力は、そのままアナログ出力インタフェース基板（ＡＯ）２４２、デジタル出力インタフェース基板（ＤＯ）２４４に出力される。拠点部２３０から各制御モジュール２２０に対しては入力信号等からなるステータスが同報通信により送信される。
【００５９】
図１８のものは、一重系出力を２系統使用するものである。それぞれ単一の制御モジュール（ＤＡＵ，ＧＣＵ）が設けられ、拠点部２３０には対応する２つの受信部３１０が設けられる。両一重系の選択は選択スイッチ３２２においてチャネルごとに行われる。拠点部２３０から各制御モジュール２２０に対しては入力信号等からなるステータスが同報通信により送信される。
【００６０】
図１５〜図１８の各種形態は任意に選択できる。このようにして多重化は、入出力の重要度に鑑み多様に設定することができる。
【００６１】
【発明の効果】
本発明は次の如き優れた効果を発揮する。
【００６２】
（１）多重化された制御系に対し通信路は二系統でよいので、通信路のコストを低減することができる。
【００６３】
（２）制御盤側で受信チェックや自己診断の結果を用いて入力信号を択一するようにしたので、フォールトトレラント性を確保することができる。
【００６４】
（３）機器側で受信チェックや自己診断の結果を用いて出力信号を択一するようにしたので、フォールトトレラント性を確保することができる。
【００６５】
（４）個々の入出力基板でＣＰＵと入出力素子について自己診断を行うようにしたので、的確に異常を検出できると共に、その自己診断結果により択一される入出力信号の信頼性を高めることができる。
【００６６】
（５）複数段階の基準レベルによりアナログ入力の自己較正及び自己診断を行うので、精密な測定値が得られ、かつその測定値の信頼性は高い。
【００６７】
（６）受信の時間監視とデータの冗長検査とにより受信チェックを行うので、通信の信頼性を高めることができる。
【００６８】
（７）単一か多重かの選択ができるので、入出力信号の重要度に応じた任意の多重化が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すガスタービン発電プラントの構成図である。
【図２】図１のプラントにおけるフレキシブル高速多重化リモート入出力システムの基本構成図である。
【図３】本発明の三重化制御装置と拠点との間の入出力信号の流れを示す図である。
【図４】本発明の二重化通信による入力信号の流れを示す図である。
【図５】本発明の二重化通信による出力信号の流れを示す図である。
【図６】本発明のＶＭＥバス通信基板におけるＣＰＵ動作確認のための回路構成図である。
【図７】本発明の各入出力基板におけるＣＰＵ動作確認のための回路構成図である。
【図８】本発明のアナログ入力基板における基準レベルのＡ／Ｄ変換入力のための回路構成図である。
【図９】本発明のアナログ出力基板におけるループバックテストのための回路構成図である。
【図１０】本発明のデジタル入力基板における強制状態値入力のための回路構成図である。
【図１１】本発明のデジタル出力基板におけるループバックテストのための回路構成図である。
【図１２】本発明のＶＭＥバス通信基板における受信時間監視のための回路構成図である。
【図１３】本発明の光信号変換基板における受信時間監視のための回路構成図である。
【図１４】本発明のデジタル出力基板における受信時間監視のための回路構成図である。
【図１５】本発明の単一／多重選択の一形態による入出力信号の流れを示す図である。
【図１６】本発明の単一／多重選択の一形態による入出力信号の流れを示す図である。
【図１７】本発明の単一／多重選択の一形態による入出力信号の流れを示す図である。
【図１８】本発明の単一／多重選択の一形態による入出力信号の流れを示す図である。
【符号の説明】
１１０  機器側（プラント系）
１２０  制御盤側（制御系）
１４０  通信路
２１０  結合部
２２０  制御モジュール
２３０  拠点部
２４０  インターフェース部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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