(57)【特許請求の範囲】
【請求項１】
選択信号に対応して活性化される複数の選択線と、
前記複数の選択線に交差して配置された読み出し線と、
前記複数の選択線と前記読み出し線の交差箇所に選択的に配置され、活性化された該選択線によってオン状態となる絶縁ゲート型トランジスタで構成された複数のメモリセルと、
前記複数の選択線に交差して配置された基準読み出し線と、
前記複数の選択線と前記基準読み出し線の各交差箇所に配置され、活性化された該選択線によってオン状態となる絶縁ゲート型トランジスタで構成された複数の基準メモリセルと、
前記読み出し線と前記基準読み出し線の電位差に基づいて、前記選択信号で指定された選択線と該読み出し線の交差箇所のメモリセルの状態を判定するセンスアンプと、
前記読み出し線及び前記基準読み出し線に接続されて前記選択線で指定されていないメモリセルに流れる第１のオフリーク電流に対応する補正電流を生成して該読み出し線及び該基準読み出し線に供給する補正電流供給手段とを、
備えたことを特徴とする読み出し専用メモリ。
【請求項２】
前記補正電流供給手段は、
並列接続されてオフ状態に設定された前記選択線と同数の補正用絶縁ゲート型トランジスタと、
前記補正用絶縁ゲート型トランジスタに流れる第２のオフリーク電流を供給する第１の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第１の補正電流を前記読み出し線に供給する第２の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第２の補正電流を前記基準読み出し線に供給する第３の絶縁ゲート型トランジスタとを、
有することを特徴とする請求項１記載の読み出し専用メモリ。
【請求項３】
前記読み出し線は、
前記複数の選択線に交差して配置されてカラム選択信号でいずれか１つが選択される複数のカラム線と、
前記カラム選択信号で選択されたカラム線を前記センスアンプに接続するビット線とを有し、
前記補正電流供給手段は、
並列接続されてオフ状態に設定された前記選択線と同数の補正用絶縁ゲート型トランジスタと、
前記補正用絶縁ゲート型トランジスタに流れる第２のオフリーク電流を供給する第１の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第１の補正電流を前記複数のカラム線に供給する複数の第２の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第２の補正電流を前記基準読み出し線に供給する第３の絶縁ゲート型トランジスタとを、
有することを特徴とする請求項１記載の読み出し専用メモリ。
【請求項４】
前記補正電流供給手段は、
並列接続されてオフ状態に設定された前記選択線と同数の第１の補正用絶縁ゲート型トランジスタと、
前記第１の補正用絶縁ゲート型トランジスタに流れる第２のオフリーク電流を供給する第１の絶縁ゲート型トランジスタと、
前記第１の絶縁ゲート型トランジスタに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第１の補正電流を前記読み出し線に供給する第２の絶縁ゲート型トランジスタと、
並列接続されてオフ状態に設定された前記選択線と同数の第２の補正用絶縁ゲート型トランジスタと、
前記第２の補正用絶縁ゲート型トランジスタに流れる第３のオフリーク電流を供給する第３の絶縁ゲート型トランジスタと、
前記第３の絶縁ゲート型トランジスタに対して電流ミラー回路を構成し、前記第３のオフリーク電流に対応して第２の補正電流を前記基準読み出し線に供給する第４の絶縁ゲート型トランジスタとを、
有することを特徴とする請求項１記載の読み出し専用メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、読み出し専用メモリ（以下、「ＲＯＭ」という）、特に大容量ＲＯＭにおける読み出し誤り防止技術に関するものである。
【０００２】
【従来の技術】
図２は、従来のＲＯＭの概略の構成図である。
このＲＯＭは、カラム線ＣＬｉ（但し、ｉ＝１〜ｍ）と、これらに直交して配置されたワード線ＷＬｊ（但し、ｊ＝１〜ｎ）を有している。カラム線ＣＬｉとワード線ＷＬｊの交差箇所には、Ｎチャネル絶縁ゲート型トランジスタ（以下、絶縁ゲート型トランジスタを「ＭＯＳ」、ＮチャネルＭＯＳを「ＮＭＯＳ」という）で構成されたメモリセル１ｉ，ｊが選択的に配置され、このメモリセル１ｉ，ｊのドレインがカラム線ＣＬｉに、ゲートがワード線ＷＬｊに接続されている。また、各メモリセル１ｉ，ｊのソースは、配線パターンを介して接地電位ＧＮＤに接続されている。
【０００３】
各カラム線ＣＬｉは、それぞれＰチャネルＭＯＳ（以下、「ＰＭＯＳ」という）２ｉを介してビット線ＢＬに共通接続されている。各ＰＭＯＳ２ｉのゲートには、いずれか１つのＰＭＯＳ２ｉを選択してオン状態とするための選択信号ＳＬｉが与えられるようになっている。更に、各カラム線ＣＬｉは、プリチャージ信号ＰＲで共通制御されるＰＭＯＳ３ｉを介して電源電位ＶＣＣに接続されるようになっている。ビット線ＢＬは、常にオン状態に設定されたＰＭＯＳ４を介して電源電位ＶＣＣに接続されている。
【０００４】
このＲＯＭは、ワード線ＷＬｊに直交して配置された基準カラム線ＣＬｒを有している。基準カラム線ＣＬｒと各ワード線ＷＬｊの各交差箇所には、ＮＭＯＳで構成された基準メモリセル５ｊが配置され、この基準メモリセル５ｊのドレインが基準カラム線ＣＬｒに、ゲートがワード線ＷＬｊに接続されている。また、各基準メモリセル５ｊのソースは、接地電位ＧＮＤに接続されている。基準カラム線ＣＬｒは、選択信号ＳＬｒで制御されるＰＭＯＳ６を介して基準ビット線ＢＬｒに接続されると共に、プリチャージ信号ＰＲで制御されるＰＭＯＳ７を介して電源電位ＶＣＣに接続されるようになっている。基準ビット線ＢＬｒは、常にオン状態に設定されたＰＭＯＳ８を介して電源電位ＶＣＣに接続されている。
【０００５】
ビット線ＢＬと基準ビット線ＢＬｒはセンスアンプ９に接続されている。センスアンプ９は、ビット線ＢＬと基準ビット線ＢＬｒの電位差を増幅して、選択されたメモリセル１ｉ，ｊの状態を出力信号Ｑとして出力するものである。
このＲＯＭでは、各メモリセル１ｉ，ｊは、製造時に論理値“０”または“１”のいずれかに設定される。例えばコンタクトＲＯＭでは、メモリセル１ｉ，ｊのソースと接地電位ＧＮＤ間の配線パターンをコンタクト層で接続して“１”を設定し、コンタクト層を形成せずにソースと接地電位ＧＮＤ間を切断して“０”を設定している。従って、選択されたメモリセル１ｉ，ｊが“１”であれば、このメモリセル１ｉ，ｊはオン状態となって電流が流れ、“０”であれば電流は流れない。一方、基準メモリセル５ｊは、すべて“１”に設定されている。
【０００６】
次に動作を説明する。
このＲＯＭでは、例えばメモリセル１１，１が“０”に、メモリセル１１，２〜１１，ｎが“１”に設定されているとする。
ここで、選択信号ＳＬ１，ＳＬｒにレベル“Ｌ”が与えられてカラム線ＣＬ１と基準カラム線ＣＬｒが選択され、ワード線ＷＬ１が選択されてレベル“Ｈ”が与えられると、メモリセル１１，１がビット線ＢＬに、基準メモリセル５１が基準ビット線ＢＬｒに、それぞれ読み出される。メモリセル１１，１は“０”に設定されているので、このメモリセル１１，１に電流は流れない。また、カラム線ＣＬ１と接地電位ＧＮＤ間に並列接続されたメモリセル１１，２〜１１，ｎは、選択されていないのでオフ状態となり、ビット線ＢＬの電位はほぼ電源電位ＶＣＣとなる。
【０００７】
一方、基準メモリセル５１〜５ｎはすべて“１”に設定されているので、ワード線ＷＬ１で選択された基準メモリセル５１がオン状態となり、選択されていない基準メモリセル５２〜５ｎはオフ状態となる。従って、基準ビット線ＢＬｒの電位は、電源電位ＶＣＣをＰＭＯＳ８，６と基準メモリセル５１のオン抵抗で分圧した電位にほぼ等しくなる。ビット線ＢＬと基準ビット線ＢＬｒの電位差は、センスアンプ９で増幅される。この場合、ビット線ＢＬの電位が基準ビット線ＢＬｒの電位よりも高いので、選択されたメモリセル１１，１の内容は“０”と判定され、センスアンプ９から“Ｌ”の出力信号Ｑが出力される。
【０００８】
次に、ワード線ＷＬ２が選択されて“Ｈ”が与えられると、メモリセル１１，２がビット線ＢＬに、基準メモリセル５２が基準ビット線ＢＬｒに、それぞれ読み出される。メモリセル１１，２は“１”に設定されているので、このメモリセル１１，２はオン状態となる。また、カラム線ＣＬ１と接地電位ＧＮＤ間に並列接続された他のメモリセル１１，３〜１１，ｎは、選択されていないのでいずれもオフ状態となる。これにより、ビット線ＢＬの電位は、電源電位ＶＣＣをＰＭＯＳ４，２１とメモリセル１１，２のオン抵抗で分圧した電位にほぼ等しくなる。
【０００９】
一方、基準ビット線ＢＬｒの電位は、電源電位ＶＣＣをＰＭＯＳ８，６と基準メモリセル５２のオン抵抗で分圧した電位にほぼ等しい。この場合、ビット線ＢＬと基準ビット線ＢＬｒの電位はほぼ等しくなるので、選択されたメモリセル１１，１の内容は、センスアンプ９によって“１”と判定され、“Ｈ”の出力信号Ｑが出力される。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来のＲＯＭでは、次のような課題があった。
カラム線ＣＬｉと接地電位ＧＮＤ間には、複数のメモリセル１ｉ，１〜１ｉ，ｎが並列に接続されている。そして、読み出し時には、ワード線ＷＬｊで選択された１つのメモリセル１ｉ，ｊのみがオン状態となり、他のメモリセルはオフ状態となる。各メモリセル１ｉ，ｊはＮＭＯＳで構成されているので、オフ状態のオフ抵抗は、オン状態のオン抵抗に比べて極めて高いが、完全に非導通の状態にしてオフ状態のリーク電流（これを、「オフリーク電流」という）をなくすことはできない。
【００１１】
このため、並列接続されるメモリセル１ｉ，１〜１ｉ，ｎの数が多い（例えば、１０２４個）と、これらのメモリセルに流れるオフリーク電流の合計が、オン状態のメモリセルに流れる電流に匹敵するような値となり、センスアンプ９での電位差の判定が困難になるという課題があった。特に、微細化構造の大容量ＲＯＭでは、低電圧化によってオフ抵抗とオン抵抗の比率が小さくなるので、適切なＲＯＭを設計することができないという課題もあった。
【００１２】
本発明は、選択されないメモリセルのオフリーク電流の影響を排除することによって前記従来技術が持っていた課題を解決し、大容量であっても読み出し誤りが発生しないＲＯＭを提供するものである。
【００１３】
【課題を解決するための手段】
前記課題を解決するために、本発明の内の第１の発明は、ＲＯＭにおいて、選択信号に対応して活性化される複数の選択線と、前記複数の選択線に交差して配置された読み出し線と、前記複数の選択線と前記読み出し線の交差箇所に選択的に配置され、活性化された該選択線によってオン状態となるＭＯＳで構成された複数のメモリセルと、前記複数の選択線に交差して配置された基準読み出し線と、前記複数の選択線と前記基準読み出し線の各交差箇所に配置され、活性化された該選択線によってオン状態となるＭＯＳで構成された複数の基準メモリセルと、前記読み出し線と前記基準読み出し線の電位差に基づいて、前記選択信号で指定された選択線と該読み出し線の交差箇所のメモリセルの状態を判定するセンスアンプと、前記読み出し線及び前記基準読み出し線に接続されて前記選択線で指定されていないメモリセルに流れる第１のオフリーク電流に対応する補正電流を生成して該読み出し線及び該基準読み出し線に供給する補正電流供給手段とを備えている。
【００１４】
第１の発明によれば、以上のようにＲＯＭを構成したので、次のような作用が行われる。
選択信号によって１つの選択線が活性化されると、この選択線にメモリセルが接続されていれば、そのメモリセルがオン状態となり、読み出し線にオン電流が流れる。更に読み出し線には、選択されていないメモリセルのオフリーク電流も重畳して流れる。同様に、基準読み出し線には、選択された基準メモリセルのオン電流と選択されていない基準メモリセルのオフリーク電流が重畳して流れる。一方、補正電流供給手段では、オフリーク電流に対応する補正電流が生成され、読み出し線及び基準読み出し線に供給される。これにより、読み出し線及び基準読み出し線に流れるオフリーク電流の影響が排除され、選択されたメモリセルの状態がセンスアンプによって誤り無く読み出される。
【００１５】
第２の発明では、第１の発明のＲＯＭにおける補正電流供給手段は、並列接続されてオフ状態に設定された前記選択線と同数の補正用ＭＯＳと、前記補正用ＭＯＳに流れる第２のオフリーク電流を供給する第１のＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第１の補正電流を前記読み出し線に供給する第２のＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第２の補正電流を前記基準読み出し線に供給する第３のＭＯＳとを有している。
【００１６】
第２の発明によれば、補正電流供給手段において次のような作用が行われる。選択線と同数の並列接続された補正用ＭＯＳに流れる第２のオフリーク電流が第１のＭＯＳから供給される。これにより、第１のＭＯＳに対して電流ミラー回路を構成する第２のＭＯＳに第１の補正電流が流れ、これが読み出し線に供給される。同様に、第１のＭＯＳに対して電流ミラー回路を構成する第３のＭＯＳに第２の補正電流が流れ、これが基準読み出し線に供給される。
【００１７】
第３の発明は、第１の発明において、読み出し線は、前記複数の選択線に交差して配置されてカラム選択信号でいずれか１つが選択される複数のカラム線と、前記カラム選択信号で選択されたカラム線を前記センスアンプに接続するビット線とを有している。また、前記補正電流供給手段は、並列接続されてオフ状態に設定された前記選択線と同数の補正用ＭＯＳと、前記補正用ＭＯＳに流れる第２のオフリーク電流を供給する第１のＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第１の補正電流を前記複数のカラム線に供給する複数の第２のＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第２の補正電流を前記基準読み出し線に供給する第３のＭＯＳとを有している。
【００１８】
第３の発明によれば、次のような作用が行われる。
選択線と同数の並列接続された補正用ＭＯＳに流れる第２のオフリーク電流が第１のＭＯＳから供給される。これにより、第１のＭＯＳに対して電流ミラー回路を構成する複数の第２のＭＯＳにそれぞれ第１の補正電流が流れ、これらの第１の補正電流が、対応するカラム線に供給される。また、第１のＭＯＳに対して電流ミラー回路を構成する第３のＭＯＳに第２の補正電流が流れ、これが基準読み出し線に供給される。カラム選択信号で選択されたカラム線は、ビット線を介してセンスアンプに接続され、基準読み出し線の電位と比較されて選択されたメモリセルの状態が読み出される。
【００１９】
第４の発明では、第１の発明における補正電流供給手段は、並列接続されてオフ状態に設定された前記選択線と同数の第１の補正用ＭＯＳと、前記第１の補正用ＭＯＳに流れる第２のオフリーク電流を供給する第１のＭＯＳと、前記第１のＭＯＳに対して電流ミラー回路を構成し、前記第２のオフリーク電流に対応して第１の補正電流を前記読み出し線に供給する第２のＭＯＳとを有している。更にこの補正電流供給手段は、並列接続されてオフ状態に設定された前記選択線と同数の第２の補正用ＭＯＳと、前記第２の補正用ＭＯＳに流れる第３のオフリーク電流を供給する第３のＭＯＳと、前記第３のＭＯＳに対して電流ミラー回路を構成し、前記第３のオフリーク電流に対応して第２の補正電流を前記基準読み出し線に供給する第４のＭＯＳとを有している。
【００２０】
第４の発明によれば、補正電流供給手段において次のような作用が行われる。選択線と同数の並列接続された第１の補正用ＭＯＳに流れる第２のオフリーク電流が第１のＭＯＳから供給される。これにより、第１のＭＯＳに対して電流ミラー回路を構成する第２のＭＯＳに第１の補正電流が流れ、これが読み出し線に供給される。また、選択線と同数の並列接続された第２の補正用ＭＯＳに流れる第３のオフリーク電流が第３のＭＯＳから供給される。これにより、第３のＭＯＳに対して電流ミラー回路を構成する第４のＭＯＳに第２の補正電流が流れ、これが基準読み出し線に供給される。
【００２１】
【発明の実施の形態】
第１の実施形態
図１は、本発明の第１の実施形態を示すＲＯＭの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＲＯＭは、図２のＲＯＭと同様に、並列に配置された複数の読み出し線（例えば、カラム線）ＣＬｉ（但し、ｉ＝１〜ｍ）と、これらに直交して配置された複数の選択線（例えば、ワード線）ＷＬｊ（但し、ｊ＝１〜ｎ）を有している。カラム線ＣＬｉとワード線ＷＬｊの交差箇所には、ＮＭＯＳで構成されたメモリセル１ｉ，ｊが選択的に配置され、このメモリセル１ｉ，ｊのドレインがカラム線ＣＬｉに、ゲートがワード線ＷＬｊに接続されている。また、各メモリセル１ｉ，ｊのソースは、配線パターンを介して共通電位（例えば、接地電位）ＧＮＤに接続されるようになっている。
【００２２】
各メモリセル１ｉ，ｊは、製造時に選択的に配置することにより、論理値“０”または“１”のいずれかに予め設定されている。例えば、コンタクトＲＯＭでは、メモリセル１ｉ，ｊのソースと接地電位ＧＮＤ間の配線パターンを、コンタクト層で接続することにより“１”を設定し、コンタクト層を形成せずにソースと接地電位ＧＮＤ間を切断して（即ち、電気的に切り離して）“０”を設定している。また、アクティブＲＯＭでは、“１”に対応するメモリセル１ｉ，ｊのみを形成し、“０”に対応するメモリセル１ｉ，ｊのパターンは初めから形成しないようにしている。従って、選択されたメモリセル１ｉ，ｊが“１”であれば、このメモリセル１ｉ，ｊはオン状態となって電流が流れ、“０”であれば電流は流れない。
【００２３】
各カラム線ＣＬｉは、それぞれＰＭＯＳ２ｉを介してビット線ＢＬに共通接続されている。各ＰＭＯＳ２ｉのゲートには、カラム選択信号（例えば、選択信号）ＳＬｉが与えられ、この選択信号ＳＬｉによりいずれか１つのＰＭＯＳ２ｉが選択されて、オン状態となるように構成されている。更に、各カラム線ＣＬｉは、それぞれプリチャージ信号ＰＲで共通に制御されるＰＭＯＳ３ｉを介して電源電位ＶＣＣに接続されている。ビット線ＢＬは、常にオン状態に設定されたＰＭＯＳ４を介して電源電位ＶＣＣに接続されている。
【００２４】
更に、このＲＯＭは、ワード線ＷＬｊに直交して配置された基準読み出し線（例えば、基準カラム線）ＣＬｒを有している。基準カラム線ＣＬｒと各ワード線ＷＬｊの各交差箇所には、ＭＯＳで構成された基準メモリセル５ｊが配置され、この基準メモリセル５ｊのドレインが基準カラム線ＣＬＲに、ゲートがワード線ＷＬｊに、それぞれ接続されている。各基準メモリセル５ｊのソースは、接地電位ＧＮＤに接続されている。従って、基準メモリセル５ｊは、すべて“１”に設定されている。
【００２５】
基準カラム線ＣＬｒは、選択信号ＳＬｒで制御されるＰＭＯＳ６を介して基準ビット線ＢＬｒに接続されると共に、プリチャージ信号ＰＲで制御されるＰＭＯＳ７を介して電源電位ＶＣＣに接続されている。基準ビット線ＢＬｒは、常にオン状態に設定されたＰＭＯＳ８を介して電源電位ＶＣＣに接続されている。
ビット線ＢＬと基準ビット線ＢＬｒは、センスアンプ９に接続されている。センスアンプ９は、ビット線ＢＬと基準ビット線ＢＬｒの電位差を増幅し、ワード線ＷＬｊ及び選択信号ＳＬｉで選択されたメモリセル１ｉ，ｊの状態を判定して出力信号Ｑを出力するものである。
【００２６】
更に、このＲＯＭは、補正電流供給手段（例えば、補正電流生成部１０、及びＰＭＯＳ１６１〜１６ｍ，１７）を備えている。
補正電流生成部１０は補正用カラム線ＣＬｃを有しており、この補正用カラム線ＣＬｃと接地電位ＧＮＤ間に、メモリセル１ｉ，ｊと同様のｎ個のＮＭＯＳ１１ｊが並列に接続されている。ＮＭＯＳ１１ｊのゲートはすべて接地電位ＧＮＤに接続され、これらのＮＭＯＳ１１ｊはオフ状態に設定されている。
【００２７】
補正用カラム線ＣＬｃは、選択信号ＳＬｒで制御されるＰＭＯＳ１２、及び常にオン状態に設定されたＰＭＯＳ１３を介して、電源電位ＶＣＣに接続されている。更に、補正用カラム線ＣＬｃは、プリチャージ信号ＰＲで制御されるＰＭＯＳ１４を介して電源電位ＶＣＣに接続されている。補正用カラム線ＣＬｃには、ＰＭＯＳ１５のゲート及びドレインが接続され、このＰＭＯＳ１５のソースが電源電位ＶＣＣに接続されている。
【００２８】
一方、各カラム線ＣＬｉには、それぞれＰＭＯＳ１６ｉのドレインが接続され、これらのＰＭＯＳ１６ｉのソースが電源電位ＶＣＣに接続されている。また、各ＰＭＯＳ１６ｉのゲートは、補正用カラム線ＣＬｃに共通接続されている。各ＰＭＯＳ１６ｉは、ＰＭＯＳ１５に対する電流ミラー回路を構成するもので、カラム線ＣＬｉに接続されたメモリセル１ｉ，１〜１ｉ，ｎの数に対応したディメンジョンを有している。同様に、基準カラム線ＣＬｒには、ＰＭＯＳ１７のドレインが接続され、このＰＭＯＳ１７のソースは電源電位ＶＣＣに、ゲートが補正用カラム線ＣＬｃにそれぞれ接続され、ＰＭＯＳ１５に対する電流ミラー回路が構成されている。
【００２９】
次に、動作を説明する。
このＲＯＭでは、例えばメモリセル１１，１が“０”に、メモリセル１１，２〜１１，ｎが“１”に設定されているとする。
まず、プリチャージ信号ＰＲによって各ＰＭＯＳ３１〜３ｎ，７，１４がオンとなり、カラム線ＣＬ１〜ＣＬｎ，ＣＬｒ，ＣＬｃがプリチャージされる。
その後、プリチャージ信号ＰＲが停止され、選択信号ＳＬ１，ＳＬｒに“Ｌ”が与えられてカラム線ＣＬ１と基準カラム線ＣＬｒが選択されると共に、ワード線ＷＬ１が選択されて“Ｈ”が与えられると、メモリセル１１，１がビット線ＢＬに、基準メモリセル５１が基準ビット線ＢＬｒに、それぞれ読み出される。
【００３０】
メモリセル１１，１は“０”に設定されているので、このメモリセル１１，１に電流は流れない。また、カラム線ＣＬ１と接地電位ＧＮＤ間に並列接続されたメモリセル１１，２〜１１，ｎは、選択されていないのでいずれもオフ状態となる。ここで、メモリセル１１，２〜１１，ｎに流れる１セル当たりのオフリーク電流をＩｏｆｆとすると、カラム線ＣＬ１に流れる合計電流は（ｎ−１）Ｉｏｆｆとなる。
【００３１】
また、基準メモリセル５１〜５ｎはすべて“１”に設定されているので、ワード線ＷＬ１で選択された基準メモリセル５１がオン状態となり、選択されていない基準メモリセル５２〜５ｎはオフ状態となる。ここで、オン状態のメモリセル５１に流れるオン電流をＩｏｎとすると、基準カラム線ＣＬｒに流れる電流は、Ｉｏｎ＋（ｎ−１）Ｉｏｆｆとなる。更に、補正電流生成部１０では、ＮＭＯＳ１１１〜１１ｎが常時オフ状態となっているので、補正用カラム線ＣＬｃに流れる補正電流はｎＩｏｆｆである。補正電流はＰＭＯＳ１５，１３から供給されるが、このＰＭＯＳ１５によってその内の（ｎ−１）／ｎが供給されるように設定すると、ＰＭＯＳ１５に流れる電流は（ｎ−１）Ｉｏｆｆとなる。
【００３２】
ここで、ＰＭＯＳ１６１，１７は、ＰＭＯＳ１５に対する電流ミラー回路を形成しているので、これらのＰＭＯＳ１６１，１７，１５のゲート幅及びゲート長のディメンジョンが等しければ、ＰＭＯＳ１６１，１７には、ＰＭＯＳ１５と同じ電流が流れる。これにより、カラム線ＣＬ１に流れる電流は、すべてＰＭＯＳ１６１から供給されてＰＭＯＳ４からは供給されない。また、基準カラム線ＣＬｒに流れる電流の内、（ｎ−１）ＩｏｆｆがＰＭＯＳ１７から供給され、ＰＭＯＳ８から供給される電流はＩｏｎとなる。
【００３３】
ビット線ＢＬと基準ビット線ＢＬｒの電位差は、センスアンプ９で増幅される。この場合、ビット線ＢＬの電位はほぼ電源電位ＶＣＣに等しく、基準ビット線ＢＬｒの電位はＰＭＯＳ８を流れるオン電流Ｉｏｎで低下するので、選択されたメモリセル１１，１の状態は“０”と判定される。この結果、センスアンプ９から例えば“Ｌ”の出力信号Ｑが出力される。
【００３４】
次に、ワード線ＷＬ２が選択されて“Ｈ”が与えられると、メモリセル１１，２がビット線ＢＬに、基準メモリセル５２が基準ビット線ＢＬｒに、それぞれ読み出される。メモリセル１１，２は“１”に設定されているので、オン状態となる。また、カラム線ＣＬ１と接地電位ＧＮＤ間に並列接続された他のメモリセル１１，３〜１１，ｎは、選択されていないのでいずれもオフ状態となる。これにより、カラム線ＣＬ１に流れる電流は、Ｉｏｎ＋（ｎ−２）Ｉｏｆｆとなる。従って、ＰＭＯＳ４から供給される電流は、Ｉｏｎ−Ｉｏｆｆとなる。一方、基準カラム線ＣＬｒに流れる電流は、ワード線ＷＬ１が選択された時と同じであるので、ＰＭＯＳ８から供給される電流はＩｏｎのみである。
【００３５】
ビット線ＢＬと基準ビット線ＢＬｒの電位差は、センスアンプ９で増幅される。この場合、オフリークが無い状態でビット線ＢＬの電位が基準ビット線ＢＬｒの電位よりも低くなるように設定しておけば、ワード線ＷＬ１を選択したときとは反対に、メモリセル１１，１は“１”と判定され、センスアンプ９から“Ｈ”の出力信号Ｑが出力される。
【００３６】
以上のように、この第１の実施形態のＲＯＭは、メモリセル１ｉ，ｊのオフリーク電流に相当する補正電流を生成する補正電流生成部１０と、この補正電流を各カラム線ＣＬ１〜ＣＬｍ、及び基準カラム線ＣＬｒに供給するＰＭＯＳ１６１〜１６ｍ，１７を設けている。これにより、カラム線ＣＬｉ及び基準カラム線ＣＬｒにおける選択されないメモリセル１ｉ，ｊを流れるオフリーク電流の影響を排除することが可能になり、多数のメモリセルが並列に接続される大容量のＲＯＭにおいても安定した読み出しができるという利点がある。
【００３７】
更に、各ＰＭＯＳ１６ｉは、それぞれカラム線ＣＬｉ対応に設けられているので、このカラム線ＣＬｉに接続されたメモリセル１ｉ，１〜１ｉ，ｎの数に合わせて、ＰＭＯＳ１６ｉのディメンジョンを変えることにより、精度良くオフ電流をキャンセルすることができるという利点がある。
【００３８】
第２の実施形態
図３は、本発明の第２の実施形態を示すＲＯＭの概略の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
このＲＯＭは、図１中の補正電流生成部１０におけるＰＭＯＳ１５に代えて、直列接続されたＰＭＯＳ１５Ａ，１５Ｂを用いた補正電流生成部１０Ａを設けている。そして、ＰＭＯＳ１５Ａのゲートを補正用カラム線ＣＬｃに接続すると共に、ＰＭＯＳ１５Ｂのゲートに選択信号ＳＬｒを与えるようにしている。また、各ＰＭＯＳ１６ｉに代えて直列接続されたＰＭＯＳ１６Ａｉ，１６Ｂｉをそれぞれ設け、これらのＰＭＯＳ１６Ａｉのゲートを補正用カラム線ＣＬｃに共通接続すると共に、ＰＭＯＳ１６Ｂｉのゲートに選択信号ＳＬｉを与えるようにしている。更に、ＰＭＯＳ１７に代えて直列接続されたＰＭＯＳ１７Ａ，１７Ｂを設け、このＰＭＯＳ１７Ａのゲートを補正用カラム線ＣＬｃに接続すると共に、ＰＭＯＳ１７Ｂのゲートに選択信号ＳＬｒを与えるようにしている。その他の構成は、図１と同様である。
【００３９】
図３のＲＯＭでは、補正電流生成部１０ＡのＰＭＯＳ１５Ａに対して電流ミラー回路を構成するように設けられた各ＰＭＯＳ１６Ａｉが、それぞれ直列接続されたＰＭＯＳ１６Ｂｉを介して選択信号ＳＬｉで制御される。これにより、選択されたカラム線ＣＬｉのみに補正電流が供給され、選択されていないカラム線に対する補正電流の供給は停止される。その他の読み出し動作は、図１と同様である。
【００４０】
従って、この第２の実施形態のＲＯＭは、第１の実施形態と同様の利点に加えて、不必要な補正電流を停止することによって消費電力を低減できるという利点がある。
【００４１】
第３の実施形態
図４は、本発明の第３の実施形態を示すＲＯＭの概略の構成図であり、図３中の要素と共通の要素には共通の符号が付されている。
このＲＯＭは、図３中の補正電流生成部１０Ａに代えて、同一構成の補正電流生成部２０，３０を設けている。補正電流生成部２０は、メモリセル１ｉ，ｊに対応した補正用のオフリーク電流を生成するもので、これらのメモリセル１ｉ，ｊと同一のディメンジョンを有するＮＭＯＳ２１１〜２１ｎを、補正用カラム線ＣＬｃ１と接地電位ＧＮＤ間に並列接続した構成となっている。一方、補正電流生成部３０は、基準メモリセル５１〜５ｎに対応した補正用のオフリーク電流を生成するもので、これらの基準メモリセル５１〜５ｎと同一のディメンジョンを有するＮＭＯＳ３１１〜３１ｎを、補正用カラム線ＣＬｃ２と接地電位ＧＮＤ間に並列接続した構成となっている。その他の構成は、図３と同様である。
【００４２】
図４のＲＯＭでは、選択されたカラム線ＣＬｉに対するオフリーク電流の補正が補正電流生成部２０から行われ、基準カラム線ＣＬｒに対するオフリーク電流の補正が補正電流生成部３０から行われる。その他の読み出し動作は、図３と同様である。
【００４３】
従って、この第３の実施形態のＲＯＭは、第２の実施形態のＲＯＭと同様の利点に加えて、メモリセル１ｉ，ｊと基準メモリセル５１〜５ｎのディメンジョンが異なる場合にも、適切な補正電流を供給して精度の高い読み出しができるという利点がある。
【００４４】
第４の実施形態
図５は、本発明の第４の実施形態を示すＲＯＭの概略の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
このＲＯＭは、図２のＲＯＭに補正電流生成部４０、及びＰＭＯＳ４６，４７を追加した構成となっている。
【００４５】
補正電流生成部４０は補正用カラム線ＣＬｃを有しており、この補正用カラム線ＣＬｃと接地電位ＧＮＤ間に、メモリセル１ｉ，ｊと同様のｎ個のＮＭＯＳ４１ｊが並列に接続されている。ＮＭＯＳ４１ｊのゲートは、すべて接地電位ＧＮＤに接続されてオフ状態に設定されている。補正用カラム線ＣＬｃは、選択信号ＳＬｒで制御されるＰＭＯＳ４２、及び常にオン状態に設定されたＰＭＯＳ４３を介して、電源電位ＶＣＣに接続されている。更に、補正用カラム線ＣＬｃは、プリチャージ信号ＰＲで制御されるＰＭＯＳ４４を介して電源電位ＶＣＣに接続されている。また、補正用カラム線ＣＬｃには、ＰＭＯＳ４５のゲート及びドレインが接続され、このＰＭＯＳ１５のソースが電源電位ＶＣＣに接続されている。
【００４６】
一方、ＰＭＯＳ４６は、ドレインがビット線ＢＬに、ソースが電源電位ＶＣＣに、ゲートが補正用カラム線ＣＬｃにそれぞれ接続され、ＰＭＯＳ４５に対する電流ミラー回路を構成している。同様に、ＰＭＯＳ４７は、ドレインが基準カラム線ＣＬｒに、ソースが電源電位ＶＣＣに、ゲートが補正用カラム線ＣＬｃにそれぞれ接続され、ＰＭＯＳ４５に対する電流ミラー回路を構成している。
【００４７】
図５のＲＯＭでは、補正電流生成部４０のＰＭＯＳ４５に対して電流ミラー回路を構成するように設けられたＰＭＯＳ４６，４７によって、それぞれビット線ＢＬ及び基準ビット線ＢＬｒに対する補正電流の供給が行われる。その他の読み出し動作は、図１と同様である。
【００４８】
従って、この第４の実施形態のＲＯＭは、各カラム線ＣＬｉに接続されるメモリセル１ｉ，１〜１ｉ，ｎの数の偏差が小さい場合には、簡単な回路構成で精度良くオフリーク電流の影響を排除することが可能になり、多数のメモリセルが並列に接続される大容量のＲＯＭにおいても安定した読み出しができるという利点がある。
【００４９】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の（ａ）〜（ｆ）のようなものがある。
（ａ）  図３中のＰＭＯＳ１２、図４中のＰＭＯＳ２２，３２、及び図５中のＰＭＯＳ４２等は、ＰＭＯＳ６と同じ選択信号ＳＬｒで制御されるように構成しているが、常時オン状態となるように設定しても良い。このようにすると、補正用カラム線ＣＬｃ，ＣＬｃ１，ＣＬｃ２のレベルが常にある程度低いレベルで安定しているので、ビット線ＢＬ及び基準ビット線ＢＬｒのレベルが上がり易い。従って、オフリーク電流によるカラム線ＣＬ１〜ＣＬｍ、基準カラム線ＣＬｒ、ビット線ＢＬ、及び基準ビット線ＢＬｒのレベル口かを素早くキャンセルすることができる。
【００５０】
（ｂ）  図５中のＰＭＯＳ４５のゲートは、ＰＭＯＳ４２のソース側に接続されているが、このＰＭＯＳ４２のドレイン側に接続するようにしても良い。これによりＰＭＯＳ４５の電流供給能力が高くなり、ＰＭＯＳ４５，４６，４７のディメンジョンを小さくすることができる。
（ｃ）  図５中のＰＭＯＳ４５を削除し、ＰＭＯＳ４６，４７のゲートを補正用カラム線ＣＬｃに接続しても良い。これにより回路が簡素化されると共に、ＰＭＯＳ４６，４７の電流供給能力が高くなり、これらのディメンジョンを更に小さくすることができる。
【００５１】
（ｄ）  図１及び図３中のＰＭＯＳ１５（またはＰＭＯＳ１５Ａ，１５Ｂ）の電流供給能力がＰＭＯＳ１２，１３に比べて極めて大きければ、これらＰＭＯＳ１２，１３を削除することができる。図４中のＰＭＯＳ２２，２３，３２，３３、及び図５中のＰＭＯＳ４３についても同様である。
（ｅ）  図３中のＰＭＯＳ１５Ｂ，１７Ｂ、及び図４中のＰＭＯＳ１７Ｂ，２５Ｂ，３５Ｂは、補正電流の大きさが所定の電流になるように他の回路定数を設定することにより、省略することができる。
【００５２】
（ｆ）  図１中のＰＭＯＳ１６１〜１６ｍ、図３及び図４中のＰＭＯＳ１６Ａ１〜１６Ａｍ、及び図５中のＰＭＯＳ４６は、それぞれ１つのＰＭＯＳで構成しているが、同一サイズのＰＭＯＳを複数個並列に設けた構成とし、各ビット線ＢＬ１〜ＢＬｍに供給すべき補正電流の大きさに応じて、必要な数のＰＭＯＳを接続するようにしても良い。これにより、各ビット線ＢＬ１〜ＢＬｍに供給する補正電流の開きが大きい場合にも、配線パターン等のディメンジョンを変更すること無く、柔軟に対応することができる。
【００５３】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、読み出し線及び基準読み出し線に接続されて選択されていないメモリセルに流れるオフリーク電流に対応する補正電流を生成し、これらの読み出し線及び基準読み出し線に供給する補正電流供給手段を有している。これにより、読み出し線及び基準読み出し線に流れるオフリーク電流の影響が排除され、選択されたメモリセルの状態がセンスアンプによって誤り無く読み出されるという効果がある。
【００５４】
第２の発明によれば、補正電流供給手段は、選択線と同数の並列接続された補正用ＭＯＳと、これらに流れるオフリーク電流を供給する第１のＭＯＳと、この第１のＭＯＳに対して電流ミラー回路を構成する第２及び第３のＭＯＳを有している。これにより、第２及び第３のＭＯＳから精度の良い補正電流を読み出し線及び基準読み出し線に供給することができるという効果がある。
【００５５】
第３の発明によれば、複数のカラム線を有する読み出し線に対して、各カラム線毎に第１のＭＯＳに対して電流ミラー回路を構成する第２のＭＯＳを設けている。これにより、カラム線毎に最適な第１の補正電流を供給することが可能になり、大規模なＲＯＭにおいても読み出し誤りを無くすことができるという効果がある。
【００５６】
第４の発明によれば、読み出し線に対する第１の補正電流と、基準読み出し線に対する第２の補正電流の生成回路を、それぞれ独立した構成としている。これにより、メモリセルと基準メモリセルのディメンジョンが異なっていても、それらに対応した精度の良い補正電流を生成することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＲＯＭの概略の構成図である。
【図２】従来のＲＯＭの概略の構成図である。
【図３】本発明の第２の実施形態を示すＲＯＭの概略の構成図である。
【図４】本発明の第３の実施形態を示すＲＯＭの概略の構成図である。
【図５】本発明の第４の実施形態を示すＲＯＭの概略の構成図である。
【符号の説明】
１ｉ，ｊ    メモリセル
２ｉ，３ｉ，４，６，７，８，１５，１６ｉ、１７    ＰＭＯＳ
５ｊ    基準メモリセル
９    センスアンプ
１０，１０Ａ，２０，３０，４０    補正電流生成部
ＢＬ    ビット線
ＢＬｒ    基準ビット線
ＣＬｃ，ＣＬｃ１，ＣＬｃ２    補正用カラム線
ＣＬｉ    カラム線
ＣＬｒ    基準カラム線
ＷＬｊ    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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