(57)【特許請求の範囲】
【請求項１】
半導体集積回路を構成する各ユニット内に設けられている複数の素子端子の配線を行う半導体集積回路のレイアウト方法において、
前記ユニット内の配線領域中における障害のない無障害直線領域に幹線を形成する幹線形成工程と、
前記幹線の先端から前記幹線と垂直な方向に第一の無障害直線領域を検索する工程と、前記第一の無障害直線領域から前記幹線と平行な方向に無障害直線領域を検索する工程とを備えて、前記配線領域中における障害のない領域に前記幹線を延長させる幹線延長工程と、
前記幹線と前記素子端子とを電気的に接続する配線工程と、
前記配線工程に寄与しない前記幹線の不要な部分を削除する不要幹線削除工程とを備えたことを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
半導体集積回路を構成する各ユニット内に設けられている複数の素子端子の配線を行う半導体集積回路のレイアウト方法において、
前記ユニット内の配線領域中における障害のない無障害直線領域に幹線を形成する幹線形成工程と、
前記配線領域中における障害のない領域に前記幹線を延長させる幹線延長工程と、
前記幹線と前記素子端子とを電気的に接続する配線工程と、
前記配線工程に寄与しない前記幹線の不要な部分を削除する不要幹線削除工程とを備え、
前記幹線形成工程が、前記幹線を形成する領域を限定する工程と、前記限定領域中に存在する接続すべき前記素子端子の重心位置を求める工程と、前記限定領域中で無障害直線領域を検索する工程と、前記直線領域中で最も長い無障害直線領域を選択する工程と、前記最も長い無障害直線領域が複数ある場合には、その中で前記重心位置に最も近い位置にある無障害直線領域を選択する工程と、前記選択された無障害直線領域に幹線を形成する工程とを備えたことを特徴とする半導体集積回路のレイアウト方法。
【請求項３】
前記幹線延長工程が、前記幹線の先端から前記幹線と垂直な方向に第一の無障害直線領域を検索する第一の工程と、前記第一の無障害直線領域から前記幹線と平行な方向に無障害直線領域を検索する第二の工程と、前記幹線と平行な方法にある前記無障害直線領域の中から最も長い領域を第二の無障害直線領域として選択する第三の工程と、前記第一の無障害直線領域と前記第二の無障害領域直線とに前記幹線を延長させる第四の工程とを備え、前記延長された幹線が前記限定領域外に達するまで、前記幹線の両端に対して、前記第一の工程から前記第四の工程を繰り返し行う請求項２に記載の半導体集積回路のレイアウト方法。
【請求項４】
半導体集積回路を構成する各ユニット内に設けられている複数の素子端子の配線を行う半導体集積回路のレイアウト方法において、
前記ユニット内の配線領域中における障害のない無障害直線領域に幹線を形成する幹線形成工程と、
前記幹線の先端から前記幹線と垂直な方向に第一の無障害直線領域を検索する工程と、前記第一の無障害直線領域から前記幹線と平行な方向に無障害直線領域を検索する工程とを備えて、前記配線領域中における障害のない領域に前記幹線を延長させる幹線延長工程と、
前記幹線と前記素子端子とを電気的に接続する配線工程とを備えたことを特徴とする半導体集積回路のレイアウト方法。
【請求項５】
前記配線工程が、迷路法を用いて行われる請求項１ないし４のいずれか一項に記載の半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のレイアウト方法に関し、詳しくは、コンピュータを利用して設計を行う半導体集積回路のレイアウト方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の分野では多品種少量生産化が顕著であり、開発製造期間の短縮が求められている。そこで、半導体集積回路のレイアウト設計においては、コンピュータを利用したレイアウト設計の自動化が進んでいる。以下、従来技術に係る半導体集積回路のレイアウト方法について説明する。
【０００３】
図１４は、従来技術に係る半導体集積回路のレイアウト方法における配線工程のフローチャートを示したものである。従来技術によれば、まず、ステップ１４０１において、配線の終了していないネットを一つ選択する。次に、ステップ１４０２において、選択されたネットに接続する端子間の配線を行う。次に、ステップ１４０３において、全てのネットの配線が終了しているか否かの判断を行う。ここで、全てのネットの配線が終了していなければ（ステップ１４０３において「Ｎｏ」と判断されれば）、再びステップ１４０１に戻って配線工程が行われ、全てのネットの配線が終了していれば（ステップ１４０３において「Ｙｅｓ」と判断されれば）、配線工程が終了する。
【０００４】
なお、以上の従来技術に係る半導体集積回路のレイアウト方法における配線工程においては、迷路法等を用いて、各ネットに接続する素子の端子間における最短経路を一度に配線するという方法が、主に行われている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記の従来技術に係るレイアウト方法においては、マスタースライス方式のように配線領域が固定された半導体集積回路に配線を行う場合、配線領域を広げることができないために、各ネットを順番に最短経路で配線を行うと、素子の混雑した部分に配線が集中してしまい、後から行う配線が通れなくなり、配線不能領域が発生し、未配線の数が増加するという問題がある。
【０００６】
また、迷路法を用いて配線を行う場合には、迷路法は最短経路を配線する手法のため、配線の折れ曲がりが起こりやすい。配線の折れ曲がりが多いと、他の配線に対して障害になる可能性が高くなり、配線不能領域が発生し、その結果として未配線の数が増加してしまうという問題がある。さらに、迷路法は大量の計算時間を必要とする手法のため、半導体集積回路の全体に対して迷路法を適用すると、非常に長い計算時間が必要となる。
【０００７】
そこで、本発明は、このような課題を解決するためになされたものであり、マスタースライス方式のように配線領域が固定化された半導体集積回路上に配線を行う場合においては、配線の折れ曲りを減少させて配線不能領域の発生を防止することができ、未配線の数を減少させることが可能であり、一方、迷路法を用いて配線を行う場合においては、その適用範囲を限定することによって配線の迂回を減少させて、配線不能領域の発生を防止することができ、未配線の数を減少させることが可能であり、同時に、計算時間の短縮を可能とする半導体集積回路のレイアウト方法を提供することを目的とする。換言すれば、本発明は、短時間で未配線部分の少ない半導体集積回路を得ることが可能である、半導体集積回路のレイアウト方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明は、半導体集積回路を構成する各ユニット内に設けられている複数の素子端子の配線を行う半導体集積回路のレイアウト方法において、前記ユニット内の配線領域中における障害のない無障害直線領域に幹線を形成する幹線形成工程と、前記配線領域中における障害のない領域に前記幹線を延長させる幹線延長工程と、前記幹線と前記素子端子とを電気的に接続する配線工程と、前記配線工程に寄与しない前記幹線の不要な部分を削除する不要幹線削除工程とを備えたことを特徴とする。本発明に係る半導体集積回路のレイアウト方法によれば、前記ユニット内の前記無障害直線領域に前記幹線を設け、延長させた前記幹線と前記素子端子とを配線している。すなわち、本発明によれば、先に前記幹線を形成した後に、前記素子端子との配線を行っているので、離れた位置の素子端子との接続を行う場合であっても、配線が前記配線領域を直線に近い形状で通過することとなり、その後に配線される他の配線に対して障害となる場合が少なくなる。したがって、配線領域を効率よく利用して（配線領域にできるだけ直線状の配線を行うことによって）、配線の集中を防ぎ、未配線の数を減少させることが可能となる。
【０００９】
また、本発明に係る半導体集積回路のレイアウト方法においては、前記幹線形成工程が、前記幹線を形成する領域を限定する工程と、前記限定領域中に存在する接続すべき前記素子端子の重心位置を求める工程と、前記限定領域中で無障害直線領域を検索する工程と、前記直線領域中で最も長い無障害直線領域を選択する工程と、前記最も長い無障害直線領域が複数ある場合には、その中で前記重心位置に最も近い位置にある無障害直線領域を選択する工程と、前記選択された無障害直線領域に幹線を形成する工程とを備えたことが好ましい。
【００１０】
また、本発明に係る半導体集積回路のレイアウト方法においては、前記幹線延長工程が、前記幹線の先端から前記幹線と垂直な方向に第一の無障害直線領域を検索する第一の工程と、前記第一の無障害直線領域から前記幹線と平行な方向に無障害直線領域を検索する第二の工程と、前記幹線と平行な方法にある前記無障害直線領域の中から最も長い領域を第二の無障害直線領域として選択する第三の工程と、前記第一の無障害直線領域と前記第二の無障害領域直線とに前記幹線を延長させる第四の工程とを備え、前記延長された幹線が前記限定領域外に達するまで、前記幹線の両端に対して、前記第一の工程から前記第四の工程を繰り返し行うことが好ましい。
【００１１】
また、本発明に係る半導体集積回路のレイアウト方法においては、前記配線工程が、迷路法を用いて行われることが好ましい。
【００１２】
【発明の実施の形態】
図４は、アナログマスタースライス方式におけるチップの構造図を示したものである。このチップはユニット構造になっており、基板中の周辺（周縁）部分には、複数のＩ／Ｏパッド４０１が設けられ、複数のＩ／Ｏパッド４０１で囲まれた（基板中の内側）部分には、複数のユニット４０２が設けられている。本実施形態においては、ユニット４０２内には、各種の素子が規則的に配置され、ユニット４０２中の所定の周辺（周縁）部分には、ユニット間配線用の配線領域が形成されている場合について考える。
【００１３】
図５は、図４に示されたチップを構成しているユニットの構造図の一例を示したものである。このユニットは、複数の抵抗素子５０１と、複数のトランジスタ素子５０２とを用いて構成されており、ユニットの右縁部分に配線用の配線領域５０３が形成されている。
【００１４】
以下、本発明の実施形態に係る半導体集積回路のレイアウト方法を、以上の図４および図５に示されたチップ構造を対象として、図面を用いて説明する。なお、図５で示された本実施形態に係る半導体集積回路を構成するユニット中においては、配線用の配線領域５０３以外の領域であっても、抵抗素子５０１およびトランジスタ素子５０２が設けられていない領域については、配線領域として利用する。したがって、本実施形態において、「配線領域」という場合は、配線用の配線領域５０３のみならず、ユニット内における抵抗素子５０１およびトランジスタ素子５０２が設けられていない領域をも含むこととなる。
【００１５】
図１は、本発明の実施形態に係る半導体集積回路のレイアウト方法における配線工程のフローチャートを示したものである。まず、ステップ１０１において、全てのネットのうち配線の終了していないものを１つ選択する。次に、ステップ１０２において、ステップ１０１で選択されたネットにおけるチップ上の配線領域内から障害のない直線の領域を探し出し、その中で、もっとも長い直線領域から幹線を作成する。次に、ステップ１０３において、ステップ１０２で得られた直線の幹線の先端から折れ曲がりを許すことによって幹線の先端を延長し、より長い幹線を求める。次に、ステップ１０４において、端子と幹線の間の配線を行うことにより、ネットに接続する端子間の配線を行う。次に、ステップ１０５において、ステップ１０４までで形成された幹線のうちで、端子間の配線に不要な部分を探し出し、この部分を削除する。次に、ステップ１０６において、全てのネットの配線が終了いているか否かの判断を行う。ここで、全てのネットの配線が終了していなければ（ステップ１０６において「Ｎｏ」と判断されれば）、再びステップ１０１に戻って配線工程が行われ、全てのネットの配線が終了していれば（ステップ１０６において「Ｙｅｓ」と判断されれば）、配線工程が終了する。
【００１６】
（幹線の検索・作成工程）
次に、図１のステップ１０２における幹線の検索工程および作成工程について、具体的に説明する。図２は、図１に示されたステップ１０２における幹線の検索・作成工程のフローチャートを示したものである。
【００１７】
まず、ステップ２０１において、幹線の検索範囲を設定する。このステップ２０１では、幹線の検索範囲を、同一ネットに接続される端子を囲む最小矩形内とする。このように幹線の検索範囲を限定したのは、従来技術のように、幹線の検索範囲を配線領域全体に対して行うと、多くの計算時間を必要とするためである。本実施形態においては、このように検索範囲を限定したので、幹線の決定を短時間で効率よく行うことが可能となる。図６は、ステップ２０１において幹線の検索範囲（幹線検索領域）を設定した状態を示す図の一例である。この図６においては、第一の端子６０１、第二の端子６０２、第三の端子６０３、第四の端子６０４、第五の端子６０５および第六の端子６０６が、同一ネットに接続される端子である。そして、第一の端子６０１から第六の端子６０６の全ての端子を囲む最小矩形範囲は、幹線検索領域６０７のように形成される。
【００１８】
次に、ステップ２０２において、同一ネットに接続される端子の重心位置を求める。図７は、図６に示された第一の端子６０１から第六の端子６０６についての重心位置７０１を求めた状態を示す図である。このように重心位置７０１を求めるのは、幹線の位置を最適な場所に設定するためである。幹線の位置をできるだけ重心位置７０１に近いところに設けるようにすれば、その後に行われる幹線と端子との配線が行いやすくなる。
【００１９】
次に、ステップ２０３において、幹線検索領域の中から障害のない直線状の配線領域を検索する。ここでは、例として縦方向に幹線を取るものとする。また、以下の説明において、特に符号を付さない「×」印は、何らかの障害がその位置に存在することを示している。図８は、幹線検索領域の中から障害のない直線状の配線領域を検索している状態を示す図である。図８（ａ）は、ある座標Ｘ１における障害のない直線領域（第一の直線領域８０１、第二の直線領域８０２、第三の直線領域８０３）を示したものである。この座標Ｘ１における障害のない直線領域の中では、第二の直線領域８０２が最も長いため、座標Ｘ１においては第二の直線領域８０２が選択される。この操作を幹線検索領域の全てのＸ座標について行い、幹線検索領域内における障害のない直線領域を検索する。図８（ｂ）は、幹線検索領域の全てのＸ座標について、障害のない直線領域（第四の直線領域８０４、第五の直線領域８０５、第六の直線領域８０６、第七の直線領域８０７、第八の直線領域８０８）を検索した結果を示したものである。
【００２０】
次に、ステップ２０４において、幹線検索領域内における障害のない直線領域で最も長いものを求めて幹線とする。障害のない直線領域が多数ある場合は、領域の長さが最も長いものを選択する。また、障害のない直線領域の長さが同じ場合には、重心に近いほうを選択して、幹線とする。図８（ｂ）においては、第二の直線領域８０２が最も長く、また重心７０１に近い。したがって、本実施形態においては、第二の直線領域８０２が幹線として選択される。
【００２１】
以上説明したように、本実施形態においては、図２に示されたフローチャートに従い、ステップ２０１からステップ２０４の工程を行うことによって、幹線が検索・作成される。
【００２２】
（幹線の延長工程）
次に、図１のステップ１０３における幹線の延長工程について、具体的に説明する。図３は、図１に示されたステップ１０３における幹線の延長工程のフローチャートを示したものである。ここでは、ステップ１０２で求められた幹線に対して、先端の折れ曲がりを許すことにより、幹線の延長を行う。
【００２３】
まず、ステップ３０１において、ステップ１０２で求められた幹線と垂直の方向に対して、幹線の先端から障害のない範囲を求める。
次に、ステップ３０２において、ステップ３０１で求められる「障害のない範囲」の有無を判断する。ここで、「障害のない範囲」がない場合（ステップ３０２において「Ｙｅｓ」と判断される場合）、すなわち幹線の先端が障害で囲まれている場合には、これ以上幹線を延長することができないので、ステップ３０２において幹線の延長は終了する。また、「障害のない範囲」がある場合（ステップ３０２において「Ｎｏ」と判断される場合）には、幹線を延長させるために次のステップ（ステップ３０３）へ進む。
【００２４】
次に、ステップ３０３において、ステップ３０２で求められた障害のない範囲内の一点を始点として、そこから幹線の延長方向と平行な方向に障害のない領域を求める。ここでは、ステップ３０２で求められた障害のない範囲内のすべての始点において、幹線の延長方向と平行な方向に障害のない領域の検索が行われる。
【００２５】
次に、ステップ３０４において、ステップ３０３で求められる「障害のない範囲」の有無を判断する。ここで、ステップ３０２で求められた障害のない範囲内のすべての始点において、「障害のない範囲」がない場合（ステップ３０４において「Ｙｅｓ」と判断される場合）には、これ以上幹線を延長することができないので、ステップ３０４において幹線の延長は終了する。また、「障害のない範囲」がある場合（ステップ３０４において「Ｎｏ」と判断される場合）には、幹線を延長させるために次のステップ（ステップ３０５）へ進む。
【００２６】
次に、ステップ３０５において、ステップ３０３で得られた障害のない領域から、長さの最も長いものを選択し、幹線を延長する。
次に、ステップ３０６において、延長された幹線が幹線検索領域内にあるか否かを判断する。ここで、延長された幹線が幹線検索領域内にあれば（ステップ３０６において「Ｙｅｓ」と判断されれば）、再びステップ３０１に戻り、延長された幹線の先端について、さらに幹線の延長を行う。また、延長された幹線が幹線検索領域外にまで達していれば（ステップ３０６において「Ｎｏ」と判断されれば）、その段階で幹線の延長を終了する。
【００２７】
本実施形態においては、以上の工程（ステップ３０１からステップ３０６）を幹線の両端に対して行うことにより、幹線を延長させる。
図９は、図３のフローチャートを用いて説明された幹線の延長工程によって、実際に幹線を延長した場合の一例を示したものである。この図９において、幹線９０１は、ステップ１０２で求められた幹線である。
【００２８】
まず、図９（ａ）は、幹線９０１の先端から、この幹線９０１と垂直な方向に、障害のない範囲９０２を求める工程を示している（ステップ３０１，３０２）。次に、図９（ｂ）は、障害のない範囲９０２のすべての始点（各座標）で、幹線の延長方向と平行な方向に向かって、障害のない範囲を検索する工程を示している（ステップ３０３，３０４）。この図９（ｂ）には、第一の無障害領域９０３、第二の無障害領域９０４、第三の無障害領域９０５および第四の無障害領域９０６が示されている。次に、図９（ｃ）は、図９（ｂ）で検索れた無障害領域の中から、最も長さの長いものを選択して、幹線を延長させる工程を示している（ステップ３０５）。したがって、ここでは、最も長さの長い第二の無障害領域９０４が選択され、幹線に追加される（幹線が延長される）。
【００２９】
以上の図９に示された工程を、幹線の両端に対して行うことにより、幹線の延長が行われる。図１０は、このようにして形成された幹線の一例である。この図１０においては、幹線１００１が、図９の工程で形成された延長された幹線である。
【００３０】
（端子と幹線との配線工程）
次に、図１のステップ１０４における端子と幹線との配線工程について、具体的に説明する。このステップ１０４においては、端子と幹線との配線を行うことにより、同一ネットに接続される端子間の配線を行う。ここでは、従来から用いられているパターン配線手法や迷路法を利用して配線を行う。迷路法とは、始点から波紋が広がるような順序で配線格子にラベル付けを行うことによって、全方向の配線経路を探索する方法であり、配線経路があれば、最短のものを必ず見つけることができるという特長を有している。
【００３１】
具体的には、各端子を始点とし、幹線をターゲットとして配線を行い、端子と幹線との間の配線を行う。図１１は、端子と幹線との配線状態を示す図の一例である。この図１１においては、第三の端子６０３から幹線１００１に対して、配線を行っている。換言すれば、第三の端子６０３と幹線１００１とを配線１１０１によって接続している。
【００３２】
本実施形態におけるすべての端子（第一の端子６０１〜第六の端子６０６）について、パターン配線手法や迷路法を用いて幹線１００１への配線を行うと、図１２に示されるような配線が求められる。
【００３３】
（不要部分の削除工程）
次に、図１のステップ１０５における幹線の不要部分の削除工程について、具体的に説明する。このステップ１０５においては、各端子と幹線との接続点を調べ、幹線のうち不要な部分を削除する。幹線は、端子との接続部分を考慮せずにできるだけ長くなるように決定しているため、ステップ１０４の配線結果により接続部分が決定すると、幹線の端には端子間の接続に使用されない部分が発生する。この部分は残しておくと、後から行われる配線の障害になる可能性があるため、削除しなければならない。そこで、このステップ１０５では、幹線と端子との接続点を調べて幹線の不要部分を削除する。
【００３４】
図１２に示された幹線と端子との配線図を見ると、本実施形態においても、上述したような不要部分（不要領域１２０１，１２０２）が存在する。この不要領域１２０１，１２０２は、幹線と各端子との接続に何ら関与していないため、削除しても配線状態には何の影響もない。また、このような不要部分を残しておくと、上述したように、後から行われる配線の障害となる可能性がある。したがって、本実施形態においては、これらの不要領域１２０１，１２０２は削除する。このようにして、不要領域１２０１，１２０２を削除した結果を示しているのが、図１３である。すなわち、図１３で示された幹線と各端子との配線が、本実施形態に係る半導体集積回路のレイアウト方法を用いて形成された配線図の一例である。
【００３５】
本実施形態においては、以上の図１から図１３を用いて説明した半導体集積回路のレイアウト方法によって配線を行うことにより、配線領域を効率よく利用して（配線領域にできるだけ直線状の配線を行うことによって）、配線の集中を防ぎ、未配線の数を減少させることが可能となる。具体的には、本実施形態においては、チップ内の配線領域において障害のない直線領域を検索し、この領域に幹線を設ける。このとき、幹線はネットに接続する端子の重心位置にできるだけ近いところに配線する。その後、幹線の先端から折れ曲がりを許しながら、障害がなくなるまで幹線を延長する。そして、このように決定した幹線と各端子との間を配線する。すなわち、本実施形態によれば、幹線を先に配線することによって、離れた距離を接続する場合であっても、配線が配線領域を直線に近い形状で通過するので、その後に配線される他の配線に対して障害となる場合が少なくなる。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、マスタースライス方式のように配線領域が固定化された半導体集積回路上に配線を行う場合においては、配線の折れ曲りを減少させて配線不能領域の発生を防止することができ、未配線の数を減少させることが可能であり、一方、迷路法を用いて配線を行う場合においては、その適用範囲を限定することによって配線の迂回を減少させて、配線不能領域の発生を防止することができ、未配線の数を減少させることが可能であり、同時に、計算時間の短縮を可能とする半導体集積回路のレイアウト方法を得ることができる。すなわち、本発明によれば、幹線として配線領域方向の配線を先に配線することにより、配線領域を有効に利用することができ、素子周辺の混雑を解消することによって、未配線の数を削減することのできる優れた半導体集積回路のレイアウト方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体集積回路のレイアウト方法における配線工程のフローチャート
【図２】図１に示されたステップ１０２における幹線の検索・作成工程のフローチャート
【図３】図１に示されたステップ１０３における幹線の延長工程のフローチャート
【図４】アナログマスタースライス方式におけるチップの構造図
【図５】図４に示されたチップを構成しているユニットの構造図
【図６】図２に示されたステップ２０１において幹線の検索範囲（幹線検索領域）を設定した状態を示す図
【図７】図２に示されたステップ２０２において図６の幹線検索領域中の端子の重心位置を求めた状態を示す図
【図８】図２に示されたステップ２０３において幹線検索領域中から障害のない直線状の配線領域を検索している状態を示す図
【図９】図３に示されたフローチャートに基づいて幹線の延長工程を行っている状態を示す図
【図１０】図９によって形成された幹線の完成図
【図１１】図１０に示された幹線と第三の端子との配線状態を示す図
【図面１２】図１０に示された幹線と各端子との配線状態および幹線の不要領域を示す図
【図１３】本実施形態に係る半導体集積回路のレイアウト方法を用いて形成された配線結果を示す図
【図１４】従来技術に係る半導体集積回路のレイアウト方法における配線工程のフローチャート
【符号の説明】
４０１    Ｉ／Ｏパッド
４０２    ユニット
５０１    抵抗素子
５０２    トランジスタ素子
５０３    配線専用の配線領域
６０１    第一の端子
６０２    第二の端子
６０３    第三の端子
６０４    第四の端子
６０５    第五の端子
６０６    第六の端子
６０７    幹線検索領域
７０１    重心位置
８０１    第一の直線領域
８０２    第二の直線領域
８０３    第三の直線領域
８０４    第四の直線領域
８０５    第五の直線領域
８０６    第六の直線領域
８０７    第七の直線領域
８０８    第八の直線領域
９０１    幹線（ステップ１０２で求められたもの）
９０２    幹線９０１と垂直な方向における障害のない範囲
９０３    第一の無障害領域
９０４    第二の無障害領域
９０５    第三の無障害領域
９０６    第四の無障害領域
１００１    延長された幹線
１１０１    幹線１００１と第三の端子６０３とを接続する配線
１２０１，１２０２    不要領域
【図１】
0003560451.tif 000002
【図２】
0003560451.tif 000003
【図３】
0003560451.tif 000004
【図４】
0003560451.tif 000005
【図５】
0003560451.tif 000006
【図６】
0003560451.tif 000007
【図７】
0003560451.tif 000008
【図８】
0003560451.tif 000009
【図９】
0003560451.tif 000010
【図１０】
0003560451.tif 000011
【図１１】
0003560451.tif 000012
【図１２】
0003560451.tif 000013
【図１３】
0003560451.tif 000014
【図１４】
0003560451.tif 000015