(57)【特許請求の範囲】
【請求項１】
論理ブロックのアレーを含むプログラマブルロジックデバイスであって、
各論理ブロックの少なくとも一つの回路、すなわち
第１の入力値（Bi）を発生する手段と、
第２の入力値（Ai）を供給する入力端子と、
桁上げ入力（Ci）端子および桁上げ出力（Ci+1）端子と、
前記入力端子および前記桁上げ入力端子の一方を前記桁上げ出力端子に接続するマルチプレクサ（923）と、
前記第１の入力値が前記第２の入力値に等しいとき（Ai＝Bi）だけ前記入力端子を前記桁上げ出力端子に接続するとともに、前記第１の入力値が前記第２の入力値と等しくないとき（Ai≠Bi）だけ前記桁上げ入力端子を前記桁上げ出力端子に接続するように前記マルチプレクサを動作させる伝搬信号を発生する参照用テーブル（903）と
を含む一つの回路
を備えるプログラマブルロジックデバイス。
【請求項２】
請求項１記載のプログラマブルロジックデバイスであって、
入力として前記伝搬信号と前記桁上げ入力端子への信号とを受け、前記伝搬信号と前記桁上げ入力端子への前記信号とのXOR関数を発生できる関数発生手段（904）
をさらに含むプログラマブルロジックデバイス。
【請求項３】
前記関数発生手段（904）がXORゲートである請求項２記載のプログラマブルロジックデバイス。
【請求項４】
前記論理ブロックの互いに隣接する二つが前記入力値の和および桁上げを計算し、前記和を計算するほうの前記論理ブロックが少なくとも二つの入力の全ての関数を発生できる参照用テーブル（904）を含む請求項１記載のプログラマブルロジックデバイス。
【請求項５】
前記第１の入力値（Bi）を発生する手段が前記参照用テーブルへの格納関数と組み合わされた複数の入力端子を含み、その参照用テーブルが前記第１の入力値を前記複数の入力のユーザにより選択された関数として供給する請求項１記載のプログラマブルロジックデバイス。
【請求項６】
前記第１の入力値（Bi）を発生する前記手段が前記第１の入力値を含む参照用テーブルへの入力を含む請求項１記載のプログラマブルロジックデバイス。
【請求項７】
複数の参照用テーブルと、
前記参照用テーブルの互いに異なる一つで制御される選択端子を各々が備える複数のマルチプレクサであって、桁上げ連鎖を形成するように相互接続され、各々が前記桁上げ連鎖の次段のマルチプレクサへの入力信号を供給する複数のマルチプレクサと
を含むフィールドプログラマブルゲートアレー。
【発明の詳細な説明】
発明の技術分野
この発明は大規模集積回路に関し、とくにプログラム可能なまたは回路配置融通性あるロジックデバイスに関する。
背景
プログラマブルロジックデバイス内で行われる機能の一つに算術演算がある。この発明の譲受人ジリンクス，インコーポレーテッド発売の回路配置融通性あるロジックアレーなどのデバイスは算術演算のほか多数の論理演算を行うことができる。それらデバイスは米国特許第4,870,302号、同第4,706,216号、および米国特許出願第07/387,566号に記載してあり、それら記載を特許番号および特許出願番号を引用してこの出願の明細書に組み入れる。これらデバイスは汎用機能を意図したものであるので、算術演算は比較的低速であるほか所要シリコン面積も大きい。
バークナー（Birkner）名義の米国特許第4,124,899号記載のプログラマブルアレーロジックデバイスおよびエルガマルほか（Elgamal  et  al）名義の米国特許第4,785,745号記載のユーザプログラマブルデバイスなど上記以外のプログラマブルロジックデバイスも算術演算用にプログラム可能である。これらデバイスにおいては、算術演算ほかの機能すなわち桁上げ論理を用いる機能の実行の速度は桁上げ信号の伝達の速度により制限される。また、桁上げ機能を実動化するのに用いる汎用論理が重要である。
ロジックデバイスが算術演算をいかに行うか、とくに遅延の原因は何であるかの理解のために、算術演算機能に関する以下の説明は加算器に焦点を絞って行う。しかし、この説明は減算器、インクリメンタ、デクリメンタ、アキュムレータほか桁上げ論理を用いる回路に該当するよう容易に拡張できる。
また、以下の説明はマルチビット加算器の中間段の動作を中心に行う。最下位ビットは、それ以下の位のビットからの桁上げ信号があり得ないので特別な場合である。最上位ビットも、桁上げビットが算術溢れの確定に使えるので特別な場合である。これら二つの特別な場合はより詳しく後述する。
図1a、1bおよび２を参照して、単一ビット桁上げ伝搬加算器（図1aおよび図1b）の動作速度、したがって単一ビット加算器の縦続接続から成るマルチビット桁上げ伝搬加算器の動作速度が、桁上げ入力端子への信号の桁上げ出力端子への伝達速度にいかに制約されるかを次に述べる。
図1aに示す単一ビット加算器の動作を定めるブーレ論理式は
（１）  Si＝（Ai＠Bi）＠Ci
（２）  Ci+1＝Ai・Bi＋（Ai＠Bi）・Ci
ここで＠は排他的論理和（XOR）演算を表わし、
・は論理積（AND）演算を表わし、
＋は論理和（OR）演算を表わす。
式（１）は和が単一ビットAiおよびBiの加算に加えてより下位のビットからの桁上げの関数であることを示している。式（１）および（２）の桁上げ伝搬加算器アルゴリズムは特定ビットに対する和が先行ビットからの桁上げ出力の発生まで計算できないことを示している。和SiはXORゲートの出力であり、そのゲートの入力、すなわちその一つが桁上げ入力信号Ciから成る入力の各々が有効になるまで発生できないのである。
また、桁上げ出力Ci+1も、より下位の桁上げビットCiが有効になるまで発生できない。ここで図２を参照して、桁上げ伝搬加算器の相次ぐ段を通じた桁上げ信号の伝搬を説明する。第２の加算段Addi+1間のANDゲートがその入力の一つをXORゲート66の出力から１ゲート分遅延ののちに受ける。しかし、桁上げ入力信号Ciが予め設定されている（すなわち、Addiは最下位ビットである）とすると、ANDゲート67は、AiおよびBiの影響がゲート61、62および62を伝達されて、他方の入力すなわちより下位のビットからの桁上げ出力Ci+1がより下位のビットCiおよび加算すべきより下位のビットAiおよびBiの桁上げにより発生される前に上記伝達を完了するまでさらに３ゲート分の遅延だけ待つことができよう。また、第２のビットAddi+1の桁上げ出力Ci+2は、桁上げビットCi+1の発生後さらに２ゲート分だけ遅延を受ける。すなわち、Ai+1およびBi+1についての入力を信号Ci+1に組み合わせてCi+2を発生するには、Ci+1をANDゲート67およびORゲート70経由で伝達しなければならない。したがって、第３段への入力のための有効な桁上げ信号Ci+2は、入力信号AiおよびBiの印加から５ゲート分の遅延時点まで得られない。このように、慣用の桁上げ伝搬加算器の動作速度は桁上げ信号の伝達により制約を受ける。慣用の桁上げ伝搬加算器の伝搬遅延は2n＋１ゲート分である。ここでｎは複数ビット加算器内の段数である。
加算はそれ以外の多数の重要な演算の基礎であるので、桁上げ伝搬時間の高速化により高速加算回路を実現することはコンピュータ産業にとって重要である。概括的にいうと、構成素子密度および複雑性を犠牲にして桁上げ伝搬速度を確保するのが通常の手法である。
より高速の桁上げ伝搬を達成する周知のアルゴリズムの一つは桁上げ先見論理と呼ばれるものである。この桁上げ先見論理を実動化する回路を図３に示す。この論理を理解するには二つの新たな変数を導入する必要がある。すなわち、
（３）  Pi＝Ai＠Bi
（４）  Gi＝Ai・Bi
変数Ｐは、その値が大きいとき桁上げ入力が桁上げ出力に伝搬されるので「桁上げ伝搬」と呼ばれる。変数Ｇは、その値が大きいとき加算中にビットにより桁上げ出力が生ずるので「桁上げ発生」と呼ばれる。これら新たな変数によって式（１）および（２）は次のとおり変形できる、すなわち
（５）  Si＝Pi＠Ci
（６）  Ci+1＝Gi＋Pi・Ci
式（６）は、若干の代数の操作を加えて、新たな式すなわち各レベルでの桁上げビットが各レベルの加数および最下位の桁上げビットのみに左右される旨の式に変形するのに使うことができる。図３に示した４ビット加算器において次の式を実動化できる。すなわち、
（７）（ａ）Ci＝A0B0＝G0
（ｂ）C2＝G1＋P1C1＝G1＋P1C1
（ｃ）C3＝G2＋P2C2＝G2＋P2（G1＋P1C1）
＝G2＋P2G1＋P2P1C1
（ｄ）C4＝G3＋P3C3
＝G3＋P3（G2＋P2G1＋P2P1C1）
＝G3＋P3G2＋P3P2G1＋P3P2P1C1
GiおよびPiの各々は式（３）および（４）に示されるとおりAiおよびBiのみの関数であり、先行の桁上げ値の関数ではない。また、式（７）（ｂ）に示されるとおり、C2はG1、P1およびC1の関数として計算され、式（７）（ｃ）に示されるとおり、C3はG2、P2およびC2の関数として計算される。しかし、C2はC1によって解かれているので、C3もC1によって解くことができる。式（７）（ｄ）およびより一般的な式（６）を注意深くみると、Ci+1の各々がいくつかのGi、PiおよびCiの関数であることが明らかになろう。図３にみられるとおり、より下位のビットの隣接上位ビットへの印加は和の計算だけのためであって桁上げビットの計算のためではない。各桁上げビットはいくつかのGi、PiおよびCiの関数であるので最下位ビット以外のビットの桁上げ出力には左右されない。このように、桁上げ先見回路の桁上げ伝搬遅延は加算対象のビットの数には左右されない。
図３および図1aをさらに参照すると、入力信号（ＡおよびＢ）の印加から一つの加算回路段の発生出力（Gi）および伝搬出力（Pi）への有効出力信号出現までの遅延は１ゲート分（図1aから認識できる）である。図３において桁上げ先見回路の桁上げ回復部によって加わる遅延は２ゲート分であり、したがって、加算器への入力信号印加から最後の桁上げビット発生までの遅延は３ゲート分となる。この関数は加算対象のビットの数には左右されない。複数ビット加算回路については、遅延は慣用の桁上げ伝搬加算器の遅延よりも大幅に小さくなる。しかし、段数の増加とともに回路素子数が大幅に増加する。桁上げ先見論理は、複数ビット加算器の１段の実動化に慣用の桁上げ伝搬加算器よりもずっと多い素子数を要する。すなわち、桁上げ伝搬の高速化が素子の高密度化を要することが上の説明から理解されよう。
図４は加算回路を実動化するための回路素子のもう一つの例を示す。図４の加算回路は非常に高速であるが図３の加算回路と同様に多数の回路素子を用いている。この例においても、高速桁上げ論理は素子の高密度化を伴っている。
カリフォルニア州95124,サンホゼ，ロジックドライブ2100所在のジリンクス，インコーポレーテッド  1989年発行のジリンクス社「プログラマブルゲートアレーデータブック」第６−30頁乃至第６−44頁には、従来の同社製プログラマブルロジックデバイスに実動化可能な種々の加算器および計数器が示してある。上記ジリンクス社データブックの上記頁を引用してその記載をこの明細書に組み入れる。同データブックの著作権者であるジリンクス，インコーポレーテッドは同データブックの上記頁の複写については何ら異存はないが、それ以外については著作権の権利を留保する。図４の加算回路は上記ジリンクス社データブックの第６−30頁に示してある。図５は計数器を示し、同データブックの第６−34頁に示してある。すなわち、図４および図５はこれまでのジリンクス社製品で行われる算術演算の応用を示す。これらジリンクス社製品では、和の計算には一つの関数発生器が必要となり、桁上げ関数の計算にはもう一つの関数発生器が必要となる。これら二つの関数発生器は、ジリンクス社製の慣用の回路配置融通性あるロジックアレーの一つの論理ブロックに通常は組み入れられている。
このように、図４および図５の加算回路においても、これら以外のジリンクス社製の従来の加算回路においても、加算器または計数器の各段を実動化するには少なくとも二つの関数発生器が必要になる。
図6cの真数表は加算対象の二つの単一ビット、すなわち桁上げ入力ビットおよび桁上げ出力ビットの間の論理関数を示す。この真数表を注意深く分析すると有用なパターンが得られる。ＡとＢとが等しいとき（すなわち１、２、７および８行目）は、桁上げ出力CoutビットはＡおよびＢの値である。ＡとＢとが等しくないとき（３〜６行目）は、桁上げ出力Coutビットの値は桁上げ入力ビットCinの値である。このパターンを等価ブーレ論理式は次のように表わす。
0003594601.tif 000002
図6aに示した回路は式（10）を実動化する。この回路は二つの条件を満足する。ＡとＢとが等しくないときは、桁上げ入力端子の信号が桁上げ出力端子に送られ、ＡとＢとが等しいときは、Ａの信号が桁上げ出力端子に送られる。図6aに示すとおり、加算対象の二つの単一ビットすなわちＡおよびＢはXORゲート51の二つの入力端子に加えられる。ＡとＢとが等しい場合は、XORゲート51からのロウ出力信号がパストランジスタT1をオンにしパストランジスタT2をオフにし、Ａから桁上げ出力端子COUTに信号を通過させる。ＡとＢとが等しくない場合は、XORゲート51の出力はハイとなり、パストランジスタT2をオンにしパストランジスタT1をオフにする。これによって、桁上げ入力端子CINの信号を桁上げ出力端子COUTに通過させる。
図7aは全加算器を示す。図6bおよび図7bは、図6aおよび図7aの回路の代表的表示をそれぞれ示す。図6aおよび図7aのインバータおよびトランジスタは図6bおよび7bではマルチプレクサＭとして表示してある。
図２と図7aとの比較によって、上述の高速桁上げ論理が慣用の桁上げ伝搬加算器よりも高速の桁上げ信号伝搬を提供することが明らかになろう。図7aはこの発明による全加算器の回路構成の一つの段を示す。桁上げ伝搬は図6aについて上に述べたとおり制御される。上述のとおり、また図２に図示のとおり、慣用の桁上げ伝搬加算器の伝搬遅延は、加算対象ビット対あたり1ANDゲート分プラス1ORゲート分プラス1XORゲート分である。これに対して、この発明による回路の最悪の場合の遅延は、図7aに示すとおり、入力信号の一方、すなわちこの場合はBiが桁上げ出力信号まで伝搬されたとき、すなわちこの信号がXORゲート91プラスインバータ92を通過しパストランジスタ93をオンにしたときに生ずる。この状態は加算対象のビット全体について同時に生ずる。桁上げ信号がトランジスタ94などトランジスタの長い列を伝搬する際の伝搬遅延は加算結果の発生のためのゲート遅延に比べてごく小さい追加遅延になるだけである。図7aに示したような四つの全加算器を縦続接続すると、最悪の場合の出力信号CoutはXORゲート遅延プラスインバータ遅延プラス四つのパストランジスタのごく小さい伝搬遅延ののちに発生する。
発明の概要
この発明によると、回路配置融通性ある論理ブロックを有し高速桁上げ論理を実動化する回路を備えるプログラマブルロジックデバイスを提供できる。加算器、減算器、累算器およびこれら以外の機能回路すなわち桁上げ論理を用いた回路を実動化する際にはこの高速桁上げ論理回路が有用である。高速桁上げ通路は回路配置融通性あるロジックアレー内の専用ハードウェアおよび専用相互配線回路で実現でき、桁上げ信号発生のための桁上げ伝搬信号はプログラム可能な関数発生器で発生できる。この専用桁上げ通路回路は桁上げ信号の高速伝搬と桁上げ論理利用の論理機能の高密度化を可能にする。桁上げ伝搬信号は和の発生にも用いる。二つの実施例、すなわち和をプログラム可能な関数発生器で発生するものと、専用XORゲートで発生するものとを説明する。
一つの実施例においては、桁上げ論理を用いた回路は従来技術の回路よりも約４倍高速であり、約半数の論理ブロックで実現可能であり、汎用ロジック資源を他の機能に振り向けることを可能にする。また、一つの実施例は、定数と変数との間の加算または減算をその定数の提供のための相互配線回路を用いることなく可能にする。
この発明は、二つの論理的に等価の桁上げ機能、すなわち、
（８）  Ci+1＝（Ai＠Bi）・（Ci）＋（Ai＠Bi）・Bi
（９）  Ci+1＝（Ai＠Bi）・（Ci）＋（Ai＠Bi）・Ai
の一つのブーレ関数簡略化を利用する。
高速桁上げ通路は上記Ci関数を受け上記Ci+1関数を発生する。上記式のAiおよびBiのXOR関数は参照用テーブル関数発生器から発生する。桁上げ通路は、一つのビットの桁上げ出力を次のビットの桁上げ入力に接続した状態でアレーの形に実動化する。高速桁上げ通路はこのようにして実現される。一つの実施例では、和の関数Siを１ビットあたり二つ以上の関数発生器を要することなく発生できるようにXORゲートも備えてある。
桁上げ論理ハードウェアを汎用論理ブロックと関連して回路配置融通性ある論理アレーに組み入れたときは、この高速桁上げ論理回路には、近接論理ブロックの桁上げ入力と桁上げ出力との間に機能向上用の専用相互配線構造を備えるのが好ましい。
【図面の簡単な説明】
図1aは慣用の全加算器の一つの段を示す概略図である。
図1bは図1aに示した慣用の全加算器段の記号である。
図２は互いに継続接続した二つの全加算器の概略図である。
図３は桁上げ先見論理を備える４ビット加算器の概略図である。
図４は従来技術の加算器の概略図である。
図５は従来技術の計数器の概略図である。
図6aはこの発明による桁上げ論理１ビット発生回路の概略図であり、図6bは図6aの回路の代替的表示を示す。
図6cは変数Ａ、Ｂ、CinおよびCoutの間の関係を示す真数表である。
図7aはこの発明による桁上げ論理を用いた全加算器の１ビット発生用の回路の概略図であり、図7bは図7aの回路の代替的表示を示す。
図8aはジリンクス，インコーポレーテッド製XC4000系デバイスに用いた桁上げ論理の算術演算部の単純化した図を示す。
図8bはこの発明による桁上げ論理の算術演算部の単純化した図を示す。
図9aは図8aおよび図8bの関数発生器の参照用テーブル実施例を示す。
図9bは図8aおよび図8bの関数発生器のもう一つの参照用テーブル実施例を示す。
図9cは図9aまたは図9bの参照用テーブル関数発生器についてのカルノーマップを示す。
図9dは図9aまたは図9bの参照用テーブル関数発生器により実動化できる216論理関数の１つを示す。
図10はジリンクス社製XC4000系デバイスに用いてある二段保有論理ブロック、すなわち図8aの回路を含む論理ブロックの概略図を示す。
図11aは専用桁上げ論理相互配線回路の一つの実施例を示す論理アレーの概略図である。
図11bはプログラム可能な相互配線により実動化した桁上げ相互配線回路の一つの例を示す概略図である。
図11cは専用桁上げ論理相互配線回路の一実施例を示す概略図である。
図12aはこの発明による回路配置融通性ある論理ブロック（CLB）であって、和の計算用にもう一つのCLBと組み合わせた場合に図8bの回路を実動化する４段式のCLBの概略図を示す。
図12bはこの発明によるもう一つのCLBであって、和の計算用に専用ハードウェアを用いて図8bの回路を実動化したCLBを示す。
図12cは図12aまたは図12bのCLBと、CLBのアレーの相互接続用の相互接続経路とを結合するタイルを示す。
図12dは水平方向に互いに組み合わせた図12cのタイル二つを示す。
図12eは図12cに示したようなコアタイルと外部接続用端タイルおよび角タイルとを含むFPGAチップを示す。
詳細な説明
図8aは回路配置融通性ある論理ブロック内で桁上げ論理を実動化する従来の回路を示す。図8bはこの発明による回路を示す。この発明によると、算術演算論理はプログラム可能なデバイスおよびハードウェアの組合せに実動化できる。従来技術のデバイスの場合と同様に、桁上げ通路は、高速度達成のために図8aにおけるMUX913および図8bにおけるMUX923を含むハードウェアで実動化する。図8aに示すとおり、入力信号を受けるためのデータ変形機能回路911およびXORゲート912も専用ハードウェアで実動化し、和の計算のための追加のデータ変形機能回路914および917およびXORゲート915および917はプログラム可能な関数発生器902に実動化する。
図8bにおいて、データ変形回路921およびXORゲート922は機能発生器903に実動化し、和の計算のためのXORゲート926は、プログラム可能な関数発生器または専用XORゲートであるユニット904に実動化する。
ジリンクス社XC4000系デバイスに実動化した桁上げ論理
図10、11a、11bおよび11cは図8aの構造を実動化するのにジリンクス社製XC4000系製品で用いている回路の回路図である。
図10において、高速桁上げ論理は、多用途回路の回路配置に用いられる参照用テーブル関数発生器、マルチプレクサ、メモリセルおよび追加の論理ゲートを含む回路に組み入れてある。
参照用テーブル関数発生器の動作を図9a−9dに関連して説明する。図9aは四つの入力信号の可能性ある16の組合せの一つに応答して出力信号を発生できる16ビット参照用テーブルを示す。入力信号ＡおよびＢはこの16ビット参照用テーブル内の四つのコラムのどれか一つを選択するようにＸデコーダを制御する。入力信号ＣおよびＤはこの16ビット参照用テーブルの四つのロウのどれか一つを選択するようにＹデコーダ制御する。この16ビット参照用テーブルはそれぞれ選択されたロウおよびコラムの交点のビットを代表する出力信号を生ずる。そのような交点は16個あり、したがってそのようなビットも16個ある。それら16個のビットで表現できる機能の組合せは216通りあり得る。したがって、参照用テーブル内の16ビットでシミュレートすべきものがNORゲートである場合は、その参照用テーブル対応のカルノーマップは図9cに示すとおりになる。図9cにおいて、１番目のロウ（Ａ＝０、Ｂ＝０を表わす）および１番目のコラム（Ｃ＝０、Ｄ＝０を表わす）の交点のビット以外のビットはすべて“0"である。この16ビット参照用テーブルで発生すべき機能が使用頻度のより低いものである場合（たとえば、Ａ＝０、Ｂ＝０、Ｃ＝０、Ｄ＝０に対する出力信号が“1"であることを要求される場合）、２進符号「１」が２番目のロウと１番目のコラムとの交点に格納される。Ａ＝０、Ｂ＝０、Ｃ＝０、Ｄ＝０のときおよびＡ＝１、Ｂ＝０、Ｃ＝０、Ｄ＝０のときの両方について２進符号「１」が要求される場合は、２進符号「１」が１番目のコラムと１番目および２番目のロウとの交点の各々に格納される。参照用テーブルの上記ローディングで表される論理回路は図9dに示すとおりである。すなわち、図9aの参照用テーブルは216個の論理機能の任意の一つの精密で単純な実動化を表わす。
図9bは16個の選択ビットの任意の一つを生ずるためのもう一つの構成を示す。左側に「16個の選択ビット」と表示した縦方向コラムのレジスタ０−15の各々は２進符号１または０の被選択信号を含む。信号Ａ、Ｂ、ＣおよびＤおよびそれらの複数の適当な組合せを選択することにより、16個の選択ビットレジスタの16個の位置の特定の一つに格納されている特定のビットが出力リード線に伝送される。例えば、「１」レジスタ内のビットを出力リード線に伝送するには、そのように表示されリード線に信号Ａ、Ｂ、Ｃ、Ｄを加える。上記16個の選択ビットレジスタ内の16個の位置の中の「15」と表示された信号を出力リード線に伝送するには、信号Ａ、
0003594601.tif 000003
を該当コラムに加える。この構成を用いて216個の論理機能の任意の一つを実動化できる。
図10について述べると、入力端子F1およびF2から入力信号A0およびB0がそれぞれ供給される。関数発生器Ｆ、XNORゲートX101、メモリセルCL0、CL1、マルチプレクサM2、および第３の入力端子F3は、選択的に加算器または減算器として機能できるように組み合わされて動作する。関係発生器Ｆからの出力信号S0を受ける蓄積セル（図示してない）を有するデバイスにより、上記組合せ回路を累算器または計数器として動作可能にすることもできる。XNORゲートX101の一方の入力はM2の出力であり、他方の入力はNORゲートN201の出力である。NORゲートN201への二つの入力は入力端子F2への信号およびCL7内の値の補数である。この回路をマルチビット加算器内の中間段として機能させるために、CL7はロウの信号をNORゲートN201に入力するように設定してある。これによって、NORゲートN201の出力は入力端子F2への信号になる。
上記回路機能をインクリメントモードにするかデクリメントモードにするかを制御するために、マルチプレクサM2がNORゲートN201からの信号をXNORゲートX101で反転するか否かを定める。M2の供給する値はCL0による制御の下にF3またはCL1から供給される。CL1は静的な値の供給に通常用いられ、F3は動的に変動する信号を供給する。
M2により上記回路がインクリメントモードで機能している場合は、信号B0がXNORゲートX101を通じてXNORゲートX103に伝搬される。XNORゲートの真数表は、XNORゲートの一方の端子への入力信号が他方の端子への信号がハイの場合にXNORゲートの出力に送られることを示している。したがって、M2の出力がハイの場合は、桁上げ論理はインクリメントモードで機能する。しかし、M2の出力がロウの場合は、信号B0はXNORゲートX101により反転され、この回路の桁上げ論理はデクリメントモードで機能する。また、インクリメントモード／デクリメントモード選択用の制御信号がF3端子から供給される場合は、関数発生器Ｆに実動化された和論理が上記制御どおりインクリメントモードまたはデクリメントモードで機能するように、その制御信号を関数発生器Ｆにも加える。
この回路を加算器またはインクリメンタとして用いマルチプレクサM2がハイの信号を発生し入力B0がXNORゲートX103の入力に伝達されている状態をまず考える。
メモリセルの第２のグループCL2−CL5およびCL7が図10の回路にいくつかの機能を生じさせるように共動する。その回路をマルチビット加算器の中間段として動作させるには、メモリセルCL3、CL4およびCL5をハイに設定する。これによって、組合せX103およびI104はXORゲート（図7aのXORゲート91と等価）として動作し、XNORゲートX103の出力でインバータI104を通過させる。メモリセルCL4をハイに設定することによって、端子F1からの信号をライン105に供給する。この回路配置において、図10のＦ段は図6aおよび図7aの桁上げ回路に等価となる。F1からの信号は、トランジスタT102（図7aのトランジスタ93と等価）がA0とB0との等しくなったのに応答してオンになった場合はC1に伝搬される。メモリセルCL5をハイに設定することによって、セルCL7内の値がライン105に同時に伝搬されることを防ぐ。
メモリセルCL3をロウに設定することによって、トランジスタT101およびT102はメモリセルCL2内の信号で制御される。CL2がハイであれば、トランジスタT101はオンとなり、C0はC1に伝搬される。メモリセルCL2およびCL3のこの回路配置により、桁上げ信号C0がＦ段の桁上げ論理をスキップ可能になる。特定の段の桁上げ論理をこのようにスキップすることは、レイアウトの制約のために論理ブロック内の特定の段を加算器（または計数器など）の一つの段以外の何れかの用途に使う必要が生じた場合に有用になり得る。
メモリセルCL2をロウに設定した場合（CL3もロウのまま）は、T101はオフになりT102はオンになる。T102がオンのときは、ライン105の信号はC0に伝搬される。ライン105への信号は、インバータI105およびI106とともに3:1マルチプレクサM101を構成するメモリセルCL4、CL5およびCL7に制御される。マルチプレクサM101は三つの信号、すなわち端子F1への信号、端子F3への信号の補数
0003594601.tif 000004
およびメモリセルCL7内の信号のどれをライン105に出力するかを制御する。端子F3への信号がマルチプレクサM2またはマルチプレクサM101に用いられることに注意されたい。
上述のとおり、Ｆ段がマルチビット加算器内の中間段として動作する場合は、F1端子への信号をライン105に出力するようにメモリセルをプログラムする。併せて、XNORゲートX103の供給する値、すなわちラインF1およびF2への入力A0およびB0の関数になるように設定された値が桁上げ入力信号C0とF1に生ずる値とのいずれを伝搬するかを決めるように、CL3はハイに設定してある。
Ｆ段がマルチビット加算器で最下位ビットを加算するために、論理零を桁上げ入力端子Carry  InTか桁上げ入力端子Carry  InBかの一方に加え信号伝搬のためにメモリセルを設定することによって桁上げ入力を零にプリセットすることができる。（この論理零の信号の発生は図11aに関連して後述する。）
Ｇ段の桁上げ入力信号C0のプリセットのために、F3反転への信号、CL7内の信号またはF1への信号のいずれかを使うこともできる。F3反転の信号はCL5をハイにCL4をロウに設定することによってライン105への出力用に選択され、CL7の信号はCL4およびCL5の両方の信号をロウに設定することによって選択される。F1の入力端子は最低次ビットがＧ段で計算されるときにC1信号をプリセットするのに使うこともできる。F1はＦ関数発生器へのF1入力が不要のとき用いることができる。F1をC1プリセット用の入力として用いるために、メモリセルCL4およびCL5にハイの信号を格納する。また、CL3をロウにCL2をロウに設定してトランジスタT101をオフにするとともにトランジスタT102をオンにしてライン105の信号がC1に伝搬するようにする。
メモリセルCL7は3:1マルチプレクサM101の一部として機能するほかはNORゲートN201およびN202への一つの入力を制御する。Ｆ段が端子F1およびF2への値A0およびB0の加算のためのマルチビット加算器の中の中間段として機能するようにするために、CL7をハイに設定してN201の出力が入力端子F2への信号であるようにする。F1への入力値A0に定数を加えるためにCL7はロウに設定してある。これによってN201への入力がハイになり、その出力がロウになり、加数がマルチプレクサM2に選択されるようにする。メモリセルCL0は、CL1の値またはF3の値をXNORゲートX101に選択的に印加し、このゲートX101によりX103が端子F1の値A0に加えるべき出力を発生する。このように、CL7をロウにプログラムすることによって、相互配線資源、すなわち他の論理ブロック（図示してない）への信号供給に必要となる端子F2の接続を受ける相互配線資源を用いることなく、１ビットを入力値に加えるべき一定値としてプログラムすることができる。
図10のメモリセルの論理値のすべての組合せが許容できるのではない。例えば、M101内では、セルCL4がハイでメモリセルCL5がロウの場合は、それらハイおよびロウの信号の両方がライン105に同時に入力されることがあり得るので、コンテンションが生じ得る。このようなコンテンションを防ぐために、メモリセルプログラム用のソフトウェアを上記組合せを防止するようにプログラムする。または、ライン105に出力すべき二つの信号の一方だけを選択するように余分のメモリセルを加えることもできる。
上述のとおり、二つの段すなわち各々がマルチビット加算器の１ビットを代表するＦ段およびＧ段を図10に示すとおり互いに縦続接続する。このようにして一つの論理ブロックで、桁上げ論理を用いるマルチビット機能の中の２つのビットを実動化できる。この構成は、これまでのジリンクス社製デバイスに比べて、桁上げ論理を使う機能の実動化に必要な回路素子の密度を大幅に改善する。これと対照的に、図５に示すとおり、従来技術の回路では論理ブロックあたり１ビットだけの密度でマルチビット計数器を実現している。
図10のＧ段について述べると、このＧ段のマルチプレクサM3がＦ段の桁上げ出力信号C1を二つのインバータI107およびI108によるバッファを経て受ける。加算器では、桁上げ出力信号C1を端子G4およびG1にそれぞれ現われている加数A1およびB1とＧ関数発生器で組み合わせて和ビットS1を計算する。Ｆ段の桁上げ出力信号C1も、Ｇ段の桁上げ論理の回路配置条件に応じて、トランジスタT103によるＧ段の桁上げ出力Ci+2への伝搬に利用できる。
Ｇ段の桁上げ論理の大部分はＦ段の桁上げ論理と同じである。例えば、Ｇ段のXNORゲートX102はＦ段のXNORゲートX101と相似的に機能して同じマルチプレクサM2の出力による制御を受け、Ｇ段が加算器またはインクリメンタとして機能するか減算器またはデクリメンタとして機能するかを決める。また、Ｇ段のNORゲートN202はＦ段のNORゲートN201、すなわちメモリセルCL7による一方の入力の制御をＧ段の加数がそのＧ段の入力端子に接続してある相互配線資源の使用を要することなく一定値に強制的に収まるように行うNORゲートN201として機能する。
しかし、Ｆ段のメモリセルCL2およびCL3に対して、Ｇ段はただ１個のメモリセルCL6を備える。CL6はCL3と同様に機能し、Ｇ段がマルチビット加算器の中間段として機能するか桁上げ信号がＧ段の桁上げ論理をバイパスするかを制御する。CL6がハイの状態では、トランジスタT105はオンになり、Ｇ段はマルチビット加算器の中間段として機能する。CL6がロウの状態では、ロウの信号がトランジスタT106を経てインバータT110に印加され、トランジスタT103がオンになる（T104はオフとなる）。T103がオンになったことにより、C1における桁上げ信号はＧ段の桁上げ論理をバイパスすることができる。Ｆ段の場合と同様に、Ｇ段または論理ブロック内の任意の特定の段をバイパスすることは、Ｇ段を他の機能のために用いる設計レイアウトによって要求され得る。
Ｇ段内のマルチプレクサM3およびM4は互いに組み合わせてＦ段のマルチプレクサM1およびM2とは異なった使い方をする。Ｆ段のマルチプレクサM2はＧ段の桁上げ論理およびＦ段の桁上げ論理がインクリメントモードで機能するかデクリメントモードで機能するかを制御する。しかし、Ｇ段はそれ自身のマルチプレクサM4を備え、それによって、関数発生器Ｇ内の和の論理がインクリメントモードおよびデクリメントモードのどちらで動作するかを制御する。M4は、その入力の一つG3が対応入力F3の場合と同様に同じ相互配線回路（図示してない）、すなわちＦ機能発生器のインクリメントモード／デクリメントモードを制御する回路に接続されている。
Ｇ段のマルチプレクサM3およびM4への他の入力は、同時に必要となる信号が同一のマルチプレクサに入力されることがないように分配される。マルチビット加算器内の中間段として動作するには、Ｇ関数発生器はインクリメント・デクリメントモード間の動作モードの信号制御とより下位のビットからの桁上げ信号との両方を必要とする。したがって、F3へのインクリメント／デクリメントモード信号はG3経由でマルチプレクサM4にも印加し、下位ビットからの桁上げ出力信号はマルチプレクサM3に送り、これら両方の信号がＧ関数発生器に同時に供給されるようにする。
さらに、算術溢れの検出のために後述のとおり信号C1およびC0は比較する必要があり、したがって同時に供給されている必要がある。そこで、信号C1は一方のマルチプレクサM3に入力され信号C0は他方のマルチプレクサM4に入力され、これら両信号がＧ関数発生器に一緒に供給されるようにしている。
互いに縦続接続した二つの段を含む図10の回路は先行ブロックにおける最上位ビット処理の際の算術溢れをＧ段で検出する能力を備える。算術溢れの検出を、符号ビットの桁上げと最上位ビットの桁上げとの相違の認識によって行うことは当業者に周知である。したがって、算術溢れ状態の検出は符号ビットの桁上げと最上位ビットの桁上げとのXOR関数の計算によって達成する。図10の回路では、最上位ビットの桁上げはC0すなわちＦ段への桁上げ入力に供給された符号ビットの桁上げ（Ｆ段へのA0およびB0信号とC0信号との関数）はC1すなわちＦ段への桁上げ出力に供給される。C0はI120およびI121を経てＧ段内のマルチプレクサM4に送られる。C1はI107およびI108を経てＧ段内のマルチプレクサM3に送られる。算術溢れ検出用に図10の回路を回路配置するために、M3はC1をＧ関数発生器に経路づけするようにプログラムし、M4はC0をＧ関数発生器に経路づけするようにプログラムする。Ｇ関数発生器はC1およびC0のXOR関数、すなわち上述のとおり算術溢れ検出信号であるこのXOR関数を計算するようにプログラムする。
図10の回路はデクリメントでも機能する。デクリメントモードでは、この回路は計数器をデクリメントするか、または変数から定数を減算するなどの減算を行う。
図10の回路においては減算の実施にいくつかのモードを用いることができる。減算の三つの通常のモードは、２の補数モード、１の補数モードおよび符号・大きさモードである。
減算の２の補数モードを用いる場合は、最下位ビットの桁上げ入力ビットを論理１にプリセットする。その最下位ビットをＦ段から供給する場合は、その最下位ビットの桁上げ入力を桁上げ入力端子Carry  InTまたはCarry  InB経由でリセットし、メモリセルMCを信号のC0への伝搬に設定する。プリセット信号をＦ段の桁上げ入力端子Carry  InBまたはCarry  InTに印加するために、プリセット信号をもう一つの論理ブロックのＦ段で発生し、図10乃至図12に関連して後述する手段により最下位ビットのＦ段に供給する。この信号は上述のとおりＦ段で発生し、トランジスタT103をオンにトランジスタT104をオフにすることによってＧ段経由で次の論理ブロックに送ることもできる。このようにして、プリセット信号発生用のその論理ブロックのＧ段内の桁上げ論理はバイパスされる。
最下位ビットをＧ段で２の補数の減算で供給する場合は、マルチプレクサM101の三つの入力の一つをC1の論理１へのプリセットに使えるように、トランジスタT101をオフにトランジスタT102をオンにすることもできる。マルチプレクサM101は、F3にロウの信号を印加しCL5をハイにCL4をロウに設定することによって、論理１をF3端子経由で供給できる。マルチプレクサM101は、CL7をハイに、CL5をロウに、CL4をロウにそれぞれ設定することによって、メモリセルCL7内の格納値として論理１を供給できる。また、マルチプレクサM101は、ハイの信号をF1に印加し、CL5およびCL4をハイに設定することによって、F1入力端子経由で論理１を供給できる。
上記１の補数の減算または符号・大きさ減算を行うときは、最下位ビットの桁上げ入力は論理０に通常プリセットする。この１の補数の減算の場合は、符号ビットの桁上げ出力は最終解の発生のために最下位ビットに加えなければならない。この動作は、最下位ビットの桁上げ入力をプリセットするのではなく、符合ビットの桁上げ出力端子を最下位ビットの桁上げ入力端子に接続することによって達成できる。符号ビットの桁上げ出力は和出力に加算することもできる。最下位ビットをＦ段で計算する場合は、桁上げ入力端子Carry  InTまたはCarry  InBに論理０を印加しメモリセルMCを桁上げ入力C0への信号伝搬に設定することによって、桁上げ入力C0を０にプリセットする。また、最下位ビットをＧ段で計算する場合は、桁上げ入力C1を上述のとおりマルチプレクサM101内の三つの経路の一つ経由で０にプリセットする。F3端子経由で論理０を供給するために、ハイの信号をF3に印加する（反転されるから）。CL7経由で論理信号を供給するために、論理０をCL7に入力する。F1経由で論理０を供給するために、ロウの信号をF1に印加する。
上記２の補数の減算および１の補数の減算の両方については、マルチプレクサM2の出力はロウに設定しなければならない。符号・大きさ減算については、M2の出力は二つの数の符号が同じであればロウに設定する。二つの数の符号が互いに反対であればM2の出力はハイに設定する。
マルチビット加算器に用いた図10の回路
図11aを参照してマルチビット加算器を説明する。各々が図10に示すような回路を含むブロック１乃至４の順序づけしたアレーを、図10にCi+2で示し図11aの各論理ブロック内にCarry  Outで示した桁上げ出力が、これら両面にCarry  InBで示した上側論理ブロックの桁上げ入力端子と両図にCarry  InTで示した下側論理ブロックの桁上げ入力端子とに接続されるように構成する。各論理ブロックは上側論理ブロックから（端子Carry  InTに）または下側論理ブロックから（端子Carry  InBに）に桁上げ信号を選択的に受けることができる。この論理ブロックにより桁上げ信号の選択的受信が上側論理ブロックからか下側論理ブロックからかはメモリセルMCが制御する。MCがハイの状態にあればトランジスタT152がオンとなり、下側論理ブロックからの桁上げ信号を桁上げ信号入力端子Carry  InBに受ける。MCがロウの状態では、トランジスタT151がオンになり、上側論理ブロックからの桁上げ信号を桁上げ信号入力端子Carry  InTに受ける。例えば、ラインL112はブロック２の桁上げ信号出力端子をブロック１の桁上げ信号入力端子Carry  InBおよびブロック３の桁上げ信号入力端子Carry  InTに接続する。同様に、ラインL113はブロック４の桁上げ信号出力端子をブロック３の桁上げ信号入力端子Carry  InBおよびブロック５（図示してない）の桁上げ信号入力端子Carry  InTに接続する。このように、ブロック３は桁上げ信号をブロック４からラインL113経由で端子Carry  InBに、またブロック２からラインL113経由で端子Carry  InTに受ける。メモリセルMCのプログラムのしかたによって、トランジスタT151とT152のどちらがオンになり、桁上げ信号のどれがブロック３内部回路で用いられるかが決まる。
図10に示すとおり、長いラインで信号品質を維持するために２ビットあたりさらに２ゲート分の遅延がインバータI101およびI102によって加わる（４ビットあたりおよそ４ゲート分の遅延）。これと対照的に、図２に示したような慣用の四段縦続接続桁上げ伝搬全加算器の出力信号COUTは、一つのXORゲートと四つのANDゲートと四つのORゲートと（９ゲート分の遅延）を通過するまで得られない。また、図３に示したような参照用桁上げ回路が高速桁上げ伝搬の達成のために回路素子の高密度化を要するのに対して、図10の回路は慣用の桁上げ伝搬加算器の場合よりも多い回路素子は必要としない。
桁上げ専用相互配線回路の主な利点はプログラム可能な桁上げ相互配線回路よりもずっと高速で動作することである。この性能向上はプログラム可能な相互配線回路の融通性を犠牲にして達成している。しかし、図11aに示した専用配線回路は桁上げ信号をアレー経由の二つの方向のいずれかに伝搬できる点において融通性がある。
図11bは桁上げ信号をアレー経由で選択方向に伝搬する専用配線回路を用いない配線構造を示す。図11はマルチビット加算器またはそれ以外で桁上げ論理利用のマルチビット機能回路を形成する論理ブロックを相互接続する配線構造が必要となるメモリセル・相互接続の組の一部だけを示す。図11において、論理ブロック11−２の出力C0は、メモリセルM11−２による制御の下に論理ブロック11−２の出力と配線ライン11−ａとを接続する対応トランジスタをオンにすることによって、論理ブロック11−２または論理ブロック11−３に接続できる。論理ブロック11−２の出力C0を論理ブロック11−１の入力CIBに接続する必要がある場合は、対応トランジスタをオンにしてライン11−ａへの信号をブロック11−１の端子CIBに伝搬するようにメモリセルM11−１をプログラムする。出力C0を論理ブロック11−３に接続する場合は、メモリセルM11−３をオンにして配線ライン11−ａを論理ブロック11−３の入力CITに接続する。これら以外のメモリセル（図示してない）も一つの論理ブロックから次のブロックへの信号伝搬の方向を制御するよう同様にプログラムできる。マルチビット加算器の各段経由の桁上げ信号伝搬方向の制御に融通性を与えるためには多数のメモリセルが必要になることは容易に理解されよう。
図11cに示したもう一つの回路はより複雑な専用桁上げ相互配線回路である。この専用配線回路は桁上げ連鎖を任意の長さに蛇行した形で形成することを可能にする。上記ブロックのいくつかは図11aに示すように、すなわち桁上げ出力信号を上側論理ブロックおよび下側論理ブロックの両方に伝搬するように回路配置する。しかし、このアレーの上端部と下端部では回路配置は異にしてある。すなわち上端部では論理ブロックの桁上げ信号は下側論理ブロックの桁上げ入力に伝搬するとともに、右側論理ブロックの桁上げ入力に伝搬する。下端部の各回路は、論理ブロックの桁上げ出力信号が上側論理ブロックの桁上げ入力に伝搬されるとともに右側論理ブロックの桁上げ入力に伝搬されるように回路配置する。また、下端部回路の各々は上側論理ブロックおよび左側論理ブロックから桁上げ入力信号を受ける。各論理ブロックのメモリセルMCは、二つの桁上げ入力信号のいずれの桁上げ入力信号が図11aに関する上述の説明のとおり論理ブロックに受信されるかを制御する。
図11cに示した複雑な専用配線回路は設計レイアウトにより高い融通性を与える点でとくに有用である。マルチビット加算器もしくはマルチビット計数器、またはそれら以外のマルチビット算術機能回路は論理ブロックの特定のコラムに限定される必要はない。例えば、論理ブロックB3、B4、A4およびA3を含む馬蹄状回路配置の形に８ビット計数器を実動化できる。ここでブロックA3は最下位ビットおよびそのすぐ上位のビットを含み、A4はさらにその次の上位ビットを含み、B4はさらにその次の上位ビットを含み、最後にB3は二つの最上位ビットを含むものとする。各論理ブロックのメモリセルMC（図10）は、桁上げ信号を論理ブロックA3のC0から論理ブロックA4のCITへ、論理ブロックA4のC0から論理ブロックB4のCIBへ、さらに論理ブロックB4のC0から論理ブロックB3のCIBへ伝搬する。論理ブロックの内部回路により（図10に示すとおり）任意の特定ビットの桁上げ論理はバイパスされ得るから、８ビット計数器（または桁上げ論理を利用したそれ以外の機能回路）は隣接ブロック内に実現する必要はない。したがって、例えば最下位ビットは論理ブロックA3でなく論理ブロックA2にあり、それ以外の六つのビットは上述の例の場合と同様にブロックA4、B4、B3にあり得る。ブロックA3内のメモリセルCL2、CL3およびCL4を適切にプログラムすることによって、論理ブロックA2の桁上げ信号C0は論理ブロックA3の桁上げ論理をバイパスし、論理ブロックA4のCITに伝搬する。
この発明による桁上げ論理回路
図12aは図8bの実施例を実動化する回路配線融通性ある論理ブロックCLBを示す。この論理ブロックCLBには四つの関数発生器Ｆ、Ｇ、ＨおよびＪが含まれる。関数発生器Ｆ、Ｇ、ＨおよびＪの各々は図9a乃至9dに関連して上に述べた参照用テーブルを含む。すなわち、各関数発生器は、入力信号F0乃至F3、G0乃至G3、H0乃至H3、J0乃至J3の任意の関数をそれぞれ供給する。入力変数ＡおよびＢの算術機能を実動化するために、関数発生器の各々において１ビットを処理する。例えば、最低次の和ビットS0はＡおよびＢの最低次ビットから、すなわちＦ関数発生器内のビットA0およびB0から計算できる。ビットA0はＦ関数発生器のFB入力端子および入力端子F0、F1、F2、またはF3に供給される。ビットB0はＦ関数発生器のもう一つの端子に供給されるか、その関数発生器内で他の入力の関数として発生される。加算を行うには、桁上げ入力ラインCINに論理０を供給する。同様に、ビットA1およびB1はＧ関数発生器に供給し、より高次のビットについても同様とする。これら関数発生器の各々は、図8bのユニット903で示したとおりＡおよびＢビットのXOR関数を発生するように適当な参照用テーブルをロードすることによってプログラムする（図8bに示すとおり、Ｂ入力値は関数発生器の内部でＡ入力用ライン以外のラインへの他の入力の関数として発生することもできる。関数発生器は四つの入力の任意の関数を供給できるのでこれが可能になる）。このように、関数発生器は任意のデータ変形921を実動化し、対応ビットAiおよびBiのXOR関数922をそれぞれ発生する。この実施例は算術演算を４ビット演算に限定するものではない。すなわち、CLBは複数のCLBのアレーの一つとして形成され図示のCLBの上に接続されたCLBでより高次のビットを処理することもできるからである。
高速桁上げMUX  C1、C2、C3およびC4がこれら関数発生器と関連づけてある。MUX  C1は桁上げ入力信号CIN（算術演算が加算であってＦ関数発生器が最低次のビットを受けているとき０になる）とＢ入力信号FBとを受け、出力信号C1OUTを発生する。MUX  C2はC1OUT信号および第２のＢ入力信号GBを受けて、出力信号C2OUTを発生する。MUX  C3およびC4は等価的に接続してある。MUX4は論理ブロックCLBから信号COUTを発生する。関数発生器Ｆ、Ｇ、ＨおよびＪはそれぞれの出力信号Ｘ、Ｙ、ＺおよびＶとしてそれぞれの桁上げ伝搬信号Piをそれぞれ発生する。これらの出力信号により、図6aに関連して上述したように桁上げMUX  C1、C2、C3およびC4を制御し、累算桁上げ出力関数COUTを供給する。
図10のインバータI101およびI102に関連して上に述べたとおり、桁上げ信号C0に周期的に電力再供給を行う必要がある。電力供給バッファの接続の頻度はこの発明を実施した相互配線アーキテクチャーによって定める。図12aに示すとおり、インバータI121およびI122を含む電力再供給バッファは、桁上げ信号通路内の四つのマルチプレクサごとに、あるいはCLB一つごとに配置する。もう一つの実施例では、電力再供給バッファは桁上げ信号通路内の二つのマルチプレクサごとに設けてあり、したがって、各CLBあたり二つの再供給バッファが設けてある。もちろん、この発明は一つのCLBが四つの関数発生器を含むアーキテクチャーに限られない。それ以外に多数の変形が可能である。
図12aの実施例は、図8bの和Siを発生するのに、同図に図示のものの近傍、好ましくはそれの右が左に隣接して配置して示したものと同一のもう一つのCLBを用いている。桁上げ伝搬信号Piを左または右の和CLBに供給するために、MUX  B1、B2、B3およびB4をそれぞれのメモリセル１乃至５でセットして、桁上げMUX  C1、C2、C3およびC4の出力を送出する。メモリセル３および７はMUX  S3およびS1にMUX  B3およびB1の出力を送出させるように同様にセットされる。このようにして、桁上げMUX  C1、C2、C3およびC4の出力が出力ラインXB、YB、ZBおよびVBに生ずる。桁上げCLBに右または左の和CLBにおいては、出力XBはラインFBと入力F0乃至F3の一つとに接続する。出力Ｘは入力F0乃至F3の他方の一つに接続する。関数発生器Ｇ、ＨおよびＪへの等価的接続を設ける。和CLBにおいては、関数発生器Ｆ、Ｇ、ＨおよびＪが互いに連続するビットについての和の出力を供給する。
図12bは１ビットあたり一つだけの関数発生器を要するこの発明のもう一つの実施例を示す。図12bのCLBは図12aのものと類似しているが、和の計算のためのXORゲートS1乃至S4を含む。
図12aの実施例では一つのメモリセル１でMUX  B3およびB4の両方を制御しているが、図12bの実施例ではMUX  B4はメモリセル９で制御され、MUX  B3はメモリセル６および７による制御を受ける三入力MUXである。また、既述のとおり、図12aの実施例では１ビットの桁上げと和とが二つの互いに別のCLBで計算されるのに対して、図12bの実施例ではXORゲートS1乃至S4が桁上げおよび和の両方を単一のCLB内で計算することを可能にしている。したがって、図12bの実施例のほうが算術演算機能の実動化においてより効率的であり、一方図12aの実施例のほうがより高密度であってPCBあたりのコストが低い。これら以外に多数の変形がもちろん可能である。例えば、図12bにおいて、メモリセル９でMUX  B3を制御し、MUX  B4への一つの制御を供給するようにメモリセル６および７の一つをメモリセル９で置換してメモリセルを節約することもできる。もう一つの実施例では、一つのメモリセルで四つのメモリセルB1乃至B4全部の桁上げモードを活性化できる。
図12aおよび12bの実施例において、図10のマルチプレクサM1、M3およびM4、すなわちマルチプレクサM1、M3およびM4の回路配置のための関連回路配置メモリセルは必要ないことに注意されたい。また、図10の場合と対照的に、F0乃至F3などの関数発生器入力は完全に置換可能であることにも注意されたい。入力信号はこれら入力の任意の選ばれた一つに導くことができ、後述の相互配線構造経由で信号を経路づけする際に有利になる。図12aおよび12bにおいて、いずれのデータ変形論理（図8bのデータ変形ユニット921を見よ）もユーザに選択可能であり、算術演算入力の特定のピンへの入力の必要性によって制約されない。このように、データ設計を経路づけするソフトウェアはより容易に経路を見出すことができ、その経路は通常はより短縮される。さらに、図8bに示したこの発明のデバイスを図8aのデバイスと比較してみると、図8aのデバイスは、Ai、BiおよびCi入力が関数発生器902に供給され、それによって追加入力数を１に制限することを必要とする。これと対照的に、図8bの実施例はデータ変形機能921内に三つの変数の任意の関数を収容できる。和Siをもう一つの関数発生器904で計算する場合は、その関数発生器はデータ変形領域927において二つの追加入力の任意の関数により上記Si関数を変形できる。
追加の機能
図12aまたは12bの桁上げマルチプレクサC1乃至C4は、算術演算における桁上げ機能に使用中でない場合は、ANDまたはOR機能ほかの機能の発生に使うことができる。例えば、図12aのラインFBに論理０を加えることによって、Ｆ機能発生器のＸ出力信号と桁上げ入力信号CINとのAND関数を発生するようにマルチプレクサC1をプログラムする。また、ラインFBに論理１を加えることによって、Ｘ出力信号の補数と桁上げ入力信号CINとのOR関数を発生するようにマルチプレクサC1をプログラムする。
桁上げ回路を用い得る経路づけアーキテクチャー
一つのCLBからもう一つのCLBへの信号経路付与のアーキテクチャーを図12cおよび12dに示す。図12cはロジックと信号経路とを組み合わせるタイルを示す。図12dは水平方向に互いに隣接する二つのタイルTILE1,1およびTILE2,1、すなわち図12eに示したようにチップ形成の際に互いに接続される二つの隣接タイルを示す。TILE1,1において右に延びるラインはTILE2,1において左に延びるラインと一線上に配置し互いに接続する。図12cのコアタイルは、タイルの上端および下端に設けたラインを含む。互いに重ねるときは、これら上端ラインおよび下端ラインは互いに接続する。完全集積化回路チップでは、図12cのタイルは組み合わされて図12eに図示の構成、すなわち素子Ｃがコアタイルを含み、素子Ｎ、Ｓ、ＥおよびＷがチップの入力出力用の北、南、東および西端タイルを含み、素子NW、NE、SWおよびSEが追加のチップ入力出力用の角タイルを含む図12e図示の構成を形成する。DSおよびDCなどの除算器は互いに隣接する導体ラインをプログラム可能な形で接続状態または非接続状態にすることを可能にする。
図12cについて述べると、図12aまたは12bのCLBが図の中央近傍に示してある。図12aおよび12bで左側にあるCLK経由の入力ラインJBは図12cのCLBの左側に対応して配置してある。簡略化のために、ラインJF、FOおよびCLKだけに符号を付けてある。図12aおよび12bの場合と同様に、桁上げ入力ラインCINが図面の最下部からCLBに延び桁上げ出力ラインCOUTが図面の最上部から延びる。Ｘ経由の出力線VBは図12aおよび12bならびに図12cのCLBの右から延びている。図12cにおいては、ラインVBおよびＸのみに符号をつけてある。図12cには24本の入力選択ラインM0乃至M23も示してあり、簡略化のためそのうちのM23のみに符号をつけてある。ラインM0乃至M23は北、南、東および西側のタイルからの入力信号を選択してCLBへの入力とする。図12cには多数の小さい白マルが示してある。これら白マルの各々はプログラム可能な相互接続点PIP、すなわち円内で交叉する水平ラインおよび垂直ラインを電気的に接続するように、１個のトランジスタ、数個のトランジスタ、アンチヒューズ、EPROMセルなどの手段によりプログラムできるPIPを表わす。簡略化のために、PIP1つだけに符号をつけてある。図12cには黒マルでそれぞれ表示した固定接続も示してある。Ｘ経由のCLB出力ラインVBはPIPによりそれらラインの一つ、例えば固定接続を有するQOに、プログラム可能な形で接続できる。
図12dを参照すると、タイルTILE1,1内のCLB1,1のＦ関数発生器Ｘの出力に生ずる伝搬信号PiはPIPX1,1,1により直接相互接続ラインQ01,1すなわちタイルTILE2,1に延びるQ01,1に接続できるとともに、PIPF04,2,1によりCLB2,1のF0入力に接続できる。図12aに示すとおり、高速桁上げMUX  C1からの桁上げ出力信号Ci+1はマルチプレクサB1およびS1経由でCLB1,1のXB出力に接続する。PIPXB2,1,1はもう一つの直接接続ラインQ11,1、すなわちPIPGB3,2,1経由でCLB2,1のＧ関数発生器の入力線G0に接続されているラインQ11,1に接続されている。これはタイルTILE2,1のＧ関数発生器内で計算されるべき次の和ビットのための桁上げ入力Ciとして作用する。より高次のビットもそれぞれ対応して接続する。このように、伝搬機能および高速桁上げ機能がタイルTILE1,1に生じ、加算機能がタイルTILE2,1に生じる。
ピンF0乃至F3の完全な相互交換可能性が二つの利点の一つをもたらす。図12の実施例では少数のPIPでも十分な相互交換可能性で得られる。PIPの各々が約６個のトランジスタを要するので、PIPの数の削減はチップ寸法を削減する。より多くのPIPを設ける場合は、関数発生器の入力全部への高速経路が通常得られ、したがってチップ動作はより高速になる。
摘要
この発明の二つの実施例を図12aおよび12bに関連づけて上に詳述してきた。上の説明に基づき、この発明の上述の特徴を組み入れたこれら以外の実施例が当業者に自明になろう。例えば、互いに隣接していない論理ブロックを相互接続することも可能である。また、図12aおよび12bは桁上げ論理４段と四つの関数発生器とを備える論理ブロックを示しているが、異なる段数を有する論理ブロックを形成することも可能である。
さらに他の例について述べると、図12aおよび12bの制御回路はメモリセルにより制御するものと説明したが、これらメモリセルがSRAMメモリセル、EPROM、EEPROMヒューズ、アンチヒューズで構成できることは明らかである。また、制御信号は論理ゲートの出力信号およびほかの利用可能な信号で供給できることも明らかである。これら実施例および上記説明に基づき自明なこれら以外の実施例はこの発明の範囲内に含めることを意図するものである。
【図１ａ】
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【図１ｂ】
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【図６ａ】
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【図６ｂ】
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【図６ｃ】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５】
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【図７ａ】
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【図７ｂ】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図９ｃ】
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【図９ｄ】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【図１２ｄ】
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【図１２ｅ】
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