(57)【特許請求の範囲】
【請求項１】
単一のクロック源から発生するクロック信号を第１の装置および第２の装置を含む複数の装置に分配して各装置内の動作およびケーブルを介しての装置間伝送を前記クロック信号に同期して行う信号伝送システムにおいて、
前記第１の装置に第１のテストデータ発生回路、第１の位相調整回路、第２の位相調整回路、第１のレジスタ、第２のレジスタ、ディレイ回路、テスト制御回路を備え、
前記第２の装置に第１のテストデータ発生回路と同一内容のテストデータを発生する第２のテストデータ発生回路、返送回路を備え、
前記第１の位相調整回路は、第２のテストデータ発生回路から第１のケーブルを介して第１の装置に送られてきたテストデータを受信する第１のレジスタへ供給されるクロック信号のタイミングを複数のタイミングの内から１つ選択して全ビットへ共通に供給し、
前記テスト制御回路は、第１のレジスタで受信したテストデータと第１のテストデータ発生回路から出力されたテストデータを前記ディレイ回路で遅延させた遅延テストデータを比較してその比較結果を保持し、
前記第２の位相調整回路は、第２の装置に対して伝送するテストデータを保持する第２のレジスタに供給するクロック信号のタイミングを複数のタイミングから１つを選択し全ビットへ共通に供給し、
返送回路は第２の装置で受信したテストデータを第１の装置に返送することを特徴とする信号伝送システム。
【請求項２】
単一のクロック源から発生するクロック信号を第１の装置および第２の装置を含む複数の装置に分配して各装置内の動作およびケーブルを介しての装置間伝送を前記クロック信号に同期して行う信号伝送システムにおいて、
前記第１の装置に第１のテストデータ発生回路、第１の位相調整回路、第２の位相調整回路、第１のレジスタ、第２のレジスタ、第1のテストデータ発生回路で発生したテストデータが正しいか否かを判別するチェックビット群を付加する第１のチェックビット付加回路、チェック回路を備え、
前記第２の装置に第１のテストデータ発生回路と同一内容のテストデータを発生する第２のテストデータ発生回路、第２のテストデータ発生回路で発生したテストデータが正しいか否か判別するチェックビット群を付加する第２のチェックビット付加回路、返送回路を備え、
前記第１の位相調整回路は、第２のテストデータ発生回路から発生し前記チェックビット群が付加され第１のケーブルを介して第１の装置に送られてきたテストデータを受信する第１のレジスタへ供給されるクロック信号のタイミングを複数のタイミングの内から１つ選択して全ビットへ共通に供給し、
前記チェック回路は、第１のレジスタで受信したテストデータと付加されたチェックビット群が正しいかどうかチェックしてその比較結果を保持し、
前記第２の位相調整回路は、第２の装置に対して伝送するチェックビット群が付加されたテストデータを保持する第２のレジスタに供給するクロック信号のタイミングを複数のタイミングから１つを選択し全ビットへ共通に供給し、
返送回路は、第２の装置で受信したチェックデータを第１の装置に返送することを特徴とする信号伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の装置から構成され、装置間で複数の信号を並列に伝送するシステムに関する。
プロセッサ装置とプロセッサ間結合装置により構成されるシステムにおいては、各装置ごとに、工場出荷時にクロック入力からフリップフロップまでの遅延時間を調整する。クロック分配装置、送信装置、受信装置それぞれについて調整を行うことで伝送条件をあわせるようにしている。実際のシステムでは、伝送路をテストするための試験プログラムなどで伝送可否を調査して、装置内の遅延時間を微調整していた。
【０００２】
近年、システムが大規模となってきているため、伝送ケーブル長が非常に長くなったため伝送条件が厳しく、信号伝送する装置の組合せも多く、現実的な時間内にテストを実施することが要望されている。したがって、最適な伝送条件を現実的な時間内に自動的に求めることができる信号伝送システムの開発が必要とされている。
【０００３】
【従来の技術】
従来のシステムとしては、例えば図５６に示すようなものがある。
図５６において、１０１はプロセッサ装置よりなる第１の装置としての送信装置、１０２はプロセッサ間結合装置よりなる第２の装置としての受信装置であり、送信装置１０１と受信装置１０２は長距離のケーブル１０３により接続され、ケーブル１０３を介して送信装置１０１から受信装置１０２にデータが伝送される。１０４はクロック発振装置であり、クロック発振装置１０４から発振されるクロック信号は、クロック分配装置１０５により、送信装置１０１のクロック分配回路１０６および受信装置１０２のクロック分配回路１０７にそれぞれ分配される。
【０００４】
送信装置１０１内にはプリップフロップよりなる内部レジスタ１０８およびフリップフロップよりなる最終段レジスタ１０９が設けられ、データが入力する内部レジスタ１０８にはクロック分配回路１０６からクロック信号が入力し、内部レジスタ１０８からデータが入力する最終段レジスタ１０９にはクロック分配回路１０６からクロック信号が入力し、予め求められた固定の伝送クロックを設定する固定位相回路１１０からのクロックが入力する。
【０００５】
受信装置１０２内にはケーブル１０３を介してデータを受信するフリップフロップよりなる入力段レジスタ１１１と入力手段レジスタ１１１の出力が入力する内部レジスタ１１２が設けられ、内部レジスタ１１２にはクロック分配回路１０７からのクロック信号が入力し、入力段レジスタ１１１にはクロック分配回路１０７からのクロック信号が入力し、予め求められた固定の位相クロックを設定する固定位相回路１１３からのクロックが入力する。送信装置１０１と受信装置１０２は制御プロセッサ１１４によりそれぞれ制御される。
【０００６】
固定位相回路１１０，１１３による固定位相値は、図５７に示すように、装置単体テストで求める。
図５７において、予め伝送経路のディレイ計算をしておく。すなわち、図５６の送信装置１０１のクロック分配回路１１６から固定位相回路１１０、最終段レジスタ１０９、ケーブル１０３を経て受信装置１０２の入力段レジスタ１１１に入力するまでのディレイ時間と、受信装置１０２のクロック分配回路１０７から固定位相回路１１３を経て入力段レジスタ１１１に入力するまでのディレイ時間を予め求める。そして、図５７に示すように、装置１０１または１０２のクロック入力（１）から最終段レジスタ１０９または入力段レジスタ１１１に印加するクロック（２）までのディレイ時間をいくつにしたら装置間伝送が可能となるか算出しておく。このとき実際のクロック源１１４から装置１０１または１０２のクロック入力までのクロック分配にばらつきがあることを見込む必要がある。予め算出されたクロック入力（１）−（２）間のディレイとなるように、位相調整回路１１０または１１３の位相選択値を試験装置の波形による単体テストで求める。信号伝送システムとして装置１０１または１０２を使用するときは、求めた位相選択値を位相調整回路１１０Ａに設定し、前記固定位相回路１１０，１１３とする。
【０００７】
【発明が解決しようとする課題】
しかしながら、このような従来の信号伝送システムにあっては、装置毎に位相を調整しているため、信号伝送システムとして組み立てたときには、各装置の調整誤差、ケーブルの製造ばらつき、装置毎に調整するときとシステムとして運用するときの環境の誤差が合算されるため、システムの大規模化に伴うケーブル長の増大の影響もあり伝送条件が厳しくなる。これを回避するため、システムを組み立てた後に試験によって微調整することも可能であるが、システムが大規模になっているため、組合せも多く、現実的な時間内に最適な伝送条件を求めることができなかった。
【０００８】
本発明は、このような従来の問題に鑑みてなされたものであって、自動的に伝送条件を変えながら、伝送可否を判断し、最適な伝送条件をシステムの立上げ時に自動的に求めることができる信号伝送システムを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この目的を達成するために、本発明は、次のように構成する。
図１において、請求項１の発明は、単一のクロック源４から発生するクロック信号を第１の装置１および第２の装置２を含む複数の装置に分配して各装置内の動作およびケーブル３を介しての装置間伝送を前記クロック信号に同期して行う信号伝送システムにおいて、
前記第１の装置１に、テストデータを発生させる第１のテストデータ発生回路２１と、前記第２の装置２に、前記第１の装置１から前記ケーブル３を介して伝送されたテストデータを受ける入力段のレジスタ２８のクロック信号のタイミングを複数のタイミングから１つを選択できる位相調整手段２７と、
前記第１のテストデータ発生回路２１と同一の第２のテストデータ発生回路３１を含み前記第１のテストデータ発生回路２１からのテストデータと該第２のテストデータ発生回路３１の出力するテストデータを遅延させて比較しその比較結果を保持する第１のテスト制御手段３０と、を設けた。
【００１０】
請求項２の発明は、単一のクロック源４から発生するクロック信号を第１の装置１および第２の装置２を含む複数の装置に分配して各装置内の動作およびケーブル３を介しての装置間伝送をクロック信号に同期して行う信号伝送システムにおいて、
前記第１の装置１に、テストデータを発生させる第１のテストデータ発生回路２１と、テストデータが正しいか判別できるチェックビット群を付加するチェックビット付加回路と、
前記第２の装置２に、前記第１の装置から前記ケーブル３を介して伝送されたテストデータおよびチェックビット群を受ける入力段のレジスタ２８のクロック信号のタイミングを複数のタイミングから１つを選択できる位相調整手段と、
前記第１の装置１から受信したテストデータとチェックビット群により受信したデータが正しいかチェックするチェック回路を含み、該チェック回路の出力を保持する第２のテスト制御手段と、を設けた。
【００１１】
請求項３の発明は、単一のクロック源４から発生するクロック信号を第１の装置１および第２の装置２を含む複数の装置に分配して各装置内の動作およびケーブル３を介しての装置間伝送を前記クロック信号に同期して行う信号伝送システムにおいて、
前記第１の装置１に、前記第２の装置２に対して伝送するテストデータの最終段のレジスタのクロック信号のタイミングを複数のタイミングから１つを選択できる位相調整手段と、
前記テストデータを発生させるテストデータ発生回路を含み、該テストデータ発生回路のテストデータと前記第２の装置から第１のケーブルを介して送り返されてきたテストデータを遅延させて比較しその比較結果を保持する第３のテスト制御手段と、
前記第２の装置２に、前記第１の装置１から第２のケーブルを介して伝送されてきたテストデータを第１の装置１に対して送り返す返送回路と、を設けた。
【００１２】
請求項４の発明は、単一のクロック源４から発生するクロック信号を第１の装置１および第２の装置２を含む複数の装置に分配して各装置内の動作およびケーブル３を介しての装置間伝送を前記クロック信号に同期して行う信号伝送システムにおいて、
前記第１の装置１に、前記第２の装置２に対して伝送するテストデータおよびチェックビット群の最終段のレジスタのクロック信号のタイミングを複数のタイミングから１つを選択できる位相調整手段と、
前記テストデータを発生させるテストデータ発生回路と前記テストデータが正しいか判別できる前記チェックビット群を付加するチェックビット付加回路と前記第２の装置２から第１のケーブルを介して送り返されてきたテストデータおよびチェックビット群から受信データが正しいかチェックするチェック回路とを含み、該チェック回路の出力を保持する第４のテスト制御手段と、
前記第２の装置２に、前記第１の装置１から第２のケーブルを介して伝送されてきたテストデータおよびチェックビット群を第１の装置１に対して送り返す返送回路と、を設けた。
【００１３】
請求項５の発明は、第１の装置１と第２の装置２を含む複数の装置間をケーブル３を介して接続し、第１の装置１から第２の装置２に伝送したいデータとその伝送に使用するクロック信号を同時に送る信号伝送システムにおいて、
前記第１の装置１に、テストデータを発生させる第１のテストデータ発生回路と、テストデータが正しいか判別できるチェックビット群を付加するチェックビット付加回路と前記クロック信号を前記ケーブル３を介して第２の装置２に送るクロック分配回路と、
前記第２の装置２に、前記第１の装置１からの前記クロック信号を受信して遅延させ、前記第１の装置１から前記ケーブルを介して伝送されたテストデータおよびチェックビット群を受ける入力段のレジスタの前記クロック信号のタイミングを複数のタイミングから１つを選択できる位相調整手段と、
前記第１の装置１から受信したテストデータとチェックビット群により受信したデータが正しいかチェックするチェック回路を含み、該チェック回路の出力を保持する第２のテスト制御手段と、を設けた。
【００１４】
次に、このような構成を備えた本発明の作用効果は、以下のとおりである。
請求項１の発明においては、第１の装置１に、第１のテストデータ発生回路２１を設け、第２の装置２に、第１の装置１からケーブル３を介して伝送されたテストデータを受ける入力段のレジスタ２８のクロック信号のタイミングを複数のタイミングから１つを選択できる位相調整手段２７と、
第１のテストデータ発生回路２１と同一の第２のテストデータ発生回路３１を含み第１のテストデータ発生回路２１からのテストデータと第２のテストデータ発生回路３１の出力するテストデータを遅延させて比較しその比較結果を保持する第１のテスト制御手段３０を設けたので、選択可能なクロックタイミングについて伝送可否を判定し、伝送可能なクロックタイミングの範囲を自動的に調べることができる。
【００１５】
また、請求項２の発明においては、第１の装置１にテストデータが正しいか判別できるチェックビット群を付加するチェックビット付加回路を付加し、第２の装置２に受信したデータをチェックするチェック回路を付加したので、簡単な構成で伝送可能なクロックタイミングの範囲を自動的に調べることができる。
また、請求項３の発明においては、第１の装置１に位相調整手段と第３のテスト制御手段を設け、第２の装置に伝送されてきたテストデータを送り返す返送回路を設けたので、両方向の伝送試験を片方の装置で自動的の行うことができる。
【００１６】
また、請求項４の発明においては、第１の装置１に位相調整手段と、チェックビット付加回路、チェック回路を含む第４のテスト制御手段を設け、第２の装置２に伝送されてきたテストデータおよびチェックビット群を送り返す返送回路を設けたので、同様に両方向の伝送試験を片方の装置で自動的に行うことができる。
【００１７】
また、請求項５の発明においては、テストデータおよびチェックビット群とこれらの伝送に使用するクロック信号を同時に伝送するので、クロック源が一方の装置側に設けられている場合でも伝送可能なクロックタイミングの範囲を自動的に調べることができる。
【００１８】
【発明の実施の形態】
図２は本発明の信号伝送システムの全体構成図である。
図２において、１Ａ〜１Ｈは複数のプロセッサ装置であり、プロセッサ装置１Ａ〜１Ｈは第１の装置１を構成している。２Ａ〜２Ｄは複数のプロセッサ間結合装置であり、プロセッサ間結合装置２Ａ〜２Ｄは第２の装置２を構成している。プロセッサ装置１Ａ〜１Ｈは、複数のケーブル３を介してプロセッサ間結合装置２Ａ〜２Ｄのそれぞれ接続されている。４は単一のクロック源としてのクロック発振装置であり、クロック発振装置４から発振されるクロック信号は、クロック分配装置５Ａ，５Ｂ，５Ｃにそれぞれ出力される。クロック分配装置５Ａはプロセッサ間結合装置２Ａ〜２Ｄにクロック信号を分配し、クロック分配装置５Ｂはプロセッサ装置１Ａ〜１Ｄにクロック信号を分配し、クロック分配装置５Ｃはプロセッサ装置１Ｅ〜１Ｈにクロック信号をそれぞれ分配する。
【００１９】
６は制御プロセッサであり、制御プロセッサ６は、プロセッサ間結合装置２Ａ〜２Ｄおよびプロセッサ装置１Ａ〜１Ｈにそれぞれ接続されており、プロセッサ間結合装置２Ａ〜２Ｄおよびプロセッサ１Ａ〜１Ｈをそれぞれ制御する。プロセッサ間結合装置２Ａ〜２Ｄおよびプロセッサ装置１Ａ〜１Ｈの各動作およびプロセッサ間結合装置２Ａ〜２Ｄとプロセッサ装置１Ａ〜１Ｈの伝送は、分配されたクロック信号に同期して行われる。
【００２０】
第１の装置１または第２の装置２は、図３に示すように、複数のテスト制御回路７を有し、テスト制御回路７で装置間の伝送可否を自動的に試験する。また、テスト制御回路７には複数の転送テスト機能をもつインタフェース回路７Ａがそれぞれ接続されている。
インタフェース回路７Ａの例を図４に示す。
【００２１】
インタフェース回路７Ａは、クロック信号を分配するクロック分配回路８、データとテストデータを切り換えるマルチプレクサ９、クロック分配回路８からのクロック信号の入力でデータまたはテストデータを出力する内部レジスタ１０、クロック分配回路８からのクロック信号を入力して位相調整した位相クロックを出力する位相調整手段としての位相調整回路１１Ａ、位相調整回路１１Ａからの位相調整した位相クロックの入力によりデータまたはテストデータを出力する最終段レジスタ１２を有し、また、クロック分配回路８からのクロック信号が入力し、位相調整した位相クロックを出力する位相調整手段としての位相調整回路１１Ｂ、位相調整された位相クロックの入力により他装置からのデータまたはテストデータを出力する入力段レジスタ１３、およびクロック分配回路８からのクロック信号の入力により入力段レジスタ１２からのデータまたはテストデータを出力する内部レジスタ１４を有する。
【００２２】
図５はシステム内のクロック分配を示す図である。
図５において、４は単一のクロック源としてのクロック発振装置であり、クロック発振装置４には複数のクロック分配装置５がそれぞれ接続され、クロック分配装置５は第１の装置１としてのプロセッサ装置１Ａ〜１Ｈおよび第２の装置２としてのプロセッサマ結合装置２Ａ〜２Ｄにクロック信号を分配する。
【００２３】
クロック発振装置４は、図６（Ａ）に示すように、１個の発振器１４と複数個の出力コネクタ１５を有し、出力コネクタ１５からクロック信号を各クロック分配装置５に出力する。クロック分配装置５は、図６（Ｂ）に示すように、クロック発振装置４からのクロック信号が入力する１個の入力コネクタ１６と、複数の出力クネクタ１７を有し、出力コネクタ１７から各装置にクロック信号を分配する。
【００２４】
図７は装置内のクロック分配例を示す図である。
図７において、クロック分配装置５から分配されたクロック信号は、第１の装置１または第２の装置２に設けられたクロック分配回路８Ａに入力し、クロック分配回路８Ａは、内部の複数のフリップフロップ１８、複数の位相調整回路１１Ｃ，１１Ｄ，１１Ｅにクロック信号をそれぞれ分配する。位相調整回路１１Ｃ，１１Ｄは、装置内入力側のケーブル３に接続された入力段レジスタ１３Ａ，１３Ｂに位相調整された位相クロックを出力する。また、位相調整回路１１Ｅは、装置内出力側のケーブル３に接続された最終段レジスタ１２Ａに位相調整された位相クロックを出力する。
【００２５】
図８は本発明の第１の実施形態を示すブロック図である。
図８において、１はプロセッサ装置１Ａ〜１Ｈよりなる第１の装置、２はプロセッサ間結合装置２Ａ〜２Ｄよりなる第２の装置である。第１の装置１と第２の装置２は複数の長距離のケーブル３を介して接続され、第１の装置１よりデータまたはテストデータをケーブル３を介して第２の装置２に伝送する。信号伝送システムの単一のクロック源であるクロック発振装置４で発振したクロック信号は、クロック分配装置５により第１の装置１および第２の装置２に分配される。第１の装置１および第２の装置２は制御プロセッサ６により制御される。
【００２６】
第１の装置１には、クロック分配回路２０、テストデータ発生回路（第１のテストデータ発生回路）２１を含むテスト制御回路２２、マルチプレクサ２３、内部レジスタ２４および最終段レジスタ２５が設けられている。クロック分配回路２０は、フリップフロップよりなる内部レジスタ２４およびフリップフロップよりなる最終段レジスタ２５にクロック信号を分配する。テストデータ発生回路２１はテストデータを発生して、マルチプレクサ２３を介して内部レジスタ２４に出力する。マルチプレクサ２３はテストデータまたはテストデータを切り換えて内部レジスタ２４に出力する。内部レジスタ２０はクロック分配回路２０からのクロック信号の入力によりテストデータを最終段レジスタ２５に出力する。最終段レジスタ２５はクロック分配回路２０からのクロック信号の入力によりテストデータをケーブル３を介して第２の装置２に出力する。
【００２７】
第２の装置２には、クロック分配回路２６、位相調整手段としての位相調整回路２７、入力段レジスタ２８、内部レジスタ２９および第１のテスト制御手段としての第１のテスト制御回路３０が設けられている。第１のテスト制御回路３０には第１の装置１のテストデータ発生回路２１と同一のテストデータ発生回路（第２のテストデータ発生回路）３１、ディレイ回路３２、比較回路３３、結果レジスタ３４などが設けられている。
【００２８】
クロック分配回路２６は、位相調整回路２７、内部レジスタ２９などにクロック信号を分配する。入力段レジスタ２８には第１の装置１からケーブル３を介して伝送されてきたテストデータが入力する。位相調整回路２７は、入力段レジスタ２８のクロック信号のタイミングを複数のタイミングから１つ選択して出力する。内部レジスタ２９は、クロック分配回路２６からのクロック信号の入力により入力段レジスタ２８から入力するテストデータを比較回路２３に出力する。テストデータ発生回路３１は、テストデータを発生し、ディレイ回路３２はテストデータ発生回路３１からのテストデータを遅延させて比較回路３３に出力する。比較回路３３は、内部レジスタ２９から入力する各ビットとディレイ回路３２から入力する各ビットを比較し、全ビットが等しいとき「ゼロ」を結果レジスタ３４に出力し、等しくないとき「１」を結果レジスタ３４に出力する。結果レジスタ３４には位相調整回路２７によって設定された位相調整値ごとに「ゼロ」または「１」が格納される。なお、テストデータ発生回路２１，３１、第１のテスト制御回路３０、制御プロセッサ６の内部構成については後述する。
【００２９】
図９は位相調整回路の構成例を示す図である。
図９において、位相調整回路２７は、クロック分配回路２６からのクロック信号が入力し、ＴＡＰごとに順次増加するＤフリップフロップ３５と、選択信号によりＴＡＰ＃０〜ＴＡＰ＃６３の１つを選択する選択回路３６と、制御プロセッサ６により設定される位相設定レジスタ３７と、位相設定レジスタ３７の出力またはテスト用位相選択信号に切り換えるマルチプレクサ３８により構成される。この位相調整回路２７は、例えば入出力間のクロックディレイがＴＡＰ＃０の選択時にはＯＰＳ、ＴＡＰ＃１の選択時には５ＯＰＳ、ＴＡＰ＃２の選択時には１０ＯＰＳのようにＴＡＰにより順次増えるようなディレイ回路よりなる。マルチプレクサ３８では通常は制御プロセッサ６により位相設定レジスタ３７に設定される最適位相設定値を選択信号とし、テスト時にはテスト用位相選択信号を選択信号とする。
【００３０】
図１０は図８の動作を説明するタイムチャートである。
図１０において、（Ａ）はテストデータ発生回路２１の出力を示す。
テストデータ００〜１５は５つの信号を１つにまとめて示している。（Ｂ）は内部レジスタ２４の出力、（Ｃ１）はクロック分配回路２０からの最終段レジスタ２５に入力するクロック入力、（Ｃ２）は最終段レジスタ２５の出力をそれぞれ示す。（Ｄ１）は第２の装置２の入力段レジスタ２８の入力を示す。装置間伝送による波形なまりおよびケーブル３の各線間のディレイ差により伝送可能なタイミングが狭くなっている。（Ｄ２）は位相調整回路２７からの入力段レジスタ２８のクロック入力、（Ｄ３）は入力段レジスタ２８の出力、（Ｅ１）はクロック分配回路２６からの内部レジスタ２９のクロック入力、（Ｅ２）は内部レジスタ２９の出力を示す。この内部レジスタ２９の出力は比較回路２３に入力する。
【００３１】
（Ｆ）は第２の装置２のテストデータ発生回路３１の出力を示す。この出力は、第１の装置１のテストデータ発生回路２１の出力と同一である。（Ｇ）はディレイ回路３２の出力、（Ｈ）は比較回路３３の出力を示す。比較回路３３の出力は、ディレイ回路３２の出力と内部レジスタ２９の出力を比較した比較結果である。比較回路３３の出力は不定から「ゼロ」になる。すなわち、入力段レジスタ２８に入力する入力の伝送可能タイミングが狭くなっていても、入力段レジスタ２８のクロック入力が伝送可能なタイミング内にあり、この位相クロックでは伝送が行われる。
【００３２】
図１１は図８の動作を説明する他のタイムチャートである。
図１１において、（Ｄ１）は入力段レジスタ２８の入力を示し、伝送可能なタイミングが狭くなっている。（ａ）（Ｄ２）はＴＡＰ＃０を選択したときの入力段レジスタ２８のクロック入力を示す。このクロック入力では（ａ）（Ｄ３）に示すように、入力段レジスタ２８の出力はない。（ａ）（Ｈ）に示すように、比較回路３３の出力は不定から「１」になる。結果レジスタ３４のビット０は（ａ）（Ｊ）に示すように、不定からリセットされて０になり、比較回路３３の出力が「１」であるため、「１」になる。
【００３３】
次に、（ｂ）（Ｄ２）に示すように、ＴＡＰ＃１を選択した場合にも、（ａ）と同様に、入力段レジスタ２８の出力はなく、結果レジスタ３４のビット１の値は「１」である。（ｃ）（Ｄ２）に示すように、ＴＡＰ＃２を選択すると、（ｃ）（Ｄ３）に示すように、入力段レジスタ２８の出力はある。（ｃ）（Ｈ）に示すように、比較回路３３の出力は「０」となり、（ｃ）（Ｊ）に示すように、結果レジスタ３４のビット２は「０」になる。（ｄ）（Ｄ２）に示すように、ＴＡＰ＃３を選択した場合も、（ｃ）と同様に、（ｄ）（Ｄ２）のように、入力段レジスタ２８の出力があり、（ｄ）（Ｈ）のように、比較回路３３の出力は「０」、（ｄ）（Ｊ）のように、結果レジスタ３４のビット３の出力は「０」となる。また、（ｅ）（Ｄ２）に示すように、ＴＡＰ＃４を選択すると、（ａ），（ｂ）と同様に（ｅ）（Ｄ２）で示す入力段レジスタ２８の出力はなくなり、（ｅ）（Ｈ）のように、比較回路３３の出力は「１」、（ｅ）（Ｊ）に示すように、結果レジスタ３４のビット４の出力は「１」になる。図１１の場合、位相調整回路２７でＴＡＰ＃２，ＴＡＰ＃３を選択すると伝送可能となる。
【００３４】
このように、位相調整回路２７で位相クロックを変更させて、各位相においての伝送可否を判断するため、伝送可能なクロックタイミングの範囲を自動的に調べることができる。
図１２は本発明の第２の実施形態を示すブロック図である。
図１２において、第１の装置１には図８の第１の装置１に対してチェックビット付加回路３８が付加して設けられている。チェックビット付加回路（ＥＮＯＲ）３８は、テスト制御回路２２Ａのテストデータ発生回路２１で発生したテストデータを入力し、テストデータが正しいか判別することができるチェックビット群を付加する。チェックビット付加回路３８は、図１３（Ａ）に示すように、チェックビット付加回路３８に対するテストデータ発生回路２１からの入力により、図１３（Ｂ）のように出力する。チェックビット付加回路（ＥＮＯＲ）３８は、入力のうち「１」が奇数なら「０」を出力し、偶数なら「１」を出力する。例えば、「１１１０」の入力で「０」、「０１１１」の入力で「０」、「１０１０」の入力で「１」、「０００１」の入力で「０」を出力する。
【００３５】
図１２に戻って、第２の装置２には図８の第２の装置２のテストデータ発生回路３１、ディレイ回路３２および比較回路３３の代りにチェック回路（ＥＮＯＲ）３９が設けられている。チェック回路３９は、第１の装置１から伝送されてきたテストデータとチェックビット群により受信データが正しいかを判別する。図１４（Ａ）はチェック回路３９に対する入力の例を示し、図１４（Ｂ）はチェック回路３９の出力例を示す。チェック回路３９は、入力が奇数なら「０」を出力し、偶数なら「１」を出力する。入力が例えば、「１１１００」のときは「０」を出力し、入力が「０１１１０」のときは「０」を出力する。
【００３６】
チェック回路３９の出力は、結果レジスタ３４に格納される。チェック回路３９を含む第２のテスト制御回路３０Ａは、第２のテスト制御手段を構成している。
図１５は図１２の動作を説明するタイムチャートである。
図１５において、（Ａ）は第１の装置１のテストデータ発生回路２１の出力を示す。テストデータ「００」は、例えば図１３に示すように「１１１００」、テストデータ「０１」は「０１１１０」、テストデータ「０２」は「１０１０１」、テストデータ「０３」は「０００１０」よりなる。（Ｂ）は内部レジスタ２４の出力、（Ｃ）は最終段レジスタ２５のクロック入力、（Ｃ）は最終段レジスタ２５の出力を示す。（Ｄ１）は入力段レジスタ２８の入力を示し、この入力は、長距離伝送による波形のなまりおよびケーブル３の各線間のディレイ差により伝送か可能タイミングが狭くなっている。（Ｄ２）は入力段レジスタ２８のクロック入力を示し、位相クロックが調整されている。（Ｄ３）は入力段レジスタ２５の出力、（Ｅ１）は内部レジスタ２９のクロック入力、（Ｅ２）は内部レジスタ２９の出力を示す。（Ｈ）はチェック回路３９の出力を示す。チェック回路３９の出力は、図１４に示すように、入力が例えば「１１１００」のときは「０」、入力が「０１１１０」のときは「０」のようになる。
【００３７】
また、位相調整回路２７において、例えばＴＡＰ＃０〜ＴＡＰ＃４を選択したときは、図１１に示すようになる。本実施形態においても、位相調整回路２７で位相クロックを変更させて、各位相において伝送可否を判断するため、伝送可能なクロックタイミングの範囲を自動的に調べることができる。また、第２の装置２のテストデータ発生回路３１、ディレイ回路３２、比較回路３３が不要となるので、構成が簡単になる。
【００３８】
図１６は本発明の第３の実施形態を示すブロック図である。
図１６において、第１の装置１と第２の装置２は第２の装置２から第１の装置１に対して伝送を行う第１のケーブル３Ａおよび第１の装置１から第２の装置２に対して伝送を行う第２のケーブル３Ｂを介して接続されている。システムの単一のクロック源であるクロック発振装置４で発振したクロック信号は、クロック分配装置５によって第１の装置１および第２の装置２に分配される。第１の装置１および第２の装置２は制御プロセッサ６により制御される。
【００３９】
第１の装置１内には、第３のテスト制御手段としての第３のテスト制御回路３０Ｂ、マルチプレクサ２３、クロック分配回路２０、位相調整回路２７Ａ、内部レジスタ２４，４０、最終段レジスタ２５、入力段レジスタ４１が設けられ、第３のテスト制御回路３０Ｂにはテストデータ発生回路３１、ディレイ回路３２、比較回路３３、結果レジスタ３４が設けられている。テストデータ発生回路３１で発生したテストデータは、マルチプレクサ２３、内部レジスタ２４、位相調整回路２７Ａで位相クロックが調整されたクロック信号が出力する最終段レジスタ２５を経て第２のケーブル３Ｂを介して第２の装置２に伝送される。
【００４０】
第２の装置２から第１のケーブル３Ａを介して伝送されてきたテストデータは、入力段レジスタ４１、内部レジスタ４０を経て比較回路３３に入力し、比較回路３３はこの入力と、テストデータ発生回路３１で発生させ、ディレイ回路３３で遅延させたテストデータと比較し、比較結果を結果レジスタ３２に格納する。結果レジスタ３２には位相調整回路２７Ａで選択したＴＡＰ＃０〜ＴＡＰ＃６３ごとに比較結果として「１」または「０」が格納される。
【００４１】
第２の装置２には、クロック分配回路２６、テスト制御回路２２Ｂ、入力段レジスタ２８、内部レジスタ２９，４３、最終段レジスタ４４、マルチプレクサ４５および返送回路４２が設けられる。返送回路４２は内部レジスタ２９と内部レジスタ４３を接続する複数の信号線よりなる。
第１の装置１から第２のケーブル３Ｂを介して伝送されてきたテストデータは、入力段レジスタ２８、内部レジスタ２９、返送回路４２、マルチプレクサ４５、内部レジスタ４３および最終段レジスタ４４を経て第１のケーブル３Ａから第１の装置１に返送される。なお、マルチプレクサ４５は、通常のデータとテストデータの切換えを行う。
【００４２】
図１７は図１６の動作を説明するタイムチャートである。
図１７において、（Ａ）はテストデータ発生回路３１の出力、（Ｂ）は内部レジスタ２４の出力、（Ｃ１）は位相調整回路２７Ａで位相クロックが調整された最終段レジスタ２５のクロック入力、（Ｃ２）は最終段レジスタ２５の出力をそれぞれ示す。
【００４３】
（Ｄ１）は第２の装置２の入力段レジスタ２８の入力、（Ｄ２）は入力段レジスタ２８のクロック入力、（Ｄ３）は入力段レジスタ２８の出力、（Ｅ１）は内部レジスタ２９のクロック入力、（Ｅ２）は内部レジスタ２９の出力、（Ｆ）は返送回路４２、マルチプレクサ４５を経過後の内部レジスタ４３の出力、（Ｇ）は最終段レジスタ４４の出力を、それぞれ示す。（Ｈ１）は遅延され、伝送可能タイミングが狭くなって第１の装置１の入力段レジスタ４１の入力、（Ｈ２）は入力段レジスタ４１のクロック入力、（Ｈ３）は入力段レジスタ４１の出力、（Ｊ１）は内部レジスタ４０のクロック入力、（Ｊ２）は内部レジスタ４０の出力、（Ａ）はテストデータ発生回路３１の出力、（Ｋ）はディレイ回路３２の出力、（Ｌ）は比較回路３３の出力を示す。（Ｃ１）で示すような位相調整回路２７Ａで位相クロック距離が調整されたクロック入力では、比較回路３３の出力は不定から「０」になる。
【００４４】
本実施形態のように、第１の装置１から第２の装置２にテストデータを伝送し、第２の装置２から第１の装置１に返送するような両方向伝送の場合でも、片方の第１の装置１で位相調整回路２７Ａによりクロック位相を変更させて、各位相において伝送可否を判断し、伝送可能なクロックタイミングの範囲を自動的に調べることができる。
【００４５】
図１８は本発明の第４の実施形態を示すブロック図である。
図１８において、第１の装置１には、図１６の第１の装置１のディレイ回路３２および比較回路３３の代りに、チェックビット付加回路３８およびチェック回路３９が設けられている。テストデータ発生回路３１、チェックビット付加回路３８、チェック回路３９および結果レジスタ３４が第４のテスト制御手段として第４のテスト制御回路３０Ｃを構成している。
【００４６】
チェックビット付加回路３８は、テストデータ発生回路３１で発生したテストデータが正しいか判別することができるチェックビット群を付加するもので、例えば図１３（Ａ）の入力に対して、図１３（Ｂ）のような出力を行う。チェック回路３９は、テストデータとチェックビット群により受信したデータが正しいかチェックするもので、例えば図１４（Ａ）のような入力に対して、図１４（Ｂ）のような出力を行う。動作は、図１７に示すタイムチャートのようになる。本実施形態においても図１６のような効果が得られる。
【００４７】
図１９は本発明の第５の実施形態を示すブロック図である。
図１９において、クロック発振装置４は、第１の装置１側に設けられ、クロック分配装置５からクロック信号は第１の装置１に分配されるが、第２の装置２には分配されない。クロック分配回路２０は、クロック信号をケーブル３を介して第２の装置２に伝送する。すなわち、伝送したいデータ、テストデータとその伝送に使用するクロック信号を第１の装置１から第２の装置２に同時に送る。第２の装置２では、第１の装置１からケーブル３を介して送られてきたクロック信号は、位相調整回路２７に入力するとともに、クロック分配回路２６にも入力する。その他の構成は図１２と同様になっている。
【００４８】
図２０に示す（Ｃ３）はクロック分配回路２０からケーブル３を介して第２の装置２に伝送されるクロック信号を示し、（Ｃ２）は第１の装置１の最終段レジスタ２５の出力の例を示す。テストデータが例えば「１０１１」であるので、チェックビット付加回路３８の出力は「０」となる。
図２１の（Ｃ３）は第２の装置２に入力するクロック信号を示し、（Ｄ２）は位相調整回路２７に入力する（Ｃ３）のクロック信号を位相調整したクロック信号を示し、入力段レジスタ２８のクロック入力である。（Ｄ１）は入力段レジスタ２８の入力を示す。位相調整回路２７による位相クロック調整により、第１の装置１から伝送されてきた同一のテストデータがチェック回路３９に出力される動作は図１５に示すタイムチャートのようになり、伝送したいデータ、テストデータとその伝送に使用するクロック信号を同時に送る伝送方法の場合でも、図１２と同様な効果が得られる。
【００４９】
図２２は本発明の第６の実施形態を示すブロック図である。
図２２において、図１６に対して、第１の装置１には入力段レジスタ４１に位相調整されたクロック信号を出力する位相調整手段としての位相調整回路２７Ｂが設けられている。また、第２の装置２には第１の装置１のテストデータ発生回路３１と同一のテストデータ発生回路２１が設けられている。その他の構成は、図１６と同様である。
【００５０】
図２３は図２２の第１のテストの動作を説明するタイムチャートである。
図２３において、（Ｆ）は第２の装置２のテストデータ発生回路２１の出力、（Ｇ）は内部レジスタ４３の出力、（Ｈ１）は最終段レジスタ４４のクロック入力、（Ｈ２）は最終段レジスタ４４の出力を示す。（Ｊ１）は伝送可能タイミングが狭くなった第１の装置１の入力段レジスタ４１の入力、（Ｊ２）は入力段レジスタ４１のクロック入力、（Ｊ３）は入力段レジスタ４１の出力、（Ｋ１）は内部レジスタ４０のクロック入力、（Ｋ２）は内部レジスタ４０の出力、（Ａ）はテストデータ発生回路３１の出力、（Ｌ）はディレイ回路３２の出力、（Ｍ）は比較回路３３の出力をそれぞれ示す。こうして、第２の装置２から第１の装置１に対する伝送試験において、位相調整回路２７Ｂでクロック位相を変更させて、各位相において伝送可否を判断するため、伝送可能なクロックタミングの範囲を自動的に調べることができる。
【００５１】
第２の位相調整回路２７Ｂは、伝送可能なＴＡＰ＃０〜ＴＡＰ＃６３の１つを選択して設定する。
図２４は図２２の第２のテストの動作を説明するフローチャートである。
図２４において、（Ａ）は第１の装置１のテストデータ発生回路３１の出力、（Ｂ）は内部レジスタ２４の出力、（Ｃ１）は最終段レジスタ２５のクロック入力、（Ｃ２）は最終段レジスタ２５の出力、（Ｄ１）は第２の装置２の入力段レジスタ２８の入力、（Ｄ２）は入力段レジスタ２８のクロック入力、（Ｄ３）は入力段レジスタ２８の出力、（Ｅ１）は内部レジスタ２９のクロック入力、（Ｅ２）は内部レジスタ２９の出力、（Ｈ１）は最終段レジスタ４４の入力、（Ｈ２）は最終段レジスタ４４の出力、（Ｊ１）は第１の装置１の入力段レジスタ４１の入力、（Ｊ２）は入力段レジスタ４１のクロック入力、（Ｊ３）は入力段レジスタ４１の出力、（Ｋ１）は内部レジスタ４０のクロック入力、（Ｋ２）は内部レジスタ４０の出力、（Ａ）は第１の装置１のテストデータ発生回路３１の出力、（Ｌ）はディレイ回路３２の出力、（Ｍ）は比較回路３３の出力をそれぞれ示す。第１の装置１の入力段レジスタ４１のクロック入力は、第１のテストで最適と判別したクロック位相が使用される。
【００５２】
このように、本実施形態においては、第１，第２のテストをそれぞれ行うことによって、第１の装置１と第２の装置２の両方向の伝送試験を行い、第１の装置１で伝送可否を判別することができる。
図２５は本発明の第７の実施形態を示すブロック図である。
図２５において、図１８に対して、第１の装置１には、位相調整手段としての位相調整回路２７Ｂが設けられ、第２の装置２には、第１の装置１のテストデータ発生回路３１と同一のテストデータ発生回路２１とチェックビット付加回路３８Ａがテスト制御回路２２Ｄ内にそれぞれ設けられている。
【００５３】
図２５の動作を説明するタイムチャートは、図２３，２４のようになる。本実施形態においても、図２２と同様な効果を得ることができる。
図２６は本発明の第８の実施形態に係るデータ発生回路の構成例を示す図である。
図２６において、２１および３１は第１〜第７の実施形態において用いられるデータ発生回路であり、予め設定された複数のデータをテストデータとして繰り返し出力する。このデータ発生回路２１，３１は１〜ｎ個のレジスタ５１と、１からｎまでを繰り返してカウントするカウンタ５２と、カウンタ５２の出力によりレジスタ５１を順次選択し、レジスタ５１に格納されているデータを順次繰り返し出力する選択回路５３とにより構成される。
【００５４】
レジスタ５１Ａには「０１」、レジスタ５１Ｂには「０２」、レジスタ５１Ｃには「０３」、レジスタ５１Ｄには「０４」、レジスタ５１Ｎには「ｎ」のデータが格納されているとすると、データ出力は、図２７に示すように、０１，０２，０３，０４，・・・ｎのデータが繰り返して出力される、このように予め設定された複数のデータを繰り返し出力する回路をテストデータ発生回路２１，３１として使用するため、構成が簡単になる。
【００５５】
図２８は本発明の第９の実施形態に係るデータ発生回路の構成例を示す図である。
図２８において、５４はＭ個のフリップフロップ５５を直列に接続して構成されるシフトレジスタであり、先頭から８ビット目と１４ビット目のフリップフロップ５５Ｈ，５５Ｎの各出力をイクスクルーシブオア（ＥＯＲ）回路５６に入力し、ＥＯＲ回路５６の出力を、先頭のフリップフロップ５５Ａに入力する。先頭から４ビット目、７ビット目、９ビット目、１２ビット目、１４ビット目、１６ビット目および１８ビット目の各フリップフロップ５５Ａ，５５Ｇ，５５Ｆ，５５Ｌ，５５Ｎ，５５Ｐ，５５Ｒの各出力をデータ出力とする。すなわち、シフトレジスタ５４のうち任意のｍビットを出力したものをｍビット幅のデータ発生回路２１，３１として第１〜第７の実施形態において用いる。この場合には、テストデータはあるデータパターンに限定されない。
【００５６】
図２９は本発明の第１０の実施形態に係るデータ発生回路の構成例を示す図である。
図２９において、２１および３１は第１〜第７の実施形態において用いられ、疑似乱数発生回路としてのテストデータ発生回路であり、このテストデータ発生回路２１，３１は、初期値を格納し、サイクルごとにデータ出力値が更新して格納される第１のレジスタ５７と、ある定数を格納した第２のレジスタ５８と、他のある定数を格納した第３のレジスタ５９と、第１のレジスタ５７の格納値と第２のレジスタ５８の定数を乗算する乗算回路６０と、乗算回路６０の出力と第３のレジスタ５９の定数を加算し、加算値を第１のレジスタ５７の格納する加算回路６１により構成される。例えば、第１のレジスタ５７の初期値を「０」、第２のレジスタ５８の定数を「３」、第３のレジスタ５９の定数を「２」とすると、データ出力は、図３０に示すように、第１のサイクルでは「２」、第２のサイクルでは「８」、第３のサイクルでは「１０」のようになる。すなわち、このデータ発生回路２１，３１においては、ある初期値をもつ第１のレジスタ５７を設け、サイクル毎にこの第１のレジスタ５７の値とある定数を乗算し、さらにある定数を加算して、第１のレジスタ５７の内容を更新することで、疑似乱数を発生させる。この場合にもテストデータはあるデータパターンに限定されない。
【００５７】
図３１は本発明の第１１の実施形態に係るテスト制御手段３０，３０Ａ〜３０Ｃの構成例を示す図である。
図３１において、６２はデータチェック回路であり、データチェック回路６２はデータ発生回路３１とディレイ回路３２と比較回路３３とにより構成されるかまたはチェック回路３９よりなり、受信データを受信して全てのビットが等しいとき「０」、等しくないときエラー信号として「１」を出力する。
【００５８】
６３はテスト選択レジスタであり、テスト選択レジスタ６３はテストを実施するとき、制御プロセッサ６によりセットされる。６４はテスト状態表示レジスタであり、テスト状態を表示し、制御プロセッサ６により読み出される。６５はテストステートマシンであり、テストステートマシン６５は比較部６６からの出力およびテスト制御カウンタ６７からの出力によるテスト→ターム遷移条件によりアイドル状態から、スタートアップ状態、テスト状態、ターム状態への遷移を出力する。６８は位相選択カウンタであり、位相選択カウンタ６８はテストステートマシン６５からのアイドル状態によりクリアされ、ターム状態によりカウントアップし、位相調整回路３０，３０Ａ〜３０Ｃに対してＴＡＰ＃０〜ＴＡＰ＃６３を選択するためのテスト設定値を出力する。
【００５９】
テスト制御カウンタ６７は、テストステートマシン６５からのターム状態によりクリアされ、あるテスト時間ごとにアップカウントし、テスト時間終了になるとカウントした最大値をテストステートマシン６５に出力する。６９はエラーカウンタであり、エラーカウンタ６９は、テストステートマシン６５からのスタートアップ状態でクリアされ、チェック回路６２からのエラー信号の「１」によりカウントアップする。
【００６０】
比較部６６にはエラーカウンタ６９からの出力およびしきい値が入力し、比較部６６は比較信号をテストステートマシン６５および結果レジスタ３４に出力する。しきい値としては、通常「１」が設定され、１度でもエラー信号があれば、伝送不可とするが、「１」に限らず「１」を超える任意の数としても良い。例えばしきい値を「１０」としてエラー信号が１０回までは比較部６６の出力を０とし、１０回になったら「１」を出力するようにしても良い。
【００６１】
結果レジスタ３４には、ターム状態の時に位相選択カウンタ６８が指すビット位置に「１」または「０」が書き込まれる。すなわち、ビットごとに図３２に示すような状態遷移を繰り返し、ＴＡＰ＃０からＴＡＰ＃６３になったら終了する。しきい値として「１」または「１」を超える任意の数を比較部６６に設定するため、伝送可否の判断範囲を拡げることができる。
【００６２】
図３３は、テスト制御手段３０，３０Ａ〜３０Ｃの動作を説明するフローチャートである。
図３３において、まず、ステップＳ１で位相選択カウンタ６８をゼロに初期化する。次に、ステップＳ２でテスト制御カウンタ６７およびエラーカウンタ６９をゼロに初期化する。次に、ステップＳ３で位相選択カウンタ６８の値を位相調整値、例えばＴＡＰ＃０となるように設定し、データ送受信を開始する。
【００６３】
次に、ステップＳ４でデータチェック回路６２で受信データをチェックし、ステップＳ５でデータチェック回路６２でチェックした出力がエラー信号「１」であるか否かを判別する。エラー信号「１」であるときはステップＳ５に進み、エラー信号「１」でないときはステップＳ７に進む。
ステップＳ６ではエラーカウンタ６９を＋１カウントアップし、ステップＳ７ではテスト制御カウンタ６７を＋１カウントアップする。次に、ステップＳ８でエラーカウンタ６９のカウント値としきい値とを比較し、カウント値≧しきい値のときはステップＳ１０に進み、カウント値＜しきい値のときは、ステップＳ９に進む。
【００６４】
ステップＳ９ではテスト制御カウンタ６７のカウント値とテスト時間を比較し、カウント値≧テスト時間のときは、ステップＳ１１に進み、カウント値＜テスト時間のときは、ステップＳ４に戻って受信データをチェックする。エラーカウンタ６９のカウント値≧しきい値のときは、ステップＳ１０で結果レジスタ３４の位相調整カウンタ６８の示すビットに「１」をセットする。一方、テスト制御カウンタ６７のカウント値≧テスト時間のときは、ステップＳ１１で結果レジスタ３４の位相調整カウンタ６８の示すビットを「０」にセットする。
【００６５】
次に、ステップＳ１２で位相調整カウンタ６８を＋１カウントアップし、ステップＳ１３で位相調整カウンタ６８のカウント値が最大値、例えば「６４」になったか否かを判別する。最大値になっていないときは、ステップＳ２に戻って次のＴＡＰのテストを行い、最大値に達したときは、ステップＳ１４でテスト状態表示レジスタ６４にテスト終了を表示する。
【００６６】
こうして、ＴＡＰ＃０〜ＴＡＰ＃６３のテスト設定値についてテストを実施する。テスト実施後には選択可能なすべてのクロックタイミングについて判定を行い、伝送可能なクロックタイミング範囲を調べることができる。
図３４は本発明の第１２の実施形態に係る制御プロセッサ６の構成例を示す図である。
【００６７】
図３４において、制御プロセッサ６内にはＣＰＵよりなる処理部７０が設けられ、処理部７０は装置インタフェース７１を介して４つのプロセッサ間結合装置２Ａ〜２Ｄおよび８つのプロセッサ装置１Ａ〜１Ｈがそれぞれ接続されている（図２、参照）。制御プロセッサ６は装置インタフェース７１を介してテスト選択レジスタ６３、位相設定レジスタ３７の設定、第１，第２の装置１，２のリセット、テスト起動指示を行い、また、テスト状態表示レジスタ６４、結果レジスタ３４、装置シリアル番号などの読み出しを行う。
【００６８】
処理部７０にはケーブル３によりテストパスを設定するテストパス設定手段としてのテスト設定部７２と、第１〜第４のテスト制御回路３０，３０Ａ〜３０Ｃに対してテスト起動を指示するテスト起動手段としてのテスト起動部７３と、テスト実行が終了したらテスト結果を読み出し最適位相設定値を選択する設定値選択手段としての設定値選択部７４がそれぞれ設けられている。
【００６９】
また、処理部７０には保存手段としての第１のファイル〜第５のファイル７５〜７９がそれぞれ接続され、第１のファイル７５にはテスト記録としてシリアル番号、第２のファイル７６にはテスト記録としてテスト日時条件、第３のファイル７７にはテスト記録として最適位相設定値、第４のファイル７８にはテスト記録として結果レジスタ値および第５のファイル７９にはテスト記録としてテストパス情報がそれぞれ格納される。
【００７０】
図３５は制御プロセッサ６によるテスト制御を説明するフローチャートである。
図３５において、まず、ステップＳ２１でテストパス設定部７２によりテストパスを設定し、ステップＳ２２でテスト起動部７３によりテストを起動する。次に、ステップＳ２３でテスト状態表示レジスタ６４の値を読み出し、ステップＳ２４でテスト実行が終了したか否かを判別し、終了していないときは、ステップＳ２３に戻り、終了したいときはステップＳ２５に進む。ステップＳ２５では結果レジスタ３４から結果レジスタ値を読み出し、ステップＳ２６でＴＡＰ＃０〜ＴＡＰ＃６３の位相調整設定値のうち最適位相設定値を選択する。この場合、例えば最適位相設定値としては、伝送可能な位相調整設定値がＮ個以上連続するところの中央からＭ個下を選択する。
【００７１】
次に、ステップＳ２７で第１のファイル７５にシリアル番号、第２のファイル７６にテスト日時条件、第３のファイル７７に最適位相設定値、第４のファイル７８に結果レジスタ値、第５のファイル７９にテストパス情報をそれぞれ保存する。次に、ステップＳ２８で次のテストパスがあるか否かを判別し、ないときは処理を終了として、あるときは、ステップＳ２１に戻って次のテストパスを設定する。したがって、システムの立上げ時には、最適位相設定値を設定することができる。
【００７２】
図３６は本発明の第１３の実施形態に係る制御プロセッサの構成例を示す図である。
図３６において、処理部７０には第６のファイル８０が接続され、第６のファイル８０内には複数のテスト制御回路３０，３０Ａ〜３０Ｃのうちどれとどれが同時にテスト実施可能であるかを示す同時並行パス情報が格納されている。
【００７３】
処理部７０のテストパス設定部７２は、複数の第１〜第４のテスト制御回路３０，３０Ａ〜３０Ｃのうち同時にテスト実施可能であることを示す情報を第６のファイル８０より読み出して同時テスト可能な第１〜第４のテスト制御回路３０，３０Ａ〜３０Ｃ全てはテストパスを設定する。また、テスト起動部７３は、同時テスト可能な第１〜第４のテスト制御回路３０，３０Ａ〜３０Ｃ全てに並列または直列にテストパスの数だけ繰り返してテスト起動を指示する。
【００７４】
同時並行パス情報は、図３７に示すような、第１の同時並行テスト可能パス群、図３８に示すような第２の同時並行テスト可能パス群、図３９に示すような第３の同時並行テスト可能パス群、図４０に示すような第４の同時並行テスト可能パス群よりなる。図３７において、第１の同時並行テスト可能パス群８４は、プロセッサ装置１Ａ〜１Ｄとプロセッサ間結合装置２Ａ〜２Ｄとを接続するパス群と、プロセッサ１Ｅ〜１Ｈとプロセッサ間結合装置２Ａ〜２Ｄとを接続するパス群よりなる。
【００７５】
図３８において、第２の同時並行テスト可能パス群８５にプロセッサ装置１Ｂ〜１Ｅとプロセッサ間結合装置２Ａ〜２Ｄを接続するパス群と、プロセッサ装置１Ｆ〜１Ｈ，１Ａとプロセッサ間結合装置２Ａ〜２Ｄを接続するパス群よりなる。
図３９において、第３の同時並行テスト可能パス群８６は、プロセッサ装置１Ｃ〜１Ｆとプロセッサ間結合装置２Ａ〜２Ｄとを接続するパス群と、プロセッサ装置１Ｇ，１Ｈ，１Ａ，１Ｂとプロセッサ間結合装置２Ａ〜２Ｄを接続するパス群よりなる。
【００７６】
図４０において、第４の同時並行テストパス群８７は、プロセッサ装置１Ｄ〜１Ｇとプロセッサ間結合装置２Ａ〜２Ｄとを接続するパス群とプロセッサ装置１Ｈ，１Ａ〜１Ｃとプロセッサ間結合装置２Ａ〜２Ｄとを接続するパス群とによりなる。
図４１は図３６の制御プロセッサによるテスト制御を説明するフローチャートである。
【００７７】
図４１において、まず、ステップＳ３１で複数のテスト制御回路３０，３０Ａ〜３０Ｃのうちどれとどれが同時にテスト実施可能であるかを示す同時並行パス情報を第６のファイル８０より読み出す。この場合、最初は図３７の第１の同時並行テスト可能パス群８４を示す情報を読み出す。
次に、ステップＳ３２で同時テスト可能なテスト制御回路３０，３０Ａ〜３０Ｃ全てにテストパスを設定する。この場合、最初は図３７の第１の同時並行テスト可能パス群８４を設定する。
【００７８】
次に、ステップＳ３３で同時テスト可能なテスト制御回路３０，３０Ａ〜３０Ｃ全てにテストを起動する。以下、並列にテストを実施するがシリアルにテストを実施しても良い。図４１では４つの装置で並列にテストを実施するようにしているが、図３７〜図４０に示すように８つの装置で並列にテストを実施する。
すなわち、ステップＳ３４Ａ〜Ｓ３４Ｄでテスト状態表示レジスタ６４から値をそれぞれ並列に読み出して、ステップＳ３５Ａ〜Ｓ３５でテスト実行が終了したか判別し、終了していないときは、ステップＳ３４Ａ〜Ｓ３４Ｄに戻り、終了したときは、ステップＳ３６Ａ〜Ｓ３６Ｄに進んで結果レジスタ３４から結果レジスタ値をそれぞれ並列に読み出す。ステップＳ３７Ａ〜Ｓ３７Ｄでは位相調整設定値の中から最適位相設定値をそれぞれ並列に選択する。
【００７９】
次に、ステップＳ３８Ａ〜Ｓ３８Ｄでシリアル番号、テスト日時条件、最適位相設定値、結果レジスタ値、およびテストパス情報を第１〜第５のファイル７５〜７９にそれぞれ並列に保存する。
次に、ステップＳ３９で次のテストパスが出るか否かを判別してなければテスト処理を終了とし、あればステップＳ３１に戻る。すなわち、第２〜第４の同時並行テスト可能パス群８５〜８７があれば、なくなるまでテストを実施する。次のテストパスとして図４０の第４の同時並行テスト可能パス群８７がなくなれば、テストを終了する。このように、並列して複数のテストを同時に行うことができる。
【００８０】
図４２は本発明の第１４の実施形態に係る制御プロセッサの構成例を示す図である。
図４２において、処理部７０には第７のファイル８１が接続され、第７のファイル８１内には、プロセッサ装置６のうち所定の一つのプロセッサ装置のみが入れ換えられたとき、入れ換えられたとのプロセッサ装置６に関連する関連パス情報が格納されている。
【００８１】
図４３に示すように、プロセッサ装置１Ａ〜１Ｈのうち例えば４番目のプロセッサ装置１Ｄのみを入れ換えた場合であって、プロセッサ装置１Ｄ以外のプロセッサ装置１Ａ〜１Ｃ，１Ｅ〜１Ｈおよびプロセッサ間結合装置２Ａ〜２Ｄが動作中に４番目のプロセッサ装置１Ｄに関連する関連パス８８のみテストを実施する。関連パス８８は、図４３に示すように、プロセッサ装置１Ｄとプロセッサ間結合装置２Ａ〜２Ｄとをそれぞれ接続する４本のパスよりなる。
【００８２】
テストパス設定部７２は、プロセッサ装置１Ａ〜１Ｈおよびプロセッサ間結合装置２Ａ〜２Ｄのうち所定のプロセッサ装置１Ｄのみが入れ換えられた場合であって、他のプロセッサ装置１Ａ〜１Ｃ，１Ｅ〜１Ｈおよびプロセッサ間結合装置２Ａ〜２Ｄが動作中のときに、入れ換えられたプロセッサ装置１Ｄに関連する関連パス８８の関連パス情報を第７のファイル８１から読み出して関連パス８８のみを設定する。
【００８３】
また、テスト起動部７３は、関連パス８８が設定された第１〜第４のテスト制御回路３０，３０Ａ〜３０Ｃ全てにテスト起動を指示する。この場合のテスト制御フローは、図３５と同様になる。このように、装置を入れ換えても直ちにテストを実施することができる。
図４４は本発明の第１５の実施形態に係る制御プロセッサ６の構成例を示す図である。
【００８４】
図４４において、図４２に対して最適位相設定手段としての最適位相設定部８９が処理部７０内に設けられている。最適位相設定部８９は、各装置の初期化を行った後に、選択したテストパスについてテストで得られた最適位相設定値を位相調整回路２７，２７Ａに設定する。
図４５は制御プロセッサ６による初期化制御を説明するフローチャートである。
【００８５】
図４５において、まず、ステップＳ４１で各装置の初期化を行う。初期化は制御プロセッサ６からプロセッサ装置１Ａ〜１Ｈおよびプロセッサ間結合装置２Ａ〜２Ｄにリセット信号を印加することで行う。
次に、ステップＳ４２で選択したテストパスについてテストで選択した最適位相設定値を位相調整回路２７，２７Ａにそれぞれ設定する。すなわち、図９の位相設定レジスタ３７に制御プロセッサ６から最適位相設定値を設定し、選択回路３６ではＴＡＰ＃０〜ＴＡＰ＃６３から１つを選択する。こうして、システムの立ち上げ時に最適な伝送条件を設定することができる。
【００８６】
図４６は本発明の第１６の実施形態に係る制御プロセッサの構成例を示す図である。
図４６において、図４４に対して、シリアル番号判別手段としてのシリアル番号判別部９０と、テスト実施指示手段としてのテスト実施指示部９１が設けられている。他の構成は図４４と同様になっている。
【００８７】
シリアル番号判別部９０は、各種の初期化後に選択したテストパスについてシリアル番号をテスト記録およびハードウェアよりそれぞれ読み出してシリアル番号が一致するか判別する。テスト実施指示部９１はシリアル番号が一致しないときは選択したテストパスについてテストの実施を指示する。
図４７は図４６の動作を説明するフローチャートである。
【００８８】
図４７において、まず、ステップＳ５１で各装置の初期化を行う。すなわち、制御プロセッサ６によりリセット信号を各装置に印加する。次に、ステップＳ５３で選択したテストパスについて双方の装置のシリアル番号を第１のファイル７５より読み出す。
次に、ステップＳ５３で双方の装置のシリアル番号をハードウェアより読み出す。次に、ステップＳ５４でテスト記録のシリアル番号とハードウェアのシリアル番号が一致するか判別し、一致するときは、ステップＳ５６に進み、一致しないときは、ステップＳ５５に進む。ステップＳ５５では選択したテストパスについてテストの実施を指示し、テスト結果を第１のファイル〜第５のファイル７５〜７９に保存して、ステップＳ５６に進む。
【００８９】
ステップＳ５６では選択したテストパスについてテストで選択した最適位相設定値を、位相調整回路２７，２７Ａに設定する。次に、ステップＳ５７で次のテストパスがあるか判別し、ないときは初期化制御の処理を終了とし、あるときは、ステップＳ５３に戻って次のテストパスがなくなるまで繰り返して処理を行う。
【００９０】
このように、テスト記録より読み出したシリアル番号とハードウェアより読み出したシリアル番号が一致しないときは、テストを実施してから最適位相設定値を設定するため、装置に変更があった場合にも対応することができる。
図４８は本発明の第１７の実施形態に係る制御プロセッサ６の構成例を示す図である。
【００９１】
図４８において、図４６に対して、処理部７０には障害装置判別手段としての障害装置判別部９２と装置選択手段としての装置選択部９３が設けられ、また、障害装置情報が格納されている第８のファイル８２が設けられている。
障害装置情報としては、例えば、図４９に示すように、障害パスと障害装置のシリアル番号よりなる。
【００９２】
障害パスと障害装置の例を図５０に示す。図５０のように、実線で示すテストパスの伝送テストにおいて、伝送不能｛結果レジスタ３４の内容がオール「１」など最適位相調整値がない。｝と判別された場合には、障害パス９４で接続されて５番目のプロセッサ装置１Ｅは使用しないように制御する。このため、図４９に示すような障害装置と情報を作成して読み出す。
【００９３】
すなわち、障害装置判別部９２により各装置の初期化を行う前に図４９の障害装置情報を読み出して障害装置であるか否かを判別し、装置選択部９３により、障害装置であるときは、その障害装置を使用しないで次の装置を選択する。
図５１は図４９の装置選択の処理を説明するフローチャートである。
図５１において、まず、ステップＳ６１で最初の装置を選択する。例えば、図５０において、プロセッサ装置１Ａを選択する。次に、ステップＳ６２で図４９の障害装置情報を読み出して、ステップＳ６３で障害装置であるか否かを判別する。障害装置でないときは、ステップＳ６５に進み、障害装置であるときは、ステップＳ６４に進む。ステップＳ６４では次の装置を選択し、その障害装置については初期化を行わないで、ステップＳ６２に戻る。障害装置でないときは、ステップＳ６５で初期化を行い、ステップＳ６６で選択したテストパスについてテストで選択した最適位相設定値を位相調整回路２７，２７Ａに設定する。
【００９４】
そして、ステップＳ６７で次のパスがあるか判別し、ないときは、ステップＳ６８に進み、あるときは、ステップＳ６６に戻る。ステップＳ６８では次の装置があるか判別し、ないときは、処理を終了とし、あるときは、ステップＳ６１に戻って次の装置がなくなるまで繰り返して処理を行う。
このように、障害装置がある場合には、障害装置を除外した部分が運用状態となるように制御することができる。
【００９５】
図５２は本発明の第１８の実施形態に係る制御プロセッサの構成例を示す図である。
図５２において、図４８に対して、構成制御情報を格納した第９のファイル８３が設けられている。その他の構成は、図４８と同様である。構成制御情報は、図５３に示すように、障害パスと切離し装置により構成されている。構成制御情報の例を図５４に示す。
【００９６】
図５４のシステムにおいて、９４で示すパスが伝送不能と判断された場合には、障害パス９４の両側の装置である３番目のプロセッサ間結合装置２Ｃと５番目のプロセッサ装置１Ｅおよびこれらに接続されているプロセッサ間結合装置２Ｄ、プロセッサ装置１Ｆ〜１Ｈを使用不可能とする。したがって、構成制御情報は、図５３に示すように、障害パス９４，切離し装置としてのプロセッサ装置１Ｅ〜１Ｈ、プロセッサ間伝送装置２Ｃ，２Ｄよりなる。
【００９７】
図５５は図５２の装置選択の処理を説明するフローチャートである。
図５５において、ステップＳ６１で装置を選択し、ステップＳ６２で障害装置情報を読み出して、ステップＳ６３で障害装置を判別したときは、ステップＳ６３Ａで図５３の構成制御情報を読み出す。図５３の場合切離し装置はプロセッサ装置１Ｅ，１Ｆ，１Ｇ，１Ｈおよびプロセッサ間結合装置２Ｃ，２Ｄであり、これらの装置を除外して、ステップＳ６４で次の装置を選択してステップＳ６２に戻る。障害装置でなければ、ステップＳ６５〜Ｓ６８の処理を行う。
【００９８】
このように、障害装置がある場合に、障害装置が影響する装置を全て調べ、これらの影響装置を切離し装置として除外して残る装置を運用することができる。
【００９９】
【発明の効果】
以上説明してきたように、本発明によれば、第１の装置に、第１のテストデータ発生回路を設け、第２の装置に、第１の装置からケーブルを介して伝送されたテストデータを受ける入力段のレジスタのクロック信号のタイミングを複数のタイミングから１つを選択できる位相調整手段と、第１のテストデータ発生回路と同一の第２のテストデータ発生回路を含み第１のテストデータ発生回路からのテストデータと第２のテストデータ発生回路の出力するテストデータを遅延させて比較しその比較結果を保持する第１のテスト制御手段を設けたため、選択可能なクロックタイミングについて伝送可否を判定し、伝送可能なクロックタイミングの範囲を自動的に調べることができる。
【０１００】
また、第１の装置にテストデータが正しいか判別できるチェックビット群を付加するチェックビット付加回路を付加し、第２の装置に受信したデータをチェックするチェック回路を付加したため、簡単な構成で伝送可能なクロックタイミングの範囲を自動的に調べることができる。
また、第１の装置に位相調整手段と第３のテスト制御手段を設け、第２の装置に伝送されてきたテストデータを送り返す返送回路を設けたため、両方向の伝送試験を片方の装置で自動的の行うことができる。
【０１０１】
また、第１の装置に位相調整手段と、チェックビット付加回路、チェック回路を含む第４のテスト制御手段を設け、第２の装置に伝送されてきたテストデータおよびチェックビット群を送り返す返送回路を設けたため、同様に両方向の伝送試験を片方の装置で自動的に行うことができる。
また、テストデータおよびチェックビット群とこれらの伝送に使用するクロック信号を同時に伝送するため、クロック源が一方の装置側に設けられている場合でも伝送可能なクロックタイミングの範囲を自動的に調べることができる。
【図面の簡単な説明】
【図１】本発明の原理説明図
【図２】本発明の信号伝送システムの構成例を示す図
【図３】各装置の構成例を示す図
【図４】インタフェース回路の構成例を示す図
【図５】システム内のクロック分配例を示す図
【図６】クロック発振装置およびクロック分配装置を示す図
【図７】装置内クロック分配例を示す図
【図８】本発明の第１の実施形態を示すブロック図
【図９】位相調整回路の構成例を示す図
【図１０】図８のタイムチャート（その一）
【図１１】図８のタイムチャート（その二）
【図１２】本発明の第２の実施形態を示すブロック図
【図１３】チェックビット付加回路の入力と出力を示す図
【図１４】チェック回路の入力と出力を示す図
【図１５】図１２のタイムチャート
【図１６】本発明の第３の実施形態を示すブロック図
【図１７】図１６のタイムチャート
【図１８】本発明の第４の実施形態を示すブロック図
【図１９】本発明の第５の実施形態を示すブロック図
【図２０】クロック出力および最終段レジスタ出力を示す図
【図２１】クロック入力、位相調整クロック入力、入力段レジスタの入力を示す図
【図２２】本発明の第６の実施形態を示すブロック図
【図２３】図２２のタイムチャート（その一）
【図２４】図２２のタイムチャート（その二）
【図２５】本発明の第７の実施形態を示すブロック図
【図２６】本発明の第８の実施形態に係るテストデータ発生回路を示す図
【図２７】図２６のデータ出力の例を示す図
【図２８】本発明の第９の実施形態に係るテストデータ発生回路を示す図
【図２９】本発明の第１０の実施形態に係るテストデータ発生回路を示す図
【図３０】図２９のデータ出力の例を示す図
【図３１】本発明の第１１の実施形態に係るテスト制御回路の構成例を示す図
【図３２】テスト状態の遷移図
【図３３】テスト制御回路の動作を示すフローチャート
【図３４】本発明の第１２の実施形態に係る制御プロセッサの構成例を示す図
【図３５】図３４の制御プロセッサによるテスト制御を示すフローチャート
【図３６】本発明の第１３の実施形態に係る制御プロセッサの構成例を示す図
【図３７】第１の同時並行テスト可能パス群を示す図
【図３８】第２の同時並行テスト可能パス群を示す図
【図３９】第３の同時並行テスト可能パス群を示す図
【図４０】第４の同時並行テスト可能パス群を示す図
【図４１】図３６の制御プロセッサによるテスト制御を示す図
【図４２】本発明の第１４の実施形態に係る制御プロセッサの構成例を示す図
【図４３】プロセッサ装置の入れ換えによる関連パスを示す図
【図４４】本発明の第１５の実施形態に係る制御プロセッサの構成例を示す図
【図４５】図４４の初期化制御を示すフローチャート
【図４６】本発明の第１６の実施形態に係る制御プロセッサの構成例を示す図
【図４７】図４６の初期化制御を示すフローチャート
【図４８】本発明の第１７の実施形態に係る制御プロセッサの構成例を示す図
【図４９】障害装置情報の例を示す図
【図５０】障害パスと障害装置の例を示す図
【図５１】図４８の装置選択処理を示すフローチャート
【図５２】本発明の第１８の実施形態に係る制御プロセッサの構成例を示す図
【図５３】構成制御情報の例を示す図
【図５４】障害パスと切離し装置を示す図
【図５５】図５２の装置選択処理を示すフローチャート
【図５６】従来例を示す図
【図５７】従来の装置単体テストの説明図
【符号の説明】
１：第１の装置
１Ａ〜１Ｈ：プロセッサ装置
２：第２の装置
２Ａ〜２Ｄ：プロセッサ間結合装置
３：ケーブル
４：クロック発振装置（クロック源）
５，５Ａ〜５Ｃ：クロック分配装置
６：制御プロセッサ
７，２２，２２Ａ，２２Ｂ，２２Ｃ，２２Ｄ：テスト制御回路
７Ａ：インタフェース回路
８，２０，２６：クロック分配回路
９：マルチプレクサ
１０，１４，２４，２９，４０，４３：内部レジスタ
１１Ａ〜１１Ｆ，２７，２７Ａ：位相調整回路（位相調整手段）
１２，２５，４４：最終段レジスタ
１３，２８，４１：入力段レジスタ
１４：発振器
１５，１７：出力コネクタ
１６：入力コネクタ
１８：フリップフロップ
２１，３１：テストデータ発生回路
２３，３８，４５：マルチプレクサ
３０：第１のテスト制御回路（第１のテスト制御手段）
３０Ａ：第２のテスト制御回路（第２のテスト制御手段）
３０Ｂ：第３のテスト制御回路（第３のテスト制御手段）
３０Ｃ：第４のテスト制御回路（第４のテスト制御手段）
３２：ディレイ回路
３３：比較回路
３４：結果レジスタ
３５：Ｄフリップフロップ
３６：選択回路
３７：位相設定レジスタ
３８，３８Ａ：チェックビット付加回路
３９：チェック回路
４２：返送回路
５１，５１Ａ〜５１Ｎ：レジスタ
５２：カウンタ
５３：選択回路
５４：シフトレジスタ
５５Ａ〜５５Ｒ：フリップフロップ
５６：イクスクルーシブオア回路
５７：第１のレジスタ
５８：第２のレジスタ
５９：第３のレジスタ
６０：乗算回路
６１：加算回路
６２：チェック回路
６３：テスト選択レジスタ
６４：テスト状態表示レジスタ
６５：テストステートマシン
６６：比較部
６７：テスト制御カウンタ
６８：位相選択カウンタ
６９：エラーカウンタ
７０：処理部
７１：装置インタフェース
７２：テストパス設定部（テストパス設定手段）
７３：テスト起動部（テスト起動手段）
７４：設定値選択部（設定値選択手段）
７５〜８３：第１〜第９のファイル
８４〜８７：第１〜第４の同時並行テスト可能パス群
８８：関連パス
８９：最適位相設定部（最適位相設定手段）
９０：シリアル番号判別部（シリアル番号判別手段）
９１：テスト実施指示部（テスト実施指示手段）
９２：障害装置判別部（障害装置判別手段）
９３：装置選択部（装置選択手段）
９４：障害パス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003574311.tif 000008
【図８】
0003574311.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003574311.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
0003574311.tif 000018
【図１８】
0003574311.tif 000019
【図１９】
0003574311.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
0003574311.tif 000033
【図３３】
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【図３４】
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【図３５】
0003574311.tif 000036
【図３６】
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【図３７】
0003574311.tif 000038
【図３８】
0003574311.tif 000039
【図３９】
0003574311.tif 000040
【図４０】
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【図４１】
0003574311.tif 000042
【図４２】
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【図４３】
0003574311.tif 000044
【図４４】
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【図４５】
0003574311.tif 000046
【図４６】
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【図４７】
0003574311.tif 000048
【図４８】
0003574311.tif 000049
【図４９】
0003574311.tif 000050
【図５０】
0003574311.tif 000051
【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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