(57)【特許請求の範囲】
【請求項１】
メモリセルアレイの相補ビット線に接続されるセンスアンプトランジスタと、前記センスアンプトランジスタを駆動するセンスアンプドライバトランジスタとを有する半導体記憶装置において、
前記センスアンプトランジスタおよび前記センスアンプドライバトランジスタは、半導体基板表面に形成された共通の拡散層領域を２分するゲート電極をそれぞれ有し、これらのゲート電極は前記拡散層領域の境界上に配置されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記センスアンプトランジスタのドレインとゲートは、前記相補ビット線を構成する配線とスルーホールを介してクロスカップル接続され、そのソースはスルーホールを介して、センスアンプ共通ソースを構成する配線と接続されることを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記センスアンプドライバトランジスタのドレインは、前記センスアンプ共通ソースを構成する配線とスルーホールを介して接続されることを特徴とする半導体記憶装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体記憶装置において、
前記センスアンプトランジスタおよび前記センスアンプドライバトランジスタのゲートは平面視が略Ｕ字型であることを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４のいずれかに記載の半導体記憶装置において、
前記センスアンプトランジスタおよび前記センスアンプドライバトランジスタは、ＰチャネルトランジスタまたはＮチャネルトランジスタであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特にセンスアンプを駆動するセンスアンプ（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ：ＳＡ）ドライバトランジスタの配置に関する。
【０００２】
【従来の技術】
近年、たとえば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とロジック系ＩＣとを搭載した混載ＤＲＡＭにおいて、高速動作が要求され、開発が進められている。
その高速動作を実現するため、ＤＲＡＭ部分において、汎用ＤＲＡＭで広く用いられているシェアード型のセンスアンプに代わり、ノンシェアード型のセンスアンプが採用され、また、センスアンプドライバトランジスタをセンスアンプ列内へ分散配置することがおこなわれている。このため、センスアンプ領域のサイズが増加し、センスアンプ領域のサイズの縮小が新たな問題となっている。また、製造コストを低減させるためにもセンスアンプ領域のサイズを縮小させることは必須である。
【０００３】
センスアンプ領域のサイズを縮小させる方法については、例えば、図１８に示すセンスアンプ領域のレイアウトが挙げられる。このレイアウトでは、センスアンプ領域２を構成するセンスアンプ回路１１とセンスアンプドライバトランジスタ１５のうちセンスアンプ回路１１のサイズの縮小が図られている。
この方法では、メモリセルアレイに接続される１または複数の相補ビット線（ＢＴ１〜ＢＴｍ、ＢＮ１〜ＢＮｍ）に接続されるセンスアンプトランジスタ（ペアセンスアンプトランジスタ１４）のゲートＧの形状に工夫がされている。すなわちゲートＧの形状を、ソースＳおよびドレインＤを構成する拡散層領域Ｌ上でＵ字型に形成する。そのような形状にすることにより、センスアンプトランジスタのソースＳを構成する拡散層領域Ｌを共有してセンスアンプトランジスタを形成することができるため、同一拡散層領域Ｌ上にセンスアンプトランジスタのゲートＧが形成でき、センスアンプ回路１１のサイズの縮小を図ることができる。
【０００４】
この配置では、センスアンプトランジスタを駆動するセンスアンプドライバトランジスタ１５はセンスアンプ回路１１のビット線方向に隣接して配置される。このセンスアンプドライバトランジスタ１５のビット線方向の長さは１．０μｍ程度である。よって、１つのセンスアンプ回路に対して、Ｎチャネル、ＰチャネルをあわせてΔＬ≒２．０μｍ程度となる。したがって、半導体記憶装置のセンスアンプドライバートランジスタ１５のビット線方向のサイズは、２．０μｍ×センスアンプの列により表され、例えば、センスアンプが６４列である場合、Ｌ＝２．０μｍ×６４＝１２８μｍ程度となる。
【０００５】
また、センスアンプドライバトランジスタ１５のサイズの縮小する方法については、特開２０００−１２４４１５号公報に記載されている。その概要は、「メモリセルアレイの相補ビット線に接続される一対のＮチャネルＭＯＳトランジスタおよび一対のＰチャネルＭＯＳトランジスタを含むセンスアンプと、このセンスアンプを駆動し、センスアンプ内に分散して配置されるドライバ用ＭＯＳトランジスタとを有し、一対のＮチャネルＭＯＳトランジスタおよび前記一対のＰチャネルＭＯＳトランジスタのゲートが拡散層上でＵ字型に形成され、かつ前記一対のＮチャネルＭＯＳトランジスタおよび一対のＰチャネルＭＯＳトランジスタの間にそれぞれ、Ｎチャネル側またはＰチャネル側のドライバ用ＭＯＳトランジスタが拡散層を共有化して配置され」ると記載されている。
特開２０００−１２４４１５号公報によれば、「Ｎチャネル、Ｐチャネルセンスアンプ用ＭＯＳトランジスタとセンスアンプドライバ用ＭＯＳトランジスタの拡散層が共通になっているため、センスアンプ部分の面積の増加を最小限に抑えることができる」ことが記載されている。
【０００６】
【発明が解決しようとする課題】
しかし、上記のセンスアンプ領域２の面積を縮小する方法には、次のような問題があった。
つまり、特開２０００−１２４４１５号公報では、図１９に示すように、センスアンプ回路１１を構成するペアセンスアンプトランジスタ１４のセンスアンプトランジスタ間に、センスアンプドライバ回路１５が形成されている。このセンスアンプドライバトランジスタ１５のソースＳおよびドレインＤは、センスアンプトランジスタ１５のソースＳおよびドレインＤを構成する拡散層Ｌと共有して形成される。そうすることにより、ビット線方向のサイズの増大を防いでいる。
しかし、センスアンプドライバトランジスタ１５を、センスアンプ回路１１に近接して配置する点では図１８と同様であるため、センスアンプドライバトランジスタ１５によりビット線方向のセンスアンプサイズは必然的に増大する。
そこで、本発明は、前述した従来技術の問題点や課題を解決するためになされたものであり、その目的は、センスアンプ領域のサイズを縮小した半導体記憶装置を提供することである。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体記憶装置は、センスアンプトランジスタおよびセンスアンプドライバトランジスタは、半導体基板表面に形成された共通の拡散層領域を２分するゲート電極をそれぞれ有し、これらのゲート電極は前記拡散層領域の境界上に配置されていることを特徴とする。
本発明によれば、センスアンプトランジスタとセンスアンプドライバトランジスタとを拡散層領域上にワード線方向およびビット線方向に分散して配置することにより、ビット線方向およびワード線方向の面積の増大を最小限にすることができる。
さらに、センスアンプトランジスタのドレインとゲートは、相補ビット線を構成する配線とスルーホールを介してクロスカップル接続され、そのソースはスルーホールを介して、センスアンプ共通ソースを構成する配線と接続されることを特徴とする。
さらに、センスアンプドライバトランジスタのドレインは、センスアンプ共通ソースを構成する配線とスルーホールを介して接続されることを特徴とする。
さらに、センスアンプトランジスタおよびセンスアンプドライバトランジスタのゲートは平面視が略Ｕ字型であることを特徴とする。
さらに、センスアンプトランジスタおよびセンスアンプドライバトランジスタは、ＰチャネルトランジスタまたはＮチャネルトランジスタであることを特徴とする。
【０００８】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【０００９】
本実施の形態にかかる半導体記憶装置は、例えば、システムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）に搭載されるＤＲＡＭマクロであり、１または複数のバンク構成からなるメモリセルアレイ領域と、各メモリセルアレイ領域に対応して配置されるメインワードドライバ領域およびＹデコーダ領域と、各メモリセルアレイ領域に共通して配置される周辺回路領域などにより構成される。
メモリセルアレイ領域は、行方向と列方向とに格子状に分割され、メモリセルアレイ、センスアンプ領域、サブワードドライバ、交差領域により構成される。センスアンプ領域は、メモリセルアレイの、例えば列方向に隣接して配置され、また、例えば行方向に隣接してサブワードドライバが配置される。このセンスアンプ領域とサブワードドライバの交差領域には、ＦＸドライバ、さらにセンスアンプ群の制御回路が配置されている。
【００１０】
センスアンプ領域２には、図１（ａ）に示すように、センスアンプ２−１、ＩＯスイッチ２−２、プリチャージ回路２−３が配置されている。
センスアンプ２−１は、Ｐｃｈ  ＭＯＳ  トランジスタＰ１、Ｐ２とＮｃｈ  ＭＯＳ  トランジスタＮ１、Ｎ２  とから構成され、メモリセルからの微小信号を検知し、増幅する。
Ｐｃｈ  ＭＯＳ  トランジスタＰ１、Ｐ２  のドレインとゲートは、相補ビット線間で交差させて接続され（クロスカップル接続）、ＰＭＯＳセンスアンプを構成し、また、Ｎｃｈ  ＭＯＳ  トランジスタＮ１、Ｎ２のドレインとゲートも、相補ビット線間で交差させて接続され（クロスカップル接続）、ＮＭＯＳセンスアンプを構成する。また、Ｐｃｈ  ＭＯＳトランジスタＰ１、Ｐ２のソースは共有されており、その共通ソース配線はＳＡＰに接続されている。
また、Ｎｃｈ  ＭＯＳトランジスタＮ１、Ｎ２のソースも共有されており、その共通ソース配線はＳＡＮに接続されている。
ＩＯスイッチ２−２は、ＹＳＷによる列選択信号のゲート制御により相補ビット線と入出力線とを接続する。
プリチャージ回路２−３は、相補ビット線をプリチャージする。
【００１１】
さらにセンスアンプ２−１には、図１（ｂ）の回路図に示すように、センスアンプ２−１とセンスアンプのＰｃｈ  ＭＯＳ  トランジスタＰ１、Ｐ２を駆動するＰｃｈ  ＭＯＳ  トランジスタＰ３、Ｐ４、Ｐ５と、センスアンプのＮｃｈ  ＭＯＳ  トランジスタＮ１、Ｎ２を駆動するＮｃｈ  ＭＯＳ  トランジスタＮ８、Ｎ９、Ｎ１０とが配置される。
例えば、ビット線対ＢＴ１、ＢＮ１に接続するセンスアンプのＰｃｈ  ＭＯＳ  トランジスタＰ１、Ｐ２に対応して、１個のＰｃｈ  ＭＯＳトランジスタＰ３が設けられ、ビット線対ＢＴ１、ＢＮ１に接続するセンスアンプのＮｃｈ  ＭＯＳ  トランジスタＮ１、Ｎ２に対応して、１個のＮｃｈ  ＭＯＳトランジスタＮ８が設けられている。
このように、相補ビット線対に接続された一対のセンスアンプトランジスタ（Ｐｃｈ  ＭＯＳ  トランジスタＰ１、Ｐ２およびＮｃｈ  ＭＯＳ  トランジスタＮ１、Ｎ２）毎にそのセンスアンプを駆動するＭＯＳトランジスタ（Ｐｃｈ  ＭＯＳトランジスタＰ３、Ｐ４、Ｐ５およびＮｃｈ  ＭＯＳ  トランジスタＮ８、Ｎ９、Ｎ１０）を設けることにより、このＭＯＳトランジスタを流れるすべての電流が個々のセンスアンプに流れるため、センスアンプ間での駆動開始の遅延やばらつきをなくすことができる。
【００１２】
また、Ｐｃｈ  ＭＯＳ  トランジスタＰ３、Ｐ４、Ｐ５のドレインはＳＡＰに接続され、また、ソースはＶｃｃに接続される。Ｐｃｈ  ＭＯＳ  トランジスタＰ３、Ｐ４、Ｐ５は、φ２によりＳＡＰをＶｃｃに駆動する。また、Ｎｃｈ  ＭＯＳ  トランジスタのＮ８、Ｎ９、Ｎ１０のドレインはＳＡＮに接続され、また、ソースはＶｓｓに接続される。Ｎｃｈ  ＭＯＳ  トランジスタのＮ８、Ｎ９、Ｎ１０は、φ３によりＳＡＮをＶｓｓに駆動する。
【００１３】
次に、センスアンプの動作について、説明する。
まず、外部制御信号の／ＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  ｓｔｏｒｏｂｅ）が”Ｈ”レベルにおいて、プリチャージ回路２−３のφ１の制御信号が”Ｈ”となることにより、ビット線対を例えばＶｃｃ／２にプリチャージする。
次に、／ＲＡＳが”Ｈ”から”Ｌ”レベルに遷移し、ＤＲＡＭがアクティブモードに入るとプリチャージ回路においてもφ１の制御信号が”Ｌ”となることにより、プリチャージが停止し、ビット線がフローティング状態となる。
その後、外部入力アドレスによりワード線（ＷＬ１〜ＷＬｎ）のうち１つが選択・駆動される。この選択されたワード線のメモリセルのデータがビット線へ読み出される。
【００１４】
次に、活性化信号φ２およびφ３により、センスアンプの共通ソース配線ＳＡＰはＶｃｃ（電源電圧）へ、ＳＡＮはＶｓｓ（接地電圧）に駆動される。その結果、ビット線センスアンプが活性化され、ビット線に読み出された微小な電位差が検知・増幅される。ビット線対の”Ｌ”レベル側はＮＭＯＳセンスアンプにより接地電位Ｖｓｓまで放電され、ビット線対の”Ｈ”レベル側はＰＭＯＳセンスアンプにより、電源電圧Ｖｃｃまで充電される。この情報に対応した増幅電圧をＩＯスイッチ２−２のＹＳＷをＯＮすることにより外部に出力する。
以下、センスアンプ２−１のレイアウトをＰチャネル側センスアンプ領域とＮチャネル側センスアンプ領域とに分けて説明する。
【００１５】
実施の形態１にかかる半導体記憶装置のＰチャネル側センスアンプ領域のレイアウトは、図２に示すように、ビット線に接続されたＰチャネルセンスアンプトランジスタと、このＰチャネルセンスアンプトランジスタを駆動するＰチャネルセンスアンプドライバトランジスタ５から構成される。２個のセンスアンプトランジスタに対応して、１個のセンスアンプドライバトランジスタ５が配置されている。
また、メモリセルアレイ１は、ビット線（ＢＴ１〜ＢＴｍ、ＢＮ１〜ＢＮｍ）、ワード線（ＷＬ１〜ＷＬｎ）、ビット線とワード線の所定の交差領域に配置されたメモリセル（図示なし）から構成される。
【００１６】
ＰチャネルセンスアンプトランジスタのゲートＧは、Ｕ字型の形状であり、Ｐ＋拡散層領域ＬＰ上にビット線方向に２列、それぞれのゲートが拡散領域ＬＰを２分するように形成される。このように、ゲートＧをＵ字型の形状とし、拡散領域を２分するように形成することにより、ソースＳを拡散層領域ＬＰで共有して形成することができる。
【００１７】
また、メモリセルアレイの相補ビット線（ＢＴ１〜ＢＴｍ、ＢＮ１〜ＢＮｍ）にそれぞれ接続されたＰチャネルセンスアンプトランジスタのうち、例えば、ＢＮ１にそのゲートＧが接続されたＰチャネルセンスアンプトランジスタ（ドレインＤはＢＴ１に接続）と、ＢＴ２にそのゲートＧ接続されたＰチャネルセンスアンプトランジスタ（ドレインＤはＢＮ２に接続）（ペアセンスアンプトランジスタ４）のゲートＧをメモリセルアレイから遠い列に配置し、また、ＢＮ２にそのゲートＧが接続されたＰチャネルセンスアンプトランジスタ（ドレインＤはＢＴ２に接続）とＢＴ３にそのゲートＧ接続されたＰチャネルセンスアンプトランジスタ（ドレインＤはＢＮ３に接続）（ペアセンスアンプトランジスタ４）のゲートＧをメモリセルアレイ１に近い列に配置する。以下、同様にして、ペアセンスアンプトランジスタ４を拡散層領域ＬＰのビット線方向の中心線に対して互い違いに配置する。
【００１８】
また、Ｐチャネルセンスアンプドライバトランジスタ５を、例えば、相補ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２の間でメモリセルアレイ１に近い側に配置し、また相補ビット線対ＢＴ２、ＢＮ２とＢＴ３、ＢＮ３の間でメモリセルアレイ１から遠い側に配置する。以下、同様にして、センスアンプドライバトランジスタ５を拡散層領域ＬＰのビット線方向の中心線に対して互い違いに配置する。
上記の場合、個々のＰチャネルセンスアンプトランジスタのソースＳは、Ｐ＋拡散層領域ＬＰにより共有されるように形成され、また、個々のセンスアンプドライバランジスタ５のドレインＤとも、Ｐ＋拡散層領域ＬＰにより共有されるように形成される。
そのように配置することにより、センスアンプトランジスタとセンスアンプドライバトランジスタ５とを同一拡散層領域上に形成できる。
【００１９】
また、Ｐチャネルセンスアンプドライバトランジスタ５をワード線方向に追加したことによるワード線方向のサイズ増加をペアセンスアンプ領域により吸収できるため、センスアンプ領域２の縮小を図ることができる。
【００２０】
次に製造方法について説明する。まず、基板、例えばシリコン基板のセンスアンプ領域の一部にＰ＋拡散層領域を不純物ドープにより形成する。次に、センスアンプトランジスタおよびセンスアンプドライバトランジスタ５のゲートＧ（ゲートポリ）を形成する。その後、絶縁膜を形成し、センスアンプトランジスタのソースＳを構成する拡散層領域ＬＰ上およびセンスアンプドライバトランジスタ５のドレインＤを構成する拡散層領域ＬＰ上にスルーホール（コンタクト）を形成し、例えば第１配線層（図示なし）を用いて接続する。これがＳＡＰとなる。
【００２１】
その後、層間絶縁膜を形成し、センスアンプトランジスタのドレインＤを構成する拡散層領域ＬＰ上およびゲートＧ上およびセンスアンプドライバトランジスタ５のソースＳを構成する拡散層領域ＬＰ上およびゲートＧ上にスルーホールを形成し、センスアンプトランジスタのドレインＤおよびゲートＧを相補ビット線を構成する配線、例えば第２配線層に接続する（ゲート電極）。また、センスアンプドライバトランジスタのソースＳは電源配線に、ゲートＧはφ２を構成する配線、例えば第２配線層に接続する。
【００２２】
実施の形態１においては、ＢＮ１とＢＴ２にそのゲートＧが接続されたペアセンスアンプトランジスタ４をメモリセルアレイ１から遠い側に配置し、センスアンプトランジスタを駆動するＰチャネルセンスアンプドライバトランジスタ５、例えばＢＮ１とＢＴ２との間に形成されたＰチャネルセンスアンプドライバトランジスタ５をメモリセルアレイ１に近い側に配置した例を示したが、図３に示すように、ペアセンスアンプトランジスタ４とＰチャネルセンスアンプドライバトランジスタ５との配置を逆にしても良い。
【００２３】
実施の形態２にかかる半導体記憶装置のＰチャネル側センスアンプ領域のレイアウトは、図４に示すように、実施の形態１と同様、ビット線に接続されたＰチャネルセンスアンプトランジスタと、このＰチャネルセンスアンプトランジスタ４を駆動するＰチャネルセンスアンプドライバトランジスタ５から構成される。２個のセンスアンプトランジスタに対応して、１個のセンスアンプドライバトランジスタが配置される。また、メモリセルアレイ１は、ビット線（ＢＴ１〜ＢＴｍ、ＢＮ１〜ＢＮｍ）、ワード線（ＷＬ１〜ＷＬｎ）、ビット線とワード線の所定の交差領域に配置されたメモリセル（図示なし）から構成される。また、ＰチャネルセンスアンプトランジスタのゲートＧは、Ｕ字型の形状であり、Ｐ＋拡散層領域ＬＰ上にビット線方向に２列、それぞれのゲートＧが拡散層領域ＬＰを２分するように形成される。
このように、ゲートＧをＵ字型の形状とし、拡散領域を２分するように形成することにより、ソースＳを拡散層領域ＬＰで共有して形成することができる。
【００２４】
また、メモリセルアレイの相補ビット線（ＢＴ１〜ＢＴｍ、ＢＮ１〜ＢＮｍ）にそれぞれ接続されたＰチャネルセンスアンプトランジスタのうち、例えば、ＢＴ１にそのゲートＧが接続されたＰチャネルセンスアンプトランジスタ（ドレインＤはＢＮ１に接続）と、ＢＮ１にそのゲートＧ接続されたＰチャネルセンスアンプトランジスタ（ドレインＤはＢＴ１に接続）（ペアセンスアンプトランジスタ４）のゲートＧをビット線ＢＴ１とＢＮ１の間で、にビット線方向にメモリセルアレイに近い側および遠い側に並べて配置し、また、ＢＴ２にそのゲートＧが接続されたＰチャネルセンスアンプトランジスタ（ドレインＤはＢＮ２に接続）とＢＮ２にそのゲートＧが接続されたＰチャネルセンスアンプトランジスタ（ドレインＤはＢＴ２に接続）（ペアセンスアンプトランジスタ４）のゲートＧをビット線ＢＴ２とＢＮ２の間で、ビット線方向にメモリセルアレイに近い側および遠い側に並べて配置する。以下、同様にして、ペアセンスアンプトランジスタ４を拡散層領域ＬＰのワード線方向に配置する。
【００２５】
また、Ｐチャネルセンスアンプドライバトランジスタ５を、例えば、相補ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２との間で、メモリセルアレイ１に近い側および遠い側に、ビット線方向に並べて配置し、また相補ビット線対ＢＴ３、ＢＮ３とＢＴ４、ＢＮ４（図示なし）との間でビット線方向のメモリセルアレイ１に近い側および遠い側に並べて配置する。以下、同様にして、センスアンプドライバトランジスタ５を拡散層領域ＬＰ上でワード線方向に配置する。
上記の場合、個々のＰチャネルセンスアンプトランジスタのソースＳは、Ｐ＋拡散層領域ＬＰにより共有されるように形成され、また、個々のセンスアンプドライバランジスタ５のドレインＤともＰ＋拡散層領域ＬＰにより共有されるように形成される。
そのように配置することにより、センスアンプトランジスタとセンスアンプドライバトランジスタ５とを同一拡散層領域上に形成できる。
【００２６】
また、Ｐチャネルセンスアンプドライバトランジスタ５は、ワード線方向に配置されるため、ビット線方向のサイズの増加がない。
したがって、センスアンプ領域２の縮小を図ることができる。
また、製造方法は、実施の形態１と同様である。
【００２７】
実施の形態２においては、ＢＴ１およびＢＮ１にそのゲートＧが接続された（ペアセンスアンプトランジスタ４）のゲートＧをビット線ＢＴ１とＢＮ１の間で、ビット線方向のメモリセルアレイに近い側および遠い側並べて配置し、センスアンプドライバトランジスタ５を相補ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２の間で、メモリセルアレイ１に近い側および遠い側に、ビット線方向に並べて配置した例を示したが、図５に示すように、センスアンプドライバトランジスタ５の配置位置をずらして、相補ビット線対ＢＴ２、ＢＮ２とＢＴ３、ＢＮ３の間で、メモリセルアレイ１に近い側および遠い側に、ビット線方向に並べて配置しても良い。
【００２８】
実施の形態３にかかる半導体記憶装置のＰチャネル側センスアンプ領域のレイアウトは、図６に示すように、実施の形態１において、１または複数のセンスアンプドライバトランジスタのうち少なくとも１つについて、そのドレインＤとソースＳとを接続した構成を有する。
例えば、ＢＴ１とＢＮ１に接続されたセンスアンプトランジスタを駆動するビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２の間に配置されたＰチャネルセンスアンプドライバトランジスタ５のソースＳとドレインＤとを接続する。
そうすることにより、ＢＴ１とＢＮ１に接続されたセンスアンプトランジスタは動作しないため、センスアンプドライバトランジスタ全体のドライブ能力を制御することができ、消費電力を抑えることができる。
【００２９】
次に、動作については、Ｐチャネルセンスアンプドライバトランジスタにおいて、そのソースＳとドレインＤが接続されたＰチャネルセンスアンプドライバトランジスタに駆動されるセンスアンプは駆動しない点を除いて、上記の動作と同様である。
また、製造方法は、少なくとも１つのセンスアンプドライバトランジスタのソースＳとＳＡＰとを接続する配線層を形成する点を除いて、実施の形態１と同様である。
また、実施の形態１の図３に対応して、ペアセンスアンプトランジスタ４とセンスアンプドライバトランジスタ５との配置を逆にした場合においても、図７に示すようにＢＴ１とＢＮ１に接続されたセンスアンプトランジスタを駆動するＰチャネルセンスアンプドライバトランジスタ５のソースＳとドレインＤとを接続することにより、センスアンプドライバトランジスタを常時オフにすることができ、センスアンプドライバトランジスタ全体のドライブ能力を制御することができるため、消費電力を抑えることができる。
【００３０】
実施の形態４にかかる半導体記憶装置のＰチャネル側センスアンプ領域のレイアウトは、図８に示すように、実施の形態２において、１または複数のセンスアンプトランジスタのうち少なくとも１つについて、そのドレインＤとソースＳとを接続した構成を有する。
例えば、ＢＴ１とＢＮ１に接続されたセンスアンプトランジスタを駆動するＰチャネルセンスアンプドライバトランジスタ５（例えば、ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２の間に配置されたＰチャネルセンスアンプドライバトランジスタ５）のソースＳとドレインＤとを接続する。
そうすることにより、ＢＴ１とＢＮ１に接続されたセンスアンプトランジスタは動作しないため、センスアンプドライバトランジスタ全体のドライブ能力を制御することができ、消費電力を抑えることができる。
【００３１】
次に、動作については、Ｐチャネルセンスアンプドライバトランジスタにおいて、そのソースＳとドレインＤが接続されたＰチャネルセンスアンプドライバトランジスタに駆動されるセンスアンプは駆動しない点を除いて、上記の動作と同様である。
また、製造方法は、実施の形態３と同様である。
また、実施の形態２の図５に対応して、ペアセンスアンプドライバトランジスタ５の配置位置をずらした場合においても、図９に示すようにＢＴ２とＢＮ２に接続されたペアセンスアンプトランジスタ４を駆動するＰチャネルセンスアンプドライバトランジスタ５のソースＳとドレインＤとを接続することができ、センスアンプドライバトランジスタ全体のドライブ能力を制御することができ、消費電力を抑えることができる。
【００３２】
実施の形態５にかかる半導体記憶装置のＮチャネル側センスアンプ領域６のレイアウトは、図１０に示すように、ビット線に接続されたＮチャネルセンスアンプトランジスタと、このＮチャネルセンスアンプトランジスタを駆動するＮチャネルセンスアンプドライバトランジスタ８から構成される。２個のセンスアンプトランジスタに対応して１個のセンスアンプドライバトランジスタが配置される。また、メモリセルアレイ１は、ビット線（ＢＴ１〜ＢＴｍ、ＢＮ１〜ＢＮｍ）、ワード線（ＷＬ１〜ＷＬｎ）、ビット線とワード線の所定の交差領域に配置されたメモリセル（図示なし）から構成される。
【００３３】
ＮチャネルセンスアンプトランジスタのゲートＧは、Ｕ字型の形状であり、Ｎ＋拡散層領域ＬＮ上にビット線方向に２列、それぞれのゲートＧが拡散領域を２分するように形成される。
このように、ゲートＧをＵ字型の形状とし、拡散領域を２分するように形成することにより、ソースＳを、拡散層領域ＬＮで共有して形成できる。
【００３４】
また、メモリセルアレイの相補ビット線（ＢＴ１〜ＢＴｍ、ＢＮ１〜ＢＮｍ）にそれぞれ接続されたＮチャネルセンスアンプトランジスタのうち、例えば、ＢＮ１にそのゲートＧが接続されたＮチャネルセンスアンプトランジスタ（ドレインＤはＢＴ１に接続）と、ＢＴ２にそのゲートＧが接続されたＮチャネルセンスアンプトランジスタ（ドレインＤはＢＮ２に接続）（ペアセンスアンプトランジスタ７）のゲートＧをメモリセルアレイから遠い列に配置し、また、ＢＮ２にそのゲートＧが接続されたＮチャネルセンスアンプトランジスタ（ドレインＤはＢＴ２に接続）とＢＴ３にそのゲートＧが接続されたＮチャネルセンスアンプトランジスタ（ドレインＤはＢＮ３に接続）（ペアセンスアンプトランジスタ７）のゲートＧをメモリセルアレイ１に近い列に配置する。以下、同様にして、ペアセンスアンプトランジスタ７を拡散層領域ＬＮのビット線方向の中心線に対して互い違いに配置する。
【００３５】
また、Ｎチャネルセンスアンプドライバトランジスタ８、例えば、相補ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２との間でメモリセルアレイ１に近い側に配置し、また相補ビット線対ＢＴ２、ＢＮ２とＢＴ３、ＢＮ３との間でメモリセルアレイ１から遠い側に配置する。以下、同様にして、センスアンプドライバトランジスタ８を拡散層領域ＬＮのビット線方向の中心線に対して互い違いに配置する。
上記の場合、個々のＮチャネルセンスアンプトランジスタのソースＳは、Ｎ＋拡散層領域ＬＮにより共有されるように形成され、また、個々のセンスアンプドライバランジスタ５のドレインＤとも、Ｎ＋拡散層領域ＬＮにより共有されるように形成される。
そのように配置することにより、センスアンプトランジスタとセンスアンプドライバトランジスタとを同一拡散層領域ＬＮ上に形成できる。
【００３６】
また、Ｎチャネルセンスアンプドライバトランジスタ５をワード線方向に追加したことによるワード線方向のサイズ増加をペアセンスアンプ領域により吸収できるため、センスアンプ領域２の縮小を図ることができる。
【００３７】
次に製造方法について説明する。まず、基板、例えばシリコン基板のセンスアンプ領域の一部にＮ＋拡散層領域を不純物ドープにより形成する。次に、センスアンプトランジスタおよびセンスアンプドライバトランジスタのゲートＧを形成する。その後、絶縁膜を形成し、センスアンプトランジスタのソースＳを構成する拡散層領域ＬＮ上およびセンスアンプドライバトランジスタのドレインＤを構成する拡散層領域ＬＮ上にスルーホールを形成し、例えば第１配線層（図示なし）を用いて接続する。これがＳＡＮとなる。
【００３８】
その後、層間絶縁膜を形成し、センスアンプトランジスタのドレインＤを構成する拡散層領域ＬＮ上およびゲートＧ上およびセンスアンプドライバトランジスタ８のソースＳを構成する拡散層領域ＬＮ上およびゲートＧ上にスルーホールを形成し、センスアンプトランジスタのドレインＤおよびゲートＧを相補ビット線を構成する、例えば第２配線層を用いて接続する。また、センスアンプドライバトランジスタ８のソースＳは電源配線に、ゲートＧはφ２を構成する例えば第２配線層に接続する。
【００３９】
実施の形態５においては、ＢＮ１とＢＴ２にそのゲートＧが接続されたペアセンスアンプトランジスタ７をメモリセルアレイ１から遠い側に配置し、センスアンプトランジスタを駆動するＮチャネルセンスアンプドライバトランジスタ８、例えば、ＢＮ１とＢＴ２との間に形成されたＮチャネルセンスアンプドライバトランジスタ８をメモリセルアレイ１に近い側に配置した例を示したが、図１１に示すように、ペアセンスアンプトランジスタ４とＮチャネルセンスアンプドライバトランジスタ５との配置を逆にしても良い。
【００４０】
実施の形態６にかかる半導体記憶装置のＮチャネル側センスアンプ領域のレイアウトは、図１２に示すように、実施の形態５と同様、ビット線に接続されたＮチャネルセンスアンプトランジスタと、このＮチャネルセンスアンプトランジスタ４を駆動するＮチャネルセンスアンプドライバトランジスタ８から構成される。２個のセンスアンプトランジスタに対応して１個のセンスアンプドライバトランジスタが配置されている。
また、メモリセルアレイ１は、ビット線（ＢＴ１〜ＢＴｍ、ＢＮ１〜ＢＮｍ）、ワード線（ＷＬ１〜ＷＬｎ）、ビット線とワード線の所定の交差領域に配置されたメモリセル（図示なし）から構成される。また、ＮチャネルセンスアンプトランジスタのゲートＧは、Ｕ字型の形状であり、Ｎ＋拡散層領域ＬＮ上にビット線方向に２列、それぞれのゲートＧが拡散層領域を２分するように形成される。
このように、ゲートＧをＵ字型の形状とし、拡散領域を２分するように形成することにより、ソースＳを、拡散層領域ＬＮで共有して形成できる。
【００４１】
また、メモリセルアレイの相補ビット線（ＢＴ１〜ＢＴｍ、ＢＮ１〜ＢＮｍ）にそれぞれ接続されたＮチャネルセンスアンプトランジスタのうち、例えば、ＢＴ１にそのゲートＧが接続されたＮチャネルセンスアンプトランジスタ（ドレインＤはＢＮ１に接続）と、ＢＮ１にそのゲートＧが接続されたＮチャネルセンスアンプトランジスタ（ドレインＤはＢＴ１に接続）（ペアセンスアンプトランジスタ７）のゲートＧをビット線ＢＴ１とＢＮ１の間で、メモリセルアレイに近い側および遠い側に、ビット線方向に並べて配置し、また、ＢＴ２にそのゲートＧが接続されたＮチャネルセンスアンプトランジスタ（ドレインＤはＢＮ２に接続）とＢＮ２にそのゲートＧが接続されたＮチャネルセンスアンプトランジスタ（ドレインＤはＢＴ２に接続）（ペアセンスアンプトランジスタ７）のゲートＧをビット線ＢＴ２とＢＮ２の間で、メモリセルアレイに近い側および遠い側に、ビット線方向に並べて配置する。以下、同様にして、ペアセンスアンプトランジスタ７を拡散層領域ＬＮのワード線方向に配置する。
【００４２】
また、Ｎチャネルセンスアンプドライバトランジスタ８を、例えば、相補ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２の間で、メモリセルアレイ１に近い側および遠い側に、ビット線方向に並べて配置し、また相補ビット線対ＢＴ３、ＢＮ３とＢＴ４、ＢＮ４（図示なし）との間でメモリセルアレイ１に近い側および遠い側に、ビット線方向に並べて配置する。以下、同様にして、センスアンプドライバトランジスタ８を拡散層領域ＬＮ上でワード線方向に配置する。
上記の場合、個々のＮチャネルセンスアンプトランジスタ７のソースＳは、Ｎ＋拡散層領域ＬＮにより共有されるように形成され、また、個々のセンスアンプドライバランジスタ８のドレインＤとも、Ｎ＋拡散層領域ＬＮにより共有されるように形成される。
そのように配置することにより、センスアンプトランジスタとセンスアンプドライバトランジスタ８とを同一拡散層領域上に形成できる。
【００４３】
また、Ｎチャネルセンスアンプドライバトランジスタ８は、ワード線方向に配置されるため、ビット線方向のサイズの増加がない。
したがって、センスアンプ領域２の縮小を図ることができる。
また、製造方法については、実施の形態５と同様である。
【００４４】
実施の形態６においては、ＢＴ１およびＢＮ１にそのゲートＧが接続された（ペアセンスアンプトランジスタ７）のゲートＧをビット線ＢＴ１とＢＮ１の間で、メモリセルアレイに近い側および遠い側に、ビット線方向に並べて配置し、センスアンプドライバトランジスタ８を相補ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２の間で、メモリセルアレイ１に近い側および遠い側に、ビット線方向に並べて配置した例を示したが、図１３に示すように、センスアンプドライバトランジスタ８の配置位置をずらして、相補ビット線対ＢＴ２、ＢＮ２とＢＴ３、ＢＮ３の間で、メモリセルアレイ１に近い側および遠い側に、ビット線方向に並べて配置しても良い。
【００４５】
実施の形態７にかかる半導体記憶装置のＮチャネル側センスアンプ領域のレイアウトは、図１４に示すように、実施の形態５において、１または複数のセンスアンプドライバトランジスタのうち少なくとも１つについて、そのドレインＤとソースＳとを接続した構成を有する。
例えば、ＢＴ１とＢＮ１に、そのゲートＧが接続されたセンスアンプトランジスタを駆動する、例えばビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２の間に配置されたＮチャネルセンスアンプドライバトランジスタ８のソースＳとドレインＤとを接続する。
そうすることにより、ＢＴ１とＢＮ１に接続されたセンスアンプトランジスタは動作しないため、センスアンプドライバトランジスタの全体のドライブ能力を制御することができ、消費電力を抑えることができる。
【００４６】
次に、動作については、Ｎチャネルセンスアンプドライバトランジスタにおいて、そのソースＳとドレインＤが接続されたＮチャネルセンスアンプドライバトランジスタに駆動されるセンスアンプは駆動しない点を除いて、上記の動作と同様である。
【００４７】
また、実施の形態５の図１１に対応して、ペアセンスアンプトランジスタ７とセンスアンプドライバトランジスタ８との配置を逆にした場合においても、図１５に示すように、例えばＢＴ１とＢＮ１に接続されたセンスアンプトランジスタを駆動する例えばＢＮ１とＢＴ２との間に形成されたセンスアンプドライバトランジスタ８のソースＳとドレインＤとを接続することにより、そのセンスアンプドライバトランジスタ８を常時オフにすることができ、センスアンプドライバトランジスタの全体のドライブ能力を制御することができ、消費電力を抑えることができる。
また、製造方法は、少なくとも１つのセンスアンプドライバトランジスタのソースＳとＳＡＮとを接続する配線層を形成する点を除いて、実施の形態６と同様である
【００４８】
実施の形態８にかかる半導体記憶装置のＮチャネル側センスアンプ領域のレイアウトは、図１６に示すように、実施の形態６において、１または複数のセンスアンプトランジスタのうち少なくとも１つについて、そのドレインＤとソースＳとを接続した構成を有する。
例えば、ＢＴ１とＢＮ１にそのゲートＧが接続されたセンスアンプトランジスタを駆動するＮチャネルセンスアンプドライバトランジスタ８（例えば、ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２の間に配置されたＮチャネルセンスアンプドライバトランジスタ８）のソースＳとドレインＤとを接続する。
そうすることにより、ＢＴ１とＢＮ１に接続されたセンスアンプトランジスタは動作しないため、センスアンプドライバトランジスタ８全体のドライブ能力を制御することができ、消費電力を抑えることができる。
【００４９】
次に、動作については、Ｎチャネルセンスアンプドライバトランジスタにおいて、そのソースＳとドレインＤが接続されたＮチャネルセンスアンプドライバトランジスタに駆動されるセンスアンプは駆動しない点を除いて、上記の動作と同様である。
また、製造方法については、実施の形態７と同様である。
【００５０】
また、実施の形態６の図１３に対応して、ペアセンスアンプドライバトランジスタ８の配置位置をずらした場合においても、図１７に示すようにＢＴ２とＢＮ２に接続されたペアセンスアンプトランジスタ７を駆動するＮチャネルセンスアンプドライバトランジスタ８のソースＳとドレインＤとを接続することにより、センスアンプドライバトランジスタを常時オフにすることができ、センスアンプドライバトランジスタの全体のドライブ能力を制御することができ、消費電力を抑えることができる。
【００５１】
上記実施の形態においては、Ｎチャネル側センスアンプ領域およびＮチャネル側センスアンプ領域とに分けて説明したが、両方を実施して半導体記憶装置を構成しても良い。
なお、実際のＤＲＡＭにおいては、上記実施の形態に示した構成を基本として、複数のメモリセルアレイに対して複数のセンスアンプ領域が形成された構成を有する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５２】
【発明の効果】
本発明の半導体記憶装置によれば、センスアンプドライバトランジスタをセンスアンプトランジスタと同一拡散層領域に形成し、かつ拡散層領域上のビット線方向およびワード線方向に分散して配置することにより、センスアンプ領域のサイズの縮小ができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態の半導体記憶装置にかかるセンスアンプの要部を示す回路図、（ｂ）は（ａ）のセンスアンプの要部を示す回路図である。
【図２】本発明の実施の形態１の半導体記憶装置にかかるＰチャネル側センスアンプ領域を示す概略レイアウト図である。
【図３】本発明の実施の形態１の半導体記憶装置にかかるＰチャネル側センスアンプ領域を示す他の概略レイアウト図である。
【図４】本発明の実施の形態２の半導体記憶装置にかかるＰチャネル側センスアンプを示す概略レイアウト図である。
【図５】本発明の実施の形態２の半導体記憶装置にかかるＰチャネル側センスアンプを示す他の概略レイアウト図である。
【図６】本発明の実施の形態３の半導体記憶装置にかかるＰチャネル側センスアンプを示す概略レイアウト図である。
【図７】本発明の実施の形態３の半導体記憶装置にかかるＰチャネル側センスアンプを示す他の概略レイアウト図である。
【図８】本発明の実施の形態４の半導体記憶装置にかかるＰチャネル側センスアンプを示す概略レイアウト図である。
【図９】本発明の実施の形態４の半導体記憶装置にかかるＰチャネル側センスアンプを示す他の概略レイアウト図である。
【図１０】本発明の実施の形態５の半導体記憶装置にかかるＮチャネル側センスアンプを示す概略レイアウト図である。
【図１１】本発明の実施の形態５の半導体記憶装置にかかるＮチャネル側センスアンプを示す他の概略レイアウト図である。
【図１２】本発明の実施の形態６の半導体記憶装置にかかるＮチャネル側センスアンプを示す概略レイアウト図である。
【図１３】本発明の実施の形態６の半導体記憶装置にかかるＮチャネル側センスアンプを示す他の概略レイアウト図である。
【図１４】本発明の実施の形態７の半導体記憶装置にかかるＮチャネル側センスアンプを示す概略レイアウト図である。
【図１５】本発明の実施の形態７の半導体記憶装置にかかるＮチャネル側センスアンプを示す他の概略レイアウト図である。
【図１６】本発明の実施の形態８の半導体記憶装置にかかるＮチャネル側センスアンプを示す概略レイアウト図である。
【図１７】本発明の実施の形態８の半導体記憶装置にかかるＮチャネル側センスアンプを示す他の概略レイアウト図である。
【図１８】従来の半導体記憶装置にかかるセンスアンプを示す概略レイアウト図である。
【図１９】従来の半導体記憶装置にかかるセンスアンプ分散配置方式を示すレイアウト図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ領域、２−１…センスアンプ、２−２…ＩＯスイッチ、２−３…プリチャージ回路、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５…Ｐｃｈ  ＭＯＳ  トランジスタ、Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６、Ｎ７、Ｎ８、Ｎ９、Ｎ１０…Ｎｃｈ  ＭＯＳ  トランジスタ、３…Ｐチャネル側センスアンプ領域、４…ペアＰチャネルセンスアンプトランジスタ、５…Ｐチャネルセンスアンプドライバトランジスタ、６…Ｎチャネル側センスアンプ領域、７…ペアＮチャネルセンスアンプトランジスタ、８…Ｎチャネルセンスアンプドライバトランジスタ、１１…センスアンプ回路、１４…ペアセンスアンプトランジスタ、１５…センスアンプドライバトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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