(57)【特許請求の範囲】
【請求項１】
半導体集積回路のＥＳＤ保護回路のレイアウト設計方法であって、
単位レイアウト段階として、ＥＳＤ保護回路レイアウト設計上の注意事項をレイアウト基準とし纏め、基準の各項目値を入力として、レイアウトの単位となる単位トランジスタのレイアウトを生成する手順と、トランジスタに付随するコンタクトや抵抗素子のレイアウトを生成し前記単位トランジスタレイアウトに付加し単位レイアウトデータとする手順とを含み、合成段階として、前記基準で指定する最小値以上の個数の前記単位レイアウトデータを合成し、ＥＳＤ保護回路レイアウトを生成する合成手順を含むことを特徴とするＥＳＤ保護回路のレイアウト設計方法。
【請求項２】
前記合成段階の合成手順が隣接する単位レイアウト同士で同じ拡散領域を共用化させ、レイアウト面積を縮小する拡散領域共用化処理手順も含むことを特徴とする請求項１記載のＥＳＤ保護回路のレイアウト設計方法。
【請求項３】
前記レイアウト基準にはＥＳＤ保護回路のトランジスタのラッチアップ保護のレイアウト基準も含み、前記合成段階には、ラッチアップ保護レイアウト基準の各項目値を入力し、前記合成後のレイアウトにラッチアップ保護レイアウトを付加する手順も含むことを特徴とする請求項１、又は２記載のＥＳＤ保護回路のレイアウト設計方法。
【請求項４】
前記単位レイアウト段階で複数のプロセスについて基準と単位レイアウトデータをライブラリとして作成しておき、前記合成段階が、半導体集積回路の個々の品種の設計者よりプロセス識別を取得しそれに対応する単位レイアウトデータ、基準をライブラリより読み込む選択手順と、単位トランジスタの合成個数について前記基準の最小値以上の個数を前記設計者より取得し合成個数を決定し合成手順に渡す手順も含むことを特徴とする請求項１、２、又は３記載のＥＳＤ保護回路のレイアウト設計方法。
【請求項５】
半導体集積回路のレイアウト設計を行う情報処理装置に格納されるライブラリであって、
プロセス別に、ＥＳＤ保護回路レイアウト設計上の注意事項を基準とし纏めたレイアウト基準と、レイアウトの単位となる単位トランジスタとそれに付随するコンタクトや抵抗素子のレイアウトである単位レイアウトデータとを含み、前記単位レイアウトデータは対応するレイアウト基準の各項目値より作成されたデータであることを特徴とするＥＳＤ保護回路のレイアウト設計用のライブラリ。
【請求項６】
前記基準の内、ＭＯＳプロセスの基準がトランジスタのラッチアップ保護のレイアウト基準も含むことを特徴とする請求項５記載のＥＳＤ保護回路のレイアウト設計用のライブラリ。
【請求項７】
半導体集積回路のレイアウト設計を行う情報処理装置に搭載されるレイアウトプログラムであって、
ＥＳＤ保護回路レイアウト設計上の注意事項をレイアウト基準として纏めた基準ライブラリより、目的とするプロセスのレイアウト基準を読み込み、この各項目値を入力として、レイアウトの単位となる単位トランジスタのレイアウトを生成する手順と、トランジスタに付随するコンタクトや抵抗素子のレイアウトを生成し前記単位トランジスタレイアウトに付加し単位レイアウトデータとする手順とを含む単位レイアウト段階のプログラムモジュールと、前記基準で指定する最小値以上の個数の前記単位レイアウトデータを合成しＥＳＤ保護回路レイアウトを生成する合成手順を含む合成段階のプログラムモジュールとを有することを特徴とするＥＳＤ保護回路のレイアウトプログラム。
【請求項８】
前記合成段階のプログラムモジュールの合成手順が隣接する単位レイアウト同士で同じ拡散領域を共用化させ、レイアウト面積を縮小する拡散領域共用化処理手順も含むことを特徴とする請求項７記載のＥＳＤ保護回路のレイアウトプログラム。
【請求項９】
前記レイアウト基準にはＥＳＤ保護回路のトランジスタのラッチアップ保護のレイアウト基準も含み、前記合成段階には、ラッチアップ保護レイアウト基準の各項目値を入力し、前記合成後のレイアウトにラッチアップ保護レイアウトを付加する手順も含むことを特徴とする請求項７、又は８記載のＥＳＤ保護回路のレイアウトプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路のＥＳＤ保護回路のレイアウト設計方法、及びレイアウトプログラムとライブラリに関する。
【０００２】
【従来の技術】
ＬＳＩの高集積・高密度化が進みＬＳＩ内のトランジスタが微細化していくにつれて、ＥＳＤ（静電気）に対する耐久力が乏しくなってきているが、ＬＳＩをＥＳＤから保護するＥＳＤ保護回路は回路素子サイズ大きいほど耐久力が高いために、微細化によるＥＳＤ耐力の低下をサイズを大きくすることで抑止せざるをえず、ＥＳＤ保護回路は通常の回路ほど微細化が進んでいない。
【０００３】
このため、インタフェース回路を含むＬＳＩにおいてＥＳＤ保護回路が占める面積の割合は年々大きくなってきており、ＥＳＤ耐圧を満足するＥＳＤ保護回路レイアウトにおいて無駄のないレイアウト設計が望まれている。
【０００４】
従来、インタフェース回路を含むＬＳＩの設計においては、設計者は内部回路のレイアウト設計を行ないＥＳＤ保護回路のレイアウト設計も行うことが多い。
【０００５】
設計者はトランジスタ、抵抗等について通常のレイアウト設計上の設計基準の他に、ＥＳＤ保護回路用（乃至高耐圧用）の基準を準備し、又精通者からのノウハウ収集を行う。
【０００６】
そして製造プロセス各工程のマスク（例えばＣＭＯＳであればＰウェル拡散工程、ソース、ドレイン拡散層工程、ポリシリゲート形成工程、・・のマスク）を上記ＥＳＤ保護回路用基準、通常の設計基準を参照しながら逐一設計している。
【０００７】
【発明が解決しようとする課題】
従って、上記ＥＳＤ保護回路のマスク設計においては、設計者の工数が掛かり設計期間が長くなるという問題点がある。又、ＬＳＩの内部回路のレイアウト設計とは別な設計スキルも要求され設計者の負担が大きいという問題点も有る。
【０００８】
次に基準やノウハウの項目が多く設計の過程でＥＳＤ保護回路のレイアウト基準やノウハウの一部の見落としが生じ易い。
【０００９】
又、基準やノウハウはａμｍ以上とかａ〜ｂμｍという様に最小値や範囲で規定している項目が大半であり、不必要なサイズ増大等を誘発し易い。
【００１０】
この為製造、評価の後に再設計することになり開発設計効率が悪いという問題点もある。
【００１１】
本発明の目的はＥＳＤ保護回路のレイアウト設計を容易にすることでインタフェース回路を含むＬＳＩレイアウト設計や、開発の効率を向上させることにある。
【００１２】
【課題を解決するための手段】
本発明の第１のＥＳＤ保護回路のレイアウト設計方法は、半導体集積回路のＥＳＤ保護回路のレイアウト設計方法であって、単位レイアウト段階として、ＥＳＤ保護回路レイアウト設計上の注意事項をレイアウト基準とし纏め、基準の各項目値を入力として、レイアウトの単位となる単位トランジスタのレイアウトを生成する手順と、トランジスタに付随するコンタクトや抵抗素子のレイアウトを生成し前記単位トランジスタレイアウトに付加し単位レイアウトデータとする手順とを含み、合成段階として、前記基準で指定する最小値以上の個数の前記単位レイアウトデータを合成し、ＥＳＤ保護回路レイアウトを生成する合成手順を含むことを特徴とする。
【００１３】
本発明の第２のＥＳＤ保護回路のレイアウト設計方法は、前記第１のＥＳＤ保護回路のレイアウト設計方法であって、前記合成段階の合成手順が隣接する単位レイアウト同士で同じ拡散領域を共用化させ、レイアウト面積を縮小する拡散領域共用化処理手順も含むことを特徴とする。
【００１４】
本発明の第３のＥＳＤ保護回路のレイアウト設計方法は、前記第１、又は第２のＥＳＤ保護回路のレイアウト設計方法であって、前記レイアウト基準にはＥＳＤ保護回路のトランジスタのラッチアップ保護のレイアウト基準も含み、前記合成段階には、ラッチアップ保護レイアウト基準の各項目値を入力し、前記合成後のレイアウトにラッチアップ保護レイアウトを付加する手順も含むことを特徴とする。
【００１５】
本発明の第４のＥＳＤ保護回路のレイアウト設計方法は、前記第１、第２、又は第３のＥＳＤ保護回路のレイアウト設計方法であって、前記単位レイアウト段階で複数のプロセスについて基準と単位レイアウトデータをライブラリとして作成しておき、前記合成段階が、半導体集積回路の個々の品種の設計者よりプロセス識別を取得しそれに対応する単位レイアウトデータ、基準をライブラリより読み込む選択手順と、単位トランジスタの合成個数について前記基準の最小値以上の個数を前記設計者より取得し合成個数を決定し合成手順に渡す手順も含むことを特徴とする。
【００１６】
本発明の第１のＥＳＤ保護回路のレイアウト設計用のライブラリは、半導体集積回路のレイアウト設計を行う情報処理装置に格納されるライブラリであって、プロセス別に、ＥＳＤ保護回路レイアウト設計上の注意事項を基準とし纏めたレイアウト基準と、レイアウトの単位となる単位トランジスタとそれに付随するコンタクトや抵抗素子のレイアウトである単位レイアウトデータとを含み、前記単位レイアウトデータは対応するレイアウト基準の各項目値より作成されたデータであることを特徴とする。
【００１７】
本発明の第２のＥＳＤ保護回路のレイアウト設計用のライブラリは、前記第１のＥＳＤ保護回路のレイアウト設計用のライブラリであって、前記基準の内、ＭＯＳプロセスの基準がトランジスタのラッチアップ保護のレイアウト基準も含むことを特徴とする。
【００１８】
本発明の第１のＥＳＤ保護回路のレイアウトプログラムは、半導体集積回路のレイアウト設計を行う情報処理装置に搭載されるレイアウトプログラムであって、ＥＳＤ保護回路レイアウト設計上の注意事項をレイアウト基準として纏めた基準ライブラリより、目的とするプロセスのレイアウト基準を読み込み、この各項目値を入力として、レイアウトの単位となる単位トランジスタのレイアウトを生成する手順と、トランジスタに付随するコンタクトや抵抗素子のレイアウトを生成し前記単位トランジスタレイアウトに付加し単位レイアウトデータとする手順とを含む単位レイアウト段階のプログラムモジュールと、前記基準で指定する最小値以上の個数の前記単位レイアウトデータを合成しＥＳＤ保護回路レイアウトを生成する合成手順を含む合成段階のプログラムモジュールとを有することを特徴とする。
【００１９】
本発明の第２のＥＳＤ保護回路のレイアウトプログラムは、前記第１のＥＳＤ保護回路のレイアウトプログラムであって、前記合成段階のプログラムモジュールの合成手順が隣接する単位レイアウト同士で同じ拡散領域を共用化させ、レイアウト面積を縮小する拡散領域共用化処理手順も含むことを特徴とする。
【００２０】
本発明の第３のＥＳＤ保護回路のレイアウトプログラムは、前記第１、又は第２のＥＳＤ保護回路のレイアウトプログラムであって、前記レイアウト基準にはＥＳＤ保護回路のトランジスタのラッチアップ保護のレイアウト基準も含み、前記合成段階には、ラッチアップ保護レイアウト基準の各項目値を入力し、前記合成後のレイアウトにラッチアップ保護レイアウトを付加する手順も含むことを特徴とする。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。ＥＳＤ保護回路の耐力は主にレイアウト構成による影響が非常に大きく、様々な項目に注意を払って設計する必要がある。
【００２２】
本発明ではこれらの注意点をパラメータとしてまとめ、ＥＳＤ保護回路レイアウト基準とし、それを入力して自動的にレイアウトを出力する。
【００２３】
図１は本発明のＥＳＤ保護回路のレイアウト設計方法の手順を示した図である。ＣＭＯＳにおけるＥＳＤ保護回路レイアウト基準とラッチアップ保護レイアウト基準をファイル１１−１とし、ＮＭＯＳにおける同様基準をファイル１１−２とし、ＰＭＯＳにおける同様基準をファイル１１−Ｎとし準備する。
【００２４】
初めに、単位レイアウト段階２１の単位トランジスタレイアウト生成処理２１１にてＥＳＤ保護回路レイアウト基準の内トランジスタのレイアウトに影響のある項目の値を入力し、これから単位トランジスタのレイアウトを生成する。項目値が最小値表現であれば最小値を入力する。
【００２５】
ここで単位トランジスタとはそれを所定個数或いはそれ以上の個数を並列接続して一つのクランプダイオードを構成できるトランジスタのことである。
【００２６】
次に、付随レイアウト付加処理２１２にてトランジスタに付随するコンタクトや抵抗素子のレイアウトの基準の項目値からトランジスタに付随するレイアウトを生成し付加する。例えばファイル１１−１を入力し、生成したデータをＣＭＯＳの単位レイアウトデータ１２−１とし格納する。
【００２７】
ＮＭＯＳやＰＭＯＳについても同様に対応する基準ファイルの項目値を入力し単位レイアウトデータを生成する。
【００２８】
合成段階に移り、選択処理２２１がＬＳＩの個別品種のレイアウト設計者のプロセス識別指定を受け、対応する基準や、単位レイアウトデータを取り込む。そしてトランジスタ個数決定処理２２２が上記設計者より単位トランジスタ数を取得し、合成処理２２３にて単位レイアウトを個数分だけ合体させる。
【００２９】
ここで拡散領域共用化処理２２３１は単位トランジスタの拡散領域で、同じ領域については共用化し合成レイアウト面積を縮小する。
【００３０】
ラッチアップ保護レイアウト付加処理２２４はをラッチアップ保護レイアウト基準を参照し、合成後のレイアウトのトランジスタサイズが大きい場合にはガードリングのレイアウトを付加したものをレイアウトデータとして出力する。
【００３１】
このＥＳＤ保護回路のレイアウト設計方法の具体的実施例としては、ワークステーションやパーソナルコンピュータ等の情報処理装置の記憶部（ハードディスク等の外部記憶）に基準ライブラリ１１、単位レイアウトライブラリ１２を格納し、ＣＰＵ及びメモリ等の処理部に単位レイアウト段階２１のプログラムと、合成段階２２のプログラムを搭載し実現する。
【００３２】
そして、情報処理装置の入出力部（ディスプレイ装置と、キーボード等の入力装置、マウス或いはタブレット等のポインティング装置）で、単位レイアウトデータ、出力のＥＳＤ保護回路レイアウトデータ、プロセス識別の一覧情報、単位トランジスタ個数を入力させる際の情報（基準の最小値等）の表示や、プロセス識別の入力、単位トランジスタ個数の入力等を行う。
【００３３】
又、好適には、ワークステーションの単位レイアウトデータの登録までの操作は各プロセスのＥＳＤ保護回路レイアウト設計のスキルを持つ者が行い、以後の合成段階の使用と操作はユーザである個々のＬＳＩ品種のレイアウト設計者が行う。
【００３４】
次に、本発明の詳細な処理手順を図面を参照し説明する。先ず、図２、３に一般的なＥＳＤ保護回路の構成を示す。図２は電源ＥＳＤ保護回路である。ＥＳＤ保護回路はＬＳＩの端子と内部回路の間に設けられ、静電気が加わった際、瞬時ではあるが数ＫＶに及ぶ高電圧やそれによる電流が内部回路に入り込む前にこれらを接地、電源ライン等に逃がす役目を果たす。
【００３５】
Ｐ−ｃｈトランジスタ１０１のゲートはドレインと同じ電源電位に接続され、又Ｎ−ｃｈトランジスタ１０３のゲートはソースと同じグランドに接続されているのでこれらは常時ＯＦＦしているＭＯＳトランジスタ（クランプダイオード）となる。
【００３６】
そしてＰ−ｃｈトランジスタ１０１のソースとＬＳＩのＧＮＤ端子との間や、Ｎ−ｃｈトランジスタ１０３のドレインとＬＳＩの電源端子との間に抵抗素子を挿入している。
【００３７】
図３は信号ＥＳＤ保護回路である。ＬＳＩの信号端子ごとに、信号と電源間及び信号とＧＮＤ間に、抵抗素子と前記と同様の常時ＯＦＦしているＭＯＳトランジスタ（クランプダイオード）を挿入している。
【００３８】
図４は、単位レイアウト段階２１の詳細手順を示したフロチャートである。本図を参照し、プロセス毎のＥＳＤ保護回路レイアウト基準及びラッチアップ保護レイアウト基準１１−１〜１１−Ｎを基準ライブラリに登録する（ステップＡ１）。
【００３９】
即ち、上記ＭＯＳのＥＳＤ保護回路については特に以下の点について注意を払って設計する必要があり、これらをＥＳＤ保護回路レイアウト基準の各項目値とする。
（１）クランプダイオードの単位トランジスタのゲート長
（２）クランプダイオードの単位トランジスタのゲート巾
（３）クランプダイオードの単位トランジスタのソース領域の巾
（４）クランプダイオードの単位トランジスタのドレイン領域の巾
（５）コンタクトと拡散層の間隔
（６）ドレイン側ゲートとコンタクトの間隔
（７）ソース側ゲートとコンタクトの間隔
（８）抵抗素子とコンタクトの間隔
（９）抵抗素子の巾
（１０）クランプダイオードの単位トランジスタの数（合成する数の最小値）。
【００４０】
ここで、（１０）が無く（１）〜（４）のトランジスタ基本サイズの基準値がクランプダイオードを形成する一つの大きなトランジスタとして規定されている場合は、合成個数の最小値と、単位トランジスタの基本サイズとに変換し、元の値と併せＥＳＤ保護回路レイアウト基準とする。
【００４１】
例えば、合成個数を８とし、ゲート長を１／８にし、ソースやドレイン領域幅を１／４にする。
【００４２】
又、ＥＳＤ保護回路は非常に大きいトランジスタを使用しているために、ラッチアップ保護が必要であり、これに関してもＥＳＤ保護と同様にレイアウト形状による影響が非常に大きく、設計時に注意すべき点をラッチアップ保護レイアウト基準としている。そしてこの基準の各項目値から自動的にレイアウトを生成する。
【００４３】
以下にこの基準の項目例を示す。
（１１）保護が必要なトランジスタの最小サイズ
（１２）トランジスタとガードリングの間隔
（１３）ガードリングの巾
（１４）ガードリングの間隔
（１５）ガードリングの数。
ここでガードリングとはトランジスタの拡散領域の外側に設けるアイソレーション用の拡散層である。
【００４４】
これらの基準の登録を例えば、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳの各プロセスについて行う。
【００４５】
次にＣＭＯＳプロセスを選択し（ステップＡ２）、ＥＳＤ保護回路レイアウト基準（ＣＭＯＳ）１１−１を読込む（ステップＡ３）。
【００４６】
基準の単位トランジスタのゲート長、ゲート幅を入力しゲートのレイアウトを生成する（ステップＡ４）。基準の単位トランジスタソース領域、ドレイン領域サイズを入力し単位トランジスタの基本レイアウトを生成する（ステップＡ５）。こうしてできた単位トランジスタのレイアウトを図６に示す。尚、図中の括弧内の番号は上記基準の項目番号を表している。
【００４７】
図４に戻り、次に基準のコンタクトと拡散層の間隔、ドレイン側ゲートとコンタクトの間隔、ソース側ゲートとコンタクトの間隔を入力とし単位トランジスタのコンタクトレイアウトを追加する（ステップＡ６）。
【００４８】
基準の抵抗素子とコンタクトの間隔、抵抗素子の幅を入力し抵抗のレイアウトを追加する（ステップＡ７）。こうしてできたレイアウトを図７に示す。
【００４９】
図４に戻り、プロセス識別に対応付けて単位レイアウトデータをライブラリに格納する（ステップＡ８）。提供するプロセスについて単位レイアウトデータを全て準備したか判定し（ステップＡ９）、準備されてなければ次のプロセスを選択する（ステップＡ１０）。
【００５０】
この様にしてＣＭＯＳ、ＮＭＯＳ、・・、ＰＭＯＳの各プロセスの単位レイアウトデータを準備しこの段階を終了する。
【００５１】
図５は、単位レイアウトライブラリ１２、基準ライブラリ１１を用いて個々のＬＳＩ品種のＥＳＤ保護回路のレイアウトを自動生成する合成段階２２の詳細手順を示したフロチャートである。
【００５２】
本図を参照し、プロセス識別一覧を表示し使用プロセスを選択させる（ステップＢ１）。使用プロセスの単位レイアウトデータ、ＥＳＤ保護回路レイアウト基準をライブラリ１２、１１より読込む（ステップＢ２）
単位レイアウトデータ、単位トランジスタ数の最小値を表示し、クランプダイオードの単位トランジスタ数を入力させる（ステップＢ３）。
【００５３】
単位レイアウトをサイズの小さい辺の方向に上記数分並べ合体する（ステップＢ４）。偶数番目（２ｎ番目、ｎ＝１、２、３、・・）の単位レイアウトを１８０度回転する（ステップＢ５）。単位レイアウト同士の隣接する拡散領域が同領域であれば（ステップＢ６）、２ｎ−１番目と２ｎ番目の単位トランジスタで同じ拡散領域を共有させレイアウト面積を縮小する（ステップＢ７）。
【００５４】
縮小した２ｎ−１番目と２ｎ番目のレイアウトを一つのグループとし、グループ同士の隣接する領域が同領域であれば（ステップＢ８）、これを共有させ面積を縮小する（ステップＢ９）。
【００５５】
例えば図８に示す様にステップＢ７で単位トランジスタ（ＴＲ）１とＴＲ２のドレイン、ＴＲ３とＴＲ４のドレイン、・・ＴＲ７とＴＲ８のドレインが共用される。ステップＢ９で第１のグループと第２のグループ、第２のグループと第３のグループ、第３のグループと第４のグループのソース拡散領域が共用される。
【００５６】
以上でトランジスタや付随する素子の合成が終わり、合成後のトランジスタサイズによりラッチアップ保護が必要か判定する。対応するプロセスのラッチアップ保護レイアウト基準のサイズ以上であるか（ステップＢ１０）、或いは設計者の付加指定があれば（ステップＢ１１）、以降のステップが実行される。
【００５７】
ラッチアップ保護基準のトランジスタとガードリングの間隔、ガードリング幅を入力としガードリングレイアウトを追加する（ステップＢ１２）。
【００５８】
ラッチアップ保護基準よりガードリング数を決定し、ガードリング数が２以上では基準のガードリング間隔を入力し外側のガードリングレイアウトを追加する（ステップＢ１３）。こうして生成されたレイアウトを図９に示す。
【００５９】
最後に作成したＥＳＤ保護回路レイアウトのディスプレイ等への表示、記憶部への格納を行なう（ステップＢ１４）。
【００６０】
以上の実施例では基準ライブラリにはラッチアップ保護レイアウト基準も含み、合成段階２２にラッチアップ保護レイアウト付加処理２２４も含む例で説明したが、これらを含まない他の実施例もある。
【００６１】
又、以上の説明では１種のクランプダイオードと付随する抵抗のレイアウトについて説明したが、電源のＥＳＤ保護回路と信号のＥＳＤ保護回路でクランプダイオードと付随する抵抗のサイズが異なる場合には、単位トランジスタの合成数を変えて対応する。
【００６２】
【発明の効果】
以上説明した様に、本発明のＥＳＤ保護回路のレイアウト設計方法、ないしレイアウトプログラムとライブラリは、ＥＳＤ保護回路のレイアウト設計上の注意点を纏めたレイアウト基準の各項目値を入力としＥＳＤ保護回路のレイアウトを自動作成し、単位レイアウトを必要数合成することでＬＳＩの各品種のＥＳＤ保護回路のレイアウトとするので、インタフェース回路を含むＬＳＩのレイアウト設計を容易にし、又設計期間及び開発期間を短縮する効果を有する。
【００６３】
又、ＥＳＤ保護回路に含まれるサイズの大きいトランジスタで必要となるラッチアップ保護についても必要なレイアウトを自動作成しており、より一層上記効果を高めることが出来る。
【図面の簡単な説明】
【図１】本発明のＥＳＤ保護回路のレイアウト設計方法の手順を示した図である。
【図２】電源のＥＳＤ保護回路の構成例を示した図。
【図３】信号のＥＳＤ保護回路の構成例を示した図。
【図４】図１の単位レイアウト段階２１の詳細手順を示したフロチャート。
【図５】図１の合成段階２２の詳細手順を示したフロチャート。
【図６】単位トランジスタのレイアウトを示した図。
【図７】単位トランジスタに付随要素を付加したレイアウトを示した図。
【図８】ＥＳＤ保護回路のレイアウト例を示した図。
【図９】ＥＳＤ保護回路にラッチアップ保護を付加したレイアウトを示した図。
【符号の説明】
１１    基準ライブラリ
１２    単位レイアウトライブラリ
２１    単位レイアウト段階
２１１    単位トランジスタレイアウト生成処理
２１２    付随レイアウト付加処理
２２    合成段階
２２１    選択処理
２２２    トランジスタ個数決定処理
２２３    合成処理
２２３１    拡散領域共用化処理
２２４    ラッチアップ保護レイアウト付加処理
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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