(57)【特許請求の範囲】
【請求項１】
半導体基板上に、絶縁膜を介して、所定のインダクタンス値を有するように予め設定された第１の導電膜パターンからなるインダクタンス部が形成され、上記半導体基板表面における少なくとも上記第１の導電膜パターンの下方に相当する領域に、接地電位を有する、上記半導体基板よりも不純物濃度が高い不純物領域が形成されているインダクタンス素子を内蔵している半導体装置であって、
上記不純物領域は、該不純物領域上に絶縁膜を介して形成された、接地された第２の導電膜パターンに電気的に接続されており、上記第２の導電膜パターンは、上記第１の導電膜パターンの形成領域の下方領域において、上記第１の導電膜パターンの真下を除く領域全域に渡って、上記第１の導電膜パターンの真下に相当する領域を避けて上記第１の導電膜パターンに沿った形状に形成されていることを特徴とする半導体装置。
【請求項２】
上記第１の導電膜パターンは、上記第２の導電膜パターンを覆う絶縁膜上に設けられた第３の導電膜パターンからなる、外部との接続用の引き出し配線と電気的に接続されており、上記第２の導電膜パターンは、さらに、上記第１の導電膜パターンの形成領域の下方領域において、上記第３の導電膜パターンの下方に相当する領域を避けて形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記不純物領域は、上記第１の導電膜パターン並びに第３の導電膜パターンの真下に、上記第１の導電膜パターン並びに第３の導電膜パターンに沿って形成されていることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インダクタンス素子並びに該インダクタンス素子を内蔵する半導体装置に関し、特に、低損失のインダクタンス素子の構造に関するものである。
【０００２】
【従来の技術】
近年、携帯電話等の携帯通信機器の急速な小型化に伴って、これらの機器に使用されるＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、ＬＳＩ（ｌａｒｇｅ−ｓｃａｌｅ  ｉｎｔｅｇｒａｔｉｏｎ）  等の高周波集積回路を、シリコン半導体基板上に作成された回路で実現させる要求が高まっている。
【０００３】
高周波集積回路には、トランジスタ、抵抗、容量（キャパシタ）等の受動素子に加えてインダクタンス素子が必要とされる。このため、このような高周波集積回路を用いた機器の小型化を実現させるためには、インダクタンス素子も含めて、上記した全ての受動素子をシリコン半導体基板上に形成することが必要である。シリコンＩＣ用のインダクタンス素子は、一般的に、シリコン半導体基板上に、絶縁膜を介して設けられ、例えばアルミニウム（Ａｌ）等の帯状の導電膜を螺旋状（渦巻き状）に巻くかあるいは蛇行させることによって形成される。
【０００４】
以下に、図８および図９を参照して従来のインダクタンス素子の構成について説明する。図８は従来の半導体装置におけるインダクタンス素子形成部の概略構成を示す平面図であり、図９は図８に示す半導体装置におけるインダクタンス素子形成部のＤ−Ｄ’線矢視断面図である。なお、図８では、説明の便宜上、図９に示す絶縁膜５，６，７の表示を省略すると共に、各構成要素毎に修飾を施している。つまり、図８において、同じ構成要素には、同じ模様を付している。
【０００５】
図９に示すように、従来のインダクタンス素子は、シリコン半導体基板等の半導体基板４における主面上に、絶縁膜５，６がこの順に形成され、その上に、後述する導電膜パターン１からなるインダクタンス部の一方の端子と接続される接続配線３が形成され、この接続配線３を覆う絶縁膜７上に、図８に示すように、螺旋状（渦巻き状）の導電膜パターン１からなるインダクタンス部が形成された構成を有している。
【０００６】
この螺旋状の導電膜パターン１からなるインダクタンス部は、その螺旋のほぼ中心部において、該インダクタンス素子の上記一方の端子（引き出し用端子）を形成し、該端子、すなわち、その螺旋のほぼ中心部においてヴィアホール（図示せず）を介して上記接続配線３と接続されている。
【０００７】
上記接続配線３は、上記インダクタンス素子の外部との接続用の引き出し配線として、上記インダクタンス部から外部に引き出して用いられる。上記インダクタンス素子は、例えば、半導体装置に内蔵、つまり半導体装置における半導体基板に内蔵あるいは外付けして用いられ、例えば、半導体装置における半導体基板に上記半導体基板４を使用することで、上記半導体基板４の主面上に設けられた、ＬＳＩ等の集積回路を構成するトランジスタ（図示せず）等と電気的に接続された電極パッド（図示せず）等と電気的に接続されて用いられる。
【０００８】
しかしながら、上記構造を有する従来のインダクタンス素子は、上記インダクタンス部を構成する導電膜パターン１を流れる電流の電磁誘導作用によって、上記インダクタンス部に電流を流したときに、上記半導体基板４の表面に過電流が発生し、上記半導体基板４が有する抵抗成分により、インダクタンス部を通過する高周波の信号の反射および損失が生じ、この結果、インダクタンス素子全体としての能力が低下することが知られている。
【０００９】
一般的に、インダクタンス素子は、高周波帯での使用が非常に多い。しかしながら、半導体基板４でのこのような信号損失は、特に高周波帯において顕著に見られ、上記インダクタンス部を構成する導電膜パターン１の形状等によって発生する寄生成分によって大きくその特性を劣化させる。
【００１０】
このため、上記従来のインダクタンス素子は、半導体基板４において、螺旋状の導電膜パターン１の下方に相当する領域での信号損失が非常に大きく、高周波帯において良好に使用できるものではなかった。
【００１１】
そこで、その改善策として、特開平６−１８１２８９号公報には、上記半導体基板４上に形成された導電膜パターン１に近接して、接地された金属薄膜を形成することにより、特性インピーダンスを整合し、高周波の信号の反射、損失を低減するインダクタンス素子について開示している。
【００１２】
具体的には、上記特開平６−１８１２８９号公報記載のインダクタンス素子は、接地された金属薄膜上にインダクタンス部を形成することにより、インダクタンス部を流れる電流の電磁誘導作用による半導体基板４への影響を少なくし、上記半導体基板４での信号損失、つまり、特性損失を低減している。
【００１３】
以下に、図１０および図１１を参照して、上記特開平６−１８１２８９号公報に記載の半導体装置におけるインダクタンス素子について説明する。図１０は上記特開平６−１８１２８９号公報に記載の半導体装置におけるインダクタンス素子形成部の概略構成を示す平面図であり、図１１は図１０に示す半導体装置のＥ−Ｅ’線矢視断面図である。なお、図１０では、説明の便宜上、図１１に示す絶縁膜５，６，７の表示を省略すると共に、各構成要素毎に修飾を施している。つまり、図１０において、同じ構成要素には、同じ模様を付している。また、以下の説明では、前記図８および図９に示す構成要素と同一の機能を有する構成要素については、同一の符号を付記し、その説明を省略するものとする。
【００１４】
該半導体装置では、半導体基板４の主面上に、第１の絶縁膜として絶縁膜５を形成し、その上に、周辺部を除いた半導体基板４のほぼ全面を覆うように、接地金属膜（接地電位層）である金属薄膜２を形成し、この金属薄膜２を、第２の絶縁膜となる絶縁膜６で被覆した後、該絶縁膜６上に、インダクタンス部の外部との接続用の引き出し配線となる接続配線３を形成している。そして、この接続配線３を覆うように第３の絶縁膜となる絶縁膜７を形成し、その上に、インダクタンス部を構成する導電膜パターン１を、螺旋状（渦巻き状）に形成した構成を有している。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記特開平６−１８１２８９号公報に記載の半導体装置におけるインダクタンス素子は、半導体基板４の主面上に形成された絶縁膜５上に、接地された金属薄膜２を形成していることから、上記導電膜パターン１あるいは接続配線３と金属薄膜２とが上記半導体基板４の積層方向において互いに重なり合った部分、つまり、上記導電膜パターン１と接地された金属薄膜２との間、並びに、該導電膜パターン１の引き出し配線となる接続配線３と金属薄膜２との間で、寄生容量を形成する。このため、上記インダクタンス素子は、図１０および図１１に示すインダクタンス素子と比較して、半導体基板４の表面から金属薄膜２の下面までの距離に相当する、絶縁膜５の膜厚分、上記導電膜パターン１あるいは接続配線３から接地面（接地電位層）までの厚さが減少することになるので、その分、寄生容量（寄生成分）が増加し、高周波用のインダクタンス素子として使用した場合に、その分、信号レベルの減衰が生じる。
【００１６】
このため、上記特開平６−１８１２８９号公報に記載のインダクタンス素子においては、インダクタンス部を構成する導電膜パターン１と金属薄膜２との間に発生する寄生容量が、インダクタンス素子の特性、ひいては、該インダクタンス素子を内蔵する半導体装置の特性を劣化させる原因となる。
【００１７】
このため、低損失のインダクタンス素子、すなわち、半導体基板４が有する抵抗成分による信号損失を抑制することができる高性能のインダクタンス素子並びにこのようなインダクタンス素子を用いた半導体装置の開発が望まれている。
【００１８】
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、半導体基板での信号損失を抑え、かつ、従来よりも寄生容量が低減されたインダクタンス素子並びに半導体装置を提供することにある。
【００１９】
【課題を解決するための手段】
本発明にかかるインダクタンス素子は、上記の課題を解決するために、半導体基板上に、絶縁膜を介して、所定のインダクタンス値を有するように予め設定された第１の導電膜パターンからなるインダクタンス部が形成されたインダクタンス素子において、上記半導体基板表面における少なくとも上記第１の導電膜パターンの下方に相当する領域に、接地電位を有する、上記半導体基板よりも不純物濃度が高い不純物領域が形成されていることを特徴としている。
【００２０】
上記の構成によれば、上記半導体基板表面における少なくとも上記第１の導電膜パターンの下方に相当する領域に、接地電位を有する、上記半導体基板よりも不純物濃度が高い不純物領域が形成されていることで、上記インダクタンス部を流れる電流の電磁誘導作用に由来する、上記インダクタンス部を通過する高周波の信号の反射および損失を低減し、周波数に対する該インダクタンス素子の性能を示すＱ値の低下を抑止することができる、高性能のインダクタンス素子を提供することができる。
【００２１】
また、上記の構成によれば、前記特開平６−１８１２８９号公報と比較して、インダクタンス部と、接地面、つまり接地電位層として使用する層または領域との間の膜厚（間隔）を厚くすることができ、その結果、寄生容量を低減することができる。このため、上記寄生容量による信号レベルの減衰を低減させることができる。
【００２２】
本発明にかかるインダクタンス素子は、上記の課題を解決するために、上記不純物領域は、該不純物領域上に絶縁膜を介して形成された、接地された第２の導電膜パターンに電気的に接続されており、上記第２の導電膜パターンは、上記第１の導電膜パターンの下方に相当する領域を避けて形成されていることを特徴としている。
【００２３】
上記の構成によれば、上記不純物領域が、該不純物領域上に絶縁膜を介して形成された、接地された第２の導電膜パターンに電気的に接続されていることで、上記不純物領域を接地電位とすることができる。
【００２４】
そして、上記第２の導電膜パターンが、上記第１の導電膜パターンの下方に相当する領域を避けて形成されていることで、上記半導体基板表面の不純物領域を、上記第１の導電膜パターンを通過する高周波の信号の反射および損失を低減させるための接地電位層として使用することができる。この結果、インダクタンス部と、接地電位層として使用する層または領域との間の膜厚（間隔）を厚くすることができ、従来よりも寄生容量を低減することができる。このため、上記寄生容量による信号レベルの減衰を低減させることができる。
【００２５】
また、本発明にかかるインダクタンス素子は、上記の課題を解決するために、上記第１の導電膜パターンは、上記第２の導電膜パターンを覆う絶縁膜上に設けられた第３の導電膜パターンからなる、外部との接続用の引き出し配線と電気的に接続されており、上記第２の導電膜パターンは、さらに、上記第３の導電膜パターンの下方に相当する領域を避けて形成されていることを特徴としている。
【００２６】
上記の構成によれば、上記第２の導電膜パターンが、さらに、上記第３の導電膜パターンの下方に相当する領域を避けて形成されていることで、接続配線３と、接地領域（接地電位層）との間に発生する寄生容量を低減することができるので、上記インダクタンス素子の性能をさらに向上させることができる。
【００２７】
本発明にかかる半導体装置は、上記の課題を解決するために、本発明にかかる上記インダクタンス素子を内蔵していることを特徴としている。
【００２８】
上記の構成によれば、上記インダクタンス素子を内蔵していることで、上記インダクタンス素子におけるインダクタンス部を流れる電流の電磁誘導作用に由来する、上記半導体基板での、上記インダクタンス部を通過する高周波の信号の反射および損失を低減し、周波数に対する該インダクタンス素子の性能を示すＱ値の低下を抑止することができると共に、寄生容量を低減することができ、高性能のインダクタンス特性を有する半導体装置を提供することができる。
【００２９】
また、上記の構成によれば、上記半導体装置は、上記インダクタンス素子が、半導体装置を構成する集積回路を形成した半導体基板、例えば上記半導体基板における集積回路形成部（素子形成部）と、上記不純物領域で分離されているため、他の素子への雑音の影響も防ぐことができる。
【００３０】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図５に基づいて説明すれば、以下の通りである。
【００３１】
図１は、本実施の形態にかかる半導体装置におけるインダクタンス素子形成部の概略構成を示す平面図であり、図２は、図１に示す半導体装置のＡ−Ａ’線矢視断面図である。また、図４および図５は、本実施の形態にかかるインダクタンス素子と半導体装置における回路部との接続例を、図１に示す半導体装置のＢ−Ｂ’線矢視断面にて示す図である。なお、図１では、説明の便宜上、図２に示す絶縁膜５，６，７の表示を省略すると共に、各構成要素毎に修飾を施している。つまり、図１において、同じ構成要素には、同じ模様を付している。また、以下の説明では、従来技術にて示した構成要素と同一の機能を有する構成要素については、同一の符号を付記し、その説明を省略するものとする。
【００３２】
本実施の形態にかかるインダクタンス素子は、例えば、半導体装置に内蔵、つまり半導体装置における半導体基板に内蔵あるいは外付けして用いられる。上記インダクタンス素子は、図２に示すように、半導体基板４上に、絶縁膜（本実施の形態では絶縁膜５，６，７）を介して、導電膜パターン１（第１の導電膜パターン）からなるインダクタンス部が設けられた構成を有している。
【００３３】
上記インダクタンス素子は、半導体基板４と、該半導体基板４表面に形成された不純物領域９と、該半導体基板４上に形成された、絶縁膜５（第１の絶縁膜）、絶縁膜６（第２の絶縁膜）、絶縁膜７（第３の絶縁膜）、導電膜８（第２の導電膜パターン）、接続配線３（第３の導電膜パターン）、および上記導電膜パターン１と、上記導電膜８と不純物領域９とを電気的に接続するコンタクトホール１０（ヴィアホール）と、上記接続配線３と導電膜パターン１とを電気的に接続するヴィアホール１１（図４および図５参照）とを備えている。
【００３４】
上記インダクタンス素子、つまり、上記インダクタンス部を形成した半導体基板４を用いて半導体装置を形成するには、例えば、この半導体基板４自身に、ＬＳＩ等の集積回路を形成するか、これら集積回路が形成されている半導体基板上に、上記インダクタンス部を形成した半導体基板４を取付けるか、あるいは、このインダクタンス部を形成した半導体基板４を含む複数の半導体基板をリードフレームの半導体基板搭載部上に取付け、これら半導体基板を１つのパッケージに収める等の例が挙げられる。
【００３５】
つまり、上記インダクタンス素子は、所定のインダクタンス特性が得られさえすれば、配線化されて、ＬＳＩを構成するトランジスタ等が設けられた半導体基板に内蔵されていてもよいし、例えば部品化され、ＬＳＩを構成するトランジスタ等が設けられた半導体基板に外付けされていてもよい。
【００３６】
しかしながら、上記インダクタンス部を形成した半導体基板４自身に、ＬＳＩ等の集積回路を形成し、配線パターンを利用してインダクタンス素子を構成することによって、部品点数が削減され、生産コストを低減させることができる。
【００３７】
以下、本実施の形態では、主に、上記インダクタンス部を形成した半導体基板４自身に、ＬＳＩ等の集積回路が形成されている場合、すなわち、上記インダクタンス素子が、ＬＳＩ等の集積回路が形成されている、半導体装置における半導体基板に内蔵されている場合を例に挙げて説明する。
【００３８】
上記インダクタンス素子における半導体基板４表面（主面）には、該半導体基板４よりも不純物濃度が高い不純物領域９が、例えば上記半導体基板４の周縁部を除く、インダクタンス部形成部における半導体基板４表面（主面）のほぼ全域、具体的には、図１および図２に示すように、半導体基板４において、上記導電膜パターン１の形成領域の下方に相当する領域の全域に渡って形成されている。
【００３９】
また、上記半導体基板４の表面（主面）上、例えば上記半導体基板４の周縁部における上記半導体基板４の表面（主面）上には、ＬＳＩ等の集積回路を構成する図示しないトランジスタ（例えば図４に示すトランジスタ２０）等が形成されている。
【００４０】
上記半導体基板４主面の周縁部には、例えば、導電膜８の接地や、導電膜パターン１等を半導体基板４に形成された集積回路に電気的に接続するために設けられる、図示しない電極パッド（接続電極、接地端子）が露出して設けられていてもよく、ＬＳＩ等の集積回路を構成するトランジスタは、例えばこの電極パッドに電気的に接続して用いることもできる。
【００４１】
本実施の形態では、半導体基板４として、ｐ型のシリコン半導体基板を使用し、その表面（主面）に、上記半導体基板４と同じ極性を有する、ｐ型の不純物領域９が形成された構成を有している。
【００４２】
本実施の形態において、上記不純物領域９は、接地領域（接地電位層）として用いられ、図２に示すように、上記不純物領域９が形成された半導体基板４の主面上には、上記不純物領域９を覆うように、第１の絶縁膜としての絶縁膜５が形成されている。さらに、該絶縁膜５上には、図１および図２に示すように、第２の導電膜パターンとして、上記不純物領域９を接地電位とするための、接地された導電膜８が、該絶縁膜５における、上記インダクタンス部を構成する導電膜パターン１並びに該インダクタンス部の接続用の引き出し配線となる接続配線３の下方に相当する領域を避けて、例えば該領域以外の領域に形成されている。
【００４３】
つまり、上記導電膜８は、導電膜パターン１と重ならないように配されることで、導電膜パターン１と、該導電膜パターン１と対向する接地面（すなわち、接地領域（接地電位層））との間の間隔を大きくとることができ、導電膜パターン１と、接地領域（接地電位層）、本実施の形態においては不純物領域９との間に発生する寄生容量を低減することができるようになっている。
【００４４】
また、上記導電膜８は、接続配線３と重ならないように配されることで、接続配線３と、該接続配線３と対向する接地面（すなわち、接地領域（接地電位層））との間の間隔を大きくとることができ、接続配線３と、接地領域（接地電位層）、本実施の形態においては不純物領域９との間に発生する寄生容量を低減することができるようになっている。
【００４５】
上記絶縁膜５には、図２に示すように、上記導電膜８形成領域の下方にコンタクトホール１０が設けられ、上記不純物領域９は、このコンタクトホール１０を介して上記導電膜８と電気的に接続されている。
【００４６】
また、上記絶縁膜５上には、上記導電膜８を覆うように、第２の絶縁膜となる絶縁膜６が設けられ、その上に、導電膜パターン１の一方の端子への引き出し配線、つまり、上記インダクタンス部の接続用の引き出し配線となる、導電膜（導電膜パターン）からなる接続配線３が形成され、この接続配線３を覆う、第３の絶縁膜である絶縁膜７上に、インダクタンス部を構成する、帯状の導電膜からなる、上記導電膜パターン１が形成されている。
【００４７】
上記導電膜パターン１は、図１に示すように、螺旋状（渦巻き状）の配線パターンによって構成されている。上記螺旋状の導電膜パターン１は、その螺旋のほぼ中心部において、該導電膜パターン１の上記一方の端子（引き出し用端子）を形成し、該端子、すなわち、その螺旋のほぼ中心部においてヴィアホール１１（例えば図４参照）を介して上記接続配線３の一端と接続されている。また、接続配線３の他端は、半導体基板４の主面の周縁部に露出している図示しない電極パッド、あるいは、回路部におけるトランジスタ（例えば図４に示すトランジスタ２０）等と接続されている。
【００４８】
つまり、上記接続配線３は、上記導電膜パターン１を、半導体基板４主面の周縁部に形成された上記電極パッド、つまり、上記半導体基板４に形成された集積回路等に接続された電極パッド、あるいは、集積回路等の回路部におけるトランジタ等と接続するリード部として用いられ、上記導電膜パターン１は、上記ヴィアホール１１を介して、上記接続配線３により、螺旋の中心部から外部、例えば半導体基板４に形成された集積回路に電気的に接続されている。上記導電膜パターン１は、該導電膜パターン１に電流が流されることにより、インダクタンス素子として作動する。
【００４９】
次に、本実施の形態にかかる上記半導体装置の製造方法、特に、上記半導体装置におけるインダクタンス素子（インダクタンス素子部）の製造方法について主に図１および図２を参照して以下に説明する。
【００５０】
本実施の形態においては、まず、半導体基板４としてのｐ型のシリコン半導体基板に、ｐ型の不純物領域９を、例えば、通常ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）  プロセスで使用される、三フッ化ホウ素（ＢＦ３  ）を用いた、低エネルギーのイオン注入法等の方法により形成し、その上に、例えば二酸化ケイ素（ＳｉＯ２  ）からなる絶縁膜５を、プラズマＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）  等の従来公知の方法により成膜する。
【００５１】
次に、フォトレジストを利用して絶縁膜５の所定の領域にＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等により、不純物領域９を導電膜８に接続するためのコンタクトホール１０…を形成し、メッキ等を施すことにより、上記不純物領域９を部分的に露出する。続いて、フォトレジストを利用して、このコンタクトホール１０…を覆うように、例えばアルミニウム（Ａｌ）からなる導電膜８を、例えば蒸着、スパッタリング、あるいは印刷等の方法により形成する。これにより、上記コンタクトホール１０は、上記導電膜８により接地点（接地端子）となる例えば前記電極パッド等に接続され、不純物領域９の接地用のコンタクトホールとして用いられる。
【００５２】
上記コンタクトホール１０並びに該コンタクトホール１０と接続された導電膜８は、インダクタンス部を構成する導電膜パターン１およびその接続用の引き出し配線となる接続配線３、特に、上記インダクタンス部を構成する導電膜パターン１と重ならないように、例えば、上記絶縁膜５において、上記導電膜パターン１の真下に相当する領域に近接した領域に配される。
【００５３】
具体的には、上記導電膜８並びにコンタクトホール１０は、導電膜パターン１並びに接続配線３の下方領域（つまり、上記導電膜パターン１の真下並びに接続配線３の真下に相当する領域）を避けて、上記半導体基板４の周縁部を除く、上記半導体基板４の表面（主面）のほぼ全域、より具体的には、図１および図２に示すように、半導体基板４における、導電膜パターン１の形成領域の下方領域において、導電膜パターン１の真下並びに接続配線３の真下を除く領域全域に渡って形成される。これにより、上記導電膜８は、例えば、上記導電膜パターン１の真下に相当する領域に近接した領域において、上記導電膜パターン１に沿った形状に形成される。
【００５４】
なお、前記したように上記導電膜パターン１と接地電位層である不純物領域９との間に発生する寄生容量並びに該接続配線３と上記不純物領域９との間に発生する寄生容量を低減するためには、上記導電膜８並びにコンタクトホール１０は、その殆どの領域、好適にはその全ての領域において、上記インダクタンス部を構成する導電膜パターン１並びに上記接続配線３と重ならないように配置されていることが好ましいが、本実施の形態に示すように不純物領域９の接地のための上記導電膜８を、インダクタンス部を形成する領域内部、つまり、上記導電膜パターン１形成領域の中に相当する領域に配置した場合、接地点（接地端子）となる前記電極パッドへの接続を行うため、上記導電膜８が、上記導電膜パターン１あるいは接続配線３と一部重なっている領域があっても構わない。
【００５５】
その後、上記絶縁膜５上に、上記導電膜８を被覆するように、再度、例えばＳｉＯ２  を、プラズマＣＶＤ等の従来公知の方法により成膜することで絶縁膜６を形成し、この上に、フォトレジストを利用して、例えばＡｌからなる接続配線３を、蒸着、スパッタリング、あるいは印刷等の方法により形成する。さらに、上記絶縁膜６上に、上記接続配線３を被覆するように、前記絶縁膜５，６と同様にして絶縁膜７を形成し、この絶縁膜７の所定の領域に、ＲＩＥやメッキ等により、上記接続配線３と導電膜パターン１とを結合するためのヴィアホール１１を形成し、接続配線３を部分的に露出させる。
【００５６】
次いで、上記絶縁膜７の上に、フォトレジストを利用して、例えば、Ａｌにより、所望のインダクタンス値を有するように予め定められた配線パターンにて、蒸着やスパッタリング、あるいは印刷等の方法により導電膜パターン１からなるインダクタンス部を形成する。本実施の形態では、上記導電膜パターン１を、螺旋形の帯状（螺旋状）の導電膜（配線）にて形成している。上記導電膜パターン１の一端は、該導電膜パターン１のほぼ中心に形成され、ヴィアホール１１を介して接続配線３の一端に電気的に接続されている。一方、導電膜パターン１の他端は、例えば、半導体基板４の周辺部に露出している図示しない電極パッド等と接続されている。その後、必要に応じて、上記導電膜パターン１を含む半導体基板４表面を、例えば、ポリイミドのようなパッシベーション膜（図示せず）で保護する。
【００５７】
以上のようにして形成されるインダクタンス素子、並びに、該インダクタンス素子をインダクタンス素子部として内蔵する半導体装置は、３層配線以上の通常のＣＭＯＳプロセスを使用すれば十分作製することができる。例えば、上記した各導電膜パターン（すなわち、導電膜パターン１、接続配線３、および導電膜８）を構成する導電膜には、０．５μｍ〜０．７μｍ程度のＡｌを使用し、絶縁膜５，６，７には、１μｍ程度のＳｉＯ２  膜が適当である。但し、これらの材料は特に限定されることはなく、上記導電膜パターンを構成する導電膜には金（Ａｕ）や銅（Ｃｕ）、絶縁膜５，６，７にはポリイミドやエポキシ樹脂等を使用することもできる。また、コンタクトホール１０やヴィアホール１１等の各ヴィアホールには、例えば、上記した各導電膜パターンの形成に用いられる導電材料と同じ導電材料が用いられる。
【００５８】
以上のように、本実施の形態によれば、上記半導体装置においてインダクタンス素子の形成に必要とされる最小導電膜数は、前記特開平６−１８１２８９号公報に記載の半導体装置（図１０および図１１参照）と同様に３層であるが、前記特開平６−１８１２８９号公報のように第１の絶縁膜である絶縁膜５上に形成された金属薄膜２を接地導体（接地電位層）として使用するよりも、半導体基板４表面に不純物領域９を形成し、該不純物領域９を接地領域（接地電位層）として使用した方が、インダクタンス部と、接地面、つまり接地電位層として使用する層または領域との間の膜厚（間隔）を厚くすることができ、その結果、寄生容量を低減することができる。
【００５９】
図３に、本実施の形態にかかるインダクタンス素子と、上記半導体基板４に、接地電位を有する上記不純物領域９が形成されていない、従来のインダクタンス素子の特性シュミレーション結果を示す。図３は、それぞれのインダクタンス素子における、周波数に対するインダクタンス素子の性能を示すＱ値の周波数依存性を示す特性図である。図３より、本実施の形態によれば、Ｑ値の周波数依存性は、従来と比較し、明らかに改善されていることが判る。
【００６０】
以上のように、本実施の形態にかかるインダクタンス素子は、半導体基板４表面（主面）において、該半導体基板４上に絶縁膜５，６，７を介して形成された導電膜パターン１の真下に相当する領域に、接地された不純物領域９（接地電位層）を形成した構成を有している。このため、上記インダクタンス部を流れる電流の電磁誘導作用に由来する、上記インダクタンス部を通過する高周波の信号の反射および損失を低減し、周波数に対する該インダクタンス素子の性能を示すＱ値の低下を抑止することができ、得られるインダクタンス素子の性能を向上させることができると共に、従来よりも寄生容量を低減することができる。
【００６１】
上記不純物領域９の接地は、上記半導体基板４上に、第１の絶縁膜である絶縁膜５を介して形成された、接地された導電膜８と、該導電膜８と上記不純物領域９とを接続するコンタクトホール１０とによって行なうことができる。
【００６２】
このとき、上記不純物領域９を接地するための導電膜８並びにコンタクトホール１０、つまり、上記不純物領域９を接地電位にするための配線に利用する上記導電膜８とコンタクトホール１０とを、上記導電膜パターン１と重ならないように、該導電膜パターン１を避けて該導電膜パターン１の下以外の部分に配置することで、上記半導体基板４表面の不純物領域９を、上記導電膜パターン１を通過する高周波の信号の反射および損失を低減させるための接地電位層として使用することができる。
【００６３】
次に、図４に、上記インダクタンス素子を内蔵する半導体装置の例として、上記インダクタンス部を形成した半導体基板４自身に、ＬＳＩ等の集積回路が形成されている例、すなわち、上記インダクタンス素子が、ＬＳＩ等の集積回路が形成されている、半導体装置における半導体基板としての半導体基板４に内蔵されている例として、上記インダクタンス素子が、同半導体装置内にあるトランジスタ２０のゲート電極２２に接続されている例を示す。
【００６４】
図４は、図１のＢ−Ｂ’線矢視断面にて、上記インダクタンス素子を、同半導体装置内にあるトランジスタ２０のゲート電極２２に接続した半導体装置の構成を示す断面図である。
【００６５】
一般的に、インダクタンス素子はアナログ回路に多く用いられるが、図４に示すようなゲート電極２２に接続されたインダクタンス素子は、低雑音増幅器等でマッチング回路としてインダクタンス素子を使用した場合に用いられる接続方法である。
【００６６】
図４に示す半導体装置は、半導体基板４表面（主面）に、インダクタンス素子を構成する該半導体基板４よりも不純物濃度が高い不純物領域９が設けられていると共に、例えば、半導体装置の回路部を構成するトランジスタ２０のソースまたはドレイン領域としてそれぞれ用いられる不純物領域２１ａ・２１ｂが設けられている。上記インダクタンス素子における不純物領域９は、上記半導体装置において、上記不純物領域２１ａ・２１ｂを形成する工程、すなわち、トランジスタ２０のソースまたはドレイン領域における不純物注入工程と例えば同時に形成することができる。
【００６７】
上記半導体装置において、上記トランジスタ２０とインダクタンス素子との接続は、絶縁膜５に設けられたヴィアホール２３を介して上記トランジスタ２０のゲート電極２２と電気的に接続された導電膜２４に、インダクタンス部の接続用の引き出し配線となる接続配線３における前記他端（すなわち、導電膜パターン１と接続されていない側の端部）を、絶縁膜６に設けられたヴィアホール２５を介して電気的に接続することにより行なわれる。
【００６８】
上記インダクタンス素子において不純物領域９を導電膜８に接続するためのコンタクトホール１０、導電膜８は、例えば、上記ヴィアホール２３、導電膜２４の形成工程とそれぞれ同時に行なうことができる。
【００６９】
次に、図５に、上記インダクタンス素子を、半導体装置における半導体基板４に外付けした半導体装置の例を示す。図５は、図１のＢ−Ｂ’線矢視断面にて、上記インダクタンス素子を外部の回路と接続した半導体装置の構成を示す断面図である。
【００７０】
図５においては、図４に示すインダクタンス素子の内蔵例と同様のインダクタンス素子を単独で形成した半導体基板４を、導電膜パターン１により直接、他の回路を形成した回路チップブロック３１と接続している。該回路チップブロック３１としては、例えばアンプ類等が挙げられるが、これに限定されるものではない。
【００７１】
このように、本実施の形態にかかる半導体装置は、上記インダクタンス素子を、該半導体装置を構成する半導体基板４並びにその他の配線等により、他の構成部材、例えば集積回路等の回路部におけるトランジスタ２０等の形成と同時に半導体装置内部に直接形成してもよいし、上記インダクタンス素子を、他の回路基板と別個の部品として備えていてもよい。
【００７２】
本実施の形態では、前記したように、インダクタンス素子の形成に、ＣＭＯＳプロセスを使用していることから、上記半導体装置としては、上記インダクタンス部を形成した半導体基板４自身に、ＬＳＩ等の集積回路を形成することで、上記インダクタンス素子が半導体装置に内蔵されている構成とすることが好ましく、上記インダクタンス素子は、このような半導体装置に特に好適に用いられる。
【００７３】
本実施の形態にかかる半導体装置としては、例えばＲＦ（ｒａｄｉｏ  ｆｒｅｑｕｅｎｃｙ）  トランジスタ、ローノイズアンプ等が挙げられ、上記インダクタンス素子は、例えば、これらの回路の一部に使用される。
【００７４】
なお、本実施の形態では、上記インダクタンス部を構成する導電膜パターン１の形状が、螺旋状である場合を例に挙げて説明したが、本実施の形態はこれに限定されるものではなく、蛇行状、矩形状等、種々の形状とすることができる。
【００７５】
なお、上記インダクタンス部を上述したように螺旋状の導電膜パターン１（配線パターン）により形成することによって、小さな設置面積で大きなインダクタンス特性を得ることができる。上記導電膜パターン１は、上記した蒸着やスパッタリング、印刷等の方法の他、細線（ワイヤ）の使用等により形成することもできる。上記導電膜パターン１の形状や巻き数、膜厚、パターン幅（導電膜の幅）は、所望のインダクタンス値が得られるように適宜設定される。
【００７６】
また、本実施の形態では、上記半導体基板４にｐ型のシリコン半導体基板を使用し、その表面（主面）に、ｐ型の不純物領域９が形成された構成としたが、上記インダクタンス素子としては、ｎ型のシリコン半導体基板を使用し、その表面（主面）に、ｎ型の不純物領域９が形成された構成としても構わない。なお、上記不純物領域９は、グランドに接続（接地）される低抵抗の接地電位層であり、上記したように半導体基板４と同極性であってもよく、逆極性であっても構わない。
【００７７】
〔実施の形態２〕
本発明の他の実施の形態について、図６および図７に基づいて説明すれば、以下の通りである。なお、本実施の形態において、実施の形態１における構成要素と同一の機能を有する構成要素については、同一の符号を付記し、その説明を省略する。本実施の形態では、前記実施の形態１との相違点について説明するものとする。
【００７８】
図６は、本実施の形態にかかる半導体装置におけるインダクタンス素子形成部の概略構成を示す平面図であり、図７は、図６に示す半導体装置のＣ−Ｃ’線矢視断面図である。なお、図６では、説明の便宜上、図７に示す絶縁膜５，６，７の表示を省略すると共に、各構成要素毎に修飾を施している。つまり、図６において、同じ構成要素には、同じ模様を付している。
【００７９】
前記したように、実施の形態１にかかる半導体装置では、図１および図２に示すように、半導体基板４において、不純物領域９が、インダクタンス部の形成領域の下方に相当する領域の全域に渡って形成されると共に、該不純物領域９を接地電位とする導電膜８が、上記インダクタンス部を構成する導電膜パターン１（配線）の真下に相当する領域に近接した領域において、該導電膜パターン１（配線）に沿って形成された構成とした。
【００８０】
これに対し、本実施の形態にかかる半導体装置では、図６および図７に示すように、上記導電膜８を、上記導電膜パターン１および接続配線３と重ならないように、上記螺旋状の導電膜パターン１形成領域の外側（外郭部）、つまり、上記螺旋状のインダクタンス部を構成する導電膜パターン１（配線）の最も外側に位置する導電膜（導電膜パターン）の外側において、該導電膜（導電膜パターン）の真下に相当する領域に近接した領域にのみ設けると共に、不純物領域９を、インダクタンス素子を構成する導電膜パターン１の下方（真下）に相当する領域と、該インダクタンス素子の接続用の引き出し配線となる接続配線３の下方（真下）に相当する領域と、上記導電膜８と不純物領域９とを結合するコンタクトホール１０を形成する領域とにのみ設けた構成としている。
【００８１】
本実施の形態によれば、上記導電膜８を、導電膜パターン１並びに接続配線３と全く重ならないように配することができ、導電膜パターン１並びに接続配線３と、接地領域（接地電位層）との間に発生する寄生容量をさらに低減することができる。
【００８２】
なお、図６および図７に示す半導体装置では、上記導電膜８を、図６および図７に示すように、２箇所、具体的には、上記螺旋状の導電膜パターン１のうち、上記導電膜パターン１の各端子の引き出し方向と平行に配された、最も外側に位置する導電膜パターン（配線）の外側に２箇所設けた構成としたが、本実施の形態はこれに限定されるものではなく、不純物領域９を接地するための上記導電膜８は、インダクタンス部を構成する上記導電膜パターン１の周辺に一箇所のみ設ける構造としてもよく、上記不純物領域９を、接地領域（接地電位層）として用いることができるように形成されていれば特に限定されるものではない。
【００８３】
本実施の形態にかかるインダクタンス素子もまた、前記実施の形態１において、図４および図５に示したように、半導体装置を構成する半導体基板４並びにその他の配線等により、他の構成部材、例えば集積回路等の回路部におけるトランジスタ２０等の形成と同時に半導体装置内部に直接形成してもよいし、上記インダクタンス素子を、他の回路基板と別個の部品として備えていてもよい。
【００８４】
以上のように、本発明にかかるインダクタンス素子は、半導体基板上に、絶縁膜を介して、所定のインダクタンス値を有するように予め設定された第１の導電膜パターンからなるインダクタンス部が形成されたインダクタンス素子において、上記半導体基板表面における少なくとも上記第１の導電膜パターンの下方に相当する領域に、接地電位を有する、上記半導体基板よりも不純物濃度が高い不純物領域が形成されている構成である。
【００８５】
上記不純物領域は、該不純物領域上に絶縁膜を介して形成された、接地された第２の導電膜パターンに電気的に接続されており、上記第２の導電膜パターンは、上記第１の導電膜パターンの下方に相当する領域を避けて形成されていることが好ましい。
【００８６】
また、上記第１の導電膜パターンは、上記第２の導電膜パターンを覆う絶縁膜上に設けられた第３の導電膜パターンからなる接続用の引き出し配線と電気的に接続されており、上記第２の導電膜パターンは、さらに、上記第３の導電膜パターンの下方に相当する領域を避けるように形成されていることが好ましい。
【００８７】
本発明にかかるインダクタンス素子は、例えば、上記不純物領域の上部に、第１の絶縁膜を介して第２の導電膜パターンが設けられ、該第２の導電膜パターンの上部に、第２の絶縁膜を介して、上記第１の導電膜パターンからなるインダクタンス部の接続用の引き出し配線となる第３の導電膜パターンが設けられ、上記第３の導電膜パターンの上部に、第３の絶縁膜を介して、上記第１の導電膜パターンからなるインダクタンス部が設けられた構成を有している。
【００８８】
上記第３の導体膜パターンは、上記第１の導電膜パターンを、例えば外部回路と電気的に接続する。なお、上記第３の導体膜パターンは、さらにボンディングワイヤに接続され、該ボンディングワイヤにより外部回路と接続されていてもよい。
【００８９】
なお、本実施の形態では、上記第１の導電膜パターンを、螺旋状に形成した構成としたが、上記第１の導電膜パターンの形状としては、例えば蛇行状であってもよい。
【００９０】
上記第１の導電膜パターンは、例えば、上記第３の導電膜パターンからなる接続用の引き出し配線と、該接続用の引き出し配線を覆う絶縁膜に設けられたヴィアホールを介して接続されている。また、上記第２の導電膜パターンは、例えば、上記不純物領域と、該不純物領域を覆う絶縁膜に設けられたヴィアホールを介して接続されている。
【００９１】
上記第２の導電膜パターンは、例えば、少なくとも上記第１の導電膜パターンと重ならないように、上記第１の導電膜パターン近傍に、上記第１の導電膜パターンに沿って設けられている構成とすることができる。
【００９２】
上記第３の接続配線は、上記第１の導電膜パターン外方に引き出されており、上記第２の導電膜パターンは、上記第１の導電膜パターンの外側に、上記第３の導電パターンの下方に相当する領域を避けて延設されている構成としてもよい。具体的には、上記第２の導電膜パターンは、例えば上記第１の導電膜パターンが螺旋状の導電膜パターンからなる場合、該第１の導電膜パターンの外周側（外郭）に、上記第３の導電パターンの下方に相当する領域を避けて、例えば、上記第３の導電パターンの引き出し方向と異なる方向に延設された構成としてもよい。
【００９３】
また、上記不純物領域は、上記第１の導電膜パターンの下方（真下）に相当する領域と、該インダクタンス素子の接続用の引き出し配線となる第３の導電膜パターンの下方（真下）に相当する領域と、上記第２の導電膜パターンと不純物領域とを結合するコンタクトホール（ヴィアホール）を形成する領域とにのみ設けた構成とすることができる。この場合、例えば、上記不純物領域は、上記第１の導電膜パターン並びに第３の導電膜パターンの下方（真下）に、上記第１の導電膜パターン並びに第３の導電膜パターンに沿って形成すればよい。
【００９４】
上記インダクタンス素子は、例えば半導体装置に内蔵して用いられる。上記インダクタンス素子を内蔵する半導体装置は、該インダクタンス素子を構成する半導体基板自身に、ＬＳＩ等の集積回路を形成するか、これら集積回路が形成されている半導体基板上に、上記インダクタンス部を形成した半導体基板（インダクタンス素子）を取付けるか、あるいは、このインダクタンス部を形成した半導体基板を含む複数の半導体基板をリードフレームの半導体基板搭載部上に取付け、これら半導体基板を１つのパッケージに収めた構成とすることができる。つまり、上記半導体装置は、上記インダクタンス素子を、該半導体装置を構成する半導体基板並びにその他の配線等により、他の構成部材と同時に半導体装置内部に直接形成してもよいし、上記インダクタンス素子を、他の回路基板と別個の部品として備えていてもよく、上記インダクタンス部が設けられた半導体基板に集積回路を形成せず、内部に集積回路が形成されている少なくとも１つの半導体基板を別に用意し、この半導体基板を、上記インダクタンス素子、つまり、上記インダクタンス部が形成された半導体基板とともに１つのパッケージに封止してマルチチップ型の半導体装置としてもよい。
【００９５】
すなわち、本発明によれば、例えば、上記インダクタンス部が形成された半導体基板（インダクタンス素子）を、集積回路が形成された素子領域を有する半導体基板、例えば、シリコン半導体基板に接合し、パッケージングして１チップの半導体装置として移動型通信装置等の小型機器に組込むこともできる。また、上記インダクタンス部が形成され、集積回路が形成されていない半導体基板上に、容量や抵抗等の受動素子を組込み、この受動素子を組込んだ半導体基板と集積回路を形成した半導体基板とを組合わせて半導体装置を構成してもよい。
【００９６】
上記インダクタンス部が形成された半導体基板と集積回路を形成した半導体基板とを組合わせるに際しては、集積回路を形成した半導体基板に、上記インダクタンス素子を構成する半導体基板を、接着剤等を用いて直接貼付けてもよいし、集積回路を形成した半導体基板と上記インダクタンス素子を構成する半導体基板とをワイヤボンディング等の配線で接続してもよい。この配線には、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープやリードフレーム等を用いることができ、これら配線を利用して両基板を電気的に接続することができる。
【００９７】
本発明によれば、上記半導体装置は、上記インダクタンス素子が、集積回路を形成した半導体基板、例えば上記半導体基板における集積回路形成部（素子形成部）と、接地領域、すなわち、上記不純物領域で分離されているため、他の素子への雑音の影響も防ぐことができる。
【００９８】
本発明にかかる上記インダクタンス素子並びに該インダクタンス素子を備えた上記半導体装置は、例えば、携帯電話等の携帯通信機器等、インダクタンス素子を必要とする製品全般に広く適用することが可能である。
【００９９】
【発明の効果】
本発明にかかるインダクタンス素子は、以上のように、半導体基板上に、絶縁膜を介して、所定のインダクタンス値を有するように予め設定された第１の導電膜パターンからなるインダクタンス部が形成されたインダクタンス素子において、上記半導体基板表面における少なくとも上記第１の導電膜パターンの下方に相当する領域に、接地電位を有する、上記半導体基板よりも不純物濃度が高い不純物領域が形成されている構成である。
【０１００】
それゆえ、上記インダクタンス部を流れる電流の電磁誘導作用に由来する、上記インダクタンス部を通過する高周波の信号の反射および損失を低減し、周波数に対する該インダクタンス素子の性能を示すＱ値の低下を抑止することができ、得られるインダクタンス素子の性能を向上させることができると共に、従来よりも寄生容量を低減することができ、この寄生容量による信号レベルの減衰を低減させることができるという効果を奏する。
【０１０１】
本発明にかかるインダクタンス素子は、以上のように、上記不純物領域は、該不純物領域上に絶縁膜を介して形成された、接地された第２の導電膜パターンに電気的に接続されており、上記第２の導電膜パターンは、上記第１の導電膜パターンの下方に相当する領域を避けて形成されている構成である。
【０１０２】
それゆえ、上記不純物領域を、上記第１の導電膜パターンを通過する高周波の信号の反射および損失を低減させるための接地電位層として使用することができ、インダクタンス部と、接地電位層として使用する層または領域との間の膜厚（間隔）を厚くすることができ、その結果、寄生容量を低減することができるという効果を奏する。
【０１０３】
また、本発明にかかるインダクタンス素子は、以上のように、上記第１の導電膜パターンは、上記第２の導電膜パターンを覆う絶縁膜上に設けられた第３の導電膜パターンからなる、外部との接続用の引き出し配線と電気的に接続されており、上記第２の導電膜パターンは、さらに、上記第３の導電膜パターンの下方に相当する領域を避けて形成されている構成である。
【０１０４】
それゆえ、接続配線３と、接地領域（接地電位層）との間に発生する寄生容量を低減することができるので、上記インダクタンス素子の性能をさらに向上させることができるという効果を奏する。
【０１０５】
本発明にかかる半導体装置は、以上のように、本発明にかかる上記インダクタンス素子を内蔵している構成である。
【０１０６】
それゆえ、上記インダクタンス素子におけるインダクタンス部を流れる電流の電磁誘導作用に由来する、上記半導体基板における、上記インダクタンス部を通過する高周波の信号の反射および損失を低減し、周波数に対する該インダクタンス素子の性能を示すＱ値の低下を抑止することができると共に、従来よりも寄生容量を低減することができ、高性能のインダクタンス素子を備えた半導体装置を提供することができるという効果を奏する。
【０１０７】
また、上記の構成によれば、上記半導体装置は、上記インダクタンス素子が、半導体装置を構成する集積回路を形成した半導体基板、例えば上記半導体基板における集積回路形成部（素子形成部）と、接地領域、すなわち、上記不純物領域で分離されているため、他の素子への雑音の影響も防ぐことができるという効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態にかかる半導体装置におけるインダクタンス素子形成部の概略構成を示す平面図である。
【図２】図１に示す半導体装置のＡ−Ａ’線矢視断面図である。
【図３】上記半導体装置におけるインダクタンス素子のＱ値の周波数依存性を示す特性図である。
【図４】図１のＢ−Ｂ’線矢視断面にて、上記インダクタンス素子を、同半導体装置内にあるトランジスタのゲート電極に接続した半導体装置の構成を示す断面図である。
【図５】図１のＢ−Ｂ’線矢視断面にて、上記インダクタンス素子を外部の回路と接続した半導体装置の構成を示す断面図である。
【図６】本発明の他の実施の形態にかかる半導体装置におけるインダクタンス素子形成部の概略構成を示す平面図である。
【図７】図６に示す半導体装置のＣ−Ｃ’線矢視断面図である。
【図８】従来の半導体装置におけるインダクタンス素子形成部の概略構成を示す平面図である。
【図９】図８に示す半導体装置におけるインダクタンス素子形成部のＤ−Ｄ’線矢視断面図である。
【図１０】従来の他の半導体装置におけるインダクタンス素子形成部の概略構成を示す平面図である。
【図１１】図１０に示す半導体装置におけるインダクタンス素子形成部のＥ−Ｅ’線矢視断面図である。
【符号の説明】
１      導電膜パターン（第１の導電膜パターン、インダクタンス部）
３      接続配線（引き出し配線）
４      半導体基板
５      絶縁膜（第１の絶縁膜）
６      絶縁膜（第２の絶縁膜）
７      絶縁膜（第３の絶縁膜）
８      導電膜（第２の導電膜パターン）
９      不純物領域
１０    コンタクトホール
１１    ヴィアホール
２０    トランジスタ
２１ａ  不純物領域
２１ｂ  不純物領域
２２    ゲート電極
２３    ヴィアホール
２５    ヴィアホール
３１    回路チップブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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