(57)【特許請求の範囲】
【請求項１】
送信装置から受信装置へ信号ラインを介してシリアル信号を送信するためのシリアルデータ通信方式において、
前記送信装置側に設けられ、前記信号ラインに対し少なくとも３段階のレベルに設定された第１の電圧信号、第２の電圧信号及び第３の電圧信号を選択的に出力可能な出力インタフェース回路と、
前記受信装置側に設けられ、前記信号ラインを通じて前記第１の電圧信号が入力された状態と前記第２の電圧信号が入力された状態とで異なる論理レベルとなる二値信号を発生する第１信号弁別手段と、
前記受信装置側に設けられ、前記信号ラインを通じて前記第１の電圧信号が入力された状態と前記第３の電圧信号が入力された状態とで異なる論理レベルとなる二値信号を発生する第２信号弁別手段と、
電源端子の出力電圧を分圧するための第１の抵抗及び第２の抵抗を有し、その分圧電圧を前記信号ラインに印加可能に設けられた分圧回路とを備え、
前記出力インタフェース回路は、オン状態で第３の抵抗を前記分圧回路内の第１の抵抗と並列に接続することにより前記信号ラインに前記第１の電圧信号を印加する第１のスイッチング素子と、オン状態で前記分圧回路内の第２の抵抗の両端を短絡することにより前記信号ラインに前記第３の電圧信号を印加する第２のスイッチング素子とを備え、それら第１及び第２のスイッチング素子が双方ともオフした状態で前記分圧回路による分圧電圧を前記第２の電圧信号として前記信号ラインに印加するように構成されていることを特徴とするシリアルデータ通信方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、時分割したシリアル信号によってデータの送信を行うようにしたシリアルデータ通信方式に関する。
【０００２】
【発明が解決しようとする課題】
シリアルデータ通信において、例えばデータ値を信号のパルス長に変換して送信するパルス長可変方式（ＰＷＭ方式）を採用した場合、１回の送信により伝送可能なデータの種類は、その送信データの１フレーム長と、受信側のサンプリングレートによる制約を受けることになり、また、例えば８ビットデータの調歩同期式通信を行う場合には、１回の送信により伝送可能なデータは２５６種類に限定されることになる。
【０００３】
この場合、パルス長可変方式において、１回の送信により伝送可能なデータ種類を増やすためには、１フレーム長を長くすることが考えられるが、これでは通信遅れが大きくなるという新たな問題が発生することになる。また、受信側のサンプリングレートを早くすることにより、データの種類を増やすことも考えられる。しかしながら、受信側には、その受信動作制御用のプログラム中に基本的な割り込み処理ルーチンが存在するのが通常であるため、上記のようなサンプリングレートの短縮には自ずと制約が多くなるものであり、実用的でないという問題点がある。
【０００４】
８ビットデータの調歩同期式通信において、１回の送信により伝送可能なデータ種類を増やす場合には、データのビット数を増やせば良いが、これでは受信側のデータ処理の手順が面倒になることが避けられず、実用的ではない。
【０００５】
本発明は上記のような事情に鑑みてなされたものであり、その目的は、１回の送信により伝送可能なデータ種類を、送信データのフレーム長に影響を与えたり、或いは受信側でのサンプリングレートの変更やデータ処理のための手順の煩雑化を招くことなく増加させ得るようになるシリアルデータ通信方式を提供することにある。
【０００６】
【課題を解決するための手段】
請求項１記載の発明では、送信装置側から信号ラインに対して、少なくとも３段階のレベルに設定された第１の電圧信号、第２の電圧信号及び第３の電圧信号を、出力インタフェース回路を通じて選択的に出力できる。このように信号ラインに電圧信号が出力された場合、受信装置側の入力インタフェース回路は、当該電圧信号のレベルを弁別して二値信号に変換するようになる。具体的には、信号ラインに対して、第１の電圧信号が出力された状態と第２の電圧信号が出力された状態とが反復された場合には、第１信号弁別手段からその反復モードに応じた二値信号が出力され、信号ラインに対して、第１の電圧信号が出力された状態と第３の電圧信号が出力された状態とが反復された場合には、第２信号弁別手段からその反復モードに応じた二値信号が出力されることになる。
【０００７】
つまり、送信装置側から信号ラインに対して、第１の電圧信号及び第２の電圧信号を交互に送信した状態と、第１の電圧信号及び第３の電圧信号を交互に送信した状態との相違を、受信装置側で認識できるものであり、結果的に、１回の送信により伝送可能なデータの種類が増えることになる。この場合、送信するデータの１フレーム長やビット数を増やしたり、受信側のサンプリングレートを高めたりする必要がなくなるから、従来構成のような問題点を招く虞がなくなるものである。
【０００８】
この場合、出力インタフェース回路内には、第１のスイッチング素子及び第２のスイッチング素子が設けられており、それらスイッチング素子が双方ともオフした状態では、電源端子の出力電圧を分圧するための第１の抵抗及び第２の抵抗を有した分圧回路の分圧電圧を、常時において信号ラインに対し第２の電圧として印加しておくことができる。
【０００９】
さらに、このように信号ラインに対し第２の電圧が印加された状態から、出力インタフェース回路内の第１のスイッチング素子がオンされた状態では、第３の抵抗が前記分圧回路内の第１の抵抗と並列に接続されて、信号ラインに対し前記第２の電圧信号とレベルが異なる第１の電圧信号が印加されるようになる。また、出力インタフェース回路内の第２のスイッチング素子がオンされた状態では、分圧回路内の第２の抵抗の両端が短絡されて、信号ラインに対し前記第１の電圧信号及び第２の電圧信号とレベルが異なる第３の電圧信号が印加されるようになる。
【００１０】
従って、送信装置側において、上述のようなデータ送信に必要な制御、つまり、第１のスイッチング素子及び第２のスイッチング素子を選択的にオンオフさせることにより、信号ラインに対して、第１の電圧信号及び第２の電圧信号を交互に送信した状態と、第１の電圧信号及び第３の電圧信号を交互に送信した状態とに切り換えるという制御を容易に行い得るようになる。
【００１１】
【発明の実施の形態】
以下、本発明の一実施例について図面を参照しながら説明する。
図１には本発明によるシリアルデータ通信方式を採用したデータ伝送システムの電気的な構成例が示されている。この図１に示すシステムでは、送信装置を構成するＥＣＵ１００から受信装置を構成するＥＣＵ２００へ信号ライン３を通じてデジタルデータを送信する構成となっている。
【００１２】
送信側のＥＣＵ１００には、図示しない操作部から入力される操作信号の処理や信号ライン３を通じた送信制御などを行うためのＭＰＵ１０１が設けられる。また、受信側のＥＣＵ２００には、信号ライン３を通じた受信制御や図示しない負荷の制御などを行うためのＭＰＵ２０１が設けられている。この場合、上記ＭＰＵ１０１及び２０１は、基準電位レベルを得るためのグランド電位ライン４を介して互いに接続されている。
【００１３】
送信側のＥＣＵ１００には、信号ライン３にデジタルデータを送り出すための出力インタフェース回路１０２が設けられている。この出力インタフェース回路１０２は、ｐｎｐ形のトランジスタ１０３（本発明でいう第１のスイッチング素子に相当）及びｎｐｎ形のトランジスタ１０４（本発明でいう第２のスイッチング素子に相当）を備えており、トランジスタ１０３のベースは、ＭＰＵ１０１の出力ポートＱ１に抵抗１０５を介して接続され、トランジスタ１０４のベースは、ＭＰＵ１０１の出力ポートＱ２に抵抗１０６を介して接続されている。尚、上記トランジスタ１０３及び１０４のベース・エミッタ間には、ベースバイアス抵抗１０７及び１０８がそれぞれ接続される。
【００１４】
また、上記出力インタフェース回路１０２にあっては、電源端子＋Ｖccと前記グランド電位ライン４との間に、前記トランジスタ１０３のエミッタ・コレクタ間、分圧用抵抗１０９（本発明でいう第３の抵抗に相当）及び１１０（本発明でいう第２の抵抗に相当）が直列に接続されると共に、それら分圧用抵抗１０９及び１１０の共通接続点が信号ライン３に接続される。さらに、グランド電位ライン４側の分圧用抵抗１１０と並列に、前記トランジスタ１０４のコレクタ・エミッタ間が接続される。
【００１５】
一方、受信側のＥＣＵ２００には、信号ライン３に送り出されたデジタルデータを受信するための入力インタフェース回路２０２が設けられている。この入力インタフェース回路２０２は、それぞれ帰還抵抗２０３ａ及び２０４ａにより適度なヒステリシスが付与されたコンパレータ２０３及び２０４（それぞれ本発明でいう第１信号弁別手段及び第２信号弁別手段に相当）を備えており、これらコンパレータ２０３及び２０４の出力端子は、ＭＰＵ２０１の入力ポートＰ１及びＰ２にそれぞれ接続されている。
【００１６】
また、上記入力インタフェース回路２０２には、コンパレータ２０３及び２０４の各非反転入力端子（＋）に対して互いに異なるレベルの基準電圧を与えるための基準電圧発生回路２０５が設けられている。この基準電圧発生回路２０５は、電源端子＋Ｖccとグランド電源ラインとの間に抵抗２０５ａ、２０５ｂ及び２０５ｃを直列に接続した構成となっている。本実施例では、コンパレータ２０３の非反転入力端子（＋）に対して例えば３．７５Ｖの基準電圧Ｖref1が与えられ、コンパレータ２０４の非反転入力端子（＋）に対して例えば１．２５Ｖの基準電圧Ｖref2が与えられるように設定している。
【００１７】
さらに、入力インタフェース回路２０２にあっては、電源端子＋Ｖccと信号ライン３との間にプルアップ抵抗２０６（本発明でいう第１の抵抗に相当）が接続されると共に、その信号ライン３が入力抵抗２０７を介してコンパレータ２０３及び２０４の各反転入力端子（−）に接続されている。尚、上記プルアップ抵抗２０６及び前記分圧用抵抗１１０によって本発明でいう分圧回路５００が構成されるものである。
【００１８】
上記のような構成の出力インタフェース回路１０２が設けられ、且つ入力インタフェース回路２０２側に、出力インタフェース回路１０２内の分圧用抵抗１１０とで分圧回路５００を構成するプルアップ抵抗２０６が設けられた結果、出力インタフェース回路１０２から信号ライン３に対して、内部のトランジスタ１０３及び１０４のオンオフ状態に応じて以下▲１▼〜▲３▼に示すような３段階の電圧信号を選択的に出力できるものである。但し、トランジスタ１０３及び１０４のコレクタ・エミッタ間飽和電圧は無視する。
【００１９】
▲１▼…トランジスタ１０４がオンされた状態では、当該トランジスタ１０４が、分圧回路５００内の分圧用抵抗１１０の両端を短絡するため、信号ライン３にグランド電位レベルの第３の電圧信号δv3が出力される（トランジスタ１０３のオンオフ状態とは無関係）。
【００２０】
▲２▼…トランジスタ１０４がオフされ、且つトランジスタ１０３がオンされた状態では、当該トランジスタ１０３が、分圧用抵抗１０９を分圧回路５００内の分圧用抵抗２０６と並列に接続するため、信号ライン３に対し、抵抗１０９及び２０６の並列回路と抵抗１１０とにより分圧された比較高いレベルの第１の電圧信号δv1が出力される。本実施例では、この第１の電圧信号δv1のレベルが５Ｖとなるように設定している。
【００２１】
▲３▼…トランジスタ１０３及び１０４が双方ともオフされた状態では、信号ライン３に対し、プルアップ抵抗２０６と分圧用抵抗１１０とにより分圧された比較低いレベルの第２の電圧信号δv2が出力される。本実施例では、この第２の電圧信号δv2のレベルが２．５Ｖとなるように設定している。
【００２２】
この場合、前述の説明によって明らかなように、入力インタフェース回路２０２内のコンパレータ２０３及び２０４は、反転入力端子（−）に与えられる信号ライン３の電圧信号と、非反転入力端子（＋）にそれぞれに与えられる基準電圧Ｖref1（＝３．７５Ｖ）及びＶref2（＝１．２５Ｖ）とを比較する構成となっている。
【００２３】
従って、信号ライン３に第３の電圧信号δv3（グランド電位レベル）が出力された状態（▲１▼の状態）では、コンパレータ２０３及び２０４の双方から「Ｈ」レベル信号が出力される。また、信号ライン３に第１の電圧信号δv1（５Ｖ）が出力された状態（▲２▼の状態）では、コンパレータ２０３及び２０４の双方から「Ｌ」レベル信号が出力される。さらに、信号ライン３に第２の電圧信号δv2（２．５Ｖ）が出力された状態（▲３▼の状態）では、コンパレータ２０３から「Ｈ」レベル信号が出力されると共に、コンパレータ２０４から「Ｌ」レベル信号が出力される。
【００２４】
これにより、コンパレータ２０３は、信号ライン３を通じて第１の電圧信号δv1が入力された状態と第２の電圧信号δv2が入力された状態とで異なる論理レベルとなる二値信号を発生できる構成となっている。また、コンパレータ２０４は、信号ライン３を通じて第１の電圧信号δv1が入力された状態と第３の電圧信号δv3が入力された状態とで異なる論理レベルとなる二値信号を発生できる構成となっている。
【００２５】
上記のようなコンパレータ２０３及び２０４の出力は、それぞれＭＰＵ２０１の入力ポートＰ１及びＰ２に入力されるようになっており、当該ＭＰＵ２０１にあっては、上記のような入力信号に基づいて信号ライン３を通じて送信されてくる電圧信号のレベルを３段階に判定すると共に、その判定結果に基づいて上述した二値信号（第１の電圧信号δv1が「マーク」、第２の電圧信号δv2が「スペース」のものと、第１の電圧信号δv1が「マーク」、第３の電圧信号δv3が「スペース」のもの）の種類を識別できる構成となっている。
【００２６】
ここで、ＥＣＵ１００及び２００間で、データ値を信号のパルス長に変換して送信するパルス長可変方式（ＰＷＭ方式）によるデータ通信を行う場合の例について説明する。
【００２７】
即ち、例えば１フレーム４０ｍｓのパルス長可変方式の信号を送信する場合には、図２（ａ）に示すように、マーク状態から立ち下がるパルス幅ΔＴ（例えば１０ｍｓ、２０ｍｓ、３０ｍｓの何れか）をデータ値とした各パルス信号を、それぞれ二値信号より成るデータＡ、Ｂ、Ｃとして信号ライン３を通じて送信することになる。
【００２８】
この場合、送信可能なデータの種類を例えば２倍に増やすためには、全体のフレーム長を２倍にすれば良いが、これでは通信遅れが大きくなるため実用的ではない。また、受信側ＥＣＵ２００における入力信号のサンプリングレートを早くすることにより、送信データの最小パルス幅を１／２に縮小することによっても対応可能である。しかしながら、受信側ＥＣＵ２００のＭＰＵ２０１には、その制御プログラム中に基本的な割り込み処理ルーチンが数多く存在するのが通常であるため、上記のようなサンプリングレートの短縮には自ずと制約が出てくるものであり、結果的に実用的でないという問題点がある。
【００２９】
これに対して、本実施例では、図２（ｂ）、（ｃ）に示すように、ＥＣＵ１００側から、出力インタフェース回路１０２内のトランジスタ１０３、１０４の選択的なオンオフ状態に応じて、それぞれ識別可能な異なる二値信号より成る２種類ずつのデータＡ′及びＡ″、Ｂ′及びＢ″、Ｃ′及びＣ″を送信できると共に、ＥＣＵ２００側において斯様に送信されたデータの論理レベルを入力インタフェース回路２０２を通じて識別できるようになる。
【００３０】
但し、図２（ｂ）、（ｃ）では、トランジスタ１０３、１０４のオン及びオフ状態をそれぞれＯＮ、ＯＦＦで示し、ＭＰＵ２０１の入力端子Ｐ１及びＰ２に与えられる二値信号のレベルを、「Ｈ」レベル信号に対応した「１」及び「Ｌ」レベル信号に対応した「０」で表現している。
【００３１】
従って、本実施例によれば、送信データのフレーム長を長くしたり、或いは受信側ＥＣＵ２００における入力信号のサンプリングレートを早くすることなく送信可能なデータの種類を増やし得るものであり、実用上においてきわめて有益になるものである。
【００３２】
また、ＥＣＵ１００及び２００間で例えば調歩同期式によるデータ通信を行う場合、従来構成では、送信データが８ビットの場合で２５６種類のデータしか送信できないものであるが、本実施例ではデータの論理レベルを２段階に切り換えた状態で送信できるから、結果的に５１２種類のデータを送信できることになり、受信側では８ビット処理を行うだけで済むようになる。
【００３３】
尚、本発明は上記した実施例に限定されるものではなく、次のような変形または拡張が可能である。
送信側において、信号ラインに出力する電圧信号のレベルを３段階（０Ｖ、２．５Ｖ、５Ｖ）に切り換える構成としたが、さらに多段階に切り換える構成としても良い。但し、この場合には、受信側にそれら電圧信号のレベルを弁別できる信号弁別手段を追加する必要がある。第１及び第２の信号弁別手段をＡ−ＤコンバータＩＣを利用して構成しても良い。
【００３４】
図１の例では、トランジスタ１０３及び１０４と抵抗１０５〜１１０とを組み合わせて出力インタフェース回路１０２を構成したが、抵抗とＦＥＴなどの他の回路素子とを組み合わせて同様機能の出力インタフェース回路を構成することもできる。分圧回路５００を構成するプルアップ抵抗２０６は、出力インタフェース回路１０２側に設ける構成とすることもできる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す電気的構成図
【図２】作用説明用の波形図
【符号の説明】
図中、３は信号ライン、１００はＥＣＵ（送信装置）、１０１はＭＰＵ、１０２は出力インタフェース回路、１０３はトランジスタ（第１のスイッチング素子）、１０４はトランジスタ（第２のスイッチング素子）、１０９は分圧用抵抗（第３の抵抗）、１１０は分圧用抵抗（第２の抵抗）、２００はＥＣＵ（受信装置）、２０１はＭＰＵ、２０２は入力インタフェース回路、２０３はコンパレータ（第１信号弁別手段）、２０４はコンパレータ（第２信号弁別手段）、２０５は基準電圧発生回路、２０６はプルアップ抵抗（第１の抵抗）、５００は分圧回路を示す。
【図１】
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【図２】
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