(57)【特許請求の範囲】
【請求項１】
内部に量子井戸層を有する半導体基板と、
前記半導体基板に形成され、前記量子井戸層を環状に露出させる溝と、
前記溝内に、これと絶縁されて設けられた電極と、
を具備し、前記電極に電圧が印加された時に、環状に露出された前記量子井戸層の露出面に量子細線となる伝導チャネル領域が形成されることを特徴とする環状量子細線素子。
【請求項２】
半導体基板上に形成され、内部に量子井戸層を有する半導体突起と、
前記半導体突起の側面に、これと絶縁されて形成された電極と、
を具備し、前記電極に電圧が印加された時に、前記電極に対向する前記量子井戸層の端面に量子細線となる環状の伝導チャネル領域が形成されることを特徴とする環状量子細線素子。
【請求項３】
内部に量子井戸層を有する半導体基板と、
前記半導体基板に形成され、前記量子井戸を環状に露出させる複数の溝と、
前記複数の溝内に、夫々絶縁されて設けられた複数の第１の電極と、
前記複数の溝の各々の側面の１箇所に設けられ、前記量子井戸層よりも深く形成された分離溝と、
前記複数の溝の側面の前記半導体基板に夫々形成され、前記分離溝を介して対向して夫々前記量子井戸層に接続される第２および第３の電極と、
前記複数の溝の任意の１つの前記第３の電極を、隣接する溝の前記第２の電極に接続する導体配線と、
を具備し、前記複数の第１の電極に電圧が印加された時に、量子細線となる複数の伝導チャネル領域が環状に露出された前記量子井戸の露出面に夫々形成され、この複数の伝導チャネル領域が前記第３の電極、導体配線、第２の電極を通じて直列に接続され、インダクタンスを形成することを特徴とする環状量子細線素子。
【請求項４】
内部に量子井戸層を有する半導体基板と、
前記半導体基板内に、少なくとも１つの島状領域を形成し、その全ての側面において前記量子井戸層を環状に露出させる溝と、
前記溝内に形成され、前記島状領域を含む前記半導体基板と絶縁されて設けられた電極と、
を具備し、前記電極に電圧が印加された時に、環状に露出された前記量子井戸層の露出面に量子細線となる伝導チャネル領域が形成されることを特徴とする環状量子細線素子。
【請求項５】
半導体基板上に形成され、内部に量子井戸層を有する半導体突起と、
前記半導体突起の側面に、これと絶縁されて形成された第１の電極と、
前記半導体突起の上面に設けられ、前記量子井戸層を環状に露出する少なくとも１つの溝と、
前記溝内に形成され、前記半導体突起と絶縁されて設けられた第２の電極と、
を具備し、前記第１および第２の電極のいずれかに電圧が印加された時に、前記第１および第２の電極の内の電圧が印加された電極に対向する前記量子井戸層の端面に量子細線となる環状の伝導チャネル領域が形成されることを特徴とする環状量子細線素子。
【請求項６】
内部に量子井戸層を有する半導体基板と、
前記半導体基板上に、これと絶縁されて形成された配線導体と、
前記配線導体にこれと絶縁されて跨座し、少なくともその１端は前記半導体基板の前記量子井戸層よりも深い位置まで、前記半導体基板と絶縁されて埋設された磁性体と、
を具備し、前記磁性体に電圧が印加された時に、前記磁性体に絶縁的に対向する前記量子井戸層の端面に、量子細線となる環状の伝導チャネル領域が形成されることを特徴とする環状量子細線素子。
【請求項７】
前記環状の伝導チャネル領域の深さが前記磁性体に印加される電圧により制御されることを特徴とする請求項６に記載の環状量子細線素子。
【請求項８】
内部に量子井戸層を有する半導体基板と、
前記半導体基板の中に、その表面から前記量子井戸層の深さよりも深い位置まで、絶縁的に埋設された磁性体と、
前記磁性体に電圧を与え、前記磁性体の周りに環状の伝導チャネル領域を形成する電圧印加手段と、
前記磁性体を磁化する磁化手段と、
前記伝導チャネルに電流を流すことにより、前記磁性体の磁化の状態を検出する検出手段と、
を具備する環状量子細線素子。
【請求項９】
内部に量子井戸層を有する半導体基板と、
前記半導体基板の表面に、前記量子井戸層の深さよりも深い位置まで形成された溝と、
前記溝内にこれと絶縁されて形成された磁性体と、
前記半導体基板上の前記溝を挟んで対向する位置に、半導体基板と絶縁されかつ直線的に形成された２つの主ゲート電極と、
前記半導体基板上の前記２つのゲート電極を直列に挟んで対向する位置に形成されたソース・ドレイン領域と、
前記半導体基板上で前記溝に隣接し、かつ前記２つの主ゲート電極に近接して設けられた補助ゲート電極と、
を具備し、前記磁性体に電圧が印加された時、前記磁性体に対向する前記量子井戸層の端面に、伝導チャネルとなる環状量子細線が形成されることを特徴とする環状量子細線素子。
【請求項１０】
内部に量子井戸層を有する半導体基板と、
前記半導体基板上に行列状に配列された複数のＭＯＳ型環状量子細線素子と、
各々が行方向に延在し、同一行に配列された前記ＭＯＳ型環状量子細線素子のソース・ドレイン領域にそれぞれ共通に接続される複数の１対の給電線と、
各々が列方向に延在し、同一列に配列された前記ＭＯＳ型環状量子細線素子の補助ゲート電極が共通に接続される複数の補助ゲート線と、
を具備し、前記複数のＭＯＳ型環状量子細線素子の各々は、
前記半導体基板の表面に、前記量子井戸層の深さよりも深い位置まで形成された溝と、
前記溝内にこれと絶縁されて形成された磁性体と、
前記半導体基板上の前記溝を挟んで対向する位置に、前記半導体基板と絶縁されかつ直線的に形成された２つの主ゲート電極と、
前記半導体基板上の前記２つの主ゲート電極を直列に挟んで対向する位置に形成されたソース・ドレイン領域と、
前記半導体基板上で、前記溝に隣接し、かつ前記２つの主ゲート電極に近接して設けられた補助ゲート電極と、
を具備し、前記磁性体に電圧が印加された時、前記量子井戸層の前記磁性体に対向する端面に、伝導チャネルとなる環状量子細線が形成され、
前記補助ゲート電極の電位を、対応する前記補助ゲート線を通じて制御し、前記磁性体の磁化の状態を制御もしくは検知することにより、情報の書き込み、読出しを行うことを特徴とする環状量子細線記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、微細でかつ集積可能な環状量子細線構造とそれをを応用した素子に関する。
【０００２】
【従来の技術】
半導体材料中の極く小さな領域（具体的には電子の波長より短い寸法の領域）に電子あるいは正孔を閉じ込める量子閉じ込め構造は、通常の半導体では得られない特異な性質を有するために、様々な方法での試作が報告されている。とりわけ２種類のバンドギャップの異なる半導体を積層し、１方向のみ量子閉じ込めをした量子井戸構造は作成が容易であり、多くの応用例が報告されている。
これに対して、２つの方向で量子閉じ込めをした量子細線構造や、３次元方向全てに量子閉じ込めをした量子箱構造は作成が難しく報告例は少ない。
【０００３】
【発明が解決しようとする課題】
本発明では、既存のシリコンプロセスを用いて作成したリング状の量子細線構造およびそれを応用した半導体素子を提供する。具体的には、変動磁場の測定装置や高周波変調器に好適な環状量子細線素子、並びに保持電力が不要な記憶装置を提供する。
【０００４】
【課題を解決するための手段】
上記目的を達成するために本発明の環状量子細線素子（請求項１）は、内部に量子井戸層を有する半導体基板と、前記半導体基板に形成され、前記量子井戸層を環状に露出させる溝と、前記溝内にこれと絶縁されて設けられた電極とを具備し、前記電極に電圧が印加された時に、環状に露出された前記量子井戸層の露出面に量子細線となる伝導チャネル領域が形成されることを特徴とする。
【０００５】
あるいは、本発明の環状量子細線素子は、半導体基板上に形成され、内部に量子井戸層を有する半導体突起と、前記半導体突起の側面にこれと絶縁されて形成された電極とを具備し、前記電極に電圧が印加された時に、前記電極に対向する前記量子井戸層の端面に量子細線となる環状の伝導チャネル領域が形成されるようにしてもよい（請求項２）。
【０００６】
さらに、本発明の環状量子細線素子（請求項３）は、内部に量子井戸層を有する半導体基板と、前記半導体基板に形成され、前記量子井戸を環状に露出させる複数の溝と、前記複数の溝内に、夫々絶縁されて設けられた複数の第１の電極と、
前記複数の溝の各々の側面の１箇所に設けられ、前記量子井戸層よりも深く形成された分離溝と、前記複数の溝の側面の前記半導体基板に夫々形成され、前記分離溝を介して対向して夫々前記量子井戸層に接続される第２および第３の電極と、
前記複数の溝の任意の１つの前記第３の電極を、隣接する溝の前記第２の電極に接続する導体配線とを具備し、前記複数の第１の電極に電圧が印加された時に、量子細線となる複数の伝導チャネル領域が環状に露出された前記量子井戸の露出面に夫々形成され、この複数の伝導チャネル領域が前記第３の電極、導体配線、第２の電極を通じて直列に接続され、インダクタンスを形成することを特徴とする。
【０００７】
さらに、本発明の環状量子細線素子（請求項４）は、内部に量子井戸層を有する半導体基板と、前記半導体基板内に、少なくとも１つの島状領域を形成し、その全ての側面において前記量子井戸層を環状に露出させる溝と、前記溝内に形成され、前記島状領域を含む前記半導体基板と絶縁されて設けられた電極とを具備し、前記電極に電圧が印加された時に、環状に露出された前記量子井戸層の露出面に量子細線となる伝導チャネル領域が形成されることを特徴とする。
【０００８】
あるいは、本発明の環状量子細線素子は、半導体基板上に形成され、内部に量子井戸層を有する半導体突起と、前記半導体突起の側面にこれと絶縁されて形成された第１の電極と、前記半導体突起の上面に設けられ、前記量子井戸層を環状に露出する少なくとも１つの溝と、前記溝内に形成され、前記半導体突起と絶縁されて設けられた第２の電極とを具備し、前記第１および第２の電極のいずれかに電圧が印加された時に、前記第１および第２の電極の内の電圧が印加された電極に対向する前記量子井戸層の端面に量子細線となる環状の伝導チャネル領域が形成されるようにしてもよい（請求項５）。
【０００９】
本発明の環状量子細線素子（請求項６）は、内部に量子井戸層を有する半導体基板と、前記半導体基板上に、これと絶縁されて形成された配線導体と、前記配線導体にこれと絶縁されて跨座し、少なくともその１端は前記半導体基板の前記量子井戸層よりも深い位置まで、前記半導体基板と絶縁されて埋設された磁性体とを具備し、前記磁性体に電圧が印加された時に、前記磁性体に絶縁的に対向する前記量子井戸層の端面に、量子細線となる環状の伝導チャネル領域が形成されることを特徴とする。
【００１０】
前記環状の伝導チャネル領域の深さは、前記磁性体に印加される電圧により制御することができる（請求項７）。
本発明によれば、配線材料を取り囲むように形成された磁性材料が量子リング（環状量子細線）内を通過しているため、配線材料に交流電流（高周波電流）が流れた際に、磁性材料に生ずる磁界により量子リングに電流が流れる。この電流により磁性材料の磁界は影響を受け、結果として配線材料を流れる交流電流に対して抵抗が生ずる。交流電流に対して生ずる抵抗は周波数により異なるため特定の周波数成分を除去するフィルター、あるいは特定周波数のみを通過させるチューナーの働きをする。
【００１１】
また量子リングを形成するための伝導チャネルの深さは、ゲート電圧により制御することができ、これによりインダクタンスが変化するため対象とする周波数を制御することが可能となる。
【００１２】
また、従来の高周波フィルターでは配線材料等の容量が大きく、特に周波数の高い領域に対して不利であったが、本発明によれば半導体基板上に微細加工技術を用いて配線部分を形成できるため、電気容量の極めて小さいフィルターが作成可能となる。
【００１３】
本発明の環状量子細線素子（請求項８）は、内部に量子井戸層を有する半導体基板と、前記半導体基板の中に、その表面から前記量子井戸層の深さよりも深い位置まで、絶縁的に埋設された磁性体と、前記磁性体に電圧を与え、前記磁性体の周りに環状の伝導チャネル領域を形成する電圧印加手段と、前記磁性体を磁化する磁化手段と、前記伝導チャネルに電流を流すことにより、前記磁性体の磁化の状態を検出する検出手段とを具備することを特徴とする。
【００１４】
本発明の環状量子細線素子（請求項９）は、内部に量子井戸層を有する半導体基板と、前記半導体基板の表面に、前記量子井戸層の深さよりも深い位置まで形成された溝と、前記溝内にこれと絶縁されて形成された磁性体と、前記半導体基板上の前記溝を挟んで対向する位置に、半導体基板と絶縁されかつ直線的に形成された２つの主ゲート電極と、前記半導体基板上の前記２つの主ゲート電極を直列に挟んで対向する位置に形成されたソース・ドレイン領域と、前記半導体基板上で前記溝に隣接し、かつ前記２つの主ゲート電極に近接して設けられた補助ゲート電極とを具備し、前記磁性体に電圧が印加された時、前記磁性体に対向する前記量子井戸層の端面に、伝導チャネルとなる環状量子細線層が形成されることを特徴とする。
【００１５】
本発明の環状量子細線記憶装置（請求項１０）は、内部に量子井戸層を有する半導体基板と、前記半導体基板上に行列状に配列された複数のＭＯＳ型環状量子細線素子と、各々が行方向に延在し、同一行に配列された前記ＭＯＳ型環状量子細線素子のソース・ドレイン領域にそれぞれ共通に接続される複数の１対の給電線と、各々が列方向に延在し、同一列に配列された前記ＭＯＳ型環状量子細線素子の補助ゲート電極が共通に接続される複数の補助ゲート線とを具備し、前記複数のＭＯＳ型環状量子細線素子の各々は、前記半導体基板の表面に、前記量子井戸層の深さよりも深い位置まで形成された溝と、前記溝内にこれと絶縁されて形成された磁性体と、前記半導体基板上の前記溝を挟んで対向する位置に、前記半導体基板と絶縁されかつ直線的に形成された２つの主ゲート電極と、前記半導体基板上の前記２つのゲート電極を直列に挟んで対向する位置に形成されたソース・ドレイン領域と、前記半導体基板上で前記溝に隣接し、かつ前記２つの主ゲート電極に近接して設けられた補助ゲート電極とを具備し、前記磁性体に電圧が印加された時、前記磁性体に対向する前記量子井戸層の端面に、伝導チャネルとなる環状量子細線が形成され、前記補助ゲート電極の電位を、対応する前記補助ゲート線を通じて制御し、前記磁性体の磁化の状態を制御もしくは検知することにより、情報の書き込み、読出しを行うことを特徴とする。
【００１６】
本発明によれば、ＭＯＳ型環状量子細線素子の中央に埋め込まれた磁性材料を磁化し、若しくは前記磁性材料の磁気を読みとる機能を備えることにより、保持電力が不要な記録素子が作成可能となる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
（第１の実施形態）
図１は、本発明により環状量子細線（量子リング）を作成する場合の基本的な手順を模式的に示す半導体素子の断面図である。
【００１８】
まず最初に、シリコン基板１１上に格子緩和したＳｉＧｅ結晶薄膜１２を成長させる。ゲルマニウム組成は３０％、厚さ２μｍとする。またシリコン基板１１上に直接ゲルマニウム組成３０％の層を形成せずに、ゲルマニウム濃度を次第に増加させていく層構造にすることにより、最上層のＳｉＧｅ（３０％）層の品質を高めることが可能である。
【００１９】
格子緩和したＳｉＧｅ層１２の上に厚さ５ｎｍのシリコン（Ｓｉ）層１３および同じく厚さ５ｎｍのＳｉＧｅ（５０％）層１４を２層づつ積層する。この時Ｓｉ層１３には引っ張り歪が、またＳｉＧｅ（５０％）層１４には圧縮歪が加わっている。これら超格子層の上にキャップ層として厚さ１０ｎｍのＳｉ層１５を形成する（図１（ａ））。
【００２０】
この場合、超格子を形成するＳｉ層１３およびＳｉＧｅ（５０％）層１４の厚さの総計が厚くなると、超格子層内に歪を内包できなくなり、格子緩和を起こしてしまい、本発明の意図する構造作成が困難となる。
【００２１】
このような構造を持つ超格子層に対して、円筒状の溝１６をエッチングにより形成する（図１（ｂ））。本実施形態では、直径５０ｎｍ、深さ３０ｎｍの溝を形成する。円筒溝１６の形成後に、厚さ１０ｎｍのＳｉＯ２  層１７をＣＶＤ法により形成する。これにより円筒溝１６の壁はＳｉＯ２  で覆われる。この後ドーパントとしてリンを含んだ多結晶シリコン層１８およびアルミニウム層１９を堆積し、表面を平坦化することにより、多結晶シリコン層１８およびアルミニウム層１９よりなる電極部２０を形成する（図１（ｃ））。
【００２２】
この様にして形成した溝構造において、電極部２０に電圧を印加すると円筒溝１６の側面に沿って伝導チャネル領域が形成できる。例えば正の電圧を印加した場合は、引っ張り歪が加わったＳｉ層１３に沿って伝導チャネル領域ができ電子が蓄積され、また負の電圧を印加した場合は、ＳｉＧｅ（５０％）層１４に沿って環状の伝導チャネル領域ができホールが蓄積される。すなわち円筒溝１６の側面にリング状の細線２３が形成できる。図１は、ＳｉＧｅ層１４にリング状細線２３が形成された例を示している。
【００２３】
図１で示した上記実施例では、引っ張り歪が加わったＳｉ層１３と圧縮歪が加わったＳｉＧｅ（５０％）層１４を積層することにより、印加電圧により電子あるいはホールのいずれの蓄積も可能なリング構造が形成できるが、積層構造を簡略化することにより、片方のみのリング形成も可能である。
【００２４】
また円筒溝の側面に伝導チャネル領域を形成するのではなく、円柱突起の側面に伝導チャネル領域を形成することもできる。図２は円柱突起２１側面に電子を蓄積するリングを作成した例の断面図を示す。図１に対応する部分には同じ参照番号を付して、詳細な説明は省略するが、歪シリコン層１３は厚さ１０ｎｍに形成されている。
【００２５】
この場合、柱構造あるいは溝側壁を利用する構造のいずれにおいても、側面に形成される量子細線が環状に閉じることが重要であり、柱あるいは溝の断面形状は必ずしも円状でなくても構わない。
【００２６】
図３は円筒溝型で量子リング２３を作成した場合の電極の取り方の１例を示す模式図で、図３（ａ）は斜視図、図３（ｂ）は平面図である。量子細線を構成する積層構造（図示せず）を薄膜成長技術により作成した後に、形成される円筒溝１６の側面に隣接するように、予めイオン注入により量子細線の引き出し電極２２ａ，２２ｂとなる電極部を埋め込み形成する。
【００２７】
続いて円筒溝１６をエッチングにより形成するが、同時に電極部もエッチングにより２端に切り分けて電極２２ａ，２２ｂとする。この時量子細線が形成される環状部分も切断されて、両端に電極２２ａ，２２ｂが接続された状態になる。さらに、図３（ａ）に示すように電極２２ａ、２２ｂ間に段差を付け、１方が他方より外側に突出する構造にしておくと、複数の円筒溝からなる量子リングを直列に連結する場合に好都合となる。
【００２８】
図４は複数の円筒溝に形成された量子リング２３を直列に連結した例を模式的に示す。同一磁場中に同一巻き線方向に形成された複数の量子リング２３が直列に接続されるので、通常のコイルと同様の働きを持つ素子が実現できる。
【００２９】
さらに本実施形態では、各円筒溝１６の中央に、量子リング２３を形成するための共通ゲート電極２０が設けられているが、このゲート電極２０に印加するバイアス電圧により、量子リング２３を構成する伝導チャネル領域の深さを制御できる。従って、このバイアス電圧を変化させることにより、実効的にコイルの内部抵抗を変化させることが可能になる。すなわち内部抵抗を制御することにより、インダクタンスを調整できるので、この特性を利用して電磁波等の検出にも応用できる。
【００３０】
図５は円筒溝１６で形成される量子リング２３を、円柱突起２１で形成される量子リング２３’で取り囲んだ構成例を示す。この構成では片方の量子リングのゲート電極に変動する電圧を加え、量子リングに流れる電流に変調を与えると、磁場の変動が発生し、他方の量子リングにその変動磁場を伝達することが可能である。この場合、円柱突起で構成される量子リングを円筒溝で構成される量子リングで取り囲む構造も作成可能である。
【００３１】
図６は２本の円柱突起２１ａ、２１ｂで構成される２つの量子リング２３’ａ、２３’ｂを、１つの円筒溝１６で構成される１つの大きな量子リング２３で取り囲んだ例を示す。この構成では、大きな量子リング２３に取り囲まれた２つの量子リング１３’ａ、１３’ｂに、夫々独立の変調を持った信号をゲート電圧として加えると、それら２種の変調信号を重畳した信号を大きな量子リングから取り出すことが可能である。
（第２の実施形態）
図７（ａ）は本発明の第２の実施形態に係る半導体素子構造の斜視図である。半導体基板３０上に形成された配線材料（導体配線）３１を取り囲むように磁性材料（磁性体）３２が、同じく半導体基板３０上に形成されている。この場合、配線材料３１と磁性材料３２とは電気的に絶縁されている。また磁性材料３２の両端は、分岐して半導体基板３０内に形成された量子リング３３を貫通している。
【００３２】
このような構造で配線材料３１に交流電流を流すと電流の変化に応じた磁界の変化が磁性材料３２中に生ずる。磁界の変化は量子リング３３を貫通しているため量子リング３３内に電流の変化が生ずる。量子リング３３内に生じた電流の変化は磁性材料３２中の磁界の変化に影響を与え、さらには配線材料３１中の交流電流に対して抵抗成分を与える。
【００３３】
図７（ｂ）は、図７（ａ）のＡ−Ａ’線に沿った断面図、図７（ｃ）は図７  （ａ）の平面図である。本実施形態では磁性材料３２の両端が夫々量子リング３３を通過しているが、量子リング３３を通過するのが片端のみの場合でも同様な効果は得られる。
【００３４】
また本実施形態では、単独の配線材料３１に対して直交する単独の磁性材料３２の組み合わせで構成されているが、単独の配線材料に対して複数の磁性材料を組み合わせること等も可能である。この場合、配線材料中を流れる交流電流に対する特性は、各磁性材料と量子リングの組み合わせ毎に決めることが可能である。
【００３５】
図８は、本実施形態の半導体素子構造の作成手順を示す断面図である。
まず初めにシリコン基板３０ａ上に、量子井戸層となるＳｉＧｅ（Ｇｅ組成３０％）の薄膜層３０ｂを形成し、さらにシリコンのキャップ層３０ｃを形成する（図８（ａ））。この３層構造は、図７における基板３０に相当する。この場合、ＳｉＧｅ層３０ｂの厚さは結晶歪が緩和しない程度が望ましく、本実施形態では８ｎｍとする。またキャップ層３０ｃの厚さは２０ｎｍとする。
【００３６】
続いてキャップ層３０ｃの表面１０ｎｍを熱酸化して酸化膜３４を形成した後に、配線材料３１としてアルミニウムを蒸着し、配線部分のみを残して不要な部分をエッチングにより除去する（図８（ｂ））。
【００３７】
次に配線材料３１の両側の半導体基板１０にトレンチ溝を形成する。溝の深さは基板薄膜層のＳｉＧｅ層３０ｂを貫通する深さであれば充分である。トレンチ形成後にトレンチ内面および配線材料を含んだ基板表面をＳｉＯ２ 膜３５で保護する。ＳｉＯ２ 膜３５はＣＶＤ法で形成する（図８（ｃ））。トレンチ内面の酸化膜３５は伝導チャネル形成のための酸化膜層となる。
【００３８】
最後に磁性材料３２を蒸着法により形成する（図８（ｄ））。この時磁性材料３２がトレンチ溝中のＳｉＧｅ層３０ｂより深くまで進入することが必要である。磁性材料３２としては鉄を用いている。配線材料同様、蒸着後不要部分をエッチングにより除去する。また磁性材料には電圧印加が可能なように電極（不図示）を設ける。
【００３９】
本実施形態では、環状の量子細線形成のためにシリコン層３０ａ，３０ｃで挟まれたＳｉＧｅ層３０ｂを用いたが、格子緩和したＳｉＧｅ層で挟まれた歪シリコン層でも同様な構造が作成可能である。また多層構造により複数の環状量子細線を用いることも有効である。
（第３の実施形態）
図９は、本発明の第３の実施形態に係る量子リングを用いた記憶素子を説明するための図である。図９（ａ）はその平面図であり、図９（ｂ）は図９（ａ）のＡ−Ａ’線に沿った断面図である。
【００４０】
基板４０上には、量子リングを形成するトレンチ４１を挟み込む形で、両端にゲート電極４２がＭＯＳ構造で作成されており、さらにその両端にはソース・ドレイン領域４３が形成されている。基板４０は、第２の実施形態と同様に、シリコン基板４０ａ上に、量子井戸層となるＳｉＧｅ（Ｇｅ組成３０％）の薄膜層４０ｂが形成され、さらにその上にシリコンのキャップ層４０ｃが形成された構成である。
【００４１】
また、直線状に配置されたＭＯＳ構造（主ゲート電極）４２の片側には、トレンチ４１に隣接するように補助ゲート電極４４が形成されている。量子リングを形成するトレンチには磁性材料４５が埋め込まれており、この磁性材料４５は、量子リングをオン状態（トレンチ内壁に伝導チャネルが形成され、ＳｉＧｅ層４０ｂ中に環状の量子細線４６が形成される状態）にするためのゲート電極（トレンチゲート）の役割を果たしている。
【００４２】
この素子において、トレンチに埋め込まれている磁性材料４５を磁化させ、さらにその磁気を読みとることにより、記憶保持に電力を用いない記憶装置が形成できる。
【００４３】
まず最初に主ゲート電極４２、トレンチゲート電極４５、補助ゲート電極４４の全てをオン状態にしてソース・ドレイン領域４３に電圧を印加すると（電流を流すと）、その電流は量子リングの補助ゲート電極４４側に主に流れる。その結果トレンチ４１には電流の方向に垂直に磁場が生じ、トレンチ４１内の磁性材料４５が磁化される。
【００４４】
次に補助ゲート電極４４をオフ状態に制御すると、電流は磁性材料４５を取り囲むように量子リング４６を通過する。この時磁性材料４５が磁化されていると、量子リング４６を通過する電流は磁場の影響により、より大きな抵抗を感ずる。これはソース・ドレインの間で抵抗として観測可能である。
【００４５】
この現象はアハロノフ・ボーム効果（ＡＢ効果）として知られている。磁化された磁性材料を消去する（記憶を消去する）ためには、補助ゲート電極４４をオン状態にして主ゲート電極４２に交流電流を投入することにより可能である。
【００４６】
上述の説明では、補助ゲート電極４４を用いた通電により磁性材料４５を１方向に磁化し、この磁気の有無を量子リング４６で読出し、記憶素子へと応用する例を述べたが、磁性材料４５の磁気の方向により記憶の有無を判定する方法も考えられる。
【００４７】
すなわち補助ゲート電極４４をオンにした状態で、ＭＯＳトランジスタのソース・ドレイン間に印加する電圧の極性（方向）により、磁性材料の磁気の方向を制御する。この場合、磁気の方向が異なっていても磁力の強さが同じであると、対称性の高い量子リングによる読出しでは、抵抗値の差が現れないことがある。このような時は、読出し時にも補助ゲート電極に弱い電圧を印加することにより量子リングの対称性を低下させれば、磁気の方向の差を記憶の有無の差として判定することが可能となる。この手法では記憶の有無の反転のために磁気を消去する必要がないので、前述の消去用交流電流が不要となる。
【００４８】
図１０は上述の素子構造を模式的な回路で表したものである。参照番号４６は量子リングであり、これに並列にスイッチ４７が接続された構成として表わされている。スイッチ４７は補助ゲート４４の機能を表している。
【００４９】
次に図９に示す素子の作成手順を図１１に基づき説明する。
まず、量子リングを作成するための量子井戸構造を作成する（図１１（ａ））。本実施形態ではシリコン結晶基板４０ａとシリコン層４０ｃで、ゲルマニウム組成２５％、厚さ１０ｎｍのＳｉＧｅ薄膜層４０ｂを挟み込む構造を用いたが、格子緩和したＳｉＧｅ層上の歪シリコンを用いることも可能である。さらにはシリコン系以外の材料でも有効である。
【００５０】
次に、量子リングを形成するためのトレンチ４１を形成する（図１１（ｂ））。トレンチの深さは量子井戸４０ｂよりも深ければよい。
トレンチ形成後の基板上に、酸化膜５１をＣＶＤ法により厚さ１００ｎｍで堆積する。この時、トレンチ４１の内壁にも酸化膜５１が形成される（図１１（ｃ））。
【００５１】
続いて均一に堆積したＣＶＤ酸化膜５１のうち、主ゲート電極および補助ゲート電極の部分のみ前記酸化膜５１をエッチング除去し、シリコン層４０ｃの表面を露出させた後、露出した部分を熱酸化して熱酸化膜５２を形成する。熱酸化膜５２の厚さは通常のゲート酸化膜の厚さ程度（１０ｎｍ）でよい。この場合、トレンチ４１内壁のＣＶＤ酸化膜５１をも除去した後に、ゲート酸化膜（熱酸化膜）５２を形成することが望ましい。この時、トレンチ４１内壁にはゲート酸化膜５２と同じ熱酸化膜５２が形成される（図１１（ｃ））。
【００５２】
ゲート酸化膜５２形成後に、ゲート用多結晶シリコン４２を堆積し、さらに電極５３を形成する。トレンチ内には磁性材料４５を埋め込む。またソースおよびドレイン領域４３も形成する（図１１（ｄ））。
図１２は、上記の工程を経て形成された環状量子細線素子６０の平面図である。
【００５３】
図１３は、上述した環状量子細線素子６０を複数個並べて集積記憶素子を形成した例を示す。複数（本実施形態では４）の環状量子細線素子６０を行方向並列に並べる。各環状量子細線素子６０のソース・ドレイン４３は、共通のソース線６１とドレイン線６２にそれぞれ接続される。また、各環状量子細線素子の主ゲート電極、トレンチゲート電極は、図示しない共通の主ゲート線、トレンチゲート線にそれぞれ接続される。
【００５４】
またこれらを列方向の並列に並べて、複数（４個）の並列群を作る。各並列群の１つの素子の補助ゲート電極を別の並列群の同じ列の素子の補助ゲート電極と連結する補助ゲート線６３を用意する。
【００５５】
このような素子配列において、１つの並列群にソース線６１、ドレイン線６２より電圧を印加した上で、任意の補助ゲート線６３に書き込み電圧を印加することにより、任意の素子の磁性材料を磁化する（記憶書き込みする）ことができる。続いて別の並列群に対して同様な操作を繰り返せば、全ての素子に関して選択的に書き込み操作が可能となる。
【００５６】
消去操作は、並列群の１つと補助ゲート線の１つを指定することにより任意の素子を選択した後、主ゲート線に交流電流を投入することにより、磁性体の磁気を消去することができる。なお、本説明および図１３においては主ゲート電極およびトレンチゲート電極へ電圧を印加する配線は省略してあるが、通常の半導体製造工程で作成可能であることは言うまでもない。
【００５７】
読出し操作は次の手順で行う。全ての補助ゲートライン６３に電圧を印加した状態で、任意の並列群のソース線６１、ドレイン線６２の間に電圧を印加する。この時並列群に印加する電圧は、書き込みの際に印加する電圧よりも充分に低くする。各素子は補助ゲートがオン状態にあるので抵抗が低い状態になる。
【００５８】
この状態で補助ゲート線６３の電圧を次々にオフにして行くと、特定の素子の磁化状態をドレイン電流から把握することが可能となる。すなわち読出し電圧を印加する並列群と、参照電圧（オフ電圧）を印加する（あるいはしない）補助ゲート線との組み合わせで、任意の素子の磁化の状態を読み出すことが可能である。
【００５９】
【発明の効果】
本発明によれば、環状に量子閉じ込めをする新規な量子細線構造を作成することが可能となる。この環状量子細線構造を基板上に作り込むことにより、種々な応用が可能となる。
【００６０】
本発明の量子細線構造では、配線材料を取り囲むように形成された磁性材料が量子リング内を通過しているため、配線材料に交流電流（高周波電流）が流れた際に磁性材料に生ずる磁界により量子リングに電流が流れる。この電流により磁性材料の磁界は影響を受け、結果として配線材料を流れる交流電流に対して抵抗が生ずる。
【００６１】
交流電流に対して生ずる抵抗は周波数により異なるため特定の周波数成分を除去するフィルター、あるいは特定周波数のみを通過させるチューナーの働きをする。また量子リングを形成するための伝導チャネルの深さは、ゲート電圧により制御することができ、これによりインダクタンスが変化するため対象とする周波数を制御することが可能となる。
【００６２】
また、従来の高周波フィルターでは配線材料等の容量が大きく、特に周波数の高い領域に対して不利であったが、本発明によれば半導体基板上に微細加工技術を用いて配線部分を形成できるため、電気容量の極めて小さいフィルターが作成可能となる。
【００６３】
あるいは、環状量子細線中央の磁性材料を磁化し、若しくは前記磁性材料の磁気を読みとる機能を備えることにより、保持電力が不要な記憶素子が作成可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る環状量子細線構造の作成手順を示す細線構造の断面図
【図２】第１の実施形態の変形例で、円柱突起の側面に環状細線構造を形成する例を説明する細線構造の断面図
【図３】円筒溝型の環状細線構造における量子リング電極の取り方を説明する図で、  （ａ）は斜視図、（ｂ）は平面図
【図４】円筒溝型の環状細線構造を直列に連結した例を説明する模式図
【図５】円筒溝で形成される環状細線構造を円柱突起で構成される環状細線構造で取り囲んだ例を説明する模式的な斜視図
【図６】２本の円柱突起で形成される２つの環状細線構造を、１つの円筒溝で構成される環状細線構造で取り囲んだ例を説明する模式的な斜視図
【図７】本発明の第２の実施形態に係る環状量子細線素子の素子構造を説明する図
【図８】図７の素子構造の作成方法を段階的に説明する量子細線素子の断面図
【図９】本発明の第３の実施形態に係る環状量子細線素子を用いた記憶素子を説明する図
【図１０】図９の記憶素子の等価回路
【図１１】図９の記憶素子の作成方法を段階的に説明する記憶素子の断面図
【図１２】図１１（ｄ）の段階における記憶素子の平面図
【図１３】第３の実施形態に係る記憶素子を集積化した例を説明する概念図
【符号の説明】
１１  …  シリコン基板
１２  …  ＳｉＧｅ（３０％）層
１３  …  シリコン層
１４  …  ＳｉＧｅ（５０％）層
１５  …  シリコンキャップ層
１６  …  円筒溝
１７  …  シリコン酸化膜
１８  …  多結晶シリコン層
１９  …  アルミニウム電極
２０  …  電極部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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