(57)【特許請求の範囲】
【請求項１】
絶縁膜の上に金属層を形成する工程と、
酸化力を持つ液体を用いて前記金属層に対して酸化処理を行なうことにより密着層を形成する工程と、
前記密着層の上に第１の電極を形成する工程と、
前記第１の電極の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に第２の電極を形成する工程とを備え、
前記金属層はＴｉ、Ｔａ、ＴｉＡｌ、ＴｉＷ、ＴａＡｌ、ＴｉＳｉ又はＴａＳｉよりなり、
前記第１の電極は貴金属よりなり、
前記容量絶縁膜は、酸化雰囲気中で成膜される高誘電体膜よりなることを特徴とする半導体装置の製造方法。
【請求項２】
前記貴金属は白金、イリジウム又はルテニウムよりなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記貴金属は白金よりなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記高誘電体膜は、金属酸化物、又はペロブスカイト結晶構造を有する強誘電体材料よりなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記金属酸化物は酸化アルミニウム又は五酸化タンタルよりなることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記強誘電体材料はバリウムストロンチウムチタンオキサイド、鉛ジルコニウムチタンオキサイド又はストロンチウムビスマスタンタルオキサイドよりなることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記金属層の厚さは１ｎｍ以上で且つ１０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記酸化力を持つ液体は水、過酸化水素水又はオゾン水であることを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、絶縁膜の上に密着層を挟んで形成された電極又は配線を備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体メモリにおいては、デザインの微細化によりメモリセル部の縮小が進んでいる。例えば、半導体メモリの１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルは、パスゲートトランジスタと、容量を蓄積しておくためのキャパシタとから構成されている。このＤＲＡＭにおいては、メモリセルが縮小してキャパシタの基板への投影面積（以下、キャパシタ面積と称する）が小さくなった場合にも、消費電力を低減するために、そして、ソフトエラーを防止するために、キャパシタの蓄積容量を減少させることはできない。キャパシタの蓄積容量は、一般に、キャパシタを構成する絶縁膜（容量絶縁膜）に用いられる誘電体材料の比誘電率と、キャパシタ面積とに比例し、容量絶縁膜の膜厚に反比例する。ところで、キャパシタの蓄積容量を増大させるために容量絶縁膜の膜厚を薄くすると、キャパシタのリーク電流が増加する。その結果、メモリセルのリフレッシュサイクルを短くする必要が生じるので、消費電力が増大してしまう。すなわち、容量絶縁膜の薄膜化には限界がある。
【０００３】
そこで、近年、キャパシタの蓄積容量を増大する方法として、比誘電率の高い誘電体（高誘電体）材料を容量絶縁膜に用いる方法が研究されている。高誘電体材料としては、酸化アルミニウム若しくは五酸化タンタル（組成式Ｔａ２Ｏ５）等の金属酸化物、又はペロブスカイト結晶構造を有するバリウムストロンチウムチタンオキサイド（組成式（Ｂａ（１−ｘ）Ｓｒｘ）ＴｉＯ３  ：以下、ＢＳＴと称する）、鉛ジルコニウムチタンオキサイド（以下、ＰＺＴと称する）若しくはストロンチウムビスマスタンタルオキサイド（以下、ＳＢＴと称する）等の材料が詳細に研究されている。
【０００４】
このような高誘電体材料を用いて絶縁膜を形成するときには、一般的に、化学反応を利用する場合が多いため、また、酸化性雰囲気中で絶縁膜形成を行なうため、従来から用いられているシリコンを電極材料として用いた場合、シリコンが容易に酸化されてしまう。すなわち、比誘電率の小さいシリコン酸化膜が形成されてしまうために、キャパシタの蓄積容量を大きくすることが困難となる。従って、このような高誘電体材料を容量絶縁膜に用いたキャパシタの電極には貴金属又は高融点金属等が用いられる。また、高誘電体材料に代えて強誘電体材料を容量絶縁膜に用いたキャパシタの電極にも貴金属又は高融点金属等が用いられる。
【０００５】
具体的には、五酸化タンタルという高誘電体材料を容量絶縁膜に用いた場合にはルテニウム（元素記号Ｒｕ）、タングステン（元素記号Ｗ）又はモリブデン（元素記号Ｍｏ）等が電極に使用される。また、ＢＳＴを容量絶縁膜に用いた場合にはＲｕ、二酸化ルテニウム（組成式ＲｕＯ２  ）、白金（元素記号Ｐｔ）又はイリジウム（元素記号Ｉｒ）等が電極に使用される。さらに、ＳＢＴ又はＰＺＴという強誘電体材料を容量絶縁膜に用いた場合にはＰｔ、Ｉｒ又は二酸化イリジウム（組成式ＩｒＯ２  ）等が電極として使用される。
【０００６】
図３は、容量絶縁膜にＢＳＴを用いた従来のキャパシタの断面構造を示している（特許文献１参照）。
【０００７】
図３に示すように、メモリセルトランジスタ（図示省略）が形成された半導体基板５１の上に層間絶縁膜５２が形成されている。層間絶縁膜５２には、前述のメモリセルトランジスタと接続するプラグ５３が形成されている。プラグ５３の上を含む層間絶縁膜５２の上に、密着層５４を挟んで下部電極５５が形成されている。密着層５４は、チタン（元素記号Ｔｉ）若しくはタンタル（元素記号Ｔａ）又はそれらの金属の酸化物若しくは窒化物よりなる。下部電極５５の上には容量絶縁膜５６が下部電極５５の上面及び側面を覆うように形成されている。容量絶縁膜５６の上には上部電極５７が形成されており、下部電極５５、容量絶縁膜５６及び上部電極５７の三層構造によってキャパシタが構成されている。下部電極５５及び上部電極５７はＰｔよりなる。容量絶縁膜５６は厚さ約２５ｎｍのＢＳＴ膜よりなる。
【０００８】
ここで、下部電極５５の絶縁膜に対する密着性は弱いので、下部電極５５を層間絶縁膜５２の上に直接形成した場合には、下部電極５５が層間絶縁膜５２から剥離してしまう可能性がある。そこで、Ｔｉ若しくはＴａ等の金属又はそれらの金属の酸化物（ＴｉＯｘ  、ＴａＯｘ  等）若しくは窒化物（ＴｉＮｘ  、ＴａＮｘ  等）よりなる密着層５４を、下部電極５５と層間絶縁膜５２との間に介在させることによって、下部電極５５の下地絶縁膜に対する密着性を改善している。尚、最近では、密着層５４の材料として、チタンアルミニウム、タンタルシリコン又はタンタルアルミニウム等の酸化物又は窒化物も使用されることがある。
【０００９】
【特許文献１】
特開平１０−５６１４４号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、前述のような密着層は、高融点金属又は貴金属よりなる電極と比較すると非常に酸化されやすい。また、密着層の厚さ又はその形成方法によっては、密着層を構成する金属原子（以下、密着層金属と称する）が下部電極中を拡散して下部電極表面に析出してしまう。この状態でＢＳＴ膜等の高誘電体膜を容量絶縁膜として成膜すると、通常、高誘電体膜は３００〜７００℃程度の酸化雰囲気中で成膜されるため、下部電極表面に析出した密着層金属が酸化されてしまう。その結果、下部電極表面に形成された酸化層によって体積膨張が生じるので、キャパシタ部分に余分な力がかかったり又は膜はがれが起きたりする。
【００１１】
それに対して、あらかじめ十分に酸化した密着層を形成しておくことにより、密着層金属が電極中を拡散して電極表面に析出することを抑制する方法が考えられる。しかし、密着層として例えば酸化チタン（ＴｉＯｘ  ）膜を形成するにあたって、酸化雰囲気中でＴｉ膜に対してアニールを行なってＴｉＯｘ  膜を形成したり、Ｔｉと酸素とを気相で反応させながらＴｉＯｘ  膜を堆積したり、又は反応性スパッタリング法を用いてＴｉをスパッタする際に酸素を混入することによってＴｉＯｘ  膜を堆積した場合には、以下のような問題が生じる。
【００１２】
すなわち、酸化雰囲気中でＴｉ膜をアニールする方法の場合、５００℃以上の温度が必要とされるため、基板上に既に作成されているトランジスタのソース・ドレイン領域等に含まれる不純物が再拡散を起こすので、所望のトランジスタ特性が得られない。
【００１３】
また、Ｔｉと酸素とを反応させながらＴｉＯｘ  膜を堆積する方法の場合、又は反応性スパッタリング法を用いてＴｉＯｘ  膜を堆積する方法の場合、Ｔｉが十分に酸化されないため、先に述べたように、下部電極となるＰｔ膜（つまりＰｔ電極）中をＴｉ原子が拡散してＰｔ電極表面に析出してしまう。このため、Ｐｔ電極の上に、比誘電率の高いＢＳＴ膜、Ｔａ２Ｏ５膜又はＰＺＴ膜等を容量絶縁膜として成膜するときに、Ｐｔ電極表面に析出したＴｉ原子が酸化され、それにより、比誘電率の低いＴｉ酸化膜がＰｔ電極表面に形成されてしまう。その結果、このＴｉ酸化膜の形成に起因して、下部電極と容量絶縁膜との間に余分な力が発生して膜はがれが起きる。また、このＴｉ酸化膜の比誘電率が低いために、結果としてキャパシタの蓄積容量を大きくすることができない。
【００１４】
また、Ｔｉ原子がＰｔ電極表面に析出した場合、Ｐｔ電極上に形成される容量絶縁膜、例えばＢＳＴ膜におけるＢａ、Ｓｒ及びＴｉの組成バランスが、Ｐｔ電極表面に析出するＴｉ原子の影響で崩されるため、ＢＳＴ膜の所望の特性が得られなくなる。さらに、Ｔｉ原子がＰｔ電極表面に析出した場合においてＰＺＴ又はＳＢＴ等のペロブスカイト構造を持つ強誘電体材料を容量絶縁膜に用いている場合、ペロブスカイト構造中にＴｉ原子が入り込んでしまう結果、前述のような強誘電体材料を用いた容量絶縁膜に要求される所望の膜特性が得られなくなる。
【００１５】
ところで、図３に示す従来例のようにスタック型のキャパシタ構造においては、密着層の膜厚が１０ｎｍ以上と厚くなっても特に問題はない。一方、図４（ａ）に示すようなカップ型のキャパシタ構造においては、下部電極の薄膜化と共に密着層の薄膜化が要求される。
【００１６】
図４（ａ）は、従来のカップ型キャパシタの断面構成図であり、図４（ｂ）は、図４（ａ）に示すキャパシタにおける、下部電極の厚さ（密着層の厚さを含む）と、上部電極が形成されるカップ（凹部）のアスペクト比との関係を示す特性図である。
【００１７】
図４（ａ）に示すように、絶縁膜６０には、キャパシタ形成用の凹部６０ａが設けられていると共に、絶縁膜６０における凹部６０ａの下側にプラグ６１が埋め込まれている。プラグ６１の上面を含む凹部６０ａの底部、及び凹部６０ａの壁面には、密着層（図示省略）を挟んで下部電極６２が形成されており、これによって凹部６０ｂが生じる。また、凹部６０ｂを含む絶縁膜６０の上には、凹部６０ｃが生じるように容量絶縁膜６３が形成されている。さらに、容量絶縁膜６３の上には、凹部６０ｄが生じるように上部電極６４が形成されている。すなわち、下部電極６２、容量絶縁膜６３及び上部電極６４の三層構造によってカップ型キャパシタが構成されている。ここで、下部電極６２及び上部電極６４はＰｔ膜よりなる。また、容量絶縁膜６３は厚さ２５ｎｍのＢＳＴ膜よりなる。
【００１８】
尚、図４（ａ）において、密着層は下部電極６２と一体的に表されているものとする。また、図４（ａ）において、αは、密着層の厚さを含む下部電極６２の厚さを示しており、βはメモリセル間のセパレーション幅を示しており、２Ｆはカップ型キャパシタの配列ピッチを示している。
【００１９】
また、図４（ｂ）に示すように、下部電極（密着層を含む）６２の厚さαが大きくなると、それに伴って、上部電極６４が形成される凹部（カップ）６０ｃのアスペクト比が非常に大きくなるので、上部電極６４の形成が実質的に不可能になる。また、図４（ｂ）に示すように、カップ型キャパシタの配列ピッチ２Ｆ（図中においては２Ｆの半値Ｆを示している）が小さくなるに従って、同じ大きさのαで比べたときの前述のアスペクト比が大きくなっていく。
【００２０】
従って、カップ型キャパシタにおいては、メモリセルの微細化に伴って、下部電極の厚さと共に密着層の厚さを小さくしていかないと、カップの中まで上部電極を埋め込むことが困難になる。
【００２１】
尚、図４（ｂ）に示す結果は、セパレーション幅βを５０ｎｍで一定に保ちながら、配列ピッチ２Ｆの半値Ｆを０．１０μｍ、０．１３μｍ、０．１５μｍと変化させることによって得られたものである。ここで、半値Ｆはトランジスタのデザインルールであって、現在のＤＲＡＭにおいては、このトランジスタのデザインルールＦに対して、メモリセルが２Ｆ×４Ｆ＝８Ｆ２  の面積を持つようにデザインされている。すなわち、キャパシタのピッチは短辺方向が２Ｆ、長辺方向が４Ｆとなる。従って、図４（ａ）は、カップ型キャパシタにおける短辺方向の断面構造を表している。
【００２２】
前記に鑑み、本発明は、絶縁膜と電極又は配線との密着性を十分に保持することができ、容量素子を形成する場合に誘電率の低下を防ぐことができ、且つ、凹部に埋め込まれた電極を有するカップ型キャパシタ等の容量素子を形成する場合に電極の形成を容易に行なうことができる半導体装置の製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】
前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、絶縁膜の上に金属層を形成する工程と、酸化力を持つ液体を用いて金属層に対して酸化処理を行なうことにより密着層を形成する工程と、密着層の上に電極又は配線を形成する工程とを備えている。
【００２４】
第１の半導体装置の製造方法によると、絶縁膜の上に金属層を形成した後、酸化力を持つ液体を用いて金属層に対して酸化処理を行なうため、金属層を十分に酸化することができ、それにより形成された密着層の上に電極又は配線を形成することができる。このため、密着層中の金属原子が電極又は配線の中を拡散して電極又は配線の表面に析出することがないので、電極又は配線を形成した後の工程で電極又は配線の表面に酸化膜が形成されることがない。その結果、酸化物の体積膨張に起因する膜はがれの発生を防止できるので、密着性の良好な密着層を形成することができる。従って、電極又は配線と絶縁膜との密着性を十分に保持することができる半導体装置を製造することができる。
【００２５】
また、第１の半導体装置の製造方法を用いて容量素子を形成した場合、下部電極下側の密着層中の金属原子が下部電極表面に析出することがないため、下部電極上に比誘電率の高い材料よりなる容量絶縁膜を形成する際に比誘電率の低い酸化膜が下部電極表面に形成されることがない。従って、容量素子の誘電率の低下つまり蓄積容量の低下を防止することができる。
【００２６】
第１の半導体装置の製造方法において、金属層はチタンよりなることが好ましい。
【００２７】
このようにすると、チタン金属層を十分に酸化して、酸化チタンよりなる密着性の良好な密着層を確実に形成することができる。
【００２８】
第１の半導体装置の製造方法において、金属層の厚さは１ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。
【００２９】
このようにすると、前述のような効果に加えて、金属層の厚さを１ｎｍ以上で且つ１０ｎｍ以下に設定しているため、密着性を十分に保持しつつ、金属層を十分に酸化して密着層を形成することができる。さらに、密着層となる金属層の厚さが１ｎｍ以上で且つ１０ｎｍ以下と薄いため、第１の半導体装置の製造方法をカップ型キャパシタの形成に適用した場合、上部電極が埋め込まれるカップ（凹部）のアスペクト比の増大を防止できる。従って、上部電極を容易に形成することができる。
【００３０】
第１の半導体装置の製造方法において、酸化力を持つ液体は水、過酸化水素水又はオゾン水であることが好ましい。
【００３１】
このようにすると、金属層を十分に酸化して、密着性の良好な密着層を確実に形成することができる。
【００３２】
本発明に係る第２の半導体装置の製造方法は、絶縁膜の上に金属層を形成する工程と、酸化力を持つ液体を用いて金属層に対して酸化処理を行なうことにより密着層を形成する工程と、密着層の上に第１の電極を形成する工程と、第１の電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に第２の電極を形成する工程とを備えている。
【００３３】
第２の半導体装置の製造方法によると、絶縁膜の上に金属層を形成した後、酸化力を持つ液体を用いて金属層に対して酸化処理を行なうため、金属層を十分に酸化することができ、それにより形成された密着層の上に第１の電極（容量素子の下部電極）を形成することができる。このため、密着層中の金属原子が下部電極中を拡散して下部電極の表面に析出することがないので、下部電極上に比誘電率の高い材料よりなる容量絶縁膜を形成する際に下部電極表面に酸化膜が形成されることがない。その結果、酸化物の体積膨張に起因する膜はがれの発生を防止できるので、密着性の良好な密着層を形成することができる。また、比誘電率の低い酸化膜が下部電極表面に形成されることがないので、容量素子の誘電率の低下つまり蓄積容量の低下を防止することができる。従って、下部電極と下地絶縁膜との密着性が十分に保持され且つ蓄積容量が十分に確保された容量素子を持つ半導体装置を製造することができる。
【００３４】
第２の半導体装置の製造方法において、金属層はチタンよりなることが好ましい。
【００３５】
このようにすると、チタン金属層を十分に酸化して、酸化チタンよりなる密着性の良好な密着層を確実に形成することができる。
【００３６】
第２の半導体装置の製造方法において、金属層の厚さは１ｎｍ以上で且つ１０ｎｍ以下であることが好ましい。
【００３７】
このようにすると、前述のような効果に加えて、金属層の厚さを１ｎｍ以上で且つ１０ｎｍ以下に設定しているため、密着性を十分に保持しつつ、金属層を十分に酸化して密着層を形成することができる。さらに、密着層となる金属層の厚さが１ｎｍ以上で且つ１０ｎｍ以下と薄いため、第２の半導体装置の製造方法をカップ型キャパシタの形成に適用した場合、上部電極が埋め込まれるカップ（凹部）のアスペクト比の増大を防止できる。従って、上部電極をカップの底まで容易に形成できるので、キャパシタの歩留まりを向上させることができる。
【００３８】
第２の半導体装置の製造方法において、酸化力を持つ液体は水、過酸化水素水又はオゾン水であることが好ましい。
【００３９】
このようにすると、金属層を十分に酸化して、密着性の良好な密着層を確実に形成することができる。
【００４０】
【発明の実施の形態】
以下、本発明の一実施形態に係る半導体装置の製造方法について、カップ型のキャパシタ構造を持つ容量素子を形成する場合を例として、図面を参照しながら説明する。
【００４１】
図１（ａ）〜（ｅ）及び図２（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００４２】
まず、図１（ａ）に示すように、例えばＤＲＡＭセル等を構成するメモリセルトランジスタのゲート電極及びソース・ドレイン領域等（図示省略）が形成されており、例えば直径が８インチのウェハよりなるシリコン基板１の上に、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ  ）法によりシリコン酸化膜よりなる第１の層間絶縁膜２を形成する。続いて、例えばリソグラフィ技術及びドライエッチング技術を用いて、第１の層間絶縁膜２を貫通してシリコン基板１の所定部分（ＤＲＡＭセルの場合にはメモリセルトランジスタのソース領域）に到達する接続孔２ａを形成する。その後、接続孔２ａにポリシリコン膜を埋め込んでポリシリコンプラグ３を形成する。
【００４３】
次に、図１（ｂ）に示すように、シリコン基板１の上に、例えばＣＶＤ法により、シリコン酸化膜よりなる第２の層間絶縁膜４、及びシリコン窒化膜よりなる第３の層間絶縁膜５を順次形成する。続いて、例えばリソグラフィ技術及びドライエッチング技術を用いて、第２の層間絶縁膜４及び第３の層間絶縁膜５を貫通してポリシリコンプラグ３の直上部に到達する凹部６を形成する。ここで、凹部６の径は例えば０．４０μｍであり、第１の層間絶縁膜２に形成した接続孔２ａの径は例えば０．１５μｍである。
【００４４】
次に、図１（ｃ）に示すように、凹部６の底部及び壁面を含む第３の層間絶縁膜５の上に、例えばＴｉよりなる厚さ１〜１０ｎｍ程度（例えば３ｎｍ）の金属層７Ａを形成する。その後、金属層７Ａに対して水洗を５分間程度行なう。その際、水洗の温度は２５〜５０℃程度が適当である。これにより、図１（ｄ）に示すように、金属層７Ａを酸化して、酸化チタン（ＴｉＯｘ  ）よりなる密着層７を形成することができる。このとき、金属層７Ａの厚さが１ｎｍ以上で且つ１０ｎｍ以下であると、水洗により金属層７Ａを十分に酸化させることができ、それによって形成された、十分に酸化したＴｉＯｘ  膜は密着性にすぐれた密着層７となる。一方、金属層７Ａの厚さが１ｎｍ未満であると、密着層７によって十分な密着性が得られない。また、金属層７Ａの厚さが１０ｎｍを超えると、水洗による金属層７Ａの酸化が十分行なわれず、その結果、密着層７の上に形成されるＰｔ電極中を金属原子（Ｔｉ原子）が拡散してしまうことになる。
【００４５】
尚、金属層７Ａを酸化するための液体としては、純水の他に、過酸化水素（Ｈ２Ｏ２）水又はオゾン（Ｏ３  ）水等を用いることができる。
【００４６】
次に、図１（ｅ）に示すように、密着層７の上に、例えばスパッタ法により、下部電極となる厚さ２０ｎｍ程度のＰｔ膜８Ａを、凹部６が途中まで埋まるように形成する。ここで、凹部６を含む第３の層間絶縁膜５の上に、ＴｉＯｘ  よりなる密着層７を挟んでＰｔ膜８Ａを形成することにより、凹部６を含む第３の層間絶縁膜５の上にＰｔ膜８Ａを直接形成する場合と比べて膜はがれを防止することができる。次に、例えばＣＶＤ法を用いて、Ｐｔ膜８Ａの上に厚さ４００ｎｍ程度のシリコン酸化膜９を、凹部６が完全に埋まるように成膜する。
【００４７】
次に、図２（ａ）に示すように、例えばドライエッチングを用いてシリコン酸化膜９に対して、その表面から厚さ４００ｎｍ分だけ除去されるようにエッチバックを行ない、それにより凹部６内にのみシリコン酸化膜９を残存させる。続いて、残存するシリコン酸化膜９をマスクとして、Ｐｔ膜８Ａにおける凹部６の外側部分を、例えばＡｒガス、Ｏ２  ガス及びＣｌ２  ガスを用いたドライエッチングにより選択的に除去すると共に、密着層７における凹部６の外側部分を選択的に除去する。これにより、凹部６の壁面及び底部の上に、Ｐｔ膜よりなる下部電極８が密着層７を挟んで形成される。その後、図２（ｂ）に示すように、凹部６内に残存するシリコン酸化膜９を例えばＨＦ（ｈｙｄｒｏｇｅｎ  ｆｌｕｏｒｉｄｅ  ）溶液を用いて除去する。
【００４８】
次に、図２（ｃ）に示すように、通常の方法を用いて、下部電極８が形成された凹部６に、誘電体としての容量絶縁膜１０、及び上部電極１１を順次形成することにより、下部電極８、容量絶縁膜１０及び上部電極１１の三層構造を持つカップ型キャパシタを完成させる。具体的には、凹部６内の下部電極８の上、及び第３の層間絶縁膜５の所定部分の上に、例えばＣＶＤ法を用いて高誘電体材料よりなる厚さ２０ｎｍ程度の容量絶縁膜１０を形成した後、容量絶縁膜１０の上に、例えばＲＦスパッタ法を用いてＰｔよりなる厚さ１００ｎｍ程度の上部電極１１を形成する。
【００４９】
尚、容量絶縁膜１０には、例えば比誘電率の高い材料として、酸化アルミニウム若しくは五酸化タンタル等の金属酸化物、又は、ペロブスカイト結晶構造を有するＢＳＴ、ＰＺＴ若しくはＳＢＴ等の材料を用いることができる。
【００５０】
次に、図２（ｃ）に示すように、上部電極１１の上を含む第３の層間絶縁膜５の上に、シリコン酸化膜よりなる第４の層間絶縁膜１２を形成した後、第４の層間絶縁膜１２を貫通して上部電極１１と接続するコンタクトプラグ１３を形成する。続いて、第４の層間絶縁膜１２の上に、コンタクトプラグ１３と接続する上層配線１４を形成した後、上層配線１４を覆う保護絶縁膜１５を形成する。これにより、カップ型キャパシタを持つ半導体装置が完成する。
【００５１】
以上に説明したように、本実施形態によると、容量素子形成用の凹部６が形成された第３の層間絶縁膜５の上に金属層７Ａを形成した後、水洗により金属層７Ａに対して酸化処理を行なうため、金属層７Ａを十分に酸化でき、それにより形成された密着層７の上に容量素子の下部電極８（Ｐｔ電極）を形成できる。このため、密着層７中の金属原子（Ｔｉ原子）がＰｔ電極中を拡散してＰｔ電極の表面に析出することがないので、Ｐｔ電極上に比誘電率の高い材料よりなる容量絶縁膜１０を形成する際にＰｔ電極の表面にＴｉの酸化膜が形成されることがない。その結果、酸化物の体積膨張に起因する膜はがれの発生を防止できるので、密着層７によって十分な密着強度が得られる。また、比誘電率の低いＴｉの酸化膜がＰｔ電極表面に形成されることがないので、キャパシタの誘電率の低下つまり蓄積容量の低下を防止することができる。従って、下部電極と下地絶縁膜との密着性が十分に保持され且つ蓄積容量が十分に確保された容量素子を持つ半導体装置を製造することができる。
【００５２】
さらに、本実施形態によると、密着層７となる金属層７Ａの厚さが１〜１０ｎｍ程度と十分に薄いため、上部電極１１の形成時点における凹部６のアスペクト比、つまり、密着層７、下部電極８及び容量絶縁膜１０が順次形成されて途中まで埋まった凹部６のアスペクト比が極端に大きくなることがない。言い換えると、上部電極１１が形成されるカップのアスペクト比の増大を防止できる。従って、上部電極１１をカップ（凹部６）の底まで容易に形成することができるので、キャパシタの歩留まりを向上させることができる。すなわち、密着層７を薄膜化することによって、本実施形態の方法を、カップ型キャパシタの形成に容易に適用することができる。
【００５３】
尚、本実施形態において、水洗により金属層７Ａを酸化したが、これに代えて、酸化力を有する他の液体、例えば過酸化水素水又はオゾン水等を用いて金属層７Ａを酸化させても同様の効果が得られることは言うまでもない。
【００５４】
また、本実施形態において、密着層７の材料としてＴｉＯｘ  を用いたが、密着層７の材料は、ＴｉＯｘ  と同様の効果を発揮できるものであれば特に限定されるものではない。また、密着層７となる金属層７Ａの材料としてＴｉを用いたが、これに代えて、Ｔａ、ＴｉＡｌ、ＴｉＷ、ＴａＡｌ、ＴｉＳｉ又はＴａＳｉ等を用いてもよい。
【００５５】
また、本実施形態において、凹部６の底部及び壁面の上に密着層７を形成したが、これに代えて、密着層７を凹部６の底部の上のみに形成してもよい。この場合にも、密着層７によって十分な密着性（第１の層間絶縁膜２と下部電極８との密着性）を確保することができる。
【００５６】
また、本実施形態において、キャパシタの下部電極（下部電極８）と下地絶縁膜（第１の層間絶縁膜２）との間における密着層形成を対象とした。しかし、本発明はこれに限られず、ＧａＮ系半導体レーザの電極と絶縁膜との間、ＴＦＴ液晶表示装置のアドレス線と絶縁膜との間、又はゲート電極線と絶縁膜との間等における密着層形成を対象としてもよい。
【００５７】
ところで、本実施形態において、密着層７となる金属層７Ａの厚さ、つまりＴｉ膜の厚さを１〜１０ｎｍの範囲に限定するにあたって、本願発明者らは次のような実験を行ない、その実験結果に基づいてＴｉ膜の厚さを前述の範囲に決定した。以下、その実験内容について説明する。まず、本願発明者らは、密着層としてＴｉ膜を用いた場合における、Ｐｔ膜と絶縁膜との密着性と、Ｔｉ膜の膜厚との関係について実験を行なった。その結果、Ｔｉ膜の膜厚が１ｎｍ程度以上あれば、８Ｎ／ｃｍの粘着力を持つテープを用いた剥離試験においても、膜はがれが起こらなかった。
【００５８】
ところが、Ｔｉ膜を厚くすると（例えばＴｉ膜の厚さを３ｎｍ以上にすると）、Ｔｉ原子がＰｔ電極中を拡散してＰｔ電極表面に析出するという現象を本願発明者らは見出した。このようにＴｉ原子がＰｔ電極表面に存在すると、Ｐｔ電極上に、比誘電率の高いＢＳＴ膜、Ｔａ２Ｏ５膜又はＰＺＴ膜を成膜したときにＴｉ原子が酸化されて比誘電率の小さいＴｉ酸化膜がＰｔ電極表面に形成され、その結果、キャパシタの容量を大きくすることができない。
【００５９】
また、Ｔｉ原子がＰｔ電極表面に存在する場合においてＰｔ電極上にＢＳＴ膜を形成する場合には、ＢＳＴ膜におけるＢａ、Ｓｒ及びＴｉの組成バランスが、Ｐｔ電極表面に析出したＴｉ原子の影響で崩されるため、ＢＳＴ膜の所望の特性が得られなくなる。さらに、Ｔｉ原子がＰｔ電極表面に存在する場合においてＰｔ電極上にＰＺＴ又はＳＢＴ等のペロブスカイト構造を持つ絶縁膜を形成する場合には、ぺロブスカイト構造中にＴｉ原子が入り込んでしまう結果、これらの絶縁膜の所望の特性が得られなくなる。
【００６０】
さらに、本願発明者らは、密着層として酸化Ｔｉ膜を用いた場合における、Ｐｔ膜と絶縁膜との密着性と、酸化Ｔｉ膜の膜厚との関係について実験を行なった。ここで、酸化Ｔｉ膜を形成するにあたって、「従来の技術」で述べたような方法を用いた場合には様々な弊害が生じる。すなわち、基板上に既に作成されているトランジスタのソース・ドレイン領域等に含まれる不純物が再拡散を起こしたり、又は、Ｔｉ膜に対して十分な酸化処理を施せないことに起因して膜はがれが起きたりする。そこで、本実施形態で説明したように、Ｔｉ膜を成膜した後に水洗によりＴｉ膜を酸化し、それによって酸化Ｔｉ膜を形成したところ、Ｔｉ膜が１ｎｍ程度の極薄膜である場合でも、形成された酸化Ｔｉ膜の密着性には問題がなかった。また、Ｔｉ膜の厚さを１〜２０ｎｍに設定して同様の実験を行なったところ、Ｔｉ膜の厚さが１０ｎｍを超えるとＴｉ膜を十分に酸化できないということが判明した。従って、本願発明者らは、密着層７となるＴｉ膜つまり金属層７Ａの厚さを１〜１０ｎｍの範囲に決定した。
【００６１】
【発明の効果】
本発明によると、酸化力を持つ液体を用いて、密着層となる金属層に対して酸化処理を行なうため、該金属層を十分に酸化することができる。このため、密着層中の金属原子が電極又は配線の中を拡散して電極又は配線の表面に析出することがないので、電極又は配線を形成した後の工程で電極又は配線の表面に酸化膜が形成されることがない。その結果、酸化物の体積膨張に起因する膜はがれの発生を防止できるので、密着性の良好な密着層を形成することができる。従って、電極又は配線と絶縁膜との密着性を十分に保持することができる半導体装置を製造することができる。
【００６２】
また、本発明を用いて容量素子を形成した場合、下部電極下側の密着層中の金属原子が下部電極表面に析出することがないため、下部電極上に比誘電率の高い材料よりなる容量絶縁膜を形成する際に比誘電率の低い酸化膜が下部電極表面に形成されることがない。従って、容量素子の誘電率の低下つまり蓄積容量の低下を防止することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】従来のキャパシタの断面構造を示す図である。
【図４】（ａ）は従来のカップ型キャパシタの断面構成図であり、（ｂ）は（ａ）に示すキャパシタにおける、下部電極の厚さ（密着層の厚さを含む）と、上部電極が形成されるカップ（凹部）のアスペクト比との関係を示す特性図である。
【符号の説明】
１    シリコン基板
２    第１の層間絶縁膜
２ａ  接続孔
３    ポリシリコンプラグ
４    第２の層間絶縁膜
５    第３の層間絶縁膜
６    凹部
７Ａ  金属層
７    密着層
８Ａ  Ｐｔ膜
８    下部電極
９    シリコン酸化膜
１０    容量絶縁膜
１１    上部電極
１２    第４の層間絶縁膜
１３    コンタクトプラグ
１４    上層配線
１５    保護絶縁膜
【図１】
0003588609.tif 000002
【図２】
0003588609.tif 000003
【図３】
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【図４】
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