(57)【特許請求の範囲】
【請求項１】
基板上に第１非晶質シリコン膜を形成する第１の工程と、
前記第１非晶質シリコン膜の上に導電膜を形成する第２の工程と、
前記導電膜に、ＹＡＧレーザー、Ａｒガスレーザー、ルビーレーザー、炭酸ガスレーザーのうちいずれかの連続発振レーザーを照射することにより導電膜を発熱させ、この熱を利用して前記第１非晶質シリコン膜を第１多結晶シリコン膜に変える第３の工程と、を含み、
前記第２の工程の前に、前記第１非晶質シリコン膜の上に絶縁膜を形成する工程を更に備え、
前記第３の工程の後に、前記導電膜をゲート電極として加工し、前記第１多結晶シリコン膜を能動層とするトランジスタを形成することを特徴とした半導体装置の製造方法。
【請求項２】
前記導電膜が金属膜を含むことを特徴とした請求項１に記載の半導体装置の製造方法。
【請求項３】
基板上に第１非晶質シリコン膜を形成する第１の工程と、前記第１非晶質シリコン膜の上に導電膜を形成する第２の工程と、前記導電膜に電磁波を照射することにより導電膜を発熱させ、この熱を利用して前記第１非晶質シリコン膜を第１多結晶シリコン膜に変える第３の工程と、を含み、前記導電膜が金属膜とその下の第２非晶質シリコン膜との積層構造を含むことを特徴とした半導体装置の製造方法。
【請求項４】
前記電磁波が高周波を含むことを特徴とした請求項３に記載の半導体装置の製造方法。
【請求項５】
前記連続発振レーザがＹＡＧレーザーであることを特徴とした請求項１又は２に記載の半導体装置の製造方法。
【請求項６】
前記第３の工程において、前記第２非晶質シリコン膜を第２多結晶シリコン膜に変えることを特徴とした請求項３に記載の半導体装置の製造方法。
【請求項７】
前記第３の工程に先だって、前記第１非晶質シリコン膜に不純物を導入することによってソース・ドレイン領域を形成し、
前記第３の工程において、前記ゲート電極となる導電膜に前記連続発振レーザーを照射することにより前記導電膜を発熱させ、この熱を利用して、前記第１非晶質シリコンから前記第１多結晶シリコンへの結晶化と、前記ソース・ドレイン領域の活性化とを同時に行う、請求項１，２又は５に記載の半導体装置の製造方法。
【請求項８】
基板上に第１非晶質シリコン膜を形成する第１の工程と、前記第１非晶質シリコン膜の上に導電膜を形成する第２の工程と、前記導電膜に電磁波を照射することにより導電膜を発熱させ、この熱を利用して前記第１非晶質シリコン膜を第１多結晶シリコン膜に変える第３の工程と、を含み、
前記導電膜は、前記第３の工程の後に遮光膜として加工され、
前記第３の工程に先だって、前記第１非晶質シリコン膜に不純物を導入することによってソース・ドレイン領域を形成し、
前記第３の工程において、前記遮光膜となる導電膜に前記電磁波を照射することにより前記導電膜を発熱させ、この熱を利用して、前記第１非晶質シリコンから前記第１多結晶シリコンへの結晶化と、前記ソース・ドレイン領域の活性化とを同時に行う、半導体装置の製造方法。
【請求項９】
基板上に第１非晶質シリコン膜を形成する第１の工程と、前記第１非晶質シリコン膜の上に導電膜を形成する第２の工程と、前記導電膜に電磁波を照射することにより導電膜を発熱させ、この熱を利用して前記第１非晶質シリコン膜を第１多結晶シリコン膜に変える第３の工程と、を含み、
前記導電膜は、前記第３の工程の後にソース・ドレイン配線として加工され、前記第３の工程に先だって、前記第１非晶質シリコン膜に不純物を導入することによってソース・ドレイン領域を形成し、前記第３の工程において、前記ソース・ドレイン配線となる導電膜に前記電磁波を照射することにより前記導電膜を発熱させ、この熱を利用して、前記第１非晶質シリコンから前記第１多結晶シリコンへの結晶化と、前記ソース・ドレイン領域の活性化とを同時に行う、半導体装置の製造方法。
【請求項１０】
前記電磁波は、連続発振レーザー光を含む、請求項３，６，８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、市販のアクティブマトリクス方式液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）の画素駆動素子（画素駆動用トランジスタ）として、透明絶縁基板上に形成された多結晶シリコン膜を能動層に用いた薄膜トランジスタ（以下、多結晶シリコンＴＦＴという）が採用されている。
【０００３】
多結晶シリコンＴＦＴは、非晶質シリコン膜を能動層に用いた薄膜トランジスタに比べ、移動度が大きく駆動能力が高いという利点がある。そのため、多結晶シリコンＴＦＴを用いれば、高性能なＬＣＤを実現できる上に、画素部（表示部）だけでなく周辺駆動回路（ドライバ部）までを同一基板上に一体に形成することができる。
【０００４】
このような多結晶シリコンＴＦＴにおいて、能動層としての多結晶シリコン膜の形成方法としては、基板上に直接多結晶シリコン膜を堆積させる方法や基板上に非晶質シリコン膜を形成した後に、これを多結晶化する方法等がある。このうち、多結晶シリコン膜を直接基板に堆積させる方法は、例えば、ＣＶＤ法を用い、高温下で堆積させるという比較的簡単な工程である。
【０００５】
また、非晶質シリコン膜を堆積した後にこれを多結晶化するには、固相成長法が一般的である。この固相成長法は、非晶質シリコン膜に熱処理を行うことにより、固体のままで多結晶化させて多結晶シリコン膜を得る方法である。
【０００６】
このような方法は、不純物活性化などの時に９００℃程度の高い温度を使用することから、高温プロセスと呼ばれており、耐熱性の高い基板（例えば、石英基板）を用いた場合には、処理時間が短く済むという利点がある。
【０００７】
しかしながら、前記耐熱性の高い基板は高価であり、比較的安価なガラス基板を用いた場合には、基板に熱歪みが生じて好ましくなく、近年では、低温プロセスを用いた開発が盛んである。
【０００８】
特に、駆動デバイスであるＴＦＴにおいては、高性能化が必須であり、このために、低温プロセスを用いたＴＦＴの構成材料の高品質化をはじめとする様々なアプローチがなされている。
【０００９】
例えば、デバイス特性を左右する活性層材料の高品質化技術として、非晶質シリコン膜を出発材料とし、エキシマレーザーアニール法によって、多結晶シリコン膜を形成する技術が開発されている。
【００１０】
【発明が解決しようとする課題】
従来例のレーザーアニール法は、アニールする半導体膜の膜厚や膜質により吸収率が大きく影響され、アニールを均一に行うことができず、素子特性がばらついて歩留まりを低下させる原因となる。特に、パルス発振のレーザーを用いたものにあっては、パルス発振の不安定さに起因したビーム強度のバラツキにより、素子特性のバラツキが顕著である。
【００１１】
本発明は、半導体装置の製造方法に関し、斯かる問題点を解決するものである。
【００１２】
【課題を解決するための手段】
請求項１の半導体装置の製造方法は、基板上に第１非晶質シリコン膜を形成する第１の工程と、第１非晶質シリコン膜の上に導電膜を形成する第２の工程と、導電膜に、ＹＡＧレーザー、Ａｒガスレーザー、ルビーレーザー、炭酸ガスレーザーのうちいずれかの連続発振レーザーを照射することにより導電膜を発熱させ、この熱を利用して第１非晶質シリコン膜を第１多結晶シリコン膜に変える第３の工程と、を含み、第２の工程の前に、第１非晶質シリコン膜の上に絶縁膜を形成する工程を更に備え、第３の工程の後に、導電膜をゲート電極として加工し、第１多結晶シリコン膜を能動層とするトランジスタを形成することをその要旨とする。
【００１３】
請求項２の半導体装置の製造方法は、請求項１の発明において、前記導電膜が金属膜を含むことをその要旨とする。
【００１４】
請求項３の半導体装置の製造方法は、基板上に第１非晶質シリコン膜を形成する第１の工程と、前記第１非晶質シリコン膜の上に導電膜を形成する第２の工程と、前記導電膜に電磁波を照射することにより導電膜を発熱させ、この熱を利用して前記第１非晶質シリコン膜を第１多結晶シリコン膜に変える第３の工程と、を含み、前記導電膜が金属膜とその下の第２非晶質シリコン膜との積層構造を含むことをその要旨とする。
【００１５】
請求項４の半導体装置の製造方法は、請求項３の発明において、前記電磁波が高周波を含むことをその要旨とする。
【００１６】
請求項５の半導体装置の製造方法は、請求項１又は２の発明において、前記連続発振レーザーがＹＡＧレーザーであることをその要旨とする。
【００１８】
請求項６の半導体装置の製造方法は、請求項３の発明において、第３の工程において、第２非晶質シリコン膜を第２多結晶シリコン膜に変えることをその要旨とする。
【００２０】
請求項７の半導体装置の製造方法は、請求項１，２又は５の発明において、導電膜は、第３の工程に先だって、第１非晶質シリコン膜に不純物を導入することによってソース・ドレイン領域を形成し、第３の工程において、ゲート電極となる導電膜に連続発振レーザーを照射することにより導電膜を発熱させ、この熱を利用して、第１非晶質シリコンから第１多結晶シリコンへの結晶化と、ソース・ドレイン領域の活性化とを同時に行うことをその要旨とする。
【００２１】
請求項８の半導体装置の製造方法は、基板上に第１非晶質シリコン膜を形成する第１の工程と、第１非晶質シリコン膜の上に導電膜を形成する第２の工程と、導電膜に電磁波を照射することにより導電膜を発熱させ、この熱を利用して第１非晶質シリコン膜を第１多結晶シリコン膜に変える第３の工程と、を含み、導電膜は、第３の工程の後に遮光膜として加工され、第３の工程に先だって、第１非晶質シリコン膜に不純物を導入することによってソース・ドレイン領域を形成し、第３の工程において、遮光膜となる導電膜に電磁波を照射することにより導電膜を発熱させ、この熱を利用して、第１非晶質シリコンから第１多結晶シリコンへの結晶化と、ソース・ドレイン領域の活性化とを同時に行うことをその要旨とする。
【００２２】
請求項９の半導体装置の製造方法は、基板上に第１非晶質シリコン膜を形成する第１の工程と、第１非晶質シリコン膜の上に導電膜を形成する第２の工程と、導電膜に電磁波を照射することにより導電膜を発熱させ、この熱を利用して第１非晶質シリコン膜を第１多結晶シリコン膜に変える第３の工程と、を含み、導電膜は、第３の工程の後にソース・ドレイン配線として加工され、第３の工程に先だって、第１非晶質シリコン膜に不純物を導入することによってソース・ドレイン領域を形成し、第３の工程において、ソース・ドレイン配線となる導電膜に電磁波を照射することにより導電膜を発熱させ、この熱を利用して、第１非晶質シリコンから第１多結晶シリコンへの結晶化と、ソース・ドレイン領域の活性化とを同時に行うことをその要旨とする。
【００２３】
請求項１０の半導体装置の製造方法は、請求項３，６，８又は９の発明において、電磁波は、連続発振レーザー光を含むことをその要旨とする。
【００２４】
【発明の実施の形態】
（第１実施形態）
本発明を具体化した第１実施形態における半導体装置の製造方法を図面に基づいて説明する。
【００２５】
図１〜図１９は、本第１実施形態の製造プロセスを順次説明するための半導体装置の断面図を示している。
【００２６】
工程１（図１参照）：無アルカリガラスなどの基板１上に、ＳｉＯ２やＳｉＮなどの絶縁性薄膜１ａをＣＶＤ法やスパッタ法などにより形成する。この絶縁性薄膜１ａは、後述する熱処理の際に、基板１中の不純物が上層に拡散することを防止する。
【００２７】
工程２（図２参照）：絶縁性薄膜１ａの上に、プラズマＣＶＤ法を用いて非晶質シリコン膜２ａ（膜厚約５５ｎｍ）を形成する。尚、この非晶質シリコン膜２ａが本発明における「第１非晶質シリコン膜」に相当する。
【００２８】
工程３（図３参照）：約４５０℃，約１時間の脱水素処理を行った後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、非晶質シリコン膜２ａを所定形状に加工する。
【００２９】
そして、非晶質シリコン膜２ａの上に、プラズマＣＶＤ法により、シリコン酸化膜からなるゲート絶縁膜３（膜厚約１００ｎｍ）を形成する。尚、このゲート絶縁膜３が本発明における「絶縁膜」に相当する。
【００３０】
工程４（図４参照）：ゲート絶縁膜３の上に、減圧ＣＶＤ法により非晶質シリコン膜（膜厚約１００ｎｍ）４ａを堆積する。この非晶質シリコン膜４ａは、その形成時に不純物（Ｎ型ならヒ素やリン、Ｐ型ならボロン）がドープされているが、ノンドープ状態で堆積し、その後に不純物を注入してもよい。尚、この非晶質シリコン膜４ａが本発明における「導電膜および第２非晶質シリコン膜」に相当する。
【００３１】
次に、スパッタ法を用い、非晶質シリコン膜４ａの上にタングステンシリサイド（Ｗシリサイド：ＷＳｉ２）膜４ｂ（膜厚約１００ｎｍ）を形成する。尚、このＷシリサイド膜４ｂが本発明における「導電膜」に相当する。
【００３２】
工程５（図５参照）：窒素雰囲気中、基板全体を約３５０℃に加熱した状態で、基板の長手方向から約２．４５ＧＨｚ，約１ＧＷの高周波を約０．３秒間照射し、同時に、これに垂直な方向から約１．１７ＧＨｚ，約１ＧＷの高周波を約０．３秒間照射する（したがって、図示しない高周波発振装置は、２方向にそれぞれ１台ずつ設けられている）。これにより、高周波が、Ｗシリサイド膜４ｂの自由電子（伝導電子）を運動させ、Ｗシリサイド膜４ｂ自身が発熱する。この熱により、非晶質シリコン膜２ａおよび非晶質シリコン膜４ａがアニールされて、非晶質シリコン膜２ａが多結晶シリコン膜２に変わると共に非晶質シリコン膜４ａが多結晶シリコン膜４ｃに変わる。また、導電性を有する非晶質シリコン膜４ａ自身も同様に発熱し、この熱によっても非晶質シリコン膜２ａの多結晶化が促進される。
【００３３】
すなわち、非晶質シリコン膜４ａを、Ｗシリサイド膜４ｂからの放射熱により加熱することにより、多結晶シリコン膜４ｃを形成する。また、非晶質シリコン膜２ａを、非晶質シリコン膜４ａおよびＷシリサイド膜４ｂからの放射熱により加熱することにより、多結晶シリコン膜２を形成する。尚、この多結晶シリコン膜２が本発明における「第１多結晶シリコン膜」に相当し、多結晶シリコン膜４ｃが本発明における「第２多結晶シリコン膜」に相当する。
【００３４】
工程６（図６参照）：常圧ＣＶＤ法により、Ｗシリサイド膜４ｂの上にシリコン酸化膜５を堆積した後、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、多結晶シリコン膜４ｃ、Ｗシリサイド膜４ｂおよびシリコン酸化膜５を所定形状に加工する。多結晶シリコン膜４ｃは、Ｗシリサイド膜４ｂとともにポリサイド構造のゲート電極４として使用する。
【００３５】
工程７（図７参照）：自己整合技術により、ゲート電極４およびシリコン酸化膜５をマスクとして、多結晶シリコン膜２に不純物を注入し、ソース・ドレイン領域６を形成する。
【００３６】
工程８（図８参照）：ゲート絶縁膜３およびシリコン酸化膜５の上に、常圧ＣＶＤ法によりシリコン酸化膜を堆積し、これを異方性全面エッチバックすることにより、ゲート電極４およびシリコン酸化膜５の側方にサイドウォール７を形成する。更に、このサイドウォール７およびシリコン酸化膜５をレジスト８で覆い、再び自己整合技術により、レジスト８をマスクとして多結晶シリコン膜２に不純物を注入して、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を形成する。
【００３７】
この状態で、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法による急速加熱を行う。ＲＴＡ法による加熱は、高温を用いるが、きわめて短時間で終えることができるので、基板１が変形する心配はない。
【００３８】
以上の工程により、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）Ａが形成される。
【００３９】
本発明者が、上記の製法を用いて、Ｌ／Ｗ＝５／５（μｍ）のｎ型薄膜トランジスタ（Ａ）を作製し、その電気的特性を測定したところ、電気効果移動度：１７０ｃｍ２／Ｖｓ，Ｖｔｈ：０．２Ｖ，Ｓ値：０．０３Ｖ／ｄｅｃ．と良好な数値を得ることができた。また、絶縁膜のＴＺＤＢ（Ｔｉｍｅ  Ｚｅｒｏ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）は、８．５ＭＶ／ｃｍであった。この理由は、非晶質シリコン膜２ａの多結晶化が、Ｓｉの融点（約１４１４℃）に近い温度で行われたこと、シリコン酸化膜３を形成してから熱処理して非晶質シリコン膜２ａを多結晶化するので、多結晶化の際、非晶質シリコン膜２ａとシリコン酸化膜３との界面の整合性が高くなること、更には、多結晶化の際にシリコン酸化膜３自身の緻密化が促進されて、シリコン酸化膜３の膜質が向上すること、が考えられる。
【００４０】
尚、本第１実施形態では、Ｗシリコン膜４ｂおよび非晶質シリコン膜４ａの発熱温度が約１３５０〜１４００℃にまで上昇するが、加熱に要する時間が０．３秒と短いため、熱が基板１全体に伝わることが無く、基板１として変形温度が約７５０℃以下の安価な基板を用いても何ら問題は生じない。
【００４１】
工程９（図９参照）：レジスト８除去後、デバイスの全面に、プラズマ酸化膜と常圧ＣＶＤ法によるシリコン酸化膜との積層構造から成る層間絶縁膜９を形成する。
【００４２】
続いて、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、層間絶縁膜９に、ソース・ドレイン領域６とコンタクトするコンタクトホール１０を形成する。
【００４３】
工程１０（図１０参照）：マグネトロンスパッタ法により、Ｔｉ／Ａｌ−Ｓｉ合金／Ｔｉの積層構造からなる配線層を堆積し、フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、ソース・ドレイン電極１１として加工する。
【００４４】
工程１１（図１１参照）：ＣＶＤ法により、デバイスの全面に保護膜としてのシリコン酸化膜１２（シリコン窒化膜でもよい）を薄く堆積させる。
【００４５】
工程１２（図１２参照）：デバイス全面に、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜１３を３回にわたって塗布し、デバイス表面の凹凸を平坦化する。
【００４６】
工程１３（図１３参照）：ＳＯＧ膜１３はレジストの剥離性が悪く、また水分を吸収しやすいので、この保護膜として、ＣＶＤ法により、ＳＯＧ膜１３の上に更にシリコン酸化膜１４（シリコン窒化膜でもよい）を薄く堆積させる。
【００４７】
工程１４（図１４参照）：フォトリソグラフィ技術、ＲＩＥ法によるドライエッチング技術を用いて、前記シリコン酸化膜１２／ＳＯＧ膜１３／シリコン酸化膜１４に、前記ソース・ドレイン電極１１に通じるコンタクトホール１５を形成し、デバイスの全面に、画素電極としてのＩＴＯ膜１６をスパッタ蒸着させる。
【００４８】
工程１５（図１５参照）：最後に、ＩＴＯ膜１６を電極形状に加工すべく、ＩＴＯ膜１６の上にレジストパターンを形成した後、まず、臭化水素ガス（ＨＢｒ）を用いたＲＩＥ法によりＩＴＯ膜１６をエッチングし、シリコン酸化膜１４が露出しはじめた時点で、ガスを塩素ガス（Ｃｌ２）に切り替え、そのまま最後までエッチングを継続する。
【００４９】
工程１６（図１６参照）：このようにＬＣＤの片側ＴＦＴ基板を形成した後は、表面に共通電極１７が形成された透明絶縁基板１８を相対向させ、各基板１、１８の間に液晶を封入して液晶層１９を形成することにより、ＬＣＤの画素部を完成させる。
【００５０】
図１７は本第１実施形態におけるアクティブマトリクス方式ＬＣＤのブロック構成図である。
【００５１】
画素部２０には各走査線（ゲート配線）Ｇ１・・・Ｇｎ，Ｇｎ＋１・・・Ｇｍと各データ線（ドレイン配線）Ｄ１・・・Ｄｎ，Ｄｎ＋１・・・Ｄｍとが配置されている。各ゲート配線と各ドレイン配線とはそれぞれ直交し、その直交部分に画素２１が設けられている。そして、各ゲート配線は、ゲートドライバ２２に接続され、ゲート信号（走査信号）が印加されるようになっている。また、各ドレイン配線は、ドレインドライバ（データドライバ）２３に接続され、データ信号（ビデオ信号）が印加されるようになっている。これらのドライバ２２、２３によって周辺駆動回路２４が構成されている。
【００５２】
そして、各ドライバ２２、２３のうち少なくともいずれか一方を画素部２０と同一基板上に形成したＬＣＤは、一般にドライバ一体型（ドライバ内蔵型）ＬＣＤと呼ばれている。尚、ゲートドライバ２２が、画素部２０の両端に設けられている場合もある。また、ドレインドライバ２３が、画素部２０の両側に設けられている場合もある。
【００５３】
この周辺駆動回路２４のスイッチング用素子にも前記多結晶シリコンＴＦＴ（Ａ）と同等の製造方法で作成した多結晶シリコンＴＦＴを用いており、多結晶シリコンＴＦＴ（Ａ）の作製に並行して、同一基板上に形成される。尚、この周辺駆動回路２４用の多結晶シリコンＴＦＴは、ＬＤＤ構造ではなく、通常のシングルドレイン構造を採用している（もちろん、ＬＤＤ構造であってもよい）。
【００５４】
また、この周辺駆動回路２４の多結晶シリコンＴＦＴは、ＣＭＯＳ構造に形成することにより、各ドライバ２２、２３としての寸法の縮小化を実現している。
【００５５】
図１８にゲート配線Ｇｎとドレイン配線Ｄｎとの直交部分に設けられている画素２１の等価回路を示す。
【００５６】
画素２１は、画素駆動素子としてのＴＦＴ（前記薄膜トランジスタＡと同様）、液晶セルＬＣ、補助容量Ｃｓから構成される。ゲート配線ＧｎにはＴＦＴのゲートが接続され、ドレイン配線ＤｎにはＴＦＴのドレインが接続されている。そして、ＴＦＴのソースには、液晶セルＬＣの表示電極（画素電極）と補助容量（蓄積容量又は付加容量）Ｃｓとが接続されている。
【００５７】
この液晶セルＬＣと補助容量Ｃｓとにより、信号蓄積素子が構成される。液晶セルＬＣの共通電極（表示電極の反対側の電極）には電圧Ｖｃｏｍが印加されている。一方、補助容量Ｃｓにおいて、ＴＦＴのソースと接続される側の反対側の電極には定電圧ＶＲが印加されている。この液晶セルＬＣの共通電極は、文字通り全ての画素２１に対して共通した電極となっている。そして、液晶セルＬＣの表示電極と共通電極との間には静電容量が形成されている。尚、補助容量Ｃｓにおいて、ＴＦＴのソースと接続される側の反対側の電極は、隣のゲート配線Ｇｎ＋１と接続されている場合もある。
【００５８】
このように構成された画素２１において、ゲート配線Ｇｎを正電圧にしてＴＦＴのゲートに正電圧を印加すると、ＴＦＴがオンとなる。すると、ドレイン配線Ｄｎに印加されたデータ信号で、液晶セルＬＣの静電容量と補助容量Ｃｓとが充電される。反対に、ゲート配線Ｇｎを負電圧にしてＴＦＴのゲートに負電圧を印加すると、ＴＦＴがオフとなり、その時点でドレイン配線Ｄｎに印加されていた電圧が、液晶セルＬＣの静電容量と補助容量Ｃｓとによって保持される。このように、画素２１へ書き込みたいデータ信号をドレイン配線に与えてゲート配線の電圧を制御することにより、画素２１に任意のデータ信号を保持させておくことができる。その画素２１の保持しているデータ信号に応じて液晶セルＬＣの透過率が変化し、画像が表示される。
【００５９】
ここで、画素２１の特性として重要なものに、書き込み特性と保持特性とがある。書き込み特性に対して要求されるのは、画素部２０の仕様から定められた単位時間内に、信号蓄積素子（液晶セルＬＣおよび補助容量Ｃｓ）に対して所望のビデオ信号電圧を十分に書き込むことができるかどうかという点である。また、保持特性に対して要求されるのは、信号蓄積素子に一旦書き込んだビデオ信号電圧を必要な時間だけ保持することができるかどうかという点である。
【００６０】
補助容量Ｃｓが設けられているのは、信号蓄積素子の静電容量を増大させて書き込み特性および保持特性を向上させるためである。すなわち、液晶セルＬＣは、その構造上、静電容量の増大には限界がある。そこで、補助容量Ｃｓによって液晶セルＬＣの静電容量の不足分を補うわけである。
【００６１】
本第１実施形態にあっては、以下のとおりの作用効果を奏する。
【００６２】
（イ）非晶質シリコン膜４ａを、Ｗシリサイド膜４ｂからの放射熱により、加熱することにより、多結晶シリコン膜４ｃを形成する。また、非晶質シリコン膜２ａを、非晶質シリコン膜４ａおよびＷシリサイド膜４ｂからの放射熱により、加熱することにより、多結晶シリコン膜２を形成する。その結果、多結晶シリコンＴＦＴデバイスおよびＴＦＴを使用したＬＣＤデバイスの特性のバラツキを防止し、歩留まりを向上させることができる。
【００６３】
（ロ）非晶質シリコン膜２ａ，４ａを多結晶化するための熱源としてのＷシリサイド膜４ｂをゲート電極４の一部として利用することにより、一旦Ｗシリコン膜４ｂを（更には、多結晶シリコン膜４ｃを）剥離してから新たにゲート電極を形成することに比べて、工程数を削減することができる。
【００６４】
（ハ）非晶質シリコン膜２ａとＷシリサイド膜４ｂ（非晶質シリコン膜４ａ）との間に、シリコン酸化膜３を介在させている。すなわち、シリコン酸化膜３を形成してから熱処理して非晶質シリコン膜２ａを多結晶化するので、多結晶化の際、非晶質シリコン膜２ａとシリコン酸化膜３との界面の整合性が高くなる。更には、多結晶化の際にシリコン酸化膜３自身の緻密化が促進されて、シリコン酸化膜３の膜質が向上する。したがって、このシリコン酸化膜３をゲート絶縁膜として用いた薄膜トランジスタ（Ａ）の電気的特性が良好になる。
【００６５】
（ニ）上記（ハ）に加え、シリコン酸化膜３とＷシリサイド膜４ｂとの間に、非晶質シリコン膜４ａを介在させているので、この非晶質シリコン膜４ａがバッファ層となって、シリコン酸化膜３やＷシリサイド膜４ｂに加わる熱応力が緩和され、Ｗシリサイド膜４ｂにクラックが発生したり、シリコン酸化膜３の歪みに起因したトラップ準位の発生および多結晶シリコン膜２の結晶欠陥の発生が抑制される。
【００６６】
（ホ）多結晶シリコンＴＦＴデバイスおよびＴＦＴを、いわゆる低温プロセスで行うことができるので、基板１として安価なガラス基板を採用することができ、ＬＣＤデバイスの低コスト化を実現することができる。
【００６７】
（第２実施形態）
本発明を具体化した第２実施形態を以下に説明する。本第２実施形態が第１実施形態と異なるのは、上記工程５において、高周波の照射に代えてＹＡＧ（Ｙｔｔｒｉｕｍ  Ａｌｍｉｎｕｍ  Ｇａｒｎｅｔ）レーザービームを照射することのみでありその他の工程は同様であるので、ここでは工程５に代わる工程５ａのみ説明する。
【００６８】
工程５ａ（図５参照）：基板に対して、ＹＡＧレーザービームを照射、走査してアニール処理を行う。これにより、Ｗシリサイド膜４ｂ自身が発熱し、この熱により、非晶質シリコン膜２ａおよび非晶質シリコン膜４ａがアニールされて、非晶質シリコン膜２ａが多結晶シリコン膜２に変わると共に非晶質シリコン膜４ａが多結晶シリコン膜４ｃに変わる。また、導電性を有する非晶質シリコン膜４ａ自身も同様に発熱し、この熱によっても非晶質シリコン膜２ａの多結晶化が促進される。
【００６９】
すなわち、非晶質シリコン膜４ａを、Ｗシリサイド膜４ｂからの放射熱により、加熱することにより、多結晶シリコン膜４ｃを形成する。また、非晶質シリコン膜２ａを、非晶質シリコン膜４ａおよびＷシリサイド膜４ｂからの放射熱により、加熱することにより、多結晶シリコン膜２を形成する。特に、熱源として用いたＹＡＧレーザーは、連続発振のため安定性が高く、非晶質シリコン膜２ａ，４ａ全体を均一に加熱することができるので、多結晶化がバラツクことなく良好に行われる。
【００７０】
この時のレーザー条件は、レーザー光幅：約５ｍｍ，走査速度：約１ｃｍ／ｓ，発振エネルギー：約１０ｋＷである。
【００７１】
尚、レーザービームとしては、Ａｒガスレーザー等を使用してもよい。
【００７２】
本第２実施形態では、このＹＡＧレーザーアニールに、高スループットレーザー照射法を用いる。即ち、図１９において、１０１はＹＡＧレーザー、１０２はこのＹＡＧレーザー１０１からのレーザービームを反射する反射鏡、１０３は反射鏡１０２からのレーザービームをシート状に加工し、基板１に照射するレーザービーム制御光学系である。
【００７３】
本第２実施形態にあっては、第１実施形態の作用効果に加えて以下のとおりの作用効果を奏する。
【００７４】
（ヘ）安定性の高い連続発振によるレーザー加熱を行うので、非晶質シリコン膜２ａ，４ａ全体を均一に加熱することができ、多結晶化がバラツクことなく良好に行われ、多結晶シリコン膜２，４の高品位化を実現することができる。
【００７５】
（第３実施形態）
図２０〜図２４は、本発明の第３実施形態による製造プロセスを説明するための断面図である。図２０〜図２４を参照して、この第３実施形態では、上記した第１および第２実施形態と異なり、トップゲート型のＴＦＴの製造プロセスにおいて、ゲート電極となる導電膜に連続発振のレーザー（エネルギー波）を照射することによって、非晶質シリコン膜から多結晶シリコン膜への結晶化と、ソース・ドレイン領域の活性化とを同時に行う。以下、第３実施形態の製造プロセスを図２０〜図２４を参照して詳細に説明する。
【００７６】
工程１７（図２０参照）：絶縁基板３１上に、減圧ＣＶＤ法またはプラズマＣＶＤ法などを用いて非晶質シリコン膜３２ａを形成する。この非晶質シリコン膜３２ａは、本発明の「第１非晶質シリコン膜」を構成する。また、プラズマＣＶＤ法などを用いて非晶質シリコン膜３２ａ上にシリコン酸化膜からなるゲート絶縁膜３３を形成する。このゲート絶縁膜３３は、本発明の「絶縁膜」を構成する。フォトリソグラフィ技術とドライエッチング技術とを用いて、ゲート絶縁膜３３および非晶質シリコン膜３２ａをパターンニングすることによって、島（アイランド）を形成する。
【００７７】
工程１８（図２１参照）：非晶質シリコン膜３２ａの活性層となる領域を覆うように、ゲート絶縁膜３３上にレジスト３５を形成する。このレジスト３５をマスクとして、イオン注入法またはイオンシャワー法を用いて、非晶質シリコン膜３２ａに不純物を導入することによって、ソース・ドレイン領域３６を形成する。なお、ソース・ドレイン領域３６への不純物の導入は、不純物を含んだ導電層から拡散させる方法で行ってもよい。この後、レジスト３５を除去する。
【００７８】
工程１９（図２２参照）：全面を覆うように、減圧ＣＶＤ法またはプラズマＣＶＤ法などを用いて非晶質シリコン膜３４ａを形成する。非晶質シリコン膜３４ａの膜厚は、１ｎｍ〜１μｍ程度であり、好ましくは１０ｎｍ〜５００ｎｍ、より好ましくは５０ｎｍ〜２００ｎｍである。また、非晶質シリコン膜３４ａは、その形成時に、不純物がドープされているが、ノンドープ状態で堆積し、その後に不純物を注入してもよい。この非晶質シリコン膜３４ａは、本発明の「第２非晶質シリコン膜および導電膜」を構成する。非晶質シリコン膜３４ａ上に、エネルギー波吸収膜３４ｂを形成する。このエネルギー波吸収膜３４ｂは、本発明の「導電膜」を構成する。
【００７９】
エネルギー波吸収膜３４ｂのシート抵抗は、１０Ω／□〜１ｋΩ／□であり、好ましくは１００Ω／□〜５００Ω／□、より好ましくは２００Ω／□〜５００Ω／□である。このようなエネルギー波吸収膜３４ｂは、スパッタ法や蒸着法、メッキ法などにより形成する。エネルギー波吸収膜３４ｂとしては、たとえば、第１実施形態の高周波が照射される導電膜と同様、Ｗシリサイド膜を用いることができる。
【００８０】
工程２０（図２３参照）：エネルギー波吸収膜３４ｂに対してエネルギー波を照射する。これにより、エネルギー波吸収膜３４ｂが加熱され、この熱によって、非晶質シリコン膜３２ａおよび非晶質シリコン膜３４ａがアニールされる。その結果、非晶質シリコン膜３２ａが多結晶シリコン膜３２に変わると共に、非晶質シリコン膜３４ａが多結晶シリコン膜３４ｃに変わる。さらに、エネルギー波吸収膜３４ｂの熱によって、ソース・ドレイン領域３６も活性化される。また、導電性を有する非晶質シリコン膜３４ａ自身も同様に発熱し、この熱によっても非晶質シリコン膜３２ａの多結晶化とソース・ドレイン領域の活性化とが促進される。なお、多結晶シリコン膜３２が、本発明の「第１多結晶シリコン膜」を構成し、多結晶シリコン膜３４ｃが、本発明の「第２多結晶シリコン膜」を構成する。
【００８１】
つまり、この第３実施形態では、エネルギー波吸収膜３４ｂに対してエネルギー波を照射することによって、ゲート電極となる非晶質シリコン膜３４ａの結晶化と、活性層となる非晶質シリコン膜３２ａの結晶化と、ソース・ドレイン領域３６の活性化とが同時に行われる。
【００８２】
エネルギー波としては、ＹＡＧレーザーなどの連続発振のレーザーを用いる。連続発振のレーザーを用いることによって、パルスレーザーと異なり、レーザー光線の高速走査を行うことができるので、大きな面積の領域を均一にかつ短時間で処理することが可能である。この結果、パルス間のエネルギーのバラツキが無くなり、多結晶化が良好に行われる。
【００８３】
工程２１（図２４参照）：エネルギー波吸収膜３４ｂと多結晶シリコン膜３４ｃとをフォトリソグラフィ技術とドライエッチング技術とを用いてパターニングすることによって、ゲート電極を形成する。そして、層間絶縁膜３７を形成した後、フォトリソグラフィ技術とドライエッチング技術とを用いて、ソース・ドレイン領域３６に達するコンタクトホールを形成する。さらに、そのコンタクトホール内および全面を覆うように導電性膜を形成し、フォトリソグラフィ技術とドライエッチング技術とを用いてソース・ドレイン配線３８を形成する。これにより、第３実施形態によるトップゲート型のＴＦＴが完成される。
【００８４】
上記第３実施形態では、第１実施形態の作用効果に加えて以下の作用効果を奏する。
【００８５】
すなわち、予めソース・ドレイン領域３６を形成した後に、エネルギー波吸収膜３４ｂに対してエネルギー波を照射することによって、ゲート電極となる非晶質シリコン膜３４ａの結晶化と、活性層となる非晶質シリコン膜３２ａの結晶化と、ソース・ドレイン領域３６の活性化とを同時に行うことができるので、製造プロセスを簡略化することができる。また、エネルギー波として連続発振レーザーを用いることによって、パルスレーザーと異なり、レーザー光線の高速走査を行うことができるので、大きな面積の領域を均一にかつ短時間で処理することが可能である。その結果、大型基板にも適用可能となり、生産性を向上させることができる。さらに、連続発振レーザー装置の稼働費は、パルスレーザーに比べて安価であるので、製造コストを低減することができる。
【００８６】
（第４実施形態）
図２５〜図３１は、本発明の第４実施形態による製造プロセスを説明するための断面図である。図２５〜図３１を参照して、この第４実施形態では、上記した第３実施形態と異なり、ボトムゲート型のＴＦＴの製造プロセスにおいて、遮光膜となる導電膜に連続発振レーザー（エネルギー波）を照射することによって、非晶質シリコン膜から多結晶シリコン膜への結晶化と、ソース・ドレイン領域の活性化とを同時に行う。以下、第４実施形態の製造プロセスを図２５〜図３１を参照して詳細に説明する。
【００８７】
工程２２（図２５参照）：絶縁基板４１上に、ＣＶＤ法を用いて導電性膜を形成した後、フォトリソグラフィ技術とドライエッチング技術とを用いてパターニングすることによって、ゲート電極４２を形成する。プラズマＣＶＤ法などを用いて、Ｐ−ＳｉＮ膜、Ｐ−ＳｉＯ膜、または、これらの積層膜からなるゲート絶縁膜４３を形成する。
【００８８】
工程２３（図２６参照）：減圧ＣＶＤ法またはプラズマＣＶＤ法などを用いて、非晶質シリコン膜４４ａを形成する。この非晶質シリコン膜４４ａは、本発明の「第１非晶質シリコン膜」を構成する。プラズマＣＶＤ法などを用いて、非晶質シリコン膜４４ａ上にＳｉＯ２膜からなる絶縁膜４５を形成する。この絶縁膜４５は、本発明の「絶縁膜」を構成する。フォトリソグラフィ技術とドライエッチング技術とを用いて、絶縁膜４５および非晶質シリコン膜４４ａをパターンニングすることによって、島（アイランド）を形成する。
【００８９】
工程２４（図２７参照）：非晶質シリコン膜４４ａの活性層となる領域を覆うように、絶縁膜４５上にレジスト４６を形成する。このレジスト４６をマスクとして、イオン注入法またはイオンシャワー法を用いて、非晶質シリコン膜４４ａに不純物を導入することにより、ソース・ドレイン領域４７を形成する。なお、不純物の導入は、不純物を含んだ導電層から拡散させる方法で行ってもよい。この後、レジスト４６を除去する。
【００９０】
工程２５（図２８参照）：全面を覆うように、Ｗシリサイド膜などからなるエネルギー波吸収膜４８を形成する。このエネルギー波吸収膜４８が、本発明の「導電膜」を構成する。エネルギー波吸収膜４８のシート抵抗および形成方法などは、上記した第３実施形態と同様である。なお、このエネルギー波吸収膜４８は、後の工程で遮光膜となる。
【００９１】
工程２６（図２９参照）：エネルギー波吸収膜４８に対してエネルギー波（連続発振レーザー）を照射する。これにより、エネルギー波吸収膜４８が加熱され、この熱によって、非晶質シリコン膜４４ａがアニールされる。その結果、非晶質シリコン膜４４ａが多結晶シリコン膜４４に変わると共に、ソース・ドレイン領域４７も活性化される。なお、多結晶シリコン膜４４は、本発明の「第１多結晶シリコン膜」を構成する。
【００９２】
つまり、この第４実施形態では、エネルギー波吸収膜４８に対してエネルギー波（連続発振レーザー）を照射することによって、活性層となる非晶質シリコン膜４４ａの結晶化と、ソース・ドレイン領域４７の活性化とが同時に行われる。
【００９３】
工程２７（図３０参照）：エネルギー波吸収膜４８をフォトリソグラフィ技術とドライエッチング技術とを用いてパターニングすることによって、遮光膜を形成する。
【００９４】
工程２８（図３１参照）：全面を覆うように層間絶縁膜４９を形成した後、フォトリソグラフィ技術とドライエッチング技術とを用いて、ソース・ドレイン領域に達するコンタクトホールを形成する。さらに、そのコンタクトホール内および全面を覆うように導電性膜を形成し、フォトリソグラフィ技術とドライエッチング技術とを用いてソース・ドレイン配線５０を形成する。これにより、第４実施形態によるボトムゲート型のＴＦＴが完成される。
【００９５】
第４実施形態では、第３実施形態と同様、予めソース・ドレイン領域４７を形成した後に、エネルギー波吸収膜４８に対してエネルギー波（連続発振レーザ）を照射することによって、活性層となる非晶質シリコン膜４４ａの結晶化と、ソース・ドレイン領域４７の活性化とを同時に行うことができるので、製造プロセスを簡略化することができる。また、エネルギー波として連続発振レーザーを用いることによって、パルスレーザーと異なり、レーザー光線の高速走査を行うことができるので、大きな面積の領域を均一にかつ短時間で処理することが可能である。その結果、大型基板にも適用可能となり、生産性を向上させることができる。さらに、連続発振レーザー装置の稼働費は、パルスレーザーに比べて安価であるので、製造コストを低減することができる。
【００９６】
（第５実施形態）
図３２〜図３６は、本発明の第５実施形態による製造プロセスを説明するための断面図である。図３２〜図３６を参照して、この第５実施形態では、トップゲート型のＴＦＴの製造プロセスにおいて、ソース・ドレイン配線となる導電膜に連続発振のＹＡＧレーザー（エネルギー波）を照射することによって、非晶質シリコン膜から多結晶シリコン膜への結晶化と、ソース・ドレイン領域の活性化とを同時に行う。以下、第５実施形態の製造プロセスを図３２〜図３６を参照して詳細に説明する。
【００９７】
工程２９（図３２参照）：絶縁基板６１上に、減圧ＣＶＤ法またはプラズマＣＶＤ法などを用いて非晶質シリコン膜６２ａを形成する。この非晶質シリコン膜６２ａは、本発明の「第１非晶質シリコン膜」を構成する。また、プラズマＣＶＤ法などを用いて非晶質シリコン膜６２ａ上にシリコン酸化膜からなるゲート絶縁膜６３を形成する。このゲート絶縁膜６３は、本発明の「絶縁膜」を構成する。フォトリソグラフィ技術とドライエッチング技術とを用いて、ゲート絶縁膜６３および非晶質シリコン膜６２ａをパターンニングすることによって、島（アイランド）を形成する。
【００９８】
工程３０（図３３参照）：ゲート絶縁膜６３上を覆うように導電性膜を形成した後、フォトリソグラフィ技術とドライエッチング技術とを用いて、その導電性膜をパターニングすることによって、ゲート電極６４を形成する。ゲート電極６４をマスクとして、イオン注入法を用いて、非晶質シリコン膜６２ａに不純物を導入することによって、ソース・ドレイン領域６５を形成する。なお、ソース・ドレイン領域６５への不純物の導入は、不純物を含む導電層から拡散させるようにしてもよい。
【００９９】
工程３１（図３４参照）：全面を覆うように層間絶縁膜６６を形成した後、フォトリソグラフィ技術とドライエッチング技術とを用いて、ソース・ドレイン領域６５に達するコンタクトホールを形成する。さらに、そのコンタクトホール内および全面を覆うように、Ｗシリサイド膜などからなるエネルギー波吸収膜６７を形成する。このエネルギー波吸収膜６７は、本発明の「導電膜」を構成する。エネルギー波吸収膜６７のシート抵抗および形成方法などは、上記した第３実施形態と同様である。なお、このエネルギー波吸収膜６７は、後の工程でソース・ドレイン配線となる。
【０１００】
工程３２（図３５参照）：エネルギー波吸収膜６７に対して、連続発振のＹＡＧレーザー（エネルギー波）を照射することにより、エネルギー波吸収膜６７が加熱され、この熱によって、非晶質シリコン膜６２ａがアニールされる。これにより、非晶質シリコン膜６２ａが多結晶シリコン膜６２に変わると共に、ソース・ドレイン領域６５も活性化される。なお、この多結晶シリコン膜６２が本発明の「第１多結晶シリコン膜」を構成する。
【０１０１】
つまり、この第５実施形態では、ソース・ドレイン配線となるエネルギー波吸収膜６７に対して連続発振のＹＡＧレーザー（エネルギー波）を照射することによって、活性層となる非晶質シリコン膜６２ａの結晶化と、ソース・ドレイン領域６７の活性化とが同時に行われる。
【０１０２】
工程３３（図３６参照）：最後に、エネルギー波吸収膜６７をフォトリソグラフィ技術とドライエッチング技術とを用いてパターニングすることによって、ソース・ドレイン配線６７を形成する。これにより、第５実施形態によるトップゲート型のＴＦＴが完成される。
【０１０３】
第５実施形態では、第３および第４実施形態と同様、予めソース・ドレイン領域６５を形成した後に、エネルギー波吸収膜６７に対してＹＡＧレーザー（エネルギー波）を照射することによって、活性層となる非晶質シリコン膜６２ａの結晶化と、ソース・ドレイン領域６５の活性化とを同時に行うことができるので、製造プロセスを簡略化することができる。また、エネルギー波として連続発振のＹＡＧレーザーを用いることによって、パルスレーザーと異なり、レーザー光線の高速走査を行うことができるので、大きな面積の領域を均一にかつ短時間で処理することが可能である。その結果、大型基板にも適用可能となり、生産性を向上させることができる。さらに、連続発振のＹＡＧレーザー装置の稼働費は、パルスレーザーに比べて安価であるので、製造コストを低減することができる。
【０１０４】
さらに、第５実施形態では、第１〜第４実施形態と異なり、ソース・ドレイン配線となるエネルギー波吸収膜６７は、直接ソース・ドレイン領域６５に接触するように形成されている。この状態でエネルギー波吸収膜６７にエネルギー波を照射するので、エネルギー波吸収膜６７の熱が直接ソース・ドレイン領域６７を構成する非晶質シリコン膜６２ａに伝達される。これにより、第１〜第４実施形態と比較して非晶質シリコン膜６２ａに熱がより伝わりやすくなる。その結果、非晶質シリコン膜６２ａの結晶化をより良好に行うことができ、品質の優れた多結晶シリコン膜６２を得ることができる。
【０１０５】
（第６実施形態）
図３７〜図４１は、本発明の第６実施形態による製造プロセスを説明するための断面図である。図３７〜図４１を参照して、この第６実施形態では、ボトムゲート型のＴＦＴの製造プロセスにおいて、ソース・ドレイン配線となる導電膜に連続発振のＹＡＧレーザー（エネルギー波）を照射することによって、非晶質シリコン膜から多結晶シリコン膜への結晶化と、ソース・ドレイン領域の活性化とを同時に行う。以下、第６実施形態の製造プロセスを図３７〜図４１を参照して詳細に説明する。
【０１０６】
工程３４（図３７参照）：絶縁基板７１上に、ＣＶＤ法を用いて導電性膜を形成した後、フォトリソグラフィ技術とドライエッチング技術とを用いてパターニングすることによって、ゲート電極７２を形成する。プラズマＣＶＤ法などを用いて、Ｐ−ＳｉＮ膜、Ｐ−ＳｉＯ膜、または、これらの積層膜からなるゲート絶縁膜７３を形成する。
【０１０７】
工程３５（図３８参照）：減圧ＣＶＤ法またはプラズマＣＶＤ法などを用いて、非晶質シリコン膜７４ａを形成する。この非晶質シリコン膜７４ａは、本発明の「第１非晶質シリコン膜」を構成する。フォトリソグラフィ技術とドライエッチング技術とを用いて、非晶質シリコン膜７４ａをパターンニングすることによって、島（アイランド）を形成する。
【０１０８】
工程３６（図３９参照）：非晶質シリコン膜７４ａの活性層となる領域を覆うように、レジスト７５を形成する。このレジスト７５をマスクとして、イオン注入法またはイオンシャワー法を用いて、非晶質シリコン膜７４ａに不純物を導入することにより、ソース・ドレイン領域７６を形成する。なお、不純物の導入は、不純物を含んだ導電層から拡散させる方法で行ってもよい。この後、レジスト７５を除去する。
【０１０９】
工程３７（図４０参照）：全面を覆うように層間絶縁膜７７を形成した後、フォトリソグラフィ技術とドライエッチング技術とを用いて、ソース・ドレイン領域７６に達するコンタクトホールを形成する。なお、この層間絶縁膜７７は、本発明の「絶縁膜」を構成する。さらに、そのコンタクトホール内および全面を覆うように、、Ｗシリサイド膜などからなるエネルギー波吸収膜７８を形成する。このエネルギー波吸収膜７８は、本発明の「導電膜」を構成する。エネルギー波吸収膜７８のシート抵抗および形成方法などは、上記した第３実施形態と同様である。なお、このエネルギー波吸収膜７８は、後の工程でソース・ドレイン配線となる。
【０１１０】
エネルギー波吸収膜７８に対して、連続発振のＹＡＧレーザー（エネルギー波）を照射することにより、エネルギー波吸収膜７８が加熱され、この熱によって、非晶質シリコン膜７４ａがアニールされる。これにより、非晶質シリコン膜７４ａが多結晶シリコン膜７４に変わると共に、ソース・ドレイン領域７６も活性化される。なお、この多結晶シリコン膜７４が本発明の「第１多結晶シリコン膜」を構成する。
【０１１１】
つまり、この第６実施形態では、ソース・ドレイン配線となるエネルギー波吸収膜７８に対して連続発振のＹＡＧレーザー（エネルギー波）を照射することによって、活性層となる非晶質シリコン膜７４ａの結晶化と、ソース・ドレイン領域７６の活性化とが同時に行われる。
【０１１２】
工程３８（図４１参照）：最後に、エネルギー波吸収膜７８をフォトリソグラフィ技術とドライエッチング技術とを用いてパターニングすることによって、ソース・ドレイン配線７８を形成する。これにより、第６実施形態によるボトムゲート型のＴＦＴが完成される。
【０１１３】
第６実施形態では、第５実施形態と同様、ソース・ドレイン配線となるエネルギー波吸収膜７８は、直接ソース・ドレイン領域６５に接触しているので、エネルギー波吸収膜６７にエネルギー波を照射する際、エネルギー波吸収膜６７の熱が直接ソース・ドレイン領域７６を構成する非晶質シリコン膜７４ａに伝達される。これにより、非晶質シリコン膜７４ａに熱がより伝わりやすくなるので、非晶質シリコン膜６２ａの結晶化をより良好に行うことができ、その結果、結晶性の優れた多結晶シリコン膜６２を得ることができる。
【０１１４】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１５】
たとえば、以上の実施形態は以下のように変更してもよく、その場合でも同様の作用、効果を得ることができる。
【０１１６】
（１）第１および第２実施形態のＷシリサイド膜４ｂに代えて、ニッケル−亜鉛合金（１０ａｔ％−Ｚｎ／Ｎｉ）を形成する。このニッケル−亜鉛合金は、約１４００℃の融点を有し、完全に溶解するまでは、自己発熱温度（約１４００℃）を維持するが、完全に溶解してしまうと球状の塊に分散し、非晶質シリコン膜４ａ（多結晶シリコン膜４ｃ）との接触面積が小さくなって下層に対する加熱が停止する。
【０１１７】
したがって、非晶質シリコン膜４ａ等の加熱の最高温度を自動的に約１４００℃に制限することができ、熱処理の安定性、安全性、均一性を実現することができる。尚、約１４００℃という温度は、合金種や合金比率を調整することで適宜に設定することができる。
【０１１８】
（２）第１および第２実施形態において、非晶質シリコン膜４ａの形成を省略し、シリコン酸化膜３の上に直接Ｗシリサイド膜４ｂや上記（１）のニッケル−亜鉛合金を形成する。この場合、ゲート電極４は、Ｗシリコン膜４ｂやニッケル−亜鉛合金のみから形成されることになる。
【０１１９】
（３）第２実施形態では、工程３において、非晶質シリコン膜２ａを所定形状に加工してから、その後の工程でこれを多結晶化したが、多結晶化してから所定形状に加工しても良い。
【０１２０】
この場合、シート状に加工されたレーザービームによる帯状の加熱部が基板上を移動することにより、帯状の加熱部でのみ結晶が成長し、他の部分では結晶核の発生も起こらないため、結晶が加熱部の移動方向に長く成長しやすくなる。
【０１２１】
例えば、ゲート電極４としてニッケル−亜鉛合金のみを用いた場合、多結晶シリコン膜２は柱状の結晶構造となる。本発明者が、この柱状結晶をチャネル長方向と平行な方向に（すなわち、チャネル長方向に粒界が存在しないように）配置して、Ｌ／Ｗ＝５／５（μｍ）のｎ型薄膜トランジスタ（Ａ）を作製し、その電気的特性を測定したところ、電気効果移動度：２１５ｃｍ２／Ｖｓ，Ｖｔｈ：０．３Ｖ，Ｓ値：０．０３Ｖ／ｄｅｃ．と良好な数値を得ることができた。また、絶縁膜のＴＺＤＢ（Ｔｉｍｅ  Ｚｅｒｏ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）は、８．５ＭＶ／ｃｍであった。
【０１２２】
（４）第１，第２実施形態において、Ｗシリサイド膜４ｂを省略する。上述したとおり、非晶質シリコン膜４ａの自己発熱によっても非晶質シリコン膜２ａの多結晶化を促進することができる。
【０１２３】
（５）第１，第２実施形態において、多結晶シリコン膜２を形成した後、一旦多結晶シリコン膜４ｃおよびＷシリコン膜４ｂを剥離する。
【０１２４】
（６）高周波やレーザー光に代えて、ランプ光を用いる。これら高周波、レーザー光、ランプ光等を総称して本発明では「電磁波」とする。
【０１２５】
（７）非晶質シリコン膜をプラズマＣＶＤ法によらず、減圧ＣＶＤ法、常圧ＣＶＤ法、光励起ＣＶＤ法、蒸着法、ＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）蒸着法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、スパッタ法からなるグループの内のいずれか一つの方法によって形成する。
【０１２６】
（８）Ｗシリサイド膜４ｂおよびエネルギー波吸収膜３４ｂ、４８，６７、７８を構成するＷシリサイド膜に代えて、Ｃｕ，ＭｏＳｉ２，ＴｉＳｉ２，ＴａＳｉ２，ＣｏＳｉ２，Ｗ，Ｍｏ，Ｃｏ，Ｃｒ，Ｔｉ，Ｔａなどを用いる。更には、使用温度が低い場合には（約４５０℃以下）、ＡｌやＡｕなどのいわゆる低融点金属を用いても良い。
【０１２７】
（９）多結晶シリコンＴＦＴだけでなく、絶縁ゲート型半導体素子全般に適用する。また、太陽電池や光センサなどの光電変換素子、バイポーラトランジスタ、静電誘導型トランジスタ（ＳＩＴ：Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）などの多結晶シリコン膜を用いるあらゆる半導体装置に適用する。
【０１２８】
（１０）連続発振のレーザーとして、ＹＡＧレーザーを用いたが、本発明はこれに限らず、たとえば、Ａｒガスレーザー、ルビーレーザー、炭酸ガスレーザーなどの他の連続発振レーザーを用いてもよい。
【０１２９】
【発明の効果】
本発明にあっては、以下の通りの優れた効果を奏する。
【０１３０】
（１）低温プロセスが可能で、安価な基板を使用でき、半導体装置の製造コストを削減できる。
【０１３１】
（２）良質な多結晶シリコン膜およびこれを利用した半導体装置を得ることができ、半導体装置の製造における歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図２】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図３】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図４】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図５】本発明を具体化した第１実施形態（第２実施形態）の製造工程を説明するための断面図である。
【図６】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図７】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図８】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図９】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１０】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１１】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１２】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１３】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１４】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１５】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１６】本発明を具体化した第１実施形態の製造工程を説明するための断面図である。
【図１７】アクティブマトリクス方式ＬＣＤのブロック構成図である。
【図１８】画素の等価回路図である。
【図１９】ＹＡＧレーザーアニール装置の構成図である。
【図２０】本発明を具体化した第３実施形態の製造工程を説明するための断面図である。
【図２１】本発明を具体化した第３実施形態の製造工程を説明するための断面図である。
【図２２】本発明を具体化した第３実施形態の製造工程を説明するための断面図である。
【図２３】本発明を具体化した第３実施形態の製造工程を説明するための断面図である。
【図２４】本発明を具体化した第３実施形態の製造工程を説明するための断面図である。
【図２５】本発明を具体化した第４実施形態の製造工程を説明するための断面図である。
【図２６】本発明を具体化した第４実施形態の製造工程を説明するための断面図である。
【図２７】本発明を具体化した第４実施形態の製造工程を説明するための断面図である。
【図２８】本発明を具体化した第４実施形態の製造工程を説明するための断面図である。
【図２９】本発明を具体化した第４実施形態の製造工程を説明するための断面図である。
【図３０】本発明を具体化した第４実施形態の製造工程を説明するための断面図である。
【図３１】本発明を具体化した第４実施形態の製造工程を説明するための断面図である。
【図３２】本発明を具体化した第５実施形態の製造工程を説明するための断面図である。
【図３３】本発明を具体化した第５実施形態の製造工程を説明するための断面図である。
【図３４】本発明を具体化した第５実施形態の製造工程を説明するための断面図である。
【図３５】本発明を具体化した第５実施形態の製造工程を説明するための断面図である。
【図３６】本発明を具体化した第５実施形態の製造工程を説明するための断面図である。
【図３７】本発明を具体化した第６実施形態の製造工程を説明するための断面図である。
【図３８】本発明を具体化した第６実施形態の製造工程を説明するための断面図である。
【図３９】本発明を具体化した第６実施形態の製造工程を説明するための断面図である。
【図４０】本発明を具体化した第６実施形態の製造工程を説明するための断面図である。
【図４１】本発明を具体化した第６実施形態の製造工程を説明するための断面図である。
【符号の説明】
１，３１，４１，６１，７１  絶縁基板
２ａ，３２ａ，４４ａ，６２ａ，７４ａ  非晶質シリコン膜（第１非晶質シリコン膜）
２，３２，４４，６２，７４  多結晶シリコン膜（第１多結晶シリコン膜）
３，３３，４３，６３，７３  ゲート絶縁膜
４ａ，３４ａ  非晶質シリコン膜（第２非晶質シリコン膜）
４ｂ  Ｗシリサイド膜（導電膜）
４ｃ，３４ｃ  多結晶シリコン膜（第２多結晶シリコン膜）
４  ゲート電極
６，３６，４７，６５，７６  ソース・ドレイン領域
３４ｂ，４８，６７，７８  エネルギー波吸収膜（導電膜）
４８  遮光膜
６７，７８  ソース・ドレイン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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