(57)【特許請求の範囲】
【請求項１】
主回路と、コネクタと、このコネクタと前記主回路との間に設けられた接続電源回路とを含んで構成されるＩＣカードであって、
前記接続電源回路は、外部接続回路とスイッチ手段と電圧検出手段とを含み、
前記外部接続回路では、ホストシステムと前記主回路との間での信号の接続が行われるとともに、電源が前記ホストシステムの電源である第１の電源と共通化され、
前記スイッチ手段では、前記電圧検出手段での検出結果に基づいて、前記第１の電源と前記主回路の電源である第２の電源との間を直接あるいは整流素子を介して導通状態・非導通状態にするスイッチ動作が行われ、
前記電圧検出手段では、前記第１の電源の電圧が検出され、この第１の電源の電圧の絶対値があらかじめ設定された所定電圧の絶対値以下である場合には前記スイッチ手段により前記第１の電源と第２の電源との間が導通状態にされ、第１の電源の電圧の絶対値が前記所定電圧の絶対値よりも大きい場合には前記スイッチ手段により前記第１の電源と第２の電源との間が非導通状態にされ、
前記接続電源回路と前記主回路とが単一のＣＭＯＳチップ上に形成され、
前記ＣＭＯＳチップは、前記接続電源回路用に設けられた単数又は複数の第１のウエルと、前記主回路用に設けられた単数又は複数の第２のウエルとを含み、
前記第１のウエルには前記第１の電源が接続され、前記第２のウエルに前記第２の電源が接続され、前記第１のウエルと前記第２のウエルとが電気的に分離されていることを特徴とするＩＣカード。
【請求項２】
請求項１において、
前記接続電源回路は定電圧回路を更に含み、
前記定電圧回路では前記第１の電源の電圧が定電圧化され、前記スイッチ手段により前記第１の電源と第２の電源が非導通状態にされた場合にこの定電圧化された電圧により前記第２の電源の供給が行われることを特徴とするＩＣカード。
【請求項３】
請求項１又は２のいずれかにおいて、
前記スイッチ手段が第１、第２、第３の端子を有するＣＭＯＳ型のトランスファーゲートで構成され、
前記第１の端子は前記第１の電源に接続され、前記第２の端子は直接あるいは整流素子を介して前記第２の電源に接続され、前記電圧検出手段の検出結果に基づいてゲート電極である前記第３の端子を制御することにより前記第１の端子と第２の端子との間を導通状態・非導通状態にするスイッチ動作が行われること特徴とするＩＣカード。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記所定電圧が、前記主回路の最大定格電圧と前記主回路の動作電圧との間の電圧である上限電圧に設定されることを特徴とするＩＣカード。
【請求項５】
請求項４において、
前記電圧検出手段は高電圧検出手段と低電圧検出手段とを含み、
前記主回路の下限動作が保証される電圧が下限電圧として設定され、
前記低電圧検出手段では前記第１の電源の電圧が検出され、この第１の電源の電圧の絶対値が前記下限電圧の絶対値以下である場合には少なくとも前記主回路が動作しないよう設定され、
前記高電圧検出手段では前記第１の電源の電圧が検出され、この第１の電源の電圧の絶対値が前記上限電圧の絶対値以下である場合には前記スイッチ手段により前記第１の電源と第２の電源との間が導通状態にされ、第１の電源の電圧の絶対値が前記上限電圧の絶対値よりも大きい場合には前記スイッチ手段により前記第１の電源と第２の電源との間が非導通状態にされることを特徴とするＩＣカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＩＣカードに関する。
【０００２】
【背景技術】
従来より集積回路を含むカード記憶装置としてＩＣカードと呼ばれる記憶装置が知られている。このＩＣカードとしてはメモリーカード、Ｉ／Ｏカード、ＩＳＯ準拠のＩＣカードなどが知られている。ここで、ＩＳＯ準拠のＩＣカードとは、集積回路としてマイクロプロセッサ、メモリーを含むＩＣカードであり、セキュリティ機能等をもたせることが可能なことから医療用途、金融用途等に広く使用されている。また、メモリーカードとは、集積回路としてマイクロプロセッサを含まずメモリーだけを含むＩＣカードであり、パーソナルコンピュータ、電子楽器・ゲーム機等に用いられる携帯可能な記憶装置として広く使用されている。そして、メモリーカードには、メモリーの種類に応じてＳＲＡＭカード、ＤＲＡＭカード、マスクＲＯＭカード、ＥＰＲＯＭカード、ＯＴＰＲＯＭカード、ＥＥＰＲＯＭカード、フラッシュ型ＥＥＰＲＯＭカード、これらのメモリーの混在型カード等、多くのメモリーカードが知られている。更に、Ｉ／Ｏカードとは、モデム、ＬＡＮ、インサーネット等の諸機能を有するＩＣカードであり、パーソナルコンピュータ等に用いられる着脱可能な入出力装置として広く使用されている。メモリーカード、Ｉ／Ｏカードには日本のＪＥＩＤＡ（日本電子工業振興協会）と米国のＰＣＭＣＩＡ  （Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ  Ｍｅｍｏｒｙ  Ｃａｒｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ａｓｓｏｃｉａｔｉｏｎ）との協同により世界的な統一規格が制定されている。詳しくは「ＩＣメモリカードガイドライン（パソコン用ＩＣメモリカードの標準仕様）」（社団法人日本電子工業振興協会  平成３年９月刊）を参照されたい。
【０００３】
さて、これらのＩＣカードはパーソナルコンピュータ、ＡＴＭ装置等の電子装置（以下、「ホストシステム」と呼ぶ）に設けられたカードスロットに装填して使用されることになる。ここでは、メモリーカードを例にとって説明する。
【０００４】
図１４には、従来のＲＯＭ（読み出し専用メモリ）カードのブロック図が示される。カード上には、コネクタ２、接続回路１０及び主回路である数個のＲＯＭ１２等が設けられている。ここで、コネクタ２は使用時にホストシステムのカードスロットに接続するために用いられるものであり、電源、制御信号３０、３１、アドレス信号４０、データ信号５０用の各端子を有している。また、接続回路１０は、コネクタ２と主回路であるＲＯＭ１２との間に設けられており、図示しないデコーダ回路、出力回路等を含んでいる。そして、このデコーダ回路により、ホストシステムからの制御信号３０、３１、アドレス信号４０から選択信号が生成され、この選択信号がＲＯＭ１２に供給される。また、この出力回路により、デコーダ回路、ＲＯＭ１２からのデータ出力が規格に合った仕様でコネクタ２を経由してホストシステムへと供給される。ここで、ＲＯＭ１２、接続回路１０は、ともに５Ｖ単一電源で動作する。従って、ＲＯＭ１２、接続回路１０の電源はともに、コネクタ２の５Ｖ電源端子に直結された外部電源線２０により供給さ図１５には、従来のＳＲＡＭ（静的記憶）カードのブロック図が示される。このＳＲＡＭカードの構成において前述のＲＯＭカードの構成と異なる点は以下の通りである。即ち、電源遮断時にデータを保持させるために、ＳＲＡＭカードには内蔵電池８０、逆流防止用の整流素子例えばダイオード７０、７１、電源電圧の低下を検出する低電圧検出回路１３５等が更に設けられている。また、接続回路１０内には、電源遮断時に低電圧検出回路１３５からの検出信号を受けてＳＲＡＭを待機状態にするための回路等も付加されている。
【０００５】
【発明が解決しようとする課題】
さて、半導体集積回路（以下、ＩＣと記す）の電源電圧は、初期の時代のＭＯＳ（金属−酸化物−半導体）型ＩＣでは、たとえば１２ボルト（以下、「Ｖ」と略記する）又は１２Ｖと５Ｖの２電源であった。しかし、近年はかなり長期に亘って５Ｖ単一電源が主流となっている。これはバイポーラ型トランジスタを用いたＴＴＬ（Ｔｒａｎｓｉｓｔｅｒ  Ｔｒａｎｓｉｓｔｅｒ  Ｌｏｇｉｃ）でも同様である。このため、パーソナルコンピュータ、ＡＴＭ装置等のホストシステムも、５Ｖ電源の規格で作られたものが主流となっている。
【０００６】
一方、近年の半導体技術の進歩発展の中で、また、ＩＣの大規模化・大容量化にともなって、最先端のＩＣの電源は５Ｖから３．３Ｖまたは３Ｖに移りつつある。原因は２つある。
【０００７】
１つ目の原因は、集積回路を構成するＭＯＳＦＥＴ（金属−酸化物−半導体  電解効果トランジスタ）の微細化に伴う最大定格電圧の低下である。即ち、ＭＯＳＦＥＴ微細化の指標であるチャンネル長は０．５ｕｍを切りつつあり、このような微細化されたＭＯＳＦＥＴに対して、５Ｖ電源で動作する集積回路と同じ最大定格電圧を保証するのは困難となった。このため、ＥＩＡＪ規格では動作電源電圧３．３Ｖおよび３Ｖの集積回路の最大定格電圧の最小値は４．６Ｖと決められている。
【０００８】
２つ目の原因は、大規模化に伴う消費電力の増大を、電源電圧を下げることにより抑えるためである。即ち、ＭＯＳＦＥＴの消費電力は、ゲート容量等の負荷容量、クロック周波数、電源電圧に比例する。従って、この電源電圧を３．３Ｖまたは３Ｖにすることで、消費電力を低減することができる。
【０００９】
このような状況を受け、ＪＥＩＤＡではメモリーカードについて、従来の５Ｖ規格に加え３．３Ｖ規格を１９９３年３月までに制定しようとしている。
【００１０】
さて、ＩＣカードを大容量で高速にする為には前述の最先端の技術で製造することが望ましい。従って、ＩＣカードも、これからは３．３Ｖ又は３Ｖ規格のものが主流となると考えられる。しかし、このＩＣカードが装填されるホストシステムについては、既に５Ｖ規格で作られたものが普及しており、将来においてもこれらのホストシステムが必ずしも３．３Ｖ又は３Ｖ規格のものばかりになるとは限らない。従って、３．３Ｖ又は３Ｖ規格で作られたＩＣカードについては、３．３Ｖ又は３Ｖ規格のカードスロットをもったホストシステムに対応できるとともに、既に普及している５Ｖ規格のカードスロットをもったホストシステムにも対応できるものであることが望ましい。
【００１１】
しかし、３．３Ｖ又は３Ｖ規格のＩＣカードは、前述したように電源の最大定格電圧が低く（４．６Ｖ）、このため、既に普及している５Ｖ規格のホストシステムに使用した場合には、ダメージが加わって劣化したり、ひどいときには破壊されるという問題が生じる。一方、この３．３Ｖ又は３Ｖ規格のＩＣカードが、３．３Ｖ又は３Ｖ規格のホストシステムに使用された場合には、通常と変わりなく動作させる必要がある。従って、５Ｖ規格のホストシステムに使用しても破壊されず、あるいは正常に動作するとともに、３．３Ｖ又は３Ｖ規格のホストシステムに使用された場合には通常と変わりなく動作するＩＣカードが望まれる。
【００１２】
さて、ＩＣカードの装填時におけるＩＣカードの破壊を防止する技術としては、例えば特開平２−２５９８５３号公報に記載された技術がある。しかし、この従来技術は、ＥＥＰＲＯＭカードにおいて、装填時に信号端子に印加される高電圧に対して保護を行うべく、信号端子に定電圧ダイオード、抵抗素子等を挿入する技術である。従って、この従来技術は、ＩＣカードそれ自体ではなく、ＩＣカードの信号端子に対する保護の技術である。更に、この従来技術には、５Ｖ規格のホストシステム装填時には電源を遮断あるいは電源を遮断して定電圧を供給し、３．３Ｖ又は３Ｖ規格のホストシステム装填時には、通常通り電源を供給するという思想については何等開示されていない。
【００１３】
また、特開平４−３０２０８号公報には、ＩＣカードを装填又は抜き取った場合に、外部電源又はバックアップ用電池の電圧を検出して、この電圧が最低動作電圧以下である場合にはメモリーの動作を不可にする技術について開示されている。しかし、この従来技術ではＩＣの最低動作電圧のみが検出され、最大定格電圧については何等検出されない。しかも電圧を検出した後は、単にメモリーの動作を不可にして記憶されているデータの喪失を防止するだけであり、電源を遮断あるいは電源を遮断して定電圧を供給するという思想については何等開示されていない。
【００１４】
また、電源の規格が異なる電子機器を通信ケーブル等で接続する場合には、以下の技術が考えられる。即ち、例えば５Ｖ規格の電子装置の通信ケーブルのコネクタ形状と、３Ｖ規格の電子装置の通信ケーブルのコネクタ形状とを異ならせ、接続できないようにする技術である。しかし、ＩＣカードは携帯容易とするために小型に作られており、このようにコネクタの形状を異ならせるのは容易ではない。
【００１５】
また、ＩＣカードでは、その汎用性の要求により、コネクタに設けられた端子の本数も少なく、端子に対する電源、信号の割当も規格化されている。従って、例えば５Ｖ電源用端子と、３．３Ｖ又は３Ｖ電源用端子を両方別々に設けるというような構成とすることも困難である。
【００１６】
また、上述の例のようにお互いに独立の電源をもった電子装置を接続させる場合には、信号のみレベルシフトする回路を設ければよく、お互いの電源端子については単に接続しないようにするだけで正常な動作が保証される。これに対して、ＩＣカードでは、電源についてはホストシステムの電源に従属しているという特殊性をもっている。従って、単にお互いの電源端子が接続しないようにするだけでは、３．３Ｖ又は３Ｖ規格のホストシステムに装填した場合にも動作しないことになってしまい不都合となる。
【００１７】
また、ＩＣカードは、常にホストシステムに装填されて使用されるというよりも、ユーザーに関するデータが記憶されたＩＣカードをユーザーが携帯し、色々な種類の電子装置に装填され使用されるという特殊性をもっている。例えばＡＴＭ装置に使用されるＩＣカードでは、セキュリティコード等のユーザに関するデータが記憶されたＩＣカードをユーザーが持ち歩き、不特定多数のＡＴＭ装置にこのＩＣカードが装填され使用される。このような使用状況では、ＩＣカードが装填されるＡＴＭ装置の電源規格は不特定であり、従来のＩＣカードではＩＣカードを装填する毎にユーザーに対して電源規格の確認を行うよう要求する必要が生ずる。しかし、このような確認を装填する毎にユーザーに強要するのは、本来ＩＣカードがもっている汎用性、利便性等の特質を損なうことになり好ましいことではない。更に、誤って異なる電源規格の装置に装填し、ＩＣカードが破壊されセキュリティコード等のユーザーに関するデータが破壊されるという事態が生ずると、本来ＩＣカードがもっている高信頼性、高セキュリティ性等の特性を損なうことにもなってしまう。
【００１８】
更に、３．３Ｖ又は３Ｖ規格のＩＣカードが、３．３Ｖ又は３Ｖ規格のホストシステムに装填された場合には、通常通り適正に動作しなければならない。従って、例えばホストシステムから供給される電源電圧に電圧降下が生ずるのは好ましいことではない。なぜならば、この電源電圧の電圧降下が大きくなると、アドレス信号、コントロール信号等の電圧と電源電圧との間の電圧差が大きくなり、ラッチアップ等の問題が生ずる可能性があるからである。従って、この電圧降下は生じないか、あるいは、生じてもなるべく小さい電圧降下であることが望ましい。
【００１９】
本発明は、以上のような課題を解決するためになされたものであり、その目的とするところは、新規の電源電圧の規格の低いホストシステムにも使用でき、しかも従来の電源電圧の規格の高いホストシステムに接続使用しても劣化したり破壊されることがない、消費電力が少ないＩＣカードを提供することにある。
【００２０】
また、本発明の別の目的は、新規の電源電圧の規格の低いホストシステムにも使用でき、しかも従来の電源電圧の規格の高いホストシステムでも使用できる、消費電力が少ないＩＣカードを提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るＩＣカードは、主回路と、コネクタと、このコネクタと前記主回路との間に設けられた接続電源回路とを含んで構成されるＩＣカードであって、
前記接続電源回路は、外部接続回路と内部接続回路とスイッチ手段と電圧検出手段とを含み、
前記外部接続回路では、前記ホストシステムと前記内部接続回路との間での信号の接続が行われるとともに、電源が前記ホストシステムの電源である第１の電源と共通化され、
前記内部接続回路では、前記外部接続回路と前記主回路との間での信号の接続が行われるとともに、電源が前記主回路の電源である第２の電源と共通化され、前記スイッチ手段では、前記電圧検出手段での検出結果に基づいて前記第１の電源と前記第２の電源との間を直接あるいは整流素子を介して導通状態・非導通状態にするスイッチ動作が行われ、
前記電圧検出手段では、前記第１の電源の電圧が検出され、この第１の電源の電圧の絶対値があらかじめ設定された所定電圧の絶対値以下である場合には前記スイッチ手段により前記第１の電源と第２の電源との間が導通状態にされ、第１の電源の電圧の絶対値が前記所定電圧の絶対値よりも大きい場合には前記スイッチ手段により前記第１の電源と第２の電源との間が非導通状態にされることを特徴とする。
【００２２】
また、本発明は、前記接続電源回路は定電圧回路を更に含み、
前記定電圧回路では前記第１の電源の電圧が定電圧化され、前記スイッチ手段により前記第１の電源と第２の電源が非導通状態にされた場合にこの定電圧化された電圧により前記第２の電源の供給が行われることを特徴とする。
【００２３】
また、本発明は、前記スイッチ手段が第１、第２、第３の端子を有するＣＭＯＳ型のトランスファーゲートで構成され、
前記第１の端子は前記第１の電源に接続され、前記第２の端子は直接あるいは整流素子を介して前記第２の電源に接続され、前記電圧検出手段の検出結果に基づいてゲート電極である前記第３の端子を制御することにより前記第１の端子と第２の端子との間を導通状態・非導通状態にするスイッチ動作が行われること特徴とする。
【００２４】
また、本発明は、前記所定電圧が、前記主回路の最大定格電圧と前記主回路の動作電圧との間の電圧である上限電圧に設定されることを特徴とする。
【００２５】
また、本発明は、前記電圧検出手段は高電圧検出手段と低電圧検出手段とを含み、
前記主回路の下限動作が保証される電圧が下限電圧として設定され、
前記低電圧検出手段では前記第１の電源の電圧が検出され、この第１の電源の電圧の絶対値が前記下限電圧の絶対値以下である場合には少なくとも前記主回路が動作しないよう設定され、
前記高電圧検出手段では前記第１の電源の電圧が検出され、この第１の電源の電圧の絶対値が前記上限電圧の絶対値以下である場合には前記スイッチ手段により前記第１の電源と第２の電源との間が導通状態にされ、第１の電源の電圧の絶対値が前記上限電圧の絶対値よりも大きい場合には前記スイッチ手段により前記第１の電源と第２の電源との間が非導通状態にされることを特徴とする。
【００２６】
また、本発明は、前記接続電源回路が単一のＣＭＯＳチップ上に形成され、
前記ＣＭＯＳチップは、前記内部接続回路以外の回路・手段用に設けられた単数又は複数の第１のウエルと、前記内部接続回路用に設けられた単数又は複数の第２のウエルとを含み、
前記第１のウエルには前記第１の電源が接続され、前記第２のウエルには前記第２の電源が接続され、前記第１のウエルと前記第２のウエルとが電気的に分離されていることを特徴とする。
【００２７】
また、本発明は、前記接続電源回路が単一のＣＭＯＳチップ上に形成され、
前記内部接続回路を設ける代わりに、ゲート電極が前記外部接続回路の信号端子に接続され、ソース領域が前記ＣＭＯＳチップの基板の電源である基準電源に接続され、ドレイン領域が前記主回路の信号端子に接続されるとともに抵抗性の素子を介して前記第２の電源に接続されたドライバー用トランジスタが設けられたことを特徴とする。
【００２８】
また、本発明は、前記接続電源回路は前記内部接続回路を含まず、
前記外部接続回路では、前記ホストシステムと前記主回路との間での信号の接続が行われ、
前記接続電源回路と前記主回路とが単一のＣＭＯＳチップ上に形成され、
前記ＣＭＯＳチップは、前記接続電源回路用に設けられた単数又は複数の第１のウエルと、前記主回路用に設けられた単数又は複数の第２のウエルとを含み、前記第１のウエルには前記第１の電源が接続され、前記第２のウエルに前記第２の電源が接続され、前記第１のウエルと前記第２のウエルとが電気的に分離されていることを特徴とする。
【００２９】
本発明に係るＩＣカードによれば、あらかじめ設定された所定電圧以下の電源電圧を供給するホストシステムにＩＣカードが装填された場合には、電圧検出手段、スイッチ手段によりホストシステムの電源である第１の電源と主回路の電源である第２の電源とが、直接にあるいは整流素子を介して導通状態となる。これによりホストシステムの電源がそのまま主回路に供給されることになる。一方、あらかじめ設定された所定電圧より大きい電源電圧を供給するホストシステムにＩＣカードが装填された場合には、電圧検出手段、スイッチ手段により第１の電源と第２の電源とが非導通状態となる。これにより主回路に対するホストシステムの電源の供給が遮断されることになる。従って、主回路が劣化したり、破壊されたりすることを有効に防止できる。
【００３０】
また、本発明によれば、あらかじめ設定された所定電圧以下の電源電圧を供給するホストシステムにＩＣカードが装填された場合には、電圧検出手段、スイッチ手段によりホストシステムの電源である第１の電源と主回路の電源である第２の電源とが、直接にあるいは整流素子を介して導通状態となる。これによりホストシステムの電源がそのまま主回路に供給されることになる。この場合、定電圧回路は動作しないように設定することが望ましい。一方、あらかじめ設定された所定電圧より大きい電源電圧を供給するホストシステムにＩＣカードが装填された場合には、電圧検出手段、スイッチ手段により第１の電源と第２の電源とが非導通状態となる。そして、定電圧回路により定電圧化された電圧が主回路に供給されることになる。これにより前記所定電圧以上の電源電圧を供給するホストシステムに装填されても正常に動作することが可能となる。
【００３１】
また、本発明によれば、スイッチ手段がＣＭＯＳ型のトランスファーゲートで構成される。従って、スイッチ手段が導通状態となった場合に、主回路で消費される負荷電流が増えてもそれ程電圧降下が生じない。この結果、電源電圧を容易に推奨動作電圧の範囲に収めることができるとともに、ラッチアップ等が生ずるのを効果的に防止できる。
【００３２】
また、本発明によれば、前記所定電圧が主回路の最大定格電圧と主回路の動作電圧との間の電圧である上限電圧に設定される。従って、ホストシステムの電源電圧がこの上限電圧より大きい場合には、この電源電圧が主回路に印加されないことが保証され、従って、主回路に最大定格電圧以上の電圧が印加されないことが保証される。また、ホストシステムの電源電圧がこの上限電圧以下の場合には、そのままホストシステムの電源電圧が主回路に印加され、これにより主回路の適正な動作が保証される。
【００３３】
また、本発明によれば、低電圧検出手段を新たに設けることにより下限電圧についても検出することが可能となる。そして、ホストシステムから供給される電源の電圧が、この下限電圧以下であった場合には、少なくとも主回路が動作しないような設定がなされることになる。
【００３４】
また、本発明によれば、接続電源回路が１チップ構成となり、内部接続回路以外の回路・手段用に設けられた第１のウエルと、内部接続回路用に設けられ第２のウエルとが電気的に分離される。このように構成することにより、第１の電源電圧が、保護用ダイオード、寄生ダイオードを介して主回路に伝わるのを簡易に防止できることになる。
【００３５】
また、本発明によれば、接続電源回路が１チップ構成となる。そして、ゲート電極が外部接続回路の信号端子に、ソース領域が基準電源に、ドレイン領域が主回路の信号端子に接続されるとともに抵抗性の素子を介して第２の電源に接続されたドライバー用トランジスタが設けられる。このように構成することにより、第１の電源電圧が、保護用ダイオード、寄生ダイオードを介して主回路に伝わるのを簡易に防止できることになる。
【００３６】
また、本発明によれば、接続電源回路と主回路とが１チップ構成となる。そして、接続電源回路用に設けられた第１のウエルと主回路用に設けられた第２のウエルとが電気的に分離される。このように構成することにより、第１の電源電圧が、保護用ダイオード、寄生ダイオードを介して主回路に伝わるのを簡易に防止できることになる。
【００３７】
【発明の実施の形態】
以下、本発明の好適な実施例について詳細に説明する。なお、以下の実施例の説明にあたっては、図面の簡素化のため、制御信号、アドレス入力、データ線等の信号線の本数を減じてある。また、本発明に直接関係の無い部分については説明、記載を省略している。また、本発明は３．３Ｖ規格のホストシステム、ＩＣカードのみならず３．３Ｖ未満の規格（例えば３Ｖ規格）のものにも当然に適用できるが、以下では３．３Ｖ規格に適用した場合を例にとり説明を行う。
【００３８】
（１）第１の実施例
図１には、本発明の第１の実施例に係るＩＣカードのブロック図が示される。なお、本第１の実施例は主回路がＲＯＭ１２である場合の実施例である。
【００３９】
図１に示すように本第１の実施例は、コネクタ２、接続電源回路５、主回路であるＲＯＭ１２を含んで構成される。
【００４０】
図１に示す本第１の実施例は、図１４に示す従来例のＩＣカードと比較して、接続回路１０が接続電源回路５となっている点、及び、電源線が外部電源線２０と内部電源線２１とに分割されている点が異なっている。そして、外部電源線２０と内部電源線２１の接続・遮断は接続電源回路５により行われることになる。この構成により、メモリーカードの外部からＲＯＭ１２の最大定格電圧以上の電源電圧が印加された場合に、ＲＯＭ１２がダメージを受けることを有効に防止できることになる。
【００４１】
図１に示すように接続電源回路５は、アナログスイッチ１００、外部接続回路１１０、内部接続回路１２０、高電圧検出回路１３０を含んで構成される。
【００４２】
アナログスイッチ１００は第１、第２、第３の端子１０１、１０２、１０３を有しており、第１の端子１０１は外部接続線２０に接続されている。この外部電源線２０はコネクタ２の電源端子に直結しており、ホストシステムからの電源ＶＣＣをＩＣカードに供給するための電源線である。また、第２の端子１０２は内部電源線２１に接続されている。この内部電源線２１は、主回路であるＲＯＭ１２及び内部接続回路１２０に電源ＶＣＣ１を供給するための電源線である。また第３の端子１０３は高電圧検出回路１３０の出力である制御信号１３２に接続されている。そして、この第３の端子１０３が制御信号１３２により制御され、第１の端子１０１、第２の端子１０２間が導通状態・非導通状態にされる。
【００４３】
外部接続回路１１０は図示しない入力回路及び出力回路等を含んで構成される。そして、この入力回路には、ホストシステムからコネクタ２を経由してチップイネーブル信号ＸＣＥ、アウトプットイネーブル信号ＸＯＥの制御信号３０、３１、アドレス信号４０が入力される。そして、これらの信号３０、３１、４０は各々出力信号３２、３３、４１として内部接続回路１２０に出力されることになる。また、出力回路には内部接続回路１２０からの出力信号５１が入力される。これらの出力信号５１はデータ信号５０としてホストシステムへと出力されることになる。
【００４４】
また、外部接続回路１１０の電源端子には外部電源線２０が接続されており、これにより、外部接続回路１１０の電源はホストシステムの電源ＶＣＣと共通化されることになる。
【００４５】
なお、上述のＸＣＥ信号、ＸＯＥ信号に冠した”Ｘ”は負論理であることを表すものであり、以後同様に表記する。
【００４６】
内部接続回路１２０は、外部接続回路１１０からの出力信号３２、３３、４１を受けてＲＯＭ１２への出力信号３４、３５、３６、４２を生成する論理回路・駆動回路や、ＲＯＭ１２からの出力信号５２を受けて外部接続回路１１０への出力信号５１を生成する回路等を含んでいる。
【００４７】
また、内部接続回路１２０の電源端子には内部電源線２１が接続されており、これにより、内部接続回路１２０の電源は主回路の電源ＶＣＣ１と共通化されることになる。
【００４８】
高電圧検出回路１３０には外部電源線２０が接続され、これによりホストシステムの電源ＶＣＣの検出が行われる。そして、高電圧検出回路１３０では、この検出電圧があらかじめ設定された所定電圧以上か、または所定電圧より小さいかが判断される。そして、この判断結果に基づいて制御信号１３２が生成され、アナログスイッチ１００を導通状態・非導通状態にする制御が行われる。この制御は具体的には、例えば以下のように行われる。
【００４９】
即ち、前記所定電圧は、主回路であるＲＯＭ１２の最大定格電圧４．６ＶとＲＯＭ１２の動作電圧３．３Ｖとの間の電圧（この電圧を、以下「上限電圧」と呼ぶ）、例えば４Ｖに設定される。そして、ホストシステムの電源ＶＣＣの電圧がこの上限電圧４Ｖ以上の場合にはアナログスイッチ１００を非導通状態にする制御が行われる。逆に、ホストシステムの電源ＶＣＣの電圧がこの上限電圧４Ｖより小さい場合には、アナログスイッチ１００を導通状態にする制御が行われることになる。
【００５０】
次に、本第１の実施例の動作について説明する。
【００５１】
まず、本ＩＣカードが、３．３Ｖ規格のホストシステムのカードスロットに装填された場合の動作ついて説明する。この場合には、外部電源線２０には３．３Ｖの電源電圧が印加されることになる。高電圧検出回路１３０はこの電源電圧を検出する。そして、この検出された電源電圧（３．３Ｖ）は前記の上限電圧４Ｖよりも低い電圧となる。従って、高電圧検出回路１３０の制御によりアナログスイッチ１００が導通状態にされる。この結果、外部電源線２０と内部電源線２１との間が導通し、内部電源線２１にホストシステムの電源電圧３．３Ｖがそのまま印加される。そして、この印加された電源電圧により、内部接続回路１２０及び主回路であるＲＯＭ１２が動作することになる。
【００５２】
次に、本ＩＣカードが、５Ｖ規格のホストシステムのカードスロットに装填された場合の動作ついて説明する。この場合には、外部電源線２０には５Ｖの電源電圧が印加されることになる。高電圧検出回路１３０はこの電源電圧を検出する。そして、この検出された電源電圧（５Ｖ）は前記の上限電圧４Ｖよりも高い電圧となる。従って、高電圧検出回路１３０の制御によりアナログスイッチ１００が非導通状態にされる。この結果、外部電源線２０と内部電源線２１との間が非導通状態になり、内部電源線２１にはホストシステムの電源電圧５Ｖは印加されない。また、内部接続回路１２０と主回路１２の電源は前述のように共通化されている。従って、内部接続回路１２０の信号３４、３５、３６、４２、５２により、ＲＯＭ１２の端子に５Ｖ電圧の信号が加えられることもない。
【００５３】
以上のように本第１の実施例によれば、ＩＣカードが３．３Ｖ規格である場合に、このＩＣカードを３．３Ｖ規格のホストシステムに装填した場合には正常な動作が保証されるとともに、このＩＣカードを５Ｖ規格のホストシステムに装填した場合にも、ＩＣカードが劣化したり破壊されたりすることがない。これにより信頼性の向上を図ることができる。また、ＩＣカードの主回路として動作電圧３．３Ｖで最大定格電圧５Ｖ以下の大規模で、高速、低消費電力の最先端のＩＣを登載できる。この結果、ＩＣカードの大規模化、高速化、低消費電力化等を図ることが可能となる。
【００５４】
また、本第１の実施例によれば、ホストシステムの電源電圧を高電圧検出回路１３０により検出して自動的に電源の切り換えを行っている。従って、コネクタ２の形状を異なるものにして５Ｖ規格のホストシステムに接続できないようにしたり、コネクタ２上に５Ｖ電源用端子と３．３Ｖ電源用端子を両方別々に設けるようにしたりする必要もなくなる。
【００５５】
また、本第１の実施例によれば、ＩＣカードをユーザーが持ち歩き、不特定多数の電子装置にこのＩＣカードを装填し使用するような場合にも、ＩＣカードを装填する毎にユーザーに対して電源規格を確認するよう要求する必要がなくなる。従って、本来ＩＣカードがもっている汎用性、利便性等の特質を損なうことがない。また、ユーザーが誤って異なる電源規格の装置に装填しても、セキュリティコード等のユーザーに関するデータが破壊されることがない。従って、本来ＩＣカードがもっている高信頼性、高セキュリティ性等の特性を損なうこともない。
【００５６】
また、本第１の実施例では外部接続線２０と内部接続線２１の接続・遮断をアナログスイッチ１００、例えばＣＭＯＳ型トランスファーゲートにより行っている。従って、ＩＣカードが３．３Ｖ規格のホストシステムに装填され、アナログスイッチ（トランスファーゲート）１００が導通状態となった場合に、第１、第２の端子間での電圧降下がほとんど生じない。この結果、３．３Ｖの電源をそのまま主回路であるＲＯＭ１２に供給できる。これにより、アドレス信号、コントロール信号等の電圧と電源電圧との間に大きな電圧差が生じず、ラッチアップ等が生ずるのを有効に防止できる。
【００５７】
（２）第２の実施例
図２には、本発明の第２の実施例に係るＩＣカードのブロック図が示される。
【００５８】
図２に示す本第２の実施例は、図１に示す第１の実施例に比較して接続電源回路６の構成が異なっている点が相違する。即ち、接続電源回路６は定電圧回路１４０を新たに含む構成となっている。この構成により、５Ｖ規格のホストシステムにＩＣカードを装填した場合にも、この５Ｖの電源電圧を３．３Ｖに定電圧化することによりＩＣカードの動作が可能となる。
【００５９】
アナログスイッチ１００、内部接続回路１２０の構成については、図１に示す本第１の実施例と同様であるため説明を省略する。
【００６０】
外部接続回路１１２は、ＸＯＥ信号、ＸＣＥ信号、アドレス信号用の入力回路、データ信号用の出力回路を含んでいる点において第１の実施例の外部接続回路１１０と同様の構成となる。但し、この出力回路にはしきい値電圧を下げたＣＭＯＳインバータが設けられている。ＩＣカードが装填されるホストシステムの電源電圧が５Ｖであった場合に、内部接続回路１２０から振幅３．３Ｖの入力信号が入力されたても出力回路を動作させるためである。
【００６１】
高電圧検出回路１３４には外部電源線２０に接続され、これによりホストシステムの電源ＶＣＣの検出が行われる。そして、高電圧検出回路１３４では、この検出電圧が所定電圧よりも大きいか否かが判断される。即ち、第１の実施例と同様、主回路であるＲＯＭ１２の最大定格電圧４．６Ｖより低く、動作電圧３．３Ｖより高い電圧である上限電圧４Ｖよりも大きいか否かが判断される。そして、この判断に基づいて制御信号１３２及び制御信号１３３が生成される。
【００６２】
制御信号１３２は、第１の実施例と同様にアナログスイッチ１００の第３の端子１０３に入力される。また、制御信号１３３は定電圧回路１４０に入力される。そして、ホストシステムの電源電圧が上限電圧４Ｖよりも低い場合には、制御信号１３２によりアナログスイッチ１００が導通状態に設定されるとともに、制御信号１３３により定電圧回路１４０が非動作状態に設定される。逆に、ホストシステムの電源電圧が上限電圧４Ｖよりも高い場合には、制御信号１３２によりアナログスイッチ１００が非導通状態に設定されるとともに、制御信号１３３により定電圧回路１４０が動作状態に設定される。
【００６３】
なお、以上はアナログスイッチ１００、定電圧回路１４０を２本の制御信号１３２・１３３で制御する場合について説明した。しかし、アナログスイッチ１００、定電圧回路１４０の回路構成によっては、１本の制御信号のみでアナログスイッチ１００、定電圧回路１４０を制御することも可能である。
【００６４】
定電圧回路１４０は、外部電源線２０を介して入力されたホストシステムの電源電圧ＶＣＣを定電圧化して、３．３Ｖの電源電圧を内部電源線２１に供給するための回路である。そして、この定電圧回路１４０を動作状態・非動作状態に設定する制御が前述のように制御信号１３３により行われることになる。
【００６５】
図３にはこの定電圧回路１４０の回路構成の一例が示され、図４にはこの定電圧回路１４０の入出力特性が示される。
【００６６】
図３に示すように、この定電圧回路１４０は、出力用のＰチャネルＭＯＳトランジスタ１４４、動作状態・非動作状態設定用のＮチャネルＭＯＳトランジスタ１４５、定電流回路１４６、ＶＲＥＦ回路１４７、抵抗１４８、１４９を含んで構成される。
【００６７】
図３において、制御信号１３３が”Ｈ”の場合はＮチャンネルＭＯＳトランジスタ１４５が導通状態となり、定電圧回路１４０は動作状態に設定される。従って、図４に示すように、外部電源線２０が４Ｖ以上であっても、内部電源線２１の電圧は常に定電圧３．３Ｖに定電圧化されることになる。これにより主回路であるＲＯＭ１２及び内部接続回路１２０には常に３．３Ｖの電源が供給されることになる。
【００６８】
これに対して、制御信号１３３が”Ｌ”の場合はＮチャンネルＭＯＳトランジスタ１４５が非導通状態となり、定電圧回路１４０は非動作状態に設定される。定電圧回路１４０が非動作状態に設定されると、外部電源線２０、内部電源線２１から接地への電流経路が無くなるので電力を消費しなくなる。これにより、定電圧回路１４０の出力はハイインピーダンス状態に設定される。但し、この場合、図２において制御信号１３２によりアナログスイッチ１００が導通状態にされるため、内部電源線２１には、ホストシステムの電源ＶＣＣがそのまま供給されることになる。
【００６９】
次に、動作状態においてどのようにして定電圧回路１４０が定電圧を出力するかについて説明する。
【００７０】
ＶＲＥＦ回路１４７からは主回路であるＲＯＭ１２の動作電圧に応じて予め設定され、入力電圧・出力電圧に依存しない基準電圧ＶＲＥＦが出力されている。そして、動作状態においては、この基準電圧ＶＲＥＦと、出力電圧を抵抗１４８、１４９により抵抗分割した電圧とがオペアンプ１５０により比較される。そして、オペアンプ１５０は、この比較結果に応じてＰチャンネルＭＯＳトランジスタ１４４を導通状態・非導通状態にする制御を行う。具体的には、出力負荷電流が増え出力電圧が設定電圧よりわずかに下がると、オペアンプ１５０の出力が”Ｌ”となりＰチャンネルＭＯＳトランジスタ１４４が導通状態にされる。これにより、外部電源線２０から内部電源線２１へと電流が流され出力電圧が引き上げられる。一方、出力負荷電流が減り出力電圧が設定電圧よりわずかに上がると、オペアンプ１４４の出力が”Ｈ”となりＰチャンネルＭＯＳトランジスタ１４４が非導通状態にされる。これにより外部電源線２０から内部電源線２１へと流れる電流が制限され、出力電圧が引き下げられる。この様にして出力電圧を一定電圧に保つことが可能となる。
【００７１】
なお、定電圧回路１４０の構成は図３に示す回路構成に限られるものではない。また、出力電圧も、主回路であるＲＯＭ１２の動作電圧の許容範囲内であれば、入力電圧に応じて３．３Ｖより若干上昇しても構わない。
【００７２】
次に、本第２の実施例の動作について説明する。
【００７３】
本ＩＣカードが、３．３Ｖ規格のホストシステムに装填された場合は、前述の第１の実施例と同様の動作となる。即ち、この場合は高電圧検出回路１３４の出力である制御信号１３２によりアナログスイッチ１００が導通状態となり、ホストシステムの電源ＶＣＣがそのまま主回路であるＲＯＭ１２、内部接続回路１２０に供給されることになる。なお、この場合には、定電圧回路１４０は制御信号１３３により非動作状態にされ、定電圧回路１４０は電力を消費しないとともに、その出力はハイインピーダンス状態となっている。
【００７４】
次に、本ＩＣカードが、５Ｖ規格のホストシステムのカードスロットに装填された場合の動作ついて説明する。この場合には、高電圧検出回路１３４により検出されるホストシステムの電源電圧（５Ｖ）は上限電圧４Ｖよりも高い電圧となる。従って、制御信号１３２によりアナログスイッチ１００は非導通状態にされる。一方、この場合には、制御信号１３３により定電圧回路１４０は動作状態にされるため、ホストシステムの電源電圧（５Ｖ）は定電圧回路１４０により３．３Ｖに定電圧化されて出力されることになる。この結果、内部電源線２１には３．３Ｖの電源電圧が印加され、主回路であるＲＯＭ１２、内部接続回路１２０への３．３Ｖ電源の供給が行われることになる。
【００７５】
以上のように本第２の実施例によれば、ＩＣカードが３．３Ｖ規格である場合に、このＩＣカードを、３．３Ｖ規格のホストシステム、あるいは、５Ｖ規格のホストシステムのどちらに装填した場合でも、正常な動作が保証されることになる。これにより、ＩＣカードの主回路として最先端の３．３Ｖ規格ＩＣを登載することができ、ＩＣカードの大規模化、高速化、低消費電力化等を図ることが可能となる。
【００７６】
また、本第２の実施例によれば、前述した本第１の実施例と同様に、コネクタ２の形状を異なるものにして５Ｖ規格のホストシステムに接続できないようにしたり、コネクタ２上に５Ｖ電源用端子と３．３Ｖ電源用端子を両方別々に設けるようにしたりする必要もなくなる。また、ＩＣカードを装填する毎にユーザーに対して電源規格を確認するよう要求する必要がなく、また、誤って異なる電源規格の装置に装填しても、ユーザーに関するデータが破壊されることもない。更に、例えば３．３Ｖ規格のホストシステムから得たデータを５Ｖ規格のホストシステムで利用したり、逆に５Ｖ規格のホストシステムから得たデータを３．３Ｖ規格のホストシステム利用したりすることもできる。このように、本第２の実施例によれば、ＩＣカードの持つ汎用性、利便性、高信頼性、高セキュリティ性等の特性を更に高めることができる。
【００７７】
また、本第２の実施例では外部接続線２０と内部接続線２１の接続・遮断をアナログスイッチ１００、例えばＣＭＯＳ型トランスファーゲートにより行っている。従って、ＩＣカードが３．３Ｖ規格のホストシステムに装填された場合に、ＲＯＭ１２で消費される負荷電流が増加しても、第１、第２の端子間での電圧降下はほとんど生じない。この結果、３．３Ｖの電源をそのままＲＯＭ１２に供給できることになる。これにより、アドレス信号、コントロール信号等の電圧と電源電圧との間に大きな電圧差が生じず、ラッチアップ等が生ずるのも有効に防止できることになる。
【００７８】
一方、５Ｖ規格のホストシステムに接続された場合には、内部電源線２１には定電圧回路４０により定電圧化された電源電圧が供給される。そして、この場合には、外部接続線２０と内部接続線２１との間の電圧差を十分に確保できる。従って、ＲＯＭ１２に必要とされる負荷電流が増加しても、定電圧回路１４０の出力電圧をＲＯＭ１２の推奨動作電圧３．０Ｖ〜３．６Ｖの範囲に容易に収めることができる。この点、本第２の実施例においてアナログスイッチ１００を設けず、ただ単に定電圧回路１４０により電源電圧を定電圧化する構成とした場合よりも優位となる。即ち、このようにただ単に電源電圧を定電圧化する回路構成にすると、ホストシステムの電源が５Ｖの場合は問題ないが、３．３Ｖの場合にはＲＯＭ１２の負荷電流により内部電源線２１の電源電圧が３．３Ｖよりも低下してしまうからである。
【００７９】
（３）第３の実施例
図５には、本発明の第３の実施例に係るＩＣカードのブロック図が示される。
【００８０】
本第３の実施例は、前述の第１の実施例において主回路をＳＲＡＭ１３とした場合の実施例である。
【００８１】
即ち、本第３の実施例における外部接続回路１１５、内部接続回路１２５は、第１の実施例における外部接続回路１１０、内部接続回路１２０に比べ、ライトイネーブル信号ＸＷＥ３７に対応した回路等が付加されている。
【００８２】
また、電源遮断時にデータを保持させるための内蔵電池８０、整流素子、例えばダイオード７０、７１も設けられている。ここで、ダイオード７１は、内蔵電池８０の電流が逆流するのを防止するために設けられたものである。従って、例えばアナログスイッチ１００が導通状態となった場合には、この整流素子であるダイオード７１を介して内部電源線２１に電源電圧が供給されることになる。
【００８３】
さて、本第３の実施例では、第１の実施例に比べて、接続電源回路７が低電圧検出回路１３５を新たに含む構成となっている。この低電圧検出回路１３５は、ＩＣカードがホストシステムに装填された直後、又は、ＩＣカードがホストシステムからはずされた場合、又は、メモリーカードが装填されたままホストシステムの電源が切られた場合等において、電源ＶＣＣの電圧低下を検出する回路である。この場合の検出電圧としては、ＩＣカードの推奨動作電圧の範囲を３．３Ｖ±０．３Ｖとした場合には、例えば２．７Ｖ程度とすることができる（以下、この電圧を下限電圧と呼ぶ）。
【００８４】
低電圧検出回路１３５は、電源ＶＣＣの電圧がこの下限電圧２．７Ｖより小さいと判断した場合には、主回路であるＳＲＡＭ１３を動作不可にする設定を行う。この場合の主回路の動作不可の設定は、例えば制御信号１３６又は制御信号１３７により行われる。例えば、制御信号１３６により上記動作不可の設定を行う場合には、この制御信号１３６を内部接続回路１２５に出力して、メモリ制御信号ＸＣＥ１、ＸＣＥ２、書き込み信号ＸＷＥ１をディスエイブル状態にする。これによりＳＲＡＭ１３は動作不可の状態となる。また、制御信号１３７により前記動作不可の設定を行う場合には、この制御信号１３７を外部接続回路１１５に出力して、外部接続回路１１５がコネクタ３からの信号を何も受け付けないような状態に設定する。具体的には、外部接続回路１１５の入力端子等に、コネクタからの入力が接続されたＮＡＮＤ回路等を設ける。そして、制御信号１３７によりこのＮＡＮＤ回路に”Ｌ”を入力する。これにより、外部接続回路１１５はコネクタ３からの信号を何も受け付けないような状態に設定されることになる。
【００８５】
さて、このような下限電圧を検出する動作はＩＣカードに特有の動作である。即ち、この動作は電源がホストシステムの電源に従属しているというＩＣカードの特殊性により必要となる動作である。図６には、このように下限電圧についても検出を行う場合の、ＩＣカードの処理手順を示すフロチャートが示される。以下、これについて簡単に説明する。
【００８６】
まず、ステップＳ１でＩＣカードがホストシステムに装填されると、ステップＳ２に示すようにＩＣカードに電源が印加され、電源ＶＣＣの電圧が徐々に上昇してくる。すると、ステップＳ３に示すように、低電圧検出回路１３５により電源ＶＣＣの電圧が下限電圧２．７Ｖより小さいか否かの検出が行われる。そして、電源ＶＣＣの電圧が２．７Ｖより小さいと判断されると、ステップＳ７に示すように少なくとも主回路について動作不可の設定がなされる。逆に、電源ＶＣＣの電圧が２．７Ｖ以上と判断されると、ステップＳ４に示すように、今度は高電圧検出回路１３０により電源ＶＣＣの電圧が上限電圧４Ｖよりも大きいか否かの検出が行われる。そして、電源ＶＣＣの電圧が上限電圧４Ｖよりも大きいと判断されると、ステップＳ８に示すように制御信号１３２によりアナログスイッチ１００が非導通状態にされる。そして、この場合にはステップＳ９に示すようにＩＣカードへのアクセスは不可となる。一方、電源ＶＣＣの電圧が上限電圧４Ｖ以下と判断されると、ステップＳ５に示すように制御信号１３２によりアナログスイッチ１００が導通状態にされる。これによりステップＳ６に示すように、ＩＣカードに対するアクセスが可能となり、ホストシステムとＩＣカードとの間でデータのやりとりが行われることになる。
【００８７】
（４）第４の実施例
図７には、本発明の第４の実施例に係るＩＣカードのブロック図が示される。
【００８８】
本第４の実施例は、前述の第２の実施例において主回路をＳＲＡＭ１３とした場合の実施例である。
【００８９】
第４の実施例と第２の実施例の構成・動作の差異は、前述の第３の実施例と第１の実施例の構成・動作の差異と同様であるため、以下の説明を省略する。
【００９０】
なお、図８には、本第４の実施例においてＩＣカードを装填した後の処理手順についてのフロチャートが示される。図８のフロチャートと図６のフロチャートで異なる点は、ステップＳ１０とステップＳ１１である。即ち、本第４の実施例では、電源ＶＣＣの電圧が上限電圧４Ｖより大きくステップＳ８でアナログスイッチ１００が非導通状態となった後には、定電圧回路１４０により電源ＶＣＣの電圧が３．３Ｖに定電圧化される。従って、この場合には前述の第３の実施例と異なり、ステップＳ１１に示すようにＩＣカードに対するアクセスが可能となる。これにより、ホストシステムとＩＣカードとの間でデータのやりとりが行われることになる。
【００９１】
（５）第５の実施例
以下に説明する第５、第６の実施例は、接続電源回路、主回路のチップ構成についての例を示す実施例である。以下の説明では、図５に示す第３の実施例のチップ構成を例にとり説明を行うが、第１、第２、第４の実施例についても当然に同様のチップ構成とすることができる。
【００９２】
さて、低消費電力化、部品点数削減によるコストダウンのためには、接続電源回路、主回路等のＩＣカードを構成する回路は、なるべく少ない数のチップ構成とすることが望ましい。特にＩＣカードは携帯容易とするためにそのサイズも小型化されているため、少ない数のチップ構成とすることは非常に重要なことになる。
【００９３】
図９（Ａ）に示す第５の実施例では、ＩＣカードをＣＭＯＳのＩＣチップ９０、９１の２チップ構成としている。そして、この場合には、アナログスイッチ１００、外部接続回路１１５、内部接続回路１２５、高電圧検出回路１３０、低電圧検出回路１３５を含む接続電源回路７は、ＩＣチップ９０上に形成される。また、主回路であるＳＲＡＭ１３は、ＩＣチップ９１上に形成されることになる。
【００９４】
さて、以上のようにしてＩＣカードを２チップ構成とした場合には、接続電源回路と主回路との信号の接続が問題となる。即ち、接続電源回路の電源はホストシステムの電源と共通化されており、５Ｖ規格のホストシステム装填時に、この電源が主回路の電源と異なる電圧となる。この場合に主回路において入力保護ダイオード、寄生ダイオードを介した電源供給が起こり、最大定格電圧以下の電源供給という目的が達成できないからである。このことを図１０により詳しく説明する。
【００９５】
通常、ＣＭＯＳ型ＩＣでは、図１０に示すように、ＩＣの入力回路１６０には静電気から回路を保護するためのダイオード１６２、１６４が入力端子と電源、入力端子と接地との間に設けられている。また、出力回路１６６にも、図１０に示すような寄生のダイオード１６８が存在する。仮に、従来の接続回路１０にスイッチ１７６を設けて、内部電源線２０と外部電源線２１との間を接続・遮断可能になるようにしたとする。すると、外部電源線２０と内部電源線２１との間に設けたスイッチ１７６が非導通状態であっても、接続回路１０の出力端子が”Ｈ”を出力した場合に以下のような事態が生ずる。即ち、主回路であるＳＲＡＭ１３の入力端子と電源の間に設けられた入力保護ダイオード１６２を通して電流１７０が流れる。すると、主回路であるＳＲＡＭ１３の電源ＶＣＣ１が、ホストシステム及び接続回路１０の電源ＶＣＣの電圧に引き上げられてしまうという事態が生ずる。また、例えば８ビット入出力のＳＲＡＭ、ＤＲＡＭのように、データの入出力が同じ端子で行われる主回路では、接続回路１０の出力回路１７４の出力と、主回路であるＳＲＡＭ１３の入出力回路（出力回路１６６のみ図示）の出力が図１０に示すように直接接続される。従って、ＳＲＡＭ１３の出力回路１６６のＰチャンネルＭＯＳＦＥＴのドレイン領域とサブストレートとの間で構成される寄生ダイオード１６８を通して電流１７２が流れることになる。これにより、ＳＲＡＭ１３の電源ＶＣＣ１が、ホストシステム及び接続回路１０の電源ＶＣＣの電圧に引き上げられてしまうという事態が生ずる。即ち、５Ｖ規格のカードスロットに装填したとき、主回路であるＳＲＡＭ１３に最大定格電圧４．６Ｖを越える５Ｖの電源が印加されてしまうことになる。
【００９６】
これに対して、本発明における接続電源回路５、６、７、８、９、１１には、このような事態が生じないように内部接続回路１２０、１２５が設けられている。これについて図１１を使って説明する。図１１には外部接続回路１１５に含まれる出力回路１８８、及び、入力回路１９０と出力回路１９２とで構成される入出力回路が模式的に示される。また、同様に、内部接続回路１２５に含まれる入力回路１８０、及び、出力回路１８２と入力回路１８６と構成される入出力回路が模式的に示される。なお、外部接続回路１１５とコネクタとの間には信号４０、５０が接続され、内部接続回路１２５と主回路であるＳＲＡＭ１３との間には信号４２、５２が接続されている。
【００９７】
外部接続回路１１５及び内部接続回路１２５は接続電源回路７に含まれており、これらの外部接続回路１１５及び内部接続回路１２５は図９（Ａ）に示すように１チップ構成のＣＭＯＳ型ＩＣとなっている。このように外部接続回路１１５と内部接続回路１２５とが１チップ構成となってるため、外部接続回路１１５と内部接続回路１２５との間の中間信号４１、５１、５３には、チップ外部から静電気が入る恐れがない。従って、これらの中間信号４１、５１、５３が接続される入力回路１８０、１８６、１９０には入力保護ダイオードを設ける必要がなくなる。従って、例えば中間信号４１は”Ｈ”となった場合でも、図１０の入力回路１６０と異なり図１１の入力回路１８０には入力保護ダイオードが設けられていないため、内部電源線２１の電圧が引き上げられるということがなくなる。
【００９８】
また、図１１の入出力回路（１８２、１８６）は、図１０の入出力回路（１６０、１６６）と異なり、中間信号が入力用の信号５３と出力用の信号５１とに分けられている。従って、外部接続回路１２５の出力が、内部接続回路１１５の出力節点に接続されないことになる。この結果、中間信号５３が”Ｈ”となっても、出力回路１８２のＰチャンネルＭＯＳＦＥＴのドレイン領域とサブストレートとの間に形成される寄生ダイオード１８４には電流は流れないことになる。従って、内部電源線２１の電圧が引き上げられるといことがなくなる。このように本第５の実施例では、内部接続回路１１５を設けることで、信号線を介して内部電源線２１の電源電圧が引き上げられるのを有効に防止することができる。
【００９９】
なお、図９（Ａ）から明らかなように、接続電源回路７を１チップ構成とした場合には、ＩＣチップ９０は２電源のＩＣチップとする必要がある。このように２電源のＩＣチップとする場合には、各々の電源が接続されるウエルを電気的に分離する必要がある。例えば、ＩＣチップ９０では、基板としてＰ形シリコンが用いられ、異なる電源が接続される単数又は複数のＮ形ウエルが設けられる。即ち、内部接続回路１２５用に設けられたＮ形ウエルには主回路であるＳＲＡＭ１３と共通の内部電源線２１が接続される。一方、内部接続回路１２５以外の回路用に設けられたＮ形ウエルには外部電源線２０が接続される。これにより、外部電源線２０と内部電源線２１との間の電源分離が可能となる。ここで、Ｎ形ウエルとは、Ｐ形シリコン基板の表面に比較的深くリンなどの不純物を拡散して形作られ、ＣＭＯＳを構成するＰチャンネルＭＯＳＦＥＴのサブストレートとなる領域である。例えば、図９（Ａ）の場合には、接続電源回路７に含まれる回路のうち、アナログスイッチ１００、外部接続回路１１５、高電圧検出回路１３０、低電圧検出回路１３５用に設けられたＮ形ウエルには、外部電源線２０が接続される。一方、内部接続回路１２５用に設けられたＮ形ウエルには、主回路であるＳＲＡＭ１３と共通の電源線である内部電源線２１が接続されることになる。
【０１００】
なお、図１、図２、図５、図７に示す実施例では、ＧＮＤ電源が全ての回路に共通の基準電源となり、正の電源ＶＣＣを外部電源線２０、内部電源線２１に分けてそれぞれの回路に供給していた。従って、この場合には、基板の電源はＧＮＤとなり、ウエルが正の電源ＶＣＣに接続される。この結果、基板がＰ型、ウエルがＮ型となる。しかし、本発明はこれに限るものではなく、図１２のような回路構成とすることもできる。即ち、図１２の場合には、ＧＮＤ電源が基準電源となるとともに、負の電源ＶＳＳを外部電源線２５と内部電源線２６とに分けることになる。従って、この場合にはＧＮＤ電源が接続されている基板がＮ型、負の電源が接続されているウエルがＰ型となる。そして、外部電源線２５が接続されるＰ型のウエルと、内部電源線２６が接続されるＰ型のウエルとが電気的に分離されることになる。また、この場合には、高電圧検出回路１３０では、ホストシステムの電源ＶＳＳの電圧の絶対値が所定電圧（例えば上限電圧−４Ｖ）の絶対値以下の場合にアナログスイッチ１００が導通状態にされる制御が行われる。また、ホストシステムの電源ＶＳＳの電圧の絶対値が所定電圧（−４Ｖ）の絶対値よりも大きい場合にアナログスイッチ１００が非導通状態にされる制御が行われる。この点は、低電圧検出回路１３５においても同様である。
【０１０１】
なお、異なる電源のＩＣチップ接続時に、保護ダイオード、寄生ダイオードを介して電源が変動されるのを防止する手法としては、上述のように内部接続回路を設けるとともに、ウエルを分離する手法に限らず、種々の手法が考えられる。例えば、図１３では、ＩＣチップ２００とＩＣチップ２０２とでは、供給される電源がＶＣＣ、ＶＣＣ１というように異なっている。この場合にはＩＣチップ２００上に、ゲート電極が入力回路２０４の出力に接続され、ソース領域が基準電源ＧＮＤに接続され、ＩＣチップ２０２への出力信号２１２がドレイン領域に接続されたＮチャンネルＭＯＳＦＥＴ２０６を設ける。このように接続すると、ＮチャネルＭＯＳＦＥＴ２０６がオン状態の時は出力信号２１２はＧＮＤレベルとなる。一方、ＮチャネルＭＯＳＦＥＴ２０６がオフ状態の時は、出力信号２１２は抵抗２０８によりプルアップされ、電源ＶＣＣ１の電圧に設定されることになる。このように図１３に示す手法を用いれば、供給電源が異なるＩＣチップ２００、２０２を接続した場合も、信号線を介した電源の回り込みを有効に防止できる。なお、この場合、ＮチャネルＭＯＳＦＥＴ２０６に代えてバイポーラトランジスタを用いることも可能である。
【０１０２】
（６）第６の実施例
図９（Ｂ）に示す第６の実施例は、ＩＣカードをＣＭＯＳのＩＣチップ９２の１チップ構成とした実施例である。低消費電力化、部品点数削減によるコストダウンのためには、このように主回路であるＳＲＡＭ１３と接続電源回路１１とを１チップにする構成とするのが最も望ましい。特に前述の医療用途等に使われるＩＣカードのようにＩＣチップを１チップのみ搭載するＩＣカードには特に有効である。１チップ構成を実現する方法としては、接続電源回路７のチャンネル長とゲート酸化膜厚を、主回路であるＳＲＡＭ１３のそれらより各々長く、厚くして部分的に最大定格電圧を５Ｖ以上に上げる方法がある。また、特許出願平成４−２９８７５７には、製造プロセスを変更することなく、動作電圧３．３ＶのＩＣ上に、５ＶのＩＣとの接続回路を実現する方法が開示されている。この方法を用いて接続電源回路を作れば、製造プロセスの変更によるコストアップをせずに１チップ化を実現できる。いずれの方法にしろ１チップ化した場合には、図９（Ｂ）に示すように、内部接続回路は省略できる。また、前述の第５の実施例で述べたのと同様に、外部接続回路１１５と主回路であるＳＲＡＭ１３との間の信号線を双方向とせず、入力用と出力用とに分ける必要がある。
【０１０３】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１０４】
例えば、本発明は、第１〜第６の実施例に示したＲＯＭ、ＳＲＡＭを主回路としたＩＣカードに限らず、全ての種類のＩＣカードに適用できる。例えば、本発明は主回路としてＤＲＡＭ（動的記憶）を用いたメモリーカードにも適用できる。この場合には、図１、図２のＸＣＥ（Ｃｈｉｐ  Ｅｎａｂｌｅ）信号をＸＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号、ＸＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号に置き換え、ＸＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号を追加し、データを双方向にするなど若干の変更を行えば良い。また、本発明は、主回路としてＥＰＲＯＭカード、ＯＴＰＲＯＭカード、ＥＥＰＲＯＭカード、フラッシュ型ＥＥＰＲＯＭカード、これらのメモリーの混在型カード等を用いたＩＣカードにも当然に適用できる。また、本発明は、主回路としてマイクロプロセッサ、メモリを用いたＩＣカード、即ちＩＳＯ準拠のＩＣカードにも適用できる。更に、主回路にモデム、ＬＡＮ、インサーネット等の機能を有する回路を用いたＩＣカードにも適用できる。
【０１０５】
また、本発明は、主回路に正負の２電源を必要とするアナログ回路を含んだＩＣカードにも適用できる。例えば、高電圧検出回路、アナログスイッチ、定電圧回路等の電源系の回路はデジタル回路と同様に構成する。そして、アナロググラウンド電源、アナログ信号を変換する外部接続回路、内部接続回路の回路素子、あるいは回路ブロックを、検出されたホストシステムの電源電圧に応じて選択する回路構成とする。このように構成することで、主回路に正負の２電源のアナログ回路を含んだＩＣカードにも本発明を適用できることになる。
【０１０６】
また、本発明は、第５、第６の実施例に示すような１チップ構成、２チップ構成とするものに限らず、高電圧検出回路、低電圧検出回路、アナログスイッチ、定電圧回路等の全部または一部に既存の製品を使用する等の複数チップ構成とすることもできる。この場合には前記実施例の説明から明らかなように、内部接続回路の入力端子と電源の間に入力保護ダイオードを設けないことや、外部接続回路と内部接続回路の間の信号線を双方向とせず、入力用と出力用とに分けること等が必要である。
【０１０７】
【発明の効果】
本発明に係るＩＣカードによれば、あらかじめ設定された所定電圧以下の電源電圧を供給するホストシステムにＩＣカードが装填された場合には、ホストシステムの電源がそのまま主回路に供給される。一方、あらかじめ設定された所定電圧より大きい電源電圧を供給するホストシステムにＩＣカードが装填された場合には、主回路に対するホストシステムの電源の供給が遮断されることになる。従って、異なった規格のホストシステムに接続した場合に主回路が劣化したり、破壊されたりすることを有効に防止できる。また、最先端の例えば３．３Ｖ規格のＩＣを登載することが可能となり、ＩＣ電子装置の外部装置として好適な、大規模、高速、低消費電力で、信頼性の高いＩＣカードを実現できる。
【０１０８】
また、本発明によれば、あらかじめ設定された所定電圧以下の電源電圧を供給するホストシステムにＩＣカードが装填された場合には、ホストシステムの電源がそのまま主回路に供給されることになる。一方、あらかじめ設定された所定電圧より大きい電源電圧を供給するホストシステムにＩＣカードが装填された場合には、定電圧回路により定電圧化された電圧が主回路に供給されることになる。これにより前記所定電圧以上の電源電圧を供給するホストシステムに装填されても正常に動作することが可能となる。また、最先端の例えば３．３Ｖ規格のＩＣを登載することが可能となり、ＩＣ電子装置の外部装置として好適な、大規模、高速、低消費電力で、信頼性の高いＩＣカードを実現できる。更に、例えば３．３Ｖ規格のホストシステムから得たデータを５Ｖ規格のホストシステムで利用したり、逆に５Ｖ規格のホストシステムから得たデータを３．３Ｖ規格のホストシステム利用したりすることもできる。これによりＩＣカードの持つ利便性、汎用性等の特性を更に高めることができる。
【０１０９】
また、本発明によれば、スイッチ手段がＣＭＯＳ型のトランスファーゲートで構成されるため、主回路で消費される負荷電流が増えてもそれ程電圧降下が生じない。この結果、電源電圧を容易に推奨動作電圧の範囲に収めることができるとともにラッチアップ等が生ずるのを効果的に防止できる。これにより、信頼性等を大幅に向上できる。
【０１１０】
また、本発明によれば、前記所定電圧が上限電圧に設定されるため、主回路に最大定格電圧以上の電圧が印加されないことが保証される。また、ホストシステムの電源電圧がこの上限電圧以下の場合には、そのままホストシステムの電源電圧が主回路に印加され、これにより主回路が適正な動作を行うことになる。この場合、ＩＣカードが装填されるホストシステムの電源は、通常、例えば５Ｖ又は３．３Ｖのどちらかになるため、このように上限電圧のみで確実性の高い電源切り換えの判断が可能となる。
【０１１１】
また、本発明によれば、低電圧検出手段を新たに設けることにより、ホストシステムから供給される電源の電圧が、この下限電圧以下であった場合には、少なくとも主回路が動作しないような設定が可能となる。これにより、例えばホストシステムへのＩＣカード装填時等に、ＩＣカードの正常な動作を保証することが可能となる。
【０１１２】
また、本発明によれば、接続電源回路が１チップ構成となる。これにより、低消費電力化、部品点数削減によるコストダウン等が可能となる。しかも、この場合、内部接続回路以外の回路・手段用に設けられた第１のウエルと、内部接続回路用に設けられ第２のウエルとが電気的に分離されるため、第１の電源電圧が、保護用ダイオード、寄生ダイオードを介して主回路に伝わるのを簡易に防止できる。従って、ＩＣカードの信頼性を更に高めることが可能となる。
【０１１３】
また、本発明によれば、接続電源回路が１チップ構成となる。これにより、低消費電力化、部品点数削減によるコストダウン等が可能となる。そして、ドレイン領域が主回路の信号端子に接続されるとともに、抵抗性の素子を介して第２の電源に接続されたドライバー用トランジスタが設けられるため、第１の電源電圧が、保護用ダイオード、寄生ダイオードを介して主回路に伝わるのを簡易に防止できることになる。これによりＩＣカードの信頼性を更に高めることが可能となる。
【０１１４】
また、本発明によれば、接続電源回路と主回路とが１チップ構成となる。これにより、接続電源回路のみを１チップ構成とした場合よりも、更なる低消費電力化、部品点数削減によるコストダウン等が可能となる。そして、接続電源回路用に設けられた第１のウエルと主回路用に設けられた第２のウエルとが電気的に分離されるため、第１の電源電圧が、保護用ダイオード、寄生ダイオードを介して主回路に伝わるのを簡易に防止できることになる。これによりＩＣカードの信頼性を更に高めることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図である。
【図２】本発明の第２の実施例を示すブロック図である。
【図３】本発明に使用される定電圧回路の回路図の一例である。
【図４】本発明に使用される定電圧回路の入出力特性図である。
【図５】本発明の第３の実施例を示すブロック図である。
【図６】第３の実施例において低電圧を検出する場合の処理手順を示すフロチャートである。
【図７】本発明の第４の実施例を示すブロック図である。
【図８】第４の実施例において低電圧を検出する場合の処理手順を示すフロチャートである。
【図９】図９（Ａ）は本第５の実施例を説明するための概略説明図であり、図９（Ｂ）は、本第６の実施例を説明するための概略説明図である。
【図１０】入力保護ダイオード、寄生ダイオードを通した電源供給を説明するための概略説明図である。
【図１１】外部接続回路、内部接続回路に含まれる入力回路、入出力回路の概略説明図である。
【図１２】電源電圧を負の電圧とし、Ｎ基板上にＰウエルを設ける構成のＩＣチップとした場合のブロック図である。
【図１３】異なる電源のＩＣチップを接続した場合に信号を介した電源の回り込みがないようにする手法について説明するための概略説明図である。
【図１４】従来例で主回路がＲＯＭの場合のブロック図である。
【図１５】従来例で主回路がＲＯＭの場合のブロック図である。
【符号の説明】
２、３、４  コネクタ、  ５、６、７、８、９、１１  接続電源回路、
１０  接続回路、  １２  ＲＯＭ（主回路）、  １３  ＳＲＡＭ（主回路）
２０  外部電源線、  ２１  内部電源線、  ３０、３１  制御信号、
３２、３３、３４、３５、３６、４１、４２、５１、５２  出力信号
４０  アドレス信号、  ５０  データ信号、  ７０、７１  ダイオード、
８０  内蔵電池、  ９０、９１、９２  ＩＣチップ、  １００  アナログスイッチ、  １０１、１０２、１０３  第１、第２、第３の端子、
１１０、１１２、１１５、１１６  外部接続回路、  １２０、１２５  内部接続回路、  １３０、１３４  高電圧検出回路、  １３２、１３３  制御信号、
１３５  低電圧検出回路、  １４０  定電圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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