(57)【特許請求の範囲】
【請求項１】
互いに交差する複数の走査ラインと複数のデータラインとにより画素が特定される電気光学装置のデータラインを駆動するデータライン駆動回路であって、
パルス幅変調信号を生成して該パルス幅変調信号を所与の電位レベルに変換して各出力電極に出力する各出力セルが、データラインを駆動するための出力電極ごとに設けられた複数の出力セルと、
所与の走査期間内でカウントし、第１のカウント値を出力する第１のカウンタと、
前記走査期間内でカウントし、前記第１のカウント値から１だけ減算又は加算した第２のカウント値を出力する第２のカウンタとを含み、
各出力セルが、
（ａ＋ｂ）（ａ、ｂは自然数）ビットの階調データを記憶するＲＡＭと、
前記（ａ＋ｂ）（ａ、ｂは自然数）ビットの階調データに基づく階調表示を行うためのパルス幅変調信号を生成するパルス幅変調信号生成回路とを含み、
前記パルス幅変調信号生成回路が、
ａビットの階調データと前記第１のカウント値との一致検出を行う第１の一致検出回路と、
前記ａビットの階調データと前記第２のカウント値との一致検出を行う第２の一致検出回路と、
当該フレームを識別するためのフレーム番号と、ｂビットの階調データとに基づいて、選択信号を生成する選択信号生成回路とを含み、
前記パルス幅変調信号が、
前記選択信号に基づいて選択された前記第１及び第２の一致検出回路の一致検出結果のいずれか一方により、その変化点が特定されることを特徴とするデータライン駆動回路。
【請求項２】
請求項１において、
前記パルス幅変調信号生成回路が、
そのソース端子に高電位側の電源が接続され、そのゲート電極に所与のプリチャージ信号が印加されるｐ型トランジスタを含むプリチャージ回路と、
前記ｐ型トランジスタのドレイン端子に接続され、前記パルス幅変調信号を出力するラッチ回路と、
を有し、
前記第１の一致検出回路は、
直列接続され、各トランジスタのゲート電極に前記第１のカウント値の各ビットの信号が印加される第１〜第ａのｎ型トランジスタと、
前記第１〜第ａのｎ型トランジスタの各トランジスタのソース端子及びドレイン端子にそれぞれ接続され、そのゲート電極に前記第１のカウント値の各ビットに対応する前記ａビットの階調データの各ビットの信号が印加される第（ａ＋１）〜第２ａのｎ型トランジスタと、
そのドレイン端子に第ａ及び第２ａのｎ型トランジスタのソース端子が接続され、そのゲート電極に前記選択信号の反転信号が印加される第（２ａ＋１）のｎ型トランジスタと、
そのドレイン端子に前記第（２ａ＋１）のｎ型トランジスタのソース端子が接続され、そのゲート電極に前記所与のプリチャージ信号が印加され、そのソース端子に低電位側の電源が接続される第（２ａ＋２）のｎ型トランジスタと、
を含み、
前記第１のｎ型トランジスタのドレイン端子に、前記ｐ型トランジスタのドレイン端子が接続されており、
前記第２の一致検出回路は、
直列接続され、各トランジスタのゲート電極に前記第２のカウント値の各ビットの信号が印加される第（２ａ＋３）〜第（３ａ＋２）のｎ型トランジスタと、
前記第（２ａ＋３）〜第（３ａ＋２）のｎ型トランジスタの各トランジスタのソース端子及びドレイン端子にそれぞれ接続され、そのゲート電極に前記第２のカウント値の各ビットに対応する前記ａビットの階調データの各ビットの信号が印加される第（３ａ＋３）〜第（４ａ＋２）のｎ型トランジスタと、
そのドレイン端子に第（３ａ＋２）及び第（４ａ＋２）のｎ型トランジスタのソース端子が接続され、そのゲート電極に前記選択信号が印加される第（４ａ＋３）のｎ型トランジスタと、
そのドレイン端子に前記第（４ａ＋３）のｎ型トランジスタのソース端子が接続され、そのゲート電極に前記所与のプリチャージ信号が印加され、そのソース端子に低電位側の電源が接続される第（４ａ＋４）のｎ型トランジスタと、
を含み、
前記第（２ａ＋３）のｎ型トランジスタのドレイン端子に、前記ｐ型トランジスタのドレイン端子が接続されていることを特徴とするデータライン駆動回路。
【請求項３】
互いに交差する複数の走査ラインと複数のデータラインとにより特定される画素と、
前記複数のデータラインを駆動する請求項１又は２記載のデータライン駆動回路と、
前記複数の走査ラインを走査駆動する走査ライン駆動回路と、
を含むことを特徴とする電気光学装置。
【請求項４】
互いに交差する複数の走査ラインと複数のデータラインとにより特定される画素を有するパネルと、
前記複数のデータラインを駆動する請求項１又は２記載のデータライン駆動回路と、
前記複数の走査ラインを走査駆動する走査ライン駆動回路と、
を含むことを特徴とする電気光学装置。
【請求項５】
請求項３又は４記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パルス幅変調信号生成回路、これを用いたデータライン駆動回路、電気光学装置及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
電気光学装置は、多階調化によって、より色調豊富な画像表示が可能となっている。このような画像表示を可能とする階調表示方式としては、フレーム変調方式（Ｆｒａｍｅ  Ｒａｔｅ  Ｍｏｄｕｌａｔｉｏｎ：以下、ＦＲＭと略す。）や、パルス幅変調方式（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：以下、ＰＷＭと略す。）が知られている。
【０００３】
ＦＲＭは、オン又はオフの２階調を、複数フレームにわたって適宜フレーム単位で切り換えることにより、時間的に平均化された実効電圧のバリエーションをもたせ、結果的に２以上の階調表示を行うことができる。
【０００４】
ＰＷＭは、フレームごとに、所望の階調値に応じたパルス幅で電圧駆動をすることにより階調表示を行うことができる。
【０００５】
しかしながら、動画表示やコントラスト比の向上などを目的に液晶材の応答性が高速化された条件の下では、ＦＲＭで多階調化を図る場合、かえってチラツキが発生しやすくなるという問題がある。
【０００６】
これに対して、ＰＷＭでは、フレームごとに切り替える必要がなく、階調表示に適している。しかしながら、ＰＷＭで多階調化を図る場合、パルス幅変調信号のパルス幅を定めるに当たり、基準となるクロックパルス信号（ＧＣＰ信号）を、一定の走査期間内で、より高い周波数で動作させる必要があり、消費電力の増大を招くという問題がある。
【０００７】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、多階調化に伴う消費電力の増大を抑えることができるパルス幅変調信号を生成するパルス幅変調信号生成回路、これを用いたデータライン駆動回路、電気光学装置及び電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために本発明は、（ａ＋ｂ）ビットの階調データに基づく階調表示を行うためのパルス幅変調信号を生成するパルス幅変調信号生成回路であって、ａビットの階調データと、所与の走査期間内でカウントされた第１のカウント値との一致検出を行う第１の一致検出回路と、前記ａビットの階調データと、前記第１のカウント値から１だけ減算又は加算した第２のカウント値との一致検出を行う第２の一致検出回路と、当該フレームを識別するためのフレーム番号と、ｂビットの階調データとに基づいて、選択信号を生成する選択信号生成回路とを含み、前記パルス幅変調信号は、前記選択信号に基づいて選択された前記第１及び第２の一致検出回路の一致検出結果のいずれか一方により、その変化点が特定されることを特徴とする。
【０００９】
ここで、一致検出とは、ビット単位で比較対象の２つの値が等しいか否かを検出することのみならず、ビット単位で比較対象の２つの値が互いに相補的であるか否かを検出する等して両者の値の一致と等価的な状態を検出することも含むことができる。
【００１０】
本発明によれば、第１のカウント値と、該第１のカウント値を１だけ減算又は加算した第２のカウント値とによる一致検出のいずれか一方により特定されるパルス幅変調信号を生成するようにしたので、簡素な構成で、周波数を高くすることなく、ａビットのＰＷＭと同等の消費電力で、ａビットによるＰＷＭと、ｂビットによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示と同等の表示品位を有する階調表示を実現することができる。したがって、より多階調化が進んだ場合にも、消費電力を増大させることなく多ビット化した階調表示に適用することができる。
【００１１】
また本発明に係るパルス幅変調信号生成回路は、そのソース端子に高電位側の電源が接続され、そのゲート電極に所与のプリチャージ信号が印加されるｐ型トランジスタを含むプリチャージ回路と、前記ｐ型トランジスタのドレイン端子に接続され、前記パルス幅変調信号を出力するラッチ回路とを有し、前記第１の一致検出回路は、直列接続され、各トランジスタのゲート電極に前記第１のカウント値の各ビットの信号が印加される第１〜第ａのｎ型トランジスタと、前記第１〜第ａのｎ型トランジスタの各トランジスタのソース端子及びドレイン端子にそれぞれ接続され、そのゲート電極に前記第１のカウント値の各ビットに対応する前記ａビットの階調データの各ビットの信号が印加される第（ａ＋１）〜第２ａのｎ型トランジスタと、そのドレイン端子に第ａ及び第２ａのｎ型トランジスタのソース端子が接続され、そのゲート電極に前記選択信号の反転信号が印加される第（２ａ＋１）のｎ型トランジスタと、そのドレイン端子に前記第（２ａ＋１）のｎ型トランジスタのソース端子が接続され、そのゲート電極に前記所与のプリチャージ信号が印加され、そのソース端子に低電位側の電源が接続される第（２ａ＋２）のｎ型トランジスタとを含み、前記第１のｎ型トランジスタのドレイン端子に、前記ｐ型トランジスタのドレイン端子が接続されており、前記第２の一致検出回路は、直列接続され、各トランジスタのゲート電極に前記第２のカウント値の各ビットの信号が印加される第（２ａ＋３）〜第（３ａ＋２）のｎ型トランジスタと、前記第（２ａ＋３）〜第（３ａ＋２）のｎ型トランジスタの各トランジスタのソース端子及びドレイン端子にそれぞれ接続され、そのゲート電極に前記第２のカウント値の各ビットに対応する前記ａビットの階調データの各ビットの信号が印加される第（３ａ＋３）〜第（４ａ＋２）のｎ型トランジスタと、そのドレイン端子に第（３ａ＋２）及び第（４ａ＋２）のｎ型トランジスタのソース端子が接続され、そのゲート電極に前記選択信号が印加される第（４ａ＋３）のｎ型トランジスタと、そのドレイン端子に前記第（４ａ＋３）のｎ型トランジスタのソース端子が接続され、そのゲート電極に前記所与のプリチャージ信号が印加され、そのソース端子に低電位側の電源が接続される第（４ａ＋４）のｎ型トランジスタとを含み、前記第（２ａ＋３）のｎ型トランジスタのドレイン端子に、前記ｐ型トランジスタのドレイン端子が接続されていることを特徴とする。
【００１２】
本発明によれば、第１及び第２の一致検出回路のほとんどの部分について、直列接続されたｎ型トランジスタにより構成するようにしたので、レイアウト面積を消費することなく、上述した低消費、かつ多階調化に対応できるパルス幅変調信号生成回路を提供することができる。
【００１３】
また本発明は、互いに交差する複数の走査ラインと複数のデータラインとにより画素が特定される電気光学装置のデータラインを駆動するデータライン駆動回路であって、（ａ＋ｂ）ビットの階調データを記憶するＲＡＭと、前記階調データに基づいて、パルス幅変調信号を生成する上記記載のパルス幅変調信号生成回路と、前記パルス幅変調信号を所与の電位レベルに変換して、対応するデータラインに出力するレベル変換回路とを有する出力セルを、データラインごとに含むことを特徴とする。
【００１４】
本発明によれば、実装面積を増大させることなく、ａビットのＰＷＭと同等の消費電力で、ａビットによるＰＷＭと、ｂビットによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示と同等の表示品位を有する階調表示を実現することができる。
【００１５】
また本発明に係る電気光学装置は、互いに交差する複数の走査ラインと複数のデータラインとにより特定される画素と、前記複数のデータラインを駆動する上記記載のデータライン駆動回路と、前記複数の走査ラインを走査駆動する走査ライン駆動回路とを含むことを特徴とする。
【００１６】
本発明によれば、ａビットのＰＷＭと同等の消費電力で、ａビットによるＰＷＭと、ｂビットによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示と同等の表示品位を有する階調表示を、装置を大型化させることなく実現することができる。
【００１７】
また本発明に係る電気光学装置は、互いに交差する複数の走査ラインと複数のデータラインとにより特定される画素を有するパネルと、前記複数のデータラインを駆動する上記記載のデータライン駆動回路と、前記複数の走査ラインを走査駆動する走査ライン駆動回路とを含むことを特徴とする。
【００１８】
本発明によれば、ａビットのＰＷＭと同等の消費電力で、ａビットによるＰＷＭと、ｂビットによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示と同等の表示品位を有する階調表示を、装置を大型化させることなく実現することができる。
【００１９】
また本発明に係る電子機器は、上記記載の電気光学装置を含むことを特徴とする。
【００２０】
本発明によれば、ａビットのＰＷＭと同等の消費電力で、ａビットによるＰＷＭと、ｂビットによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示と同等の表示品位を有する階調表示を実現する電子機器を提供することができる。
【００２１】
また本発明は、（ａ＋ｂ）（ａ、ｂは自然数）ビットの階調データに基づく階調表示を行うためのパルス幅変調信号を生成するパルス幅変調信号生成方法であって、ａビットの階調データと所与の走査期間内でカウントされた第１のカウント値との一致検出を行うとともに、前記ａビットの階調データと、前記第１のカウント値から１だけ減算又は加算した第２のカウント値との一致検出を行い、当該フレームを識別するためのフレーム番号とｂビットの階調データとに基づいて生成された選択信号に基づいて選択された、前記第１及び第２のカウント値との一致検出結果のうちいずれか一方により、その変化点が特定されるパルス幅変調信号を生成することを特徴とする。
【００２２】
本発明によれば、第１のカウント値と、該第１のカウント値を１だけ減算又は加算した第２のカウント値とによる一致検出のいずれか一方により特定されるパルス幅変調信号を生成するようにしたので、簡素な構成で、周波数を高くすることなく、ａビットのＰＷＭと同等の消費電力で、ａビットによるＰＷＭと、ｂビットによるＦＲＭとを組み合わせた（ａ＋ｂ）ビットの階調表示と同等の表示品位を有する階調表示を実現することができる。したがって、より多階調化が進んだ場合にも、消費電力を増大させることなく多ビット化した階調表示に適用することができる。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００２４】
なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を何ら限定するものではない。また本実施形態で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２５】
１．  電気光学装置
図１に、本実施形態における電気光学装置の構成の概要を示す。
【００２６】
電気光学装置１０は、液晶パネル（広義には、パネル）２０、Ｘドライバ（ＳＥＧドライバ）（広義には、データライン駆動回路）３０、Ｙドライバ（ＣＯＭドライバ）（広義には、走査ライン駆動回路）４０を含む。液晶パネル２０と、Ｘドライバ３０と、Ｙドライバ４０は、基板５０上に実装されている。基板５０は、透明絶縁基板、プリント基板、フレキシブル基板等の液晶パネル及び各ドライバを配線等により電気的に接続することができるものをいい、本実施形態ではガラス基板を用いることができる。
【００２７】
液晶パネル２０は、方向Ａにおいて複数の領域を有し、方向Ｂにおいても複数の領域を有している。方向Ａにおいて設けられた複数の領域のうちの１つの領域と、方向Ｂにおいて設けられた複数の領域のうちの１つの領域とにより、１つの画素（ドット）が特定される。一例として、方向Ａにおいて１６０個の領域を有し、方向Ｂにおいて１２０個の領域を有しているものとすると、液晶パネル２０は、１６０×１２０の画素を有することになる。本実施形態では、各画素の領域において、アクティブ素子（スイッチング素子）を含む。
【００２８】
このような画素に対応する領域を特定するために、液晶パネル２０は、方向Ａに複数のデータラインＤＬ１〜ＤＬＭ（Ｍは、２以上の自然数）が配列され、方向Ｂに複数の走査ラインＳＬ１〜ＳＬＮ（Ｎは、２以上の自然数）が配列される。
【００２９】
図２に、液晶パネル２０の画素の構成例を示す。
【００３０】
ここでは、データライン及び走査ラインにより特定される画素領域６０が、２端子型非線形素子（２端子型スイッチング素子）としての薄膜ダイオード（Ｔｈｉｎ
Ｆｉｌｍ  Ｄｉｏｄｅ：ＴＦＤ）を有する画素の構成例を示している。
【００３１】
この場合、画素領域６０において、走査ラインＳＬｉ（１≦ｉ≦Ｎ、ｉは自然数）とデータラインＤＬｊ（１≦ｊ≦Ｍ、ｊは自然数）との間にＴＦＤ６２と電気光学材料（液晶材）６４とが直列に電気的に接続される。なお、ＴＦＤ６２が走査ラインＳＬｉ側に接続され、電気光学材料６４がデータラインＤＬｊ側に接続されているが、これとは逆にＴＦＤ６２をデータラインＤＬｊ側に、電気光学材料６４を走査ラインＳＬｉ側に設けるように構成してもよい。
【００３２】
このようなＴＦＤ６２は、走査ラインＳＬｉとデータラインＤＬｊとの間の電位差でオン・オフ制御される。したがって、画素の選択期間において、ＴＦＤ６２の閾値電圧よりも大きな電圧が印加されたとき、ＴＦＤ６２がオンとなって電気光学材料６４にデータラインＤＬｊに供給されているデータ信号が書き込まれる。一方、画素の非選択期間において走査ラインＳＬｉとデータラインＤＬｊとの電位差がＴＦＤ６２の閾値電圧より小さくなるように、走査ラインＳＬｉの電位が設定される。
【００３３】
このように走査ラインＳＬｉに設定する電位を制御することで、データラインＤＬｊに供給されたデータ信号に対応した電荷の蓄積が可能となる。これにより、電気光学材料６４のスタティックな特性を生かすことができ、画素の高画質化を図ることができる。
【００３４】
上述した画素を特定するための複数のデータラインは、Ｘドライバ３０の複数の出力端子（ＳＥＧ出力電極）に接続される。また、複数の走査ラインは、Ｙドライバ４０の複数の出力端子（ＣＯＭ出力電極）に接続される。
【００３５】
そして、外部のＭＰＵ（ＣＰＵ等のホスト）５２から供給された画像データに基づいて、Ｘドライバ３０とＹドライバ４０とが協働して液晶パネル２０を駆動する。なお、ＭＰＵ５２は、Ｘドライバ３０に対して表示制御信号を供給することで、表示タイミングを制御することができる。Ｘドライバ３０は、ＭＰＵ５２からの指示にしたがって、Ｙドライバ４０の走査タイミングを制御することができるようになっている。
【００３６】
ところで、本実施形態におけるＸドライバ３０は、ＰＷＭ及びＦＲＭにより階調表示を行う。
【００３７】
図３に、ＰＷＭによる階調表示を説明するためのタイミングチャートを示す。
【００３８】
ここでは、１水平走査期間（１Ｈ）におけるＸドライバ３０の各種信号のタイミングチャートを示している。
【００３９】
Ｘドライバ３０では、ラッチパルス信号ＬＰの立ち下がりエッジ間で、１Ｈが規定される。また、Ｘドライバ３０では、ラッチパルス信号ＬＰの立ち上がりエッジを基準に、１Ｈに２つのリセット信号ＧＲＥＳが生成され、１Ｈが０．５Ｈずつに分割される。各０．５Ｈには、Ｘドライバ３０がサポートできる最大階調数に応じた数（周波数）のクロックパルス信号ＧＣＰが生成される。したがって、リセット信号ＧＲＥＳの立ち下がりエッジを基準に、パルス幅変調信号の立ち上がりを規定する場合、出力されているクロックパルス信号ＧＣＰのパルスのうち、階調データに対応した数のパルス出現位置により、その変化点が特定されるパルス幅変調信号を生成することができる。Ｘドライバ３０は、このパルス幅変調信号に基づいて、ＳＥＧ出力として、対応するデータラインを駆動する。
【００４０】
また本実施形態では、０．５Ｈごとにパルス幅変調信号に基づいてデータ駆動を行うため、１Ｈごとに行う場合に比べてクロストークを低減し、表示品位の低下を防止することができる。
【００４１】
しかしながら、ＰＷＭによれば、多階調化が進むと、１Ｈ又は０．５Ｈといったリセット信号ＧＲＥＳにより規定される期間で、より多くの数のクロックパルス信号ＧＣＰが必要となるため、クロックパルス信号ＧＣＰの周波数が高くなって、消費電力の増大を招く。これは、携帯型の電子機器に搭載する場合に不都合となることを意味する。
【００４２】
したがって、本実施形態におけるＸドライバ３０は、ＰＷＭとＦＲＭとを組み合わせて階調表示を行うことで、上記不都合を回避する。例えば、６４（＝２６）階調表示を実現するために、ＰＷＭにより１６（＝２４）階調表示を行うとともに、ＦＲＭにより４（＝２２）階調表示を行う。すなわち、６（＝ａ＋ｂ）ビットの階調データを用いて、ＰＷＭによる階調データの上位４（＝ａ）ビットの階調表示と、ＦＲＭによる階調データの下位２（＝ｂ）ビットの階調表示とを行う。こうすることで、ＰＷＭによる１６階調表示と同程度の消費電力で、ＰＷＭによる６４階調表示と同程度の表示品位を得ることができる。
【００４３】
図４に、４ビットのＰＷＭと２ビットのＦＲＭとを組み合わせた階調表示を説明するためのタイミングチャートを示す。
【００４４】
例えば０．５Ｈに１５個のクロックパルス信号ＧＣＰが入るものとすると、まず階調データの上位４ビットに基づくＰＷＭにより、該４ビットの階調データに対応したクロックパルス信号ＧＣＰのエッジで、パルス幅変調信号の変化点（第１のレベルから第２のレベルへの変化点）が特定される。なお、パルス幅変調信号は、リセット信号ＧＲＥＳの立ち下がりエッジでも変化点（第２のレベルから第１のレベルへの変化点）を有する。
【００４５】
また、当該階調データのパルス幅変調信号は、階調データの下位２ビットに対応した４パターンを有し、ＦＲＭによりフレームごとに切り替えて出力されることになる。
【００４６】
例えば６ビットの階調データが「１１１１１１」（階調１）の場合、パルス幅変調信号は、上位４ビット「１１１１」で決まるクロックパルス信号ＧＣＰのエッジ（ＥＤ１）とリセット信号ＧＲＥＳの立ち下がりエッジとで各フレームにおけるパルス幅変調信号の変化点が特定され、下位２ビット「１１」で決まるパターンＰＷＭ１−１、ＰＷＭ１−２、ＰＷＭ１−３、ＰＷＭ１−４がフレームごとに順次切り替えて出力される。
【００４７】
同様に、例えば６ビットの階調データが「０００００１」（階調６３）の場合、パルス幅変調信号は、上位４ビット「００００」で決まるクロックパルス信号ＧＣＰのエッジ（ＥＤ２）とリセット信号ＧＲＥＳの立ち下がりエッジとで各フレームにおけるパルス幅変調信号の変化点が特定され、下位２ビット「０１」で決まるパターンＰＷＭ６３−１、ＰＷＭ６３−２、ＰＷＭ６３−３、ＰＷＭ６３−４がフレームごとに順次切り替えて出力される。
【００４８】
ここで、下位２ビットで決まるパターンは、上位４ビットで決まるパルス幅変調信号と、該パルス幅変調信号の変化点がクロックパルス信号の１周期分だけずれたパルス幅変調信号との組み合わせにより構成される。
【００４９】
２．  Ｘドライバ（データライン駆動回路）
ところで、上述の階調表示を行うＸドライバ３０は、４ビットのＰＷＭと２ビットのＦＲＭとを組み合わせてＳＥＧ出力を行うために、できるだけ面積が大きくならないことが望ましい。
【００５０】
以下では、付加回路の面積の著しい増大を招くことなく、ＰＷＭとＦＲＭとを組み合わせた階調表示を実現するパルス幅変調信号生成回路と、これを内蔵する本実施形態におけるＸドライバについて説明する。
【００５１】
Ｘドライバ３０には、図５に示すレイアウトイメージにおいて、長方形の形状のチップの長辺ＳＤ１の縁部に、データラインＤＬ１〜ＤＬＭに駆動電圧を印加するためのＳＥＧ出力電極が配列されている。この長辺ＳＤ１に対向する長辺ＳＤ２の縁部に、Ｘドライバ３０を制御するための各種信号の送受信を行うための電極が配列されている。
【００５２】
Ｘドライバ３０は、第１及び第２のＳＥＧ出力セル領域７０、７２と、ゲートアレイ（Ｇ／Ａ）領域７４とを含む。第１及び第２のＳＥＧ出力セル領域７０、７２は、チップの長辺ＳＤ１の縁部に沿って配列されたＳＥＧ出力電極に対応して、これにＳＥＧ出力を行うＳＥＧ出力セル７６が例えばＳＥＧ出力電極の数だけ配列されている。第１及び第２のＳＥＧ出力セル領域７０、７２に配列されるＳＥＧ出力セル７６の各構成は同様である。Ｇ／Ａ領域７４は、長辺ＳＤ２の縁部に沿って配列される電極を介して入力された各種信号に基づいてＳＥＧ出力セルを制御するための回路を構成するベーシックセルが配置される領域である。
【００５３】
第１及び第２のＳＥＧ出力セル領域７０、７２は、Ｇ／Ａ領域７４を間に置いて配置され、それぞれ少なくとも「Ｍ／２」以上の整数個のＳＥＧ出力セルを有する。ここで、Ｍは図１に示すデータライン数である。
【００５４】
例えば図６に示すように、ＳＥＧ出力セル７６は、当該ＳＥＧ出力に対応した階調データを記憶するＲＡＭ８０と、このＲＡＭ８０に対する階調データの書き込みとＲＡＭ８０からの階調データの読み出しとを制御するＲＡＭ制御回路８２と、ＲＡＭ８０から読み出された階調データに基づいてパルス幅変調信号を生成して対応するデータラインを駆動するＳＥＧ出力回路８４とを含む。
【００５５】
ＲＡＭ８０は、各ＳＥＧ出力セルの配列方向に複数本のアドレスラインを介してアクセスされる。本実施形態では、ＲＡＭ８０は６ビットの階調データを記憶する。
【００５６】
ＲＡＭ制御回路８２には、図４に示すＧ／Ａ領域７４において生成されたＲＡＭ８０に対する制御信号が供給される。
【００５７】
ＳＥＧ出力回路８４は、ＲＡＭ８０から読み出された６ビットの階調データの上位４ビットに基づいてパルス幅変調信号を生成し、６ビットの階調データの下位２ビットに基づいてＦＲＭによりＳＥＧ出力を行う。
【００５８】
ところで、このようなＰＷＭによる上位４ビットの階調表示と、ＦＲＭによる下位２ビットの階調表示とを行うための回路は、ＳＥＧ出力セル７６の配列方向Ｃや、ＳＥＧ出力セル７６の高さ方向Ｄにサイズが大きくならないような規模であることが望ましい。特にＳＥＧ出力セル７６の横幅は、ＳＥＧ出力電極の出力ピッチ以下にしなければならない。配列方向Ｃに大きくなってしまうと、出力ピッチの縮小化とデータライン数の増加とに対応することができなくなって、実装効率を低下させることになる。また、高さ方向Ｄに大きくなってしまうと、いわゆる額縁サイズが大きくなってしまう。
【００５９】
そこで、本実施形態におけるＸドライバ３０において、ＳＥＧ出力回路８４に、簡素な構成の一致検出回路とデコード回路と有するパルス幅変調信号生成回路を含むことを特徴としている。こうすることで、回路規模の増大をほとんど招くことなく、低消費電力で多階調化を実現する。
【００６０】
図７に、このパルス幅変調信号生成回路の原理的な構成図を示す。
【００６１】
パルス幅変調信号生成回路２００は、ＲＡＭ２１０から読み出された６（＝ａ＋ｂ）ビットの階調データに基づいて、パルス幅変調信号を生成する。その際、第１のカウント値と階調データの上位４（＝ａ）ビットとの一致検出と、該第１のカウント値から１だけ減算した第２のカウント値と階調データの上位４（＝ａ）ビットとの一致検出とを行う。そして、フレームごとに更新され当該フレームを識別するためのフレーム番号２４０に応じていずれか一方の一致検出結果を用いてパルス幅変調信号として出力する。
【００６２】
ＲＡＭ２１０は、図６に示すＲＡＭ領域８０に配置される。第１のカウント値は、クロックパルス信号ＧＣＰをカウントアップする第１のカウンタ２２０のカウント値である。第１のカウンタ２２０は、図５に示すＧ／Ａ領域７４に配置される。第２のカウント値は、クロックパルス信号ＧＣＰをカウントアップする第２のカウンタ２３０のカウント値であって、第１のカウント値より１だけ減算された値である。第２のカウンタ２３０は、図５に示すＧ／Ａ領域７４に配置される。フレーム番号２４０は、Ｇ／Ａ領域７４に配置され表示タイミングを制御する制御回路により、フレーム単位で更新される。
【００６３】
パルス幅変調信号生成回路２００は、一致検出回路２０２と、デコード回路２０４とを含む。
【００６４】
一致検出回路２０２は、ＲＡＭ２１０から読み出された４ビットの階調データと４ビットの第１のカウント値との一致検出を行うとともに、該４ビットの階調データと４ビットの第２のカウント値との一致検出を行い、デコード回路２０４のデコード結果に応じて、いずれか一方の一致検出結果に基づいて変化点が特定されるパルス幅変調信号を生成する。ここで、一致検出とは、ビット単位で比較対象の２つの値が等しいか否かを検出することのみならず、ビット単位で比較対象の２つの値が互いに相補的であるか否かを検出する等して両者の値の一致と等価的な状態を検出することも含むものとする。
【００６５】
デコード回路２０４は、フレーム番号と、階調データの下位２ビットとにより、２つの一致検出結果の一方を選択するための選択信号をデコード結果として供給する。このようなデコード回路２０４は、例えばＲＯＭにより実現することができる。
【００６６】
第１のカウント値は、クロックパルス信号ＧＣＰをカウントアップしたカウント値であるため、階調データに応じて変化点が特定されるパルス幅変調信号を生成することができる。これに対して、第２のカウント値は、第１のカウント値より１だけ減算したカウント値である。このような第２のカウント値は、例えばカウントする際にクロックパルス信号ＧＣＰを１周期だけ遅延させてから該クロックパルス信号ＧＣＰをカウントアップさせるようにしてもよいし、第１のカウント値をクロックパルス信号ＧＣＰの１周期だけ遅延させるようにしてもよい。
【００６７】
このように、階調データの上位４ビットと比較されるカウント値を、階調データの下位２ビットとフレーム番号と基づいて切り替えることで、その一致検出結果によって変化点が特定されるパルス幅変調信号について、階調データの下位２ビットによるＦＲＭにしたがって変化させることができる。したがって、４ビットの階調データに基づくＰＷＭと２ビットの階調データに基づくＦＲＭとを組み合わせた階調表示が容易に実現される。
【００６８】
図８に、本実施形態における一致検出回路の構成の一例を示す。
【００６９】
ここでは、４（＝ａ）ビットの階調データの一致検出を行う場合について説明するが、これ以外のビット数についても同様に構成することができる。
【００７０】
一致検出回路２０２は、第１及び第２の一致検出回路３００、３０２と、プリチャージ回路３１０と、ラッチ回路３２０とを含む。
【００７１】
第１の一致検出回路３００と第２の一致検出回路３０２は、同様の構成をなしており、それぞれの出力ノードはプリチャージ回路３１０とラッチ回路３２０とに接続される。
【００７２】
第１の一致検出回路３００は、直列接続され各トランジスタのゲート電極に第１のカウント値の各ビットの信号ＣＡ０〜ＣＡ３（ＣＡ０をＬＳＢ側とする）が印加（供給）される第１〜第４のｎ型ＭＯＳトランジスタ（Ｔｒｎ１〜Ｔｒｎ４）と、Ｔｒｎ１〜Ｔｒｎ４の各トランジスタのソース端子及びドレイン端子にそれぞれ接続されゲート電極に階調データの上位４ビットの各ビットの信号ＰＤ２〜ＰＤ５が印加される第５〜第８のｎ型ＭＯＳトランジスタ（Ｔｒｎ５〜Ｔｒｎ８）とを含む。第１のカウント値の各ビットの信号ＣＡ０〜ＣＡ３は、階調データの上位４ビットの各ビットの信号ＰＤ２〜ＰＤ５にそれぞれ対応している。また、Ｔｒｎ４及びＴｒｎ８のソース端子には、第９のｎ型ＭＯＳトランジスタ（Ｔｒｎ９）のドレイン端子が接続される。Ｔｒｎ９のゲート電極には、選択信号ＩＳＥＬの反転信号が印加される。さらに、Ｔｒｎ９のソース端子には、第１０のｎ型ＭＯＳトランジスタ（Ｔｒｎ１０）のドレイン端子が接続される。Ｔｒｎ１０のゲート電極には、リセット信号ＧＲＥＳを反転した反転リセット信号ＸＲＥＳが印加され、そのソース端子に低電位側の電源ＶＳＳが接続される。
【００７３】
第２の一致検出回路３０２は、直列接続され、各トランジスタのゲート電極に第２のカウント値の各ビットの信号ＣＢ０〜ＣＢ３（ＣＢ０をＬＳＢ側とする）が印加される第１１〜第１４のｎ型ＭＯＳトランジスタ（Ｔｒｎ１１〜Ｔｒｎ１４）と、Ｔｒｎ１１〜Ｔｒｎ１４の各トランジスタのソース端子及びドレイン端子にそれぞれ接続され、ゲート電極に階調データの上位４ビットの各ビットの信号ＰＤ２〜ＰＤ５が印加される第１５〜第１８のｎ型ＭＯＳトランジスタ（Ｔｒｎ１５〜Ｔｒｎ１８）とを含む。第２のカウント値の各ビットの信号ＣＢ０〜ＣＢ３は、階調データの上位４ビットの各ビットの信号ＰＤ２〜ＰＤ５にそれぞれ対応している。また、Ｔｒｎ１４及びＴｒｎ１８のソース端子には、第１９のｎ型ＭＯＳトランジスタ（Ｔｒｎ１９）のドレイン端子が接続される。Ｔｒｎ１９のゲート電極には、選択信号ＩＳＥＬが印加される。さらに、Ｔｒｎ１９のソース端子には、第２０のｎ型ＭＯＳトランジスタ（Ｔｒｎ２０）のドレイン端子が接続される。Ｔｒｎ２０のゲート電極には、反転リセット信号ＸＲＥＳが印加され、そのソース端子に低電位側の電源ＶＳＳが接続される。
【００７４】
プリチャージ回路３１０は、ソース端子に高電位側の電源ＶＤＤが接続され、ゲート電極にプリチャージ信号としての反転リセット信号ＸＲＥＳが印加されるｐ型ＭＯＳトランジスタ（Ｔｒｐ１）を含む。
【００７５】
Ｔｒｐ１のドレイン端子は、Ｔｒｎ１及びＴｒｎ５のドレイン端子と、Ｔｒｎ１１及びＴｒｎ１５のドレイン端子と、ラッチ回路３２０とが接続される。
【００７６】
なお、図８におけるｎ型ＭＯＳトランジスタの基板電位は、低電位側の電源ＶＳＳに接続され、図８におけるｐ型トランジスタの基板電位は、高電位側の電源ＶＤＤに接続される。
【００７７】
このような構成の一致検出回路２０２は、選択信号ＩＳＥＬの論理レベルが「Ｈ」のとき、第１の一致検出回路３００の動作を停止させ、第２の一致検出回路３０２の一致検出結果がラッチ回路３２０でラッチされる。また、選択信号ＩＳＥＬの論理レベルが「Ｌ」のとき、第２の一致検出回路３０２の動作を停止させ、第１の一致検出回路３００の一致検出結果がラッチ回路３２０でラッチされる。
【００７８】
以下では、選択信号ＩＳＥＬの論理レベルが「Ｌ」であるものとして第１の一致検出回路３００の動作を説明するが、第２の一致検出回路３０２の動作も同様である。
【００７９】
まず、反転リセット信号ＸＲＥＳがプリチャージ信号として論理レベル「Ｌ」となると、第１及び第２の一致検出回路３００、３０２の動作を停止させ、Ｔｒｐ１のドレイン端子の電位を、高電位側の電源ＶＤＤにプリチャージする。このときのＴｒｐ１のドレイン端子の電位に対応する論理レベルはラッチ回路３２０によって反転して保持され、パルス幅変調信号ＰＷＭＳの論理レベルは「Ｌ」となる。なお、図４に示した各種パルス幅変調信号と、このパルス幅変調信号ＰＷＭＳの論理レベルは反対である。
【００８０】
次に、反転リセット信号ＸＲＥＳの論理レベルが「Ｈ」となると、ノードＮＤ１、ＮＤ２の間は、第１のカウント値のビットの信号ＣＡ０とこれに対応する階調データのビットの信号ＰＤ２、第１のカウント値のビットの信号のＣＡ１とこれに対応する階調データのビットの信号ＰＤ３、第１のカウント値のビットの信号ＣＡ２とこれに対応する階調データのビットの信号ＰＤ４、第１のカウント値のビットの信号ＣＡ３とこれに対応する階調データのビットの信号ＰＤ５のそれぞれについて、いずれか一方の論理レベル「Ｈ」のとき導通する。例えば第１のカウント値と階調データとが互いに相補関係のとき、ノードＮＤ１、ＮＤ２は同電位となる。
【００８１】
なお、第１のカウント値又は階調データの否定を該回路に供給した場合、第１のカウント値と階調データとが互いにビット単位で等しいときに、ノードＮＤ１、ＮＤ２は同電位となる。
【００８２】
ノードＮＤ１、ＮＤ２の間が導通すると、ノードＮＤ１の論理レベルが「Ｌ」となって、ラッチ回路３２０により、パルス幅変調信号ＰＷＭＳの論理レベル「Ｈ」が出力されることになる。
【００８３】
このように第１の一致検出回路３００は、カウントアップされる第１のカウント値の各ビットの信号ＣＡ３〜ＣＡ０が、４ビットの階調データの各ビットの信号ＰＤ５〜ＰＤ２と相補関係にあるか否か、又はビット単位で等しいか否かを検出する一致検出結果により、パルス幅変調信号ＰＷＭＳを変化させることができる。第２の一致検出回路３０２も、カウントアップされる第２のカウント値の各ビットの信号ＣＢ３〜ＣＢ０に対して、同様にパルス幅変調信号ＰＷＭＳを変化させることができる。
【００８４】
デコード回路は、第１及び第２の一致検出回路３００、３０２のいずれかにより生成されたパルス幅変調信号ＰＷＭＳを選択出力させる。デコード回路は、以下のような真理値表にしたがって、選択出力を行うための選択信号を生成することができる。
【００８５】
図９に、図７に示すデコード回路をＲＯＭにより実現する場合の真理値表の一例を示す。
【００８６】
ここでは、階調データの下位２ビットの信号ＰＤ１、ＰＤ０が「１１」（論理レベルが「ＨＨ」）のとき、１フレーム目（ｆｒａｍｅ１＝「Ｈ」）で第１のカウント値（ＣＡ）を選択するようにデコードすることを意味する。同様に、２フレーム目（ｆｒａｍｅ２＝「Ｈ」）で第１のカウント値（ＣＡ）、３フレーム目（ｆｒａｍｅ３＝「Ｈ」）で第１のカウント値（ＣＡ）、４フレーム目（ｆｒａｍｅ４＝「Ｈ」）で第１のカウント値（ＣＡ）をそれぞれ選択するようにデコードし、そのデコード結果を選択信号ＩＳＥＬとして一致検出回路に供給する。
【００８７】
また、例えば階調データの下位２ビットの信号ＰＤ１、ＰＤ０が「０１」（論理レベルが「ＬＨ」）のとき、１フレーム目（ｆｒａｍｅ１＝「Ｈ」）で第２のカウント値（ＣＢ）、２フレーム目（ｆｒａｍｅ２＝「Ｈ」）で第２のカウント値（ＣＢ）、３フレーム目（ｆｒａｍｅ３＝「Ｈ」）で第１のカウント値（ＣＡ）、４フレーム目（ｆｒａｍｅ４＝「Ｈ」）で第１のカウント値（ＣＡ）をそれぞれ選択するようにデコードし、そのデコード結果を選択信号ＩＳＥＬとして一致検出回路に供給する。
【００８８】
このようにして供給された選択信号ＩＳＥＬにしたがって、パルス幅変調信号を出力することで、ＰＷＭとＦＲＭとを組み合わせた階調表示を容易に実現することができる。特に、上述したように第１及び第２のカウント値を設けずに、４ビットの階調データを１だけデクリメントする回路を設けても同様の階調表示が可能となるが、回路規模及びレイアウト面積が増大してしまい、ＳＥＧ出力セルの幅に制限のあるＸドライバにおいて適用することは困難である。そこで本実施形態では、図８に示したように、パルス幅変調信号生成回路２００を構成する第１及び第２の一致検出回路は、ｎ型トランジスタの直列接続によって構成することができ、レイアウト面積を非常に小さくすることができる。したがって、構成の簡素化やレイアウト面積の優位性を利用して、ＳＥＧ出力セルの面積をそれほど増大させることなく、低消費電力で多階調化が可能なＸドライバの実現に貢献することができる。
【００８９】
図１０に、本実施形態におけるパルス幅変調信号生成回路を適用したＸドライバのＳＥＧ出力セルの構成の一例を示す。
【００９０】
ここで、図７に示したパルス幅変調信号生成回路と同一部分には同一符号を付し、適宜説明を省略する。
【００９１】
このＳＥＧ出力セル４００は、図５に示したＸドライバのＳＥＧ出力電極に対応して配置される。ＳＥＧ出力セル４００は、ＲＡＭ２１０、ラッチ４０２、パルス幅変調信号生成回路２０４、極性反転回路４０６、ラッチ４０８、レベルシフタ（Ｌ／Ｓ）４１０を含む。
【００９２】
ＲＡＭ２１０は、Ｇ／Ａによって書き込み及び読み出しが制御されて、６ビットの階調データを記憶する。
【００９３】
ラッチ４０２は、ラッチ信号ＣＬ１により、ＲＡＭ２１０から読み出された階調データをラッチする。ラッチされた階調データのうち上位４ビットは、パルス幅変調信号生成回路２００の一致検出回路２０２に供給され、下位２ビットはデコード回路（ＲＯＭ）２０４に供給される。
【００９４】
パルス幅変調信号生成回路２００は、上述したようにＧ／Ａにおける第１及び第２のカウンタによってカウントされた第１及び第２のカウント値ＣＡ、ＣＢと、階調データとの一致検出と、デコード回路２０４からデコード結果とにより、パルス幅変調信号を生成する。
【００９５】
パルス幅変調信号は、極性反転回路４０６において、極性反転信号ＦＲによって極性反転が行われる。極性反転信号ＦＲは、例えばフレームごとに、あるいはラインごとにＳＥＧ出力の極性反転タイミングを規定する。
【００９６】
極性反転された信号は、クロックパルス信号ＧＣＰにより、ラッチ４０８にラッチされる。
【００９７】
そして、レベルシフタ４１０で所与の電位にレベル変換されたの値、ＳＥＧ出力として、対応するデータラインを駆動する。
【００９８】
図１１に、本実施形態におけるＸドライバの４ビットのＰＷＭと２ビットのＦＲＭとを組み合わせた階調表示を説明するためのタイミングチャートを示す。
【００９９】
このように第１のカウント値と、これに対しクロックパルス信号ＧＣＰの１周期だけ遅延させて１だけ減算した値の第２のカウント値とを用いて、階調データとの一致検出を行う。したがって、第１のカウント値と階調データとの一致検出結果により特定されるパルス幅変調信号の変化点は、第２のカウント値と階調データとの一致検出結果により特定されるパルス幅の変調信号の変化点よりもクロックパルス信号ＧＣＰの１周期だけ早くなる。
【０１００】
そこで、図９に示したような真理値表にしたがって、階調データの下位２ビットで実現されるＦＲＭにより、階調データの上位４ビットと比較されるカウント値のいずれか一方を切り替えることで、図４（図１１）に示したような階調データに応じたパターンを容易に得ることができる。
【０１０１】
３．  電子機器
次に上述したＸドライバ３０を含む電気光学装置を電子機器に適用する場合について説明する。
【０１０２】
図１２に、本実施形態における電気光学装置を適用した電子機器のブロック図の一例を示す。
【０１０３】
本実施形態における電気光学装置１０００は、バスを介してＭＰＵ１０１０と接続される。このバスには、ＶＲＡＭ１０２０、通信部１０３０も接続される。
【０１０４】
ＭＰＵ１０１０は、バスを介して各部を制御する。
【０１０５】
ＶＲＡＭ１０２０は、例えば電気光学装置１０００のパネル１００２の画素に１対１に対応する記憶領域を有し、ＭＰＵ１０１０によってランダムに書き込まれた画像データが、走査方向にしたがってシーケンシャルに読み出されるようになっている。
【０１０６】
通信部１０３０は、外部（例えばホスト装置や他の電子機器）との間で通信を行うための各種の制御を行うものであり、その機能は、各種プロセッサあるいは通信用ＡＳＩＣ等のハードウェアやプログラム等により実現できる。
【０１０７】
このような電子機器において、例えばＭＰＵ１０１０は、電気光学装置１０００のパネル１００２の駆動に必要な各種タイミング信号を生成して、電気光学装置１０００のＸドライバ１００４に供給する。Ｘドライバ１００４は、本実施形態におけるＸドライバ３０と動揺の構成を有している。このＸドライバ１００４は、Ｙドライバ１００６に対して表示制御信号を出力する。Ｙドライバ１００６は、この表示制御信号にしたがって走査ラインを走査駆動する。
【０１０８】
これにより、低消費電力化と多階調化とに対応可能な電子機器を提供することができる。
【０１０９】
図１３に、本実施形態における電気光学装置を適用した携帯電話の斜視図を示す。
【０１１０】
携帯電話１２００は、複数の操作ボタン１０２０、受話口１２０４、送話口１２０６、パネル１２０８を備える。パネル１２０８は、本実施形態における電気光学装置を構成するパネルが適用される。このパネル１２０８は、待ち受け時には電波強度や、番号、文字などを表示する一方、着信時又は発信時には、全領域を表示領域とする。この場合、表示領域を制御することで、電力消費を低減することができる。
【０１１１】
なお本発明は、上記実施形態で説明したものに限らず、種々の変形実施が可能である。
【０１１２】
なお、本実施形態におけるＸドライバを用いた電気光学装置を適用する電子機器としては、低消費電力化の要求の強い機器、例えば上述した携帯電話の他、ページャ、時計、ＰＤＡなどが好適である。ただし、この他に、液晶テレビ、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを供えた機器等にも適用可能である。
【０１１３】
また、本実施形態において、液晶パネルの画素にスイッチング素子としてＴＦＤを用いた場合について説明したが、これに限定されるものではない。例えば、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）をスイッチング素子として用いることも可能である。
【０１１４】
さらに本実施形態では、アクティブマトリックスの液晶パネルのみならず、パッシブマトリックスの液晶パネルについても適用することができる。
【０１１５】
さらに、本実施形態で説明した４ビットのＰＷＭと２ビットのＦＲＭの信号波形に限定されるものではなく、ＰＷＭとＦＲＭとを組み合わせた種々の波形パターンについても同様に適用することができる。
【０１１６】
さらにまた、本実施形態又は本変形例において、電気光学材料として液晶を用いた表示装置を例に説明したが、エレクトロルミネッセンスや、蛍光表示管、プラズマディスプレイ、有機ＥＬなど電気光学効果を用いた全ての装置に適用可能である。
【０１１７】
さらに本実施形態では、ガラス基板上にパネルの画素と各ドライバとが配置される場合や、各ドライバを半導体装置に実装して、画素の領域を有するパネルと同一基板上に配置するように構成することができる。
【０１１８】
さらに、本実施形態では、第２のカウント値として、第１のカウント値より１だけ減算した値として説明したが、これに限定されるものではない。第２のカウント値が、第１のカウント値より１だけ加算した値として、デコード回路の真理値表を適宜変更することで同様の効果を得ることができる。
【０１１９】
また本実施形態では、階調データ４ビットを用いたＰＷＭと、階調データ２ビットを用いたＦＲＭとを組み合わせた階調表示を実現する場合について説明したが、各ビット数に限定されるものではない。そして、ＰＷＭとＦＲＭについて、階調データの任意の位置のビットを用いてもよい。
【図面の簡単な説明】
【図１】本実施形態における電気光学装置の構成の一例を示すブロック図である。
【図２】本実施形態における液晶パネルの画素の構成例を示す構成図である。
【図３】ＰＷＭによる階調表示を説明するためのタイミングチャートである。
【図４】４ビットのＰＷＭと２ビットのＦＲＭとを組み合わせた階調表示を説明するためのタイミングチャートの一例である。
【図５】本実施形態におけるＸドライバのレイアウトイメージの一例を示す説明図である。
【図６】本実施形態におけるＸドライバのＳＥＧ出力セルの構成を示す説明図である。
【図７】本実施形態におけるパルス幅変調信号生成回路の原理的な構成図である。
【図８】本実施形態における一致検出回路の構成の一例を示す回路図である。
【図９】本実施形態におけるデコード回路をＲＯＭにより実現する場合の真理値表の一例を示す説明図である。
【図１０】本実施形態におけるパルス幅変調信号生成回路を適用したＸドライバのＳＥＧ出力セルの構成の一例を示す説明図である。
【図１１】本実施形態におけるＸドライバの４ビットのＰＷＭと２ビットのＦＲＭとを組み合わせた階調表示を説明するためのタイミングチャートの一例である。
【図１２】本実施形態における電気光学装置を適用した電子機器の構成の一例を示すブロック図である。
【図１３】本実施形態における電気光学装置を適用した携帯電話の斜視図である。
【符号の説明】
１０  電気光学装置
２０  液晶パネル
３０  Ｘドライバ（データライン駆動回路）
４０  Ｙドライバ（走査ライン駆動回路）
５０  基板
６０  画素領域
６２  ＴＦＤ
６４  電気光学材料
７０  第１のＳＥＧ出力セル領域
７２  第２のＳＥＧ出力セル領域
７４  Ｇ／Ａ領域
７６、４００  ＳＥＧ出力セル
８０  ＲＡＭ領域
８２  ＲＡＭ制御回路
８４  ＳＥＧ出力回路
２００  パルス幅変調信号生成回路
２０２  一致検出回路
２０４  デコード回路（ＲＯＭ）
２１０  ＲＡＭ
２２０  第１のカウンタ
２３０  第２のカウンタ
２４０  フレーム番号
３００  第１の一致検出回路
３０２  第２の一致検出回路
３１０  プリチャージ回路
３２０  ラッチ回路
４０２、４０８  ラッチ
４０６  極性反転回路
４１０  レベルシフタ（Ｌ／Ｓ）
ＤＬ１〜ＤＬＭ、ＤＬｊ  データライン
ＧＣＰ  クロックパルス信号
ＧＲＥＳ  リセット信号
ＩＳＥＬ  選択信号
ＬＰ  ラッチパルス信号
ＳＬ１〜ＳＬＮ、ＳＬｉ  走査ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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