(57)【特許請求の範囲】
【請求項１】
基板上に設けられたゲート電極と、前記ゲート電極の上方に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上方に設けられた半導体層と、前記半導体層の上方に設けられたソース、ドレイン電極と、を有する薄膜トランジスタと、
前記薄膜トランジスタを覆う保護絶縁膜と、
前記ドレイン電極に接続され、前記ドレイン電極と同一の金属で形成された金属層と、前記保護絶縁膜に設けられたコンタクト孔を介して前記金属層に接続された導電膜と、からなるデータライン端子部と、
を備えることを特徴とする薄膜トランジスタパネル。
【請求項２】
前記データライン端子部の前記導電膜は、透明導電膜であることを特徴とする請求項１記載の薄膜トランジスタパネル。
【請求項３】
前記保護絶縁膜に設けられたコンタクト孔を介して前記ソース電極と接続し、且つ前記データライン端子部の前記導電膜と同一の材料からなる画素電極を有することを特徴とする請求項１または請求項２に記載の薄膜トランジスタパネル。
【請求項４】
前記データライン端子部の前記導電膜の上面は、前記コンタクト孔より露出した前記金属層の上面より広いことを特徴とする請求項１乃至３記載の薄膜トランジスタパネル。
【請求項５】
基板上にゲート電極を形成する第１の工程と、
前記ゲート電極上にゲート絶縁膜を形成する第２の工程と、
前記ゲート絶縁膜上に半導体層を形成する第３の工程と、
前記半導体層にそれぞれ接続されるソース、ドレイン電極、及び該ドレイン電極に接続されるデータライン端子部の下層膜を形成する第４の工程と、
前記ソース、ドレイン電極上及び前記データライン端子部の前記下層膜上に保護絶縁膜を形成する第５の工程と、
前記保護絶縁膜にコンタクト孔を形成し、前記データライン端子部の前記下層膜を露出する第６の工程と、
前記コンタクト孔を介し、前記データライン端子部の前記下層膜上に、導電膜を形成する第７の工程と、
からなることを特徴とする薄膜トランジスタパネルの製造方法。
【請求項６】
前記第６の工程は、前記ソース電極を露出するコンタクト孔を形成する工程を含み、
前記第７の工程は、前記ソース電極を露出する前記コンタクト孔を介し前記ソース電極上に画素電極を形成する工程を含む、
ことを特徴とする請求項５記載の薄膜トランジスタパネルの製造方法。
【請求項７】
前記画素電極は、前記データライン端子部の前記下層膜上に形成された前記導電膜と同一の材料からなることを特徴とする請求項６記載の薄膜トランジスタパネルの製造方法。
【請求項８】
前記データライン端子部の前記下層膜上に形成された前記導電膜は、透明導電膜であることを特徴とする請求項５乃至７記載の薄膜トランジスタパネルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタパネル及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、薄膜トランジスタ（ＴＦＴ）は、次のような構成となっている。
【０００３】
図７は従来の薄膜トランジスタの断面図であり、ここでは、アクティブマトリックス液晶表示素子に用いる薄膜トランジスタパネル（以下ＴＦＴパネルという）に形成されているものを示している。
【０００４】
上記ＴＦＴパネルは、ガラス等からなる透明な基板１の上に、画素電極２と、その能動素子である薄膜トランジスタ３とを形成したもので、前記薄膜トランジスタ３は一般に逆スタガー構造とされている。
【０００５】
上記逆スタガー構造の薄膜トランジスタ３は、基板１上に形成したゲート電極Ｇと、このゲート電極Ｇを覆うゲート絶縁膜（透明膜）４と、このゲート絶縁膜４の上に形成されたｉ型半導体層５と、このｉ型半導体層５の上にｎ型半導体層６とコンタクト層７とを介して形成されたソース電極Ｓおよびドレイン電極Ｄとで構成されている。
【０００６】
なお、ｉ型半導体層５はａ−Ｓｉ  （アモルファスシリコン）で形成され、ｎ型半導体層６はｎ型不純物をドープしたａ−Ｓｉ  で形成され、コンタクト層７はｎ型半導体層６とのオーミックコンタクト性がよいＣｒ  （クロム）等の金属で形成されており、ｎ型半導体層６とコンタクト層７は、ｉ型半導体層５のチャンネル領域（ソース電極Ｓとドレイン電極Ｄとの間の領域）に対応する部分において切離し分離されている。
【０００７】
また、この薄膜トランジスタ３のゲート電極Ｇは、基板１上に形成したゲートライン（図示せず）に一体に形成されており、ゲート絶縁膜４はゲート電極Ｇおよびゲートラインを覆って基板１のほぼ全面に形成されている。このゲート絶縁膜４はＳｉＮ（窒化シリコン）等で形成されており、このゲート絶縁膜４の上には、ドレイン電極Ｄにつながるデータライン（図示せず）が形成されている。なお、上記ゲート電極Ｇおよびゲートラインとドレイン電極Ｄおよびデータラインは、Ａｌ  （アルミニウム）またはＡｌ  合金等で形成されている。
【０００８】
また、上記ｉ型半導体層４のチャンネル領域の上にはＳｉＮ等からなるブロッキング層８が形成されている。このブロッキング層８は、薄膜トランジスタ３の製造に際してｉ型半導体層５の上に成膜したｎ型半導体層６のチャンネル領域対応部分をエッチングにより切離し分離するときに、ｉ型半導体層５のチャンネル領域もエッチングされるのを防ぐために設けられている。
【０００９】
一方、上記画素電極２は、上記薄膜トランジスタ３を覆って上記ゲート絶縁膜４の上に形成したＳｉＮ等からなる保護絶縁膜（透明膜）９の上に形成されている。この画素電極２はＩＴＯ等からなる透明導電膜で形成されており、その端部は、保護絶縁膜９に設けたコンタクト孔９ａにおいて薄膜トランジスタ３のソース電極Ｓに接続されている。
【００１０】
したがって、上記薄膜トランジスタ３のゲート電極Ｇの上方にはゲート絶縁膜４及び保護絶縁膜９が堆積され、ドレイン電極Ｄの上方には保護絶縁膜９が堆積されていた。
【００１１】
【発明が解決しようとする課題】
一般にこのような薄膜トランジスタ３のゲート電極Ｇ及びドレイン電極Ｄはそれぞれゲートライン及びドレインラインに接続され、これらラインの端子部と他の回路部品とを接続していたが、接続不良を引き起こしやすいといった問題を抱えていた。
【００１２】
本発明の目的は、良好な接続を行うことができる薄膜トランジスタパネル及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
請求項１記載の薄膜トランジスタパネルは、
基板上に設けられたゲート電極と、前記ゲート電極の上方に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上方に設けられた半導体層と、前記半導体層の上方に設けられたソース、ドレイン電極と、を有する薄膜トランジスタと、
前記薄膜トランジスタを覆う保護絶縁膜と、
前記ドレイン電極に接続され、前記ドレイン電極と同一の金属で形成された金属層と、前記保護絶縁膜に設けられたコンタクト孔を介して前記金属層に接続された導電膜と、からなるデータライン端子部と、
を備えることを特徴とする。
【００１４】
上記発明によれば、データライン端子部が、金属層と、保護絶縁膜に設けられたコンタクト孔を介して金属層に接続された導電膜と、の積層構造になるので、コンタクト孔から十分に露出することができ、ゲートライン端子部と外部の駆動回路の端子とを良好に接続することができ、歩留まりを向上することができる。
【００１５】
請求項２記載の薄膜トランジスタパネルは、前記データライン端子部の前記導電膜は、透明導電膜であることを特徴とする。
【００１６】
請求項３記載の薄膜トランジスタパネルは、前記保護絶縁膜に設けられたコンタクト孔を介して前記ソース電極と接続し、且つ前記データライン端子部の前記導電膜と同一の材料からなる画素電極を有することを特徴とする。
【００１７】
請求項４記載の薄膜トランジスタパネルは、前記データライン端子部の前記導電膜の上面は、前記コンタクト孔より露出した前記金属層の上面より広いことを特徴とする。
【００１８】
請求項５記載の薄膜トランジスタパネルの製造方法は、
基板上にゲート電極を形成する第１の工程と、
前記ゲート電極上にゲート絶縁膜を形成する第２の工程と、
前記ゲート絶縁膜上に半導体層を形成する第３の工程と、
前記半導体層にそれぞれ接続されるソース、ドレイン電極、及び該ドレイン電極に接続されるデータライン端子部の下層膜を形成する第４の工程と、
前記ソース、ドレイン電極上及び前記データライン端子部の前記下層膜上に保護絶縁膜を形成する第５の工程と、
前記保護絶縁膜にコンタクト孔を形成し、前記データライン端子部の前記下層膜を露出する第６の工程と、
前記コンタクト孔を介し、前記データライン端子部の前記下層膜上に、導電膜を形成する第７の工程と、
からなることを特徴とする。
【００１９】
上記発明によれば、データライン端子部において、保護絶縁膜に設けられたコンタクト孔を形成して、このコンタクト孔から露出した下層膜上に導電膜を形成するため、外部の駆動回路の端子と接触するデータライン端子部の上面がより保護絶縁膜の表面側に位置するので、データライン端子部と外部の駆動回路の端子とを良好に接続することができる。
【００２０】
請求項６記載の薄膜トランジスタパネルの製造方法は、
前記第６の工程は、前記ソース電極を露出するコンタクト孔を形成する工程を含み、
前記第７の工程は、前記ソース電極を露出する前記コンタクト孔を介し前記ソース電極上に画素電極を形成する工程を含む、
ことを特徴とする。
【００２１】
請求項７記載の薄膜トランジスタパネルの製造方法は、
前記画素電極は、前記データライン端子部の前記下層膜上に形成された前記導電膜と同一の材料からなることを特徴とする。
【００２２】
請求項８記載の薄膜トランジスタパネルの製造方法は、
前記データライン端子部の前記下層膜上に形成された前記導電膜は、透明導電膜であることを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を、アクティブマトリックス液晶表示素子に用いるＴＦＴパネルに形成される薄膜トランジスタの製造を例にとって図面を参照し説明する。
【００２４】
まず、この実施の形態の製造方法で製造された薄膜トランジスタの構成を説明する。図３は上記ＴＦＴパネルの一部分の平面図、図４、図５および図６は図３のＩＶ−ＩＶ線、  Ｖ−Ｖ  線およびＶＩ−ＶＩ線に沿う拡大断面図である。
【００２５】
このＴＦＴパネルは、ガラス等からなる透明な基板１０の上に、画素電極２０と、その能動素子である薄膜トランジスタ（ＴＦＴ）３０とを形成したものである。
【００２６】
上記薄膜トランジスタ３０は、図３および図４に示すように、基板１０上に形成したゲート電極Ｇと、このゲート電極Ｇを覆うゲート絶縁膜１２と、このゲート絶縁膜１２の上に形成されたｉ型半導体層１３と、このｉ型半導体層１３の上にｎ型半導体層１４とコンタクト層１５とを介して形成されたソース電極Ｓおよびドレイン電極Ｄとで構成されている。
【００２７】
なお、ｉ型半導体層１３はａ−Ｓｉ  で形成され、ｎ型半導体層１４はｎ型不純物をドープしたａ−Ｓｉ  で形成され、コンタクト層１５はＣｒ  等の金属で形成されている。
【００２８】
上記ゲート電極Ｇは、基板１０上に形成したゲートラインＧＬに一体に形成されており、ゲート絶縁膜１２はゲート電極ＧおよびゲートラインＧＬを覆って基板１０のほぼ全面に形成されている。このゲート絶縁膜１２はＳｉＮ等で形成されており、このゲート絶縁膜１２の上には、ドレイン電極ＤにつながるデータラインＤＬが形成されている。なお、上記ゲート電極ＧおよびゲートラインＧＬはＡｌ  またはＡｌ  合金等のゲート用金属膜１１で形成され、またソース，ドレイン電極Ｓ，ＤおよびデータラインＤＬはＡｌ  またはＡｌ  合金等のソース，ドレイン用金属膜１６で形成されている。
【００２９】
また、上記コンタクト層１５は、ソース側とドレイン側とに切離し分離されており、ソース側のコンタクト層１５はソース電極Ｓと同じ形状に形成され、ドレイン側のコンタクト層１５はドレイン電極Ｄと同じ形状に形成されている。
【００３０】
さらに、上記ｎ型半導体層１４は、ｉ型半導体層１３の上にその全域にわたって形成されており、このｎ型半導体層１４のソース，ドレイン電極Ｓ，Ｄ間の部分は、この部分を層厚全体にわたって酸化させた酸化絶縁層１４ａとされている。すなわち、このｎ型半導体層１４は、そのソース，ドレイン電極Ｓ，Ｄ間の部分を酸化絶縁層１４ａとすることによって、ソース側とドレイン側とに電気的に分離されている。なお、上記ｉ型半導体層１３およびｎ型半導体層１４の外周部はソース，ドレイン電極Ｓ，Ｄの外側に張出しており、ｎ型半導体層１４は、ドレイン電極Ｄの外側に張出す部分も酸化されて酸化絶縁層１４ａとともに、ソース電極Ｓの外側に張出す部分の表面も、図には示さないが僅かに酸化されている。
【００３１】
一方、上記画素電極２０は、上記薄膜トランジスタ３０を覆って上記ゲート絶縁膜１２の上に形成したＳｉＮ等からなる保護絶縁膜１７の上に形成されている。この画素電極２０はＩＴＯ等からなる透明導電膜１８で形成されており、その端部は、保護絶縁膜１７に設けたコンタクト孔１７ａにおいて上記薄膜トランジスタ３０のソース電極Ｓに接続されている。
【００３２】
また、上記データラインＤＬの端子部ＤＬａは、図３および図５に示すような二層構造とされており、その下層膜は上記ソース，ドレイン用金属膜１６で形成され、上層膜は上記透明導電膜１８で形成されている。前記上層膜（透明導電膜）１８は、保護絶縁膜１７に設けた開口１７ｂ内において上記下層膜（ソース，ドレイン用金属膜）１６の上に積層されている。
【００３３】
さらに、上記ゲートラインＧＬの端子部ＧＬａは、図３および図６に示すような二層構造とされており、その下層膜は上記ゲート用金属膜１１で形成され、上層膜は上記透明導電膜１８で形成されている。前記上層膜（透明導電膜）１８は、ゲート絶縁膜１２および保護絶縁膜１７に設けた開口１２ａ，１７ｃ内において上記下層膜（ゲート用金属膜）１１の上に積層されている。
【００３４】
次に、上記ＴＦＴパネルの製造方法を説明する。
【００３５】
図１は上記薄膜トランジスタ１３の製造工程図、図２は薄膜トランジスタ３０を製造した後のＴＦＴパネルの製造工程図であり、図１（ａ）〜（ｄ）および図２（ｅ）〜（ｈ）はそれぞれ、ＴＦＴパネルの薄膜トランジスタ部分とデータライン端子部およびデータライン端子部の断面を示している。
【００３６】
［工程１］
まず、図１（ａ）に示すように、ガラス等からなる透明な基板１０上にゲート電極ＧおよびゲートラインＧＬ（図３参照）を形成する。このゲート電極ＧおよびゲートラインＧＬは、基板１０上にゲート用金属膜１１を成膜し、この金属膜１１をフォトリソグラフィ法によりパターニングして形成する。なお、図１（ａ）において図上右端に示した金属膜１１は、ゲートライン端子部ＧＬａの下層膜である。
【００３７】
［工程２］
次に、上記図１（ａ）に示したように、上記基板１０上に、上記ゲート電極ＧおよびゲートラインＧＬを覆って、ゲート絶縁膜１２と、ｉ型半導体層１３と、ｎ型半導体層１４と、コンタクト層１５とを順次成膜する。
【００３８】
［工程３］
次に、図１（ｂ）に示すように、上記コンタクト層１５とｎ型半導体層１４とｉ型半導体層１３とを、フォトリソグラフィ法によって、トランジスタ素子領域の外形にパターニングする。
【００３９】
［工程４］
次に、図１（ｃ）に示すように、ゲート絶縁膜１２の上に、パターニングした各層１５，１４，１３を覆ってソース，ドレイン用金属膜１６を成膜する。
【００４０】
［工程５］
次に、図１（ｄ）に示すように、上記ソース，ドレイン用金属膜１６をフォトリソグラフィ法によりパターニングして、ソース，ドレイン電極Ｓ，ＤおよびデータラインＤＬ（図３参照）を形成するとともに、このソース，ドレイン用金属膜１６のパターニングに用いたレジストマスク１９を利用して、上記コンタクト層１５をソース，ドレイン電極Ｓ，Ｄの形状にパターニングする。なお、図１（ｄ）において図上右側に示した金属膜１６は、データライン端子部ＤＬａの下層膜である。
【００４１】
［工程６］
次に、上記図１（ｄ）に示したように、上記ソース，ドレイン用金属膜１６およびコンタクト層１５のパターニングに用いたレジストマスク１９を残したまま、ｎ型半導体層１５の酸化処理を行なってそのソース，ドレイン電極Ｓ，Ｄ間の部分をその層厚全体にわたって酸化させた酸化絶縁層１４ａとし、この酸化絶縁層１４ａによりｎ型半導体層１４をソース側とドレイン側とに電気的に分離して薄膜トランジスタ３０を完成する。
【００４２】
上記ｎ型半導体層１４の酸化処理は、例えば陽極酸化によって行なう、この陽極酸化は、基板１０を電解液中に浸漬してｎ型半導体層１４を電解液中において対向電極（白金電極）と対向させ、ｎ型半導体層１４を陽極とし、対向電極を陰極として、この両極間に電圧を印加して行なう。このように電解液中においてｎ型半導体層１４と対向電極の間に電圧を印加すると、陽極であるｎ型半導体層１４のレジストマスク１９で覆われていない領域（電解液中に接する領域）が化成反応を起して陽極酸化され、このｎ型半導体層１４の酸化領域が酸化絶縁層１４ａとなる。
【００４３】
この場合、ｎ型半導体層１４はその表面側から酸化されて行くが、その酸化深さは主に印加電圧によって決まるから、ｎ型半導体層１４の層厚に応じては印加電圧を設定すれば、ｎ型半導体層１４の酸化領域をその層厚全体にわたって酸化させることができる。
【００４４】
また、上記陽極酸化におけるｎ型半導体層１４への通電は、データラインＤＬを電流経路とし、このデータラインＤＬからドレイン電極Ｄを介して行なうことができるから、データラインＤＬに沿って形成される全ての薄膜トランジスタ３０のｎ型半導体層１４を均一に陽極酸化することができる。この場合、ドレイン電極ＤおよびデータラインＤＬの側面はレジストマスク１９で覆われていないため、このドレイン電極ＤおよびデータラインＤＬの側面も陽極酸化される（酸化層は図示せず）が、このドレイン電極ＤおよびデータラインＤＬは、その側面が酸化絶縁層となるだけで、中央部は酸化されない。
【００４５】
なお、ｉ型半導体層１３およびｎ型半導体層１４の外周部はソース，ドレイン電極Ｓ，Ｄの外側（レジストマスク１９の外側）に張出しているため、上記ｎ型半導体層１４は、ドレイン電極Ｄの外側に張出す部分も酸化されて酸化絶縁層１４ａとなり、またソース電極Ｓの外側に張出す部分の表面と、ソース電極Ｓの側面も、図には示さないが僅かに酸化される。
【００４６】
また、ｉ型半導体層１３の抵抗率（ゲート電極Ｇにゲート電圧が印加されていない状態での抵抗率）は、ｎ型半導体層１４の抵抗率に対して３桁以上大きく、したがって、ｎ型半導体層１４を陽極酸化する際にその下のｉ型半導体層１３も酸化されてしまうことはない。
【００４７】
また、上記ＴＦＴパネルは、上記工程で基板１１上に薄膜トランジスタ３０を形成した後、次のような工程で製造する。
【００４８】
［工程７］
まず、上記レジストマスク１９を剥離し、この後、図２（ｅ）に示すように、ゲート絶縁膜１２の上に上記薄膜トランジスタ３０を覆って保護絶縁膜１７を成膜する。
【００４９】
［工程８］
次に、図２（ｆ）に示すように、上記保護絶縁膜１７をフォトリソグラフィ法によりパターニングし、上記薄膜トランジスタ３０のソース電極Ｓに対応するコンタクト孔１７ａと、データライン端子部ＤＬａおよびゲートライン端子部ＧＬａに対応する開口１７ｂ，１７ｃとを形成するとともに、ゲート絶縁膜１２にも、上記ゲートライン端子部ＧＬａに対応する開口１２ａを形成する。
【００５０】
［工程９］
次に、図２（ｇ）に示すように、ＩＴＯ膜等の透明導電膜１８を成膜する。このとき、透明導電膜１８は、上記保護絶縁膜１７に設けたコンタクト孔１７ａと開口１７ｂ，１７ｃおよびゲート絶縁膜１２の開口１２ａ内にも成膜され、薄膜トランジスタ３０のソース電極Ｓ上と、データライン端子部ＤＬａおよびゲートライン端子部ＧＬａの下層膜（ソース，ドレイン用金属膜およびゲート用金属膜）１６，１１の上に積層する。
【００５１】
［工程１０］
次に、図２（ｈ）に示すように、上記透明導電膜１８をフォトリソグラフィ法により画素電極２０とデータライン端子部ＤＬａおよびゲートライン端子部ＧＬａの上層膜の形状にパターニングし、ＴＦＴパネルを完成する。
【００５２】
すなわち、上記製造方法は、薄膜トランジスタ３０のｎ型半導体層１４を、そのソース，ドレイン電極Ｓ，Ｄ間の部分を酸化させて絶縁層１４ａとすることによってソース側とドレイン側とに電気的に分離するものであり、この製造方法は、従来のようにｎ型半導体層をエッチングして切離し分離するものではないため、ｉ型半導体層１４の上にブロッキング層を設けておかなくても、ｉ型半導体層１４のチャンネル領域にダメージを与えることはない。
【００５３】
そして、この製造方法によれば、ｉ型半導体層１３の上にブロッキング層を設ける必要がないため、従来のように、ブロッキング層のパターニング時にゲート絶縁膜にピンホール等の欠陥を発生させてしまうことはなく、したがって、ゲート電極Ｇとソース，ドレイン電極Ｓ，Ｄとの間およびゲートラインＧＬとデータラインＤＬとの間の層間短絡を防いで、製造歩留を向上させることができる。
【００５４】
なお、上記実施の形態では、ｎ型半導体層１４のソース，ドレイン電極Ｓ，Ｄ間の部分を、電解液中で化成反応を起させる酸化処理によって酸化させているが、このｎ型半導体層１４の酸化処理は、ガス雰囲気中で化成反応を起させるプラズマ酸化によって行なってもよい。
【００５５】
また、上記実施の形態では、アクティブマトリックス液晶表示素子に用いるＴＦＴパネルに形成される薄膜トランジスタの製造について説明したが、本発明は、上記ＴＦＴパネルの薄膜トランジスタに限らず、種々の回路基板等に形成される薄膜トランジスタの製造に広く適用できる。
【００５６】
【発明の効果】
上記発明によれば、データライン端子部が、金属層と、保護絶縁膜等に設けられたコンタクト孔を介して金属層に接続された導電膜と、の積層構造になり、外部の駆動回路の端子と接触するデータライン端子部の上面がより保護絶縁膜の表面側に位置するので、データライン端子部と外部の駆動回路の端子とを良好に接続することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態を示すＴＦＴパネルに形成する薄膜トランジスタの製造工程図。
【図２】薄膜トランジスタを製造した後のＴＦＴパネルの製造工程図。
【図３】製造されたＴＦＴパネルの一部分の平面図。
【図４】図３のＶＩ−ＩＶ線に沿う拡大断面図。
【図５】図３の  Ｖ−Ｖ  線に沿う拡大断面図。
【図６】図３のＩＶ−ＩＶ線に沿う拡大断面図。
【図７】従来のＴＦＴパネルに形成されている薄膜トランジスタの断面図。
【符号の説明】
１０…基板、２０…画素電極、３０…薄膜トランジスタ、１１…ゲート用金属膜、Ｇ…ゲート電極、ＧＬ…ゲートライン、ＧＬａ…端子部、１２…ゲート絶縁膜、１３…ｉ型半導体層、１４…ｎ型半導体層、１４ａ…酸化絶縁層、１５…コンタクト層、１６…ソース，ドレイン用金属膜、Ｓ…ソース電極、Ｄ…ドレイン電極、ＤＬ…データライン、ＤＬａ…端子部、１７…保護絶縁膜、１８…透明導電膜、１９…レジストマスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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