(57)【特許請求の範囲】
【請求項１】
被試験半導体デバイスに所定のパターンの一連のテストデータ信号を印加し、前記被試験半導体デバイスから読み出された読み出しデータ信号を論理比較回路において期待値データ信号と論理比較し、比較結果が不一致であるときに、その不一致を示すフェイル信号を出力し、不良解析メモリに格納するように構成されている半導体デバイス試験装置において、
同じ周波数の原ストローブ信号をそれぞれ発生する複数のストローブ発生器と、
前記被試験半導体デバイスからの読み出しデータ信号を対応するストローブ信号によってサンプリングしたデータと期待値データ信号とを論理比較して、不一致のときにフェイル信号を発生する、前記ストローブ発生器の数と同数の複数の論理比較回路と、
前記複数のストローブ発生器と前記複数の論理比較回路との間に設けられ、前記複数のストローブ発生器からそれぞれ発生される原ストローブ信号に所定の遅延量を与えて、前記被試験半導体デバイスからの読み出しデータ信号を対応する論理比較回路に取り込むタイミングを制御するストローブ制御回路と、
前記複数の論理比較回路からそれぞれ出力されるフェイル信号をテストモードに応じて選択し、不良解析メモリに供給するフェイル選択回路と、
選択されたテストモードに対応するモード信号を前記複数のストローブ発生器、前記ストローブ制御回路、及び前記フェイル選択回路に供給するモード選択回路であって、１テストサイクルを構成する複数のテスト周期のそれぞれにおいて、複数のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて前記ストローブ制御回路に供給し、１テスト周期を上記原ストローブ信号の数で割り算した値だけ位相が互いにずれている複数のストローブ信号を生成してこれらストローブ信号によって前記被試験半導体デバイスからの原ストローブ信号の周波数に上記ストローブ発生器の数を乗算した周波数の読み出しデータ信号をサンプリングして対応する論理比較回路に取り込み、これら複数の論理比較回路から出力される論理比較結果のすべてを前記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の周波数に上記ストローブ発生器の数を乗算した周波数を有する高速のストローブ信号によるフェイルデータとして処理できるようにする第１テストモードを選択する第１モード信号と、各テスト周期内において、前記複数のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて前記ストローブ制御回路に供給し、位相が所定の値だけ互いに相違する複数のストローブ信号を生成してこれらストローブ信号によって前記被試験半導体デバイスからの原ストローブ信号の周波数と同じ周波数の読み出しデータ信号をサンプリングして対応する論理比較回路に取り込み、これら複数の論理比較回路から出力される論理比較結果のうちの１つ又は複数の比較結果を前記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の周波数と同じ周波数を有し、かつ位相が所定の値だけ互いに相違する複数の低速のストローブ信号によるフェイルデータとして処理できるようにする第２テストモードを選択する第２モード信号とを少なくとも発生するモード選択回路
とを具備することを特徴とする半導体デバイス試験装置。
【請求項２】
前記モード選択回路から前記第１モード信号が供給されると、各テスト周期において、前記複数のストローブ発生器は、１テスト周期を上記原ストローブ発生器の数で割り算した値だけ位相が互いにずれている原ストローブ信号を発生し、前記ストローブ制御回路は、供給される原ストローブ信号に同一の遅延量を与えることを特徴とする請求項１に記載の半導体デバイス試験装置。
【請求項３】
前記モード選択回路から前記第２モード信号が供給されると、各テスト周期において、前記複数のストローブ発生器は同一位相の原ストローブ信号をそれぞれ発生し、前記ストローブ制御回路は、供給される原ストローブ信号に、位相が所定の値だけ互いに相違するように異なる遅延量を与えることを特徴とする請求項１に記載の半導体デバイス試験装置。
【請求項４】
前記ストローブ制御回路は、前記複数のストローブ発生器から出力される原ストローブ信号にそれぞれ所定の遅延量を与える複数の遅延手段を有する遅延回路と、前記複数の遅延手段に設定する遅延量に対応する遅延データを予め格納した遅延データ発生器と、この遅延データ発生器からの遅延データを選択的に前記複数の遅延手段に与える複数のゲート手段を有するゲート回路とから構成されており、
前記遅延データ発生器は、前記モード選択回路から供給されるモード信号に応じて、対応する遅延データを出力し、
前記ゲート回路は、前記モード選択回路から供給されるモード信号に応じて、所定のゲート手段がイネーブルされる
ことを特徴とする請求項１に記載の半導体デバイス試験装置。
【請求項５】
前記複数のストローブ発生器及び前記複数の論理比較回路の数は４つ以上の偶数個であり、
前記モード選択回路は、１テストサイクルを構成する多数のテスト周期のそれぞれにおいて、前記４つ以上のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて前記ストローブ制御回路に供給し、１テスト周期を上記原ストローブ信号の数で割り算した値だけ位相が互いにずれている４つ以上のストローブ信号を生成してこれらストローブ信号によって前記被試験半導体デバイスからの原ストローブ信号の周波数の４倍以上の周波数の読み出しデータ信号をサンプリングして上記４つ以上の対応する論理比較回路に取り込み、これら４つ以上の論理比較回路から出力される論理比較結果のすべてを前記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の４倍以上の周波数を有する高速のストローブ信号によるフェイルデータとして処理できるようにする第１テストモードを選択する第１モード信号と、各テスト周期内において、前記４つ以上のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて前記ストローブ制御回路に供給し、各組が一定の同じ値だけ位相がずらされている２つ以上の同じ数のストローブ信号よりなり、かつ別の組のストローブ信号の位相とは所定の値だけ相違する２組以上のストローブ信号を生成し、これらストローブ信号によって前記被試験半導体デバイスからの原ストローブ信号の周波数の２倍以上の周波数の読み出しデータ信号をサンプリングして上記４つ以上の対応する論理比較回路に取り込み、これら４つ以上の論理比較回路から出力される論理比較結果のうちの上記いずれか１組又は複数組のストローブ信号による比較結果を前記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の周波数の２倍以上の周波数を有するが、位相が所定の値だけ互いに相違する２つ以上のストローブ信号によるフェイルデータとして処理できるようにする第２テストモードを選択する第２モード信号と、各テスト周期内において、前記４つ以上のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて前記ストローブ制御回路に供給し、位相が所定の値だけ互いに相違する４つ以上のストローブ信号を生成してこれらストローブ信号によって前記被試験半導体デバイスからの原ストローブ信号の周波数と同じ周波数の読み出しデータ信号をサンプリングして対応する論理比較回路に取り込み、これら４つ以上の論理比較回路から出力される論理比較結果のうちの１つ又は複数の比較結果を前記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の周波数と同じ周波数を有し、かつ位相が所定の値だけ互いに相違する４つ以上の低速のストローブ信号によるフェイルデータとして処理できるようにする第３テストモードを選択する第３モード信号とを少なくとも発生することを特徴とする請求項１に記載の半導体デバイス試験装置。
【請求項６】
前記４つ以上のストローブ発生器は、
前記モード選択回路から前記第１モード信号が供給されると、１テストサイクルを構成する多数のテスト周期のそれぞれにおいて、Ｔ／（４＋ｎ）（Ｔは１テスト周期、ｎは０を含む偶数）だけ位相が互いにずれている原ストローブ信号を出力し、
前記モード選択回路から前記第２モード信号が供給されると、１テストサイクルを構成する多数のテスト周期のそれぞれにおいて、半分の原ストローブ信号を同じ位相で、残りの半分の原ストローブ信号を、前記半分の原ストローブ信号の位相より大きいが同じ位相で、かつそれらの位相差が最大でＴ／２時間以内となるようにして出力し、
前記モード選択回路から前記第３モード信号が供給されると、１テストサイクルを構成する多数のテスト周期のそれぞれにおいて、それぞれの原ストローブ信号を同じ位相で出力する
ことを特徴とする請求項５に記載の半導体デバイス試験装置。
【請求項７】
前記不良解析メモリは前記論理比較回路の数と同数設けられ、前記フェイル選択回路は、前記モード選択回路から供給されるモード信号に応じて、前記複数の論理比較回路から供給されるフェイル信号を格納する不良解析メモリを選択することを特徴とする請求項１又は５に記載の半導体デバイス試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般には、各種の半導体デバイスを試験するための半導体デバイス試験装置に関し、特定すると、半導体デバイスの代表例である半導体集積回路（以下、ＩＣと称する）、特にＲＡＭ（ランダムアクセスメモリ）、ＲＯＭ（リードオンリーメモリ）、電荷転送デバイス（ＣＣＤ）などのようなＩＣメモリの良否を試験するための半導体デバイス試験装置の論理比較部の改良に関する。
【０００２】
なお、この発明の理解を容易にするために、以下においてはＩＣメモリの良否を試験するためのＩＣメモリ試験装置にこの発明を適用した場合について記載するが、この発明がＩＣメモリ以外のＩＣや、ＩＣ以外の半導体デバイスの良否を試験するための半導体デバイス試験装置にも同様に適用できることは言うまでもない。
【０００３】
【従来の技術】
ＩＣメモリ試験装置は、大ざっぱに言うと、タイミング発生器（ストローブ発生器）、パターン発生器、波形整形器、論理比較回路、及び不良解析メモリより構成されている。パターン発生器は、タイミング発生器から供給される基準クロックに応答して、試験すべきＩＣメモリ（一般に被試験デバイス（ＤＵＴ）と呼ばれる）に供給されるアドレス信号、所定のパターンの一連のテストデータ信号及び制御信号、論理比較回路に供給される期待値データ信号等を発生する。アドレス信号、テストデータ信号及び制御信号はいったん波形整形器に入力され、ここで被試験ＩＣメモリの試験に必要とされる波形に整形されてから被試験ＩＣメモリに印加される。
【０００４】
被試験ＩＣメモリは、制御信号の印加によってテストデータの書き込み或いは読み出しが制御される。即ち、書き込み用の制御信号が印加されることによってテストデータが、アドレス信号により指定された被試験ＩＣメモリのアドレスに、順次に書き込まれ、また、読み出し用の制御信号が印加されることによって、アドレス信号により指定された被試験ＩＣメモリのアドレスから、書き込まれたテストデータが順次に読み出される。
【０００５】
被試験ＩＣメモリから読み出された読み出しデータ信号は論理比較回路に与えられ、この論理比較回路においてパターン発生器から出力される期待値データ信号と比較される。比較結果が不一致であると、論理比較回路は不一致を示す不良信号、いわゆるフェイル  （ＦＡＩＬＵＲＥ）  信号を出力する。通常はフェイル信号として論理「１」を出力する。これに対し、比較結果が一致であると、論理比較回路は一致を示す良信号、いわゆるパス  （ＰＡＳＳ）  信号を出力する。フェイル信号が論理「１」であるのでパス信号として論理「０」を出力する。フェイル信号は不良解析メモリに送られ、記憶されるが、パス信号は通常記憶されない。
【０００６】
１テストサイクルが終了した後、不良解析メモリに記憶されたフェイル信号の個数、発生場所等を考慮して被試験ＩＣメモリの良否が判断される。
ＩＣメモリの良否を試験する従来のこの種のＩＣメモリ試験装置の一例について、特に論理比較部の構成を主として示す図１１を参照して説明する。
１つのテストサイクルを構成する一連のテスト周期のそれぞれにおいて、被試験ＩＣメモリ１の各端子（ピン）から読み出された応答信号は、初めに、対応するレベル比較器２に供給され、ここでその信号レベル（通常は電圧レベル）が基準のレベルと比較される。基準のレベルは被試験ＩＣメモリからの出力が論理「１」のときに使用される基準電圧ＶＯＨと被試験ＩＣメモリからの出力が論理「０」のときに使用される基準電圧ＶＯＬの２つがあり、図示の回路例では基準電圧ＶＯＨと比較される場合には、レベル比較器２からはパスのときには論理「１」が、フェイルのときには論理「０」が出力される。また、基準電圧ＶＯＬと比較される場合には、レベル比較器２からはパスのときには論理「０」が、フェイルのときには論理「１」が出力される。図には被試験ＩＣメモリ１の１つのピンに関する回路構成のみを示すが、他のピンに関する回路構成も同じである。
【０００７】
レベル比較器２からの出力信号Ｖ（図１２（ａ））は論理比較回路５に供給される。論理比較回路５は２つの論理比較回路５ａ及び５ｂから構成されており、出力信号Ｖは２つに分岐されて両論理比較回路５ａ及び５ｂにそれぞれ供給される。両論理比較回路５ａ及び５ｂは同じ回路構成を有し、それぞれラッチ回路３ａ及び３ｂと排他的ＯＲゲート４ａ及び４ｂとから構成されている。レベル比較器２からの出力信号Ｖは両論理比較回路５ａ及び５ｂのラッチ回路３ａ及び３ｂにそれぞれ供給される。これらラッチ回路３ａ、３ｂのクロック端子には、ストローブ発生器（タイミング発生器）６より周波数が同一（例えば１００ＭＨｚ）で位相の異なるストローブ信号Ｓａ、Ｓｂ（図１２（ｂ）、（ｃ））がそれぞれ供給され、各ストローブ信号の立下り時点（エッジ）でレベル比較器２からの出力信号Ｖをラッチ回路３ａ、３ｂにそれぞれ取り込む。つまり、各ストローブ信号の立下りエッジにおける出力信号Ｖがラッチ回路３ａ、３ｂにそれぞれラッチされる。
【０００８】
レベル比較器２からの出力信号Ｖは１テストサイクルの各テスト周期Ｔごとに更新される。各テスト周期Ｔはストローブ信号Ｓａ、Ｓｂの周期に等しく、ストローブ信号の周波数をｆｓとすれば、Ｔ＝１／ｆｓとなる。
各ラッチ回路３ａ、３ｂの出力信号は対応する論理比較回路５ａ、５ｂの排他的ＯＲゲート４ａ、４ｂの一方の入力端子にそれぞれ入力され、パターン発生器から出力される期待値データ信号Ｅａ、Ｅｂと論理比較される。期待値データ信号Ｅａ、Ｅｂは被試験ＩＣメモリ１に印加されるテストデータ信号と同じ論理の信号であるから、被試験ＩＣメモリ１からの出力が論理「１」であるべきであるときには、排他的ＯＲゲート４ａ、４ｂの他方の入力端子にそれぞれ入力される期待値データ信号Ｅａ、Ｅｂは論理「１」であり、また、被試験ＩＣメモリ１からの出力が論理「０」であるべきであるときには、排他的ＯＲゲート４ａ、４ｂの他方の入力端子にそれぞれ入力される期待値データ信号Ｅａ、Ｅｂは論理「０」である。よって、被試験ＩＣメモリ１からの出力が論理「１」であるべきときにレベル比較器２から論理「１」信号がラッチ回路３ａ、３ｂに入力された場合には期待値データ信号（論理「１」）と一致するので、排他的ＯＲゲート４ａ、４ｂからは論理「０」信号、即ち、パス信号が発生される。しかし、論理「０」信号がラッチ回路３ａ、３ｂに入力された場合には期待値データ信号（論理「１」）と一致しないので、排他的ＯＲゲート４ａ、４ｂからは論理「１」信号、即ち、フェイル信号Ｆａ、Ｆｂが発生される。
【０００９】
これに対し、被試験ＩＣメモリ１からの出力が論理「０」であるべきときにレベル比較器２から論理「０」信号がラッチ回路３ａ、３ｂに入力された場合には期待値データ信号（論理「０」）と一致するので、排他的ＯＲゲート４ａ、４ｂからは論理「０」信号、即ち、パス信号が発生される。しかし、論理「１」信号がラッチ回路３ａ、３ｂに入力された場合には期待値データ信号（論理「０」）と一致しないので、排他的ＯＲゲート４ａ、４ｂからは論理「１」信号、即ち、フェイル信号Ｆａ、Ｆｂが発生される。
【００１０】
これらフェイル信号Ｆａ、Ｆｂはフェイル選択回路７に入力され、いずれか一方のフェイル信号が選択されて対応する不良解析メモリ８ａ又は８ｂに書き込まれるか、或いは両フェイル信号Ｆａ、Ｆｂが対応する不良解析メモリ８ａ、８ｂにそれぞれ書き込まれる。
【００１１】
【発明が解決しようとする課題】
このように従来のＩＣメモリ試験装置の論理比較部は、１つのストローブ発生器（タイミング発生器）６を使用して被試験ＩＣメモリ１の各端子から読み出される応答信号の信号レベルを、１テストサイクルの各テスト周期Ｔ内の１つ又は２つの時点（タイミング）で期待値データ信号と論理比較し、被試験ＩＣメモリの良否を判定していた。この場合、ストローブ信号の周波数はストローブ発生器の性能（例えば１００ＭＨｚ）に依存するから、ストローブ発生器の性能以上の周波数のストローブ信号を発生することはできない。従って、ストローブ発生器の性能を越える高速（例えば２００ＭＨｚや４００ＭＨｚ）で動作するＩＣメモリの良否を判定することは不可能であった。
【００１２】
また、例えばＤＲＡＭ（ダイナミックＲＡＭ）の性能をアクセスタイムに関して４分類したい場合に、上記従来のＩＣメモリ試験装置ではストローブ信号が２系統しかないので、分類するのに２つのテストサイクルを必要とする。このために分類作業に時間がかかるという欠点があった。
上記欠点は、ＩＣメモリ以外のＩＣや、ＩＣ以外の半導体デバイスの良否を試験するための半導体デバイス試験装置においても、同様の回路構成の論理比較部を有している場合には発生する。
【００１３】
さらに、最近では、半導体デバイス試験装置において、１テストサイクルを構成する各テスト周期及び論理比較を行うためのタイミングに多様性を持たせ、低速で動作する半導体デバイスから高速で動作する半導体デバイスまでを１台の半導体デバイス試験装置でそれらの種々の性能について試験できるようにして欲しいと言う新しい要望が出されている。
【００１４】
この発明の１つの目的は、高速で動作するストローブ発生器を使用することなく、低速で動作する半導体デバイスから高速で動作する半導体デバイスまでを、それらの種々の性能について、試験することができる半導体デバイス試験装置を提供することである。
この発明の他の目的は、低速で動作するストローブ発生器を使用して、半導体デバイスの試験時間を短縮することができる半導体デバイス試験装置を提供することである。
【００１５】
【課題を解決するための手段】
請求項１に記載の発明によれば、被試験半導体デバイスに所定のパターンの一連のテストデータ信号を印加し、上記被試験半導体デバイスから読み出された読み出しデータ信号を論理比較回路において期待値データ信号と論理比較し、比較結果が不一致であるときに、その不一致を示すフェイル信号を出力し、不良解析メモリに格納するように構成されている半導体デバイス試験装置において、同じ周波数の原ストローブ信号をそれぞれ発生する複数のストローブ発生器と、上記被試験半導体デバイスからの読み出しデータ信号を対応するストローブ信号によってサンプリングしたデータと期待値データ信号とを論理比較して、不一致のときにフェイル信号を発生する、上記ストローブ発生器の数と同数の複数の論理比較回路と、上記複数のストローブ発生器と上記複数の論理比較回路との間に設けられ、上記複数のストローブ発生器からそれぞれ発生される原ストローブ信号に所定の遅延量を与えて、上記被試験半導体デバイスからの読み出しデータ信号を対応する論理比較回路に取り込むタイミングを制御するストローブ制御回路と、上記複数の論理比較回路からそれぞれ出力されるフェイル信号をテストモードに応じて選択し、不良解析メモリに供給するフェイル選択回路と、選択されたテストモードに対応するモード信号を上記複数のストローブ発生器、上記ストローブ制御回路、及び上記フェイル選択回路に供給するモード選択回路であって、１テストサイクルを構成する複数のテスト周期のそれぞれにおいて、複数のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて上記ストローブ制御回路に供給し、１テスト周期を上記原ストローブ信号の数で割り算した値だけ位相が互いにずれている複数のストローブ信号を生成してこれらストローブ信号によって上記被試験半導体デバイスからの原ストローブ信号の周波数に上記ストローブ発生器の数を乗算した周波数の読み出しデータ信号をサンプリングして対応する論理比較回路に取り込み、これら複数の論理比較回路から出力される論理比較結果のすべてを上記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の周波数に上記ストローブ発生器の数を乗算した周波数を有する高速のストローブ信号によるフェイルデータとして処理できるようにする第１テストモードを選択する第１モード信号と、各テスト周期内において、上記複数のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて上記ストローブ制御回路に供給し、位相が所定の値だけ互いに相違する複数のストローブ信号を生成してこれらストローブ信号によって、上記被試験半導体デバイスからの原ストローブ信号の周波数と同じ周波数の読み出しデータ信号をサンプリングして対応する論理比較回路に取り込み、これら複数の論理比較回路から出力される論理比較結果のうちの１つ又は複数の比較結果を上記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の周波数と同じ周波数を有し、かつ位相が所定の値だけ互いに相違する複数の低速のストローブ信号によるフェイルデータとして処理できるようにする第２テストモードを選択する第２モード信号とを少なくとも発生するモード選択回路とを具備する半導体デバイス試験装置が提供される。
【００１６】
好ましい一実施形態においては、上記モード選択回路から上記第１モード信号が供給されると、各テスト周期において、上記複数のストローブ発生器は、１テスト周期を上記原ストローブ発生器の数で割り算した値だけ位相が互いにずれている原ストローブ信号を発生し、上記ストローブ制御回路は、供給される原ストローブ信号に同一の遅延量を与える。
好ましい他の実施形態においては、上記モード選択回路から上記第２モード信号が供給されると、各テスト周期において、上記複数のストローブ発生器は同一位相の原ストローブ信号をそれぞれ発生し、上記ストローブ制御回路は、供給される原ストローブ信号に、位相が所定の値だけ互いに相違するように異なる遅延量を与える。
【００１７】
好ましいさらに他の実施形態においては、上記ストローブ制御回路は、上記複数のストローブ発生器から出力される原ストローブ信号にそれぞれ所定の遅延量を与える複数の遅延手段を有する遅延回路と、上記複数の遅延手段に設定する遅延量に対応する遅延データを予め格納した遅延データ発生器と、この遅延データ発生器からの遅延データを選択的に上記複数の遅延手段に与える複数のゲート手段を有するゲート回路とから構成されており、上記遅延データ発生器は、上記モード選択回路から供給されるモード信号に応じて、対応する遅延データを出力し、上記ゲート回路は、上記モード選択回路から供給されるモード信号に応じて、所定のゲート手段がイネーブルされる。
【００１８】
請求項５に記載の発明によれば、上記複数のストローブ発生器及び上記複数の論理比較回路の数は４つ以上の偶数個であり、上記モード選択回路は、１テストサイクルを構成する多数のテスト周期のそれぞれにおいて、上記４つ以上のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて上記ストローブ制御回路に供給し、１テスト周期を上記原ストローブ信号の数で割り算した値だけ位相が互いにずれている４つ以上のストローブ信号を生成してこれらストローブ信号によって上記被試験半導体デバイスからの原ストローブ信号の周波数の４倍以上の周波数の読み出しデータ信号をサンプリングして上記４つ以上の対応する論理比較回路に取り込み、これら４つ以上の論理比較回路から出力される論理比較結果のすべてを上記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の４倍以上の周波数を有する高速のストローブ信号によるフェイルデータとして処理できるようにする第１テストモードを選択する第１モード信号と、各テスト周期内において、上記４つ以上のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて上記ストローブ制御回路に供給し、各組が一定の同じ値だけ位相がずらされている２つ以上の同じ数のストローブ信号よりなり、かつ別の組のストローブ信号の位相とは所定の値だけ相違する２組以上のストローブ信号を生成し、これらストローブ信号によって、上記被試験半導体デバイスからの原ストローブ信号の周波数の２倍以上の周波数の読み出しデータ信号をサンプリングして上記４つ以上の対応する論理比較回路に取り込み、これら４つ以上の論理比較回路から出力される論理比較結果のうちの上記いずれか１組又は複数組のストローブ信号による比較結果を上記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の周波数の２倍以上の周波数を有するが、位相が所定の値だけ互いに相違する２つ以上のストローブ信号によるフェイルデータとして処理できるようにする第２テストモードを選択する第２モード信号と、各テスト周期内において、上記４つ以上のストローブ発生器からそれぞれ１つの原ストローブ信号を発生させて上記ストローブ制御回路に供給し、位相が所定の値だけ互いに相違する４つ以上のストローブ信号を生成してこれらストローブ信号によって、上記被試験半導体デバイスからの原ストローブ信号の周波数と同じ周波数の読み出しデータ信号をサンプリングして対応する論理比較回路に取り込み、これら４つ以上の論理比較回路から出力される論理比較結果のうちの１つ又は複数の比較結果を上記フェイル選択回路によって選択して不良解析メモリに送り、原ストローブ信号の周波数と同じ周波数を有し、かつ位相が所定の値だけ互いに相違する４つ以上の低速のストローブ信号によるフェイルデータとして処理できるようにする第３テストモードを選択する第３モード信号とを少なくとも発生する半導体デバイス試験装置が提供される。
【００１９】
上記４つ以上のストローブ発生器は、上記モード選択回路から上記第１モード信号が供給されると、１テストサイクルを構成する多数のテスト周期のそれぞれにおいて、Ｔ／（４＋ｎ）（Ｔは１テスト周期、ｎは０を含む偶数）だけ位相が互いにずれている原ストローブ信号を出力し、上記モード選択回路から上記第２モード信号が供給されると、１テストサイクルを構成する多数のテスト周期のそれぞれにおいて、半分の原ストローブ信号を同じ位相で、残りの半分の原ストローブ信号を、上記半分の原ストローブ信号の位相より大きいが同じ位相で、かつそれらの位相差が最大でＴ／２時間以内となるようにして出力し、上記モード選択回路から上記第３モード信号が供給されると、１テストサイクルを構成する多数のテスト周期のそれぞれにおいて、それぞれの原ストローブ信号を同じ位相で出力する。
【００２０】
上記不良解析メモリは上記論理比較回路の数と同数設けられ、上記フェイル選択回路は、上記モード選択回路から供給されるモード信号に応じて、上記複数の論理比較回路から供給されるフェイル信号を格納する不良解析メモリを選択する。
【００２１】
【発明の実施の形態】
以下、この発明の好ましい実施形態について添付図面を参照して詳細に説明する。図１はこの発明によるＩＣメモリ試験装置の一実施形態の主として論理比較部の回路構成を示し、図１１を参照して上述した従来のＩＣメモリ試験装置と同様に、レベル比較器２、論理比較回路５、ストローブ発生器（タイミング発生器）６、フェイル選択回路７、及び不良解析メモリ８を含む。
【００２２】
この実施形態においてはストローブ発生器６は４つの原ストローブパルスＳＡ′、ＳＢ′、ＳＣ′及びＳＤ′をそれぞれ発生する第１、第２、第３及び第４の４つのストローブパルス発生器より構成されており、対応的に論理比較回路５も第１、第２、第３及び第４の４つの論理比較回路５−１、５−２、５−３及び５−４より構成されている。これら論理比較回路５−１〜５−４はすべて同一の回路構成でよく、例えば図１１に示した従来例の論理比較回路と同様に、ラッチ回路と排他的ＯＲゲートとによって構成することができる。
【００２３】
レベル比較器２は、１つのテストサイクルを構成する一連のテスト周期のそれぞれにおいて被試験ＩＣメモリ１の各端子（ピン）から読み出された読み出しデータ信号の信号レベル（通常は電圧レベル）を基準のレベル信号と比較する。このレベル比較器２の動作は上記従来例と同じであるので、ここでは詳細な説明を省略する。
【００２４】
また、この実施形態においてはストローブ発生器６と論理比較回路５との間にストローブ制御回路１０が挿入され、第１〜第４のストローブパルス発生器から出力される原ストローブパルスＳＡ′〜ＳＤ′はこのストローブ制御回路１０の遅延回路１４によってそれらの遅延量が制御された後で対応する論理比較回路５−１〜５−４に送られる。
【００２５】
具体的に言うと、第１ストローブパルス発生器の原ストローブパルスＳＡ′は遅延回路１４の第１遅延手段ＤＬａを直列に介して第１論理比較回路５−１に送られ、第２ストローブパルス発生器の原ストローブパルスＳＢ′は遅延回路１４の第２遅延手段ＤＬｂを直列に介して第２論理比較回路５−２に送られ、第３ストローブパルス発生器の原ストローブパルスＳＣ′は遅延回路１４の第３遅延手段ＤＬｃを直列に介して第３論理比較回路５−３に送られ、第４ストローブパルス発生器の原ストローブパルスＳＤ′は遅延回路１４の第４遅延手段ＤＬｄを直列に介して第４論理比較回路５−４に送られる。
【００２６】
ストローブ制御回路１０は上記遅延回路１４の他に、遅延データ発生器１２とゲート回路１３とを含む。遅延データ発生器１２はこの実施形態では第１、第２、第３及び第４の４つの遅延データＳ１Ｄ、Ｓ２Ｄ、Ｓ３Ｄ及びＳ４Ｄを発生し、ゲート回路１３に供給する。ゲート回路１３はこの実施形態では第１、第２、第３、・・・、第７の７つのＡＮＤゲートＡ１、Ａ２、Ａ３、・・・、Ａ７より構成されており、第１遅延データＳ１Ｄは第１、第２、第３の３つのＡＮＤゲートＡ１、Ａ２、Ａ３の一方の入力に供給され、第２遅延データＳ２Ｄは第４、第５の２つのＡＮＤゲートＡ４、Ａ５の一方の入力に供給され、第３遅延データＳ３Ｄは第６ＡＮＤゲートＡ６の一方の入力にのみ供給され、第４遅延データＳ４Ｄは第７ＡＮＤゲートＡ７の一方の入力にのみ供給される。
【００２７】
第１ＡＮＤゲートＡ１の出力は第１〜第４のすべての遅延手段ＤＬａ〜ＤＬｄに供給され、第２ＡＮＤゲートＡ２の出力は第１、第３遅延手段ＤＬａ、ＤＬｃに供給され、第３ＡＮＤゲートＡ３の出力は第１遅延手段ＤＬａのみに供給され、第４ＡＮＤゲートＡ４の出力は第２、第４遅延手段ＤＬｂ、ＤＬｄに供給され、第５ＡＮＤゲートＡ５の出力は第２遅延手段ＤＬｂのみに供給され、第６ＡＮＤゲートＡ６の出力は第３遅延手段ＤＬｃのみに供給され、そして第７ＡＮＤゲートＡ７の出力は第４遅延手段ＤＬｄのみに供給される。よって、この実施形態では各遅延手段ＤＬａ〜ＤＬｄに３つのＡＮＤゲートの出力の中の選択された１つがそれぞれ供給されることになるが、第１遅延手段ＤＬａには第１遅延データＳ１Ｄのみが供給され、第２遅延手段ＤＬｂには第１遅延データＳ１Ｄと第２遅延データＳ２Ｄの中の選択された１つが供給され、第３遅延手段ＤＬｃには第１遅延データＳ１Ｄと第３遅延データＳ３Ｄの中の選択された１つが供給され、第４遅延手段ＤＬｄには第１遅延データＳ１Ｄと第２遅延データＳ２Ｄと第４遅延データＳ４Ｄの中の選択された１つが供給される。
【００２８】
これら遅延手段ＤＬａ〜ＤＬｄに供給される遅延データによってそれらの遅延量が設定され、第１〜第４のストローブパルス発生器からのストローブパルスＳＡ′〜ＳＤ′に所定の遅延量を与える。
上記ゲート回路１３のＡＮＤゲートＡ１〜Ａ７はそれらの他方の入力にモード選択回路９からモード信号が供給されることによってイネーブル（可能化）状態となり、遅延データ発生器１２から供給される遅延データを通過させる。
【００２９】
この実施形態ではモード選択回路９によってモード１、モード２、モード３の３つのモードが設定できるように構成されており、モード１を設定する場合には対応するモード信号Ｍ１が、また、モード２を設定する場合には対応するモード信号Ｍ２が、そしてモード３を設定する場合には対応するモード信号Ｍ３がモード選択回路９から発生される。
【００３０】
モード選択回路９は、３つの固定接点ａ、ｂ、ｃと１つの可動接点ｄとを有するロータリ式の切り換えスイッチであるモードスイッチＳＷを含む。可動接点ｄは電源Ｅの正極に接続され、固定接点ａ、ｂ、ｃは出力端子Ｏ１、Ｏ２、Ｏ３にそれぞれ接続されると共に、それぞれ抵抗器Ｒ１、Ｒ２、Ｒ３を通じて共通電位点に接続されている。なお、電源Ｅの負極も共通電位点に接続されている。従って、可動接点ｄと接続された固定接点から高論理レベル（Ｈレベル）のモード信号が出力される。
【００３１】
モードスイッチＳＷの可動接点ｄを固定接点ａに接続することによってモード１が選択され、対応する出力端子Ｏ１から第１モード信号Ｍ１が出力されてゲート回路１３のＡＮＤゲートＡ１の他方の入力、遅延データ発生器１２、ストローブ発生器６、及びフェイル選択回路７に送られる。また、モードスイッチＳＷの可動接点ｄを固定接点ｂに接続することによってモード２が選択され、対応する出力端子Ｏ２から第２モード信号Ｍ２が出力されてゲート回路１３のＡＮＤゲートＡ２、Ａ４の他方の入力、遅延データ発生器１２、ストローブ発生器６、及びフェイル選択回路７に送られる。さらに、モードスイッチＳＷの可動接点ｄを固定接点ｃに接続することによってモード３が選択され、対応する出力端子Ｏ３から第３モード信号Ｍ３が出力されてゲート回路１３のＡＮＤゲートＡ３、Ａ５、Ａ６、Ａ７の他方の入力、遅延データ発生器１２、ストローブ発生器６、及びフェイル選択回路７に送られる。
【００３２】
これらモード信号Ｍ１、Ｍ２、Ｍ３がストローブ発生器６に与えられると、ストローブ発生器６の第１〜第４のストローブパルス発生器から同一の周波数ｆｓ（＝１／Ｔ）を持ち、かつ位相（タイミング）が各モードで異なる原ストローブパルスＳＡ′、ＳＢ′、ＳＣ′、ＳＤ′がそれぞれ発生される。
この実施形態では、モード１が選択された場合には、原ストローブパルスの位相は、図３に示すように、第１ストローブパルスＳＡ′を基準としてＴ／４だけ順次遅れるように設定される。従って、１テストサイクルを構成する一連のテスト周期の中の１つのテスト周期Ｔ（例えば１０ｎｓ）において位相がそれぞれ相違する４つの原ストローブパルスＳＡ′、ＳＢ′、ＳＣ′、ＳＤ′を発生することができ、各テスト周期Ｔは４つのサイクルに分割されるから、図３ｊに示すように４倍の周波数の高速のストローブパルスＳ１を発生することができる。
【００３３】
モード２が選択された場合には、原ストローブパルスの位相は、図５に示すように、第１ストローブパルスＳＡ′と第２ストローブパルスＳＢ′が同じ位相（この例では基準位相）となり、第３ストローブパルスＳＣ′と第４ストローブパルスＳＤ′が第１ストローブパルスＳＡ′又は第２ストローブパルスＳＢ′よりＴ／２遅れた同じ位相となるように設定される。従って、１つのテスト周期Ｔにおいて４つの原ストローブパルスＳＡ′、ＳＢ′、ＳＣ′、ＳＤ′が発生されるが、モード２では各テスト周期Ｔは２つのサイクルに分割されるだけであるので、図５ｊ及びｋに示すストローブパルスＳ１及びＳ２を合算した２倍の周波数のストローブパルスが発生できることになる。
【００３４】
さらに、モード３が選択された場合には、原ストローブパルスの位相は、図７に示すように、すべて同じ位相（この例では基準位相）となるように設定される。従って、１つのテスト周期Ｔにおいて４つの原ストローブパルスが発生されるが、モード３では各テスト周期Ｔはさらには分割されないから、テストデータ信号と同じ周波数のストローブパルスが発生されることになる。
【００３５】
以上の結果をまとめると、図９に示すようになる。
ストローブ発生器６から出力される４つの原ストローブパルスＳＡ′〜ＳＤ′は、上述したように、ストローブ制御回路１０の遅延回路１４に入力され、対応する遅延手段ＤＬａ〜ＤＬｄを通過する間に、これら遅延手段によって各モードに応じた所定の遅延量（遅延時間）が与えられる。即ち、原ストローブパルスＳＡ′〜ＳＤ′は遅延回路１４において各モードに適合したストローブパルスＳＡ〜ＳＤに変更されてストローブ制御回路１０の出力端子Ｐ１〜Ｐ４から対応する論理比較回路５−１〜５−４に供給される。
【００３６】
各モードに応じてこれら遅延手段ＤＬａ〜ＤＬｄに設定される遅延データは遅延データ発生器１２からゲート回路１３を介して各遅延手段に与えられる。遅延データ発生器１２は入力されたモード信号（Ｍ１、Ｍ２、Ｍ３のいずれか１つ）に応じて、それに対応する遅延データ（信号）Ｓ１Ｄ〜Ｓ４Ｄをゲート回路１３にそれぞれ供給する。
【００３７】
この実施形態では、モード選択回路９によってモード１が選択され、モード信号Ｍ１が遅延データ発生器１２に入力されると、図３に示すように、すべての遅延データＳ１Ｄ〜Ｓ４Ｄがτ１（０≦τ１＜Ｔ／４）の遅延量を持つように設定される。、また、モード信号Ｍ２が遅延データ発生器１２に入力されると、図５に示すように、遅延データＳ１ＤとＳ３Ｄが同じ遅延量τ２−１を持ち、遅延データＳ２ＤとＳ４Ｄが遅延量τ２−１とは異なる同じ遅延量τ２−２を持つように設定される。これら遅延量は、０≦τ２−１＜τ２−２＜Ｔ／２の関係を有する。さらに、モード信号Ｍ３が遅延データ発生器１２に入力されると、図７に示すように、遅延データＳ１Ｄ、Ｓ２Ｄ、Ｓ３Ｄ、Ｓ４Ｄの順に時間０〜Ｔの間で順次大きくなる遅延量τ３−１、τ３−２、τ３−３、τ３−４を持つように設定される。即ち、０≦τ３−１＜τ３−２＜τ３−３＜τ３−４＜Ｔの関係を有する。
【００３８】
以上の結果をまとめると、図１０に示すようになる。
ゲート回路１３を構成する７つのアンドゲートＡ１〜Ａ７は入力されたモード信号（Ｍ１、Ｍ２、Ｍ３のいずれか１つ）に応じて選択的にイネーブルされ、選択されたモードに対応する遅延データＳ１Ｄ〜Ｓ４Ｄを遅延手段ＤＬａ〜ＤＬｄに与える。
【００３９】
モード選択回路９によってモード１が選択され、モード信号Ｍ１がゲート回路１３に入力されると、第１アンドゲートＡ１のみがイネーブルされ、遅延データＳ１Ｄ（遅延量τ１）が遅延手段ＤＬａ〜ＤＬｄにそれぞれ設定される。また、モード信号Ｍ２がゲート回路１３に入力されると、第２アンドゲートＡ２と第４アンドゲートＡ４のみがイネーブルされ、遅延データＳ１Ｄ（遅延量τ２−１）が第１遅延手段ＤＬａと第３遅延手段ＤＬｃに設定され、遅延データＳ２Ｄ（遅延量τ２−２）が第２遅延手段ＤＬｂと第４遅延手段ＤＬｄに設定される。さらに、モード信号Ｍ３がゲート回路１３に入力されると、第３、第５、第６及び第７のアンドゲートＡ３、Ａ５、Ａ６、Ａ７がイネーブルされ、遅延データＳ１Ｄ（遅延量τ３−１）が遅延手段ＤＬａに、遅延データＳ２Ｄ（遅延量τ３−２）が遅延手段ＤＬｂに、遅延データＳ３Ｄ（遅延量τ３−３）が遅延手段ＤＬｃに、そして遅延データＳ４Ｄ（遅延量τ３−４）が遅延手段ＤＬｄにそれぞれ設定される。
【００４０】
遅延手段ＤＬａ〜ＤＬｄによって各モードに対応した位相調整が行われた原ストローブパルスＳＡ′〜ＳＤ′は新たなストローブパルスＳＡ〜ＳＤとして対応する論理比較回路５−１〜５−４にそれぞれ供給され、レベル比較器２からの出力信号Ｖを各ストローブパルスのこの例では立ち下がりエッヂでそれぞれストローブした出力信号Ｖと、パターン発生器（図示せず）から出力される期待値データ信号Ｅ１〜Ｅ４とをそれぞれ論理比較する。これら論理比較回路５−１〜５−４は、従来例と同様に、比較結果が不一致であると、不一致を示すフェイル信号Ｆ１〜Ｆ４、この例では論理「１」、を出力する。これに対し、比較結果が一致であると、論理比較回路は一致を示すパス信号、この例では論理「０」、を出力する。
【００４１】
論理比較回路５−１〜５−４から出力されるフェイル信号Ｆ１〜Ｆ４はフェイル選択回路７に入力される。フェイル選択回路７は、このフェイル選択回路７に入力されるモード信号Ｍ１、Ｍ２、Ｍ３及びストローブ選択信号ＳｉＳＥＬ（ｉ＝１〜４）に応じて入力フェイル信号が格納される不良解析メモリ８−１〜８−４を選択し、入力フェイル信号を選択された不良解析メモリに格納する。
【００４２】
フェイル選択回路７の一具体例を図２に示す。フェイル選択回路７はストローブ選択回路７ａとゲート回路７ｂより構成されており、ストローブ選択回路７ａはオン／オフスイッチである第１、第２、第３及び第４の４つのストローブ選択用スイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４を含み、これらストローブ選択用スイッチＳＷ１、ＳＷ２、ＳＷ３及びＳＷ４の一端は電源Ｅの正極に接続され、他端がストローブ選択回路７ａの出力端子Ｏ１〜Ｏ４にそれぞれ接続されると共に、抵抗器Ｒ１、Ｒ２、Ｒ３及びＲ４を通じて共通電位点に接続されている。なお、電源Ｅの他端も共通電位点に接続されている。
【００４３】
第１のストローブ選択用スイッチＳＷ１は、モード１が選択されると、必ずオンに制御され、また、モード２又はモード３が選択されると、選択的にオンに制御され、高論理（Ｈ）レベルの第１のストローブ選択信号Ｓ１ＳＥＬをストローブ選択回路７ａの出力端子Ｏ１に発生する。第２のストローブ選択用スイッチＳＷ２は、モード２又はモード３が選択されると、選択的にオンに制御され、Ｈレベルの第２のストローブ選択信号Ｓ２ＳＥＬをストローブ選択回路７ａの出力端子Ｏ２に発生する。第３及び第４のストローブ選択用スイッチＳＷ３及びＳＷ４は、モード３が選択されると、選択的にオンに制御され、Ｈレベルの第３及び第４のストローブ選択信号Ｓ３ＳＥＬ及びＳ４ＳＥＬをストローブ選択回路７ａの出力端子Ｏ３及び０４にそれぞれ発生する。
【００４４】
第１ストローブ選択信号Ｓ１ＳＥＬはゲート回路７ｂの４つのアンドゲートＡ１−１、Ａ１−２、Ａ１−３、Ａ１−４にそれぞれ入力され、第２ストローブ選択信号Ｓ２ＳＥＬは２つのアンドゲートＡ２−１、Ａ２−２にそれぞれ入力される。また、第３ストローブ選択信号Ｓ３ＳＥＬはアンドゲートＡ３に、第４ストローブ選択信号Ｓ４ＳＥＬはアンドゲートＡ４に、それぞれ入力される。このように各アンドゲートの１つの入力端子にはストローブ選択信号ＳｉＳＥＬ（ｉ＝１〜４）のいずれかが入力される。
【００４５】
モード１が選択されると、Ｈレベルのモード信号Ｍ１がアンドゲートＡ１−１及びＡ１−３にはオアゲートＯＲ１及びＯＲ４をそれぞれ介して、また、アンドゲートＡ１−２及びＡ１−４には直接に、それぞれ与えられ、同時にこれらのアンドゲートには上述したように第１ストローブ選択信号Ｓ１ＳＥＬが与えられるので、これらアンドゲートＡ１−１〜Ａ１−４はイネーブルされ、これによりフェイル信号Ｆ１〜Ｆ４がそれぞれ対応する不良解析メモリ８−１〜８−４に入力されて記憶される。
モード２が選択されると、モード信号Ｍ２がアンドゲートＡ１−１、Ａ２−１及びＡ１−３にはオアゲートＯＲ１、ＯＲ２及びＯＲ４をそれぞれ介して、また、アンドゲートＡ２−２には直接に、それぞれ与えられる。従って、第１ストローブ選択信号Ｓ１ＳＥＬを発生させれば、アンドゲートＡ１−１及びＡ１−３がイネーブルされるから、フェイル信号Ｆ１（ストローブ信号Ｓ１の奇数サイクルのフェイル情報）及びフェイル信号Ｆ３（ストローブ信号Ｓ１の偶数サイクルのフェイル情報）がそれぞれ対応する不良解析メモリ８−１及び８−３に格納される。これに対し、第２ストローブ選択信号Ｓ２ＳＥＬを発生させれば、アンドゲートＡ２−１及びＡ２−２がイネーブルされるから、フェイル信号Ｆ２（ストローブ信号Ｓ２の奇数サイクルのフェイル情報）及びＦ４（ストローブ信号Ｓ２の偶数サイクルのフェイル情報）がそれぞれ対応する不良解析メモリ８−２及び８−４に格納される。なお、第１ストローブ選択信号Ｓ１ＳＥＬと第２ストローブ選択信号Ｓ２ＳＥＬを同時に発生させることもできる。そのときにはすべてのフェイル信号Ｆ１〜Ｆ４がそれぞれ対応する不良解析メモリ８−１〜８−４に格納される。
【００４６】
モード３が選択されると、モード信号Ｍ３がアンドゲートＡ１−１及びＡ２−１にはオアゲートＯＲ１及びＯＲ２をそれぞれ介して、また、アンドゲートＡ３及びＡ４には直接に、それぞれ入力される。従って、第１ストローブ選択信号Ｓ１ＳＥＬを発生させれば、アンドゲートＡ１−１のみがイネーブルされるので、フェイル信号Ｆ１（ストローブ信号Ｓ１の各サイクルのフェイル情報）のみが対応する不良解析メモリ８−１に格納される。また、第２ストローブ選択信号Ｓ２ＳＥＬを発生させれば、アンドゲートＡ２−１のみがイネーブルされるので、フェイル信号Ｆ２（ストローブ信号Ｓ２の各サイクルのフェイル情報）が対応する不良解析メモリ８−２に格納される。さらに、第３ストローブ選択信号Ｓ３ＳＥＬ又は第４ストローブ選択信号Ｓ４ＳＥＬを発生させれば、アンドゲートＡ３又はＡ４がイネーブルされるから、フェイル信号Ｆ３（ストローブ信号Ｓ３の各サイクルのフェイル情報）又はＦ４（ストローブ信号Ｓ４の各サイクルのフェイル情報）が対応する不良解析メモリ８−３又は８−４に格納される。なお、第１〜第４の４つのストローブ選択信号の内の任意の複数個を同時に発生させることもできる。
【００４７】
次に、第１〜第３の各モードが選択されたときの上記構成の論理比較部の動作について説明する。
まず、モード１は、図３及び図４に示すように、ストローブ発生器６の４つのストローブパルス発生器で発生された原ストローブパルスＳＡ′〜ＳＤ′の周波数ｆｓ（例えば１００ＭＨｚ）の４倍の周波数を持つ新しい高速ストローブ信号Ｓ１（図３ｊ）を使用して、一定の位相条件（τ１）で、かつ所定のパターンの一連のテストデータ信号の周波数ｆｔ＝４ｆｓを被試験ＩＣメモリに印加することによって、被試験ＩＣメモリを試験するためのモードである。
【００４８】
モード１が選択された場合には、フェイル選択回路７はそのゲート回路７ｂに与えるストローブ選択信号として第１ストローブ選択信号Ｓ１ＳＥＬを選択しなければならない。第１ストローブ選択信号Ｓ１ＳＥＬを選択することにより論理比較回路５−１〜５−４から出力されるフェイル信号Ｆ１〜Ｆ４は対応する不良解析メモリ８−１〜８−４にそれぞれ格納される。
【００４９】
図４から分かるように、論理比較回路５−１から出力されるフェイル信号Ｆ１はストローブ信号Ｓ１のテスト周期１、５、９、・・・におけるフェイル情報となり、論理比較回路５−２から出力されるフェイル信号Ｆ２はストローブ信号Ｓ１のテスト周期２、６、１０、・・・におけるフェイル情報となり、論理比較回路５−３から出力されるフェイル信号Ｆ３はストローブ信号Ｓ１のテスト周期３、７、１１、・・・におけるフェイル情報となり、そして論理比較回路５−４から出力されるフェイル信号Ｆ４はストローブ信号Ｓ１のテスト周期４、８、１２、・・・におけるフェイル情報となる。
【００５０】
モード２は、図５及び６に示すように、ストローブ発生器６の４つのストローブパルス発生器で発生された原ストローブパルスの周波数ｆｓの２倍の周波数で、かつ位相の異なる新しい２つのストローブ信号Ｓ１及びＳ２（図５ｊ及び５ｋ）を使用して、テストデータ信号の周波数ｆｔを２ｆｓに高速化して位相の異なる２つの比較タイミング（比較エッジとも言う）でストローブすることによって被試験ＩＣメモリを試験するためのモードである。
【００５１】
モード２が選択された場合には、フェイル選択回路７はそのゲート回路７ｂに与えるストローブ選択信号として、第１ストローブ選択信号Ｓ１ＳＥＬ又は第２ストローブ選択信号Ｓ２ＳＥＬを単独で選択してもよいし、両方を選択してもよい。
図６から理解できるように、論理比較回路５−１から出力されるフェイル信号Ｆ１はストローブ信号Ｓ１のテスト周期１、３、５、・・・におけるフェイル情報となり、論理比較回路５−２から出力されるフェイル信号Ｆ２はストローブ信号Ｓ２のテスト周期１、３、５、・・・におけるフェイル情報となり、論理比較回路５−３から出力されるフェイル信号Ｆ３はストローブ信号Ｓ１のテスト周期２、４、６、・・・におけるフェイル情報となり、そして論理比較回路５−４から出力されるフェイル信号Ｆ４はストローブ信号Ｓ２のテスト周期２、４、６、・・・におけるフェイル情報となる。
【００５２】
モード３は、図７及び図８に示すように、ストローブ発生器６の各ストローブパルス発生器で発生された原ストローブパルスの周波数ｆｓと同じ周波数で、かつ位相の異なる新しい４つのストローブ信号Ｓ１〜Ｓ４を使用して、テストデータ信号の周波数ｆｔ＝ｆｓで、かつ異なる４つの比較タイミングで被試験ＩＣメモリを試験するためのモードである。
【００５３】
モード３が選択された場合には、フェイル選択回路７はそのゲート回路７ｂに与えるフェイル選択信号として第１〜第４ストローブ選択信号Ｓ１ＳＥＬ〜Ｓ４ＳＥＬの任意の１つ又は複数個を選択することができる。
図８から理解できるように、論理比較回路５−１から出力されるフェイル信号Ｆ１はストローブ信号Ｓ１のテスト周期１、２、３、・・・におけるフェイル情報となり、論理比較回路５−２から出力されるフェイル信号Ｆ２はストローブ信号Ｓ２のテスト周期１、２、３、・・・におけるフェイル情報となり、論理比較回路５−３から出力されるフェイル信号Ｆ３はストローブ信号Ｓ３のテスト周期１、２、３、・・・におけるフェイル情報となり、そして論理比較回路５−４から出力されるフェイル信号Ｆ４はストローブ信号Ｓ４のテスト周期１、２、３、・・・におけるフェイル情報となる。
【００５４】
【発明の効果】
上記構成の論理比較部を備えたＩＣメモリ試験装置によれば、ストローブ発生器６を同じ周波数の原ストローブパルスをそれぞれ発生する４つのストローブパルス発生器により構成し、かつストローブパルス発生器と同数の４つの論理比較回路を設けたので、モード選択回路９によって、原ストローブパルスの周波数ｆｓの４倍の新しい高速のストローブ信号でレベル比較器２からの出力信号Ｖを取り込み、期待値データ信号と論理比較するモード１と、原ストローブパルスの周波数ｆｓの２倍に高速化した新しい２つのストローブ信号でレベル比較器２からの出力信号Ｖを取り込み、期待値データ信号と論理比較するモード２と、原ストローブパルスの周波数ｆｓと同じ周波数であるが位相が互いに相違する新しい４つのストローブ信号でレベル比較器２からの出力信号Ｖを取り込み、期待値データ信号と論理比較するモード３のいずれかを設定することができる。
【００５５】
従って、モード１を設定すると、レベル比較器２からの出力信号Ｖは各テスト周期Ｔにおいて同一位相の４つのストローブ信号でＴ／４サイクルごとにストローブされるから、原ストローブパルスの周波数ｆｓを例えば１００ＭＨｚとすれば、その４倍の４００ＭＨｚの最高周波数のストローブ信号でレベル比較器２からの出力信号Ｖを取り込むことができる。よって、高速動作するＩＣメモリでもテストすることができる。
【００５６】
また、モード２を設定すると、レベル比較器２からの出力信号Ｖは各テスト周期Ｔにおいて位相の異なる２つのストローブ信号でＴ／２サイクルごとにストローブされるから、原ストローブパルスの周波数ｆｓを例えば１００ＭＨｚとすれば、２００ＭＨｚの２倍の周波数のストローブ信号でレベル比較器２からの出力信号Ｖを取り込むことができる。よって、高速動作するＩＣメモリでもテストすることができる。その上、同時に２種類のフェイル情報を取り込むことができるので、試験時間を短縮することが可能となる。
【００５７】
さらに、モード３を設定すると、レベル比較器２からの出力信号Ｖは各テスト周期Ｔにおいて位相の異なる４つのストローブ信号でストローブされる。この場合、各ストローブ信号の周波数は原ストローブパルスの周波数ｆｓと同じであるが、同時に４種類のフェイル情報を取り込むことができるので、試験時間を大幅に短縮することが可能となる。
【００５８】
例えば、ＤＲＡＭをアクセスタイムによって４種類に分類する場合に、モード２の場合には２種類のフェイル情報しか取り込めないから、２回のテストサイクルを必要とする。これに対し、モード３の場合には、４種類のフェイル情報を同時に取り込むことができるから、１回のテストサイクルで分類作業が終了する。従って、試験時間をほぼ１／２に短縮することができる。
【００５９】
上記実施形態では、ストローブ信号発生器と論理比較回路を４つずつ、即ち、４チャネル分、設けた場合を例に取って説明したが、ストローブ信号発生器と論理比較回路の個数はさらに多くてもよい。ストローブ信号発生器と論理比較回路とを５チャネル以上設けた場合にはモード１、モード２、モード３の他に必要に応じて種々のモードを設けることができる。その上、原ストローブ信号の周波数の５倍以上のストローブ信号でレベル比較器２からの出力信号Ｖを取り込むことが可能となる。
【００６０】
勿論、ストローブ信号発生器と論理比較回路とを２チャネル以上設ければ、原ストローブ信号の周波数の２倍以上の高速ストローブ信号でレベル比較器２からの出力信号Ｖを取り込むことができるので、従来のＩＣメモリ試験装置ではテストすることができない、原ストローブ信号の周波数の２倍以上の高速で動作するＩＣメモリのテストを行うことができるという利点がある。
【００６１】
また、上記実施形態では、フェイル選択回路７として、ストローブ選択回路７ａをフェイル選択回路７の内部に設けた場合を例示したが、ストローブ選択回路７ａはフェイル選択回路７の外部に設けてもよい。
なお、各論理比較回路ごとに期待値データ発生器を設ければ、被試験ＩＣメモリの同一ピン、同一テスト周期においてストローブ信号ごとに期待値データを変えることができるので、種々のテストを短時間で実行することが可能になる。
【００６２】
また、各モードにおける新しいストローブ信号ＳＡ〜ＳＤの発生のタイミングを、ストローブ発生器６のストローブパルスの発生タイミング（図９）とストローブ制御回路１０で与える遅延量（図１０）とによって決定するようにしたが、この発明は上記実施形態の構成に限定されるものではなく、ストローブ発生器６のストローブパルスの発生タイミングを全て同じにしてストローブ制御回路１０によって与える遅延量のみで新しいストローブ信号ＳＡ〜ＳＤの発生のタイミングを決定してもよいことは言うまでもない。
【００６３】
上記実施形態では、ＩＣメモリの良否を試験するためのＩＣメモリ試験装置にこの発明を適用した場合について記載したが、この発明がＩＣメモリ以外のＩＣや、ＩＣ以外の半導体デバイスの良否を試験するための半導体デバイス試験装置にも同様に適用でき、同様の作用効果が得られることは言うまでもない。
なお、請求項１に記載の第１テストモードは上記実施形態のモード１に対応するが、請求項１に記載の第２テストモードは上記実施形態のモード３に対応する。一方、請求項５に記載の第１テストモードは上記実施形態のモード１に対応し、請求項５に記載の第２テストモードは上記実施形態のモード２に対応し、請求項５に記載の第３テストモードは上記実施形態のモード３に対応する。
上述したように、この発明によれば、半導体デバイス試験装置において、１テストサイクルを構成する各テスト周期及び論理比較を行うためのタイミングに多様性を持たせることができるから、低速で動作する半導体デバイスから高速で動作する半導体デバイスまでを１台の半導体デバイス試験装置でそれらの種々の性能について試験することができるという顕著な効果がある。即ち、半導体デバイス試験装置の利便性を大幅に向上させることができる。
【図面の簡単な説明】
【図１】この発明によるＩＣメモリ試験装置の一実施形態の主として論理比較部の回路構成を示すブロック図である。
【図２】図１のＩＣメモリ試験装置に使用されたフェイル選択回路の一具体例を示す回路図である。
【図３】図１のＩＣメモリ試験装置においてモード１を選択した場合に、ストローブ発生器から出力されるストローブパルス及びフェイル選択回路へ入力されるストローブパルスをそれぞれ示すタイミングチャートである。
【図４】図１のＩＣメモリ試験装置においてモード１を選択した場合に、論理比較回路から出力されるフェイル信号（Ｆ１〜Ｆ４）の内容を説明するための図である。
【図５】図１のＩＣメモリ試験装置においてモード２を選択した場合に、ストローブ発生器から出力されるストローブパルス及びフェイル選択回路へ入力されるストローブパルスをそれぞれ示すタイミングチャートである。
【図６】図１のＩＣメモリ試験装置においてモード２を選択した場合に、論理比較回路から出力されるフェイル信号（Ｆ１〜Ｆ４）の内容を説明するための図である。
【図７】図１のＩＣメモリ試験装置においてモード３を選択した場合に、ストローブ発生器から出力されるストローブパルス及びフェイル選択回路へ入力されるストローブパルスをそれぞれ示すタイミングチャートである。
【図８】図１のＩＣメモリ試験装置においてモード３を選択した場合に、論理比較回路から出力されるフェイル信号（Ｆ１〜Ｆ４）の内容を説明するための図である。
【図９】図１のＩＣメモリ試験装置に使用されたストローブ発生器から出力される原ストローブ信号ＳＡ′、ＳＢ′、ＳＣ′、ＳＤ′の位相関係を示す図である。
【図１０】図１のＩＣメモリ試験装置に使用された遅延データ発生器から出力される遅延データＳ１Ｄ、Ｓ２Ｄ、Ｓ３Ｄ、Ｓ４Ｄの遅延量を説明するための図である。
【図１１】従来のＩＣメモリ試験装置の主として論理比較部の回路構成を示すブロック図である。
【図１２】図１１のＩＣメモリ試験装置に使用されたストローブ発生器から出力されるストローブパルスを示すタイミングチャートである。
【図１】
0003574728.tif 000002
【図２】
0003574728.tif 000003
【図３】
0003574728.tif 000004
【図４】
0003574728.tif 000005
【図５】
0003574728.tif 000006
【図６】
0003574728.tif 000007
【図７】
0003574728.tif 000008
【図８】
0003574728.tif 000009
【図９】
0003574728.tif 000010
【図１０】
0003574728.tif 000011
【図１１】
0003574728.tif 000012
【図１２】
0003574728.tif 000013