(57)【特許請求の範囲】
【請求項１】
ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタとの組み合わせ２組によって１ビットが構成され、それぞれの強誘電体キャパシタは異なる方向に分極され、その分極の方向により２値のデータを記憶する強誘電体記憶装置であって、
書き込み動作時に、強誘電体キャパシタ端のプレート電極を一定の電位に固定し、スイッチングトランジスタを所定期間だけ導通させる手段と、
２本のビット線に、プレート電極の電位を挟んで高低の電位をそれぞれ印加する手段と、
動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段と
を有する強誘電体記憶装置。
【請求項２】
ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタとの組み合わせ２組によって１ビットが構成され、それぞれの強誘電体キャパシタは異なる方向に分極され、その分極の方向により２値のデータを記憶する強誘電体記憶装置であって、
書き込み動作時に、スイッチングトランジスタを所定期間だけ導通させた状態で、強誘電体キャパシタ端のプレート電極に対して一定の電位を印加する手段と、
２本のビット線に、プレート電極の電位を挟んで高低の電位をそれぞれ印加する手段と、
動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段と
を有する強誘電体記憶装置。
【請求項３】
ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタとの組み合わせ２組によって１ビットが構成され、それぞれの強誘電体キャパシタは異なる方向に分極され、その分極の方向により２値のデータを記憶する強誘電体記憶装置であって、
読み出し動作時に、強誘電体キャパシタ端のプレート電極の電位を固定し、スイッチングトランジスタを所定期間だけ導通させる手段と、
スイッチングトランジスタを導通させた時の２本のビット線の電位変化の差を検出し、その差により２本のビット線をそれぞれプレート電極の電位よりも高いかまたは低い電位にラッチし、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みを行わせる手段と、
動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段と
を有する強誘電体記憶装置。
【請求項４】
ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタとの組み合わせ２組によって１ビットが構成され、それぞれの強誘電体キャパシタは異なる方向に分極され、その分極の方向により２値のデータを記憶する強誘電体記憶装置であって、
読み出し動作時に、スイッチングトランジスタを所定期間だけ導通させた状態で、強誘電体キャパシタ端のプレート電極に対して一定の電位を印加する手段と、
プレート電極に電位を印加した時の２本のビット線の電位変化の差を検出し、その差により２本のビット線をそれぞれプレート電極の電位よりも高いかまたは低い電位にラッチし、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みを行わせる手段と、
動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段と
を有する強誘電体記憶装置。
【請求項５】
ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタによって１ビットが構成され、強誘電体の分極の方向によって２値のデータを記憶する強誘電体記憶装置であって、
書き込み動作時に、強誘電体キャパシタ端のプレート電極を一定の電位に固定し、スイッチングトランジスタを所定期間だけ導通させる手段と、
ビット線に、プレート電極の電位を挟んで高いかまたは低い電位を印加する手段と、
動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段と
を有する強誘電体記憶装置。
【請求項６】
ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタによって１ビットが構成され、強誘電体の分極の方向によって２値のデータを記憶する強誘電体記憶装置であって、
書き込み動作時に、スイッチングトランジスタを所定期間だけ導通させた状態で、強誘電体キャパシタ端のプレート電極に対して一定の電位を印加する手段と、
ビット線に、プレート電極の電位を挟んで高いかまたは低い電位を印加する手段と、
動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段と
を有する強誘電体記憶装置。
【請求項７】
ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタによって１ビットが構成され、強誘電体の分極の方向によって２値のデータを記憶する強誘電体記憶装置であって、
読み出し動作時に、強誘電体キャパシタ端のプレート電極の電位を固定し、スイッチングトランジスタを所定期間だけ導通させる手段と、
スイッチングトランジスタを導通させた時のビット線電位と、別に設けられたリファレンス電位との差を検出し、その差によりビット線をプレート電極の電位よりも高いかまたは低い電位にラッチし、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みを行わせる手段と、
動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段と
を有する強誘電体記憶装置。
【請求項８】
ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタによって１ビットが構成され、強誘電体の分極の方向によって２値のデータを記憶する強誘電体記憶装置であって、
読み出し動作時に、スイッチングトランジスタを所定期間だけ導通させた状態で、強誘電体キャパシタ端のプレート電極に対して一定の電位を印加する手段と、
プレート電極に電位を印加した時のビット線電位と、別に設けられたリファレンス電位との差を検出し、その差によりビット線をプレート電極の電位よりも高いかまたは低い電位にラッチし、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みを行わせる手段と、
動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段と
を有する強誘電体記憶装置。
【請求項９】
プレート電極に印加する電位が、書き込み、読み出し時にビット線に印加される高低の電位の中間に設定される
請求項１、２、３、４、５、６、７または８記載の強誘電体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、強誘電体の分極反転を利用した強誘電体記憶装置に関する。
【０００２】
【従来の技術】
図２０に示すようなヒステリシス特性を有する強誘電体の分極反転を利用した強誘電体不揮発性メモリとしては、現在さまざまなものが提案されているが、その中で代表的なものとして、２つのスイッチングトランジスタと２つの強誘電体キャパシタにより１ビットを構成するもの（２Ｔｒ−２Ｃａｐ方式という）と、１つのスイッチングトランジスタと１つの強誘電体キャパシタにより１ビットを構成するもの（１Ｔｒ−１Ｃａｐ方式）の２種類が提案されている。
【０００３】
図２１は、２Ｔｒ−２Ｃａｐ方式を採用した不揮発性メモリの基本的な１ビット構成を示す図である。
このメモリセルは、図２１に示すように、ビット線ＢＬ１，ＢＬ２に対しドレインがそれぞれ接続されたｎチャネルＭＯＳトランジスタからなるスイッチングトランジスタＴｒ１，Ｔｒ２と、スイッチングトランジスタＴｒ１，Ｔｒ２のソースに対し一方の電極が接続された強誘電体キャパシタＦＣ１，ＦＣ２との組み合わせ２組によって１ビットが構成されている。各スイッチングトランジスタＴｒ１，Ｔｒ２のゲートが共通のワード線ＷＬに接続され、強誘電体キャパシタＦＣ１，ＦＣ２の他方の電極（プレート電極）が共通のプレート線ＰＬに接続されている。そして、ビット線ＢＬ１，ＢＬ２は図示しない書き込みおよび読み出し系回路に接続され、ワード線ＷＬおよびプレート線ＰＬは図示しない行デコーダに接続される。
【０００４】
このような構成を有する２Ｔｒ−２Ｃａｐ方式では、書き込み動作において２本の対になるビット線に接続されている強誘電体キャパシタの強誘電体膜をそれぞれ反対方向に分極させ、読み出し動作でその分極状態を読み出す。
以下に  ２Ｔｒ−２Ｃａｐ方式を採用した不揮発性メモリにおけるデータの書き込み、読み出し動作について、図２２〜図２６を参照しつつ説明する。
【０００５】
まず、図２２および図２３を参照しつつ、書き込み動作について説明する。
図２２は書き込み時における各端子に印加される電位のタイミングチャートであり、図２３はその時の強誘電体キャパシタの分極状態を示している。
書き込み時には、まず、図中のＴ１に示すように、ビット線ＢＬ１に接地ＧＮＤレベル「０」Ｖを、ビット線ＢＬ２に電源電圧ＶＣＣを印加し、ワード線ＷＬに（ＶＣＣ＋１Ｖ）を印加する。なお、ワード線ＷＬの設定レベルを（ＶＣＣ＋１Ｖ）としたのは、スイッチングトランジスタのしきい値電圧ＶｔｈがＶｔｈ＜１Ｖであることから、「＋１Ｖ」してトランジスタによる電位降下を防ぐためである。
これにより、スイッチングトランジスタＴｒ１，Ｔｒ２が導通状態となり、強誘電体キャパシタＦＣ１のビット線側電極（一方の電極）に接地ＧＮＤレベル、すなわち「０」Ｖの電圧が印加され、強誘電体キャパシタＦＣ２のビット線側電極に電圧ＶＣＣが印加される。このとき、プレート線ＰＬは「０」Ｖ（接地レベル）に保持されている。その結果、強誘電体キャパシタＦＣ２側でのみビット線側電極からプレート電極方向に向かう分極状態となる。
【０００６】
その後、図中のＴ２に示すように、プレート線ＰＬに電源電圧ＶＣＣを印加し、続いて図中のＴ３に示すように、プレート線ＰＬに「０」Ｖを印加する。すなわち、プレート線ＰＬに対し、ワード線ＷＬが電源電圧ＶＣＣレベルに保持されている期間に、ＧＮＤ（０Ｖ）→ＶＣＣ→ＧＮＤ（０Ｖ）のパルスを印加する。
これにより、強誘電体キャパシタＦＣ２の分極状態はビット線側電極からプレート線側電極方向に向かう状態に保持されたままで、強誘電体キャパシタＦＣ１において分極が起こり、プレート電極からビット線側電極方向に向かう分極状態となる。すなわち、強誘電体キャパシタＦＣ１，ＦＣ２がそれぞれ反対方向に分極し、その状態が図２０に示すヒステリシス曲線におけるＤ点、Ｂ点にそれぞれ移動し書き込みが終了する。
【０００７】
次に、読み出し動作について、図２４〜図２６を参照しつつ説明する。
まず、図２４および図２５中のＴ１に示すように、ビット線ＢＬ１，ＢＬ２に「０」Ｖを印加し、その後オープンとする。このときも、ワード線ＷＬには（ＶＣＣ＋１Ｖ）を印加する。
次に、図中Ｔ２に示すように、プレート線ＰＬの電位を「０」Ｖから電源電圧ＶＣＣまで立ち上げる。
ここで、図２６に示すように、メモリセルの構成はプレート線ＰＬからみた場合、強誘電体キャパシタＦＣとビット線ＢＬの寄生容量Ｃｂが直列に接続された等価回路により表されることから、プレート線ＰＬを接地レベル「０」Ｖから電源電圧ＶＣＣに立ち上げると強誘電体の分極状態によってビット線ＢＬに出力される電位が異なる。
【０００８】
つまり、強誘電体キャパシタＦＣ２の分極状態は、図２０に示すヒステリシス曲線においてＢ点からＣ点に向かって移動し分極反転する。これに対して、強誘電体キャパシタＦＣ１の分極状態は、Ｄ点からＣ点に向かって移動し分極反転しない。したがって、分極反転する強誘電体キャパシタＦＣ２は分極反転しない強誘電体キャパシタＦＣ１に比べて分極の変化に伴う電荷量の移動が大きく、ビット線ＢＬ２はビット線ＢＬ１に比べて電位が上昇する。
このビット線電位の差をビット線ＢＬ１，ＢＬ２が接続される図示しない差動型のセンスアンプを駆動して電位の大小によりＶＣＣと０ｖにそれぞれラッチすることにより読み出しを行う。
そして、図中のＴ３に示すように、最後に再びプレート線ＰＬに「０」Ｖを印加することにより、分極反転してしまった強誘電体キャパシタＦＣ２を元の分極状態に戻す。これにより、読み出しの一連の動作が完了する。
【０００９】
以上のように、２Ｔｒ−２Ｃａｐ方式を採用した不揮発性メモリにおける読み出し動作は、プレート線電位を上げてデータをラッチする動作と、その後プレート線ＰＬの電位を下げてデータの再書き込みを行う動作との２サイクルにより構成されている。
【００１０】
また、図２７は、１Ｔｒ−１Ｃａｐ方式を採用した不揮発性メモリの基本的な１ビット構成を示す図である。
このメモリセルＭＣは、図２７に示すように、ビット線ＢＬ１に対しドレインが接続されたｎチャネルＭＯＳトランジスタからなるスイッチングトランジスタＴｒ１と、スイッチングトランジスタＴｒ１のソースに対し一方の電極が接続された強誘電体キャパシタＦＣ１によって１ビットが構成されており、スイッチングトランジスタＴｒ１のゲートがワード線ＷＬに接続され、強誘電体キャパシタＦＣ１の他方の電極（プレート電極）がプレート線ＰＬに接続されている。
そして、この１Ｔｒ−１Ｃａｐ方式を採用した不揮発性メモリには、リファレンス用のビット線ＢＬ２にドレインが接続されたリファレンス用スイッチングトランジスタＲＴｒ１と、スイッチングトランジスタＲＴｒ１のソースに対し一方の電極が接続されたリファレンス用強誘電体キャパシタＲＦＣ１によって構成されるリファレンスセルＲＭＣが設けられ、スイッチングトランジスタＲＴｒ１のゲートがリファレンス用ワード線ＲＷＬに接続され、強誘電体キャパシタＲＦＣ１の他方の電極がリファレンス用プレート線ＲＰＬに接続されている。
リファレンスセルＲＭＣの強誘電体キャパシタＲＦＣ１は分極反転しないように通常の誘電体として用い、リファレンス用プレート線ＲＰＬに電圧ＶＣＣを印加した時のビット線電位の変化が、メモリセルＭＣの分極反転、非分極反転時のビット線電位変化の中間にくるようにキャパシタ面積を設定する。
【００１１】
次に、１Ｔｒ−１Ｃａｐ方式を採用した不揮発性メモリにおけるデータの書き込み、読み出し動作について、図２８〜図３１を参照しつつ説明する。図２８および図２９が書き込み時のタイミングチャートおよび分極状態をそれぞれ示し、図３０および図３１が読み出し時のタイミングチャートおよび分極状態をそれぞれ示している。
【００１２】
この、１Ｔｒ−１Ｃａｐの方式の場合においても、基本的には上述した２Ｔｒ−２Ｃａｐ方式と同様な方法により書き込み、読み出しを行う。
この場合異なるのは、通常のメモリセルが接続された各ビット線とリファレンスセルに接続されたビット線との間で電位の差を検出することである。
【００１３】
データ書き込みは、図２８および図２９に示すような各線の電圧制御が行われて、１つの強誘電体キャパシタの分極状態を、図２０のヒステリシス曲線における状態０（Ｓｔａｔｅ０）のＤ点または状態１（Ｓｔａｔｅ１）のＢ点に設定することにより１ビットの書き込みを行う。
【００１４】
読み出しでは、図３０および図３１に示すように、通常のワード線ＷＬ、プレート線ＰＬの他に、リファレンスセル用のワード線ＲＷＬ、プレート線ＲＰＬを駆動し、リファレンスセルＲＭＣが接続されたビット線ＢＬ２の電位とメモリセルが接続されたビット線ＢＬ１の分極状態に応じた電位との差を検出する。
したがって、リファレンスセルＲＭＣは分極反転させずに使用されるため、再書き込み動作に入らないように、リファレンス用ワード線ＲＷＬはリファレンス用プレート線ＲＰＬよりも早いタイミングで立ち下がるように設定される。
【００１５】
なお、１Ｔｒ−１Ｃａｐ方式を採用した不揮発性メモリにおける読み出し動作は、プレート線電位の検出と、メモリセルＭＣへのデータの再書き込みを行う動作との２サイクルにより構成されている。
【００１６】
【発明が解決しようとする課題】
以上の説明から明らかなように、これらの方式のメモリのデータ書き込み／読み出し動作では、選択したメモリセルが接続された特定のプレート線ＰＬに高速のパルスを印加しなくてはならず、メモリセルアレイの構成としては、ワード線ＷＬに対し平行に低抵抗のプレート線ＰＬを形成する必要が生ずる。
上述した強誘電体メモリと同様に、１トランジスタ−１キャパシタにより１ビットが構成されるＤＲＡＭでは、プレート線の全てのセルの電位は常に接地ＧＮＤレベルもしくはＶＣＣ／２に固定されているので、プレート線をワード線毎に分割する必要がなく、プレート電極はメモリセルアレイに全面敷き詰められる単純なパターンとなり、また抵抗値も特別に低くする必要はない。
【００１７】
しかし、強誘電体メモリではワード線を分割するためにパターニング精度の制約上メモリセル当たりの面積を小さくすることができず、また、低抵抗化のために電極の厚さを増やす必要が生じセルアレイ内に段差ができやすく、高集積のメモリを形成するのが困難になる。よって、ＤＲＡＭと同様に、プレート電極の電位を固定したまま書き込み／読み出しができる強誘電体メモリの実現が切望されていた。
【００１８】
また、上述した強誘電体メモリの読み出し動作は、ビット線電位変化の検知（データラッチ）と、その後の再書き込み動作の２サイクルによって構成されている。つまり、ワード線ＷＬを選択している間にプレート線ＰＬを「０」Ｖから電源電圧ＶＣＣに立ち上げ、その後再度電源電圧ＶＣＣから「０」Ｖに立ち下げるという動作を行わなければならない。
通常のＤＲＡＭでは、データのラッチとともに再書き込みが行われているが、上述した強誘電体メモリではＤＲＡＭの約２倍の時間がかかってしまうことになる。
よって、ＤＲＡＭ同様に、ビット線電位変化の検知と再書き込みを１サイクルで行うものが切望されている。
【００１９】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、プレート電極の電位を固定したままデータの読み出しが行え、プレート電極を分割する必要がなく、プレート線の微細パターニングが不要で高集積化を実現でき、また読み出し動作の高速化を図れる強誘電体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、ビット線に接続されたスイッチングトランジスタと当該スイッチングトランジスタに直列接続された強誘電体キャパシタとの組み合わせ２組によって１ビットが構成され、それぞれの強誘電体キャパシタは異なる方向に分極され、その分極の方向により２値のデータを記憶する強誘電体記憶装置であって、書き込み動作時に、強誘電体キャパシタ端のプレート電極を一定の電位に固定し、スイッチングトランジスタを所定期間だけ導通させる手段と、２本のビット線に、プレート電極の電位を挟んで高低の電位をそれぞれ印加する手段と、動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段とを有する。
また、書き込み動作時に、スイッチングトランジスタを所定期間だけ導通させた状態で、強誘電体キャパシタ端のプレート電極に対して一定の電位を印加する手段と、２本のビット線に、プレート電極の電位を挟んで高低の電位をそれぞれ印加する手段と、動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段とを有する。
【００２１】
また、本発明は、ビット線に接続されたスイッチングトランジスタと当該スイッチングトランジスタに直列接続された強誘電体キャパシタとの組み合わせ２組によって１ビットが構成され、それぞれの強誘電体キャパシタは異なる方向に分極され、その分極の方向により２値のデータを記憶する強誘電体記憶装置であって、読み出し動作時に、強誘電体キャパシタ端のプレート電極の電位を固定し、スイッチングトランジスタを所定期間だけ導通させる手段と、スイッチングトランジスタを導通させた時の２本のビット線の電位変化の差を検出し、その差により２本のビット線をそれぞれプレート電極の電位よりも高いかまたは低い電位にラッチし、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みを行わせる手段と、動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段とを有する。
また、読み出し動作時に、スイッチングトランジスタを所定期間だけ導通させた状態で、強誘電体キャパシタ端のプレート電極に対して一定の電位を印加する手段と、プレート電極に電位を印加した時の２本のビット線の電位変化の差を検出し、その差により２本のビット線をそれぞれプレート電極の電位よりも高いかまたは低い電位にラッチし、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みを行わせる手段と、動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段とを有する。
【００２２】
また、本発明は、ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタによって１ビットが構成され、強誘電体の分極の方向によって２値のデータを記憶する強誘電体記装置であって、書き込み動作時に、強誘電体キャパシタ端のプレート電極を一定の電位に固定し、スイッチングトランジスタを所定期間だけ導通させる手段と、２本のビット線に、プレート電極の電位を挟んで高低の電位をそれぞれ印加する手段と、動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段とを有する。
また、書き込み動作時に、スイッチングトランジスタを所定期間だけ導通させた状態で、強誘電体キャパシタ端のプレート電極に対して一定の電位を印加する手段と、２本のビット線に、プレート電極の電位を挟んで高低の電位をそれぞれ印加する手段と、動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段とを有する。
【００２３】
また、本発明は、ビット線に接続されたスイッチングトランジスタと、当該スイッチングトランジスタに直列接続された強誘電体キャパシタによって１ビットが構成され、強誘電体の分極の方向によって２値のデータを記憶する強誘電体記憶装置であって、読み出し動作時に、プレート電極の電位を固定し、スイッチングトランジスタを所定期間だけ導通させる手段と、スイッチングトランジスタを導通させた時のビット線電位と、別に設けられたリファレンス電位との差を検出し、その差によりビット線をプレート電極の電位よりも高いかまたは低い電位にラッチし、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みを行わせる手段と、動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段とを有する。
また、読み出し動作時に、スイッチングトランジスタを所定期間だけ導通させた状態で、強誘電体キャパシタ端のプレート電極に対して一定の電位を印加する手段と、プレート電極に電位を印加した時のビット線電位と、別に設けられたリファレンス電位との差を検出し、その差によりビット線をそれぞれプレート電極の電位よりも高いかまたは低い電位にラッチし、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みを行わせる手段と、動作時に、一定時間毎にビット線に対しプレート電極の固定電圧と同じ電圧を供給し、スイッチングトランジスタを導通させる手段とを有する。
【００２４】
また、本発明の強誘電体記憶装置では、プレート電極の固定電位が、書き込み、読み出し時にビット線に印加される高低の電位の中間に設定される。
【００２５】
【作用】
本発明の強誘電体記憶装置によれば、たとえば２Ｔｒ−２Ｃａｐ方式の場合、書き込み動作時には、強誘電体キャパシタ端のプレート電極が一定の電位に固定され、スイッチングトランジスタが所定期間だけ導通状態に制御され、２本のビット線に、プレート電極の電位を挟んで高低の電位がそれぞれ印加されて、強誘電体キャパシタの分極状態が設定される。
また、書き込み動作時には、たとえばスイッチングトランジスタが所定期間だけ導通状態に制御された状態で、強誘電体キャパシタ端のプレート電極に一定の電位が印加され、２本のビット線に、プレート電極の電位を挟んで高低の電位がそれぞれ印加されて、強誘電体キャパシタの分極状態が設定される。
【００２６】
また、読み出し動作時には、プレート電極の電位が固定され、スイッチングトランジスタが所定期間だけ導通状態に制御される。そして、スイッチングトランジスタを導通させた時の２本のビット線の電位変化の差が検出され、その差により２本のビット線をそれぞれプレート電極の電位よりも高いかまたは低い電位にラッチされ、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みが行われる。この再度の書き込みによりデータの消失が防止される。
また、読み出し動作時には、たとえばスイッチングトランジスタが所定期間だけ導通状態に制御された状態で、強誘電体キャパシタ端のプレート電極に一定の電位が印加される。そして、スイッチングトランジスタを導通させた時の２本のビット線の電位変化の差が検出され、その差により２本のビット線をそれぞれプレート電極の電位よりも高いかまたは低い電位にラッチされ、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みが行われる。
【００２７】
また、本発明の強誘電体記憶装置が、たとえば１Ｔｒ−１Ｃａｐ方式の場合、書き込み動作時には、強誘電体キャパシタ端のプレート電極が一定の電位に固定され、スイッチングトランジスタが所定期間だけ導通状態に制御され、ビット線に、プレート電極の電位を挟んで高いかまたは低い電位が印加されて、強誘電体キャパシタの分極状態が設定される。
また、書き込み動作時には、たとえばスイッチングトランジスタが所定期間だけ導通状態に制御された状態で、強誘電体キャパシタ端のプレート電極に一定の電位が印加され、ビット線に、プレート電極の電位を挟んで高いかまたは低い電位が印加されて、強誘電体キャパシタの分極状態が設定される。
【００２８】
また、読み出し動作時には、プレート電極の電位が固定され、スイッチングトランジスタが所定期間だけ導通状態に制御される。そして、スイッチングトランジスタを導通させた時のビット線の電位と、別に設けられたリファレンス電位との差が検出され、その差により２本のビット線をそれぞれプレート電極の電位よりも高いかまたは低い電位にラッチされ、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みが行われる。
また、また、読み出し動作時には、たとえばスイッチングトランジスタが所定期間だけ導通状態に制御された状態で、強誘電体キャパシタ端のプレート電極に一定の電位が印加される。そして、スイッチングトランジスタを導通させた時のビット線の電位と、別に設けられたリファレンス電位との差が検出され、その差により２本のビット線をそれぞれプレート電極の電位よりも高いかまたは低い電位にラッチされ、そのときに強誘電体キャパシタの両端に印加される電圧により再度データの書き込みが行われる。
【００２９】
【実施例】
図１は、本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す図であって、図２１と同一構成部分は同一符号をもって表している。
すなわち、Ｔｒ１，Ｔｒ２はｎチャネルＭＯＳトランジスタからなるスイッチングトランジスタ、ＦＣ１，ＦＣ２は強誘電体キャパシタ、ＢＬ１，ＢＬ２はビット線、ＷＬはワード線、ＰＬはプレート線、１は行制御回路、２は列制御回路をそれぞれ示している。
【００３０】
このメモリセルは、図１に示すように、ビット線ＢＬ１，ＢＬ２に対しスイッチングトランジスタＴｒ１，Ｔｒ２のドレインがそれぞれ接続され、スイッチングトランジスタＴｒ１，Ｔｒ２のソースが強誘電体キャパシタＦＣ１，ＦＣ２の一方の電極にそれぞれ接続され、強誘電体キャパシタＦＣ１，ＦＣ２の他方の電極（プレート電極）が共通のプレート線ＰＬに接続され、スイッチングトランジスタＴｒ１，Ｔｒ２のゲートが共通のワード線ＷＬに接続されている。
そして、ワード線ＷＬおよびプレート線ＰＬが行制御回路１に接続され、ビット線ＢＬ１，ＢＬ２が列制御回路２に接続されている。
【００３１】
行制御回路１は、書き込み命令および読み出し命令時には、プレート線ＰＬに一定の電圧ＶＣＣ／２を印加して、強誘電体キャパシタＦＣ１，ＦＣ２のプレート電極を一定の電位に固定させ、一定期間Ｔ２の間だけ、ワード線ＷＬに（ＶＣＣ＋１Ｖ）の電圧を印加してスイッチングトランジスタＴｒ１，Ｔｒ２を導通させる。
【００３２】
列制御回路２は、書き込み命令時には、２本のビット線ＢＬ１，ＢＬ２に対し、プレート線ＰＬ、すなわち強誘電体キャパシタＦＣ１，ＦＣ２のプレート電極の電位であるＶＣＣ／２を挟んで高低の電位、たとえば「０」Ｖおよび電源電圧ＶＣＣをそれぞれ印加する。
また、読み出し命令時には、スイッチングトランジスタＴｒ１，Ｔｒ２が導通状態にある時の２本のビット線ＢＬ１，ＢＬ２の電位変化の差を検出し、その差により２本のビット線ＢＬ１，ＢＬ２をそれぞれプレート電極の電位ＶＣＣ／２よりも高いかまたは低い電位にラッチし、そのときに強誘電体キャパシタＦＣ１，ＦＣ２の両電極に印加される電圧により再度データの書き込みを行う。
さらに、メモリの動作時には、データの消失を防止するため、一定のサイクルでビット線ＢＬにプレート電極に印加される固定電圧ＶＣＣ／２と等しい電圧を印加するリフレッシュ動作を行う。
なお、実際には、ビット線間の電位差の検出、ラッチ系は、差動型のセンスアンプにより構成される。
【００３３】
また、図２はメモリセルの要部断面を示す図である。
図２において、１０は半導体基板、１１はスイッチングトランジスタＴｒのドレイン拡散層、１２はソース拡散層、１３，１４は層間絶縁膜をそれぞれ示している。また、２１は強誘電体キャパシタＦＣの強誘電膜、２２がビット線側電極、２３がプレート電極をそれぞれ示している。
本メモリセルでは、図２に示すように、ビット線ＢＬがドレイン拡散層１１に接続され、強誘電体キャパシタＦＣのビット線側電極２２がソース拡散層１２に接続されている。
【００３４】
次に、このような構成を有する２Ｔｒ−２Ｃａｐ方式を採用した強誘電体不揮発性メモリにおけるデータの書き込み、読み出し動作について、第１の実施例として図３〜図６を参照しつつ説明する。
【００３５】
まず、図３および図４を参照しつつ、書き込み動作について説明する。
図３は書き込み時における各端子に印加される電位のタイミングチャートであり、図４はその時の強誘電体キャパシタの分極状態を示している。
【００３６】
書き込み時には、まず、図中のＴ１で示すように、列制御回路２によりビット線ＢＬ１に接地ＧＮＤレベル「０」Ｖを、ビット線ＢＬ２に電源電圧ＶＣＣを印加し、行制御回路１によりプレート線ＰＬにＶＣＣ／２を印加する。なお、プレート線ＰＬに印加する電圧は、書き込み動作期間Ｔ１〜Ｔ３中、ＶＣＣ／２に固定される。
次に、図中のＴ２に示すように、行制御回路１よりワード線ＷＬに（ＶＣＣ＋１Ｖ）を印加する。なお、ワード線ＷＬの設定レベルを（ＶＣＣ＋１Ｖ）としたのは、スイッチングトランジスタのしきい値電圧ＶｔｈがＶｔｈ＜１Ｖであることから、「＋１Ｖ」してトランジスタによる電位降下を防ぐためである。
これにより、スイッチングトランジスタＴｒ１，Ｔｒ２が導通状態となり、強誘電体キャパシタＦＣ１のビット線側電極（一方の電極）に「０」Ｖの電圧が印加され、強誘電体キャパシタＦＣ２のビット線側電極に電圧ＶＣＣが印加される。
これに伴い、２つの強誘電体キャパシタＦＣ１，ＦＣ２には、それぞれ逆向きにＶＣＣ／２の電圧が印加される。その結果、強誘電体キャパシタＦＣ１側では、プレート電極からビット線側電極方向に向かう分極状態となり、強誘電体キャパシタＦＣ２側では、ビット線側電極からプレート電極方向に向かう分極状態となる。すなわち、２つの強誘電体キャパシタＦＣ１，ＦＣ２は逆向きに分極反転し、その向きにデータが書き込まれる。
その後、図中のＴ３に示すように、行制御回路１によりワード線ＷＬの電位を（ＶＣＣ＋１Ｖ）から「０」Ｖに切り換える。これにより、スイッチングトランジスタＴｒ１，Ｔｒ２は非導通状態となり、書き込み動作が終了する。
【００３７】
次に、読み出し動作について、図５および図６を参照しつつ説明する。
まず、図５および図６中のＴ１に示すように、列制御回路２によりビット線ＢＬ１，ＢＬ２に「０」Ｖを印加し、その後オープンとする。このとき、行制御回路１によりプレート線ＰＬにＶＣＣ／２を印加する。なお、プレート線ＰＬに印加する電圧は、書き込み動作期間Ｔ１〜Ｔ３中、ＶＣＣ／２に固定される。
次に、図中のＴ２に示すように、行制御回路１によりワード線ＷＬに（ＶＣＣ＋１Ｖ）を印加する。これにより、スイッチングトランジスタＴｒ１，Ｔｒ２が導通状態となり、強誘電体キャパシタＦＣ１，ＦＣ２の分極状態に従ってビット線ＢＬ１，ＢＬ２の電位が変化する。
【００３８】
そして、列制御回路２、実際にはビット線ＢＬ１，ＢＬ２が接続されたセンスアンプにより、分極反転しない強誘電体キャパシタＦＣ１に接続されたビット線ＢＬ１は「０」Ｖに、分極反転する強誘電体キャパシタＦＣ２に接続されたビット線ＢＬ２はＶＣＣにそれぞれラッチされ、データが読み出される。
そして、そのとき同時に、各強誘電体キャパシタＦＣ１，ＦＣ２には反対向きにＶＣＣ／２の電圧が印加され、元の分極状態へ再書き込みされる。
このように、プレート電極をＶＣＣ／２に印加して読み出し動作を行うことから、読み出し動作のデータ検知と再書き込みが１サイクルで行られる。
その後、行制御回路１によりワード線ＷＬの電位を（ＶＣＣ＋１Ｖ）から「０」Ｖに切り換える。これにより、スイッチングトランジスタＴｒ１，Ｔｒ２は非導通状態となり、読み出し動作が終了する。
【００３９】
なお、以上の動作においては、通電時はプレート線ＰＬを常にＶＣＣ／２の電位に固定しておけば良いことになるが、図２に示すように、通常、強誘電体キャパシタＦＣ１，ＦＣ２のビット線側の電極２２はスイッチングトランジスタＴｒの拡散層１２に接続されており、拡散層の漏れ電流によりビット線側の電極は時間と共に電位が下がっていく。
したがって、スイッチングトランジスタＴｒ１，Ｔｒ２の非導通時間が長いとビット線側電極２２の電位は「０」Ｖとなり（基板電位を０Ｖとする）、自動的に強誘電体キャパシタＦＣ１，ＦＣ２にＶＣＣ／２の電圧が掛り、分極状態が乱されてしまう。
【００４０】
したがって、本発明のメモリセルでは、通電時には一定時間毎に列制御回路２によりビット線ＢＬ１，ＢＬ２にＶＣＣ／２を印加し、このとき行制御回路１によりワード線ＷＬに（ＶＣＣ＋１Ｖ）を電圧を印加して、スイッチングトランジスタＴｒ１，Ｔｒ２を導通させて強誘電体キャパシタＦＣ１，ＦＣ２のビット線側電極２２に電圧ＶＣＣ／２を印加することにより、キャパシタの両端にかかる電位差を小さくして、誤った分極反転動作が防止される。
この電圧印加のサイクル時間は、たとえば４Ｍビットメモリで約２０ｍｓｅｃ程度に設定される。
なお、拡散層の漏れ電流によりキャパシタの電位が変わってしまう問題は通常のＤＲＡＭでも同様であり、ＤＲＡＭでは一定時間毎に再書き込みを行うリフレッシュ機能によりデータの消失を防いでいる。これは、一定のサイクルによりビット線に電位を与えることにより行われる。
【００４１】
なお、上述の実施例では、書き込みおよび読み出し動作時のプレート線ＰＬに印加する電圧を、動作期間Ｔ１〜Ｔ３に亘って、ＶＣＣ／２に固定する構成例について説明したが、たとえば、ワード線ＷＬに（ＶＣＣ＋１Ｖ）の電圧を印加してスイッチングトランジスタＴｒ１，Ｔｒ２が導通状態にある期間中の一定期間Ｔ２のみプレート線ＰＬにＶＣＣ／２を印加して書き込みおよび読み出し動作を行うように構成することも可能である。
【００４２】
第２の実施例としてこのプレート線ＰＬに対して一定期間のみＶＣＣ／２を印加して書き込みおよび読み出しを行う場合のタイミングチャート並びに強誘電体キャパシタの分極状態を図７〜図１０に示す。
図７が書き込み時における各線に印加される電位のタイミングチャート、図８が図７に対応した書き込み時の強誘電体キャパシタの分極状態を示し、図９が読み出し時における各線に印加される電位のタイミングチャート、図１０は図９に対応した読み出し時の強誘電体キャパシタの分極状態を示している。
書き込み動作時、および読み出し時の動作は、上述した動作と同様に行われることから、ここでは、詳細な説明は省略する。
ただし、この場合は、プレート線ＰＬに対して一定期間のみＶＣＣ／２を印加することから、上述した拡散層の漏れ電流によりキャパシタの電位が変わってしまうという問題がない。したがって、リフレッシュ動作は不要である。
【００４３】
また、図１１は、本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す図であって、図２７と同一構成部分は同一符号をもって表している。
すなわち、ＭＣは通常のメモリセル、Ｔｒ１はスイッチングトランジスタ、ＦＣ１は強誘電体キャパシタ、ＲＭＣはリファレンスセル、ＲＴｒ１はリファレンス用スイッチングトランジスタ、ＲＦＣ１はリファレンス用強誘電体キャパシタ、ＢＬ１，ＢＬ２はビット線、ＷＬはワード線、ＰＬはプレート線、ＲＷＬはリファレンス用ワード線、ＲＰＬはリファレンス用プレート線、１ａは行制御回路、２ａは列制御回路、３ａはリファレンス電位発生回路をそれぞれ示している。
【００４４】
メモリセルＭＣは、ビット線ＢＬ１に対しスイッチングトランジスタＴｒ１のドレインが接続され、スイッチングトランジスタＴｒ１のソースが強誘電体キャパシタＦＣ１の一方の電極に接続され、強誘電体キャパシタＦＣ１の他方の電極（プレート電極）がプレート線ＰＬに接続され、スイッチングトランジスタＴｒ１のゲートがワード線ＷＬに接続されている。
リファレンスＲＭＣは、ビット線ＢＬ２に対しスイッチングトランジスタＲＴｒ１のドレインが接続され、スイッチングトランジスタＲＴｒ１のソースが強誘電体キャパシタＦＣ２の一方の電極に接続され、強誘電体キャパシタＦＣ２の他方の電極（プレート電極）がリファレンス用プレート線ＰＬに接続され、スイッチングトランジスタＲＴｒ１のゲートがリファレンス用ワード線ＲＷＬに接続されている。
そして、ワード線ＷＬ、プレート線ＰＬ、リファレンス用ワード線ＲＷＬ、リファレンス用プレート線ＲＰＬが行制御回路１ａに接続され、ビット線ＢＬ１，ＢＬ２が列制御回路２ａに接続されている。
【００４５】
この、１Ｔｒ−１Ｃａｐ方式の場合においても、行制御回路１ａおよび列制御回路２ａの制御のもと、基本的には上述した２Ｔｒ−２Ｃａｐ方式と同様な方法により書き込み、読み出しが行われる。したがって、ここでは詳細な説明は省略する。
図１２が書き込み時における各線に印加される電位のタイミングチャート、図１３が図１２に対応した書き込み時の強誘電体キャパシタの分極状態を示し、図１４が読み出し時における各線に印加される電位のタイミングチャート、図１５は図１４に対応した読み出し時の強誘電体キャパシタの分極状態を示している。
【００４６】
なお、本発明に係る１Ｔｒ−１Ｃａｐ方式の場合には、図２７に示す通常の１Ｔｒ−１Ｃａｐ方式と同様、図３０および図３１に示すように、リファレンス電位発生に強誘電体キャパシタを用いると、２Ｔｒ−２Ｃａｐ型の動作でみられるように、再書き込み動作によりリファレンスキャパシタの分極の反転が起こってしまう。
したがって、１Ｔｒ−１Ｃａｐ方式の場合のリファレンス電位発生は、図１１に示すように、キャパシタによるものでなく、抵抗による電源電圧の電位分割等により、リファレンス電位発生回路３ａからメモリセルの状態０（Ｓｔａｔｅ０）と状態１（Ｓｔａｔｅ１）のビット線電位変化の中間にくる固定電位（Ｖｒ）を発生し、この電位を供給するリファレンス用のビット線ＢＬ２と読み出しメモリセルＭＣが接続されたビット線ＢＬ１との間の電位差を検出するように構成される。
【００４７】
また、この１Ｔｒ−１Ｃａｐ方式の場合にあっても、上述した２Ｔｒ−２Ｃａｐ方式の場合と同様に、書き込みおよび読み出し動作時のプレート線ＰＬに印加する電圧を、動作期間Ｔ１〜Ｔ３に亘って、ＶＣＣ／２に固定する代わりに、ワード線ＷＬに（ＶＣＣ＋１Ｖ）の電圧を印加してスイッチングトランジスタＴｒ１導通状態にある期間中の一定期間Ｔ２のみプレート線ＰＬにＶＣＣ／２に印加して書き込みおよび読み出し動作を行うように構成することも可能である。
【００４８】
このプレート線ＰＬに対して一定期間のみＶＣＣ／２を印加して書き込みおよび読み出しを行う場合のタイミングチャート並びに強誘電体キャパシタの分極状態を図１６〜図１９に示す。
図１６が書き込み時における各線に印加される電位のタイミングチャート、図１７が図１６に対応した書き込み時の強誘電体キャパシタの分極状態を示し、図１８が読み出し時のおける各線に印加される電位のタイミングチャート、図１９は図１８に対応した読み出し時の強誘電体キャパシタの分極状態を示している。
なお、書き込み動作時、および読み出し時の動作は、上述した動作と同様に行われることから、ここでは、詳細な説明は省略する。
【００４９】
以上説明したように、第１の実施例によれば、書き込み、読み出しともにプレート電極は一定電圧に固定して行うことができる。したがって、プレート電極の構造は、ワード線毎に分割する必要がなく、ＤＲＡＭと同様に全面に敷き詰めたパターニングが可能となり、さらにスピードを考慮して低抵抗にする必要がないために、メモリセルの構造は簡略化され、微細化に向いたセル設計が可能となる。
また、第１、第２の実施例によれば、プレート電極にＶＣＣ／２を印加して読み出し動作を行うことから、読み出し動作のデータ検知と再書き込みを１サイクルで行うことができ、読み出し動作の高速化を図ることができる。
【００５０】
なお、本実施例においては、プレート電極の固定電位をＶＣＣ／２として説明したが、他の電位に設定しても同様な動作が可能である。
【００５１】
【発明の効果】
以上説明したように、本発明の強誘電体記憶装置によれば、書き込み、読み出しともにプレート電極は一定電圧に固定して行うことができる。
したがって、プレート電極の構造は、ワード線毎に分割する必要がなく、ＤＲＡＭと同様に全面に敷き詰めたパターニングが可能となる。
さらに、スピードを考慮して、低抵抗にする必要がないことから、メモリセルの構造を簡略化でき、微細化に向いたセル設計が可能となる利点がある。
また、本発明の強誘電体記憶装置によれば、読み出し動作のデータ検知と再書き込みを１サイクルで行うことができ、読み出し動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す図である。
【図２】強誘電体不揮発性メモリの要部断面を示す図である。
【図３】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した強誘電体不揮発性メモリの書き込み時における各端子に印加される電位のタイミングチャートである。
【図４】図３に対応した書き込み時の強誘電体キャパシタの分極状態を示す図である。
【図５】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した強誘電体不揮発性メモリの読み出し時における各端子に印加される電位のタイミングチャートである。
【図６】図５に対応した読み出し時の強誘電体キャパシタの分極状態を示す図である。
【図７】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した強誘電体不揮発性メモリの書き込み時における各端子に印加される電位の他の例のタイミングチャートである。
【図８】図７に対応した書き込み時の強誘電体キャパシタの分極状態を示す図である。
【図９】本発明に係る２Ｔｒ−２Ｃａｐ方式を採用した強誘電体不揮発性メモリの読み出し時における各端子に印加される電位の他の例のタイミングチャートである。
【図１０】図９に対応した読み出し時の強誘電体キャパシタの分極状態を示す図である。
【図１１】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの基本的な１ビット構成を示す図である。
【図１２】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの書き込み時における各端子に印加される電位のタイミングチャートである。
【図１３】図１２に対応した書き込み時の強誘電体キャパシタの分極状態を示す図である。
【図１４】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの読み出し時における各端子に印加される電位のタイミングチャートである。
【図１５】図１４に対応した読み出し時の強誘電体キャパシタの分極状態を示す図である。
【図１６】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの書き込み時における各端子に印加される電位の他の例のタイミングチャートである。
【図１７】図１６に対応した書き込み時の強誘電体キャパシタの分極状態を示す図である。
【図１８】本発明に係る１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの読み出し時における各端子に印加される電位の他の例のタイミングチャートである。
【図１９】図１８に対応した読み出し時の強誘電体キャパシタの分極状態を示す図である。
【図２０】強誘電体キャパシタのヒステリシス特性を示す図である。
【図２１】従来の２Ｔｒ−２Ｃａｐ方式を採用した不揮発性メモリの基本的な１ビット構成を示す図である。
【図２２】従来の２Ｔｒ−２Ｃａｐ方式を採用した強誘電体不揮発性メモリの書き込み時における各端子に印加される電位のタイミングチャートである。
【図２３】図２２に対応した書き込み時の強誘電体キャパシタの分極状態を示す図である。
【図２４】従来の２Ｔｒ−２Ｃａｐ方式を採用した強誘電体不揮発性メモリの読み出し時における各端子に印加される電位のタイミングチャートである。
【図２５】図２４に対応した読み出し時の強誘電体キャパシタの分極状態を示す図である。
【図２６】強誘電体不揮発性メモリセルのプレート線からみた等価回路を示す図である。
【図２７】従来の１Ｔｒ−１Ｃａｐ方式を採用した不揮発性メモリの基本的な１ビット構成を示す図である。
【図２８】従来の１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの書き込み時における各端子に印加される電位のタイミングチャートである。
【図２９】図２８に対応した書き込み時の強誘電体キャパシタの分極状態を示す図である。
【図３０】従来の１Ｔｒ−１Ｃａｐ方式を採用した強誘電体不揮発性メモリの読み出し時における各端子に印加される電位のタイミングチャートである。
【図３１】図２０に対応した読み出し時の強誘電体キャパシタの分極状態を示す図である。
【符号の説明】
Ｔｒ１，Ｔｒ２…スイッチングトランジスタ
ＲＴｒ１…リファレンス用スイッチングトランジスタ
ＦＣ１，ＦＣ２…強誘電体キャパシタ
ＲＦＣ１…リファレンス用強誘電体キャパシタ
ＢＬ１，ＢＬ２…ビット線
ＷＬ…ワード線
ＲＷＬ…リファレンス用ワード線
ＰＬ…プレート線
ＲＰＬ…リファレンス用プレート線
ＭＣ…メモリセル
ＲＭＣ…リファレンスメモリセル
１，１ａ…行制御回路
２，２ａ…列制御回路
３ａ…リファレンス電位発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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