(57)【特許請求の範囲】
【請求項１】
ＬＥＤとフォトダイオードと同一チップ上にゲートおよびソース同士が接続された一対の高耐圧ＤＭＯＳＦＥＴとゲートワイヤボンディングパッドおよびソースワイヤボンディングパッドが形成された半導体リレーにおいて、前記ソースワイヤボンディングパッドとゲートワイヤボンディングパッド間にシャント抵抗を設けるとともに前記ソースワイヤーボンディングパッドを前記一対の高耐圧ＤＭＯＳＦＥＴの結合点付近に配置し、前記ソースワイヤボンディングパッドとゲートワイヤボンディングパッドまでの距離を短くするすることにより、前記ソースのワイヤーボンディングパッドと前記一対の高耐圧ＤＭＯＳＦＥＴの結合点間に発生する配線抵抗を零とみなせる程度まで低減したことを特徴とする半導体リレー。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体リレーに関し、更に詳しくは半導体リレーの接点部の両端に発生するオフセット電圧を除去した半導体リレーに関する。
【０００２】
【従来の技術】
図３（ａ），（ｂ）は高耐圧ＤＭＯＳ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）ＦＥＴ（以下、単にＦＥＴという）半導体リレーの一般的構成を示すもので、図（ａ）はＦＥＴのチップレイアウト、図（ｂ）はＬＥＤ，フォトダイオード，ＦＥＴ，ＦＥＴのオン抵抗や寄生ダイオードおよび配線抵抗を含んで示す回路図である。これらの図において、１はＬＥＤ、２はこのＬＥＤの近傍に配置された電圧出力型フォトダイオードアレイ（以下、単にフォトダイオードという）である。このフォトダイオード２のアノード側の端子はＦＥＴＱ１，Ｑ２（図ａ参照）のゲートワイヤボンディングパッド（以下、単にゲートパッドという）３に接続され、カソード側の端子はソースワイヤボンディングパッド（以下、単にソースパッドという）４に接続されている。
【０００３】
５はゲートパッド３とＦＥＴＱ１，Ｑ２のソース同士を結んで配置されたシャント抵抗であり、半導体リレーがオン状態からオフ状態へ遷移する際にゲートに蓄積された電荷を放電する放電抵抗として機能する。６はＦＥＴＱ１のドレインワイヤボンディングパッド、７はＦＥＴＱ２のドレインワイヤボンディングパッドである。６ａはＦＥＴＱ１の、７ａはＦＥＴＱ２のオン抵抗，６ｂ，７ｂはこれらのＦＥＴの寄生ダイオード、Ｒ１はＱ１の、Ｒ４はＱ２のドレイン配線の抵抗、Ｒ２はＱ１の、Ｒ３はＱ２のソース配線の抵抗、ｒはソースパッド４とＱ２のドレイン用パッドを結ぶ配線抵抗である。
【０００４】
このような構成において、ＬＥＤ１に動作電流が流れるとＬＥＤ１から光が放射され、その光の強さに応じた電圧が電圧出力型フォトダイオードアレイ２に生じ、この電圧によりＦＥＴＱ１，Ｑ２のゲートがオンとなって半導体リレーが導通状態となる。
【０００５】
【発明が解決しようとする課題】
ところで、上記の半導体リレーはＳｉ基板に作り込まれ、ＬＥＤ，フォトダイオードアレイ，ＦＥＴ等の各電子素子を結ぶ配線はＡｌ等により形成されるが、完全導体ではないため３０ｍΩ／□程度のシート抵抗を有している。そして、実際のＦＥＴではパターンにもよるが、２つのＦＥＴＱ１，Ｑ２を結ぶソースの配線抵抗（Ｒ２，Ｒ３）はおよそ０．１Ω程度である。
【０００６】
ここで、ＬＥＤ１に動作電流（ＩＦ）を５ｍＡ程度流した場合、電圧出力型フォトダイオードアレイ２からはおよそ１０μＡ程度の電流（ＩＰＤ）が得られ、ＦＥＴＱ１，Ｑ２のドレインワイヤボンディングパッド６，７間には１μＶ程度のオフセット電圧（Ｖｏｆｆｓｅｔ）が発生する。
【０００７】
半導体リレーをより高速に動作させるためＬＥＤ１の動作電流（ＩＦ）を増加させるとダイオードアレイ２の電流（ＩＰＤ）が増大し、ＦＥＴのゲート容量を素早く充電し高速動作が実現できるが、ＩＰＤと配線抵抗ＲＭによる電圧降下がオフセット電圧となるため、動作電流（ＩＦ）の増大とともにオフセット電圧（Ｖｏｆｆｓｅｔ）も増大する。一般にＬＥＤへ流す絶対最大定格（ＩＦ）は５０ｍＡ程度なので、オフセット電圧も１０倍の１０μＶ程度となる。
【０００８】
図４はこのような半導体リレーを例えばレコーダやデータロガーの入力切換えスイッチに適用した例を示している。２０は複数の半導体リレー、２１は増幅器、２２はＡ／Ｄ変換器、２３は表示部を示している。このような多数の測定点の信号を入力する計測器では例えば熱電対の温度信号のように微弱な電圧信号が入力される場合がある。従って微弱な信号を精密に測定しようとすると、先に説明したようなオフセット電圧により計測値に誤差が生じるという問題があった。
【０００９】
【課題を解決するための手段】
本発明は上記問題点を解決するために成されたもので、請求項１においては、
ＬＥＤとフォトダイオードと同一チップ上にゲートおよびソース同士が接続された一対の高耐圧ＤＭＯＳＦＥＴとゲートワイヤボンディングパッドおよびソースワイヤボンディングパッドが形成された半導体リレーにおいて、前記ソースワイヤボンディングパッドとゲートワイヤボンディングパッド間にシャント抵抗を設けるとともに前記ソースワイヤーボンディングパッドを前記一対の高耐圧ＤＭＯＳＦＥＴの結合点付近に配置し、前記ソースワイヤボンディングパッドとゲートワイヤボンディングパッドまでの距離を短くするすることにより、前記ソースのワイヤーボンディングパッドと前記一対の高耐圧ＤＭＯＳＦＥＴの結合点間に発生する配線抵抗を零とみなせる程度まで低減したことを特徴とするものである。
【００１０】
【発明の実施の形態】
図１（ａ），（ｂ）は本発明の実施の形態の一例を示す要部構成図であり、（ａ）図はＦＥＴのチップレイアウトの拡大斜視図、（ｂ）図は半導体リレーを構成した場合の回路図である。なお、図４と同一要素には同一符号を付している。図１において、従来例で示した図３とはゲートパッド３とＦＥＴＱ１，Ｑ２のソース同士を結んでいたシャント抵抗５をゲートパッド３とソースパッド４との間に設けるとともにソースワイヤーボンディングパッドを一対の高耐圧ＤＭＯＳＦＥＴのソース同士の結合点付近に配置した点のみが異なっている。
【００１１】
上記の構成によれば、フオトダイオード２で生じた電流ＩＰＤはゲートパッド３→シャント抵抗５→ソースパッド４→フオトダイオード２のように循環する。
その結果、従来、フオトダイオード２で生じた電流ＩＰＤがゲートパッド３→シャント抵抗５→Ｑ２のソース配線の抵抗Ｒ３→ソースパッド４→フオトダイオード２のように循環することによるオフセット電圧発生の原因を除去することができる。
【００１２】
図２は従来と本発明の半導体リレーのＦＥＴの接点間に現れるオフセット電圧の関係を示すもので、本発明の半導体リレーのオフセット電圧は従来例に比較して格段に小さくなっていることが分かる。なお、本発明の半導体リレーのオフセット電圧がＬＥＤ電流が増加するに従って多少発生するのは、ＬＥＤの光が強くなるに従いこの光がＦＥＴを照射し、オン抵抗と寄生ダイオード間に生じる電流によりオフセット電圧が生じるためと思われる。
【００１３】
また、本発明の実施の形態ではソースパッド４を一対のＦＥＴの結合点付近に配置している。この様な配置は半導体リレーのＦＥＴＱ１，Ｑ２のドレインパッド同士をショートして片極性で使用する場合に有効である。即ち、図３（ｂ）に示す回路でのＱ１のオン抵抗Ｒｏｎは
Ｒｏｎ＝｛（６ａ＋Ｒ１＋Ｒ２＋Ｒ３）×（７ａ＋Ｒ４）｝／｛（６ａ＋Ｒ１＋Ｒ２＋Ｒ３）＋（７ａ＋Ｒ４）｝＋ｒ…▲１▼
となり、
【００１４】
図１（ｂ）に示す本発明のＱ１のオン抵抗Ｒｏｎ’は
Ｒｏｎ’＝｛（６ａ＋Ｒ１＋Ｒ２）×（７ａ＋Ｒ３＋Ｒ４）｝／  ｛（６ａ＋Ｒ１＋Ｒ２）＋（７ａ＋Ｒ３＋Ｒ４）｝・・・▲２▼
となる（なお、一般に低オン抵抗半導体リレーを実現しようとした場合、チップサイズが大きく、ソース配線の引き回しが長くなってｒが１０Ω程度になることもある）本発明ではソースパッド４からゲートパッドまでの距離を短くすることにより、▲２▼式に示すようにｒを零とみなせる程度まで低減することができ、またｒを含まない式の上でもオン抵抗を減少させることができる。
【００１５】
【発明の効果】
以上詳しく説明したように本発明によれば、ＬＥＤとフォトダイオードと同一チップ上にゲートおよびソース同士が接続された一対の高耐圧ＤＭＯＳＦＥＴとゲートワイヤボンディングパッドおよびソースワイヤボンディングパッドが形成された半導体リレーにおいて、前記ソースワイヤボンディングパッドとゲートワイヤボンディングパッド間にシャント抵抗を設けるとともに前記ソースワイヤーボンディングパッドを前記一対の高耐圧ＤＭＯＳＦＥＴの結合点付近に配置し、前記ソースワイヤボンディングパッドとゲートワイヤボンディングパッドまでの距離を短くするすることにより、前記ソースのワイヤーボンディングパッドと前記一対の高耐圧ＤＭＯＳＦＥＴの結合点間に発生する配線抵抗を零とみなせる程度まで低減した。これにより、従来ＦＥＴのドレイン配線抵抗により発生していた電圧降下を除去することができ、オフセットを除去した半導体リレーを実現することができた。また、ソースのワイヤーボンディングパッドを一対のＦＥＴの結合点付近に配置したので、半導体リレーを片極性で使用する場合もオン抵抗を低減させることができた。
【図面の簡単な説明】
【図１】本発明の半導体リレーの実施の形態の一例を示すＦＥＴの拡大図（ａ）及び回路図である。
【図２】本発明と従来の半導体リレーのオフセット電圧とＬＥＤ動作電流の関係を示す図である。
【図３】従来の半導体リレー回路の一例を示すＦＥＴの拡大図（ａ）及び回路図である。
【図４】半導体リレーをレコーダに適用した状態を示す要部構成図である。
【符号の説明】
１      ＬＥＤ
２      フォトダイオードアレイ
３      ゲートワイヤボンディングパッド
４      ソースワイヤボンディングパッド
５      シャント抵抗
６      Ｑ１用ドレインワイヤボンディングパッド
６ａ    Ｑ１のオン抵抗
６ｂ    Ｑ１の寄生ダイオード
７      Ｑ２用ドレインワイヤボンディングパッド
７ａ    Ｑ２のオン抵抗
７ｂ    Ｑ２の寄生ダイオード
Ｑ１，Ｑ２  高耐圧ＤＭＯＳＦＥＴ
【図１】
0003572599.tif 000002
【図２】
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【図３】
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【図４】
0003572599.tif 000005