(57)【特許請求の範囲】
【請求項１】
タイミング制御されて一方のポートより読み出すリードデータを転送するリード線と、タイミング制御されて他方のポートより書き込むライトデータを転送するライト線とを含み、前記リード線と前記ライト線の配置が隣接している多ポートメモリのテスト方法において、
前記多ポートメモリに対し、予め書き込まれたデータを前記リード線に読み出すリードタイミングと、書き込むデータを隣接する前記ライト線に与えるライトタイミングとを相対的に段階的にずらすことにより、前記リード線の上と前記ライト線の上にそれぞれに与えられる前記リードデータと前記ライトデータのそれぞれの伝達タイミングが重なり合う時間幅を段階的に変更し、各段階で前記リード線と前記ライト線のうちで少なくとも一方の信号線の上の信号を期待値と比較することにより、前記リード線と前記ライト線の間の電気的相互作用を検出する
ことを特徴とするテスト方法。
【請求項２】
リード用クロックによりタイミング制御されて一方のポートより読み出すリードデータを転送するリード線と、ライト用クロックによりタイミング制御されて他方のポートより書き込むライトデータを転送するライト線とを含み、前記リード線と前記ライト線の配置が隣接している多ポートメモリと、前記リード線と前記ライト線のうちで少なくとも一方の信号線の上の信号を期待値と比較することにより、前記リード線と前記ライト線の間の電気的相互作用を検出するテスト回路を含むテスト装置において、
前記多ポートメモリに対し、予め書き込まれたデータを前記リード線に読み出すタイミングとなる前記リード用クロックと、書き込むデータを隣接する前記ライト線に与えるタイミングとなる前記ライト用クロックの両タイミングを相対的に段階的にずらすことにより、前記リード線の上と前記ライト線の上にそれぞれに与えられる前記リードデータと前記ライトデータのそれぞれの伝達タイミングが重なり合う時間幅を段階的に変更するタイミング調整回路を含み、
前記テスト回路は、各段階で前記リード線と前記ライト線のうちで少なくとも一方の信号線の上の信号を期待値と比較することにより、前記リード線と前記ライト線の間の電気的相互作用を検出する
テスト装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、テスト装置、及び、テスト方法に関し、特に、多ポートメモリの複数バス間で生じる誤動作の可能性について検査するテスト装置、及び、テスト方法に関する。
【０００２】
【従来の技術】
書込動作と読出動作が同時的・同期的に実行されるメモリとして、多ポートメモリが知られている。リードとライトとを異なるバスから同じメモリセルに対して同時にアクセスした競合時の動作不良を検査する方法が、特開平７−７３６９８号で知られている。書込動作のみで読み出しても同時に行って書込みと読出しの両データを比較ベリファイし検査を実行するこのメモリは、メモリサイズ分の検査を繰返し実行することによる検査時間の長大化を回避している。また、ＢＩＳＴ回路（ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ−ｔｅｓｔ）によりタイミング制御されるタイミング発生回路を用いて高速に、且つ、高精度にタイミングマージンテストを実行できる技術が特開平８−３１５５９８号で知られている。この公知技術は、ライト又はリードのいずれかのマージンテストを行っている。
【０００３】
図１５は、ＢＩＳＴ回路を用いて２ポートＲＡＭのデータの入出力値の一致対応適正を判定してバスの回路設計の適正・不適正を間接的に検査する公知の検査回路を示している。同一基板内に形成されたＢＩＳＴ１０１が発生するリードとライトの両クロック信号により２ポートＲＡＭ１０２に書き込んだライトデータ１０３に対応し２ポートＲＡＭ１０２から同時的に読み出したリードデータ１０４と、本来適正に読み出されるはずである適正リード値である出力期待値１０５とが比較器１０６により比較される。その比較結果から２ポートＲＡＭ内においてライトデータを転送するライトバスとリードデータを転送するリードバスとが近接配置されていた場合に起こる両バス線間の容量カップリングによる誤動作などのバス線回路の適正・不適正が判断される。
【０００４】
このような公知の技術は、検査の高速化を狙っているがバス間の物理的状態により配線間隔や層間膜厚による隣接バス線間のカップリングの影響を直接的に検査するという基本的視点がなく、リード動作とライト動作の同時動作タイミングでは誤動作の可能性を事前にチェックすることができず、このような視点がないメーカ側の検査にパスした製品が誤動作することが、ユーザ受け入れ後にそのユーザにより見出される。公知方法の検査の他にバス線間の物理的状態を直接的に検査することが望まれる。
【０００５】
【発明が解決しようとする課題】
既述の従来公知の多ポートメモリに対するベリファイテストは、メモリセルへデータを書き込んだ後に同一のメモリセルから読出し動作を行わせている、従って、ライトバスにデータが乗るライトタイミングと同時にリードバスにデータが乗るリードタイミングとがタイミング的に重なる状況での動作試験を行うことができなかった。
本発明の課題は、バス線間の物理的状態を直接的に検査するテスト装置、及び、テスト方法を提供することにある。
【０００６】
【課題を解決するための手段】
その課題を解決するための手段が、下記のように表現される。その表現中に現れる技術的事項には、括弧（）つきで、番号、記号等が添記されている。その番号、記号等は、本発明の実施の複数・形態又は複数の実施例のうちの少なくとも１つの実施の形態又は複数の実施例を構成する技術的事項、特に、その実施の形態又は実施例に対応する図面に表現されている技術的事項に付せられている参照番号、参照記号等に一致している。このような参照番号、参照記号は、請求項記載の技術的事項と実施の形態又は実施例の技術的事項との対応・橋渡しを明確にしている。このような対応・橋渡しは、請求項記載の技術的事項が実施の形態又は実施例の技術的事項に限定されて解釈されることを意味しない。
【０００７】
本発明によるテスト方法は、近接する複数信号線（ＷＴ，ＲＴ）に所望の信号を与え、少なくとも一方の信号線上の信号を期待値と比較することにより両信号線の間の電気的相互作用を検出することを含む。複数信号線間の物理的相互作用が直接に検証される。誤動作するかしないかの判定は、入出力データの比較による推定的判断であり確実ではないが、物理的相互作用の直接検証には、推定が入り込む余地がない。このような検査により、例えば２ポートＲＡＭのより現実的な検査が行われ得る。
【０００８】
信号線に各々に与えられる信号の伝達タイミングを相対的に段階的にずらすこと、信号に各々に与えられる信号どうしが信号線上で重なり合う時間幅を段階的にに変更することが実行され、よりきめ細かに検査が行われる。信号線は、具体的には、一方がリードバスであり他方がライトバスである。
【０００９】
複数信号線は、それの一方がリードバス（ＲＴ，ＲＢ）でありそれの他方がライトバス（ＷＴ，ＷＢ）である。２ポートＲＡＭ（２）の検査が精細に可能である。この場合、リードバスとライトバスは、１カラム２ポートＲＡＭの２ポートに対応している。リードバスとライトバスは、１カラム２ポートＲＡＭの１つのカラムの１ポートと、その１カラム２ポートラムの他の１つのカラムの１ポートとにそれぞれに対応している。異なるカラムでの相互作用も念のため検査される。
【００１０】
本発明によるテスト装置は、ＢＩＳＴ回路（１）と、２ポートＲＡＭ（２）とを含み、２ポートＲＡＭ（２）の２ポートは内部リードバスと内部ライトバスにそれぞれに対応し、ＢＩＳＴ回路（１）は、２ポートＲＡＭ（２）へリード時とライト時の各アドレスとクロック、及びライト時のデータを供給し、２ポートＲＡＭ（２）よりリードしたデータと予め設定された期待値とを比較して比較結果を出力する比較回路（１２）を備える。ＢＩＳＴ回路（１）は、内部リードバスの動作タイミングとなるリード用のクロックと内部ライトバスの動作タイミングとなるライト用のクロックの両タイミングを相対的に段階的にずらすタイミング調整回路（２１）を含む。
【００１１】
【発明の実施の形態】
図に一致対応して、本発明によるテスト装置の実施の形態は、ＢＩＳＴ回路が複数ポートメモリとともに設けられている。そのＢＩＳＴ回路１は、図１に示されるように、２ポートＲＡＭ２に接続している。ＢＩＳＴ回路１は、制御回路３とパターン発生回路４とを備えている。制御回路３には、従来通りに、テスト用信号ＴＥＮ・ＴＩＮが入力される。制御回路３は、テスト用信号ＴＥＮ・ＴＩＮに基づいて、パターン発生回路４にパタン化されたライトアドレス５とライトデータ６とをライトクロック７に時刻対応（同期）させて生成させる。
【００１２】
ライトアドレス５とライトデータ６とは、ライトクロック７のタイミングで２ポートＲＡＭ２に入力され、ライトデータ６が２ポートＲＡＭ２に書き込まれる。制御回路３は、ライトクロック７と同時的にパターン発生回路４により生成されるリードクロック８に時刻対応させて、２ポートＲＡＭ２に既述の書込み以前に書き込まれているリードデータ９をリードアドレス１０に基づいて読み出させる。パターン発生回路４は、制御回路３の制御指令を受けて、ライトデータ６に対応して適正に予測されるデータ値である出力期待値１１を生成する。
【００１３】
更に、比較回路１２が設けられている。リードデータ９と出力期待値１１とは、比較回路１２に入力される。比較回路１２は、その比較結果信号１３を出力し、比較結果信号１３は制御回路３に入力され、制御回路３からＴＯＵＴとして出力される。ライトデータ６が伝達されるライトバス線は、リードデータ９が伝達されるリードバス線に近接して同一半導体基板上に設けられている。リードとライトが同時的であれば、リードバス線とライトバス線とは、そのバス線間の層間絶縁膜等を介したバス線間の物理容量結合（Ｃ−カップリング）の容量値の大小相違により、各バス間で交わるデータ値どうし間で相互干渉し又は相互干渉しない。このような相互干渉の有無が、ＢＩＳＴの既述の比較により判断される。ライトクロックＴＣＫＡとリードクロックＴＣＫＢによってタイミング制御されるライトデータとリードデータの両バス線上における重なり程度によって、相互干渉し又は相互干渉しないことがある。更に、隣接する両バス線間の両信号が同一論理信号値（０又は１）か異論理信号値であるかによって、相互干渉し又は相互干渉しないことがある可能性がある。
【００１４】
更に、パタン発生回路４はタイミング調整回路２１を備えている。タイミング調整回路は、リードとライトの両クロックのタイミングを相対的に段階的にずらすことができる。
【００１５】
図２は、ＢＩＳＴ回路１の入出力信号と後述される記述で用いられる記号を示している。ＴＷＡ：ライトアドレス５、ＴＷＣＫ：ライトクロック７、ＴＷＤ：ライトデータ６、ＴＲＡ：リードアドレス１０、ＴＲＣＫ：リードクロック８、ＴＤＢ：リードデータ９。
【００１６】
図３は、２ポートＲＡＭ上に書き込まれたテスト用チェッカーデータの物理的マップイメージを示している。ｎビットのデータが、２ポートＲＡＭに書き込まれる。単位ビットは、４カラムで形成されている。図４にバス線配置が示されるように、１カラム・２ポートの左側は、リード線とライト線の正転信号ＲＴとＷＴである。その右側は、ライト線とリード線の反転信号ＷＢとＲＢである。四角は、メモリセル１ビットを示す。テスト用データは、＃００から＃７１までのアドレスが与えられている。左の楕円線で示されるリード線ＲＴとライト線ＷＴが隣接することで干渉が起こることを示し、右の楕円線はリード線ＷＢとライト線ＲＢとが隣接することで干渉が起こることを示している。２つの楕円線で囲まれる領域間の干渉の可能性もある。干渉可能性が高い２線は、同じカラムのリード線とライト線であると予測される。
【００１７】
図５〜図１２は、ＴＣＴＬを１から０に変えることでテスト開始されＢＩＳＴ回路によって連続して実行される一連のテストシークエンスを示している。図５は、テストシークエンス２−１を示している。ＴＷＤとＴＤＢは、データ値が図面上変化していない。しかし、２ポートＲＡＭ内のライトバスとリードバスにおいては、バスプリチャージもしくはライトクロックとリードクロックに同期して１クロック期間内でアクティブ期間となるデータ転送期間と、この転送期間と次のクロックにおける転送期間の間にイコライズ期間がある。後者の期間は、通常バスは電源電圧／２とされる。これら転送期間は、ライトクロックとリードクロックに同期している。
【００１８】
リードクロックＴＲＣＫは、ライトクロックＴＷＣＫに対して１クロックごとに、位相が少しずつ進むように２ポートＲＡＭに入力される。ライトデータＴＷＤは番地＃０４の”ＦＦ”であり、リードデータＴＤＢは番地＃００の”００”である。リードクロックＴＲＣＫがライトクロックＴＷＣＫに完全に一致した時に、２ポートＲＡＭ内のライトバス線とリードバス線との間の容量カップリングによって、リードバス線上のデータが変化してしまい、リードデータＴＤＢが出力値異常を示し比較結果信号ＴＯＵＴは異常出力値になっている。
【００１９】
図６は、テストシークエンス２−２を示している。リードクロックＴＲＣＫは、ライトクロックＴＷＣＫに対して１クロックごとに、位相が少しずつ進むようにラムメモリに入力される。ライトデータは番地＃０４の”ＦＦ”であり、リードデータは図５と異なり、番地＃０Ｃの”ＦＦ”である。リードクロックＴＲＣＫとライトクロックＴＷＣＫとが完全に一致した時に、リードデータが出力値異常を示し比較結果信号ＴＯＵＴは異常出力値になっている。
【００２０】
図７は、テストシークエンス２−３を示している。リードクロックＴＲＣＫは、ライトクロックＴＷＣＫに対して１クロックごとに、位相が少しずつ進むように２ポートＲＡＭに入力される。ライトデータは番地＃１０の”００”であり、リードデータは番地＃００の”００”であり、図６と異なり両データともに００である。リードクロックＴＲＣＫとライトクロックＴＷＣＫとが完全に一致した時に、リードデータが出力値異常を示し比較結果信号ＴＯＵＴは異常出力値になっている。
【００２１】
図８は、テストシークエンス２−４を示している。リードクロックＴＲＣＫは、ライトクロックＴＷＣＫに対して１クロックごとに、位相が少しずつ進むように２ポートＲＡＭに入力される。ライトデータは番地＃４の”００”であり、リードデータは図７と異なり、番地＃０Ｃの”ＦＦ”である。リードクロックＴＲＣＫとライトクロックＴＷＣＫとが完全に一致した時に、リードデータが出力値異常を示し比較結果信号ＴＯＵＴは異常出力値になっている。
【００２２】
図５〜図８は、同一カラム内の同一バスをデータ転送に用いるテストである。図９〜図１２は、テストシークエンス３−１，３−２，３−３，３−４を示し、図５〜図８と異なるカラム内の異なるバスを用いるテストを示している。
【００２３】
図１３は、本発明によるテスト方法の実施の形態を示し、そのプロセスを示している。テスト開始の前段階として、ステップＳ１で図３に示されるようなチェッカーパターンを２ポートＲＡＭにライトする。ステップＳ２で、カウンタＣ１がセットされる。カウンタＣ１は、カラムのデジット線方向のデータ列に関してセットされる数であり、図３のカラムの高さ方向（縦方向）のデータ列数として示される。カウンタＣ１は１８である。
【００２４】
次にステップＳ３で、カウンタＣ２がセットされる。カウンタＣ２は、カラムのワード線方向のデータ列に関してセットされる数であり、図３の横方向のデータ列数として示される。カウンタＣ２は４×ｎである。ステップＳ４で、ライトアドレスＴＷＡとリードアドレスＴＲＡと、ライトデータＴＷＤがセットされる。ステップＳ５で、カウンタＣ３がセットされる。カウンタＣ３は、同じ干渉検査対象番地に関して何回のテストを実行するかの回数である。
【００２５】
ステップＳ６で、カウンタＣ４がセットされる。カウンタＣ４は、ライトクロックＴＷＣＫに対するリードクロックＴＲＣＫの既述のクロック信号位相の遅れを設定する。ステップＳ７は、これの繰り返しにより、複数のライトクロックに対してそれぞれに段々と位相が遅れ又は進むリードクロックＴＲＣＫを生成する。ステップＳ７で設定される複数のリードクロックにより、設定された２データの干渉が検査される。その検査は、ステップＳ９で既述の通りリードデータと出力期待値との比較により実行される。出力期待値が異常であれば、異常を表出するようにＮＧフラグがセットされて（ステップＳ１０）、検査プログラムは終了する。
【００２６】
ステップＳ１１でカウンタＣ３が零になるまで、ステップＳ６〜Ｓ９のプロセスがカウンタＣ３にセットされた回数だけ繰り返される。その繰り返しの後にステップＳ１２で検査対象位置（検査対象データ）が横方向にシフトされる。そのデータに関して、既述の干渉テストが実行される。同一デジット線方向位置の全データ対に関して干渉テストが終了すれば、デジット線方向位置はデジット線方向に１だけシフトされる。そのデジット線方向位置にカウンタＣ１の数だけシフトされて全データに関して既述の検査が実行され、設定されたチェッカーパターンについて干渉テストが終了する。
【００２７】
図１４は、既述のチェッカーパターンの反転パターンに関する干渉テストを示す。反転テストは、図１５のプログラムと全く同じプログラムにより実行される。このようにテストパターンとそれの反転パターンが、干渉性が予想されるライトデータとリードデータとから形成されるあらゆるデータ対に関して、干渉テストが速やかに実行される。データ”１”とデータ”１”との第１干渉性と、データ”０”とデータ”０”との第２干渉性と、データ”１”とデータ”０”との第３干渉性と、データ”０”とデータ”１”との第４干渉性との間で、干渉性の度合いは一概には予想されえない。干渉性は、トランジスタ個々の物理的個性に依存すると考えることが重要であるから、既述の通りあらゆる組合せで総当たりの検証テストが実行されることが好ましい。更に、タイミングをずらしてタイミング時間幅の重なり度合いに依存する干渉が直接に物理的に実測されることが重要である。
【００２８】
【発明の効果】
本発明によるテスト装置、及び、テスト方法は、同時的タイミングでバス線間の物理的状態を直接的に検査することができ、その検査精度の信頼性が高い。現実のデータを物理的に直接的に検査するので、更にその信頼性が高い。
【図面の簡単な説明】
【図１】図１は、本発明によるテスト装置の実施の形態を示す回路ブロック図である。
【図２】図２は、図１の部分を示す回路ブロック図である。
【図３】図３は、試験用チェッカーパターンを示すデータ表である。
【図４】図４は、干渉領域を示す物理的イメージ図である。
【図５】図５は、他のテストシークエンスを示すタイムフロー図である。
【図６】図６は、更に他のテストシークエンスを示すタイムフロー図である。
【図７】図７は、更に他のテストシークエンスを示すタイムフロー図である。
【図８】図８は、更に他のテストシークエンスを示すタイムフロー図である。
【図９】図９は、更に他のテストシークエンスを示すタイムフロー図である。
【図１０】図１０は、更に他のテストシークエンスを示すタイムフロー図である。
【図１１】図１１は、更に他のテストシークエンスを示すタイムフロー図である。
【図１２】図１２は、更に他のテストシークエンスを示すタイムフロー図である。
【図１３】図１３は、本発明によるテスト装置の実施の形態を示す動作フロー図である。
【図１４】図１４は、本発明によるテスト装置の実施の他の形態を示す動作フロー図である。
【図１５】図１５は、公知の検査装置を示す回路ブロック図である。
【符号の説明】
１…ＢＩＳＴ回路
２…２ポートＲＡＭ
１２…比較回路
２１…タイミング調整回路
ＷＴ，ＲＴ…複数データ線
ＲＴ，ＲＢ…リードバス（リード線）
ＷＴ，ＷＢ…ライトバス（ライト線）
【図１】
0003555934.tif 000002
【図２】
0003555934.tif 000003
【図３】
0003555934.tif 000004
【図４】
0003555934.tif 000005
【図５】
0003555934.tif 000006
【図６】
0003555934.tif 000007
【図７】
0003555934.tif 000008
【図８】
0003555934.tif 000009
【図９】
0003555934.tif 000010
【図１０】
0003555934.tif 000011
【図１１】
0003555934.tif 000012
【図１２】
0003555934.tif 000013
【図１３】
0003555934.tif 000014
【図１４】
0003555934.tif 000015
【図１５】
0003555934.tif 000016