(57)【特許請求の範囲】
【請求項１】
入力したＰライン×Ｑドット（Ｐ、Ｑは正の整数）のマトリックスの映像信号に、再現誤差を加算するとともに、擬似紋様の出現防止のためランダムな補正値を加算して拡散出力信号を得、この拡散出力信号を入力ビットより少ないビットの信号に変換して表示パネルへ出力する方法において、前記ランダムな補正値は、Ｐ個の乱数発生器１７、１８、…のそれぞれの乱数値をこのＰ個の乱数発生器１７、１８、…のそれぞれに対応した各ラインの先頭で順次リセットをかけ、Ｐライン×Ｑドットのマトリックス毎に乱数を発生し、保持するようにしたことを特徴とする擬似中間調処理方法。
【請求項２】
入力したＰライン×Ｑドット（Ｐ、Ｑは正の整数）のマトリックスの映像信号に、再現誤差を加算するとともに、擬似紋様の出現防止のため擬似ランダムパルス発生回路２１によるランダムな補正値を加算して拡散出力信号を得、この拡散出力信号を入力ビットより少ないビットの信号に変換して表示パネルへ出力する回路において、前記擬似ランダムパルス発生回路２１は、Ｐ個の乱数発生器１７、１８、…と、これらＰ個の乱数発生器１７、１８、…を各ラインの先頭で順次リセットをかけるための乱数発生制御回路１４とを具備し、Ｐライン×Ｑドットのマトリックス毎に乱数を発生し、保持するようにしたことを特徴とする擬似中間調処理回路。
【請求項３】
表示パネルは、プラズマディスプレイパネルからなる請求項２記載の擬似中間調処理回路。
【請求項４】
表示パネルは、液晶ディスプレイパネルからなる請求項２記載の擬似中間調処理回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、プラズマディスプレイパネル（ＰＤＰ）、液晶ディスプレイパネル（ＬＣＤＰ）などの表示装置において、駆動信号のビット数を低減して発光輝度を増加しても、画質の低下を招くことのないようにした擬似中間調処理方法および回路に関するものである。
【０００２】
【従来の技術】
最近、薄型、軽量の表示装置として、ＰＤＰ表示装置が注目されている。このＰＤＰ表示装置の駆動方式は、従来のＣＲＴ駆動方式とは全く異なっており、ディジタル化された映像入力信号による直接駆動方式である。したがって、パネル面から発光される輝度階調は、扱う信号のビット数によって定まる。
ＰＤＰは基本的特性の異なるＡＣ型とＤＣ型の２方式に分けられるが、このうちＡＣ型ＰＤＰでは、輝度と寿命については十分な特性が得られているが、階調表示に関しては、試作レベルで最大６４階調表示までの報告しかなかった。
最近、アドレス・表示分離型駆動法（ＡＤＳサブフィールド法）による将来の２５６階調の手法が提案されている。
【０００３】
これは、１フレームが、輝度の相対比１、２、４、８、１６、３２、６４、１２８の８個のサブフィールドで構成され、８画面の輝度の組み合わせで２５６階調の表示を行う。それぞれのサブフィールドは、リフレッシュした１画面分のデータの書込みを行うアドレス期間と、そのサブフィールドの輝度レベルを決めるサスティン期間で構成される。アドレス期間では、最初全画面同時に各ピクセルに初期的に壁電荷が形成され、その後サスティンパルスが全画面に与えられ表示を行う。サブフィールドの明るさはサスティンパルスの数に比例し、所定の輝度に設定される。このようにして２５６階調表示が実現される。
【０００４】
以上のようなＡＣ駆動方式では、階調数を増やせば増やすほど、１フレーム期間内でパネルを点灯発光させる準備期間としてのアドレス期間のビット数が増加するため、発光期間としてのサスティン期間が相対的に短くなり、最大輝度が低下する。
このように、扱う信号のビット数を増やせば、画質は向上するが、発光輝度が低下し、逆に扱う信号のビット数を減らせば、発光輝度が増加するが、階調表示が少なくなり、画質の低下を招く。
【０００５】
従来、上述のような問題点の解決と、規則的な繰り返しパターンである擬似紋様の出現防止のため、誤差検出処理をするとともに、擬似ランダムパルスを付加した擬似中間調処理をする誤差拡散回路２８が提案されている。
【０００６】
図３により詳細に説明すると、誤差検出回路３５にて入力信号と出力信号との差をとって誤差信号を出力し、これに荷重回路４０、４１で重み付けをして誤差荷重信号を出力する。
そして、垂直方向加算回路３１、水平方向加算回路３２によって誤差を組み入れて拡散させた拡散出力信号をビット変換回路３３に送り、このビット変換回路３３でｎビットで量子化された拡散出力信号を、ｍ（≦ｎ−１）ビットに変換して映像出力端子３４からＰＤＰへ駆動信号として出力する。
このようにして、誤差の組み入れで原映像入力信号を拡散させ、かつ、原映像入力信号よりも少ないビット数の信号により、発光輝度が低下することなく、しかも、滑らかな応答が得られる。
【０００７】
また、規則的な繰り返しパターンである擬似紋様の出現防止のため、誤差拡散回路２８において、原画質を劣化させない程度のランダムな補正値を加算および／または減算することが行われる。具体的には、乱数発生器１３により例えば、４×４のマトリックス内で発生した擬似ランダムパルス信号を、垂直同期信号入力端子１０、水平同期信号入力端子１１、クロック信号入力端子１２の接続された乱数発生器１３を介して、ＲＡＭ１５に記憶し、これを補正加算回路１６で誤差拡散回路２８中の信号に加算する。この補正値は、原画質を劣化させない、誤差荷重出力値以下の補正量を出力する。この補正量は、一定の補正値であれば、再び規則的パターンが繰返し発生して擬似紋様となるが、ランダムな値であるから、駆動信号は連続した同一値とならない。したがって、表示パネルで擬似紋様が発生するのを防止（抑制）するものである。
【０００８】
【発明が解決しようとする課題】
しかるに、従来のように、マトリックス内で発生した擬似ランダムパルス信号をＲＡＭ１５を用いて保持すると、回路規模が大きくなるという問題があった。
【０００９】
本発明は、ＲＡＭ１５を用いることなく、マトリックス内で発生した擬似ランダムパルス信号を同じ値に保持することのできる方法を得ることを目的とするものである。
【００１０】
【問題を解決するための手段】
本発明は、入力したＰ×Ｑ（Ｐ、Ｑは正の整数）のマトリックスの映像信号に、再現誤差を加算するとともに、擬似紋様の出現防止のためランダムな補正値を加算して拡散出力信号を得、この拡散出力信号を入力ビットより少ないビットの信号に変換して表示パネルへ出力する方法において、前記ランダムな補正値は、Ｐ個の乱数発生器１７、１８、…のそれぞれの乱数値を各ラインの先頭で順次リセットをかけ、Ｐ×Ｑマトリックス毎に乱数を発生し、保持するようにしたことを特徴とする擬似中間調処理方法である。
【００１１】
【作用】
誤差検出回路３５により原映像入力信号を誤差を組み入れて拡散させ、かつ、原映像入力信号よりも少ないビット数の信号により、発光輝度が低下することなく、しかも、滑らかな応答が得られることは既に説明したとおりである。
同時に、各ラインの先頭で、各第１乱数発生器１７、第２乱数発生器１８、…の順序でリセットを掛けてゆくことにより、毎ライン同じドットの位置に各第１乱数発生器１７、第２乱数発生器１８、…がパルスを発生することとなり、ＲＡＭを用いることなく、４×４のマトリックス毎に乱数を発生、保持する。
したがって、規則的な繰り返し信号がなくなり、ノイズを目立たなくすることができる。
【００１２】
【実施例】
以下、本発明の一実施例を図１により説明する。図１において、図３と同一部分は同一符号とする。
３０は、ｎビットの原画素Ａ（ｉ，ｊ）の映像信号入力端子で、この映像信号入力端子３０は、垂直方向加算回路３１、補正加算回路１６および水平方向加算回路３２を経、さらにビット変換回路３３でビット数を減らす処理をして映像出力端子３４に接続される。前記垂直方向加算回路３１と水平方向加算回路３２は再現誤差加算回路を構成している。
また、前記補正加算回路１６には、本発明の方法を実現するための擬似ランダムパルス発生回路２１が接続されている。
【００１３】
前記水平方向加算回路３２の出力側には誤差検出回路３５が接続されている。この誤差検出回路３５は、入力信号と出力信号との差を演算して誤差検出信号を出力し、これに所定の重み付けをした誤差荷重信号を出力する荷重回路４０、４１が接続されている。
【００１４】
前記誤差検出回路３５の荷重回路４０と４１の出力側には、それぞれｈライン遅延回路３６とｄドット遅延回路３７を介して前記垂直方向加算回路３１と水平方向加算回路３２とが結合している。前記ｈライン遅延回路３６は、前記荷重回路４０から出力する誤差荷重出力信号をｈライン遅延するもので、原画素Ａ（ｉ，ｊ）よりｈライン前の画素についての再現誤差（例えば、ｈ＝１のときは１ラインだけ過去に生じた再現誤差Ｅ（ｉ，ｊ−１））を出力し、前記ｄドット遅延回路３７は、前記荷重回路４１から出力する誤差荷重出力信号をｄドット遅延するもので、原画素Ａ（ｉ，ｊ）よりｄドット前の画素についての再現誤差（例えば、ｄ＝１のときは１ドットだけ過去に生じた再現誤差Ｅ（ｉ−１，ｊ））を出力する。
【００１５】
本発明による方法を実現する前記擬似ランダムパルス発生回路２１は、例えば、４×４のマトリックスとすると、４ドット毎にパルスを発生する４個の第１乱数発生器１７、第２乱数発生器１８、第３乱数発生器１９、第４乱数発生器２０と、乱数発生制御回路１４とで構成されている。この乱数発生制御回路１４には、垂直同期信号入力端子１０、水平同期信号入力端子１１、クロック信号入力端子１２の接続されている。
そして、この乱数発生制御回路１４により前記第１乱数発生器１７、第２乱数発生器１８、第３乱数発生器１９、第４乱数発生器２０は、リセットからある周期（例えば４ドット）単位で同じランダム信号を発生するものである。
【００１６】
つぎに、図１に示した実施例の作用を説明する。
誤差検出回路３５により原映像入力信号を誤差を組み入れて拡散させ、かつ、原映像入力信号よりも少ないビット数の信号により、発光輝度が低下することなく、しかも、滑らかな応答が得られることは既に説明したとおりである。
【００１７】
つぎに、本発明の作用を図２に基づき説明する。
第１乱数発生器１７、第２乱数発生器１８、第３乱数発生器１９、第４乱数発生器２０は、それぞれリセットされた時点からある周期単位で同じランダム信号を発生する。
【００１８】
具体的には、まず０ラインの先頭の０ドットで第１乱数発生器１７にリセットをかけると、第１乱数発生器１７は、４ドット毎の周期、すなわち０，１，２，３、  ８，９，１０，１１、…の各ドット位置にパルスを発生する。
つぎの１ラインの先頭の０ドットで第２乱数発生器１８にリセットをかけると、第２乱数発生器１８は、０，１，２，３、  ８，９，１０，１１、…の各ドット位置にパルスを発生する。
【００１９】
同様にして、２ラインの先頭の０ドットで第３乱数発生器１９にリセットをかけると、第３乱数発生器１９は、０，１，２，３、  ８，９，１０，１１、…の各ドット位置にパルスを発生し、３ラインの先頭の０ドットで第４乱数発生器２０にリセットをかけると、第４乱数発生器２０は、０，１，２，３、  ８，９，１０，１１、…の各ドット位置にパルスを発生する。
つぎのラインでは再び第１乱数発生器１７に戻り、同じ動作を繰り返す。
【００２０】
このように、各ラインの先頭で、各第１乱数発生器１７、第２乱数発生器１８、…の順序でリセットを掛けてゆくことにより、毎ライン同じドットの位置に各第１乱数発生器１７、第２乱数発生器１８、…がパルスを発生することとなり、ＲＡＭを用いることなく、４×４のマトリックス毎に乱数を発生、保持する。
したがって、規則的な繰り返し信号がなくなり、ノイズを目立たなくすることができる。
【００２１】
前記実施例では、４×４のマトリックスの場合について説明したが、本発明はこれに限るものでなく、Ｐライン×Ｑドットのマトリックスの場合には、Ｑドット毎にパルスを発生するＰ個の第１乱数発生器１７、第２乱数発生器１８、…を用いればよい。
【００２２】
前記実施例では、表示パネルがＰＤＰの場合について説明したが、本発明はこれに限るものでなく、ＰＤＰ以外の表示パネル（例えば、液晶ディスプレイパネル）の場合についても利用できる。
【００２３】
【発明の効果】
本発明は、各ラインの先頭で、各第１乱数発生器１７、第２乱数発生器１８、…の順序でリセットを掛けてゆくことにより、毎ライン同じドットの位置に各第１乱数発生器１７、第２乱数発生器１８、…がパルスを発生することとなり、ＲＡＭを用いることなく、Ｐ×Ｑのマトリックス毎に乱数を発生、保持する。これにより、画面上の擬似紋様を一様に散らすことができる。
【００２４】
また、本発明は、表示パネルがＰＤＰの場合のみならず、液晶ディスプレイパネルの場合についても利用できる。
【図面の簡単な説明】
【図１】本発明による擬似中間調処理方法を実現するための回路の一実施例を示すブロック図である。
【図２】本発明回路による作用の説明図である。
【図３】従来の擬似中間調処理回路のブロック図である。
【符号の説明】
１０…垂直同期信号入力端子、１１…水平同期信号入力端子、１２…クロック信号入力端子、１３…乱数発生器、１４…乱数発生制御回路、１５…ＲＡＭ、１６…補正加算回路、１７…第１乱数発生器、１８…第２乱数発生器、１９…第３乱数発生器、２０…第４乱数発生器、２１…擬似ランダムパルス発生回路、２８…誤差拡散回路、３０…映像信号入力端子、３１…垂直方向加算回路、３２…水平方向加算回路、３３…ビット変換回路、３４…映像出力端子、３５…誤差検出回路、３６…ｈライン遅延回路、３７…ｄドット遅延回路、４０、４１…荷重回路。
【図１】
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【図２】
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【図３】
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