(57)【特許請求の範囲】
【請求項１】
半導体基板上に複数のワードラインを形成する段階と、
前記各ワードライン間の半導体基板上に第１キャパシタコンタクト用プラグと第１ビットラインコンタクト用プラグとを形成する段階と、
半導体基板の全面に層間絶縁膜を形成し、前記第１ビットラインコンタクトプラグにコンタクトホールを形成する段階と、
複数のビットライン及び複数のビットライン上に設けられた複数のキャップ絶縁膜とを前記ワードラインと垂直な方向に形成する段階と、
前記各ビットラインの両側面に側壁絶縁膜を形成するとともに、前記第１キャパシタコンタクト及び第１ビットラインコンタクト用プラグの表面が露出されるように前記層間絶縁膜の一部を選択的に除去する段階と、
前記第１キャパシタコンタクト用プラグ上に第２プラグを形成する段階と、
前記各キャップ絶縁膜の一部を所定の深さにまで除去する段階と、
前記第２プラグ及び前記側壁絶縁膜上にキャパシタ貯蔵電極を形成する段階と、
半導体基板の全面に誘電体膜と、誘電体膜上に設けられたプレート電極とを形成する段階とを備えることを特徴とするキャパシタを有する半導体メモリセルの製造方法。
【請求項２】
前記キャパシタ貯蔵電極を形成する段階は、
半導体基板の全面に伝導層を形成する段階と、
前記伝導層を異方性食刻してキャップ絶縁膜上の伝導層を除去する段階とを含むことを特徴とする請求項１記載のキャパシタを有する半導体メモリセルの製造方法。
【請求項３】
前記伝導層は、スパッタリング法で形成することを特徴とする請求項２記載のキャパシタを有する半導体メモリセルの製造方法。
【請求項４】
前記伝導層は、反応性イオンエッチング法で除去することを特徴とする請求項２記載のキャパシタを有する半導体メモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタを有する半導体メモリセルの製造方法に関し、特に超高集積のキャパシタを有するＤＲＡＭセルの製造方法に関する。
【０００２】
【従来の技術】
メガ級の半導体メモリ素子からギガ級の半導体メモリ素子へ発展する過程でセルサイズが減少することに起因して、半導体メモリ素子の工程が非常に複雑となってきている。
【０００３】
以下、添付図面を参照して従来のギガ級のキャパシタを有するＤＲＡＭセルの製造方法について詳細に説明する。
図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）はＤＲＡＭセルのキャパシタの製造工程を示すレイアウト図であり、図３（ａ）、図３（ｂ）、図４（ａ）、図４（ｂ）は図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）のＩ−Ｉ’線上におけるＤＲＡＭセルの断面図である。
【０００４】
まず、図１（ａ）、図３（ａ）に示すように、半導体基板１にアクティブ領域２とフィールド領域（アクティブ領域以外の部分）を形成し、フィールド領域にフィールド酸化膜３を形成する。そして、半導体基板１上にアクティブ領域２と垂直な方向に複数本のワードライン（ゲート電極）４を一定の間隙をあけて形成する。この際、一つのアクティブ領域に２本のワードライン４が通るように形成し、各ワードライン４上にキャップ絶縁膜（図示せず）を形成する。続いて、ワードライン４をマスクとして用いてアクティブ領域２に不純物イオンを注入してソース／ドレイン不純物領域（図示せず）を形成した後、各ワードライン４の両側面に側壁絶縁膜５を形成する。
【０００５】
次に、図１（ｂ）、図３（ｂ）に示すように、基板の全面にポリシリコン層を蒸着により形成し、ワードライン４上のキャップ絶縁膜の表面が露出するようにポリシリコン層の一部をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程で除去する。この後、再び写真製版技術を用いてポリシリコン層をパターニングして各ワードライン４の間のアクティブ領域２上に複数の第１プラグ６、６ａを形成する。複数の第１プラグ６、６ａのうち、２本のワードライン４の間に形成される第１プラグ６ａは、図１（ｂ）に示すようにワードライン４に沿ってビットラインを形成する部分へ拡張されている。
【０００６】
続いて、図２（ａ）、図４（ａ）に示すように、全面に層間絶縁膜（Ｉｎｔｅｒ  Ｌａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ；ＩＬＤ）及び酸化膜７を蒸着により厚く形成して表面を平坦化させた後、ビットライン形成部分にまで拡張された第１プラグ６ａにコンタクトホール８を形成する。そして、全面にタングステン層とキャップ絶縁膜を蒸着により形成し、写真食刻工程でタングステン層とキャップ絶縁膜をパターニングして、ワードラインに垂直な方向にビットライン９及びキャップ絶縁膜１０を形成する。次に、全面に絶縁膜を蒸着により形成し、その絶縁膜をエッチバックしてビットライン９の両側面に絶縁膜側壁１１を形成する。この絶縁膜のエッチバック時に、ややオーバーエッチして第１プラグ６、６ａ上の層間絶縁膜７を除去し、第１プラグ６、６ａの表面を露出させる。
【０００７】
次に、図２（ｂ）、図４（ｂ）に示すように、全面にポリシリコン層を蒸着により形成し、ビットライン９上のキャップ絶縁膜１０の表面が露出されるようにポリシリコン層の一部を化学機械的研磨（ＣＭＰ）法で除去した後、写真食刻工程で第１プラグ６上にのみ残るようにポリシリコン層をパターニングして第２プラグ１２を形成する。
【０００８】
そして、図５に示すように、第２プラグ１２上にキャパシタ貯蔵電極１３を形成し、キャパシタ貯蔵電極１３の表面に誘電体膜１４を形成し、誘電体膜１４上にプレート電極１５を形成して、キャパシタを有する半導体メモリセルが完成する。
【０００９】
【発明が解決しようとする課題】
ところが、上述した従来のＤＲＡＭセルのキャパシタの製造方法においては、第２プラグ１２を形成し、その第２プラグ１２上にキャパシタ貯蔵電極１３を写真食刻技術を用いたパターニングにより形成するため、製造工程が多くなるという問題がある。
【００１０】
本発明は、上記の問題点を解決するためになされたものであり、キャパシタの製造工程を簡略化することができるキャパシタを有する半導体メモリセルの製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために請求項１に記載のキャパシタを有する半導体メモリセルの製造方法は、半導体基板上複数のワードラインを形成する段階と、前記各ワードライン間の半導体基板上に第１キャパシタコンタクト用プラグと第１ビットラインコンタクト用の第１プラグとを形成する段階と、半導体基板の全面に層間絶縁膜を形成し、前記第１ビットラインコンタクトプラグにコンタクトホールを形成する段階と、複数のビットライン及び複数のビットライン上に設けられた複数のキャップ絶縁膜とを前記ワードラインに垂直な方向に形成する段階と、前記各ビットラインの両側面に側壁絶縁膜を形成するとともに、前記第１キャパシタコンタクト及び第１ビットラインコンタクトプラグの表面が露出されるように前記層間絶縁膜の一部を選択的に除去する段階と、前記第１キャパシタコンタクト用プラグ上に第２プラグを形成する段階と、前記第２キャップ絶縁膜に一部を所定の深さにまで除去する段階と、前記第２プラグ及び前記第２側壁絶縁膜上にキャパシタ貯蔵電極を形成する段階と、半導体基板の全面に誘電体膜と、誘電体膜上に設けられたプレート電極とを形成する段階とを備えることを要旨とする。
【００１２】
請求項２に記載の発明は、前記キャパシタ貯蔵電極を形成する段階が、半導体基板の全面に伝導層を形成する段階と、前記伝導層を異方性食刻してキャップ絶縁膜上の伝導層を除去する段階とを含むことを要旨とする。
【００１３】
請求項３に記載の発明は、前記伝導層をスパッタリング法で形成することを要旨とする。
請求項４に記載の発明は、前記伝導層を反応性イオンエッチング法で除去することを要旨とする。
【００１４】
【発明の実施の形態】
以下、添付図面を参照して本発明のキャパシタを有するＤＲＡＭセルの製造方法を詳細に説明する。なお、従来技術と同じ部材については同じ符号が付されている。
【００１５】
図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）は、本発明の一実施形態のＤＲＡＭセルのキャパシタの製造工程を示す。これらの図は、従来技術で参照した図１（ａ）、図１（ｂ）、図２（ａ）、図２（ｂ）の各Ｉ−Ｉ’線上の断面図である。
【００１６】
まず、図１（ａ）、図６（ａ）に示すように、半導体基板１にアクティブ領域２、フィールド領域（アクティブ領域以外の部分）を定義し、フィールド領域にフィールド酸化膜３を形成する。そして、半導体基板１にアクティブ領域２と垂直な方向に複数本のワードライン（ゲート電極）４を一定の間隙をあけて形成する。この際、一つのアクティブ領域に２本のワードライン４が通るように形成し、各ワードライン４上にキャップ絶縁膜（図示せず）を形成する。続いて、ワードライン４をマスクとして用いてアクティブ領域２に不純物イオンを注入してソース／ドレイン不純物領域（図示せず）を形成した後、各ワードライン４の両側面に側壁絶縁膜５を形成する。
【００１７】
次に、図１（ｂ）、図６（ｂ）に示すように、基板の全面にポリシリコン層を蒸着により形成し、ワードライン４上のキャップ絶縁膜の表面が露出するようにポリシリコン層の一部をＣＭＰ工程で除去した後、再び写真製版技術を用いてポリシリコン層をパターニングして、各ワードライン４の間のアクティブ領域２上に複数の第１プラグ６、６ａを形成する。複数の第１プラグ６、６ａのうち、２本のワードライン４の間に形成される第１プラグ６ａは、図１（ｂ）に示すようにワードライン４に沿ってビットラインを形成する部分へ拡張されている。第１プラグ６はキャパシタコンタクト用として形成され、第１プラグ６ａはビットラインコンタクト用として形成される。ここで、図示されてないが、第１プラグ６、６ａと、後述の第２プラグ１２との接触抵抗を小さくするべく、第１プラグ６、６ａの表面にシリサイド層を形成しても良い。
【００１８】
続いて、図２（ａ）、図７（ａ）に示すように、全面に層間絶縁膜７を蒸着により厚く形成して表面を平坦化させた後、ビットライン形成部分にまで拡張された第１プラグ６ａにコンタクトホール８を形成する。この後、全面にタングステン層９ａを蒸着により形成し、そのタングステン層９ａ上に酸化膜１０ａを蒸着により厚く形成する。すなわち、酸化膜１０ａは、キャップ絶縁膜の機能を果たすが、あとの工程で所定の深さにまで除去される。このため、酸化膜１０ａは、所定の深さにまで除去された後であってもビットラインの絶縁を確保するに充分な厚さに形成される。
【００１９】
図２（ｂ）、図７（ｂ）に示すように、写真食刻工程でタングステン層９ａ及び酸化膜１０ａをパターニングして、ワードラインに垂直な方向にビットライン９及びキャップ絶縁膜１０を形成する。そして、全面に絶縁膜を蒸着により形成し、その絶縁膜をエッチバックしてビットライン９の両側面に絶縁膜側壁１１を形成する。この絶縁膜のエッチバック時に、ややオーバーエッチして第１プラグ６、６ａ上の層間絶縁膜７を除去し、第１プラグ６、６ａの表面を露出させる。次に、全面にポリシリコン層を蒸着により形成し、ビットライン９上のキャップ絶縁膜１０の表面が露出するようにポリシリコン層の一部を化学機械的研磨（ＣＭＰ）法で除去した後、写真食刻工程で第１プラグ６上にのみ残るようにポリシリコン層をパターニングして第２プラグ１２を形成する。
【００２０】
次に、図８（ａ）に示すように、ビットライン９上のキャップ絶縁膜１０を所定の深さにまで食刻する。つまり、ビットライン９が露出しない範囲で乾式或いは湿式食刻工程でキャップ絶縁膜１０の一部を除去する。
【００２１】
続いて、図８（ｂ）に示すように、全面にスパッタリング法でキャパシタ貯蔵電極となる導電層１７を蒸着により形成する。この際、スパッタリング法を用いて導電層１７を形成するので、第２プラグ１２上の導電層１７は厚く形成される。
【００２２】
次に、図９（ａ）に示すように、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；  ＲＩＥ）で導電層１７を異方性食刻して、各セル間のノードの分離されたキャパシタ貯蔵電極１３を形成する。すなわち、キャパシタ貯蔵電極１３は、各セルにおいて、絶縁膜側壁１１の一部及び第２プラグ１２を覆うようにして形成される。
【００２３】
図９（ｂ）に示すように、キャパシタ貯蔵電極１３及びキャップ絶縁膜１０の表面に誘電体膜１４を形成し、誘電体膜１４上にプレート電極１５を形成することにより、キャパシタを含む半導体メモリセルが完成する。
【００２４】
本実施形態では、従来技術とは異なり、第２プラグ１２上にキャパシタ貯蔵電極１３を写真食刻技術を用いることなく、スパッタリング法で導電層を形成した後、反応性イオンエッチングを行ってキャパシタ貯蔵電極１３を形成するので、キャパシタ貯蔵電極１３の製造工程が簡略化され、この結果、キャパシタを有するＤＲＡＭセルの製造工程が簡略化される。
【００２５】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、従来のように写真食刻技術を用いることなく、キャパシタ貯蔵電極を形成するのでメモリセルの製造工程を簡略化することができるという効果を奏する。
【００２６】
請求項２に記載の発明によれば、キャパシタ貯蔵電極が半導体基板の全面に伝導層を形成し、その伝導層を異方性食刻してキャップ絶縁膜上の伝導層を除去することにより形成されるので、写真食刻技術と比較して製造工程を簡単にすることができるという効果を奏する。
【００２７】
請求項３に記載の発明によれば、伝導層はスパッタリング法で形成されるので、その伝導層を容易に形成することができるという効果を奏する。
請求項４に記載の発明によれば、伝導層は反応性イオンエッチング法で除去されるので、その伝導層の除去を容易に行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】（ａ）、（ｂ）は、キャパシタを有するＤＲＡＭセルの製造工程を示すレイアウト図
【図２】（ａ）、（ｂ）は、キャパシタを有するＤＲＡＭセルの製造工程を示すレイアウト図
【図３】（ａ）、（ｂ）は、従来のＤＲＡＭセルの製造工程を示す断面図
【図４】（ａ）、（ｂ）は、従来のＤＲＡＭセルの製造工程を示す断面図
【図５】従来のＤＲＡＭセルの製造工程を示す断面図
【図６】（ａ）、（ｂ）は、本発明の一実施形態のＤＲＡＭセルの工程を示す断面図
【図７】（ａ）、（ｂ）は、本発明の一実施形態のＤＲＡＭセルの工程を示す断面図
【図８】（ａ）、（ｂ）は、本発明の一実施形態のＤＲＡＭセルの工程を示す断面図
【図９】（ａ）、（ｂ）は、本発明の一実施形態のＤＲＡＭセルの工程を示す断面図
【符号の説明】
１…半導体基板
２…アクティブ領域
３…フィールド酸化膜
４…ワードライン
５…側壁絶縁膜
６、６ａ…第１プラグ
７…層間絶縁膜
８…コンタクトホール
９…ビットライン
９ａ…タングステン層
１０…キャップ絶縁膜
１０ａ…酸化膜
１１…側壁絶縁膜
１２…第２プラグ
１３…キャパシタ貯蔵電極
１４…誘電体膜
１５…プレート電極
１７…伝導層
【図１】
0003597415.tif 000002
【図２】
0003597415.tif 000003
【図３】
0003597415.tif 000004
【図４】
0003597415.tif 000005
【図５】
0003597415.tif 000006
【図６】
0003597415.tif 000007
【図７】
0003597415.tif 000008
【図８】
0003597415.tif 000009
【図９】
0003597415.tif 000010