(57)【特許請求の範囲】
【請求項１】
半導体基板上に電荷蓄積層と制御ゲートを積層したトランジスタからなるメモリセルを有する不揮発性半導体記憶装置において、
前記メモリセルの制御ゲートと少なくとも基板の一部の間に電位差を与えてデータを書き込み、次に制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレスを検出することを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板上に電荷蓄積層と制御ゲートを積層したトランジスタからなるメモリセルを有する不揮発性半導体記憶装置において、
前記メモリセルの制御ゲートと少なくとも基板の一部の間に電位差を与えてデータを書き込み、次に制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレスを検出し、該検出したアドレスに対応する前記データを他のメモリセルに再書き込みすることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセルを複数のメモリセルをユニットとするブロックに分割し、制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルを含むブロックのアドレスを検出することを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレス又はブロックのアドレスを検出して外部に出力することを特徴とする請求項１〜３の何れかに記載の不揮発性半導体記憶装置。
【請求項５】
前記書き込みと逆極性の電位差とは、本来の消去電圧よりも低いものであることを特徴とする請求項１〜４の何れかに記載の不揮発性半導体記憶装置。
【請求項６】
前記書き込みと逆極性の電位差を与える前に、前記データを別の場所に格納しておくことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項７】
前記データを他のメモリセルに再書き込みする際は、別の場所に格納された前記データを書き込むことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記書き込みと逆極性の電位差は、前記データが消えない程度に与えられることを特徴とする請求項１〜４の何れかに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置に係わり、特にデータ保持機能の改良をはかった不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性半導体記憶装置の一つとして、半導体基板上浮遊ゲート（電荷蓄積層）と制御ゲートを積層したＭＯＳ−ＦＥＴ構造のメモリセルを用いたものが知られている。このメモリセルでは、電荷蓄積層は周囲を絶縁膜で覆われているため、一度電荷蓄積層に蓄えられた電荷は直ぐには無くならない。しかし、長時間放置しておくと電荷は抜けていき、やがて電荷のない中性状態に近付く。よって、メモリセルのしきい値は長時間放置で、電荷のない中性状態に対応した一つの値（中性Ｖｔ）に収束する。
【０００３】
一般に、あるデータを保持しているセルはしきい値がαＶからβＶの間に入っている必要がある。この場合は、中性Ｖｔに近い方の値をαとすると、αが中性Ｖｔから離れているほど電界効果でセルのしきい値の時間変化率（δＶｔ／δｔ）が大きくなり、よってセルのしきい値はαＶから外れやすくなる。つまり、データは失われやすくなる。特に、４値以上の多値データを１つのセルに持たせようとすると、多値の内のあるデータはどうしてもしきい値が中性Ｖｔから遠くなり、電界効果によりデータ保持の寿命が短くなると言う問題があった。
【０００４】
また、多数のメモリセルを有する不揮発性半導体記憶装置では、各セルの特性のばらつきを避けることはできず、同じ値のデータを記憶したセルであっても、データ保持寿命の違いが生じる。そして、データ保持の寿命が最も短いセルで全体のデータ保持寿命が決まってしまい、１つでもデータ保持時間の短いセルが存在すると、全体としてのデータ保持能力が大幅に低下する問題があった。
【０００５】
【発明が解決しようとする課題】
このように従来、不揮発性半導体記憶装置においては、書き込み後の放置でセルによってデータが速く無くなるのと無くならないセルとが有り、寿命の短いセルでデータ保持能力が決まっていた。
【０００６】
本発明は、上記の事情を考慮して成されたもので、その目的とするところは、データ保持寿命の短いセルを判定することができ、これを他のセルに置き換える等することにより、全体としてのデータ保持能力の向上をはかり得る不揮発性半導体記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
即ち本発明は、半導体基板上に電荷蓄積層と制御ゲートを積層したトランジスタからなるメモリセルを有する不揮発性半導体記憶装置において、前記メモリセルの制御ゲートと少なくとも基板の一部の間に電位差を与えてデータを書き込み、次に制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレスを検出することを特徴とする。
また本発明は、半導体基板上に電荷蓄積層と制御ゲートを積層したトランジスタからなるメモリセルを有する不揮発性半導体記憶装置において、前記メモリセルの制御ゲートと少なくとも基板の一部の間に電位差を与えてデータを書き込み、次に制御ゲートと少なくとも基板の一部に書き込みと逆極性の電位差を与え、セルのしきい値が所定の値に達すると判定されたセルのアドレスを検出し、該検出したアドレスに対応する前記データを他のメモリセルに再書き込みすることを特徴とする。
【０００８】
ここで、本発明の望ましい実施態様としては次のものがあげられる。
（１）  データ保持特性を調べるために、そのデータが電荷蓄積層に正の電荷が入っている場合に対応するならば、データが消えない程度に電荷蓄積層に負電荷を注入、若しくは正電荷を電荷蓄積層から抜き去ること。
（２）  データ保持特性を調べるために、そのデータが電荷蓄積層に負の電荷が入っている場合に対応するならば、データが消えない程度に電荷蓄積層に正電荷を注入、若しくは負電荷を電荷蓄積層から抜き去ること。
（３）  データが速く抜けやすいと判定されたセルを含むブロックのデータを、他のブロックに再書き込みすること。
（作用）
ｉ番目（ｉの数は２以上）のデータを持つセルはしきい値がα（ｉ）Ｖからβ（ｉ）Ｖの間に入っている必要があるとし、以下ではα（ｉ）Ｖないしβ（ｉ）Ｖが中性Ｖｔから一番離れているデータ（ここではｊ番目のデータとする）の保持特性を問題にする。ここではそのデータの内で、αの方がβより中性Ｖｔに近いとする。さらに簡単のため、書き込みを電荷蓄積層への電子の注入、消去を電子の放出とする（逆でも可）。
【０００９】
するとｊ番目のデータは、消去後の書き込みで最も多く電子注入されたデータか、或いは消去後の書き込みで電子注入されずにしきい値が消去時のままであったデータかのいずれかである。ここではｊ番目のデータは前者の、消去後の書き込みで最も多く電子注入されたデータであるとする（後者でも基本的に方法は同じ）。
【００１０】
図１に、“ｊ”番目のデータを書き込んだセルに対し、弱い消去動作を加えた後のしきい値と長時間放置した後のしきい値との関係を示す。横軸が弱い消去を加えた後の“ｊ”レベル書き込みセルのしきい値であり、縦軸が書き込み後に長時間放置した後の“ｊ”レベル書き込みセル（弱い消去動作は加えない）のしきい値である。図中の曲線で囲まれた範囲が、１つのＩＣ中のセルが存在する領域である。
【００１１】
図１に示すように、ｊ番目のデータを書き込まれたセル同士で比べて、書き込み後の放置でデータが速く無くなるセルは、無くなりにくいセルより、弱い消去動作を加えるとしきい値が負の方向に下がりやすい。ここで、Ｖｖｅｒｉ“ｊ”とはデータ書き込み直後の“ｊ”レベル書き込みセルの最小のしきい値、またＶｒｅａｄ“Ｊ−１”とは“ｊ”レベルセルのしきい値がこれ以下になると誤読み出しされる下限、また弱い消去動作とはそれを行うことによってセルのしきい値を僅かに負側に変化させることで、方法はいろいろあり得る。例えば、短い時間の消去を行う、又は消去動作で各ノードに印加する電圧の絶対値を通常の消去動作より下げる等がある。
【００１２】
以上の各セル毎のデータ保持特性と消去特性の相関を利用して、データ保持特性の良くないセルを予め検知することができる。そして、データ保持特性の良くないセルを含んだある単位のブロックをスクリーニングして、データ保持特性の良いセルだけを含んだブロックのみを使うことにすれば、結果的にデータ保持特性の良い半導体メモリを使ったことになる。
【００１３】
このように本発明によれば、チップのなかをブロックに分け、ブロック毎にデータ保持能力の低いビット含んでいるかを検査し、含んでいればそのブロックのデータを他のブロックに再書き込みすることによって、結果的にチップのデータ保持能力を向上させることができる。
【００１４】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
（第１の実施形態）
本実施形態は、４値のＮＡＮＤ型ＥＥＰＲＯＭであり、素子構成及び回路構成は従来と基本的には変わらない。図２（ａ）（ｂ）は、メモリセルアレイの１つのＮＡＮＤセル部分の平面図と等価回路図である。図３（ａ）（ｂ）は、それぞれ図２（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図である。
【００１５】
素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウエル）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。１つのＮＡＮＤセルに着目して説明すると、この例では、８個のメモリセルＭ１〜Ｍ８が直列接続されて１つのＮＡＮＤセルを構成している。メモリセルはそれぞれ、基板１１にトンネル絶縁膜１３を介して浮遊ゲート１４（１４１  ，１４２  ，〜，１４８  ）を形成し、その上にゲート絶縁膜１５を介して制御ゲート１６（１６１  ，１６２  〜１６８  ）を形成して、構成されている。これらのメモリセルのソース，ドレインであるｎ型拡散層１９は、隣接するもの同士共有する形で接続され、これによりメモリセルの複数個が直列接続されている。
【００１６】
ＮＡＮＤセルのドレイン側，ソース側には各々、メモリセルの浮遊ゲート，制御ゲートと同時に形成された第１の選択ゲート１４９  ，１６９  及び第２の選択ゲート１４１０、１６１０が設けられ、１４９  と１６９  さらに１４１０と１６１０に電気的に接続されている。素子形成された基板はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ＮＡＮＤセルの制御ゲート１６は、共通に制御ゲートＣＧ１  ，ＣＧ２  〜ＣＧ８  として配設されている。これら制御ゲートはワード線となる。選択ゲート１４９  ，１６９  及び１４１０，１６１０もそれぞれ行方向に連続的に選択ゲートＳＧ１  ，ＳＧ２  として配設されている。
【００１７】
図４は、このようなＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路を示している。ソース線は、例えば６４本のビット線毎につき１箇所、コンタクトを介してＡｌ，ポリＳｉなどの基準電位配線に接続される。この基準電位配線は周辺回路に接続される。メモリセルの制御ゲート及び第１，第２の選択ゲートは、行方向に連続的に配設される。通常制御ゲートにつながるメモリセルの集合を１ページと呼び、１組のドレイン側（第１の選択ゲート）及びソース側（第２の選択ゲート）の選択ゲートによって挟まれたページの集合を１ＮＡＮＤブロック又は単に１ブロックと呼ぶ。
【００１８】
図５に、本実施形態におる４値のＮＡＮＤ型ＥＥＰＲＯＭのしきい値分布を示す。図中の“０”，“１”，“２”，“３”は、０〜３レベルそれぞれのデータを示す。Ｖｖｅｒｉ“０”は“０”レベルのセルのしきい値の最大値であり、一度消去したらセルのしきい値を読み、しきい値がＶｖｅｒｉ“０”以下であれば消去を完了し、そうでなければ再度消去を繰り返す。
【００１９】
Ｖｖｅｒｉ“１”は“１”レベルのセルのしきい値の最小値であり、一度書き込んだらセルのしきい値を読み、しきい値がＶｖｅｒｉ“１”以上であれば書き込みを完了し、そうでなければ再度書き込みを繰り返す。Ｖｖｅｒｉ“２”は“２”レベルのセルのしきい値の最小値であり、一度書き込んだらセルのしきい値を読み、しきい値がＶｖｅｒｉ“２”以上であれば書き込みを完了し、そうでなければ再度書き込みを繰り返す。Ｖｖｅｒｉ“３”は“３”レベルのセルのしきい値の最小値であり、一度書き込んだらセルのしきい値を読み、しきい値がＶｖｅｒｉ“３”以上であれば書き込みを完了し、そうでなければ再度書き込みを繰り返す。
【００２０】
Ｖｒｅａｄ“０”は“０”データ判定基準電位であり、読み出し時選択セルの制御ゲートにＶｒｅａｄ“０”を与え、選択セルのゲートがＯＮすれば“０”データが書き込まれているとし、ＯＦＦであればデータは“０”以外とみなす。なお、セルのＯＮ／ＯＦＦはセルのしきい値がＶｒｅａｄ“０”以上／以下と等価である。
【００２１】
Ｖｒｅａｄ“１”は“１”データ判定基準電位であり、読み出し時選択セルの制御ゲートにＶｒｅａｄ“１”を与え、選択セルのゲートがＯＮすれば“０”ないし“１”データが書き込まれているとし、ＯＦＦであればデータはそれ以外とみなす。Ｖｒｅａｄ“２”は“２”データ判定基準電位であり、読み出し時選択セルの制御ゲートにＶｒｅａｄ“２”を与え、選択セルのゲートがＯＮすれば“０”ないし“１”ないし“２”データが書き込まれているとし、ＯＦＦであれば“３”データが書き込まれているとみなす。
【００２２】
Ｖ（ｒｅｔｅｎｔｉｏｎ）  は、“３”データが書き込まれているセルのデータ保持能力を検査する基準電位である。
図６に、１セル当たりの書き込み・消去方式を示す。図中の６０はｎ型Ｓｉ基板、６１はｐウェル、６９はｎ型拡散層、６４は浮遊ゲート、６６は制御ゲートである。また、Ｖｐｐ（ｅｒａｓｅ）  は消去時ｐウェルとｎ型基板に与える１０〜２５Ｖ程度の高電圧、Ｖｐｐ（ｗｒｉｔｅ）  は書き込み時制御ゲートに与える１０〜２５Ｖ程度の高電圧、Ｖｍは書き込み時セルのしきい値を上昇させないセルの拡散層に与えるＶｐｐ（ｗｒｉｔｅ）  と０Ｖの中間の電圧である。
【００２３】
図６（ａ）は消去方式であり、ｎ型基板６０とｐウェル６１に高電圧（Ｖｐｐ）を与え、制御ゲート６６は０Ｖにすると、浮遊ゲート６４からｐウェル６１に電子が放出され、セルのしきい値は負になる。図６（ｂ）は書き込みであり、ドレインに０Ｖを与えると、ｐウェル６１から浮遊ゲート６４に電子が注入され、セルのしきい値は正になる。Ｖｍ（０Ｖと書き込み電圧であるＶｐｐの中間の電圧）を与えると、浮遊ゲート６４に電子は注入されず、しきい値は変化しない。
【００２４】
浮遊ゲート６４より基板６０へ電子を抜いて消去を行い、基板６０より浮遊ゲート６４に電子を注入して書き込みを行う。消去で“０”レベルを、書き込みで“１”，“２”，“３”レベルを作る。中性Ｖｔを０Ｖ近傍に設定すると“３”レベルが中性Ｖｔから一番離れることとなり、データ保持特性が一番悪くなる。中性Ｖｔを“３”か“４”レベル近傍に設定すると、“０”レベルのデータ保持特性が悪くなる。ここでは、前者の中性Ｖｔが０Ｖ近傍にある場合を考える。
【００２５】
４値を用いたＮＡＮＤ型ＥＥＰＲＯＭではベリファイ書き込みでセルのしきい値分布幅を狭くする。ベリファイ書き込みとは、制御ゲート６６に印加する書き込み用高電圧パルスを短冊状に分割し、短パルス印加毎にデータを読み出し、各セルのしきい値がＶｖｅｒｉ電位以上になっているかを検査し、未満であれば再度書き込みを繰り返す方式である。Ｖｖｅｒｉは“１”から“３”レベルの最小のセルしきい値を決めていることになる。
【００２６】
読み出し時に制御ゲート６６に与える電位（Ｖｒｅａｄ）は、データによって変えるが選択セルのＯＮ／ＯＦＦを見るためＶｖｅｒｉより少し低めに設定する。データ保持特性の悪いセルを検出するため、書き込み終了後、書き込まれたある単位のブロックに対し消去を行う。但し、その消去は通常の消去に比べ各ノードに印加する電圧を下げ、殆どセルのしきい値は変化しないようにする。ここで、データ保持が問題となる“３”レベルに関しては、ＶｖｅｒｉとＶｒｅａｄの間になる電位を設ける。“３”レベルが書き込まれたセルの内消去されやすいセルのみは、しきい値がＶ（ｒｅｔｅｎｔｉｏｎ）  から下がる。
【００２７】
図７に、“３”のデータを書き込んだセルに対し、弱い消去動作を加えた後のしきい値と長時間放置した後のしきい値との関係を示す。横軸が弱い消去を加えた後の“３”書き込みセルのしきい値であり、縦軸が書き込み後に長時間放置した後の“３”書き込みセル（弱い消去動作は加えない）のしきい値である。曲線で囲まれた部分が１つのＩＣ中での全てのセルが含まれる領域である。
【００２８】
図７に示すように、弱い消去を加えた後のしきい値がＶ（ｒｅｔｅｎｔｉｏｎ  ）より下になるセルは、長時間放置した後にしきい値がＶｒｅａｄ“２”より下がり“２”データと誤読み出ししてしまうセルを含むので、スクリーニングする必要がある。このため、弱い消去によりしきい値がＶ（ｒｅｔｅｎｔｉｏｎ  ）より下がるセルを含むブロック全体のデータを他のブロックに再書き込みし、そのブロックは捨てる。なお、弱い消去によりしきい値がＶｒｅａｄ“２”より下がってしまうセルがあるとデータが破壊されてしまうので、弱い消去動作を行う前に一旦検査ブロックのデータは別の場所に格納しておき、他のブロックに再書き込みする際は格納データを書き込む。
【００２９】
このように本実施形態によれば、“０”〜“３”の４値メモリセルのデータ保持特性を調べるために、“３”書込みセルに対して浮遊ゲート６４に正の電荷をデータが消えない程度に注入し、しきい値がＶ（ｒｅｔｅｎｔｉｏｎ）  所定値より下がればそのセルはしきい値が下がらないセルに比べ書き込み後の放置でデータが速く抜けやすいセルと判定し、データ保持能力の低いビット含んでいるブロックのデータを他のブロックに再書き込みすることによって、データ保持能力の低いセルのデータを救済することができる。その結果、チップ全体のデータ保持能力を向上させることができる。
（第２〜第６の実施形態）
なお、本発明は上述した実施形態に限定されるものではない。第１の実施形態では、Ｖ（ｒｅｔｅｎｔｉｏｎ）  をＶｒｅａｄよりも大きくしたが、第２の実施形態として、Ｖ（ｒｅｔｅｎｔｉｏｎ）  をＶｒｅａｄと同じにするか、それよりも下に設定することも可能である。
【００３０】
第３の実施形態として、Ｖ（ｒｅｔｅｎｔｉｏｎ）  とＶｒｅａｄの間が十分離れていて、弱い消去でどのセルもＶｒｅａｄまではセルしきい値が下がらなければ、弱い消去を行う前にブロックのデータを一旦別の場所に格納しない方法もある。つまり、Ｖ（ｒｅｔｅｎｔｉｏｎ）  以下にしきい値がなるセルはあってもＶｒｅａｄ以下にはならなければ、弱い消去後もデータの再現はできる。よってまず弱い消去を行い、次にしきい値がＶ（ｒｅｔｅｎｔｉｏｎ）  以下になったセルがあるか否か判定し、あればそのブロックのデータを読み出して別のブロックに再書き込みする。
【００３１】
第４の実施形態として、スクリーニング用の弱い消去動作を電源ＯＦＦ時のみ全ブロックに対して行う方法もある。
第５の実施形態として、ＥＣＣ（エラーチップ・コレクション）を１つのブロック内で使える場合、弱い消去動作でセルのしきい値がＶ（ｒｅｔｅｎｔｉｏｎ）  以下になるビットがＥＣＣで救えるならば、そのブロックはそのまま生かし、救えなければ他のブロックにデータを再書き込みするようにしてもよい。
【００３２】
第６の実施形態として、電源ＯＮ時に定期的に“３”レベルのセルでしきい値がＶ（ｒｅｔｅｎｔｉｏｎ）  以下になったセルがあるか否か検査し、もし有ればそのセルを含むブロックのデータを他のブロックに再書き込みするようにしてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００３３】
【発明の効果】
以上詳述したように本発明によれば、電荷蓄積層に該蓄積層に入っている電荷と逆極性の電荷をデータが消えない程度に注入し、しきい値が所定値より下がっているか否かを判定することにより、データ保持寿命の短いセルを特定することができる。そして、チップのなかをブロックに分け、データ保持能力の低いビット含んでいるブロックのデータを他のブロックに再書き込みすることによって、結果的にチップのデータ保持能力を向上させることが可能となる。
【図面の簡単な説明】
【図１】弱い消去動作を加えたセルのしきい値とデータ保持特性との関係を示す図。
【図２】メモリセルアレイの１つのＮＡＮＤセル部分の平面図と等価回路図。
【図３】図２（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図。
【図４】ＮＡＮＤセルがマトリクス状に配列されたメモリセルアレイの等価回路図。
【図５】４値のＮＡＮＤ型ＥＥＰＲＯＭのしきい値分布を示す図。
【図６】１セル当たりの書き込みと消去方式を示す図。
【図７】弱い消去動作を加えたセルのしきい値とデータ保持特性との関係、及び誤読出しする範囲を示す図。
【符号の説明】
１１…ｐ型シリコン基板（又はｐ型ウエル）
１２…素子分離酸化膜
１３…トンネル絶縁膜
１４…浮遊ゲート（電荷蓄積層）
１５…ゲート絶縁膜
１６…制御ゲート
１７…ＣＶＤ酸化膜
１８…ビット線
１９…ｎ型拡散層
１４９  ，１６９  …第１の選択ゲート
１４１０、１６１０…第２の選択ゲート
６０…ｎ型Ｓｉ基板
６１…ｐウェル
６４…浮遊ゲート
６６…制御ゲート
６９…ｎ型拡散層
【図１】
0003576686.tif 000002
【図２】
0003576686.tif 000003
【図３】
0003576686.tif 000004
【図４】
0003576686.tif 000005
【図５】
0003576686.tif 000006
【図６】
0003576686.tif 000007
【図７】
0003576686.tif 000008