(57)【特許請求の範囲】
【請求項１】
半導体基板に形成され、該半導体基板の一表面に露出するＮ型の第１半導体領域に、Ｐ型の所定の不純物濃度を有するソースおよびドレイン領域を備え、絶縁膜を介して配設されたゲート電極によって導通制御されるＭＩＳ構造のトランジスタであって、
前記第１半導体領域よりも高濃度のＮ型からなり、前記第１半導体領域において前記ドレイン領域を覆うように形成されるとともに、前記第１半導体領域の前記ゲート電極下の一領域にまで回り込みつつ、前記ゲート電極下の反転層が形成される前記半導体基板の表面領域に前記第１半導体領域を残すように拡散形成された第２半導体領域を有し、
該第２半導体領域の前記ゲート電極下の領域であって、かつ反転層の形成される前記半導体基板の表面領域には、前記第２半導体領域のＮ型不純物濃度を相殺して前記第１半導体領域の表面領域におけるＮ型不純物濃度と実質的に同等とするように、前記第１半導体領域の前記ゲート電極下の前記一領域にまで回り込むようにＰ型不純物を導入した相殺領域が形成されていることを特徴とするＭＩＳ型半導体装置。
【請求項２】
半導体基板に形成され、該半導体基板の一表面に露出するＮ型の第１半導体領域に、Ｐ型の所定の不純物濃度を有するソースおよびドレイン領域を備え、絶縁膜を介して配設されたゲート電極によって導通制御されるＭＩＳ構造のトランジスタであって、
前記ドレイン領域の前記ゲート電極のエッジ部における電界集中を緩和すべく、前記ゲート電極エッジ部と前記ドレイン領域との間に配設された前記ドレイン領域よりも低い不純物濃度のＰ型オフセット領域を有し、
さらに、前記第１半導体領域よりも高濃度のＮ型からなり、前記オフセット領域より広く、かつ深い拡散深さを有して、前記第１半導体領域において前記オフセット領域及び前記ドレイン領域を覆うようにして形成されるとともに、前記第１半導体領域の前記ゲート電極下の一領域にまで回り込みつつ、前記ゲート電極下の反転層が形成される前記半導体基板の表面領域に前記第１半導体領域を残すように拡散形成された第２半導体領域を有し、
該第２半導体領域の前記ゲート電極下の領域であって、かつ反転層の形成される前記半導体基板の表面領域には、前記第２半導体領域のＮ型不純物濃度を相殺して前記第１半導体領域の表面領域におけるＮ型不純物濃度と実質的に同等とするように、前記第１半導体領域の前記ゲート電極下の前記一領域にまで回り込むようにＰ型不純物を導入した相殺領域が形成されていることを特徴とするＭＩＳ型半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、Ｐチャネル型の高耐圧ＭＩＳトランジスタ，相補型トランジスタに関する。
【０００２】
【従来の技術】
従来、図１に示す様に、例えばＰチャネルＭＯＳ型トランジスタを例にとって説明すれば、そのドレインを高不純物濃度（Ｐ＋  ）領域７とそれよりも低不純物濃度（Ｐ−  ）のオフセット領域６の２つの部分に分けて、ゲートエッジ部９での電界集中を抑制して、ドレイン耐圧を向上させる、いわゆるオフセット・ゲート構造のトランジスタが知られている。
【０００３】
しかし、このオフセット・ゲート構造の素子では、その動作時、このオフセット領域６が高抵抗成分として作用し、電流駆動能力が低下してしまうという問題があった。
【０００４】
上記の問題に対し、特開平４−２１２４６５号公報では、図２に示す様に、従来のオフセット・ゲート構造トランジスタのオフセット領域６およびドレイン領域７を、基板と同じ導電型の拡散層領域１０で囲むことにより、オフセット領域６を高不純物濃度の拡散層で形成可能とし、このオフセット領域６を低抵抗化することにより電流駆動能力を向上させることができる所謂２重オフセット構造のトランジスタが開示されている。
【０００５】
また、ＣＭＯＳ型トランジスタにおいては、その微細化が進むにつれて、短チャネル効果やホット・キャリア効果が大きくなり、これに対する考慮が必要となってきている。特開昭６２−２１７６６６号公報では、Ｐ型チャネルＭＯＳトランジスタおよびＮ型チャネルＭＯＳトランジスタのソース・ドレイン層を低濃度のＮ型不純物層で取り囲むことにより、この両方の効果を同時に低減できるＭＯＳ型半導体装置の製造方法が開示されている。
【０００６】
ところで、近年、低消費電力の要望から駆動電圧を低電圧化する傾向がある。これは、通常ドレイン電圧を５Ｖ電圧としてトランジスタを動作させていたものを、例えば３Ｖや２．５Ｖ電圧で駆動させようとするものである。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記公報に示されるようなＭＯＳトランジスタを上述したような低電圧で駆動させた場合にしきい値が大きく変動してしまうことがわかった。
【０００８】
図２に示されるＰチャネル型のオフセット・ゲート構造のトランジスタを例に取って説明すると、図５に示すようにドレイン電圧ＶＤ  ＝−５Ｖの時とＶＤ  ＝−０．１Ｖの時とではしきい値電圧Ｖｔｈに約１Ｖの差が生じてしまう。このようにしきい値が変化すると、ゲート電圧をＶＧ  とするとドレイン電流ＩＤ  ∝（ＶＧ  −Ｖｔｈ）であるため、駆動電圧によって流せる電流量が大きく変化してしまったり、相互コンダクタンスが変化し、電流駆動能力が変化してしまう。従って、回路設計上の自由度が制限されてしまうという問題が発生する。
【０００９】
従って、本発明は、駆動電圧が変化した際の流せる電流量変化または電流駆動能力の変化を抑制することのできるトランジスタ構造を提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで、本願発明者らが検討したところ、駆動電圧によりしきい値電圧が上昇してしまうのは、ゲート電極下にまで拡散形成されてしまう２重オフセット領域１０によることがわかった。すなわち、ＭＯＳトランジスタの動作条件である反転層の形成領域の不純物濃度が高くなり、反転層を形成するまでの電圧が上昇してしまうものである。
【００１１】
このことは、上記特開昭６２−２１７６６６号公報に示される構造においてもいえることである。すなわち、ゲート電極長が短くなるにつれてＮチャネルトランジスタのホットキャリア効果が大きくなるため、ホットキャリア効果抑制のために電界緩和作用をより向上させようとすると、例えばイオン注入の角度を大きくして、低濃度のＮ型不純物層をよりゲート電極の内側に形成させる必要があり、それに伴って、Ｐチャネルトランジスタにおいてもゲート電極のより内側に低濃度のＮ型不純物層が形成されてしまい、上記のような問題が発生することになる。
【００１２】
従って、請求項１に記載の半導体装置は、半導体基板に形成され、該半導体基板の一表面に露出するＮ型の第１半導体領域に、Ｐ型の所定の不純物濃度を有するソースおよびドレイン領域を備え、絶縁膜を介して配設されたゲート電極によって導通制御されるＭＩＳ構造のトランジスタであって、前記第１半導体領域よりも高濃度のＮ型からなり、前記第１半導体領域において前記ドレイン領域を覆うように形成されるとともに、前記第１半導体領域の前記ゲート電極下の一領域にまで回り込みつつ、前記ゲート電極下の反転層が形成される前記半導体基板の表面領域に前記第１半導体領域を残すように拡散形成された第２半導体領域を有し、該第２半導体領域の前記ゲート電極下の領域であって、かつ反転層の形成される前記半導体基板の表面領域には、前記第２半導体領域のＮ型不純物濃度を相殺して前記第１半導体領域の表面領域におけるＮ型不純物濃度と実質的に同等とするように、前記第１半導体領域の前記ゲート電極下の前記一領域にまで回り込むようにＰ型不純物を導入した相殺領域が形成されていることを特徴としている。
【００１４】
また、請求項２に記載の半導体装置は、半導体基板に形成され、該半導体基板の一表面に露出するＮ型の第１半導体領域に、Ｐ型の所定の不純物濃度を有するソースおよびドレイン領域を備え、絶縁膜を介して配設されたゲート電極によって導通制御されるＭＩＳ構造のトランジスタであって、前記ドレイン領域の前記ゲート電極のエッジ部における電界集中を緩和すべく、前記ゲート電極エッジ部と前記ドレイン領域との間に配設された前記ドレイン領域よりも低い不純物濃度のＰ型オフセット領域を有し、さらに、前記第１半導体領域よりも高濃度のＮ型からなり、前記オフセット領域より広く、かつ深い拡散深さを有して、前記第１半導体領域において前記オフセット領域及び前記ドレイン領域を覆うようにして形成されるとともに、前記第１半導体領域の前記ゲート電極下の一領域にまで回り込みつつ、前記ゲート電極下の反転層が形成される前記半導体基板の表面領域に前記第１半導体領域を残すように拡散形成された第２半導体領域を有し、該第２半導体領域の前記ゲート電極下の領域であって、かつ反転層の形成される前記半導体基板の表面領域には、前記第２半導体領域のＮ型不純物濃度を相殺して前記第１半導体領域の表面領域におけるＮ型不純物濃度と実質的に同等とするように、前記第１半導体領域の前記ゲート電極下の前記一領域にまで回り込むようにＰ型不純物を導入した相殺領域が形成されていることを特徴としている。
【００１６】
【作用および発明の効果】
請求項１及び請求項２に記載のＭＩＳ型半導体装置によれば、半導体基板に設けられた第１半導体領域と同じ導電型のＮ型であるとともに前記第１半導体領域よりも高濃度の第２半導体領域のゲート電極下の領域であって、前記半導体基板の表面領域の反転層形成領域においては、そのＮ型不純物濃度が前記第１半導体領域の表面領域における不純物濃度と実質的に同等となっているため、しきい値電圧の上昇を抑制することができる。これにより、駆動電圧が変化しても流せる電流量、または電流駆動能力の変化を抑制することができ、従って回路設計上の自由度を低下させることのないＭＩＳ型半導体装置を提供できる。
【００１７】
【実施例】
本発明を適用した実施例について、図面を用いて説明する。
【００１８】
図３は、本発明の半導体装置の製造方法により製造されるＭＩＳ型半導体装置の一例である高耐圧Ｐ型チャネルＭＯＳトランジスタを示す断面図である。また、図７〜図１３は、本発明の製造方法を相補形ＭＩＳトランジスタの一種である高耐圧Ｐ型チャネルＭＯＳトランジスタを有するＣＭＯＳトランジスタの製造工程に適用した場合の実施例を示す工程図である。
【００１９】
本発明の一実施例である高耐圧Ｐ型チャネルＭＯＳトランジスタは、図３に示すように、半導体基板１に形成された低濃度不純物領域（Ｎ−  ウェル領域）２ｂ、フィールド酸化膜３、ゲート酸化膜４およびゲート酸化膜上に形成されたゲート電極５、高濃度不純物拡散層からなるソース領域８、ドレイン領域７およびオフセット領域６が形成され、さらに、Ｎ−  ウェル領域２ｂと同導電型で高濃度に形成されたＮ−  不純物領域１３ｂに逆導電型の不純物を導入することにより、ゲート電極下の図中Ａに示される表面領域のＮ型不純物濃度が、実質的にＮ−  ウェル領域２ｂの表面領域の不純物濃度と等しくなるように形成されている。尚、以下の説明において、逆導電型の不純物を導入したＮ−  不純物領域１３ｂをＮ−  不純物領域１１とする。
【００２０】
その様子を図４を用いて説明する。図４（ａ）は、図３の図中Ａに示す領域周辺の拡大図である。図４（ａ）に示すように、ゲート電極５下の相殺領域となる領域１１ａにおいては、逆導電型の不純物が導入されたことにより、その不純物濃度がＮ−  ウェル領域２ｂの表面領域の濃度と等しくなるように形成されるものである。
【００２１】
また、図４（ｂ）は、ＣＣ断面の半導体基板表面から深さ方向へのＮ型不純物濃度プロファイルを示すものであり、縦軸がＮ型不純物濃度を示し、横軸が基板の深さを示すものである。また、深さ方向の０点を基板表面とし、Ｂ点を図４（ａ）に示す相殺領域１１ａとＮ−  不純物領域１１との境界領域の深さとしている。
【００２２】
図４（ｂ）において、実線ＤはＮ−  ウェル領域２ｂの濃度プロファイルであり、実線ＥはＮ−  不純物領域１１の濃度プロファイルであり、実線Ｆが相殺領域１１ａの濃度プロファイルである。また、点線Ｄ’はＮ−  不純物領域１１（１３ｂ）を形成する前のＮ−  ウェル領域２ｂによる基板表面付近の不純物濃度、すなわち、チャネルが形成されるゲート電極５下のＮ−  ウェル領域２ｂの基板表面付近の不純物濃度を示すものであり、点線Ｅ’はＮ−  不純物領域１１（１３ｂ）を形成した後であって、相殺領域１１ａを形成する前の基板表面付近の不純物濃度を示すものである。
【００２３】
すなわち、従来では、Ｎ−  不純物領域１３ｂを形成することにより、基板表面付近の濃度が実線Ｄ’で示される濃度（基板表面ではａ点の濃度）から実線Ｅ’で示される濃度（基板表面ではｂ点の濃度）まで上昇してしまい、これが原因となって、駆動電圧が変化した際にしきい値電圧が変動したり、電流駆動能力が変動してしまっていた。そこで本発明では、相殺領域１１ａを形成するためのイオン注入を行い、点線Ｅ’と実線Ｆとの間の斜線領域のＮ型不純物をＰ型不純物で相殺して、基板表面付近のＮ型不純物濃度をｂ点の濃度からａ点の濃度、すなわちＮ−  ウェル領域２ｂの基板表面付近の不純物濃度に近づけている。
【００２４】
尚、図４（ａ），（ｂ）の両図は、説明の都合上、分かり易くしたものであって、実際の断面図および濃度プロファイルとは異なるものである。
【００２５】
次に、本発明の製造方法の一実施例を、相補型ＭＯＳトランジスタの製造工程に適用した場合の図を用いて説明する。図７では相補型ＭＯＳトランジスタとして、通常のソース・ドレイン耐圧をもつＮ型チャネルＭＯＳトランジスタ（以下、Ｎｃｈ低耐圧トランジスタ）と、オフセット・ゲート構造のＰ型チャネルＭＯＳトランジスタ（以下、Ｐｃｈ高耐圧トランジスタ）を形成している。
【００２６】
図７に示すように、比較的高抵抗のシリコン基板１に周知の技術により、Ｐ−ウェル領域２ａ、Ｎ−  ウェル領域２ｂ、フィールド酸化膜３、ゲート酸化膜４を形成する。
【００２７】
図８に示すように、必要に応じて、形成される各々のトランジスタのしきい値を所望の値にすべく、しきい値調整用の不純物１２ａ，１２ｂ（以降図示せず）をイオン注入する。そして、ゲート電極となるポリ・シリコン層をＣＶＤ法を用いてゲート酸化膜４上に積層し、通常のホト・エッチング工程を用いてゲート電極５を各々形成する。
【００２８】
続いて、図９に示すように、ゲート電極５に薄く酸化膜（図示せず）を形成したのち、Ｎｃｈ低耐圧トランジスタ形成領域、Ｐｃｈ高耐圧トランジスタ形成領域に同時にＮ型不純物をイオン注入１３し、各ゲート電極５の両側にＮ−  不純物領域１３ａ，１３ｂを形成する。ここで、通常、イオン注入工程での注入角度はウェハの法線に対して０〜７°傾けておこなわれるが、本実施例ではＮ型不純物のイオン注入１３は、ウェハの法線に対して６０°の斜めから行った。イオン注入の条件としては、不純物としてリンを加速度９０ＫｅＶで、ドーズ量としては約６×１０１３ｄｏｓｅ打ち込み、１０００℃で１０分熱処理を行った。
【００２９】
次に、図１０に示すように、Ｎｃｈ低耐圧トランジスタ形成領域をホト・レジスト２１等でマスクし、Ｐ型不純物をＰｃｈ高耐圧トランジスタ形成領域にのみイオン注入１４する。イオン注入１４では、図９に示されるＮ−  不純物領域１３ａ，１３ｂの内、少なくともゲート電極５の下の部分のＮ−  不純物を実質的に相殺するように行われる。本実施例では、不純物としてボロンをＮ型不純物のイオン注入１３と同じ注入角度、ドーズ量で、またイオンの飛程もほぼ等しくなるよう設定された加速電圧で注入した。つまり、不純物の拡散速度を考慮して、最終的にゲート電極下であって半導体基板表面のＮ−  不純物領域１１（１３ｂ）の不純物濃度がＮ−  ウェル領域２ｂとほぼ同等の濃度になるような条件でイオン注入すればよい。その条件の一例として本実施例においては、注入角度を６０°、ドーズ量を約６×１０１３ｄｏｓｅ、加速電圧を５０ＫｅＶとして行った。尚、逆導電型の不純物を導入したあとのＮ−  不純物領域１３ｂをＮ−  不純物領域１１とする。
【００３０】
このようなイオン注入１４を行うことにより、Ｐｃｈ高耐圧トランジスタのしきい値Ｖｔｈあるいは電流駆動能力への影響が抑制され、Ｖｔｈにおいては、しきい値調整用の不純物層１２ｂあるいは、それを行わない場合はＮ−  ウェル領域２ｂの表面濃度により決定し、しきい値のコントロールが容易になる。
【００３１】
その後、図１１に示すように、従来の方法にて、Ｐ型不純物をイオン注入（１６）し、オフセット領域となる拡散層６を形成する。この際の条件としては、本実施例においては、注入角度を７°とし、加速電圧を３０ＫｅＶとし、ドーズ量を４×１０１３ｄｏｓｅとした。上記のようにＰ型不純物のイオン注入１４とイオン注入１６により、オフセット領域６の濃度が決定される。
【００３２】
続いて、図１２，１３に示すように、Ｐｃｈ高耐圧トランジスタ領域にＰ＋  ソース・ドレイン層８，７を形成し、Ｎｃｈ低耐圧トランジスタ形成領域にＮ＋  ソース・ドレイン層１８，１９を形成し、電極配線等（図示せず）の工程を経て、図１４に示す相補型ＭＯＳトランジスタが製造される。
【００３３】
このようにして製造されたＰｃｈ高耐圧トランジスタの特性を図５に示す。
【００３４】
尚、実線は従来の方法により製造されたトランジスタ、破線は本発明により製造されたトランジスタの特性である。
【００３５】
従来の方法で製造されたトランジスタのしきい値電圧は、ドレイン電圧ＶＤ＝−０．１ＶとＶＤ＝−５Ｖとでそのしきい値に約０．８Ｖ程度と大きく差があるのに対し、本発明によるトランジスタではその差を小さくすることができることがわかる。また、図面では分かりにくいが、電流駆動能力（相互コンダクタンスｇｍ）の駆動電圧が変わることによる変動も抑制することができるという効果もある。
【００３６】
従って、ソース・ドレイン８，７の周りにＮ−  ウェル領域２ｂよりも高濃度のＮ−  不純物領域１１を有し、このＮ−  不純物領域１１内にオフセット領域となる拡散層６を形成したＰｃｈ高耐圧トランジスタにおいて、ゲート電極５下の領域のＮ−  不純物領域１１の表面領域においては、逆導電型の不純物であるＰ型不純物を導入し、相殺領域１１ａを形成してＮ型不純物濃度をＮ−  ウェル領域２ｂ程度に近づけているため、駆動電圧が変化してもしきい値の変化を抑えることができる。
【００３７】
これにより、駆動電圧が変化しても流せる電流量の変化を抑制することができるとともに電流駆動能力（相互コンダクタンスｇｍ）の変化も抑制することができる。よって、回路設計上の自由度を低下させることのないＰｃｈ高耐圧トランジスタを提供できる。
【００３８】
また、上述した製造方法によれば、相補形ＭＯＳトランジスタの微細化による短チャネル効果およびホット・キャリア効果を低減させるとともに、しきい値の変動あるいは電流駆動能力の変動を抑制することのできる高耐圧ＭＯＳトランジスタを含んだ相補形ＭＯＳトランジスタを製造することができる。
【００３９】
さらに、上記製造方法によれば、イオン注入１４とイオン注入１６の際のレジストマスク２１のパターンは同一であるため、イオン注入１４はレジストマスク２１形成後、イオン注入１６に先立って行えばよく、従来の工程に比べてイオン注入工程１４を追加するのみで、電流量変化あるいは電流駆動能力変化を抑制することのできるＭＯＳトランジスタを提供することができる。
【００４０】
尚、相殺領域１１ａは、少なくとも反転層が形成される領域深さまでは形成する必要がある。ただし、相殺領域１１ａを形成するためのＰ型不純物のイオン注入量が多すぎると、この相殺領域１１ａが逆にＰ型不純物濃度の濃い領域となってしまい、その部分で耐圧が決まってしまうようになるため、イオン注入量には上限がある。
【００４１】
また、Ｎ−  不純物領域１３ｂの形成のためのＮ型不純物のイオン注入角度およびドーズ量（Ｉ．Ｉ  １３）と、相殺領域１１ａの形成のためのＰ型不純物のイオン注入角度およびドーズ量（Ｉ．Ｉ  １４）と、ソース・ドレイン層８，７の形成のためのイオン注入角度およびドーズ量（Ｉ．Ｉ  １６）を以下に示す表１のように変化させたときに、ドレイン電圧ＶＤ＝０．１Ｖ，ＶＤ＝５Ｖと変化させたときのしきい値ＶＴＰの変動を調べた結果を図６に示す。図中○がＶＤ＝０．１Ｖのときのデータ、△がＶＤ＝５Ｖのときのデータを示す。
【００４２】
図６は、サンプルウエハをＡ〜Ｈの８枚用いて、各ウエハにおいて１点のみ測定したデータである。
【００４３】
【表１】
0003594518.tif 000002
【００４４】
図６を見ると、サンプルＢとサンプルＨにおいてドレイン電圧が変化すると、しきい値も大きく変化することがわかる。
【００４５】
サンプルＢはＮ−  不純物領域１３ｂを形成したのち、相殺領域１１ａを形成しなかったサンプルであり、従来技術に相当する。また、サンプルＨは同じく相殺領域１１ａを形成しなかったサンプルであるが、その代わり、ソース・ドレイン層８，７の形成のイオン注入のドーズ量を増加させたものである。
【００４６】
この図６のサンプルＨの結果より、Ｎ−  不純物領域１３ｂの影響を排除するためには、単に逆導電型の不純物の注入ドーズ量を増加させるだけではあまり効果がなく、Ｎ−  不純物領域１３ｂの形成のイオン注入と同等の注入角度にて注入する必要があることがわかる。
【００４７】
上記実施例ではＰｃｈ高耐圧トランジスタについて説明したが、相殺領域１１ａを有する構造は、上述した特開昭６２−２１７６６６号公報に示されるような構造（以下Ｃ−ＤＤＤ構造という）にも適用できる。すなわち、ＣＭＯＳ型トランジスタの微細化に伴う短チャネル効果やホット・キャリア効果を抑制するために、Ｃ−ＤＤＤ構造においては、Ｐ型チャネルＭＯＳトランジスタ（以下Ｐｃｈ低耐圧トランジスタという）およびＮ型チャネルＭＯＳトランジスタのソース・ドレイン層をウェル領域よりも高濃度のＮ−  不純物領域で取り囲むことにより、この両方の効果を同時に低減するようにしている。従って、Ｐ型チャネルＭＯＳトランジスタにおいては、ウェル領域よりも高濃度のＮ−  不純物領域により、駆動電圧が変化した際にしきい値電圧が変動する、あるいは電流駆動能力が変動するようになると考えられる。
【００４８】
本願発明者らは、まず、従来構造にてＰｃｈ高耐圧トランジスタとＰｃｈ低耐圧トランジスタとのしきい値変動を測定した。その結果、Ｐｃｈ高耐圧トランジスタのしきい値変動は約０．８Ｖであったのに対し、Ｐｃｈ低耐圧トランジスタのしきい値変動は約０．２Ｖと動作上、特に問題のない変動幅であった。
【００４９】
実際、高耐圧トランジスタのゲート電極幅が２μｍ、低耐圧トランジスタのゲート電極幅が１μｍと、低耐圧トランジスタの方がゲート電極幅は短く設計されるものである。従って、チャネル長の短い低耐圧トランジスタの方が、しきい値変動が大きいものと思われたが、上述のように逆の結果が出てしまった。その理由として、本願発明者らは次のように考えた。
【００５０】
すなわち、高耐圧トランジスタの場合、ゲート電極下に回り込むのはソース・ドレイン領域の高濃度層ではなく、低濃度のオフセット領域であり、Ｎ−  不純物領域の影響が大きく残ってしまうことが予想される。また、高耐圧を要求されるが故に、ゲート酸化膜が低耐圧トランジスタのものに比べ厚く（今回の場合は低耐圧トランジスタの１．７５倍）形成され、しきい値が低耐圧トランジスタに比べ変動しやすいことも予想される。本願発明者らは、実際にはこれら２つが同時に影響したものと考えた。
【００５１】
次に、本願発明者らは、Ｃ−ＤＤＤ構造の低耐圧トランジスタにおいてゲート電極幅を変化させて実験したところ、ゲート電極幅が１μｍ程度に狭くなると、しきい値変動や電流駆動能力変動の問題が高耐圧トランジスタのように顕著になってくることを確認した。従って、Ｃ−ＤＤＤ構造の低耐圧Ｐｃｈトランジスタにおいても、本願発明を適用することは有効であるといえる。
【００５２】
尚、本願発明を適用したＣ−ＤＤＤ構造においては、ゲート電極下の表面付近に形成された相殺領域１１ａが、駆動電圧が変化した際のしきい値電圧変動あるいは電流駆動能力変動を抑制し、上記実施例のＮ−  不純物領域１１に相当するＮ型不純物領域が短チャネル効果によるパンチスルー現象を抑制することになる。
【００５３】
また、Ｃ−ＤＤＤ構造においても、相殺領域１１ａを形成するためのレジストマスクは、ソース・ドレインを形成するレジストマスクと同一であるため、ただ単にイオン注入のみを追加するだけでよい。
【００５４】
すなわち、相補形ＭＯＳトランジスタの製造方法において、上記実施例のようなしきい値電圧変化あるいは電流駆動能力変動を抑制することのできるＰ型チャネルＭＯＳトランジスタを得るためには、単にＮ型チャネルＭＯＳトランジスタのホットキャリア効果抑制のためのＮ型不純物のイオン注入と、Ｐ型チャネルＭＯＳトランジスタの短チャネル効果抑制のためのＮ型不純物のイオン注入とを分けて注入角度を変えてイオン注入を行うようにすればよいが、この様にすると、それぞれのイオン注入においてレジストマスクが変わるため、マスクを形成するためのフォト工程が追加されてしまう。そこで、本実施例のように、イオン注入１４を行えば、例えば本実施例のＰｃｈ高耐圧トランジスタにおいては、オフセット領域６と同様のレジストマスクを用いることができ、また、特開昭６２−２１７６６６号公報に示されるような相補形のＭＩＳトランジスタの製造方法においても、イオン注入１４のレジストマスクはソース・ドレイン領域を形成するためのマスクを使用することができるため、前述の製法のようにレジストマスクを形成するためのフォト工程の追加なしに上記構造のＭＯＳトランジスタを形成することができる。
【００５５】
また、上述したしきい値電圧変化あるいは電流駆動能力変化抑制構造を得るために、Ｎ−  ウェル領域２ｂよりも高濃度のＮ−  不純物領域１３ｂのイオン注入１４の注入角度と相殺領域１１ａを形成するためのイオン注入１６の注入角度とを等しくしているため、Ｎ型不純物の拡散し、Ｎ−  ウェル領域２ｂよりも高濃度となった領域を実質的にＰ型不純物で相殺することができる。
【００５６】
さらに、イオン注入１４とイオン注入１６とのドーズ量を等しくしているため、相殺領域１１ａの不純物濃度をよりＮ−  ウェル領域２ｂの不純物濃度に近づけることができる。
【００５７】
以上、半導体基板にＮｃｈ低耐圧トランジスタおよびＰｃｈ高耐圧トランジスタを形成した相補型トランジスタを例に示したが、本発明は、その要旨を逸脱しない範囲で様々な応用が可能である。
【００５８】
図１５はＮｃｈ高耐圧トランジスタおよびＰｃｈ高耐圧トランジスタを形成した相補型トランジスタの例、図１６はＰｃｈ低耐圧トランジスタおよびＰｃｈ高耐圧トランジスタを形成した相補型トランジスタの例、図１７はフローテイング・ゲート（２３）コントロール・ゲート（２５）の２層ゲート構造のＥＰＲＯＭとＰｃｈ高耐圧トランジスタを形成した相補型トランジスタの例を示す図であり、その製造方法の理解を容易にするため、図中の番号のうち、図７〜図１３（図１４）を用いて説明した製造工程と同一工程で形成されるものについては、同じ番号を付与してある。
【００５９】
また、上記実施例では、絶縁膜が酸化膜（Ｏｘｉｄｅ）のＭＯＳトランジスタについて説明したが、他の絶縁膜のＭＩＳトランジスタについても適用できる。
【図面の簡単な説明】
【図１】従来の製造方法によるオフセット・ゲート構造トランジスタの断面図である。
【図２】従来の改良された製造方法によるオフセット・ゲート構造トランジスタの断面図である。
【図３】本発明の製造方法によるオフセット・ゲート構造トランジスタの断面図である。
【図４】（ａ）は、図３の拡大図である。
（ｂ）は、図４（ａ）のＣＣ断面の不純物濃度プロファイルを示す図である。
【図５】本発明の製造方法によるオフセット・ゲート構造トランジスタと従来の製造方法にて形成されるオフセット・ゲート構造トランジスタの特性比較図である。
【図６】イオン注入工程の違いによる特性比較図である。
【図７】本発明の製造方法の一実施例を説明する工程断面図である。
【図８】本発明の製造方法の一実施例を説明する工程断面図である。
【図９】本発明の製造方法の一実施例を説明する工程断面図である。
【図１０】本発明の製造方法の一実施例を説明する工程断面図である。
【図１１】本発明の製造方法の一実施例を説明する工程断面図である。
【図１２】本発明の製造方法の一実施例を説明する工程断面図である。
【図１３】本発明の製造方法の一実施例を説明する工程断面図である。
【図１４】本発明の製造方法により形成される相補型トランジスタの例を示す断面図である。
【図１５】本発明の製造方法により形成される相補型トランジスタの例を示す断面図である。
【図１６】本発明の製造方法により形成される相補型トランジスタの例を示す断面図である。
【図１７】本発明の製造方法により形成される相補型トランジスタの例を示す断面図である。
【符号の説明】
１  シリコン基板
５  ゲート電極
６  オフセット領域
７，８  Ｐ＋  ソース・ドレイン層
１１  Ｎ−  不純物領域
１１ａ  相殺領域
１３ａ，１３ｂ  Ｎ−  不純物領域
２３  層間酸化膜
【図１】
0003594518.tif 000003
【図２】
0003594518.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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