(57)【特許請求の範囲】
【請求項１】
強誘電体メモリセルの強誘電体キャパシタに書き込まれたデータを読み出す方法において、
強誘電体キャパシタに書き込まれる第１のデータと第２のデータの内の第１のデータが書き込まれた強誘電体キャパシタの分極量を増加させるための第１の電圧を、上記強誘電体キャパシタの第１の端子と第２の端子間に印加するステップと、
そのあとに、上記第１の電圧とは逆極性の第１の読み出し電圧を印加するステップと、
そのあとに、上記第１の読み出し電圧とは逆極性の第２の読み出し電圧を印加するステップと、
そのあとに、上記強誘電体キャパシタの第２の端子を第１の電位にするステップと
を含み、
上記第１の電圧をＶＦｅ１、上記第２の読み出し電圧をＶＦｅ２とすると、
０＜｜ＶＦｅ１｜≦｜ＶＦｅ２｜
であって、ＶＦｅ１およびＶＦｅ２が同じ極性である
ことを特徴とする強誘電体メモリセルの読み出し方法。
【請求項２】
上記強誘電体キャパシタの両端子を同じ上記第１の電位にするステップと、
上記第１の端子をフローティングにするステップと
を、第１の電圧を印加する上記ステップと第１の読み出し電圧を印加する上記ステップの間にさらに含む
ことを特徴とする請求項１記載の強誘電体メモリセルの読み出し方法。
【請求項３】
上記強誘電体キャパシタの両端子を同じ上記第１の電位にするステップと、
上記第１の端子をフローティングにするステップと
を、第１の電圧を印加する上記ステップの前にさらに含む
ことを特徴とする請求項１記載の強誘電体メモリセルの読み出し方法。
【請求項４】
強誘電体メモリセルの強誘電体キャパシタに書き込まれたデータを読み出す回路において、
上記強誘電体キャパシタの第１の端子を駆動し、または上記第１の端子をフローティングにする第１の駆動手段と、
上記強誘電体キャパシタの第２の端子を駆動する第２の駆動手段と、
上記第１の端子に誘起された電位をもとに上記データを検知する検知手段と、
上記第１および第２の駆動手段ならびに上記検知手段を制御する制御手段と
を備え、
上記データに応じた電位を強誘電体キャパシタの第１の端子に誘起させるための一連の読み出し電圧を上記強誘電体キャパシタに印加する前に、強誘電体キャパシタに書き込まれる第１のデータと第２のデータの内の第１のデータが書き込まれた強誘電体キャパシタの分極量を増加させるための第１の電圧を上記強誘電体キャパシタの第１の端子と第２の端子間に印加し、
上記一連の読み出し電圧は、
上記第１の電圧とは逆極性の第１の読み出し電圧と、
そのあとに印加される、上記第１の読み出し電圧とは逆極性の第２の読み出し電圧と、
そのあとに印加される、上記強誘電体キャパシタの第２の端子を第１の電位にする電圧と
を含み、
上記第１の電圧をＶＦｅ１、上記第２の読み出し電圧をＶＦｅ２とすると、
０＜｜ＶＦｅ１｜≦｜ＶＦｅ２｜
であって、ＶＦｅ１およびＶＦｅ２が同じ極性である
ことを特徴とする強誘電体メモリセルの読み出し回路。
【請求項５】
上記第１および第２の駆動手段を上記第１および第２の端子にそれぞれ接続して上記第１の電圧を印加し、
次に、上記第１および第２の駆動手段によって上記強誘電体キャパシタの両端子を同じ上記第１の電位にしたあと、上記第１の駆動手段を上記第１の端子から切り離して上記第１の端子をフローティングにし、
次に、上記第１の端子をフローティングにしたまま上記第２の駆動手段によって上記一連の読み出し電圧を印加し、
そのあと、上記検出手段を上記第１の端子に接続して上記データに応じた上記電位を検知する
ことを特徴とする請求項４記載の強誘電体メモリセルの読み出し回路。
【請求項６】
上記第１および第２の駆動手段を上記第１および第２の端子にそれぞれ接続して上記強誘電体キャパシタの両端子を同じ上記第１の電位にしたあと、上記第１の駆動手段を上記第１の端子から切り離して上記第１の端子をフローティングにし、
次に、上記第１の端子をフローティングにしたまま上記第２の駆動手段によって上記第１の電圧および上記一連の読み出し電圧を上記強誘電体キャパシタに順次印加し、
そのあと、上記検出手段を上記第１の端子に接続して上記データに応じた上記電位を検知する
ことを特徴とする請求項４記載の強誘電体メモリセルの読み出し回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを記憶保持するメモリセルを強誘電体キャパシタで構成した半導体記憶装置（強誘電体メモリ）に関し、特に強誘電体キャパシタに記憶保持された（書き込まれた）データを読み出す強誘電体メモリセルの読み出し方法および読み出し回路に関する。
【０００２】
【従来の技術】
図６は従来の強誘電体メモリの回路構成図である。図６の強誘電体メモリは、強誘電体メモリセルＭＦｅと、ビットライン駆動回路ＢＬＤｕと、プレートライン駆動回路ＰＬＤｕと、センスアンプＳＡと、制御回路ＣＴＬｕとを備えている。
【０００３】
図６の強誘電体メモリでは、ビットラインＢＬとプレートラインＰＬの間に強誘電体メモリセルＭＦｅが設けられている。強誘電体メモリセルＭＦｅは、１つの強誘電体キャパシタＣＦｅと１つの選択トランジスタＳＬＴｒとを直列に接続した構成の１Ｔ１Ｃ型のメモリセルである。
【０００４】
ビットライン駆動回路ＢＬＤｕは、プリチャージ回路ＰＲＥｕと、スイッチ回路ＳＷとを備える。プリチャージ回路ＰＲＥｕは、制御回路ＣＴＬｕによって制御され、ＯＮしたスイッチ回路ＳＷを介してビットラインＢＬに、電圧Ｖｅｅ（＝０［Ｖ］），Ｖｒｅｆを印加できるように構成されている（ビットラインＢＬの電位ＶＢＬをＶｅｅ（＝０［Ｖ］），Ｖｒｅｆにできるように構成されている）。
【０００５】
プレートライン駆動回路ＰＬＤｕは、制御回路ＣＴＬｕによって制御され、プレートラインＰＬに電圧Ｖｃｃ，Ｖｅｅ（＝０［Ｖ］），Ｖｒｅｆ，Ｖｈ，Ｖｉｎｖを印加できるように構成されている（プレートラインＰＬの電位ＶＰＬをＶｃｃ，Ｖｅｅ（＝０［Ｖ］），Ｖｒｅｆ，Ｖｈ，Ｖｉｎｖにできるように構成されている）。
【０００６】
制御回路ＣＴＬｕは、ビットライン駆動回路ＢＬＤｕ、プレートライン駆動回路ＰＬＤｕ、選択トランジスタＳＬＴｒ、およびセンスアンプＳＡの動作を制御することによって、図６の強誘電体メモリのデータ書き込み動作およびデータ読み出し動作を制御する。
【０００７】
特開平１１−２６００６６号公報（以下、従来文献とする）には、参照電位発生用のダミー強誘電体キャパシタを設けることなく、図６のような１Ｔ１Ｃ型の強誘電体メモリセルの記憶情報を読み出す技術が記載されている。上記の従来文献に記載の技術は、図６の強誘電体メモリにおいては、強誘電体キャパシタＣＦｅの端子ＴＦｅ２が接続されているプレートラインＰＬに、ＣＦｅの端子間電圧が互いに逆極性となる２つのパルスを印加し、選択トランジスタＳＬＴｒを介して強誘電体キャパシタＣＦｅの端子ＴＦｅが接続されたビットラインＢＬに誘起された電位を、一定の参照電位と比較することによって、記憶情報を読み出すものである。
【０００８】
図７は従来のデータ読み出し手順のタイミングチャートであって、上記の従来文献に記載の技術を図６の強誘電体メモリに適用したものである。また、図８は図７の読み出し手順においての強誘電体キャパシタＣＦｅの分極の変化を説明する図であって、（ａ）は「０」情報が書き込まれたＣＦｅの分極の変化の図、（ｂ）は「１」情報が書き込まれたＣＦｅの分極の変化の図である。なお、図８は図７の読み出し手順においての強誘電体キャパシタの分極の図であるとともに、従来の課題を説明する図である。
【０００９】
図８のｒ２，ｒ４，ｒ５，ｒ６は、それぞれ図６のタイミングｓ２およびｓ３，ｓ４，ｓ５，ｓ６においての分極の位置であり、以下の説明においてｒ２（ｓ２−ｓ３），ｒ４（ｓ４），ｒ５（ｓ５），ｒ６（ｓ６）と表記する。また、図７において、横軸のＶＦｅは強誘電体キャパシタＣＦｅの端子間の電圧、縦軸の＋Ｐ，−Ｐは強誘電体キャパシタＣＦｅの分極量（分極電荷量）である。
【００１０】
図８において、最も外側に描かれたヒステリシスカーブは、飽和分極においての特性であり、飽和分極のヒステリシスカーブの内側に描かれているヒステリシスカーブは、部分分極においての特性である。ｒ０（ｓ２−ｓ３）の位置は、飽和分極のヒステリシスカーブよりも内側に位置している。これは、図８が記憶保持の間に分極量が減じた強誘電体キャパシタＣＦｅを読み出しのときの分極位置の変化の図であることを意味している。つまり、図８は飽和分極のＣＦｅではなく、飽和分極から分極量が減じた部分分極のＣＦｅを読み出したときのものである。
【００１１】
図７の読み出し手順においては、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１を選択トランジスタＳＬＴｒを介してビットラインＢＬに接続し、ビットラインＢＬをフローティングにしたまま、ｓ４，ｓ５，ｓ６で、プレートラインＰＬにＶｈ，Ｖｉｎｖ，Ｖｒｅｆを順次印加する。図８において、斜めに描かれた直線は、それぞれｓ３，ｓ４，ｓ５，ｓ６でプレートラインＰＬの電位ＶＰＬ＝Ｖｈ，Ｖｉｎｖ，ＶｒｅｆになったときのビットラインＢＬの負荷容量線である。
【００１２】
図６から図８までを用いて、従来の読み出し手順およびそれに伴う強誘電体キャパシタの分極の変化について以下に説明する。一連の読み出し手順は、制御回路ＣＴＬｕによって制御される。
【００１３】
［ｓ０  読み出しの開始］
ｓ０では、プレートラインＰＬには、プレートライン駆動回路ＬＰＤｕによって０［Ｖ］が印加されている。また、スイッチコントロールラインＳＷＥはＬ（Ｌｏｗ）レベルであり、スイッチ回路ＳＷがＯＮしており、ビットラインＢＬには、プリチャージ回路ＰＲＥによって０［Ｖ］が印加されている。また、ワードラインＷＬはＬレベルであり、選択トランジスタはＯＦＦしており、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１は、ビットラインＢＬには接続されず、フローティングになっている。また、センスアンプイネーブルラインＳＡＥはＬレベルであり、センスアンプＳＡは、ビットラインＢＬには接続されずに、高インピーダンスになっている。
【００１４】
［ｓ１−ｓ２  両端子に同電位Ｖｒｅｆを印加］
ｓ１で、プレートライン駆動回路ＰＬＤｕおよびプリチャージ回路ＰＲＥｕによってビットラインＢＬおよびプレートラインＰＬにＶｒｅｆを印加し、ｓ２で、ワードラインＷＬをＨ（Ｈｉｇｈ）レベルにして選択トランジスタＳＬＴｒをＯＮさせる。選択トランジスタＳＬＴｒがＯＮすることによって、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１がＳＬＴｒを介してビットラインＢＬに接続されるので、ＣＦｅの両端子は、同じ電位Ｖｒｅｆになる。このｓ２での分極の位置はｒ２（ｓ２−ｓ３）である。ただし、ＳＬＴｒにおいての電圧降下は無視できるものとしており、このことは以下の説明においても同様である。
【００１５】
［ｓ３  ビットラインＢＬをフローティング］
次のｓ３で、ＳＷＥをＨレベルにしてスイッチ回路ＳＷをＯＦＦさせる。これによって、プリチャージ回路ＰＲＥｕがビットラインＢＬから切り離され、ビットラインＢＬは、フローティングになる。なお、ビットラインＢＬは、このｓ３からｕ１２までフローティングのままとなる。
【００１６】
［ｓ４−ｓ６  一連の読み出し電圧の印加］
次に、ビットラインＢＬをフローティングにしたまま、プレートライン駆動回路ＰＬＤｕによってプレートラインＰＬに、ｓ４でＶｈ（＞Ｖｒｅｆ）を印加し、ｓ５でＶｉｎｖ（＜Ｖｒｅｆ）を印加し、ｓ６でＶｒｅｆ（ｓ２と同じ電位）を印加する。
【００１７】
ｓ４でプレートライン電位ＶＰＬ（＝強誘電体キャパシタＣＦｅの第２の端子ＴＦｅ２の電位）をＶｈにすることによって、ＣＦｅの端子間には、正の電圧が印加される。このｓ４での手順によって、分極の位置は、ｒ２（ｓ２−ｓ３）から、ＶＰＬ＝Ｖｈのときの負荷容量線との交点であるｒ４（ｓ４）まで変化する。このとき、図８（ａ）の「０」情報の分極において、ｒ２（ｓ２−ｓ３）からｒ４（ｓ４）までの軌跡は、部分分極のヒステリシスをたどって移動する。
【００１８】
そのあと、ｓ５でプレートライン電位ＶＰＬがＶｉｎｖにすることによって、強誘電体キャパシタＣＦｅの端子間には、負の電圧が印加される。このｓ５での手順によって、分極の位置は、ｒ４（ｓ４）から、ＶＰＬ＝Ｖｉｎｖのときの負荷容量線との交点であるｒ５（ｒ５）まで変化する。
【００１９】
さらにそのあと、ｓ６でプレートライン電位ＶＰＬがＶｒｅｆに戻すことによって、強誘電体キャパシタＣＦｅの端子間電圧ＶＦｅは、負または正の電圧になる。、この手順ｓ６によって、分極の位置は、ｒ５（ｓ５）から、ＶＰＬ＝Ｖｒｅｆのときの負荷容量線との交点であるｒ６（ｓ６）まで変化する。
【００２０】
ｓ４−ｓ６の一連の読み出し電圧の印加により、ｓ６でビットラインＢＬには、電位ＶＢＬ＝Ｖｒｅａｄが誘起される。このビットライン電位ＶＢＬ＝Ｖｒｅａｄは、強誘電体キャパシタＣＦｅの分極に応じた電位である。ｓ０の読み出し動作の開始時に強誘電体キャパシタＣＦｅの分極が飽和分極であれば、「０」情報が書き込まれたＣＦｅではＶｒｅａｄ＜Ｖｒｅｆとなり、「１」情報が書き込まれたＣＦｅではＶｒｅａｄ＞Ｖｒｅｆとなる。
【００２１】
［ｓ７  読み出しデータの検知］
次のｓ７で、ＳＡＥをＨレベルにして、センスアンプＳＡを起動する。センスアンプＳＡは、Ｖｒｅｆを参照電位とし、ビットライン電位ＶＢＬ＝Ｖｒｅａｄを参照電位Ｖｒｅｆと比較する。そして、Ｖｒｅａｄ＜Ｖｒｅｆであれば、読み出された情報は「０」であると判別し、「０」情報に応じた読み出し信号Ｖｄａｔａを出力するとともに、ビットラインＢＬを０［Ｖ］にラッチする。また、Ｖｒｅａｄ＞Ｖｒｅｆであれば、読み出された情報は「１」であると判別し、「１」情報に応じた読み出し信号Ｖｄａｔａを出力するとともに、ビットラインＢＬをＶｃｃにラッチする。
【００２２】
［ｓ８−ｓ９  再書き込み］
ビットラインＢＬがセンスアンプＳＡによって０［Ｖ］またはＶｃｃにラッチされたまま、プレートライン駆動回路ＰＬＤｕによってプレートラインＰＬに、ｓ８でＶｃｃを印加し、ｓ９で０［Ｖ］を印加する。これによって、強誘電体キャパシタＣＦｅには、読み出し前のデータが復元される。
【００２３】
［ｓ１０］
次のｓ１０で、ＳＡＥを０［Ｖ］にして、センスアンプＳＡの動作を停止させる。これによって、センスアンプＳＡは、ビットラインＢＬを０［Ｖ］にしてから高インピーダンスになる。
【００２４】
［ｓ１１］
次のｓ１１で、ワードラインＷＬをＬレベルにして、選択トランジスタＳＬＴｒをＯＦＦさせる。これによって、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１は、ビットラインＢＬから切り離される。
【００２５】
［ｓ１２］
次のｔ１２で、ＳＷＥをＬレベルにしてスイッチ回路ＳＷをＯＮさせ、プリチャージ回路ＰＲＥｕによってビットラインＢＬに０［Ｖ］を印加する。以上のｓ０−ｔ１２の手順により、一連の読み出し動作が完了する。
【００２６】
【発明が解決しようとする課題】
しかしながら、図８（ａ）から判るように、「０」情報の読み出しにおいて、読み出しの前に強誘電体キャパシタＣＦｅの分極量が低下して、ｒ２（ｓ２−ｓ３）が飽和分極のヒステリシス上ではなく、部分分極のヒステリシスに位置していると、ｒ６（ｓ６）がｒ２（ｓ２−ｓ３）に重なり、ｓ６でビットラインＢＬに誘起される電位Ｖｒｅａｄが、参照電位Ｖｒｅｆに重なるか、図８（ｂ）の「１」情報の読み出しと同じ極性（Ｖｒｅａｄ＞Ｖｒｅｆ）になってしまうため、読み出しエラーを生じる。
【００２７】
理想的な強誘電体キャパシタは、飽和分極で書き込めば、分極が減少することはないが、実際の強誘電体キャパシタは、経時的に分極量が減少する。この分極量の減少（減分極）は、デバイス作成方プロセスに起因するため、０にすることは困難である。上記の従来技術では、減分極を生じると、「０」情報については、飽和分極のヒステリシスを使用せずに、部分分極のヒステリシスのみを使用して読み出すことになる。部分分極のヒステリシスのみを使用して読み出すと、読み出しのマージンが狭くなる。このため、上記の従来技術では、減分極量が大きくなると、「０」情報の読み出しマージンが狭くなり、不安定な読み出し動作を強いられる。
【００２８】
このように、従来の技術では、強誘電体キャパシタの製造方法や構成によっては、記憶保持の間にその分極量が低下するため、読み出しが困難になる。特に、上記の従来文献のように、分極の位置を飽和分極のヒステリシス上から部分電極のヒステリシス上に移動させ、部分電極を使用してデータを読み出す読み出し手順では、読み出し前の強誘電体キャパシタの分極量の低下は、安定した読み出しを不可能にするという課題があった。
【００２９】
本発明は、上記従来の課題を解決するためになされたものであり、強誘電体キャパシタの分極量が低下しても、広い読み出しマージンを確保でき、安定した読み出しができる強誘電体キャパシタの読み出し方法および読み出し回路を提供することを目的とするものである。
【００３０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の読み出し方法は、
強誘電体メモリセルの強誘電体キャパシタに書き込まれたデータを読み出す方法において、
上記強誘電体キャパシタの分極量を増加させるための第１の電圧を、上記強誘電体キャパシタに印加するステップと、
そのあとに、上記データに応じた電位を強誘電体キャパシタの第１の端子に誘起させるための一連の読み出し電圧を、上記強誘電体キャパシタに印加するステップと
を含む
ことを特徴とするものである。
【００３１】
また、本発明の読み出し回路は、
強誘電体メモリセルの強誘電体キャパシタに書き込まれたデータを読み出す回路において、
上記強誘電体キャパシタの第１の端子を駆動し、または上記第１の端子をフローティングにする第１の駆動手段と、
上記強誘電体キャパシタの第２の端子を駆動する第２の駆動手段と、
上記第１の端子に誘起された電位をもとに上記データを検知する検知手段と、
上記第１および第２の駆動手段ならびに上記検知手段を制御する制御手段と
を備え、
上記データに応じた電位を強誘電体キャパシタの第１の端子に誘起させるための一連の読み出し電圧を上記強誘電体キャパシタに印加する前に、上記強誘電体キャパシタの分極量を増加させるための第１の電圧を上記強誘電体キャパシタに印加する
ことを特徴とするものである。
【００３２】
【発明の実施の形態】
図１は本発明の実施の形態の強誘電体メモリの回路構成図である。図１において、図６と同じものには同じ符号を付してある。図１の強誘電体メモリは、強誘電体メモリセルＭＦｅと、ビットライン駆動回路ＢＬＤと、プレートライン駆動回路ＰＬＤと、センスアンプＳＡと、制御回路ＣＴＬとを備えている。この図１の強誘電体メモリは、図６において、ビットライン駆動回路ＢＬＤｕをビットライン駆動回路ＢＬＤに、プレートライン駆動回路ＰＬＤｕをプレートライン駆動回路ＰＬＤに、制御回路ＣＴＬｕを制御回路ＣＴＬに、それぞれ変更したものである。
【００３３】
［強誘電体メモリセルＭＦｅ］
強誘電体メモリセルＭＦｅは、１つの強誘電体キャパシタＣＦｅおよび１つの選択トランジスタＳＬＴｒによって構成された１Ｔ１Ｃ型のメモリセルである。強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１は、選択トランジスタＳＬＴｒを介してビットラインＢＬに接続されており、強誘電体キャパシタＣＦｅの第２の端子ＴＦｅ２は、プレートラインＰＬに接続されている。この強誘電体キャパシタＣＦｅは、書き込まれた「０」または「１」の情報（データ）を、強誘電体の分極（残留分極）によって保持記憶する。
【００３４】
また、選択トランジスタＳＬＴｒは、ＮＭＯＳトランジスタからなり、そのゲート電極は、制御回路ＣＴＬによってそのレベルが制御されるワードラインＷＬに接続されている。この選択トランジスタＳＬＴｒは、制御回路ＣＴＬによってＯＮ／ＯＦＦ制御され、ワードラインＷＬのレベルに従ってＯＮ／ＯＦＦする。選択トランジスタＳＬＴｒは、ワードラインＷＬがＨ（Ｈｉｇｈ）レベルのときには、ＯＮして強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１をビットラインＢＬに接続し、ワードラインＷＬがＬ（Ｌｏｗ）レベルのときには、ＯＦＦして第１の端子ＴＦｅ１をビットラインＢＬから切り離す。
【００３５】
［ビットライン駆動回路ＢＬＤ］
ビットライン駆動回路ＢＬＤは、プリチャージ回路ＰＲＥと、スイッチ回路ＳＷとを備える。スイッチ回路ＳＷは、ＭＯＳトランジスタスイッチおよびインバータによって構成されており、スイッチコントロールラインＳＷＥによって制御回路ＣＴＬに接続されている。このスイッチ回路ＳＷは、制御回路ＣＴＬによってＯＮ／ＯＦＦ制御され、ＳＷＥのレベルに従ってＯＮ／ＯＦＦする。スイッチ回路ＳＷは、ＳＷＥがＬレベルのときには、ＯＮしてプリチャージ回路ＰＲＥの出力電圧をビットラインＢＬに印加し、ＳＷＥがＨレベルのときには、ＯＦＦしてビットラインＢＬをプリチャージ回路ＰＲＥの出力から切り離す。
【００３６】
また、プリチャージ回路ＰＲＥは、スイッチ回路ＳＷを介してビットラインＢＬに接続される。このプリチャージ回路ＰＲＥは、制御回路ＣＴＬによって制御され、ＯＮしたスイッチ回路ＳＷを介してビットラインＢＬに、電圧Ｖｅｅ（＝０［Ｖ］），Ｖｒｅｆ，Ｖｐｒｅを印加できるように構成されている（ビットラインＢＬの電位ＶＢＬをＶｅｅ（＝０［Ｖ］），Ｖｒｅｆ，Ｖｐｒｅにできるように構成されている）。
【００３７】
［プレートライン駆動回路ＰＬＤ］
プレートライン駆動回路ＰＬＤは、制御回路ＣＴＬによって制御され、プレートラインＰＬに電圧Ｖｃｃ，Ｖｅｅ（＝０［Ｖ］），Ｖｒｅｆ，Ｖｈ，Ｖｐｒｅ，Ｖｉｎｖを印加できるように構成されている（プレートラインＰＬの電位ＶＰＬをＶｃｃ，Ｖｅｅ（＝０［Ｖ］），Ｖｒｅｆ，Ｖｈ，Ｖｐｒｅ，Ｖｉｎｖにできるように構成されている）。
【００３８】
［センスアンプＳＡ］
センスアンプＳＡは、センスアンプイネーブルラインＳＡＥによって制御回路ＣＴＬに接続されている。このセンスアンプＳＡは、制御回路ＣＴＬによって制御され、センスアンプイネーブルラインＳＡＥのレベルに従って動作する。センスアンプＳＡは、ＳＡＥがＬレベルのときには、ビットラインＢＬには接続せず、高インピーダンスになる。
【００３９】
また、センスアンプＳＡは、ＳＡＥがＨレベルになると、ビットラインＢＬに接続して、読み出し動作によってビットラインＢＬ（強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１）に誘起された、ＣＦｅに書き込まれていた情報に応じた電位Ｖｒｅａｄを検知し、読み出された情報（ＣＦｅに書き込まれていた情報）が「０」であるか「１」であるかを判別する。
【００４０】
そして、センスアンプＳＡは、上記の情報が「０」であると判別したときには、ビットラインＢＬを０［Ｖ］にラッチするとともに、「０」情報に応じた読み出し信号Ｖｄａｔａを出力する。また、センスアンプＳＡは、上記の情報が「０」であると判別したときには、ビットラインＢＬをＶｃｃにラッチするとともに、「１」情報に応じた読み出し信号Ｖｄａｔａを出力する。
【００４１】
［制御回路ＣＴＬ］
制御回路ＣＴＬは、ビットライン駆動回路ＢＬＤ、プレートライン駆動回路ＰＬＤ、選択トランジスタＳＬＴｒ、およびセンスアンプＳＡの動作を制御することによって、図１の強誘電体メモリのデータ書き込み動作およびデータ読み出し動作を制御する。
【００４２】
なお、図１では、強誘電体メモリセルＭＦｅは１つであり、これに伴って、ワードラインＷＬ、ビットラインＢＬ、プレートラインＰＬは、それぞれ１本ずつになっており、スイッチ回路ＳＷ、プリチャージ回路ＰＲＥ、センスアンプＳＡは、それぞれ１つずつになっている。しかし、実際の強誘電体メモリにおいては、複数の強誘電体メモリセルＭＦｅが配列されており、これに伴って、複数本のワードラインＷＬ、１本または複数本のビットラインＢＬ、プレートラインＰＬ、１つまたは複数のスイッチ回路ＳＷ、プリチャージ回路ＰＲＥ、センスアンプＳＡが設けられている。
【００４３】
実施の形態１
以下に説明する実施の形態１の読み出し手順は、一連の読み出し電圧を強誘電体キャパシタの端子間に印加する前であって、かつ強誘電体キャパシタの両端子を同電位にしてビットラインをフローティングにする前に、「０」情報が書き込まれた強誘電体キャパシタの分極量を増加さるための電圧を強誘電体キャパシタの端子間に印加することを特徴としている。
【００４４】
図２は本発明の実施の形態１のデータ読み出し手順のタイミングチャートである。また、図３は図２の読み出し手順においての強誘電体キャパシタＣＦｅの分極の変化を説明する図であって、（ａ）は「０」情報が書き込まれたＣＦｅの分極の変化の図、（ｂ）は「１」情報が書き込まれたＣＦｅの分極の変化の図である。
【００４５】
図３のｐ０，ｐ２，ｐ４，ｐ５，ｐ６，ｐ７は、それぞれ図２のタイミングｔ０およびｔ１，ｔ２およびｔ３，ｔ４，ｔ５，ｔ６，ｔ７においての分極の位置であり、以下の説明においてｐ０（ｔ０−ｔ１），ｐ２（ｔ２−ｔ３），ｐ４（ｔ４），ｐ５（ｔ５），ｐ６（ｔ６），ｐ７（ｔ７）と表記する。また、図３において、横軸のＶＦｅは強誘電体キャパシタＣＦｅの端子端子間の電圧、縦軸の＋Ｐ，−Ｐは強誘電体キャパシタＣＦｅの分極電荷である。
【００４６】
図３において、最も外側に描かれたヒステリシスカーブは、飽和分極においての特性であり、飽和分極のヒステリシスカーブの内側に描かれているヒステリシスカーブは、部分分極においての特性である。ｐ０（ｔ０−ｔ１）の位置は、飽和分極のヒステリシスカーブよりも内側に位置している。これは、図３が記憶保持の間に分極量が減じた強誘電体キャパシタＣＦｅを読み出しのときの分極位置の変化の図であることを意味している。つまり、図３は飽和分極のＣＦｅではなく、飽和分極から分極量が減じた部分分極のＣＦｅを読み出したときのものである。
【００４７】
強誘電体キャパシタにおいて、強誘電体膜中の反転可能な分極域が全て同じ方向に分極した状態が飽和分極であり、同じ方向に分極した分極域が飽和分極に比べて少ない状態が部分分極である。
【００４８】
図２の読み出し手順においては、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１を選択トランジスタＳＬＴｒを介してビットラインＢＬに接続し、ビットラインＢＬをフローティングにしたまま、ｔ５，ｔ６，ｔ７で、プレートラインＰＬにＶｈ，Ｖｉｎｖ，Ｖｒｅｆを順次印加する。図３において、斜めに描かれた直線は、それぞれｔ５，ｔ６，ｔ７でプレートライン電位ＶＰＬがＶｈ，Ｖｉｎｖ，ＶｒｅｆになったときのビットラインＢＬの負荷容量線である。
【００４９】
図１では、ビットラインＢＬに１つの選択トランジスタＳＬＴｒのみが接続されているが、実際の強誘電体メモリでは、ビットラインには多数の選択トランジスタ（ＭＯＳトランジスタ）が接続されている。選択トランジスタのソース・ドレイン領域には、基板との間に拡散層容量があるため、ビットラインと基板電位の間には、上記の拡散層容量からなる容量成分が存在する。この容量成分が、ビットラインの負荷容量である。
【００５０】
強誘電体メモリでは、強誘電体キャパシタの容量の変化によって情報を読み出す。強誘電体キャパシタに読み出し電圧を印加したときのヒステリシスカーブの変化（傾き）が上記の容量の変化に相当する。また、１Ｔ１Ｃ型の強誘電体メモリセルの構成を単純化すると、プレートラインとビットラインの間に設けられた強誘電体キャパシタと、ビットラインと基板電位の間にある上記の負荷容量とが、直列に接続されたものである。従って、ビットラインがフローティングであるときには（ビットライン駆動回路およびセンスアンプから切り離されているときには）、ビットライン電位は、強誘電体キャパシタと上記の負荷容量とによってプレートライン電位が分圧されて生じる。このため、ビットラインがフローティングであるときには、プレートライン電位および負荷容量の値に応じて、図３の負荷容量線が定義される。
【００５１】
図１から図３までを用いて、実施の形態１の読み出し手順およびそれに伴う強誘電体キャパシタの分極の変化について以下に説明する。一連の読み出し手順は、制御回路ＣＴＬによって制御される。なお、実施の形態１の書き込み手順は、従来と同様であるので、その説明を省略する。
【００５２】
［ｔ０  読み出しの開始］
ｔ０では、プレートラインＰＬは、プレートライン駆動回路ＬＰＤによってＶｅｅ（＝０［Ｖ］）が印加されている。また、スイッチコントロールラインＳＷＥはＬレベルであり、スイッチ回路ＳＷがＯＮしており、ビットラインＢＬには、プリチャージ回路ＰＲＥによってＶｅｅ（＝０［Ｖ］）が印加されている。また、ワードラインＷＬはＬレベルであり、選択トランジスタＳＬＴｒがＯＦＦしているので、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１は、ビットラインＢＬには接続されず、フローティングになっている。また、センスアンプイネーブルラインＳＡＥはＬレベルであり、センスアンプＳＡは、ビットラインＢＬには接続されずに、高インピーダンスになっている。このｔ０では、強誘電体キャパシタＣＦｅの分極の位置はｐ０（ｔ０−ｔ１）であり、ＣＦｅの端子間電圧ＶＦｅはほぼ０［Ｖ］である。
【００５３】
［ｔ２  第１の端子ＴＦｅ１に電位Ｖｐｒｅを印加］
まずｔ２で、プリチャージ回路ＰＲＥによってビットラインＢＬにＶｐｒｅ（Ｖｉｎｖ≦Ｖｐｒｅ＜Ｖｒｅｆ）を印加し、ワードラインＷＬをＨレベルにして選択トランジスタＳＬＴｒをＯＮさせる。選択トランジスタＳＬＴｒがＯＮすることによって、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１がＳＬＴｒを介してビットラインＢＬに接続させるので、上記第１の端子ＴＦｅ１の電位はＶｐｒｅになり、ＣＦｅの端子間には、負の電圧Ｖｅｅ−Ｖｐｒｅ＝−Ｖｐｒｅが印加される。このｔ２での手順によって、分極の位置は、ｐ０（ｔ０−ｔ１）からｐ２（ｔ２−ｔ３）に変化する。ただし、ＳＬＴｒにおいての電位降下は無視できるものとしており、このことは以下の説明においても同様である。
【００５４】
このように、ｔ２でビットラインＢＬにＶｐｒｅを印加すると、部分分極のヒステリシスカーブに沿って、強誘電体キャパシタＣＦｅの分極量が変化する。上記のＶｐｒｅの印加は、「０」情報が書き込まれたＣＦｅでは、分極量を増加させる方向（再書き込みの方向、飽和分極の方向）であり（図３（ａ）参照）、「１」情報が書き込まれたＣＦｅでは、分極量を減じる方向（分極反転方向、飽和分極とは反対の方向）である（図３（ｂ）参照）。
【００５５】
［ｔ３  両端子に同電位Ｖｒｅｆを印加］
次のｔ３で、プレートライン駆動回路ＰＬＤおよびプリチャージ回路ＰＲＥによってプレートラインＰＬおよびビットラインＢＬにＶｒｅｆを印加する。これによって、強誘電体キャパシタＣＦｅの両端子は同じ電位Ｖｒｅｆになり、ＣＦｅの端子間電圧ＶＦｅは０［Ｖ］になる。
【００５６】
ｔ３でＣＦｅの両端間電圧ＶＦｅがｔ０と同じ０［Ｖ］に戻されると、分極の位置は、ｐ２（ｔ２）からｐ３（ｔ３−ｔ４）に変化する。このｐ３（ｔ３−ｔ４）での分極量は、ｐ０（ｔ０−ｔ１）での分極量とは異なる。ｐ３（ｔ３−ｔ４）での分極量は、図３（ａ）の「０」情報が書き込まれたＣＦｅでは、ｐ０（ｔ０−ｔ１）での分極量よりも増えており、図３（ｂ）の「１」情報が書き込まれたＣＦｅでは、ｐ０（ｔ０−ｔ１）での分極量よりも減っている。
【００５７】
［ｔ４  ビットラインＢＬをフローティング］
次のｔ４で、ＳＷＥをＨレベルにしてスイッチ回路ＳＷをＯＦＦさせる。これによって、プリチャージ回路ＰＲＥがビットラインＢＬから切り離され、ビットラインＢＬは、フローティングになる。なお、ビットラインＢＬは、ｔ４からｔ１３までフローティングのままとなる。
【００５８】
［ｔ５−ｔ７  一連の読み出し電圧の印加］
次に、ビットラインＢＬをフローティングにしたまま、プレートライン駆動回路ＰＬＤによってプレートラインＰＬに、ｔ５でＶｈ（＞Ｖｒｅｆ）を印加し、ｔ６でＶｉｎｖ（Ｖｅｅ＜Ｖｉｎｖ＜Ｖｒｅｆ）を印加し、ｔ７でＶｒｅｆ（ｔ４と同じ電位）を印加する。
【００５９】
ｔ５でプレートライン電位ＶＰＬをＶｈ（＝強誘電体キャパシタＣＦｅの第２の端子ＴＦｅ２の電位）にすることによって、ＣＦｅの端子間には、正の電圧が印加される。このｔ５での手順によって、分極の位置は、ｐ３（ｔ３−ｔ４）から、ＶＰＬ＝Ｖｈのときの負荷容量線との交点であるｐ５（ｔ５）まで変化する。このとき、図３（ａ）の「０」情報の分極において、ｐ３（ｔ３−ｔ４）が−Ｐ側の飽和分極のヒステリシスカーブの近傍にあるので、ｐ３（ｔ３−ｔ４）からｐ５（ｔ５）までの軌跡は、−Ｐ側の飽和分極のヒステリシスカーブをたどって移動する。
【００６０】
そのあと、ｔ６でプレートライン電位ＶＰＬをＶｉｎｖにすることによって、強誘電体キャパシタＣＦｅの端子間には、負の電圧が印加される。このｔ６での手順によって、分極の位置は、ｐ５（ｔ５）から、ＶＰＬ＝Ｖｉｎｖのときの負荷容量線との交点であるｐ６（ｔ６）まで変化する。
【００６１】
さらにそのあと、ｔ７でプレートライン電位ＶＰＬをＶｒｅｆに戻すことによって、強誘電体キャパシタＣＦｅの端子間電圧ＶＦｅは、書き込まれているデータに応じて負または正の電圧になる。この手順ｔ７によって、分極の位置は、ｐ６（ｔ６）から、ＶＰＬ＝Ｖｒｅｆのときの負荷容量線との交点であるｐ７（ｔ７）まで変化する。
【００６２】
ｔ５−ｔ７の一連の読み出し電圧の印加により、ｔ７でビットラインＢＬには、電位ＶＢＬ＝Ｖｒｅａｄが誘起される。このビットライン電位ＶＢＬ＝Ｖｒｅａｄは、強誘電体キャパシタＣＦｅの分極に応じた電位である。「０」情報が書き込まれたＣＦｅではＶｒｅａｄ＜Ｖｒｅｆとなり、「１」情報が書き込まれたＣＦｅではＶｒｅａｄ＞Ｖｒｅｆとなる。
【００６３】
［ｔ８  読み出しデータの検知］
次のｔ８で、ＳＡＥをＨレベルにして、センスアンプＳＡを起動する。センスアンプＳＡは、Ｖｒｅｆを参照電位とし、ビットライン電位ＶＢＬ＝Ｖｒｅａｄを参照電位Ｖｒｅｆと比較する。そして、Ｖｒｅａｄ＜Ｖｒｅｆであれば、読み出された情報は「０」であると判別し、「０」情報に応じた読み出し信号Ｖｄａｔａを出力するとともに、ビットラインＢＬを０［Ｖ］にラッチする。また、Ｖｒｅａｄ＞Ｖｒｅｆであれば、読み出された情報は「１」であると判別し、「１」情報に応じた読み出し信号Ｖｄａｔａを出力するとともに、ビットラインＢＬをＶｃｃにラッチする。
【００６４】
［ｔ９−ｔ１０  再書き込み］
ビットラインＢＬがセンスアンプＳＡによって０［Ｖ］またはＶｃｃにラッチされたまま、プレートラインＰＬに、ｔ９でＶｃｃを印加し、ｔ１０で０［Ｖ］を印加する。これによって、強誘電体キャパシタＣＦｅには、読み出し前のデータが復元される。
【００６５】
［ｔ１１］
次のｔ１１で、ＳＡＥを０［Ｖ］にして、センスアンプＳＡの動作を停止させる。これによって、センスアンプＳＡは、ビットラインＢＬを０［Ｖ］にしてから高インピーダンスになる。
【００６６】
［ｔ１２］
次のｔ１２で、ワードラインＷＬをＬレベルにして、選択トランジスタをＯＦＦさせる。これによって、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１は、ビットラインＢＬから切り離される。
【００６７】
［ｔ１３］
次のｔ１３で、ＳＷＥをＬレベルにしてスイッチ回路ＳＷをＯＮさせ、プリチャージ回路ＰＲＥによってビットラインＢＬに０［Ｖ］を印加する。以上のｔ０−ｔ１３の手順により、一連の読み出し動作が完了する。
【００６８】
実施の形態１のＶｃｃ，Ｖｅｅ，Ｖｒｅｆ，Ｖｈ，Ｖｌｏｗ，Ｖｐｒｅ，Ｖｉｎｖについての設定範囲および望ましい設定値の一例を以下に説明する。
【００６９】
［Ｖｃｃ，Ｖｅｅ］
Ｖｃｃは、例えば正の供給電源の１つである。また、Ｖｅｅは、例えば基板電位（Ｖｅｅ＝０［Ｖ］）である。
【００７０】
［Ｖｈ］
まず、強誘電体キャパシタＣＦｅの端子ＴＦｅ１，ＴＦｅ１の電位をそれぞれＶＴ１，ＶＴ２（＝ＶＰＬ）とすると、Ｖｅｅ≦ＶＴ１≦Ｖｈ，Ｖｅｅ≦ＶＴ２≦Ｖｈ、またはＶｅｅ≦ＶＴ１≦Ｖｃｃ，Ｖｅｅ≦ＶＴ２≦ＶｃｃでＣＦｅを動作させる。Ｖｈは、上記のＶｅｅ≦ＶＴ１≦Ｖｈ，Ｖｅｅ≦ＶＴ２≦Ｖｈなる電圧範囲で強誘電体キャパシタＣＦｅのヒステリシスカーブが十分に描けるような値に設定する。このＶｈは、ビットラインＢＬの負荷容量などの条件に応じて異なるが、Ｖｃｃと同じ値かあるいはＶｃｃの近傍の値が実用的である。例えば、Ｖｈ＝Ｖｃｃが適当である。
【００７１】
［Ｖｒｅｆ］
Ｖｒｅｆは、強誘電体キャパシタＣＦｅの端子間を同じ電位にするときに強誘電体キャパシタＣＦｅの両端子に印加する電位である。また、ＣＦｅから読み出した情報が「０」か「１」かに応じて、読み出し動作においてビットラインＢＬに誘起される電位ＶＢＬがＶＢＬ＜ＶｒｅｆまたはＶＢＬ＞Ｖｒｅｆとなる。また、Ｖｅｅ≦ＶＴ１≦Ｖｈ，Ｖｅｅ≦ＶＴ２≦Ｖｈ、またはＶｅｅ≦ＶＴ１≦Ｖｃｃ，Ｖｅｅ≦ＶＴ２≦ＶｃｃでＣＦｅを動作させる。このため、Ｖｒｅｆの設定値は、例えば（Ｖｈ−Ｖｅｅ）／２または（Ｖｃｃ−Ｖｅｅ）／２が適当である。
【００７２】
［Ｖｉｎｖ］
Ｖｉｎｖは、図２のｔ７で、プレートライン電位ＶＰＬをＶｉｎｖからＶｒｅｆに変化させたときに、「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極が、部分分極のヒステリシスをたどって移動するとともに、「１」情報が書き込まれた強誘電体キャパシタＣＦｅの分極が、部分分極または−Ｐ側の飽和分極のヒステリシスをたどって移動するように設定する。Ｖｉｎｖ≧Ｖｒｅｆとすると、「１」情報が書き込まれたＣＦｅの分極は、ｔ７で図３（ｂ）の＋Ｐ側の飽和分極のヒステリシスをたどって移動してしまうので、Ｖｉｎｖ＜Ｖｒｅｆである。また、Ｖｉｎｖ＝Ｖｅｅでは、「０」情報が書き込まれたＣＦｅの分極は、ｔ７で図３（ａ）の飽和分極のヒステリシスをたどって移動してしまうので、Ｖｉｎｖ＞Ｖｅｅである。従って、Ｖｉｎｖの設定範囲は、
Ｖｅｅ＜Ｖｉｎｖ＜Ｖｒｅｆ…（１）
である。このＶｉｎｖの設定値は、例えばＶｉｎｖ＝Ｖｃｃ／４が適当である。
【００７３】
［Ｖｐｒｅ］
ＶｐｒｅがビットラインＢＬに印加されるｔ２での強誘電体キャパシタＣＦｅの端子間電圧ＶＦｅを第１の電圧ＶＦｅ１とすると、ＶＦｅ１＝Ｖｅｅ−Ｖｐｒｅである。この第１の電圧ＶＦｅ１は、「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極を大きくするために印加される電圧であり、第１の電圧ＶＦｅ１が印加されることによって、図３（ａ）に示すように、「０」情報が書き込まれたＣＦｅは、ｐ０（ｔ０−ｔ１）からｐ３（ｔ３−ｔ４）に分極量が増える。ＶＦｅ１≧０では、「０」情報が書き込まれているＣＦｅの分極量を増やすことができないので、ＶＦｅ１＜０である。従って、Ｖｐｒｅ＞Ｖｅｅである。また、Ｖｐｒｅを大きくし過ぎて、
｜ＶＦｅ（ｔ２）｜＞｜Ｖｉｎｖ−Ｖｒｅｆ｜
になると、図３（ｂ）のｐ３（ｔ３−ｔ４）の分極量とｐ７（ｔ７）の分極量とが反転して、ｐ７（ｔ７）の分極量がｐ３（ｔ３−ｔ４）の分極量よりも大きくなる。このようにｐ３（ｔ３−ｔ４）とｐ７（ｔ７）の分極量が反転すると、「１」情報を正しく読み出すことはできないので、
｜ＶＦｅ１｜≦｜Ｖｉｎｖ−Ｖｒｅｆ｜
である。従って、
｜Ｖｅｅ−Ｖｐｒｅ｜≦｜Ｖｉｎｖ−Ｖｒｅｆ｜…（２）
である。このため、Ｖｐｒｅの設定範囲は、
Ｖｅｅ＜Ｖｐｒｅ≦Ｖｒｅｆ−Ｖｉｎｖ＋Ｖｅｅ…（３）
である。このＶｐｒｅの設定値は、例えば（Ｖｃｃ−Ｖｅｅ）／８が適当である。
【００７４】
なお、図３（ｂ）のｐ６（ｔ６）を通るビットラインＢＬの負荷容量線（ＶＰＬ＝Ｖｉｎｖのときの負荷容量線）を考慮すると、上記（２）式では、Ｖｐｒｅの範囲を多少広めに設定していることになる。正確には、ｐ３（ｔ３−ｔ４）とｐ６（ｔ６）での電荷量をそれぞれＰ３，Ｐ６とすると、ビットラインＢＬの負荷容量ＣＢＬによる電圧低下は（Ｐ３−Ｐ６）／ＣＢＬなので、ｐ３（ｔ３−ｔ４）とｐ７（ｔ７）の分極量が反転しないためには、
｜Ｖｅｅ−Ｖｐｒｅ｜≦｜Ｖｉｎｖ−Ｖｒｅｆ＋（Ｐ３−Ｐ６）／ＣＢＬ｜…（２ａ）
である。従って、負荷容量ＣＢＬを考慮したＶｐｒｅの設定範囲は、
Ｖｅｅ＜Ｖｐｒｅ≦Ｖｒｅｆ−Ｖｉｎｖ−（Ｐ３−Ｐ６）／ＣＢＬ＋Ｖｅｅ…（３ａ）
である。
【００７５】
ＶｈがプレートラインＰＬに印加されるｔ５での強誘電体キャパシタＣＦｅの端子間電圧ＶＦｅを第１の読み出し電圧ＶＦｅＲ１とし、ＶｉｎｖがプレートラインＰＬに印加されるｔ６での強誘電体キャパシタＣＦｅの端子間電圧ＶＦｅを第２の読み出し電圧ＶＦｅＲ２とすると、ＶＦｅＲ１＞０，ＶＦｅＲ２＜０である。そして、第１の電圧ＶＦｅ１は、
０＜｜ＶＦｅ１｜≦｜ＶＦｅＲ２｜
であって、ＶＦｅ１＜０である。なお、ＶＦｅＲ１＜０，ＶＦｅＲ２＞０であれば、ＶＦｅ１＞０である。従って、第１の電圧ＶＦｅ１は、第１の読み出し電圧ＶＦｅＲ１とは逆極性であり、第２の読み出し電圧ＶＦｅＲ２とは同じ極性である。
【００７６】
強誘電体メモリの読み出しマージンを広げるためには、読み出し動作において、飽和分極を使用することが重要である。また、図７の従来技術やこの実施の形態１のように、読み出しデータの検知のときに部分分極を使用する読み出し手順では、ビットラインＢＬに誘起される電位ＶＢＬ＝ＶｒｅａｄのＶｒｅｆからの変位を大きくするためには（読み出しマージンを広げるためには）、飽和分極を併せて使用し、強誘電体キャパシタＣＦｅの分極を、飽和分極のヒステリシス上で移動させてから（飽和分極のヒステリシスカーブに近い領域で移動させてから）、部分分極のヒステリシス上に移動するようにすることが重要である。
【００７７】
上記の従来技術では、強誘電体キャパシタＣＦｅが減分極を生じると、「０」情報が書き込まれたＣＦｅの分極を、飽和分極のヒステリシス上で移動させることができなくなり（飽和分極のヒステリシスカーブに近い領域で移動させることができなくなり）、部分分極のみを使用した読み出しになってしまうので、「０」情報の読み出しマージンが狭くなり、正確な読み出しができなくなる。
【００７８】
つまり、図８（ａ）のｒ２（ｓ２−ｓ３）からｒ４（ｓ４）までの軌跡が、部分分極のヒステリシス上を移動し、飽和分極のヒステリシス上を移動しないので、ｒ６（ｓ６）がｒ２（ｓ２−ｓ３）に重なり、ｓ６でビットラインＢＬに誘起される電位ＶｒｅａｄがＶｒｅｆとほぼ同じになってしまうかＶｒｅａｄ＞Ｖｒｅｆになってしまい、正確に読み出すことができなくなる。
【００７９】
この実施の形態１では、一連の読み出し電圧を印加する前に第１の電圧ＶＦｅ１を印加して、「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極量を増やすことによって、強誘電体キャパシタＣＦｅが減分極を生じても、飽和分極のヒステリシス上を移動させてから（飽和分極のヒステリシスカーブに近い領域で移動させてから）、部分分極のヒステリシスに移動させることができるので、読み出しマージンを広げることができる。
【００８０】
つまり、図２のｔ２での手順によって、図３（ａ）の「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極をｐ０（ｔ０−ｔ１）から再書き込み方向（飽和分極方向）のｐ２（ｔ２）に移動して、そのＣＦｅの分極量を増やしているため、図３（ａ）のｐ３（ｔ３−ｔ４）からｐ５（ｔ５）までの軌跡を、飽和分極のヒステリシス上で移動させることができる（飽和分極のヒステリシスカーブに近い領域で移動させることができる）。これによって、強誘電体キャパシタＣＦｅにおいて減分極を生じても、図３（ａ）のｐ７（ｔ７）がｐ０（ｔ０−ｔ１），ｐ３（ｔ３−ｔ４）に重なることはなく、ｔ７でビットラインＢＬにＶｒｅａｄ＜Ｖｒｅｆなる電位Ｖｒｅａｄを誘起させ、この電位ＶｒｅａｄのＶｒｅｆからの変位を大きくできるので、「０」情報を正確に読み出すことができる。
【００８１】
なお、「１」情報が書き込まれた強誘電体キャパシタＣＦｅでは、ｔ５でプレートラインＰＬに比較的大きな電位Ｖｈを印加して、分極の位置を再書き込み方向に大きく移動させるので、ｔ６でＰＬにＶｉｎｖを印加すると、ｐ０（ｔ０−ｔ１），ｐ３（ｔ３−ｔ４）によらず、図３（ｂ）のｐ５（ｔ５）からｐ６（ｔ６）までの軌跡を、飽和分極のヒステリシス上で移動させることができる。このため、「１」情報については、ｐ０（ｔ０−ｔ１），ｐ３（ｔ３−ｔ４）によらず、広い読み出しマージンを確保できる。
【００８２】
従って、読み出しマージンを広げるためには、「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極量を増やす方向に第１の電圧ＶＦｅ１を印加したあとで、一連の読み出し電圧ＶＦｅＲ１，ＶＦｅＲ２を印加する実施の形態１の読み出し手順が有効である。
【００８３】
つまり、ｔ７でプレートライン電位ＶＰＬがＶｒｅｆに戻ったときにビットラインＢＬに誘起される電位ＶＢＬ＝Ｖｒｅａｄは、ｐ０（ｔ０−ｔ１），ｐ３（ｔ３−ｔ４）によらず、「０」情報が書き込まれたＣＦｅでは、Ｖｒｅａｄ＜Ｖｒｅｆになり（図３（ａ）参照）、「１」情報が書き込まれたＣＦｅでは、Ｖｒｅａｄ＞Ｖｒｅｆになる（図３（ｂ）参照）。従って、センスアンプＳＡでは、参照電位をＶｒｅｆとして、ｔ７でのビットライン電位ＶｒｅａｄをＶｒｅｆと比較することにより、読み出された情報が「０」であるか「１」であるかを判別することができる。
【００８４】
また、この実施の形態１では、強誘電体キャパシタＣＦｅの端子間を同電位ＶｒｅｆにしてビットラインＢＬに初期の分極を読み出す前であって、かつビットラインＢＬをフローティングにする前に、第１の電圧ＶＦｅ１を印加している。このように、ビットラインＢＬをフローティングにする前に第１の電圧ＶＦｅ１を印加することによって、第１の電圧ＶＦｅ１を印加したときに、ビットラインＢＬの負荷容量に載ったノイズなどの影響を抑えることができる。ただし、ビットラインＢＬに初期分極を読み出す前に第１の電圧ＶＦｅ１を印加しているので、減分極の補償（ｔ２の手順）と初期分極の読み出し（ｔ３の手順）とを分離することができず、Ｖｐｒｅの設定範囲に上記（３）または（３ａ）式に示す条件が課される。
【００８５】
以上のように実施の形態１によれば、一連の読み出し電圧ＶＦｅＲ１，ＶＦｅＲ２を印加する前に、「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極量を増加させるための第１の電圧ＶＦｅ１を印加することにより、ＣＦｅが減分極を生じても、広い読み出しマージンを確保でき、安定した読み出しを実現できる。この効果は、読み出しデータの検知のときに部分分極を使用する読み出し手順において顕著である。
【００８６】
また、ビットラインＢＬをフローティングにする前に第１の電圧ＶＦｅ１を印加することにより、ビットラインＢＬの負荷容量に載ったノイズなどの影響を抑えて、安定した読み出しを実現できる。
【００８７】
実施の形態２
以下に説明する実施の形態２の読み出し手順は、一連の読み出し電圧を強誘電体キャパシタの端子間に印加する前であって、強誘電体キャパシタの両端を同じ電位にしてビットラインをフローティングにしたあとに、「０」情報が書き込まれた強誘電体キャパシタの分極量を増加さるための電圧を強誘電体キャパシタの端子間に印加することを特徴としている。
【００８８】
図４は本発明の実施の形態２のデータ読み出し手順のタイミングチャートである。また、図５は図４の読み出し手順においての強誘電体キャパシタＣＦｅの分極の変化を説明する図であって、（ａ）は「０」情報が書き込まれたＣＦｅの分極の変化の図、（ｂ）は「１」情報が書き込まれたＣＦｅの分極の変化の図である。
【００８９】
図５のｑ２，ｑ４，ｑ５，ｑ６，ｑ７は、それぞれ図２のタイミングｕ２およびｕ３，ｕ４，ｕ５，ｕ６，ｕ７においての分極の位置であり、以下の説明においてｑ２（ｕ２−ｕ３），ｑ４（ｕ４），ｑ５（ｕ５），ｑ６（ｕ６），ｑ７（ｕ７）と表記する。また、図５において、横軸のＶＦｅは強誘電体キャパシタＣＦｅの端子間の電圧、縦軸の＋Ｐ，−Ｐは強誘電体キャパシタＣＦｅの分極量（分極電荷量）である。
【００９０】
図５において、最も外側に描かれたヒステリシスカーブは、飽和分極においての特性であり、飽和分極のヒステリシスカーブの内側に描かれているヒステリシスカーブは、部分分極においての特性である。ｑ２（ｕ２−ｕ３）の位置は、飽和分極のヒステリシスカーブよりも内側に位置している。これは、図５が記憶保持の間に分極量が減じた強誘電体キャパシタＣＦｅを読み出しのときの分極位置の変化の図であることを意味している。つまり、図５は飽和分極のＣＦｅではなく、飽和分極から分極量が減じた部分分極のＣＦｅを読み出したときのものである。
【００９１】
図４の読み出し手順においては、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１を選択トランジスタＳＬＴｒを介してビットラインＢＬに接続し、ビットラインＢＬをフローティングにしたまま、ｕ４，ｕ５，ｕ６，ｕ７で、プレートラインＰＬにＶｐｒｅ，Ｖｈ，Ｖｉｎｖ，Ｖｒｅｆを順次印加する。図５において、斜めに描かれた直線は、それぞれｕ４，ｕ５，ｕ６，ｕ７でプレートライン電位ＶＰＬがＶｐｒｅ，Ｖｈ，Ｖｉｎｖ，ＶｒｅｆになったときのビットラインＢＬの負荷容量線である。
【００９２】
図１、図４、および図５を用いて、実施の形態２の読み出し手順およびそれに伴った強誘電体キャパシタの分極の変化について以下に説明する。一連の読み出し手順は、制御回路ＣＴＬによって制御される。なお、実施の形態２の書き込み手順は、従来と同様であるので、その説明を省略する。
【００９３】
［ｕ０  読み出しの開始］
ｕ０では、プレートラインＰＬには、プレートライン駆動回路ＬＰＤによって０［Ｖ］が印加されている。また、スイッチコントロールラインＳＷＥはＬレベルであり、スイッチ回路ＳＷがＯＮしており、ビットラインＢＬには、プリチャージ回路ＰＲＥによって０［Ｖ］が印加されている。また、ワードラインＷＬはＬレベルであり、選択トランジスタはＯＦＦしており、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１は、ビットラインＢＬには接続されず、フローティングになっている。また、センスアンプイネーブルラインＳＡＥはＬレベルであり、センスアンプＳＡは、ビットラインＢＬには接続されずに、高インピーダンスになっている。
【００９４】
［ｕ１−ｕ２  両端子に同電位Ｖｒｅｆを印加］
ｕ１で、プレートライン駆動回路ＰＬＤおよびプリチャージ回路ＰＲＥによってビットラインＢＬおよびプレートラインＰＬにＶｒｅｆを印加し、ｕ２で、ワードラインＷＬをＨレベルにして選択トランジスタＳＬＴｒをＯＮさせる。選択トランジスタＳＬＴｒがＯＮすることによって、強誘電体キャパシタＣＦｅの第１の端子ＴＦｅ１がＳＬＴｒを介してビットラインＢＬに接続されるので、ＣＦｅの両端子は、同じ電位Ｖｒｅｆになる。このｕ２での分極の位置はｑ２（ｕ２−ｕ３）である。ただし、ＳＬＴｒにおいての電圧降下は無視できるものとしており、このことは以下の説明においても同様である。
【００９５】
［ｕ３  ビットラインＢＬをフローティングに］
次のｕ３で、ＳＷＥをＨレベルにしてスイッチ回路ＳＷをＯＦＦさせる。これによって、プリチャージ回路ＰＲＥがビットラインＢＬから切り離され、ビットラインＢＬはフローティングになる。なお、ビットラインＢＬは、このｕ３からｕ１３までフローティングのままとなる。
【００９６】
［ｕ４  第２の端子ＴＦｅ２に電位Ｖｐｒｅを印加］
次に、ビットラインＢＬをフローティングにしたまま、ｔ４で、プレートライン駆動回路ＰＬＤによってプレートラインＰＬにＶｐｒｅ（＜Ｖｒｅｆ）を印加する。プレートライン電位ＶＰＬ（＝強誘電体キャパシタＣＦｅの第２の端子ＴＦｅ２の電位）をＶｐｒｅにすることによって、ＣＦｅの端子間には、負の電圧が印加される。このｕ４での手順によって、分極の位置は、ｑ２（ｕ２−ｕ３）から、ＶＰＬ＝Ｖｐｒｅのときの負荷容量線との交点であるｑ４（ｕ４）まで変化する。
【００９７】
このように、ｕ４でプレートラインＰＬにＶｐｒｅを印加すると、部分分極のヒステリシスカーブに沿って、強誘電体キャパシタＣＦｅの分極量が変化する。上記のＶｐｒｅの印加は、「０」情報が書き込まれたＣＦｅでは、分極量を増加させる方向（再書き込みの方向、飽和分極の方向）であり（図５（ａ）参照）、「１」情報が書き込まれたＣＦｅでは、分極量を減じる方向（分極反転方向、飽和分極とは反対の方向）である（図５（ｂ）参照）。
【００９８】
［ｕ５−ｕ７］
次に、ビットラインＢＬをフローティングにしたまま、プレートライン駆動回路ＰＬＤによってプレートラインＰＬに、ｕ５でＶｈ（＞Ｖｒｅｆ）を印加し、ｕ６でＶｉｎｖ（＜Ｖｒｅｆ）を印加し、ｕ７でＶｒｅｆ（ｕ２と同じ電位）を印加する。
【００９９】
ｕ５でプレートライン電位ＶＰＬ（＝強誘電体キャパシタＣＦｅの第２の端子ＴＦｅ２の電位）をＶｈにすることによって、ＣＦｅの端子間には、正の電圧が印加される。このｕ５での手順によって、分極の位置は、ｑ４（ｕ４）から、ＶＰＬ＝Ｖｈのときの負荷容量線との交点であるｑ５（ｕ５）まで変化する。このとき、図５（ａ）の「０」情報の分極において、ｑ４（ｕ４）が−Ｐ側の飽和分極のヒステリシスカーブの近傍にあるので、ｑ４（ｕ４）からｑ５（ｕ５）までの軌跡は、ｑ２（ｕ２−ｕ３）を通過せずに、−Ｐ側の飽和分極のヒステリシスをたどって移動する。
【０１００】
そのあと、ｕ６でプレートライン電位ＶＰＬをＶｉｎｖにすることによって、強誘電体キャパシタＣＦｅの端子間には、負の電圧が印加される。このｕ６での手順によって、分極の位置は、ｑ５（ｕ５）から、ＶＰＬ＝Ｖｉｎｖのときの負荷容量線との交点であるｑ６（ｕ６）まで変化する。
【０１０１】
さらにそのあと、ｕ７でプレートライン電位ＶＰＬをＶｒｅｆに戻すことによって、強誘電体キャパシタＣＦｅの端子間電圧ＶＦｅは、書き込まれているデータに応じて負または正の電圧になる。この手順ｕ７によって、分極の位置は、ｑ６（ｕ６）から、ＶＰＬ＝Ｖｒｅｆのときの負荷容量線との交点であるｑ７（ｕ７）まで変化する。
【０１０２】
ｕ５−ｕ７の一連の読み出し電圧の印加により、ｕ７でビットラインＢＬには電位ＶＢＬ＝Ｖｒｅａｄが誘起される。この電位Ｖｒｅａｄは、強誘電体キャパシタＣＦｅの分極に応じた電位である。「０」情報が書き込まれたＣＦｅではＶｒｅａｄ＜Ｖｒｅｆとなり、「１」情報が書き込まれたＣＦｅではＶｒｅａｄ＞Ｖｒｅｆとなる。
【０１０３】
［ｕ８−ｕ１３］
ｕ８からｕ１３までの手順は、上記実施の形態１と同じなので、説明を省略する。以上のｔ０−ｔ１３の手順により、一連の読み出し動作が完了する。
【０１０４】
実施の形態２のＶｐｒｅについての設定範囲および望ましい設定値の一例を以下に説明する。なお、実施の形態２のＶｃｃ，Ｖｅｅ，Ｖｈ，Ｖｒｅｆ，Ｖｉｎｖの設定範囲および望ましい設定値の一例は、上記実施の形態１と同様である。
【０１０５】
［Ｖｐｒｅ］
プレートラインＰＬにＶｐｒｅが印加されるｕ４での強誘電体キャパシタＣＦｅの端子間電圧ＶＦｅを第１の電圧ＶＦｅ１とすると、この第１の電圧ＶＦｅ１は、上記実施の形態１と同様に、「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極を大きくするために印加される電圧であり、第１の電圧ＶＦｅ１が印加されることによって、図５（ａ）に示すように、「０」情報が書き込まれたＣＦｅは、ｑ２（ｕ２−ｕ３）からｑ４（ｕ４）に分極量が増える。Ｖｐｒｅ−Ｖｒｅｆ≧０では、ＶＦｅ１≧０となり、「０」情報が書き込まれているＣＦｅの分極量を増やすことができないので、Ｖｐｒｅ＜Ｖｒｅｆである。また、上記実施の形態１では、Ｖｐｒｅの設定範囲にＶｉｎｖによる条件が課されたが、この実施の形態２では、Ｖｐｒｅの設定範囲にＶｉｎｖによる条件はない。このため、
｜Ｖｐｒｅ−Ｖｒｅｆ｜≦｜Ｖｉｎｖ−Ｖｒｅｆ｜
および
｜Ｖｐｒｅ−Ｖｒｅｆ｜＞｜Ｖｉｎｖ−Ｖｒｅｆ｜
のいずれも可能である。従って、Ｖｐｒｅの設定範囲は、
Ｖｅｅ−Ｖｒｅｆ＜Ｖｐｒｅ−Ｖｒｅｆ＜０
つまり、
Ｖｅｅ＜Ｖｐｒｅ＜Ｖｒｅｆ…（４）
である。この実施の形態２のＶｐｒｅの設定値は、例えば３（Ｖｃｃ−Ｖｅｅ）／８またはＶｅｅ（＝０［Ｖ］）が適当である。
【０１０６】
ＶｈがプレートラインＰＬに印加されるｕ５での強誘電体キャパシタＣＦｅの端子間電圧ＶＦｅを第１の読み出し電圧ＶＦｅＲ１とし、ＶｉｎｖがプレートラインＰＬに印加されるｕ６での強誘電体キャパシタＣＦｅの端子間電圧ＶＦｅを第２の読み出し電圧ＶＦｅＲ２とすると、ＶＦｅＲ１＞０，ＶＦｅＲ２＜０である。そして、ＶＦｅ１＜０である。なお、ＶＦｅＲ１＜０，ＶＦｅＲ２＞０であれば、ＶＦｅ１＞０である。従って、この実施の形態２においても、上記実施の形態１と同様に、第１の電圧ＶＦｅ１は、第１の読み出し電圧ＶＦｅＲ１とは逆極性であり、第２の読み出し電圧ＶＦｅＲ２とは同じ極性である。ただし、この実施の形態２では、上記実施の形態１とは異なり、
０＜｜ＶＦｅ１｜≦｜ＶＦｅＲ２｜
なる条件は課されない。
【０１０７】
この実施の形態２では、一連の読み出し電圧を印加する前に第１の電圧ＶＦｅ１を印加して、「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極量を増やすことによって、強誘電体キャパシタＣＦｅが減分極を生じても、飽和分極のヒステリシス上を移動させてから（飽和分極のヒステリシスカーブに近い領域で移動させてから）、部分分極のヒステリシスに移動させることができるので、読み出しマージンを広げることができる。
【０１０８】
つまり、図４のｕ４での手順によって、図５（ａ）の「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極をｑ２（ｕ２−ｕ３）から再書き込み方向（飽和分極方向）のｑ４（ｕ４）に移動して、そのＣＦｅの分極量を増やしているため、図５（ａ）のｑ４（ｕ４）からｑ５（ｕ５）までの軌跡を、飽和分極のヒステリシス上で移動させることができる（飽和分極のヒステリシスカーブに近い領域で移動させることができる）。これによって、強誘電体キャパシタＣＦｅにおいて減分極を生じても、図５（ａ）のｑ７（ｕ７）がｑ２（ｕ２−ｕ３）に重なることはなく、ｔ７でビットラインＢＬにＶｒｅａｄ＜Ｖｒｅｆなる電位Ｖｒｅａｄを誘起させ、この電位ＶｒｅａｄのＶｒｅｆからの変位を大きくできるので、「０」情報を正確に読み出すことができる。
【０１０９】
なお、「１」情報が書き込まれた強誘電体キャパシタＣＦｅでは、ｕ５でプレートラインＰＬに比較的大きな電位Ｖｈを印加して、分極の位置を再書き込み方向に大きく移動させるので、ｕ６でＰＬにＶｉｎｖを印加すると、ｑ２（ｕ２−ｕ３）によらず、図５（ｂ）のｑ５（ｕ５）からｕ６（ｕ６）までの軌跡を、飽和分極のヒステリシス上で移動させることができる。このため、「１」情報については、ｐ０（ｔ０−ｔ１），ｑ２（ｕ２−ｕ３）によらず、広い読み出しマージンを確保できる。
【０１１０】
従って、読み出しマージンを広げるためには、「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極量を増やす方向に第１の電圧ＶＦｅ１を印加したあとで、一連の読み出し電圧ＶＦｅＲ１，ＶＦｅＲ２を印加する実施の形態２の読み出し手順が有効である。
【０１１１】
つまり、ｕ７でプレートライン電位ＶＰＬがＶｒｅｆに戻ったときにビットラインＢＬに誘起される電位ＶＢＬ＝Ｖｒｅａｄは、ｑ２（ｕ２−ｕ３）によらず、「０」情報が書き込まれたＣＦｅでは、Ｖｒｅａｄ＜Ｖｒｅｆになり（図５（ａ）参照）、「１」情報が書き込まれたＣＦｅでは、Ｖｒｅａｄ＞Ｖｒｅｆになる（図５（ｂ）参照）。従って、センスアンプＳＡでは、参照電位をＶｒｅｆとして、ｕ７でのビットライン電位ＶｒｅａｄをＶｒｅｆと比較することにより、読み出された情報が「０」であるか「１」であるかを判別することができる。
【０１１２】
また、この実施の形態２では、強誘電体キャパシタＣＦｅの端子間を同電位ＶｒｅｆにしてビットラインＢＬに初期設定を読み出したあとであって、かつビットラインＢＬをフローティングにしたあとに、第１の電圧ＶＦｅ１を印加している。
【０１１３】
つまり、ｕ２の手順によって、分極をｑ２（ｕ２−ｕ３）に位置させてビットラインＢＬに初期の分極を読み出してから、ｕ４の手順によって、図３（ａ）の「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極をｑ３（ｕ２−ｕ３）から再書き込み方向（飽和分極方向）のｑ４（ｕ４）に移動して、そのＣＦｅの分極量を増やしている。このように、ビットラインＢＬに初期設定を読み出してから第１の電圧ＶＦｅ１を印加することによって、減分極の補償（ｕ４の手順）と初期分極の読み出し（ｕ２の手順）とを分離することができるので、Ｖｐｒｅの設定範囲を広げることができ、読み出しの制御手順が容易になる。
【０１１４】
以上のように実施の形態２によれば、一連の読み出し電圧ＶＦｅＲ１，ＶＦｅＲ２を印加する前に、「０」情報が書き込まれた強誘電体キャパシタＣＦｅの分極量を増加させるための第１の電圧ＶＦｅ１を印加することにより、ＣＦｅが減分極を生じても、広い読み出しマージンを確保でき、安定した読み出しを実現できる。
【０１１５】
また、ビットラインＢＬに初期設定を読み出したあとに第１の電圧ＶＦｅ１を印加することにより、Ｖｐｒｅの設定範囲を上記実施の形態１よりも広げられるので、容易に読み出しマージンを広くすることができる。
【０１１６】
なお、上記実施の形態では、本発明を１Ｔ１Ｃ型の強誘電体メモリに適用した例について説明したが、本発明は、２Ｔ２Ｃ型（１つの強誘電体メモリセルが１つのトランジスタおよび２つの強誘電体キャパシタによって構成されるもの）などを含めたいずれの強誘電体メモリにも適用可能である。また、本発明を有効に適用できる読み出し方法は、上記の従来文献に記載の読み出し方法に限られない。
【０１１７】
【発明の効果】
以上説明したように、本発明によれば、一連の読み出し電圧を印加する前に、強誘電体キャパシタの分極量を増加させるための第１の電圧を印加することにより、強誘電体キャパシタが減分極を生じても、広い読み出しマージンを確保でき、安定した読み出しを実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態の強誘電体メモリの回路構成図である。
【図２】本発明の実施の形態１の読み出し動作のタイミングチャートである。
【図３】本発明の実施の形態１の読み出し動作においての強誘電体キャパシタの分極の図である。
【図４】本発明の実施の形態２の読み出し動作のタイミングチャートである。
【図５】本発明の実施の形態１の読み出し動作においての強誘電体キャパシタの分極の図である。
【図６】従来の強誘電体メモリの回路構成図である。
【図７】従来の読み出し動作のタイミングチャートである。
【図８】従来の読み出し動作においての強誘電体キャパシタの分極の図である。
【符号の説明】
ＣＦｅ  強誘電体キャパシタ、  ＭＦｅ  強誘電体メモリセル、  ＳＬＴｒ  選択トランジスタ、  ＢＬ  ビットライン、  ＢＬＤ  ビットライン駆動回路、ＰＲＥ  プリチャージ回路、  ＳＷ  スイッチ回路、  ＰＬ  プレートライン、  ＰＬＤ  プレートライン駆動回路、  ＷＬ  ワードライン、  ＣＴＬ  制御回路。
【図１】
0003597163.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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