(57)【特許請求の範囲】
【請求項１】
半導体からなる基板または半導体層をその主面に有する基板と、前記基板の主面に形成され、素子分離領域を構成する第１絶縁膜と、前記第１絶縁膜で囲まれた前記基板の活性領域に形成されたゲート絶縁膜とゲート電極を有する半導体素子と、外部接続用パッドおよび接地配線を含む金属配線とを有する半導体装置であって、
前記基板上において前記外部接続用パッドの下部に形成された導電膜を第１電極とし前記半導体からなる基板または前記半導体層を第２電極とする前記外部接続用パッドの入出力容量調整用の容量素子を有し、前記第１電極が、前記外部接続用パッドまたは接地配線の何れかに電気的に接続され、前記第１電極は前記半導体素子の前記ゲート電極を構成するものと同じ材料によって構成され、容量絶縁膜は前記第１絶縁膜で構成されていることを特徴とする半導体装置。
【請求項２】
半導体からなる基板または半導体層をその主面に有する基板と、前記基板の主面に形成され、素子分離領域を構成する第１絶縁膜と、前記第１絶縁膜で囲まれた前記基板の活性領域に形成されたゲート絶縁膜とゲート電極を有する半導体素子と、外部接続用パッドおよび接地配線を含む金属配線とを有する半導体装置であって、
前記基板上において前記外部接続用パッドの下部に形成された導電膜を第１電極とし前記半導体からなる基板または前記半導体層を第２電極とする前記外部接続用パッドの入出力容量調整用の容量素子を有し、前記第１電極が、前記外部接続用パッドまたは接地配線の何れかに電気的に接続され、前記第１電極は前記半導体素子の前記ゲート電極を構成するものと同じ材料によって構成され、容量絶縁膜は前記ゲート絶縁膜で構成されていることを特徴とする半導体装置。
【請求項３】
（ａ）半導体からなる基板または半導体層をその主面に有する基板の主面に素子分離用の第１絶縁膜を形成し、前記第１絶縁膜で囲まれた前記基板の主面に第２絶縁膜を形成する工程と、
（ｂ）前記基板上に導電膜を堆積し、前記導電膜をパターニングして半導体素子を構成するゲート電極および前記第１絶縁膜を容量絶縁膜とするパッドの入出力容量調整用の容量素子の第１電極を形成する工程と、
（ｃ）前記ゲート電極および第１電極上の何れかの層間絶縁膜上に外部接続用パッドおよび接地配線を含む金属配線を形成する工程とを有し、
前記金属配線の形成工程において、前記第１電極が、前記外部接続用パッドまたは接地配線の何れかに電気的に接続されるようになることを特徴とする半導体装置の製造方法。
【請求項４】
請求項３記載の半導体装置の製造方法であって、さらに、
（ｄ）前記基板から分断された半導体チップをパッケージに封止する工程と、
（ｅ）前記封止された半導体装置の入力または出力の電気容量を測定する工程とを有し、
前記入力または出力の電気容量の値に応じて前記金属配線のパターンを変更することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体からなる基板または半導体層をその主面に有する基板の主面に素子分離用の第１絶縁膜を形成し、前記第１絶縁膜で囲まれた前記基板の主面に第２絶縁膜を形成する工程と、
（ｂ）前記基板上に導電膜を堆積し、前記導電膜をパターニングして半導体素子を構成するゲート電極および前記第２絶縁膜を容量絶縁膜とするパッドの入出力容量調整用の容量素子の第１電極を形成する工程と、
（ｃ）前記ゲート電極および第１電極上の何れかの層間絶縁膜上に外部接続用パッドおよび接地配線を含む金属配線を形成する工程とを有し、
前記金属配線の形成工程において、前記第１電極が、前記外部接続用パッドまたは接地配線の何れかに電気的に接続されるようになることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、入力または出力の容量値に下限が要求される半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の入出力端子の電気容量（キャパシタンス）は、小さい方が高速化に対しては有利である。このため、入出力端子から見た容量を低減すべくデバイスのレイアウト設計等における最適化の努力、たとえば、デバイス内の配線膜厚の低減、配線間を覆う材料の低誘電率化等の努力が払われる。従って、半導体装置の入出力容量の規格は、最大容量値について定められ、最低容量値については定められないのが一般的である。
【０００３】
また、半導体装置の入出力容量に影響する要因としては、パッケージのリードフレーム、ボンディングワイヤ、ボンディングパッド、ボンディングパッドに接続される配線等の導電部材の寸法およびそれらを絶縁する材料の誘電率、さらに、半導体素子のジャンクションあるいはゲートの容量等が考えられる。これらの要因による個々の容量の総合が入出力容量となり、この値は設計段階である程度予測することは可能である。
【０００４】
なお、半導体装置たとえばＭＯＳデバイスの高速化については、たとえば昭和６１年２月１０日、（株）培風館発行、「超高速ＭＯＳデバイス」、ｐ１２〜ｐ２０に記載されている。
【０００５】
【発明が解決しようとする課題】
しかし、近年の半導体装置を用いたシステムの高速化、高性能化を反映して、高速動作する半導体装置を複数組み合わせたチップセットの安定動作が要求される。この安定動作を保証する必要から、半導体装置の入出力容量について最大規格値のみならず、最低規格値を定めることが要求されるようになっている。このような最大および最低規格値で許容される入出力容量の範囲は狭く、ｐＦのオーダーで容量値を合わせ込む必要が生じている。また、半導体装置の特性上、入出力の容量値は規格範囲内であってもそのばらつきが小さいことが好ましい。
【０００６】
ところが、半導体装置のチップレイアウトの設計に入る段階では、用いるパッケージの種類が確定していない場合があり、また、パッケージのリードフレーム、ボンディングワイヤ等に起因する容量値が完全に計算できない場合がある。さらに、リードフレーム、ボンディングワイヤ等を設計通りに正確に製造できない場合があり、むしろ、個々のパッケージ毎のリードフレーム容量は相違していることが普通である。
【０００７】
このような不確定要素による入出力容量値の増減分を半導体装置のチップレイアウトの設計において吸収し、さらに半導体装置の入出力容量を規格範囲内に合わせ込んだうえに、これを最適化することは、半導体装置のレイアウト設計の段階では殆ど不可能に等しい。
【０００８】
本発明の目的は、半導体装置の入出力容量値を、最大および最低規格あるいは顧客の要求に合わせて容易に調整できる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
（１）本発明の半導体装置は、半導体からなる基板または半導体層をその主面に有する基板と、基板の主面に形成され素子分離領域を構成する第１絶縁膜と、第１絶縁膜で囲まれた基板の活性領域に形成された半導体素子と、ボンディングパッドおよび接地配線を含む金属配線とを有する半導体装置であって、基板上に形成された導電膜を第１電極とし半導体からなる基板または半導体層を第２電極とする容量素子を有し、第１電極がボンディングパッドまたは接地配線の何れかに電気的に接続されているものである。
【００１２】
このような半導体装置によれば、基板上の導電膜を第１電極、基板を第２電極とする容量素子を有し、この導電膜がボンディングパッドに電気的に接続され得るため、ボンディングパッドに接続される入出力端子の容量値を前記容量素子により調整できる。なお、ボンディングパッドに接続されない導電膜はノイズ耐性の向上の観点から接地配線に電気的に接続して接地電位に保持される。
【００１３】
また、第１電極は、ボンディングパッドの下部に形成される。このように第１電極をボンディングパッドの下部に形成するため、容量素子の付加によるパターン面積の増大を防止することができる。これにより半導体装置の集積度の向上を阻害することがない。
【００１４】
また、第１電極は、第１絶縁膜の表面に形成される。このように第１電極を素子分離領域を構成する第１絶縁膜の表面に形成するため、第１および第２電極間の静電破壊を抑制できる。この結果、容量素子の付加による半導体装置の信頼性の低下を抑制できる。
【００１５】
また、第１電極は、活性領域上の第２絶縁膜の表面に形成してもよい。活性領域上の第２絶縁膜は、活性領域にＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）が形成される場合にはゲート絶縁膜として形成される絶縁膜であるためその膜厚は数ｎｍと薄く、第１電極のパターン面積が小さくても容量素子の容量値を大きくすることができる。
【００１６】
また、第１電極は、半導体素子を構成する電極と同時に形成される。前記電極は、活性領域にＭＩＳＦＥＴが形成される場合にはゲート電極であり、バイポーラトランジスタが形成される場合にはベース・コレクタ引き出し電極あるいはエミッタ引き出し電極である。このように、第１電極がゲート電極等と同時に形成されるため、工程を増加することなく、容易に第１電極を形成して容量素子を構成することができる。
【００１７】
（２）本発明の半導体装置の製造方法は、（ａ）半導体からなる基板または半導体層をその主面に有する基板の主面に素子分離用の第１絶縁膜を形成し、絶縁膜で囲まれた基板の主面に第２絶縁膜を形成する工程と、（ｂ）基板上に導電膜を堆積し、導電膜をパターニングして半導体素子を構成するゲート電極および容量素子を構成する第１電極を形成する工程と、（ｃ）ゲート電極および第１電極上の何れかの層間絶縁膜上にボンディングパッドおよび接地配線を含む金属配線を形成する工程とを有し、金属配線の形成工程において、第１電極が、ボンディングパッドまたは接地配線の何れかに電気的に接続されるようにしたものである。
【００１８】
このような半導体装置の製造方法によれば、第１電極とボンディングパッドあるいは接地配線との接続を金属配線の形成工程で行うため、つまり、第１電極をボンディングパッドに接続するかあるいは接地配線に接続するかを金属配線の形成工程で決定できるため、金属配線の形成工程を変更するのみで第１電極をボンディングパッドか接地配線の何れに接続するかをスイッチできる。この結果、半導体装置の入出力端子の容量値が規格範囲から外れている場合のマスクの変更は金属配線をパターニングするためのマスクの変更のみで対処することができ、半導体装置の入出力端子の容量値を容易に調整することができる。
【００１９】
また、このような容量値の変更は、前記製造方法においてさらに、（ｄ）基板から分断された半導体チップをパッケージに封止する工程と、（ｅ）封止された半導体装置の入力または出力の電気容量を測定する工程とを有し、入力または出力の電気容量の値に応じて金属配線のパターンを変更することにより可能となる。
【００２０】
なお、第１電極は、ボンディングパッド下部の第１絶縁膜上に形成することができる。あるいは、第１電極は、ボンディングパッド下部の第２絶縁膜上に形成することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
図１は、本発明の一実施の形態であるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の要部断面図である。以下、本発明の実施の形態をＤＲＡＭについて示すが、本発明はＤＲＡＭに限られず、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ  ）等のメモリ素子、ＭＩＳＦＥＴあるいはバイポーラトランジスタ等を含むロジック素子等にも適用することが可能である。
【００２３】
ｐ形の単結晶シリコンからなる半導体基板１の主面には、素子分離領域であるシリコン酸化膜２が形成されている。ここでは半導体基板１を例示しているが、シリコン酸化膜からなるＳＯＩ層上に単結晶シリコン層が形成され、単結晶シリコン層が半導体基板から絶縁されているＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、サファイヤ基板上に単結晶シリコン膜が形成されたＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ  ）基板あるいはガラス基板等の絶縁体基板に多結晶シリコン層が形成された基板を用いてもよい。
【００２４】
シリコン酸化膜２は、半導体基板１の主面に形成された浅溝内に埋め込んで形成され、たとえばＴＥＯＳをを原料ガスとするＣＶＤ法により形成された酸化膜（以下ＴＥＯＳ酸化膜という。）で構成できる。その膜厚は、たとえば３００〜４００ｎｍとする。なお、半導体基板１の主面にには、ウェル領域が形成されてもよく、ウェル領域には、しきい値電圧調整層が形成されてもよい。
【００２５】
シリコン酸化膜２で囲まれた半導体基板１の領域すなわち活性領域の主面には、メモリセル選択用ＭＩＳＦＥＴＱｓが形成されている。メモリセル選択用ＭＩＳＦＥＴＱｓは半導体基板１のメモリセル領域に形成され、図示はしないが、半導体基板の周辺回路領域には周辺回路のＭＩＳＦＥＴが形成されている。また、半導体基板１の周辺回路領域には容量素子ＣＡが形成されている。
【００２６】
メモリセル選択用ＭＩＳＦＥＴＱｓは、半導体基板１の主面上にゲート絶縁膜３を介して形成されたゲート電極４と、ゲート電極４の下部のチャネル領域と、ゲート電極４の両側の半導体基板１の主面に形成された半導体領域５とからなる。ゲート絶縁膜３は、たとえば７〜８ｎｍの膜厚を有する熱酸化により形成されたシリコン酸化膜で構成される。ゲート電極４は、たとえば多結晶シリコン膜４ａおよび金属シリサイド膜４ｂで構成される。金属シリサイド膜４ｂを構成する金属は、たとえばチタン、タングステン、コバルトを例示できる。なお、ゲート電極４は、多結晶シリコン膜、窒化チタン膜等のブロッキング層およびタングステン膜等の金属膜の積層膜で構成される３層構造とすることもできる。半導体領域５にはｎ形の不純物、たとえば砒素またはリンが導入されている。
【００２７】
容量素子ＣＡは、シリコン酸化膜２上に形成された第１電極６と半導体基板１である第２電極とがシリコン酸化膜２を挟んで構成された平行板コンデンサの構造を有する。第１電極６は、ゲート電極４と同様の構成を有し、多結晶シリコン膜６ａおよび金属シリサイド膜６ｂとからなる。第１電極６は、ゲート電極４と同様に、多結晶シリコン膜、ブロッキング層および金属膜の３層構造とすることもできる。このように容量素子ＣＡの容量絶縁膜は膜厚の厚いシリコン酸化膜２で構成されるため、静電耐圧に優れ、静電破壊等の恐れはない。
【００２８】
ゲート電極４の上層、および第１電極６の上層には、シリコン窒化膜からなるキャップ絶縁膜７が形成され、さらにその上層をシリコン窒化膜８で覆われる。シリコン窒化膜８は、ゲート電極４の側壁にも形成され、後に説明する接続孔を形成する際の自己整合加工に利用される。なお、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極４は、ＤＲＡＭのワード線として機能するものであり、分離領域であるシリコン酸化膜２の上面にはワード線ＷＬが形成されている。
【００２９】
シリコン窒化膜８の上層には層間絶縁膜９が形成される。層間絶縁膜９は、たとえばＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ  ）膜、ＴＥＯＳ酸化膜がＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  ）法により平坦化されたシリコン酸化膜およびＴＥＯＳ酸化膜の積層膜とすることができる。
【００３０】
層間絶縁膜９上には、ビット線ＢＬおよび第１層配線Ｍ１が形成されている。ビット線ＢＬおよび第１層配線Ｍ１は、たとえば窒化チタン膜とタングステン膜との積層膜とすることができる。
【００３１】
ビット線ＢＬはプラグ１０介して一対のメモリセル選択用ＭＩＳＦＥＴＱｓに共有される半導体領域５に接続される。プラグ１０は、たとえばｎ形の不純物が導入された多結晶シリコン膜とすることができる。
【００３２】
第１層配線Ｍ１は、プラグ１１を介して第１電極６に接続される。また、第１層配線Ｍ１は、図示しない周辺回路のＭＩＳＦＥＴにプラグを介して接続される。プラグ１１は、プラグ１０と同様に多結晶シリコン膜とすることもできるが、たとえば窒化チタン膜とタングステン膜との積層膜で構成することができる。
【００３３】
ビット線ＢＬおよび第１層配線Ｍ１は、層間絶縁膜１２で覆われている。層間絶縁膜１２は、たとえばＳＯＧ膜、ＣＭＰ法により平坦化されたＴＥＯＳ酸化膜、ＴＥＯＳ酸化膜の積層膜とすることができる。なお、ビット線ＢＬおよび第１層配線Ｍ１はシリコン窒化膜からなるキャップ絶縁膜およびサイドウォールスペーサで覆われてもよい。
【００３４】
メモリセル領域の層間絶縁膜１２の上層には情報蓄積用のキャパシタＣが形成されている。キャパシタＣは、下部電極１５、容量絶縁膜１６およびプレート電極１７で構成される。下部電極１５は、プラグ１３、１４を介してメモリセル選択用ＭＩＳＦＥＴＱｓの半導体領域５に接続され、たとえば多結晶シリコン等の半導体膜、ルテニウム等の金属膜で構成される。容量絶縁膜１６は、下部電極１５の材質で選択され、下部電極１５が多結晶シリコン膜の場合にはシリコン酸化膜およびシリコン窒化膜の積層膜、またはシリコン窒化膜と酸化タンタル膜の積層膜で構成される。下部電極が金属の場合には、結晶化酸化タンタル膜を用いることができる。プレート電極１７は、たとえば窒化チタン膜で構成できる。
【００３５】
キャパシタＣの上層には、たとえばＴＥＯＳ酸化膜からなる絶縁膜１８が形成されている。なお、キャパシタＣが形成されていない周辺回路領域の層間絶縁膜１２上には、キャパシタＣと同層のたとえばシリコン酸化膜からなる絶縁膜が形成されてもよい。キャパシタＣと同層に絶縁膜を形成することによりキャパシタＣの標高に起因する段差の発生を防止することができ、フォトリソグラフィの焦点深度に余裕を持たせて微細加工に対応することができる。
【００３６】
絶縁膜１８の上層には、第２層配線Ｍ２が形成されている。また、第２層配線Ｍ２は、絶縁膜１８に形成された接続孔内のプラグ１９を介してプレート電極１７に接続され、絶縁膜１８および層間絶縁膜１２に形成された接続孔内のプラグ２０を介して第１層配線Ｍ１に接続される。第２層配線Ｍ２は、たとえば窒化チタン膜、アルミニウム膜および窒化チタン膜の３層構成とすることができ、プラグ１９、２０は、窒化チタン膜およびタングステン膜の積層膜とすることができる。
【００３７】
第２層配線Ｍ２の上層には、層間絶縁膜２１が形成されている。層間絶縁膜２１は、たとえばＴＥＯＳ酸化膜で構成できる。また、層間絶縁膜２１は、ＴＥＯＳ酸化膜、ＳＯＧ膜およびＴＥＯＳ酸化膜の積層膜としてもよい。
【００３８】
層間絶縁膜２１上には、第３層配線Ｍ３が形成されている。第３層配線Ｍ３は、第２層配線Ｍ２と同様の構造を有し、層間絶縁膜２１に形成された接続孔内のプラグ２２を介して第２層配線Ｍ２に接続される。プラグ２２は、プラグ１９、２０と同様の構造を有する。
【００３９】
第３層配線Ｍ３上にはパッシベーション膜２３が形成されている。パッシベーション膜２３は、たとえばＴＥＯＳ酸化膜とＣＶＤ法により形成されたシリコン窒化膜との積層膜で構成でき、第３層配線Ｍ３のボンディングパッドＢＰを露出するように開口が形成されている。
【００４０】
第３層配線Ｍ３は、最上層配線であり、ボンディングパッドＢＰが含まれる。図２（ａ）は、ボンディングパッドＢＰを拡大して示した平面図である。ボンディングパッドＢＰのボンディング部ＢＰ１には、ワイヤまたはリードフレームのインナーリードが接続される。
【００４１】
ボンディングパッドＢＰの下部には容量素子ＣＡの第１電極６が形成される。図示するように、ボンディングパッドＢＰの領域において、第１電極６は３つに分割して形成される。ここでは第１電極６が３つの場合を例示しているが、３つに限られず、さらに多く分割されてもかまわない。このように容量素子ＣＡがボンディングパッドＢＰの下部に形成されるため、容量素子ＣＡを形成するための面積を必要とせず、容量素子ＣＡを付加しても面積を増加することがない。このため、半導体装置の高集積化を阻害することはない。
【００４２】
ボンディング部ＢＰ１はメタルスイッチ部ＢＰ２を介して接続部ＢＰ３に接続され、接続部ＢＰ３は各々プラグ２２、第２層配線Ｍ２、プラグ２０、第１層配線Ｍ１およびプラグ１１を介して第１電極６に接続される。すなわち、この場合のボンディング部ＢＰ１には、３つの容量素子ＣＡが電気的に接続される。この状況を図２（ｂ）の回路図に示す。図２（ｂ）は、ボンディングパッドＢＰと容量素子ＣＡの接続状況を示した回路図である。容量素子ＣＡの接地側端子は半導体基板１であり、他方の端子は第１電極６である。前記のとおり、３つの第１電極６は全てボンディングパッドＢＰのボンディング部ＢＰ１に接続され、ボンディングパッドＢＰへの付加容量は最も大きな値となる。なお、ボンディング部ＢＰ１は入力初段回路ＩＮに接続されるが、図２（ａ）の平面図ではこれを省略している。
【００４３】
図３は、第３層配線Ｍ３の他の接続状況を示した平面図および回路図である。この場合、ボンディング部ＢＰ１に接続される容量素子ＣＡは２つである。容量素子ＣＡへの接続状況は前記の通りである。
【００４４】
一方、ボンディング部ＢＰ１に接続されない容量素子ＣＡは、メタルスイッチ部ＢＰ２のパターンを変更して第３層配線Ｍ３の一部である接地配線ＧＮＤに接続される。すなわち、ボンディング部ＢＰ１に接続されない容量素子ＣＡの第１電極６は、メタルスイッチ部ＢＰ２、接続部ＢＰ３、プラグ２２、第２層配線Ｍ２、プラグ２０、第１層配線Ｍ１およびプラグ１１を介して接地配線ＧＮＤに接続される。このようにボンディング部ＢＰ１に接続されない容量素子ＣＡの第１電極６の電位を接地電位に保持することによりノイズ耐性を向上し、半導体装置の信頼性を向上できる。
【００４５】
このようなボンディング部ＢＰ１と容量素子ＣＡとの接続状況の変更は、第３層配線Ｍ３のパターン、すなわちメタルスイッチ部ＢＰ２のパターンの変更のみによって行うことができる。すなわち、半導体装置の製造工程の最終段階で前記変更を行うことが可能であり、後に説明する入力容量の検査結果をフィードバックしやすくできる。このため、仮に入力容量が規格範囲を越えて小さい場合でも容易に容量素子ＣＡを付加するようにメタルスイッチ部ＢＰ２のパターンを変更することが可能となる。
【００４６】
なお、図４にさらに他の接続状況の場合を例示する。この場合は、ボンディング部ＢＰ１には容量素子ＣＡは接続されず、全ての容量素子ＣＡは接地配線ＧＮＤに接続されている。
【００４７】
次に、前記ＤＲＡＭの製造方法を説明する。図５〜図７は、本実施の形態のＤＲＡＭの製造方法の一例を工程順に示した断面図である。また、図８は、前記製造方法の一例を示したフローチャートである。
【００４８】
まず、ｐ形の半導体基板１を用意し、この半導体基板１の主面に浅溝を形成する。その後半導体基板１に熱酸化を施し、シリコン酸化膜を形成してもよい。さらにシリコン酸化膜を堆積してこれをＣＭＰ法により研磨して浅溝内にのみシリコン酸化膜２を残し、素子分離領域を形成する（図５（ａ））。この後、フォトレジストをマスクにして不純物をイオン注入し、半導体基板１にｎ型あるいはｐ型のウェル領域を形成できる。
【００４９】
次に、半導体基板１の活性領域に熱酸化法によりゲート絶縁膜３を形成し、さらに半導体基板１の全面に不純物がドープされた多結晶シリコン膜、チタン、タングステンまたはコバルト等の金属シリサイド膜およびシリコン窒化膜を順次堆積する。その後、シリコン窒化膜、金属シリサイド膜および多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングする。このパターニングにより、ゲート電極４（ワード線ＷＬ）およびキャップ絶縁膜７、第１電極６およびキャップ絶縁膜７を形成する（図５（ｂ））。このようにゲート電極４と第１電極６とを同時に形成するため、第１電極６を形成するための特別な工程を必要とせず、工程を増加することがない。なお、この段階で周辺回路領域のＭＩＳＦＥＴを構成するゲート電極も形成される。
【００５０】
次に、フォトレジスト膜をマスクとしてメモリセル領域に不純物たとえばヒ素またはリンをイオン注入し、半導体領域５を形成する。このイオン注入の際、ゲート電極４上のキャップ絶縁膜７がマスクとして機能し、ゲート電極４に自己整合的に半導体領域５が形成される。なお、この段階で周辺回路領域のＭＩＳＦＥＴを構成する半導体領域も形成される。
【００５１】
次に、半導体基板１の全面にシリコン窒化膜８を堆積し、さらに層間絶縁膜９を形成する（図５（ｃ））。層間絶縁膜９に形成は、たとえばＳＯＧ膜の形成後にＴＥＯＳ酸化膜を堆積し、これをＣＭＰ法による研磨により平坦化して形成することができる。また、研磨によるＴＥＯＳ酸化膜表面の損傷を回復するためにさらにＴＥＯＳ酸化膜を堆積することができる。なお、層間絶縁膜９の形成前に周辺回路領域のシリコン窒化膜８を異方性エッチングし、周辺回路領域のゲート電極の側壁にサイドウォールスペーサを形成してもよい。この場合、このサイドウォールスペーサに自己整合的に高濃度の不純物半導体領域を形成して、周辺回路のＭＩＳＦＥＴのソース・ドレイン領域をいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）構造にすることができる。
【００５２】
次に、層間絶縁膜９に接続孔を開口し、プラグインプラを施した後に不純物がドープされた多結晶シリコン膜を堆積し、この多結晶シリコン膜をＣＭＰ法により研磨してプラグ１０、１１、１３を形成する。なお、この接続孔は、２段階のエッチングにより開口して半導体基板１の過剰エッチングを防止することができる。また、周辺回路の接続孔は、メモリセル領域の接続孔とは別に形成し、プラグ１０、１３を形成した後に、周辺回路の接続孔を加工できる。この場合、さらに、たとえばチタン膜、窒化チタン膜およびタングステン膜を堆積した後これをＣＭＰ法により研磨して除去し、周辺回路の接続孔の内部にのみプラグを形成できる。このようにして形成した場合には、プラグ１１は、チタン膜、窒化チタン膜およびタングステン膜で構成される。
【００５３】
次に、たとえば窒化チタン膜およびタングステン膜を、たとえばスパッタ法により順次堆積し、これをフォトリソグラフィとドライエッチング技術を用いてパターニングし、ビット線ＢＬおよび第１層配線Ｍ１を形成する（図６（ａ））。このように、本実施の形態では、ビット線ＢＬと第１層配線Ｍ１とを同時に形成するため、工程を簡略化することができる。なお、ビット線ＢＬおよび第１層配線Ｍ１は、単層のタングステン膜により形成することもできる。ビット線ＢＬおよび第１層配線Ｍ１をタングステン膜のみで形成することにより窒化チタン膜との積層膜の場合に比較して同一断面積状態での抵抗値を低減できる。また、ビット線ＢＬおよび第１層配線Ｍ１には、たとえばシリコン窒化膜からなるキャップ絶縁膜およびサイドウォールスペーサを形成することができる。
【００５４】
次に、半導体基板１の全面にたとえばＳＯＧ膜を塗布し、これを４００℃程度の温度でキュアした後、プラズマＣＶＤ法によりＴＥＯＳ酸化膜を堆積して層間絶縁膜１２を形成する。なお、層間絶縁膜１２の表面は、ＣＭＰ法により平坦化できる。また、さらにＴＥＯＳ酸化膜を堆積してＣＭＰにより形成されたスクラッチを覆ってもよい。
【００５５】
次に、層間絶縁膜１２に接続孔を開口し、不純物がドープされた多結晶シリコン膜を堆積し、この多結晶シリコン膜をＣＭＰ法により研磨してプラグ１４を形成する。
【００５６】
次に、キャパシタＣの下部電極１５を形成し、下部電極１５を覆う容量絶縁膜１６およびプレート電極１７を堆積し、周辺回路領域の容量絶縁膜１６およびプレート電極１７をエッチングで除去してキャパシタＣを完成する（図６（ｂ））。
【００５７】
下部電極１５の形成は、たとえば層間絶縁膜１２上に下部電極１５の高さに相当する膜厚のシリコン酸化膜を堆積し、このシリコン酸化膜にプラグ１４を露出するような溝を設けて、この溝の内部を含むシリコン酸化膜上にたとえば多結晶シリコン膜を堆積する。その後、溝を埋め込むシリコン酸化膜たとえばＳＯＧ膜を形成後、溝内の多結晶シリコン膜が残存するように表面をＣＭＰ法により研磨する。そして、多結晶シリコン膜からなる上部に開口を有する下部電極１５が露出するように周りのシリコン酸化膜をたとえばウェットエッチングにより除去し、形成することができる。なお、このウェットエッチングのストッパ膜として層間絶縁膜１２上に薄いシリコン窒化膜をあらかじめ形成することができる。
【００５８】
容量絶縁膜１６としては、たとえばシリコン窒化膜およびシリコン酸化膜の積層膜で構成でき、たとえばＣＶＤ法により形成できる。また、プレート電極１７は、たとえば窒化チタン膜をスパッタ法により堆積して形成できる。
【００５９】
次に、キャパシタＣを覆う絶縁膜１８を形成する。絶縁膜１８は、たとえばＳＯＧ膜およびＴＥＯＳ酸化膜の積層膜とすることができる。また、絶縁膜１８の表面はＣＭＰ法により平坦化できる。その後、接続孔を開口し、たとえば窒化チタン膜およびタングステン膜を堆積した後これをＣＭＰ法により研磨して除去し、接続孔の内部にのみこれを残存させて、プラグ１９、２０を形成する。さらに、窒化チタン膜、アルミニウム膜および窒化チタン膜をたとえばスパッタ法により順次堆積し、フォトレジスト膜をマスクとしてこれをパターニングし、第２層配線Ｍ２を形成する（図７）。なお、窒化チタン膜およびタングステン膜の除去は、エッチバック法によっても行うことができる。
【００６０】
次に、第２層配線Ｍ２上に、たとえばＴＥＯＳ酸化膜、ＳＯＧ膜およびＴＥＯＳ酸化膜を順次堆積して層間絶縁膜２１を形成し、層間絶縁膜２１に接続孔を形成した後、プラグ１９、２０の場合と同様に窒化チタン膜およびタングステン膜を堆積し、これをエッチバック法により除去して接続孔の内部にのみ残存させ、プラグ２２を形成する。さらに、第２層配線Ｍ２の場合と同様にして第３層配線Ｍ３を形成し、第３層配線Ｍ３を覆うパッシベーション膜２３をＴＥＯＳ酸化膜の堆積およびシリコン窒化膜のＣＶＤ法による堆積により形成する。この後、第３層配線Ｍ３のボンディングパッドＢＰ上のパッシベーション膜２３に開口を形成して図１に示すＤＲＡＭがほぼ完成する。
【００６１】
この後、半導体基板１をスクライブして半導体チップを取り出し、これをたとえばリードフレームにダイボンディングし、さらにワイヤボンディングを施した後に、たとえばトランスファモールド法を用いて樹脂封止して製品としてのＤＲＡＭが完成する。パッケージの種類としては、たとえばＴＳＯＰ（Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ）を例示できる。
【００６２】
しかし、製品としてのＤＲＡＭの入力容量が規格範囲の入らない場合があることは既に述べた。このような場合の製造工程を図８のフローチャートを用いて説明する。
【００６３】
既に述べたように、第２層配線Ｍ２までを形成し（ステップ１０１）、第３層配線Ｍ３およびパッシベーション膜２３を形成する（ステップ１０２）。そして、半導体チップを前記の通りパッケージングし（ステップ１０３）、この入力容量を測定する（ステップ１０４）。このようにして測定された入力容量の値が規格範囲内の仕様を満たすか否かを判断し（ステップ１０５）、仕様を満たす場合、すなわち入力容量値が規格範囲内である場合には、第３層配線Ｍ３のパターンを変更することなく確定する（ステップ１０６）。一方、入力容量値が規格範囲を外れた場合には、容量素子ＣＡへの接続数を増減するようにメタルスイッチ部ＢＰ２のパターンを変更する（ステップ１０７）。すなわち、入力容量値が規格より大きい場合には、接続される容量素子ＣＡの数を減じ、入力容量値が規格より小さい場合には、接続される容量素子ＣＡの数を増加する。そして、その選択されたメタルスイッチ部ＢＰ２のパターンに置き換えて新たな第３層配線Ｍ３のマスクとし、これを用いてステップ１０２の第３層配線Ｍ３のパターニングを行う。
【００６４】
このような入力容量値の調整は、メタルスイッチ部ＢＰ２のパターンを変更することで対応でき、長期間の製造期間が必要な第２層配線Ｍ２までの工程には影響しない。すなわち、前工程の最終段階である第３層配線Ｍ３の工程を一部変更するのみで対処でき、入力容量の検査結果を容易にフィードバックすることができる。また、工程変更の影響を小さくすることが可能となり、製造期間の短縮およびコスト増加の抑制を実現できる。
【００６５】
本実施の形態によれば、容量素子ＣＡを設け、容量素子ＣＡの第１電極６を第３層配線Ｍ３のボンディングパッドＢＰに接続し得る構造を有するため、ＤＲＡＭの入力容量値を調整して規格の範囲内に入れ込むことができる。また、第１電極６とボンディングパッドＢＰのボンディング部ＢＰ１との接続はメタルスイッチ部ＢＰ２のパターンの変更により対応することが可能なため、入力容量値の検査結果を速やかにフィードバックすることができる。さらに、第１電極６はボンディングパッドＢＰの下部領域に形成されるため、パターン面積の増加を抑制でき、第１電極６が厚いシリコン酸化膜２の上面に形成されるため、静電破壊を起こす恐れもない。
【００６６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６７】
たとえば、前記実施の形態では、入力容量の値を調整する場合について説明したが、図９に示すように、出力端子の出力容量を調整する場合についても適用できる。図９は、回路の出力であるインバータＩＮＶの出力に接続されるボンディングパッドＢＰに容量素子ＣＡを付加した場合を示している。
【００６８】
また、前記実施の形態では、容量素子ＣＡの第１電極６を厚いシリコン酸化膜２上に形成した場合を説明したが、図１０に示すように、周辺回路領域に活性領域と同様にシリコン酸化膜２で囲まれた領域を形成し、この領域上にゲート絶縁膜３と同時に薄いシリコン酸化膜２４を形成し、この薄いシリコン酸化膜２４上に第１電極６を形成することができる。この場合、少ない第１電極６の面積で大きな容量素子ＣＡの容量値を得ることができる。
【００６９】
たとえば、前記実施の形態では、最終層配線で入力容量の値を調整する場合について説明したが、第１層配線から第３層配線までの製造期間が短期間で実現できるような場合には、ボンディングパッド周辺のレイアウトパターンの都合により、最終層配線で配線するよりも、第１層または第２層配線を用いたほうがそのスイッチ部分のレイアウトパターンの面積を小さくできるような場合、第１層または第２層配線を用いて入力容量の値を調整する場合についても適用できる。
【００７０】
また、最上層配線は、電源電圧や入力レベルの異なる等の展開製品用に適用されている場合、本発明の適用に展開製品毎に各々の最上層配線のマスク作成を行わなければならない。よって、第１層または第２層配線を用いて入力容量の値を調整し、コストの増加を抑制する場合についても適用できる。
【００７１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７２】
（１）半導体装置の入出力容量値を、最大および最低規格あるいは顧客の要求に合わせて容易に調整できる。
【００７３】
（２）容量素子の追加によりパターン面積を増加することなく、半導体装置の高集積化を阻害することがない。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭの要部断面図である。
【図２】（ａ）は、実施の形態のＤＲＡＭのボンディングパッド部の一例を拡大して示した平面図であり、（ｂ）は、そのボンディングパッドと容量素子との接続を示した回路図である。
【図３】（ａ）は、実施の形態のＤＲＡＭのボンディングパッド部の他の例を拡大して示した平面図であり、（ｂ）は、そのボンディングパッドと容量素子との接続を示した回路図である。
【図４】（ａ）は、実施の形態のＤＲＡＭのボンディングパッド部のさらに他の例を拡大して示した平面図であり、（ｂ）は、そのボンディングパッドと容量素子との接続を示した回路図である。
【図５】（ａ）〜（ｃ）は、実施の形態のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図６】（ａ）〜（ｂ）は、実施の形態のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図７】実施の形態のＤＲＡＭの製造方法の一例を工程順に示した断面図である。
【図８】実施の形態のＤＲＡＭの製造方法の一例を示したフローチャートである。
【図９】実施の形態のＤＲＡＭの他の例を示した回路図である。
【図１０】実施の形態のＤＲＡＭのさらに他の例を示した断面図である。
【符号の説明】
１    半導体基板
２    シリコン酸化膜
３    ゲート絶縁膜
４    ゲート電極
４ａ    多結晶シリコン膜
４ｂ    金属シリサイド膜
５    半導体領域
６    第１電極
６ａ    多結晶シリコン膜
６ｂ    金属シリサイド膜
７    キャップ絶縁膜
８    シリコン窒化膜
９、１２、２１    層間絶縁膜
１０、１１、１３、１４、１９、２０、２２    プラグ
１５    下部電極
１６    容量絶縁膜
１７    プレート電極
１８    絶縁膜
２３    パッシベーション膜
２４    シリコン酸化膜
ＢＬ    ビット線
ＢＰ    ボンディングパッド
ＢＰ１    ボンディング部
ＢＰ２    メタルスイッチ部
ＢＰ３    接続部
Ｃ    キャパシタ
ＣＡ    容量素子
ＧＮＤ    接地配線
ＩＮ    入力初段回路
ＩＮＶ    インバータ
Ｍ１    第１層配線
Ｍ２    第２層配線
Ｍ３    第３層配線
Ｑｓ    メモリセル選択用ＭＩＳＦＥＴ
ＷＬ    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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