(57)【特許請求の範囲】
【請求項１】
Ｓｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶（１＞ｘ＞０，１＞ｙ≧０）のチャネル層を有する電界効果トランジスタであって、
前記チャネル層のソース端近傍において、ドレイン端に向けてＧｅ組成が増大していることを特徴とする電界効果トランジスタ。
【請求項２】
格子歪みを有するＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ≧０，１＞ｙ≧０）をチャネル層とする電界効果トランジスタであって、
前記チャネル層のソース端近傍において、ドレイン端に向けて歪みが増大していることを特徴とする電界効果トランジスタ。
【請求項３】
格子歪みを有するＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ≧０，１＞ｙ≧０）をチャネル層とする電界効果トランジスタであって、
前記チャネル層のソース端近傍に段差又は切り込みが存在し、該段差又は切り込み近傍にて、歪みが部分的に緩和していることを特徴とする電界効果トランジスタ。
【請求項４】
格子歪みを有するＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ≧０，１＞ｙ≧０）をチャネル層とする電界効果トランジスタであって、
前記チャネル層に隣接するソース領域の一部がＳｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  多結晶層（１＞ｕ≧０，１＞ｖ≧０）であることを特徴とする電界効果トランジスタ。
【請求項５】
前記チャネル層は、絶縁膜上に形成されていることを特徴とする請求項１〜４の何れかに記載の電界効果トランジスタ。
【請求項６】
絶縁膜上に、Ｓｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  結晶（１＞ｕ＞０，１＞ｖ≧０）のバッファ層、及びＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶（１＞ｘ≧０，１＞ｙ≧０）のチャネル層が順次積層されてなる電界効果トランジスタであって、
前記バッファ層のソース端近傍において、ドレイン端に向けてＧｅ組成が増大していることを特徴とする電界効果トランジスタ。
【請求項７】
ソース・ドレイン領域がｎ型であり、前記チャネル層のソース端近傍において、ドレイン端に向けて伝導帯底部のエネルギーが減少していることを特徴とする請求項１〜６の何れかに記載の電界効果トランジスタ。
【請求項８】
ソース・ドレイン領域がｐ型であり、前記チャネル層のソース端近傍において、ドレイン端に向けて価電子帯頂部のエネルギーが増加していることを特徴とする請求項１〜６の何れかに記載の電界効果トランジスタ。
【請求項９】
絶縁膜上のＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ＞０，１＞ｙ≧０）上に一部開口を有する耐酸化性マスク層を形成する工程と、熱酸化を行うことにより前記マスク層の開口直下のＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層のＧｅ組成を高める工程とを含み、
前記Ｇｅ組成が部分的に高められたＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層をチャネル層とした電界効果トランジスタを形成することを特徴とする電界効果トランジスタの製造方法。
【請求項１０】
絶縁膜上のＳｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  結晶層（１＞ｕ＞０，１＞ｖ≧０）上に一部開口を有する耐酸化性マスク層を形成する工程と、熱酸化を行うことにより前記マスク層の開口直下のＳｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  結晶層のＧｅ組成を高める工程と、前記Ｓｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  結晶層上に格子歪みを有するＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ＞０，１＞ｙ≧０）を形成する工程とを含み、
前記Ｓｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層をチャネル層とした電界効果トランジスタを形成することを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路素子の主たる形成要素である電界効果トランジスタに係わり、特に歪み分布チャネルを有する電界効果トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長の短縮に対する技術的，経済的な障壁が急激に高くなっており、この状況を緩和するために高移動度のチャネル材料、特に歪みＳｉや歪みＳｉＧｅを用いる技術が注目されている。
【０００３】
歪みＳｉＧｅは、Ｓｉ基板上に格子整合したＳｉＧｅ結晶薄膜であり、基板面内方向に圧縮歪みを有している。この圧縮歪みの影響でバンド構造が変化し、特に正孔移動度がＳｉに比べて増大する。この場合、Ｇｅ組成が高くなるほど歪みが増大し、正孔移動度は高くなる。一方、歪みＳｉは、より格子定数の大きな格子緩和ＳｉＧｅ上に形成され、基板面内方向に引張り歪みを有している。この引張り歪みの影響でバンド構造が変化し、電子，正孔の移動度はいずれもＳｉに比べて増大する。この場合、下地のＳｉＧｅのＧｅ組成が大きくなるほど歪みＳｉの歪み量が大きくなり、移動度はより高くなる。
【０００４】
これら歪みＳｉＧｅ又は歪みＳｉチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳよりも高速動作が期待できる。
【０００５】
本発明者らは、この歪みＳｉＧｅ或いは歪みＳｉとＳＯＩ（Ｓｉ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）構造とを組み合わせたＭＯＳＦＥＴ（歪みＳＯＩ−ＭＯＳＦＥＴ）を提案し、さらに動作実証してきた。（Ｔ．Ｔｅｚｕｋａ，  Ｎ．Ｓｕｇｉｙａｍａ，  Ｔ．Ｍｉｚｕｎｏ  ａｎｄ  Ｓ．Ｔａｋａｇｉ，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．９４６  （２００１）．，Ｔ．Ｍｉｚｕｎｏ，  Ｓ．Ｔａｋａｇｉ，  Ｎ．Ｓｕｇｉｙａｍａ，  Ｊ．Ｋｏｇａ，  Ｔ．Ｔｅｚｕｋａ，  Ｋ．Ｕｓｕｄａ，  Ｔ．Ｈａｔａｋｅｙａｍａ，  Ａ．Ｋｕｒｏｂｅ，ａｎｄ  Ａ．Ｔｏｒｉｕｍｉ，  ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔｓ  ｐ．９３４（１９９９））。
【０００６】
図１１に、この歪みＳＯＩ−ＭＯＳＦＥＴの構造概略を示す。本素子は、Ｓｉ基板１１上に埋め込み酸化膜１２、Ｓｉ０．９  Ｇｅ０．１  バッファ層５１、歪みＳｉチャネル５２、ゲート酸化膜３１、ゲート電極３２が順次積層されている。本構造では、歪みＳｉチャネルのキャリア移動度が高いことによるメリットのほか、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のＳＯＩ構造に起因するメリットを併せ持つ。従って、本構造でＣＭＯＳ論理回路を構成すれば、より高速かつ低消費電力の動作が期待される。
【０００７】
しかしながら、この種のトランジスタにあっては次のような問題があった。即ち、ゲート長が短くなるにつれて、トランジスタの動作速度を律速する要因として、移動度よりもむしろソース端３６でのキャリア速度の比重が増してくる。このため、高移動度チャネルを導入しても移動度の増大ほどには駆動電流が増大しないという問題があった。
【０００８】
【発明が解決しようとする課題】
このように従来、短チャネルＭＯＳＦＥＴにおいては、移動度よりもむしろソース端でのキャリア速度がトランジスタの動作速度を律速するため、チャネルへの歪み導入による移動度増大効果が十分に享受できない問題があった。
【０００９】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ソース端でのキャリアの移動速度を速めることができ、より高速動作可能な電界効果トランジスタ及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
（構成）
上記課題を解決するために本発明は、次のような構成を採用している。
【００１１】
即ち本発明は、Ｓｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶（１＞ｘ＞０，１＞ｙ≧０）のチャネル層を有する電界効果トランジスタであって、前記チャネル層のソース端近傍において、ドレイン端に向けてＧｅ組成が増大していることを特徴とする。ここで、チャネル層は、絶縁膜上に形成されていることを特徴とする。さらに、ソース・ドレイン領域がｐ型であり、チャネル層のソース端近傍において、ドレイン端に向けて価電子帯頂部のエネルギーが増加していることを特徴とする。
【００１２】
また本発明は、格子歪みを有するＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ≧０，１＞ｙ≧０）をチャネル層とする電界効果トランジスタであって、前記チャネル層のソース端近傍において、ドレイン端に向けて歪みが増大していることを特徴とする。
【００１３】
また本発明は、格子歪みを有するＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ≧０，１＞ｙ≧０）をチャネル層とする電界効果トランジスタであって、前記チャネル層のソース端近傍に段差又は切り込みが存在し、該段差又は切り込み近傍にて、歪みが部分的に緩和していることを特徴とする。
【００１４】
また本発明は、格子歪みを有するＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ≧０，１＞ｙ≧０）をチャネル層とする電界効果トランジスタであって、前記チャネル層に隣接するソース領域の一部がＳｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  多結晶層（１＞ｕ≧０，１＞ｖ≧０）であることを特徴とする。
【００１５】
また本発明は、絶縁膜上に、Ｓｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  結晶（１＞ｕ＞０，１＞ｖ≧０）のバッファ層、及びＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶（１＞ｘ≧０，１＞ｙ≧０）のチャネル層が順次積層されてなる電界効果トランジスタであって、前記バッファ層のソース端近傍において、ドレイン端に向けてＧｅ組成が増大していることを特徴とする。ここで、ソース・ドレイン領域がｎ型であり、チャネル層のソース端近傍において、ドレイン端に向けて伝導帯底部のエネルギーが減少していることを特徴とする。
【００１６】
また本発明は、ＳｉＧｅＣ結晶層をチャネル層とした電界効果トランジスタの製造方法において、絶縁膜上のＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ＞０，１＞ｙ≧０）上に一部開口を有する耐酸化性マスク層を形成する工程と、熱酸化を行うことにより前記マスク層の開口直下のＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層のＧｅ組成を高める工程とを含むことを特徴とする。
【００１７】
また本発明は、ＳｉＧｅＣ結晶層をチャネル層とした電界効果トランジスタの製造方法において、絶縁膜上のＳｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  結晶層（１＞ｕ＞０，１＞ｖ≧０）上に一部開口を有する耐酸化性マスク層を形成する工程と、熱酸化を行うことにより前記マスク層の開口直下のＳｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  結晶層のＧｅ組成を高める工程と、前記Ｓｉ１−ｕ−ｖ  Ｇｅｕ  Ｃｖ  結晶層上に格子歪みを有するＳｉ１−ｘ−ｙ  Ｇｅｘ  Ｃｙ  結晶層（１＞ｘ＞０，１＞ｙ≧０）を形成する工程とを含むことを特徴とする。
【００１８】
（作用）
本発明によれば、チャネル層におけるＧｅ組成や歪みを最適に設定することにより、ソース端における伝導帯底部のエネルギーを減少（ｎ型の場合）、又は価電子帯頂部のエネルギーを増大（ｐ型の場合）させることができる。このため、均一歪みの従来例に比して、キャリアが速やかに加速され、ソースからドレイン端への走行時間が短くなり、これにより高速動作が可能となる。この効果は、チャネル長が短くなるほど顕著になる。従って、短チャネルＭＯＳＦＥＴにおいて、従来の均一歪みチャネルを用いたＭＯＳＦＥＴよりも一層の高速動作が可能となる。
【００１９】
Ｇｅ組成としては、チャネル層のソース端近傍において、ドレイン端に向けてＧｅ組成が増大していることが必要である。歪みとしては、ソース端近傍において、キャリアの進行方向に面内方向の歪みが増大するようなプロファイルを有する歪みＳｉＧｅ又は歪みＳｉチャネル層を導入すればよい。
【００２０】
その実現のために、絶縁膜上の歪みＳｉＧｅ層の上部にマスク層を形成し、該マスク層の一部に切り込みを生じせしめ、熱酸化を行うことにより切り込み直下の領域にソース，ドレイン領域よりもＧｅ組成の高い領域を形成する。さらに、絶縁膜上の歪み又は緩和ＳｉＧｅ層の上部にマスク層を形成し、該マスク層の一部に切り込みを生じせしめ、熱酸化を行うことにより切り込み直下の領域にソース、ドレイン領域よりもＧｅ組成の高い領域を形成した後に歪みＳｉチャネルを形成する。また、ソース端近傍に段差又は切り込みを設ける。さらに、絶縁膜上に形成した歪みＳｉ又は歪みＳｉＧｅ−ＭＯＳＦＥＴにおいて、ソースの一部を多結晶とする。
【００２１】
【発明の実施の形態】
以下、本発明の詳細を図示の実施形態によって説明する。
【００２２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わるＭＯＳＦＥＴの素子構造、Ｇｅ組成，エネルギー分布を示す図である。
【００２３】
本実施形態は、図１（ａ）に示すように、ＳｉＯ２  膜１２上に形成された歪みＳｉ１−ｘ  Ｇｅｘ  層２０をチャネルとするｐＭＯＳＦＥＴである。このチャネル層２０の上に、ゲート酸化膜３１を介してポリＳｉＧｅゲート３２が形成され、ゲート３２の側部には側壁絶縁膜３３が形成されている。また、ゲート３２の両側でＳｉＧｅ層２０にｐ型不純物をドーピングすることによりソース領域３４及びドレイン領域３５が形成されている。
【００２４】
ここで、図１（ｂ）に示すように、チャネル層２０のＧｅ組成ｘは、ゲートの中心付近で最大（ｘ＝０．３５）となり、ソース，ドレイン領域３４，３５で最小（ｘ＝０．０６５）となる。高Ｇｅ濃度領域４１のＳｉＧｅ膜厚は低Ｇｅ濃度領域４２のＳｉＧｅ膜厚に比べて薄くなっている。このＧｅ濃度に対応して、ＳｉＧｅ層中の基板面に平行方向の圧縮歪みもゲートの中心付近で最大となり、ソース７，ドレイン領域３４，３５で最小となる。
【００２５】
従って、ソース近傍３６では、ドレイン方向に向かって圧縮歪みが増大している。その結果、図１（ｃ）のバンド図に示すように、価電子帯頂部のエネルギーが均一組成の場合のエネルギーよりも増大するため、ソースから注入された正孔はこの歪み勾配に起因する付加的な電界によって、均一組成の場合に比べて速やかに加速され、より短時間にドレインに到達する。
【００２６】
次に、本実施形態のＭＯＳＦＥＴの製造方法を、図２を参照して説明する。
【００２７】
まず、図２（ａ）に示すように、ＳｉＯ２  等の酸化膜１２上に厚さ２０ｎｍのＳｉ層１３を形成したＳＯＩ層１０上に、厚さ２３ｎｍのＳｉ０．８５Ｇｅ０．１５層２１、厚さ１０ｎｍのＳｉキャップ層２２をＵＨＶ−ＣＶＤ（Ｕｌｔｒａ−Ｈｉｇｈ  Ｖａｃｕｕｍ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＬＰ−ＣＶＤ（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）等によりエピタキシャル成長する。続いて、キャップ層２２上に厚さ１００ｎｍのＳｉ３  Ｎ４  膜（耐酸化性マスク層）２５をＣＶＤにより堆積し、フォトリソグラフィとＲＩＥにより幅１００ｎｍの溝を掘ってＳｉキャップ層２２を露出させる。
【００２８】
次いで、図２（ｂ）に示すように、酸素雰囲気中において１０５０℃で酸化すると、ＳｉＧｅ層２１，Ｓｉキャップ層２２はＳｉ３  Ｎ４  膜２５の溝部直下の領域のみが酸化され、これによりＳｉＯ２  膜２６が形成される。この際、酸化膜２６中からＧｅ原子がはじき出され、溝部直下４１のＧｅ組成は酸化が進行するにつれて上昇する。これは、酸化濃縮法と称される技術である（特開２００２−７６３４７号公報）。なお、この熱処理においては、ＧｅとＳｉの相互拡散によりＳｉ層１３，２２とＳｉＧｅ層２１の界面が消失してしまい、これらはＳｉＧｅ層２０の単層となる。
【００２９】
一方、マスクにより保護されている領域４２においては、Ｇｅ原子とＳｉ原子の相互拡散により、Ｇｅ組成は減少していく。ここで、Ｇｅ組成が４０％以下であれば、ＳｉＧｅ層は格子緩和することなくＧｅ組成のみが変化していく。従って、Ｇｅ組成の高い領域ほど圧縮歪みが大きくなる。高Ｇｅ組成領域４１の最薄部の厚さが１０ｎｍになるまで酸化を行う。
【００３０】
次いで、図２（ｃ）に示すように、酸化膜２６を剥離した後、２ｎｍ厚さのＳｉキャップ層を成長し（図示せず）、このＳｉキャップ層の表面を酸化することで１．５ｎｍ厚さのゲート酸化膜３１を形成し、更にゲート電極となるポリＳｉＧｅ膜３２で溝を埋め込む。次いで、図２（ｄ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）プロセスにより表面のポリＳｉＧｅ膜３２を除去し、平坦化する。その後、ポリＳｉＧｅ膜３２の表面を酸化し、酸化膜３２０を形成する。
【００３１】
次いで、図２（ｅ）に示すように、ＲＩＥ（反応性イオンエッチング）によりゲート側壁絶縁膜２７を形成した後、ＢＦ２  イオンを注入し、ソース・ドレインのエクステンション領域３７を形成する。次いで、図２（ｆ）に示すように、側壁絶縁膜２７の外側に、更に側壁絶縁膜３３を形成した後、酸化膜３２０を除去し、ＵＨＶ−ＣＶＤ又はＬＰ−ＣＶＤによりＳｉ層３８を選択成長し、さらにＢＦ２  イオンを注入し、１０５０℃，１秒のパルスアニールを行い、ソース，ドレイン領域３４，３５，及びゲート３２の不純物を活性化する。
【００３２】
次いで、図２（ｇ）に示すように、ソース，ドレイン，ゲート上面をシリサイド化して金属シリサイド３９を形成する。これ以降は、通常の配線工程を施すことによりＭＯＳＦＥＴが完成する。
【００３３】
このように本実施形態によれば、絶縁膜１２上のＳｉＧｅ層２０上に一部開口を有する耐酸化性マスク層２５を形成し、熱酸化を行うことによりマスク層２５の開口直下のＳｉＧｅ層２０のＧｅ組成を高める。そして、Ｇｅ組成が部分的に高められたＳｉＧｅ層２０をチャネル層とした電界効果トランジスタを形成することにより、前記図１（ｃ）に示すような、ソース端における価電子帯頂部のエネルギーが増大したバンド構造を実現することができる。このため、ソース端におけるキャリアを速やかに加速することができ、高速動作が可能となる。
【００３４】
（第２の実施形態）
図３は、本発明の第３の実施形態に係わるＭＯＳＦＥＴの素子構造、歪み、エネルギー分布を示す図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３５】
本実施形態は、図３（ａ）に示すように、第１の実施形態と同様にして形成した格子緩和Ｓｉ１−ｘ  Ｇｅｘ  層５１上に歪みＳｉ層５２を形成し、このＳｉ層５２上にｎＭＯＳＦＥＴを形成したものである。ここで、Ｓｉ１−ｘ  Ｇｅｘ  層５１の最薄部のＧｅ組成ｘは０．５５であり、６０％程度格子緩和している。そのため、その直上のＳｉ層５２は伸張歪みを有している。一方、ソース，ドレイン領域のＧｅ組成は０．０９であり、格子緩和していない。従って、Ｓｉ層５２は図３（ｂ）に示すような歪み分布を有している。
【００３６】
本実施形態におけるＳｉＧｅ層の構造は、厚さ２０ｎｍのＳＯＩ層上に、厚さ３０ｎｍのＳｉ０．８２Ｇｅ０．１８層５１、厚さ１０ｎｍのＳｉキャップ層５２をＵＨＶ−ＣＶＤ，ＬＰ−ＣＶＤ等によりエピタキシャル成長し、第１の実施形態と同様にマスクを形成した後に最薄部が１０ｎｍになるまで酸化することによって形成される。
【００３７】
本実施形態においては、図３（ｃ）のバンド図に示すように、歪みＳｉ層５２のチャネル方向の歪み勾配に起因する付加的な電界によって、均一組成のＳｉＧｅ層を下地に用いた場合に比べて速やかに加速され、より短時間にドレインに到達する。従って、第１の実施形態と同様に高速動作が可能となる。
【００３８】
（第３の実施形態）
図４は、本発明の第３の実施形態に係わるＭＯＳＦＥＴの素子構造、歪み、エネルギー分布を示す図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３９】
本実施形態は、図４（ａ）に示すように、埋め込み酸化膜１２上の格子緩和Ｓｉ０．７  Ｇｅ０．３  層５１上に形成された歪みＳｉ層５２をチャネルとするゲート長３５ｎｍのｎＭＯＳＦＥＴである。ここで、図４（ａ）に示すように、ソース，ドレイン端には高さ１０ｎｍの段差５５が存在し、これによって図４（ｂ）に示すように、局所的に歪みが緩和している。その結果、図４（ｃ）に示すように、第２の実施形態と同様に、チャネル領域の伝導帯底部のエネルギーが減少することになる。即ち、歪みＳｉ層５２のチャネル方向の歪み勾配に起因する付加的な電界によって、段差を形成しなかった場合に比べて電子が速やかに加速され、より短時間にドレインに到達する。つまり、高速動作が可能となる。
【００４０】
ここで、下地のＳｉＧｅ層５１のＧｅ組成は０．１から０．５程度が望ましい。更に好ましくは、０．１５から０．４の範囲であることが望ましい。これは、歪みＳｉ層５２の移動度が下地の緩和ＳｉＧｅ層５１のＧｅ組成に対して単調に増加するものの、０．１５程度で飽和傾向となること、及びＧｅ組成が０．４より高くなると製造プロセス上の困難さが増大することを考慮しての値である。また、段差５５の高さｈは７ｎｍ以上、好ましくは１２ｎｍ程度が望ましい。
【００４１】
この数値の根拠を以下に示す。図５は、十分に厚い歪みＳｉを幅Ｌｇ、高さｈのメサ状に加工した場合の、メサ端部と中心部との歪みの差を計算した結果である。図５に示すように、歪み差は、ｈ＝Ｌｇ／２の時にピーク値をとる。また、Ｌ＝Ｌｇ／５の時、ピーク値の半分程度の歪み差が得られることが分かる。
【００４２】
本実施形態においては、Ｌｇ＝３５ｎｍとして、上記の値が得られる。なお、実際のデバイスにおいては、段差部分は必ずしも垂直に切り立っているとは限らず、図中に示すように幅Ｔの遷移領域を有していることが多い。この場合、おおよその目安として、Ｌｇの代わりにＬｇ＋Ｔを用いて最適値を求めればよい。例えば、Ｔ＝１０ｎｍであれば、段差の高さｈは９ｎｍ以上、好ましくは２３ｎｍ程度が望ましい。
【００４３】
なお、本実施形態の変形例として、図６に示すように、段差がソース端にのみ形成されている構造や、Ｓｉ基板上の緩和ＳｉＧｅバッファ層上に歪みＳｉが形成された構造も可能である。
【００４４】
（第４の実施形態）
図７は、本発明の第４の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図と平面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４５】
本実施形態は、埋め込み酸化膜１２上に形成された緩和ＳｉＧｅ層５１上の歪みＳｉ層５２をチャネルとするｎＭＯＳＦＥＴであり、ソース・ドレインの一部５６が多結晶化していることが特徴である。多結晶には、滑り面となる結晶粒界が高密度に存在するため、ソース中の多結晶／結晶界面５７で格子が変形しやすくなる。その結果、界面５７近傍の歪みが局所的に緩和し、第３の実施形態と同様の原理により、多結晶領域を形成しなかった場合に比べて電子が速やかに加速され、より短時間にドレインに到達する。
【００４６】
ここで、界面５７とソース端３６との間隔Ｗは５０ｎｍである。Ｗは、粒界がソース／ドレイン端近傍の空乏層中に出ない範囲で小さいことが望ましいが、１μｍ程度以下であれば上記効果が得られる。多結晶領域は、イオン注入により、絶縁膜上の結晶層を絶縁膜界面に達するまでアモルファス化した後に熱処理することによって形成される。従って、多結晶領域作製工程をソース，ドレイン作製工程を兼用することも可能である。本実施形態の変形例として、ソース端のみに多結晶領域を形成した構造も可能である。また、埋め込み酸化膜上ではなく、Ｓｉ基板上のＳｉＧｅバッファ層上に形成された構造も可能である。
【００４７】
（第５の実施形態）
図８は、本発明の第５の実施形態に係わるＭＯＳＦＥＴの素子構造を示す平面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４８】
本実施形態は、埋め込み酸化膜１２上に形成された歪みＳｉＧｅ層２０をチャネルとするｐＭＯＳＦＥＴであり、ソース・ドレインの一部５６が多結晶化していることが特徴である。多結晶には、滑り面となる結晶粒界が高密度に存在するため、ソース中の多結晶／結晶界面５７で格子が変形しやすくなる。その結果、界面５７近傍の歪みが局所的に緩和し、第１の実施形態と同様の原理により、多結晶領域を形成しなかった場合に比べて正孔が速やかに加速され、より短時間にドレインに到達する。
【００４９】
ここで、界面５７とソース端３６との間隔Ｗは５０ｎｍである。Ｗは、粒界がソース／ドレイン端近傍の空乏層中に出ない範囲で小さいことが望ましいが、１μｍ程度以下であれば上記効果が得られる。多結晶領域は、イオン注入により、絶縁膜上の結晶層を絶縁膜界面に達するまでアモルファス化した後に熱処理することによって形成される。従って、多結晶領域作製工程をソース、ドレイン作製工程を兼用することも可能である。
【００５０】
本実施形態の変形例として、ソース端のみに多結晶領域を形成した構造も可能である。また、埋め込み酸化膜上ではなく、Ｓｉ基板上に形成された構造も可能である。
【００５１】
（第６の実施形態）
図９は、本発明の第６の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５２】
本実施形態は、埋め込み酸化膜１２上に形成された緩和ＳｉＧｅ層５１上の歪みＳｉ層５２をチャネルとするｎＭＯＳＦＥＴであり、ソース・ドレインが格子緩和ＳｉＧｅであることが特徴である。ソース端３６において、歪みが局所的に緩和し、第３の実施形態と同様の原理により、ソース・ドレイン領域がチャネルと同じ歪みＳｉである従来例に比べて電子が速やかに加速され、より短時間にドレインに到達する。さらに、伝導帯の不連続界面がソース端に位置しているため、電子の注入速度は更に高くなるというメリットも有する。
【００５３】
なお、本実施形態の変形例として、ソースのみ格子緩和ＳｉＧｅで、ドレインは歪みＳｉという構造も可能である。
【００５４】
（第７の実施形態）
図１０は、本発明の第７の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００５５】
本実施形態は、埋め込み酸化膜１２上に形成されたＳｉ層１５上の歪みＳｉＧｅ層２０をチャネルとするｐＭＯＳＦＥＴであり、ソース・ドレインが格子緩和Ｓｉであることが特徴である。ソース端３６において、歪みＳｉＧｅチャネルの歪みが局所的に緩和し、第１の実施形態と同様の原理により、ソース・ドレイン領域がチャネルと同じ歪みＳｉＧｅである従来例に比べて正孔が速やかに加速され、より短時間にドレインに到達する。さらに、価電子帯の不連続界面がソース端に位置しているため、正孔の注入速度は更に高くなるというメリットも有する。
【００５６】
なお、本実施形態の変形例として、ソースのみ格子緩和Ｓｉで、ドレインは歪みＳｉＧｅという構造も可能である。
【００５７】
（変形例）
本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【００５８】
全ての実施形態に対して、ゲート電極やゲート絶縁膜、側壁等の材料を適宜変更することが可能である。例えば、ゲート電極として、ポリシリコンやポリシリコンゲルマニウム等の多結晶半導体、或いはチタン，タングステン，窒化チタン，コバルトシリサイド，コバルトジャーマナイド，ニッケルシリサイド、ニッケルジャーマナイド，チタンシリサイド，チタンジャーマナイド，タングステンシリサイド，タングステンジャーマナイド等の金属を用いることもできる。また、ゲート絶縁膜としては、ＳｉＯＮ膜，Ｓｉ３  Ｎ４  膜，Ｚｒ又はＨｆシリケート膜，Ａｌを含有するＺｒ又はＨｆシリケート膜、Ｚｒ又はＨｆ酸化膜，Ａｌを含有するＺｒ又はＨｆ酸化膜、Ｚｒ又はＨｆ酸窒化膜、Ａｌを含有するＺｒ又はＨｆ酸窒化膜等を用いることもできる。また、チャネル或いはバッファ層に炭素が０．１％から数％程度含まれた構造も可能である。この場合、ＳｉＧｅＣの歪み量は炭素の含有量にも依存するため、歪みのコントロールの自由度が増大する。また、不純物の拡散を抑制する効果も期待できる。さらに、チャネル或いはバッファ層に錫が０．１％から数十％程度含まれた構造も可能である。この場合、歪み量は錫の含有量にも依存するため、歪みのコントロールの自由度が増大する。
【００５９】
【発明の効果】
以上詳述したように本発明によれば、チャネル層におけるＧｅ組成や歪みを最適に設定することにより、ソース端における伝導帯底部のエネルギーを減少、又は価電子帯頂部のエネルギーを増大させることができる。このため、均一歪みの従来例に比べ、キャリアを速やかに加速することができ、特に短チャネルＭＯＳＦＥＴの高速動作化に有効となる。
【図面の簡単な説明】
【図１】第１の実施形態に係わるＭＯＳＦＥＴの素子構造、Ｇｅ組成，エネルギー分布を示す図。
【図２】図１のＭＯＳＦＥＴの製造工程を示す断面図。
【図３】第２の実施形態に係わるＭＯＳＦＥＴの素子構造、Ｇｅ組成，エネルギー分布を示す図。
【図４】第３の実施形態に係わるＭＯＳＦＥＴの素子構造、Ｇｅ組成，エネルギー分布を示す図。
【図５】第３の実施形態を説明するためのもので、段差の高さと歪みの差との関係を示す図。
【図６】第３の実施形態の変形例の素子構造、Ｇｅ組成，エネルギー分布を示す図。
【図７】第４の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図と平面図。
【図８】第５の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図と平面図。
【図９】第６の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図。
【図１０】第７の実施形態に係わるＭＯＳＦＥＴの素子構造を示す断面図。
【図１１】従来の歪みＳＯＩ−ＭＯＳＦＥＴの素子構造を示す断面図。
【符号の説明】
１０…ＳＯＩ層
１２…ＳｉＯ２  膜（埋め込み絶縁膜）
１３…Ｓｉ層
２０…ＳｉＧｅ層
２１…ＳｉＧｅ層
２２…Ｓｉキャップ層
２５…Ｓｉ３  Ｎ４  膜（耐酸化性マスク層）
２６…酸化膜
３１…ゲート酸化膜
３２…ポリＳｉＧｅ膜（ゲート電極）
３４，３５…ソース，ドレイン領域
３８…Ｓｉ層
３９…金属シリサイド
４１…高Ｇｅ濃度領域
４２…低Ｇｅ濃度領域
５１…格子緩和ＳｉＧｅ層
５２…歪みＳｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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