(57)【特許請求の範囲】
【請求項１】
（ａ）基板にＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを形成する工程と、
（ｂ）前記基板の上に絶縁膜を形成した後、前記ＰチャネルＭＯＳＦＥＴへ到達する第１コンタクトホールと前記ＮチャネルＭＯＳＦＥＴへ到達する第２コンタクトホールとを前記絶縁膜に形成する工程と、
（ｃ）前記第１コンタクトホール内および前記第２コンタクトホール内を含む前記絶縁膜上に窒化チタン膜とタングステン膜とを順次形成する工程と、
（ｄ）ＣＭＰ法を使用して前記窒化チタン膜と前記タングステン膜を研磨することにより、前記第１コンタクトホール内および前記第２コンタクトホール内以外の前記窒化チタン膜と前記タングステン膜を取り除いて、前記第１コンタクトホールに前記窒化チタン膜および前記タングステン膜を埋め込んだ第１プラグと前記第２コンタクトホールに前記窒化チタン膜および前記タングステン膜を埋め込んだ第２プラグとを形成する工程と、
（ｅ）前記第１プラグを介して前記ＰチャネルＭＯＳＦＥＴに接続し、かつ前記第２プラグを介して前記ＮチャネルＭＯＳＦＥＴに接続するキャパシタの下部電極を形成する工程と、
（ｆ）前記下部電極を含む前記絶縁膜上に前記キャパシタの誘電体膜を形成した後、前記誘電体膜上に前記キャパシタの上部電極を形成する工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
（ａ）基板にＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを形成する工程と、
（ｂ）前記基板の上に絶縁膜を形成した後、前記ＰチャネルＭＯＳＦＥＴへ到達する第１コンタクトホールと前記ＮチャネルＭＯＳＦＥＴへ到達する第２コンタクトホールとを前記絶縁膜に形成する工程と、
（ｃ）前記第１コンタクトホール内および前記第２コンタクトホール内を含む前記絶縁膜上に窒化チタン膜を形成する工程と、
（ｄ）ＣＭＰ法を使用して前記窒化チタン膜を研磨することにより、前記第１コンタクトホール内および前記第２コンタクトホール内以外の前記窒化チタン膜を取り除いて、前記第１コンタクトホールに前記窒化チタン膜を埋め込んだ第１プラグと前記第２コンタクトホールに前記窒化チタン膜を埋め込んだ第２プラグとを形成する工程と、
（ｅ）前記第１プラグを介して前記ＰチャネルＭＯＳＦＥＴに接続し、かつ前記第２プラグを介して前記ＮチャネルＭＯＳＦＥＴに接続するキャパシタの下部電極を形成する工程と、
（ｆ）前記下部電極を含む前記絶縁膜上に前記キャパシタの誘電体膜を形成した後、前記誘電体膜上に前記キャパシタの上部電極を形成する工程とを備えることを特徴とする半導体集積回路装置の製造方法。
【請求項３】
（ａ）基板にＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを形成する工程と、
（ｂ）前記基板の上に絶縁膜を形成した後、前記ＰチャネルＭＯＳＦＥＴへ到達する第１コンタクトホールと前記ＮチャネルＭＯＳＦＥＴへ到達する第２コンタクトホールとを前記絶縁膜に形成する工程と、
（ｃ）前記第１コンタクトホール内および前記第２コンタクトホール内を含む前記絶縁膜上に窒化チタン膜とタングステン膜とを順次形成する工程と、
（ｄ）ＣＭＰ法を使用して前記窒化チタン膜と前記タングステン膜を研磨することにより、前記第１コンタクトホール内および前記第２コンタクトホール内以外の前記窒化チタン膜と前記タングステン膜を取り除いて、前記第１コンタクトホールに前記窒化チタン膜および前記タングステン膜を埋め込んだ第１プラグと前記第２コンタクトホールに前記窒化チタン膜および前記タングステン膜を埋め込んだ第２プラグとを形成する工程と、
（ｅ）前記第１プラグに接続し前記第２プラグに接続しないキャパシタの下部電極を形成する工程と、
（ｆ）前記下部電極を含む前記絶縁膜上に前記キャパシタの誘電体膜を形成した後、前記第２プラグへ接続する前記キャパシタの上部電極を形成する工程とを備え、
前記ＰチャネルＭＯＳＦＥＴと前記ＮチャネルＭＯＳＦＥＴとを含み、前記ＰチャネルＭＯＳＦＥＴと前記ＮチャネルＭＯＳＦＥＴとの間に接続された前記キャパシタを含むＳＲＡＭのメモリセルを形成することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）基板にＰチャネルＭＯＳＦＥＴおよびＮチャネルＭＯＳＦＥＴを形成する工程と、
（ｂ）前記基板の上に絶縁膜を形成した後、前記ＰチャネルＭＯＳＦＥＴへ到達する第１コンタクトホールと前記ＮチャネルＭＯＳＦＥＴへ到達する第２コンタクトホールとを前記絶縁膜に形成する工程と、
（ｃ）前記第１コンタクトホール内および前記第２コンタクトホール内を含む前記絶縁膜上に窒化チタン膜を形成する工程と、
（ｄ）ＣＭＰ法を使用して前記窒化チタン膜を研磨することにより、前記第１コンタクトホール内および前記第２コンタクトホール内以外の前記窒化チタン膜を取り除いて、前記第１コンタクトホールに前記窒化チタン膜を埋め込んだ第１プラグと前記第２コンタクトホールに前記窒化チタン膜を埋め込んだ第２プラグとを形成する工程と、
（ｅ）前記第１プラグに接続し前記第２プラグに接続しないキャパシタの下部電極を形成する工程と、
（ｆ）前記下部電極を含む前記絶縁膜上に前記キャパシタの誘電体膜を形成した後、前記第２プラグへ接続する前記キャパシタの上部電極を形成する工程とを備え、
前記ＰチャネルＭＯＳＦＥＴと前記ＮチャネルＭＯＳＦＥＴとを含み、前記ＰチャネルＭＯＳＦＥＴと前記ＮチャネルＭＯＳＦＥＴとの間に接続された前記キャパシタを含むＳＲＡＭのメモリセルを形成することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、多層配線構造にキャパシタを有する半導体集積回路装置に適用して有効な半導体集積回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ところで、本発明者は、半導体集積回路装置の製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００３】
すなわち、スタックド・キャパシタ（ｓｔａｃｋｅｄ  ｃａｐａｃｉｔｏｒ；ＳＴＣ）型メモリセルを備えているＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）またはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）  において、容量素子であるキャパシタを形成する製造工程とその前後の製造工程は、キャパシタを形成する領域の下部の絶縁膜にコンタクトホール（スルーホール）を開口する工程と、キャパシタの下部電極を形成する工程と、キャパシタの絶縁膜および上部電極を形成する工程と、キャパシタの上部電極の上に絶縁膜を形成した後、その絶縁膜にコンタクトホールを開口した後配線層を形成する工程と、２層目以上の多層の配線層などを形成する工程とを必要としている。
【０００４】
この場合、例えばＳＴＣ型メモリセルにおけるキャパシタを有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体集積回路装置において、キャパシタの下部電極および上部電極は、導電性の多結晶シリコン膜を使用して形成されている。
【０００５】
なお、ＤＲＡＭを有する半導体集積回路装置について記載されている文献としては、例えば特開昭５４−５２４号公報に記載されているものがある。
【０００６】
【発明が解決しようとする課題】
ところが、前述したＳＴＣ型メモリセルにおけるキャパシタを有するＣＭＯＳ型半導体集積回路装置の製造方法には、以下に述べるような種々の問題点があることを本発明者は見い出した。
【０００７】
（１）．キャパシタの下部電極は導電性の多結晶シリコン膜を使用して形成されているので、その下部電極とＮチャネルＭＯＳＦＥＴのドレインとなっている拡散層（半導体領域）およびＰチャネルＭＯＳＦＥＴのドレインとなっている拡散層（半導体領域）を電気的に結線すると、その領域にｐｎ接合が形成される場合が発生し、その領域の配線層としての導通性が悪化するという問題点が発生している。
【０００８】
（２）．キャパシタを有する多層配線構造において、その多層配線層の平坦性が不十分となって、多層配線層の微細加工が困難となっている。すなわち、多層配線層を形成する際に、その平坦化技術として層間絶縁膜などの絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、化学的機械研磨）法を使用して平坦化し、コンタクトホールをタングステンで埋め込む技術が使用されている。しかしながら、コンタクトホールをタングステンで埋め込んだ後、キャパシタにおける下部電極、絶縁膜および上部電極を形成する際の例えば８００℃程度の熱処理により、コンタクトホールに埋め込まれているタングステンとキャパシタの下部電極とが反応すると共に、コンタクトホールに埋め込まれているタングステンとその下部のＭＯＳＦＥＴのドレインとなっている拡散層（半導体領域）とが反応するので、キャパシタの耐圧不良およびドレインとなっている拡散層とそれが形成されている半導体基板との短絡不良などが発生するという問題点がある。
【０００９】
本発明の目的は、キャパシタを備えている多層配線層の平坦化および微細加工化ができ、しかも電気的な特性が優れている半導体集積回路装置およびその製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
すなわち、（１）．本発明の半導体集積回路装置は、例えばＳＴＣ型メモリセルの構成要素などのキャパシタの下部電極の下部に設けられているコンタクトホールに埋め込まれているプラグとコンタクトホールとの接触部が窒化チタン膜となっているものであり、そのプラグは、窒化チタン膜とタングステン膜との積層膜または窒化チタン膜となっているものである。
【００１３】
（２）．本発明の半導体集積回路装置の製造方法は、複数のＣＭＯＳＦＥＴなどの半導体素子が形成されている基板の上に絶縁膜を形成した後、絶縁膜の選択的な領域にコンタクトホールを形成する工程と、コンタクトホールに窒化チタン膜とタングステン膜との積層膜または窒化チタン膜からなるプラグを埋め込む工程と、プラグの上にキャパシタの下部電極を形成した後、下部電極を含む基板の上にキャパシタの誘電体膜となる絶縁膜を堆積した後、キャパシタの上部電極を形成する工程とを有するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００１５】
（実施の形態１）
図１〜図８は、本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。本実施の形態の半導体集積回路装置およびその製造方法は、容量素子であるキャパシタを有するＣＭＯＳ型半導体集積回路装置およびその製造方法である。同図を用いて、本実施の形態の半導体集積回路装置およびその製造方法を説明する。
【００１６】
まず、図１に示すように、例えば単結晶シリコンからなるｐ型の半導体基板１にｎ型のウエル２とｐ型のウエル３を形成した後、半導体基板１の表面の選択的な領域を熱酸化して素子分離用のフィールド絶縁膜４を形成する。次に、ｎ型のウエル２およびｐ型のウエル３が形成されている半導体基板１の表面に例えば酸化シリコン膜などからなるゲート絶縁膜５を形成した後、ゲート絶縁膜５の表面に導電性の多結晶シリコン膜などからなるゲート電極６を形成する。
【００１７】
次に、ゲート電極６の側面に例えば酸化シリコン膜などからなる側壁絶縁膜７を形成した後、ｎ型のウエハ２の表面の選択的な領域にｐ型の不純物をイオン注入し、拡散してＰチャネルＭＯＳＦＥＴのソースおよびドレインとなるｐ型の半導体領域８を形成する。その後、ｐ型のウエハ３の表面の選択的な領域にｎ型の不純物をイオン注入し、拡散してＮチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半導体領域９を形成する。次に、半導体基板１の上にチタン（Ｔｉ）膜を形成した後、熱処理を行ってチタン膜と半導体領域８、半導体領域９およびゲート電極６との接触部にチタンシリサイド膜１０を形成する。その後、コンタクト抵抗を低減するためのチタンシリサイド膜１０が形成されている領域以外のチタン膜を取り除く作業を行う。
【００１８】
次に、半導体基板１の上に絶縁膜１１を形成した後、その絶縁膜１１の表面にレジスト膜１２を形成し、フォトリソグラフィ技術と選択エッチング技術とを使用して、絶縁膜１１の選択的な領域にコンタクトホール１３を形成する（図２）。絶縁膜１１は、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法またはＴＥＯＳ（テトラエトキシシラン）と酸素の反応によって酸化シリコン膜を形成し、ＣＭＰ法を使用してその酸化シリコン膜の表面を平坦化している。なお、絶縁膜１１の他の態様として、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜またはＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜などを使用し、ＣＭＰ法などにより表面研磨を行いその表面を平坦化処理することにより、平坦化された絶縁膜１１を形成する態様とすることができる。
【００１９】
その後、不要となったレジスト膜１２を取り除いた後、コンタクトホール１３および絶縁膜１１の表面に薄膜の窒化チタン（ＴｉＮ）膜１４をＣＶＤ法を使用して形成した後、厚膜のタングステン（Ｗ）膜１５をＣＶＤ法を使用して形成し、コンタクトホール１３を窒化チタン膜１４とタングステン膜１５とによって埋め込んだ状態とする（図３）。
【００２０】
次に、ＣＭＰ法を使用して、タングステン膜１５の表面から表面研磨を行い、コンタクトホール１３に埋め込まれている窒化チタン膜１４およびタングステン膜１５以外の窒化チタン膜１４およびタングステン膜１５を取り除くことによって、コンタクトホール１３に窒化チタン膜１４とタングステン膜１５とからなるプラグ（ｐｌｕｇ）を形成する（図４）。この場合、図示上のコンタクトホール１３は容量素子であるキャパシタを形成する領域に形成されているものであり、プラグは柱形状のピラー（ｐｉｌｌａｒ）となっている。
【００２１】
次に、窒化チタン膜１４とタングステン膜１５とからなるプラグの上にキャパシタにおける下部電極１６を形成する（図５）。下部電極１６は、例えば窒化チタン膜または窒化チタン膜と導電性の多結晶シリコン膜との積層膜をＣＶＤ法を使用して形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用してパターン化したものである。
【００２２】
その後、キャパシタの下部電極１６を含む半導体基板１の上にキャパシタの誘電体膜となる絶縁膜１７を堆積した後、キャパシタの上部電極１８を形成する（図６）。この場合、絶縁膜１７として、例えば四窒化三ケイ素（Ｓｉ３  Ｎ４）膜または五酸化二タンタル（Ｔａ２  Ｏ５）膜をＣＶＤ法を使用して形成した後、キャパシタの上部電極１８として、例えば窒化チタン膜または導電性の多結晶シリコン膜をＣＶＤ法を使用して形成し、その後、フォトリソグラフィ技術と選択エッチング技術とを使用してパターン化された上部電極１８を形成する。
【００２３】
次に、半導体基板１の上に層間絶縁膜１９を形成する。層間絶縁膜１９は、例えば酸化シリコン膜をＣＶＤ法により形成した後、ＣＭＰ法を使用して、その表面を平坦化処理することにより、平坦化された層間絶縁膜１９としている。その後、フォトリソグラフィ技術と選択エッチング技術とを使用して、層間絶縁膜１９の選択的な領域にコンタクトホールを形成した後、図３および図４を用いて説明した前述の製造工程と同様な製造工程によって、窒化チタン膜２０とタングステン膜２１とからなるプラグをコンタクトホールに埋め込んだ状態で形成する（図７）。
【００２４】
その後、半導体基板１の上に配線層２２を形成する。配線層２２の製造工程は、例えば窒化チタン膜２３を形成した後、その上にアルミニウム膜２４を形成し、その上に窒化チタン膜２５を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、それらの膜を選択的に取り除くことにより、パターン化された配線層２２を形成する（図８）。
【００２５】
次に、半導体基板１の上に必要に応じて多層配線層を形成した後、その上にパッシベーション膜（図示を省略）を形成することにより、半導体集積回路装置の製造工程を終了する。
【００２６】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、平坦化された絶縁膜１１にコンタクトホール１３を形成した後、そのコンタクトホール１３の内面を被覆する状態でもって薄膜の窒化チタン膜１４を形成し、その後、厚膜のタングステン膜１５を形成した後、ＣＭＰ法を使用してコンタクトホール１３に窒化チタン膜１４とタングステン膜１５とからなるプラグを形成している。そして、そのプラグの上にキャパシタにおける下部電極１６を形成した後、キャパシタにおける絶縁膜１７と上部電極１８を形成している。
【００２７】
したがって、コンタクトホール１３の内面を被覆する状態でもって窒化チタン膜１４を形成していることによって、窒化チタン膜１４はヒ素（Ａｓ）またはホウ素（Ｂ）などの不純物の拡散バリア（ｂａｒｒｉｅｒ  、障壁）となると共にタングステン（Ｗ）またはケイ素（Ｓｉ）などの導電物の拡散バリアとなるので、窒化チタン膜１４の上部のタングステン膜１５および下部電極１６としての導電性の多結晶シリコン膜に含まれている導電物および不純物が窒化チタン１４の下部に拡散することが防止できると共に窒化チタン膜１４の下部のｐ型の半導体領域８およびｎ型の半導体領域９に含まれている不純物が窒化チタン１４の上部に拡散することが防止できる。また、窒化チタン膜１４の上部のタングステン膜１５および下部電極１６の材料となっている物質が窒化チタン１４の下部に拡散することが防止できると共に窒化チタン膜１４の下部のｐ型の半導体領域８およびｎ型の半導体領域９の材料となっている物質が窒化チタン１４の上部に拡散することが防止できるので、窒化チタン膜１４の上部に存在する物質と窒化チタン膜１４の下部に存在する物質とが反応するのを防止することができる。
【００２８】
その結果、キャパシタにおける下部電極１６、絶縁膜１７および上部電極１８を形成する際の例えば８００℃程度の高温熱処理を行っても、前述した不純物および導電物の拡散が防止できると共に窒化チタン膜１４の上部に存在する物質と窒化チタン膜１４の下部に存在する物質とが反応するのを防止することができることによって、不要な領域にｐｎ接合が形成されるのを防止でき、しかもｐ型の半導体領域８およびｎ型の半導体領域９とその下部のｎ型のウエル２、ｐ型のウエル３または半導体基板１との不要な短絡部が形成されるのを防止できる。
【００２９】
したがって、高製造歩留りをもって、高信頼度でしかも電気的な特性が優れているキャパシタを形成することができる。また、平坦化された絶縁膜１１および窒化チタン膜１４を有するプラグの上にキャパシタを形成できることによって、平坦化および微細加工化されたキャパシタおよび多層配線層を容易に形成することができる。
【００３０】
（実施の形態２）
図９〜図１４は、本発明の他の実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。本実施の形態の半導体集積回路装置およびその製造方法は、前述した実施の形態１と同様に、容量素子であるキャパシタを有するＣＭＯＳ型半導体集積回路装置およびその製造方法である。同図を用いて、本実施の形態の半導体集積回路装置およびその製造方法を説明する。
【００３１】
まず、図９に示すように、前述した実施の形態１と同様に、例えば単結晶シリコンからなるｐ型の半導体基板１にｎ型のウエル２とｐ型のウエル３を形成した後、フィールド絶縁膜４、ゲート絶縁膜５、ゲート電極６などを形成した後、絶縁膜１１の選択的な領域にコンタクトホール１３を形成する。その後、コンタクトホール１３および絶縁膜１１の表面に厚膜の窒化チタン膜１４をＣＶＤ法を使用して形成し、コンタクトホール１３を窒化チタン膜１４によって埋め込んだ状態とする。
【００３２】
次に、ＣＭＰ法を使用して、窒化チタン膜１４の表面から表面研磨を行い、コンタクトホール１３に埋め込まれている窒化チタン膜１４以外の窒化チタン膜１４を取り除くことによって、コンタクトホール１３に窒化チタン膜１４からなるプラグを形成する（図１０）。次に、窒化チタン膜１４からなるプラグの上にキャパシタにおける下部電極１６を形成する（図１１）。下部電極１６は、例えば窒化チタン膜または導電性の多結晶シリコン膜をＣＶＤ法を使用して形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用してパターン化したものである。
【００３３】
その後、前述した実施の形態１と同様な製造工程を用いて、キャパシタの下部電極１６を含む半導体基板１の上にキャパシタの誘電体膜となる絶縁膜１７を堆積した後、キャパシタの上部電極１８を形成する（図１２）。次に、前述した実施の形態１と同様な製造工程を用いて、半導体基板１の上に平坦化された層間絶縁膜１９を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、層間絶縁膜１９の選択的な領域にコンタクトホールを形成し、その後、窒化チタン膜２０とタングステン膜２１とからなるプラグをコンタクトホールに埋め込んだ状態で形成する（図１３）。
【００３４】
その後、前述した実施の形態１と同様な製造工程を用いて、半導体基板１の上に配線層２２を形成した後、半導体基板１の上に必要に応じて多層配線層を形成した後、その上にパッシベーション膜（図示を省略）を形成することにより、半導体集積回路装置の製造工程を終了する（図１４）。
【００３５】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、平坦化された絶縁膜１１にコンタクトホール１３を形成した後、そのコンタクトホール１３の内面を被覆する状態でもって厚膜の窒化チタン膜１４を形成した後、ＣＭＰ法を使用してコンタクトホール１３に窒化チタン膜１４からなるプラグを形成している。そして、そのプラグの上にキャパシタにおける下部電極１６を形成した後、キャパシタにおける絶縁膜１７と上部電極１８を形成している。
【００３６】
したがって、コンタクトホール１３の内面を被覆する状態でもって窒化チタン膜１４を形成していることによって、前述した実施の形態１と同様な効果を得ることができる。また、コンタクトホール１３に形成するプラグは、窒化チタン膜１４のみで形成していることによって、前述した実施の形態１に比較して、簡単な製造工程によって微細加工を寸法精度を向上して行うことができる。
【００３７】
（実施の形態３）
本実施の形態は、ＳＲＡＭを有する半導体集積回路装置およびその製造方法であり、ＳＴＣ型メモリセルの構成要素のキャパシタの下部電極の下部に設けられているコンタクトホールに埋め込まれているプラグとコンタクトホールとの接触部が窒化チタン膜となっているものであり、そのプラグは、窒化チタン膜とタングステン膜との積層膜または窒化チタン膜となっているものであり、キャパシタを備えている多層配線層の平坦化および微細加工化ができ、しかも電気的な特性が優れている半導体集積回路装置およびその製造方法である。
【００３８】
図１５〜図２２は、本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造工程を示す概略断面図であり、同図を用いて、本実施の形態のＳＲＡＭを有する半導体集積回路装置およびその製造方法を後述する。
【００３９】
また、図２３は、本実施の形態のＳＲＡＭを有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセルを示す回路図である。同図に示すように、本実施の形態のＳＲＡＭのＳＴＣ型メモリセルは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、かつ一対の駆動用ＭＯＳＦＥＴＱ２，Ｑ４  、一対の負荷用ＭＯＳＦＥＴＱ１，Ｑ３  および一対の転送用ＭＯＳＦＥＴＱ５，Ｑ６  で構成されている。これらのＭＯＳＦＥＴのうち、駆動用ＭＯＳＦＥＴＱ２，Ｑ４  および転送用ＭＯＳＦＥＴＱ５，Ｑ６  はＮチャネルＭＯＳＦＥＴで構成され、負荷用ＭＯＳＦＥＴＱ１，Ｑ３  はＰチャネルＭＯＳＦＥＴで構成されている。そして、４個のＮチャネルＭＯＳＦＥＴと２個のＰチャネルＭＯＳＦＥＴはＣＭＯＳ型で構成されている。
【００４０】
上記メモリセルを構成する６個のＭＯＳＦＥＴのうち、一対の駆動用ＭＯＳＦＥＴＱ２，Ｑ４  と一対の負荷用ＭＯＳＦＥＴＱ１，Ｑ３  は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路の一方の入出力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ５  のソース、ドレイン領域の一方に電気的に接続され、他方の入出力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ６  のソース、ドレイン領域の一方に電気的に接続されている。
【００４１】
転送用ＭＯＳＦＥＴＱ５  のソース、ドレイン領域の他方にはデータ線ＤＬが電気的に接続され、転送用ＭＯＳＦＥＴＱ６  のソース、ドレイン領域の他方にはデータ線／ＤＬが電気的に接続されている。また、フリップフロップ回路の一端（負荷用ＭＯＳＦＥＴＱ１，Ｑ３  の各ソース領域）は電源電圧（Ｖｃｃ）に接続され、多端（駆動用ＭＯＳＦＥＴＱ２，Ｑ４  の各ソース領域）は基準電圧（Ｖｓｓ）に接続されている。電源電圧（Ｖｃｃ）は例えば３Ｖであり、基準電圧（Ｖｓｓ）は例えば０Ｖ（ＧＮＤ）である。
【００４２】
また、上記フリップフロップ回路の入出力端子間は、一対の局所配線Ｌ１，Ｌ２  を介して交差結合している。そして、本実施の形態の一対の局所配線Ｌ１，Ｌ２  は、異なる配線層を用いて形成している。また、上層の局所配線Ｌ２  と下層の局所配線Ｌ１  とそれらの間に介在する薄い絶縁膜とでキャパシタ（容量素子）Ｃを構成している。すなわち、上層の局所配線Ｌ２  はキャパシタＣの一方の電極を構成し、下層の局所配線Ｌ１  は他方の電極を構成し、絶縁膜は誘電体膜を構成している。したがって、上層の局所配線Ｌ２  と下層の局所配線Ｌ１  とを上下に重なり合うように配置し、上層の局所配線Ｌ２  と下層の局所配線Ｌ１  とそれらの間に介在する絶縁膜とでキャパシタＣを構成していることによって、メモリセルの蓄積ノード容量を増やすことができるので、メモリセルサイズの微細化や動作電源電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐことができる。なお、前述したＳＴＣ型メモリセルを有するＳＲＡＭを有する半導体集積回路装置は、本発明者の先願（例えば、特願平８−３５８７２号）の明細書に詳細に説明されている。
【００４３】
図１５〜図２２を用いて、本実施の形態のＳＲＡＭを有する半導体集積回路装置およびその製造方法を説明する。なお、図２３に示すＳＲＡＭのＳＴＣ型メモリセルの領域の製造工程を図面化する際には、複雑な構造となるために、図１５〜図２２は、ＰチャネルＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴＱ１  とＮチャネルＭＯＳＦＥＴである駆動用ＭＯＳＦＥＴＱ４  とその間に配置されているキャパシタＣとの領域を概略的に断面化した図を使用している。
【００４４】
まず、前述した実施の形態１と同様に、例えば単結晶シリコンからなるｐ型の半導体基板１を用意し、図１に示したものと同様に、それにＰチャネルＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴＱ１  およびＮチャネルＭＯＳＦＥＴである駆動用ＭＯＳＦＥＴＱ４  などを形成する（図１５）。
【００４５】
次に、半導体基板１の上に絶縁膜１１を形成した後、その絶縁膜１１の表面にレジスト膜１２を形成し、フォトリソグラフィ技術と選択エッチング技術とを使用して、絶縁膜１１の選択的な領域にコンタクトホール１３を形成する（図２）。この場合、コンタクトホール１３は、ＰチャネルＭＯＳＦＥＴである負荷用ＭＯＳＦＥＴＱ１  のソース／ドレインである半導体領域８およびＮチャネルＭＯＳＦＥＴである駆動用ＭＯＳＦＥＴＱ４  のソース／ドレインである半導体領域９のそれぞれの上に形成する（図１６）。なお、本実施の形態のこの製造工程および以下に記載する製造工程は、前述した実施の形態１の製造工程と同様な製造工程であるプロセスがあるので、そのプロセスの詳細な説明を簡略化する。
【００４６】
その後、コンタクトホール１３および絶縁膜１１の表面に薄膜の窒化チタン膜１４をＣＶＤ法を使用して形成した後、厚膜のタングステン膜１５をＣＶＤ法を使用して形成し、コンタクトホール１３を窒化チタン膜１４とタングステン膜１５とによって埋め込んだ状態とする（図１７）。次に、ＣＭＰ法を使用して、タングステン膜１５の表面から表面研磨を行い、コンタクトホール１３に埋め込まれている窒化チタン膜１４およびタングステン膜１５以外の窒化チタン膜１４およびタングステン膜１５を取り除くことによって、コンタクトホール１３に窒化チタン膜１４とタングステン膜１５とからなるプラグを形成する（図１８）。この場合、図示上の右から２番目のコンタクトホール１３はメモリアレイの領域におけるＳＲＡＭの容量素子であるキャパシタを形成する領域に形成されているものであり、そのプラグは他のプラグと同様に柱形状のピラーとなっている。
【００４７】
次に、図示上の右から３番目の窒化チタン膜１４とタングステン膜１５とからなるプラグの上にキャパシタにおける下部電極１６を形成する（図１９）。この場合、図示上の右から３番目の窒化チタン膜１４とタングステン膜１５とからなるプラグとその上のキャパシタにおける下部電極１６は、図２３における局所配線Ｌ１に対応するものである。その後、キャパシタの下部電極１６を含む半導体基板１の上にキャパシタの誘電体膜となる絶縁膜１７を堆積した後、キャパシタの上部電極１８を形成することによって、上部電極１８と図示上の右から２番目の窒化チタン膜１４とタングステン膜１５とからなるプラグとを電気的に接続する（図２０）。この場合、キャパシタの上部電極１８と図示上の右から２番目の窒化チタン膜１４とタングステン膜１５とからなるプラグは、図２３における局所配線Ｌ２に対応するものである。
【００４８】
次に、半導体基板１の上に層間絶縁膜１９を形成する。その後、フォトリソグラフィ技術と選択エッチング技術とを使用して、層間絶縁膜１９の選択的な領域にコンタクトホールを形成した後、図１７および図１８を用いて説明した前述の製造工程と同様な製造工程によって、窒化チタン膜２０とタングステン膜２１とからなるプラグをコンタクトホールに埋め込んだ状態で形成する（図２１）。
【００４９】
その後、半導体基板１の上に配線層２２を形成する。配線層２２の製造工程は、例えば窒化チタン膜２３を形成した後、その上にアルミニウム膜２４を形成し、その上に窒化チタン膜２５を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、それらの膜を選択的に取り除くことにより、パターン化された配線層２２を形成する（図２２）。
【００５０】
この場合、図示上の左の配線層２２とその下部の窒化チタン膜２０とタングステン膜２１とからなるプラグは、図２３における負荷用ＭＯＳＦＥＴＱ１  のソースである半導体領域８に接続されている電源配線つまり例えば３Ｖの電源電圧（Ｖｃｃ）の配線に対応している。また、図示上の右の配線層２２とその下部の窒化チタン膜２０とタングステン膜２１とからなるプラグは、図２３における駆動用ＭＯＳＦＥＴＱ４  のソースである半導体領域９に接続されているグランド（ＧＮＤ）配線つまり例えば０Ｖの基準電圧（Ｖｓｓ）の配線に対応している。
【００５１】
次に、半導体基板１の上に必要に応じて多層配線層を形成した後、その上にパッシベーション膜（図示を省略）を形成することにより、半導体集積回路装置の製造工程を終了する。
【００５２】
前述した本実施の形態のＳＲＡＭを有する半導体集積回路装置およびその製造方法によれば、平坦化された絶縁膜１１にコンタクトホール１３を形成した後、そのコンタクトホール１３の内面を被覆する状態でもって薄膜の窒化チタン膜１４を形成し、その後、厚膜のタングステン膜１５を形成した後、ＣＭＰ法を使用してコンタクトホール１３に窒化チタン膜１４とタングステン膜１５とからなるプラグを形成している。そして、図示上の右から２番目のプラグの上にキャパシタにおける下部電極１６を形成した後、キャパシタにおける絶縁膜１７と上部電極１８を形成している。
【００５３】
したがって、前述した実施の形態１と同様に、窒化チタン膜１４の上部に存在する物質と窒化チタン膜１４の下部に存在する物質とが反応するのを防止することができることによって、不要な領域にｐｎ接合が形成されるのを防止でき、しかもｐ型の半導体領域８およびｎ型の半導体領域９とその下部のｎ型のウエル２、ｐ型のウエル３または半導体基板１との不要な短絡部が形成されるのを防止できるので、高製造歩留りをもって、高信頼度でしかも電気的な特性が優れているキャパシタを形成することができる。また、平坦化された絶縁膜１１および窒化チタン膜１４を有するプラグの上にキャパシタを形成できることによって、平坦化および微細加工化されたキャパシタおよび多層配線層を容易に形成することができる。
【００５４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５５】
例えば、本発明は半導体基板に半導体素子としてＣＭＯＳＦＥＴを形成した態様以外に、半導体基板にＭＯＳＦＥＴ、バイポーラトランジスタなどの種々の半導体素子を形成した態様を採用することができる。また、半導体素子を形成する基板としては、半導体基板とは別の基板であるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の絶縁性領域の上にシリコンの単結晶薄膜が形成されているＳＯＩ基板を用いることができる。
【００５６】
また、本発明は、前述した実施の形態３のＳＲＡＭのＳＴＣ型メモリセルの構成要素としてのキャパシタを形成した態様以外に、種々の態様のＳＲＡＭのＳＴＣ型メモリセルまたはＤＲＡＭのＳＴＣ型メモリセルの構成要素としてのキャパシタを形成した態様などキャパシタを有する半導体集積回路装置に適用することができる。
【００５７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００５８】
（１）．本発明の半導体集積回路装置およびその製造方法によれば、コンタクトホールの内面を被覆する状態でもって窒化チタン膜を形成していることによって、窒化チタン膜はヒ素またはホウ素などの不純物の拡散バリアとなると共にタングステンまたはケイ素などの導電物の拡散バリアとなるので、窒化チタン膜の上部の例えばタングステン膜および下部電極としての導電性の多結晶シリコン膜に含まれている導電物および不純物が窒化チタン膜の下部に拡散することが防止できると共に窒化チタン膜の下部の半導体領域に含まれている不純物が窒化チタン膜の上部に拡散することが防止できる。また、窒化チタン膜の上部の例えばタングステン膜および下部電極の材料となっている物質が窒化チタン膜の下部に拡散することが防止できると共に窒化チタン膜の下部の半導体領域の材料となっている物質が窒化チタン膜の上部に拡散することが防止できるので、窒化チタン膜の上部に存在する物質と窒化チタン膜の下部に存在する物質とが反応するのを防止することができる。
【００５９】
（２）．本発明の半導体集積回路装置およびその製造方法によれば、キャパシタにおける下部電極、絶縁膜および上部電極を形成する際の例えば８００℃程度の高温熱処理を行っても、前述した不純物および導電物の拡散が防止できると共に窒化チタン膜の上部に存在する物質と窒化チタン膜の下部に存在する物質とが反応するのを防止することができることによって、不要な領域にｐｎ接合が形成されるのを防止でき、しかも半導体領域とその下部の例えばウエルまたは半導体基板などの基板との不要な短絡部が形成されるのを防止できる。
【００６０】
（３）．本発明の半導体集積回路装置およびその製造方法によれば、高製造歩留りをもって、高信頼度でしかも電気的な特性が優れているキャパシタを形成することができる。また、平坦化された絶縁膜および窒化チタン膜を有するプラグの上にキャパシタを形成できることによって、平坦化および微細加工化されたキャパシタおよび多層配線層を容易に形成することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図９】本発明の他の実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１０】本発明の他の実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１１】本発明の他の実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１２】本発明の他の実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１３】本発明の他の実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１４】本発明の他の実施の形態である半導体集積回路装置の製造工程を示す概略断面図である。
【図１５】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造工程を示す概略断面図である。
【図１６】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造工程を示す概略断面図である。
【図１７】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造工程を示す概略断面図である。
【図１８】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造工程を示す概略断面図である。
【図１９】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造工程を示す概略断面図である。
【図２０】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造工程を示す概略断面図である。
【図２１】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造工程を示す概略断面図である。
【図２２】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造工程を示す概略断面図である。
【図２３】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセルを示す回路図である。
【符号の説明】
１  半導体基板
２  ウエル
３  ウエル
４  フィールド絶縁膜
５  ゲート絶縁膜
６  ゲート電極
７  側壁絶縁膜
８  半導体領域
９  半導体領域
１０  チタンシリサイド膜
１１  絶縁膜
１２  レジスト膜
１３  コンタクトホール
１４  窒化チタン膜
１５  タングステン膜
１６  下部電極
１７  絶縁膜
１８  上部電極
１９  層間絶縁膜
２０  窒化チタン膜
２１  タングステン膜
２２  配線層
２３  窒化チタン膜
２４  アルミニウム膜
２５  窒化チタン膜
Ｃ  キャパシタ
ＤＬ，／ＤＬ  データ線
Ｌ１，Ｌ２    局所配線
Ｑ１，Ｑ３    負荷用ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）
Ｑ２，Ｑ４    駆動用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）
Ｑ５，Ｑ６    転送用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）
ＷＬ  ワード線
【図１】
0003599504.tif 000002
【図２】
0003599504.tif 000003
【図３】
0003599504.tif 000004
【図４】
0003599504.tif 000005
【図５】
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【図６】
0003599504.tif 000007
【図７】
0003599504.tif 000008
【図８】
0003599504.tif 000009
【図９】
0003599504.tif 000010
【図１０】
0003599504.tif 000011
【図１１】
0003599504.tif 000012
【図１２】
0003599504.tif 000013
【図１３】
0003599504.tif 000014
【図１４】
0003599504.tif 000015
【図１５】
0003599504.tif 000016
【図１６】
0003599504.tif 000017
【図１７】
0003599504.tif 000018
【図１８】
0003599504.tif 000019
【図１９】
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【図２０】
0003599504.tif 000021
【図２１】
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【図２２】
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【図２３】
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