(57)【特許請求の範囲】
【請求項１】
通常使用するメモリセルアレイと、前記通常使用するメモリセルアレイとは別に設けられた予備のメモリセルアレイと、
前記通常使用するメモリセルアレイの消去動作を行った際、過剰消去状態になったメモリセルが生じたときに、当該過剰消去状態になったメモリセルのアドレス情報を記憶する冗長アドレス記憶回路と、
前記アドレス情報に基づいて、前記過剰消去状態になったメモリセルを前記予備のメモリセルアレイに置き換える置換手段と、を有するフラッシュメモリであって、さらに、
前記通常使用するメモリセルアレイを消去する消去信号に応答して前記冗長アドレス記憶回路の前記アドレス情報を記憶する冗長アドレス記憶セルの全てに消去電圧を供給することにより、前記通常使用するメモリセルアレイの消去動作を行うときに前記冗長アドレス記憶セルに記憶されている前記アドレス情報を全て消去する消去回路、を有することを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルは、フローティングゲートを備えていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体記憶装置に係り、特に、フラッシュメモリの過剰消去対策に関し、過剰消去が生じた場合に、繰り返して書き込み、消去を行うことなく、即ち、消去時間の増加及び書き換え回数の増加をもたらすことなく正常復帰させることができ、デバイスの信頼性の大幅に向上し得る半導体記憶装置に関する。
【０００２】
【従来の技術】
フラッシュメモリ（Ｆｌａｓｈ  Ｍｅｍｏｒｙ）は、電気的に書き込み及び消去が可能な不揮発性メモリであり、回路的並びにウエファープロセス的には、従来の不揮発性メモリ（ＥＰＲＯＭ，ＥＥＰＲＯＭ）の延長上にある。
【０００３】
図４に従来のフラッシュメモリの構成図を示す。同図において、フラッシュメモリは、メモリセルアレイ１、冗長メモリセルアレイ３、ロウアドレスバッファ５、ロウデコーダ７、コラムアドレスバッファ９、コラムデコーダ１１、冗長アドレス記憶回路１１３、冗長デコーダ１５、書き込み回路１７、センス・アンプ１９、ソース電源回路２１、及びデータＩ／Ｏバッファ２３を備えて構成されている。
【０００４】
従来の不揮発性メモリにおいて電気的に消去を行う場合には、メモリセルイアレイ中の極く少数のビットに対してしか消去が行えなかったが、フラッシュメモリにおいては、全ビット或いは特定のブロックを同時に消去することが可能となっている。この消去動作は、全てあるいは特定のブロックの全セルトランジスタに対して同時に行われ、全てのセルトランジスタが消去されるまで繰返される。
【０００５】
ところが、メモリセルアレイ１中には、統計的な理由により比較的消去が容易なセルトランジスタと比較的消去が困難なセルトランジスタとが混在している。このようなセルトランジスタの特性的な差は、ウエファープロセス的なゆらぎや、長時間にわたる書き込み、或いは消去の繰り返しによるストレス等により、比較的容易に出現し得る。従って、一括消去を行うと、消去が容易なセルトランジスタに対しては、消去が困難なセルトランジスタとの差分について消去動作が過剰となる。
【０００６】
不揮発性メモリセルにおける書き込みまたは消去動作は、通常、セルトランジスタのフロティングゲートに対する電荷の注入または放出の形で行われるため、消去動作が過剰となったメモリセルは、見かけ上、書き込まれた時とは逆の極性の電荷がフロティングゲートに注入される形となる。これを過剰消去（オーバーイレース；Ｏｖｅｒ  Ｅｒａｓｅ）の状態と呼ぶ。これは前述のように、何時どのセルトランジスタが過剰消去状態になるか分からない、といった偶発的に発生するもので、イラティックイレース（Ｅｒｒａｔｉｃ  Ｅｒａｓｅ  ）とも呼ばれる。
【０００７】
不揮発性メモリの場合、メモリセルアレイ１は、一般にＮＯＲ型と呼ばれるセルアレイ構成を取っている。このようなＮＯＲ型の場合のデータの読み出し方法は、セルトランジスタのドレイン端を短絡し、一様にバイアスを与えた状態で、選択するセルトランジスタのゲートのみにバイアスを与え、非選択のセルトランジスタのゲートにはバイアスを与えない。尚、この時、各々のセルトランジスタのソース端は全て接地されている。
【０００８】
このセルトランジスタは、エンハンスメント型のものを用いるため、非選択のセルトランジスタは電流を流さず、選択されたセルトランジスタのみが、フロティングゲート中の電荷の量に応じて電流を流したり、或いは流さなかったりする。つまり、この選択されたセルトランジスタの振る舞いにより、“０”または“１”のデータの読み出しを行うようになっている。
【０００９】
このため、フラッシュメモリにおいて、エンハンスメント型のセルトランジスタに対して、先に述べた過剰消去が生じると、セルトランジスタは見かけ上デプリション型に特性が変化することになる。
【００１０】
【発明が解決しようとする課題】
従って、従来の半導体記憶装置、特にフラッシュメモリでは、ＮＯＲ型のセルアレイ構成を用いている場合に、非選択のセルトランジスタに過剰消去が生じると、見かけ上デプリション型の特性を示すので電流を流すことになる。このため、選択されたセルトランジスタが電流を流さない状態であっても、非選択のセルトランジスタが電流を流すために、“０”または“１”のデータが誤って判定される場合があるという問題が生じてくる。
【００１１】
また、過剰消去が生じた場合、再度全セルに対する“０”データの書き込み、または消去動作を行って正常復帰させなければならないため、通常の消去と比べ２倍以上の時間がかってしまうこととなる。
【００１２】
更に、フラッシュメモリには書き換え回数制限が設けられているので、このように正常復帰させると、それだけ実使用における書き換え回数に加算されて、書き換え回数の制限がより厳しくなってしまうことになる。
【００１３】
本発明は、上記問題点を解決するもので、過剰消去が生じた場合に、繰り返して書き込み、消去を行うことなく、即ち、消去時間の増加及び書き換え回数の増加をもたらすことなく正常復帰させることができ、結果として、デバイスの信頼性の大幅に向上し得る半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体記憶装置は、図１に示す如く、通常使用するメモリセルアレイ１と、通常使用するメモリセルアレイ１とは別に設けられた予備のメモリセルアレイ３と、通常使用するメモリセルアレイ１の消去動作を行った際、過剰消去状態になったメモリセルが生じたときに、当該過剰消去状態になったメモリセルのアドレス情報を記憶する冗長アドレス記憶回路１３と、前記アドレス情報に基づいて、前記過剰消去状態になったメモリセルを予備のメモリセルアレイ３に置き換える置換手段１１，１５と、を有するフラッシュメモリであって、さらに、通常使用するメモリセルアレイ１を消去する消去信号に応答して冗長アドレス記憶回路１３のアドレス情報を記憶する冗長アドレス記憶セル３１の全てに消去電圧を供給することにより、通常使用するメモリセルアレイ１の消去動作を行うときに冗長アドレス記憶セル３１に記憶されている前記アドレス情報を全て消去する消去回路３２、を有して構成する。
【００１５】
また、本発明の半導体記憶装置は、請求項１に記載の半導体記憶装置において、前記メモリセルは、フローティングゲートを備えている。
【００１６】
【作用】
本発明の半導体記憶装置では、通常使用するメモリセルアレイ１の消去動作を行った際、過剰消去状態になったメモリセルが生じたときに、当該過剰消去状態になったメモリセルのアドレス情報を冗長アドレス記憶回路１３に記憶し、そのアドレス情報に基づいて、過剰消去状態になったメモリセルを置換手段１１，１５により予備のメモリセルアレイ３に置き換えるフラッシュメモリであって、通常使用するメモリセルアレイ１を消去する消去信号に応答して冗長アドレス記憶回路１３のアドレス情報を記憶する冗長アドレス記憶セル３１の全てに消去電圧を供給することにより、通常使用するメモリセルアレイ１の消去動作を行うときに冗長アドレス記憶セル３１に記憶されている前記アドレス情報を全て消去するようにしている。
【００１７】
従って、フラッシュメモリにおいて、過剰消去が生じても、繰り返して書き込み、消去を行う必要がないため、消去時間の増加及び書き換え回数の増加をもたらすことなく正常復帰することができ、結果としてデバイスの信頼性の大幅な向上が期待できる。
【００１８】
【実施例】
次に、本発明に係る実施例を図面に基づいて説明する。
図１に本発明の一実施例に係る半導体記憶装置の構成図を示す。図１において、図４（従来例）と重複する部分には同一の符号を附する。
【００１９】
同図において、本実施例の半導体記憶装置は、メモリセルアレイ１、冗長メモリセルアレイ３、ロウアドレスバッファ５、ロウデコーダ７、コラムアドレスバッファ９、コラムデコーダ１１、冗長アドレス記憶回路１３、冗長デコーダ１５、書き込み回路１７、センス・アンプ１９、ソース電源回路２１、データＩ／Ｏバッファ２３、及びオーバーイレース検出回路２５を備えて構成されている。
【００２０】
本実施例の半導体記憶装置はフラッシュメモリであって、メモリセルＭＣｉのデータ判別を当該メモリセルを構成するＭＯＳトランジスタ（スイッチング手段）のフローティングゲートへの電荷の注入の有無により行い、メモリセルアレイの複数のスイッチング手段のフローティングゲートより同時に電荷の放出を行うことを可能とした半導体記憶装置である。
【００２１】
尚、冗長アドレス記憶回路１３は請求項でいう置き換え情報を記憶する記憶回路１３であり、コラムデコーダ１１及び冗長デコーダ１５は請求項でいう置換手段である。
【００２２】
本実施例の半導体記憶装置では、従来例と同様に、メモリセルアレイに通常使用するメモリセルアレイ１とは別に予備のメモリセルアレイ領域である冗長メモリセルアレイ３を具備させ、冗長アドレス記憶回路１３の置き換え情報に基づきコラムデコーダ１１及び冗長デコーダ１５によって置き換えを行う構成である。
【００２３】
また、本実施例の半導体記憶装置では、メモリセルアレイ１のスイッチング手段におけるフローティングゲートの電荷が、零の状態以上に電荷の放出が行われる現象（即ち、過剰消去）が生じたことを検出するオーバーイレース検出回路２５が付加されている。
【００２４】
オーバーイレース検出回路２５で過剰消去を起こしたセルトランジスタがメモリセルアレイ１内に存在するかチェックし、存在が確認され過剰消去が検出された際には、この過剰消去を起こしたセルトランジスタに対応するアドレスがオーバーイレースアドレス信号ＦＡ０  〜ＦＡＮ  として冗長アドレス記憶回路１３に供給される。該オーバーイレースアドレスは冗長アドレス記憶回路１３内の冗長アドレス記憶セルに格納され、該アドレス情報に基づきコラムデコーダ１１及び冗長デコーダ１５が冗長メモリセルアレイ３と置き換える。
【００２５】
また冗長アドレス記憶回路１３には、消去時に“Ｈ”レベルとなる消去信号Ｅが入力されており、冗長アドレス記憶回路１３内の冗長アドレス記憶セルは、消去動作開始時に記憶情報のリセット動作が行われる。
【００２６】
図２及び図３に、本実施例の冗長アドレス記憶回路１３の回路図を示す。
図２には、消去信号Ｅを図示しない遅延回路で一定時間遅延させた消去信号ＥＰを駆動して冗長アドレス記憶セル３１に供給する部分回路３２、書き込み信号ＯＥ及び読み出し信号Ｒに基づき冗長アドレスについてのロード信号ＬＯＡＤＲを生成する部分回路３３、並びに冗長アドレス記憶セル３１が示されている。
【００２７】
また図３には、冗長アドレスロード信号ＬＯＡＤＲから冗長アドレス記憶セル３１に記憶すべき冗長フラグ信号ＲＦＬＧ  を生成する部分回路３４、並びに、冗長アドレスロード信号ＬＯＡＤＲ及びオーバーイレースアドレス信号ＦＡ０  〜ＦＡＮ  に基づいて冗長アドレス記憶セル３１に記憶すべき冗長アドレス信号ＲＡ０  〜ＲＡＮ  をそれぞれ生成する部分回路３５−０〜３５−Ｎが示されている。
【００２８】
先ず、オーバーイレース検出回路２５によりオーバーイレースが発生したことが検出された場合、書き込み信号ＯＥが“Ｈ”レベルとなり、冗長フラグ信号ＲＦＬＧ  が電源電位ＶＰＰ（〜６Ｖ）となる。また、オーバーイレースアドレス信号ＦＡ０  〜ＦＡＮ  に基づいて該信号が“Ｌ”レベルの時に、冗長アドレス信号ＲＡ０  〜ＲＡＮ  はそれぞれ電源電位ＶＰＰ（〜６Ｖ）となる。従って、冗長アドレス記憶セル３１では、ゲート電位が電源電位ＶＰＰ、ソース電位が０［Ｖ］、ドレイン電位が〜６［Ｖ］となりデータの書き込みが行われる。
【００２９】
また、通常の読み出し時には、読み出し信号Ｒが“Ｈ”レベルとなり、オーバーイレースが発生したメモリセルアレイ１は予備のメモリセルアレイ３と置き換えられる。
【００３０】
更に、消去動作を開始した時には、消去信号Ｅが“Ｈ”レベルとなり、この消去信号Ｅに基づいて、ある一定の時間“Ｈ”レベルとなる消去信号ＥＰにより、冗長アドレス記憶セル３１では、ゲート電位が０［Ｖ］、ソース電位が電源電位ＶＰＰ、ドレイン電極がオープンとなり、データが消去される。
【００３１】
以上のように本実施例の半導体記憶装置では、フラッシュメモリにおいて過剰消去が生じた場合であっても、繰り返して書き込み、消去を行う必要がないため、消去時間の増加及び書き換え回数の増加をもたらすことなく正常復帰できるので、デバイスの信頼性の大幅な向上が期待できる。
【００３２】
【発明の効果】
以上説明したように、本発明によれば、通常使用するメモリセルアレイの消去動作を行った際、過剰消去状態になったメモリセルが生じたときに、当該過剰消去状態になったメモリセルのアドレス情報を冗長アドレス記憶回路に記憶し、そのアドレス情報に基づいて、過剰消去状態になったメモリセルを置換手段により予備のメモリセルアレイに置き換えるフラッシュメモリであって、通常使用するメモリセルアレイを消去する消去信号に応答して冗長アドレス記憶回路のアドレス情報を記憶する冗長アドレス記憶セルの全てに消去電圧を供給することにより、通常使用するメモリセルアレイの消去動作を行うときに冗長アドレス記憶セルに記憶されているアドレス情報を全て消去することとしたので、過剰消去が生じても、繰り返して書き込み、消去を行うことなく、即ち、消去時間の増加及び書き換え回数の増加をもたらすことなく正常復帰させることができ、結果として、デバイスの信頼性を大幅に向上し得る半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例に係る半導体記憶装置の構成図である。
【図２】実施例の冗長アドレス記憶回路の回路図（その１）である。
【図３】実施例の冗長アドレス記憶回路の回路図（その２）である。
【図４】従来の半導体記憶装置（フラッシュメモリ）の構成図である。
【符号の説明】
１…メモリセルアレイ
３…冗長メモリセルアレイ
５…ロウアドレスバッファ
７…ロウデコーダ
９…コラムアドレスバッファ
１１…コラムデコーダ
１３…冗長アドレス記憶回路（記憶回路）
１５…冗長デコーダ
１７…書き込み回路
１９…センス・アンプ
２１…ソース電源回路
２３…データＩ／Ｏバッファ
２５…オーバーイレース検出回路
３１…冗長アドレス記憶セル
３２〜３４，３５−０〜３５−Ｎ…部分回路
１１３…冗長アドレス記憶回路
Ｅ…消去信号
ＥＰ…消去信号
ＦＡ０  〜ＦＡＮ  …オーバーイレースアドレス信号
Ｇ１…ＮＯＴゲート
ＯＥ…書き込み信号
ＭＣｉ…メモリセル
ＭＲｊ…冗長メモリセル
Ｒ…読み出し信号
ＲＦＬＧ  …冗長フラグ信号
ＲＡ０  〜ＲＡＮ  冗長アドレス信号
Ｔ１  〜ＴＮ  …トランジスタ
ＴＲ１〜ＴＲＮ…トランジスタ
ＬＯＡＤＲ…冗長アドレスロード信号
ＶＰＰ…電源電位
Ｗ…書き込み信号
【図１】
0003599793.tif 000002
【図２】
0003599793.tif 000003
【図３】
0003599793.tif 000004
【図４】
0003599793.tif 000005