(57)【特許請求の範囲】
【請求項１】
損失性積分器であって、  （ａ）演算増幅器であって、加算導体に結合した反転入力と、第１の基準電圧を受けるように結合した非反転入力と、該演算増幅器の前記反転入力と出力導体との間に結合した積分用キャパシタと、を有する前記の演算増幅器と、
（ｂ）該演算増幅器の前記出力導体と前記反転入力との間に結合したスイッチト・キャパシタ・フィードバック回路であって、該スイッチト・キャパシタ・フィードバック回路が、
ｉ．第１および第２のフィードバック・キャパシタと、
ｉｉ．第１のクロック信号の間に前記第１フィードバック・キャパシタを前記加算導体と前記出力導体との間に結合する第１および第２のサンプリング・スイッチと、第２のクロック信号の間に前記第１フィードバック・キャパシタの端子を前記第１基準電圧にそれぞれ結合する第１および第２のリセット・スイッチと、
ｉｉｉ．前記第２クロック信号の間に、前記第２フィードバック・キャパシタを前記加算導体と前記出力導体との間に結合する第３および第４のサンプリング・スイッチと、前記第１クロック信号の間に、前記第２フィードバック・キャパシタの端子を前記第１基準電圧に結合する第３および第４のリセット・スイッチと、
を含み、
前記第１および第２のフィードバック・キャパシタの向きが、逆になって、前記第１および第２のフィードバック・キャパシタから前記加算導体への電圧係数誤差電荷寄与分のキャンセルを実施するようになった、前記のスイッチト・キャパシタ・フィードバック回路と、
から成る損失性積分器。
【請求項２】
請求項１記載の損失性積分器であって、
（ａ）前記第１基準電圧を発生する第１の回路と、バッファ形基準電圧を発生する第２の回路と、
（ｂ）前記第２クロック信号の第１の部分の間に、前記第１フィードバック・キャパシタの前記端子を前記バッファ形基準電圧にそれぞれ結合する第５および第６のリセット・スイッチと、前記第２クロック信号の第２の部分の間に、前記第１フィードバック・キャパシタの前記端子を前記第１基準電圧に結合する前記第１および第２のリセット・スイッチと、
（ｃ）前記第１クロック信号の第１の部分の間に、前記第２フィードバック・キャパシタの前記端子を前記バッファ形基準電圧にそれぞれ結合する第７および第８のリセット・スイッチと、前記第１クロック信号の第２の部分の間に、前記第２フィードバック・キャパシタの前記端子を前記第１基準電圧に結合する前記第３および第４のリセット・スイッチと、
を含むこと、を特徴とする損失性積分器。
【請求項３】
請求項２記載の損失性積分器において、前記第２クロック信号の前記第１および第２の部分は、非オーバーラップであり、前記第１クロック信号の前記第１および第２の部分は、非オーバーラップであること、を特徴とする損失性積分器。
【請求項４】
請求項３記載の損失性積分器において、第１の補助クロック信号は、前記第２クロック信号の前記第１部分の間、前記第５リセット・スイッチおよび前記第６リセット・スイッチを閉じ、第２の補助クロック信号は、前記第２クロック信号の前記第２部分の間、前記第１および第２のリセット・スイッチを閉じ、第３の補助クロック信号は、前記第１クロック信号の前記第１部分の間、前記第７リセット・スイッチと前記第８リセット・スイッチとを閉じ、そして第４の補助クロック信号は、前記第１クロック信号の前記第２部分の間、前記第３および第４のリセット・スイッチを閉じること、を特徴とする損失性積分器。
【発明の詳細な説明】
【０００１】
（発明の背景）
本発明は、主として、スイッチト・キャパシタ回路、特に損失性積分器（ｌｏｓｓｙ ｉｎｔｅｇｒａｔｏｒ）および１ビットＤＡＣにおけるノンリニアリティおよび歪みを低減する技術に、また、基準電圧回路においてこの回路内のデータ依存電流に起因するエラーを低減するための技術に関し、さらに詳細には、１ビット・スイッチト・キャパシタＤＡＣおよびスイッチト・キャパシタ損失性積分器を含むデジタル−アナログ変換器におけるノンリニアリティおよびエラーを低減することに関するものである。
【０００２】
背景として、積分回路のスイッチト・キャパシタ回路において使用されるキャパシタは、これらの両端間の電圧の関数として変化するキャパシタンスを有していることは、良く知られている。ある電圧インターバルにわたるこのような積分回路キャパシタのキャパシタンスの変化速度は、その“キャパシタンスの電圧係数”と呼ばれている。回路動作中のこのようなキャパシタのキャパシタンス変動は、スイッチト・キャパシタを含む回路の動作に、望ましくないノンリニアリティをもたらすことがある。米国特許４，９１８，４５４（アーリー外（Ｅａｒｌｙ ｅｔ ａｌ））は、デルタ−シグマ・アナログ−デジタル変換器（ＡＤＣ）におけるおよびＣＤＡＣ型ＤＡＣにおけるその問題について記述している。アーリー外は、２つの等しいキャパシタを互いに逆向きで並列に接続して、これら２つのキャパシタのリニアな電圧係数の影響の自動キャンセルを与える、という解決法を提供している。この技術は、それら２つのキャパシタが非常に精密にマッチングされることを必要とし、そしてこれは、集積回路製造プロセスにおいては困難なことが時にある。直列の１ビット・コードが１ビットＤＡＣを通過するようになっており、そしてその出力がアナログ・ポストフィルタに接続されるようになったデジタル−アナログ変換器は、良く知られている。“デジタル・オーディオのためのＣＭＯＳステレオ１６ビットＤ／Ａ変換器（“Ａ ＣＭＯＳ Ｓｔｅｒｅｏ １６ｂｉｔ Ｄ／Ａ Ｃｏｎｖｅｒｔｅｒ ｆｏｒ Ｄｉｇｉｔａｌ Ａｕｄｉｏ” ｂｙ Ｐｅｔｅｒ Ｊ． Ａ， Ｎａｕｓ ｅｔ ａｌ．， ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ ＳｏｌｉｄＳｔａｔｅ Ｃｉｒｃｕｉｔｓ， ｖｏｌ． ＳＣ２２， ｐｐ． ３９０３９５， Ｊｕｎｅ １９８７． ）”、特にその図６を参照されたい。
【０００３】
米国特許４，９１８，４５４の図８は、デルタ−シグマＡＤＣのアナログ変調器を示しており、これにおいて、サンプリング・キャパシタ１０６は、その端子が各フェーズ毎に逆転されて、そのサンプリング・キャパシタの電圧係数の影響を時間平均するようにしている。このスイッチト・キャパシタ・サンプリング回路は、“純粋”な、すなわち非損失性（ｎｏｎ−ｌｏｓｓｙ）の高利得積分器を含んでいる。米国特許４，９１８，４５４の図９は、デルタ−シグマＡＤＣのアナログ変調器を示しており、これにおいて、互いに逆向きの（＋）端子を有した２つのサンプリング・キャパシタを使用することによって、変換すべきアナログ入力電圧をサンプルするようになっている。米国特許４，９１８，４５４の図１０ａ−ｄは、ＣＤＡＣ型デジタル−アナログ変換器を開示しており、これにおいては、ＣＤＡＣ（キャパシタ型デジタル−アナログ変換器）の出力を、リセット可能な“純粋”な積分器に入力として供給するようになっている。
【０００４】
しかし、当業者には分かるように、損失性積分器は、デルタ−シグマ・アナログ−デジタル変換器あるいはＣＤＡＣ型のデジタル−アナログ変換器においては決して使用されることはないが、それは、これら双方の応用において、その演算増幅器およびフィードバック回路において高いＤＣ利得に対するニーズがあるからであり、この場合における損失性積分器の使用は、その高ＤＣ利得に対するニーズを完全に台無しにしてしまうからである。したがって、スイッチト・キャパシタ・フィードバックは、“純粋”な積分器において使用されることは決してない（但し、“純粋”な積分器のフィードバック・キャパシタはリセット可能とすることができる）。
【０００５】
１ビットＤＡＣにおいては、１ビット・データ入力は、高いまたは低い基準電圧が、１ビットＤＡＣの１つのあるいは複数のサンプリング・キャパシタ上にスイッチされたかどうかを判定する。１ビット入力データ・ストリームは、高い周波数のエネルギを大量に含んでいるため、従来、１ビットＤＡＣの出力をフィルタに供給して、フィルタ処理プロセスを開始させ、これによって望まない高い周波数ノイズを除去するのが通常である。
【０００６】
米国特許４，９１８，４５４の図１０ａ−ｄに示されたＣＤＡＣ型アナログ−デジタル変換器においては、容量性のＣＤＡＣアレイ内の電荷は、マルチビット二進重み付け信号にしたがって再分配して、電荷を損失性積分器のスイッチト・フィードバック・キャパシタ上に移すようにしている。当業者には理解されるように、ＣＤＡＣ型のデジタル−アナログ変換器においては、その変換されたアナログ出力は、ほとんど即座に現れるが、このようなデジタル−アナログ変換器のリニアリティは、ＣＤＡＣアレイ内の種々のキャパシタのマッチングによって決まる。これと対照的に、１ビットＤＡＣ型のデジタル−アナログ変換器は、本来的にリニアでかつモノトーンであり、そしてその出力は、任意の所望の分解能、すなわち任意の所望のビット数に構成することができる。
【０００７】
ＣＤＡＣアレイのキャパシタの容量マッチングを改善するため、高価なトリミング回路技術が要求される。これと対照的に、１ビットＤＡＣにおいては、ＤＡＣのキャパシタ間のどのようなミスマッチも、ＤＣオフセット電圧として現れるが、これは、容易にフィルタで除去でき、したがって１ビット・デジタル−アナログ変換器のリニアリティに影響を与えない。
【０００８】
このため、当業者には分かるように、ＣＤＡＣ型のデジタル−アナログ変換器は、アナログ出力が１ビット・デジタル入力を構成するデータの直列ストリングを表す時間平均表現となった１ビットＤＡＣ型のデジタル−アナログ変換器とは、全く異なった応用において使用される。
【０００９】
スイッチト・キャパシタ積分回路において使用されている“ボトム・プレート・サンプリング（ｂｏｔｔｏｍ ｐｌａｔｅ ｓａｍｐｌｉｎｇ）”と一般に呼ぶ標準の技術があり、これにおいては、それらスイッチの積分ノード側上のキャパシタに接続したスイッチは、それらキャパシタの他方のプレートに接続したスイッチより前にスイッチ・オフして、その積分ノード中へのデータ依存電荷注入を低減させるようになっている。この技術は、一般に多くの種々の遅延をさせたクロック信号を必要とし、これは、従来の回路技術を使って当業者が容易に提供することができる。
【００１０】
デルタ−シグマ変調器に基づくＤＡＣは、特に混合信号（ｍｉｘｅｄ ｓｉｇｎａｌ）積分回路において高分解能のデジタル−アナログ変換器を実現する普通の方法である。これらＤＡＣは、信号経路においてスイッチト・キャパシタ回路を使用して、低電力で良好にマッチングしたコンポーネントとそして良好なダイナミックレンジを提供することが多い。特に、いわゆる１ビットＤＡＣは、その本来的にリニアな構造のため、非常に一般的である。しかし、１ビット・デルタ−シグマＤＡＣの信号伝達関数のリニアリティに対する制限の内の１つは、上記フィルタを実施するのに使用するキャパシタのノンリニアリティである。通常は、キャパシタの電圧係数の一次項が支配的であり、そしてこの問題を克服するため多くの方法が提案されており、これには、キャパシタを形成するのに使用する２つのダブルの多結晶シリコン層のドーピングをバランスさせること、完全な差動回路の使用、米国特許４，９１８，４５４（アーリー外）に開示されたような異なった向きの並列接続したキャパシタを使用すること、が含まれる。
【００１１】
しかし、多結晶シリコン層のドーピング・レベルをバランスさせることは、トランジスタのプロセス処理と両立しないことがあり、この場合、シリサイド層を使用し、抵抗器としての第２の層の使用あるいは単にシリサイド成長を制御する追加のマスクの使用は、コストを上昇させる。完全な差動回路の使用は、より複雑な演算増幅器を必要とし、これには、電力消費およびチップ面積の増加が伴う。電圧係数の影響をキャンセルするために並列の２つの異なった向きのキャパシタを使用することは、それら２つのキャパシタのマッチングにより制限される。
【００１２】
スイッチト・キャパシタ回路においては、１つのスイッチト・キャパシタの一方または両方の端子は、基準電圧にスイッチすることができ、これにより、このキャパシタとその基準電圧を発生する基準電圧回路との間の電荷の流れを生じさせる。基準電圧回路の出力インピーダンスを通る電荷のこの流れは、その基準電圧に加わる誤差を生じさせ、そしてこの電荷がデータ依存である場合、基準電圧内のその誤差もまた、データ依存となる。これは、このスイッチト・キャパシタ回路が処理する信号情報を歪ませる。ここには、この問題への解決法に対し、未だ満たされていないニーズがある。
【００１３】
（発明の摘要）
したがって、本発明の目的は、スイッチト・キャパシタ回路において、このスイッチト・キャパシタの電圧係数に起因するノンリニアリティ誤差を低減させることである。
【００１４】
本発明の別の目的は、スイッチト・キャパシタ回路内の基準電圧回路の内部抵抗を流れるデータ依存電流の影響を回避することである。
本発明の別の目的は、デジタル−アナログ変換器およびこれに関連のポストフィルタ処理回路において、これの中のスイッチト・キャパシタの電圧係数に起因する歪みを低減させることである。
【００１５】
本発明の別の目的は、スイッチト・キャパシタの電圧係数に起因する誤差のキャンセルを提供するために逆向きにした対応するプレートを有するように接続したスイッチト・キャパシタを精密にマッチングさせる、というニーズを回避することである。
【００１６】
本発明の別の目的は、損失性積分器のサンプリング・フェーズの間に再分配する必要のある電荷量を低減する技術を提供し、これによって、演算増幅器のスリューレート制限により生ずるノンリニアリティを回避し、したがってこの積分器の演算増幅器のスリューレート能力を低減させることである。
【００１７】
本発明の別の目的は、スイッチト・キャパシタ型損失性積分器内に含まれる演算増幅器のスリュー能力（ｓｌｅｗｉｎｇ ｃａｐａｂｉｌｉｔｙ）を低減させることである。
簡潔に説明すると、本発明の１実施形態によれば、本発明が提供する回路においては、キャパシタ電圧係数を損失性積分器において低減し、これは、逆向きの第１（４３）と第２（３３）のフィードバック・キャパシタをスイッチト・キャパシタ・フィードバック回路（１１Ａ）において逆向きに設け、このフィードバック回路は、その出力と、演算増幅器（３）の反転入力に接続した加算導体（４）とに間に結合する。第１のクロック信号（φ１）の間、第１フィードバック・キャパシタ（４３）の端子は、第１（４２）と第２（４５）のリセット・スイッチを閉じることによって基準電圧に結合し、そして前記第２フィードバック・キャパシタ（３３）は、第１（３０）と第２（３６）のサンプリング・スイッチを閉じることによって、前記加算導体と前記出力導体との間に結合する。次に、第２クロック信号（φ２）の間、前記第２フィードバック・キャパシタ（３３）の前記端子を、第３（３２）および第４（３５）のリセット・スイッチを閉じることによって前記第２フィードバック・キャパシタの前記端子を前記第１基準電圧に結合し、また、前記第１フィードバック・キャパシタ（４３）は、第３（４０）および第４（４６）のサンプリング・スイッチを閉じることによって、前記加算導体と前記出力導体との間に結合する。前記第１および第２のフィードバック・キャパシタの逆向き配置は、前記第１および第２のフィードバック・キャパシタによる前記加算導体への逆極性の電圧係数誤差電荷寄与分の時間平均化をもたらす。
【００１８】
本発明の別の実施形態によれば、デジタル−アナログ変換器回路（１Ａ）は、１ビット・スイッチト・キャパシタＤＡＣ（２）であって、デジタル入力信号（Ｄ）が第１の論理レベルにある場合に、所定の量の電荷を加算導体（４）に供給するか、あるいは前記デジタル入力信号が第２の論理レベルにある場合に、前記所定量の電荷を前記加算導体から引き出すように反復的に動作可能である、前記の１ビット・スイッチト・キャパシタＤＡＣと、これと組み合わせて損失性積分器を含む。前記演算増幅器の反転入力は、前記損失性積分器の前記加算ノードに接続する。第５（４７）および第６（４８）のリセット・スイッチは、前記第１クロック信号（φ１）の第１部分（φ１Ｐ）の間、前記第１フィードバック・キャパシタ（４３）の前記端子をバッファ形基準電圧（＋ＢＶＲＥＦ）にそれぞれ反復的に結合するために設けることができる。前記第１（４２）および第２（４５）のリセット・スイッチは、前記第１クロック信号（φ１）の第２の部分（φ１Ｒ）の間に、前記第１フィードバック・キャパシタ（４３）の前記端子を前記基準電圧に結合する。第７（３８）および第８（３９）のリセット・スイッチは、前記第２クロック信号（φ２）の第１の部分（φ２Ｐ）の間に、前記第２フィードバック・キャパシタ（３３）の前記端子を前記バッファ形基準電圧（＋ＢＶＲＥＦ）に反復的に結合するために設けることができ、前記第３（３２）および第４（３５）のリセット・スイッチは、前記第１クロック信号（φ２）の第２の部分（φ２Ｒ）の間に、前記第２フィードバック・キャパシタ（３３）の前記端子を前記基準電圧に結合する。
【００１９】
本発明の別の実施形態によれば、損失性積分器は、演算増幅器（３）であって、加算導体（４）に結合した反転入力（−）と、第１の基準電圧（＋ＶＲＥＦ）を受けるように結合した非反転入力（＋）と、該演算増幅器の前記反転入力（−）と出力導体（５）との間に結合した積分用キャパシタ（ＣＩＮＴ）と、を有する、前記の演算増幅器と、該演算増幅器の前記出力導体（５）と前記反転入力（−）との間に結合したスイッチト・キャパシタ・フィードバック回路（１１Ｂ）とを含む。該スイッチト・キャパシタ・フィードバック回路は、第１（４３）および第２（３３）のフィードバック・キャパシタと、第１のクロック信号（φ１）の間に前記第１フィードバック・キャパシタ（４３）を前記加算導体と前記出力導体との間に結合する第１（４３）および第２（３３）のサンプリング・スイッチと、第２のクロック信号（φ１）の間に前記第１フィードバック・キャパシタ（４３）の前記端子を第１基準電圧（＋ＶＲＥＦ）にそれぞれ結合する第１（４２）および第２（４５）のリセット・スイッチと、前記第２クロック信号（φ１）の間に、前記第２フィードバック・キャパシタ（３３）を前記加算導体と前記出力導体との間に結合する第３（３０）および第４（３６）のサンプリング・スイッチと、前記第１クロック信号（φ２）の間に、前記第２フィードバック・キャパシタ（３３）の前記端子を前記第１基準電圧（＋ＶＲＥＦ）に結合する第３（３２）および第４（３５）のリセット・スイッチと、を含む。補正キャパシタ（５４）と、スイッチング回路は、前記第１クロック信号の間に前記補正キャパシタを前記出力導体に結合して補正電荷を前記補正キャパシタに蓄積する。前記補正電荷は、前記第２クロック信号の間に前記加算導体に結合して、前記第１フィードバック・キャパシタから前記加算ノードに先に結合された電圧係数誤差電荷をキャンセルする。
【００２０】
別の実施形態においては、損失性積分器は、前記加算導体（４）に結合した反転入力（−）と、第１の基準電圧を受けるように結合した非反転入力（＋）とを有する演算増幅器（３）と、該演算増幅器の前記反転入力（−）と出力導体（５）との間に結合した積分用キャパシタと、前記演算増幅器の前記出力導体と前記反転入力（−）との間に結合したスイッチト・キャパシタ・フィードバック回路と、を含み、前記スイッチト・キャパシタ・フィードバック回路は、第１（＋）の端子および第２（−）の端子を有するフィードバック・キャパシタ（７）と、第３（６０）および第４（６１）の端子を有する伝達回路であって、前記第３（６０）および第４（６１）の端子との前記第１（＋）および第２（−）の端子の接続を反復的に逆転させるよう動作する、前記の伝達回路と、第１のクロック信号（φ２）の間に、前記伝達回路を、前記加算導体と前記出力導体との間に結合するサンプリング・スイッチ回路と、第２のクロック信号（φ１）の間に、前記第１フィードバック・キャパシタ（４３）の前記端子を第１の基準電圧（＋ＶＲＥＦ）に結合する第１（４２）および第２（４５）のリセット・スイッチと、を含む。
【００２１】
別の実施形態においては、スイッチト・キャパシタ回路は、第１（Ｃ４３）および第２（Ｃ３３）のキャパシタと、第１のクロック信号（φ２）の間に前記第１キャパシタ（Ｃ４３）を第１の導体（４）と第２の導体（５）との間に結合する第１（４０）および第２（４６）のサンプリング・スイッチと、第２のクロック信号（φ１）の間に前記第１キャパシタ（Ｃ４３）の前記端子を基準電圧に反復的に結合する第１（４２）および第２（４５）のリセット・スイッチと、を含む。第３（３０）および第４（３６）のサンプリング・スイッチは、前記第２クロック信号（φ１）の間に、前記第２キャパシタ（Ｃ３３）を前記第１導体と前記第２導体との間に結合し、第３（３２）および第４（３５）のリセット・スイッチは、前記第１クロック信号（φ２）の間に、前記第２キャパシタ（Ｃ３３）の前記端子を前記基準電圧に結合する。スイッチング回路は、前記第１クロック信号（φ２）の間に前記補正キャパシタを前記第２導体（５）に結合して補正電荷を前記補正キャパシタに蓄積し、次に、前記第１クロック信号（φ２）の間に前記補正キャパシタを前記第１導体に供給して、前記第１キャパシタから前記第１導体（４）に先に結合された電圧係数誤差電荷をキャンセルする。
【００２２】
別の実施形態においては、スイッチト・キャパシタ回路は、第１のスイッチ（２７Ａまたは４６）により第１の電圧を導く第１の導体（４または５）に結合した第１の端子（２５Ａまたは４９）と、第２のスイッチ（２１Ａまたは４０）により第２の電圧を導く第２の導体（２０または４）に結合した第２の端子（２２Ａまたは４１）とを有する第１のキャパシタ（２３Ａまたは４３）を含み、前記第１および第２のスイッチの内の少なくとも１つが、前記第１キャパシタに関連したデータ依存量の電荷を発生するよう動作する。第３のスイッチ（２７Ｂまたは４８）は、前記第１端子（２５Ａまたは４９）をバッファ形基準電圧（＋ＢＶＲＥＦ）を導く第３の導体に結合し、該第３スイッチ（２７Ｂまたは４８）は、第１のインターバル（Ｄ・φ２またはφ１Ｐ）の間にターンオンされて、前記第１端子（２５Ａまたは４９）上に前記バッファ形基準電圧（＋ＢＶＲＥＦ）を発生する。第４のスイッチ（２６Ａまたは４５）は、前記バッファ形基準電圧（＋ＢＶＲＥＦ）とは分離しかつこれと実質的に等しい静かな基準電圧（＋ＶＲＥＦ）を導く第４の導体に対し、前記第１端子を結合し、該第４スイッチ（２６Ａまたは４５）は、前記第１インターバルに続きかつそれと非オーバーラップの第２のインターバル（φ１またはφ１Ｒ）の間にターンオンされて、前記第１キャパシタと前記静かな基準電圧（＋ＶＲＥＦ）を発生する回路との間にデータ依存電荷の流れを生じさせずに、前記第１端子（２５Ａまたは４９）上に前記静かな基準電圧（ＶＲＥＦ）を発生する。
【００２３】
（好ましい実施形態の詳細な説明）
図１を参照すると、１ビット・デジタル−アナログ変換器１Ａは、１ビットＤＡＣ２を含み、これにおいては、φ１の間、サンプリング・キャパシタ２３Ａを＋ＶＲＥＦにプリチャージし、かつサンプリング・キャパシタ２３Ｂをゼロにプリチャージする。１ビット離散時間データ信号Ｄは、入力として受ける。Ｄとその補数Ｄ＊（＊は反転を示す）とは、クロック信号φ２で論理的ＡＮＤ演算して、Ｄが“１”であるか“０”であるかに依存して、サンプリング・キャパシタ２３Ａに蓄積された電荷の加算導体４中への転送か、あるいはその等価の電荷のサンプリング・キャパシタ２３Ｂを介しての加算導体４からの引き出しのいずれかを実施させる。加算導体４は、高利得演算増幅器３とそのフィードバック回路によって仮想の＋ＶＲＥＦレベルに維持する。
【００２４】
アナログ−デジタル変換器１Ａの１ビットＤＡＣ２は、導体２０上の基準電圧＋ＶＲＥＦを受け、そしてこの導体は、スイッチ２１Ａにより導体２２Ａに接続している。導体２２Ａは、サンプリング・キャパシタ２３Ａの一方のプレートに接続し、また、スイッチ２４Ａによってグランドに接続している。サンプリング・キャパシタ２３Ａの他方のプレートは、導体２５Ａに接続している。導体２５Ａは、スイッチ２６Ａによって＋ＶＲＥＦに、そしてスイッチ２７Ｂによってバッファ形基準電圧＋ＢＶＲＥＦに接続している。導体２５Ａは、スイッチ２７Ａにより加算導体４に接続し、そしてこの導体は、演算増幅器３の（−）入力に接続している。また、導体２０上の＋ＶＲＥＦは、スイッチ２１Ｂにより導体２２Ｂに接続している。導体２２Ｂは、サンプリング・キャパシタ２３Ｂの一方のプレートに接続し、そしてまた、スイッチ２４Ｂによってグランドに接続している。サンプリング・キャパシタ２３Ｂの他方のプレートは、導体２５Ｂに接続している。（１ビットＤＡＣ２のサンプリング・キャパシタ２３Ａおよび２３Ｂの代表的な値は、３．３ピコファラッドである）。導体２５Ｂは、スイッチ２６Ｂにより＋ＶＲＥＦに、スイッチ２７Ｄにより＋ＢＶＲＥＦに、そしてスイッチ２７Ｃにより加算導体４に接続している。スイッチ２１Ｂ，２４Ａ，２６Ａおよび２６Ｂは、φ１で作動する。スイッチ２１Ａおよび２４Ｂは、φ２で作動する。スイッチ２７Ａおよび２７Ｄは、Ｄ・φ２、すなわちＤとφ２の論理的ＡＮＤで作動する。スイッチ２７Ｂおよび２７Ｃは、Ｄ＊・φ２、すなわちＤ＊およびφ２の論理的ＡＮＤによって作動する。
【００２５】
演算増幅器３は、積分用キャパシタ３７（キャパシタンスＣＩＮＴを有する）を備え、これは、加算導体４と出力導体５とスイッチト・キャパシタ型フィードバック回路１１Ａとの間に接続している。加算導体４は、演算増幅器３の反転入力に接続し、その非反転入力は、基準電圧＋ＶＲＥＦに接続している。演算増幅器３と積分用キャパシタ３７とスイッチト・キャパシタ型フィードバック回路１１Ａの組合せは、損失性積分器を構成し、これは、ローパス・フィルタとして機能することができる。
【００２６】
スイッチト・キャパシタ型フィードバック回路１１Ａは、２つの互いに逆向きのフィードバック・キャパシタ３３および４３を備え、この各々は、キャパシタンスＣを有する。（積分用キャパシタ３７の代表的な値ＣＩＮＴは、１００ピコファラッドであり、フィードバック・キャパシタ３３および４３の代表的な値は、２．５ピコファラッドである）。フィードバック・キャパシタ４３は、その（＋）端子が、導体４９によってクロック信号φ２で作動されるスイッチ４６に接続している。スイッチ４６は、φ２の間、導体４９をＶＯＵＴに接続する。スイッチ４５は、φ１Ｒの間、導体４９を＋ＶＲＥＦに接続し、そしてスイッチ４８は、φ１Ｐの間、導体４９を＋ＢＶＲＥＦに接続する。フィードバック・キャパシタ４３の他方の端子は、導体４１によりスイッチ４０，４２および４７に接続する。後述するように、スイッチ４０は、φ２の間、導体４１を加算導体４に接続し、スイッチ４２は、φ１Ｒの間、導体４１を＋ＶＲＥＦに接続し、そしてスイッチ４７は、φ１Ｐの間、導体４１を＋ＢＶＲＥＦに接続する。
【００２７】
同様に、フィードバック・キャパシタ３３は、その（＋）端子が、導体３１によって、スイッチ３０，３２および３８に接続している。キャパシタ３３は、キャパシタ４３の方向とは逆方向に配置している。後述するように、スイッチ３０は、φ１の間、導体３１を加算導体４に接続し、スイッチ３２は、φ２Ｒの間、導体３１を＋ＶＲＥＦに接続し、そしてスイッチ３８は、φ２Ｐの間、導体３１を＋ＢＶＲＥＦに接続する。フィードバック・キャパシタ３３の他方の端子は、導体３４によってスイッチ３５，３６および３９に接続する。スイッチ３６は、φ１の間、導体３４をＶＯＵＴに接続する。スイッチ３５は、φ２Ｒの間、導体３４を＋ＶＲＥＦに接続し、そしてスイッチ３９は、φ２Ｐの間、導体３４を＋ＢＶＲＥＦに接続する。
【００２８】
図１の回路においては、デジタル−アナログ変換器１Ａは、離散時間からの１ビット・データ入力Ｄを、導体５上のアナログの連続時間信号ＶＯＵＴに変換する。このため、１ビットＤＡＣ２は、加算導体４との間で、ある固定の量の電荷を“ダンプ”するかあるいは“引き出し”をするかのいずれかを行い、これは、１ビット・データ信号Ｄが論理“１”であるかあるいは“０”であるかに依存する。
【００２９】
この動作を実現するため、１ビットＤＡＣ２のサンプリング・キャパシタ２３Ａおよび２３Ｂは、φ１の間リセットするが、このφ１は、“リセット”フェーズあるいは“プリチャージ”フェーズと考えることができる。（図５のタイミング図を参照されたい）。詳細には、スイッチ２４Ａおよび２６Ａは、φ１の間閉じて、サンプリング・キャパシタ２３Ａをリセットする、すなわち導体２２Ａをグランドにセットしかつ導体２５Ａを＋ＶＲＥＦにセットすることによって＋ＶＲＥＦにプリチャージする。これと同時に、スイッチ２１Ｂおよび２６Ｂを閉じて、導体２２Ｂを＋ＶＲＥＦにまた導体２５Ｂを＋ＶＲＥＦに接続し、これによって、サンプリング・キャパシタ２３Ｂをゼロ・ボルトに“リセット”する。（φ１の間、１ビットＤＡＣ２内の他方のスイッチは、開いている）。
【００３０】
φ１の間、スイッチ３０および３６を閉じて、フィードバック・キャパシタ３３を、ＶＯＵＴと加算導体４上の＋ＶＲＥＦレベルとの間に接続する。損失性積分器のフィードバック回路１１Ａのスイッチ３２、３５，３８，３９，４０，４６は、開いている。１ビットＤＡＣ２のスイッチ２７Ａおよび２７Ｃは、φ１の間開いているため、演算増幅器３は、キャパシタ３３が初期のゼロ・ボルトから＋ＶＲＥＦ−ＶＯＵＴボルトにチャージされるとき、加算導体４を＋ＶＲＥＦボルトの仮想レベルに維持するのに十分な程ＶＯＵＴを変化させる。ＶＯＵＴのこの変化の間、キャパシタ３３の電圧係数は、ＶＯＵＴに対応する誤差を生じさせる。
【００３１】
この間、スイッチ４７および４８は、φ１Ｐの短い持続期間の間閉じる一方、スイッチ４２および４５は、開いたままである。これは、キャパシタ４３の両方の端子を、バッファ形基準電圧レベル＋ＢＶＲＥＦに放電させる。スイッチ４２および４５は、（スイッチ４７および４８が開いた後）φ１Ｒの間閉じて、キャパシタ４３の両方の端子を、精密で低ノイズすなわち“静かな”基準電圧＋ＶＲＥＦにセットする。φ１Ｐの間、キャパシタ４３を放電させるのに必要なデータ依存（すなわちＶＯＵＴに依存）電流は、＋ＢＶＲＥＦを発生するバッファ形基準電圧回路内へ流れる。φ１Ｒの間、“静かな”基準＋ＶＲＥＦ中へ流れる電流は、＋ＶＲＥＦと＋ＢＶＲＥＦとの間の差にのみ依存し、したがってデータに依存しない。
【００３２】
本発明の１実施形態によれば、φ１Ｐの間に種々のキャパシタを最初にバッファ形基準電圧＋ＢＶＲＥＦに接続しそして次にφ１Ｒの間に静かな基準電圧＋ＶＲＥＦに接続することは、“静かな”基準電圧＋ＶＲＥＦを発生する基準電圧回路の有限の出力インピーダンスを通るデータ依存電流の流れに起因する、＋ＶＲＥＦにおけるどのようなデータ依存変化も回避する。ここで、＋ＢＶＲＥＦを発生するバッファ形基準電圧回路は、特に正確であることは必要でない。実際、これは、静かな基準電圧回路が発生する＋ＶＲＥＦの値のわずか３〜４ミリボルトの範囲内とする必要があるだけである。＋ＶＲＥＦと＋ＢＶＲＥＦとの間のどのようなこのミスマッチも、単に、容易にフィルタにより除去できるオフセットを生じさせ、したがって出力電圧ＶＯＵＴにおけるどのようなノンリニアリティも発生しない。
【００３３】
φ１の間における図１のアナログ−デジタル変換器１Ａの動作をまとめると、サンプリング・キャパシタ２３Ａおよび２３Ｂは、＋ＶＲＥＦおよびゼロにそれぞれプリチャージまたはリセットする一方で、キャパシタ４３を、ゼロにリセットし、またキャパシタ３３をＶＯＵＴと加算導体４上の＋ＶＲＥＦ電圧との間に接続して、φ１フェーズの終わりに積分用キャパシタ３７に蓄積されていた電圧に比例する電荷を除去する。
【００３４】
φ２の間、スイッチ２１Ａおよび２４Ｂを閉じ、また、スイッチ３０，３６，４２，４５，４７，４８を開く。したがって、導体２２Ａは、＋ＶＲＥＦボルトに接続して、導体２５Ａを、＋ＶＲＥＦから＋２ＶＲＥＦボルトに増加させる。導体２２Ｂは、グランドに接続して、導体２５Ｂを＋ＶＲＥＦボルトからゼロ・ボルトに減少させる。
【００３５】
Ｄが“１”の場合、スイッチ２７Ａを閉じ、そしてサンプリング・キャパシタ２３Ａ上の電荷を、加算導体４中へ“ダンプ”し、スイッチ２６Ａ，２６Ｂ，２７Ｂ，２７Ｃを開く。スイッチ２７Ｄを閉じ、したがって導体２５Ｂを＋ＢＶＲＥＦにチャージする。
【００３６】
Ｄが“０”の場合、スイッチ２７Ｃを閉じ、スイッチ２７Ｄを開き、これによって、“電荷パケット”を、加算導体４からサンプリング・キャパシタ２３Ｂ内へ移らせる。スイッチ２７Ａは開き、スイッチ２７Ｂは閉じて、導体２５Ａをバッファ形基準電圧＋ＢＶＲＥＦに放電させる。
【００３７】
ここで理解されたいことは、電荷を蓄積したキャパシタを、Ｄが“１”であるか“０”であるかにしたがって基準電圧回路に放電させる場合、これが、基準電圧回路中へのデータ依存電流の流れをもたらし、そしてこれが、その基準電圧におけるデータ依存変動を生じさせることである。基準電圧におけるこのデータ依存変動は、発生中の出力信号における歪みを生じさせることがある。
【００３８】
本発明によれば、この問題は、スイッチト・キャパシタを、バッファ形基準電圧＋ＢＶＲＥＦを発生する低出力インピーダンス回路（図６に示す）中へ放電させることにより回避する。これは、データ依存電流が静かな基準電圧＋ＶＲＥＦを発生する回路の有限インピーダンスを流れるのを回避できる。
【００３９】
φ２の間においては、損失性積分器１２のスイッチ４０および４６を閉じ、これにより、φ２フェーズの終わりに積分用キャパシタ３７に蓄積された電圧に比例する電荷を除去する。演算増幅器３は、加算導体４をその仮想の＋ＶＲＥＦレベルに維持するの必要なだけＶＯＵＴを変化させる。各クロック・サイクルの間におけるＶＯＵＴのこの変化が小さい場合、そしてキャパシタ４３がキャパシタ３３と極性が逆であるため、キャパシタ４３の電圧係数は、ＶＯＵＴのその結果の値に対し、キャパシタ３３の電圧係数がその前にφ１フェーズの間にＶＯＵＴの値に影響を与えた量と等しい量であるがそれとは逆極性で、影響を与える。この結果、キャパシタ３３および４３の電圧係数に起因するＶＯＵＴにおける誤差がキャンセルされる。
【００４０】
クロック・フェーズφ２Ｐおよびφ２Ｒと、スイッチ３７，３５，３８，３９は、前述のものと同様の方法で動作することによって、φ２の間にキャパシタ３３をリセットすることにより生じるデータ依存電流が、＋ＶＲＥＦ源に流れ込むのを阻止する。
【００４１】
φ２の間におけるこの動作をまとめると、サンプリング・キャパシタ２３Ａおよび２３Ｂの電荷パケットを、加算導体４に分配するかあるいはそれから引き出し、キャパシタ３３をリセットし、そしてキャパシタ４３は、φ２フェーズの終わりに積分用キャパシタ３７の両端間に発生された電圧をサンプルする。
【００４２】
理解されるべきであるが、１ビットＤＡＣ２のサンプリング・キャパシタ２３Ａおよび２３Ｂの両方は、クロック・サイクル毎にリセットして、そのようなキャパシタを充電することに関連する時定数に起因した誤差を回避するようにすべきことである。しかし、クロック・サイクル毎のサンプリング・キャパシタの充電および放電は、基準電圧中へのデータ依存電流の上述の流れをもたらす。本発明によれば、＋ＢＶＲＥＦを発生する図６のバッファ形基準電圧回路と、これに関連のクロック信号φ１Ｒおよびφ１Ｐを提供し、これにおいて、基準電圧＋ＶＲＥＦに充電すべき全てのキャパシタを、最初にバッファ形基準電圧＋ＢＶＲＥＦに充電することによって、静かな基準電圧＋ＶＲＥＦにおけるデータ依存変動を回避する。
【００４３】
図６は、上述の基準電圧回路の１実施形態を示しており、これは、導体２０に“静かな”基準電圧＋ＶＲＥＦを発生し、また導体１９に＋ＢＶＲＥＦを発生する。適当な基準電圧回路１３は、内部抵抗ｒｓを有し、この両端間には、電流が導体２０へあるいはこれから流れるときに誤差電圧が発生する。この誤差電圧は、基準電圧回路１３が発生する電圧に加わって、＋ＶＲＥＦの値における誤差を生じさせる。
【００４４】
＋ＶＲＥＦにおけるこの誤差を回避するため、低出力インピーダンスを有するバッファ回路１８を設け、その出力は導体１９に接続し、その入力は導体２０に接続している。最初にプリチャージあるいはリセットしているキャパシタは、導体１９に接続して、そのデータ依存電荷パケットがバッファ１８の出力を通してのみ流れる。したがって、このデータ依存電荷パケットのどれも、そのキャパシタとの間でｒｓを通して流れず、したがって＋ＶＲＥＦにおける上述の誤差が回避される。次に、このキャパシタを導体２０に接続して、それに＋ＶＲＥＦの正確な値をセットする。このときｒｓを通して流れるどのような電荷も、微少であって、＋ＢＶＲＥＦと＋ＶＲＥＦとの間の任意のわずかであるが一定の差（３−４ミリボルト）によって決まる。バッファ１８の１つの実現例は、単に、図６に示したように演算増幅器を電圧フォロワ構成で接続して使用することである。代替例として、図７は、開ループ・バッファ回路の回路図を示しており、これは、図６に示した閉ループ電圧フォロワ法よりも電力消費が少ないが、通常より高いオフセット電圧を有することになる。
【００４５】
図７を参照すると、開ループ・バッファ回路６８は、ＮチャンネルのＭＯＳＦＥＴ７２および７３と、ＰチャンネルのＭＯＳＦＥＴ７４とを使用することによって、Ｐチャンネル電流源トランジスタ７５および７６に対しカレントミラー・バイアス電圧を提供する。トランジスタ７５は、定電流を、差動増幅器を形成する差動接続されたＰチャンネル入力トランジスタ６９および７０に供給する。導体２０上の＋ＶＲＥＦは、ＰチャンネルＭＯＳＦＥＴ７０のゲートおよびドレイン上に再現し、そして次に、ＰチャンネルＭＯＳＦＥＴ７１のゲートへとレベルをシフトダウンする。ＰチャンネルＭＯＳＦＥＴ８０は、次にその電圧を、導体１９に対しレベルをシフトアップさせる。＋ＢＶＲＥＦは、＋ＶＲＥＦの複製として導体１９上に発生する。ＰチャンネルＭＯＳＦＥＴ７１，７６，７８およびＮチャンネルＭＯＳＦＥＴ７７とは、その互いの接続によって、ＮチャンネルＭＯＳＦＥＴ７９および７７並びにＰチャンネルＭＯＳＦＥＴ８０をバイアスして、低出力インピーダンスをもつ開ループ出力段を提供し、これにおいて、静止動作電圧＋ＢＶＲＥＦを＋ＶＲＥＦの複製（３−４ミリボルト内）としている。
【００４６】
スイッチト・キャパシタ回路の当業者には理解されるように、図１においては、フィードバック回路１１Ａ内の種々のスイッチに対し示した記号は簡単化してある。現在好ましい実施形態においては、これらスイッチは、ＣＭＯＳスイッチで実現している。ＣＭＯＳスイッチのトランジスタのあるものは、図５に示した非オーバーラップ式のクロック信号φ１およびφ２を受ける。ＣＭＯＳスイッチの各々における他のトランジスタは、φ１Ｐおよびφ１Ｒのような補助クロック信号を受け、そしてこれらは、φ１からしかもこれに対し遅延させて得られ、またφ２からしかもこれに対し遅延させて得られ、これによって、（１）当業者が“ボトム・プレート・サンプリング”と呼ぶものを実現すること、および（２）データ依存“トーン”あるいは誤差が、静かな基準電圧＋ＶＲＥＦに重畳されるのを回避すること、の両方を行うようにする。
【００４７】
図面には示していないが、周知のチョッパ安定化技術を利用して、図１の基本回路内の演算増幅器３に関連したオフセット電圧を低減させることができる。チョッパ安定化を使用する場合、これは、使用しなければならないＣＭＯＳスイッチ回路の数とその複雑さとを増し、また、使用しなければならないφ１およびφ２から得る補助クロック信号の数も増加させる。このような追加の補助クロック信号、チョッパ安定化クロック信号、およびＣＭＯＳスイッチ回路の詳細は、開示しないが、それは、これらが、本発明を十分に説明ししかも本発明を当業者が実施できるようにするには不要であるからである。
【００４８】
“スター接続”として知られた技術を使用し、これにより、別個の基準電圧導体を利用して、図１のデジタル−アナログ変換器１Ａの種々の部分に＋ＶＲＥＦを印加することにより、それらの共通のインピーダンスに起因する望ましくないクロストークを阻止する。
【００４９】
図２Ａは、本発明の代替の実施形態を示しており、これにおいて、アナログ−デジタル変換器１Ｂは、図１の実施形態と同じ１ビットＤＡＣ２を備えている。しかし、スイッチト・キャパシタ型フィードバック回路１１Ｂは、図１のスイッチト・キャパシタ型フィードバック回路１１Ａとは異なっていて、スイッチト・フィードバック・キャパシタ４３の（＋）端子を、依然として図１におけるのと同じように逆向きで配置しているが、これらは、異なった方法で動作させる。その代わり、図２Ａの回路における基本的アプローチは、φ２の間におけるフィードバック・キャパシタ４３の電圧係数に起因する電圧係数誤差を“受け入れる”ことであり、そしてある量の電荷を発生して、これが、加算導体４に集積されたときに、フィードバック・キャパシタ４３の電圧係数に起因するその誤差をキャンセルする。追加の補正キャパシタ５４は、加算導体４と導体５５との間に接続し、その（＋）端子は導体５５に接続している。導体５５は、スイッチ５７により＋ＶＲＥＦに接続し、そしてスイッチ５６によりＶＯＵＴに接続する。スイッチ５６は、φ２で作動し、スイッチ５７はφ１で作動する。（簡単のため、バッファ形基準電圧＋ＢＶＲＥＦおよびこれに関連の図１の補助クロック信号φ１Ｐ，φ１Ｒ，φ２Ｐ，φ２Ｒは、図２Ａ、図２Ｂ、図３Ａには示していない）。キャパシタ３３，４３，５４の各々に対するキャパシタンスの代表値は、２．５ピコファラッドである。
【００５０】
図２Ａのこの回路においては、キャパシタ４３がリセットされており、かつキャパシタ３３が積分用キャパシタ３７の両端間の電圧すなわち加算導体４とＶＯＵＴとの間の差を“サンプリング”しているφ１の間、スイッチ５６を開き、スイッチ５７を閉じ、これによって、キャパシタ５４をリセットする。φ２の間、キャパシタ５４は、加算導体４上の仮想＋ＶＲＥＦレベルとＶＯＵＴとの間の差に充電する。この次のφ１パルスの間におけるスイッチ５７の続く閉成は、キャパシタ５４上の小量の補正電荷を加算導体４に移す。
【００５１】
以下の式は、どのようにして図２Ａの補正キャパシタ５４がこの結果を実現するかを示している。
φ２の間、以下の離散時間式は、損失性積分器のフィードバック部分に対し書くことができる。
【００５２】
【数１】
0003564066.tif 000002
【００５３】
ここで、ｎはサンプル数であり、αは、キャパシタンスの比例のリニア電圧係数である。
φ１の間、以下の式を書くことができる。
【００５４】
【数２】
0003564066.tif 000003
【００５５】
これから、以下の式が書ける。
【００５６】
【数３】
0003564066.tif 000004
【００５７】
ＶＯＵＴ（ｎ＋１）≒ＶＯＵＴ（ｎ＋１／２）、Ｃ４３＝Ｃ３３とセットすると、αＶＯＵＴ項のキャンセルをもたらして、以下が生じる。
【００５８】
【数４】
0003564066.tif 000005
【００５９】
Ｃ５４はこの式には現れないため、Ｃ５４のサイズおよび向きは、重要ではない。しかし、Ｃ５４がＣ３３とＣ４３に等しい場合、φ１の間においてＶＯＵＴにほとんど変化はない。この理由は、φ１の間は、ＶＯＵＴにおける変化のみが、電圧係数に対する補正に起因するからである。この結果、演算増幅器３がＶＯＵＴのこのわずかな変化からセトリングするのに非常に小さな時間しか必要でない。このため、φ１は、φ２よりもはるかに短いものとすることができ、このことは、例えば、φ２フェーズの間にチョッパ安定化またはセトリングに対しもっと多くの時間を許容するのに有利となる。
【００６０】
図２Ｂは、図２Ａの実施形態に対する変更例を示しており、これにおいて、フィードバック回路１１Ｃのキャパシタ５４は、導体５５と導体６５との間に接続している。導体６５は、スイッチ６６により＋ＶＲＥＦに、そしてスイッチ６４により加算導体４に接続している。
【００６１】
図２Ｂに示した回路は、図２Ａの回路と同様に動作するが、但し、補正キャパシタ５４は、φ１とφ２の間の非オーバーラップ・インターバルの間、加算導体４とＶＯＵＴから完全に分離し、これは、ある種の構成および応用においては有利となることがある。
【００６２】
以下の式は、どのようにして図２Ｂの補正キャパシタ５４がキャパシタ４３の電圧係数の影響のキャンセルをもたらすかを示す。
φ２の間、以下の離散時間式を書くことができる。
【００６３】
【数５】
0003564066.tif 000006
【００６４】
φ１の間、以下の式が書ける。
【００６５】
【数６】
0003564066.tif 000007
【００６６】
項を再配列すると、以下となる。
【００６７】
【数７】
0003564066.tif 000008
【００６８】
ＣＩＮＴＶＯＵＴ（ｎ＋１／２）に代入すると、以下となる。
【００６９】
【数８】
0003564066.tif 000009
【００７０】
項をまとめると、以下となる。
【００７１】
【数９】
0003564066.tif 000010
【００７２】
Ｃ４３／２をＣ５４およびＣ３３と等しくセットし、ＶＯＵＴ（ｎ＋１／２）をＶＯＵＴ（ｎ＋１）にほぼ等しくした場合、式９の電圧係数項のキャンセルが、以下の通り実現される。
【００７３】
【数１０】
0003564066.tif 000011
【００７４】
図３Ａは、本発明の代替の実施形態を示しており、これにおいて、たった１つのフィードバック・キャパシタ７のみを損失性積分器フィードバック回路１１Ｄにおいて使用している。これは、その端子接続が、１つ置きのサンプル時にその電圧係数の影響のキャンセルをもたらすような方法で逆転するように動作させる。図３Ｃは、どのようにしてスイッチを使用して、１つ置きのサイクルの間にフィードバック・キャパシタ７の２つの端子の接続の逆転を実現できるかについて示している。その結果生じる出力信号は、フィルタ処理をすることによって、フィルタした出力信号における逆極性の誤差を時間平均する。もし、フィードバック・キャパシタ７の両端間の電圧が、ＤＡＣサンプリング周波数と比べゆっくり変化する場合、フィードバック・キャパシタ７の電圧係数のノンリニアの影響を、有効にキャンセルする。
【００７５】
図３Ａのデジタル−アナログ変換器１Ｄは、１ビットＤＡＣ２を含み、これの出力は、導体４で演算増幅器３の反転入力に接続している。演算増幅器３の非反転入力は、＋ＶＲＥＦに接続している。演算増幅器３の出力ＶＯＵＴは、導体５に発生する。しかし、スイッチト・フィードバック・キャパシタ回路１１Ｄは、たった１つのスイッチト・キャパシタ７を含み、これは、図３Ａに示した簡略図におけるスイッチ６および８によって、導体４と５との間に逆転可能に結合する。スイッチ６および８は、図３Ｂのタイミング図に示すように、φ２が“活性”あるいは“１”レベルにあるときに閉じる。スイッチト・キャパシタ７は、ＣＩＮＴが１００ピコファラッドである集積回路においては、５ピコファラッドのキャパシタンスをもたせることができる。図１に示した通り、積分用キャパシタ３７および導体４と５との間に結合したスイッチト・キャパシタ・フィードバック回路１１Ｄを有する演算増幅器３は、ローパス・フィルタとして使用する損失性積分器を構成する。
【００７６】
フィードバック・キャパシタ７は、（＋）で識別した第１端子と、（−）で識別した第２端子とを有する。スイッチ９および１０は、φ１の間閉じるが、これらは、スイッチ９および１０が閉じた時に、キャパシタ７に蓄積されたどのような電圧も＋ＶＲＥＦに放電させる。（簡単のため、図１のバッファ形基準電圧＋ＢＶＲＥＦおよびこれに関連のスイッチ、並びに補助クロック信号は、図３Ａおよび図３Ｃから省略している）。
【００７７】
上述の回路の構造は、図３Ａに２度示しており、関連するタイミング図に示すように、１度は“フェーズＡ”の間に、そして後続のサイクル“フェーズＢ”において１度である。図３Ｂのタイミング図は、フェーズＡとフェーズＢとの間の関係を示し、また非オーバーラップのクロック信号φ１とφ２との間の関係を示している。
【００７８】
フェーズＡおよびフェーズＢ間の回路構造間のわずかな相違は、導体４および導体５へのキャパシタ７の（＋）端子と（−）端子の物理的接続を逆転することである。フェーズＡとフェーズＢ間の遷移中におけるキャパシタ７の（＋）端子および（−）端子の接続方向を逆転させるスイッチング回路は、図３Ｃに示している。
【００７９】
フェーズＡ中の図３Ａ内のフィードバック・キャパシタ７のキャパシタンスは、以下の式で与えられる。
【００８０】
【数１１】
0003564066.tif 000012
【００８１】
ここで、ＶＡは、フェーズＡの終わりにおけるＶＯＵＴの値である。
キャパシタ７のキャパシタンスは、その端子接続がフェーズＢの間に逆転されているときは、以下の式で与えられる。
【００８２】
【数１２】
0003564066.tif 000013
【００８３】
ここで、ＶＢはフェーズＢの終わりにおけるＶＯＵＴの値である。
量αは、キャパシタ７の前述のリニア電圧係数であり、Ｃ０は、フィードバック・キャパシタ７の公称のキャパシタンスである。出力電圧ＶＯＵＴの値は、フィードバック・キャパシタＣ７の電圧係数項αに起因してＶＯＵＴと共に変化する成分を含む。
【００８４】
ここで、ＶＯＵＴが、フィードバック・キャパシタ７のスイッチング周波数と比べゆっくり変化するとすると、分かるように、ＶＯＵＴを受けるように接続する後続のフィルタは、サンプル・フェーズＡおよびサンプル・フェーズＢ中のフィードバック・キャパシタＣ７のわずかに異なった値から生ずるＶＯＵＴ内のわずかな変動を時間平均することができる。
【００８５】
上述のデジタル−アナログ回路は、集積回路キャパシタの電圧係数により生ずるノンリニアリティをキャンセルできる一方で、米国特許４，９１８，４５４の技術が必要とする極めて精密なキャパシタ・マッチングに対するニーズを回避できる、という主要な利点を有している。最初に＋ＢＶＲＥＦへそして次に＋ＶＲＥＦへのスイッチト・キャパシタの２ステップのリセット処理は、“静かな”基準電圧＋ＶＲＥＦにおけるデータ依存変動を防止し、そしてこれによってこの回路内に発生されるアナログ信号における歪みを回避する。１ビットＤＡＣ２により導体４上に発生されるこの信号は、本来的に大量の高い周波数のノイズを含んでいるため、演算増幅器３とそのフィードバック回路１１Ａと積分用キャパシタ３７とを備えた損失性積分器の使用は、ローパス・フィルタを提供し、これが、プレフィルタした連続時間の出力電圧ＶＯＵＴを発生する。次に、ＶＯＵＴは、後続のポストフィルタ（図示せず）によりさらにより一層容易にフィルタすることができる。さらに、上述の損失性積分器のサンプリング・フェーズの間において分配する必要のある電荷量は、低減される。これは、演算増幅器のスリューレート要件を低減させる。
【００８６】
以上、本発明について、いくつかの特定の実施形態を参照して説明したが、当業者であれば、本発明の真の要旨および範囲から逸脱せずに、本発明の上記実施形態に対し種々の変更を行うことができる。したがって、特許請求の範囲に記載したものと非実質的にしか異なっていないあるいは実質的に同一の機能を実質的に同一の方法で同じ結果を実現するあらゆる要素またはステップは、本発明の範囲内のものである、ということを意図している。例えば、損失性積分器のフィードバック・ループ内において利用した電圧係数誤差の平均またはキャンセルの技術は、図８および図９に示したようなサンプリング回路において発生される電圧係数誤差を平均化あるいはキャンセルするのにも利用することができる。
【００８７】
図１，図２Ａ，図２Ｂ，図３Ａに示したキャパシタの電圧係数の影響を低減させるこの技術は、完全に差動の損失性積分器にも等しく適用可能であり、これにおいては、演算増幅器３は第２の出力を有し、フィードバック回路１１Ａは、ディスパッチしてその第２出力と（＋）入力との間に結合し、この場合には、図１のスイッチ２７Ｂおよび２７Ｄは、＋ＢＶＲＥＦまたは＋ＶＲＥＦにではなく、演算増幅器の（＋）入力に接続することになる。この配置は、演算増幅器のスリューレート要件を低減し、かつキャパシタンス電圧係数の影響の優れたキャンセルという上述の利点を提供する。既知のチョッパ安定化技術を図１に示したシングルエンデッド回路と共に使用することに関する前述のことは、シングルエンデッドの実現例に対してと同じように完全に差動の実現例に対しても等しく適用可能である。さらにまた、バッファ形基準電圧、関連のスイッチ、および補助クロック信号φ１Ｐ，φ１Ｒ等の使用もまた、シングルエンデッドの損失性積分器に対してと同じように、完全に差動のものに対しても容易に適用できる。
【図面の簡単な説明】
【図１】図１は、本発明の１実施形態の補償回路を含む、１ビットＤＡＣ型のデジタル−アナログ変換器の回路図。
【図２】図２Ａは、本発明の代替の実施形態の回路図。
図２Ｂは、図２の実施形態の変更例の回路図。
【図３】図３Ａは、本発明の別の代替の実施形態の構造と動作の両方を示す回路図。
図３Ｂは、図３Ａの動作を説明するのに役に立つタイミング図。
図３Ｃは、図３Ａの実施形態のより詳細な回路図。
【図４】図４は、図１、図２Ａ、図２Ｂ、図３Ａ、図３Ｃの１ビットＤＡＣのＭＯＳＦＥＴ実現例の回路図。
【図５】図５は、図１のデジタル−アナログ変換器を構成する１ビットＤＡＣおよびフィルタの動作を説明するのに役立つ簡単化したタイミング図。
【図６】図６は、＋ＶＲＥＦを発生する“静かな”基準電圧源と、＋ＢＶＲＥＦを発生するバッファ形基準電圧源とを示す回路図。
【図７】図７は、図６内のユニティゲイン・バッファとして使用できる開ループ・バッファ回路の回路図。
【図８】図８は、図２Ａに示したスイッチト・キャパシタ・フィードバック回路が、どのようにしてスイッチト・キャパシタ・サンプリング回路において使用できるかを示す回路図。
【図９】図９は、図２Ｂに示したスイッチト・キャパシタ・フィードバック回路が、どのようにしてスイッチト・キャパシタ・サンプリング回路において使用できるかを示す回路図。
【図１】
0003564066.tif 000014
【図６】
0003564066.tif 000015
【図２】
0003564066.tif 000016
0003564066.tif 000017
【図３】
0003564066.tif 000018
0003564066.tif 000019
0003564066.tif 000020
【図４】
0003564066.tif 000021
【図５】
0003564066.tif 000022
【図７】
0003564066.tif 000023
【図８】
0003564066.tif 000024
【図９】
0003564066.tif 000025