(57)【特許請求の範囲】
【請求項１】
第１の入力信号を増幅して出力する第１の増幅器と、
該第１の入力信号に対して相反する信号レベルをなす第２の入力信号を増幅して出力する第２の増幅器と、
前記第１及び第２の各増幅器におけるそれぞれの出力端との間に直列に接続された第１及び第２の各コンデンサと、
前記第１及び第２の各増幅器におけるそれぞれの入力端との間に直列に接続された第３及び第４の各コンデンサと、
前記第１及び第２の各コンデンサの接続部の電圧を該第３及び第４の各コンデンサの接続部に伝達するバッファ回路部と、
入力された制御信号に応じて、前記第１及び第２の各コンデンサの接続部に対して、所定の電圧の印加制御を行うスイッチ部と、
を備え、
前記第１及び第２の各増幅器は、同一の回路をなすと共に同一の特性を有し、入力された一対の第１及び第２の各入力信号に対して、擬似的に差動増幅を行って出力することを特徴とする擬似差動増幅回路。
【請求項２】
前記第１及び第２の各コンデンサは、スイッチ部から所定の電圧が印加されると、該所定の電圧と前記第１及び第２の各増幅器から出力される２つの信号の平均値との電圧差をそれぞれ記憶し、前記第３及び第４の各コンデンサは、一端にバッファ回路部を介して該電圧差がそれぞれ印加されることを特徴とする請求項１記載の擬似差動増幅回路。
【請求項３】
相対する電圧レベルをなす一対のアナログ信号をそれぞれサンプリングしてホールドするサンプルホールド回路と、該サンプルホールド回路から出力される一対の出力信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行って次段のＡ／Ｄ変換回路における一対の入力電圧として出力する複数のＡ／Ｄ変換回路とを有するＡ／Ｄ変換器において、
前記各Ａ／Ｄ変換回路は、
入力された一対の入力電圧に対してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、
該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対してＤ／Ａ変換を行うサブＤ／Ａ変換器と、
該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用いて、前記入力された一対の入力電圧に対して所定の演算をそれぞれ行う各演算器と、
該各演算器で得られたそれぞれの電圧に対して擬似的に差動増幅を行って出力する、同一回路で同一特性を有する一対の増幅器、該各増幅器のそれぞれの出力端との間に直列に接続された第１及び第２の各コンデンサ、前記各増幅器におけるそれぞれの入力端との間に直列に接続された第３及び第４の各コンデンサ、第１及び第２の各コンデンサの接続部の電圧を第３及び第４の各コンデンサの接続部に伝達するバッファ回路部、並びに入力された制御信号に応じて第１及び第２の各コンデンサの接続部に対して所定の電圧の印加制御を行うスイッチ部からなる擬似差動増幅回路と、
を備えることを特徴とするＡ／Ｄ変換器。
【請求項４】
相対する電圧レベルをなす一対のアナログ信号をそれぞれサンプリングしてホールドするサンプルホールド回路と、該サンプルホールド回路から出力される一対の出力信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行って次段のＡ／Ｄ変換回路における一対の入力電圧として出力する複数のＡ／Ｄ変換回路とを有するＡ／Ｄ変換器において、
前記各Ａ／Ｄ変換回路の少なくとも１つのＡ／Ｄ変換回路は、
入力された一対の入力電圧に対してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、
該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対してＤ／Ａ変換を行うサブＤ／Ａ変換器と、
該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用いて、前記入力された一対の入力電圧に対して所定の演算をそれぞれ行う各演算器と、
該各演算器で得られたそれぞれの電圧に対して擬似的に差動増幅を行って出力する、同一回路で同一特性を有する一対の増幅器、該各増幅器のそれぞれの出力端との間に直列に接続された第１及び第２の各コンデンサ、前記各増幅器におけるそれぞれの入力端との間に直列に接続された第３及び第４の各コンデンサ、第１及び第２の各コンデンサの接続部の電圧を第３及び第４の各コンデンサの接続部に伝達するバッファ回路部、並びに入力された制御信号に応じて第１及び第２の各コンデンサの接続部に対して所定の電圧の印加制御を行うスイッチ部からなる擬似差動増幅回路と、
を備えることを特徴とするＡ／Ｄ変換器。
【請求項５】
前記各Ａ／Ｄ変換回路における他のＡ／Ｄ変換回路は、
入力された一対の入力電圧に対してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、
該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対してＤ／Ａ変換を行うサブＤ／Ａ変換器と、
該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用いて、前記入力された一対の入力電圧に対して所定の演算をそれぞれ行う各演算器と、
該各演算器で得られたそれぞれの電圧に対して差動増幅を行って出力する差動増幅回路と、
を備えることを特徴とする請求項４記載のＡ／Ｄ変換器。
【請求項６】
前記第１及び第２の各コンデンサは、スイッチ部から所定の電圧が印加されると、該所定の電圧と各増幅器から出力される２つの信号の平均値との電圧差をそれぞれ記憶し、前記第３及び第４の各コンデンサは、一端にバッファ回路部を介して該電圧差がそれぞれ印加されることを特徴とする請求項３、４又は５記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの増幅器を用いて擬似的に差動増幅回路を形成してなる擬似差動増幅回路と、該擬似差動増幅回路を使用したＡ／Ｄ変換器、特にパイプライン型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】
図１０は、パイプライン型Ａ／Ｄ変換器で使用されている差動増幅回路の従来例を示した回路図である。
図１０の差動増幅回路１００において、各ＰＭＯＳトランジスタＭＰ１のゲートにはそれぞれ所定の定電圧Ｖｐ１が印加されており、ＮＭＯＳトランジスタＭＮ４のゲートには所定の定電圧Ｖｎ１が印加されている。差動対をなす２つのＮＭＯＳトランジスタＭＮ３の各ゲートは、差動増幅回路１００の各入力端をなし、２つの入力電圧ＶｉＡ，ＶｉＢが対応して入力される。
【０００３】
また、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との各接続部は、それぞれ差動増幅回路１００の出力端をなし、各出力電圧ＶｏＡ，ＶｏＢが対応して出力される。各ＮＭＯＳトランジスタＭＮ１のゲートには、同相モードフィードバック回路ＣＭＦＢの出力信号がそれぞれ入力され、各出力電圧ＶｏＰ及びＶｏＭの調整を行う。
【０００４】
ここで、差動対をなすＮＭＯＳトランジスタＭＮ３に流れる電流をＩｏとすると、帰還回路を形成している各反転増幅器Ａ１，Ａ２にはＩｏ／４の電源電流がそれぞれ流れ、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２及びＭＮ１の各直列回路にはそれぞれＩｏの電流が流れる。各スイッチＳＷ１，ＳＷ２は、Ａ／Ｄ変換器に入力される信号がサンプリングされるときはそれぞれオンして導通状態となり、Ａ／Ｄ変換器に入力される信号がホールドされるときはそれぞれオフして遮断状態となる。
【０００５】
【発明が解決しようとする課題】
近年、移動体通信やインターネットにおける通信速度の高速化、映像機器の高精細化・高画質化、ディスクメディアの高速化に伴って、Ａ／Ｄ変換器への性能要求が加速度的に高まっている。特に、ＣＭＯＳ化を行って、高速化・高精度化と共に低電圧化・低消費電力化を行うことがでできるＡ／Ｄ変換器の実現が望まれている。
【０００６】
しかし、図１０で示したような差動増幅回路１００は完全差動型をなしており、得られる出力電流に対して、大きなバイアス電流を流す必要があり、効率が悪く消費電力も大きくなり、このような差動増幅回路は、Ａ／Ｄ変換器の低消費電力化を行うには不適格であった。また、完全差動型の差動増幅回路１００は、電源電圧ＶＤＤと接地との間にトランジスタを何段も直列接続するため、低電圧動作に限界があり、Ａ／Ｄ変換器の低電圧化を行う上でも適格ではなかった。
【０００７】
本発明は、上記のような問題を解決するためになされたものであり、差動増幅回路の代わりに、２つのカスコード増幅器を用いて擬似的な差動増幅回路を形成することによって、低消費電力化を行うことができると共に低電圧動作を行うことができる擬似差動増幅回路及びその擬似差動増幅回路を使用したＡ／Ｄ変換器を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る擬似差動増幅回路は、第１の入力信号を増幅して出力する第１の増幅器と、
該第１の入力信号に対して相反する信号レベルをなす第２の入力信号を増幅して出力する第２の増幅器と、
前記第１及び第２の各増幅器におけるそれぞれの出力端との間に直列に接続された第１及び第２の各コンデンサと、
前記第１及び第２の各増幅器におけるそれぞれの入力端との間に直列に接続された第３及び第４の各コンデンサと、
前記第１及び第２の各コンデンサの接続部の電圧を該第３及び第４の各コンデンサの接続部に伝達するバッファ回路部と、
入力された制御信号に応じて、前記第１及び第２の各コンデンサの接続部に対して、所定の電圧の印加制御を行うスイッチ部と、
を備え、
前記第１及び第２の各増幅器は、同一の回路をなすと共に同一の特性を有し、入力された一対の第１及び第２の各入力信号に対して、擬似的に差動増幅を行って出力するものである。
【００１０】
具体的には、前記第１及び第２の各コンデンサは、スイッチ部から所定の電圧が印加されると、該所定の電圧と前記第１及び第２の各増幅器から出力される２つの信号の平均値との電圧差をそれぞれ記憶し、前記第３及び第４の各コンデンサは、一端にバッファ回路部を介して該電圧差がそれぞれ印加されるようにした。
【００１２】
一方、この発明に係るＡ／Ｄ変換器は、相対する電圧レベルをなす一対のアナログ信号をそれぞれサンプリングしてホールドするサンプルホールド回路と、該サンプルホールド回路から出力される一対の出力信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行って次段のＡ／Ｄ変換回路における一対の入力電圧として出力する複数のＡ／Ｄ変換回路とを有するＡ／Ｄ変換器において、
前記各Ａ／Ｄ変換回路は、
入力された一対の入力電圧に対してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、
該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対してＤ／Ａ変換を行うサブＤ／Ａ変換器と、
該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用いて、前記入力された一対の入力電圧に対して所定の演算をそれぞれ行う各演算器と、
該各演算器で得られたそれぞれの電圧に対して擬似的に差動増幅を行って出力する、同一回路で同一特性を有する一対の増幅器、該各増幅器のそれぞれの出力端との間に直列に接続された第１及び第２の各コンデンサ、前記各増幅器におけるそれぞれの入力端との間に直列に接続された第３及び第４の各コンデンサ、第１及び第２の各コンデンサの接続部の電圧を第３及び第４の各コンデンサの接続部に伝達するバッファ回路部、並びに入力された制御信号に応じて第１及び第２の各コンデンサの接続部に対して所定の電圧の印加制御を行うスイッチ部からなる擬似差動増幅回路と、
を備えるものである。
【００１３】
また、この発明に係るＡ／Ｄ変換器は、相対する電圧レベルをなす一対のアナログ信号をそれぞれサンプリングしてホールドするサンプルホールド回路と、該サンプルホールド回路から出力される一対の出力信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行って次段のＡ／Ｄ変換回路における一対の入力電圧として出力する複数のＡ／Ｄ変換回路とを有するＡ／Ｄ変換器において、
前記各Ａ／Ｄ変換回路の少なくとも１つのＡ／Ｄ変換回路は、
入力された一対の入力電圧に対してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、
該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対してＤ／Ａ変換を行うサブＤ／Ａ変換器と、
該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用いて、前記入力された一対の入力電圧に対して所定の演算をそれぞれ行う各演算器と、
該各演算器で得られたそれぞれの電圧に対して擬似的に差動増幅を行って出力する、同一回路で同一特性を有する一対の増幅器、該各増幅器のそれぞれの出力端との間に直列に接続された第１及び第２の各コンデンサ、前記各増幅器におけるそれぞれの入力端との間に直列に接続された第３及び第４の各コンデンサ、第１及び第２の各コンデンサの接続部の電圧を第３及び第４の各コンデンサの接続部に伝達するバッファ回路部、並びに入力された制御信号に応じて第１及び第２の各コンデンサの接続部に対して所定の電圧の印加制御を行うスイッチ部からなる擬似差動増幅回路と、
を備えるものである。
【００１４】
この場合、前記各Ａ／Ｄ変換回路における他のＡ／Ｄ変換回路は、入力された一対の入力電圧に対してＡ／Ｄ変換を行うサブＡ／Ｄ変換器と、該サブＡ／Ｄ変換器でＡ／Ｄ変換されたデータに対してＤ／Ａ変換を行うサブＤ／Ａ変換器と、該サブＤ／Ａ変換器でＤ／Ａ変換された電圧を用いて、前記入力された一対の入力電圧に対して所定の演算をそれぞれ行う各演算器と、該各演算器で得られたそれぞれの電圧に対して差動増幅を行って出力する差動増幅回路とを備えるようにした。
【００１６】
この場合、前記第１及び第２の各コンデンサは、スイッチ部から所定の電圧が印加されると、該所定の電圧と各増幅器から出力される２つの信号の平均値との電圧差をそれぞれ記憶し、前記第３及び第４の各コンデンサは、一端にバッファ回路部を介して該電圧差がそれぞれ印加されるようにした。
【００１８】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における擬似差動増幅回路の例を示した回路図である。なお、２つの増幅器を用いて差動増幅回路と同様の動作を行うことができる回路を擬似差動増幅回路と呼ぶ。
【００１９】
図１における擬似差動増幅回路１は、シングルエンド型の２つの増幅器２，３で形成されており、各増幅器２，３は同じ回路構成をなし同じ特性を有するものである。
図１では、増幅器２及び３に、電子情報通信学会の会報（ＩＥＩＣ  ＴＲＡＮＳ．  ＦＵＮＤＡＭＥＮＴＡＬＳ，  ＶＯＬ．Ｅ８２−Ａ，  ＮＯ．２  ＦＥＢＲＵＡＲＹ  １９９９）に記載されたシングルエンド型増幅器を使用した場合を例にして示しており、増幅器２及び３はそれぞれ同じものであることから、増幅器２を例にして回路構成を説明する。
【００２０】
増幅器２は、反転増幅器Ａ１，Ａ２、ＰＭＯＳトランジスタＭＰ１，ＭＰ２、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、スイッチＳＷ１，ＳＷ２及びコンデンサＣ１，Ｃ２で構成されている。電源電圧ＶＤＤと接地との間には、ＰＭＯＳトランジスタＭＰ１、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２及びＮＭＯＳトランジスタＭＮ１の直列回路が接続されている。ＰＭＯＳトランジスタＭＰ１のゲートには、所定の定電圧Ｖｐ１が印加されている。ＮＭＯＳトランジスタＭＮ１のゲートは増幅器２の入力端をなし、ＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ２との接続部は増幅器２の出力端をなす。
【００２１】
反転増幅器Ａ１とコンデンサＣ１の直列回路は、ＰＭＯＳトランジスタＭＰ２の帰還回路を形成しており、反転増幅器Ａ２とコンデンサＣ２の直列回路は、ＮＭＯＳトランジスタＭＮ２の帰還回路を形成している。スイッチＳＷ１は、反転増幅器Ａ１の出力端と入力端との間に接続され、スイッチＳＷ２は、反転増幅器Ａ２の出力端と入力端との間に接続されており、スイッチＳＷ１及びＳＷ２は、外部から入力される信号に応じてオン又はオフしてスイッチングを行う。擬似差動増幅回路１がパイプライン型Ａ／Ｄ変換器に使用される場合、例えば各スイッチＳＷ１，ＳＷ２は、該Ａ／Ｄ変換器に入力される信号がサンプリングされるときはそれぞれオンして導通状態となり、該Ａ／Ｄ変換器に入力される信号がホールドされるときはそれぞれオフして遮断状態となる。
【００２２】
このような構成において、擬似差動増幅回路１は、図１０で示した従来の差動増幅回路と比較して、差動対に流れる２×Ｉｏの電流を削減することができる。すなわち、擬似差動増幅回路１は、各反転増幅器Ａ１，Ａ２に流れるそれぞれＩｏ／４の電源電流と、ＰＭＯＳトランジスタＭＰ２、ＮＭＯＳトランジスタＭＮ２及びＭＮ１の各直列回路における各Ｉｏの電流からなる３×Ｉｏの電流を消費することになる。このように、擬似差動増幅回路１の消費電流は、図１０で示した従来の差動増幅回路で消費する５×Ｉｏの電流よりもかなり小さくすることができる。
【００２３】
次に、図１の擬似差動増幅回路１を並列パイプライン型Ａ／Ｄ変換器に使用する場合について説明する。
図２は、図１の擬似差動増幅回路１を使用する並列パイプライン型Ａ／Ｄ変換器の構成例を示した概略のブロック図である。
図２において、並列パイプライン型Ａ／Ｄ変換器１０は、所定の電圧、例えば接地電圧を中心として対象な電圧波形をなす２つのアナログ信号が入力されるサンプルホールド回路部（以下、Ｓ／Ｈ回路部と呼ぶ）１１と、ｍ（ｍは、ｍ＞０の整数）段のパイプライン型Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍからなるＡ／Ｄ変換回路部１２と、該Ａ／Ｄ変換回路部１２から出力されるデジタルデータの誤差補正を行う誤差補正回路部１３とを備えている。
【００２４】
更に、並列パイプライン型Ａ／Ｄ変換器１０は、複数の異なる基準電圧を生成して各Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍに出力する基準電圧発生回路部１４と、外部からのクロック信号ＣＬＫから所定の各内部クロック信号を生成して、Ｓ／Ｈ回路部１１、Ａ／Ｄ変換回路部１２及び誤差補正回路部１３にそれぞれ出力する内部クロック発生回路部１５とを備えている。
【００２５】
Ｓ／Ｈ回路部１１は、並列パイプライン型Ａ／Ｄ変換器１０の入力をなす正側入力端子ＩＮＰと負側入力端子ＩＮＭの２つの入力端を有し、正側入力端子ＩＮＰには正側のアナログ信号が、負側入力端子ＩＮＭには負側のアナログ信号がそれぞれ入力される。正側及び負側の各アナログ信号は、それぞれ相反する信号レベルをなす一対の信号である。Ｓ／Ｈ回路部１１は、内部クロック発生回路部１５からの所定のクロック信号に基づいて、入力されたアナログ信号に対するサンプリング又はホールドを行って、Ａ／Ｄ変換回路部１２に出力する。
【００２６】
Ａ／Ｄ変換回路部１２は、同じ回路構成をなすｎ段のパイプライン型Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍからなり、該パイプライン型Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍはそれぞれｎ（ｎ＞０）ビットのパイプライン型Ａ／Ｄ変換回路をなしている。
Ａ／Ｄ変換回路ＡＤｋ（ｋ＝１〜ｍ）は、前段回路から出力された相反する信号レベルをなす正側出力信号と負側出力信号の２つの信号がそれぞれ入力される。すなわち、１段目のＡ／Ｄ変換回路ＡＤ１は、Ｓ／Ｈ回路部１１からの正側出力電圧及び負側出力電圧がそれぞれ入力され、２段目以降のＡ／Ｄ変換回路ＡＤ２〜ＡＤｍは、前段のＡ／Ｄ変換回路における正側及び負側の各出力電圧がそれぞれ入力される。
【００２７】
図３は、Ａ／Ｄ変換回路ＡＤｋの内部構成例を示した概略のブロック図である。
図３において、Ａ／Ｄ変換回路ＡＤｋは、ｎビットのＡ／Ｄ変換器をなすサブＡ／Ｄ変換器２１、ｎビットのＤ／Ａ変換器をなすサブＤ／Ａ変換器２２、演算器２３ａ，２３ｂ、並びに図１の増幅器２及び３からなる擬似差動増幅回路１を備えている。サブＡ／Ｄ変換器２１は、前段回路から出力された１対の出力信号が、一対の正側入力電圧ＶｉＰ，負側入力電圧ＶｉＭとして入力される。サブＡ／Ｄ変換器２１は、該入力された正側入力電圧ＶｉＰ，負側入力電圧ＶｉＭをＡ／Ｄ変換しｎビットデータに変換して誤差補正回路部１３に出力すると共に、該ｎビットデータに応じた信号をサブＡ／Ｄ変換器２２に出力する。
【００２８】
図２において、Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍから出力された各ｎビットデータは一種の冗長表現になっており、誤差補正回路部１３は、Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍから入力された各ｎビットデータを所定のビットデータに変換して非冗長表現にし、Ａ／Ｄ変換を行ったデジタルデータとして出力端子ＯＵＴから出力する。例えば、Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍから１．５ビットデータがそれぞれ出力される場合、誤差補正回路部１３は、該各１．５ビットデータを１ビットデータに変換して、Ａ／Ｄ変換を行ったデジタルデータとして出力する。
【００２９】
また、図３において、サブＤ／Ａ変換器２２は、サブＡ／Ｄ変換器２１から入力された信号に応じた電圧を演算器２３ａ及び２３ｂにそれぞれ出力し、演算器２３ａは、正側入力電圧ＶｉＰとサブＤ／Ａ変換器２２からの出力電圧とを所定の方法で演算して増幅器２に出力する。また、演算器２３ｂは、負側入力電圧ＶｉＭとサブＤ／Ａ変換器２２からの出力電圧とを所定の方法で演算して増幅器３に出力する。増幅器２は、入力された電圧を増幅して正側出力電圧ＶｏＰとして出力し、同様に、増幅器３は、入力された電圧を増幅して負側出力電圧ＶｏＭとして出力する。
【００３０】
ここで、Ａ／Ｄ変換回路ＡＤｋにおいて、サブＡ／Ｄ変換器２１が１．５ビットのＡ／Ｄ変換器であり、サブＤ／Ａ変換器２２が１．５ビットのＤ／Ａ変換器である場合を例にして説明する。
サブＡ／Ｄ変換器２１は、入力された正側入力電圧ＶｉＰと負側入力電圧ＶｉＭから、下記（１）式のように入力電圧Ｖｉを算出する。
Ｖｉ＝ＶｉＰ−ＶｉＭ  ………………（１）
【００３１】
サブＡ／Ｄ変換器２１には、基準電圧発生回路部１４から各所定の基準電圧ＶｒＣＰ，ＶｒＣＭが入力されており、サブＡ／Ｄ変換器２１は、前記（１）式の入力電圧Ｖｉと、各基準電圧ＶｒＣＰ，ＶｒＣＭとを比較し、該比較結果に応じて下記（２）〜（４）式のようにデータＤｋを生成する。
Ｄｋ＝１  （ＶｒＣＰ＜Ｖｉ）………………（２）
Ｄｋ＝０  （ＶｒＣＭ≦Ｖｉ≦ＶｒＣＰ）………………（３）
Ｄｋ＝−１  （Ｖｉ＜ＶｒＣＭ）………………（４）
【００３２】
一方、サブＤ／Ａ変換器２２には、基準電圧発生回路部１４から３種類の所定の基準電圧ＶｒＰ，Ｖｃｏｍ，ＶｒＭがそれぞれ入力されており、ＶｒＣＰ＝ＶｒＰ／４であり、ＶｒＣＭ＝ＶｒＭ／４である。例えば、Ｖｃｏｍ＝０であり、ＶｒＰ＝ＶｒとするとＶｒＭ＝−Ｖｒであり、この場合、ＶｒＣＰ＝Ｖｒ／４、ＶｒＣＭ＝−Ｖｒ／４となる。また、サブＤ／Ａ変換器２２、演算器２３ａ，２３ｂ及び増幅器２，３は、演算回路２５を形成しており、サブＤ／Ａ変換器２２、演算器２３ａ及び増幅器２は、下記（５）式のような演算を行って正側出力電圧ＶｏＰを生成し、サブＤ／Ａ変換器２２、演算器２３ｂ及び増幅器３は、下記（６）式のような演算を行って負側出力電圧ＶｏＭを生成する。
【００３３】
ＶｏＰ＝２×ＶｉＰ−ＲｋＰ………………（５）
ＶｏＭ＝２×ＶｉＭ−ＲｋＭ………………（６）
ただし、前記（５）式及び（６）式において、
Ｄｋ＝１のとき、ＲｋＰ＝ＶｒＰ，ＲｋＭ＝ＶｒＭとなり、
Ｄｋ＝０のとき、ＲｋＰ＝Ｖｃｏｍ，ＲｋＭ＝Ｖｃｏｍとなり、
Ｄｋ＝−１のとき、ＲｋＰ＝ＶｒＭ，ＲｋＭ＝ＶｒＰとなる。
【００３４】
このように、演算回路２５は、正側入力電圧ＶｉＰ及び負側入力電圧ＶｉＭをそれぞれ２倍し、サブＡ／Ｄ変換器２１で生成されたデータＤｋに応じて所定の基準電圧を加減算することにより正側出力電圧ＶｏＰ及び負側出力電圧ＶｏＭをそれぞれ生成して、次段のＡ／Ｄ変換回路に出力する。なお、最終段のＡ／Ｄ変換回路ＡＤｍには、演算回路２５はなくてもよい。
【００３５】
次に、サブＡ／Ｄ変換器２１及び演算回路２５の具体的な内部構成例を示し各部の動作について説明する。
図４は、サブＡ／Ｄ変換器２１の構成例を示した図であり、図５は、演算回路２５の回路例を示した図である。また、図６は、サブＡ／Ｄ変換器２１及び演算回路２５に入力される各内部クロック信号の例を示したタイミングチャートである。
図４において、サブＡ／Ｄ変換器２１は、２つの比較器３１，３２、及び該比較器３１，３２からの各比較結果に応じて各制御信号Ｓｐ，Ｓｍ，Ｓｚを生成してサブＤ／Ａ変換器２２に出力するコントロールロジック回路からなる制御回路３３で構成されている。
【００３６】
ここで、ＶｉＰ−ＶｉＭ＝Ｖｉとし、ＶｒＣＰ−ＶｒＣＭ＝ΔＶＲとすると、比較器３１は、ＶｉとΔＶＲ／４との電圧比較を行い、該比較結果を示す出力信号ＳＵを制御回路３３に出力する。また、比較器３２は、Ｖｉと−ΔＶＲ／４との電圧比較を行い、該比較結果を示す出力信号ＳＬを制御回路３３に出力する。例えば、ΔＶＲ／４＜Ｖｉのときは、出力信号ＳＵ及びＳＬは共にハイ（Ｈｉｇｈ）レベルとなり、−ΔＶＲ／４≦Ｖｉ≦ΔＶＲ／４のときは、出力信号ＳＵはロー（Ｌｏｗ）レベル、出力信号ＳＬはハイレベルとなり、Ｖｉ＜−ΔＶＲ／４のときは、出力信号ＳＵ及びＳＬは共にローレベルとなる。
【００３７】
制御回路３３は、入力された各出力信号ＳＵ，ＳＬがΔＶＲ／４＜Ｖｉであることを示しているときは、制御信号Ｓｐのみをハイレベルにして制御信号Ｓｍ，Ｓｚをそれぞれローレベルにし、入力された各出力信号ＳＵ，ＳＬが−ΔＶＲ／４≦Ｖｉ≦ΔＶＲ／４であることを示しているときは、制御信号Ｓｚのみをハイレベルにして制御信号Ｓｐ，Ｓｍをそれぞれローレベルにする。更に、制御回路３３は、入力された各出力信号ＳＵ，ＳＬがＶｉ＜−ΔＶＲ／４であることを示しているときは、制御信号Ｓｍのみをハイレベルにして制御信号Ｓｐ，Ｓｚをそれぞれローレベルにする。
【００３８】
また、制御回路３３は、入力された各出力信号ＳＵ，ＳＬがΔＶＲ／４＜Ｖｉであることを示しているときはＤｋ＝１のデータを、入力された各出力信号ＳＵ，ＳＬが−ΔＶＲ／４≦Ｖｉ≦ΔＶＲ／４であることを示しているときはＤｋ＝０のデータを、入力された各出力信号ＳＵ，ＳＬがＶｉ＜−ΔＶＲ／４であることを示しているときはＤｋ＝−１のデータを誤差補正回路部１３に出力する。
【００３９】
次に、図５において、サブＤ／Ａ変換器２２は、ＮＭＯＳトランジスタＱ１〜Ｑ６で構成されており、演算器２３ａは、ＮＭＯＳトランジスタＱ１１〜Ｑ１４及びコンデンサＣ１１，Ｃ１２で構成されており、演算器２３ｂは、ＮＭＯＳトランジスタＱ２１〜Ｑ２４及びコンデンサＣ２１，Ｃ２２で構成されている。コンデンサＣ１１，Ｃ１２，Ｃ２１，Ｃ２２は、それぞれ同じ容量を有するものである。増幅器２及び３で擬似差動増幅回路１を形成しており、増幅器２及び３の各スイッチＳＷ１，ＳＷ２は、内部クロック発生回路部１５から出力された所定の内部クロック信号ＣＫ１ｏに応じてスイッチングを行う。
【００４０】
サブＤ／Ａ変換器２２において、ＮＭＯＳトランジスタＱ１及びＱ６の各ゲートには、サブＡ／Ｄ変換器２１からの制御信号Ｓｐがそれぞれ入力され、ＮＭＯＳトランジスタＱ２及びＱ５の各ゲートには、サブＡ／Ｄ変換器２１からの制御信号Ｓｚがそれぞれ入力されている。また、ＮＭＯＳトランジスタＱ３及びＱ４の各ゲートには、サブＡ／Ｄ変換器２１からの制御信号Ｓｍがそれぞれ入力されている。ＮＭＯＳトランジスタＱ１及びＱ４は、基準電圧発生回路部１４から基準電圧ＶｒＰが印加されており、ＮＭＯＳトランジスタＱ１がオンすると演算器２３ａのコンデンサＣ１２に、ＮＭＯＳトランジスタＱ４がオンすると演算器２３ｂのコンデンサＣ２２にそれぞれ基準電圧ＶｒＰが印加される。
【００４１】
ＮＭＯＳトランジスタＱ２及びＱ５は、基準電圧発生回路部１４から基準電圧Ｖｃｏｍが印加されており、ＮＭＯＳトランジスタＱ２及びＱ５がそれぞれオンすると、演算器２３ａのコンデンサＣ１２及び演算器２３ｂのコンデンサＣ２２に基準電圧Ｖｃｏｍがそれぞれ印加される。同様に、ＮＭＯＳトランジスタＱ３及びＱ６は、基準電圧発生回路部１４から基準電圧ＶｒＭが印加されており、ＮＭＯＳトランジスタＱ３がオンすると演算器２３ａのコンデンサＣ１２に、ＮＭＯＳトランジスタＱ６がオンすると演算器２３ｂのコンデンサＣ２２にそれぞれ基準電圧ＶｒＭが印加される。
【００４２】
次に、演算器２３ａにおいて、ＮＭＯＳトランジスタＱ１１のゲートには、内部クロック発生回路部１５からの内部クロック信号ＣＫ１が入力され、ＮＭＯＳトランジスタＱ１２のゲートには、内部クロック発生回路部１５からの内部クロック信号ＣＫ２が入力されている。また、ＮＭＯＳトランジスタＱ１３及びＱ１４の各ゲートには、内部クロック信号ＣＫ２の信号レベルを反転した反転信号ＣＫ２Ｂがそれぞれ入力されている。ＮＭＯＳトランジスタＱ１３及びＱ１４がオンすると、コンデンサＣ１１及びＣ１２にそれぞれ正側入力電圧ＶｉＰが印加される。
【００４３】
このとき、ＮＭＯＳトランジスタＱ１１はオンして、ＮＭＯＳトランジスタＱ１２はオフしており、増幅器２を短絡してコンデンサＣ１１及びＣ１２に正側入力電圧ＶｉＰで充電し、正側入力電圧ＶｉＰのサンプリングを行う。このような正側入力電圧ＶｉＰのサンプリング動作を行っているときは、増幅器２は短絡されているため、増幅器２は高い増幅率を必要としないことから、増幅器２は、内部クロック信号ＣＫ１ｏによって、図１で示した各スイッチＳＷ１，ＳＷ２がそれぞれオンして各反転増幅器Ａ１，Ａ２を短絡させる。
【００４４】
次に、ＮＭＯＳトランジスタＱ１１，Ｑ１３，Ｑ１４をそれぞれオフさせると共に、ＮＭＯＳトランジスタＱ１２をオンさせることによって、コンデンサＣ１１を増幅器２に接続させる。このような場合、増幅器２が高い増幅率を必要とすることから、増幅器２は、内部クロック信号ＣＫ１ｏによって、図１で示した各スイッチＳＷ１，ＳＷ２がそれぞれオフして各反転増幅器Ａ１，Ａ２を動作させるようにする。
【００４５】
また、このとき、サブＡ／Ｄ変換器２１の制御回路３３から、各制御信号Ｓｐ，Ｓｚ，Ｓｍがそれぞれ出力され、ＮＭＯＳトランジスタＱ１〜Ｑ３の内、選択されたトランジスタがオンして基準電圧ＶｒＰ，Ｖｃｏｍ，ＶｒＭのいずれか１つがコンデンサＣ１２に印加される。このようにして、演算器２３ａは所定の演算動作を行い、増幅器２で増幅して正側出力電圧ＶｏＰを得ることができる。
【００４６】
同様に、演算器２３ｂにおいて、ＮＭＯＳトランジスタＱ２１のゲートには、内部クロック発生回路部１５からの内部クロック信号ＣＫ１が入力され、ＮＭＯＳトランジスタＱ２２のゲートには、内部クロック発生回路部１５からの内部クロック信号ＣＫ２が入力されている。また、ＮＭＯＳトランジスタＱ２３及びＱ２４の各ゲートには、反転信号ＣＫ２Ｂがそれぞれ入力されている。ＮＭＯＳトランジスタＱ２３及びＱ２４がオンすると、コンデンサＣ２１及びＣ２２にそれぞれ負側入力電圧ＶｉＭが印加される。
【００４７】
このとき、ＮＭＯＳトランジスタＱ２１はオンして、ＮＭＯＳトランジスタＱ２２はオフしており、増幅器３を短絡してコンデンサＣ２１及びＣ２２に負側入力電圧ＶｉＭで充電し、負側入力電圧ＶｉＭのサンプリングを行う。このような負側入力電圧ＶｉＭのサンプリング動作を行っているときは、増幅器３は短絡されているため、増幅器３は高い増幅率を必要としないことから、増幅器３は、内部クロック信号ＣＫ１ｏによって、図１で示した各スイッチＳＷ１，ＳＷ２がそれぞれオンして各反転増幅器Ａ１，Ａ２を短絡させる。
【００４８】
次に、ＮＭＯＳトランジスタＱ２１，Ｑ２３，Ｑ２４をそれぞれオフさせると共に、ＮＭＯＳトランジスタＱ２２をオンさせることによって、コンデンサＣ２１を増幅器３に接続させる。このような場合、増幅器３が高い増幅率を必要とすることから、増幅器３は、内部クロック信号ＣＫ１ｏによって、図１で示した各スイッチＳＷ１，ＳＷ２がそれぞれオフして各反転増幅器Ａ１，Ａ２を動作させるようにする。
【００４９】
また、このとき、サブＡ／Ｄ変換器２１の制御回路３３から、各制御信号Ｓｐ，Ｓｚ，Ｓｍがそれぞれ出力され、ＮＭＯＳトランジスタＱ４〜Ｑ６の内、選択されたトランジスタがオンして基準電圧ＶｒＰ，Ｖｃｏｍ，ＶｒＭのいずれか１つがコンデンサＣ２２に印加される。このようにして、演算器２３ｂは所定の演算動作を行い、増幅器３で増幅して負側出力電圧ＶｏＭを得ることができる。
【００５０】
このように、並列パイプライン型Ａ／Ｄ変換器１０のＡ／Ｄ変換回路ＡＤ１〜ＡＤｍにおける各演算回路２５に、図１で示した擬似差動増幅回路１をそれぞれ使用することによって、並列パイプライン型Ａ／Ｄ変換器１０の低消費電力化及び低電圧化を図ることができる。
【００５１】
一方、上述したようにＡ／Ｄ変換回路ＡＤ１〜ＡＤｍにそれぞれ擬似差動増幅回路１を使用した場合について説明したが、擬似差動増幅回路１の各増幅器２及び３の特性が異なると、各Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍにおいて、正側出力電圧ＶｏＰと負側出力電圧ＶｏＭを加算して１／２倍したコモンモードの電圧、すなわち正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均値が変動する場合が考えられる。Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍの数が多くなるほど、このような変動は大きくなり、並列パイプライン型Ａ／Ｄ変換器１０としての性能低下につながる。
【００５２】
そこで、ｍ段のＡ／Ｄ変換回路ＡＤ１〜ＡＤｍにおいて、例えば２段おき又は３段おきといったように所定の箇所のＡ／Ｄ変換回路を、図７で示すように、擬似差動増幅回路１の代わりに通常の差動増幅回路４１を使用したＡ／Ｄ変換回路４０に置き換えるようにする。該差動増幅回路４１には、例えば図１０で示した差動増幅回路１００のような従来の差動増幅回路を使用すればよい。このようにすることにより、発生した前記コモンモードの電圧変動はＡ／Ｄ変換回路４０でなくすことができ、並列パイプライン型Ａ／Ｄ変換器１０としての性能低下を防止することができる。このことから、増幅器２と増幅器３の特性が異なった場合においても、性能を低下させることなく並列パイプライン型Ａ／Ｄ変換器１０の低消費電力化及び低電圧化を図ることができる。
【００５３】
このように、本第１の実施の形態における擬似差動増幅回路は、差動対を使用することなく、一対の入力信号を対応して増幅する同一の２つの増幅器２，３を用いて擬似的な差動増幅回路１を形成するようにした。このことから、低消費電力化を行うことができると共に低電圧動作を行うことができる、差動増幅機能を有した回路を得ることができる。また、このような擬似差動増幅回路１を並列パイプライン型Ａ／Ｄ変換器１０におけるＡ／Ｄ変換回路ＡＤ１〜ＡＤｍの各演算回路２５に使用するようにした。このことから、Ａ／Ｄ変換器の低消費電力化及び低電圧化を図ることができる。
【００５４】
第２の実施の形態．
前記第１の実施の形態では、擬似差動増幅回路１の増幅器２及び３の特性が同一でなくなると、該擬似差動増幅回路１を使用したＡ／Ｄ変換回路において、コモンモードの電圧変動が生じる可能性があったが、擬似差動増幅回路にコモンモードの電圧変動を補正する回路を設けるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
【００５５】
図８は、本発明の第２の実施の形態における擬似差動増幅回路の構成例を示した図である。なお、図８では、図１と同じものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図８における図１との相違点は、図１の擬似差動増幅回路１に、コンデンサＣ５１〜Ｃ５４、バッファ回路５５及びスイッチ５６を設けたことにあり、これに伴って、図１の擬似差動増幅回路１を擬似差動増幅回路５０とした。なお、スイッチ５６はスイッチ部をなす。
【００５６】
図８において、擬似差動増幅回路５０は、増幅器２，３、コンデンサＣ５１〜Ｃ５４、ソースフォロワをなすバッファ回路５５及びスイッチ５６で構成されている。増幅器２の出力端と増幅器３の出力端との間には、コンデンサＣ５１とＣ５２が直列に接続されており、増幅器２の入力端と増幅器３の入力端との間には、コンデンサＣ５３とＣ５４が直列に接続されている。コンデンサＣ５１とＣ５２との接続部には、バッファ回路５５の入力端が接続され、コンデンサＣ５３とＣ５４との接続部にバッファ回路５５の出力端が接続されている。また、コンデンサＣ５１とＣ５２との接続部は、スイッチ５６を介して基準電圧Ｖｃｏｍが印加される。
【００５７】
このような構成において、コンデンサＣ５１及びＣ５２の容量は同じであり、スイッチ５６をオンしてコンデンサＣ５１及びＣ５２にそれぞれ基準電圧Ｖｃｏｍを印加すると、コンデンサＣ５１及びＣ５２は、それぞれ基準電圧Ｖｃｏｍに対する、増幅器２の出力電圧である正側出力電圧ＶｏＰと増幅器３の出力電圧である負側出力電圧ＶｏＭの平均値（ＶｏＰ＋ＶｏＭ）／２との電圧差をそれぞれ記憶する。次にスイッチ５６をオフして遮断状態にすると、コンデンサＣ５１及びＣ５２に記憶された電圧差がバッファ回路５５を介してコンデンサＣ５３及びＣ５４に印加され、増幅器２及び３の入力電圧を変化させる。
【００５８】
例えば、増幅器２の出力電圧ＶｏＰと増幅器３の出力電圧ＶｏＭの平均値（ＶｏＰ＋ＶｏＭ）／２が基準電圧Ｖｃｏｍよりも大きくなると、バッファ回路５５の入力電圧ＶｉＢは基準電圧Ｖｃｏｍよりも大きくなる。このような変化がバッファ回路５５の出力端に伝達され、コンデンサＣ５３とＣ５４に印加される電圧を上昇させ、該電圧上昇に相当する電荷がコンデンサＣ５３及びＣ５４に転送される。このときの極性は、増幅器２及び３の各入力電圧を共に低下させる方向になる。すなわち、擬似差動増幅回路５０は、正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均値が変動しようとすると、該変動を抑制するように動作する。なお、増幅器２の出力電圧ＶｏＰと増幅器３の出力電圧ＶｏＭの平均値（ＶｏＰ＋ＶｏＭ）／２が小さくなる場合も、該平均値が大きくなる場合と同様であるのでその説明を省略する。
【００５９】
次に、図８で示した擬似差動増幅回路５０を図５の演算回路２５に使用した場合について、図９を用いて説明する。なお、図９では、図５と同じものは同じ符号で示しており、ここではその説明を省略し、擬似差動増幅回路５０の動作について説明する。
図９において、スイッチ５６は、内部クロック発生回路部１５からの内部クロック信号ＣＫ１に応じてスイッチングを行う。前記第１の実施の形態で説明したように、演算回路２５は、正側入力電圧ＶｉＰ及び負側入力電圧ＶｉＭに対して、それぞれサンプリングして２倍に増幅し、更にサブＡ／Ｄ変換器２１からの制御信号に応じて、基準電圧ＶｒＰ，Ｖｃｏｍ，ＶｒＭのいずれかを引く演算をそれぞれ行う。
【００６０】
すなわち、演算回路２５は、正側入力電圧ＶｉＰを対応する２つのコンデンサＣ１１及びＣ１２に、負側入力電圧ＶｉＭを対応する２つのコンデンサＣ２１及びＣ２２にそれぞれサンプリングするフェーズと、該サンプリングした正側入力電圧ＶｉＰ及び負側入力電圧ＶｉＭを擬似差動増幅回路でそれぞれ２倍に増幅するフェーズがある。演算回路２５は、このような２つのフェーズを１クロック周期で繰り返し実行する。
【００６１】
正側入力電圧ＶｉＰ及び負側入力電圧ＶｉＭをサンプリングするフェーズでは、増幅器２の入力端と出力端との間をＮＭＯＳトランジスタＱ１１で、増幅器３の入力端と出力端との間をＮＭＯＳトランジスタＱ２１でそれぞれ短絡する。このとき、擬似差動増幅回路５０のスイッチ５６をオンさせて導通状態にし、バッファ回路５５の入力端、コンデンサＣ５１及びＣ５２にそれぞれ基準電圧Ｖｃｏｍを印加させる。このとき、コンデンサＣ５１が、下記（７）式で示した電圧Ｖｃ１に充電され、コンデンサＣ５２が、下記（８）式で示した電圧Ｖｃ２に充電される。
【００６２】
Ｖｃ１＝Ｖｃｏｍ−ＶｏＳ………………（７）
Ｖｃ２＝Ｖｃｏｍ−ＶｏＳ………………（８）
なお、Ｖｃ１はコンデンサＣ５１の両端の電圧を、Ｖｃ２はコンデンサＣ５２の両端の電圧をそれぞれ示し、ＶｏＳは、増幅器２の入力端と出力端を短絡させたときの正側出力電圧ＶｏＰ及び増幅器３の入力端と出力端を短絡させたときの負側出力電圧ＶｏＭを示す。
【００６３】
次に、スイッチ５６をオフさせて遮断状態にすると、バッファ回路５５の入力端の電荷Ｑは、コンデンサＣ５１及びＣ５２の各容量をそれぞれＣとした場合、下記（９）式のようになる。
Ｑ＝Ｃ×（Ｖｃ１＋Ｖｃ２）………………（９）
【００６４】
次に、ＮＭＯＳトランジスタＱ１１及びＱ２１がオフして遮断状態になり、増幅器２の出力端から前記（５）式で示した正側出力電圧ＶｏＰが、増幅器３の出力端から前記（６）式で示した負側出力電圧ＶｏＭがそれぞれ出力される。このときのバッファ回路５５の入力端の電圧をＶ１とすると、バッファ回路５５の入力端に電荷保存則が成り立つことから、電荷Ｑは下記（１０）式のようになる。
Ｑ＝Ｃ×（Ｖ１−ＶｏＰ）＋Ｃ×（Ｖ１−ＶｏＭ）………………（１０）
【００６５】
更に、前記（７）式〜（１０）式より、下記（１１）式が成り立つ。
Ｖ１−Ｖｃｏｍ＝（ＶｏＰ＋ＶｏＭ）／２−ＶｏＳ………………（１１）
（１１）式は、正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均値がＶｏＳから変動すると、該変動した分だけＶ１が基準電圧Ｖｃｏｍから変動することを示している。Ｖ１は、バッファ回路５５によって、コンデンサＣ５３及びＣ５４の各一端にそれぞれ伝達される。
【００６６】
次に、ＮＭＯＳトランジスタＱ１１及びＱ２１がオフして遮断状態になった場合について説明する。
ここで、何らかの影響、例えば正側入力電圧ＶｉＰ及び負側入力電圧ＶｉＭに共通のオフセット電圧が加わって、正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均値がＶｏＳよりも大きくなったとする。この場合、Ｖ１は、該変動分だけ基準電圧Ｖｃｏｍよりも大きくなり、該Ｖ１の変動がバッファ回路５５の出力端に伝わり、コンデンサＣ５３及びＣ５４に印加される電圧を上昇させる。該電圧上昇に相当する電荷がコンデンサＣ１１及びＣ２１にそれぞれ転送され、増幅器２及び３の各出力電圧を共に引き下げるように作用する。
【００６７】
このことから、各Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍにおいて、正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均値がＶｏＳから変動しようとした際に、該変動を抑制することができ、正側出力電圧ＶｏＰと負側出力電圧ＶｏＭの平均値が所定の基準電圧Ｖｃｏｍで一定になるようにすることができる。このため、Ａ／Ｄ変換回路ＡＤ１〜ＡＤｍのいくつかに、従来の差動増幅回路を使用したＡ／Ｄ変換回路４０を使用する必要がなく、高性能で更に低消費電力化を行うことができる並列パイプライン型Ａ／Ｄ変換器を得ることができる。
【００６８】
このように、本第２の実施の形態における擬似差動増幅回路は、基準電圧Ｖｃｏｍに対する、増幅器２の出力電圧ＶｏＰと増幅器３の出力電圧ＶｏＭの平均値（ＶｏＰ＋ＶｏＭ）／２との電圧差をコンデンサＣ５１及びＣ５２に記憶させ、バッファ回路５５を介して該電圧差をコンデンサＣ５３及びＣ５４にそれぞれ印加し、該電圧差がなくなるように増幅器２及び３の入力電圧を変化させるようにした。このことから、低消費電力化及び低電圧化を図ることができる高性能な擬似差動増幅回路を得ることができる。
【００６９】
なお、前記第１及び第２の各実施の形態におけるスイッチＳＷ１，ＳＷ２及び前記第２の実施の形態におけるスイッチ５６は、電子デバイスで形成されたスイッチを示しているが、可能であるならば機械的接点を有するスイッチであってもよい。
【００７０】
【発明の効果】
上記の説明から明らかなように、本発明の擬似差動増幅回路によれば、差動対を使用することなく、一対の入力信号を対応して増幅する同一回路で同一特性の２つの第１及び第２の各増幅器を用いて擬似的な差動増幅回路を形成するようにした。このことから、低消費電力化を行うことができると共に低電圧動作を行うことができる、差動増幅機能を有した回路を得ることができる。
【００７１】
更に、各増幅器のそれぞれの出力端との間に直列に接続された第１及び第２の各コンデンサと、各増幅器のそれぞれの入力端との間に直列に接続された第３及び第４の各コンデンサと、第１及び第２の各コンデンサの接続部の電圧を第３及び第４の各コンデンサの接続部に伝達するバッファ回路部と、入力された制御信号に応じて第１及び第２の各コンデンサの接続部に対して所定の電圧の印加制御を行うスイッチ部とを備え、第１及び第２の各コンデンサは、スイッチ部から所定の電圧が印加されると、該所定の電圧と前記第１及び第２の各増幅器から出力される２つの信号の平均値との電圧差をそれぞれ記憶し、前記第３及び第４の各コンデンサは、一端にバッファ回路部を介して該電圧差がそれぞれ印加されるようにした。このことから、擬似差動増幅回路における各増幅器の出力電圧の平均値が変動することを防止でき、低消費電力化及び低電圧化を図ることができる高性能な擬似差動増幅回路を得ることができる。
【００７３】
また、Ａ／Ｄ変換器において、該サンプルホールド回路から出力される一対の出力信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行って次段のＡ／Ｄ変換回路における一対の入力電圧として出力する各Ａ／Ｄ変換回路に、擬似差動増幅回路を使用するようにした。このことから、Ａ／Ｄ変換器の低消費電力化及び低電圧化を図ることができる。
【００７４】
また、Ａ／Ｄ変換器において、該サンプルホールド回路から出力される一対の出力信号に対して、Ａ／Ｄ変換を行うと共にそれぞれ所定の方法で演算を行って次段のＡ／Ｄ変換回路における一対の入力電圧として出力する各Ａ／Ｄ変換回路の少なくとも１つのＡ／Ｄ変換回路に、擬似差動増幅回路を使用し、他のＡ／Ｄ変換回路には通常の差動増幅回路を使用するようにした。このことから、Ａ／Ｄ変換器の低消費電力化及び低電圧化を図ることができると共に、擬似差動増幅回路における各増幅器の出力電圧の平均値が変動することによって生じる性能の低下を防止することができ、低消費電力化及び低電圧化を図ることができる高性能なＡ／Ｄ変換器を得ることができる。
【００７５】
Ａ／Ｄ変換回路の擬似差動増幅回路に、更に、各増幅器のそれぞれの出力端との間に直列に接続された第１及び第２の各コンデンサと、各増幅器のそれぞれの入力端との間に直列に接続された第３及び第４の各コンデンサと、第１及び第２の各コンデンサの接続部の電圧を第３及び第４の各コンデンサの接続部に伝達するバッファ回路部と、入力された制御信号に応じて第１及び第２の各コンデンサの接続部に対して所定の電圧の印加制御を行うスイッチ部とを備え、第１及び第２の各コンデンサは、スイッチ部から所定の電圧が印加されると、該所定の電圧と前記第１及び第２の各増幅器から出力される２つの信号の平均値との電圧差をそれぞれ記憶し、前記第３及び第４の各コンデンサは、一端にバッファ回路部を介して該電圧差がそれぞれ印加されるようにした。このことから、擬似差動増幅回路における各増幅器の出力電圧の平均値が変動することを防止でき、低消費電力化及び低電圧化を図ることができる高性能なＡ／Ｄ変換器を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における擬似差動増幅回路の例を示した回路図である。
【図２】図１の擬似差動増幅回路１を使用する並列パイプライン型Ａ／Ｄ変換器の構成例を示した概略のブロック図である。
【図３】図２のＡ／Ｄ変換回路ＡＤｋの内部構成例を示した概略のブロック図である。
【図４】図２におけるサブＡ／Ｄ変換器２１の構成例を示した図である。
【図５】図２における演算回路２５の回路例を示した図である。
【図６】図４及び図５におけるサブＡ／Ｄ変換器２１及び演算回路２５に入力される各内部クロック信号の例を示したタイミングチャートである。
【図７】図５の擬似差動増幅回路１の代わりに通常の差動増幅回路を使用した場合の例を示した図である。
【図８】本発明の第２の実施の形態における擬似差動増幅回路の構成例を示した図である。
【図９】図５の演算回路２５に図８の擬似差動増幅回路５０を使用した場合の例を示した図である。
【図１０】パイプライン型Ａ／Ｄ変換器で使用されている差動増幅回路の従来例を示した回路図である。
【符号の説明】
１，５０  擬似差動増幅回路
２，３  増幅器
１０  並列パイプライン型Ａ／Ｄ変換器
１１  Ｓ／Ｈ回路
１２  Ａ／Ｄ変換回路部
１３  誤差補正回路部
１４  基準電圧発生回路部
１５  内部クロック発生回路部
ＡＤ１〜ＡＤｍ  パイプライン型Ａ／Ｄ変換回路
２１  サブＡ／Ｄ変換器
２２  サブＤ／Ａ変換器
２３ａ，２３ｂ  演算器
２５  演算回路
３１，３２  比較器
３３  制御回路
Ｃ５１〜Ｃ５４  コンデンサ
５５  バッファ回路
５６  スイッチ
【図１】
0003597812.tif 000002
【図２】
0003597812.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003597812.tif 000007
【図７】
0003597812.tif 000008
【図８】
0003597812.tif 000009
【図９】
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【図１０】
0003597812.tif 000011