(57)【特許請求の範囲】
【請求項１】
半導体基板上に不純物をドーピングした非晶質シリコン膜を形成する段階と、
前記非晶質シリコン膜が形成された半導体基板をチャンバにローディングする段階と、
前記チャンバにシリコンソースガスを第１量で注入して前記非晶質シリコン膜上に選択的に第１シリコン結晶核を形成する段階と、
前記チャンバに前記第１量より多い第２量のシリコンソースガスを注入して前記第１シリコン結晶核よりさらに大きな第２シリコン結晶核を形成する段階と、
前記結果物をアニーリングすることで前記第２シリコン結晶核を成長させ、半球型のグレーンを有する多結晶シリコン膜を形成する段階とを含んでなることを特徴とする半導体装置の製造方法。
【請求項２】
前記多結晶シリコン膜を形成する段階後に、前記多結晶シリコン膜上に誘電体膜を形成する段階と、
前記誘電体膜上にキャパシタ電極用多結晶シリコン膜を形成する段階とを含んでなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１シリコン結晶核及び第２シリコン結晶核は、５５０〜５９０℃の温度で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記アニーリングは、５５０〜５９０℃の温度で遂行することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１量は、第２量の６０〜９０％であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
非晶質シリコン膜が形成された半導体基板をチャンバにローディングする段階と、
前記ローディングした半導体基板を第１温度に昇温させる段階と、
前記チャンバにシリコンソースガスを第１量で注入して前記非晶質シリコン膜上に選択的に第１シリコン結晶核を形成させる段階と、
前記第１シリコン結晶核が形成された半導体基板を有するチャンバに前記第１量より多い第２量のソースガスを注入して前記第１シリコン結晶核より大きな第２シリコン結晶核を形成する段階と、
前記結果物をアニーリングして前記第２シリコン結晶核を成長させて半球型のグレーンを有する多結晶シリコン膜を形成する段階と、
前記多結晶シリコン膜が形成された半導体基板を有するチャンバを前記第１温度より低い第２温度に下げる段階と、
前記減温した半導体基板をアンローディングする段階とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１温度は、５５０〜５９０℃であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１量は、第２量の６０〜９０％であることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り、特にキャパシタ電極として使用できる半球型グレーン（ｈｅｍｉｓｐｈｅｒｅ  ｓｈａｐｅｄ  ｇｒａｉｎ）の多結晶シリコン膜（以下、”ＨＳＧ−Ｓｉ膜”と称する）を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ装置において、セルキャパシタンスの増加はメモリーセルの読出能力を向上させ、ソフトエラー（ｓｏｆｔ  ｅｒｒｏｒ）率を減少させる役割をするので、セルのメモリー特性を向上させることに大きく寄与する。しかし、半導体素子の集積度が漸次増加するによって、一つのチップで単位セルが占める面積が縮まり、結果的にセルキャパシタの領域減少を招くことになり、集積度の増加と共に単位面積に確保すべきセルキャパシタンスの増加が必須の状況である。
【０００３】
したがって、セルキャパシタンスを増加させるための多くの研究報告が続いてきたが、これらの大部分はセルキャパシタを構成する下部電極の構造、例えば多結晶シリコン膜の構造を変更したことで、その例でフィン構造、ボックス構造、円筒構造などが挙げられる。
しかし、セルキャパシタを構成する下部電極の構造を改善して、セルキャパシタンスを増加させようとする試みは、デザイン−ルールの限界、複雑な製造工程によるエラー率増加などの問題点がある。
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は前述した問題点を解決し得るＨＳＧ−Ｓｉ膜を利用して下部電極を形成する半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の半導体装置の製造方法は不純物をドーピングした非晶質シリコン膜が形成された半導体基板をローディングしたチャンバにシリコンソースガスを第１量で注入して、前記非晶質シリコン膜上に選択的に第１シリコン結晶核を形成する段階を含む。続いて、前記チャンバに前記第１量より多い第２量のシリコンソースガスを注入して前記第１シリコン結晶核よりさらに大きな第２シリコン結晶核を形成する。つぎに、前記結果物をアニーリングすることによって前記第２シリコン結晶核を成長させ、半球型のグレーンを有するＨＳＧ−Ｓｉ膜を形成する。
【０００６】
前記多結晶シリコン膜を形成する段階後に前記多結晶シリコン膜上に誘電体膜を形成する段階と、前記誘電体膜上にキャパシタ電極用多結晶シリコン膜を形成する段階をさらに含むことができる。前記第１シリコン結晶核及び第２シリコン結晶核は、５５０〜５９０℃の温度で形成する。前記アニーリングは５５０〜５９０℃の温度で遂行する。前記第１量は、第２量の６０〜９０％の条件で遂行する。
【０００７】
また、本発明の半導体装置の製造方法は、非晶質シリコン膜が形成された半導体基板をチャンバにローディングした後、前記ローディングした半導体基板を第１温度に昇温させる。続いて、前記チャンバにシリコンソースガスを第１量で注入して前記非晶質シリコン膜上に選択的に第１シリコン結晶核を形成させる。つぎに、前記第１シリコン結晶核が形成された半導体基板を有するチャンバに前記第１量より多い第２量のソースガスを注入して、前記第１シリコン結晶核より大きな第２シリコン結晶核を形成する。
【０００８】
前記結果物をアニーリングして、前記第２シリコン結晶核を成長させ、半球型のグレーンを有するＨＳＧ−Ｓｉ膜を形成する。前記多結晶シリコン膜が形成された半導体基板を有するチャンバを前記第１温度より低い第２温度に下げる。前記減温した半導体基板をアンローディングする。
前記第１温度は５５０〜５９０℃であり、前記第１量は第２量の６０〜９０％である。
本発明の半導体装置の製造方法によれば、シリコン結晶核を２段階に分けて形成することによって、シリコン結晶核の密度を向上させてセルキャパシタンスを向上させることができる。
【０００９】
【発明の実施の形態】
以下、添付した図面を参照して本発明の一実施の形態を詳細に説明する。
図１ないし図５は、本発明による半導体装置の製造方法を示した断面図である。
図１は、半導体基板１０上に非晶質シリコン膜１６を形成する段階を示す。
具体的に、半導体基板１０上に絶縁膜１２、例えばシリコン酸化膜を形成し、半導体基板１０の活性領域との接触のためのコンタクトホールを形成する。続いて、前記コンタクトホールに埋立される非晶質シリコン膜１６を形成する。つぎに、前記非晶質シリコン膜１６に不純物、例えばフッ素をイオン注入する。前記不純物をイオン注入した非晶質シリコン膜１６は後に半導体装置でキャパシタの下部電極として利用される。
【００１０】
第２図は非晶質シリコン膜１６上に選択的に第１シリコン結晶核１８を形成するシーディング（ｓｅｅｄｉｎｇ）段階を示す。
具体的に、前記不純物がドーピングされた非晶質シリコン膜１６が形成された半導体基板１０を低圧化学気相蒸着装備のチャンバにローディングした後、低圧、例えば１０−１ｔｏｒｒ〜１０−３ｔｏｒｒの圧力と５５０〜５９０℃の温度でシリコンソースガス、例えばＳｉＨ４またはＳｉ２Ｈ６ガスを第１量、例えば８０ＳＣＣＭだけ注入し、前記非晶質シリコン膜１６に選択的に第１シリコン結晶核１８を形成
する。
【００１１】
前記第１シリコン結晶核１８の形成時、使われるシリコンソースガスの第１量は、後に形成される第２シリコン結晶核形成時に使われるシリコンソースガスの第２量より少なく、例えば６０〜９０％程度少なくする。なぜなら、前記第１シリコン結晶核１８形成時、ソースガス量を少なくすればチャンバの圧力をさらに下げることができ、これに伴い第１シリコン結晶核１８の密度を向上させ得るためである。前記第１シリコン結晶核１８は前気非晶質シリコン膜１６と絶縁膜１２との表面エネルギー及び表面状態などの差によって生じるシリコンの蒸着初期の潜伏時間（ｉｎｃｕｂａｔｉｏｎ  ｔｉｍｅ）の差によって、前記非晶質シリコン膜１６にのみ選択的に形成される。
【００１２】
図３は、第２シリコン結晶核２０を形成する段階を示す。
具体的に、前記第１シリコン結晶核１８が形成された半導体基板１０をローディングしたチャンバに５５０〜５９０℃の温度と１０−１ｔｏｒｒ〜１０−３ｔｏｒｒの圧力条件下でシリコンソースガス、例えばＳｉＨ４またはＳｉ２Ｈ６ガスを前記第１量より多い第２量、例えば１００ＳＣＣＭほど流して、前記非晶質シリコン膜１６に形成された第１シリコン結晶核１８を大きくして第２シリコン結晶核２０を形成する。
【００１３】
図４は、前記半球型のグレーン２２を有するＨＳＧ−Ｓｉ膜２４を形成する段階を示す。
具体的に、前記結果物を５５０〜５９０℃でアニーリングを施すことによって第２シリコン結晶核２０を成長させて半球型のグレーン２２を形成すると同時に前記非晶質シリコン膜１６を再結晶化する。この時、前記第２シリコン結晶核２０は、前記非晶質シリコン膜１６内のシリコン供給を受けながら成長するようになる。こうすれば、半導体基板１０上に半球型のグレーンを有するＨＳＧ−Ｓｉ膜２４が形成される。前記ＨＳＧ−Ｓｉ膜２４は半導体装置でキャパシタの下部電極として利用される。
【００１４】
前記ＨＳＧ−Ｓｉ膜２４は、非晶質シリコンが多結晶シリコンに相変態する過程で発生する特異な物理的現象を利用したことで、基板に非晶質シリコンを蒸着した後、熱を加えれば前記非晶質シリコンは微細な半球状のグレーンを形成し、凹凸表面を有する中間多結晶シリコンに相変態をするが、このような変態過程を通じて、前記凹凸表面は平な表面より２〜３倍の表面積増加をもたらすようになる。
【００１５】
図５は、誘電体膜２６及びＨＳＧ−Ｓｉ膜２８を形成する段階を表す。
具体的に、前記ＨＳＧ−Ｓｉ膜２４上に誘電体膜２６、例えば窒化膜−酸化膜（ＮＯ膜）を形成する。続いて、前記誘電体膜２６上にキャパシタ用電極、例えば不純物がドーピングされた多結晶シリコン膜２８を形成する。前記ＨＳＧ−Ｓｉ膜は半導体装置で上部電極として利用される。
【００１６】
つぎは、本発明に適用したＨＳＧ−Ｓｉ膜の形成過程をさらに詳細に説明する。
第６図は本発明による半導体装置のＨＳＧ−Ｓｉ膜の形成過程を説明するために示した流れ図である。
まず、不純物をドーピングした非晶質シリコン膜が形成された半導体基板を４００〜５００℃のチャンバにローディングする（ステップ１００）。続いて、前記ローディングした半導体基板を５５０〜５９０℃の第１温度に昇温させる（ステップ２００）。続いて、前記昇温されたチャンバを一定時間安定化させる（ステップ２５６０）。
【００１７】
つぎに、前記チャンバにシリコンソースガスを第１量で注入して、前記非晶質シリコン膜上に選択的に第１シリコン結晶核を形成させる（ステップ３００）。続いて、第１シリコン結晶核が形成された半導体基板を有するチャンバに前記第１量より多い第２量のシリコンソースガスを注入し、前記第１シリコン結晶核より大きな第２シリコン結晶核を形成する（ステップ４００）。続いて、前記第２シリコン結晶核が形成された半導体基板をアニーリングし、前記第２シリコン結晶核を成長させると同時に前記非晶質シリコン膜を再結晶化させて多結晶シリコン膜を形成する。こうすれば、前記半導体基板１０には、半球型のグレーンを有するＨＳＧ−Ｓｉ膜が形成される（ステップ５００）。
続けて、前記ＨＳＧ−Ｓｉ膜が形成された半導体基板を有するチャンバを前記第１温度より低い第２温度に、例えば４００〜５００℃に下げる（ステップ６００）。続いて、前記減温した半導体基板をチャンバでアンローディングする（ステップ７００）。
【００１８】
【発明の効果】
前述したように、本発明の半導体装置の製造方法によれば、シリコン結晶核を２段階に分けて形成し、シリコン結晶核の密度を向上させてセルキャパシタンスを向上させることができる。すなわち、第１シリコン結晶核は第２シリコン結晶核に使われるソースガス量より少なく注入して、より低圧で高密度に形成し、第２シリコン結晶核は、第２シリコン結晶核形成時使われるソースガス量より多く注入して第１シリコン結晶核を大きくする。こうすれば、ＨＳＧ−Ｓｉ膜により誘電体の表面積を増加させることができてキャパシタンスを向上させることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法を示した断面図である。
【図２】本発明による半導体装置の製造方法を示した断面図である。
【図３】本発明による半導体装置の製造方法を示した断面図である。
【図４】本発明による半導体装置の製造方法を示した断面図である。
【図５】本発明による半導体装置の製造方法を示した断面図である。
【図６】本発明による半導体装置の半球型グレーンの多結晶シリコン膜の形成過程を説明するために示した流れ図である。
【符号の説明】
１０  半導体基板
１２  絶縁膜
１６  非晶質シリコン膜
１８  第１シリコン結晶膜
２０  第２シリコン結晶膜
２２  半球型のグレーン
２４  ＨＳＧ−Ｓｉ膜
２６  誘電体膜
２８  誘電体膜（多結晶シリコン膜）
【図１】
0003576790.tif 000002
【図２】
0003576790.tif 000003
【図３】
0003576790.tif 000004
【図４】
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【図５】
0003576790.tif 000006
【図６】
0003576790.tif 000007