(57)【特許請求の範囲】
【請求項１】
絶縁性基板と、
イオンドーピングがされていない多結晶状態で該絶縁性基板上に設けられた第１の半導体層と、
前記絶縁性基板上に該第１の半導体層を覆った状態で設けられ、該第１の半導体層における中央部および該中央部の両側のオフセット領域を挟んだ一対の領域のそれぞれの表面に達する一対の除去部分を有する第１の絶縁膜と、
前記第１の絶縁膜上であって、前記第１の半導体層の前記中央部の上方に設けられたゲート電極と、
前記第１の絶縁膜上に該ゲート電極を覆った状態で設けられ、前記第１の絶縁膜に設けられた前記一対の除去部分にそれぞれ達する一対の除去部分を有する第２の絶縁膜と、
前記第２の絶縁膜上に相互に分断した状態で設けられるとともに、それぞれの一部が、前記第２の絶縁膜の前記各除去部分内および前記第１の絶縁膜の前記各除去部分内に配置されて前記第１の半導体層の表面に接しており、それぞれに不純物が高濃度にドープされた一対の第２の半導体層と、
前記第２の絶縁膜上にて相互に分断された状態で設けられており、前記一対の第２の半導体層のそれぞれに対してそれぞれが接しているソース電極およびドレイン電極とを備えた薄膜トランジスタであって、
前記一対の第２の半導体層のそれぞれは、少なくとも前記第１の半導体層と接している部分が、熱アニールにより該第１の半導体層の結晶を結晶成長核としてエピタキシャル成長した多結晶状態である、薄膜トランジスタ。
【請求項２】
前記第２の半導体層にドープされている不純物が、III族元素またはＶ族元素である請求項１に記載の薄膜トランジスタ。
【請求項３】
前記第２の半導体層と、前記ソース電極およびドレイン電極を構成する金属層とが、同一形状にパターン形成されている請求項１に記載の薄膜トランジスタ。
【請求項４】
多結晶状態であってイオンドーピングがされていない第１の半導体層を備えた薄膜トランジスタを製造する方法であって、
絶縁性基板上に、多結晶状態であってイオンドーピングがされていない第１の半導体層を形成する工程と、
該第１の半導体層を覆った状態で前記絶縁性基板上に第１の絶縁膜を形成する工程と、
該第１の半導体層における中央部の上方の第１の絶縁膜の上にゲート電極を形成する工程と、
該ゲート電極および前記第１の半導体層を覆った状態で前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第１の半導体層における前記ゲート電極の両側に設けられたオフセット領域を挟んだ一対の領域の表面がそれぞれ露出するように、前記第２の絶縁膜および該第１の絶縁膜の一部を除去する工程と、
不純物が高濃度にドープされた第２の半導体層を、該第１の半導体層の露出したそれぞれの表面に接した状態で前記第２の絶縁膜上に堆積する工程と、
該第２の半導体層を、相互に分断された一対の部分が形成されるようにパターニングする工程と、
前記第２の半導体層の相互に分断された各部分における前記第１の半導体層と接しているそれぞれの部分を、熱アニールにより該第１の半導体層の結晶を結晶成長核として多結晶状態にエピタキシャル成長させる工程と、
その後に、金属層を、前記第２の半導体層の分断された各部分にそれぞれ接した状態で前記第２の半導体層上に堆積する工程と、
該金属層をパターニングすることによって、相互に分断されたソース電極およびドレイン電極を形成する工程と、
を含む薄膜トランジスタの製造方法。
【請求項５】
前記第２の半導体層の相互に分断された各部分における前記第１の半導体層と接しているそれぞれの部分を、熱アニールにより該第１の半導体層の結晶を結晶成長核として多結晶状態にエピタキシャル成長させる工程と、該第２の半導体層に含まれる不純物を活性化させるアニール工程とを同一工程として行う請求項４に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、液晶表示装置において絵素選択用のスイッチング素子や液晶駆動用のドライバー素子として用いられる薄膜トランジスタ（以下ＴＦＴと称する）およびその製造方法に関する。
【０００２】
【従来の技術】
従来、液晶表示装置は、薄型で低消費電力であることから様々な分野で広く用いられている。このような液晶表示装置の内、スイッチング素子や駆動素子としてＴＦＴを用いたものは、コントラストが高く、応答速度を速くできる等、高性能を有しているので、主にパーソナルコンピューターの表示部や携帯用テレビ等に利用され、近年市場規模が大きく伸びている。
【０００３】
このようなＴＦＴの内、そのチャネル部分の半導体層に多結晶シリコン（ポリシリコン：以下ｐ−Ｓｉと称する）を用いた液晶表示装置は、従来の非晶質シリコン（アモルファスシリコン：以下ａ−Ｓｉと称する）を用いたものに比べて、さらに低消費電力および高速応答が可能であるという利点を有するので、将来のマルチメディア対応の液晶表示装置として有望視されている。
【０００４】
図７および図８に、従来のｐ−Ｓｉ  ＴＦＴの一例を示す。このＴＦＴ３２は、ガラス基板２１上に、チャネル部２２および不純物が高濃度にドープされたＳｉ層２６を含むｐ−Ｓｉ半導体層３５が形成されている。このｐ−Ｓｉ半導体層３５の上を覆うように第１の絶縁膜２３が形成され、その上でチャネル部２２と対向するように、ゲート配線２４から分岐されたゲート電極２５が形成されている。さらに、ゲート電極２５を覆うように基板のほぼ全面に、第２の絶縁膜２７が形成されている。
【０００５】
この第１の絶縁膜２３と第２の絶縁膜２７とは、ｐ−Ｓｉ層２６に達するように一部が除去されている。第２の絶縁膜２７の上には、ソース配線３０から分岐されたソース電極２８および画素電極３１に接続されたドレイン電極２９が形成されており、第１の絶縁膜２３と第２の絶縁膜２７の除去部においてｐ−Ｓｉ半導体層３５に接続されている。上記不純物が高濃度にドープされたＳｉ層２６が形成されていることにより、ｐ−Ｓｉ半導体層３５と、金属層からなるソース電極２８およびドレイン電極２９とのオーミックコンタクトが良好に形成される。このＴＦＴ３２は、以下のようにして製造される。
【０００６】
まず、ガラス等からなる絶縁性基板２１上にＣＶＤ（化学気相成長）法によりＳｉ膜を被着形成し、これをパターニングして半導体層３５を形成する。
【０００７】
次に、このＳｉ膜を熱アニールまたはレーザーアニールによって固相成長させて多結晶Ｓｉ膜とし、その上にスパッタリングにより第１の絶縁膜２３としてＳｉＯ２を被着形成する。
【０００８】
次に、ＡｌまたはＴｉ等の金属膜もしくはリン等の不純物を高濃度に含んだｎ＋Ｓｉ膜を被着し、これをパターニングしてゲート配線２４およびゲート電極２５を形成する。
【０００９】
次に、ゲート電極２５をマスクとして基板表面にリン等の不純物イオンを高濃度にドーピングして、半導体層３５に不純物イオンが高濃度にドープされたｎ＋Ｓｉまたはｐ＋Ｓｉ層２６を形成する。この場合、ボロン等のＩＩＩ族元素を不純物として用いるとｐ＋Ｓｉ層２６が得られ、リン等のＶ族元素を不純物として用いるとｎ＋Ｓｉ層２６が得られる。
【００１０】
さらに、基板の全面にスパッタリングにより、ＳｉＯ２からなる第２の絶縁膜２７を形成し、第１の絶縁膜２３および第２の絶縁膜２７の一部をエッチングすることによりｎ＋Ｓｉまたはｐ＋Ｓｉ層２６の一部を露出させてコンタクトホールを形成する。
【００１１】
その後、Ｍｏ、ＴｉまたはＡｌなどの金属を被着形成し、これをパターニングして、ソース配線３０、ソース電極２８およびドレイン電極２９を形成する。ソース電極２８およびドレイン電極２９はそれぞれ、第１の絶縁膜２３および第２の絶縁膜２７の除去部を通じてｎ＋Ｓｉまたはｐ＋Ｓｉ層２６の露出部と接するように形成される。
【００１２】
最後にドレイン電極２９に接するように、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）透明導電膜等を被着形成して画素電極３１を形成する。
【００１３】
【発明が解決しようとする課題】
ところで、上述したｐ−Ｓｉ  ＴＦＴは、半導体層における電界効果移動度を高くすることができるので、高いＯＮ電流が得られるという利点を有する。その反面、ＯＦＦ電流が高くなって、ＯＮ／ＯＦＦ比が小さくなって良好なＴＦＴ特性を得られないという問題点を有する。
【００１４】
この問題を解決するために、図９のようにチャネル部２２の幅をゲート電極２５の幅よりも大きくしてオフセット領域３７を形成するオフセット構造が考えられている。または、図１０のようにチャネル部２２とリンを高濃度にドープしたｎ＋Ｓｉ層２６との間に、リンのドープ量を少なくして形成したｎ−ＳｉからなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域３８を形成するＬＤＤ構造等によりＯＦＦ電流の低減が図られている。このＬＤＤ構造のＴＦＴについては、例えば特公平３ー３８７５５号公報（セイコーエプソン株式会社）等に記載されている。
【００１５】
しかしながら、これらのｐ−Ｓｉ  ＴＦＴにおいては、いずれもコンタクト領域となるｎ＋Ｓｉまたはｐ＋Ｓｉ層２６を形成するために、不純物を高濃度にドープさせている。このため、高加速電圧、長時間のイオンドーピングを行う必要があり、他の膜、例えば絶縁膜へのダメージが大きくなって膜の剥がれや電流リークの原因となる。なお、不純物の高濃度ドープを行う場合における条件としては、例えば電圧は６０〜１００ｋｅＶ、ドーズ量は１０１５〜１０１７個／ｃｍ２としてある。
【００１６】
また、ＬＤＤ構造のＴＦＴでは不純物濃度の低いｎ−Ｓｉまたはｐ−ＳｉからなるＬＤＤ領域３８を形成するためのマスクを形成工程が必要であり、オフセット構造のＴＦＴでは、オフセット領域３７を形成するためのマスク形成工程が必要となるので、いずれも製造が繁雑になるという問題がある。
【００１７】
本発明は、上記従来の問題点を解決するためになされたものであり、絶縁膜等へのダメージが少なく、ＯＦＦ電流の低減が図れると共に製造プロセスの簡略化が図れる薄膜トランジスタおよびその製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の薄膜トランジスタは、絶縁性基板と、イオンドーピングがされていない多結晶状態で該絶縁性基板上に設けられた第１の半導体層と、前記絶縁性基板上に該第１の半導体層を覆った状態で設けられ、該第１の半導体層における中央部および該中央部の両側のオフセット領域を挟んだ一対の領域のそれぞれの表面に達する一対の除去部分を有する第１の絶縁膜と、前記第１の絶縁膜上であって、前記第１の半導体層の前記中央部の上方に設けられたゲート電極と、前記第１の絶縁膜上に該ゲート電極を覆った状態で設けられ、前記第１の絶縁膜に設けられた前記一対の除去部分にそれぞれ達する一対の除去部分を有する第２の絶縁膜と、前記第２の絶縁膜上に相互に分断した状態で設けられるとともに、それぞれの一部が、前記第２の絶縁膜の前記各除去部分内および前記第１の絶縁膜の前記各除去部分内に配置されて前記第１の半導体層の表面に接しており、それぞれに不純物が高濃度にドープされた一対の第２の半導体層と、前記第２の絶縁膜上にて相互に分断された状態で設けられており、前記一対の第２の半導体層のそれぞれに対してそれぞれが接しているソース電極およびドレイン電極とを備えた薄膜トランジスタであって、前記一対の第２の半導体層のそれぞれは、少なくとも前記第１の半導体層と接している部分が、熱アニールにより該第１の半導体層の結晶を結晶成長核としてエピタキシャル成長した多結晶状態であり、そのことにより上記目的が達成される。
【００１９】
この薄膜トランジスタにおいて、前記第２の半導体層にドープされている不純物が、ＩＩＩ族元素またはＶ族元素である構成とすることができる。
【００２１】
この薄膜トランジスタにおいて、前記第２の半導体層と、前記ソース電極およびドレイン電極を構成する金属層とが、同一形状にパターン形成されている構成とすることができる。
【００２３】
本発明の薄膜トランジスタの製造方法は、多結晶状態であってイオンドーピングがされていない第１の半導体層を備えた薄膜トランジスタを製造する方法であって、絶縁性基板上に、多結晶状態であってイオンドーピングがされていない第１の半導体層を形成する工程と、該第１の半導体層を覆った状態で前記絶縁性基板上に第１の絶縁膜を形成する工程と、該第１の半導体層における中央部の上方の第１の絶縁膜の上にゲート電極を形成する工程と、該ゲート電極および前記第１の半導体層を覆った状態で前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第１の半導体層における前記ゲート電極の両側に設けられたオフセット領域を挟んだ一対の領域の表面がそれぞれ露出するように、前記第２の絶縁膜および該第１の絶縁膜の一部を除去する工程と、不純物が高濃度にドープされた第２の半導体層を、該第１の半導体層の露出したそれぞれの表面に接した状態で前記第２の絶縁膜上に堆積する工程と、該第２の半導体層を、相互に分断された一対の部分が形成されるようにパターニングする工程と、前記第２の半導体層の相互に分断された各部分における前記第１の半導体層と接しているそれぞれの部分を、熱アニールにより該第１の半導体層の結晶を結晶成長核として多結晶状態にエピタキシャル成長させる工程と、その後に、金属層を、前記第２の半導体層の分断された各部分にそれぞれ接した状態で前記第２の半導体層上に堆積する工程と、該金属層をパターニングすることによって、相互に分断されたソース電極およびドレイン電極を形成する工程と、を含むので、そのことにより上記目的が達成される。
【００２５】
前記第２の半導体層の相互に分断された各部分における前記第１の半導体層と接しているそれぞれの部分を、熱アニールにより該第１の半導体層の結晶を結晶成長核として多結晶状態にエピタキシャル成長させる工程と、該第２の半導体層に含まれる不純物を活性化させるアニール工程とを同一工程として行うようにしてもよい。
【００２６】
【作用】
本発明においては、金属膜からなるソース電極およびドレイン電極と第１の半導体層とのコンタクト部となるｎ＋Ｓｉ層またはｐ＋Ｓｉ層が、イオンドーピングではまく第２の半導体層を堆積することにより形成されている。このため、絶縁膜または金属膜等、他の膜に対するダメージを小さくすることができる。
【００２７】
第２の半導体層にドープされている不純物としては、ボロン等のＩＩＩ族元素またはリン等のＶ族元素のいずれも用いることができる。
【００２８】
第１の半導体層の一部に、第２の半導体層と同一の導電型の不純物を低濃度にドープすることによりＬＤＤ構造のＴＦＴとすることができる。
【００２９】
第２の半導体層と、ソース電極およびドレイン電極を構成する金属層とは、同時にパターン形成することができる。よって、マスクの形成工程を増加させることなくオフセット構造またはＬＤＤ構造のＴＦＴとすることができ、ＯＦＦ電流の低減を図ることができる。
【００３０】
第２の半導体層において、少なくとも前記第１の半導体層と接している部分をアニールすることにより、第１の半導体層の結晶性を利用してエピタキシャル成長した多結晶状態にすることもできる。このため、第２の半導体層が高抵抗であるために生じるＯＮ電流の低下や電界効果移動度の低下を防ぐことができる。
【００３１】
この第２の半導体層を多結晶状態にするアニール工程と、第２の半導体層に含まれる不純物を活性化させるアニール工程とは、同一工程として行うことができるので製造工程を増やす必要が無い。
【００３２】
【実施例】
以下、図面を参照しながら本発明の実施例について説明する。
【００３３】
（実施例１）
図１は、本実施例のＴＦＴの平面図であり、図２は図１のＡ−Ａ’線断面図である。
【００３４】
このＴＦＴ１２は、ガラス等からなる絶縁性基板１上に、ｐ−Ｓｉからなるチャネル層（第１の半導体層）２が形成され、その上に、基板全面にＳｉＯ2等か
らなる第１の絶縁膜３が形成されている。第１の絶縁膜３上のチャネル層２上方には、ゲート配線４から分岐されたゲート電極５が形成され、ゲート電極５を覆うように基板のほぼ全面に、Ｓｉ０2等からなる第２の絶縁膜６が形成されて
いる。
【００３５】
この第１の絶縁膜３と第２の絶縁膜６とは、チャネル層２に達するように一部除去されている。第２の絶縁膜６の上にはコンタクト層（第２の半導体層）７ａ、７ｂが堆積され、第１の絶縁膜３と第２の絶縁膜６の除去部においてチャネル層２と接続されている。さらにその上に、ソース配線１０から分岐されたソース電極８、およびＩＴＯ等からなる画素電極１１に接続されたドレイン電極９が形成されている。
【００３６】
図３（ａ）〜（ｆ）に、本実施例のＴＦＴ１２の製造工程を示す。
【００３７】
まず、ガラス等からなる絶縁性基板１上に、減圧ＣＶＤ法等により厚み５０〜１５０ｎｍのＳｉ膜を全面に形成する。このＳｉ膜に、例えば６００℃、２４時間の加熱を行って固相成長を促し、またはエキシマレーザによりＳｉを融解・凝固させて、多結晶化させる。得られたｐ−Ｓｉ膜に、ホトレジスト膜などを用いてパターニングおよびエッチングを行い、図３（ａ）に示すようなｐ−Ｓｉ膜からなるチャネル層２を形成する。尚、この工程において、パターニングの後で多結晶化工程を行ってもよい。
【００３８】
次に、図３（ｂ）に示すように、スパッタリング法やＴＥＯＳ法等により、第１の絶縁膜３となるＳｉＯ２膜を厚み１００ｎｍで基板全面に形成する。その上に、リン等の不純物を高濃度に含んだｎ＋Ｓｉを被着形成し、パターニングおよびエッチングを行うことにより、ゲート配線４およびゲート電極５を形成する。この場合の不純物の高濃度の範囲としては、例えば１０１７〜１０１９個／ｃｍ３である。また、このゲート配線４およびゲート電極５は、ＡｌまたはＴｉ等の金属膜により形成してもよい。
【００３９】
次に、スパッタリング法やＴＥＯＳ法等により、第２の絶縁膜６となるＳｉＯ２膜を厚み５００ｎｍで基板全面に形成し、第１の絶縁膜３と共にパターニングおよびエッチングを行うことにより、図３（ｃ）に示すようにチャネル層２の一部を露出させる。この露出部分の端からゲート電極５の端までがオフセット領域１７になるので、このパターニング工程は高精度で行う必要がある。
【００４０】
次に、例えばＣＶＤ法等により基板全面に、リン等の不純物を高濃度に含んだｎ＋Ｓｉを厚み数１０ｎｍで被着形成し、パターニングおよびエッチングを行うことにより、図３（ｄ）に示すようなコンタクト層７ａ、７ｂを形成する。
【００４１】
次に、スパッタリング法等により、ＡｌまたはＴｉ等の金属層を厚み３００ｎｍで形成し、これをパターニングおよびエッチングを行うことにより図３（ｅ）に示すようなソース電極８、ドレイン電極９およびソース配線１０を形成する。最後に、透明導電膜であるＩＴＯを基板上に形成し、パターニングおよびエッチングを行うことにより、図３（ｆ）に示すような画素電極１１を形成する。
【００４２】
このＴＦＴ１２においては、コンタクト層７ａ、７ｂを堆積により形成しているので、高加速電圧または長時間のイオンドーピングを行う必要がない。よって、絶縁膜または金属膜等、他の膜に対してダメージを与えず、膜の剥離や電流リークが生じなかった。
【００４３】
また、チャネル層２において、露出部からゲート電極５の端部までがオフセット領域１７となるので、低ＯＦＦ電流とすることができた。さらに、チャネル層２とソース電極８およびドレイン電極９との間にコンタクト層７ａ、７ｂが設けられているので、これらの間にオーミックコンタクトが取れ、良好な特性を得ることができた。
【００４４】
（実施例２）
図４は、本実施例のＴＦＴの平面図であり、図５は図１のＢ−Ｂ’線断面図である。
【００４５】
このＴＦＴ１２’は、ガラス等からなる絶縁性基板１上に、不純物が低濃度にドープされたｐ−Ｓｉ層（以下ＬＤ−Ｓｉ層と称する）２０およびｐ−Ｓｉからなるチャネル層２を有する第１の半導体層１５が形成され、その上に、基板全面にＳｉＯ２等からなる第１の絶縁膜３が形成されている。第１の絶縁膜３上のチャネル層２上方には、ゲート配線４から分岐されたゲート電極５が形成され、ゲート電極２５を覆うように基板のほぼ全面に、Ｓｉ０２等からなる第２の絶縁膜６が形成されている。
【００４６】
この第１の絶縁膜３と第２の絶縁膜６とは、ＬＤ−Ｓｉ層２０に達するように一部除去されている。第２の絶縁膜６の上にはコンタクト層（第２の半導体層）７ａ、７ｂが堆積され、第１の絶縁膜３と第２の絶縁膜６の除去部においてＬＤ−Ｓｉ層２０と接続されている。さらにその上に、ソース配線１０から分岐されたソース電極１８、およびＩＴＯ等からなる画素電極１１に接続されたドレイン電極１９が形成されている。
【００４７】
図６（ａ）〜（ｇ）に、本実施例のＴＦＴの製造工程を示す。
【００４８】
まず、ガラス等からなる絶縁性基板１上に、減圧ＣＶＤ法等により厚み５０〜１５０ｎｍのＳｉ膜を全面に形成する。このＳｉ膜に、例えば６００℃、２４時間の加熱を行って固相成長を促し、またはエキシマレーザによりＳｉを融解・凝固させて、多結晶化させる。得られたｐ−Ｓｉ膜に、ホトレジスト膜などを用いてパターニングおよびエッチングを行い、図６（ａ）に示すようなｐ−Ｓｉ膜からなる第１の半導体層２５を形成する。尚、この工程において、パターニングの後で多結晶化工程を行ってもよい。
【００４９】
次に、図６（ｂ）に示すように、スパッタリング法やＴＥＯＳ法等により、第１の絶縁膜３となるＳｉＯ２膜を厚み１００ｎｍで基板全面に形成する。その上に、リン等の不純物を高濃度に含んだｎ＋Ｓｉを被着形成し、パターニングおよびエッチングを行うことにより、ゲート配線４およびゲート電極５を形成する。このゲート配線４およびゲート電極５は、ＡｌまたはＴｉ等の金属膜により形成してもよい。
【００５０】
次に、図６（ｃ）に示すように、ゲート電極５を自己整合パターンとして、イオンドーピング法により、第１の半導体層２５に、リン等の不純物を低濃度にドープしてＬＤ−Ｓｉ層２０を形成する。この時、ゲート電極５下部の第１の半導体層２５は不純物がドープされず、チャネル層２となる。上記ＬＤ−Ｓｉ層２０に含まれる不純物の低濃度の範囲としては、例えば１０１４〜１０１６個／ｃｍ３である。また、ドーピングされる不純物は、ＬＤ−Ｓｉ層２０とコンタクト層７ａ、７ｂとを同一の導電型とするものを用いる。なお、この実施例では、ドーピングの際の条件としては、例えば加速電圧は６０〜１００ｋｅＶ、ドーズ量は１０１２〜１０１４個／ｃｍ２とした。
【００５１】
次に、スパッタリング法やＴＥＯＳ法等により、第２の絶縁膜６となるＳｉＯ２膜を厚み５００ｎｍで基板全面に形成し、第１の絶縁膜３と共にパターニングおよびエッチングを行うことにより、図６（ｄ）に示すようにＬＤ−Ｓｉ層２０の一部を露出させる。この露出部分の端からゲート電極５の端までがＬＤＤ領域１８になるので、このパターニング工程は高精度で行う必要がある。
【００５２】
次に、例えばＣＶＤ法等により基板全面に、リン等の不純物を高濃度に含んだｎ＋Ｓｉを厚み数１０ｎｍで被着形成し、パターニングおよびエッチングを行うことにより、図６（ｅ）に示すようなコンタクト層７ａ、７ｂを形成する。この場合の不純物の高濃度の範囲としては、例えば１０１７〜１０１９個／ｃｍ３である。    次に、スパッタリング法等により、ＡｌまたはＴｉ等の金属層を厚み３００ｎｍで形成し、これをパターニングおよびエッチングを行うことにより図６（ｆ）に示すようなソース電極８、ドレイン電極９およびソース配線１０を形成する。    最後に、透明導電膜であるＩＴＯを基板上に形成し、パターニングおよびエッチングを行うことにより、図６ｇ（ｆ）に示すような画素電極１１を形成する。    このＴＦＴ１２’においては、コンタクト層７ａ、７ｂを堆積により形成しており、ＬＤ−Ｓｉ層２０を形成する工程は低電圧または低ドーズ量のイオンドーピングを行うだけである。よって、絶縁膜または金属膜等、他の膜に対してダメージを与えず、膜の剥離や電流リークが生じなかった。
【００５３】
また、第１の半導体層２５において、露出部からゲート電極５の端部までがＬＤＤ領域１８となるので、低ＯＦＦ電流とすることができた。さらに、チャネル層２とソース電極８およびドレイン電極９との間にコンタクト層７ａ、７ｂが設けられているので、これらの間にオーミックコンタクトが取れ、良好な特性を得ることができた。
【００５４】
以上、本発明の実施例について説明したが、本発明は上記実施例１、２に限定されるものではなく、各種の変形が可能である。
【００５５】
コンタクト層７ａ、７ｂにドープされている不純物としては、ボロン等のＩＩＩ族元素またはリン等のＶ族元素を用いることができる。ＩＩＩ族元素を用いた場合にはｐ＋Ｓｉ層が形成され、Ｖ族元素を用いた場合にはｎ＋Ｓｉ層が形成される。
【００５６】
コンタクト層７ａ、７ｂは、多結晶化させてもよい。例えば、コンタクト層７ａ、７ｂの形成後、４００℃以上の温度で熱アニールを行うことにより、チャネル層２の結晶を結晶成長核として、チャネル層２に接する部分から順にエピタキシャル成長させて多結晶化させることができる。また、エキシマレーザを５０〜６００ｍＪ／ｃｍ２、好ましくは１００〜４００ｍＪ／ｃｍ２の条件でコンタクト層７ａ、７ｂに照射することにより、同様に多結晶化させることができる。エキシマレーザの条件は、５０ｍＪ／ｃｍ２未満ではＳｉが充分に融解しないので多結晶化が起こらず、６００ｍＪ／ｃｍ２を超える場合には絶縁膜や半導体層等にダメージを与えるので、この範囲に設定した。このようにコンタクト層７ａ、７ｂを多結晶化させることにより、コンタクト層７ａ、７ｂが高抵抗であるために生じるＯＮ電流の低下や電界効果移動度の低下を防ぐことができる。また、このアニール工程を行うことにより、コンタクト層７ａ、７ｂに含まれる不純物を活性化することができるので、さらに寄生抵抗を少なくすることができる。
【００５７】
ソース電極８、ドレイン電極９およびソース配線１０のパターニングおよびエッチング工程は、コンタクト層７ａ、７ｂのエッチングおよびパターニング工程と同時に行うことができる。この場合、不純物を多く含んだＳｉ層の堆積後、連続して金属層を形成し、同一パターンでエッチングを行う。この方法によれば、製造工程を少なくすることができる。
【００５８】
また、本発明より得られるＴＦＴは、液晶画素のスイッチング素子として用いられるだけでなく、液晶パネルの外周部に設置して液晶駆動用のドライバーＴＦＴとして用いることもできる。この場合には、画素電極１１を形成する必要はない。
【００５９】
【発明の効果】
以上の説明から明らかなように、本発明によれば、不純物が高濃度にドープされたコンタクト層を堆積することにより形成しているので、高濃度のイオンドーピング工程を行う必要が無い。よって、絶縁膜に対するダメージを与えることなく良好なＴＦＴ特性を得ることができる。得られるＴＦＴは、オフセット構造やＬＤＤ構造とすることができるので、ＯＦＦ電流を低減させることができる。コンタクト層が形成されているので、チャネル部とソース電極およびドレイン電極との間にオーミックコンタクトを取ることができる。また、このコンタクト層は、アニール工程を経ることにより、チャネル層を構成するｐ−Ｓｉ半導体層の結晶性を反映させて多結晶状態にすることができる。よって、ソース電極およびドレイン電極間の抵抗を低くして良好なコンタクトを取ることができ、ＯＮ電流の低下や電界効果移動度の低下を防ぐことができる。このアニール工程を行うことにより、コンタクト層に含まれる不純物を活性化することができるので、さらに寄生抵抗を少なくしてＴＦＴの特性を向上させることができる。コンタクト層のパターニング工程は、ソース電極およびドレイン電極のパターニング工程と同時に行うことができ、製造工程を少なくすることができる。
【図面の簡単な説明】
【図１】実施例１の薄膜トランジスタを示す平面図である。
【図２】図１のＡ−Ａ’線断面図である。
【図３】実施例１の薄膜トランジスタの製造工程を示す断面図である。
【図４】実施例２の薄膜トランジスタを示す平面図である。
【図５】図４のＢ−Ｂ’線断面図である。
【図６】実施例２の薄膜トランジスタの製造工程を示す断面図である。
【図７】従来の薄膜トランジスタを示す平面図である。
【図８】図７のＣ−Ｃ’線断面図である。
【図９】従来のオフセット構造の薄膜トランジスタを示す断面図である。
【図１０】従来のＬＤＤ構造の薄膜トランジスタを示す断面図である。
【符号の説明】
１  絶縁性基板
２  チャネル層
３  第１の絶縁膜
４  ゲート配線
５  ゲート電極
６  第２の絶縁膜
７ａ、７ｂ  コンタクト層
８  ソース電極
９  ドレイン電極
１０  ソース配線
１１  画素電極
１２、１２’  ｐ−Ｓｉ  ＴＦＴ
１５  第１の半導体層
１７  オフセット領域
１８  ＬＤＤ領域
２０  ＬＤ−Ｓｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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