(57)【特許請求の範囲】
【請求項１】
走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
１フィールドの表示期間をＮ個のサブフィールドに分割し、
前記Ｎ個の前記サブフィールドの内の先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを非発光セルの状態に初期化するリセット放電を生起せしめるリセットパルスを印加するリセット行程と、
前記Ｎ個の前記サブフィールドの内の画素データに応じた１のサブフィールドにおいて前記非発光セルを発光セルの状態に推移させる選択書込放電を生起せしめる走査パルスを印加する画素データ書込行程と、
前記Ｎ個の前記サブフィールド各々において前記発光セルのみを前記サブフィールドの重み付けに対応した発光回数だけ発光させる維持放電を生起せしめる維持パルスを印加する発光維持行程と、を実行し、
前記１フィールドの表示期間の後方のサブフィールドでの前記走査パルスのパルス幅を先頭のサブフィールドでの前記走査パルスのパルス幅よりも長くすることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記１フィールドの表示期間の後方のサブフィールドでの前記維持パルスのパルス幅を先頭のサブフィールドでの前記維持パルスのパルス幅よりも長くすることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記Ｎ個の前記サブフィールドの内の画素データに応じた１のサブフィールドにおいて前記放電セルを発光セルの状態に推移させる第１の選択書込放電を生起せしめた後、前記１のサブフィールドよりも後に実行するサブフィールド各々の内の少なくとも１において第２の選択書込放電を生起せしめることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項４】
前記サブフィールドの内の最後尾のサブフィールドにおいてのみで全ての前記放電セルを前記非発光セルの状態にする消去放電を生起させる消去行程を設けたことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項５】
前記Ｎ個の前記サブフィールドの内の連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド各々での前記発光維持行程において前記発光セルを発光せしめることによりＮ＋１階調表示を行うことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、プラズマディスプレイパネルの駆動方法に関する。
【０００２】
【従来の技術】
近年、表示装置の大型化に伴い、薄型の表示装置が要求され、各種の薄型表示装置が実用化されている。ＡＣ（交流放電）型のプラズマディスプレイパネル（以下、ＰＤＰと称する）は、かかる薄型表示装置の１つとして着目されている。
ＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と交叉して配列された複数の行電極とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
この際、各放電セルは、放電現象を利用して発光を行うものである為、”発光”及び”非発光”の２つの状態しかもたない。そこで、かかるＰＤＰにて、映像信号に基づく中間調の輝度表示を実現させるべく、サブフィールド法を用いる。サブフィールド法では、１フィールド期間をＮ個のサブフィールドに分割し、各サブフィールドに、画素データ（映像信号を各画素毎に対応させてサンプリングしたＮビットのデータ）の各ビット桁の重み付けに対応した発光期間（発光回数）を夫々割り当てて発光駆動を実施する。
【０００４】
例えば、図１に示されるが如く、１フィールド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割した場合には、これらサブフィールドＳＦ１〜ＳＦ６各々に、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６：３２
なる発光実施回数を割り当てる。
【０００５】
ここで、例えば、輝度”３２”の表示を行う場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ６のみで、各放電セルに対して発光を実施させる。又、輝度”３１”の表示を行う場合には、サブフィールドＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５において発光を実施させる。
このように、１フィールド期間内においてサブフィールドＳＦ１〜ＳＦ６で実施した発光の総数により、６４段階での中間調の輝度表現が可能となるのである。
【０００６】
ところが、図１に示されるように、輝度”３２”の表示を行う場合と、輝度”３１”の表示を行う場合とでは、１フィールド期間内において発光状態にある期間と非発光状態にある期間とが互いに反転している為、表示画面上に偽輪郭が視覚されてしまうという問題が発生した。つまり、１フィールド期間内において、輝度”３２”で発光させるべき放電セルが発光している期間中は、輝度”３１”で発光させるべき放電セルは非発光状態にあり、一方、輝度”３１”で発光させるべき放電セルが発光している期間中は、輝度”３２”で発光させるべき放電セルは非発光状態にある。よって、輝度”３２”の表示領域と、輝度”３１”の表示領域とが互いに隣接している画像を眺めている最中に、輝度”３２”の表示領域に存在する放電セルが非発光状態から発光状態へと推移するタイミングで輝度”３１”の表示領域に視線を移すと、両者の非発光状態のみを連続して見ることになる。この際、両表示領域の境界上に暗い線が視覚され、これが画素データとは何等関係のない偽輪郭となって画面上に現れてしまい、表示品質を低下させるのである。
【０００７】
又、上述した如く、ＰＤＰは放電現象を利用している為、表示内容とは関係のない放電（発光を伴う）をも実施しなければならず、画像のコントラストを低下させてしまうという問題があった。
更に、現在、かかるＰＤＰを製品化するにあたり、低消費電力を実現することが一般的な課題となっている。
【０００８】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、安定した動作にて偽輪郭の抑制、低消費電力化及び高コントラスト化を実現出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割し、前記Ｎ個の前記サブフィールドの内の先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを非発光セルの状態に初期化するリセット放電を生起せしめるリセットパルスを印加するリセット行程と、前記Ｎ個の前記サブフィールドの内の画素データに応じた１のサブフィールドにおいて前記非発光セルを発光セルの状態に推移させる選択書込放電を生起せしめる走査パルスを印加する画素データ書込行程と、前記Ｎ個の前記サブフィールド各々において前記発光セルのみを前記サブフィールドの重み付けに対応した発光回数だけ発光させる維持放電を生起せしめる維持パルスを印加する発光維持行程と、を実行し、前記１フィールドの表示期間の後方のサブフィールドでの前記走査パルスのパルス幅を先頭のサブフィールドでの前記走査パルスのパルス幅よりも長くする。
【００１０】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図２は、本発明による駆動方法に基づいてプラズマディスプレイパネルを発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
図２に示されるように、かかるプラズマディスプレイ装置は、Ａ／Ｄ変換器１、駆動制御回路２、データ変換回路３、メモリ４、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８からなる駆動部と、プラズマディスプレイパネルとしてのＰＤＰ１０とから構成されている。
【００１１】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ１〜Ｄｍと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１行分に対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１２】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、入力されたアナログの入力映像信号をサンプリングしてこれを１画素毎に対応した例えば８ビットの画素データＤに変換し、これをデータ変換回路３に供給する。尚、上記入力映像信号は元の映像信号に対してガンマ補正処理が施されたものである為、かかる入力映像信号をサンプリングして得られた画素データＤもガンマ補正処理が施されたものであるといえる。
【００１３】
データ変換回路３は、かかる８ビットの画素データＤに対して輝度調整処理、及び多階調化処理を施した後、ＰＤＰ１０の各放電セルを１４のサブフィールド各々で発光駆動させる為の１４ビットの変換画素データＨＤに変換してメモリ４に供給する。尚、かかるデータ変換回路３による作用については、後述する。
メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。この際、１画面（ｎ行、ｍ列）分の変換画素データＨＤ１１−ｎｍの書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ１１−ｎｍを、各ビット桁毎に分割した画素駆動データビットＤＢ１４１１−ｎｍ、ＤＢ１３１１−ｎｍ、・・・・、ＤＢ２１１−ｎｍ，、ＤＢ１１１−ｎｍ、すなわち、
ＤＢ１４１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１４ビット目
ＤＢ１３１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１３ビット目
ＤＢ１２１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１２ビット目
ＤＢ１１１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１１ビット目
ＤＢ１０１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１０ビット目
ＤＢ９１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第９ビット目
ＤＢ８    １−ｎｍ：変換画素データＨＤ１１−ｎｍの第８ビット目
ＤＢ７１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第７ビット目
ＤＢ６１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第６ビット目
ＤＢ５１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第５ビット目
ＤＢ４１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第４ビット目
ＤＢ３１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第３ビット目
ＤＢ２１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第２ビット目
ＤＢ１１１−ｎｍ：変換画素データＨＤ１１−ｎｍの第１ビット目
として捉え、駆動制御回路２から供給された読出信号に応じて、これら画素駆動データビットＤＢ１４１１−ｎｍ、ＤＢ１３１１−ｎｍ、・・・・、ＤＢ２１１−ｎｍ，、ＤＢ１１１−ｎｍ各々を１行分毎に順次読み出してアドレスドライバ６に供給する。
【００１４】
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号及びメモリ４に対する書込及び読出信号を発生する。
更に、駆動制御回路２は、図３に示されるが如き発光駆動フォーマットに従ってＰＤＰ１０を駆動制御すべきタイミング信号を、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００１５】
尚、図３に示される発光駆動フォーマットでは、１フィールドの表示期間を１４個のサブフィールドＳＦ１〜ＳＦ１４に分割してＰＤＰ１０に対する発光駆動を行う。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って”発光セル”及び非発光セル”の設定を行う画素データ書込行程Ｗｃと、上記”発光セル”のみを図３に示される回数（期間）分だけ発光せしめることにより、その発光状態を維持させる発光維持行程Ｉｃとを実施する。ここで、各サブフィールドの発光維持行程Ｉｃにおいて実行する発光回数の比は、サブフィールドＳＦ１の発光維持行程Ｉｃにおいて実行する発光回数を”１”とした場合、
ＳＦ１４：３９
ＳＦ１３：３５
ＳＦ１２：３２
ＳＦ１１：２８
ＳＦ１０：２５
ＳＦ９：２２
ＳＦ８：１９
ＳＦ７：１６
ＳＦ６：１３
ＳＦ５：１０
ＳＦ４：８
ＳＦ３：５
ＳＦ２：３
ＳＦ１：１
となる。
【００１６】
この際、各サブフィールドＳＦ１〜ＳＦ１４で実行すべき発光回数の比を非線形、すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２にすることにより、上述した如く入力画素データＤに施されているガンマ補正処理を解除するようにしている。又、図３に示される発光駆動フォーマットでは、先頭のサブフィールドＳＦ１４のみで、ＰＤＰ１０の全放電セル内の壁電荷量を初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１のみで、全放電セル内の壁電荷を一斉に消去する消去行程Ｅを実行する。
【００１７】
アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々は、かかる図３に示される発光駆動フォーマットに従ってＰＤＰ１０を駆動すべく、駆動制御回路２から供給されたタイミング信号に応じて各種の駆動パルスを発生し、これらをＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する。
【００１８】
図４は、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々によってＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加される各種駆動パルスの印加タイミングを示す図である。
図４に示されるように、先ず、１フィールド表示期間の先頭のサブフィールドＳＦ１４においてのみで実行する一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰｘ及びＲＰＹを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる（Ｒ１）。その直後に、第１サスティンドライバ７は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ１〜Ｘｎに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる消去放電を生起せしめる（Ｒ２）。従って、上記一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは壁電荷を保有しない”非発光セル”の状態に初期化されるのである。
【００１９】
次に、各サブフィールドで実行される画素データ書込行程Ｗｃでは、アドレスドライバ６は、メモリ４から供給された画素駆動データビットＤＢの論理レベルに応じた電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ１−ｍに印加して行く。例えば、サブフィールドＳＦ１４における画素データ書込行程Ｗｃでは、アドレスドライバ６は、画素駆動データビットＤＢ１４１１−ｎｍ各々の論理レベルに応じた電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ１−ｍに印加して行く。つまり、図４に示されるように、先ず、上記ＤＢ１４１１−ｎｍの内の第１行目に対応したｍ個の画素データパルスからなる画素データパルス群ＤＰ１４１を列電極Ｄ１−ｍに印加し、次に、第２行目に対応したｍ個の画素データパルスからなる画素データパルス群ＤＰ１４２を列電極Ｄ１−ｍに同時印加する。以下、同様にして、１行分毎の画素データパルス群ＤＰ１４３〜ＤＰ１４ｎ各々を順次列電極Ｄ１−ｍに印加して行くのである。第２サスティンドライバ８は、これら画素データパルス群ＤＰ各々の印加タイミングと同一タイミングにて負極性の走査パルスＳＰを発生し、これを図４に示されるが如く、行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択書込放電）が生じ、その放電セル内に壁電荷が形成される。よって、上記一斉リセット行程Ｒｃで”非発光セル”の状態に初期化された放電セルは、”発光セル”に推移する。尚、低電圧の画素データパルスが印加された”列”に形成されている放電セルでは、例え走査パルスＳＰが印加されても上述のような選択書込放電は生起されないので、現時点の状態を保持する。すなわち、”発光セル”の状態にある放電セルは”発光セル”の状態を保持し、”非発光セル”の状態にある放電セルは”非発光セル”の状態を保持するのである。
【００２０】
ここで、本発明においては、各サブフィールドの画素データ書込行程Ｗｃにおいて印加する走査パルスＳＰのパルス幅を、１フィールド期間中の後方のサブフィールドほど長くしてあり、それに伴い、この走査パルスＳＰの印加周期も後方のサブフィールドほど長くしてある。その理由については後述する。
次に、各サブフィールドで実行される発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、図４に示されるが如き正極性の維持パルスＩＰＸ及びＩＰＹを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して交互に印加する。ここで、各サブフィールドの発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数は、
ＳＦ１４：３９
ＳＦ１３：３５
ＳＦ１２：３２
ＳＦ１１：２８
ＳＦ１０：２５
ＳＦ９：２２
ＳＦ８：１９
ＳＦ７：１６
ＳＦ６：１３
ＳＦ５：１０
ＳＦ４：８
ＳＦ３：５
ＳＦ２：３
ＳＦ１：１
である。
【００２１】
上述した如き維持パルスＩＰの印加により、壁電荷を保有している放電セル、すなわち”発光セル”のみが、これら維持パルスＩＰＸ及びＩＰＹが印加される度に維持放電し、上記回数（期間）分だけ発光を繰り返してその発光状態を維持する。よって、サブフィールドＳＦ１の発光維持行程Ｉｃによれば、入力映像信号における低輝度成分に対する発光表示が為され、一方、サブフィールドＳＦ１４の発光維持行程Ｉｃによれば、高輝度成分に対する発光表示が為されるのである。
【００２２】
この際、維持パルスＩＰＸ及びＩＰＹ各々のパルス幅を、上述した如き発光回数の割り当てが少ないサブフィールドほど長くしている。
例えば、最も発光回数の割り当てが少ないサブフィールドＳＦ１での維持パルスＩＰＸ及びＩＰＹのパルス幅ＷＳ１、ＳＦ２でのパルス幅ＷＳ２、・・・・、ＳＦ１３でのパルス幅ＷＳ１３、及び最も発光回数の割り当てが多いサブフィールドＳＦ１４での維持パルスＩＰＸ及びＩＰＹのパルス幅ＷＳ１４各々は、
ＷＳ１＞ＷＳ２＞・・・・ＷＳ１３＞ＷＳ１４
なる関係となる。
【００２３】
このように、発光回数の割り当てが少ないサブフィールドにおいて、維持パルスＩＰＸ及びＩＰＹのパルス幅を長くする理由は以下の如きである。
発光回数の割り当てが少ない、すなわち維持放電の回数が少ないと、放電セル内に形成されるプライミング粒子の量が微量となる為、正極性の維持パルスＩＰが印加されてから維持放電が生起されるまでの遅延時間がより長くなる。この際、維持放電が生起された後も、所定期間に亘って正極性の維持パルスＩＰを印加しつづけておこないと放電セル内の壁電荷を良好に保持することが出来ない。
【００２４】
そこで、発光回数の割り当てが少ないサブフィールドでは、上述した如き遅延時間の増大を考慮した分だけ、発光回数の割り当てが多いサブフィールドでの維持パルスＩＰよりも、そのパルス幅を長くしたのである。
尚、これら維持パルスＩＰＸ及びＩＰＹ各々のパルス幅の伸張に伴い、発光回数の割り当てが少ないサブフィールドでは、両維持パルス間での印加周期を長くしている。
【００２５】
例えば、最も発光回数の割り当てが少ないサブフィールドＳＦ１での維持パルスＩＰＸ及びＩＰＹ間の印加周期ＴＳ１、ＳＦ２での印加周期ＴＳ２、・・・・、ＳＦ１３での印加周期ＴＳ１３、及び最も発光回数の割り当てが多いサブフィールドＳＦ１４での維持パルスＩＰＸ及びＩＰＹ間の印加周期ＴＳ１４各々が、
ＴＳ１＞ＴＳ２＞・・・・ＴＳ１３＞ＴＳ１４
となるようにしている。
【００２６】
最後に、図４に示されるが如き１フィールドの最後尾のサブフィールドＳＦ１においてのみで実施される消去行程Ｅでは、第２サスティンドライバ８が、消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。かかる消去パルスＥＰの印加に応じて、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが”非発光セル”になるのである。
【００２７】
以上の如き動作により、図２のプラズマディスプレイ装置では、図５に示されるが如き１５段階の発光駆動の内から、入力映像信号に応じた１つを選択的に実行する。尚、図５中における黒丸は、そのサブフィールドでの画素データ書込行程Ｗｃにおいて選択書込放電を生起させることを示す。更に、この黒丸並びに白丸は、そのサブフィールドでの発光維持行程Ｉｃにおいて維持放電に伴う発光が生じることを示す。
【００２８】
よって、これら１５段階の発光駆動によれば、
［０：１：２：３：４：６：９：１３：１９：２９：４４：６８：１０６：１６５：２５６］
なる１５段階にて、入力映像信号に対応した中間調の輝度表示を実現出来るのである。
ところが、上記入力映像信号に基づいて得られた画素データＤは、８ビット、すなわち、２５６段階の中間調を表現しているものである。そこで、上記１５段階の階調駆動によっても擬似的に２５６段階の中間調表示を実施させるべく、図２に示されるデータ変換回路３によってデータ変換が為されているのである。
【００２９】
図６は、かかるデータ変換回路３の内部構成を示す図である。
図６において、ＡＢＬ（自動輝度制御）回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤＢＬを第１データ変換回路３２に供給する。この輝度レベル調整は、上述の如き発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。つまり、ＡＢＬ回路３１は、画素データＤに逆ガンマ補正を施して得られた逆ガンマ変換画素データの平均輝度に応じて、上記画素データＤの輝度レベルを自動調整する。これにより、輝度調整による表示品質の劣化を防止するのである。
【００３０】
図７は、かかるＡＢＬ回路３１の内部構成を示す図である。
図７において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤＢＬを出力する。データ変換回路３１２は、かかる輝度調整画素データＤＢＬを図８に示されるが如き非線形特性からなる逆ガンマ特性（Ｙ＝Ｘ２．２）に変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、輝度調整画素データＤＢＬに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒの平均輝度を求め、これを上記レベル調整回路３１０に供給する。更に、平均輝度検出回路３１１は、例えば図９に示されるが如き輝度モード１〜４の中から、上記平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。ここで、駆動制御回路２は、この図９に示されるが如き輝度モード信号ＬＣにしたがって、図３に示されるが如きサブフィールドＳＦ１４〜ＳＦ１各々の維持発光行程Ｉｃにおいて維持放電すべき回数を設定する。
【００３１】
図６に示される第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビットの輝度調整画素データＤＢＬを図１０に示されるが如き変換特性に基づいて１４×１６／２５５（＝２２４／２５５）にした８ビット（０〜２２４）の変換画素データＨＤｐに変換して、これを多階調化処理回路３３に供給する。具体的には、８ビット（０〜２５５）の輝度調整画素データＤＢＬは、この変換特性に基づく図１１及び図１２に示される変換テーブルに従って変換される。すなわち、この変換特性は、輝度調整画素データＤＢＬのビット数、後述する多階調化処理による圧縮ビット数、及び表示階調数に応じて設定される。以上の如く、多階調化処理の前段に、第１データ変換回路３２を設けて、表示階調数及び多階調化による圧縮ビット数に合わせた変換を行うことにより、輝度調整画素データＤＢＬを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）とをビット境界で切り分け、この信号に基づいて多階調化処理を行う。上述した如き第１データ変換回路３２によるデータ変換により、後段の多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止するのである。
【００３２】
図１３は、多階調化処理回路３３の内部構成を示す図である。
図１３に示されるように、多階調化処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
誤差拡散処理回路３３０におけるデータ分離回路３３１は、第１データ変換回路３２から供給された８ビットの変換画素データＨＤＰ中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データとしての変換画素データＨＤＰ中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせた信号を遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１（例えば、”７／１６”）を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ１を更に（１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２（例えば、”３／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３（例えば、”５／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４（例えば、”１／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記変換画素データＨＤＰ中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算した際に桁上げがない場合には論理レベル”０”、桁上げがある場合には論理レベル”１”のキャリアウト信号ＣＯを発生してこれを加算器３３３に供給する。加算器３３３は、上記変換画素データＨＤＰ中の上位６ビット分からなる表示データに、上記キャリアウト信号ＣＯを加算したものを６ビットの上記誤差拡散処理画素データＥＤとして出力する。つまり、誤差拡散処理画素データＥＤのビット数は、上記変換画素データＨＤＰよりも小となるのである。
【００３３】
以下に、上記誤差拡散処理回路３３０の動作について説明する。
例えば、図１４に示されるが如きＰＤＰ１０の画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ（ｊ，ｋ）の左横の画素Ｇ（ｊ，ｋ−１）、左斜め上の画素Ｇ（ｊ−１，ｋ−１）、真上の画素Ｇ（ｊ−１，ｋ）、及び右斜め上の画素Ｇ（ｊ−１，ｋ＋１）各々に対応した誤差データ、すなわち、
画素Ｇ（ｊ，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ（ｊ−１，ｋ＋１）に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ（ｊ−１，ｋ）に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ（ｊ−１，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤＰの下位２ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣＯを変換画素データＨＤＰ中の上位６ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００３４】
かかる構成により、誤差拡散処理回路３３０では、変換画素データＨＤＰ中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ（ｊ，ｋ−１）、Ｇ（ｊ−１，ｋ＋１）、Ｇ（ｊ−１，ｋ）、Ｇ（ｊ−１，ｋ−１）｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素｛Ｇ（ｊ，ｋ）｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００３５】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された６ビットの誤差拡散処理画素データＥＤにディザ処理を施すことにより、誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を４ビットに減らした多階調化処理画素データＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００３６】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００３７】
図１５は、かかるディザ処理回路３５０の内部構成を示す図である。
図１５において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。例えば、図１６に示されるが如き、第ｊ行に対応した画素Ｇ（ｊ，ｋ）及び画素Ｇ（ｊ，ｋ＋１）、第（ｊ＋１）行に対応した画素Ｇ（ｊ＋１，ｋ）及び画素Ｇ（ｊ＋１，ｋ＋１）なる４つの画素各々に対して４つのディザ係数ａ、ｂ、ｃ、ｄを夫々発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１６に示されるように１フィールド毎に変更して行く。
【００３８】
すなわち、最初の第１フィールドにおいては、
画素Ｇ（ｊ，ｋ）      ：ディザ係数ａ
画素Ｇ（ｊ，ｋ＋１）  ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ）  ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ（ｊ，ｋ）      ：ディザ係数ｂ
画素Ｇ（ｊ，ｋ＋１）  ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ）  ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ（ｊ，ｋ）      ：ディザ係数ｄ
画素Ｇ（ｊ，ｋ＋１）  ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ）  ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ（ｊ，ｋ）      ：ディザ係数ｃ
画素Ｇ（ｊ，ｋ＋１）  ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ）  ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｂ
の如き割り当てにて、ディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。
【００３９】
加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ（ｊ，ｋ）、画素Ｇ（ｊ，ｋ＋１）、画素Ｇ（ｊ＋１，ｋ）、及び画素Ｇ（ｊ＋１，ｋ＋１）各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００４０】
例えば、図１６に示される第１フィールドにおいては、
画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ（ｊ，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ（ｊ＋１，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ（ｊ＋１，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。
【００４１】
上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤＳとして図６に示される第２データ変換回路３４に供給する。従って、多階調化画素データＤＳとして取り得る値は、図１７に示されるが如き”００００”〜”１１１０”の１５種類となる。
第２データ変換回路３４は、かかる４ビットの多階調化画素データＤＳを図１７に示される如き変換テーブルに従って、１４ビットの変換画素データＨＤに変換する。
【００４２】
ここで、かかる変換画素データＨＤ中に記述されている論理レベル”１”は、そのビット桁に対応したサブフィールドの画素データ書込行程Ｗｃで選択書込放電を実施させることを示している。すなわち、アドレスドライバ６が、変換画素データＨＤ中における論理レベル”１”のビット桁に対応したサブフィールドの画素データ書込行程Ｗｃにおいてのみで高電圧の画素データパルスをＰＤＰ１０の列電極Ｄに印加するので、図１７の黒丸に示されるサブフィールドのみで選択書込放電が生起されるのである。
【００４３】
この際、図１７に示されるが如き１５種類の変換画素データＨＤ各々において、論理レベル”１”となるビット桁は、最高でも１つ（１４ビット中において）である。すなわち、１フィールド表示期間中には、サブフィールドＳＦ１４〜ＳＦ１各々により画素データ書込行程Ｗｃが１４回分実施されるが、その中で実際に選択書込放電を生起させるのは、最高でも１回にしているのである。従って、先頭のサブフィールドＳＦ１４からこの選択書込放電が実施されまでの間に存在するサブフィールド各々の発光維持行程Ｉｃでは維持放電が生起されず、放電セルは非発光の状態にある。ところが、この選択書込放電が実施されたサブフィールド、及びそれ以降に存在するサブフィールド各々の発光維持行程Ｉｃでは維持放電が生起され、図１７の白丸に示されるように、その発光状態が１フィールドの最後まで継続する。すなわち、１フィールド期間内において、放電セルが発光状態から非発光状態へと推移するような発光パターンを禁止したのである。これにより、図１に示されるが如き、放電セルが発光状態にある期間と、非発光状態にある期間とが互いに反転するような発光パターンが無くなるので、偽輪郭の発生が抑制されるようになる。
【００４４】
又、画像表示に関与していないにも拘わらず強い発光を伴うリセット放電を図３及び図４に示されるように１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。又、上述した如く、１フィールド期間内において生起される選択書込放電は、図１７の黒丸にて示されるように最高でも１回なので、消費電力を抑えられる。
【００４５】
更に、本発明においては、上述した如く、各サブフィールドの画素データ書込行程Ｗｃにおいて印加する走査パルスＳＰ及び画素データパルスＤＰ各々のパルス幅を、１フィールド期間中の後方のサブフィールドほど長くしている。
例えば、図４に示されるように、１フィールドの最後尾のサブフィールドＳＦ１での走査パルスＳＰのパルス幅Ｗａ１、ＳＦ２でのパルス幅Ｗａ２、・・・・、ＳＦ１３でのパルス幅Ｗａ１３、及びＳＦ１４でのパルス幅Ｗａ１４各々は、
Ｗａ１＞Ｗａ２＞Ｗａ３＞・・・・Ｗａ１３＞Ｗａ１４
となっている。
【００４６】
又、それに伴いかかる走査パルスＳＰの印加周期も、後方のサブフィールドほど長くしてある。
例えば、１フィールドの最後尾のサブフィールドＳＦ１での走査パルスＳＰの印加周期Ｔａ１、ＳＦ２での印加周期Ｔａ２、・・・・、ＳＦ１３での印加周期Ｔａ１３、及びＳＦ１４での印加周期Ｔａ１４各々は、
Ｔａ１＞Ｔａ２＞Ｔａ３＞・・・・Ｔａ１３＞Ｔａ１４
となっている。
【００４７】
この際、１フィールドの後方のサブフィールドほど、走査パルスＳＰのパルス幅Ｗａを長くする理由は、以下の如きである。
図１７に示されるが如き１５種類の階調駆動の内、低輝度な画像表示を行う階調駆動、例えば、第２階調駆動では、先頭のサブフィールドＳＦ１４においてリセット放電が生起されてからサブフィールドＳＦ２までの間、放電セル内では放電が生起されない。よって、上記リセット放電によって放電セル内に形成されたプライミング粒子は、時間経過と共に減少して行き、サブフィールドＳＦ１での画素データ書込行程Ｗｃの実行時点では微量となってしまう。ここで、かかる画素データ書込行程Ｗｃの実行時点において、プライミング粒子の量が充分にあれば、高電圧の画素データパルスＤＰ及び走査パルスＳＰの同時印加に応じて、直ちに選択書込放電が生起されるが、プライミング粒子の量が少ないと、選択書込放電が生起されるまでに遅延が生じる。更に、この選択書込放電が生起された後も、所定期間に亘って高電圧の画素データパルスＤＰ及び走査パルスＳＰを印加しつづけておこないと放電セル内に壁電荷を形成させることが出来ない。
【００４８】
そこで、本発明においては、１フィールド期間中の後方のサブフィールドでは、先頭のサブフィールドに比して上述した如き遅延時間を考慮した分だけ画素データパルスＤＰ及び走査パルスＳＰのパルス幅を長くすることにより、画素データ書込動作の安定化を図るようにしたのである。
尚、上記実施例においては、１フィールドの最後尾のサブフィールドＳＦ１での走査パルスＳＰのパルス幅Ｗａ１、ＳＦ２でのパルス幅Ｗａ２、・・・・、ＳＦ１３でのパルス幅Ｗａ１３、及びＳＦ１４でのパルス幅Ｗａ１４各々を、
Ｗａ１＞Ｗａ２＞・・・・Ｗａ１３＞Ｗａ１４
なる関係とし、それに伴い１フィールドの最後尾のサブフィールドＳＦ１での走査パルスＳＰの印加周期Ｔａ１、ＳＦ２での印加周期Ｔａ２、・・・・、ＳＦ１３での印加周期Ｔａ１３、及びＳＦ１４での印加周期Ｔａ１４各々を、
Ｔａ１＞Ｔａ２＞・・・・Ｔａ１３＞Ｔａ１４
としているが、必ずしも、各サブフィールド毎に、走査パルスＳＰのパルス幅及び印加周期を異ならせる必要はない。
【００４９】
例えば、各サブフィールド毎の走査パルスＳＰのパルス幅Ｗａ及び印加周期Ｔａを
Ｗａ１＝Ｗａ２＝Ｗａ３＝Ｗａ４＝Ｗａ５＞Ｗａ６＝Ｗａ７＝Ｗａ８＝Ｗａ９＝Ｗａ１０＝Ｗａ１１＝Ｗａ１２＝Ｗａ１３＝Ｗａ１４
Ｔａ１＝Ｔａ２＝Ｔａ３＝Ｔａ４＝Ｔａ５＞Ｔａ６＝Ｔａ７＝Ｔａ８＝Ｔａ９＝Ｔａ１０＝Ｔａ１１＝Ｔａ１２＝Ｔａ１３＝Ｔａ１４
とし、これと同様に、各サブフィールド毎の維持パルスＩＰＸ及びＩＰＹ間の印加周期ＴＳ及び夫々のパルス幅ＷＳも、
ＷＳ１＝ＷＳ２＝ＷＳ３＝ＷＳ４＝ＷＳ５＞ＷＳ６＝ＷＳ７＝ＷＳ８＝ＷＳ９＝ＷＳ１０＝ＷＳ１１＝ＷＳ１２＝ＷＳ１３＝ＷＳ１４
ＴＳ１＝ＴＳ２＝ＴＳ３＝ＴＳ４＝ＴＳ５＞ＴＳ６＝ＴＳ７＝ＴＳ８＝ＴＳ９＝ＴＳ１０＝ＴＳ１１＝ＴＳ１２＝ＴＳ１３＝ＴＳ１４
なる関係としても良い。
【００５０】
又、上記実施例においては、サブフィールドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込行程Ｗｃで選択書込放電を生起させるようにしているが、放電セル内に残留するプライミング粒子の量が少ないと、例え走査パルスＳＰ及び高電圧の画素データパルスが同時に印加されても選択書込放電が正常に生起されない場合がある。
【００５１】
そこで、図１７に示される発光駆動パターンに代わり、図１８に示されるが如き発光駆動パターンを採用することにより、選択書込放電を確実に生起させるようにしても良い。
図１８に示される発光駆動では、互いに連続した２つのサブフィールド各々の画素データ書込行程Ｗｃにて、連続して第１及び第２の選択書込放電を生起させるようにしている（黒丸にて示す）。かかる動作によれば、例え、第１の選択書込放電が良好に為されなくても、この放電によってプライミング粒子が形成されるので、第２の選択書込放電は正常に為されるようになる。要するに、第１の選択書込放電を実施した後、そのサブフィールドより後のサブフィールドの内の少なくとも１において、再び第２の選択書込放電を実施することにより、選択書込放電を確実に生起させるのである。
【００５２】
【発明の効果】
以上詳述した如く、本発明においては、１フィールド期間の先頭のサブフィールドにおいてのみでプラズマディスプレイパネルの全放電セルを非発光セルの状態に初期化すべくリセット放電せしめ、画素データに応じた１のサブフィールドにおいて上記非発光セルを発光セルの状態に推移させるべき選択書込放電を生起せしめる。この際、かかる選択書込放電を生起させるべく印加する走査パルスのパルス幅を、１フィールド期間中の後方のサブフィールドほど長くする。
【００５３】
よって、本発明によるプラズマディスプレイパネルの駆動方法によれば、安定した動作にて偽輪郭の抑制、低消費電力化、並びに高コントラスト化を実現出来るようになる。
【図面の簡単な説明】
【図１】サブフィールド法による発光駆動フォーマットの一例を示す図である。
【図２】本発明による駆動方法に基づいてＰＤＰ１０を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】本発明による駆動方法に基づく発光駆動フォーマットを示す図である。
【図４】１フィールドにおいてＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図５】図３に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す図である。
【図６】データ変換回路３の内部構成を示す図である。
【図７】ＡＢＬ回路３１の内部構成を示す図である。
【図８】データ変換回路３１２における変換特性を示す図である。
【図９】輝度モードと各サブフィールドの発光維持行程にて実施される発光回数の比との対応関係を示す図である。
【図１０】第１データ変換回路３２における変換特性を示す図である。
【図１１】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１２】第１データ変換回路３２における変換テーブルの一例を示す図である。
【図１３】多階調化処理回路３３の内部構成を示す図である。
【図１４】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１５】ディザ処理回路３５０の内部構成を示す図である。
【図１６】ディザ処理回路３５０の動作を説明する為の図である。
【図１７】図３に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図１８】図６に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの他の一例を示す図である。
【主要部分の符号の説明】
２  駆動制御回路
３  データ変換回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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