(57)【特許請求の範囲】
【請求項１】
論理に組み込まれたメモリのテストを行うためのプロセッサ・ベースの組込み自己検査（ＢＩＳＴ）マクロであって、
テスト命令を記憶する手段と、
前記テスト命令を読み取り、前記テスト命令からテスト・パターンを生成し、前記テスト命令の順序付けを行うプロセッサ手段とを含み、
前記テスト命令を記憶する前記手段が、
前記テスト命令を記憶する第１の読取り専用メモリ（ＲＯＭ）手段と、
前記テスト命令のシーケンスを変更するための第２のＲＯＭ手段とを含むことを特徴とする、プロセッサ・ベースの組込み自己検査マクロ。
【請求項２】
前記メモリ内の障害を監視し、検出した障害を交換するための冗長手段を割り振るための冗長割振り論理手段をさらに含み、
前記冗長手段がワード線とデータ線を含むことを特徴とする、請求項１に記載のプロセッサ・ベースの組込み自己検査マクロ。
【請求項３】
前記第２のＲＯＭ手段が走査可能であることを特徴とする、請求項１に記載のプロセッサ・ベースの組込み自己検査マクロ。
【請求項４】
前記第２のＲＯＭ手段が前記テスト命令の内容を変更することを特徴とする、請求項１に記載のプロセッサ・ベースの組込み自己検査マクロ。
【請求項５】
前記テスト命令用のアドレス・スケジュールを提供するためのアドレス生成手段をさらに含むことを特徴とする、請求項１に記載のプロセッサ・ベースの組込み自己検査マクロ。
【請求項６】
走査モードで出力信号をバッファするための境界ラッチ手段をさらに含むことを特徴とする、請求項１に記載のプロセッサ・ベースの組込み自己検査マクロ。
【請求項７】
前記境界ラッチ手段がシフト・レジスタ配置で接続されたマスタ／スレーブ・ラッチからなる走査可能なシフト・レジスタであることを特徴とする、請求項６に記載のプロセッサ・ベースの組込み自己検査マクロ。
【請求項８】
前記メモリのデータイン入力および前記メモリの期待データアウト出力を生成するためのデータ生成手段をさらに含むことを特徴とする、請求項１に記載のプロセッサ・ベースの組込み自己検査マクロ。
【請求項９】
前記データ生成手段が論理および物理２進データを生成することを特徴とする、請求項８に記載のプロセッサ・ベースの組込み自己検査マクロ。
【請求項１０】
ＢＩＳＴマクロに境界走査ラッチを提供して前記ラッチの走査時にテスト範囲を広げるための、ＢＩＳＴマクロの入力と出力に接続された境界ラッチ・パイプ手段をさらに含むことを特徴とする、請求項１に記載のプロセッサ・ベースの組込み自己検査マクロ。
【請求項１１】
論理に組み込まれたメモリのテストを行うプロセッサ・ベースの組込み自己検査（ＢＩＳＴ）マクロであって、
タイミング信号を供給するクロック生成手段と、
テスト命令を記憶する記憶手段と、
前記テスト命令を読み取り、前記テスト命令からテスト・パターンを生成し、前記テスト命令の順序付けを行うプロセッサ手段と、
前記テスト命令用のアドレス・スケジュールを生成するアドレス生成手段と、
データ入力および期待データ出力を生成するデータ生成手段と、
メモリ内の障害を監視し、冗長ワード線およびデータ線を割り振って障害ワード線およびデータ線を置き換える冗長割振り論理手段と、
前記タイミング信号及び前記テスト命令に応答して前記メモリのテストを制御する制御信号を発生する制御手段と、
ＢＩＳＴマクロの各入力および出力に接続され、前記入力および出力に走査可能な機能を提供して、テストの有効範囲を広げる境界パイプ・ラッチ手段とを含み、
前記テスト命令を記憶する前記手段が、
前記テスト命令を記憶する第１の読取り専用メモリ（ＲＯＭ）手段と、
前記テスト命令のシーケンスを変更するための第２のＲＯＭ手段とを含み、
前記境界パイプ・ラッチ手段が、シフト・レジスタ配置で接続されているマスタ／スレーブ・ラッチからなる走査可能なシフト・レジスタであることを特徴とする、プロセッサ・ベースの組込み自己検査マクロ。
【請求項１２】
論理に組み込まれたＤＲＡＭを形成する複数のスタック可能アレイと、
前記スタック可能アレイのそれぞれをデコードする手段と、
テスト命令を記憶する手段と、
前記テスト命令を読み取り、前記テスト命令からテスト・パターンを生成し、前記テスト命令の順序付けを行うプロセッサ手段と、
前記ＤＲＡＭ内の障害を監視し、冗長ワード線およびデータ線を割り振って、障害のあるワード線またはデータ線あるいはその両方を置き換えるための冗長割振り論理手段とを含み、
前記テスト命令を記憶する前記手段が、
前記テスト命令を記憶する第１の読取り専用メモリ（ＲＯＭ）手段と、
前記テスト命令のシーケンスを変更するための第２のＲＯＭ手段とを含むことを特徴とする、集積回路チップ。
【請求項１３】
前記第２のＲＯＭ手段が走査可能であることを特徴とする、請求項１２に記載の集積回路チップ。
【請求項１４】
前記第２のＲＯＭ手段が前記テスト命令の内容を変更することを特徴とする、請求項１２に記載の集積回路チップ。
【請求項１５】
モジュール構造のＤＲＡＭを形成するスタック可能アレイが組み込まれ、前記ＤＲＡＭが冗長ワード線および冗長データ線を備える、論理集積回路チップにおいて、
前記ＤＲＡＭのテストを行うためのプロセッサ・ベースのＢＩＳＴ手段と、
前記ＤＲＡＭ内の障害を監視し、冗長ワード線およびデータ線を割り振って、障害のあるワード線またはデータ線あるいはその両方を置き換えるための冗長割振り論理手段と、
前記複数のスタック可能アレイの構成を決定するためのプリデコーダ手段とを含み、
前記冗長割振り論理手段が、
前記ＤＲＡＭの出力で観察されたデータを期待データと比較するためのデータ比較手段と、
前記障害ワード線のアドレスを記憶するワード・アドレス・レジスタ手段とをさらに含み、前記レジスタ手段が、
以前に記憶した前記障害ワード・アドレスを現在の前記障害ワードのアドレスと比較し、前記現在の障害ワード・アドレスが以前に記憶されていない場合は前記レジスタ手段に記憶するためのワード・アドレス比較手段を含み、それによって前記障害記憶アドレスに適用可能な前記障害ワード線がある場合に冗長ワード線を割り振ることを特徴とする、論理集積回路チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は集積回路チップ、より詳細に言えば、論理チップに組み込まれたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のテストを行うためのプロセッサ・ベースの組込み自己検査（Ｂｕｉｌｔ−Ｉｎ−Ｓｅｌｆ−Ｔｅｓｔ  −ＢＩＳＴ）マクロに関する。
【０００２】
【従来の技術】
スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は周知である。メモリが交差結合されたインバータからなるセルで構成される組込みＳＲＡＭを備える論理チップも周知である。ＳＲＡＭおよびＢＩＳＴマクロを含む論理ファミリも周知である。同じチップ上で論理とメモリを組み合わせ、主としてチップ間の通信で発生するオーバヘッドを回避することによって、かなりの利益が得られる。さらに、この方法で電力および空間が削減でき、論理から直接組込みメモリにアクセスすることによってパフォーマンスを大幅に向上させることが可能になる。論理ファミリに、つまり論理ファミリから作成されたチップにＳＲＡＭを組み込むのは比較的簡単である。
【０００３】
とはいえ、ＤＲＡＭとなると話は別である。通常、この原因は論理対ＤＲＡＭという問題の二分法にある。ＤＲＡＭと論理が同じ製造ラインで製造されることは通常ありえないし、同じチップに組み込まれることはさらにありえない。第１に、ＤＲＡＭには記憶用の稠密に実装した低漏電型コンデンサが必要であり、したがって、高品質なコンデンサを形成するための何らかの形の追加処理が必要になる。ＤＲＡＭは論理に対して認識可能な影響を及ぼさないマイナーな欠陥の影響を受けやすい。論理には、稠密に実装された論理セルを相互接続するための余分の配線レイヤがしばしば必要である。これらはＤＲＡＭにとって不要であるだけではなく、ＤＲＡＭ信号マージンを損傷し、チップ歩留りを低下させるおそれがある。したがって、論理にＤＲＡＭを組み込んだ設計はほとんどなく、ＤＲＡＭに重要な論理機能を含めることもまずない。ＢＩＳＴ論理は限られた数の期待される結果が得られるかどうかチップ機能を特異的にテストし、チップが正常に機能する最低限の保証を与える。ＢＩＳＴ論理はチップ（論理またはメモリ）に含まれるすべての機能について幅広くテストを行う。
【０００４】
通常、ＤＲＡＭマクロが論理に組み込まれない別の理由は、ＤＲＡＭマクロのテストがきわめて複雑なことである。ＤＲＡＭチップのテストはそれ自体が特定の障害の種類を識別するように設計された特殊なテスト・パターンを必要とする困難なタスクであり、このテスト・パターンは最終的に特定のテスト電圧および制御信号タイミングと結びついている。この特殊なテスト・パターンには、データ・パターン、アドレス順序付け、タイミング順序付けが含まれ、テスト・パターンはプロセスが変化し進化するにつれて変化する。
【０００５】
一般的なメモリＢＩＳＴ技法は、状態機械を使用し、データ・パターン、アドレス順序付け、制御シーケンス・タイミングがＢＩＳＴ論理内で固定され最適化される。この技法は論理およびＳＲＡＭをテストするのに十分である。ただし、この技法はＤＲＡＭ、特にＤＲＡＭマクロをテストするには不適当である。その理由は、処理プロセスまたはパラメータ依存性があり時間とともに変化しうるデータ・パターン、アドレス順序付け、および制御タイミングの変化に対応するにはＢＩＳＴ論理に柔軟性が欠けているためである。
【０００６】
さらに、ＤＲＡＭが欠陥、プロセス変動、あるいはセルの信号および機能マージンに影響を与えるその他の要因の影響を受けやすいため、従来技術の組込みＤＲＡＭは、構成の変化による影響を少なくするために、柔軟性がほとんどないか全くない固定イメージを持っていた。各機能（ファンクション、アドレス編成）によって必要なテスト・パターン（データ・パターン、アドレス順序付け、制御タイミング）が変化し、組み込まれたＤＲＡＭ全体の挙動の予測も異なるため、従来技術の組込みＤＲＡＭはこれまでいくつかの基本編成に限定され、複数回グルー論理（ｇｌｕｅ  ｌｏｇｉｃ）と一緒に併用して異なった構成を構築してきた。同じマクロを複数回指定すると回路を繰り返し使用することでオーバヘッドが生じるが、これは所望の編成を備えた単一の組込みＤＲＡＭで解消することができる。
【０００７】
したがって、論理チップ設計者が、使用されない冗長なＤＲＡＭサポート回路を必要とせずに適切な構成を選択できるように、構成可能なＤＲＡＭが必要である。さらに、そのようなＤＲＡＭマクロは外部から変更できる柔軟なＢＩＳＴを持つことが必要である。
【０００８】
【発明が解決しようとする課題】
したがって、本発明の一目的は、論理に組み込まれた可変構成のＤＲＡＭと、ウェハ、モジュール、およびバーンインテストで組込みＤＲＡＭの機能の現場テストを実行するＢＩＳＴマクロとを有する集積回路チップを提供することである。
【０００９】
本発明の別の目的は、ＢＩＳＴマクロをプロセッサ指向型のものにすることである。
【００１０】
本発明の別の目的は、組込みＤＲＡＭをテストするアドレス順序付け、データ・パターン、および制御タイミングにおける高度な柔軟性を有するＢＩＳＴマクロを提供することである。
【００１１】
本発明のさらに別の目的は、ＢＩＳＴマクロを特定用途向け集積回路（ＡＳＩＣ）の設計基本規則および方法に適合させることである。
【００１２】
本発明のさらに別の目的は、ＢＩＳＴマクロに、マイクロコード対応設計のＲＯＭと、このＲＯＭに記憶されたテスト命令を変更、追加、および削除するための走査可能ＲＯＭとを設けることである。
【００１３】
本発明のさらに別の目的は、テスト命令の順序付けに変更だけでなくループを導入して組込みＤＲＡＭを現場で特徴付け、バーンインを行うことである。
【００１４】
本発明のより詳細な目的は、ＤＲＡＭを同一のサブアレイのスタックとして構成し、データ幅と密度を構成可能にして、テストを簡略化し高速化することである。
【００１５】
【課題を解決するための手段】
本発明の一態様によれば、テスト命令を記憶する手段と、テスト命令を読み取り、テスト命令からテスト・パターンを生成し、テスト命令の順序付けを行う手段とを備える、論理に組み込まれたメモリをテストするためのプロセッサ・ベースの組込み自己検査（ＢＩＳＴ）マクロが提供される。
【００１６】
本発明の別の態様によれば、
ａ）タイミングを提供するクロック生成手段と、ｂ）テスト命令を記憶する第１の読取り専用メモリ（ＲＯＭ）手段とテスト命令のシーケンスを変更する第２のＲＯＭ手段とを含むテスト命令の記憶手段と、ｃ）前記のテスト命令を読み取るプロセッサ手段と、ｄ）テスト命令からテスト・パターンを生成する手段と、ｅ）テスト命令を順序付けする手段と、ｆ）テスト命令用のアドレス・スケジュールを生成するアドレス生成手段と、ｇ）データ入力および期待データ出力を生成するデータ生成手段と、ｈ）メモリ内の障害を監視し、冗長ワード線およびデータ線を割り振って障害のあるワード線およびデータ線を置き換える冗長割振り論理手段と、ｉ）制御信号を提供する制御手段と、ｊ）ＢＩＳＴマクロの入力と出力のそれぞれに接続され、入力と出力に走査可能な機能を提供して、テストの範囲を広げる境界パイプ・ラッチ手段とを含む、論理に組み込まれたメモリをテストするためのプロセッサ・ベースの組込み自己検査（ＢＩＳＴ）マクロが提供される。
【００１７】
【発明の実施の形態】
図１について説明する。本発明は、論理１０４および１０６、論理に組み込まれたＤＲＡＭ１０２、およびＤＲＡＭをテストするＢＩＳＴマクロ（図示せず）を備えた集積回路チップ１００において実施することが好ましい。
【００１８】
組込みＤＲＡＭは、複雑なゲート・アレイまたは標準セル、マイクロプロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、または特定用途向け集積回路（ＡＳＩＣ）などの論理機能を備えたチップと一体化している。本発明の論理チップは１つまたは複数の上記の組込みＤＲＡＭを含むことができる。このＤＲＡＭは細分化され、１つまたは複数のメモリ・グラニュールまたはブロックを含むことができる。２つの組込みＤＲＡＭ編成−「１２８単位」および「２５６単位」について以下に説明する。これらの２つの編成は例示のために選んだものにすぎず、本発明を限定するものではない。この例では、パリティを所望する場合、これらの編成はそれぞれ「１４４単位」または「２８８単位」となる。さらに「１２８単位」の編成には５１２Ｋｂブロックを使って細分性を実現することが好ましい。これに対して、「２５６単位」の編成では１Ｍｂブロックを使用することが好ましい。当然ながら、好都合などんなブロック・サイズを代りに使用してもよい。使用する技術でパフォーマンス、リフレッシュ間隔、マクロ・フォームファクタおよびサイズを最適化するため、それぞれの組込みＤＲＡＭは４つの列アドレスを有し、または列の深さを１６として好ましい最大値２Ｋまでの適切なワード線アドレス数を使用する。
【００１９】
図１について説明する。同図で点線と矢印で示すように、走査入力１０８は組込みＤＲＡＭ１０２に送られる前にチップ論理１０４を通過することができる。組込みＤＲＡＭ１０２の入力は、データ入力１１０（ＤＩ０〜ＤＩｎ）、ビット書込み制御１１２（ＢＷ０〜ＢＷｎ）、読取り／書込み制御１１４、アドレス入力１１６、およびテスト制御１１８である。組込みＤＲＡＭ１０２の出力は、データ・アウト１２０（ＤＯ０〜ＤＯｎ、ただしｎはＤＩの場合と同じ）、ＢＩＳＴ出力１２２、および走査出力１２４である。走査入力１０８と同様、走査出力１２４はチップから出る前に論理１０６を通過することができる。図では、チップの一次入力１２８および一次出力１２６はチップ論理１０４にも１０６にも直接接続されず、またそれらを通過するように描かれていないが、実際にはこの接続が存在することを理解されたい。図２に示す、２５６行×１６列（ビット線とも呼ぶ）×１２８データ・ビットの配列に編成された５１２Ｋｂの組込みＤＲＡＭ１０２、または図６に示す、論理に囲まれた２Ｋ×１６×２５６データ・ビットに編成された、８Ｍｂの組込みＤＲＡＭ１５０を用いた場合、チップ１００などのＡＳＩＣチップは低電力、高いパフォーマンス、および省スペースを実現できる。
【００２０】
図１の組込みＤＲＡＭ１０２は、論理１０４および１０６に囲まれているが、これは例示のために示したものにすぎない。本発明においては、組込みＤＲＡＭは主としてチップ上の論理と組み合わせて使用するために実装された論理チップ上のダイナミック・メモリ・ブロックである。他のＤＲＡＭチップまたは他の組込みＤＲＡＭを備えた他のチップ上の論理によって使用されるものではない。ただし、偶然にそのような形態で使用された場合でも本発明の趣旨から逸脱するものではない。したがって、例えば、マイクロプロセッサのアレイで並列に動作する組込みＤＲＡＭを持つように設計されたマイクロプロセッサは、本発明の趣旨から逸脱するものではない。
【００２１】
図２は、本発明による最小の組込みＤＲＡＭ１０２の１２８ビット幅の実施形態を示す配置図である。図の説明は基本的に図５の２５６ビット幅のアーキテクチャの説明と同じである。組込みＤＲＡＭ１０２は、ワード・アドレス・プリデコーダ１３０、ＤＲＡＭセル・アレイ１３２、列冗長ブロック１３４、入力／出力／制御ブロック１３６、およびＢＩＳＴマクロ１３８を含む。
【００２２】
図２に示すＤＲＡＭマクロのアーキテクチャは、図３および４に示す「１２８単位」、ならびに図５および６に示す「２５６単位」に拡張することができ、上述の４つの基本ビルディング・ブロックを使用して実施することができる。セル・アレイ・セクションをサポートする３つのブロックは最大構成にかけることができる最大負荷に耐えるように設計され、最小構成から最大構成までのすべての構成で適切なタイミングを保証できるようにインターロックされている。
【００２３】
図２ないし４の３つの「１２８単位」構成のすべてに適用可能な１つのワード・プリデコーダ１３０は最大８つの０．５Ｍｂセル・アレイ・ブロックをサポートする。より詳細に言えば、図２で１つ、図３で２つ、図４で８ブロックをサポートする。もちろん、この設計は最大８つのセル・アレイに限定されるものではない。こうしたのは、本発明の実施形態を強調するためで、８という数は本アーキテクチャを実際に実施する場合の基本原則および技術上の制約に照らして最適な数であった。「２５６単位」の設計では、１つのワード・プリデコーダがサイズ１Ｍｂのセル・アレイ・ブロックを最大８つまでサポートできる。
【００２４】
０．５ＭｂのＤＲＡＭアレイ１３２（図２）は、「１２８単位」の設計用の最小セル・アレイ・ビルディング・ブロックである。このブロックは、ＤＲＡＭマクロをサポートするために基準セル、センス増幅器、ディジタル二次センス増幅器、列デコード手段、および冗長要素を備えている。
【００２５】
１．０ＭｂのＤＲＡＭアレイ１４４（図５）は、「２５６単位」の設計用の最小セル・アレイ・ビルディング・ブロックである。このブロックは、ＤＲＡＭマクロをサポートするために基準セル、センス増幅器、ディジタル二次センス増幅器、列デコード手段、および冗長要素を備えている。
【００２６】
ブロック１３４（図２ないし６）について説明する。列操作ブロックは、セル・アレイ内に障害のある列または列のグループがある場合に、予備列のグループを動的に挿入するために必要な回路をサポートする。
【００２７】
図２ないし６の５つの図にある入力／出力／制御ブロック１３６は、すべての入力バッファ、出力ドライバ、ＤＲＡＭ用制御論理、バイアス・ジェネレータ、走査可能チェーン、冗長割振り論理セクション、およびＬＳＴ（論理サービス端子、すなわち、マクロへの入出力接続）を含む。最後に、ＢＩＳＴ１３８は、「１２８単位」ＤＲＡＭ幅に物理的に適合する設計である。このアーキテクチャおよび動作については後で詳述する。
【００２８】
図７は、本発明によるＢＩＳＴマクロ２００、および組込みＤＲＡＭに対するその相対位置の論理ブロック図である。ＢＩＳＴブロックは７つのコンポーネントを含むことが好ましい。それらは、図８に示すメモリを含むシーケンサ２０５、アドレス・ジェネレータ２１０、データ・ジェネレータ２２０、制御ゲート・ブロック２３０、クロック・ジェネレータ２４０、境界ラッチ・パイプ・ステージ（ｂｏｕｎｄａｒｙ  ｌａｔｃｈ  ｐｉｐｅ  ｓｔａｇｅ）（レジスタ２５０として図示）、および二次元冗長割振りブロック２６０である。各コンポーネントについては後で図１０の説明で詳述する。
【００２９】
ＢＩＳＴシーケンサ２０５は、分岐制御機能を備えた８ビットのシーケンス・カウンタを含む。シーケンサは、とりわけ無条件分岐、条件分岐、ブランチ−オン−ワードまたは列アドレス条件などを含む複数の分岐を認識するように設計されている。その他、テスト・パターン内またはテスト・パターン外にループ機能を提供する分岐もある。
【００３０】
各シーケンス・アドレスは、全体としてテスト・パターンを構成するテスト命令セットを識別し実行するのに必要な情報を含むメモリからテストワードを取り出す。本発明によるＢＩＳＴのシーケンサ内に含まれるメモリの新機能の理解を深めるため、２つのＲＯＭを示す図８について説明する。第１のＲＯＭ３１０は３４ビット幅で、テスト命令をマイクロコード形式で書込む構造になっている。シーケンサ論理２０５によって構築されるこれらの命令の結合シーケンスは、次のような典型的テスト・パターンを作成する。
単一アドレス／リップル・ワード／物理データ／マーチ、
列じょう乱アドレス指定／物理データ、
単一アドレス／ページ・サイクル／リップル列／論理データ、
マルチリード／リップル列／物理データ、
ビット書込み制御／単一サイクル／リップル・ワード／論理データ、
列じょう乱アドレス指定／物理データ、
など
【００３１】
例で示すと、上記のパターンのうち「マーチング１」テスト・シーケンスとして知られる第１のパターンについて言えば、シングル・アクセス・モードで（ページ・アクセス・モードとは対照的に）、各入出力ピンで物理データを送受する方法でパターンが実行される。当業者にとってのシーケンスは次のようになる。
Ｗ０              増分
Ｒ０  Ｗ１        増分
Ｒ１  Ｗ０        増分
Ｒ０  Ｗ１        減分
Ｒ１  Ｗ０        減分
【００３２】
第２の例として、上記のリストの第３のパターンについて言えば、ページ・サイクル（すなわち、ページあたり１６サイクル）で、すべての入出力で論理データを送受する方法でパターンが実行される。テスト・シーケンスは次のようになる。
Ｗ０              増分
Ｒ０  Ｗ１  ＲＩ  増分
Ｒ１  Ｗ０  Ｒ０  増分
Ｒ０              増分
【００３３】
基本ＲＯＭコンポーネント３１０は、３４ビット幅のアドレスを１６０個備え、５４４０ビット記憶できるように構成することが好ましい。したがって、シーケンサはこのＲＯＭに対して０〜１５９をアドレス指定する。この構成で総計１６０のテスト命令、これらの命令および走査可能ＲＯＭ３２０と関連して使用される分岐ステートメント、およびその他の各種パラメータ・テストを実行することができる。
【００３４】
図８の走査可能ＲＯＭ３２０について説明する。このＲＯＭは３４ビット幅のアドレス３４個、総計１１５６ビットで構成される。各ＲＯＭメモリ・セルはレベル・センシティブ走査設計（ＬＳＳＤ）など走査可能設計の典型であるマスタ／スレーブ構成として構築される。前述のように、テスト・パターンがＢＩＳＴ論理にハードコード化され、変更するには新しいフォトリソグラフィ・マスクが必要な従来技術の状態機械とは対照的に、本発明の走査可能ＲＯＭはすべてのテスト・パターン・シーケンスの修正、追加、削除、変更が可能で、さらに重要なことに単一パターン内または任意のパターン・グループ内でのループ動作が可能である。この特徴は、特に特徴付けとバーンイン・テストで強みを発揮する。３４本のアドレス線で、第１のＲＯＭから作成された各テスト・パターンの先頭と末尾の境界を区切る１７個の分岐命令と、さらに任意の修正および変更に対処するための１７個の追加の命令語が指定できる。走査可能ＲＯＭアドレスは一般に１９２〜２２５に順序付けする。２つのＲＯＭ３１０および３２０は、シーケンサによって制御される３４ビット・テスト・バス上で多重化されることが好ましい。
【００３５】
図７について再度説明する。アドレス・ジェネレータ２１０は３つのコンポーネントからなる。それらは、列アドレス・カウンタ、行アドレス・カウンタ、およびブロック・アドレス・カウンタで、それぞれがテスト・バスから駆動され各サイクルをカウントする。アドレス・ジェネレータ２１０の３つのコンポーネントを同時に使って、リップル行の増分／減分、リップル列の増分／減分、列のじょう乱などのテスト・パターンで使用するアドレス・シーケンスを提供することができる。
【００３６】
ＢＩＳＴのデータ・ジェネレータ・ブロック２２０はテスト・バスから送られた情報に応答してＢＩＳＴ書込みサイクル時にマクロへのデータイン入力を作成する。またＢＩＳＴ読取りサイクル用の比較データとＢＩＳＴ書込みサイクル期間におけるマクロ用のビット書込み制御入力も作成する。データインおよびデータアウト期待値ジェネレータは任意の所与のサイクルでのテスト・バスの指示に従って、論理的または物理的０／１を生成する。データ・ジェネレータはまたテスト・バスから受け取った相補データ・ビットも使用する。この結果、データ読取り状態またはデータ書込み状態だけが変更された場合にもパターン・ループの書込みが可能になるため、設計の柔軟性が向上する。
【００３７】
制御ゲート・ブロック２３０は、テスト・バスの監督下で、特定の種類のテストパターンおよび適用されるサイクル、すなわち、シングル・アクセス・モード、ページ・モード、リフレッシュ、読取り／書込み、非動作などにふさわしい制御信号をＤＲＡＭへゲート制御する。クロック・ジェネレータ２４０に同期して制御ゲート・ブロック内で生成されるデータ出力ストローブは、ＤＲＡＭ入力制御信号に同期する。テスト時にこのストローブ信号をＤＲＡＭ内で使用して正確にアクセス時間を測定することができる。
【００３８】
クロック・ジェネレータ２４０にはアレイ・クロックを整形するオプション機能がある。回路２４０のフロントエンドは、２つの入力クロックＴＳＴＮ  ０およびＴＳＴＮ１  ２４１の状態および複数の走査専用ラッチ（図には示していない）の状態に応答して複数の内部システム・クロック・オプションを提供する。これらのオプションの主なものは、ＬＳＳＤテスト用の走査モード、ＢＩＳＴ初期設定、初期設定の際にデューティ・ファクタをプログラミングしてクロック・パルスを整形する機能、シングル・アクセス・モードからページ・モードへの切り替えなどである。
【００３９】
ＢＩＳＴマクロはさらに、図７のブロック２５５、２６０、および２７０が表す新規な二次元冗長配置を備える。この配置は各マクロのデータアウト・ビットのレイアウト幅に物理的に適合する設計になっている。この配置は、すべてのデータ比較不一致を監視し、複合ビット障害マップを使わずに冗長ワード線およびデータ・ビット要素の効率的な活用法を決定する。読取り比較ブロック２５５はデータ・ジェネレータ２２０が出力する期待値とアレイ２９０のＤ０出力で観測される値を比較する。テスト中、これらの値は出力レジスタ２９５に記憶される。観測されたテストデータを取り込むための適切なタイミングは、クロック・ジェネレータ２４０によって提供される。後述する冗長論理ブロック２６０は、２つの異なる電圧でテスト・シーケンスを通過する２つの完全なパスに基づいており、可能な最適の割振りを決定する。レジスタ・ブロック２７０は冗長割振り論理の結果を記憶し、結果を走査してダイ・パッドまたはモジュール・ピンへ出力する。
【００４０】
従来技術のメモリ・アレイ・アーキテクチャでは、通常、欠陥アレイ記憶セルを修復する手段が設けられている。これらの要素は予備ワード線（または行）、予備ビット線（または列）、予備データ・ビットなどのさまざまな組み合わせで実施されてきた。メモリ・アレイ欠陥が多数あってもこれら複数の冗長要素を使って修復できることが当業者なら十分に理解できるであろう。ただし、周知のように、ランダム割振りの方法では最適な修復可能性が保証されず、したがって最適な歩留りも保証されない。使用可能な冗長構成を最適に使用する方法の困難は、スタンドアロンのメモリ・ダイについてはテスト中に観測された障害のあるメモリ位置をすべて記憶することのできる高価なメモリ・テスタを使うことによって通常解決されている。このビット障害マップ・データ・ベースは、テスタ・プロセッサまたはホスト・プロセッサがアレイの修復に必要な最適手段を確立する複雑なルーチンと共に使用する。本発明で開示する二次元冗長手段は、予備ワード線および予備データ・ビットを効果的に組み合わせる。代替手段の選択における変形も、本明細書で記述する組込み冗長割振りの範囲を逸脱することはない。
【００４１】
ダイ・レベルでのテストをそれぞれの１Ｍｂアレイ（「２５６単位」での）およびそれぞれの０．５Ｍｂアレイ（「１２８単位」での）で独立して行い、各ブロックの完了後に結果をスキャンアウトすることが好ましい。次にＢＩＳＴを再び初期設定し、次の１Ｍｂ（または０．５Ｍｂ）のアレイをテストする。この場合も、テスト結果がスキャンアウトされ、アレイ・マクロ全体が完全にテストされるまでこの処理が繰り返される。このようにして、アレイ障害と予備要素の対応関係を記憶するための内蔵ラッチが、したがってダイ面積が最小限で済むようになる。
【００４２】
図９のテスト・シーケンスについて説明する。先ず、次のテスト・ベクトルをスキャン・インし、すべてのラッチをメモリ・アレイの所与のサブセットについての初期２進状態（６１０）に初期設定し、その後ＢＩＳＴシーケンスを起動する（６２０）。複数の印加電圧でプロセッサ・ベースのＢＩＳＴエンジンがすべてのテスト・パターンをメモリ・アレイに印加する。好ましい実施形態（６３０、６４０）では、上記の２つの電圧Ｖ１およびＶ２が示されている。ただし、異なる電圧ケースをいくつでも実施することができる。
【００４３】
第１のパス（Ｖ１）では、後述する二次元冗長論理２６０が、障害アレイ要素のうちどれを特定の予備要素と交換すれば修復可能性が最適になるかを決定する。パス１（６２０、６３０、６４０）はこのようにアレイ障害とこれら特定の障害を修復するための冗長要素の「修復要」の対応関係を識別する。これは、特定の予備要素が他の冗長要素で修復できる障害に最初は割り当てられないことを保証するために行われる。パス１が完了すると、６５０に示すように、第２の電圧セットが印加され、処理が繰り返される。その際に、特定の交換を必要としない残りのアレイ障害があれば残りの複数の未割当ての交換に割り当てられる。次いで、アレイ障害と使用する予備要素に関する対応関係の情報が通常のＬＳＳＤ方式でスキャンアウトされる（６６０）。メモリ全体がテストされるまで、メモリ・アレイの各サブセットが同じシーケンスでテストされる。この処理を判断ボックス６７０と終了ボックス６８０に示す。
【００４４】
次に図１０の二次元冗長割振り論理と図１１の流れ図の論理の説明を行う。冗長割振りは次のように決定される。
【００４５】
図１１の流れ図に示すルーチンは、図１０の論理ブロック図が表すオン−マクロ論理によって実施される。前述のように、このシーケンスは「２５６単位」メモリ構成では１Ｍｂのアレイ・ブロック、また「１２８単位」メモリ構成では０．５Ｍｂのアレイ・ブロック上で実行することが好ましい。まず、ＬＳＳＤテスト・ベクトルがスキャンインされ（６１０）、レジスタ７１０、７２０、７３０をすべてリセットし、テスト対象のアドレス空間を識別する。ウェハ・テストでは、各アレイ・ブロックがテストされた後で、結果がＬＳＳＤ走査チェーンからスキャンアウトされ、修復可能性およびヒューズ切断識別の問い合わせがされる（６６０）。モジュール・レベル・テストで、マクロの完全なアドレス空間がテストされ、その結果がＬＳＳＤ走査チェーンからスキャンアウトされ、動作可能性の問い合わせがされる。ウェハ・テスト後のヒューズのマクロ対物理的切断でソフト・ヒューズ（ＥＥＰＲＯＭ、ＥＰＲＯＭ、ラッチなど）が使用される場合、ウェハ・レベル・テストに似た方法でモジュール・レベル・テストを行うことができる。
【００４６】
冗長割振り論理は３つの部分からなる。第１の部分は、図７および図１０の読取り比較回路２５５からなる。図７の２６０および２７０にそれぞれ示す第２および第３の部分は、障害アレイ要素とその交換用の予備要素の最適な対応関係を決定する論理とこの対応関係を記憶するレジスタを構成する。これら２つの部分は図１０の好ましい実施形態では７５０および７６０として示されている。この図では両者はそれぞれが表す２つの次元、すなわち、予備データ・ビットおよび予備ワード線に関して分離されている。ブロック７５０は障害データ・ビット回路と呼ばれ、図１０の１３０個の障害データ・ビット・レジスタ（「２５６単位」の場合）、または６６個の障害データ・ビット・レジスタ（「１２８単位」の場合）７２０の２セットからなる。ブロック７６０は障害ワード線アドレス回路と呼ばれる。この回路は図１０の４つの９ビット障害ワード・アドレス・レジスタ７１０を２セット含む。
【００４７】
読取り比較回路２５５（図１０）は、ＢＩＳＴシーケンスの各読取りサイクルでメモリから読み取ったデータをそのアドレスの期待データと比較する。この比較の結果は、障害が発生したかどうかを示し、さらに、このアドレスで所定数を超える障害が発生したかどうかをも示す。図１０の好ましい実施形態においては、これらの所定の障害標識は「１以上」（ＧＴＥ１）および「２以上」（ＧＴＥ２）である。これらの標識を後続の冗長論理が使用して、冗長要素の最適割当てを決定する。また、データ・ビットが以前に検出された障害によって「修復要」に設定されている場合、そのデータ・ビットは今後の読取りサイクルで比較されることはない。障害データ・ビット・レジスタ７２０からのフィードバック経路７５５はこのことを説明している。障害データ・ビット回路７５０は、データ・ビット障害ラッチ７４０、データ・ビット障害カウンタ７３０、障害マルチプレクサ（７６５）、および障害データ・ビット・レジスタ７２０からなる。
【００４８】
ＢＩＳＴシーケンスのパス１における障害データ・ビット回路の動作
ＢＩＳＴシーケンスの任意のメモリ・アレイ・アドレス上での読取り比較サイクルに１つの障害データ・ビットしか検出されなかった場合、その障害ビットに関連付けられたデータ・ビット障害カウンタ７３０が増分される。この過程を図１１の流れ図に経路８１０−８２０−８３０−８４０−８８０として示す。ある所定数、（図１０の好ましい実施形態では）例えば２以上のデータ・ビットが障害になり、障害ワード・アドレス・レジスタ（ＦＷＡＲ）７１０が満杯の場合、すべての障害データ・ビットに関連付けられたデータ・ビット障害カウンタ７３０が増分される。この過程を図１１に経路８１０−８２０−８３０−８４０−８５０−８６０−８６１−８８０として示す。
【００４９】
ＢＩＳＴシーケンスのパス１の間にデータ・ビット障害カウンタ７３０のカウントが使用可能な予備ワード線の数を超えた場合、障害データ・ビット・レジスタ７２０は障害マルチプレクサ７６５で論理１に設定される。これを図１１に経路８８０−８８１−８８２として示す。図１１の好ましい実施形態で想定されている予備ワード線要素の数は４である。当然ながら、この数字は被験メモリ・アーキテクチャから適当な任意の数に変更することができる。データ・ビット障害カウンタ７３０の増分を制御するデータ・ビット障害ラッチ７４０は、標準のセット／リセット・ラッチ構成で実施することが好ましい。このラッチ構成は、対応するデータ・ビットの障害が検出され、かつ行アドレス変更（ＲＡＣ）信号７４１によって起動されるまで再設定できないときに設定される。ワード線アドレスが以前の読取りサイクルから変わるたびに、この信号はＢＩＳＴエンジンによってＢＩＳＴパターンを使って生成される。この方法を用いると、データ・ビット障害カウンタ７３０は、データ・ビット内の同じワード線で多数の列アドレス障害が発生した時にカウントアップされない。同様に、データ・ビット障害カウンタ７３０は、ＢＩＳＴエンジンがワード・アドレス・フィールドを通過するパス全体が完了したと報告し、信号７３１として識別されるフラグを立てるたびに、０にリセットされる。これによって、同じ障害アレイ・アドレスがカウンタを増分せず、アドレスの増分および減分用のワード・アドレス・フィールドによって障害データ・ビットが記憶されたり反復暴走に巻き込まれることがなくなる。上記の２つの動作は図１１のボックス８１１および８１２で識別される。
【００５０】
ＢＩＳＴのパス２における障害データ・ビット回路の動作
パス２の間、障害マルチプレクサ７６５はデータ・ビット障害カウンタ７３０のカウントを無視し、「満杯の」障害ワード・アドレス・レジスタ７１０が検出されるたびに障害データ・ビット・レジスタ７２０に論理１を記憶する。これはパス８１０−８２０−８３０−８５０−８６０−８６１−８８２（図１１）で表される。以下、障害ワード・アドレス・レジスタについて説明する。
【００５１】
ＢＩＳＴシーケンスのパス１における障害ワード線アドレス回路の動作
障害ワード線アドレス回路７６０は障害ワード・アドレス・レジスタ７１０、障害ワード・アドレス・コンパレータ７１５、および障害ワード・アドレス・カウンタ７１８からなる。
【００５２】
ＢＩＳＴシーケンスの任意のメモリ・アレイ・アドレスに関する任意の読取り比較サイクル期間に、障害として検出されるデータ・ビットの数が所定数、すなわち、図１０の好ましい実施形態では２を超えた場合は、特定のワード線アドレスが以前に記憶されておらず、かつ障害ワード・アドレス・レジスタ７１０がまだ満杯でないとすれば、その読取りサイクルのワード線のアドレスが障害ワード・アドレス・レジスタ７１０に記憶される。障害ワード・アドレス・レジスタ７１０に関連付けられた論理はこれらの２つの条件を判定し、レジスタ７１０の書込みを正しく編成する。障害ワード・アドレス・カウンタ７１８も新しいアドレスが記憶されるたびに増分され、未割当ての予備ワード線要素の状況が回路ノード７１９（繰上がりビット）で割振り論理が常に使用できるようにする。この動作は図１１のパス８１０−８２０−８３０−８４０−８５０−８６０−８７０で表される。読取り中のワード線アドレスが既に記憶されている場合、このサイクルでの障害は既に予備の要素に対応しているため、単に無視される。この条件は図１１のパス８１０−８２０−８３０−８４０−８５０−８９０をたどる。キャリー・ビット７１９が論理１になり、障害ワード・アドレス・レジスタ７１０が満杯であると判定された場合、したがってこれ以上障害ワード線アドレスを記憶できない場合、データ・ビット障害カウンタ７３０は関連する障害データ・ビットを検出するたびに増分される。この場合は図１１の経路８１０−８２０−８３０−８４０−８５０−８６０−８６１−８８０をたどる。
【００５３】
ＢＩＳＴシーケンスのパス２における障害ワード線アドレスの動作
パス２の間、障害を起こしたデータ・ビットの数に関わらず、障害が検出されると、そのワード線アドレスが障害ワード・アドレス・レジスタ７１０の残りの任意のレジスタに記憶される。この場合にたどる経路は図１１の８１０−８２０−８３０−８５０−８６０−８６１−８８２である。
【００５４】
ＢＩＳＴシーケンスが完了すると経路は８９０−８９２−８９４−８９８を進み、障害データ・ビット・レジスタ７２０および障害ワード・アドレス・レジスタ７１０の内容が通常のＬＳＳＤ方式でスキャンアウトされ（図１１の６６０）、必要な冗長要素の活動化を明らかにする。
【００５５】
図７の境界ラッチ・パイプ・ステージ２５０は、ＢＩＳＴマクロからのすべての出力をバッファする前のＢＩＳＴエンジン論理の最終ステージである。ラッチ・ステージ２５０はそれぞれの出力に取り付けられたマスタ／スレーブ・ラッチであるのが好ましく、これにより、ＢＩＳＴマクロにパイプライン・ステージを付加することができる。このラッチ設定はまたＢＩＳＴエンジンのための境界走査手段を設けて全体のテスト範囲を広げる働きもする。ステージ２５０を含むラッチをうまく接続してシフト・レジスタを形成し、レジスタにＤＲＡＭ制御入力のスキャンインおよびスキャンアウトを行わせると有利である。
【００５６】
すでに説明したようにステージ２５０を配置すると、ＢＩＳＴメモリのパフォーマンス要件が緩和され、必要な最速のサイクルに合わせることができる。普通なら、メモリ取出しがテスト・バス出力とインストリームとなり、最小のページ・モード・サイクル時間要件を満たすためにはるかに高速にしなくてはならなくなるはずである。
【００５７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５８】
（１）論理に組み込まれたメモリのテストを行うためのプロセッサ・ベースの組込み自己検査（ＢＩＳＴ）マクロであって、
テスト命令を記憶する手段と、
前記テスト命令を読み取り、前記テスト命令からテスト・パターンを生成し、前記テスト命令の順序付けを行うプロセッサ手段とを含むマクロ。
（２）前記メモリ内の障害を監視し、検出した障害を交換するための冗長手段を割り振るための冗長割振り論理手段をさらに含み、
前記冗長手段がワード線とデータ線を含むことを特徴とする、上記（１）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（３）前記テスト命令を記憶する前記手段が、
前記テスト命令を記憶する第１の読取り専用メモリ（ＲＯＭ）手段と、
前記テスト命令のシーケンスを変更するための第２のＲＯＭ手段とを含むことを特徴とする、上記（１）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（４）前記第２のＲＯＭ手段が走査可能であることを特徴とする、上記（３）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（５）前記第２のＲＯＭ手段が前記テスト命令の内容を変更することを特徴とする、上記（３）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（６）前記テスト命令用のアドレス・スケジュールを提供するためのアドレス生成手段をさらに含むことを特徴とする、上記（１）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（７）走査モードで出力信号をバッファするための境界ラッチ手段をさらに含むことを特徴とする、上記（１）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（８）前記境界ラッチ手段がシフト・レジスタ配置で接続されたマスタ／スレーブ・ラッチからなる走査可能なシフト・レジスタであることを特徴とする、上記（７）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（９）前記メモリのデータイン入力および前記メモリの期待データアウト出力を生成するためのデータ生成手段をさらに含むことを特徴とする、上記（１）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（１０）前記データ生成手段が論理および物理２進データを生成することを特徴とする、上記（１）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（１１）ＢＩＳＴマクロに境界走査ラッチを提供して前記ラッチの走査時にテスト範囲を広げるための、ＢＩＳＴマクロの入力と出力に接続された境界ラッチ・パイプ手段をさらに含むことを特徴とする、上記（１）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（１２）論理に組み込まれたメモリのテストを行うプロセッサ・ベースの組込み自己検査（ＢＩＳＴ）マクロであって、
タイミングを供給するクロック生成手段と、
テスト命令の記憶手段と、
前記テスト命令を読み取り、前記テスト命令からテスト・パターンを生成し、前記テスト命令の順序付けを行うプロセッサ手段と、
前記テスト命令用のアドレス・スケジュールを生成するアドレス生成手段と、
データ入力および期待データ出力を生成するデータ生成手段と、
メモリ内の障害を監視し、冗長ワード線およびデータ線を割り振って障害ワード線およびデータ線を置き換える冗長割振り論理手段と、
制御信号を提供する制御手段と、
ＢＩＳＴマクロの各入力および出力に接続され、前記入力および出力に走査可能な機能を提供して、テストの有効範囲を広げる境界パイプ・ラッチ手段とを含み、
前記テスト命令を記憶する前記手段が、
前記テスト命令を記憶する第１の読取り専用メモリ（ＲＯＭ）手段と、
前記テスト命令のシーケンスを変更するための第２のＲＯＭ手段とを含むことを特徴とするマクロ。
（１３）前記境界パイプ・ラッチ手段が、シフト・レジスタ配置で接続されているマスタ／スレーブ・ラッチからなる走査可能なシフト・レジスタであることを特徴とする、上記（１２）に記載のプロセッサ・ベースの組込み自己検査マクロ。
（１４）論理に組み込まれ冗長ワード線およびデータ線を備えたメモリ内の障害を監視し、前記冗長ワード線および冗長データ線を割り振って、障害のあるワード線またはデータ線あるいはその両方を置き換えるための冗長割振り論理回路であって、
前記メモリのワード線またはデータ線に障害が存在するかを判定する手段と、
前記障害を有する線のアドレスを記憶する手段と、
前記障害の前記アドレスで発生する前記障害の数が所定数よりも大きいかを判定する手段と、
前記冗長ワード線および前記冗長データ線の前記割振りを最適化し、それによって前記組込みメモリ内の前記障害の修復の可能性を最大限にする手段とを含むことを特徴とする回路。
（１５）論理に組み込まれたＤＲＡＭを形成する複数のスタック可能アレイと、
前記スタック可能アレイのそれぞれをデコードする手段と、
テスト命令を記憶する手段と、
前記テスト命令を読み取り、前記テスト命令からテスト・パターンを生成し、前記テスト命令の順序付けを行うプロセッサ手段と、
前記ＤＲＡＭ内の障害を監視し、冗長ワード線およびデータ線を割り振って、障害のあるワード線またはデータ線あるいはその両方を置き換えるための冗長割振り論理手段とを含む集積チップ。
（１６）論理集積回路（ＩＣ）チップにおいて、モジュール構造のＤＲＡＭを形成するスタック可能アレイであって、前記ＤＲＡＭが前記論理に組み込まれ、前記ＤＲＡＭが冗長ワード線および冗長データ線を備え、前記ＤＲＡＭが、
前記ＤＲＡＭのテストを行うためのプロセッサ・ベースのＢＩＳＴ手段と、
前記ＤＲＡＭ内の障害を監視し、冗長ワード線およびデータ線を割り振って、障害のあるワード線またはデータ線あるいはその両方を置き換えるための冗長割振り論理手段と、
前記複数のスタック可能アレイの構成を決定するためのプリデコーダ手段とを含むことを特徴とする、スタック可能アレイ。
（１７）前記冗長割振り論理手段が、
前記ＤＲＡＭの出力で観察されたデータを期待データと比較するためのデータ比較手段と、
前記障害ワード線のアドレスを記憶するワード・アドレス・レジスタ手段とをさらに含み、前記レジスタ手段が、
以前に記憶した前記障害ワード・アドレスを現在の前記障害ワードのアドレスと比較し、前記現在の障害ワード・アドレスが以前に記憶されていない場合は前記レジスタ手段に記憶するためのワード・アドレス比較手段を含み、それによって前記障害記憶アドレスに適用可能な前記障害ワード線がある場合に冗長ワード線を割り振ることを特徴とする、上記（１６）に記載のＤＲＡＭ。
【図面の簡単な説明】
【図１】従来技術の組込みＤＲＡＭのブロック図である。
【図２】組込みＤＲＡＭのさまざまな構成の配置図である。
【図３】組込みＤＲＡＭのさまざまな構成の配置図である。
【図４】組込みＤＲＡＭのさまざまな構成の配置図である。
【図５】組込みＤＲＡＭのさまざまな構成の配置図である。
【図６】組込みＤＲＡＭのさまざまな構成の配置図である。
【図７】ＢＩＳＴマクロおよび組込みＤＲＡＭに対するその相対位置の論理ブロック図である。
【図８】本発明によるＢＩＳＴマクロと一体化した２つのＲＯＭの図である。
【図９】ウェハ、モジュール、およびバーンイン・テスト中にセル・アレイ・ブロックの操作性を確定するための二次元冗長割振り論理を実施するためにＢＩＳＴマクロが実行するステップ・シーケンスを示す流れ図である。
【図１０】セル・アレイ・ブロックの操作性を確定するための二次元冗長割振りセクションの論理ブロック図である。
【図１１】図１０の二次元冗長割振りセクション論理ブロックの全体の動作を記述する流れ図である。
【符号の説明】
１００  集積回路チップ
１０２  組込みＤＲＡＭ
１０４  チップ論理
１０６  論理
１０８  走査入力
１１０  データ入力
１１２  ビット書込み制御
１１４  読取り／書込み制御
１１６  アドレス入力
１１８  テスト制御
１２０  データ・アウト
１２２  ＢＩＳＴ出力
１２４  走査出力
１２６  一次出力
１２８  一次入力
１３０  ワード・アドレス・プリデコーダ
１３２  ＤＲＡＭセル・アレイ
１３４  列冗長ブロック
１３６  冗長割振り論理セクション
１３８  ＢＩＳＴマクロ
１４４  ＤＲＡＭアレイ
２００  ＢＩＳＴマクロ
２０５  シーケンサ
２１０  アドレス・ジェネレータ
２２０  データ・ジェネレータ
２３０  制御ブロック
２４０  クロック・ジェネレータ
２５０  レジスタ
２５５  読取り比較ブロック
２６０  二次元冗長ブロック
２７０  レジスタ・ブロック
２９０  アレイ
２９５  出力レジスタ
３２０  走査可能ＲＯＭ
７１０  障害ワード・アドレス・レジスタ
７１５  障害ワード・アドレス・コンパレータ
７１８  障害ワード・アドレス・カウンタ。
７２０  障害データ・ビット・レジスタ
７３０  障害カウンタ
７４０  データ・ビット障害ラッチ
７５０  ブロック
７６０  障害ワード線アドレス回路
７６５  マルチプレクサ
【図１】
0003588246.tif 000002
【図２】
0003588246.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003588246.tif 000009
【図９】
0003588246.tif 000010
【図１０】
0003588246.tif 000011
【図１１】
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