(57)【特許請求の範囲】
【請求項１】
第１導電型半導体領域の表面に、最大不純物濃度の深さが前記表面から５０ｎｍ以下になるように、第２導電型不純物を導入して、不純物領域を形成する工程と、
この不純物領域から前記第１導電型半導体領域への前記第２導電型不純物の拡散が抑制される条件でもって、前記不純物領域上にキャップ絶縁膜を形成する工程と、
前記キャップ絶縁膜を形成した後の熱処理または前記キャップ絶縁膜の形成工程に伴う加熱により、前記第２導電型不純物の活性化を行なうことにより、前記第１導電型半導体領域の表面に第２導電型拡散層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
７００℃以下の成膜温度で前記キャップ絶縁膜を形成した後の熱処理、またはこの形成に伴う加熱により、前記第２導電型拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
５０℃／分以上の昇温速度でもって所定の成膜温度に設定して前記キャップ絶縁膜を形成した後の、またはこれに伴う熱処理により、前記第２導電型拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
所定の成膜温度でもって前記キャップ絶縁膜を形成した後、前記成膜温度よりも高い温度の熱処理により、前記第２導電型拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
第１導電型半導体領域の表面に、最大不純物濃度の深さが前記表面から５０ｎｍ以下になるように、第２導電型不純物を導入する工程と、前記第１導電型半導体領域の表面に圧縮応力を加えるとともに、前記第１導電型半導体領域を加熱することにより、前記第２導電型不純物の活性化を行なうことにより、前記第１導電型半導体領域の表面に第２導電型拡散層を形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１導電型半導体領域の帯電を防止するとともに、イオン注入により前記第２導電型不純物を前記第１導電型半導体領域の表面に導入することを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に浅い接合の拡散層の形成方法に特徴がある半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。
【０００３】
ＬＳＩ単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現できる。しかし、微細化に伴って種々の問題も発生し、さらなる高集積化が困難になってきている。
【０００４】
例えば、ＭＯＳトランジスタの場合であれば、微細化に伴ってソース・ドレイン拡散層の接合深さが浅くなるため、不純物の濃度・深さ方向の制御が大きな問題となってくる。
【０００５】
具体的には、ｐ型ソース・ドレイン拡散層を形成する場合、通常、ＢまたはＢＦ２  のイオン注入が用いられるが、より浅い接合の形成に対しては、上記原子の質量が小さいことから、イオン注入時にチャネリングが顕在化し、接合深さが深くなるため、深さ方向の制御が困難になるという問題が生じる。
【０００６】
このような問題を解決する方法として、あらかじめＳｉ、Ｇｅ、Ｃ、Ｆ等の中性粒子を単結晶のｎ型シリコン基板にイオン注入し、その表面部分をアモルファス化した後に、ＢまたはＢＦ２  のイオン注入を行なうことが提案されている（プリアモルファス法）。
【０００７】
しかしながら、プリアモルファス法による浅い接合の形成方法には以下のような問題がある。すなわち、イオン注入後の熱処理により、アモルファスシリコン／単結晶シリコンの界面付近に高密度の欠陥層が形成され、ｐｎ接合特性が大幅に劣化するという問題があった。
【０００８】
一方、浅い接合のソース・ドレイン拡散層を形成するには、不純物イオンの加速エネルギーを低くする必要があり、これにより、イオン注入時の反射・スパッタリング効果が顕著により、不純物濃度の制御が困難になる。したがって、従来のイオン注入法では、浅い接合のソース・ドレイン拡散層を形成することは困難であった。
【０００９】
また、イオン注入後の熱処理においては、内方拡散よりも外方拡散のほうが起こり易くなる可能性があるので、内方拡散および外方拡散の両拡散が起こるという異常拡散が発生したり、寄生抵抗が増大するという問題も生じる。
【００１０】
【発明が解決しようとする課題】
上述の如く、従来のイオン注入法（プリアモルファス法）により、接合の浅い拡散層を形成すると、アモルファスシリコン／単結晶シリコンの界面近傍に高密度の欠陥層が形成され、ｐｎ接合特性が大幅に劣化するという問題があった。
【００１１】
また、浅い接合の拡散層を形成するには、不純物イオンの加速エネルギーを低くする必要があり、これにより、イオン注入時の反射・スパッタリング効果が顕著になり、不純物濃度の制御が困難になるという問題があった。さらに、イオン注入後の熱処理においては、異常拡散が発生したり、寄生抵抗が増大するという問題があった。
【００１２】
本発明（請求項１〜請求項７）は、上記事情を考慮してなされたもので、良質な浅い接合の拡散層を容易に形成できる半導体装置の製造方法を提供することを目的としている。
【００１３】
特に、本発明（請求項１）は、プリアモルファス法におけるｐｎ接合特性の劣化を防止でき、浅い接合の拡散層を容易に形成できる半導体装置の製造方法を提供することを目的としている。
【００１４】
特に、本発明（請求項２〜請求項６）は、イオン注入後の熱処理における異常拡散を防止でき、浅い接合の拡散層を容易に形成できる半導体装置の製造方法を提供することを目的としている。
【００１５】
特に、本発明（請求項７）は、不純物の加速エネルギーを低くしても、所望の不純物濃度分布を有する浅い接合の拡散層を容易に形成できる半導体装置の製造方法を提供することを目的としている。
【００２４】
【課題を解決するための手段】
［概要］上記目的を達成するために、本発明に係る半導体装置の製造方法（請求項１）は、第１導電型半導体領域の表面に、最大不純物濃度の深さが前記表面から５０ｎｍ以下になるように、第２導電型不純物を導入して、不純物領域を形成する工程と、この不純物領域から前記第１導電型半導体領域への前記第２導電型不純物の拡散が抑制される条件でもって、前記不純物領域上にキャップ絶縁膜を形成する工程と、前記キャップ絶縁膜を形成した後の熱処理または前記キャップ絶縁膜の形成工程に伴う加熱により、前記第２導電型不純物の活性化を行なうことにより、前記第１導電型半導体領域の表面に第２導電型拡散層を形成する工程とを有することを特徴とする。
【００２５】
また、本発明に係る他の半導体装置の製造方法（請求項２）は、上記半導体装置の製造方法（請求項１）において、７００℃以下の成膜温度で前記キャップ絶縁膜を形成した後の熱処理、またはこの形成に伴う前記第２導電型不純物の活性化を行なうことを特徴とする。
【００２６】
ここで、前記絶縁膜としては例えば窒化膜を用いると良い。
【００２７】
また、本発明に係る他の半導体装置の製造方法（請求項３）は、上記半導体装置の製造方法（請求項１）において、５０℃／分以上の昇温速度でもって所定の成膜温度に設定して前記絶縁膜を形成した後の、またはこれに伴う熱処理により、前記第２導電型拡散層を形成することを特徴とする。
【００２８】
また、本発明に係る他の半導体装置の製造方法（請求項４）は、上記半導体装置の製造方法（請求項１）において、所定の成膜温度でもって前記キャップ絶縁膜を形成した後、前記成膜温度よりも高い温度の熱処理により、前記第２導電型拡散層を形成することを特徴とする。
【００２９】
ここで、前記キャップ絶縁膜を形成する前に、６００℃以下の熱処理により、不純物領域を結晶化しても良い。
【００３０】
また、本発明に係る他の半導体装置の製造方法（請求項５）は、第１導電型半導体領域の表面に、最大不純物濃度の深さが前記表面から５０ｎｍ以下になるように、第２導電型不純物を導入する工程と、前記第１導電型半導体領域の表面に圧縮応力を加えるとともに、前記第１導電型半導体領域を加熱することにより、前記第２導電型不純物の活性化を行なうことにより、前記第１導電型半導体領域の表面に第２導電型拡散層を形成することを特徴とする。
【００３１】
また、本発明に係る他の半導体装置の製造方法（請求項６）は、上記半導体装置の製造方法（請求項１〜請求項５）において、前記第１導電型半導体領域の帯電を防止するとともに、イオン注入により前記第２導電型不純物を前記第１導電型半導体領域の表面に導入することを特徴とする。
【００３６】
［作用］
本発明者等の研究によれば、最大不純物濃度の深さが５０ｎｍ以下の浅い接合の拡散層を形成した場合には、図１１に示すように、外方拡散による不純物の減少が顕著により、所望の不純物濃度分布を有する拡散層の形成が困難になることが明らかになった。
【００３７】
そこで、本発明（請求項１〜請求項４）では、第２導電型不純物領域上にキャップ絶縁膜を形成して外方拡散による第２導電型不純物の減少を防止している。また、絶縁膜の成膜の際に、第２導電型不純物が拡散すると、外方拡散を防止する意味が無くなるので、本発明では、第２導電型不純物の拡散（内方拡散）が抑制される条件でもって、キャップ絶縁膜の成膜を行なうようにしている。
【００３８】
したがって、本発明によれば、異常拡散の発生を防止でき、所望の不純物濃度分布を有する浅い拡散層を容易に形成できるようになる。
【００３９】
また、本発明（請求項２）によれば、７００℃以下の成膜温度で絶縁膜を形成しているので、第１導電型半導体領域への第２導電型不純物の拡散を効果的に抑制できるようになる。
【００４０】
また、成膜温度が７００℃以下の低温であっても加熱状態が長くなると、第２導電型不純物の拡散量が多くなり、所望の不純物濃度分布を有する浅い拡散層を形成できなく恐れがある。したがって、本発明（請求項３）では、５０℃／分以上の昇温速度でもって素早く所定の成膜温度（７００℃以下が好ましい）に設定するようにしている。
【００４１】
なお、本発明（請求項１）の一実施態様としては、本発明（請求項４）のように、所定の成膜温度（７００℃以下が好ましい）でキャップ絶縁膜を形成した後、上記成膜温度よりも高い温度の熱処理により、第２導電型不純物の活性化を行なって拡散層を形成することがあげられるが、上記キャップ絶縁膜の形成に伴う加熱により第２導電型不純物の活性化を行なっても良い。
【００４２】
また、本発明（請求項５）によれば、第１導電型半導体領域の表面に圧縮応力が加わっているので、格子間隔が小さくなり、第２導電型不純物の外方拡散が抑制される。したがって、本発明によれば、所望の不純物濃度分布を有する浅い拡散層を形成できるようになる。
【００４３】
また、本発明（請求項６）では、第２導電型不純物の導入をイオン注入により行なう際に、第１導電型半導体領域が帯電しないようにしている。これはイオン注入により浅い接合の拡散層を形成するためには、不純物の加速エネルギーを低くする必要があり、このような場合には、第１導電型半導体領域に帯電した電荷により、不純物イオンの運動が影響を受け、所定領域に注入されなくなり、注入量が減少するからである。
【００４４】
したがって、本発明によれば、第１導電型半導体領域の帯電の影響を受けずに済むので、不純物イオンの加速エネルギーを低くしても、所望の不純物濃度分布を有する浅い拡散層を容易に形成できるようになる。
【００４５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（実施形態）を説明する。
【００４６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るｐ型ＭＯＳトランジスタの製造方法を示す工程断面図である。
【００４７】
まず、図１（ａ）に示すように、単結晶のｎ型シリコン基板１の表面に熱酸化によりフィールド酸化膜２を形成する。
【００４８】
次に図１（ｂ）に示すように、ｎ型シリコン基板１の表面にゲート酸化膜３を形成した後、このゲート酸化膜３上にゲート電極４となる多結晶シリコン膜を形成し、この多結晶シリコン膜をパターニングして、ゲート電極４を形成する。
【００４９】
次に図１（ｃ）に示すように、ゲート電極４をマスクとして、加速エネルギー１５ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件で、Ｇａをｎ型シリコン基板１の表面にイオン注入して、アモルファス状態の第１の不純物領域５ａを形成する。次に同図（ｃ）に示すように、引き続き、ゲート電極４をマスクとして、加速エネルギー５ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件で、ＢＦ２  をｎ型シリコン基板１の表面にイオン注入して、第１の不純物領域５ａの表面に、第２の不純物領域５ｂを形成する。
【００５０】
次に図１（ｄ）に示すように、例えば、常圧ＣＶＤ法により成膜温度４００℃でもって、全面に層間絶縁膜としてのシリコン酸化膜６を形成した後、９００℃、３０秒のＲＴＡにより、ｎ型シリコン基板１を熱処理して、不純物の活性化および第１、第２の不純物領域５ａ，５ｂの結晶回復（結晶化）を行なって、ｐ型ソース・ドレイン拡散層７を形成する。
【００５１】
この後は、図示しないが、周知の方法により、層間絶縁膜であるシリコン酸化膜６にコンタクトホールを開口し、ソース・ドレイン電極、ゲート配線などの各電極・配線を形成する。
【００５２】
図２は、図１（ｃ）の工程段階の不純物領域５ａ，５ｂの不純物元素（Ｇａ，Ｂ）の濃度分布を示す図である。横軸は基板表面からの深さを示している。
【００５３】
図２によれば、不純物濃度が１０１７ｃｍ−３となる深さは、Ｇａで約４５ｎｍ、Ｂで約３０ｎｍであり、Ｂの方が浅いことが分かる。。これは、質量が重いＧａのイオン注入を行なって基板表面をアモルファス化した後、Ｇａよりも質量が軽いＢのイオン注入を行なったので、Ｂのチャネリングが抑制されたからである。
【００５４】
図３は、図１（ｄ）の工程で形成したｐ型ソース・ドレイン拡散層７の正孔の濃度分布を示す図である。
【００５５】
図３によれば、正孔濃度のピーク値が約１０２０ｃｍ−３、深さが約５０ｎｍの正孔の濃度分布が形成され、高濃度の浅い接合のｐ型ソース・ドレイン拡散層７が形成されていることが分かる。
【００５６】
また、本実施形態のｐ型ＭＯＳトランジスタを調べた結果、接合リーク電流もＧａのイオン注入に伴うリーク電流の増加も見られなかった。すなわち、ｐｎ接合特性の劣化は起こらなかった。
【００５７】
以上述べたように、本実施形態によれば、プリアモルファス化法を用いても、ｐｎ接合特性の劣化を招かずに、高濃度で浅いｐ型ソース・ドレイン拡散層７を形成でき、もって次世代ＬＳＩの性能を大幅に引き出せる微細なＭＯＳトランジスタを製造できるようになる。
【００５８】
なお、本実施形態は以下の通り種々変形可能である。
【００５９】
（１）本実施形態では、９００℃、３０秒のＲＴＡにより不純物の活性化を行なったが、熱処理温度は５５０℃以上１０００℃以下の範囲で変更可能である。
【００６０】
ここで、５５０℃以上とするのは、Ｇａの再配列が起こるようにするためであり、１０００℃以下とするのは、Ｇａの外方拡散を防止するためである。
【００６１】
（２）第１、第２の不純物領域５ａ，５ｂ上にキャップ絶縁膜を形成した後に、熱処理により、Ｇａ、Ｂの活性化を行なう。これはＧａ、Ｂの方拡散を防止するためである。上記キャップ絶縁膜としては例えば窒化膜を用いると良い。
【００６２】
（３）上記キャップ絶縁膜の成膜は、該成膜中に、第１、第２の不純物領域５ａ，５ｂ外にＧａ、Ｂが拡散しないようにして行なう。
【００６３】
（４）上記キャップ絶縁膜の成膜は、この成膜中に、アモルファス状態である第１、第２の不純物領域が結晶化しないようにして行なう。
【００６４】
（第２の実施形態）
図４は、本発明の第２の実施形態に係るｐ型ＭＯＳトランジスタの製造方法を示す工程断面図である。
【００６５】
まず、図４（ａ）に示すように、単結晶のｎ型シリコン基板１１の表面に熱酸化によりフィールド酸化膜１２を形成する。
【００６６】
次に図４（ｂ）に示すように、ｎ型シリコン基板１１の表面にゲート酸化膜１３を形成した後、このゲート酸化膜１３上にゲート電極１４となる多結晶シリコン膜を形成し、この多結晶シリコン膜をパターニングして、ゲート電極１４を形成する。
【００６７】
次に図４（ｃ）に示すように、ゲート電極１４をマスクとして、加速エネルギー１ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件で、Ｂをｎ型シリコン基板１１の表面にイオン注入して、低濃度の不純物領域１５ａを形成する。
【００６８】
このとき、基板電位が６００ｅＶ以下となるように、エレクトロンシャワーにを使用して基板表面の帯電を防止しながら、Ｂのイオン注入を行なう。
【００６９】
なお、エレクトロンシャワーは、本来は、ゲート破壊を防止するために使用するものであって、本実施形態のように帯電防止のために使用することは今まで行なわれていない。
【００７０】
次に図４（ｄ）に示すように、例えば、常圧ＣＶＤ法により成膜温度３８０℃でもって、全面にシリコン酸化膜１６を形成した後、ＲＩＥ等の異方性エッチングによるエッチバックにより、ゲート部の側部および上部にシリコン酸化膜１６を選択的に残置させる。
【００７１】
このシリコン酸化膜１６は、ＬＤＤ構造を形成するための側壁ゲート絶縁膜およびＢの外方拡散を防止するためのキャップ絶縁膜を果たす。
【００７２】
次に同図（ｄ）に示すように、シリコン酸化膜１６で覆われたゲート部をマスクとして、Ｂを加速電圧１ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件で、ｎ型シリコン基板１の表面にイオン注入して、不純物領域１５ａよりも高濃度で深い不純物領域１５ｂを形成する。
【００７３】
次に図４（ｅ）に示すように、９００℃、３０秒のＲＴＡにより、ｎ型シリコン基板１１を熱処理して、不純物の活性化および不純物領域１５ａ，１５ｂの結晶回復（結晶化）を行なって、ＬＤＤ構造のｐ型ソース・ドレイン拡散層１７を形成する。なお、シリコン酸化膜１６を形成する前に６００℃以下の温度で結晶化を行なっても良い。
【００７４】
この後は、図示しないが、周知の方法により、全面に例えば窒化シリコンからなる層間絶縁膜を形成し、この層間絶縁膜にコンタクトホールを開口し、各電極配線を形成する。
【００７５】
図５は、図４（ｄ）の工程段階の不純物領域１５ａ，１５ｂの不純物元素（Ｂ）の濃度分布を示す図である。横軸は基板表面からの深さを示している。また、図６は、従来方法によりｐ型ＭＯＳトランジスタを形成した場合の不純物領域の不純物元素（Ｂ）の濃度分布を示す図である。従来方法が本実施形態の方法のそれと異なる点は、シリコン酸化膜１６をＬＰＣＶＤ法により成膜温度７８０℃でもって形成したことにある。
【００７６】
図５によれば、本実施形態の場合、不純物濃度が４．６×１０１４ｃｍ−２と、設定注入量に対して１０％不足しているがことが分かる。これはイオン注入時の反射の影響であり、従来方法で見られるような大幅な注入量の低下は見られない。すなわち、従来方法の場合、図６によれば、不純物濃度が３．２×１０１４ｃｍ−３と、設定注入量に対して６０％程度しか注入されていない。これは、計算上イオン注入時の反射は１０％以下であり、スパッタリングイールドは０．０１ｎｍであることから、その他の要因が支配的である。
【００７７】
従来方法における注入量の低下の原因としては、イオンビーム自体が持つ電荷が３００ｅＶ相当であることから、基板表面にこの電荷量の帯電が起き、これにより、１ｋｅＶと低エネルギーのＢイオンが基板表面に飛んできた場合、基板表面に帯電した電荷により、イオン散乱角が変化したことが推測される。
【００７８】
しかし、本実施形態では、エレクトロンシャワーを用いているので、基板表面の帯電が抑制され、これにより、基板電位によるエネルギーロスや、イオンビームが曲げられるなどの影響による注入量の低下は抑制される。したがって、本実施形態の場合、注入量の低下の原因としては、イオン注入時の反射の影響のみとなり、計算上通りに設定注入量に対して１０％不足する程度となる。
【００７９】
図７は、図４（ｅ）の工程で形成したｐ型ソース・ドレイン拡散層１７の不純物の濃度分布を示す図である。また、図８は従来方法により形成したｐ型ソース・ドレイン拡散層の不純物の濃度分布を示す図である。
【００８０】
図７によれば、本実施例による熱処理後においては、不純物濃度は４．３×１０１４ｃｍ−２となり若干ながら低下しているが、従来方法で見られるような大幅な低下は起こらない。すなわち、従来方法の場合、図８によれば、不純物濃度は５．５×１０１３ｃｍ−２と９０％は外方への拡散が起きていることが分かる。
【００８１】
従来方法における不純物濃度の低下の原因としては、ｐ型ソース・ドレイン拡散層を形成する際の熱処理の前の側壁ゲート絶縁膜（シリコン酸化膜１６）の成膜温度が高温なために、不純物領域の不純物が外方拡散することが考えられる。特に、最大不純物濃度の深さ５０ｎｍ以下の浅い拡散層を形成する場合には、作用で説明したように外方拡散が顕著になり大きな問題となる。
【００８２】
また、成膜温度が高温であることから、イオン注入により形成した１次欠陥損傷領域である不純物領域の欠陥が容易に２次欠陥へと成長し、これにより、絶縁膜の成膜後において２次欠陥を介した拡散が起こり、不純物の拡散が顕著になることも考えられる。
【００８３】
さらに、不純物領域の欠陥が２次欠陥へと成長することにより、ｐ型ソース・ドレイン拡散層を形成する際の熱処理により、欠陥を十分にアニールアウトできないことが考えらる。
【００８４】
一方、本実施形態の場合は、ｐ型ソース・ドレイン拡散層１７を形成する際の熱処理の前のシリコン酸化膜１６の成膜工程が低温なために、従来方法の場合のような原因による不純物の拡散による不純物濃度の低下は起こらず、不純物濃度の低下を効果的に抑制できる。
【００８５】
イオン注入に伴う欠陥（損傷）密度は、最大濃度領域付近に格子間型の欠陥を高密度に有する。イオン注入の加速エネルギーの低電圧化に伴い、最大不純物濃度領域の格子間型欠陥領域も基板表面に位置するようになる。
【００８６】
図９は、７００℃でもって拡散層を形成した場合の拡散層のシート抵抗と熱処理時間との関係を示す特性図である。図９から熱処理時間の長時間化に伴い、シート層抵抗は大幅に増大していることが分かる。
【００８７】
これは、拡散層を形成するための熱処理を行なう前に、不純物領域の不純物の最配列・拡散が既に行なわれていることを示している。したがって、浅い接合の拡散層を形成するために、不純物の活性化を伴う熱処理前の工程を考慮する必要性がある。
【００８８】
具体的には、本発明者等の研究によれば、５０℃／分以上の昇温速度でもって短時間で所定の成膜温度に設定してシリコン酸化膜１６を形成することにより、熱処理を行なう前に、不純物領域の不純物の最配列・拡散を効果的に防止できることが分かった。
【００８９】
（第３の実施形態）
本実施形態のｐ型ＭＯＳトランジスタの製造方法が第２の実施形態のそれと異なる点は、図４（ｅ）の工程で、９００℃、３０秒のＲＴＡにより、不純物の活性化および不純物領域１５ａ，１５ｂの結晶回復を行なう代わりに、層間絶縁膜の形成時に伴う加熱により上記不純物の活性化、結晶回復を行なって、ｐ型ソース・ドレイン拡散層を形成することにある。この場合、層間絶縁膜の成膜温度は５５０℃程度とすることが好ましい。本実施形態によれば、ＲＴＡが不要になるので、プロセスの簡略化を図れるようになる。
【００９０】
（第４の実施形態）
まず、周知の方法により、シリコン基板の表面上にゲート酸化膜、ゲート電極を形成し、さらにゲート電極をマスクとして、加速電圧１ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でＢのイオン注入を行なって、深さ５０ｎｍ以下の浅いｐ型ソース・ドレイン拡散層となる不純物領域を形成する。
【００９１】
次にシリコン基板の裏面にシリコン窒化膜を形成し、シリコン基板を反らすことにより、ｐ型シリコン基板の表面に圧縮応力を加え、この状態で７００℃、１０分の熱処理により、不純物領域のＢの活性化、不純物領域の結晶回復を行なって、ｐ型ソース・ドレイン拡散層を形成する。
【００９２】
図１０は、本実施形態のように加速電圧１ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件でＢのイオン注入を行なった後に、７００℃、１０分の熱処理を行なう際に、シリコン基板の表面に加わる応力の影響を述べた結果である。
【００９３】
図１０に示すように、シリコン基板の表面に引張応力が加わると、シリコンの結晶格子が広げられるため、格子間の隙間が大きくなり、Ｂの外方拡散がより起こり易くなり、図１０に示すように、シート抵抗は５００Ω／□以上の高い値となる。
【００９４】
これに対して、シリコン基板の表面に圧縮応力を加えた場合には、シリコンの結晶格子が狭められ、格子間隔が小さくなるためＢの外方拡散が抑制され、図１０に示すように、０．１〜０．５ＧＰａの範囲で３００Ω／□以下のシート抵抗が得られる。
【００９５】
これ以上の圧縮応力が加わると、今度はＢがシリコン中に分散した状態で存在するよりもクラスターもしくは析出物とした方がより安定となるため、再びシート抵抗の上昇が起こる。しかし、引張応力が加わった状態と比較すると、シリコン基板の表面に電気的に活性化したＢの濃度が高いために、シート抵抗は低い値となる。
【００９６】
この現象は程度の差こそあれ、Ｇａ，Ｉｎ，Ｐ，Ａｓ，Ｓｂなどの不純物全てについて観察され、いずれも表面に圧縮応力を加えたほうがより望ましい特性が得られることが見出された。
【００９７】
したがって、本実施形態のように、シリコン基板の表面に圧縮応力を加えながら熱処理を行なえば、不純物の外方拡散を効果的に抑制できるので、所望の不純物濃度分布を有する深さ５０ｎｍ以下の浅いｐ型ソース・ドレイン拡散層を容易に形成できるようになる。
【００９８】
なお、本発明は、上記実施形態に限定されるものではない。
【００９９】
例えば、同じ導電型および導電率となるイオン種としては、Ｉｎ等のＩＩＩ  族元素を用いることもできる。
【０１００】
また、シリコン基板は単結晶でなく多結晶であっても良く、さらに、単結晶シリコン基板上にＣＶＤ法等によって単結晶シリコン層を形成し、これを新たな基板として使用しても良い。
【０１０１】
また、上記実施形態では、所望の不純物濃度を得るために、ＢＦ２  やＢのイオン注入を行なったが、他の不純物のイオン注入を行なっても良い。特に、ＢやＢＦ２  のようにイオン半径の小さい不純物を用いた場合に、本発明の効果は顕著となる。
【０１０２】
また、上記実施形態では、ｐ型ＭＯＳトランジスタの場合について説明したが、本発明はｎ型ＭＯＳトランジスタにも適用できる。例えば、第１の実施形態の場合であれば、Ｓｂ等のＶ族元素をイオン注入した後、それより質量が軽いＰ、Ａｓ等のＶ元素をイオン注入すれば良い。
【０１０３】
また、本発明は、ＭＯＳトランジスタ以外の素子の浅い接合の拡散層にも適用できる。
【０１０４】
また、上記実施形態では、熱処理前のキャップ絶縁膜としてシリコン酸化膜を用いたが、不純物領域に結晶変化が起こらない状況下で成膜するのであれば、窒化膜やポリシリコン膜などを用いても良い。
【０１０５】
また、上記実施形態では、イオン注入により不純物の導入を行なったが、気相拡散や気相拡散などにより行なっても良い。さらに、イオンシャワー、プラズマドーピングなどにより行なっても良い。
【０１０６】
また、上記実施形態では、シリコン基板の表面に拡散層を形成する場合につてい説明したが、本発明は半導体層（膜）の表面に拡散層を形成する場合にも適用できる。
【０１０７】
また、第２、第３の実施形態において、第１の実施形態のプリアモルファス法を適用しても良い。
【０１０８】
また、第２、第３の実施形態において、予め６００℃以下の低温熱処理によりイオン注入によって形成される一次欠陥をアニールアウトさせても良い。
【０１０９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【０１１０】
【発明の効果】
以上詳述したように本発明によれば、良質な浅い接合の拡散層を容易に形成できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るｐ型ＭＯＳトランジスタの製造方法を示す工程断面図
【図２】図１（ｃ）の工程段階の不純物領域の不純物濃度分布を示す図
【図３】図１（ｄ）の工程で形成したｐ型ソース・ドレイン拡散層の正孔濃度分布を示す図
【図４】本発明の第２の実施形態に係るｐ型ＭＯＳトランジスタの製造方法を示す工程断面図
【図５】図４（ｄ）の工程段階の不純物領域の不純物濃度分布を示す図
【図６】従来方法の場合の不純物領域の不純物濃度分布を示す図
【図７】図４（ｅ）の工程で形成したｐ型ソース・ドレイン拡散層の不純物濃度分布を示す図
【図８】従来方法により形成したｐ型ソース・ドレイン拡散層の不純物濃度分布を示す図
【図９】拡散層のシート抵抗と熱処理時間との関係を示す特性図
【図１０】シリコン基板の表面に加わる応力（圧縮応力、引張り応力）と拡散層のシート抵抗との関係を示す特性図
【図１１】最大不純物濃度の深さと外方拡散量との関係を示す特性図
【符号の説明】
１…ｎ型シリコン基板（第１導電型半導体領域）
２…フィールド酸化膜
３…ゲート酸化膜
４…ゲート電極
５ａ…第１の不純物領域
５ｂ…第２の不純物領域
６…シリコン酸化膜
７…ｐ型ソース・ドレイン拡散層
１１…ｎ型シリコン基板（第１導電型半導体領域）
１２…フィールド酸化膜
１３…ゲート酸化膜
１４…ゲート電極
１５ａ…低濃度の不純物領域
１５ｂ…高濃度の不純物領域
１６…シリコン酸化膜（キャップ絶縁膜）
１７…ｐ型ソース・ドレイン拡散層
【図１】
0003545526.tif 000002
【図２】
0003545526.tif 000003
【図３】
0003545526.tif 000004
【図４】
0003545526.tif 000005
【図５】
0003545526.tif 000006
【図６】
0003545526.tif 000007
【図７】
0003545526.tif 000008
【図８】
0003545526.tif 000009
【図９】
0003545526.tif 000010
【図１０】
0003545526.tif 000011
【図１１】
0003545526.tif 000012