(57)【特許請求の範囲】
【請求項１】
外部から入力されるアドレスの変化又はチップセレクト信号の有効化を検出してアドレス変化検出信号を生成する検出手段と、該アドレス変化検出信号から生成されるラッチ信号に従って前記アドレスをラッチ手段にラッチし、該ラッチされたアドレスに従って動作する半導体記憶装置において、
前記ラッチ手段が前記アドレスをラッチするタイミングを含む所定期間内で、前記外部から入力されるアドレスに対する感度を下げて前記ラッチ手段に出力するフィルタ手段を具備することを特徴とする半導体記憶装置。
【請求項２】
前記フィルタ手段は、前記外部から入力されるアドレス及び前記チップセレクト信号が確定した時点以降の所定のタイミングから、少なくとも前記ラッチ手段が前記アドレスをラッチするタイミングまでの期間に、前記外部から入力されるアドレスに対する感度を下げることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記フィルタ手段は、前記外部から入力されるアドレス及び前記チップセレクト信号の変化が前記検出手段に伝達された後に、前記外部から入力されるアドレスに対する感度を下げることを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記フィルタ手段は、前記外部から入力されるアドレスに対して感度を下げ始めるタイミングと前記ラッチ手段に供給されるアドレスにノイズが載るタイミングが重なったとした場合に、前記ラッチ手段が前記アドレスをラッチするタイミングを基準として、前記ノイズの載ったアドレスが感度を下げられた状態で前記ラッチ手段により誤まったアドレスとして認識されないレベルまで戻るのに必要な時間だけ少なくとも前の時点から、前記アドレスに対する感度を下げ始めることを特徴とする請求項１〜３の何れかの項記載の半導体記憶装置。
【請求項５】
前記フィルタ手段は、
前記外部から入力されるアドレスに対する感度を下げて前記ラッチ手段に出力する抵抗素子と、
前記外部から入力されるアドレスに対する感度を下げるべき期間では、前記外部から入力されるアドレスを前記抵抗素子を介して前記ラッチ手段に出力し、該期間以外では前記抵抗素子を介さずに前記外部から入力されるアドレスを前記ラッチ手段に出力するスイッチ手段と
を備えたことを特徴とする請求項１〜４の何れかの項記載の半導体記憶装置。
【請求項６】
前記フィルタ手段は、前記外部から入力されるアドレスのレベルに応じて閾値を変化させるヒステリシス特性を備えた回路であることを特徴とする請求項１〜４の何れかの項記載の半導体記憶装置。
【請求項７】
外部から入力されるアドレスの変化又はチップセレクト信号の有効化を検出してアドレス変化検出信号を生成する検出手段と、該アドレス変化検出信号から生成されるラッチ信号に従って前記アドレスをラッチ手段にラッチし、該ラッチされたアドレスに従って動作し、１メモリサイクル中に少なくともリフレッシュ及び読出しを行う半導体記憶装置であって、
前記ラッチ信号を制御することにより、前記リフレッシュ中のセンスアンプ活性化時、前記読出し中のセンスアンプ活性化時及び前記読出し中のデータ出力動作時に連続的に発生して前記外部から入力されるアドレスに載る電源ノイズの影響が解消されるタイミングで前記外部から入力されるアドレスを前記ラッチ手段にラッチさせる制御手段を具備することを特徴とする半導体記憶装置。
【請求項８】
外部から入力されるアドレスの変化又はチップセレクト信号の有効化を検出してアドレス変化検出信号を生成する検出手段と、該アドレス変化検出信号から生成されるラッチ信号に従って前記アドレスをラッチ手段にラッチし、該ラッチされたアドレスに従って動作し、１メモリサイクル中に少なくともリフレッシュ及び読出しを行う半導体記憶装置であって、
前記ラッチ信号を制御することにより、チップ内部でノイズの発生する可能性がある時点以降に前記ラッチ手段のラッチ状態を解除する制御手段を具備し、
前記リフレッシュの後に前記読出しが実行され、前記リフレッシュの際に前記読出しの為の前記アドレスをラッチし、読出しデータの出力動作が完了して電源ノイズの影響が無くなる時点で該ラッチ状態を解除することを特徴とする半導体記憶装置。
【請求項９】
外部から入力されるアドレスの変化又はチップセレクト信号の有効化を検出してアドレス変化検出信号を生成する検出手段と、該アドレス変化検出信号から生成されるラッチ信号に従って前記アドレスをラッチ手段にラッチし、該ラッチされたアドレスに従って動作し、１メモリサイクル中に少なくともリフレッシュ及び読出しを行う半導体記憶装置であって、
前記ラッチ信号を制御することにより、チップ内部でノイズの発生する可能性がある時点以降に前記ラッチ手段のラッチ状態を解除する制御手段を具備し、
前記読出しの後に前記リフレッシュが実行され、前記読出しの際にラッチされた前記アドレスは前記読出しから前記リフレッシュの動作に渡って保持され、前記リフレッシュの動作の完了後に前記ラッチ状態を解除することを特徴とする半導体記憶装置。
【請求項１０】
１メモリサイクル内で読出し及び書込みの一方及びリフレッシュとを行うＭＳＲＡＭからなる半導体記憶装置であって、
外部からアドレスを受けるアドレスバッファと、
前記アドレスバッファから出力されたアドレスを受け第１の制御信号に応答して該アドレスを出力する入力フィルタと、
前記入力フィルタから出力されたアドレスを第２の制御信号に応答してラッチするラッチ回路と、
前記ラッチ回路から出力されたアドレスの変化又はチップセレクト信号の遷移に応答してアドレス変化検出信号を出力するＡＴＤ回路と、
少なくとも前記アドレス変化検出信号に応答してリフレッシュアドレスを出力するリフレッシュ制御回路と、
前記ラッチ回路から出力されたアドレス及び前記リフレッシュアドレスを前記アドレス変化検出信号に応答して選択的に出力するマルチプレクサと、
少なくとも前記アドレス変化検出信号に応答して前記第１及び第２の制御信号を出力する制御回路とを備え、
前記第１の制御信号は前記ラッチ回路が前記アドレスをラッチする際に前記入力フィルタの入力感度を低下させるように駆動し、前記第２の制御信号は前記読出しが実行される際に前記アドレスに対応したメモリセルから読み出されたデータの出力が完了するまで前記ラッチ回路にて保持されたアドレスを保持しつづけるように駆動することを特徴とする半導体記憶装置。
【請求項１１】
前記リフレッシュの後に前記読出しが実行され、前記リフレッシュの際に前記読出しの為の前記アドレスをラッチし、読出しデータの出力動作が完了して電源ノイズの影響が無くなる時点で前記ラッチ回路のラッチ状態を解除することを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
前記読出しの後に前記リフレッシュが実行され、前記読出しの際にラッチされた前記アドレスは前記読出しから前記リフレッシュの動作に渡って保持され、前記リフレッシュの動作の完了後に前記ラッチ回路のラッチ状態を解除することを特徴とする請求項１０記載の半導体記憶装置。
【請求項１３】
少なくとも書込みイネーブル信号に応答して第３の制御信号を出力する書込み制御回路と、
前記第３の制御信号に応答して前記ラッチ回路から出力されたアドレスをラッチしそのラッチしたアドレスを前記マルチプレクサへ出力するレジスタ回路を更に備えることを特徴とする請求項１０記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から与えられるアドレスをラッチしてチップ内部の動作に使用する半導体記憶装置に関し、特に、検出したアドレスの変化をトリガに外部から与えられたアドレスをラッチして動作する半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来の半導体記憶装置の中には、外部から与えられたアドレスをラッチした後に、ラッチされたアドレスを後段の回路で使用するものがある。図１０はこうした半導体記憶装置について外部から入力されたアドレスがラッチされるまでの経路についてその概略構成を示した回路図である。
【０００３】
アドレスバッファ１００は入力アドレスＩＮのビット数に相当する個数だけ設けられ、ラッチ回路１０１はアドレスバッファ１００と同数のラッチから構成されている。そして、ラッチ回路１０１の出力が後段に接続された回路各部の動作に使用される。外部から供給された入力アドレスＩＮは、アドレスバッファ１００でバッファリングされてからラッチ回路１０１に入力される。
【０００４】
ラッチ回路１０１はアドレスラッチ信号ＡＬがロウレベル（以下“Ｌ”と略記する）の間、アドレスバッファ１００から送出されるアドレスをスルーで通過させる。そして、入力アドレスＩＮの値が確定すると、図示しないタイミング信号生成回路がアドレスラッチ信号ＡＬにパルスを発生させる。ラッチ回路１０１はこのパルスの立ち上がりをトリガとしてアドレスバッファ１００から出力されるアドレスをラッチする。また、ラッチ回路１０１の後段に位置する図示しない各回路もアドレスラッチ信号ＡＬのパルスをトリガとして動き出す。
【０００５】
【発明が解決しようとする課題】
このように、従来の半導体記憶装置ではアドレスバッファ１００の出力がラッチ回路１０１にそのまま入力される回路構成となっている。このため、チップ内外で発生したノイズが入力アドレスＩＮに載っている間にアドレスラッチ信号ＡＬが立ち上がると、ラッチ回路１０１はノイズの載った誤ったアドレスをラッチしてしまう危険性がある。
【０００６】
特に、ラッチ回路１０１がアドレスをラッチする直前のタイミングでアドレスにノイズが載ってしまうと、ノイズによる影響が残っているうちにラッチ動作が行われてしまうため、誤ってラッチされてしまう危険性がいっそう高くなる。そして、ラッチ回路１０１の後段の回路はアドレスラッチ信号ＡＬが発生することで動作を開始するため、ラッチ回路１０１から送出される誤ったアドレスを使用して誤動作してしまう。
【０００７】
なお、メモリアドレスからグリッチ等のノイズを除去するものとしては、例えば特開平８−２０３２７３号公報に開示された情報処理装置が挙げられる。しかしながら、この情報処理装置ではメモリ制御回路部と半導体記憶装置（メモリ）の間にノイズキャンセル回路部（半導体装置）を設けている。そして、メモリアドレスの変化を予測するためのストローブ信号によりノイズキャンセル回路部を動かして、メモリ制御回路部からメモリへ供給されるメモリアドレスに載ったノイズを無くすようにしている。つまり、この情報処理装置はメモリ制御回路部からメモリに供給されるメモリアドレス上のノイズを除去できるに過ぎず、メモリ内部で発生したノイズに対する対策には全くなっていない。したがって、例えばメモリ内部で発生した電源ノイズ等がメモリアドレスに載った場合に誤動作してしまうという問題がある。
【０００８】
また、仮にノイズキャンセル回路部とメモリを統合して１チップ化したとしても、チップ内部の回路からチップの入口にあたるノイズキャンセル回路部へフィードバックされるノイズの対策にはならないため、例えばストローブ信号自体にノイズが載って誤動作してしまう可能性がある。さらに、ストローブ信号を用いる構成では、同期式半導体記憶装置でクロックを用いるのとほぼ同じ動作がシステム内で行われるため、システム内の消費電力増加を招いてしまう。
【０００９】
このため上記情報処理装置は、本発明の適用対象の一つである携帯電話のように低消費電力であることが要求されるモバイル製品などには向かないという問題がある。のみならず、上記情報処理装置では、ストローブ信号とメモリアドレスとの間のタイミング設計が必要になってくるためシステム設計が複雑化してしまうという問題があるほか、ストローブ信号自体がノイズ発生源になってしまうなど様々な問題がある。
【００１０】
本発明は上記の点に鑑みてなされたものであり、その目的は、チップの内部又は外部でノイズが発生した場合にも、ノイズの載った誤ったアドレスを取り込んでしまって誤動作することのない半導体記憶装置を提供することにある。本発明の他の目的は以下に述べる本発明の実施形態から明らかとなる。
【００１１】
【課題を解決するための手段】
以上の課題を解決するため、請求項１記載の発明は、外部から入力されるアドレスの変化又はチップセレクト信号の有効化を検出してアドレス変化検出信号を生成する検出手段と、該アドレス変化検出信号から生成されるラッチ信号に従って前記アドレスをラッチ手段にラッチし、該ラッチされたアドレスに従って動作する半導体記憶装置において、前記ラッチ手段が前記アドレスをラッチするタイミングを含む所定期間内で、前記外部から入力されるアドレスに対する感度を下げて前記ラッチ手段に出力するフィルタ手段を具備することを特徴としている。また、請求項２記載の発明は、請求項１記載の発明において、前記フィルタ手段は、前記外部から入力されるアドレス及び前記チップセレクト信号が確定した時点以降の所定のタイミングから、少なくとも前記ラッチ手段が前記アドレスをラッチするタイミングまでの期間に、前記外部から入力されるアドレスに対する感度を下げることを特徴としている。
また、請求項３記載の発明は、請求項１又は２記載の発明において、前記フィルタ手段は、前記外部から入力されるアドレス及び前記チップセレクト信号の変化が前記検出手段に伝達された後に、前記外部から入力されるアドレスに対する感度を下げることを特徴としている。
【００１２】
また、請求項４記載の発明は、請求項１〜３の何れかの項記載の発明において、前記フィルタ手段は、前記外部から入力されるアドレスに対して感度を下げ始めるタイミングと前記ラッチ手段に供給されるアドレスにノイズが載るタイミングが重なったとした場合に、前記ラッチ手段が前記アドレスをラッチするタイミングを基準として、前記ノイズの載ったアドレスが感度を下げられた状態で前記ラッチ手段により誤まったアドレスとして認識されないレベルまで戻るのに必要な時間だけ少なくとも前の時点から、前記アドレスに対する感度を下げ始めることを特徴としている。
また、請求項５記載の発明は、請求項１〜４の何れかの項記載の発明において、前記フィルタ手段は、前記外部から入力されるアドレスに対する感度を下げて前記ラッチ手段に出力する抵抗素子と、前記外部から入力されるアドレスに対する感度を下げるべき期間では、前記外部から入力されるアドレスを前記抵抗素子を介して前記ラッチ手段に出力し、該期間以外では前記抵抗素子を介さずに前記外部から入力されるアドレスを前記ラッチ手段に出力するスイッチ手段とを備えたことを特徴としている。
【００１３】
また、請求項６記載の発明は、請求項１〜４の何れかの項記載の発明において、前記フィルタ手段は、前記外部から入力されるアドレスのレベルに応じて閾値を変化させるヒステリシス特性を備えた回路であることを特徴としている。
また、請求項７記載の発明は、外部から入力されるアドレスの変化又はチップセレクト信号の有効化を検出してアドレス変化検出信号を生成する検出手段と、該アドレス変化検出信号から生成されるラッチ信号に従って前記アドレスをラッチ手段にラッチし、該ラッチされたアドレスに従って動作し、１メモリサイクル中に少なくともリフレッシュ及び読出しを行う半導体記憶装置であって、前記ラッチ信号を制御することにより、前記リフレッシュ中のセンスアンプ活性化時、前記読出し中のセンスアンプ活性化時及び前記読出し中のデータ出力動作時に連続的に発生して前記外部から入力されるアドレスに載る電源ノイズの影響が解消されるタイミングで前記外部から入力されるアドレスを前記ラッチ手段にラッチさせる制御手段を具備することを特徴としている。
【００１４】
また、請求項８記載の発明は、外部から入力されるアドレスの変化又はチップセレクト信号の有効化を検出してアドレス変化検出信号を生成する検出手段と、該アドレス変化検出信号から生成されるラッチ信号に従って前記アドレスをラッチ手段にラッチし、該ラッチされたアドレスに従って動作し、１メモリサイクル中に少なくともリフレッシュ及び読出しを行う半導体記憶装置であって、前記ラッチ信号を制御することにより、チップ内部でノイズの発生する可能性がある時点以降に前記ラッチ手段のラッチ状態を解除する制御手段を具備し、前記リフレッシュの後に前記読出しが実行され、前記リフレッシュの際に前記読出しの為の前記アドレスをラッチし、読出しデータの出力動作が完了して電源ノイズの影響が無くなる時点で該ラッチ状態を解除することを特徴としている。
また、請求項９記載の発明は、外部から入力されるアドレスの変化又はチップセレクト信号の有効化を検出してアドレス変化検出信号を生成する検出手段と、該アドレス変化検出信号から生成されるラッチ信号に従って前記アドレスをラッチ手段にラッチし、該ラッチされたアドレスに従って動作し、１メモリサイクル中に少なくともリフレッシュ及び読出しを行う半導体記憶装置であって、前記ラッチ信号を制御することにより、チップ内部でノイズの発生する可能性がある時点以降に前記ラッチ手段のラッチ状態を解除する制御手段を具備し、前記読出しの後に前記リフレッシュが実行され、前記読出しの際にラッチされた前記アドレスは前記読出しから前記リフレッシュの動作に渡って保持され、前記リフレッシュの動作の完了後に前記ラッチ状態を解除することを特徴としている。
また、請求項１０記載の発明は、１メモリサイクル内で読出し及び書込みの一方及びリフレッシュとを行うＭＳＲＡＭからなる半導体記憶装置であって、外部からアドレスを受けるアドレスバッファと、前記アドレスバッファから出力されたアドレスを受け第１の制御信号に応答して該アドレスを出力する入力フィルタと、前記入力フィルタから出力されたアドレスを第２の制御信号に応答してラッチするラッチ回路と、前記ラッチ回路から出力されたアドレスの変化又はチップセレクト信号の遷移に応答してアドレス変化検出信号を出力するＡＴＤ回路と、少なくとも前記アドレス変化検出信号に応答してリフレッシュアドレスを出力するリフレッシュ制御回路と、前記ラッチ回路から出力されたアドレス及び前記リフレッシュアドレスを前記アドレス変化検出信号に応答して選択的に出力するマルチプレクサと、少なくとも前記アドレス変化検出信号に応答して前記第１及び第２の制御信号を出力する制御回路とを備え、前記第１の制御信号は前記ラッチ回路が前記アドレスをラッチする際に前記入力フィルタの入力感度を低下させるように駆動し、前記第２の制御信号は前記読出しが実行される際に前記アドレスに対応したメモリセルから読み出されたデータの出力が完了するまで前記ラッチ回路にて保持されたアドレスを保持しつづけるように駆動することを特徴としている。
また、請求項１１記載の発明は、請求項１０記載の発明において、前記リフレッシュの後に前記読出しが実行され、前記リフレッシュの際に前記読出しの為の前記アドレスをラッチし、読出しデータの出力動作が完了して電源ノイズの影響が無くなる時点で前記ラッチ回路のラッチ状態を解除することを特徴としている。
また、請求項１２記載の発明は、請求項１０記載の発明において、前記読出しの後に前記リフレッシュが実行され、前記読出しの際にラッチされた前記アドレスは前記読出しから前記リフレッシュの動作に渡って保持され、前記リフレッシュの動作の完了後に前記ラッチ回路のラッチ状態を解除することを特徴としている。
また、請求項１３記載の発明は、請求項１０記載の発明において、少なくとも書込みイネーブル信号に応答して第３の制御信号を出力する書込み制御回路と、前記第３の制御信号に応答して前記ラッチ回路から出力されたアドレスをラッチしそのラッチしたアドレスを前記マルチプレクサへ出力するレジスタ回路を更に備えることを特徴としている。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の各実施形態について説明する。
〔第１実施形態〕
本実施形態は、本発明の発明者らが先に提案した半導体記憶装置（特願平１１−３４５３４５号；以下「第１の関連発明」という）に対して本発明を適用したものである。
【００１６】
第１の関連発明の半導体記憶装置は、汎用のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と同じメモリセルを用いながら、外部から見たときに汎用のＳＲＡＭ（スタティックＲＡＭ）と同様の仕様で動作する。このため、従来の疑似ＳＲＡＭのようにアクセスの度にチップイネーブル信号を変化させる必要がなく低消費電力である。また、ＳＲＡＭのように扱いが簡便であるとともに、ＤＲＡＭのようにチップサイズを大きくすることなく大容量化が可能である。したがって、これから登場してくる次世代の携帯電話などに適した仕様となっている。なお、本明細書ではこの種の半導体記憶装置を「ＳＲＡＭ仕様のＤＲＡＭ」又は「ＭＳＲＡＭ（Mobile Specified RAM）」と呼ぶことにする。
【００１７】
後述するように、ＭＳＲＡＭでは１メモリサイクル内でリフレッシュと読み出し／書き込みとを行うため、半導体記憶装置内部では外部から見たメモリサイクルの２倍のサイクルで動作することになる。このため、同じメモリセルを用いながら、汎用のＤＲＡＭなどに比べて内部動作を高速化させる必要があり、発生するノイズのピーク値もそれだけ大きくなって誤動作しやすくなる。こうしたノイズのピーク値は電源を強化するなどしても低減可能であるが、そうした対策ではどうしてもチップ面積が増大してしまう。したがって、回路上の工夫を凝らすことでノイズのピーク値が増大しても誤動作しないようにすることが望ましい。
【００１８】
また、ＭＳＲＡＭは同期式の半導体記憶装置のようにクロックに従ってアドレスを取り込むわけではなく、外部から与えられるアクセスアドレス及びチップセレクト信号の変化を感知し、この変化をトリガとしてアクセスアドレスを取り込むとともに内部動作を開始させている。このため、ＭＳＲＡＭでは特にアドレスに載るノイズに対して非常に敏感であって、そのためのノイズ対策が重要となってくる。その際、アドレスに載ったノイズがチップ内の各部へ伝搬していった個々の回路でノイズ対策を施すのは適当でないことから、外部からアドレスが入力される初段の回路でノイズ対策をするのが最も望ましい。
【００１９】
ここで、図１は本実施形態による半導体記憶装置の構成を示したブロック図である。また、図２は本実施形態による半導体記憶装置の動作を示したタイミングチャートである。ここでは図１及び図２を随時参照してノイズが問題となるタイミングについて説明することにする。そこでまず本実施形態が最も特徴としているノイズフィルタに関連する回路について言及し、これら以外の回路については後で詳しく述べることにする。
【００２０】
まず、アドレスAddress は半導体記憶装置外部から供給されるアクセスアドレスであって、メモリセルアレイ６（後述）が行列状に配列されていることに対応して行アドレスおよび列アドレスを含んでいる。次に、アドレスバッファ１はアドレスAddress をバッファリングしてからこれを入力フィルタ１９へ出力する。次に、ラッチ２はラッチ制御信号ＬＣが“Ｌ”の間は入力されるアドレスをラッチアドレスL_ADD としてスルーで出力する。
【００２１】
また、ラッチ２は入力フィルタ１９を通じてアドレスバッファ１から供給されるアドレスをラッチ制御信号ＬＣの立ち上がりで取り込み、以後は内部に取り込んだアドレスをラッチアドレスL_ADD として出力する。これは、メモリセルアレイ６との間で読み出し又は書き込みを行っている最中にラッチ２の後段各部へ供給されるアドレスが変化してしまうと、本来活性化されるのとは別のワード線が活性化されてデータ破壊に至ってしまう。そこでラッチ２にアドレスAddress を取り込んでおいて、読み出し又は書き込み中にラッチ２の後段へ供給されるアドレスが変化しないようにしている。
【００２２】
次に、アドレスバッファ１とラッチ２の間にはノイズフィルタとして機能する入力フィルタ１９が設けられている。上述したように、ラッチ２がラッチをかける直前のタイミングは、ノイズの載ったアドレスを誤まってラッチしてしまう危険性が特に高まる時期であって、ノイズに対して耐性をつけておく必要がある。このため、本実施形態では入力フィルタ１９を設けて、この時期にラッチ２へ供給されるアドレスへノイズが載らないようにしている。
【００２３】
ここで、入力フィルタ１９は入力感度制御信号ＩＣのレベルによって制御され、入力感度制御信号ＩＣがハイレベル（以下“Ｈ”と略記する）であれば入力されたアドレスに対する感度を低げてノイズを除去ないし低減させ、ノイズによる影響のない波形を出力する。一方、入力感度制御信号ＩＣ信号が“Ｌ”であれば、入力フィルタ１９は入力されたアドレスをラッチ２へスルーで送出する。なお、入力フィルタ１９の具体的な構成例については後述する。
【００２４】
ＭＳＲＡＭでは汎用のＤＲＡＭと同じメモリセルを用いていることからメモリセルのリフレッシュが必要となってくる。このため、ＭＳＲＡＭでは汎用のＤＲＡＭと同様にセルフリフレッシュを行うのに加えて、図２に示したように、外部から通常の読み出し又は書き込み（以下、ノーマルReadまたはノーマルWrite という）要求があったときに、リフレッシュを行ったのちに要求のあったノーマルRead又はノーマルWrite を行っている。
【００２５】
すなわち、外部から与えられたアドレスAddress が変化するかチップセレクト信号／ＣＳが有効化されると、ＡＴＤ（Address Transition Detector ；アドレス変化検出）回路３はこれらの変化を検出してアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させて、まずリフレッシュを起動させる。そしてこのリフレッシュが終了したのであれば、その時点で確定しているアドレスAddress をラッチ２に取り込み、ラッチ２から出力されるラッチアドレスL_ADD をもとにメモリセルアレイ６に対するノーマルRead又はノーマルWrite を行う。
【００２６】
ここで、ＭＳＲＡＭにおいて特に問題となりうるノイズはチップ外部で発生するシステムノイズとチップ内部で発生する電源ノイズ等の内部ノイズに大別される。もっとも、外部からのシステムノイズが例えばアドレスバッファ１から出力されるアドレスに載ることと、内部で発生した電源ノイズが例えばアドレスバッファ１の出力にフィードバックされてアドレスに載ることとは等価であると見なせる。このため、両者の違いはノイズがどのようなタイミングで発生しうるかにある。
【００２７】
まず、外部からのシステムノイズはＭＳＲＡＭに限らず一般的な半導体記憶装置でも同様に問題となりうるものであって、半導体記憶装置内部の動作とは無関係に任意のタイミングで発生しうる。一方、チップ内部で発生するノイズとしては、ピーク電流が流れることによってチップ内部の電源電位やグランドの電位が揺れて発生する電源ノイズなどがある。ピーク電流を生じる要因は半導体記憶装置の仕様に応じて幾つか考えられ、その発生タイミングは設計時に予測することが可能である。
【００２８】
ＭＳＲＡＭではピーク電流を発生させる原因として主に２つの要因が考えられる。これらのピーク電流は何れもＭＳＲＡＭ内部の動作に由来する特有のタイミングで発生するものであって、これらピーク電流によって生じるノイズの大きさも最も大きな値の一つとなっている。
【００２９】
第１の要因として、センスアンプイネーブル信号ＳＥを立ち上げることでセンスアンプが活性されて消費電流が急激に増加し、それによって電源電位やグランド電位が揺れて大きな電源ノイズの発生する場合が考えられる。ここで、センスアンプイネーブル信号ＳＥはリフレッシュ又はノーマルReadの際に活性化される。ＭＳＲＡＭでは１メモリサイクル中（図２中の時間ＴSKEW＋サイクルタイムＴｃｙｃ）にリフレッシュ及びノーマルReadが行われる場合があるため、センスアンプ活性化による電源ノイズが１メモリサイクルに２回発生する可能性がある。なお、ノーマルWrite の場合には外部から書き込み電位が与えられるため、リフレッシュやノーマルReadの場合ほどピーク電流は大きくならない。
【００３０】
次に、第２の要因として、ノーマルReadにおいてメモリセルから読み出されたデータを半導体記憶装置外部に出力する際に消費電流が急激に増加する場合が考えられる。すなわち、データ出力動作にあたってはＩ／Ｏバッファ１０がバスＩ／Ｏおよびその先に接続されたチップ外のシステムバスを充放電することになる。このため、消費電流のピーク値が非常に大きくなる可能性があって、センスアンプイネーブル信号ＳＥの立ち上がりのときと同様にチップ内部で大きな電源ノイズの発生する危険性がある。
【００３１】
以上のように、ＭＳＲＡＭでは特にリフレッシュに続いてノーマルReadが行われる場合に、リフレッシュ中のセンスアンプ活性化時，ノーマルRead中のセンスアンプ活性化時およびノーマルRead中のデータ出力動作時に大きな電源ノイズが連続的に発生する可能性があり、汎用のＳＲＡＭや汎用のＤＲＡＭに比べて誤動作を誘発する危険性がいっそう高くなっている。
【００３２】
こうしたノイズによる誤動作を防ぐには２つの対策を施すことが有用である。まず、アドレスAddress が変化してからこれをラッチ２へ取り込むまでの間についてであるが、上述したようにノイズ対策は半導体記憶装置内の入力初段で行うのが好ましい。このため、ノイズ除去手段としては、アドレスバッファ１が出力するアドレスに対する感度を鈍らせて後段のラッチ２がノイズを感知する可能性を低減させるノイズフィルタ（図１に示す入力フィルタ１９）が考えられる。
【００３３】
また、ノイズ除去のタイミングについては、ラッチタイミングよりも所定時間だけ前の時点からラッチタイミングまでの間（図２に示した▲１▼の期間）にアドレスに載るノイズを除去ないし低減させるようにすれば良い。これによって、リフレッシュ中にセンスアンプが活性化されることで生じる電源ノイズと外部からのシステムノイズとによって誤動作してしまうことを防止できる。
【００３４】
ここで、図２に示す▲１▼の期間をどの程度に設定するかは次のように決めれば良い。まず、アドレスAddress が正常に変化している最中に入力フィルタ１９の感度を鈍らせるとアドレスAddress の確定が却って遅れてしまうため、入力フィルタ１９の感度を鈍らせるのは少なくともアドレスAddress が確定してからにする必要がある。すなわち、アドレスAddress 及びチップセレクト信号／ＣＳはスキューを持っているため、アドレスAddress が変化し初めてから図２に示した時間ＴSKEWが経過するまで（以下「アドレススキュー期間」という）はこれらが全て確定していない状態にある。したがって、▲１▼の期間の開始タイミングは少なくともアドレススキュー期間後に設定すべきことになる。
【００３５】
また、チップ内部のノイズに関しては、センスアンプイネーブル信号ＳＥの立ち上がりタイミング（図２における時刻ｔ７）を含むように▲１▼の期間を設定しておくのが望ましい。ここで、センスアンプイネーブル信号ＳＥの立ち上がりタイミングは半導体記憶装置の設計時におおよそのタイミングを算出できる。また、このタイミングは半導体記憶装置の仕様によっても変わりうるが、温度，電源電圧，プロセス上の製造ばらつきなどによっても変動しうるため、マージンをとって長めの期間を設定しておけば良い。
【００３６】
もっとも、センスアンプイネーブル信号ＳＥの立ち上がりを▲１▼の期間内に含ませることが必須条件というわけではない。すなわち、センスアンプの活性化によるノイズの影響がラッチタイミング（図２の時刻ｔ１０）までに解消しているのであれば、▲１▼の期間の開始タイミングをセンスアンプイネーブル信号ＳＥの立ち上がり後に設定することも考えられる。要するに、この場合はラッチタイミングと内部電源ノイズの発生タイミングとが十分離れていれば良い。したがってこの場合は外部からのシステムノイズ対策が必要な場合に▲１▼の期間を設定することになる。
【００３７】
そして、外部からのシステムノイズは何時でも発生しうるため、これを考慮すると▲１▼の期間の開始タイミングをあまり遅くすることはできない。というのも、▲１▼の期間内では外部からのシステムノイズを除去ないし低減することができるが、▲１▼の期間よりも前にシステムノイズが発生した場合に問題となる可能性がある。すなわち、入力フィルタ１９の感度が良い状態から悪い状態に移行するタイミングと外部からのシステムノイズが発生するタイミングが重なると、アドレスに載ったノイズの影響が解消されるまでに逆に時間が掛かってしまう。
【００３８】
この場合、入力フィルタ１９の感度が良い状態のときにアドレスAddress にノイズが載り、その直後に入力フィルタ１９の感度が鈍ったときがワーストケースとなる。つまり、ノイズの載ったアドレスの波形がノイズの無い本来の波形に戻るまでの時間は、入力フィルタ１９を設けないときと比べた場合、入力フィルタ１９の感度を鈍らせた分だけ長くなってしまう。したがって、いま述べたように両者のタイミングが重なった場合を考慮すると、ノイズの載ったアドレスの波形が本来の波形に戻ってからラッチ２へ取り込まれるように▲１▼の期間の長さを最低限確保しておく必要がある。
【００３９】
なお、先に述べたように、センスアンプイネーブル信号ＳＥを立ち上げてから▲１▼の期間を開始させる場合、センスアンプ活性化によるノイズの影響が残っていると、入力フィルタ１９の感度を鈍らせたことでアドレスの波形が本来の波形に戻るまでの時間が余計にかかる。したがってこの場合にも、外部からのシステムノイズと同様に▲１▼の期間の長さに対する配慮が必要となる。
【００４０】
次に、ラッチ２へアドレスを取り込んでからメモリサイクルの終了時までについては、図２に▲２▼で示した期間を確保することが考えられる。すなわち、ノーマルReadによって読み出したデータのデータ出力動作が完了してから、ラッチ制御信号ＬＣを立ち下げてラッチ２のラッチ状態を解除すれば良い。言い換えるならば、センスアンプが活性化されるタイミングおよび読み出しデータが外部へ出力されるタイミングの双方のタイミングでラッチ２がアドレスを保持し続けるように、ラッチ制御信号ＬＣの立ち下げタイミングを延ばしてやれば良い。
【００４１】
ここで、本来であれば、センスアンプによってメモリセルアレイ６から読み出されたデータがＩ／Ｏバッファ１０に取り込まれていれば、外部へのデータ出力動作が完了していないうちにメモリセルアレイ６に対するアクセスを終了させてラッチ制御信号ＬＣを立ち下げても支障はない。すなわち、次のメモリサイクルが開始される時点（時刻ｔ１８）までアドレスAddress の値は保持されているため、ラッチ２のラッチ状態が解除されてアドレスをスルーで通過させるようになっても、ラッチアドレスL_ADD には相変わらずそれまでと同じアドレスの値が出力される。
【００４２】
ところが、データ出力動作に伴ってチップ内部で発生した電源ノイズが例えばアドレスバッファ１の出力にフィードバックされた場合に問題が生じる。すなわち、後述するようにこの時点では次のメモリサイクルに備えて入力フィルタ１９がアドレスをスルーで通過させる状態にある。このため、ラッチ２がアドレスを保持した状態にないと、ノイズの載ったアドレスが入力フィルタ１９及びラッチ２をスルーで通過して半導体記憶装置内の各部に供給されてしまう。
【００４３】
したがって、ノイズの載ったアドレスが例えばＡＴＤ回路３に供給されると、ＡＴＤ回路３はこれを新たなアドレス変化と誤認してアドレス変化検出信号ＡＴＤにワンショットパルスを発生させてしまう。そうすると、ワンショットパルスによって新たな内部動作が起動されてしまいこれが誤動作となってしまう。そこで、データ出力動作が完了するまでラッチ２のラッチ状態を解除しないようにして、たとえアドレスにノイズが載ってもラッチ２に保持されているノイズの無いアドレスをラッチ２後段の各部へ供給するようにすれば誤動作は起こり得ない。
【００４４】
次に、入力フィルタ１９の具体的な構成例について説明する。入力フィルタ１９としては様々な構成が考えられるが、ここでは２種類の構成例を挙げておく。図３は入力フィルタ１９の第１の構成例を示した回路図であって、図１に示した構成のうちアドレスバッファ１からラッチ２までの経路にある回路を取り上げている。アドレスバッファ２１，入力フィルタ２２，ラッチ回路２３は、図１に示したアドレスバッファ１，入力フィルタ１９，ラッチ２のうち、アドレスAddress の１ビット分に相当する構成である。
【００４５】
そして、入力フィルタ２２はインバータ２４，トランスファゲート２５及び抵抗素子２６から構成されている。トランスファゲート２５はアドレスバッファ２１とラッチ回路２３の間で抵抗素子２６と並列に接続されており、入力感度制御信号ＩＣのレベルに応じてそのオン／オフが制御される。抵抗素子２６は高抵抗値（例えば５０ｋΩ）の抵抗素子であって、図示した寄生容量２７とともにＣＲフィルタを構成している。
【００４６】
先に触れたように、入力感度制御信号ＩＣはアドレスバッファ２１の出力を鈍らせてノイズを除去・低減する場合に“Ｈ”となり、アドレスバッファ２１の出力を高速にラッチ回路２３へ伝達すべき場合に“Ｌ”となる。すなわち、入力感度制御信号ＩＣが“Ｈ”になると、トランスファゲート２５を構成するｎチャネル及びｐチャネルのＭＯＳ（金属酸化膜半導体）トランジスタ（以下「Ｔｒ」と略記することがある）が何れもカットオフする。
【００４７】
このため、アドレスバッファ２１からのアドレスにノイズが載っていても、ＣＲフィルタによって波形がつぶれるため、誤ったアドレスがラッチ回路２３に入力されることはなくなる。一方、入力感度制御信号ＩＣが“Ｌ”になるとトランスファゲート２５がオンするため、抵抗素子２６の両端が短絡されてアドレスバッファ２１の出力が低インピーダンスでラッチ回路２３に伝達される。これにより、アドレスAddress の変化をラッチ回路２３の後段の回路に伝える場合に、波形が鈍ってアドレス変化の伝わるのが遅延しないようにしている。なお、入力感度制御信号ＩＣおよびラッチ制御信号ＬＣのタイミングについては後述する。
【００４８】
次に、図４は図１に示した入力フィルタ１９の第２の構成例を示した回路図であって、図３に示したものと同じ構成要素については同一の符号を付してある。図４において、Ｔｒ３１〜Ｔｒ３３はｐチャネルのＭＯＳトランジスタ，Ｔｒ３４〜Ｔｒ３６はｎチャネルのＭＯＳトランジスタである。このうち、Ｔｒ３１及びＴｒ３４は図３に示したアドレスバッファ２１を構成している。
【００４９】
図４の構成例では入力フィルタ３９がＴｒ３２，Ｔｒ３３，Ｔｒ３５，Ｔｒ３６及びインバータ３７，３８で構成されている。このうち、Ｔｒ３３及びＴｒ３５から成るインバータとインバータ３７が閉ループ状に接続されており、インバータ３７の出力を自身の入力にフィードバック可能に構成している。次に、Ｔｒ３２，Ｔｒ３６は入力感度制御信号ＩＣのレベルに応じて動作し、同信号が“Ｌ”であれば両トランジスタがカットオフされて入力フィルタ３９は入力された信号をスルーで出力する。一方、同信号が“Ｈ”であれが両トランジスタがオンして入力フィルタ３９はヒステリシス回路として機能する。
【００５０】
ここで、電源電圧をＶDDとおくとともに、ラッチ回路２３の閾値電圧が（１／２）ＶDDであるものとする。この場合、従来の半導体記憶装置のように、アドレスバッファ２１の出力をそのままラッチ回路２３に入力する構成であると、アドレスバッファ２１から出力されるアドレスにノイズが載ってそれが（１／２）ＶDDよりも高くなると、ラッチ回路２３は誤ったアドレスをラッチしてしまう。
【００５１】
これに対して、本実施形態では入力フィルタ３９がヒステリシス特性を持つため、こうした誤動作を生じることがなくなる。いま、アドレスバッファ２１に入力される電圧を電圧Ｖｉｎ，入力フィルタ３９から出力される電圧を電圧Ｖｏｕｔとしたとき、入力感度制御信号ＩＣが“Ｈ”となっているならば、アドレスバッファ２１及び入力フィルタ３９から成る回路の入出力特性はおおよそ図５に示されるものとなる。
【００５２】
まず、電圧Ｖｉｎを“Ｌ”から“Ｈ”に遷移させるには、電圧Ｖｉｎを閾値電圧ＶTHH 〔＞（１／２）ＶDD〕以上にしないと電圧Ｖｏｕｔを“Ｌ”に遷移させることができない。すなわち、電圧Ｖｉｎが“Ｌ”の場合にはｐチャネルのＴｒ３１及びＴｒ３３が何れもオンとなっているため、これら両トランジスタの状態を反転させなければ電圧Ｖｏｕｔを“Ｌ”にすることができない。したがって、図５に示したように電圧Ｖｉｎを（１／２）ＶDDよりも高くしなければならなくなる。
【００５３】
一方、電圧Ｖｉｎを“Ｈ”から“Ｌ”に遷移させるには、電圧Ｖｉｎを閾値電圧ＶTHL 〔＜（１／２）ＶDD〕以下にしないと電圧Ｖｏｕｔを“Ｌ”に遷移させることができない。すなわち、電圧Ｖｉｎが“Ｈ”の場合にはｎチャネルのＴｒ４１及びＴｒ３５が何れもオンとなっているため、これら両トランジスタの状態を反転させなければ電圧Ｖｏｕｔを“Ｈ”にすることができない。したがって、図５に示したように電圧Ｖｉｎを（１／２）ＶDDよりも低くしなければならない。このように、本実施形態では閾値電圧ＶTHL 〜ＶTHH の領域はノイズとして感知しないようにしてノイズマージンを確保している。
【００５４】
〈構成の説明〉
次に、図１に示した構成のうち入力フィルタ１９に関連する回路以外の回路について説明する。まず、ＡＴＤ回路３はチップセレクト信号／ＣＳが有効（“Ｌ”）な場合に、ラッチアドレスL_ADD のの何れか１ビットにでも変化があればアドレス変化検出信号ＡＴＤに正のワンショットパルスを出力する。また、ＡＴＤ回路３はチップセレクト信号／ＣＳが有効化された場合にもアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させる。なお、チップセレクト信号／ＣＳは図１に示した半導体記憶装置をアクセスする場合に有効化される選択信号である。また、信号名の先頭に付与した記号“／”はそれが負論理の信号であることを意味している。
【００５５】
さらに詳述すると、ＡＴＤ回路３はアドレスAddress の各ビットのうち最初に変化があったビットについてまずワンショットパルスを発生させ、この最初のワンショットパルスが発生している期間中に他のビットに変化があった場合は、既に発生しているワンショットパルスと新たに発生したワンショットパルスを合成している。こうすることで、アドレスAddress にスキューがあった場合、ワンショットパルスのパルス幅がアドレスAddress のスキュー分だけ長くなるものの、１回分のアドレス変化によって複数個のワンショットパルスがアドレス変化検出信号ＡＴＤに発生してしまう恐れはなくなる。これにより、複数のアドレス変化検出信号ＡＴＤが発生して複数のワード線が同時に活性化されてメモリセルのデータが破壊されることがなくなる。
【００５６】
リフレッシュ制御回路４はアドレスカウンタ及びリフレッシュタイマを内蔵している。アドレスカウンタはＤＲＡＭメモリセルをリフレッシュするためのリフレッシュアドレスR_ADD を順次生成する。なお、リフレッシュアドレスR_ADD はアドレスAddress に含まれる行アドレスと同じビット幅を持っている。そして、リフレッシュ制御回路４はこれらとアドレス変化検出信号ＡＴＤ，書き込みイネーブル信号／ＷＥを利用して半導体記憶装置内部のリフレッシュを制御するために、リフレッシュアドレス及びリフレッシュタイミングを半導体記憶装置内部で自動的に発生させて、汎用ＤＲＡＭにおけるセルフリフレッシュと同様のリフレッシュを実現している。
【００５７】
リフレッシュタイマは半導体記憶装置の外部から最後にアクセス要求があってからの経過時間を計時し、それが所定のリフレッシュ時間を越えた場合に半導体記憶装置内部でセルフリフレッシュを起動させる。そのために、リフレッシュタイマはアドレス変化検出信号ＡＴＤが有効となる度にリセットされて計時を再開するように構成される。このほか、リフレッシュタイマはリフレッシュタイミングを制御するためのリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢを生成する。その際、リフレッシュタイマは、ＡＴＤ回路３によって生成されるアドレス変化検出信号ＡＴＤと同じタイミングで変化するリフレッシュ制御信号ＲＥＦＣ（図示省略）を生成し、これをもとにリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢを生成している。
【００５８】
ここで、リフレッシュ制御信号ＲＥＦＡは半導体記憶装置外部からのアクセス要求に付随してリフレッシュを行うか否かを制御するための信号であって、同信号が“Ｈ”であればリフレッシュを行い、“Ｌ”であればリフレッシュを行わない。リフレッシュ制御信号ＲＥＦＡを立ち下げる要因としては、外部からのアクセス要求に伴うリフレッシュによって１サイクル分のリフレッシュが完了したものの、次のサイクルのリフレッシュを起動するにはまだ時間がある場合、あるいは、セルフリフレッシュを起動させたためにこれが完了するまでは外部からのアクセス要求に伴うリフレッシュを行う必要がなくなった場合である。一方、リフレッシュ制御信号ＲＥＦＢはセルフリフレッシュのために使用される信号である。すなわち、リフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを与えることで、ロウイネーブル信号ＲＥへ強制的に正のワンショットパルスを発生させてリフレッシュを起動する。
【００５９】
マルチプレクサ５（図中「ＭＵＸ」）はアドレス変化検出信号ＡＴＤ及びリフレッシュ制御信号ＲＥＦＢのレベルに応じて、アドレス変化検出信号ＡＴＤが“Ｌ”かつリフレッシュ制御信号ＲＥＦＢが“Ｈ”であれば、アドレス変化検出信号ＡＴＤの立ち上がりから予め決められた時間が経過したのちに、ラッチアドレスL_ADD に含まれる行アドレスを選択してこれをアドレスM_ADD として出力する。一方、アドレス変化検出信号ＡＴＤが“Ｈ”であるかまたはリフレッシュ制御信号ＲＥＦＢが“Ｌ”であれば、アドレス変化検出信号ＡＴＤの立ち下がりから予め決められた時間が経過したのちに、リフレッシュアドレスR_ADD を選択してこれをアドレスM_ADD として出力する。
【００６０】
次に、メモリセルアレイ６は汎用ＤＲＡＭと同様のメモリセルアレイであって、行方向，列方向にそれぞれワード線，ビット線（またはビット線対；以下同じ）が走っており、ＤＲＡＭと同様に例えば１トランジスタ１キャパシタから成るメモリセルがワード線及びビット線の交点の位置に行列状に配置されて構成されている。ロウデコーダ７はロウイネーブル信号ＲＥが“Ｈ”のときにアドレスM_ADD をデコードし、このアドレスM_ADD で指定されたワード線を活性化させる。
【００６１】
ロウイネーブル信号ＲＥが“Ｌ”であるとき、ロウデコーダ７は何れのワード線も活性化させない。カラムデコーダ８はカラムイネーブル信号ＣＥが“Ｈ”となっているときに、ラッチアドレスL_ADD に含まれる列アドレスをデコードし、このラッチアドレスL_ADD で指定されたビット線を選択するためのカラム選択信号を生成する。カラムイネーブル信号ＣＥが“Ｌ”であれば、カラムデコーダ８は何れのビット線に対応するカラム選択信号も生成しない。
【００６２】
センスアンプ・リセット回路９は図示を省略したセンスアンプ，カラムスイッチおよびプリチャージ回路から構成されている。このうち、カラムスイッチはカラムデコーダ８の出力するカラム選択信号で指定されたセンスアンプとバスＷＲＢの間を接続する。センスアンプはセンスアンプイネーブル信号ＳＥが“Ｈ”であるとき、アドレスAddress で特定されるメモリセルの接続されたビット線の電位をセンス・増幅してバスＷＲＢに出力し、あるいは、バスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号ＰＥが“Ｈ”のときに、ビット線の電位を所定電位〔例えば（１／２）ＶDD〕にプリチャージする。
【００６３】
Ｉ／Ｏ（入出力）バッファ１０は、制御信号ＣＷＯのレベルに応じて同信号が“Ｈ”であればバスＷＲＢ上の読み出しデータを出力バッファでバッファリングしてバスＩ／Ｏから半導体記憶装置外部に出力する。また、Ｉ／Ｏバッファ１０は同信号が“Ｌ”であれば、出力バッファをフローティング状態として、半導体記憶装置外部からバスＩ／Ｏ上に供給される書き込みデータを入力バッファでバッファリングしてバスＷＲＢに送出する。つまり制御信号ＣＷＯが“Ｈ”であれば読み出し，“Ｌ”であれば書き込みである。
【００６４】
次に、Ｒ／Ｗ（Read/Write）制御回路１１はチップセレクト信号／ＣＳ，書き込みイネーブル信号／ＷＥおよび出力イネーブル信号ＯＥに基づいて制御信号ＣＷＯを生成する。なお、制御信号ＣＷＯの切換タイミングは動作説明で明らかにする。ラッチ制御回路１２はアドレス変化検出信号ＡＴＤの立ち下がりエッジからラッチ制御信号ＬＣ及び入力感度制御信号ＩＣに正のワンショットパルスを発生させる。なお、これらワンショットパルスを発生させるタイミング及びそのパルス幅は、ラッチ制御信号ＬＣと入力感度制御信号ＩＣとで異なっているが、これについては動作説明のところで詳述する。
【００６５】
次に、ロウ制御回路１３はリフレッシュ制御信号ＲＥＦＡ，リフレッシュ制御信号ＲＥＦＢ，アドレス変化検出信号ＡＴＤ及び書き込みイネーブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥおよび制御信号ＣＣを生成する。また、カラム制御回路１４は制御信号ＣＣに基づいてカラムイネーブル信号ＣＥを生成する。
【００６６】
さらに詳述すると、読み出し又は書き込み時において、ロウ制御回路１３はアドレス変化検出信号ＡＴＤの立ち上がりをトリガとしてロウイネーブル信号ＲＥに正のワンショットパルスを発生させる。またロウ制御回路１３は、リフレッシュ制御信号ＲＥＦＡが“Ｈ”の場合に、アドレス変化検出信号ＡＴＤの立ち下がりをトリガとして、リフレッシュ動作に必要となる正のワンショットパルスをロウイネーブル信号ＲＥに発生させる。さらにロウ制御回路１３は、リフレッシュ制御信号ＲＥＦＢに供給される負のワンショットパルスを反転させて得た正のワンショットパルスをロウイネーブル信号ＲＥとして出力する。
【００６７】
但しロウ制御回路１３は、リフレッシュ制御信号ＲＥＦＡ信号が“Ｈ”であれば、当該アクセス要求により生じるアドレス変化検出信号ＡＴＤの立ち上がりでロウイネーブル信号ＲＥにワンショットパルスを発生させてリフレッシュを起動する。これに対してリフレッシュ制御信号ＲＥＦＡ信号が“Ｌ”であれば、アドレス変化検出信号ＡＴＤにワンショットパルスが発生していても、ロウ制御回路１３はロウイネーブル信号ＲＥにワンショットパルスを発生させない。
【００６８】
また、ロウ制御回路１３はロウイネーブル信号ＲＥを遅延させてセンスアンプイネーブル信号ＳＥに正のワンショットパルスを生成するとともに、ロウイネーブル信号ＲＥに生じたワンショットパルスの立ち下がりをトリガとしてプリチャージイネーブル信号ＰＥに正のワンショットパルスを発生させる。なお、これらセンスアンプイネーブル信号ＳＥ及びプリチャージイネーブル信号ＰＥはノーマルRead，ノーマルWrite ，リフレッシュを問わず生成される。このほか、ロウ制御回路１６はロウイネーブル信号ＲＥを遅延させて制御信号ＣＣを出力する。
【００６９】
制御信号ＣＣはリフレッシュの場合には生成されないため、制御信号ＣＣから生成されるカラムイネーブル信号ＣＥもノーマルRead又はノーマルWrite の場合にだけ生成され、リフレッシュの場合には生成されない。次に、カラム制御回路１４は制御信号ＣＣをさらに遅延させてカラムイネーブル信号ＣＥとして出力する。なお、ロウイネーブル信号ＲＥのワンショットパルスの幅はノーマルRead，ノーマルWrite ，リフレッシュがそれぞれ行われる時間を決定するため、これらの動作のために必要十分なパルス幅が設定される。
【００７０】
次に、ブースト電源１５はメモリセルアレイ６内のワード線に印加される昇圧電位をロウデコーダ７に供給する電源である。また、基板電圧発生回路１６はメモリセルアレイ６を構成するメモリセルが形成されているウエルまたは半導体基板に印加される基板電圧を発生させる回路である。さらに、リファレンス電圧発生回路１７はメモリセルアレイ６，センスアンプ・リセット回路９内のセンスアンプやプリチャージ回路・イコライズ回路が使用するリファレンス電圧〔例えば（１／２）ＶDD〕を発生させる。
【００７１】
ここで、リフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６およびリファレンス電圧発生回路１７にはパワーダウン制御信号PowerDown が供給されている。このパワーダウン制御信号PowerDown は半導体記憶装置をパワーダウン状態（スタンバイ状態）にするときのモードを半導体記憶装置外部から指定するための信号である。リフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６およびリファレンス電圧発生回路１７はパワーダウン制御信号PowerDown に従ってそれぞれ自身に対する電源供給を制御する。
【００７２】
本実施形態ではメモリセル自体がＤＲＡＭと同様のものであるため、ＳＲＡＭのようにスタンバイ状態で単純に半導体記憶装置内の回路各部への電源供給を止めてしまうことはできない。スタンバイ状態であってもメモリセルのデータを保持するためにはリフレッシュ動作に必要となる回路へ電源を供給し続ける必要がある。つまり、本実施形態の半導体記憶装置はスタンバイ状態に関してはＳＲＡＭとの互換性を完全にとることはできない。しかしながら、本実施形態ではスタンバイ状態におけるモードを幾つか設けてＳＲＡＭとの互換性をできる限りとるとともに、既存の半導体記憶装置には存在しないモードも設けている。
【００７３】
すなわち、本実施形態ではリフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７のうちの何れを動作させるかに応じて３種類のスタンバイモードを用意してある。本明細書ではこれらのスタンバイモードを便宜上スタンバイモード１〜３と呼ぶことにする。スタンバイモード１は４種類の回路全てに電源を供給するモード、スタンバイモード２は４種類の回路のうちリフレッシュ制御回路４だけ電源供給を止めてこれ以外の３種類の回路に電源を供給するモード、スタンバイモード３は４種類の回路全てに対する電源供給を止めるモードである。
【００７４】
パワーダウン制御信号PowerDown としては例えば、リフレッシュ制御回路４に電源を供給するための第１の電源供給線と、ブースト電源１５，基板電圧発生回路１６及びリファレンス電圧発生回路１７に電源を供給するための第２の電源供給線で構成すれば良い。そして、スタンバイモード２に設定するには、第１の電源供給線に電源を供給せずにリフレッシュ制御回路４への電源供給を停止させる。また、スタンバイモード３に設定するには、第１の電源供給線及び第２の電源供給線の何れにも電源を供給せずに、リフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７への電源供給をすべて停止させる。さらに、スタンバイモード１に設定するには第１の電源供給線及び第２の電源供給線の双方へ電源を供給する。
【００７５】
次に、各スタンバイモードについてさらに詳述すると、スタンバイモード１は通常のＤＲＡＭと同等の電源供給モードであって、３種類あるスタンバイモードの中では最も消費電流が大きい。しかし、この場合にはメモリセルのリフレッシュに必要な全ての回路へ電源が供給されたままになっている。このため、スタンバイ状態に移行する直前におけるメモリセルのデータが保持されているほか、半導体記憶装置をスタンバイ状態からアクティブ状態へ移行させるまでの時間が３種類のスタンバイモードの中では最も短い。
【００７６】
一方、スタンバイモード２はリフレッシュに必要とされる回路に対して電源が供給されないため、スタンバイ状態においてメモリセルのデータを保持しておくことはできないが、その分スタンバイモード１に比べて消費電流を低減させることができる。つまりこのモードは、スタンバイ状態でデータを保持しておくという既成概念から発想の転換を図ったものであって、スタンバイ状態からアクティブ状態に移行したときにメモリセルアレイに書き込みを行える状態になりさえすれば良い用途に向いている。こうしたことから、スタンバイモード２と次に述べるスタンバイモード３は半導体記憶装置をバッファとして使用する場合などに適している。
【００７７】
他方、スタンバイモード３はブースト電圧，基板電圧，リファレンス電圧を立ち上げる必要があるため、スタンバイ状態からアクティブ状態に移行するまでの時間が３種類あるスタンバイモードの中で最も長くなるが、その分、スタンバイモードにおける消費電流を最も小さくすることができる。なお、スタンバイモード１〜３の何れの場合においても、上述した４種類以外の回路については必要な回路だけに電源を供給すれば良い。例えば、リフレッシュを行うだけであれば、アドレスバッファ１，入力フィルタ１９，ラッチ２，ＡＴＤ回路３，カラムデコーダ８，Ｉ／Ｏバッファ１０，Ｒ／Ｗ制御回路１１，ラッチ制御回路１２，カラム制御回路１４等は使われないので電源供給を停止しても構わない。
【００７８】
以上のようなスタンバイモードを設けることで、半導体記憶装置が適用される機器やその使用環境などに応じて、スタンバイ状態におけるデータ保持の要否，アクティブ状態への復帰時間，電流消費量などを半導体記憶装置外部からきめ細かく制御できるようになる。なお、パワーダウン制御信号PowerDown は必須の機能というわけではないことからこれを省略してしまっても良く、そうすることで汎用ＳＲＡＭとＩ／Ｏピンの互換性を完全に保つことが可能となる。
【００７９】
〈動作の説明（ノーマルRead）〉
次に、図２に示したタイミングチャートに沿って上記構成による半導体記憶装置の動作を説明する。まず時刻ｔ１になると、アドレスAddress がそれまでの値“Ａｎ−１”から“Ａｎ”に変化を開始するとともに、図示していないがチップセレクト信号／ＣＳが有効化される。但しアドレスAddress の各ビットおよびチップセレクト信号／ＣＳの間にはスキューがあるため、汎用ＳＲＡＭの同様に、この時点でアドレスAddress の各ビットが全て確定しているとは限らない。
【００８０】
そして、この時点でアドレスAddress は確定していないため、ラッチ制御回路１２はラッチ制御信号ＬＣに“Ｌ”を出力している。またこの時点では、アドレスAddress の変化を半導体記憶装置内の各部へ高速に伝達する必要があるため、ラッチ制御回路１２は入力感度制御信号ＩＣにも“Ｌ”を出力している。このため、アドレスAddress はアドレスバッファ１でバッファリングされたのち、入力フィルタ１９およびラッチ２を順次スルーで通過し、ラッチアドレスL_ADD としてＡＴＤ回路３，マルチプレクサ５及びカラムデコーダ８に供給される。
【００８１】
この後の時刻ｔ２において、ＡＴＤ回路３はアドレスAddress （＝ラッチアドレスL_ADD ）が変化したことを検出してアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させる。こうしてアドレス変化検出信号ＡＴＤが立ち上がると、マルチプレクサ５はリフレッシュアドレスR_ADD 側を選択してこれをアドレスM_ADD として出力する。また、アドレス変化検出信号ＡＴＤが立ち上がったことで、ロウ制御回路１３はロウイネーブル信号ＲＥに正のワンショットパルスを発生させる。
【００８２】
ロウデコーダ７はこのロウイネーブル信号ＲＥの立ち上がりを捉えてアドレスM_ADD の値をデコードし、時刻ｔ３になった時点でリフレッシュアドレスR_ADD に対応したワード線（以下、リフレッシュ対象のワード線を「リフレッシュワード線」と呼ぶ）を活性化させる。なお、図２においては図示を簡単にするために、リフレッシュワード線の電圧波形とノーマルRead又はノーマルWrite の際に活性化されるワード線の電圧波形を一括して「Ｗｏｒｄ」として図示してある。しかし、各メモリサイクルにおけるリフレッシュワード線とノーマルRead／ノーマルWrite によって活性化されるワード線とは一般に異なっている。
【００８３】
次に、アドレスAddress が変化し始めた時刻ｔ１から時間ＴSKEWが経過して時刻ｔ４になると、アドレスAddress の全ビットの値が確定して、アドレスAddress の値をラッチ２へ取り込んでも良い状態となる。次に、時刻ｔ５になるとＡＴＤ回路３はアドレス変化検出信号ＡＴＤに発生させていた正のワンショットパルスを立ち下げる。ラッチ制御回路１２はこの立ち下がりをトリガとして時刻ｔ６で入力感度制御信号ＩＣに正のワンショットパルスを発生させる。また、リフレッシュ制御回路４はこれ以後に行われるリフレッシュに備えてリフレッシュアドレスR_ADD を更新する。
【００８４】
こうして入力感度制御信号ＩＣが“Ｈ”になると、入力フィルタ１９はアドレスバッファ１から出力されるアドレスに対する感度を下げてノイズフィルタとして機能するようになる。このため、外部からのシステムノイズや内部で発生する電源ノイズがアドレスAddress に載っていても、これらノイズが除去ないし低減されたアドレスがラッチ２へ供給される。なお、この時点ではアドレスAddress が確定しており、アドレスAddress の変化を半導体記憶装置内の各部へ高速に伝達させる必要がなくなっているため、アドレスバッファ１から出力されるアドレスの感度を下げても支障はない。
【００８５】
この後、ロウ制御回路１３は時刻ｔ７からセンスアンプイネーブル信号ＳＥに正のワンショットパルスを発生させる。これにより、センスアンプ・リセット回路９は内部のセンスアンプを活性化させ、これによってリフレッシュアドレスR_ADD に対応するリフレッシュワード線に接続されたメモリセルのリフレッシュが開始される。このように本実施形態では、外部から供給されるアドレスAddress の値が確定していない待機期間（スキュー期間ＴSKEW）をリフレッシュに充てて、汎用ＳＲＡＭでは本来内部動作が行われない待機期間を有効利用している。なお、リフレッシュ動作ではノーマルReadの場合のように読み出しデータを外部へ出力する必要がない。このため、制御信号ＣＣ及びカラムイネーブル信号ＣＥは“Ｌ”のままであって、カラムデコーダ８もカラム選択信号を生成しない。
【００８６】
そして、図２に示したように時刻ｔ７近辺ではセンスアンプ活性化による電源ノイズが発生して、アドレスバッファ１から出力されるアドレスにこの電源ノイズが重畳する。しかし、入力フィルタ１９の作用によってラッチ２に供給されるアドレスに載っていたノイズが除去ないし低減されて、外部から供給された本来のアドレスAddress の値となる。この後、ロウ制御回路１３がリフレッシュ動作に必要な時間が経過してからロウイネーブル信号ＲＥを立ち下げると、ロウデコーダ７は時刻ｔ８でリフレッシュワード線を非活性化させる。
【００８７】
次に、ロウ制御回路１３はロウイネーブル信号ＲＥの立ち下がりを受けてセンスアンプイネーブル信号ＳＥを立ち下げ、センスアンプ・リセット回路９は活性化させていた内部のセンスアンプを非活性化させる。また、ロウ制御回路１３はロウイネーブル信号ＲＥの立ち下がりを受けてプリチャージイネーブル信号ＰＥに正のワンショットパルスを発生させる。これにより、センスアンプ・リセット回路９内のプリチャージ回路が次のアクセスに備えてプリチャージ動作を行う。
【００８８】
そして時刻ｔ１０になると、ラッチ制御回路１２は時刻ｔ５におけるアドレス変化検出信号ＡＴＤの立ち下がりを受けて、ラッチ制御信号ＬＣに正のワンショットパルスを発生させる。これにより、ラッチ２は入力フィルタ１９から出力されたアドレスをラッチする。このとき、時刻ｔ１０の直前の時刻ｔ９では外部からのシステムノイズがアドレスバッファ１から出力されるアドレスに載っている。しかし、このシステムノイズは入力フィルタ１９でフィルタリングされるため、ラッチ２はノイズの除去ないし低減された正しいアドレスの値“Ａｎ”をラッチすることができる。
【００８９】
こうしてラッチ２にアドレスが正しくラッチされたのであれば、これ以後はアドレスバッファ１から出力されるアドレスにノイズが載っても動作に支障はなくなる。そこで、次のメモリサイクル（後述する時刻ｔ１８以降）におけるアドレス変化をアドレスバッファ１からラッチ２へ高速に伝達できるように、ラッチ制御回路１２は適当なタイミング（図２では時刻ｔ１２としてある）で入力感度制御信号ＩＣを立ち下げる。
【００９０】
そして時刻ｔ１１からはリフレッシュに続くノーマルRead又はノーマルWrite が行われることになる。図２においては、チップ内部でノイズが発生する頻度が高いノーマルReadの場合について示してありここでもノーマルReadについて説明する。ノーマルReadの場合には、図示していないが出力イネーブル信号ＯＥが有効にされるため、Ｒ／Ｗ制御回路１１はメモリセルからの読み出しに備えて制御信号ＣＷＯを“Ｈ”にする。これにより、Ｉ／Ｏバッファ１０はセンスアンプ・リセット回路９から送られてくる読み出しデータをバスＷＲＢを通じてバスＩ／Ｏへ送出できる状態となる。
【００９１】
また、マルチプレクサ５はラッチアドレスL_ADD 側を選択するようになり、この時点ではアドレスAddress の値が確定しているため、そのの値“Ａｎ”がアドレスM_ADD としてロウデコーダ７に出力される。次に、アドレス変化検出信号ＡＴＤの立ち下がりを受けて、ロウ制御回路１３はロウイネーブル信号ＲＥに正のワンショットパルスを発生させる。これにより、ロウデコーダ７はアドレスM_ADD の値“Ａｎ”に対応したワード線（以下、読み出し対象のワード線を「読み出しワード線」と呼ぶことがある）を時刻ｔ１１で活性化させる。これにより、読み出しワード線に接続されたメモリセルの保持するデータが各ビット線上の電位として現れるようになる。
【００９２】
一方、ロウイネーブル信号ＲＥの立ち上がりを受けて、ロウ制御回路１３は時刻ｔ１３でセンスアンプイネーブル信号ＳＥに正のワンショットパルスを発生させる。これにより、センスアンプ・リセット回路９は内部のセンスアンプを活性化させ、個々のビット線上に読み出されたメモリセルのデータをセンスしてこれを“０”／“１”の論理レベルまで増幅する。
【００９３】
このとき、センスアンプの活性化によって時刻ｔ７と同様に電源ノイズがアドレスバッファ１の出力に載るようになる。しかしこの場合はラッチ２が既にアドレスをラッチした状態にあるため、アドレスバッファ１から出力されるアドレスにノイズが載ってこれが入力フィルタ１９をスルーで通過してラッチ２に供給されても動作に支障はない。
【００９４】
次に、ロウ制御回路１３が制御信号ＣＣに正のワンショットパルスを発生させると、カラム制御回路１４はカラムイネーブル信号ＣＥに正のワンショットパルスを発生させる。こうしてカラムイネーブル信号ＣＥが“Ｈ”となると、カラムデコーダ８はラッチアドレスL_ADD の値“Ａｎ”に含まれている列アドレス部分をデコードして、当該列アドレスに対応するカラム選択信号に正のワンショットパルスを発生させる。
【００９５】
この結果、センスアンプ・リセット回路９は当該列アドレスに対応するセンスアンプの出力を選択してバスＷＲＢに接続するので、読み出し対象のメモリセルに保持されたデータがバスＷＲＢ上に現れてくる。これにより、Ｉ／Ｏバッファ１０はバスＷＲＢ上に読み出されたデータを時刻ｔ１４でバスＩ／Ｏに出力し、この時点からデータ出力動作が開始される。このデータ出力動作によって電源ノイズが発生し、その影響でアドレスバッファ１の出力にノイズが載るようになる。しかしこの場合もラッチ制御信号ＬＣは“Ｈ”であってラッチ２はアドレスをラッチしたままの状態にあるため、ラッチ２の後段にノイズの載ったアドレスが供給されることはなく動作に支障が生じることはない。
【００９６】
こうしてメモリセルアレイ６からの読み出しが終わってロウ制御回路１３がロウイネーブル信号ＲＥを立ち下げると、ロウデコーダ７はノーマルReadのために活性化されていた読み出しワード線を時刻ｔ１６で非活性化させる。また、ロウ制御回路１３はロウイネーブル信号ＲＥの立ち下げに対応してセンスアンプイネーブル信号ＳＥを立ち下げてセンス動作を終了させる。さらに、ロウ制御回路１３がロウイネーブル信号ＲＥの立ち下げに対応して制御信号ＣＣを立ち下げると、カラム制御回路１４はカラムイネーブル信号ＣＥを立ち下げる。
【００９７】
これにより、カラムデコーダ８はカラム選択信号を無効化して、選択されていたセンスアンプとバスＷＲＢの間を切り離す。次いで、ロウ制御回路１３はロウイネーブル信号ＲＥの立ち下げに対応してプリチャージイネーブル信号ＰＥに正のワンショットパルスを発生させてプリチャージ動作を行う。一方、時刻ｔ１５になった時点で読み出しデータの出力動作が完了して当該動作による電源ノイズの影響はなくなっている。
【００９８】
そこでラッチ制御回路１２は時刻ｔ１７でラッチ制御信号ＬＣを立ち下げてラッチ２のラッチ状態を解除する。これにより、次のメモリサイクルにおけるアドレスAddress の変化がアドレスバッファ１，入力フィルタ１９，ラッチ２を通じて半導体記憶装置内の各部へ伝達されるようにする。この後、時刻ｔ１８になると次のメモリサイクルに入ってアドレスAddress が変化を開始して、アクセス要求が読み出しであれば時刻ｔ１〜ｔ１８における動作と同様の動作が為される。
【００９９】
〈動作の説明（ノーマルRead以外）〉
リフレッシュ後にノーマルWrite を行う場合の動作は基本的にノーマルReadの場合と同様である。ＭＳＲＡＭでは汎用ＳＲＡＭと同じく、書き込みイネーブル信号／ＷＥ及び書き込みデータがアドレスAddress に対して非同期に与えられる。このため、書き込みイネーブル信号／ＷＥに負のパルスが入力されると、Ｒ／Ｗ制御回路１１は制御信号ＣＷＯを立ち下げてＩ／Ｏバッファ１０から入力されるバスＩ／Ｏ上の書き込みデータをバスＷＲＢに取り込む。
【０１００】
そして、ノーマルReadの場合と同様にして最終的にセンスアンプが活性化されると、指定されたメモリセルに対してバスＷＲＢから書き込みが行われる。そして、書き込みイネーブル信号／ＷＥが立ち上げられることで書き込みが終了する。このように、ノーマルWrite ではノーマルReadのときのようなデータ出力動作が存在しないため、図２の時刻ｔ１４に相当するタイミングで電源ノイズが発生することはない。したがって、アドレスの載るノイズに対する対策としてはノーマルReadの場合を考慮しておけば良い。
【０１０１】
このほか、上述した説明では、外部からのアクセスに付随して必ずリフレッシュを行っていたが、実際には全てのメモリサイクルでリフレッシュを行うわけではない。例えばリフレッシュを間欠的に行うのであれば、数ｍｓ〜数十ｍｓを１サイクルとして数μｓ毎に１回リフレッシュを行えば良い。このため、リフレッシュを行う必要のないメモリサイクルでは、リフレッシュ制御回路４がリフレッシュ制御信号ＲＥＦＢを“Ｈ”にしたままリフレッシュ制御信号ＲＥＦＡを“Ｌ”にする。
【０１０２】
これにより、ロウ制御回路１３はロウイネーブル信号ＲＥおよびこれに対応したセンスアンプイネーブル信号ＳＥ及びプリチャージイネーブル信号ＰＥを発生させなくなり、リフレッシュを伴うことなくノーマルRead又はノーマルWrite が行われる。つまり、この場合は図２の時刻ｔ７に相当するタイミングで電源ノイズが発生しなくなる。したがって、ノイズ対策に関してはリフレッシュ後にノーマルReadを行う場合について考慮しておけば良い。
【０１０３】
さらに、外部からのアクセスが一定時間ないとリフレッシュ制御信号ＲＥＦＢに負のパルスが生成されてセルフリフレッシュが行われる。この場合はラッチ制御回路１２がラッチ制御信号ＬＣにワンショットパルスを発生させず、アドレスの誤ラッチによる誤動作も起こり得ない。
【０１０４】
次に、第１の関連発明と同様に、本実施形態でも汎用ＤＲＡＭなどで採用されているページモードを実現することができる。ページモードでは外部から与えられるアドレスAddress を論理的に上位ビット側のアドレスUAddressと下位ビット側のアドレスPageAddress に分割する。そして、アドレスUAddressが同一の複数メモリセルに対してアドレスPageAddress だけを順次変化させながらデータを連続的に入出力する。
【０１０５】
そのための構成として、例えば４つのメモリセルを連続的にアクセスするのであればバスＷＲＢの幅を４倍に拡げておき、これに合わせてセンスアンプ・リセット回路９内のセンスアンプが４本のビット線を同時に選択するようにしておく。また、センスアンプ・リセット回路９とＩ／Ｏバッファの間にバスセレクタを設けて、同時に読み出されたデータのうちの何れかをアドレスPageAddress に従って選択して入出力させる。
【０１０６】
ページモードによるノーマルReadでは、例えば４つのメモリセルのデータがメモリセルアレイ６から同時に読み出され、その後に外部から入力されるアドレスPageAddress に従ってデータを外部へ順次出力してゆくことになる。したがってページモードを実現する場合には、例えば４つのデータのうちの最後のデータの出力動作後にラッチ制御信号ＬＣを立ち下げる必要がある。
【０１０７】
なお、ページモードに類似するものとしてバーストモードが存在する。ページモードではアドレスPageAddress を外部からランダムに指定可能となっている。これに対して、バーストモードではアドレスPageAddress の代わりにバースト動作開始時の下位アドレスであるアドレスStartAddressだけを与える。そして２番目以降の下位アドレスについては予め決められた順序に従って半導体記憶装置内部で発生させるようにしている。こうしたことから、バーストモードの場合にもページモードのときと同じく最後のデータの出力動作後にラッチ制御信号ＬＣを立ち下げることになる。
【０１０８】
〈まとめ〉
以上のように、本実施形態ではアドレススキュー期間が経過してアドレスAddress が確定した後において、ラッチ２がこのアドレスをラッチするタイミングから所定時間だけ遡ったタイミング（時刻ｔ６）から入力フィルタ１９でアドレスに対する感度を下げている。これにより、時刻ｔ４〜ｔ１０期間内に外部から入力されたシステムノイズやセンスアンプ活性化による電源ノイズが発生しても、アドレスバッファ１に載ったこれらノイズが除去ないし低減されるため、ラッチ２で誤まったアドレスがラッチされることはなくなる。
【０１０９】
また、図２に▲２▼で示した期間を確保しておくことで、ラッチ２がアドレスをラッチしている期間内において、外部からのシステムノイズ，ノーマルRead又はノーマルWrite 中のセンスアンプの活性化による電源ノイズ，ノーマルRead中のデータ出力動作による電源ノイズがそれぞれ発生しても、ノイズの載ったアドレスがラッチ２の後段へ伝搬されることがなくなる。このため、ノイズによる誤動作を未然に防止することが可能となる。
【０１１０】
〈変形例〉
なお、ラッチ制御信号ＬＣを立ち上げてラッチ２にアドレスを取り込むタイミングは、理論的にはアドレス確定と同時であっても構わない。しかし、実際には製造上のバラツキやシステム上の原因によってアドレス確定のタイミングが遅れる場合も考え得る。こうしたことから、アドレススキュー期間に対して製造上のマージンを確保しておいて、アドレスAddress の全てのビットがラッチ２を構成する個々のラッチ回路に確実に伝搬してからラッチ動作がなされるように、ラッチタイミングを設定することが望ましい。
【０１１１】
もっとも、アドレスをラッチするタイミングが遅れてしまうとそれだけノーマルRead又はノーマルWrite が完了するのが遅延することになる。そこで、リフレッシュ動作が終了してノーマルRead／ノーマルWrite のために新たにワード線を活性化できる状態となるまでには、アドレスをラッチ２へラッチしておくことが望ましい。また、図２では時刻ｔ１２で入力感度制御信号ＩＣを立ち下げているが、ラッチ２によってアドレスが取り込まれる時刻ｔ１９以降であれば時刻ｔ１２よりも前であって良い。
【０１１２】
さらに、外部からのシステムノイズによる影響があまり問題とならない場合も考えられる。そうした場合には、入力フィルタ１９を用いてアドレスに対する感度を鈍らせる代わりに、リフレッシュ中のセンスアンプ活性化による電源ノイズの影響が無いタイミング（すなわち、センスアンプ活性化前のタイミングか、あるいは、センスアンプ活性化による電源ノイズの影響がなくなった以降のタイミング）でラッチ制御信号ＬＣを立ち上げても良い。
【０１１３】
〈シミュレーション結果〉
ここで、図６及び図７は入力フィルタ１９として図３に示した構成例を採用した場合について各部のシミュレーション波形を示したグラフである。図中、横軸は相対的な時刻（単位：秒），縦軸は各波形の電圧値（単位：ボルト）である。これらの図では、図３に示した入力フィルタ２２を設けなかった場合（従来の半導体記憶装置）にラッチ回路２３へ入力される波形をＷ０としている。
【０１１４】
また、図３に示した抵抗素子２６の抵抗値を１０ｋΩ〜５０ｋΩまで１０ｋΩ刻みで変化させたときにラッチ回路２３へ入力される波形をそれぞれＷ１〜Ｗ５としている。なお、図３に示したようにアドレスバッファ２１は反転バッファであるため、アドレスAddress のあるビット（図中の「ＡＸ０」）の波形と波形Ｗ０〜Ｗ５の極性が逆になっている。
【０１１５】
まず、図６はアドレスＡＸ０の値が“０”Ｂ（Ｂは２進表現を意味する）から“１”Ｂへ遷移した後において、ノイズの影響でアドレスＡＸ０の電圧値が時刻０．１５５〜０．１６０μｓにかけて２．３Ｖから０．６Ｖまで直線的に下降し、時刻０．１６０〜０．１６５μｓにかけて０．６Ｖから２．３Ｖまで直線的に上昇した場合を示している。また図６では、時刻０．１５６〜０．１７０μｓの期間だけ入力感度制御信号ＩＣが“Ｈ”となって入力フィルタ２２が入力感度を鈍らせるとともに、時刻０．１６５μｓからラッチ制御信号ＬＣが立ち上がってラッチ回路２３が取り込み動作を開始するものとしている。
【０１１６】
図示したように、波形Ｗ０の場合にはアドレスＡＸ０に載ったノイズによって、ピーク時の電圧値が最大振幅に近い値にまでなっており、ノイズが無ければ本来“Ｌ”のはずのアドレスをラッチ回路２３は確実に“Ｈ”と認識してしまう。これに対して、抵抗素子２６の抵抗値を増加させてゆくにつれて、ラッチ２に入力される波形がつぶれてそのピーク電圧値が低くなってゆく。このため、ラッチ回路２３の閾値電圧が例えば１．２５Ｖであるとした場合、抵抗値を３０ｋΩ以上にすることでラッチ回路２３はアドレスを“Ｌ”と認識する。
【０１１７】
また、図６において時刻０．１５０〜０．１５２μｓにおける波形に着目すると、アドレスＡＸ０の値が“０”Ｂから“１”Ｂに変化を開始した時点では、入力感度制御信号ＩＣが“Ｌ”であるため、アドレスバッファ１及び入力フィルタ１９はアドレスＡＸ０をほとんど遅延なくラッチ回路２３に供給しており、この時点ではアドレスAddress の変化が高速にラッチ２及びその後段の回路へ伝達されていることが分かる。
【０１１８】
次に、図７はアドレスＡＸ０の値が“１”Ｂから“０”Ｂへ遷移した場合について示したものである。図示したように、ノイズの影響でアドレスＡＸ０の電圧値が時刻０．１０５〜０．１１０μｓにかけて０Ｖから１．７Ｖまで直線的に上昇し、時刻０．１１０〜０．１１５μｓにかけて１．７Ｖから０Ｖまで直線的に下降するものとしている。また図７では、時刻０．１０５〜０．１２０μｓの期間だけ入力感度制御信号ＩＣが“Ｈ”となり、時刻０．１１５μｓからラッチ制御信号ＬＣが立ち上がるものとしている。
【０１１９】
この場合も、波形Ｗ０ではラッチ回路２３に供給される底の電圧値がほぼ０Ｖになっており、ノイズが無ければ本来“Ｈ”のはずのアドレスＡＸ０をラッチ回路２３は確実に“Ｌ”と認識してしまう。これに対して、抵抗素子２６の抵抗値を増加させてゆくにつれて波形がつぶれて底の電圧値が高くなってゆく。このため、ラッチ回路２３の閾値電圧が例えば１．２５Ｖであるとした場合、抵抗値を５０ｋΩにすることでラッチ回路２３は“Ｈ”と認識するようになる。また、時刻０．１００〜０．１０２μｓにおける波形に着目すると、この場合もアドレスバッファ２１及び入力フィルタ１９はほとんど遅延なしにアドレスＡＸ０の変化をラッチ回路２３に伝達している。
【０１２０】
〔第２実施形態〕
第１実施形態では先に掲げた第１の関連発明を基礎としていたが、本発明者は第１の関連発明とは別の形態のＭＳＲＡＭを提案している（特願２０００−１０９６８９号；以下「第２の関連発明」という）。そして、本発明は第１の関連発明のみならず第２の関連発明にもほぼ同様に適用することが可能であって、本実施形態では第２の関連発明を基礎とした実施形態について、第１実施形態との相違点を中心にして以下に説明する。
【０１２１】
上述したように第１実施形態ではリフレッシュ後にノーマルRead又はノーマルWrite を行っていたが、本実施形態では第１実施形態と順序を入れ替えて、ノーマルRead又はレイトライト（詳細は後述）を行ってからリフレッシュを行っている。こうすることで、本実施形態では第１実施形態に比べてアクセス（読み出しの場合はアドレスアクセス時間ＴAA）の高速化を図っている。
【０１２２】
また、汎用ＳＲＡＭでは書き込みイネーブル信号がアドレスに対して非同期的に与えられるが、本実施形態ではアドレススキュー期間内に書き込みイネーブル信号を与える仕様としている。というのも、読み出しを高速化するためには、アドレススキュー期間経過後にできる限り早く読み出し動作を開始させる必要がある。このため、書き込みイネーブル信号が遅れて有効化される場合には、ダミーの読み出しが行われてから本来の書き込みが行われることになる。
【０１２３】
ところが、ＭＳＲＡＭではＤＲＡＭと同様に破壊読み出しでメモリセルから読み出しを行っているため、ダミーの読み出しを中断してしまうとデータ破壊につながってしまう。つまりＭＳＲＡＭでは、書き込みイネーブル信号が与えられてもダミーの読み出しが完了するまでは書き込み動作を開始させることができない。そのため、書き込みイネーブル信号がアドレスに対して完全に非同期的に与えられる仕様にしてしまうと、メモリサイクルが長くなってしまうという問題がある。こうしたことから、外部からのアクセス要求が読み出し／書き込みの何れであるかをアドレススキュー期間内で確定させておくことで、アドレスが確定した時点でダミーの読み出しを行うことなく書き込みを開始できるようにしている。
【０１２４】
また、本実施形態ではメモリセルに対する書き込みをレイトライト（Late Write）で行っている。レイトライトでは、外部から書き込み要求が与えられたメモリサイクルにおいては、同じく外部から与えられる書き込みアドレスおよび書き込みデータを半導体記憶装置内部に取り込んでおく。この後に、次の書き込み要求が与えられたメモリサイクルで、先のメモリサイクルで取り込んでおいた書き込みアドレスおよび書き込みデータを用いてメモリセルへ書き込みを行う。つまり、メモリセルに対する書き込みを次に書き込み要求が与えられたメモリサイクルまで遅延させるのがレイトライトである。
【０１２５】
ここで、ノーマルWrite では汎用ＳＲＡＭと同様に書き込みイネーブル信号がアドレスに対して非同期的に与えられるため、書き込みイネーブル信号及び書き込みデータの双方が確定するまでメモリセルへの書き込み動作は開始されずに空き時間が生じてしまうとう欠点がある。一方、レイトライトによると、実際に書き込みを行うメモリサイクルでは最初から書き込みアドレス及び書き込みデータが確定しており、アドレススキュー期間が経過した段階ですぐに書き込み可能となる。またレイトライトの採用によって、本実施形態では、アドレスに対して遅れて入力される書き込みデータの取り込み動作とレイトライトとこれに続くリフレッシュの動作とを並行して行えるため、それだけメモリサイクルを短縮することができる。
【０１２６】
以上のようなことから、本実施形態ではアドレススキュー期間が経過してアドレスAddress が確定した直後からノーマルReadまたはレイトライトを開始することになる。そして本実施形態でも第１実施形態と同じく２つのノイズ対策を講ずることになる。まず、ノイズによる誤動作の可能性がある場合には、入力フィルタ１９の感度を下げる期間をアドレススキュー期間後に設けてノイズを除去ないし低減させてからノーマルReadまたはレイトライトを行うことになる。
【０１２７】
ここで、ノイズを除去ないし低減させる期間を設ける分だけアクセスが遅れることになるが、アクセスの遅れが支障のない範囲内であればこうした対策を施すことが有効である。また、ノイズのピーク値は半導体記憶装置の個々の仕様や適用されるシステムによっても変化する。したがって、ノイズのピーク値がそれほど大きくないことが想定される場合には、入力フィルタ１９の感度を鈍らせる期間をできる限り短くすることによってアクセス遅れをそれだけ小さくできる。
【０１２８】
また、アクセスの遅れが好ましくない場合には、入力フィルタ１９の感度を鈍らせる期間を設けることなく、ラッチ状態の終わりを延ばす第２の対策だけを行うことも考えられる。要するに、アドレスに載るノイズによって誤動作が生じる可能性と、入力フィルタ１９の感度を鈍らせることによるアクセス遅れとの間のトレードオフによって、入力フィルタ１９の感度を鈍らせる期間を設けるかどうかを決定することになる。
【０１２９】
次に、ラッチ制御信号ＬＣの立ち下げタイミングを延ばす対策に関しては第１実施形態とほぼ同様に適用することができる。本実施形態ではノーマルRead又はレイトライト後にリフレッシュを行うため、ノーマルRead又はレイトライトに先立ってラッチ制御信号ＬＣを立ち上げるとともに、リフレッシュ中にセンスアンプイネーブル信号ＳＥが立ち上がってからラッチ制御信号ＬＣを立ち下げる。これにより、ノーマルReadおよびリフレッシュの際のセンスアンプ活性化によって発生する電源ノイズと、ノーマルRead時のデータ出力動作に伴う電源ノイズによる影響を抑えることが可能となる。また、ラッチ制御信号ＬＣを立ち上げている間は外部からのシステムノイズの影響も排除することができる。
【０１３０】
〈構成の説明〉
図８は本実施形態による半導体記憶装置の構成を示したブロック図である。同図では、図１（第１実施形態）に示したものと同じ構成要素については同一の符号を付してあるため、以下では図１と相違する構成について説明する。まず、本実施形態ではラッチ２の出力するアドレスをラッチアドレスLC_ADDとし、後述するレジスタ回路６１の出力をラッチアドレスL_ADD としている。また本実施形態では、Ｉ／Ｏバッファ１０をバスＷＲＢをセンスアンプ・リセット回路９に直接接続するのではなく、バスＷＲＢ，後述するレジスタ回路６２及びバスＷＲＢＸを介して接続している。
【０１３１】
次に、制御信号ＬＷ１および制御信号ＬＷ２はレイトライト動作を制御するための信号であって、何れもレイトライトを行う場合に“Ｈ”に設定され、そうでない場合に“Ｌ”に設定される。次に、レジスタ回路６１はアクセスアドレスを保持するためにアドレスAddress のビット幅に等しいレジスタ（以下「アドレスレジスタ」という）を内蔵している。制御信号ＬＷ１が“Ｌ”であれば、レジスタ回路６１は入力されたラッチアドレスLC_ADDをそのままラッチアドレスL_ADD として出力する。
【０１３２】
一方、制御信号ＬＷ１が“Ｈ”であれば、レジスタ回路６１はラッチアドレスLC_ADDではなくアドレスレジスタに保持されているアドレスをラッチアドレスL_ADD として出力する。また、レジスタ回路６１は制御信号ＬＷ１の立ち下がりエッジを捉えて、次のレイトライトのためにラッチアドレスLC_ADDをアドレスレジスタに取り込む。さらに、レジスタ回路６１は入力されたラッチアドレスLC_ADDとアドレスレジスタが保持するアドレスをビット毎に比較するコンパレータを備えている。このコンパレータは両者の各ビットが全て一致した場合にはヒット信号ＨＩＴに“Ｈ”を出力し、両者の間の何れか１ビットにでも不一致があればヒット信号ＨＩＴに“Ｌ”を出力する。
【０１３３】
以下に述べるように、このヒット信号ＨＩＴは半導体記憶装置外部から見たデータコヒーレンシ(Coherency）を保つためのバイパス動作に用いられる。すなわち、レイトライトでは書き込み要求があったメモリサイクルよりも後のメモリサイクルで実際にメモリセルへの書き込みが行われる。このため、書き込み要求のあったメモリサイクルでは、書き込みアドレス及び書き込みデータを一旦レジスタ回路６１内のアドレスレジスタ及びレジスタ回路６２（後述）内のデータレジスタに取り込んでおく。
【０１３４】
そして、次に書き込みの要求が入力されたメモリサイクルで、２つのレジスタに取り込んでおいたアドレス及びデータを用いてメモリセルアレイ６へ書き込みを行っている。したがって、現実にメモリセルアレイ６へ書き込みが行われるまでの間に、書き込み要求のあったアドレスに対して読み出し要求があった場合、この時点ではデータが未だメモリセルアレイ６には書かれておらずレジスタ回路６２にのみ存在する。このため、メモリセルアレイ６から読み出しを行ってしまうと、書き込み前の古いデータを外部へ出力してしまって誤動作となる。
【０１３５】
そこでこのような場合には、メモリセルアレイ６をバイパスしてレジスタ回路６２からデータの出力を行うようにする。以上のような状況を検出するために、ラッチアドレスLC_ADDとアドレスレジスタを照合して、未だメモリセルアレイ６に書き込まれていないアドレスに対して読み出し要求があったことを検出している。なお、レジスタ回路６１は読み出し・書き込みの区別なくヒット信号ＨＩＴを生成しているが、後述するようにバイパス動作は読み出し要求があった場合にのみ作動するため、特に問題は生じない。
【０１３６】
次に、ラッチ制御回路５２は図１のラッチ制御回路１２と同様の構成であって、ラッチ制御信号ＬＣ及び入力感度制御信号ＩＣの生成タイミングが異なっている。なお、これら信号のタイミングについては動作説明に譲る。次に、ＡＴＤ回路５３も図１のＡＴＤ回路３と同様の構成であるが、アドレス変化検出信号ＡＴＤにワンショットパルスを発生させるタイミングをアドレススキュー期間の経過後としている。また、後述するように、アドレス変化検出信号ＡＴＤのワンショットパルスが立ち上がった時点からアドレスAddress に対するノーマルReadまたはレイトライトが開始され、その後にワンショットパルスが立ち下がった時点からリフレッシュが開始される。このため、ワンショットパルスのパルス幅はノーマルReadまたはレイトライトを完了させるのに必要な時間以上に設定される。
【０１３７】
ここで、アドレススキュー期間の長さは、アドレスAddress の各ビットおよびチップセレクト信号／ＣＳの間に存在するスキューの最大値と一致させるか、あるいは、余裕を見込んでこのスキューの最大値よりも若干大きな値に設定しておくようにすれば良い。スキューの最大値は半導体記憶装置が適用されるシステム全体の特性に基づいて予め試算しておくことが可能である。したがって、半導体記憶装置が適用されるシステムに応じてアドレススキュー期間を可変とするか、あるいは、予め決められたアドレススキュー期間に合わせて半導体記憶装置が搭載されるシステムの設計を行うことになる。
【０１３８】
次に、レジスタ回路６２及びヒット制御回路６３は上述したレジスタ回路６１とともにレイトライト動作を実現する。このうち、ヒット制御回路６３はアドレス変化検出信号ＡＴＤの立ち上がりでヒット信号ＨＩＴを取り込み、これをヒットイネーブル信号ＨＥとしてレジスタ回路６２に送出する。すなわち、アドレススキュー期間内ではアドレスAddress の値が確定していないため、ヒット制御回路６３はアドレスAddress が確定した時点でヒット信号ＨＩＴを取り込む。なお、ヒットイネーブル信号ＨＥは読み出し動作の場合にのみ用いられるが、その制御はレジスタ回路６２が行っており、ヒット制御回路６３はアクセス要求が書き込み・読み出しであるかを問わずヒットイネーブル信号ＨＥを生成する。
【０１３９】
次に、レジスタ回路６２はバスＷＲＢ上で授受されるデータと同じビット幅のデータレジスタを内蔵している。そしてレジスタ回路６２は、制御信号ＬＷ２の立ち下がりエッジをトリガとして、バスＩ／Ｏ，Ｉ／Ｏバッファ１０を通じて外部からバスＷＲＢＸ上に供給される書き込みデータをデータレジスタに取り込む。つまり、書き込み要求があった場合に、当該メモリサイクルで与えられる書き込みデータを一旦データレジスタに取り込んでおき、次の書き込み要求のあったメモリサイクルでデータレジスタに取り込んでおいた書き込みデータをメモリセルアレイ６へ書き込むことになる。
【０１４０】
また、制御信号ＬＷ２が“Ｈ”である場合、レジスタ回路６２は直前の書き込み要求の際に与えられた書き込みデータをデータレジスタからバスＷＲＢ上に出力する。一方、制御信号ＬＷ２が“Ｌ”である場合、レジスタ回路６２はヒットイネーブル信号ＨＥのレベルに応じて異なる動作を行う。すなわち、ヒットイネーブル信号ＨＥがミスヒットを示す“Ｌ”であれば、レジスタ回路６２はバスＷＲＢ上の読み出しデータをそのままバスＷＲＢＸ上に出力する。これに対し、ヒットイネーブル信号ＨＥがヒットを示す“Ｈ”であれば、レジスタ回路６２は未だメモリセルアレイ６に書き込まれていない書き込みデータをデータレジスタからバスＷＲＢＸ上に送出する。
【０１４１】
次に、Ｒ／Ｗ制御回路５４は制御信号ＣＷＯのほかに制御信号ＬＷ１，ＬＷ２を生成する点で図１のＲ／Ｗ制御回路１１と相違する。次に、半導体記憶装置を立ち上げてから初めて書き込み要求が与えられた場合には、直前の書き込みが存在しない。したがって、当該書き込み要求のあったメモリサイクルでは、書き込みアドレス及び書き込みデータの取り込みを行うだけにとどめ、メモリセルアレイ６に対するレイトライトは行わない。これを実現するために、ロウ制御回路５５の内部にフラグを設けて、チップセレクト信号／ＣＳが有効な状態で書き込みイネーブル信号／ＷＥが一度でも有効化されたかどうかをフラグに記憶する。
【０１４２】
そのために、ロウ制御回路５５は半導体記憶装置の立ち上げ時にフラグをオフに初期化しておき、最初の書き込み要求が行われた時点でフラグをオンとする。また、ロウ制御回路５５は書き込み要求があった場合（書き込みイネーブル信号／ＷＥ＝“Ｌ”かつチップセレクト信号／ＣＳ＝“Ｌ”）には、フラグがオンになっている場合にだけロウイネーブル信号ＲＥにワンショットパルスを発生させる。これによって、ロウ制御回路５５及びカラム制御回路１４は、書き込みに必要となる制御信号ＣＣ，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，プリチャージイネーブル信号ＰＥを発生させる。
【０１４３】
〈動作の説明（ノーマルRead）〉
次に、図９のタイミングチャートを参照して本実施形態による半導体記憶装置の動作を説明する。なお、アドレスに載るノイズに関してはノーマルReadについて説明することが好ましいため、レイトライトの動作については後述することとする。またここでは、図９に示したよりも以前のメモリサイクルでアドレス“Ａｘ”に対するデータ“Ｑｘ”の書き込み要求があって、レジスタ回路６１内のアドレスレジスタにアドレス“Ａｘ”が取り込まれ、レジスタ回路６２内のデータレジスタにデータ“Ｑｘ”が取り込まれていることを想定する。さらに、チップセレクト信号／ＣＳは“Ｌ”に固定されていて図９に示す半導体記憶装置が選択された状態にあるものとする。
【０１４４】
まず、時刻ｔ３１でアドレスAddress の値が“Ａｎ−１”から変化し始める。この時点では第１実施形態と同様に入力感度制御信号ＩＣ，ラッチ制御信号ＬＣがともに“Ｌ”であるとともに制御信号ＬＷ１も“Ｌ”である。このため、アドレスAddress はアドレスバッファ１，入力フィルタ１９，ラッチ２をスルーで通過してラッチアドレスLC_ADDとなり、ラッチアドレスLC_ADDはさらにレジスタ回路６１をスルーで通過してラッチアドレスL_ADD となる。
【０１４５】
そして、ＡＴＤ回路５３はラッチアドレスLC_ADDの変化からアドレスAddress が変化し始めたことを検知するようになる。もっとも時刻ｔ３１からはアドレススキュー期間に入るため、汎用ＳＲＡＭの場合と同じくこの時点でアドレスAddress の値が確定しているとは限らない。このため、時刻ｔ３１ではアドレスAddress をラッチ２に取り込むことはせず、この後に時間ＴSKEWが経過してアドレスAddress の値が“Ａｎ”に確定した以降にアドレスAddress を取り込むことになる。なお、図９には示していないがアドレススキュー期間では出力イネーブル信号ＯＥが有効化される。
【０１４６】
そして、Ｒ／Ｗ制御回路５４はメモリセルからの読み出しに備えて制御信号ＣＷＯを“Ｈ”とするほか、制御信号ＬＷ１，ＬＷ２を何れも“Ｌ”のままとする。これによってＩ／Ｏバッファ１０はバスＷＲＢＸ上のデータをバスＩ／Ｏへ送出するようになる。もっともこの時点ではまだアドレススキュー期間であって、ヒット制御信号ＨＥも直前のメモリサイクルのままになっており、バスＷＲＢＸ上にデータＷＲＢ上のデータが読み出されるのか、データレジスタの保持データが読み出されるのかは確定していない。
【０１４７】
次に、アドレススキュー期間が終了して時刻ｔ３２になると、アドレスAddress （したがってラッチアドレスLC_ADD）の値が“Ａｎ”に確定する。このとき、制御信号ＬＷ１は“Ｌ”であるため、ラッチアドレスLC_ADDの値がそのままラッチアドレスL_ADD として出力される。また、ラッチアドレスLC_ADDの値“Ａｎ”はアドレスレジスタに保持されているアドレス“Ａｘ”と一致しないため、レジスタ回路６１はヒット信号ＨＩＴとして“Ｌ”を出力する。
【０１４８】
次に、ＡＴＤ回路５３は時刻ｔ３３でアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させ、これによってノーマルRead動作が開始される。そしてリフレッシュ制御回路４はリフレッシュアドレスR_ADD の値を更新する。また、マルチプレクサ５はラッチアドレスL_ADD 側を選択してこれをアドレスM_ADD としてロウデコーダ７に出力する。さらに、ヒット制御回路６３はでヒット信号ＨＩＴを取り込んでヒットイネーブル信号ＨＥとして“Ｌ”を出力する。これにより、レジスタ回路６２はバスＷＲＢとバスＷＲＢＸを接続するようになり、センスアンプ・リセット回路９内のセンスアンプによるセンス結果がＩ／Ｏバッファ１０およびバスＩ／Ｏを通じて外部に出力可能な状態となる。
【０１４９】
この後、アドレスAddress の変化が各部に伝搬するので、ラッチ制御回路５２は時刻ｔ３４で入力感度制御信号ＩＣに正のワンショットパルスを発生させる。これにより、入力フィルタ１９が入力されるアドレスの感度を鈍らせる。このため、例えばラッチ２がアドレスを取り込む直前のタイミングである時刻ｔ３５で外部からのシステムノイズがアドレスバッファ１の出力に載ったとしても、ラッチ２にはノイズが除去ないし低減されたアドレスが供給される。したがって、この後にラッチ制御回路５２が時刻ｔ３６でラッチ制御信号ＬＣを立ち上げてラッチ２がアドレスを取り込んだ場合に、ノイズが載った誤ったアドレスを取り込むことはなくなる。
【０１５０】
この後、ラッチ制御回路５２は時刻ｔ３７で入力感度制御信号ＩＣを立ち下げる。次に、ロウ制御回路５５がロウイネーブル信号ＲＥに正のワンショットパルスを発生させると、ロウデコーダ７は時刻ｔ３８でアドレス“Ａｎ”に対応した読み出しワード線を活性化させる。この後に時刻ｔ３９でロウ制御回路５５がセンスアンプイネーブル信号ＳＥを立ち上げると、センスアンプの活性化によってチップ内部で電源ノイズが発生する。しかし、ラッチ２はアドレスをラッチした状態にあるため、ノイズの載ったアドレスがラッチ２の後段の回路へ伝達されて誤動作することはない。
【０１５１】
次に、ロウ制御回路５５が制御信号ＣＣに正のワンショットパルスを発生させると、カラム制御回路１４はカラムイネーブル信号ＣＥに正のワンショットパルスを発生させる。これにより、カラムデコーダ８はアドレス“Ａｎ”中の列アドレスに対応したカラム選択信号を活性化させて対応するセンスアンプをバスＷＲＢと接続する。そして、センスアンプは読み出しワード線に接続された各メモリセルのデータをセンス・増幅し、このデータがバスＷＲＢ，レジスタ回路６２，バスＷＲＢＸ，Ｉ／Ｏバッファ１０を通じてバスＩ／Ｏから外部に出力される。このデータ出力動作に伴って時刻ｔ４０で電源ノイズが発生するが、この場合も時刻ｔ３９と同様にノイズの載ったアドレスがラッチ２の後段に伝搬して誤動作することはない。
【０１５２】
この後にノーマルReadが終了すると、ロウ制御回路５５はロウイネーブル信号ＲＥを立ち下げて読み出しワード線を時刻ｔ４１で非活性化し、次いで、センスアンプイネーブル信号ＳＥを立ち下げてセンス動作を終了させる。また、カラム制御回路１４はカラムイネーブル信号ＣＥを立ち下げてセンスアンプとバスＷＲＢの間を切り離す。次いで、ロウ制御回路５５はプリチャージイネーブル信号ＰＥにワンショットパルスを生成してビット線をプリチャージする。
【０１５３】
次に、時刻ｔ４２でＡＴＤ回路５３がアドレス変化検出信号ＡＴＤを立ち下げると、ノーマルReadに付随したリフレッシュが第１実施形態と同様の動作によって行われる。このため、時刻ｔ４３でリフレッシュワード線が活性化されるとともに、ロウ制御回路５５が時刻ｔ４４でセンスアンプイネーブル信号ＳＥに正のワンショットパルスが生成すると、センスアンプが活性化されてリフレッシュが始まるのに伴って電源ノイズが発生する。しかし、この時点でもラッチ２はアドレスをラッチした状態にあるため、ノイズの載ったアドレスがラッチ２の後段に伝搬して誤動作することはない。
【０１５４】
この後、リフレッシュ中に時刻ｔ４５になると、ノーマルReadが行われたメモリサイクルが終了してこれに続く新たなメモリサイクルに移行し、リフレッシュ動作はこの新たなメモリサイクルのアドレススキュー期間終了までに完了する。そして、時刻ｔ４６でリフレッシュワード線が非活性化され、時刻ｔ４８でラッチ制御信号ＬＣが立ち下げられる。なお、アドレスAddress が未確定の間はアドレス変化検出信号ＡＴＤが立ち上がってノーマルRead又はレイトライトが始まることはなく、ラッチアドレスL_ADD も直前のメモリサイクルの値が保持されるため、リフレッシュが次のメモリサイクルのアドレススキュー期間終了まで延びても問題はない。
【０１５５】
〈動作の説明（レイトライト）〉
レイトライトの動作はおおむねノーマルReadの場合と同じであるため、ここではノーマルReadとの相違点を中心に概説する。なお、以下では書き込み対象のワード線を「書き込みワード線」と呼ぶ。まず、半導体記憶装置の立ち上げ後における最初の書き込みでは、メモリセルアレイ６には書き込まれず、外部から与えられた書き込みアドレス及び書き込みデータがそれぞれアドレスレジスタ，データレジスタに取り込まれる。
【０１５６】
次に、２回目以降の書き込み要求があった場合の動作は次のようになる。まず、アドレススキュー期間内で書き込みイネーブル信号／ＷＥに負のパルスが入力される。Ｒ／Ｗ制御回路５４は書き込みイネーブル信号／ＷＥの立ち下がり受けて、制御信号ＣＷＯを“Ｌ”にするとともに制御信号ＬＷ１，ＬＷ２をともに“Ｈ”にする。この結果Ｉ／Ｏバッファ１０はバスＩ／Ｏ上の書き込みデータをバスＷＲＢＸ上に送出する。ただしこの時点で書き込みデータが確定しているとは限らない。一方、レジスタ回路６１はアドレスレジスタに保持しているアドレス“Ａｘ”をラッチアドレスL_ADD として出力し、レジスタ回路６２はデータレジスタに保持しているデータ“Ｑｘ”をバスＷＲＢ上に出力する。
【０１５７】
そして、アドレススキュー期間が経過してアドレスが確定した時点で書き込み／読み出しの何れであるかも確定する。このとき、書き込みアドレスおよび書き込みデータは直前に書き込み要求のあったメモリサイクル中で既に確定している。このため、入力フィルタ１９の作用によってアドレスをラッチする一定時間前からアドレスに対する感度を鈍らせた後に、書き込み動作が開始される。
【０１５８】
このため、ノーマルReadの場合と同様にしてセンスアンプが選択されて、アドレス“Ａｘ”で指定されたメモリセルに対してデータ“Ｑｘ”の書き込みが始まる。そして、メモリセルアレイ６に対する書き込みが終了すると、ノーマルReadの場合と同様にして、ロウイネーブル信号ＲＥ，書き込み対象ワード線，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，カラム選択信号が非活性化されるほか、次のアクセスに備えてビット線がプリチャージされる。
【０１５９】
次に、レイトライトに続いてリフレッシュが行われ、このリフレッシュ中に書き込みイネーブル信号／ＷＥが立ち上げられるまでに、アドレス“Ａｎ”に対する書き込みデータ（ここではデータ“Ｑｎ”とする）が、バスＩ／Ｏ，Ｉ／Ｏバッファ１０を通じてバスＷＲＢＸ上に送出される。もっとも、このときバスＷＲＢＸはバスＷＲＢに接続されておらず、データ“Ｑｎ”はメモリセルアレイ６への書き込みには関係しない。そして、Ｒ／Ｗ制御回路５４は書き込みイネーブル信号／ＷＥの立ち上がりを受けて制御信号ＬＷ１，ＬＷ２をともに立ち下げる。
【０１６０】
この制御信号ＬＷ１の立ち下がりを受けて、レジスタ回路６１はラッチアドレスLC_ADDの値“Ａｎ”をアドレスレジスタに取り込み、レジスタ回路６２は制御信号ＬＷ２の立ち下がりを受けて、バスＷＲＢＸ上のデータ“Ｑｎ”をデータレジスタに取り込む。これらアドレス“Ａｎ”及びデータ“Ｑｎ”は、次の書き込み要求が行われた時点のメモリサイクルでレイトライトに使用される。以上のように、レイトライトの場合にはノーマルReadのようにデータ出力動作がないため、それによる電源ノイズが発生することもない。したがって、アドレスに載るノイズに関してはノーマルReadの場合について考慮すれば良い。
【０１６１】
〈動作の説明（その他）〉
次にバイパス動作について概説する。例えば、連続するメモリサイクルでアドレス“Ａｎ”に対する書き込みと読み出しが行われることを想定する。この場合、書き込み要求のあったメモリサイクルで、アドレス“Ａｎ”に対して与えられた書き込みデータ“Ｑｎ”は未だメモリセルアレイ６に反映されていない。そして、読み出しのメモリサイクルでアドレススキュー期間が経過してアドレスAddress の値が“Ａｎ”に確定すると、この時点でアドレスレジスタはアドレスAddress （＝ラッチアドレスLC_ADD）と同じ“Ａｎ”を保持している。
【０１６２】
したがって、レジスタ回路６１はヒット信号ＨＩＴとして“Ｈ”を出力する。この後、入力感度制御信号ＩＣが立ち下げられると、ヒット制御回路６３はヒット信号ＨＩＴを取り込んでヒットイネーブル信号ＨＥに“Ｈ”を出力する。このとき、Ｒ／Ｗ制御回路５４は制御信号ＬＷ２に“Ｌ”を出力しているため、レジスタ回路６２はデータレジスタに保持しているデータ“Ｑｎ”をバスＷＲＢＸ上に出力し、これがＩ／Ｏバッファ１０を通じて外部に出力される。このように、ノイズ対策の観点からはノーマルReadの場合と同様の考慮をしておけば良い。
【０１６３】
次に、ノーマルReadまたはレイトライトに伴うリフレッシュを行わない場合は、第１実施形態で説明した通りであって、例えば図９の時刻ｔ４４で電源ノイズが発生しなくなる。したがって、アドレスに載るノイズに関してはリフレッシュを伴う場合を考慮しておけば良い。次に、セルフリフレッシュが行われる場合は、第１実施形態と同様にラッチ制御信号ＬＣにワンショットパルスを発生しないため、誤ったアドレスをラッチすることも起こり得ない。
【０１６４】
次に、上述した説明では、書き込み又は読み出しに伴ってリフレッシュを１回だけ行っているが、１メモリサイクルがもっと長く設定されているのであれば、１メモリサイクルに収まる範囲内で複数回のリフレッシュを行うことができる。したがって、この場合にはラッチ制御信号ＬＣの立ち下げタイミングを１メモリサイクル中の最後のリフレッシュ後とすれば良い。次に、書き込みイネーブル信号／ＷＥに加えて書き込みデータをアドレススキュー期間内に確定させる仕様とすることで、書き込み要求のあったメモリサイクル内においてレイトライトではなくノーマルWrite を行うことが可能となる。この場合はレイトライトの代わりにノーマルWrite となるだけであって、ノイズ対策の観点からは上記同様にノーマルReadの場合について考慮しておけば良い。
【０１６５】
次に、本実施形態でも第１実施形態と同様にページモードやバーストモードを適用することができる。ここで、本実施形態ではリフレッシュに先行してノーマルRead又はレイトライトを行っている。このためノーマルReadを行う場合、メモリセルアレイ６から複数のデータを同時に読み出した後はメモリセルアレイ６が空きとなる。したがって、これら複数のデータを外部へ順次出力してゆく動作とノーマルReadに付随するリフレッシュ動作を並行して行うことができる。こうしたことから本実施形態では、リフレッシュ中のセンスアンプ活性化タイミング又はノーマルReadで読み出された複数のデータのうちの最終データ出力タイミングのうち、何れか遅い方のタイミングに合わせてラッチ制御信号ＬＣを立ち下げることになる。
【０１６６】
なお、本実施形態において、図９では時刻ｔ３７で入力感度制御信号ＩＣを立ち下げているが、ラッチ２によってアドレスが取り込まれる時刻ｔ３６以降であれば時刻ｔ３７よりも前であって良い。
また、上述した各実施形態ではＭＳＲＡＭを中心に説明してきたが、本発明はこれに限定されるものではなく、汎用ＤＲＡＭ，汎用ＳＲＡＭ，疑似ＳＲＡＭなどを含めた如何なる半導体記憶装置に適用しても良く、また、ＲＡＭに限らずＲＯＭ（読み出し専用メモリ）であっても良い。
【０１６７】
【発明の効果】
以上説明したように、請求項１記載の発明では、アドレスをラッチするタイミングを含む所定期間内において、外部から入力されるアドレスに対する感度を下げてからラッチ手段に出力している。これにより、チップの内部又は外部で発生したノイズがアドレスに載っても、ラッチ手段が誤ったアドレスをラッチして誤動作してしまう恐れがなくなる。
また、請求項２記載の発明では、外部から入力されるアドレス及びチップセレクト信号が確定した時点からアドレスがラッチされる時点までの間に、外部から入力されるアドレスに対する感度を下げている。これにより、ノイズが載った誤まったアドレスをラッチする危険性が最も高いラッチ直前においても、外部からのシステムノイズなどに対して強くなる。また、スキューのためにアドレスやチップセレクト信号が変化している間は、これらの変化をラッチ手段の後段各部へ高速に伝達することが可能となる。さらに、アドレス及びチップセレクト信号が確定すればこれらの変化を高速に伝える必要がなくなるため、アドレスに対する感度を下げてチップ内外で発生するノイズの影響を排除することができる。
【０１６８】
また、請求項３記載の発明では、外部から入力されるアドレス及びチップセレクト信号の変化が検出手段へ伝達された後にアドレスに対する感度を下げている。これにより、製造上のバラツキやシステム上の原因によってアドレスやチップセレクト信号の確定が遅れた場合にも、これらの変化をラッチ手段の後段にある検出手段等へ高速に伝達することが可能となる。
また、請求項４記載の発明では、ノイズの載ったアドレスのレベルが誤まったアドレスとして認識されないレベルまで戻るのに必要な時間だけアドレスのラッチタイミングよりも前の時点から、アドレスに対する感度を下げ始めている。これにより、感度を下げ始めるタイミングとラッチすべきアドレスにノイズが載るタイミングが重なった場合であっても、ノイズによる影響のないアドレスがラッチされるようになるため、誤動作することがない。
【０１６９】
また、請求項７記載の発明では、リフレッシュ中のセンスアンプ活性化時、読出し中のセンスアンプ活性化時及び読出し中のデータ出力動作時に連続的に発生して外部から入力されるアドレスに載る電源ノイズの影響が解消されるタイミングで外部から入力されるアドレスをラッチするようにしている。これにより、外部からのシステムノイズの大きさが問題ない程度であれば、請求項１〜６記載の発明のようにフィルタ手段を設けることなく、チップ内部で発生する電源ノイズによる誤動作を回避することができる。
また、請求項８又は９記載の発明では、チップ内部でノイズ発生の可能性がある時点以降にアドレスのラッチ状態を解除している。これにより、ラッチ状態では、外部からのシステムノイズによる誤動作とチップ内部で発生する電源ノイズといった事前に予測しうるノイズによる誤動作とを防止しつつ、ラッチ状態の解除で後は、外部から入力される次のアクセス要求に備えてアドレス及びチップセレクト信号の変化を高速に各部へ伝達することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体記憶装置の構成を示すブロック図である。
【図２】同実施形態による半導体記憶装置の動作を示すタイミングチャートである。
【図３】同実施形態による入力フィルタの第１の構成例を示した回路図である。
【図４】同実施形態による入力フィルタの第２の構成例を示した回路図である。
【図５】図４に示したアドレスバッファ２１及び入力フィルタ３９について入力電圧である電圧Ｖｉｎと出力電圧である電圧Ｖｏｕｔの関係を示したグラフである。
【図６】図３に示した入力フィルタへノイズが載ったアドレスを入力した場合に、抵抗素子の値を変化させていったときに得られる出力波形を抵抗素子なしの場合の出力波形と対比して示したグラフであって、アドレスのあるビットが“０”から“１”に変化した場合についてのものである。
【図７】図３に示した入力フィルタへノイズが載ったアドレスを入力した場合に、抵抗素子の値を変化させていったときに得られる出力波形を抵抗素子なしの場合の出力波形と対比して示したグラフであって、アドレスのあるビットが“１”から“０”に変化した場合についてのものである。
【図８】本発明の第２実施形態による半導体記憶装置の構成を示すブロック図である。
【図９】同実施形態による半導体記憶装置の動作を示すタイミングチャートである。
【図１０】従来の半導体記憶装置において外部から入力されるアドレスがラッチされるまでの経路についての構成を示した回路図である。
【符号の説明】
１，２１  アドレスバッファ
２  ラッチ
３，５３  ＡＴＤ回路
４  リフレッシュ制御回路
５  マルチプレクサ
６  メモリセルアレイ
７  ロウデコーダ
８  カラムデコーダ
９  センスアンプ・リセット回路
１０  Ｉ／Ｏバッファ
１１，５４  Ｒ／Ｗ制御回路
１２，５２  ラッチ制御回路
１３，５５  ロウ制御回路
１４  カラム制御回路
１５  ブースト電源
１６  基板電圧発生回路
１７  リファレンス電圧発生回路
１９，２２，３９  入力フィルタ
２３  ラッチ回路
２５  トランスファゲート
２６  抵抗素子
３１〜３６  トランジスタ
３７，３８  インバータ
【図１】
0003540243.tif 000002
【図２】
0003540243.tif 000003
【図３】
0003540243.tif 000004
【図４】
0003540243.tif 000005
【図５】
0003540243.tif 000006
【図６】
0003540243.tif 000007
【図７】
0003540243.tif 000008
【図８】
0003540243.tif 000009
【図９】
0003540243.tif 000010
【図１０】
0003540243.tif 000011