(57)【特許請求の範囲】
【請求項１】
スケーラブルなエミュレーションシステム（３００）であって：
第１の複数の論理ボード（２００）であり、各々が回路設計の第１の複数の回路素子をエミュレートするように再構成できる第１の複数の論理チップ（１００）と、論理ボード内部で所定の論理チップを相互に直接接続するためのボード内相互接続ネットワークとを含む、第１の複数の論理ボード；
該第１の複数の論理ボードに対応して接続される第１の複数の相互接続ボード（２０４ａ）であり、各々が第１の複数の相互接続チップ（３０６）を含む、第１の複数の相互接続ボード；
該第１の複数の相互接続ボードに直交して接続される第２の複数の相互接続ボード（２０４ｂ）であり、各々が第２の複数の相互接続チップ（３０６）を含む、第２の複数の相互接続ボード；並びに
選択した１つ以上の拡張方向への当該エミュレーションシステムの拡張を容易にするための、前記第２の複数の相互接続ボード上の複数の拡張用コネクタ；
から構成され、
互いに直交する前記第１及び第２の複数の相互接続ボードの各々の前記第１および第２の複数の相互接続チップが協働して前記第１の複数の論理ボード（２００）のうち異なるボード上の論理チップ（１００）を論理ボードレベルで選択的に相互接続するように、前記第１および第２の複数の相互接続チップが再構成可能である、
ことを特徴とするエミュレーションシステム。
【請求項２】
スケーラブルなエミュレーションシステム（３００）であって：
第１の複数の論理ボード（２００）であり、第１の複数の論理チップ（１００）と、論理ボード内部で所定の論理チップを相互に直接接続するためのボード内相互接続ネットワークとを含む、第１の複数の論理ボード；
該第１の複数の論理ボードに対応して接続されている第１の複数の相互接続ボード（２０４ａ）；並びに
該第１の複数の相互接続ボードに直交して接続される第２の複数の相互接続ボード（２０４ｂ）であり、各々が第２の複数の相互接続チップ（３０６）及び拡張コネクタ（２１４ａ）を含む、第２の複数の相互接続ボード；
から構成される第１のエミュレーションシステム（３０２）と、
第２の複数の論理ボード（２００）であり、第２の複数の論理チップ（１００）と、論理ボード内部で所定の論理チップを相互に直接接続するためのボード内相互接続ネットワークとを含む、第２の複数の論理ボード；
該第２の複数の論理ボードに対応して接続されている第３の複数の相互接続ボード（２０４ｃ）；並びに
該第３の複数の相互接続ボードに直交して接続される第４の複数の相互接続ボード（２０４ｄ）であり、各々が第４の複数の相互接続チップ（３０６）を含み、前記拡張コネクタ（２１４ａ）によって前記第２の複数の相互接続ボードにそれぞれ選択的に接続される、第４の複数の相互接続ボード；
から構成される第２のエミュレーションシステム（３０４）と、
から成り、
前記第１、第２、第３及び第４の複数の相互接続ボードの各々の第１、第２、第３及び第４の複数の相互接続チップが協働して前記第１及び第２の複数の論理ボード（２００）のうち異なるボード上の論理チップ（１００）を論理ボードレベルで選択的に相互接続するように、前記第１、第２、第３及び第４の複数の相互接続チップが再構成可能である、
ことを特徴とするエミュレーションシステム。
【請求項３】
請求項２に記載されたエミュレーションシステムであって：
前記第１および第２の複数の論理ボードと、前記第１、第２、第３および第４の複数の相互接続ボードとが単一の筐体内に入れられており、前記第１の複数の論理ボード及び前記第１と第２の複数の相互接続ボードが前記筐体の上側部分を占有すると共に、前記第２の複数の論理ボード及び前記第３と第４の複数の相互接続ボードが前記筐体の下側部分を占有する；
ことを特徴とするエミュレーションシステム。
【請求項４】
請求項２に記載されたエミュレーションシステムであって：
前記各第４の複数の相互接続ボードがさらに、第２の複数の拡張コネクタを含み；
当該エミュレーションシステムはさらに、
前記各第２および第４の複数の相互接続ボードの前記第１および第２の複数の拡張コネクタを介して、前記第２および第４の複数の相互接続ボードに対応して接続されている第５および第６の複数の相互接続ボード；
前記第５および第６の複数の相互接続ボードに直交して接続されている第７の複数の相互接続ボード；
から構成されるところのエミュレーションシステム。
【請求項５】
請求項４に記載されたエミュレーションシステムであって：
前記第１および第２の複数の論理ボードと、前記第１、第２、第３、第４、第５、第６および第７の複数の相互接続ボードとが３つの筐体に入れられており、前記第１の複数の論理ボード及び前記第１と第２の複数の相互接続ボードが第１の筐体を占有し、前記第２の複数の論理ボード及び前記第３と第４の複数の相互接続ボードが第２の筐体を占有し、かつ前記第５、第６および第７の複数の相互接続ボードが第３の筐体を占有する；
ことを特徴とするエミュレーションシステム。
【請求項６】
請求項２に記載されたエミュレーションシステムであって：
前記各第４の複数の相互接続ボードがさらに、第２の複数の拡張コネクタを含み；
当該エミュレーションシステムがさらに、
前記各第２および第４の複数の相互接続ボードの前記第１および第２の複数の拡張コネクタを介して、前記第２および第４の複数の相互接続ボードに対応して接続されている第５および第６の複数の相互接続ボード；
対応して互いに接続されると共に、前記第５および第６の複数の相互接続ボードに直交して各々接続されている第７および第８の複数の相互接続ボード；
から構成されることを特徴とするエミュレーションシステム。
【請求項７】
請求項６に記載されたエミュレーションシステムであって：
前記第１および第２の複数の論理ボードと、前記第１、第２、第３、第４、第５、第６、第７および第８の複数の相互接続ボードとが３つの筐体に入れられており、前記第１の複数の論理ボード及び前記第１および第２の複数の相互接続ボードが第１の筐体を占有し、前記第２の複数の論理ボード及び前記第３と第４の複数の相互接続ボードが第２の筐体を占有し、かつ前記第５、第６、第７及び第８の複数の相互接続ボードが第３の筐体を占有する；
ことを特徴とするエミュレーションシステム。
【請求項８】
請求項６に記載されたエミュレーションシステムであって：
前記各第７の複数の相互接続ボードが第３の複数の拡張コネクタを含み；
前記各第８の複数の相互接続ボードが第４の複数の拡張コネクタを含み；かつ
当該エミュレーションシステムがさらに、
前記各第７の複数の相互接続ボードの前記第３の複数の拡張コネクタと、前記各第８の複数の相互接続ボードの前記第４の複数の拡張コネクタとを対応して接続する複数の可撓性プリント回路基板（ＰＣＢ）を含む；
ことを特徴とするエミュレーションシステム。
【発明の詳細な説明】
【０００１】
発明の背景
（技術分野）
本発明は回路設計のエミュレーションの分野に関し、より詳細には、本発明はエミュレーションのスケーリングに関するものである。
【０００２】
（背景）
集積回路技術の進歩にともない、回路設計者が極めて複雑な集積回路を設計しデバックするのを助けるための各種ツールが開発されてきた。特に、再構成できる論理チップや、再構成できる相互接続などの再構成できるエミュレーション・リソースを含むエミュレーションシステムが、回路設計者のために彼等が設計を素早く“実現し”、回路動作をエミュレイトできるよう開発されてきた。
【０００３】
近年、サブミクロンの集積技術は大きく進歩し、その結果、極めて複雑な集積回路が設計されている。今度は、エミュレーションシステム製造者は、これらの極めて複雑な集積回路をエミュレイトできる非常に大きなエミュレーションシステムを供給することが必要となってきている。同時に、チップ上に全体システムを集積することが可能となったきており、ますます、対照的に一方の側に、ＡＳＩＣ設計者はあらかじめ設計された機能ブロックを頼みにしており、ＡＳＩＣ設計者が、全体チップのごく小さな部分を構成していることが多いインクリメンタル・カスタム論理回路の設計に集中することが可能になっている。その結果、エミュレーションシステム製造者が、ＡＳＩＣ設計者のために小から中規模サイズのエミュレーションシステムを提供するニーズも存在している。両者の間には、各種サイズのエミュレーションシステムが望まれている。エミュレーション製造者が、コスト効果がありかつ効率的な方法においてこの増加する広範囲の能力要求を満足させるために、エミュレーションシステム製造者は、基本的に同じアーキテクチェアからの異なるサイズのエミュレーションシステムを柔軟にスケールし、組み入れることを非常に望まれるようになってきた。
【０００４】
（発明の開示）
スケーラブルなエミュレーションシステムが開示されている。エミュレーションシステムの基本的な実施の態様は、回路設計の回路素子をエミュレートするための再構成のできる論理チップをもった多数の論理ボードを含んでいる。さらに基本的な実施の態様は、少なくとも論理ボードと結合される多数の相互接続ボードを含んでいる。各々の相互接続ボードは、異なる論理ボードの論理チップを選択的に相互接続するように再構成できる相互接続チップを含んでいる。さらに、少なくとも相互接続ボードの各々のサブセットは、基本的な実施の態様の少なくとも１つあるいはそれ以上の実質的な複製を結合することによって、拡張オリエンテーションの少なくとも１つあるいはそれ以上の選択されたものにおけるエミュレーションシステムの拡張を容易にするための、多数の拡張用コネクタを含んでいる。
【０００５】
（発明の詳細な説明）
以下の説明では、本発明の種々の形態が説明されている。しかしながら、本発明の幾つかの又は全ての形態でもって本発明が実施され得るということは当業者には明白である。説明の目的上、本発明の完全な理解を与えるために特定の数値、材料および構成が示されている。しかしながら、本発明は特定の詳細部が無くても実施し得るであろうことも当業者には明白であろう。その他の例において、良く知られた特徴点は本発明を曖昧にしないように省略されるか、又は簡略化されている。
【０００６】
説明の一部は、データ、フラグ、ビット、数値、文字、列、数字および同様のものの用語を使いて、コンピュータシステムによって実行される動作の用語で表し、当業者が自身の仕事の内容を他の当業者に伝達するために共通に用いられている方法に矛盾することなく表わすことができる。当業者には良く理解されているように、これらの数量はコンピュータシステムの機械的かつ電気的な構成要素により、蓄積され、転送され、結合され、および操作され得る電気的、磁気的あるいは光学的な信号の形をとっており、さらにコンピュータシステムという用語は、独立型、付加的または組み込まれている、特別な用途のデータ処理装置、システム、ならびに同様なものと同様に、一般用途のものを含んでいる。
【０００７】
ある意味では本発明を理解することにおいて非常に助けとなる種々の動作が、複数の別個のステップとして順番に説明されているが、説明の順番が、これらの動作が必然的にその順番に依存することを暗に意味しているように解釈されるべきでない。特に、これらの動作は説明の順番に実行される必要は無い。
【０００８】
図１を参照すると、本発明のスケーリングの教示が組み込まれた例示的なエミュレーションシステムを説明するブロック図が示されている。図示されるように、エミュレーションシステム１０は、ホストシステム１２およびスケーラブルなエミュレーション１４を含んでいる。特に、ホストシステム１２は回路設計マッピングソフトウェア２２を含んでおり、一方でスケーラブルなエミュレーションは、構成ユニット１８、ホストインタフェース２０、ならびにエミュレーションアレイおよび相互接続１６として示され、本発明のスケーリングの教示に従って組み入れられているスケーラブルなエミュレーション・リソースとを含んでおり、異なるサイズの実施の形態が、基本的に同じアーキテクチャからコスト効果がありかつ効率的に製造されることを可能にしている。さらに実施の形態はマッピングソフトウェア２２に対してトランスペアレントであり、さらに以下でより詳細に説明されているように、特にエミュレーション・リソースの共有に適している。
【０００９】
回路設計のマッピングソフトウェア２２を含むホストシステム１２は、従来のエミュレーションシステムで見出されたホストシステムの幅広いカテゴリを表わすことが意図されており、回路設計マッピングソフトウェア２２を格納し実行するためのプロセッサ、メモリ、格納媒体等（図示せず）などの構成要素を含んでいる。マッピングソフトウエアは、明白に表された回路設計を読取りかつ区切る機能と、ネットリストおよびその後に区切られた回路設計に関する接続情報などを生成する機能などを含む。マッピングソフトウェア２２は、ホストシステム１２上に事前にインストールでき、又は現場でインストールすることもできる。つまり、ホストシステム１２はマッピングソフトウェア２２を含んでおり、それ以外はさらに説明しない。
【００１０】
スケーラブルなエミュレーション１４の構成ユニット１８およびホストインタフェース２０は、それぞれの従来の機能を遂行し、さらにまた従来のように構成されている。従って、構成ユニット１８およびホストインタフェース２０についてはそれ以上は説明しない。また、エミュレーションアレイおよび相互接続１６のエミュレーション・リソースもそれぞれの従来の機能を遂行するが、多数のスケーリング・オリエンテーションのひとつあるいはそれ以上の選択されたものにおけるエミュレータ１４のスケーリングを容易にする方法で、それぞれ装備され、相互に関連付けられ、さらに物理的に配置されている。
【００１１】
図２はエミュレーションアレイと相互接続器１６のエミュレーション・リソースをより詳細に示している。エミュレーションアレイと相互接続１６のエミュレーション・リソースは、再構成できる論理リソース１０２、Ｉ／Ｏリソース１０４およびサービス・リソース１０６とを含み、再構成できる相互接続器１０８により相互接続されている。１つの実施の形態において、再構成できる論理リソース１０８は多数の論理ボード上に個別的に配置された再構成できる論理チップである。同様に、Ｉ／Ｏリソース１０４およびサービス・リソース１０６は、個別的にそれぞれＩ／Ｏおよびサービスボード上に配置されている。１つの実施の形態においては、再構成できる相互接続器１０８は、個別的に相互接続チップに組み入れられ（経路指定チップとしても参照されている）、相互接続ボードの中に組み入れられている。論理ボード、Ｉ／Ｏボードおよびサービスボードは、相互接続ボードによって相互接続されており、本発明のスケーリングの教示に従って個別的に組み入れられ、前述のように多数のスケーリング・オリエンテーションの中の１つあるいはそれ以上から選択されたスケーリングを提供する。
【００１２】
図３は、本発明のスケーリングの教示に従ってスケーラブルなエミュレーション１４を形成するために用いることに適した、再構成のできる論理チップの１つの実施の形態を示している。図示された実施の形態に関し、論理チップ１００はカスタムまたは特殊目的の論理チップである。エミュレーション信号の経路指定を改良するために、マッピングソフトウェア２２がエミュレーション信号の論理チップ１００へのファンアウトを制限するように論理チップ１００が装備されている。図示されているように、論理チップ１００は、再構成のできる論理素子（ＬＥ）アレイ１０２、チップ上の相互接続ネットワーク１０４、および関連する多重化回路１１５、１１６をもつバッファＩ／Ｏピン１１３とを含み、図示されるように互いに結合されている。ＬＥアレイ１０２はユーザーのクロック１１８によってクロックされる複数の再構成できるＬＥを含んでいる。再構成できるＬＥは、回路設計の種々の論理素子を“実現する”ために使用される。チップ上の相互接続ネットワーク１０４は、例えば複数ＬＥ又はＬＥと、バッファＩ／Ｏピン１１３との間でのチップ上のエミュレーション信号の経路指定を容易にするために使用される。
【００１３】
バッファＩ／Ｏピン１１３は、論理チップ１００への／からのエミュレーション信号の時間多重化入力／出力を与えるために使用される。更に、論理チップ１００はメモリ１１２、コンテキスト・バス１０６、走査レジスタ１０８およびトリガー回路１１０を含んでいる。メモリ１１２は、メモリ素子をもつ回路設計をエミュレートするための論理チップ１００の使用を容易にする。コンテキスト・バス１１６、走査レジスタ１０８およびトリガー回路１１０は、論理チップ１００に関するオンチップ統合デバッギング機能を与えるものである。マッピングソフトウェア２２は、エミュレーションシステム１０の割り当てられた論理リソースを相互接続する場合、論理チップ１００の時間多重化入力／出力の能力を強化し、さらに論理チップ１００の内部に全てのエミュレーション信号がファンアウトするのを制限する。エミュレーション信号の経路指定を改良するために、マッピングソフトウェア２２が論理チップ１００の時間多重化入力／出力の能力を有利に強化し、さらに全てのエミュレーション信号が論理チップ１００の内部にファンアウトすることを制限する手段を含む論理チップ１００は、本発明と少なくとも共通の一人の発明者による、本出願と同時に出願された米国出願第０９／４２５，６２１号（対応日本出願、特願２００１−５３４０２７）、名称“効率的なエミュレーション信号経路指定アーキテクチャを有するエミュレーションシステム”の主題である。この出願は本明細書に参考文献として完全に組み込まれている。別の実施の形態においては、従来型のフィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）のような、他の一般的な又は特別な目的の再構成のできる論理チップをその代わりに用いることができる。
【００１４】
図４は、本発明のスケーリングの教示に従ってスケーラブルなエミュレーション１４を形成するために、前述の論理チップを個別的に組み入れることに適した論理ボードの１つの実施の形態を示している。図示されるように、各々の論理ボード２００は前述の多数の論理チップ１００を含んでいる。図示された実施の形態に関して、同一の論理ボード２００の論理チップ１００は、同一の論理ボード２００の論理チップ１００の間でのエミュレーション信号の経路指定に関する論理ボード内の決定論的時間遅延を与えるために、直接かつ完全に互いに相互接続されている。各々の“直接接続”は、２つの論理チップ１００のＩ／Ｏピン間で複数方向の接続を含んでいる。全ての２つの論理チップ間で与えられる直接接続の数は用途に依存しており、論理チップあたりの利用できるＩ／Ｏピンの数、さらに各論理ボードに含まれている論理チップの数に依存している。割り当てられた論理リソースを相互接続する場合、マッピングソフトウェア２２は、論理ボード２００の完全に相互接続されたアーキテクチャを更に有利に強化すると共に、論理ボード２００の論理チップ１００の間の、全ての相互論理チップエミュレーション信号経路指定をそれらの間での直接接続に制限する。論理ボード２００はマッピングソフトウェア２２が論理ボード２００の完全に相互接続されたアーキテクチャを有利に強化すると共に、論理ボード２００の論理チップ１００の間の、全ての相互論理チップエミュレーション信号経路指定をそれらの間での直接接続に制限する方法を含み、これも上記の本明細書に参考文献として組み込まれた米国出願第０９／４２５，６２１号（対応日本出願、特願２００１−５３４０２７）の主題である。別の実施の形態においては、例えば部分的な相互接続又は一番近くにある相互接続アーキテクチャといった、他の基板レベルの相互接続アーキテクチャを、論理ボード２００の代わりに用いることができる。
【００１５】
図５は、スケーラブルなエミュレーション１４の基本的な実施の形態を示している。図示された実施の形態に関して、エミュレータ１４の基本的な実施の形態は、相互に接続されたエミュレーション・リソースで形成され、さらに物理的にはクレート（ｃｒａｔｅ）の半分に、より詳細には、クレート３００の上半分に配置されている。論理ボード２００は水平方向に配置されている。論理ボード２００の論理チップ１００は、相互接続ボード２０４ａおよび２０４ｂの相互接続チップ（図示せず）によって共に再構成できるように相互に接続されている。相互接続ボード２０４ａは、バックプレーン２０６上に配置されたコネクタ（図示せず）により論理ボード２００に接続されている。同様に相互接続ボード２０４ｂは、バックプレーン２０８上に配置されたコネクタ（図示せず）により相互接続ボード２０４ａと直交するように相互接続されている。また、図示されているように、Ｉ／Ｏおよびサービスボード２１０および２１２とは、相互接続ボード２０４ａと直交するように相互接続されている。各々の相互接続ボード２０４ｂは、特に、基本的な実施の形態３０２の１つあるいはそれ以上の実質的な複製と、基本的な実施の形態３０２とを接続することによって、多数のスケーリング・オリエンテーションの中の１つ又はそれ以上の選択されたものにおいて、エミュレータ１４のスケーリングを容易にするための拡張用コネクタ（図示せず）を含んでいる。
【００１６】
図６は、相互接続ボード２０４の包括的な実施の形態を示している。図示されるように、各々の相互接続ボード２０４は、多数のエミュレーション信号経路指定チップ３０６を含んでいる。図５の相互接続ボード２０４ａおよび２０４ｂは、含まれる経路指定チップ３０６の数、および経路チップ３０６が相互接続ボード２０４ａあるいは２０４ｂのＩ／Ｏピン（図示せず）と結線される方法に関してのみ互いに相違している。別の実施の形態では、全く同一の相互接続ボード、つまり同じ数の経路指定チップと、チップからピンへの同じ結線パターンをもつものを用いることができる。さらに“混合の”相互接続ボード、つまり相互接続チップだけでなく論理を有する接続ボードをその代わり用いることもできる。
【００１７】
図７は、相互接続ボード２０４における使用に適した経路指定チップのひとつの実施の形態を示している。図示された実施の形態に関して、経路チップ３２０はマルチクロックタイプである。図示されるように、経路指定チップ３２０は、“静的”部分３７６および“動的”部分３７７（経路指定チップ３２０の残余部）を含んでいる。静的部分３７６は、グリッド３７５、ドライバ３７０および３７１、さらにドライバ３８０および３８１を含んでいる。動的部分３７７は、多数のＩ／Ｏピンを含んでいる。例示を容易にするために、２つのＩ／Ｏピン３３３および３３４のみが示されている。さらに、動的部分３７７は、ドライバ３６０、３６１、３６５および３６７、ラッチ３５５、３５６、３８５および３８６、さらに切替器３９０および３９１を含んでいる。静的部分３７６はクロックされないが、動的部分３７７は多数のクロック信号によって制御されている。説明を容易にするために、２つのクロック信号３４９および３５０が示されている。総体的にはこれらの素子は、エミュレーション信号が複数の領域内時間領域において再構成できるように経路指定される。経路指定チップ３２０を含んでいる領域内時間多重は、本発明と少なくとも共通の１人の発明者による本出願と同時に出願された、米国出願第０９／４０４，９２０号（対応日本出願、特願２０００−６０２８８９）、名称“領域内時間多重化エミュレーションシステム”の主題である。この出願は本明細書に参考文献として完全に組み込まれている。別の実施の形態において、論理機能をもつ“混合の”経路指定チップを含む、従来型のＦＰＧＡのような他の経路指定チップをその代わりに用いることができる。
【００１８】
図８は、本発明のスケーリングの教示に従ってエミュレータ１４の第１の拡張された実施の形態を示している。図示された第１の拡張された実施の形態に関して、エミュレータ１４は、前述の基本的な実施の形態３０２、および基本的な実施の形態３０２の実質的な複製３０４、すなわちクレート３００の上半分に配置された基本的な実施の形態３０２、およびクレート３００の下半分に配置された実質的な複製３０４とで形成されている。図示されている実施の形態に関して、実質的な複製３０４は、便宜上各々の相互接続ボード２０４ｄが配線パターンのみを含み、経路指定チップと拡張コネクタのどちらも含まない点で相互接続ボード２０４ｂと異なっている、相互接続ボード２０４ｄを除けば、基本的な実施の形態３０２と同一である。その他の点では、エミュレーション・リソースの残りの部分は、相互接続ボード２０４ａと同一の相互接続ボード２０４ｃを含めて、同一である。別の実施の形態においては、異なる論理ボードと同様に、異なる数の論理ボードを用いることができる。同様に、異なるバックプレーンも用いることができる。しかしながら、スケーリングの複製３０４を基本的な実施の形態３０２と同じにしておくことは、マッピングソフトウェア２２の回路設計パーティショナーに対して、半分のクレートおよび全部のクレートの実施の形態をトランスペアレントなものに保つという点で有利である。さらにエミュレータ１４の上半分および下半分を実質的に対称にしておくことは、エミュレーション・リソースが“同時に”エミュレートされる複数の回路設計によって共有されることを容易にするという点で有利である。エミュレーション・リソースの共有（つまり複数の回路設計の同時エミュレーション）は、本発明と少なくとも１人の共通の発明者による、本出願と同時に出願された、米国出願第０９／４０５，６５９号（対応日本出願、特願平３−３５５１８４）、名称“エミュレーションシステム上の複数の回路設計の同時エミュレーションのための手段ならびに装置”の主題である。この出願は本明細書に参考文献として完全に組み込まれている。
【００１９】
図示された実施の形態に関して、相互接続ボード２０４ｂおよび２０４ｄは可撓性ＰＣＢ２１４ａを用いて相互接続されている。各々の可撓性ＰＣＢ２１４ａは、一端のＩ／Ｏピンと可撓性ＰＣＢ２１４ａの他端のＩ／Ｏピンとを接続する多数の配線パターンを含んでいる。可撓性ＰＣＢ２１４ａは、エミュレーション・リソースの２つの集まりを相互接続する信頼できる方法を有利に提供するが、さらに基本的な実施の形態３０２の相互接続ボード２０４ｂと、複製３０４の相互接続ボード２０４ｄとの間の製造上の誤った配置を許す自由度をもたらす。
【００２０】
図９は、本発明のスケーリングの教示に従ってスケーラブルなエミュレーション１４の第２の拡張された実施の形態を図示している。図示された第２の拡張された実施の形態に対して、スケーラブルなエミュレーション１４は相互接続のクレート４００に組込まれた相互接続リソースを使用して、２つのクレート３００の背中合わせ（あるいは９０度回転した２つのクレートの横並び）に形成されている。図示された実施の形態に関して、２つのクレート３００のエミュレーション・リソースは実質的に同一である。別の実施の形態においては、異なったエミュレーション・リソースをもつクレートを用いることができる。しかしながら、前記のように、２つのクレート３００のエミュレーション・リソースを互いに実質的に同一に保つことは、マッピングソフトウェア２２の回路設計パーティショナーに対して１つのクレートおよび２つのクレートの実施の形態をトランスペアレントなものに保つ点で有利である。さらにスケーラブルなエミュレーション１４の２つのクレートのエミュレーション・リソースを実質的に対称に保つことは“同時に”エミュレートされる複数の回路設計によってエミュレーション・リソースが共有されることを容易にする利点がある。
【００２１】
図示された実施の形態に対して、相互接続クレート４００は相互接続ボード２０４ｅおよび２０４ｆならびにバックプレーン２０８を含んでいる。図示された実施の形態に関して、相互接続ボード２０４ｅは、相互接続ボード２０４ａおよび２０４ｂとは異なっているが、相互接続ボード２０４ｆは相互接続ボード２０４ｂと同一である。別の実施の形態においては、同一の相互接続ボード又は全く異なった相互接続ボードを用いることができる。前述のように、相互接続ボードを実質的に同種のものとしておくことは、マッピングソフトウェア２２の回路設計パーティショナーに対して１つのクレートおよび２つのクレートの実施の形態をトランスペアレントなものに保つ利点がある。
【００２２】
図１０は、本発明のスケーリングの教示に従ってスケーラブルなエミュレーション１４の第３の拡張された実施の形態を示している。図示された第３の拡張された実施の形態に関して、スケーラブルなエミュレーション１４は、相互接続クレート４００に組込まれた相互接続リソースを使用して、４重化方式でもって４つのクレート３００によって形成されている。図示された実施の形態に関して、４つのクレート３００のエミュレーション・リソースは実質的に同一である。別の実施の形態においては、異なるエミュレーション・リソースをもつクレートを用いることができる。しかしながら、前述のように、４つのクレート３００のエミュレーション・リソースを互いに実質的に同一に保つことは、マッピングソフトウェア２２の回路設計パーティショナーに対して２つのクレートと４つのクレートの実施の形態をトランスペアレントなものに保つ点で有利である。さらに、スケーラブルなエミュレーション１４の４つのクレートのエミュレーション・リソースを実質的に対称に保つことは、“同時に”エミュレートされる２つあるいはそれ以上の回路設計によってエミュレーション・リソースが共有されることを容易にする利点がある。
【００２３】
図示された実施の形態に関して、相互接続箱４００は相互接続ボード２０４ｅ、２０４ｆおよび２０４ｇ、ならびにバックプレーン２０８とを含んでいる。前記のように、相互接続ボード２０４ｅは、相互接続ボード２０４ａおよび２０４ｂとは異なっているが、相互接続ボード２０４ｆおよび２０４ｇは、前記の相互接続ボード２０４ｂならびに２０４ｄと同一である。別の実施の形態においては、同一の相互接続ボード又は全く異なった相互接続ボードが、前述のような利点ならびに欠点をともなって用いることができる。
【００２４】
理解を容易にするために、本発明を前記の図示された実施の形態の用語で説明したが、当業者であれば本発明が説明された実施の形態に限定されないことを理解できる。特に、スケーリングは、付加される粒度（ｇｒａｎｕｌａｌｉｔｙ）によって図示された８ｘのスケーリング（１／２のクレートから４つのクレートまでの）以上に及ぶことができる。各々の場合において、スケーリングは、回路設計のパーティショニングソフトウェアに対する透過性と、さらに保持されるエミュレーション・リソースの対称性によって有利に達成できる。従って、本発明は添付された特許請求の範囲の精神と範疇での修正および変更を伴って実施できる。つまり、この説明は本発明を制限するものではなく例証とみなされるものである。
従って、スケーリング・エミュレーションシステムのための方法および装置が説明されている。
【図面の簡単な説明】
【図１】本発明のスケーリングの教示で具体化された模範的なエミュレーションシステムを示すブロック図である。
【図２】第１図のスケーラブルなエミュレーションのエミュレーション・リソースをより詳細に示すブロック図である。
【図３】本発明のスケーラブルなエミュレーションでの使用に適した論理チップの１つの実施の形態を示すブロック図である。
【図４】論理チップを個別的に組入れるための使用に適した論理ボードの１つの実施の形態を示しているブロック図である。
【図５】本発明のエミュレータの基本的な実施の形態の斜視図である。
【図６】本発明のスケーラブルなエミュレーションでの使用に適した相互接続ボードの総括的な実施の形態を示すブロック図である。
【図７】相互接続ボードでの使用に適した経路指定チップの１つの実施の形態を示すブロック図である。
【図８】本発明のスケーラブルなエミュレーションの第１の拡張された実施の形態を示す斜視図である。
【図９】本発明のスケーラブルなエミュレーションの第２の拡張された実施の形態を示す平面図である。
【図１０】本発明のスケーラブルなエミュレーションの第３の拡張された実施の形態を示す平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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