(57)【特許請求の範囲】
【請求項１】
第１のクロック選択信号に基づいて、外部から供給される互いに位相の異なる複数のクロック信号のうち、いずれか一つを選択し、第１のクロック信号として出力する第１のクロック選択手段と、
第２のクロック選択信号に基づいて前記複数のクロック信号のうち、いずれか一つを選択し、第２のクロック信号として出力する第２のクロック選択手段と、
第１および第２のクロック信号の論理和演算を行い、第３のクロック信号を出力するマスク処理手段と、
第３のクロック信号の立下りに同期して、第１のクロック選択信号をラッチし、第２のクロック選択信号として出力するクロック切替調整手段とを含むことを特徴とするクロック切替回路。
【請求項２】
請求項１に記載の回路において、前記複数のクロック信号は、任意の位相誤差を有することを特徴とするクロック切替回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック切替回路に関し、クロック切替回路は、異なる位相のクロック信号の切替えを行ってジッタを抑制する機能を有するクロック同期回路に用いて好適なものであり、より具体的には、外部から供給されるデータを受信する受信装置や記録されているデータを記録媒体から読み出し、再生する再生装置等のクロック同期回路に適用するものである。
【０００２】
【従来の技術】
伝送システムの受信装置や映像再生装置等においてデータ再生を行う場合、供給されるデータを装置が有するクロック信号でサンプリングし、この入力データから信号を再生する信号処理が行われる。この入力データは、２値の基準信号に対して位相誤差（ジッタ）を含んでいる。このような位相誤差を含むデータの入力に対応するため、クロック切替回路が用いられている。
【０００３】
クロック切替回路は、各クロックが有する位相誤差、すなわちジッタに応じてクロック選択信号を切り替えることによりデータを正確にサンプリングするようにクロック信号をサンプリング回路に供給する。しかしながら、クロック切替回路は、クロック選択信号の切替えが選んだクロック信号の立上りと一致しなかったとき、一つのデータに対してクロック信号が２回立ち上がってしまう場合がある。サンプリング回路は、このクロック信号を受けると、一つのデータに対する本来行う１回のサンプリングでなく、連続２回サンプリング（２重サンプリング）を行うことになる。この結果、適用している装置やシステムは、たとえば、あらかじめ設定したデータフォーマットと供給されたデータとの関係に不一致が生じ、誤って供給される場合がある。
【０００４】
この場合、取り込んだデータで再生処理すると、この信号処理が正しく行われないことにより、誤動作を引き起こしたり、エラー検出にともないデータの再転送要求が送信元に出される。このようにクロック切替回路によるエラーを回避する処理を施すことにより、クロック切替回路を適用した装置やシステム等は、処理能力を著しく低下させてしまう。
【０００５】
また、サンプリングデータは、クロック切替回路が生成したサンプリング用クロック信号に同期しているから、適用した装置内でも使用される。ところで、上述したようにクロック信号が２重のパルスを含んでいると、装置内の同期回路は、同期回路の動作タイミングがずれて誤動作してしまう可能性がある。
【０００６】
そこで、位相誤差に対応させながら、この誤差に対する追従性をよくクロック切替えを行うために、クロック切替回路は、クロック選択機能付き第１および第２のクロック選択回路、同期イネーブル付きレジスタ、ならびに切替クロックイネーブル生成回路を用いている。クロック切替回路には、外部のクロック生成回路からあらかじめ互いに位相の異なる複数のクロック信号が供給されている。また、クロック切替回路には、外部のクロック選択信号生成回路からクロック選択データが供給されている。クロック選択信号は、第１のクロック選択回路の選択端子と同期イネーブル付きレジスタの入力端子のそれぞれにデータとして供給される。
【０００７】
クロック生成回路には、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路が含まれている。ＰＬＬ回路は、上述した複数のクロック信号より高速なクロック信号を生成する。高速なクロック信号は、この高速なクロック信号の周期の整数倍を各クロック信号の有する位相誤差に対応する関係から生成する。
【０００８】
第１のクロック選択回路は、クロック選択信号に応じて選択したクロック信号を切替クロックイネーブル生成回路に出力する。第２のクロック選択回路は、同期イネーブル付きレジスタから供給される位相補正した選択信号に応じてサンプリング用クロック信号をサンプリング（フリップフロップ：以下、Ｆ／Ｆという）回路および切替クロックイネーブル生成回路に出力する。切替クロックイネーブル生成回路は、第１および第２のクロック選択回路から供給されるクロック信号の切替えタイミングを検出し、このタイミング以後にてクロック選択信号として供給されるデータを記憶するようにイネーブル信号を同期イネーブル付きレジスタに供給する。同期イネーブル付きレジスタは、このイネーブル信号のイネーブル期間中に最初の高速なクロック信号の立上りに同期させてデータをサンプリングし、第２のクロック選択回路に補正し選択したデータを出力する。このように構成してクロック切替回路は、第２のクロック選択回路に供給されるデータに対応するクロック信号の波形をサンプリング用クロック信号としてＦ／Ｆ回路に供給する。このクロック信号を用いてサンプリングすることにより、入力データに対する位相誤差が補正されて、確実にサンプリングが行われるとともに、システムクロックとして用いても適用する装置やシステムを安定に動作させている。より具体的な構成は後段の実施例で説明する。
【０００９】
【発明が解決しようとする課題】
しかしながら、前述した構成では、外部から供給される高速なクロック信号ならびにクロック選択の切替えを検出し、この検出に応じたイネーブル信号の生成が行われる。適用する装置に対してクロック切替回路は、高速なクロック信号のタイミングに同期して位相誤差を調整して、データのサンプリングやシステムの動作を柔軟に動作させることができる。反面、このクロック切替回路は、動作に対応させるための部品点数が増えてしまう。また、周辺回路のクロック生成回路には、位相誤差を含むクロック信号に比べて高速なクロック信号を供給するような回路構成が求められる。クロック切替回路には、最近、適用する装置のより一層の小型化が要求されることからも小型化が求められている。
【００１０】
本発明はこのような従来技術の欠点を解消し、部品点数の削減または最小限の改良によりジッタに対応させながら、正確なサンプリングクロック信号を供給することができるクロック切替回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は上述の課題を解決するために、外部から供給される互いに位相の異なる複数のクロック信号を選択するクロック選択信号を一時記憶し、かつクロック信号の切替えを行うタイミング信号のレベル変化に応じてクロック選択信号を出力するクロック切替調整手段と、複数のクロック信号のうち、クロック選択信号に応じて選択したクロック信号を出力するクロック出力手段と、複数のクロック信号のレベル変化を考慮してタイミング信号を所定のレベルにマスクさせて生成するマスク手段とを含むことを特徴とする。
【００１２】
本発明のクロック切替回路は、複数のクロック信号が入力されるマスク手段で複数のクロック信号の位相誤差の範囲を含めて全体をマスクして得られるタイミング信号を生成し、このタイミング信号の立上りをクロックとして用いてクロック選択信号のデータをクロック切替調整手段に記憶し、クロック切替調整手段からクロック選択信号を出力してデータに応じたクロック信号の波形をクロック出力手段から出力して、高速なクロック信号やイネーブル信号を用いずに、クロック信号の切替えを行っても確実に１回にして所望するクロック信号を出力させている。
【００１３】
また、本発明は上述の課題を解決するために、外部から供給される互いに位相の異なる複数のクロック信号を選択する外部から供給されるクロック選択信号を第１クロック選択信号として一時記憶し、クロック信号の切替えを行うタイミング信号のレベル変化に応じてクロック選択信号を第２クロック選択信号として出力するクロック切替調整手段と、複数のクロック信号のうち、第１クロック選択信号および第２クロック選択信号のそれぞれに応じて選択した２つのクロック信号を出力するクロック出力手段と、選択した２つのクロック信号がレベル変化する位相誤差の範囲にあるレベルを所定のレベルにマスクさせたクロック信号を出力するマスク手段とを含み、このクロック信号は、タイミング信号としてクロック切替調整手段に入力することを特徴とする。
【００１４】
本発明のクロック切替回路は、クロック出力手段に外部から直接的に供給される第１クロック選択信号とクロック切替調整手段から供給される第２クロック選択信号とに応じて出力される２つのクロック信号をマスク手段に供給して、高速なクロック信号やイネーブル信号を用いずに、クロック信号の切替えを行うマスク手段で両クロック信号を所定のレベルにマスクする処理を行い、位相誤差の範囲でのレベル変化がないようにして２重のクロック切替えを防止しています。
【００１５】
【発明の実施の形態】
次に添付図面を参照して本発明によるクロック切替回路の実施例を詳細に説明する。
【００１６】
図１に示す本実施例は、本発明をクロック切替回路１０に適用した場合である。本発明と直接関係のない部分について図示および説明を省略する。以下の説明で、信号はその現れる接続線の参照番号で指示する。
【００１７】
クロック切替回路１０には、図１に示すように、切替タイミング生成部１２、クロック切替調整部１４およびクロック選択部１６が含まれている。切替タイミング生成部１２には、外部から供給される、異なる位相のクロック信号１８ａ，  １８ｂ，  １８ｃ，  １８ｄが供給される。切替タイミング生成部１２には、供給されたクロック信号１８ａ〜１８ｄの論理和をとり、この演算結果の反転信号を出力する４入力ＮＯＲゲート回路１２０が用いられる。切替タイミング生成部１２は、ＮＯＲゲート回路１２０の出力信号（ｎｃｌｋ）２０をクロック切替調整部１４に出力する。切替タイミング生成部１２は、最も遅い位相誤差を有するクロック信号（ｃｌｋ３）の立下りをデータの切替タイミングにしている。
【００１８】
クロック切替調整部１４は、２ビットのデータレジスタである。クロック切替調整部１４では、外部から２ビットのクロック選択信号（ｓｅｌｎ）２２がデータ入力端子Ｄに供給され、出力信号（ｎｃｌｋ）２０がクロック切替調整部１４のクロック信号としてクロックポートＣに供給されている。クロック切替調整部１４は、データ出力端子Ｑからクロック信号（ｎｃｌｋ）２０の立上りのタイミングでレジスタに記憶している２ビットの出力データ（ｓｅｌｏ）２４をクロック選択部１６に出力する。
【００１９】
クロック選択部１６は、４つの入力信号から１つ出力を選択するセレクタ回路である。クロック選択部１６には、４つの入力ポートｄ０，  ｄ１，  ｄ２，  ｄ３にそれぞれ、外部から供給されるクロック信号１８ａ〜１８ｄが入力される。クロック選択部１６は、クロック信号１８ａ〜１８ｄのうち、選択端子Ｓに供給される出力データ２４に応じて一つのクロック信号を選択して出力端子ｙからクロック信号（ｃｌｋ）２６を出力する。
【００２０】
クロック信号（ｃｌｋ）２６は、図１に示していないが、クロック切替回路１０を適用した装置に供給されるデータをクロック同期したサンプリングデータとして扱うためのサンプリングクロック信号だけでなく、このサンプリングデータを扱うシステム内部のクロックにも用いられる。
【００２１】
なお、クロック信号１８ａ，  １８ｂ，  １８ｃ，  １８ｄは、逆相関係、すなわち１８０°の位相誤差以外であれば任意の位相誤差で構わない。
【００２２】
次にクロック切替回路１０の動作について図２のタイミングチャートを参照しながら説明する。クロック切替回路１０には、前述したように図２（ａ）〜（ｄ）の４つの位相が異なるクロック信号１８ａ〜１８ｄが供給されている。クロック信号１８ａ〜１８ｄは、クロックｃｌｋ０，  ｃｌｋ１，  ｃｌｋ２，  ｃｌｋ３でも表す。クロック切替回路１０は、非同期で動作している。クロック切替調整部１４には、図２（ｅ）に示すように、外部から２ビットデータのクロック選択信号（ｓｅｌｎ）２２が供給されている。クロック切替調整部１４は、図示しないリセット信号によって「０」にされて、この状態が時刻ｔ０まで続いている場合を示している。
【００２３】
なお、クロック選択信号（ｓｅｌｎ）２２は、本実施例で最初のデータを「０」にしているが、「０」でなくてもよく、何等かの値に確定していればよい。
【００２４】
リセットによりデータ「０」が供給される間、切替タイミング生成部１２には、４つのクロック信号すべて（ｃｌｋ０〜ｃｌｋ３）データ「０」が供給されるから、図２（ｆ）のクロック信号（ｎｃｌｋ）は、レベルＨになる。時刻ｔ１にてクロック信号（ｃｌｋ０）１８ａはレベルＬからレベルＨに変化する。これにより、クロック信号（ｎｃｌｋ）は、レベルＨからレベルＬに立ち下がる。クロック切替調整部１４は、クロック選択信号（ｓｅｌｎ）の切り替えるタイミングがアクティブＨであることから、この場合切替えを行わずにそのままデータ「０」がクロック選択部１６に供給される。クロック選択部１６は、クロック信号（ｃｌｋ０）１８ａを選択し、クロック信号（ｃｌｋ）２６として出力する。
【００２５】
時刻ｔ１にてクロック信号（ｃｌｋ０）１８ａが立ち上がることにより、切替タイミング生成部１２のクロック信号（ｎｃｌｋ）は、レベルＬに変化する。クロック切替調整部１４は、非アクティブでデータ「０」を出力し続ける。このデータの選択に応じてクロック選択部１６は、クロック信号（ｃｌｋ０）１８ａを出力する。
【００２６】
次にクロック選択信号（ｓｅｌｎ）は、時刻ｔ２にてデータ「２」を選択するようにクロック切替調整部１４に供給される。しかしながら、切替タイミング生成部１２は、４つのクロック信号（ｃｌｋ０〜ｃｌｋ３）がすべてレベルＬになる時刻ｔ３まで切替タイミングをアクティブにしない。
【００２７】
時刻ｔ３で切替タイミング生成部１２は、レベルＨになる。これを受けてクロック切替調整部１４は、アクティブになって供給されるクロック選択信号のデータ「２」が入力され、これを記憶する。そして、クロック切替調整部１４は、図２（ｆ）に示すようにデータ「２」をクロック選択部１６に出力する。クロック選択部１６は、データ「２」に対応するクロック信号（ｃｌｋ２）１８ｃを選択してこの波形を出力する。
【００２８】
時刻ｔ４でクロック選択信号がデータ「１」に変化する。このとき、クロック信号（ｎｃｌｋ）２０は、レベルＬのままである。このため、クロック選択部１６は、クロック信号（ｃｌｋ２）を出力し続ける。
【００２９】
時刻ｔ５で再び、クロック信号（ｎｃｌｋ）２０がレベルＨになる。クロック切替調整部１４は、データ「１」が入力され、これを記憶する。クロック切替調整部１４は、データ「１」をクロック選択部１６に供給する。クロック選択部１６は、クロック信号（ｃｌｋ１）を出力する。
【００３０】
時刻ｔ６でクロック選択信号（ｓｌｅｎ）２２がデータ「３」に切り替わる。しかし、図２（ｆ）のクロック信号（ｎｃｌｋ）は、レベルＬであるから切り替えない。これにより、クロック選択部１６は、クロック信号（ｃｌｋ１）を出し続ける。時刻ｔ７でクロック信号（ｎｃｌｋ）２０がレベルＨになる。クロック切替調整部１４は、データ「３」が入力され、これを記憶する。クロック切替調整部１４は、データ「３」をクロック選択部１６に供給する。クロック選択部１６は、クロック信号（ｃｌｋ３）を出力し、以後も上述した論理動作を繰り返す。
【００３１】
このように本実施例のクロック切替回路は、各クロック信号（ｃｌｋ０〜ｃｌｋ３）の位相誤差のずれを考慮し、クロック信号（ｃｌｋ３）の立下りタイミングでデータを切り替えることから、一つのデータのサンプリングに際して余分なクロック信号が送出されないように所望のクロック信号を正確に送出させることができる。本実施例は、クロック選択部を一つのクロック選択回路で済ませ、反転論理和ゲート回路を追加するという最も少ない部品構成で上述した正確なクロック信号の切替を行うことができる点で優れている。
【００３２】
これに対してこれまでのクロック切替回路３０と比較する（図３を参照）。クロック切替回路３０には、前述した実施例の場合と同じ外部からクロック信号（ｃｌｋ０〜ｃｌｋ３）およびクロック選択信号（ｓｅｌｎ）がそれぞれ供給されている。クロック切替回路３０には、クロック切替調整部３２、クロック選択部３４および切替クロックイネーブル生成回路３６が備えられている。
【００３３】
クロック切替調整部３２は、同期機能付レジスタである。ただし、クロック切替調整部３２には、外部から同期用の高速クロック信号（ｈｃｌｋ）４０と切替クロックイネーブル生成回路３６からのイネーブル信号４２が供給されている。ここで、高速クロック信号４０について説明すると、各クロック信号の位相誤差は、高速クロック信号４０の１周期を整数倍で表す関係になっている。クロック切替調整部３２では、イネーブル信号４２がイネーブルな期間中に供給される高速クロック信号４０の立上りでクロック選択信号（ｓｅｌｎ）２２のデータが入力され、クロック切替調整部３２はこれに応じたデータを出力する。
【００３４】
クロック選択部３４は、クロック選択回路３４ａ，  ３４ｂを有している。クロック選択回路３４ａ，  ３４ｂには、クロック信号（ｃｌｋ０〜ｃｌｋ３）がそれぞれ供給され、クロック選択回路３４ａ，  ３４ｂにそれぞれ供給されるデータ値に応じたクロック信号（ｃｌｋ０〜ｃｌｋ３）が一つずつ選択されて出力される。
【００３５】
クロック選択回路３４ａは、クロック選択信号（ｓｅｌｎ）２２のデータに応じてクロック信号４４ａを選択して、切替クロックイネーブル生成回路３６の一端３６ａ側に供給する。クロック選択回路３４ｂは、クロック切替調整部３２から供給されるイネーブル選択信号３８に応じたクロック信号４４ｂを切替クロックイネーブル生成回路３６の他端３６ｂ側に供給するとともに、クロック切替回路３０の位相誤差を補正したクロック信号として出力する。
【００３６】
切替クロックイネーブル生成回路３６には、排他的反転論理和ゲート回路（ＥｘＮＯＲ）が配設されている。切替クロックイネーブル生成回路３６クロック信号４４ａ，  ４４ｂを排他的反転論理和ゲート回路（ＥｘＮＯＲ）に供給してデータの切替え位置を検出し、この検出に基づいてイネーブル信号４２を生成し、クロック切替調整部３２のイネーブル端子Ｅに供給する。クロック切替調整部３２は、イネーブル信号４２の期間中、クロック端子Ｃに供給される高速クロック信号４０の立上りでイネーブル選択信号３８を切り替える。
【００３７】
この関係の概略を図４のタイミングチャートに示す。図４（ｅ），  （ｆ）に示すようにクロック選択回路３４ａは、一つのデータをサンプリングした後、新たにクロック選択信号が変化すると、再びデータ値が変わることによって出力されるクロック信号（ｃｌｋ２）が余分な立上りクロック信号として発生してしまう。このままクロック信号として使用すると、同じ信号を２度サンプリングすることになり、得られるデータは１つ多く供給することになり、あらかじめ設定したフォーマットに対するデータのずれをもたらしかねない。
【００３８】
このような２重サンプリングを防ぐように、もう一つクロック選択回路３４ｂが配設され、クロック切替調整部３２からの出力に応動してクロック信号（ｃｌｋｏ）４４ｂを出力している。
【００３９】
クロック切替調整部３２は、クロック選択が変化した後の高速クロック信号（ｈｃｌｋ）４０の立上りタイミングで入出力を行う。このタイミングでの入出力に際してこれ以前にクロック選択信号の切替変化を知りたいので、切替クロックイネーブル生成回路３６にてクロック信号（ｃｌｋｎ），  （ｃｌｋｏ）からデータの切替タイミングを検出する。切替クロックイネーブル生成回路３６は、図４（ｊ）に示すＥｘＮＯＲゲート回路から演算結果、すなわちイネーブル信号４２をクロック切替調整部３２に出力する（図４（ｉ）を参照）。
【００４０】
クロック切替調整部３２は、イネーブル信号４２の立上りタイミング以降をイネーブル期間とし、この間にて外部から供給される高速なクロック信号（ｈｃｌｋ）４０の最初の立上りで出力データ（ｓｅｌｏ）が記憶され、クロック選択回路３４ｂに出力される。
【００４１】
クロック切替回路３０は、正確なクロック切替を行うために２つのクロック選択回路３４ａ，  ３４ｂを用い、切替クロックイネーブル生成回路３６および高速クロック信号４０も用いる。本実施例のクロック切替回路１０は、クロック選択回路が１つで済むとともに、高速クロック信号を不要にしても位相誤差の追従性のよいクロックを提供することができる。
【００４２】
本実施例のクロック切替回路１０を適用した周辺回路の関係を簡単に説明する。クロック切替回路１０は、クロックの位相誤差を考慮したクロック信号を供給するクロック供給回路の最終段に用いられる。  出力したクロック信号は、入力データをサンプリングするサンプリング回路のサンプリングタイミングを提供するために用いる。サンプリング回路には、たとえば、フリップフロップ回路またはレジスタを使用する。
【００４３】
クロック切替回路１０は、周辺に各種の信号を供給する回路が配設されている。これらの回路には、クロック生成回路４８、位相誤差検出回路５０、クロック選択信号生成回路５２がある。クロック生成回路４８は、クロック切替回路１０に生成したクロック信号１８ａ〜１８ｄを供給する。クロック信号１８ａ〜１８ｄは、前述したように互いに位相誤差を有する信号である。クロック信号のそれぞれが有する位相誤差は、所定の量の整数倍にしてもよいし、１８０°を除く任意の位相誤差にしてもよい。クロック生成回路４８には、正確なクロック信号を生成するために、ＰＬＬ回路を含むように構成してもよい。
【００４４】
位相誤差検出回路５０は、入力データ５４とクロック切替回路１０が出力するクロック信号２６をそれぞれ入力し、入力データ５４とクロック信号５４との位相のずれを誤差として検出する機能を有している。位相誤差検出回路５０は、検出した位相誤差信号５６をクロック選択信号生成回路５２に供給する。
【００４５】
クロック選択信号生成回路５２は、供給される位相誤差の大きさに対応するクロック信号が供給される選択位置を示す２ビットのデータを生成する。クロック生成回路４８の生成するクロック信号１８ａ〜１８ｄと４つの信号から１つの信号を選択するためである。この２ビットのデータがクロック選択信号（ｓｅｌｎ）２２である。
【００４６】
また、前述した実施例の変形例を説明する。この変形例において切替タイミング生成部１２は、図６に示すように、３つの排他的反転論理和ゲート回路（以下、ＥｘＮＯＲゲート回路という）１２２，  １２４，  １２６を用いる。ＥｘＮＯＲゲート回路１２２には、クロック信号１８ａ，  １８ｂが供給され、ＥｘＮＯＲゲート回路１２４には、クロック信号１８ｃ，  １８ｄが供給される。そして、ＥｘＮＯＲゲート回路１２６には、ＥｘＮＯＲゲート回路１２２，  １２４からの出力信号１２ａ，  １２ｂが供給される。ＥｘＮＯＲゲート回路１２６は、クロック信号（ｎｃｌｋ）２０としてクロック切替調整部１４に供給する。
【００４７】
この場合の動作を図７のタイミングチャートを参照しながら説明する。図７（ａ）〜図７（ｄ）は、前述した４つのクロック信号（ｃｌｋ０〜ｃｌｋ３）である。外部から供給されるクロック選択信号（ｓｅｌｎ）２２は、図７（ｅ）に示すように、時刻ｔ２，  ｔ４，  ｔ６で変化するようにそれぞれ、データ「０」、「２」、「１」、「３」が供給されている。
【００４８】
切替タイミング生成部１２の出力信号であるクロック信号（ｎｃｌｋ）２０は、クロック信号のレベルがすべてＬであるから、レベルＨになる。クロック切替調整部１４は、供給されているクロック選択信号（ｓｅｌｎ）のデータ「０」をそのまま出力データ（ｓｅｌｏ）２４として出力する。この結果、クロック選択部１６は、クロック信号（ｃｌｋ０）を出力する。クロック信号（ｃｌｋ０）は、時刻ｔ１までレベルＬである。
【００４９】
時刻ｔ１でクロック信号（ｃｌｋ０）がレベルＨになることにより、図７（ｆ）のクロック信号（ｎｃｌｋ）がレベルＬに立ち下がる。しかしながら、クロック切替調整部１４は、アクティブＨのため出力を変化させない。時刻ｔ２でクロック選択信号（ｓｅｌｎ）のデータが「２」になる。しかしながら、クロック信号（ｎｃｌｋ）がレベルＬであることから、出力データ（ｓｅｌｏ）２４は「０」のままである。
【００５０】
時刻ｔ３でクロック信号（ｃｌｋ０）がレベルＨに立ち上がる。このとき、初めてクロック切替調整部１４は、クロック選択信号のデータ「２」を取り込んで、出力データ（ｓｅｌｏ：「２」）を出力する。したがって、時刻ｔ３からクロック信号（ｃｌｋ２）が出力される。切替タイミング生成部１２は、このように最も遅い位相誤差を有するクロック信号（ｃｌｋ３）の立ち上がるタイミングでデータ切替えを行っている（図７（ｆ）を参照）。
【００５１】
時刻ｔ４でクロック選択信号のデータ「１」が供給される。クロック信号（ｃｌｋ０）は、レベルＬでデータの変化をクロック信号の選択に反映させない。時刻ｔ５にてクロック信号（ｃｌｋ０）が立ち上がる。クロック選択部１６は、供給されるデータ「１」に対応してクロック信号（ｃｌｋ１）の波形を選択して出力する。
【００５２】
これまでと同様に、時刻ｔ６でクロック選択信号（ｓｅｌｎ）のデータが「３」になるが、時刻ｔ７までクロック切替調整部１４に取り込まれない。時刻ｔ７でクロック信号（ｃｌｋ０）がレベルＨになるから、クロック選択部１６は、時刻ｔ７以降のクロック信号（ｃｌｋ３）の波形をデータ変更されるまで出力する。
【００５３】
本実施例は、先の実施例のように正確なクロック信号に切り替えて送出するとともに、位相誤差の補正したクロック信号に切り替えてもクロック信号の切替えが出力データ（ｓｅｌｏ）の切替え位置からわかるように選択したクロック信号の半周期以内で行われ、同期の引き込みの時間も短時間で済む。そこで、サンプリング動作やシステム内部の各動作に対する追従性もよく、適用した装置を安定に動作させることができる。
【００５４】
本構成は、イネーブル信号および高速なクロック信号（ｈｃｌｋ）を使用することなく、部品点数を削減し、マスク処理部１２８だけを追加するだけで所望のクロック信号を切り替えて出力させることができる点においてとくに、優れた構成である。
【００５５】
次にクロック切替回路１０の他の実施例を説明する。クロック切替回路１０は、クロック切替調整部１４、クロック選択部１６およびマスク処理部１２８を含む。クロック切替調整部１４は、前述した実施例と同じレジスタまたはフリップフロップ回路を使用している。クロック切替調整部１４には、データをクロック信号の立下りで取り込むようにクロック端子Ｃに反転素子１４ａが配設されている。
【００５６】
クロック選択部１６には、クロック選択回路１６０，  １６２が備えられている。クロック選択回路１６０は、クロック選択信号（ｓｅｌｎ）２２として供給されるデータに対応するクロック信号２６ａを選択してマスク処理部１２８の一端側に出力する。また、クロック選択回路１６０は、出力データ（ｓｅｌｏ）２４として供給されるデータに対応するクロック信号２６ｂを選択してマスク処理部１２８の他端側に出力する。
【００５７】
マスク処理部１２８には、供給されるクロック信号２６ａ，  ２６ｂの論理和演算を行う論理和ゲート回路が含まれる。マスク処理部１２８は、クロック信号２６ａ，  ２６ｂが互いに異なるレベルにあるとき、レベルＨの信号でレベルＬの領域にある信号をマスクする機能を有する。マスク処理部１２８は、処理した信号をクロック信号２６として出力するとともに、この信号２６をクロック切替調整部１４にも供給する。クロック信号２６は、クロック切替調整部１４で使用するクロック信号でもある。
【００５８】
本実施例のクロック切替回路１０の動作を図９を用いて説明する。図９（ａ）〜図９（ｄ）のクロック信号は、位相の異なるクロック信号（ｃｌｋ０〜ｃｌｋ３）である。また、図９（ｅ）は、クロック選択信号（ｓｅｌｎ）のデータの切替り状況を示している。時刻ｔ０でクロック選択信号（ｓｅｌｎ）のデータ「０」がクロック切替調整回路１４に供給されている。クロック切替調整回路１４は、クロック端子に供給されるクロック信号２６の立上りで供給されるデータを記憶し、出力する。
【００５９】
時刻ｔ０〜時刻ｔ１までの間でクロック選択信号が「０」であるから、クロック選択回路１６０は、クロック信号（ｃｌｋ０）の波形をクロック信号（ｃｌｋｎ）として出力する。クロック信号（ｃｌｋ０）の波形が示すように、この間でクロック信号が立ち上がり、マスク処理部１２８に供給される（図９（ｆ）を参照）。このとき、クロック切替調整部１４には、データ「０」が供給されていることから、出力データ「０」がクロック選択回路１６２に供給される（図９（ｇ）を参照）。クロック選択回路１６２は、図９（ｈ）に示すようにクロック信号（ｃｌｋ０）を出力する。
【００６０】
時刻ｔ１でクロック選択信号（ｓｅｌｎ）がデータ「２」に変更されると、クロック選択回路１６０は、直ちにクロック信号（ｃｌｋ２）を出力する。この段階でクロック切替調整部１４には、立ち下がるタイミング信号が供給されないので、結果的にデータ「０」の出力状態が時刻ｔ２まで継続する。したがって、クロック選択回路１６２は、クロック信号（ｃｌｋｏ）を出力する。マスク処理部１２８は、クロック信号（ｃｌｋｎ），  （ｃｌｋｏ）に対する論理和演算を行って、レベルＨが時刻ｔ２まで続く。これにより、図９（ｆ）のクロック信号（ｃｌｋｎ）が示すような２重に１つのデータに対してサンプリングすることを避けることができる。
【００６１】
時刻ｔ２でクロック信号（ｃｌｋｎ）２６ａとクロック信号（ｃｌｋｏ）２６ｂの論理和出力がレベルＨからＬに立ち下がる（図９（ｉ）を参照）。これにより、クロック切替調整部１４は、図９（ｈ）に示すようにデータ「２」を記憶し、出力する。
【００６２】
時刻ｔ３でクロック選択回路１６０は、供給されるデータ「１」に応じてクロック信号（ｃｌｋ１）を出力する。一方、クロック切替調整回路１４には、この段階で立ち下がる信号が入力されないので、データ「２」を継続して出力する。これらの供給されるデータに基づいてクロック選択回路１６０，  １６２は、レベルＨ，  Ｌをマスク処理部１２８に供給する。マスク処理部１２８は、図９（ｉ）に示すようにクロック信号（ｃｌｋ）を立ち上げて時刻ｔ４までレベルＨを続ける。
【００６３】
時刻ｔ４ではクロック信号（ｃｌｋ２）がレベルＬになるから、このタイミングでクロック切替調整部１４は、新たなデータ「１」を記憶し、クロック選択回路１６２に出力する。
【００６４】
なお、図９の時間間隔Ｔは、４つのクロック信号の位相誤差すべての時間を示している。
【００６５】
このようにして図９（ｆ）のように、一つのデータをサンプリングした後、クロック選択信号が変化する、すなわちデータ値が変わることによって出力されるクロック信号に余分な立上りの発生を防止することができ、安定なデータクロック信号を供給することができる。
【００６６】
また、クロック信号の位相を早めるように選択する場合、すなわちデータ値が前の選択したデータ値「２」より小さい値「１」になる場合、現在出力しているクロック信号（ｃｌｋ）がレベルＬ期間中であってもクロック選択信号のデータに基づいて選択されたクロック信号が立ち上がっていると、その選択されたクロックのタイミングを反映したクロック信号（ｃｌｋ）を出力することができ、この場合、位相誤差の補正にともなう追従性を最もよくすることができる。
【００６７】
以上のように構成することにより、切替タイミング生成部を配設し、従来のクロック切替回路で使用した切替クロックイネーブル生成回路および高速なクロック信号の使用をなくしてクロック選択に応じた位相の異なる所望のクロック信号を出力させることにより、回路構成を簡素化することができる。クロック切替回路を適用する装置の小型化に寄与することができる。特に、クロック選択部は、クロック選択回路を一つだけで済ませても一つのデータを２重サンプリングさせることなく、確実なクロック信号を切り替えて出力させることができる。
【００６８】
また、クロック切替回路は、従来のクロック切替回路で用いたイネーブル信号生成および高速なクロック信号を省略することによりこれらの信号生成にて使用する部品点数を削減し、クロック信号を出力する最終段にマスク処理部を配設するだけで位相の異なる所望のクロック信号を出力させることができ、クロック切替回路を適用する装置の小型化に寄与することができる。
【００６９】
【発明の効果】
このように本発明のクロック切替回路によれば、複数のクロック信号に対するマスク手段を配設し、従来のクロック切替回路で使用した切替クロックイネーブル生成回路および高速なクロック信号の使用をなくしてクロック選択に応じた位相の異なる所望のクロック信号を出力させることにより、回路構成を簡素化することができる。クロック切替回路を適用する装置の小型化に寄与することができる。
【００７０】
また、クロック切替回路は、従来のクロック切替回路で用いたイネーブル信号生成および高速なクロック信号を省略することにより使用する部品点数を削減し、クロック信号を出力する最終段にマスク手段を配設するだけで位相の異なる所望のクロック信号を出力させることができ、クロック切替回路を適用する装置の小型化に寄与することができる。
【図面の簡単な説明】
【図１】本発明のクロック切替回路の概略的な構成を示すブロック図である。
【図２】図１のクロック切替回路の動作を説明するタイミングチャートである。
【図３】従来のクロック切替回路の概略的な構成を示すブロック図である。
【図４】図３のクロック切替回路の動作を説明するタイミングチャートである。
【図５】図１のクロック切替回路の周辺回路の構成を説明するブロック図である。
【図６】図１の切替タイミング生成部の他の構成を示す回路図である。
【図７】図６の構成を適用したクロック切替回路の動作を説明するタイミングチャートである。
【図８】クロック切替回路における他の実施例の概略的な構成を示すブロック図である。
【図９】図８のクロック切替回路の動作を説明するタイミングチャートである。
【符号の説明】
１０  クロック切替回路
１２  切替タイミング生成部
１４  クロック切替調整部
１６  クロック選択部
１２８  マスク処理部
１６０，  １６２  クロック選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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