(57)【特許請求の範囲】
【請求項１】
任意の値を示す入力信号が入力され、前記入力信号に応じた所望のパルス幅を有する出力パルス信号を出力するパルス幅変調回路であって、前記入力信号の１サンプル期間を示すクロックタイミングを基に、出力する信号が示す値を前記入力信号の１サンプル期間ごとに任意の初期値にリセットするカウンター手段と、前記入力信号と前記カウンター手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する第一の一致検出手段と、前記入力信号の反転信号と前記カウンター手段から出力する信号が入力され、前記反転信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する第二の一致検出手段と、前記第一及び第二の一致検出手段にて検出された一致のタイミングに応じて出力パルス信号の立ち上がりエッジ及び立下りエッジを決定し、所望のパルス幅を有する出力パルス信号を生成する出力パルス信号生成手段を備えることを特徴とするパルス幅変調回路。
【請求項２】
任意の値を示す入力信号が入力され、前記入力信号に応じた所望のパルス幅を有する出力パルス信号を出力するパルス幅変調回路であって、前記入力信号の１サンプル期間を示すクロックタイミングを基に、出力する信号が示す値を前記入力信号の１サンプル期間ごとに任意の初期値にリセットするカウンター手段と、前記入力信号と前記カウンター手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する第一の一致検出手段と、前記入力信号の反転信号と前記カウンター手段から出力する信号が入力され、前記反転信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する第二の一致検出手段と、前記第二の一致検出手段にて検出された一致のタイミングを任意のタイミング遅延させて新たなタイミングを生成する遅延手段と、前記第一、第二の一致検出手段にて検出された一致のタイミングに応じて出力パルス信号の立ち上がりエッジ及び立下りエッジを決定し、所望のパルス幅を有する出力パルス信号を生成する出力パルス信号生成手段を備えることを特徴とするパルス幅変調回路。
【請求項３】
任意の値を示す入力信号が入力され、前記入力信号に応じた所望のパルス幅を有する出力パルス信号を出力するパルス幅変調回路であって、前記入力信号の１サンプル期間を示すクロックタイミングを基に、出力する信号が示す値を前記入力信号の１サンプル期間ごとに任意の初期値にリセットするカウンター手段と、前記入力信号と前記カウンター手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する一致検出手段と、前記入力信号と前記カウンター手段から出力手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が互いに反転した関係になるタイミングを検出する反転関係検出手段と、前記一致検出手段及び前記反転関係検出手段にて検出された一致のタイミングに応じて出力パルス信号の立ち上がりエッジ及び立下りエッジを決定し、所望のパルス幅を有する出力パルス信号を生成する出力パルス信号生成手段を備えることを特徴とするパルス幅変調回路。
【請求項４】
任意の値を示す入力信号が入力され、前記入力信号に応じた所望のパルス幅を有する出力パルス信号を出力するパルス幅変調回路であって、前記入力信号の１サンプル期間を示すクロックタイミングを基に、出力する信号が示す値を前記入力信号の１サンプル期間ごとに任意の初期値にリセットするカウンター手段と、前記入力信号と前記カウンター手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する一致検出手段と、前記入力信号と前記カウンター手段から出力手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が互いに反転した関係になるタイミングを検出する反転関係検出手段と、前記反転関係検出手段にて検出された一致のタイミングを任意のタイミング遅延させて新たなタイミングを生成する遅延手段と、前記一致検出手段にて検出された一致のタイミング及び前記反転関係検出手段にて検出された一致のタイミングに応じて出力パルス信号の立ち上がりエッジ及び立下りエッジを決定し、所望のパルス幅を有する出力パルス信号を生成する出力パルス信号生成手段を備えることを特徴とするパルス幅変調回路。
【請求項５】
前記出力パルス信号生成手段は、前記入力信号の１サンプル期間内において前記第一の一致検出手段において検出された一致のタイミングに応じて反転する第一のパルス信号を生成する第一のパルス信号生成手段と、前記入力信号の１サンプル期間内において前記第二の一致検出手段において検出された一致のタイミングに応じて反転するパルス信号を生成する第二のパルス信号生成手段を有し、前記第一のパルス信号と前記第二のパルス信号を演算することで前記出力パルス信号を生成することを特徴とする請求項１または２記載のパルス幅変調回路。
【請求項６】
前記出力パルス信号生成手段は、前記入力信号の１サンプル期間内において前記一致検出手段において検出された一致のタイミングに応じて反転する第一のパルス信号を生成する第一のパルス信号生成手段と、前記入力信号の１サンプル期間内において前記反転関係検出手段において検出された一致のタイミングに応じて反転するパルス信号を生成する第二のパルス信号生成手段を有し、前記第一のパルス信号と前記第二のパルス信号を演算することで前記出力パルス信号を生成することを特徴とする請求項３または４記載のパルス幅変調回路。
【請求項７】
前記入力信号を反転させて前記第二の一致検出手段へ入力する前記反転信号を生成する反転手段を備える請求項１または２記載のパルス幅変調回路。
【請求項８】
前記入力信号を反転させて前記第二の一致検出手段へ入力する前記反転信号を生成する反転手段を備える請求項５記載のパルス幅変調回路。
【請求項９】
前記第一、第二のパルス信号生成手段は、前記クロックタイミングを基として前記入力信号の１サンプル期間ごとに前記第一、第二のパルス信号を発生することを特徴とする請求項５、６または８のいずれかに記載のパルス幅変調回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＤプレーヤー等のデジタルオーディオ機器に適したデジタル信号処理のパルス幅変調（ＰＷＭ）回路に関するものである。
【０００２】
【従来の技術】
従来、相補的な２つのパルス幅信号を出力するパルス幅変調回路の一例として特開平２−１６５７２９号に記載されたものがある。
【０００３】
図２は従来の相補型パルス幅変調回路の構造を示したものである。以下図２を用いて従来の相補型パルス幅変調回路の構成を説明する。
【０００４】
図２において、１は相補型パルス幅変調回路の入力信号である。２は入力信号１と同期したタイミングでタイミング信号８とクロック信号９を発生するタイミング発生回路である。３，４は入力信号１を入力することによってパラレル信号２１，２２に変換するＲＯＭである。５，６は個々のパラレル信号２１，２２をタイミング信号８とクロック信号９によりパラレル−シリアル変換して図３に示すような相補的パルス幅信号３１，３２に変換するパラレル−シリアル変換器である。７は個々の相補的パルス幅信号３１，３２を合成し図３に示すような合成パルス幅信号１０に変換する減算器である。そして、減算器７から出力される合成パルス幅信号１０をパルス幅変調回路全体の出力とする。
【０００５】
【発明が解決しようとする課題】
この相補型パルス幅変調回路においては、ＲＯＭとパラレル−シリアル変換回路を用いて相補的パルス幅信号を得る構成になっているため、回路規模が大きくなるという問題があった。
【０００６】
本発明は前記従来の問題点を解決するもので、相補的パルス幅信号を得る構成を変更することにより、従来の構成より回路規模を大幅に小さくできるＰＷＭ変換回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この課題を解決するために本発明は、相補的パルス幅信号を入力信号と入力信号の１サンプル期間ごとにそのカウント値が一巡するカウンターのカウント値との一致検出により得られるように構成されている。
【０００８】
これにより、従来の構成より回路規模が大幅に小さいパルス幅変調回路が得られる。
【０００９】
【発明の実施の形態】
まず、本発明の請求項１に記載のパルス幅変調回路は、任意の値を示す入力信号が入力され、前記入力信号に応じた所望のパルス幅を有する出力パルス信号を出力するパルス幅変調回路であって、前記入力信号の１サンプル期間を示すクロックタイミングを基に、出力する信号が示す値を前記入力信号の１サンプル期間ごとに任意の初期値にリセットするカウンター手段と、前記入力信号と前記カウンター手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する第一の一致検出手段と、前記入力信号の反転信号と前記カウンター手段から出力する信号が入力され、前記反転信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する第二の一致検出手段と、前記第一及び第二の一致検出手段にて検出された一致のタイミングに応じて出力パルス信号の立ち上がりエッジ及び立下りエッジを決定し、所望のパルス幅を有する出力パルス信号を生成する出力パルス信号生成手段を備えることを特徴とするものである。
【００１０】
これにより、例えば１の補数表示の入力信号データに対して相補型のパルス幅変調を行うことができ、従来必要であったＲＯＭやシリアルパラレル変換器は不要になる。
【００１１】
また、請求項２記載のパルス幅変調回路は、任意の値を示す入力信号が入力され、前記入力信号に応じた所望のパルス幅を有する出力パルス信号を出力するパルス幅変調回路であって、前記入力信号の１サンプル期間を示すクロックタイミングを基に、出力する信号が示す値を前記入力信号の１サンプル期間ごとに任意の初期値にリセットするカウンター手段と、前記入力信号と前記カウンター手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する第一の一致検出手段と、前記入力信号の反転信号と前記カウンター手段から出力する信号が入力され、前記反転信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する第二の一致検出手段と、前記第二の一致検出手段にて検出された一致のタイミングを任意のタイミング遅延させて新たなタイミングを生成する遅延手段と、前記第一、第二の一致検出手段にて検出された一致のタイミングに応じて出力パルス信号の立ち上がりエッジ及び立下りエッジを決定し、所望のパルス幅を有する出力パルス信号を生成する出力パルス信号生成手段を備えることを特徴とするものである。
【００１２】
これにより、例えば２の補数表示の入力信号データに対して相補型のパルス幅変調を行うことができ、従来必要であったＲＯＭやシリアル−パラレル変換器は不要になる。
【００１３】
また、請求項３記載のパルス幅変調回路は、任意の値を示す入力信号が入力され、前記入力信号に応じた所望のパルス幅を有する出力パルス信号を出力するパルス幅変調回路であって、前記入力信号の１サンプル期間を示すクロックタイミングを基に、出力する信号が示す値を前記入力信号の１サンプル期間ごとに任意の初期値にリセットするカウンター手段と、前記入力信号と前記カウンター手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する一致検出手段と、前記入力信号と前記カウンター手段から出力手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が互いに反転した関係になるタイミングを検出する反転関係検出手段と、前記一致検出手段及び前記反転関係検出手段にて検出された一致のタイミングに応じて出力パルス信号の立ち上がりエッジ及び立下りエッジを決定し、所望のパルス幅を有する出力パルス信号を生成する出力パルス信号生成手段を備えることを特徴とするものである。
【００１４】
これにより、パルス幅変調回路への入力信号の反転信号を用いずに、請求項１記載のものと同様の作用効果を得ることができる。
【００１５】
また、請求項４記載のパルス変調回路は、任意の値を示す入力信号が入力され、前記入力信号に応じた所望のパルス幅を有する出力パルス信号を出力するパルス幅変調回路であって、前記入力信号の１サンプル期間を示すクロックタイミングを基に、出力する信号が示す値を前記入力信号の１サンプル期間ごとに任意の初期値にリセットするカウンター手段と、前記入力信号と前記カウンター手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が一致するタイミングを検出する一致検出手段と、前記入力信号と前記カウンター手段から出力手段から出力される信号が入力され、前記入力信号が示す値と前記カウンター手段から出力される信号が示す値が互いに反転した関係になるタイミングを検出する反転関係検出手段と、前記反転関係検出手段にて検出された一致のタイミングを任意のタイミング遅延させて新たなタイミングを生成する遅延手段と、前記一致検出手段にて検出された一致のタイミング及び前記反転関係検出手段にて検出された一致のタイミングに応じて出力パルス信号の立ち上がりエッジ及び立下りエッジを決定し、所望のパルス幅を有する出力パルス信号を生成する出力パルス信号生成手段を備えることを特徴とするものである。
【００１６】
これにより、パルス幅変調回路への入力信号の反転信号を用いずに、請求項２記載のものと同様の作用効果を得ることができる。
【００１７】
また、請求項５に記載の発明は、請求項１または２記載のパルス幅変調回路であって、前記出力パルス信号生成手段は、前記入力信号の１サンプル期間内において前記第一の一致検出手段において検出された一致のタイミングに応じて反転する第一のパルス信号を生成する第一のパルス信号生成手段と、前記入力信号の１サンプル期間内において前記第二の一致検出手段において検出された一致のタイミングに応じて反転するパルス信号を生成する第二のパルス信号生成手段を有し、前記第一のパルス信号と前記第二のパルス信号を演算することで前記出力パルス信号を生成することを特徴とするものである。
【００１８】
また、請求項６に記載の発明は、請求項３または４記載のパルス幅変調回路であって、前記出力パルス信号生成手段は、前記入力信号の１サンプル期間内において前記一致検出手段において検出された一致のタイミングに応じて反転する第一のパルス信号を生成する第一のパルス信号生成手段と、前記入力信号の１サンプル期間内において前記反転関係検出手段において検出された一致のタイミングに応じて反転するパルス信号を生成する第二のパルス信号生成手段を有し、前記第一のパルス信号と前記第二のパルス信号を演算することで前記出力パルス信号を生成することを特徴とするものである。
【００１９】
また、請求項７記載の発明は、請求項１または２記載のパルス幅変調回路であって、前記入力信号を反転させて前記第二の一致検出手段へ入力する前記反転信号を生成する反転手段を備えることを特徴とするものである。
【００２０】
また、請求項８記載の発明は、請求項５記載のパルス幅変調回路であって、前記入力信号を反転させて前記第二の一致検出手段へ入力する前記反転信号を生成する反転手段を備えることを特徴とするものである。
【００２１】
また、請求項９記載の発明は、請求項５、６または８のいずれかに記載のパルス幅変調回路であって、前記第一、第二のパルス信号生成手段は、前記クロックタイミングを基として前記入力信号の１サンプル期間ごとに前記第一、第二のパルス信号を発生することを特徴とするものである。
【００２２】
（実施の形態）
図１は本発明の実施の形態におけるパルス幅変調回路の構成図である。以下、図１を用いてその構成を説明する。
【００２３】
１はパルス幅変調回路の入力信号である。２は入力信号１の個々のビットを反転させるインバーターである。３はクロック信号１２に同期して入力信号１の１サンプル期間ごとにそのカウント値が一巡し、サンプル周期信号１３により入力信号１の１サンプル期間ごとに一定のタイミングでプリセットされ、一致検出に用いるカウンター信号１１を発生するカウンター回路である。４は入力信号１とカウンター出力信号１１の一致検出を行う第１の一致検出回路（請求項１および２の第一の一致検出手段に相当する）である。５はインバーター２の出力信号１４とカウンター出力信号１１の一致検出を行う第２の一致検出回路（請求項１および２の第二の一致検出手段に相当する）である。６は第２の一致検出回路５の出力２０を１クロック分遅らせるフリップフロップ（請求項２および４の遅延手段に相当する）である。７はサンプル周期信号１３によりセットされ、第１の一致検出回路の出力２１によりリセットされることにより第１のパルス幅信号３１を出力する第１のＲＳフリップフロップであり、８はサンプル周期信号１３によりセットされ、フリップフロップの出力２２によりリセットされることにより、第１のパルス幅信号と相補的な第２のパルス幅信号３２を出力する第２のＲＳフリップフロップである。９は相補的な第１のパルス幅信号３１と第２のパルス幅信号３２を合成し合成パルス幅信号１０を出力する減算器である。そして、減算器９から出力される合成パルス幅信号１０をパルス幅変調回路全体の出力とする。
【００２４】
また、図５は一致検出回路４の回路構成の一例を示す。なお一致検出回路５についても同じ回路構成でよいのでここでは説明を省略する。図５に示すように一致検出回路は排他的論理和回路４ａ，４ｂ，４ｃ，４ｄとＮＯＲ回路４ｅから構成されている。排他的論理和回路４ａ，４ｂ，４ｃ，４ｄの一方の入力端子には、４ｂｉｔデータである入力信号１が各ｂｉｔごとに入力する。また、他方の入力端子には４ｂｉｔのカウンター出力信号が各ビットごとに入力する。従って、入力信号とカウンター出力信号はｂｉｔごとに比較され、すべてのｂｉｔが一致したときのみＮＯＲ回路４ｅからハイレベルの出力信号が得られる。この信号が一致検出信号となる。
【００２５】
次に、図１のように構成されたパルス幅変調回路について、以下その動作を説明する。
【００２６】
また、図４に入力信号１が＋３の場合の信号波形を示す。
ここでは、パルス幅変調回路の入力信号１を４ｂｉｔ（２の補数で＋５〜−５までとする）のパラレルデータであるとする。この４ｂｉｔの入力信号１をインバーター２により全ビット反転信号１４を得る。
【００２７】
次に、カウンター回路３からの図４のようなカウンター出力信号１１（４ｂｉｔのパラレル信号）と入力信号１の一致検出を第１の一致検出回路で行い、図４のようなリセット信号２１を得る。また、カウンター出力信号１２（４ｂｉｔのパラレル信号）と反転信号１４の一致検出を第２の一致検出回路で行い、図４のような信号２０を得る。ところが、入力信号１が２の補数のデータであるためその値を極性反転させるには全ｂｉｔ反転＋１が必要であり、インバーター２による反転信号１４は入力信号１の値を極性反転された信号に対し、１ＬＳＢだけずれており、前記第２の一致検出回路も１クロック分早く検出してしまう。よって、信号２０をフリップフロップ６を用いて１クロック遅らせることにより図４のようなリセット信号２２を得る。
【００２８】
そして、カウンターのプリセットと同時にＲＳフリップフロップ７，８をセットする図４のようなサンプル周期信号１３とリセット信号２１，２２を用いて、図３、図４のような相補的なパルス幅信号３１，３２を得る。これらの相補的パルス幅信号３１，３２を減算器９により合成することにより、図３、図４のような合成パルス幅信号１０を得る。この合成パルス幅信号をパルス幅変調回路全体の出力とする。
【００２９】
以上のように本実施の形態によれば、相補的パルス幅信号を得る構成を入力信号とカウンター出力信号の一致検出により得られる構成とすることより、従来の構成より回路規模を小さくすることができる。
【００３０】
なお、上記の実施の形態では、入力信号のデータが２の補数で表されている場合についてのみ説明したが、本発明はこれに限られるものではなく、他の補数表示によるデータであってもよい。例えば、入力信号のデータが１の補数で表されていてもよい。ただし、１の補数の場合には入力信号のｂｉｔを反転するだけでデータの正負を極性反転できるので、図１におけるフリップフロップ６（遅延手段）は不要となる。すなわち、本発明において、フリップフロップ６（遅延手段）は必ずしも必要な要件ではない。
【００３１】
また、上記の実施の形態では、図１に示すように２つの一致検出回路４および５を備える構成としたが、本発明はこれ以外の構成であっても実現できる。例えば一致検出回路を１つだけ設ける構成でもよい。図６は、一致検出回路を１つだけ設けた場合における、一致検出回路の回路構成の一例を示す。図５と同一の構成要素には同じ符号を付けて説明を省略する。図５と異なる点は、ＡＮＤ回路４ｆを設けている点である。ＡＮＤ回路４ｆの出力は、入力信号１とカウンター出力信号１１がすべてのｂｉｔで不一致の場合にのみハイレベルになる。すなわち入力信号とカウンター出力信号がｂｉｔ反転の関係（相補的な関係）にある場合にのみ出力がハイレベルになる。従って、この一致検出回路は、入力信号とカウンター出力信号とが一致した場合に一致検出信号を信号２１として出力し、また、入力信号の相補的信号とカウンター出力信号とが一致した場合に一致検出信号を信号２０として出力する。このように図６に示す一致検出回路を用いれば１つの一致検出回路だけで、信号２０と信号２１を生成することができる。なお、この図６の回路は図１における一致検出回路４および５と置き換えればよく、この場合、インバーター２は不要となる。また、図６の回路も先の実施の形態と同様にデータが１の補数、２の補数等いずれの場合にも適用できる。
【００３２】
【発明の効果】
以上のように本発明によるパルス幅変調回路は、相補的パルス幅信号を得る構成を入力信号とカウンター出力信号の一致検出により得られる構成にしたことにより、従来の構成より回路規模を大幅に小さくできる優れたパルス幅変調回路を実現できるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるパルス幅変調回路の構成図
【図２】従来のパルス幅変調回路の構成図
【図３】パルス幅信号波形図
【図４】入力信号が＋３の場合の信号波形図
【図５】一致検出回路の一例の回路構成図
【図６】一致検出回路の他の例の回路構成図
【符号の説明】
１  入力信号
２  インバーター
３  カウンター回路
４，５  一致検出回路
６  フリップフロップ
７，８  ＲＳフリップフロップ
９  減算器
１１  出力信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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