(57)【特許請求の範囲】
【請求項１】
二進情報を記憶する記憶状態と二進情報を読み出す読出状態とを有する超電導セルにおいて、
二進情報を記憶する超電導記憶ループと、
読み出しループと、
前記超電導記憶ループと前記読み出しループとの間にあり、前記超電導記憶ループ及び前記読み出しループに共通なインダクタを有する直接結合手段と
を備え、
前記超電導記憶ループが、
前記超電導記憶ループに直接接続された第１アドレス・ラインと、
前記超電導記憶ループに磁気的に結合された第２アドレス・ラインと、
前記第１及び第２アドレス・ライン上の電流が同じ極性を有するときに前記超電導セルを前記記憶状態に切り替え、前記第１及び第２アドレス・ライン上の電流が異なる極性を有するときに前記超電導セルを前記読出状態に切り替える第１切り替え可能記憶エレメントと、
読み出し電流を前記直接結合手段に通過させ、前記読出状態において前記読み出しループに前記読み出し電流を通過させ、前記第１アドレス・ライン上において、記憶されている二進情報を検知する第２切り替え可能記憶エレメントと
を備えることを特徴とする超電導セル。
【請求項２】
請求項１記載の超電導セルにおいて、該セルは更に、前記超電導記憶ループに磁気的に結合され、前記第２アドレス・ライン上の電流の振幅レベルを負値と正値との間でシフトする制御ラインを備えることを特徴とする超電導セル。
【請求項３】
請求項１記載の超電導セルにおいて、前記第１及び第２切り替え可能記憶エレメントの各々が、外部シャント抵抗に並列に接続された、低温超電導体のジョセフソン接合からなることを特徴とする超電導セル。
【請求項４】
請求項３記載の超電導セルにおいて、前記超電導セルが非破壊的であり、前記読み出しループが、２つの検知ゲートを有する二接合超電導量子干渉素子（ＳＱＵＩＤ）からなることを特徴とする超電導セル。
【請求項５】
請求項１記載の超電導セルにおいて、前記第１及び第２切り替え可能記憶エレメントの各々が、高温超電導体の非破壊ジョセフソン接合からなり、前記読み出しループが、２つの検知ゲートを有する、二接合超電導量子干渉素子（ＳＱＵＩＤ）からなることを特徴とする超電導セル。
【請求項６】
メモリ・アレイにおいて、
列及び行に配列された複数のメモリ・セルと、
複数の第１アドレス・ラインと、
複数の第２アドレス・ラインと
を備え、
前記メモリ・セルの各々は、前記複数の第１アドレス・ラインの１つと、前記複数の第２アドレス・ラインの１つとに結合されており、かつ、
記憶状態において二進情報を記憶する超電導記憶ループであって、前記第１アドレス・ラインが直接接続され、前記第２アドレス・ラインが磁気的に結合されている超電導記憶ループと、
読出状態において前記記憶した二進情報を読み出す読み出しループと、
前記超電導記憶ループと前記読み出しループとの間にあり、前記超電導記憶ループ及び前記読み出しループに共通なインダクタを有する直接結合手段と、
前記第１及び第２アドレス・ライン上の電流が同じ極性を有するときに前記メモリ・セルを前記記憶状態に切り替え、前記第１及び第２アドレス・ライン上の電流が異なる極性を有するとき前記読出状態に切り替える第１切り替え可能記憶エレメントと、
読み出し電流を前記直接結合手段に供給し、前記読出状態において前記読み出しループに前記読み出し電流を供給し、前記第１アドレス・ライン上において、記憶されている二進情報を検知する第２切り替え可能記憶エレメントと
を備えることを特徴とするメモリ・アレイ。
【請求項７】
請求項６記載のメモリ・アレイにおいて、該アレイは更に、前記メモリ・セルに磁気的に結合され、前記第２アドレス・ライン上の前記電流の振幅レベルを負値と正値との間でシフトする制御ラインを備えることを特徴とするメモリ・アレイ。
【請求項８】
請求項６記載のメモリ・アレイにおいて、前記第１及び第２切り替え可能記憶エレメントの各々が、外部シャント抵抗に並列に接続された、低温超電導体のジョセフソン接合からなることを特徴とするメモリ・アレイ。
【請求項９】
請求項８記載のメモリ・アレイにおいて、前記メモリ・セルが非破壊的であり、前記読み出しループが、二接合超電導量子干渉素子（ＳＱＵＩＤ）からなることを特徴とするメモリ・アレイ。
【請求項１０】
請求項６記載のメモリ・アレイにおいて、前記第１及び第２切り替え可能記憶エレメントの各々が、低温超電導体の非破壊ジョセフソン接合からなり、前記読み出しループが、二接合超電導量子干渉素子（ＳＱＵＩＤ）からなることを特徴とするメモリ・アレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、メモリ・セルのような超電導デバイスに関し、更に特定すれば、渦遷移（ＶＴ：ｖｏｒｔｅｘ−ｔｒａｎｓｉｔｉｏｎａｌ）超電導メモリ・セルに関するものである。
なお、本願は、ＡＴＳＰ−超電導クロスバー構成部品に対して空軍省によって行われた契約第Ｆ０４６０６−９５−Ｄ−００６９号の下で、政府の支援により行われたものである。政府は、本発明において一定の権利を有する。
【０００２】
【従来の技術】
メモリ・セルのような集積回路は、できるだけ高密度化され、高速で動作することが望まれている。１９６２年に発見されたジョセフソン効果は、ジョセフソン接合と呼ばれる極めて高速な電子スイッチを製作するために使用することができる。ジョセフソン接合は、超電導体で作られ、そのスイッチング時間が短いことに加えて、エネルギ消散も非常に少ない。
【０００３】
ポイント・コンタクト接合（ｐｏｉｎｔ  ｃｏｎｔａｃｔ  ｊｕｎｃｔｉｏｎ）、ブリッジ接合（ｂｒｉｄｇｅ  ｊｕｎｃｔｉｏｎ）、マイクロブリッジ接合（ｍｉｃｒｏｂｒｉｄｇｅ  ｊｕｎｃｔｉｏｎ）、及び厚さが変化する接合等に関して、低Ｔｃ材料（Ｎｂ，Ｓｎ，Ｐｂ等）を用いて行われる種々のジョセフソン接合技術の研究が行われている。極めて高い動作速度、少ない電力消散、及び高感度磁界検出特性等の、これら低Ｔｃ材料のジョセフソン接合の卓越した特徴にも拘らず、ジョセフソン接合は、ある種の用途には非実用的と見なされることが多い。その理由として、低Ｔｃ超電導体は、液体ヘリウムの温度（４．２°Ｋ）に近い極めて低温でないと超電導が開始しないことがあげられる。ＮｂＮは、動作温度が１０°Ｋの低Ｔｃ材料である。
【０００４】
しかしながら、最近の高超電導遷移温度における超電導性の発見により、液体窒素の温度よりも遷移温度が高い酸化物超電導体では、実用的な超電導素子をこのような材料で製作することが可能となった。Ｔｃが３０°Ｋに近いＬａ２−ＸＳｒＸＣｕＯ４型酸化物、及びＴｃが９０°Ｋに近いＹｂａ２Ｃｕ３Ｏ７−ｙ型酸化物の発見により、液体窒素の温度範囲（７７°Ｋ）において、格段に扱い易い動作温度を有するジョセフソン接合が製作可能となった。
【０００５】
高Ｔｃ材料で作られたジョセフソン接合は、一般にウイーク・リンク（ｗｅａｋ  ｌｉｎｋ）と称される、２つの超電導体を分離する小さなバリアであり、厚さが約５０Åの誘電体バリア、小さな狭窄（ｃｏｎｓｔｒｉｃｔｉｏｎ）、又はポイント・コンタクト（点接点）とすることができる。これは、メモリ・セルのような高速スイッチング・ジョセフソン素子には特に有用である。よく用いられるジョセフソン・デバイスは、単接合ＲＦ超電導量子干渉デバイス（ＳＱＵＩＤ：ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ  ｑｕａｎｔｕｍ  ｉｎｔｅｒｆｅｒｅｎｃｅ  ｄｅｖｉｃｅ）である。このデバイスは、所定のＲＦ周波数において定電流源によって駆動される共振回路に結合された単一のウイーク・リンクを有する超電導リングと同等である。回路のＱ係数及び共振周波数はともに、ＳＱＵＩＤに対する結合特性によって、またリングを通過する磁束に応じて変化する。
【０００６】
よく用いられる別のジョセフソン・デバイスとして、超電導ループに２つのジョセフソン接合を並列に組み込んだ二接合ＤＣ  ＳＱＵＩＤがある。このＤＣ  ＳＱＵＩＤでは、デバイスを流れる最大超電導電流、即ち、臨界電流Ｉｃは、超電導ループ内に封入される磁束の周期関数となる。ＤＣ  ＳＱＵＩＤは、通常、一定電流での抵抗モードで動作し、全べての電流は、部分的に超電導電子によって、そして部分的に通常の電子によって決まる。
【０００７】
ジョセフソン接合は、データ・スイッチ、Ａ／Ｄ変換器、ＳＱＵＩＤ、ミキサ、相関器、及び超高性能計算機素子のような、多数の複雑な超電導電子デバイス及び回路の基本的な構成エレメントである。ジョセフソン・コンピュータがジョセフソン・デバイスを用いるのは、その本質的に高いスイッチング速度及び少ない電力消散のためである。ジョセフソン素子は、抵抗、コンダクタ、伝送線、インダクタ、及びコンデンサのようなその他の別個の構成部品を有することもでき、これらの一部又は全てを、超電導体で製作することができる。
【０００８】
ジョセフソン・コンピュータは、超電導ジョセフソン・ランダム・アクセス・メモリ（ＲＡＭ）・アーキテクチャを用いることが好ましい。この種のＲＡＭは、保持状態では、アクセス時間がナノ秒未満であり、電力消散はゼロである。超電導ジョセフソン・ランダム・アクセス・メモリ・アーキテクチャの中心的な構成部品は、非破壊読み出し（ＮＤＲＯ：ｎｏｎ−ｄｅｓｔｒｕｃｔｉｖｅ  ｒｅａｄ−ｏｕｔ）ラッチ・デバイス等からなる超電導メモリ・セルである。最も効率的で成功している従来のジョセフソンＮＤＲＯラッチ・デバイスは、渦遷移（ＶＴ）メモリ・セルである。これは、図１に示すように、記憶段及び読み出し段という２つの別個の部分からなる。ＶＴメモリ・セルは一般に、単一磁束量子渦遷移非破壊読み出しジョセフソン・メモリ・セルであり、このセルにおいては、検知ゲートに入る磁界が急激に増大し、検知段ループにおいて渦遷移が生じる。記憶段ループは、単一の磁束量子に対応している持続的に循環する電流を記憶する。
【０００９】
図１に概略図を示した従来例の渦遷移メモリ・セルにおいては、その記憶ループ５及び読み出しループ６の間に変圧器が結合され、読み出しループ内にＳＱＵＩＤがある。ジョセフソン接合１〜４は、符号「Ｘ」で表わされている。ループ５、６は、電流バイアス又は抵抗モードで動作され、変圧器結合エレメント７によって接続されている。メモリ・セルのデータは、記憶動作の間に記憶ループ５にセーブされ、磁束の単一量子の存在（デジタル「１」）又は不存在（デジタル「０」）によって特徴付けられる二進情報を表わす。「１」状態は、超電導記憶ループ５内を循環する小さな持続電流の存在に対応する。読み出しループ６は、二接合超電導量子干渉素子（ＳＱＵＩＤ）を利用している。
【００１０】
ＮＤＲＯ回路構造を有する従来のＶＴメモリ・セルについて、米国特許第４，１３０，８９３号及び第４，６０１，０１５号、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．５０（１２）の８１４３〜８１６８ページに発表された“Ｆｕｎｄａｍｅｎｔａｌ  Ｃｒｉｔｅｒｉａ  ｆｏｒ  ｔｈｅ  Ｄｅｓｉｇｎ  ｏｆ  Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  Ｊｏｓｅｐｈｓｏｎ  Ｎｏｎｄｅｓｔｒｕｃｔｉｖｅ  Ｒｅａｄｏｕｔ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ  ａｎｄ  Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｃｏｎｆｉｒｍａｔｉｏｎ”（高性能ジョセフソン非破壊読み出しランダム・アクセス・メモリ・セルの設計に対する基本的評価、及び実験による確認）と題するＷ．Ｈ．Ｈｅｎｋｅｌｓの論文（１９７９年１２月）、Ｊ．Ａｐｐｌ．Ｐｈｙｓ．６５（２）の８５１〜８５６ページに発表された“Ｅｘｐｅｒｉｍｅｎｔａｌ  Ｖｏｒｔｅｘ  Ｔｒａｎｓｉｔｉｏｎａｌ  Ｎｏｎｄｅｓｔｒｕｃｔｉｖｅ  Ｒｅａｄ−Ｏｕｔ  Ｊｏｓｅｆｐｈｓｏｎ  Ｍｅｍｏｒｙ  Ｃｅｌｌ”（実験的渦遷移非破壊読み出しジョセフソン・メモリ・セル）と題するＳ．Ｔａｈａｒａ  ｅｔ  ａｌ．（Ｓ．タハラその他）の論文（１９８９年１月１５日）、及びＥｘｔｅｎｄｅｄ  Ａｂｓｔｒａｃｔｓ、Ｖｏｌ２、２９２〜２９０ページ［ｓｉｃ］、ＩＳＥＣ’９７に発表された“Ｈｉｇｈ−Ｆｒｅｑｕｅｎｃｙ  Ｃｌｏｃｋ  Ｏｐｅｒａｔｉｏｎ  ｉｎ  Ｊｏｓｅｐｈｓｏｎ  ＲＡＭｓ”（ジョセフソンＲＡＭにおける高周波数クロック動作）と題するＳ．Ｎａｇａｓａｗａ  ｅｔ  ａｌ．の論文に記載されている。
【００１１】
【発明が解決しようとする課題】
これらの従来技術文献に記載されているデバイスでは、メモリ・セルの記憶段及び読み出し段が物理的に別個であり、これらの段が変圧器の結合によって磁気的に結合されている。しかしながら、変圧器の結合は、結合効率が通常約５０％に過ぎないので、回路性能や動作マージンを損なってしまうことが、当技術分野では知られている。更に、変圧器結合エレメントを有する集積回路を生産するためには、そして特に、変圧器結合エレメントが高い結合効率を有さなければならない場合には、特殊な製造プロセスが必要となる。
したがって、メモリ・アレイのエレメントとして使用可能で、特殊な製造プロセスを必要としない効率的な超電導セルが必要とされており、本発明の目的は、このような超電導セル、及び該セルを用いたメモリ・アレイを提供することである。
【００１２】
【課題を解決するための手段】
本発明の種々の実施形態は、直接結合エレメントを有する超電導セルを含み、従来技術の先に述べた欠点及びその他の欠点を克服している。
本発明の一実施形態は、二進情報を記憶する超電導記憶ループ、読み出しループ、及び記憶ループと読み出しループとの間にある直接結合エレメントを有する超電導セルである。直接結合エレメントは、好ましくは、記憶ループ及び読み出しループに共通なインダクタである。超電導セルは、好ましくは、渦遷移超電導メモリ・セルである。
【００１３】
記憶ループは、第１アドレス・ラインに直接接続され、更に第２アドレス・ラインに電磁気的に結合されている。第１及び第２アドレス・ライン上の電流が同じ極性を有するとき、超電導セルを記憶状態に切り替え、第１及び第２アドレス・ライン上の電流が異なる極性を有するとき、超電導セルを読み出し状態に切り替える。また、記憶ループは、第２切り替え可能記憶エレメントも有し、読み出し状態において、直接結合エレメントを通過した電流を読み出しループに通過させ、記憶されている二進情報を第１アドレス・ライン上に出力する。
本発明の他の実施形態では、直接結合を有する複数の超電導セルを列及び行に配列し、メモリ・アレイを形成している。
【００１４】
【発明の実施の形態】
以下の説明は、当業者が本発明を行いそして使用することを可能にするために提示され、本発明者によって考えられた当人の発明を実施する最良の態様を明記するものである。しかしながら、本発明の全体的な原理がここに具体的に定義されているので、様々な変更も当業者には容易に明白となろう。
本発明の前述の及びその他の特徴ならびに利点は、以下の詳細な説明及びそれに続く添付図面から一層明らかとなろう。図面及び記載した説明では、参照番号によって本発明の種々の機能を示しており、図面の図及び記載した説明全体にわたって、同様の参照番号は同様の特徴に言及するものとする。
【００１５】
本発明は、超電導セル、好ましくは、記憶段と読み出し段との間に直接結合を含む渦遷移超電導メモリ・セルの改良に関する。これは、極めて高い動作速度、高い磁界検出感度、ならびに非常に少ないエネルギ及び電力の消散をもたらす回路を提供する。
図２は、本発明による、直接結合を有する超電導セル１０の簡略回路図である。超電導セル１０は、好ましくは、非破壊読み出し（ＮＤＲＯ）渦遷移メモリ・セルの形態とする。これは、２つのジョセフソン接合Ｊ１（２０）、Ｊ２（２２）からなる記憶段、及び２つの検知エレメント、好ましくは、ジョセフソン接合Ｊ３（２４）、Ｊ４（２６）を有する超電導量子干渉素子（ＳＱＵＩＤ）を利用した読み出し段を有する。超電導セル１０は、記憶段と読み出し段との間に直接結合エレメントを用いている。直接結合エレメントは、好ましくは、記憶段及び読み出し段に共通なインダクタ３０とする。
【００１６】
超電導セル１０の記憶段は、記憶ループＡＣＦＤを含む。この記憶ループＡＣＦＤは、第１切り替え可能記憶エレメント・ジョセフソン接合Ｊ１（２０）及び第２切り替え可能記憶エレメント・ジョセフソン接合Ｊ２（２２）を有する。第１切り替え可能記憶エレメントＪ１は、記憶ループＡＣＦＤ内の単一磁束量子（ＳＦＱ：ｓｉｎｇｌｅ  ｆｌｕｘ  ｑｕａｎｔｕｍ）の存在又は不存在に基づいて２つの状態の一方となることができる。第２切り替え可能記憶エレメントＪ２も、単一磁束量子の存在又は不存在及び記憶ループＡＣＦＤ内の電流の振幅に基づいて２つの別個の状態の一方となることができる。記憶ループＡＣＦＤ内の電流は、読み出しモードにおいては、インダクタ３０によって読み出し段の読み出しループＡＣＦＨＪＩＧ内に電流を生成する。記憶段と読み出し段との間には直接結合があるので、読み出し段に生成される電流は、従来の変圧器結合を有するＶＴメモリ・セルを用いて得ることができる電流の約２倍である。したがって、本発明の直接結合超電導セルでは、その製造の実現可能性が大幅に向上する。
【００１７】
直接結合超電導セル１０は、読み出し信号がアドレスｙの信号ライン１８によって搬送されるので、２本の信号ライン、すなわち、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８を用いるだけである。アドレスｙ信号ライン１８は、超電導セル１０の記憶ループＡＣＦＤに直接接続されている。アドレスｘ信号ライン１６は、超電導セル１０の記憶ループＡＣＦＤに電磁的に結合されている。アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８は、記憶ループ１２の第１切り替え可能記憶エレメントＪ１及び第２切り替え可能記憶エレメントＪ２の状態を操作するために用いられる。
【００１８】
読み出しループＡＣＦＨＪＩＧは、本発明では、記憶ループＡＣＦＤに直接接続されており、記憶ループＡＣＦＤの状態を検知し、アドレスｙ信号ライン１８上の出力信号を読み出しモードに移行させるために用いられる。記憶段及び読み出し段の回路は、ラッチング接合又は非ラッチング接合２０、２２、２４、２６のいずれかを用いて実現することができる。しがたって、本発明の超電導セルは、低温又は高温超電導体のいずれを用いても構成することができる。
【００１９】
図３は、超電導セル１００の実施の一例を示す回路図であり、このセルも図２の直接結合を有している。第１及び第２切り替え可能記憶エレメント２０、２２及び検知ゲート２４、２６は、符号「Ｘ」で表わされており、好ましくは、ジョセフソン接合Ｊ１（２０）、Ｊ２（２２）、Ｊ３（２４）及びＪ４（２６）である。読み出し段１４は、好ましくは、タイミング制御信号を有さず、したがって高速で動作するＳＱＵＩＤ回路である。各ジョセフソン接合Ｊ１、Ｊ２、Ｊ３、及びＪ４は、２つの超電導体を分離するウイーク・リンク・ギャップを有するデバイスであり、超電導遷移温度未満に冷却されている。ウイーク・リンク・ギャップは、２つのモード、即ち、超電導モード及び抵抗モードで動作することができ、これは臨界電流Ｉｃに依存する。臨界電流Ｉｃは、デバイスを通過する最大許容超電導電流である。デバイス内にその臨界電流よりも高い電流がある場合、デバイスは抵抗性動作を行い、各々ＳＦＱに等しい、一連の１つ以上の電圧スパイクが生じる。超電導モードでは、素子のｄｃ（直流）インピーダンスはゼロであり、データ記憶に用いることができる。
【００２０】
図３に示した超電導セル１００は、２つの超電導ループからなり、各々図２におけるような２つのジョセフソン・ウイーク・リンクを有する。アドレス・ラインは、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８であり、ｄｃバイアス・ライン１９のような追加の制御ラインがあってもよい。アドレスｙ信号ライン１８は、直接超電導セル１００に接続されている。アドレスｘ信号ライン１６及びｄｃバイアス・ライン１９は、電磁的に超電導セル１００に結合されている。保持状態では、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８は電流を有さない。
【００２１】
書き込み及び読み出し動作を行うには、以下に説明するように、それぞれＩｘ及びＩｙの振幅を有する電流パルスによって、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８を活性化する。ｄｃバイアス・ライン１９は、アドレスｘ信号ライン１６上の電流の入力振幅レベルを、負及び正の値間でシフトするための制御ラインである。したがって、これにより、アドレスｘ信号ライン１６上の電流の振幅レベルをオフセットさせ、これを用いて正及び負のＩｘ電流振幅レベルを調節することにより、アドレスｘ信号ライン１６の電流値を、ゼロ振幅レベルに関して対称的（異なる極性を有する）とする。これは、超電導セル１００に記憶されている二進情報に影響を及ぼす。何故なら、対称的にすることにより、記憶段１２のループＡＣＦＤ内の電流は、反時計回り又は時計回り方向の２つの対向する方向の一方に流れ、同じ振幅レベルを有することができるからである。
【００２２】
図２及び図３の読み出しループＡＣＦＨＪＩＦは同様に、二接合ＤＣ  ＳＱＵＩＤループは、並列に接続された２つのジョセフソン接合Ｊ３（２４）、Ｊ４（２６）を組み込んでいる。臨界電流Ｉｃは、ループＡＣＦＨＪＩＧ内に封入される磁束の周期関数であり、超電導セル１００の出口における電圧変化は、ループＡＣＦＨＪＩＧ内に含まれる磁束変化に関係する。
【００２３】
データを記憶する（書き込む）には、所定レベルＩｘ、Ｉｙの電流パルスを共に、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８にそれぞれ供給する。アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８上の電流Ｉｘ及びＩｙは、好ましくは、負の値を有する。その後、これら信号ライン１６及び１８に供給された電流パルスを遮断すると、ジョセフソン接合Ｊ１は超電導状態となり、これによって、記憶段１２の超電導記憶ループＡＣＦＤに流れる持続的な電流を保持する。他のジョセフソン接合Ｊ２、Ｊ３、Ｊ４は、記憶モードでは用いられない。
【００２４】
したがって、記憶モードにおいて二進数「１」を書き込むには、負の電流パルス（−Ｉｘ及び−Ｉｙ）を同時に超電導セル１００に印加し、それらの結合効果によって接合Ｊ１を切り替えさせ、接合Ｊ２からの電流を全て分流させ、単一の磁束量子ＳＦＱ１０９の記憶ループＡＢＣＦＤＡ内への流入を導く。ＳＦＱ１０９は、永続的な電流の形態を有し、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８の電流振幅レベルがゼロに戻った後も、記憶段１２に残る。図３を参照すると、この持続的電流は反時計回り方向（ｃｃｗ）であり、ＳＱＦ１０６の方向とは逆である。超電導セル１００を超電導温度に保持しておく限り、循環電流は維持し続け、電流Ｉｘ及びＩｙが正に変化するまで、全く電力を印加しなくても、二進数「１」を記憶する。
【００２５】
二進数「０」を書き込むには、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８上の電流Ｉｘ及びＩｙは、正の電流パルスとしなければならない。二進数「１」を記憶してあるループに二進数「０」を書き込むには、正のパルス＋Ｉｘ及び＋Ｉｙを共に記憶ループ１２に印加し、接合Ｊ１をｃｃｗの逆方向、即ち、時計回り方向に切り替えさせ、こうして記憶ループ１２からＳＦＱ１０９を除去する。こうして、超電導セル１００はリセットされ、その初期状態に戻る。
【００２６】
記憶ループＡＣＦＤから情報を読み出すには、所定レベルで反対極性の電流パルス、即ち、＋Ｉｘ、−Ｉｙを同時にアドレスｘ信号ライン１６及びアドレスｙ信号ライン１８に供給する。超電導セル１００が「０」状態にある場合、超電導セル１００は静止状態に留まる。超電導セル１０が、デジタル値「１」を記憶した状態にある場合、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８上の電流の振幅レベルの結合効果、即ち、記憶段１２の記憶ループＡＣＦＤ内を持続して流れる電流のため、ジョセフソン接合Ｊ２が切り替わる。「切り替え」は１ＳＦＱに等しい電圧遷移を生成し、次いで、ゼロ電圧状態に戻ることを意味する。
【００２７】
読み出しモードでは、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８上の電流極性が異なるので、Ｉｘ及びＩｙ信号振幅の和である全振幅レベルは、デジタル値「１」を記憶するモード（この場合、Ｉｘ及びＩｙ双方が負）よりも大きくなる。このため、より多くの電流が記憶ループＡＣＦＤに流れ込み、接合Ｊ２の臨界電流を超えて、接合を切り替える。したがって、ＳＦＱ１０９は、ｃｃｗ方向でループＡＢＣＦＨＧＤＡに流れ込むことを許され、電流はインダクタ３０及び追加のインダクタ３２を通過する。接合Ｊ２が導通モードにあるとき、図３において破線で示すように、ループのインダクタ３０、３２を介して電流が流れるので、ここではＳＦＱ１０９は、検知ゲート２４、２６を含む読み出しループ１４に結合される。検知ゲート２４、２６は、好ましくは、ジョセフソン接合Ｊ３（２４）及びＪ４（２６）で形成する。
【００２８】
電流がインダクタ３０を通過すると、検知ゲートＪ３及びＪ４は、記憶されているデジタル値「１」を読み出させる。図３の点Ｈ及びＧ間にあるインダクタ３０を通過する電流は、２本の並列な分岐路、ＨＧ分岐路及びＨＪＩＧ分岐路間で分割される。この状況では、接合Ｊ３及びＪ４は交互に切り替わる。この交互切り替えは非常に高速かつ連続的であり、接合Ｊ３及びＪ２間にｄｃ電圧を発生させる。接合Ｊ３及びＪ４がヒステリシス特性（ｈｙｓｔｅｒｉｃ）を有している場合、これによりラッチ状態が生じる。したがって、読み出しループ１４の外側の入力点１０６と出力点１４０との間にあるアドレスｙ信号ライン１８上の超電導セル１００間の電圧は、増大電圧として、減少電流として、又は双方として存在し（ｒｅｇｉｓｔｅｒ）、図示しないメモリ検出器によって検知される。これが非破壊性メモリ・セルであって、読み出し動作の間に記憶されている情報を変化させない場合、読み出しの後、アドレスｘ信号ライン１６及びアドレスｙ信号ライン１８上の電流パルスはゼロに戻され、超電導セル１００は、読み出し動作を行う前と同様に、二進数「１」の状態を維持する。
【００２９】
本発明においては、記憶段及び読み出し段が独立している従来のＶＴセルとは異なり、記憶及び読み出しループのエレメントに対するパラメータ値は、直接結合ループにおけるエレメントの相互依存性が高いため、分析的に決定することができない。したがって、ＳＰＩＣＥシミュレーションを用いて、本発明の直接結合を有する超電導セルの最適化回路パラメータを判定した。ＳＰＩＣＥとは、カリフォルニア大学のＥｌｅｃｔｒｏｎｉｃｓ  Ｒｅｓｅａｒｃｈ  Ｌａｂｏｒａｔｏｒｙ（エレクトロニクス研究所）が開発した、Ｓｉｍｕｌａｔｉｏｎ  Ｐｒｏｇｒａｍ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ  Ｅｍｐｈａｓｉｓ（集積回路強調を有するシミュレーション・プログラム）の頭文字と取った略号であり、１９７５年に公開されている。
【００３０】
図４は、本発明の直接結合を有する超電導セルの動作（ｐｅｒｆｏｒｍａｎｃｅ）をシミュレートすることによって得られた検査結果の一例を示す。直接結合を有する超電導セルでは、電流振幅レベルが０．１ｍＡ程度であり、直接結合を有する超電導セルに用いられているジョセフソン接合の臨界電流Ｉｃにほぼ等しい。直接結合を有する超電導セルでは、記憶段ループの電流全体が、読み出し段ループに直接結合され、更に読み出し段ループにおいて誘発される電流は、従来の変圧器結合を有するメモリ・セルを用いて得ることができる電流よりも約２倍大きいことが、図４のグラフによって確認される。これは、ループ１２、１４間の洩れを最適化し、超電導セル１００において必要な電流及び電圧の振幅レベルを低下させる。したがって、図示のデバイスでは、書き込みマージンを増大させる必要なく、検知マージンが改善する。要求される電流及び電圧の振幅レベルが低くて済むことから、直接結合超電導セル１００は、製造歩留まりの改善、ビット・エラー・レートの低下、小型化及び低コスト化、ならびにそのエレメントの耐用年数（ｗｅａｒ  ｌｉｆｅ）延長が得られる。また、グラフに示す結果は、メモリ動作のサイクル時間短縮の可能性も示しており、したがってセルの動作速度も向上する。
【００３１】
図５は、図３の超電導セル１００を複数形成した本発明の別の実施例を示している。複数の超電導セル１００は、列及び行に配列され、超電導ジョセフソン・ランダム・アクセス・メモリ（ＲＡＭ）アレイを形成している。具体的には、図５は、１６個の直接結合を有する超電導セルを有し、各セルが４つのジョセフソン接合を有する、４ｘ４ＲＡＭアレイ・アーキテクチャのレイアウトを示している。図示のＲＡＭアレイに対して行った実験では、極低温動作の間の結合アクセス時間（ｃｏｍｂｉｎｅｄ  ａｃｃｅｓｓ  ｔｉｍｅ）は１ナノ秒よりも遥かに短く、保持状態における電力消散はゼロであった。したがって、かかるＲＡＭアレイは、高性能計算回路や信号処理回路と共に使用することができる。使用可能な回路はジョセフソン・デジタル回路を含み、しかもこれに限定される訳ではない。更に、本発明は、キャッシュ・メモリのような多数のその他の超電導電子メモリ・デバイスや、超電導クロスバー・スイッチのような高速機器、磁気測定機及び検出器、ならびにジョセフソン接合を有する２つのループの結合を用いるあらゆる場合にも使用可能である。
【００３２】
以上、本発明を好適な実施形態（複数の実施形態）を参照しながら説明したが、その範囲は、特許請求の範囲及びその均等物によってのみ限定されるものとする。前述の説明は純粋に非限定的な例として与えたに過ぎないことは正に明白である。デジタル値は、純粋に説明を例示するために与えたものである。前述の好適な実施形態の様々な適合化や変更も、本発明の範囲及び精神から逸脱することなく構成可能であることを当業者は認めよう。したがって、特許請求の範囲内において、ここに具体的に説明した以外にも本発明は実施可能であることは当然理解すべきことである。
【図面の簡単な説明】
【図１】従来技術による、変圧器結合を有する従来の渦遷移メモリ・セルの回路図である。
【図２】本発明による、直接結合を有する超電導セルの簡略回路図である。
【図３】図２の直接結合を有する超電導セルの実施の一例を示す回路図である。
【図４】図３の直接結合を有する超電導セルのシミュレーション動作によって得られた検査結果のタイミング図である。
【図５】図３の超電導セルを複数個行列上に配列してメモリ・セルを形成した、本発明の好適な実施形態の一例を示す図である。
【図１】
0003597096.tif 000002
【図２】
0003597096.tif 000003
【図３】
0003597096.tif 000004
【図４】
0003597096.tif 000005
【図５】
0003597096.tif 000006