(57)【特許請求の範囲】
【請求項１】
マルチバリューステートを有する多機能演算装置が、ゲートアレイで構成され、このゲートアレイはゲートエレメントがｎ行×ｍ列の構造形式で形成し、ゲートエレメントごとに少なくとも二つの入力脚、及び少なくとも一つの出力脚を有する。同じ行にあるゲートエレメントの各入力脚を連結して一つの行入力接点とし、同じ列にあるゲートエレメント第二の入力脚を連結して一つ列の入力接点とし、行入力接点の間に異なった入力値ステート（ウェイト）を、列入力接点の間にも異なった入力値ステート（ウェイト）をそれぞれ有する。かつ、各ゲートエレメントの入力値ステートはアレイに所在する位置と対応関係を有し、行入力接点の入力値ステートの値範囲は０乃至（ｎ−１）、列入力接点の入力ステートの値範囲は０乃至（ｍ−１）、当該ゲートエレメントの各出力脚も出力値ステートを具備し、各ゲートエレメントの出力値ステートと入力値ステートの間には整数群のセルフ組織原理モデルによって演算関係があり、演算出力値ステートの同一ゲートエレメント出力脚を隔離回路を通じて一緒に連結して一つの出力接点とし、出力接点の出力値ステートの値範囲は０乃至（ｎ＋ｍ−１）、出力値ステートはゲートエレメントのゲーティングによって出力を決定したことを特徴とするマルチバリューステートを有する多機能演算装置。
【請求項２】
前記の演算関係は加算演算で、各ゲートエレメントの出力バリューステートが、行入力バリューステートと列入力バリューステートの和に等しく、前記の行入力接点の数はｎで、前記の列入力接点の数はｍで、前記の出力接点の数は（ｎ＋ｍ−１）であることを特徴とする請求項１に記載したマルチバリューステートを有する多機能演算装置。
【請求項３】
前記の演算関係は引き算演算で、各ゲートエレメントの出力バリューステートが行入力バリューステートと列入力バリューステートの和に等しく、前記の行入力接点の数はｎで、前記の列入力接点の数はｍで、前記の出力接点の数は（ｎ＋ｍ−１）であることを特徴とする請求項１に記載したマルチバリューステートを有する多機能演算装置。
【請求項４】
前記の演算関係は一加算二引き算演算の組み合わせで、加算演算関係で確定したバリューステート同一のゲートエレメントの出力脚を隔離回路を通じて一体に連結し、加算出力接点とし、引き算演算関係で確立した入力バリューステート同一のゲートエレメントの出力脚を隔離回路を通じて一体に連結し、引き算出力接点とし、前記の行出力接点の数はｎで、前記の列出力接点の数はｍで、前記の出力接点の数は２（ｎ＋ｍ−１）であることを特徴とする請求項１に記載したマルチバリューステートを有する多機能演算装置。
【請求項５】
前記のｎ行×ｍ列のゲートアレイの演算は加算で、前記の行出力接点を一つの入力ポート（A1）に連結し、前記の列入力接点を一つの入力ポート（B1）に連結し、前記出力接点を一つの出力ポート（C1）に連結し、もう二つは演算関係が引き算のｎ行×ｍ列のゲートアレイで、中に一つの行出力接点を一つの入力ポート（C2）に連結し、列入力接点を一つの入力ポート（B2）に連結し、出力接点を一つの出力ポート（A2）に連結し、かつ、もう一つの行入力接点を入力ポート（C3）に連結し、列入力接点を一つの入力ポート（A3）に連結し、出力接点を出力ポート（B3）に連結し、かつ、入力ポート（A1）と（A3）が一体に連結し、入力ポート（B1）と（B2）が一体に連結し、入力ポート（C2）と（C3）が一体に連結してあることを特徴とする請求項１に記載したマルチバリューステートを有する多機能演算装置。
【請求項６】
前記のゲートエレメントはデジタルゲートで、隔離回路はデジタルORゲートであることを特徴とする請求項１乃至５のいずれかに記載したマルチバリューステートを有する多機能演算装置。
【請求項７】
前記のゲートエレメントはアナログ伝送ゲートで、隔離回路は演算増幅器であることを特徴とする請求項１乃至５のいずれかに記載したマルチバリューステートを有する多機能演算装置。
【請求項８】
前記のゲートエレメントには外部付加回路を配合され、マルチバリューステートを有する多機能演算器ビットスライスを構成することを特徴とする請求項１乃至７のいずれかに記載したマルチバリューステートを有する多機能演算装置。
【請求項９】
ｎ＝８、ｍ＝８で、前記ゲートアレイの演算関係は加算演算関係で、前記の外部付加回路は低いビットボローの入力を受けて出力するシフター、あらかじめ進数を選択し、あるいはバリューステートを確定するデコーダー、及び進数の設定回路を包含し、前記のビットスライスは二つの入力ポート及びキャリー入力、キャリー出力各一脚を備えることを特徴とする請求項８に記載したマルチバリューステートを有する多機能演算装置。
【請求項１０】
ｎ＝８、ｍ＝８で、前記のゲートアレイの演算関係は引き算演算関係で、前記の外部付加回路は低いビットボロ−の入力を受けて出力するシフトター、あらかじめ進数を選択し、あるいはバリューステートを確定するデコーダー、変補及び進数の設定回路を包含し、前記のビットスライスは二つの入力ポート、一つの出力ポート、変補入、変補出各一脚及びボロー入力、ボロー出力各一脚を備えることを特徴とする請求項８に記載したマルチバリューステートを有する多機能演算装置。
【請求項１１】
前記のデコーダーによるバリューステート及び進数の選択と設定は、前記コーダーを用いて特定のバリューステート範囲に入力バリューステートの上限及び進数を選択し設定することを特徴とする請求項９又は10に記載したマルチバリューステートを有する多機能演算装置。
【請求項１２】
前記のビットスライスは、ビットスライス形式で多様なカスケードにして加算・引き算演算器を構成する以外、スプライシングを通じてビットスライスの値域に広げられることを特徴とする請求項９又は10に記載したマルチバリューステートを有する多機能演算装置。
【発明の詳細な説明】
技術の分野
本発明はデータ処理技術分野に関するもので、詳しくは、マルチバリューステートを有する多機能演算装置に関し、これはハイスピード、高機能コンピュータ又は脳モデル、コンピュータネットワーク、交換及び制御システムの核心的な技術である。
従来の技術
データ処理を代表する先端技術は40年代から登場して以来、ずっとVON・NEUMANNのシステム構造を使用している。
この構造の特徴は、第１はプログラム内メモリ、シリアル処理で、第２はメモリアドレスとメモリ内容が分けられ、第３は受動的に一定のプログラムでしか実行することができない。
50年間を経てコンピュータの技術は、飛躍的な発展を遂げたのにもかかわらず、人々は段々に伝統的なコンピュータシステム構造によって起因した制限が深く感じられた。
そのハードウェア機能には、キャリーと加算の二つの操作しかないので、数値演算、ソフトウェア計算とハードウェア構造及び機能との間に調和できるが、非数値応用方面に広がっては、ソフト・ハードウェアがそれほど調和できなくなった。
主要な原因は、データあるいは知識がストレージするときにお互いに相関することがなく、アドレスを介さなければ互いに通じない点にあり、したがって、この連繋はリニヤの二値論理制限を越してはならず、論理の推理を行うとき、大きな制限がある。
二値論理はもっとも簡単化のシステムで、あらゆる問題を論理の無限小の和に転換し、後に遂項にひとつの論理階層にしなければならない。実際に、知能はシステムのマクロのエフェクトで、そのマルチ入力情報には同時に並行交互作用は必要であることがある。
すなわち、マルチバリューあるいは多論理階層並行転換、又は演算が要るが、二値論理のような二値、あるいはバイナリ・トリーで表現できない。したがって、二値論理で、人脳と同じ仕組みのハードウェア論理システムを構成できない。
しかしながら、情報時代の飛躍的な発展及び現代科学発展はコンピュータに対し、数多くの、より高度な要求を提出し、客観現実も善し悪しと有無の間に、無限の中間状態を持って、それ故、人間の脳に似た情報処理手段として、現実の情報処理の要求に適応しなければならない。
したがって、コンピュータが二値論理を超越して、０あるいは１二つの状態もあるし、善し悪し、あるいは有無もあるし、中間ステート値がないような現状が切望に望まれる。
発明の開示
本発明の目的は、従来のニューラルネットの制限を越し、脳神経ネットワークの構造と機能に接近することを目標とし、マルチバリューステート論理“神経ネットーワーク”を提供し、かつ、これをベースとしてマルチバリューステートの多機能演算装置を設計した。
本発明のもう一つの目的は、一加算二引算演算関係を用いて、論理の可逆を実現し、かつ、これをベースとして、多用途、マルチバリューステート論理可逆演算器を設計し、演算、交換及び制御機能を一体化にする。
さらに、本発明のもう一つの目的は現代微電子技術と結合して、ビットスライス形式で進数が選択できるマルチバリューステート演算器ビットスライスを設計することにある。
本発明は準ホログラフィー元数学モデルの一つ組成部分、整数群モデルを論理構造モードとして設計したのである。
具体的に、ゲートアレイで構成し、このゲートアレイはゲートエレメントをｎ行×ｍ列の構造形式で形成し、ゲートエレメントごとに少なくとも二つの入力脚及び少なくとも一つの出力脚を有する。
同じ行にあるゲートエレメントの各入力脚を一緒に連結して一つの入力接点とし、同じ列にあるゲートエレメントの第二の入力脚を一緒に連結して一列の入力接点とし、行入力接点の間に異なった入力値ステート（ウェイト）が存在し、同様に列入力接点の間にも異なった入力値ステート（ウェイト）が存在する。
また、各ゲートエレメントの入力値ステートはアレイに所在する位置と対応関係があり、行入力接点の入力値ステートの値範囲は０乃至（ｎ−１）、列入力接点の入力値ステートの値範囲は０乃至（ｍ−１）、当該ゲートエレメントの各出力脚も出力値ステートを具備する。
ゲートエレメントの出力値ステートと入力値ステートの間には、整数群のセルフ組織原理モデルによって演算関係が有し、演算出力値ステートの同一ゲートエレメント出力脚を、隔離回路を通じて一緒に連結して一つの出力接点とし、この出力接点の出力値ステートの値範囲は０乃至（ｎ＋ｍ−１）、出力値ステートはゲートエレメントのゲーティングによって出力を決定している。
ゲートアレイの出力値ステートと入力値ステートの間は整数群モデルの表現した一種の演算関係で定義し、この定義によって両者の間に一定の演算関係があり、しかも、演算はゲートエレメントのゲーティングのみで表現したものである。
すなわち、構造演算を用いて数学演算を完成する。
このようなマルチバリューステートを有するゲートアレイを通じて実現した構造演算は、データとアドレスの統一及びメモリ・計算一体化の特性、計算法と構造のマッチ、入力出力接点の位置とビット値のマッチ、演算関係とビット値のマッチを持ち、計算法は直接に情報処理システムの並列多次元系構造に反映したものである。
このようなマルチバリューステート、多次元演算アレイは、広汎的にルート選択、交換的マトリックス、位置制御、点制御及びデジタル制御技術の応用できる。
このような数学演算は加算、引き算、加算と引き算混合演算及び一加算二引き算で実現した双方向入出論理可逆演算である。
以上のマルチバリューステート演算装置をベースに、現代微電子技術、付加キャリー、ボロー及び進数設定と変補機能など外部回路で構成した新型の演算ビットスライスを利用して、モジュール統一及びデータとアドレスの統一を実現でき、この統一は、新しいコンピュータはリニヤ二値論理の制限を突破し、論理推理を行うとき、人脳の仕組みと機能に極大に接近できる。
【図面の簡単な説明】
図１は本発明の整数群ネットワークモデルを示す。
図２は図１の論理構造モードによって設計した加算演算装置原理図。
図３は図１の論理構造モードによって設計した引き算演算装置の原理図。
図４は図１の論理構造モードによって設計した加算、引き算混合演算装置の原理図。
図５は一加算二引き算で組み立てた論理可逆演算装置の原理図。
図６は図２をベースとした付加キャリー及び進数によって設定した加算演算器ビットスライスの原理図。
図７は図３をベースとしたボロー及び進数によって設定した引き算演算器のビットスライスの原理図。
本発明の好ましい実施態様
つぎに、本発明について図面を通じて説明する。
先ず、図１に示す通り、本発明は準ワログラフィー元数学モデルの一つ組成部分、整数群モデルを論理構造モードとして設計したものである。
整数群モデルは加算、引き算演算関係でセルフ組織され、複合システム構造のセルフ組織原理を表現する。
当該モデルに沿った準マルチバリュー論理構造モードは、脳組織のような最大限度同構造性を具備し、脳組織のような因果論理関係の組み合わせと、変換能力を具備し、システムリアル双方向情報交流を満足することができ、したがって、人工知能システムの有効論理基礎である。
このモデルにおいて、もし各パラメータが一つ記憶コンテンツあるいは補助システムを代表すれば、コンテンツとコンテンツ、あるいは補助システムと補助システムの間において、一種の内在の論理関係を有する。
換言すれば、あるパラメータ群のセルフ組織関係で、したがって、このモデルはパラメータ群のセルフ組織原理モデルである。
図１から各パラメータを入力出力点、又は入力出力脚と見なしたら、各点又は各脚は別々のバリューステートを持ち、これはマルチバリューステートの原理であることが明らかに分かる。
このマルチバリューステートは任意に拡大、拡張することができる。
すなわち、二値中間に任意に中間状態値を挿入することができる。
この論理基礎で設計された演算装置は、二進法コード演算には限られず、任意二進数を設定でき、様々な進数コード演算を行う。
図１は一種の演算関係及び原理を確定し、すなわち、パラメータの間に入出関係によって一種の演算、あるいは論理関係を備える。
この演算関係は多種類回路構造で、その演算機能を実現する。
図2,図3,図４に示すように、本発明のマルチバリューステートを有する多機能演算装置はゲートアレイで構成し、当該ゲートアレイはゲートエレメント100がｎ行×ｍ列構造形式で構成し、ゲートエレメント100はゲーティング機能を有するデバイスで、各ゲートエレメント100は少なくとも二つ入力脚及び一つ出力脚を具備する。
同じ行にあるゲートエレメント100の一つ入力脚を連結して一つの行入力接点とし、同じ列にゲートエレメント100のもう一つ入力脚を連結して一つの列入力接点とし、行入力接点間に異なった入力バリューステート、すなわち、ウェイトを備え、列入力接点間にも異なった入力バリューステート、すなわち、ウェイトを備え、かつ、各ゲートエレメント100の入力バリューステートがアレイの所在と対応関係がある。
行入力接点の入力バリューステートの値範囲は０乃至（ｎ−１）、列入力接点の入力バリューステートの値範囲は０乃至（ｍ−１）である。
当該ゲートエレメント100の各出力脚も出力バリューステートを持ち、各ゲートエレメント100の出力バリューステートは、入力バリューステートの間に前記の整数群セルフ組織原理モデルによって一定の演算関係を具備し、演算出力バリューステートの同一のゲートエレメント100の出力脚を隔離回路101で一体に連結して一つの出力接点とし、この出力接点の出力バリューステートの値範囲は０乃至（ｎ＋ｍ−１）である。
出力バリューステートは、ゲートエレメントのゲーディングによって出力が決定される。
これによると、ゲートアレイの出力バリューステートと入力バリューステートの間は、前記整数群モデルで表現した演算関係によって定義でき、二者間に一定の演算関係を定義したことを通じて、演算はゲートエレメントのゲーディングしか実現できない。すなわち、構造演算を通じて数学演算を完成した。
ただ、マルチバリューステートを有するゲートアレイで実現した構造演算は、始めてデータとアドレスの統一、及びメモリ計算一体化特性、計算法と構造マッチ、入力出力接点の位置と位置値マッチ、演算関係と位置値マッチを持ち、計算法は、直接にホログラフィー処理システムの並列多次元体系構造に反映する。
図２を参照するに、この図は加算演算関係を表現したもの、及び加算演算機能を実現したマルチバリューステート、多機能演算装置である。
二つの入力a,bと、ａ＋ｂ＝ｃで定義される一つの出力ｃを有し、列入力接点のa0−a2の３つのバリューステートと、行入力接点のb0−b2の３つのバリューステートとを例とすれば、出力接点がc0−c4、５つのバリューステートであり、入出バリューステート定義は加算演算関係を表現した。
図３を参照するに、この図は引き算関係を表現したもの、及び引き算演算機能を実現したマルチバリューステート、多機能演算装置である。
二つの入力a,b、二つの出力ｈ（プラス）、ｅ（マイナス）を持ち、ａ−ｂ＝ｈ（プラス）、あるいはｅ（マイナス）で定義し、列入力接点のa0−a2の３つのバリューステートと、行入力接点のb0−b2の３つのバリューステートを例とすれば、出力接点（プラス）がh0−h2の３つのバリューステートであり、出力接点（マイナス）のe1−e2の２個バリューステートであり、入出バリューステート定義は引き算演算関係を表現した。
図４を参照するに、この図は加算、引き算関係を同時に表現したもの、及び加算、引き算機能を実現したマルチバリューステート、多機能演算装置であって、加算演算関係構造と引き算演算関係構造の結合によって、入出バリューステート定義は加算、引き算演算関係を同時に表現した。
図５を参照するに、一つ加算、二つ引き算関係構造の組み合わせで、３つの入力と３つの出力とを組み合わせた６つのポート、入力ポートA1（A3）及び出力ポートA2はポートＡで表現し、入力ポートB1（B2）及び出力ポートB3はポートＢで表示し、入力ポートC2（C3）及び出力ポートC1はポートＣで表示する。
A1＋B1＝C1、C2−B2＝A2、かつ、C3−A3＝B3であるから、Ａ＋Ｂ＝Ｃ、Ｃ−Ｂ＝Ａ、かつ、Ｃ−Ａ＝Ｂの関係を表現でき、論理可逆、双方向入力出力を実現できると同時に、入出力ポートを拡大し、かつ、交換、演算及び制御機能をさらに一体化させた。
たとえば、A,B,Cの３つのポートが同時に入力すれば、任意の２つのポートは演算を実現できる。
一つのポートが設置、他の２つのポートが双方向同期交換を実現でき、A,BのポートがポートＣに対する互い補充関係、及びA,B,Cの３つのポートの論理関係と演算関係を利用してコントロールを実現できる。
前記マルチバリューステート、多次元演算アレイを有するものは、広汎にロート選択、交換マトリクス、位置制御、点制御及びデジタル制御技術に応用できる。
ゲートエレメント100はデジタルゲートで、たとえば、アンドゲート又はアナログ伝送ゲートで、隔離回路101は、ORゲート又は演算増幅器で実現できる。
このゲートエレメント100は二つの入力、一つの出力、又は二つの入力と二つの出力、あるいは多くの入力と出力にすることができる。
前記演算装置をベースに現代電子技術を利用して、ボロー及キャリーの設定と変補機能などを付加したあと、新型の演算器ビットスライスを構成し、モジュール統一及びデータとアドレスの統一が実現できた。この統一は、新世代コンピュータが人脳構造機能に接近した本質の特徴とも言える。
詳しくは図６、図７を参考し、これは以上のゲートアレイをベースとし、キャリー、ボロー及進数の設定を付加した、加算、引き算演算器ビットスライス回路の原理図である。
図６は加算演算関係及びゲートアレイをベースとし、シフトター（その機能は低い桁キャリー入力を受けて、出力する）、３−８デコーダー（その機能はあらかじめ進数あるいは値域を確定）、進数設定回路を結合し、合計４つの部分回路で構成した加算演算器のビットスライスである。
合わせて二つの入力ポートと、一つの出力ポート（たとえば、８脚を設定し、８進数以内の進数処理に適応するため）、一つのキャリー入力脚、一つのキャリー出力脚がある。このような多数ビットスライス間にキャリー回路を組み立て、多ビット加算演算器を構成する。
図７は引き算演算関係及びゲートアレイをベースとし、シフトター、３−８デコーダー（その機能はあらかじめ進数あるいは値域を確定）、変補及び進数設定回路を配置した引き算演算器のビットスライスである。
二つの入力ポート、一つの出力ポート（たとえば、８脚を設定し、８進数以内の進数処理に適応するため）、一つのボロー入力脚、一つのボロー出力脚と、他に変補入力、変補出力の各一脚がある。
このような多数ビットスライス間にキャリー回路を組み立て、多ビット引き算演算器を構成する。
デコーダーを通じて最大バリューステート範囲内に設置入力バリューステート及び進数を選択できる。すなわち、デコーダーで特定のバリューステート範囲内に設置入力バリューステート上限及び進数を選択できる。
たとえば、８バリューステートは３−８デコーダーの使用によって２−８進数範囲内において、16バリューステートは４−16デコーダーを使用することによって２−16進数範囲内において選択でき、したがって、異なった進数コードの演算、交換及び制御に適応する。
加算・引き算演算器ビットスライスは、ビットスライス形式で多様な多ビットカスケードにして加算・引き算演算器を構成した以外、また、スプライシングを通じて一つビットスライスの値域に広げた、たとえば、８バリューステートビットスライスを16バリューステートビットスライスに変えることができる。
前記演算器ビットスライスのゲートアレイの演算関係は、加算、引き算演算関係の結合である場合、外部回路を配合し、和差を構成すると同時に出力の多機能ビットスライスを構成できる。
前記演算器ビットスライスのゲートアレイの演算関係は、一加算、二引き算演算関係の結合である場合、外部回路を配合し、論理可逆、双方向入り出な多用マルチバリューステート論理可逆演算器ビットを構成できる。
汎用マルチバリューステート論理可逆演算器ビットスライスを利用し、命令ストレイジ並行処理、１−２ディストリビューター、二選択一回路及び双ポートRAMを加えて、ある種の新型のマルチバリューステート、並列処理コンピュータを設計でき、二値演算の制限を突破する。
論理可逆双方向入出力、アドレスとデータの統一、進数は選択に設定することによって、開放性を持ち、付加操作がなく、制御、データ処理、通信交換及コンピュータネットワーク等分野に広汎に応用できる。
また、これを基礎とした新世代のコンピュータインフェースがさらに使いよくなり、人と機器の交流はさらに活き活きとし、また、並行セルフ組織構造計算法で人脳機能に接近し、VONの既存のコンピュータに対し、コンピュータの一大革命であると言える。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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