(57)【特許請求の範囲】
【請求項１】
行列状に配置され入射光量を電気信号に変換して出力する複数の画素素子を備え、該複数の画素素子を行単位に順次選択して出力される画素素子列の出力信号を、さらに列単位に順次選択して画素単位の信号を出力する固体撮像装置において、
前記行単位で選択された画素素子列の出力信号を、画素素子単位でディジタル出力信号に変換する第１の変換手段と、
前記第１の変換手段により変換されたディジタル出力信号をビット単位で選択する第１のスイッチ手段と、該選択されたビット単位のディジタル出力信号の電圧を保持する第１の容量素子と、該第１の容量素子と並列接続された第２の容量素子と、前記第１の容量素子および前記第２の容量素子のそれぞれに保持された電圧を平均化する第２のスイッチ手段と、前記第２の静電容量に保持された電圧をサンプルホールドするサンプルホールド回路とを有し、該サンプルホールドされた電圧を前記ディジタル出力信号に対応するアナログ出力信号として出力する第２の変換手段と、
前記第２の変換手段から出力されたアナログ出力信号を前記列単位に順次選択する選択手段と、
前記列単位に順次選択されたアナログ出力信号をディジタル信号に変換して出力信号とする第３の変換手段と
を具備することを特徴とする固体撮像装置。
【請求項２】
前記第１の変換手段は、前記画素素子列の出力信号を画素素子単位でディジタル出力信号のビット列に変換し、
前記第２の変換手段は、前記第１の変換手段により変換されたディジタル信号のビット列を所定のビット数ごとに前記アナログ出力信号に変換し、
前記第３の変換手段は、前記第２の変換手段により変換されたアナログ出力信号を前記所定のビット数のディジタル信号のビット列に変換すること
を特徴とする請求項１に記載の固体撮像装置。
【請求項３】
行列状に配置され入射光量を電気信号に変換して出力する複数の画素素子を備え、該複数の画素素子を行単位に順次選択して出力される画素素子列の出力信号を、さらに列単位に順次選択して画素単位の信号を出力する固体撮像装置において、
直線的に変化する第１の参照電圧と該第１の参照電圧に同期して階段状に変化する第２の参照電圧とを発生する参照電圧発生手段と、
前記行単位に選択された画素素子列の出力信号と前記第１の参照電圧とを比較して両者が一致したときにトリガー信号を出力する比較手段と、
前記比較手段からのトリガー信号に基づいて前記第２の参照電圧をサンプルホールドするサンプルホールド手段と、
前記サンプルホールドされた前記第２の参照電圧を前記列単位に順次選択する選択手段と、
前記列単位に順次選択された前記第２の参照電圧をディジタル信号に変換して出力信号とする変換手段と
を具備することを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、入射光像をディジタル映像信号に変換し出力する固体撮像装置に関し、特に列並列型のＡＤ変換器が搭載されたＣＭＯＳイメージセンサの小型化を実現しようとするものである。
【０００２】
【従来の技術】
図７は、従来の列並列型のＡＤ変換器が搭載されたＣＭＯＳイメージセンサについて説明するためのブロック構成図である。１行分のＡＤ変換器１１１，１１２〜１１ｍは、画素１２１，１２２〜１２ｍの１行分の出力を一斉にＡＤ変換し、その出力がシフトレジスタ１４の出力に基づいて選択スイッチ１５１，１５２〜１５ｎを介してＡＤ変換器１１１の出力が出力信号線１８１，１８２〜１８ｎに接続された出力アンプ１９１，１９２〜１９ｎからディジタル映像信号として出力される。次に選択スイッチ１６１，１６２〜１６ｎを介してＡＤ変換器１１２の出力が出力信号線１８１，１８２〜１８ｎに接続された出力アンプ１９１，１９２〜１９ｎからディジタル映像信号として出力され、以下同様にＡＤ変換器１１３から１１ｍの出力がデジタル映像信号として出力される。
【０００３】
次の１行分の画素１３１，１３２〜１３ｍもＡＤ変換器１１１，１１２〜１１ｎで変換され、出力アンプ１９１，１９２〜１９ｎからディジタル映像信号として出力される。
【０００４】
以下、同様に各行が順次ＡＤ変換され出力アンプ１９１，１９２〜１９ｎからディジタル映像信号として出力される。ＡＤ変換された結果は、１行分のディジタル映像信号を出力する期間保持する必要があるが、ＡＤ変換器の出力にラッチを設けることで、ＡＤ変換時間としては１行分の信号出力期間まで伸ばすことができる。
【０００５】
しかし、映像信号出力期間のディジタル値を保持するためのメモリーとして  （列数×ビット数）個のラッチが必要であった。アナログ出力の撮像素子に比べ、列並列型のＡＤ変換器を搭載された撮像素子では、出力信号線が必要とされる分解能に対応するビット数分のＡＤ変換結果を保持するためのメモリーやその結果を出力するための信号線が必要であり、チップサイズが大きくなるという問題があった。
【０００６】
【発明が解決しようとする課題】
上記したように、従来の固体撮像装置においては、必要とされる分解能に対応するビット数分のメモリー素子や出力信号線が必要となるためチップサイズが大きくなる、という問題があった。
【０００７】
この発明は、列並列型のＡＤ変換器が搭載されたＣＭＯＳイメージセンサのＡＤ変換後のメモリー素子数や出力信号線の数を減少させてチップサイズを小さくした固体撮像装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記した課題を解決するためにこの発明では、行列状に配置され入射光量を電気信号に変換して出力する複数の画素素子を備え、該複数の画素素子を行単位に順次選択して出力される画素素子列の出力信号を、さらに列単位に順次選択して画素単位の信号を出力する固体撮像装置において、行単位で選択された画素素子列の出力信号を、画素素子単位でディジタル出力信号に変換する第１の変換手段と、第１の変換手段により変換されたディジタル出力信号をビット単位で選択する第１のスイッチ手段と、該選択されたビット単位のディジタル出力信号の電圧を保持する第１の容量素子と、該第１の容量素子と並列接続された第２の容量素子と、第１の容量素子および第２の容量素子のそれぞれに保持された電圧を平均化する第２のスイッチ手段と、第２の静電容量に保持された電圧をサンプルホールドするサンプルホールド回路とを有し、該サンプルホールドされた電圧を前記ディジタル出力信号に対応するアナログ出力信号として出力する第２の変換手段と、第２の変換手段から出力されたアナログ出力信号を列単位に順次選択する選択手段と、列単位に順次選択されたアナログ出力信号をディジタル信号に変換して出力信号とする第３の変換手段とを具備している。
また、この発明では、行列状に配置され入射光量を電気信号に変換して出力する複数の画素素子を備え、該複数の画素素子を行単位に順次選択して出力される画素素子列の出力信号を、さらに列単位に順次選択して画素単位の信号を出力する固体撮像装置において、直線的に変化する第１の参照電圧と該第１の参照電圧に同期して階段状に変化する第２の参照電圧とを発生する参照電圧発生手段と、行単位に選択された画素素子列の出力信号と第１の参照電圧とを比較して両者が一致したときにトリガー信号を出力する比較手段と、比較手段からのトリガー信号に基づいて第２の参照電圧をサンプルホールドするサンプルホールド手段と、サンプルホールドされた第２の参照電圧を列単位に順次選択する選択手段と、列単位に順次選択された第２の参照電圧をディジタル信号に変換して出力信号とする変換手段とを具備している。
【０００９】
この手段によれば、少ない信号線で多くの情報を送れるので、チップの配線領域を大幅に減少させることができる。また、映像信号出力期間値を保持するためのメモリーは、ＤＡ変換器によりそれぞれＤＡ変換された値を保持するためのメモリーの数だけでよく、チップの小型化が可能となる。
【００１０】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照しながら詳細に説明する。
【００１１】
図１は、この発明の第１の実施の形態について説明するためのブロック図であり、図７と同一の構成部分には同一の符号を付し、ここでは異なる部分を中心に説明する。
【００１２】
すなわち、画素１２１，１２２〜１２ｍの出力信号は、ＡＤ変換器１１１，１１２〜１１ｍによりディジタル信号に変換される。ＡＤ変換器１１１，１１２〜１１ｍの１０ビット出力は、それぞれ上位から３ビット、３ビット、４ビットの一列３組のＤＡ変換器２１１〜２１３に入力され、複数ビット分の情報の入った多値レベルのアナログ信号電圧を出力する。以下、ＡＤ変換器１１２〜１１ｍも同じように多値レベルのアナログ信号を出力する。
【００１３】
選択スイッチ１５１〜１５３は、この多値レベルのＤＡ変換器２１１〜２１３の出力をシフトレジスタ１４の出力により制御され、３本の出力信号線に出力する。ＡＤ変換器２３１〜２３３は、この多値レベルのアナログ信号から３または４ビットのデータを再生し出力する。
【００１４】
以下同じようにして、ＡＤ変換器１１２〜１１ｍにより多値レベルにされたアナログ信号は、シフトレジスタ１４の出力に基いて対応のＡＤ変換器を介して多値レベルのアナログ信号から３または４ビットのデータを再生し出力する。
【００１５】
図１に用いるＤＡ変換器の構成例を図２に示す。このＤＡ変換器は、４ビット分解能の得られるものを示している。３ビット分解能のものは、最下位ビットＤ０に接続されているバッファアンプＢＡ１とスイッチＳ１を取り除くだけで実現できる。
【００１６】
図３は、図２の動作を説明するためのタイミング図である。コンデンサＣ１とＣ２は、同一静電容量のものである。まず、ＤＡ変換に先立ってスイッチＳｒを閉じてコンデンサＣ１とＣ２の電荷を放電する。入力されたディジタル値はバッファアンプＢＡ１〜ＢＡ４で、安定な高レベル電圧ＶＨＨか低レベル電圧ＶＬＬを出力し、ディジタル回路からのノイズを除去する。スイッチＳｄａｃ  を開き、スイッチＳ１を閉じてコンデンサＣ１に最下位ビットの情報電圧を蓄えた後、スイッチＳ１を開き、スイッチＳｄａｃ  を閉じて、コンデンサＣ１とＣ２に蓄えられている電荷を平均化（Ｄ０／２）する。次に、スイッチＳｄａｃ  を開き、スイッチＳ２を閉じてから開きコンデンサＣ１に１ビット上の情報を蓄えた後に、スイッチＳｄａｃ  を閉じてコンデンサＣ１とＣ２の電荷を平均化すると、下位２ビットに相当するアナログ電圧｛（２Ｄ１＋Ｄ０）／４｝が得られる。
【００１７】
同じようにして、スイッチＳ３，Ｓｄａｃ  ，Ｓ４，Ｓｄａｃ  の順番で所望の開閉を繰り返すことで、４ビットのディジタル値をＤＡ変換された電圧を発生することができる。この電圧は、利得１のバッファアンプ２０２でバッファされ、選択スイッチＳＥＬｎを介して信号出力線Ｖｏに（Ｖｍｉｘ＋Ｖｏｆ）として出力される。
【００１８】
ここで、Ｖｏｆはバッファアンプ２０２の入出力間オフセット電圧である。選択スイッチＳＥＬｎが選択されているときにスイッチＳｒを閉じてコンデンサＣ１，Ｃ２の電荷を放電すると、信号出力線Ｖｏにはオフセット電圧Ｖｏｆが出力され、このときの電位変化を検出すれば、バッファアンプ２０２のオフセット電圧をキャンセルすることができ、多値レベルから複数画素の情報を誤りなく再現することができる。これは、結合コンデンサ２０３とクランプスイッチ２０４は、ＣＰパルスのタイミングで信号線電圧をクランプし、サンプルホールド回路２０５が放電時の電圧変化分をサンプルホールドして、バッファアンプ２０２のオフセット電圧の影響のない信号をＡＤ変換器に入力し、多ビットの多重信号を誤りなく再生できる。
【００１９】
このＤＡ変換器は、コンデンサＣ１とＣ２がＤＡ変換器の重み付け機能と多値レベルの保持機能を合わせ持っていて、入力ビット数よりも少ない２つのコンデンサだけでデータを保持できるため、チップサイズを低減する効果を持つ。
【００２０】
この実施の形態では、３本の信号線だけで１０ビットの情報を送れるので、チップの配線領域が大幅に減る。また、映像信号出力期間値を保持するためのメモリーは、ＤＡ変換器２１１〜２１３によりそれぞれＤＡ変換された値を保持するためのメモリーの数だけでよく、チップの小型化が可能となる。
【００２１】
図４は、この発明の第２の実施の形態を説明するためのブロック図、図５はそのタイミング図を示している。
【００２２】
画素１２１，１２２〜１２ｍから出力された信号電圧は、電圧比較器４１１，４１２〜４１ｍの比反転入力にそれぞれ入力される。電圧比較器４１１，４１２〜４１ｍの各反転入力は、カウンタ回路４２の出力をアナログ信号に変換するＤＡ変換器４３の出力に全て接続されている。電圧比較器４１１，４１２〜４１ｍは、画素からの出力信号の方がＤＡ変換器４３の出力に比べて大きい場合高レベル出力を、小さい場合には低レベル出力を出力する。サンプルホールド回路４４１〜４４３は電圧比較器４１１の出力が接続される制御入力が高レベルのときに入力信号をサンプリングし、低レベルになったときにホールドする。カウンタ回路４２の出力は３ビット・３ビット・４ビットに分けられ、それぞれＤＡ変換器４６１〜４６３に入力されている。
【００２３】
これらのＤＡ変換器４６１〜４６３からは、図５のＶａ，Ｖｂ，Ｖｃで示されるように周期の異なる階段波が出力され、それぞれの電圧の組み合わせはタイミングに１対１に対応している。従って、ＤＡ変換器４３の出力が信号レベルに等しくなったときのＶａ，Ｖｂ，Ｖｃをホールドすることで、画素信号のＡＤ変換値に対応するアナログ値がそれぞれ得られる。このアナログ値を順次選択し、ＡＤ変換器４７１〜４７３でディジタル値をえて、合成することで１０ビットのディジタル値を得ることができる。
【００２４】
この実施の形態では、１０ビットのディジタル値を１列あたりたった３個のサンプルホールド回路で保持することができ、必要とされるメモリー素子数を大幅に低減することができ、チップサイズを小さくできる。
【００２５】
図６は、この発明の第３の実施の形態について説明するためのブロック図であり、ここではＡＤ変換と映像信号出力を同時に行わせるために必要な構成部分のみを示してあり、図４と同一の構成部分には同一の符号を付して説明する。
【００２６】
すなわち、サンプルホールド回路４４１を２個用意し、これをサンプルホールド回路４４１ａ，４４１ｂとして組み合わせ、ＡＮＤゲート回路６１ａ，６１ｂを使いＡＤ変換と映像信号出力をタイミング発生回路６２からのライン選択信号で交互に行わせることで、１水平時間のＡＤ変換動作により複数の多値信号に変換された信号を、次の１水平時間をかけて出力させることを交互に繰り返し、連続出力を得ることができる。
【００２７】
この実施の形態では、ＡＤ変換期間に１水平走査期間分伸ばすことができることから、より一層の消費電力の低減化を図ることができる。
【００２８】
【発明の効果】
以上説明したように、この発明の固体撮像装置によれば、ＡＤ変換結果を保持するためのメモリー素子と出力信号線を低減することができるとともに、チップ面積を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態について説明するためのブロック図。
【図２】図１のＤＡ変換器の構成例について説明するためのブロック図。
【図３】図２の動作について説明するためのタイミング図。
【図４】この発明の第２の実施の形態について説明するためのブロック図。
【図５】図４の動作について説明するためのタイミング図。
【図６】この発明の第３の実施の形態について説明するためのブロック図。
【図７】従来の高速化手法について説明するためのブロック図。
【符号の説明】
１１１，１１２〜１１ｍ…ＡＤ変換器
１２１，１２２〜１２ｍ、１３１，１３２〜１３ｍ…画素
１４…シフトレジスタ
１５１，１５２〜１５ｎ、１６１，１６２〜１６ｎ…選択スイッチ
１８１，１８２〜１８ｎ…出力信号線
２１１〜２１３、２２１〜２２３…ＤＡ変換器
２３１〜２３３…ＡＤ変換器
４１１，４１２〜４１ｍ…電圧比較器
４２…カウンタ回路
４３…ＤＡ変換器
４４１〜４４３、４５１〜４５３、４４１ａ，４４１ｂ…サンプルホールド回路
４６１〜４６３…ＤＡ変換器
４７１〜４７３…ＡＤ変換器
６１ａ，６１ｂ，６３ａ，６３ｂ…ＡＮＤゲート回路
６２…タイミング発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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