(57)【特許請求の範囲】
【請求項１】
被試験対象に電気的に接続し、信号の授受の少なくとも一方を行う複数のピンエレクトロニクスを用いて、被試験対象を試験するＩＣテスタにおいて、
前記被試験対象を試験するテストプログラムを記憶する記憶部と、
パーピン方式、シェアード方式に基づいて、前記記憶部のテストプログラムにより、パーピン方式またはシェアード方式で制御を行う制御手段と、
前記テストパターンを記憶し、２出力が行え、テストパターンを前記ピンエレクトロニクスに与える複数のパターンメモリと、
これらのパターンメモリの１出力、２出力の切り替えを行う切替部と、
この切替部の切替状態により、パーピン方式、シェアード方式を認識し、前記制御手段に指示する認識手段と
を有することを特徴とするＩＣテスタ。
【請求項２】
被試験対象を試験するＩＣテスタにおいて、
前記被試験対象を試験するテストプログラムを記憶する記憶部と、
パーピン方式、シェアード方式に基づいて、前記記憶部のテストプログラムにより、パーピン方式またはシェアード方式で制御を行う制御手段と、
直流電流、電圧の複数出力または複数測定を行うＤＣソースと、
このＤＣソースの出力または測定の切り替えを行う切替部と、
この切替部の切替状態により、パーピン方式、シェアード方式を認識し、前記制御手段に指示する認識手段と
を設けたことを特徴とするＩＣテスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、被試験対象、例えばＩＣ，ＬＳＩ等を試験するＩＣテスタに関し、パーピン方式、シェアード方式の両方に使えるＩＣテスタに関するものである。
【０００２】
【従来の技術】
ＩＣテスタは、被試験対象（以下ＤＵＴと略す）、例えば、ＩＣ、ＬＳＩ等に試験パターンを与え、ＤＵＴの出力と期待値パターンとを比較し、良否の判定を行うものである。そして、ＩＣテスタには、パーピン方式とシェアード方式とがある。パーピン方式はＤＵＴごとにパターンメモリ等を設けた構成で、シェアード方式はＤＵＴの複数ピンごとにパターンメモリ等を設けた構成である。このような装置を以下に説明する。
【０００３】
まず、パーピン方式のＩＣテスタについて、図４を用いて説明する。図４において、テストヘッド１は、図示しないＤＵＴに電気的に接続し、複数のピンエレクトロニクス１１が設けられている。ピンエレクトロニクス１１は、ＤＵＴに電気的に接続し、信号の授受の少なくとも一方を行う。また、ピンエレクトロニクス１１は、通常ドライバ、コンパレータ等を有するものを示すが、タイミングジェネレータ等も含むものとする。つまり、ピンエレクトロニス１１は、ＤＵＴと信号の授受を行える構成であればよい。本体２は、テストヘッド１に電気的に接続し、全体の制御を行うと共に、複数のパターンメモリ２１が設けられている。パターンメモリ２１は、試験パターン、期待値パターンからなるテストパターンを記憶し、テストパターンをピンエレクトロニクス１１に出力する。
【０００４】
このような装置の動作を以下に説明する。パターンメモリ２１がテストパターンを、図示しない制御手段のアドレス指示に従って、順次テストパターンを出力する。このテストパターンにより、ピンエレクトロニクス１１は試験パターンをＤＵＴに与える。ＤＵＴは試験パターンに基づいて出力を行い、この出力をピンエレクトロニクス１１は入力し、テストパターンの期待値パターンとを比較し良否の判定を行う。
【０００５】
次に、シェアード方式のＩＣテスタについて、図５を用いて説明する。図５において、テストヘッド３は、図示しないＤＵＴに電気的に接続し、複数のピンエレクトロニクス３１，３２が設けられている。ピンエレクトロニクス３１，３２は、ＤＵＴの１つ目、２つ目に、それぞれ電気的に接続し、信号の授受の少なくとも一方を行う。本体４は、テストヘッド３に電気的に接続し、全体の制御を行うと共に、複数のパターンメモリ４１が設けられている。パターンメモリ４１は、試験パターン、期待値パターンからなるテストパターンを記憶し、テストパターンをピンエレクトロニクス３１，３２に出力する。
【０００６】
このような装置の動作を以下に説明する。パターンメモリ４１がテストパターンを、図示しない制御手段のアドレス指示に従って、順次テストパターンを出力する。このテストパターンにより、ピンエレクトロニクス３１，３２は同じ試験パターンを、それぞれ１つ目、２つ目のＤＵＴに与える。１つ目、２つ目のＤＵＴは、試験パターンに基づいて、それぞれピンエレクトロニクス３１，３２に出力する。ピンエレクトロニクス３１，３２は、それぞれ、１つ目、２つ目のＤＵＴの出力と、テストパターンの期待値パターンとを比較し良否の判定を行う。
【０００７】
【発明が解決しようとする課題】
パーピン方式のＩＣテスタは、ピン（ピンエレクトロニクス１１）ごとに、個別のパターンメモリ２１を持っているので、各ピンが独立した動作ができる。しかし、パターンメモリ２１をピンごとに設けなければならないので、ＩＣテスタが高価になってしまう。
【０００８】
一方、シェアード方式のＩＣテスタは、複数ピン（ピンエレクトロニクス３１，３２）ごとに、パターンメモリ４１を共有しているので、同じパターンメモリ４１を共有するピンは、同じ動作になる。従って、ＤＵＴを複数同時検査する場合やＤＵＴの同等機能のピンを同時に検査する場合等に用いられる。パターンメモリ４１を複数ピンごとに設けているので、ＩＣテスタを安価にできるが、ピン動作のフレキシビリティが制限される。
【０００９】
このように、パーピン方式、シェアード方式のＩＣテスタは特徴が異なる。従って、導入時にＩＣテスタの価格、今後の試験計画等を考慮し、どちらかを選択しなけらばならなかった。
【００１０】
そこで、本発明の目的は、パーピン方式、シェアード方式の両方に使えるＩＣテスタを実現することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の本発明は、
被試験対象に電気的に接続し、信号の授受の少なくとも一方を行う複数のピンエレクトロニクスを用いて、被試験対象を試験するＩＣテスタにおいて、
前記被試験対象を試験するテストプログラムを記憶する記憶部と、
パーピン方式、シェアード方式に基づいて、前記記憶部のテストプログラムにより、パーピン方式またはシェアード方式で制御を行う制御手段と、
前記テストパターンを記憶し、２出力が行え、テストパターンを前記ピンエレクトロニクスに与える複数のパターンメモリと、
これらのパターンメモリの１出力、２出力の切り替えを行う切替部と、
この切替部の切替状態により、パーピン方式、シェアード方式を認識し、前記制御手段に指示する認識手段と
を有することを特徴とするものである。
【００１３】
請求項２記載の本発明は、
被試験対象を試験するＩＣテスタにおいて、
前記被試験対象を試験するテストプログラムを記憶する記憶部と、
パーピン方式、シェアード方式に基づいて、前記記憶部のテストプログラムにより、パーピン方式またはシェアード方式で制御を行う制御手段と、
直流電流、電圧の複数出力または複数測定を行うＤＣソースと、
このＤＣソースの出力または測定の切り替えを行う切替部と、
この切替部の切替状態により、パーピン方式、シェアード方式を認識し、前記制御手段に指示する認識手段と
を設けたことを特徴とするものである。
【００１４】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態を説明する。図１は本発明の一実施例を示した構成図である。
【００１５】
図１において、テストヘッド５は、ＤＵＴＡ，Ｂに電気的に接続し、複数のピンエレクトロニクス５１が設けられている。ピンエレクトロニクス５１は、ＤＵＴＡ，Ｂに電気的に接続し、信号の授受の少なくとも一方を行う。また、ピンエレクトロニクス５１は、通常ドライバ、コンパレータ等を有するものを示すが、タイミングジェネレータ等も含むものとする。つまり、ピンエレクトロニス５１は、ＤＵＴＡ，Ｂと信号の授受を行える構成であればよい。
【００１６】
本体６は、テストヘッド５に電気的に接続し、複数のパターンメモリ６１、切替部６２、認識手段６３、記憶部６４、制御手段６５が設けられている。パターンメモリ６１は、試験パターン、期待値パターンからなるテストパターンを記憶し、コネクタ６１１，６１２からテストパターンの出力をテストヘッド５のピンエレクトロニクス５１に与える。切替部６２は、パターンメモリ６１のコネクタ６１１，６１２の切り替えを行う。認識手段６３は、テストヘッド５の接続状態、切替部６２の切替状態により、パーピン方式、シェアード方式を指示すると共に、テストヘッド５の数を通知する。記憶部６４は、ＤＵＴＡ，Ｂを試験するテストプログラムを記憶する。ここで、テストプログラムは、テスタパターンを含む。制御手段６５は、認識手段６３の指示及び通知により、記憶部６４のテストプログラムに基づいて、パーピン方式またはシェアード方式で、全体の制御を行う。
【００１７】
このような装置の動作を以下で説明する。図２は図１に示す装置の動作を示すフローチャートである。まず、シェアード方式の場合について説明する。パターンメモリ６１のコンタクト６１１，６１２は、それぞれピンエレクトロニクス５１に電気的に接続する。そして、切替部６２は、パターンメモリ６１に対して、コンタクト６１１，６１２の両方から出力するように設定する。パターンメモリ６１のコンタクト６１１の出力を受けるピンエレクトロニクス５１は、一方のＤＵＴＡに接続し、パターンメモリ６１のコンタクト６１２の出力を受けるピンエレクトロニクス５１は、他方のＤＵＴＢに接続する。
【００１８】
認識手段６３が、テストヘッド５を認識し、切替部６２の切替状態、つまり、コンタクト６１１，６１２の両方から出力する設定を認識する。ここで、テストヘッド５の認識は、例えば、ピンエレクトロニクス５１に割り付けられているアドレスにアクセスし、対象があれば、テストヘッド５があることを認識する。認識手段６３は、コンタクト６１１，６１２が両方出力なので、シェアード方式で、制御手段６５に指示を行い、テストヘッド５が１つであることを通知する（Ｓ１）。
【００１９】
そして、制御手段６５は、シェアード方式で、記憶部６４のテストプログラムをシェアード方式の制限を受けて実行し、テストパターンをパターンメモリ６１に格納する。パターンメモリ６１は、制御手段６５のアドレス指示に従って、順次テストパターンを出力する。このテストパターンにより、ピンエレクトロニクス５１は試験パターンをＤＵＴＡ，Ｂに与える。ＤＵＴＡ，Ｂは試験パターンに基づいて出力を行い、この出力をピンエレクトロニクス５１は入力し、テストパターンの期待値パターンとを比較し良否の判定を行う（Ｓ２，Ｓ３）。
【００２０】
次にパーピン方式の場合について説明する。図３はパーピン方式の接続を説明する構成図である。パターンメモリ６１のコンタクト６１１は、ピンエレクトロニクス５１に電気的に接続する。この場合、図１に示す装置と比較し、パターンメモリ６１は２倍の数が搭載されている。コンタクト６１２は接続を行わない。そして、切替部６２は、パターンメモリ６１に対して、コンタクト６１１のみから出力するように設定する。
【００２１】
認識手段６３が、テストヘッド５を認識し、切替部６２の切替状態、つまり、コンタクト６１１のみから出力する設定を認識する。認識手段６３は、コンタクト６１１のみの出力なので、パーピン方式として、制御手段６５に指示を行い、テストヘッド５が１つであることを通知する（Ｓ１）。
【００２２】
そして、制御手段６５は、パーピン方式として、記憶部６４のテストプログラムをシェアード方式の制限を受けずに実行し、テストパターンをパターンメモリ６１に格納する。パターンメモリ６１がテストパターンを、制御手段６５のアドレス指示に従って、順次テストパターンを出力する。このテストパターンにより、ピンエレクトロニクス５１は試験パターンをＤＵＴに与える。ＤＵＴは試験パターンに基づいて出力を行い、この出力をピンエレクトロニクス５１は入力し、テストパターンの期待値パターンとを比較し良否の判定を行う（Ｓ２，Ｓ４）。
【００２３】
このように、認識手段６３のパーピン方式、シェアード方式の認識により、制御手段６５が、記憶部６４のテストプログラムに基づいて、パーピン方式またはシェアード方式で制御を行うので、パーピン方式、シェアード方式の両方にＩＣテスタを使うことができる。これにより、容易にパーピン方式、シェアード方式に変更することができ、ＩＣテスタの導入時に、パーピン方式、シェアード方式の選定を厳格に行う必要をなくすことができ、自由度を増すことができる。つまり、初期はシェアード方式を導入し、後日、自由度が高いパーピン方式に変更できる。
【００２４】
なお、本発明はこれに限定されるものではなく、パターンメモリ６１をパーピン方式、シェアード方式で行う構成を示したが、直流電流、電圧の出力または測定を行うＤＣソースをパターンメモリ６１の代わりに設ける構成でもよい。
【００２５】
また、パーピン方式を示す図２において、テストヘッド５を新たに設け、パターンメモリ６１のコネクタ６１２に接続する構成にしてもよい。このとき、切替部６２は、パターンメモリ６１に対して、出力時はどちらか一方のみの出力に設定される。この設定を認識手段６３が認識し、テストヘッド５が２つあることを認識し、制御手段６５に通知する。
【００２６】
そして、パターンメモリ６１は２出力を行う例を示したが、複数出力できればよい。
【００２７】
【発明の効果】
本発明によれば、制御手段が、記憶部のテストプログラムに基づいて、パーピン方式またはシェアード方式で制御を行うので、パーピン方式、シェアード方式の両方にＩＣテスタを使うことができる。これにより、容易にパーピン方式、シェアード方式に変更することができ、ＩＣテスタの導入時に、パーピン方式、シェアード方式の選定を厳格に行う必要をなくすことができ、自由度を増すことができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１に示す装置の動作を示すフローチャートである。
【図３】図１に示す装置をパーピン方式に適用した例である。
【図４】従来のパーピン方式ＩＣテスタの構成を示した図である。
【図５】従来のシェアード方式ＩＣテスタの構成を示した図である。
【符号の説明】
６１  パターンメモリ
６１１，６１２  コネクタ
６２  切替部
６３  認識手段
６４  記憶部
６５  制御手段
【図１】
0003594137.tif 000002
【図２】
0003594137.tif 000003
【図３】
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【図４】
0003594137.tif 000005
【図５】
0003594137.tif 000006