(57)【特許請求の範囲】
【請求項１】
メモリへの書き込み入力パルスを受け出力クロックを生成するＶＣＯと読み出しパルスを生成する読み出しパルス生成部とを有するクロック乗せ替え方式において、
前記書き込み入力パルスを所定時間シフトするシフト部と、前記読み出しパルス生成部の生成パルスの不安定判定部と、前記書き込みシフトパルス及び前記読み出しパルス生成部からの生成パルスを比較する比較部とを有する読み出しパルス制御部を設け、
前記不安定期間中、前記シフト部の書き込みシフトパルスを前記メモリの読み出しパルスとすることを特徴とするクロック乗せ替え方式。
【請求項２】
前記書き込み入力パルス及び前記読み出しパルス制御部の出力パルスを遅延させる遅延部を有することを特徴とする請求項１に記載のクロック乗せ替え方式。
【請求項３】
前記読み出しパルス制御部は、前記比較部での一致回数を確認する保護部を有することを特徴とする請求項１に記載のクロック乗せ替え方式。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック乗せ替え方式、特に電源投入直後等の不安定さを阻止するクロック乗せ替え方式に関する。
【０００２】
【従来の技術】
デジタルデバイス、例えば、デュアルポートメモリ等にあっては、動作基準としてのクロックが必須である。伝送装置等で使用するエラスチックストアで使用するクロック、フレーム乗せ替え回路は、例えば特開平９−７４４０１号公報に開示されている。
【０００３】
ＶＣＯ（電圧制御発振器）を用いる従来のクロック乗せ替え方式を図３に示す。このクロック乗せ替え方式は、メモリ１０、比較部１１、ＶＣＯ１２及び読み出しパルス生成部１３で構成される。メモリ１０は、デュアルポート型メモリであり、書き込み入力パルスにより入力データをメモリに書き込むと共に、読み出しパルスによりメモリ１０に書き込まれたデータを出力ポートからデータ出力として出力する。比較部１１及びＶＣＯ１２に書き込み入力パルスが入力される。ＶＣＯ１２は、これに基づいて出力パルスを読み出しパルス生成部１３にフレームパルスと共に入力する。読み出しパルス生成部１３は、上述した読み出しパルスとしてメモリ１０に入力されると共に、比較部１１にも入力される。比較部１１は、書き込み入力パルスと読み出しパルスを比較して、比較出力を読み出しパルス生成部１３に出力する。
【０００４】
次に、図３に示すクロック乗せ替え方式の動作を説明する。メモリ１０の読み出しパルスは、電源投入と同時に動作するＶＣＯ１２から出力されるクロック信号と、メモリ１０へのデータ入力に同期したフレームパルス信号を用いて、読み出しパルス生成部１３にて生成される。この読み出しパルス生成部１３は、書き込み入力パルスの周期ｎに対して、ｎ／２位置に読み出しパルスを発生させる。この読み出しパルスにて、メモリ１０に書き込んだデータを読み出すことで、クロックの乗せ替えを実現していた。
【０００５】
読み出しパルス生成部１３からの読み出しパルスは、書き込みパルスとパルスが重ならなければ、どの位置でも乗せ替えが可能であるが、上述のように書き込みパルスの周期ｎに対して読み出しパルスの位置をｎ／２に初期設定することで、前後方にパルスがずれても乗せ替えが可能なように保護を設けていた。また、比較部１１にて書き込み、読み出しのパルス位置を比較し、パルスが重なった場合には、比較部１１がリセット信号を読み出しパルス生成部１３に出力する。これにより、読み出しパルス生成部１３をリセットし、読み出しパルスを再設定していた。
【０００６】
【発明が解決しようとする課題】
上述した従来技術では、ＶＣＯ１２は電源投入直後や電源が不安定（ノイズが発生した場合等）及び書き込みパルスが不安定であった場合に、読み出しパルスが初期設定通りにならない。そこで、書き込みパルスに対してどの位置に読み出しパルスがあるか分からず、最悪の場合、データを読み出すことができない危険がある。また、読み出しパルスが不安定な状態から仮に安定したとしても、パルスがどの位置にあるか定かでないので、前後方保護がどちらかに偏ってしまうという問題があった。
【０００７】
本発明の目的は、読み出しパルスを制御することにより、常に前後方に十分な保護を持つ安定した読み出しパルスでデータを読み出すことが可能なクロック乗せ替え方式を提供することである。
【０００８】
本発明の別の目的は、データエラーが発生する前に、読み出しパルスを制御し、データエラーの発生が回避可能なクロック乗せ替え方式を提供することである。
【０００９】
【課題を解決するための手段】
前述の課題を解決するため、本発明によるクロック乗せ替え方式は、次のような特徴的な構成を採用している。
【００１０】
（１）メモリへの書き込み入力パルスを受け出力クロックを生成するＶＣＯと読み出しパルスを生成する読み出しパルス生成部とを有するクロック乗せ替え方式において、
前記書き込み入力パルスを所定時間シフトするシフト部と、前記読み出しパルス生成部の生成パルスの不安定判定部と、前記書き込みシフトパルス及び前記読み出しパルス生成部からの生成パルスを比較する比較部とを有する読み出しパルス制御部を設け、
前記不安定期間中、前記シフト部の書き込みシフトパルスを前記メモリの読み出しパルスとするクロック乗せ替え方式。
【００１１】
（２）前記書き込み入力パルス及び前記読み出しパルス制御部の出力パルスを遅延させる遅延部を有する上記（１）のクロック乗せ替え方式。
【００１２】
（３）前記読み出しパルス制御部は、前記比較部での一致回数を確認する保護部を有する上記（１）のクロック乗せ替え方式。
【００１５】
【発明の実施の形態】
以下、本発明によるクロック乗せ替え方式の好適実施形態例を添付図１及び図２を参照して詳細に説明する。
【００１６】
図１は、本発明によるクロック乗せ替え方式の好適実施形態例の構成図であり、図２はその動作説明用タイミングチャートである。尚、従来技術と対応する構成要素乃至ブロックには、同様の参照符号を使用することとする。
【００１７】
先ず、図１を参照して、本発明によるクロック乗せ替え方式の構成を説明する。このクロック乗せ替え方式は、デュアルポート型メモリ１０、ＶＣＯ１２及び読み出しパルス生成部１３に加えて、メモリ１０の書き込み側に遅延部１５、メモリ１０の読み出し側に遅延部１６及び読み出しパルス制御部２０を設けたことを特徴とする。読み出しパルス制御部２０は、シフト部２１、比較部２２、保護部２３、判定部２４及びセレクタ２５を有する。
【００１８】
シフト部２１には、書き込み入力パルスが入力され、その出力は、セレクタ２５及び比較部２２に入力される。比較部２２は、シフト部２１の出力と読み出しパルス生成部１３の出力を比較し、比較結果が保護部２３からの出力と共に判定部２４に入力される。セレクタ２５には、上述したシフト部２１の出力と共に保護部２３からの出力信号が入力され、判定部２４の出力により、いずれかを選択して遅延部１６に入力される。
【００１９】
尚、読み出しパルス生成部１３には、上述したＶＣＯ１２の出力パルスと共に、データ入力に同期しているフレームパルスが入力されること、従来技術と同様である。
【００２０】
以下、図２のタイミングチャートを参照して、図１のクロック乗せ替え方式の動作を説明する。図２中、（ａ）は遅延部１５、ＶＣＯ１２及びシフト部２１に入力される書き込み入力パルスを示す。（ｂ）は、遅延部１５により遅延されてメモリ１０に入力される書き込みパルスである。（ｃ）は、シフト部２１でシフトされた書き込みシフトパルスである。（ｄ）は、ＶＣＯ１２から読み出しパルス生成部１３に入力されるＶＣＯ出力クロックである。（ｅ）は、読み出しパルス生成部１３から出力される生成パルスである。（ｆ）は、読み出しパルス制御部２０から出力される制御部出力パルスである。（ｇ）は、遅延部１６にて遅延され、メモリ１０に入力される読み出しパルスである。また、（ｈ）は、比較部２２から出力される比較信号である。
【００２１】
先ず、読み出しパルス（図２の（ｇ）参照）が生成されるまでの動作を、電源投入（オン）時を一例に説明する。電源が投入されると、ＶＣＯ１２が出力クロック（図２の（ｄ）参照）を発生する。これに基づいて、読み出しパルス生成部１３から設定された周期の生成パルス（図２の（ｅ）参照）を発生させる。しかし、ＶＣＯ１２は、安定した出力クロックを出力するには時間がかかる為に電源投入直後には不安定な出力クロックを出力する。その結果、読み出しパルス生成部１３からの生成パルス（ｅ）も同期が安定せず、図示の如く不安定なパルスとなる。従って、メモリ１０からデータを読み出すのは困難となる。
【００２２】
そこで、生成パルス（ｅ）が安定する迄は、書き込み入力パルス（ａ）を読み出しパルス生成部１３で設定している位置、周期にシフト部２１でシフトさせた書き込みシフトパルス（ｃ）を読み出しパルス制御部２０からの制御部出力パルス（ｆ）として、セレクタ２５で選択する。この書き込みシフトパルス（ｃ）は、データ入力に同期した安定なパルスであるので、メモリ１０がデータ読み出しできないという事態は生じないことに注目されたい。
【００２３】
次に、生成パルス（ｅ）が安定したか否かは、比較部２２にて書き込みシフトパルス（ｃ）と生成パルス（ｅ）とを比較して判定する。更に、書き込みシフトパルス（ｃ）と生成パルス（ｅ）との偶然の一致を避ける為に、保護部２３にてｎ回（ｎ＝１〜∞）連続して一致を確認し、判定部２４にて比較部２２と保護部２３の条件が一致した時点で生成パルス（ｅ）が安定したと判断する。このＶＣＯ１２の出力クロック（ｄ）の安定が確認されると、判定部２４はセレクタ２５に切り替え信号を出力し、保護部２３からの判定パルスを制御部出力パルス（ｆ）として遅延部１６に出力する。
【００２４】
しかし、このままでは、例えば正常に動作していた読み出しパルスが突然不安定となった場合に、判定部２４の判定を待つ必要がある。そこで、データエラーが発生することが読み出しパルス制御の引き金となってしまう。この対策として、遅延部１５、１６を設け、予めメモリ１０への書き込み及び読み出しを遅らせ、データエラーが発生（読み出し不可能）になる前に、読み出しパルスを制御することで、データエラーを回避する。
【００２５】
以上、本発明によるクロック乗せ替え方式の好適実施形態例を説明した。しかし、本発明は斯かる特定例のみに限定されるべきではなく、本発明の要旨を逸脱することなく種々の変形変更が可能であることが理解できよう。
【００２６】
【発明の効果】
上述の説明から理解される如く、本発明のクロック乗せ替え方式によると、読み出しパルスを制御することにより、常に前後方に十分な保護を持つ安定した読み出しパルスでメモリからデータを読み出すことが可能である。また、データエラーが発生してしまう前に読み出しパルスが制御されるので、データエラーが回避可能である。
【図面の簡単な説明】
【図１】本発明によるクロック乗せ替え方式の好適実施形態例のブロック図である。
【図２】図１のクロック乗せ替え方式の動作タイミングチャートである。
【図３】従来のクロック乗せ替え方式のブロック図である。
【符号の説明】
１０              メモリ
１２              ＶＣＯ
１３              読み出しパルス生成部
１５、１６        遅延部
２０              読み出しパルス制御部
２１              シフト部
２２              比較部
２３              保護部
２４              判定部
２５              セレクタ
【図１】
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【図２】
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【図３】
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