(57)【特許請求の範囲】
【請求項１】
入力信号をシリアル／パラレル変換するシリアル／パラレル変換部と、シリアル／パラレル変換されたデータを格納する、データ構成ビット数に１ビットを追加した複数ビット幅の２ポートメモリと、この２ポートメモリの伝送データ部分から読み出されたデータをパラレル／シリアル変換するパラレル／シリアル変換部と、伝送クロックに基づいて書き込みアドレスや書き込み信号、読み出し信号を生成するとともに、書き込みアドレスと遅延量設定値との加算または減算によって読み出しアドレスを生成する書き込み及び読み出し回路と、２ポートメモリの１ビット追加部分の出力を反転して入力に戻すことにより、２ポートメモリのリングバッファ長さに相当する時間毎に反転する矩形波信号を作成するとともに、この出力を遅延時間計測用カウンタのイネーブル信号とし、２ポートメモリのリングバッファの長さに相当する時間、計数入力をカウントし、このカウント結果をラッチし表示器に表示する遅延時間測定回路とを備え、書き込みアドレスと読み出しアドレスの差分に応じた遅延を発生させ、かつその遅延時間を測定表示するようにしたことを特徴とする伝送遅延設定装置。
【請求項２】
入力信号をシリアル／パラレル変換するシリアル／パラレル変換部と、シリアル／パラレル変換されたデータを格納する、データ構成ビット数に１ビット追加した複数ビット幅の汎用メモリと、この汎用メモリの伝送データ部分から読み出されたデータをパラレル／シリアル変換するパラレル／シリアル変換部と、前記シリアル／パラレル変換部の出力側に設けたラッチ回路及び伝送データ用入力側ゲート回路と、伝送クロックに基づいて書き込みアドレスや書き込み信号、読み出し信号、ゲート切り替え信号を生成するとともに、書き込みアドレスと遅延量設定値との加算または減算によって読み出しアドレスを生成し、書き込みアドレスと読み出しアドレスのバス切り替えをゲート切り替え信号に基づいて時分割で行うようにした書き込み及び読み出し回路と、汎用メモリの１ビット追加部分の出力を反転して入力に戻すことにより、汎用メモリのリングバッファ長さに相当する時間毎に反転する矩形波信号を作成するとともに、この出力を遅延時間計測用カウンタのイネーブル信号とし、汎用メモリのリングバッファの長さに相当する時間、計数入力をカウントし、このカウント結果をラッチし表示器に表示する遅延時間測定回路とを備え、書き込みアドレスと読み出しアドレスの差分に応じた遅延を発生させ、かつその遅延時間を測定表示するようにしたことを特徴とする伝送遅延設定装置。
【請求項３】
入力信号をシリアル／パラレル変換するシリアル／パラレル変換部と、シリアル／パラレル変換されたデータを格納する、データ構成ビット数に１ビット追加した複数ビット幅のＦＩＦＯメモリと、このＦＩＦＯメモリの伝送データ部分から読み出されたデータをパラレル／シリアル変換するパラレル／シリアル変換部と、伝送クロックをカウントしその内容から書き込み信号と伝送データ部分のメモリ幅毎の出力パルスを発生させ、かつ遅延量設定値から伝送データ部分のメモリ幅毎の出力パルス数を減算しそのカウントアップ時に読み出し兼Ｐ／Ｓロード信号を発生させるようにした書き込み及び読み出し回路と、ＦＩＦＯメモリの１ビット追加部分の出力を反転して入力に戻すことにより、ＦＩＦＯメモリの深さにに相当する時間毎に反転する矩形波信号を作成するとともに、この出力を遅延時間計測用カウンタのイネーブル信号とし、ＦＩＦＯメモリの深さに相当する時間、計数入力をカウントし、このカウント結果をラッチし表示器に表示する遅延時間測定回路とを備え、書き込みタイミングと読み出しタイミングの時間差により遅延を発生させ、かつその遅延時間を測定表示するようにしたことを特徴とする伝送遅延設定装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば電力系統保護用ディジタルリレーの模擬試験時に伝送路の遅延量を所望値に設定するための伝送遅延設定装置、特にその遅延時間測定回路に関する。
【０００２】
【従来の技術】
ディジタルリレーにおいては、自端と相手端との間で情報の授受を行っている。その場合、伝送系（主に伝送路）で遅延を生じる。このため、ディジタルリレーの模擬試験時には、伝送路の遅延を設定する必要がある。
【０００３】
伝送路には、光ファイバ方式の伝送路やメタリック伝送路などがある。光伝送路の場合、図６に示すように光ＰＣＭリレー１０１、１０２の間に実長の光ファイバボックス１１１、１１２を設置することにより、伝送路の遅延を設定することがある。光ファイバの遅延は５μＳ／ｋｍであり、遅延量としては非常に小さい。
【０００４】
また、メタリック伝送路の場合も、遅延よりも波形の方が重要視されるにしても、実長の伝送路を用意することになる。
【０００５】
【発明が解決しようとする課題】
しかし、このような実長の伝送路では、容易に長さを変えられないため、任意の伝送遅延量を設定することができず、所望の遅延量による伝送タイミングでの模擬試験を実施することは容易でない。
【０００６】
このため、２ポートメモリ、汎用メモリあるいはＦＩＦＯメモリを使い、入力信号をＳ／Ｐ変換して一度メモリに蓄積し、これを読み出し、Ｐ／Ｓ変換して出力信号とする際の、書き込みアドレスと読み出しアドレスの差分、あるいはメモリへの書き込みタイミングと読み出しタイミングの時間差（遅れ）を利用して遅延を発生させるようにした伝送遅延設定装置が提案され、本出願人によって先に出願されている（特願平８−３４６９９３号「伝送遅延設定装置」）。
【０００７】
これにより、実長の光ファイバなどを必要とせずに、任意の遅延量を設定できるようになり、所望の遅延量による伝送タイミングでの模擬試験を実施することが可能となる。図７に光ＰＣＭリレーの模擬試験に適用した場合の接続関係を示す。図中、１０１及び１０２は光ＰＣＭリレー、１０３は２回路分の遅延回路を備えた伝送遅延設定装置、１０４及び１０５は両光ＰＣＭリレー１０１、１０２と伝送遅延設定装置１０３との間に設けた光−電気変換器、１０６及び１０７は両光ＰＣＭリレー１０１、１０２と伝送遅延設定装置１０３との間に設けた電気−光変換器である。
【０００８】
このように、伝送遅延をディジタル的に任意に設定できる伝送遅延設定装置１０３を伝送路に設置すると、図８に示すようにディジタルリレーの模擬試験時に自端と相手端（親局と折り返し局）との間に任意の伝送遅延時間ｔを設定可能となり、任意の遅延量による情報の伝達遅れのタイミング模擬試験を行える。
【０００９】
但し、出力信号が設定値通り遅延しているかどうかは、入出力の波形観測・比較を行わなければ確認できない。実際、入出力伝送波形を比較しようとしても、波形の変化が激しく比較し難い。
【００１０】
本発明は上記事情に鑑みてなされたもので、伝送遅延用のメモリＩＣに遅延測定用として１ビット追加し、そのメモリのリングバッファ長さ（時間）などを計測する遅延時間測定回路を付設することにより、任意の遅延量を設定でき、かつ遅延時間を常時確認できる伝送遅延設定装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、入力信号をシリアル／パラレル変換するシリアル／パラレル変換部と、シリアル／パラレル変換されたデータを格納する、データ構成ビット数に１ビットを追加した複数ビット幅の２ポートメモリと、この２ポートメモリの伝送データ部分から読み出されたデータをパラレル／シリアル変換するパラレル／シリアル変換部と、伝送クロックに基づいて書き込みアドレスや書き込み信号、読み出し信号を生成するとともに、書き込みアドレスと遅延量設定値との加算または減算によって読み出しアドレスを生成する書き込み及び読み出し回路と、２ポートメモリの１ビット追加部分の出力を反転して入力に戻すことにより、２ポートメモリのリングバッファ長さに相当する時間毎に反転する矩形波信号を作成するとともに、この出力を遅延時間計測用カウンタのイネーブル信号とし、２ポートメモリのリングバッファの長さに相当する時間、計数入力をカウントし、このカウント結果をラッチし表示器に表示する遅延時間測定回路とを備え、書き込みアドレスと読み出しアドレスの差分に応じた遅延を発生させ、かつその遅延時間を測定表示するようにしたことを特徴とする。
【００１２】
本発明は、入力信号をシリアル／パラレル変換するシリアル／パラレル変換部と、シリアル／パラレル変換されたデータを格納する、データ構成ビット数に１ビット追加した複数ビット幅の汎用メモリと、この汎用メモリの伝送データ部分から読み出されたデータをパラレル／シリアル変換するパラレル／シリアル変換部と、前記シリアル／パラレル変換部の出力側に設けたラッチ回路及び伝送データ用入力側ゲート回路と、伝送クロックに基づいて書き込みアドレスや書き込み信号、読み出し信号、ゲート切り替え信号を生成するとともに、書き込みアドレスと遅延量設定値との加算または減算によって読み出しアドレスを生成し、書き込みアドレスと読み出しアドレスのバス切り替えをゲート切り替え信号に基づいて時分割で行うようにした書き込み及び読み出し回路と、汎用メモリの１ビット追加部分の出力を反転して入力に戻すことにより、汎用メモリのリングバッファ長さに相当する時間毎に反転する矩形波信号を作成するとともに、この出力を遅延時間計測用カウンタのイネーブル信号とし、汎用メモリのリングバッファの長さに相当する時間、計数入力をカウントし、このカウント結果をラッチし表示器に表示する遅延時間測定回路とを備え、書き込みアドレスと読み出しアドレスの差分に応じた遅延を発生させ、かつその遅延時間を測定表示するようにしたことを特徴とする。
【００１３】
また本発明は、入力信号をシリアル／パラレル変換するシリアル／パラレル変換部と、シリアル／パラレル変換されたデータを格納する、データ構成ビット数に１ビット追加した複数ビット幅のＦＩＦＯメモリと、このＦＩＦＯメモリの伝送データ部分から読み出されたデータをパラレル／シリアル変換するパラレル／シリアル変換部と、伝送クロックをカウントしその内容から書き込み信号と伝送データ部分のメモリ幅毎の出力パルスを発生させ、かつ遅延量設定値から伝送データ部分のメモリ幅毎の出力パルス数を減算しそのカウントアップ時に読み出し兼Ｐ／Ｓロード信号を発生させるようにした書き込み及び読み出し回路と、ＦＩＦＯメモリの１ビット追加部分の出力を反転して入力に戻すことにより、ＦＩＦＯメモリの深さに相当する時間毎に反転する矩形波信号を作成するとともに、この出力を遅延時間計測用カウンタのイネーブル信号とし、ＦＩＦＯメモリの深さに相当する時間、計数入力をカウントし、このカウント結果をラッチし表示器に表示する遅延時間測定回路とを備え、書き込みタイミングと読み出しタイミングの時間差により遅延を発生させ、かつその遅延時間を測定表示するようにしたことを特徴とする。
【００１４】
【発明の実施の形態】
図１に本発明の実施形態１を示す。図中、１は入力信号（シリアルデータ）のシリアル／パラレル（Ｓ／Ｐ）変換を行うＳ／Ｐ変換部、２はパラレル／シリアル（Ｐ／Ｓ）変換を行ってシリアルデータの出力信号を得るＰ／Ｓ変換部、１０はＳ／Ｐ変換されたデータを格納する２ポートメモリである。２ポートメモリ１０は、Ｓ／Ｐ変換データが８ビットのデータ構成であれば、１ビット追加して９ビット幅とし、８ビット幅の部分（伝送データ部分）に並列の８ビットデータをＳ／Ｐ変換するタイミングに同期して書き込む。つまり、８クロックに１回ずつの書き込み処理とする。１ビット追加部分は、遅延時間測定用とする。また、メモリ容量は、遅延量の最大値を基にして決定する。
【００１５】
１１はクロックパルスをカウントして書き込みアドレスを生成するカウンタ、１３は遅延量設定回路、１４は書き込みアドレスと設定遅延量との加算（または減算）を行って読み出しアドレスを生成する加算（または減算）回路である。これらと、カウンタ１１の内容から書き込み信号と読み出し信号を作成するデコーダ（図示省略）などによって、２ポートメモリ１０の書き込み、読み出し回路を構成している。回路１４の算術機能を加算とするか、減算とするかは、メモリに対してアドレスをインクリメントしながら書き込むか、ディクリメントしながら書き込むかによって決まる。インクリメントの場合は減算、ディクリメントの場合は加算とする。この場合、メモリ容量に対して、この演算が桁下がり、桁上がりをしてメモリ空間を越えても、有効なアドレスビットだけ使用すれば、自動的にメモリ空間の中をリングバッファして使用可能である。また、カウンタ１１は、自動的に巡回し、メモリ１０への書き込みアドレスを発生するリングカウンタとする。
【００１６】
２０１は２ポートメモリ１０の１ビット追加部分の出力を反転するＮＯＴ回路（インバータ）、２０２はこのＮＯＴ回路２０１の出力を入力とするＤフリップフロップで、その出力を２ポートメモリ１０の１ビット追加部分の入力としている。つまり、２ポートメモリ１０の１ビット追加部分の出力を反転して入力に戻すことにより、２ポートメモリ１０のリングバッファ長さに相当する時間毎に反転する矩形波信号を作成するようにしている。２０３は遅延時間計測用カウンタ、２０４はラッチ回路、２０５は伝送遅延時間を表示する７セグメント表示器である。遅延時間計測用カウンタ２０３は、２ポートメモリ１０の１ビット追加部分の出力をイネーブル信号とし、２ポートメモリのリングバッファの長さに相当する時間、計数入力（例えば、１０ｋＨｚクロック）をカウントする。カウント結果はラッチ回路２０４でラッチし表示器２０５に表示する。１２ビットカウンタを使用し、１０ｋＨｚクロックを計数入力とした場合、測定精度（分解能）は０．１ｍｓ、測定範囲は３桁表示０．１〜２０．０ｍｓとなる。
【００１７】
次に、動作について述べる。設定回路１４で書き込みアドレスと読み出しアドレスの差分の遅延量を設定し、データを入力すると、入力信号は８クロック毎にＳ／Ｐ変換され、Ｓ／Ｐ変換のタイミングに同期して８ビットデータが２ポートメモリ１０に書き込まれる。そのアドレスは、カウンタ１１によるクロックのカウントに伴って生成される。アドレスビットは有限であり、例えばメモリ容量に応じたビット長である。メモリ１０に対してアドレスをインクリントしながら書き込む場合、読み出しアドレスは書き込みアドレスから遅延設定値を減算することによって決定される。
【００１８】
データの書き込み後、遅延設定時間が経過すると読み出しアドレスがそのデータの書き込み時の書き込みアドレスと等しくなり、データの読み出しが行われる。このデータがＰ／Ｓ変換部２でＰ／Ｓ変換されて、出力信号（シリアルデータ）となる。この結果、データの伝送は、書き込みアドレスと読み出しアドレスの差分に比例した時間だけ遅延することになる。この伝送遅延動作は、発明が解決しようとする課題の欄で挙げた先願の明細書に記述してあり、ここでの詳述は省略する。
【００１９】
一方、伝送データの書き込みに伴い、２ポートメモリ１０の１ビット追加部分にもＤフリップフロップ２０２の出力（例えば、Ｈレベル）が逐次書き込まれる。この２ポートメモリ１０の１ビット追加部分へのＨレベル情報（Ｄフリップフロップ２０２の出力）の書き込みは、伝送データ分だけ続く。そして、設定遅延量が経過すると、該当するメモリアドレスから順次読み出される。２ポートメモリ１０の１ビット追加部分の出力は、遅延時間計測用カウンタ２０３のイネーブル信号となっており、そのＬレベルからＨレベルへの立ち上がりでカウンタ２０３がクリアされ、続いて計数入力のカウントが行われる。２ポートメモリ１０の１ビット追加部分の出力のＨレベルは、２ポートメモリ１０のリングバッファ長さに相当する時間継続されることになり、その間カウンタ２０３において計数入力がカウントされる。このカウント結果、つまり伝送データの伝送遅延時間の計数出力がラッチ回路２０４にラッチされ、表示器２０５に表示される。そのタイミングの表示は、後述の実施形態２のタイミングチャート（図３）に兼用させており、リングバッファ長さ（時間）が伝送遅延時間を示している。
【００２０】
なお、伝送遅延時間を示すことになるリングバッファ長さ（時間）は、２ポートメモリ１０の１ビット追加部分の入出力レベル関係を反対にすれば、Ｌレベルの時間がこれに相当する。
【００２１】
図２に本発明の実施形態２を示す。図中、１は入力信号（シリアルデータ）のシリアル／パラレル（Ｓ／Ｐ）変換を行うＳ／Ｐ変換部、２はパラレル／シリアル（Ｐ／Ｓ）変換を行ってシリアルデータの出力信号を得るＰ／Ｓ変換部、３は前記Ｓ／Ｐ変換部１の出力側に設けたラッチ回路、４は伝送データ用入力側ゲート回路、５は伝送データ用出力側ゲート回路、２０はＳ／Ｐ変換されたデータを格納する汎用メモリである。汎用メモリ２０は、Ｓ／Ｐ変換データが８ビットのデータ構成であれば、そのビット幅８に１ビットを追加した９ビット幅とし、８ビット幅部分（伝送データ部分）に並列の８ビットデータをＳ／Ｐ変換するタイミングに同期して書き込む。つまり、８クロックに１回ずつの書き込み処理とする。１ビット追加部分は、遅延時間測定用とする。また、メモリ容量は、遅延量の最大値を基にして決定する。
【００２２】
２１はクロックパルスをカウントして書き込みアドレスを生成するカウンタ、２３は遅延量設定回路、２４は書き込みアドレスと設定遅延量との加算（または減算）を行って読み出しアドレスを生成する加算（または減算）回路、２５は書き込み側のタイミングにより生成されるアドレスと読み出し側のタイミングにより生成されるアドレスを時分割に切り替えるマルチプレクサである。このマルチプレクサ２５を切り替える信号としてゲート切替信号を利用する。これらと、カウンタ２１の内容から書き込み信号、読み出し信号とゲート切替信号を作成するデコーダ（図示省略）などによって、汎用メモリ２０の書き込み、読み出し回路を構成している。回路２４の算術機能を加算とするか、減算とするかは、メモリに対してアドレスをインクリメントしながら書き込むか、ディクリメントしながら書き込むかによって決まる。インクリメントの場合は減算、ディクリメントの場合は加算とする。この場合、メモリ容量に対して、この演算が桁下がり、桁上がりをしてメモリ空間を越えても、有効なアドレスビットだけ使用すれば、自動的にメモリ空間の中をリングバッファして使用可能である。また、書き込みアドレスを生成するカウンタ２１はリングカウンタとし、自動的に巡回するようなアドレス生成回路（タイムアップ後、リロードする回路）とする。
【００２３】
２０１は汎用メモリ２０の１ビット追加部分の出力を反転するＮＯＴ回路（インバータ）、２０２はこのＮＯＴ回路２０１の出力を入力とするＤフリップフロップ、２０６はこのＤフリップフロップ２０２の出力を汎用メモリ２０の１ビット追加部分に入力する遅延測定用入力側ゲート回路、２０７は汎用メモリ２０の１ビット追加部分の出力をＮＯＴ回路２０１に入力する遅延測定用出力側ゲート回路である。つまり、汎用メモリ２０の１ビット追加部分の出力を反転して入力に戻すことにより、汎用メモリ２０のリングバッファ長さに相当する時間毎に反転する矩形波信号を作成するようにしている。２０３は遅延時間計測用カウンタ、２０４はラッチ回路、２０５は伝送遅延時間を表示する７セグメント表示器である。遅延時間計測用カウンタ２０３は、遅延測定用出力側ゲート回路２０７の出力をイネーブル信号とし、汎用メモリ２０のリングバッファの長さに相当する時間、計数入力（例えば、１０ｋＨｚクロック）をカウントする。カウント結果はラッチ回路２０４でラッチし表示器２０５に表示する。１２ビットカウンタを使用し、１０ｋＨｚクロックを計数入力とした場合、測定精度（分解能）は０．１ｍｓ、測定範囲は３桁表示０．１〜２０．０ｍｓとなる。
【００２４】
次に、動作について述べる。タイミングの一例を図３に示す。設定回路２４では、入力部のアドレス生成回路のアドレスに遅延設定値に対応した分の遅れアドレスを設定する。入力信号は８クロック毎にＳ／Ｐ変換され、Ｓ／Ｐ変換のタイミングに同期して８ビットデータが汎用メモリ２０に書き込まれる。メモリへの書き込み処理はゲート切り替え信号がＬの時に実施される。つまり、ゲート切り替え信号のＬへの立ち下がりで、その前に入力されたクロック８個分の入力信号がＳ／Ｐ変換され、ラッチ回路３にラッチされる。このラッチされたデータは、書き込み信号のＨへの立ち上がりでメモリ２０に書き込まれる。伝送データ用の入力側と出力側のゲート回路４及び５は、入力側データとメモリ２０から出力されるデータが衝突しないようにするためのもので、メモリ２０からデータが出力される時（読み出し時）、入力側ゲート回路４を閉じて入力側と電気的に遮断している。ゲート回路４及び５は、ゲート切り替え信号がＬの間は開いている。
【００２５】
書き込みアドレスは、カウンタ２１によるクロックのカウントに伴って生成され、マルチプレクサ２５を通して汎用メモリ２０に付与される。アドレスビットは有限であり、例えばメモリ容量に応じたビット長である。メモリ２０に対してアドレスをインクリントしながら書き込む場合、読み出しアドレスは書き込みアドレスから遅延設定値を減算することによって決定される。
【００２６】
データの書き込み後、遅延設定時間が経過すると読み出しアドレスがそのデータの書き込み時の書き込みアドレスと等しくなる。これがマルチプレクサ２５を介して汎用メモリ２０に付与されると、出力側のタイミングでデータが読み出される。つまり、ゲート切り替え信号がＨになると読み出し処理となる。この時、入力側ゲート回路４は閉じられる。読み出し信号のＬへの立ち下がりに応じてメモリ２０からデータが読み出され、出力側ゲート回路５を経てＰ／Ｓ変換部２に入力される。このデータがＰ／Ｓ変換部２でＰ／Ｓ変換されて、出力信号（シリアルデータ）となる。この読み出し信号も８回に１回の割合で発生する。
【００２７】
一方、伝送データの書き込みに伴い、汎用メモリ２０の１ビット追加部分にもＤフリップフロップ２０２の出力（例えば、Ｈレベル）が逐次書き込まれる。この汎用メモリ２０の１ビット追加部分へのＨレベル情報（Ｄフリップフロップ２０２の出力）の書き込みは、伝送データ分だけ続く。そして、設定遅延量が経過すると、該当するメモリアドレスから順次読み出される。汎用メモリ２０の１ビット追加部分の出力は、遅延測定用出力側ゲート回路２０７を介して遅延時間計測用カウンタ２０３のイネーブル信号となっており、そのＬレベルからＨレベルへの立ち上がりでカウンタ２０３がクリアされ、続いて計数入力のカウントが行われる。汎用メモリ２０の１ビット追加部分の出力のＨレベルは、汎用メモリ２０のリングバッファ長さに相当する時間継続されることになり、その間カウンタ２０３において計数入力がカウントされる。このカウント結果、つまり伝送データの伝送遅延時間の計数出力がラッチ回路２０４にラッチされ、表示器２０５に表示される。そのタイミングは、図３に示すようにリングバッファ長さ（時間）、つまり伝送遅延時間を示している。
【００２８】
図４に本発明の実施形態３を示す。図中、１は入力信号（シリアルデータ）のシリアル／パラレル（Ｓ／Ｐ）変換を行うＳ／Ｐ変換部、２はパラレル／シリアル（Ｐ／Ｓ）変換を行ってシリアルデータの出力信号を得るＰ／Ｓ変換部、３０はＳ／Ｐ変換されたデータを格納するＦＩＦＯメモリＩＣ（以後、単にＦＩＦＯと呼ぶ）である。ＦＩＦＯ３０は、Ｓ／Ｐ変換データが８ビットのデータ構成であれば、これに１ビット追加して９ビット幅とし、並列の８ビットデータをＳ／Ｐ変換するタイミングに同期して８ビット幅の部分（伝送データ部分）に書き込む。つまり、８クロックに１回ずつの書き込み処理とする。また、メモリ深さは、遅延量の最大値か、それ以上とする。
【００２９】
３１はクロックパルスをカウントするカウンタ（８ビットカウンタ）、３３は遅延量設定回路、３４は減算回路（ダウンカウンタ）で、前記遅延量設定回路３３の設定遅延量を設定入力、前記カウンタ３１の出力（巡回回数）を減算入力とする。この減算回路（ダウンカウンタ）３４の零出力（カウントアップ出力）を読み出し兼Ｐ／Ｓロード信号とする。これらと、カウンタ３１の内容から書き込み信号を作成するデコーダ（図示省略）などによって、ＦＩＦＯ３０の書き込み、読み出し回路を構成している。
【００３０】
２０１はＦＩＦＯ３０の１ビット追加部分の出力を反転するＮＯＴ回路（インバータ）、２０２はこのＮＯＴ回路２０１の出力を入力とするＤフリップフロップで、その出力をＦＩＦＯ３０の１ビット追加部分の入力としている。つまり、ＦＩＦＯ３０の１ビット追加部分の出力を反転して入力に戻すことにより、ＦＩＦＯ３０の深さ（ストアされたデータ量）に相当する時間毎に反転する矩形波信号を作成するようにしている。２０３は遅延時間計測用カウンタ、２０４はラッチ回路、２０５は伝送遅延時間を表示する７セグメント表示器である。遅延時間計測用カウンタ２０３は、ＦＩＦＯ３０の１ビット追加部分の出力をイネーブル信号とし、ＦＩＦＯ３０の深さに相当する時間、計数入力（例えば、１０ｋＨｚクロック）をカウントする。カウント結果はラッチ回路２０４でラッチし表示器２０５に表示する。１２ビットカウンタを使用し、１０ｋＨｚクロックを計数入力とした場合、測定精度（分解能）は０．１ｍｓ、測定範囲は３桁表示０．１〜２０．０ｍｓとなる。
【００３１】
次に、動作について述べる。タイミングの一例を図５に示す。この実施形態では、書き込み、読み出しのアドレス生成を必要せず、ＦＩＦＯ３０への書き込みタイミングと読み出しタイミングの時間差により遅延が発生する。遅延量設定回路３３は、入力部の書き込み信号に対応した遅延データ分の遅れをもって読み出し信号を設定できるような方式とする。入力信号は８クロック毎にＳ／Ｐ変換され、Ｓ／Ｐ変換のタイミングに同期して８ビットデータがＦＩＦＯ３０の８ビット幅の部分（伝送データ部分）に書き込まれる。このデータは、直ちにＦＩＦＯ３０の出口に移送される。データの書き込み後、遅延設定時間が経過すると減算回路３４に零出力（読み出し兼Ｐ／Ｓロード信号）が生じる。これに伴い、データの読み出しが行われＰ／Ｓ変換部２でＰ／Ｓ変換されて、出力信号（シリアルデータ）となる。この結果、データの伝送は、書き込みタイミングと読み出しタイミングの時間差だけ遅延することになる。
【００３２】
一方、伝送データの書き込みに伴い、ＦＩＦＯ３０の１ビット追加部分にもＤフリップフロップ２０２の出力（例えば、Ｈレベル）が逐次書き込まれる。このＦＩＦＯ３０の１ビット追加部分へのＨレベル情報（Ｄフリップフロップ２０２の出力）の書き込みは、伝送データ分だけ続く。そして、設定遅延量が経過すると、先に書き込まれた遅延測定用情報から順次読み出される。ＦＩＦＯ３０の１ビット追加部分の出力は、遅延時間計測用カウンタ２０３のイネーブル信号となっており、そのＬレベルからＨレベルへの立ち上がりでカウンタ２０３がクリアされ、続いて計数入力のカウントが行われる。ＦＩＦＯ３０の１ビット追加部分の出力のＨレベルは、ＦＩＦＯ３０の深さに相当する時間継続されることになり、その間カウンタ２０３において計数入力がカウントされる。このカウント結果、つまり伝送データの伝送遅延時間の計数出力がラッチ回路２０４にラッチされ、表示器２０５に表示される。そのタイミングは、図５に示すようにＦＩＦＯ３０の深さ（時間）、つまり伝送遅延時間を示している。
【００３３】
なお、この場合も、伝送遅延時間を示すことになるＦＩＦＯ３０の深さ（時間）は、ＦＩＦＯ３０の１ビット追加部分の入出力レベル関係を反対にすれば、Ｌレベルの時間がこれに相当する。
【００３４】
上述したように、各実施形態は、Ｓ／Ｐ変換後の並列データのビット数に遅延測定用の１ビットを追加したビット幅のメモリを使用し、その１ビット追加部分でリングバッファ長さ（時間）、あるいはＦＩＦＯの深さ（ＲＡＭの場合のリングバッファの長さに相当）毎に反転する矩形波信号を作成するとともに、１ビット追加部分の出力を遅延時間計測用カウンタのイネーブル信号として計数制御を行うようにしたものであり、簡易な構成でありながら伝送遅延を常時、正確に確認できる。
【００３５】
【発明の効果】
以上のように本発明によれば、伝送遅延に伝送データ構成のビット数に対応したビット幅のメモリＩＣを使用し、その書き込みアドレスと読み出しアドレスの差分、あるいは書き込みタイミングと読み出しタイミングの時間差（遅れ）に応じて任意の遅延設定を可能とした場合、遅延時間測定用として１ビット追加したメモリビット幅とし、その出力を反転して入力に戻して、リングバッファの長さ、あるいはＦＩＦＯの深さに相当する時間毎に反転する矩形波信号を作成するとともに、１ビット追加部分の出力を遅延時間計測用カウンタのイネーブル信号として計数入力をカウントし、ラッチ、表示するようにしたので、設定通りに伝送データが遅延しているか否かを表示によって常時確認することができる。しかも、その確認を、容易に、かつ確実に行える、といった利点がある。
【図面の簡単な説明】
【図１】本発明の実施形態１を示す回路構成図。
【図２】本発明の実施形態２を示す回路構成図。
【図３】実施形態２のタイミングチャート。
【図４】本発明の実施形態３を示す回路構成図。
【図５】実施形態３のタイミングチャート。
【図６】従来例を示す構成説明図。
【図７】メモリＩＣを応用した伝送遅延設定装置（先願）を光ＰＣＭリレーの模擬試験に適用した場合の接続図。
【図８】メモリＩＣ応用の伝送遅延設定装置（先願）を光ＰＣＭリレーの模擬試験に適用した場合の遅延特性図。
【符号の説明】
１…Ｓ／Ｐ変換部
２…Ｐ／Ｓ変換部
３…ラッチ回路
４…伝送データ用入力側ゲート
５…伝送データ用出力側ゲート
１０…２ポートメモリ
１１…カウンタ
１３…遅延量設定回路
１４…加算または減算回路
２０…汎用メモリ
２１…カウンタ
２３…遅延量設定回路
２４…加算または減算回路
２５…マルチプレクサ
３０…ＦＩＦＯ
３１…カウンタ
３３…遅延量設定回路
３４…減算回路（ダウンカウンタ）
２０１…ＮＯＴ回路
２０２…Ｄフリップフロップ
２０３…遅延時間計測用カウンタ
２０４…ラッチ回路
２０５…７セグメント表示器
２０７…遅延測定用出力側ゲート回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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