(57)【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴと、キャパシタとを具備する半導体集積回路装置の製造方法において、
前記ＭＯＳＦＥＴのゲート電極とゲート絶縁膜と半導体領域とを形成する工程と、
窒化シリコン膜を形成する工程と、
前記窒化シリコン膜の上に前記キャパシタの電極を形成する工程と、
前記キャパシタの電極を形成する工程の後に絶縁膜を堆積する工程と、
前記絶縁膜を堆積する工程の後に前記絶縁膜に接続孔を設ける工程とを有し、
前記窒化シリコン膜を形成する工程で形成された窒化シリコン膜は、前記キャパシタの誘電膜であり、前記接続孔を設ける工程においてエッチングストッパとして用いられることを特徴とする半導体集積回路装置の製造方法。
【請求項２】
請求項１記載の半導体集積回路装置の製造方法であって、
前記接続孔を設ける工程は、前記窒化シリコン膜を残した状態で前記絶縁膜をエッチングする工程と前記窒化シリコン膜をエッチングして除去する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
請求項１または２記載の半導体集積回路装置の製造方法であって、
前記接続孔を設ける工程後、プラグを形成する工程と、
前記プラグを形成する工程後、配線を形成する工程とを更に具備し、
前記プラグは前記半導体領域と前記配線とを接続することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置の製造方法であって、
前記キャパシタはフィールド絶縁膜の上に配置され、ＳＲＡＭメモリセルの２つの記憶ノード間に設けられたものであって、
前記キャパシタの電極は窒化チタン膜を用いて形成されていることを特徴とする半導体集積回路装置の製造方法。
【請求項５】
基板の表面の選択的な領域を熱酸化して、酸化シリコン膜からなるフィールド絶縁膜を形成する工程と、
その後、前記基板の素子形成領域にＭＯＳＦＥＴを複数個形成すると共に前記フィールド絶縁膜の上に前記ＭＯＳＦＥＴの少なくとも１個以上のＭＯＳＦＥＴにおけるゲート電極と連結している配線層を前記ゲート電極と同一の製造工程によって２列形成する工程と、
前記フィールド絶縁膜の上に、キャパシタの下部電極を前記２列の配線層の一方の配線層の表面と連結した状態で形成する工程と、
その後、前記基板の全面に、キャパシタの誘電体としての窒化シリコン膜を形成する工程と、
その後、前記フィールド絶縁膜の上に、キャパシタの上部電極を前記２列の配線層の他方の配線層の表面と連結した状態で形成する工程と、
前記基板の上に、酸化シリコンを含有する絶縁膜を形成する工程と、
前記ＭＯＳＦＥＴのソースおよびドレインとしての半導体領域の上の前記絶縁膜に接続孔をフォトリソグラフィ技術と選択エッチング技術とを使用して、前記窒化シリコン膜をエッチングストッパ膜として形成する工程と、
その後、前記接続孔の下部の前記窒化シリコン膜をエッチングによって取り除く工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項６】
基板の表面の選択的な領域に溝を形成し、その溝にトレンチアイソレーション構造の酸化シリコン膜からなるフィールド絶縁膜を形成する工程と、
その後、前記基板の素子形成領域に、ゲート電極の表面に窒化シリコン膜を有するＭＯＳＦＥＴを複数個形成すると共に前記フィールド絶縁膜の上に前記ＭＯＳＦＥＴの少なくとも１個以上のＭＯＳＦＥＴにおけるゲート電極と連結している配線層を前記ゲート電極およびその表面に形成されている窒化シリコン膜と同一の製造工程によって２列形成する工程と、
前記基板の上に酸化シリコン膜を含有する絶縁膜を形成した後、前記ゲート電極の表面の前記窒化シリコン膜をエッチングストッパ膜として使用して、ＣＭＰ法を使用して、前記酸化シリコンを含有する絶縁膜の表面を平坦化する工程と、
前記フィールド絶縁膜の上の前記２列の配線層の表面の窒化シリコン膜を取り除いた後、前記フィールド絶縁膜の上に、キャパシタの下部電極を前記２列の配線層の一方の配線層の表面と連結した状態で形成する工程と、
その後、前記基板の全面に、キャパシタの誘電体としての窒化シリコン膜を形成する工程と、
その後、前記フィールド絶縁膜の上に、キャパシタの上部電極を前記２列の配線層の他方の配線層の表面と連結した状態で形成する工程と、
前記基板の上に、酸化シリコンを含有する絶縁膜を形成する工程と、
前記ＭＯＳＦＥＴのソースおよびドレインとしての半導体領域の上の絶縁膜に接続孔をフォトリソグラフィ技術と選択エッチング技術とを使用して、前記窒化シリコン膜をエッチングストッパ膜として形成する工程と、
その後、前記接続孔の下部の前記窒化シリコン膜をエッチングによって取り除く工程と、
その後、前記接続孔における前記窒化シリコン膜の下にあった酸化シリコンを含有する絶縁膜をエッチングによって取り除く工程とを有することを特徴とする半導体集積回路装置の製造方法。
【請求項７】
請求項５または６記載の半導体集積回路装置の製造方法であって、前記キャパシタの下部電極を窒化チタン膜を用いて形成し、次いで窒素を含む雰囲気ガスに前記窒化チタン膜の表面をさらす処理を行い、その後、基板の全面にキャパシタの誘電体となる窒化シリコンを高温加熱方式の熱ＣＶＤ装置を使用して形成することを特徴とする半導体集積回路装置の製造方法。
【請求項８】
請求項５〜７のいずれか１項に記載の半導体集積回路装置の製造方法であって、前記基板に形成されている複数個のＭＯＳＦＥＴには、複数個のＣＭＯＳＦＥＴが含まれており、しかもそれがＳＲＡＭのＳＴＣ型メモリセルの構成要素となっていることを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造方法に関し、特に、多層配線構造にキャパシタを有し、能動素子としてＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）を有する半導体集積回路装置に適用して有効な半導体集積回路装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ところで、本発明者は、半導体集積回路装置の製造方法について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００３】
すなわち、ＭＯＳＦＥＴを有する半導体集積回路装置の製造方法において、半導体基板にＭＯＳＦＥＴを形成した後、その上に酸化シリコン膜を形成した後、その酸化シリコン膜にフォトリソグラフィ技術と選択エッチング技術とを使用して、ＭＯＳＦＥＴのソースおよびドレインとなる半導体領域（素子分離領域であるＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）構造のフィールド酸化シリコン膜とゲート電極の側壁の側壁酸化シリコン膜との間に配置されている半導体領域）に対するコンタクトホールを形成している。
【０００４】
しかしながら、前述した製造方法では、コンタクトホールを形成する酸化シリコン膜とフィールド酸化シリコン膜および側壁酸化シリコン膜とが同一の材料から構成されているために、フォトリソグラフィ技術と選択エッチング技術を使用してコンタクトホールを形成する際に、フィールド酸化シリコン膜と側壁酸化シリコン膜とがエッチングされないように、それらとコンタクトホールとの合わせずれを考慮してコンタクトホールを形成する領域を広い範囲としておく必要があった。
【０００５】
そのため、フィールド酸化シリコン膜および側壁酸化シリコン膜とコンタクトホールとの合わせずれが発生してもコンタクトホールを形成する際にフィールド酸化シリコン膜および側壁酸化シリコン膜がエッチングされて破壊しないように、半導体基板の上に形成する酸化シリコン膜の下部にエッチングストッパ膜としての窒化シリコン膜を形成する態様を採用する製造方法がある。
【０００６】
また、スタックド・キャパシタ（ｓｔａｃｋｅｄ  ｃａｐａｃｉｔｏｒ  ；ＳＴＣ）型メモリセルを備えているＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ）を有する半導体集積回路装置の製造方法において、容量素子であるキャパシタの下部電極を形成した後、その下部電極の上に誘電体としての絶縁膜を形成した後、その上に上部電極を形成している。この場合、キャパシタの下部電極および上部電極は、例えば窒化チタン（ＴｉＮ）膜を使用しており、誘電体としての絶縁膜は、例えば窒化シリコン膜を使用している。
【０００７】
なお、ＭＯＳＦＥＴを備えている半導体集積回路装置の製造工程に関する文献としては、例えば１９９０年１２月１５日、啓学出版株式会社発行のＷ・マリ著「図説超ＬＳＩ工学」ｐ１１７〜ｐ１３５に記載されているものがある。
【０００８】
【発明が解決しようとする課題】
ところが、前述したＭＯＳＦＥＴを有する半導体集積回路装置の製造方法において、酸化シリコン膜にコンタクトホールを形成する際に、その酸化シリコン膜の下部にエッチングストッパ膜としての窒化シリコン膜を形成すると、製造工程数が増加するという問題点が発生している。
【０００９】
また、前述したＳＴＣ型メモリセルを備えているＳＲＡＭを有する半導体集積回路装置の製造方法において、容量素子であるキャパシタにおける誘電体としての窒化シリコン膜をプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）法を用いて形成していることによって、キャパシタの形成後に加わる熱処理で、キャパシタの下部電極である窒化チタン膜とその上の窒化シリコン膜との密着性が弱まり、下部電極である窒化チタン膜から窒化シリコン膜がはがれるという問題点が発生している。
【００１０】
本発明の目的は、製造工程数が低減でき、しかも高信頼度のキャパシタを備えることができる半導体集積回路装置およびその製造方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明の半導体集積回路装置は、例えばＳＲＡＭのＳＴＣ型メモリセルの構成要素などのキャパシタの誘電体としての窒化シリコン膜と同一の製造工程によって形成されている窒化シリコン膜がＭＯＳＦＥＴのソースおよびドレインの上に設けられている接続孔の側面の絶縁膜の下部に配置されているものであり、その窒化シリコン膜が接続孔を形成する際のエッチングストッパ膜として使用されているものである。
【００１４】
また、本発明の半導体集積回路装置の製造方法は、例えば半導体基板などの基板の表面の選択的な領域を熱酸化して、ＬＯＣＯＳ構造の酸化シリコン膜からなるフィールド絶縁膜を形成した後、基板の素子形成領域にＭＯＳＦＥＴを複数個形成すると共にフィールド絶縁膜の上にＭＯＳＦＥＴの少なくとも１個以上のＭＯＳＦＥＴにおけるゲート電極と連結している配線層をゲート電極と同一の製造工程によって２列形成する工程と、フィールド絶縁膜の上に、キャパシタの下部電極を２列の配線層の一方の配線層の表面と連結した状態で形成した後、基板の全面に、キャパシタの誘電体としての窒化シリコン膜を形成する工程と、その後、フィールド絶縁膜の上に、キャパシタの上部電極を２列の配線層の他方の配線層の表面と連結した状態で形成する工程と、基板の上に、酸化シリコンを含有する絶縁膜を形成した後、ＭＯＳＦＥＴのソースおよびドレインとしての半導体領域の上の酸化シリコンを含有する絶縁膜に接続孔をフォトリソグラフィ技術と選択エッチング技術とを使用して、窒化シリコン膜をエッチングストッパ膜として形成する工程と、その後、接続孔の下部の窒化シリコン膜をエッチングによって取り除く工程とを有するものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００１６】
（実施の形態１）
本実施の形態は、ＳＲＡＭを有する半導体集積回路装置およびその製造方法であり、特に、ＳＴＣ型メモリセルの構成要素としてのキャパシタとＣＭＯＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）を備えているＳＲＡＭを有する半導体集積回路装置およびその製造方法である。
【００１７】
図１は、本実施の形態のＳＲＡＭを有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセルを示す回路図である。同図に示すように、本実施の形態のＳＲＡＭのＳＴＣ型メモリセルは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、かつ一対の駆動用ＭＯＳＦＥＴＱ２  ，Ｑ４  、一対の負荷用ＭＯＳＦＥＴＱ１  ，Ｑ３  および一対の転送用ＭＯＳＦＥＴＱ５  ，Ｑ６  で構成されている。これらのＭＯＳＦＥＴのうち、駆動用ＭＯＳＦＥＴＱ２  ，Ｑ４  および転送用ＭＯＳＦＥＴＱ５  ，Ｑ６  はＮチャネルＭＯＳＦＥＴで構成され、負荷用ＭＯＳＦＥＴＱ１  ，Ｑ３  はＰチャネルＭＯＳＦＥＴで構成されている。そして、４個のＮチャネルＭＯＳＦＥＴと２個のＰチャネルＭＯＳＦＥＴはＣＭＯＳ型で構成されている。
【００１８】
上記メモリセルを構成する６個のＭＯＳＦＥＴのうち、一対の駆動用ＭＯＳＦＥＴＱ２  ，Ｑ４  と一対の負荷用ＭＯＳＦＥＴＱ１  ，Ｑ３  は、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。このフリップフロップ回路の一方の入出力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ５  のソース、ドレイン領域の一方に電気的に接続され、他方の入出力端子（蓄積ノード）は転送用ＭＯＳＦＥＴＱ６  のソース、ドレイン領域の一方に電気的に接続されている。
【００１９】
転送用ＭＯＳＦＥＴＱ５  のソース、ドレイン領域の他方にはデータ線ＤＬが電気的に接続され、転送用ＭＯＳＦＥＴＱ６  のソース、ドレイン領域の他方にはデータ線／ＤＬが電気的に接続されている。また、フリップフロップ回路の一端（負荷用ＭＯＳＦＥＴＱ１  ，Ｑ３  の各ソース領域）は電源電圧（Ｖｃｃ）に接続され、多端（駆動用ＭＯＳＦＥＴＱ２  ，Ｑ４  の各ソース領域）は基準電圧（Ｖｓｓ）に接続されている。電源電圧（Ｖｃｃ）は例えば３Ｖであり、基準電圧（Ｖｓｓ）は例えば０Ｖ（ＧＮＤ）である。
【００２０】
また、上記フリップフロップ回路の入出力端子間は、一対の局所配線Ｌ１  ，Ｌ２  を介して交差結合している。そして、本実施の形態の一対の局所配線Ｌ１  ，Ｌ２  は、異なる配線層を用いて形成している。また、上層の局所配線Ｌ２  と下層の局所配線Ｌ１  とそれらの間に介在する薄い絶縁膜とでキャパシタ（容量素子）Ｃを構成している。すなわち、上層の局所配線Ｌ２  はキャパシタＣの一方の電極を構成し、下層の局所配線Ｌ１  は他方の電極を構成し、絶縁膜は誘電体膜を構成している。したがって、上層の局所配線Ｌ２  と下層の局所配線Ｌ１  とを上下に重なり合うように配置し、上層の局所配線Ｌ２  と下層の局所配線Ｌ１  とそれらの間に介在する絶縁膜とでキャパシタＣを構成していることによって、メモリセルの蓄積ノード容量を増やすことができるので、メモリセルサイズの微細化や動作電源電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐことができる。
【００２１】
図２は、本実施の形態のＳＲＡＭを有する半導体集積回路装置およびその製造方法を説明するための前述したＳＲＡＭのＳＴＣ型メモリセルを模式的に示す平面図である。なお、図２において、ＳＲＡＭのＳＴＣ型メモリセルにおける各ＭＯＳＦＥＴ、そのソース／ドレインおよびゲート電極、キャパシタならびにそれらの接続孔の配置を模式的に示している。
【００２２】
図２において、Ｇ１  はＭＯＳＦＥＴＱ１  とＭＯＳＦＥＴＱ２  とのゲート電極およびそれらを連結している導電層であり、Ｇ２  はＭＯＳＦＥＴＱ３  とＭＯＳＦＥＴＱ４  とのゲート電極およびそれらを連結している導電層であり、Ｇ３  はＭＯＳＦＥＴＱ５  とＭＯＳＦＥＴＱ６  とのゲート電極およびそれらを連結している導電層（ワード線ＷＬ）である。また、Ｈ１ａ〜Ｈ６ａは各ＭＯＳＦＥＴであるＱ１  〜Ｑ６  の各ソースに対応する接続孔であり、Ｈ１ｂ〜Ｈ５ｂは各ＭＯＳＦＥＴであるＱ１  〜Ｑ５  の各ドレインに対応する接続孔である。ＨＧ１はＧ１  およびキャパシタＣの一方の電極に連結している接続孔であり、ＨＧ２はＧ２  およびキャパシタＣの他方の電極に連結している接続孔である。さらに、同図において、２点鎖線で示す領域はキャパシタＣを配置している領域である。また、点線で示す領域は各ＭＯＳＦＥＴのソースおよびドレインを配置している領域である。
【００２３】
次に、図３〜図１０を用いて、本実施の形態のＳＲＡＭを有する半導体集積回路装置およびその製造方法を説明する。図３〜図１０は、本実施の形態のＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。なお、図３〜図１０において、左側の図は図２におけるＡ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのキャパシタを配置する領域の断面図である。また、右側の図は図２におけるＢ−Ｂ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ２  を配置する領域の断面図である。
【００２４】
まず、図３に示すように、例えば単結晶シリコンからなるｐ型の半導体基板１にｎ型のウエル２とｐ型のウエル３を形成した後、半導体基板１の表面の選択的な領域を熱酸化して、ＬＯＣＯＳ構造の酸化シリコン膜からなるフィールド絶縁膜４を形成する。なお、ｎ型のウエル２とｐ型のウエル３の形成工程は、フィールド絶縁膜４を形成した後に行う態様とすることができる。
【００２５】
次に、図４に示すように、ｎ型のウエル２およびｐ型のウエル３が形成されている半導体基板１の表面に例えば酸化シリコン膜などからなるゲート絶縁膜５を形成した後、ゲート絶縁膜５の表面に導電性の多結晶シリコン膜などからなるゲート電極６を形成する。なお、左側の図におけるフィールド絶縁膜４の上に形成されているゲート電極６は後述するキャパシタの下部電極に接続される導電層と上部電極に接続される導電層である。
【００２６】
その後、ｐ型のウエハ３の表面の選択的な領域にｎ型の不純物をイオン注入し、拡散してＮチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半導体領域７を形成する。その後、図示を省略しているが、ｎ型のウエハ２の表面の選択的な領域にｐ型の不純物をイオン注入し、拡散してＰチャネルＭＯＳＦＥＴのソースおよびドレインとなるｐ型の半導体領域を形成する。次に、ゲート電極６の側面に例えば酸化シリコン膜などからなる側壁絶縁膜（サイドウォールスペーサ）８を形成する。
【００２７】
次に、図５に示すように、キャパシタを形成する領域のゲート電極６（図５における左端のゲート電極６）に連結しているキャパシタの下部電極９を形成する。
【００２８】
すなわち、半導体基板１の上にキャパシタの下部電極９となる窒化チタン（ＴｉＮ）膜をスパッタリング法またはＣＶＤ法を使用して数百オングストローム程度の膜厚をもって形成する。その後、例えばプラズマアンモニア（ＮＨ３  ）またはプラズマ窒素（Ｎ２  ）などの窒素を含む雰囲気ガスに窒化チタン膜の表面をさらす処理を行うことによって、窒化チタン膜の表面が分子量論的に過剰な窒素と反応するので、安定した表面状態の窒化チタン膜とすることができる。次に、フォトリソグラフィ技術と選択エッチング技術とを使用して、窒化チタン膜の不要な領域を取り除いて、キャパシタの下部電極９としてのパターンを形成する。
【００２９】
その後、図６に示すように、半導体基板１の全面にキャパシタの誘電体となる窒化シリコン（Ｓｉ３  Ｎ４  ）膜１０を高温加熱方式の熱ＣＶＤ装置を使用して数百オングストローム程度の膜厚をもって形成する。この場合、高温加熱方式の熱ＣＶＤ装置は、例えば８００〜９００℃程度の高温加熱方式であることによって、形成された窒化シリコン膜１０に水分などの不要な物質を疎外でき、耐熱性のよい高信頼度でしかも高性能な窒化シリコン膜１０とすることができる。また、窒化シリコン膜１０の下の下部電極９としての窒化チタン膜との化学反応が防止できることによって、高信頼度でしかも高性能な窒化シリコン膜１０とすることができる。
【００３０】
次に、図７に示すように、キャパシタを形成する領域のゲート電極６（図７における左端から２番目のゲート電極６）の上の窒化シリコン膜１０をフォトリソグラフィ技術と選択エッチング技術とを使用して取り除き、その領域に接続孔１１を形成する。
【００３１】
その後、キャパシタを形成する領域に接続孔１１が形成されたゲート電極６（図７における左端から２番目のゲート電極６）に連結しているキャパシタの上部電極１２を形成する。すなわち、半導体基板１の上にキャパシタの上部電極１２となる窒化チタン膜をスパッタリング法またはＣＶＤ法を使用して数百オングストローム程度の膜厚をもって形成する。その後、フォトリソグラフィ技術と選択エッチング技術とを使用して、窒化チタン膜の不要な領域を取り除いて、キャパシタの上部電極１２としてのパターンを形成する。なお、キャパシタの上部電極１２は、導電性の多結晶シリコン膜または窒化チタン膜と導電性の多結晶シリコン膜との積層膜などの種々の材料からなる導電膜の態様とすることができる。
【００３２】
次に、図８に示すように、半導体基板１の上に酸化シリコンを含有する絶縁膜１３を形成する。この場合、酸化シリコンを含有する絶縁膜１３は、例えば酸化シリコン膜をＣＶＤ法、プラズマＣＶＤ法または回転塗布法などを使用して形成した後、必要に応じてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  、化学機械研磨）法を使用して、その表面を平坦化処理することにより、平坦化された絶縁膜１３としている。また、別の態様として、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜をプラズマＣＶＤ法などを使用して形成することができる。また、酸化シリコンを含有する絶縁膜１３の形成時に、キャパシタの領域が７００℃〜９００℃の高温にさらされる場合があるが、前述した窒素を含む雰囲気ガスに窒化チタン膜（キャパシタの下部電極９）の表面をさらす処理を行っているので、キャパシタの下部電極９としての窒化チタン膜とその上の窒化シリコン膜１０とが非反応性効果があって、それらの密着度が高く、それらの密着性を低減することはない。
【００３３】
その後、酸化シリコンを含有する絶縁膜１３の上にレジスト膜１４を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、接続孔１５および接続孔１６を形成する。すなわち、フォトリソグラフィ技術を使用してパターン化されたレジスト膜１４をエッチング用マスクとして使用して、絶縁膜１３をドライエッチングを使用して接続孔１５および接続孔１６を形成する。この場合、酸化シリコンを含有する絶縁膜１３がドライエッチングされてその下の窒化シリコン膜１０がドライエッチングに対してエッチングストッパ膜となる（絶縁膜１３の一部である酸化シリコンがエッチングされて、窒化シリコン膜１０がエッチングされない状態）ように、一酸化炭素（ＣＯ）ガスと水素（Ｈ）が含有されているフッ化カーボン（Ｃｘ  Ｆｙ  ）ガスとの混合ガスまたはその混合ガスにアルゴン（Ａｒ）ガスを加えた混合ガスをエッチング用ガスとして使用している。また、フッ化カーボン（Ｃｘ  Ｆｙ  ）ガスとしては、Ｃ４  Ｆ８  ガスまたはＣＦ４  ガスなどを使用している。
【００３４】
したがって、酸化シリコンを含有する絶縁膜１３に接続孔１５および接続孔１６を形成する際に、エッチングストッパ膜として機能する窒化シリコン膜１０が絶縁膜１３の下に配置されていることによって、その窒化シリコン膜１０の下の酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が絶縁膜１３に接続孔１５および接続孔１６を形成する際に、エッチングされるのを防止することができる。
【００３５】
その後、酸化シリコンを含有する絶縁膜１３をエッチング用マスクとして使用して、その絶縁膜１３に形成されている接続孔１５および接続孔１６の下部の窒化シリコン膜１０を別のエッチング用ガスを使用したドライエッチングを使用して取り除く作業を行う。この場合、窒化シリコン膜１０がドライエッチングされて酸化シリコンを含有する絶縁膜１３（接続孔１５および接続孔１６の側面）がそのドライエッチングに対してエッチングストッパ膜となる（窒化シリコン膜１０がエッチングされて、絶縁膜１３の一部である酸化シリコンがエッチングされない状態）ように、フッ化カーボンガスをエッチング用ガスとして使用している。また、フッ化カーボンガスとしては、Ｃ４  Ｆ８  ガスなどを使用している。
【００３６】
したがって、このドライエッチングによって、接続孔１５および接続孔１６における窒化シリコン膜１０のみがエッチングされて取り除かれ、そのドライエッチングによって、接続孔１５および接続孔１６の側壁の酸化シリコンを含有する絶縁膜１３、窒化シリコン膜１０の下の酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が窒化シリコン膜１０を取り除く際に、エッチングされるのを防止することができる。
【００３７】
次に、図９に示すように、不要となったレジスト膜１４を取り除いた後に、例えば、選択ＣＶＤ法を使用してタングステン（Ｗ）を接続孔１５，１６に埋め込んで、接続孔１５にプラグ１７を形成すると共に接続孔１６にプラグ１８を形成する。この場合、接続孔１５，１６に埋め込むプラグ１７，１８は、タングステン以外のチタン（Ｔｉ）、モリブデン（Ｍｏ）などの高融点金属またはＴｉＮ、ＴｉＷなどの高融点金属化合物あるいはアルミニウムまたは導電性の多結晶シリコンなどの導電体を使用することができ、それらの導電体を選択ＣＶＤ法、ＣＶＤまたはスパッタリング法を使用して接続孔１５，１６に埋め込んだ後、絶縁膜１３上の不要な導電体を選択エッチング法またはＣＭＰ法などによって取り除くことによって、プラグ１７，１８を形成する態様とすることができる。
【００３８】
その後、図１０に示すように、プラグ１７，１８を含む絶縁膜１３の上に例えばアルミニウムなどの導電体をスパッタリング法などを使用して堆積した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、配線層パターンを形成し、プラグ１７の上に配線層１９を形成すると共にプラグ１８の上に配線層２０を同時に形成する。次に、半導体基板１の上に必要に応じて多層配線層を形成した後、その上にパッシベーション膜（図示を省略）を形成することにより、半導体集積回路装置の製造工程を終了する。
【００３９】
図１０において、左側の図は図２におけるＡ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのキャパシタを配置している領域の断面図である。また、右側の図は図２におけるＢ−Ｂ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ２  を配置している領域の断面図である。
【００４０】
図１０において、左端のゲート電極６は、図２におけるＧ１  に相当し、ＭＯＳＦＥＴＱ１  とＭＯＳＦＥＴＱ２  とのゲート電極６およびそれらを連結している導電層である。また、この左端のゲート電極６の表面には接続孔ＨＧ１に相当する接続孔を介してキャパシタＣの下部電極９が連結されている。
【００４１】
また、左端から２番目のゲート電極６は、図２におけるＧ２  に相当し、ＭＯＳＦＥＴＱ３  とＭＯＳＦＥＴＱ４  とのゲート電極６およびそれらを連結している導電層である。また、この左端から２番目のゲート電極６の表面には接続孔ＨＧ２に相当する接続孔１１を介してキャパシタＣの上部電極１２が連結されている。
【００４２】
図１０において、右側の図のＭＯＳＦＥＴは、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ２  に相当し、その左側の半導体領域７はソースに相当し、右側の半導体領域７はドレインに相当している。
【００４３】
また、ＭＯＳＦＥＴＱ２  のソースに相当する左側の半導体領域７の上の接続孔１５は図２における接続孔Ｈ２ａに相当し、ＭＯＳＦＥＴＱ２  のドレインに相当する右側の半導体領域７の上の接続孔１６は図２における接続孔Ｈ２ｂに相当している。
【００４４】
したがって、図２における各ＭＯＳＦＥＴＱ１  〜Ｑ６  の各ソースに対応する接続孔Ｈ１ａ〜Ｈ６ａおよび各ＭＯＳＦＥＴＱ１  〜Ｑ５  の各ドレインに対応する接続孔Ｈ１ｂ〜Ｈ５ｂは、前述した接続孔１５（図２における接続孔Ｈ２ａに相当）および接続孔１６（図２における接続孔Ｈ２ｂに相当）を形成する製造工程と同一製造工程を使用して形成することができる。
【００４５】
また、ＭＯＳＦＥＴＱ２  のソースに相当する左側の半導体領域７の上の接続孔１５に埋め込まれているプラグ１７上の配線層１９は、図１におけるフリップフロップ回路の一端（駆動用ＭＯＳＦＥＴＱ２  ，Ｑ４  の各ソース）と接続されている例えば０Ｖの基準電圧（Ｖｓｓ）を供給しているグランド（ＧＮＤ）配線層である。
【００４６】
また、ＭＯＳＦＥＴＱ２  のドレインに相当する右側の半導体領域７の上の接続孔１６に埋め込まれているプラグ１８上の配線層２０は、図１における負荷用ＭＯＳＦＥＴＱ３  のドレイン領域と局所配線Ｌ１  とに接続されている配線層である。
【００４７】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、半導体基板１の全面にキャパシタの誘電体となる窒化シリコン膜１０を形成しており、その窒化シリコン膜１０の上に酸化シリコンを含有する絶縁膜１３を形成した後、酸化シリコンを含有する絶縁膜１３に接続孔１５，１６を形成する際に、窒化シリコン膜１０をエッチングストッパ膜として使用したフォトリソグラフィ技術と選択エッチング技術とによって酸化シリコンを含む絶縁膜１３をエッチングした後、接続孔１５，１６の下部の窒化シリコン膜１０を窒化シリコン膜１０のみがエッチングされて、接続孔１５，１６の側面の酸化シリコン膜を含有する絶縁膜１３と窒化シリコン膜１０の下の酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８がエッチングされないエッチング法を使用して、窒化シリコン膜１０をエッチングして取り除くことによって、接続孔１５，１６を形成している。
【００４８】
したがって、酸化シリコンを含有する絶縁膜１３に接続孔１５，１６を形成する際に、エッチングストッパ膜として機能する窒化シリコン膜１０が絶縁膜１３の下に配置されていることによって、その窒化シリコン膜１０の下の酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８がエッチングされるのが防止することができる。また、接続孔１５，１６における窒化シリコン膜１０のみがエッチングされて取り除かれ、そのエッチングによって、接続孔１５、１６の側壁の酸化シリコンを含有する絶縁膜１３、窒化シリコン膜１０の下の酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が窒化シリコン膜１０を取り除く際に、エッチングされるのを防止することができる。
【００４９】
その結果、酸化シリコンを含有する絶縁膜１３にフォトリソグラフィ技術と選択エッチング技術とを使用して、接続孔１５，１６を形成する際に、その接続孔１５，１６を形成する領域にキャパシタの誘電体となる窒化シリコン膜１０を配置していることによって、フォトリソグラフィ技術と選択エッチング技術との合わせ精度が大きくなって、接続孔１５，１６と酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が重なった状態となったとしても、接続孔１５，１６を形成する際のエッチングによって、酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８がエッチングされて破壊されることを防止できるので、それらの合わせずれがあってもその合わせずれを考慮することなく微細加工をもって接続孔１５，１６を形成することができる。
【００５０】
また、接続孔１５，１６を形成する際のエッチングによって、酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８がエッチングされて破壊されることを防止できるので、高信頼度の接続孔１５，１６を有する半導体集積回路装置を高製造歩留りをもって製造することができる。また、酸化シリコンを含有する絶縁膜１３にフォトリソグラフィ技術と選択エッチング技術とを使用して、接続孔１５，１６を形成する際に、その接続孔１５，１６を形成する領域にキャパシタの誘電体となる窒化シリコン膜１０を形成する製造工程を使用してエッチングストッパ膜としての窒化シリコン膜１０を配置していることによって、エッチングストッパ膜としての窒化シリコン膜１０を形成する製造工程として、キャパシタの誘電体となる窒化シリコン膜１０を形成する製造工程と同一工程を使用しているので、製造工程数を増加することなく、エッチングストッパ膜としての窒化シリコン膜１０を容易に形成することができる。
【００５１】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、キャパシタを形成する領域のゲート電極６（図５における左端のゲート電極６）に連結しているキャパシタの下部電極９を窒化チタン（ＴｉＮ）膜によって形成し、しかも、例えばプラズマアンモニアまたはプラズマ窒素などの窒素を含む雰囲気ガスに窒化チタン膜の表面をさらす処理を行っていることによって、窒化チタン膜の表面が分子量的に過剰なチタンと窒素の反応が行えるので、安定した表面状態の窒化チタン膜とすることができる。また、その後、半導体基板１の全面にキャパシタの誘電体となる窒化シリコン膜１０を高温加熱方式の熱ＣＶＤ装置を使用して形成している。
【００５２】
したがって、窒化シリコン膜１０の水分などの不要な物質を疎外でき、耐熱性のよい高信頼度でしかも高性能な窒化シリコン膜１０とすることができる。また、窒化シリコン膜１０の下の下部電極９としての窒化チタン膜との化学反応を防止できることによって、高信頼度でしかも高性能な窒化シリコン膜１０とすることができる。さらに、キャパシタを形成した後の製造工程において、例えば酸化シリコンを含有する絶縁膜１３の形成時に、キャパシタの領域が７００℃〜９００℃の高温にさらされる場合があるが、前述した窒素を含む雰囲気ガスに窒化チタン膜（キャパシタの下部電極９）の表面をさらす処理を行っているので、キャパシタの下部電極９としての窒化チタン膜とその上の窒化シリコン膜１０とが非反応性効果があって、それらの密着度が高く、それらの密着性を低減することはない。その結果、キャパシタの容量の変化および不良などを防止できるので、高信頼度で高性能なキャパシタを有する半導体集積回路装置を製造することができる。
【００５３】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、キャパシタを形成する領域は、ＭＯＳＦＥＴが形成されている領域の間のフィールド絶縁膜４の上に配置しており、ＭＯＳＦＥＴに影響されなくて、フィールド絶縁膜４の上に広い範囲のキャパシタを設計仕様に応じて形成できるので、設計仕様に応じて大容量のキャパシタを配置することができる。その結果、本実施の形態のＳＲＡＭを有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセルは、メモリセルの蓄積ノード容量を増やすことができるので、メモリセルサイズの微細化や動作電源電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐことができる。
【００５４】
（実施の形態２）
図１１〜図１８は、本発明の他の実施の形態である半導体集積回路装置の製造工程を示す断面図である。本実施の形態の半導体集積回路装置およびその製造方法は、前述した実施の形態１と同様に、ＳＲＡＭを有する半導体集積回路装置およびその製造方法であり、特に、ＳＴＣ型メモリセルの構成要素としてのキャパシタとＣＭＯＳＦＥＴを備えているＳＲＡＭを有する半導体集積回路装置およびその製造方法である。したがって、本実施の形態のＳＲＡＭを有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセルを示す回路図は、図１と同様であり、本実施の形態のＳＲＡＭを有する半導体集積回路装置およびその製造方法を説明するための前述したＳＲＡＭのＳＴＣ型メモリセルを模式的に示す平面図は、図２と同様である。
【００５５】
次に、図１１〜図１８を用いて、本実施の形態のＳＲＡＭを有する半導体集積回路装置およびその製造方法を説明する。なお、図１１〜図１８において、左側の図は図２におけるＡ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのキャパシタを配置する領域の断面図である。また、右側の図は図２におけるＢ−Ｂ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ２  を配置する領域の断面図である。
【００５６】
まず、図１１に示すように、例えば単結晶シリコンからなるｐ型の半導体基板１にｎ型のウエル２とｐ型のウエル３を形成した後、半導体基板１の表面の選択的な領域に溝２５を形成し、その溝２５に酸化シリコン膜を埋め込んだ後、半導体基板１の表面をＣＭＰ法を使用して平坦化することによって、トレンチアイソレーション構造の酸化シリコン膜からなるフィールド絶縁膜４を形成する。なお、ｎ型のウエル２とｐ型のウエル３の形成工程は、フィールド絶縁膜４を形成した後に行う態様とすることができる。
【００５７】
トレンチアイソレーション構造の酸化シリコン膜からなるフィールド絶縁膜４を形成する製造工程は、次の通りである。すなわち、半導体基板１の表面に酸化シリコン膜とその上に窒化シリコン膜を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、素子活性領域の周辺（素子分離領域）に溝２５を形成する。次に、半導体基板１の上にＣＶＤ法を使用して酸化シリコン膜を堆積して、溝２５にその酸化シリコン膜を埋め込んだ後、ＣＭＰ法を使用して半導体基板１の上の不要な酸化シリコン膜を取り除くと共に半導体基板１および溝２５に埋め込まれている酸化シリコン膜の表面を平坦化して、トレンチアイソレーション構造の酸化シリコン膜からなるフィールド絶縁膜４を形成する。
【００５８】
この場合、トレンチアイソレーション構造の酸化シリコン膜からなるフィールド絶縁膜４を有する半導体基板１の表面は平坦化されている。すなわち、フィールド絶縁膜４の表面と素子活性領域であるｐ型のウエル３を備えている半導体基板１の表面とが同一の平面状態となっており、それらがＣＭＰ法を使用して平坦化されている。
【００５９】
その後、図１２に示すように、ｎ型のウエル２およびｐ型のウエル３が形成されている半導体基板１の表面に例えば酸化シリコン膜などからなるゲート絶縁膜５を形成した後、ゲート絶縁膜５の表面に導電性の多結晶シリコン膜などからなるゲート電極６とゲート電極６の上に窒化シリコン膜２１を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、ゲート領域となる窒化シリコン膜２１、ゲート電極６、ゲート絶縁膜５のパターン化を行い、例えば１０００〜４０００オングストローム程度の高さのゲート領域を形成する。
【００６０】
なお、左側の図におけるフィールド絶縁膜４の上に形成されているゲート電極６は後述するキャパシタの下部電極に接続される導電層と上部電極に接続される導電層である。また、ゲート電極６は、導電性の多結晶シリコン膜以外に、導電性の多結晶シリコン膜とその上の高融点金属などのメタル膜との積層膜または導電性の多結晶シリコン膜とその上のチタンシリサイド膜またはタングステンシリサイド膜などのシリサイド膜との積層膜などの多層配線構造とすることができる。
【００６１】
その後、ｐ型のウエハ３の表面の選択的な領域にｎ型の不純物をイオン注入し、拡散してＮチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半導体領域７を形成する。その後、図示を省略しているが、ｎ型のウエハ２の表面の選択的な領域にｐ型の不純物をイオン注入し、拡散してＰチャネルＭＯＳＦＥＴのソースおよびドレインとなるｐ型の半導体領域を形成する。次に、ゲート電極６の側面に例えば酸化シリコン膜などからなる側壁絶縁膜（サイドウォールスペーサ）８を形成する。
【００６２】
次に、図１３に示すように、半導体基板１の上にＣＶＤ法を使用して、酸化シリコン膜２２を堆積した後、ＣＭＰ法を使用して窒化シリコン膜２１の表面までの不要な酸化シリコン膜２２を取り除くと共に酸化シリコン膜２２の平坦化を行う。この場合、ゲート電極６の上の窒化シリコン膜２１は、エッチングストッパ膜として使用されている。
【００６３】
その後、図１４に示すように、キャパシタを形成する領域のゲート電極６（図１４における左端および左端から２番目のゲート電極６）の上の窒化シリコン膜をフォトリソグラフィ技術と選択エッチング技術とを使用して、それ以外の領域をエッチング用マスクとしてのレジスト膜によって被覆した状態で取り除いて、キャパシタを形成する領域のゲート電極６（図１４における左端および左端から２番目のゲート電極６）の上に接続孔２３，２４を形成する。
【００６４】
次に、図１５に示すように、キャパシタを形成する領域のフィールド絶縁膜４の上に前述した実施の形態１と同様な製造工程を使用して、キャパシタを形成する。すなわち、ゲート電極６（図１５における左端のゲート電極６）に連結しているキャパシタの下部電極９を窒化チタン膜を使用して形成した後、半導体基板１の全面にキャパシタの誘電体となる窒化シリコン膜１０を高温加熱方式の熱ＣＶＤ装置を使用して数百オングストローム程度の膜厚をもって形成する。その後、キャパシタを形成する領域に接続孔２４が形成されたゲート電極６（図１５における左端から２番目のゲート電極６）に連結しているキャパシタの上部電極１２を形成する。この場合、本実施の形態のキャパシタは、平坦化されたフィールド絶縁膜４および平坦化された酸化シリコン膜２２の上に形成していることにより、前述した実施の形態１のキャパシタよりも平坦化されたキャパシタの構造とすることができる。
【００６５】
次に、図１６に示すように、前述した実施の形態１と同様な製造工程を使用して、半導体基板１の上に酸化シリコンを含有する絶縁膜１３を形成し、その後、酸化シリコンを含有する絶縁膜１３の上にレジスト膜１４を形成した後、フォトリソグラフィ技術と選択エッチング技術とを使用して、接続孔１５および接続孔１６を形成する。接続孔１５および接続孔１６を形成する際には、前述した実施の形態１と同様な製造工程を使用していることによって、エッチングストッパ膜として機能する窒化シリコン膜１０が絶縁膜１３の下に配置されていることによって、その窒化シリコン膜１０の下の酸化シリコン膜２２、酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が絶縁膜１３にエッチングされるのを防止することができる。
【００６６】
次に、図１７に示すように、前述した実施の形態１と同様な製造工程を使用して、酸化シリコンを含有する絶縁膜１３をエッチング用マスクとして使用して、その絶縁膜１３に形成されている接続孔１５および接続孔１６の下部の窒化シリコン膜１０を取り除く作業を行う。したがって、このドライエッチングによって、接続孔１５および接続孔１６における窒化シリコン膜１０のみがエッチングされて取り除かれ、そのドライエッチングによって、接続孔１５および接続孔１６の側壁の酸化シリコンを含有する絶縁膜１３、窒化シリコン膜１０の下の酸化シリコン膜２２、酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が窒化シリコン膜１０を取り除く際に、エッチングされるのを防止することができる。
【００６７】
その後、接続孔１５および接続孔１６の下部の酸化シリコン膜２２をゲート領域の高さと同一の１０００〜４０００オングストローム程度、エッチングして取り除く作業を行う。この場合、オーバエッチングが行われて、酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８がエッチングされたとしても、上層の酸化シリコンを含有する絶縁膜１３（例えば数百オングストローム）をエッチングした後にこのエッチングを行っていることによって、エッチング量が上層の酸化シリコンを含有する絶縁膜１３（例えば数百オングストローム）と比較して少なく、オーバエッチングも少なくできるので、酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が極端にエッチングされることを防止できる。
【００６８】
その結果、接続孔１５，１６の形成の際に、その下の半導体領域７やゲート電極６などにリーク電流が発生するような破壊現象を防止することができることによって、高信頼度の接続孔１５，１６を高い製造歩留りをもって形成することができる。
【００６９】
次に、図１８に示すように、前述した実施の形態１の製造工程と同様な製造工程を使用して、不要となったレジスト膜１４を取り除いた後に、接続孔１５にプラグ１７を形成すると共に接続孔１６にプラグ１８を形成する。その後、プラグ１７の上に配線層１９を形成すると共にプラグ１８の上に配線層２０を同時に形成する。次に、半導体基板１の上に必要に応じて多層配線層を形成した後、その上にパッシベーション膜（図示を省略）を形成することにより、半導体集積回路装置の製造工程を終了する。
【００７０】
図１８において、左側の図は図２におけるＡ−Ａ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのキャパシタを配置している領域の断面図である。また、右側の図は図２におけるＢ−Ｂ’線に沿った断面図であり、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ２  を配置している領域の断面図である。
【００７１】
図１８において、左端のゲート電極６は、図２におけるＧ１  に相当し、ＭＯＳＦＥＴＱ１  とＭＯＳＦＥＴＱ２  とのゲート電極６およびそれらを連結している導電層である。また、この左端のゲート電極６の表面には接続孔ＨＧ１に相当する接続孔２３を介してキャパシタＣの下部電極９が連結されている。
【００７２】
また、左端から２番目のゲート電極６は、図２におけるＧ２  に相当し、ＭＯＳＦＥＴＱ３  とＭＯＳＦＥＴＱ４  とのゲート電極６およびそれらを連結している導電層である。また、この左端から２番目のゲート電極６の表面には接続孔ＨＧ２に相当する接続孔２４を介してキャパシタＣの上部電極１２が連結されている。
【００７３】
図１８において、右側の図のＭＯＳＦＥＴは、ＳＲＡＭのＳＴＣ型メモリセルのＭＯＳＦＥＴＱ２  に相当し、その左側の半導体領域７はソースに相当し、右側の半導体領域７はドレインに相当している。
【００７４】
また、ＭＯＳＦＥＴＱ２  のソースに相当する左側の半導体領域７の上の接続孔１５は図２における接続孔Ｈ２ａに相当し、ＭＯＳＦＥＴＱ２  のドレインに相当する右側の半導体領域７の上の接続孔１６は図２における接続孔Ｈ２ｂに相当している。
【００７５】
したがって、図２における各ＭＯＳＦＥＴＱ１  〜Ｑ６  の各ソースに対応する接続孔Ｈ１ａ〜Ｈ６ａおよび各ＭＯＳＦＥＴＱ１  〜Ｑ５  の各ドレインに対応する接続孔Ｈ１ｂ〜Ｈ５ｂは、前述した接続孔１５（図２における接続孔Ｈ２ａに相当）および接続孔１６（図２における接続孔Ｈ２ｂに相当）を形成する製造工程と同一製造工程を使用して形成することができる。
【００７６】
また、ＭＯＳＦＥＴＱ２  のソースに相当する左側の半導体領域７の上の接続孔１５に埋め込まれているプラグ１７上の配線層１９は、図１におけるフリップフロップ回路の一端（駆動用ＭＯＳＦＥＴＱ２  ，Ｑ４  の各ソース）と接続されている例えば０Ｖの基準電圧（Ｖｓｓ）を供給しているグランド（ＧＮＤ）配線層である。
【００７７】
また、ＭＯＳＦＥＴＱ２  のドレインに相当する右側の半導体領域７の上の接続孔１６に埋め込まれているプラグ１８上の配線層２０は、図１における負荷用ＭＯＳＦＥＴＱ３  のドレイン領域と局所配線Ｌ１  とに接続されている配線層である。
【００７８】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、前述した実施の形態１と同様に、半導体基板１の全面にキャパシタの誘電体となる窒化シリコン膜１０を形成しており、その窒化シリコン膜１０の上に酸化シリコンを含有する絶縁膜１３を形成した後、酸化シリコンを含有する絶縁膜１３に接続孔１５，１６を形成する際に、窒化シリコン膜１０をエッチングストッパ膜として使用している。したがって、本実施の形態の半導体集積回路装置およびその製造方法によれば、前述した実施の形態１と同様な効果を得ることができる。
【００７９】
なお、本実施の形態は、前述した実施の形態１と異なる製造工程を有し、接続孔１５および接続孔１６の下部の酸化シリコン膜２２をゲート領域の高さと同一の１０００〜４０００オングストローム程度、エッチングして取り除く作業を行っている。この場合、オーバエッチングが行われて、酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８がエッチングされたとしても、上層の酸化シリコンを含有する絶縁膜１３（例えば数百オングストローム）を別のエッチング工程によって行った後にこのエッチング工程を行っていることによって、エッチング量が上層の酸化シリコンを含有する絶縁膜１３（例えば数百オングストローム）と比較して少なく、オーバエッチングも少なくできるので、酸化シリコン膜からなるフィールド絶縁膜４および酸化シリコン膜からなる側壁絶縁膜８が極端にエッチングされることを防止できる。
【００８０】
その結果、接続孔１５，１６の形成の際に、その下の半導体領域７やゲート電極６などにリーク電流が発生するような破壊現象を防止することができることによって、高信頼度の接続孔１５，１６を高い製造歩留りをもって形成することができる。
【００８１】
前述した本実施の形態の半導体集積回路装置およびその製造方法によれば、トレンチアイソレーション構造の酸化シリコン膜からなるフィールド絶縁膜４を有し、そのフィールド絶縁膜４を有する半導体基板１の表面は平坦化されている。すなわち、フィールド絶縁膜４の表面と素子活性領域であるｐ型のウエル３を備えている半導体基板１の表面とが同一の平面状態となっており、それらがＣＭＰ法を使用して平坦化されている。また、半導体基板１の上にＣＶＤ法を使用して、酸化シリコン膜２２を堆積した後、ＣＭＰ法を使用して窒化シリコン膜２１の表面までの不要な酸化シリコン膜２２を取り除くと共に酸化シリコン膜２２の平坦化を行っている。
【００８２】
したがって、本実施の形態のキャパシタは、平坦化されたフィールド絶縁膜４および平坦化された酸化シリコン膜２２の上に形成していることにより、前述した実施の形態１のキャパシタよりも平坦化されたキャパシタの構造とすることができる。
【００８３】
その結果、本実施の形態の半導体集積回路装置およびその製造方法によれば、平坦化されたキャパシタを形成することができることによって、前述した実施の形態１よりも大容量のキャパシタを狭い範囲に配置することができる。その結果、本実施の形態のＳＲＡＭを有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセルは、メモリセルの蓄積ノード容量を増やすことができるので、メモリセルサイズの微細化や動作電源電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐことができる。
【００８４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８５】
例えば、本発明は、例えば半導体基板に半導体素子としてＣＭＯＳＦＥＴを形成した態様以外に、半導体基板にＭＯＳＦＥＴ、バイポーラトランジスタなどの種々の半導体素子を形成した態様を採用することができる。また、半導体素子を形成する基板としては、半導体基板とは別の基板であるＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の絶縁性領域の上にシリコンの単結晶薄膜が形成されているＳＯＩ基板を用いることができる。
【００８６】
また、本発明は、前述した実施の形態１，２のＳＲＡＭのＳＴＣ型メモリセルの構成要素としてのキャパシタを形成した態様以外に、種々の態様のＳＲＡＭのＳＴＣ型メモリセルまたはＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のＳＴＣ型メモリセルの構成要素としてのキャパシタを形成した態様のメモリまたはメモリとロジックを備えているものなどの種々のキャパシタを有する半導体集積回路装置に適用することができる。
【００８７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８８】
（１）．本発明の半導体集積回路装置およびその製造方法によれば、酸化シリコンを含有する絶縁膜に接続孔を形成する際に、エッチングストッパ膜として機能する窒化シリコン膜が絶縁膜の下に配置されていることによって、フォトリソグラフィ技術と選択エッチング技術との合わせ精度が大きくなって、接続孔と酸化シリコン膜からなるフィールド絶縁膜および酸化シリコン膜からなる側壁絶縁膜が重なった状態となったとしても、接続孔を形成する際のエッチングによって、酸化シリコン膜からなるフィールド絶縁膜および酸化シリコン膜からなる側壁絶縁膜がエッチングされて破壊されることを防止できるので、それらの合わせずれがあってもその合わせずれを考慮することなく微細加工をもって接続孔を形成することができる。
【００８９】
また、接続孔を形成する際のエッチングによって、酸化シリコン膜からなるフィールド絶縁膜および酸化シリコン膜からなる側壁絶縁膜がエッチングされて破壊されることが防止できるので、高信頼度の接続孔を有する半導体集積回路装置を高製造歩留りをもって製造することができる。
【００９０】
また、酸化シリコンを含有する絶縁膜にフォトリソグラフィ技術と選択エッチング技術とを使用して、接続孔を形成する際に、その接続孔を形成する領域にキャパシタの誘電体となる窒化シリコン膜を形成する製造工程を使用してエッチングストッパ膜としての窒化シリコン膜を配置していることによって、エッチングストッパ膜としての窒化シリコン膜を形成する製造工程として、キャパシタの誘電体となる窒化シリコン膜を形成する製造工程と同一工程を使用しているので、製造工程数を増加することなく、エッチングストッパ膜としての窒化シリコン膜を容易に形成することができる。
【００９１】
（２）．本発明の半導体集積回路装置およびその製造方法によれば、キャパシタを形成する領域のゲート電極に連結しているキャパシタの下部電極を窒化チタン膜によって形成し、しかも、例えばプラズマアンモニアまたはプラズマ窒素などの窒素を含む雰囲気ガスに窒化チタン膜の表面をさらす処理を行っていることによって、窒化チタン膜の表面が分子量的に過剰なチタンと窒素の反応が行えるので、安定した表面状態の窒化チタン膜とすることができる。また、その後、半導体基板の全面にキャパシタの誘電体となる窒化シリコン膜を高温加熱方式の熱ＣＶＤ装置を使用して形成している。
【００９２】
したがって、窒化シリコン膜に水分などの不要な物質を疎外でき、耐熱性のよい高信頼度でしかも高性能な窒化シリコン膜とすることができる。また、窒化シリコン膜の下の下部電極としての窒化チタン膜との化学反応が防止できることによって、高信頼度でしかも高性能な窒化シリコン膜とすることができる。
【００９３】
さらに、キャパシタを形成した後の製造工程において、例えば酸化シリコンを含有する絶縁膜の形成時に、キャパシタの領域が７００℃〜９００℃の高温にさらされる場合があるが、前述した窒素を含む雰囲気ガスに窒化チタン膜（キャパシタの下部電極）の表面をさらす処理を行っているので、キャパシタの下部電極としての窒化チタン膜とその上の窒化シリコン膜とは非反応性効果があって、それらの密着度が高く、それらの密着性を低減することはない。その結果、キャパシタの容量の変化および不良などを防止できるので、高信頼度で高性能なキャパシタを有する半導体集積回路装置を製造することができる。
【００９４】
（３）．本発明の半導体集積回路装置およびその製造方法によれば、キャパシタを形成する領域は、ＭＯＳＦＥＴが形成されている領域の間のフィールド絶縁膜の上に配置しており、ＭＯＳＦＥＴに影響されなくて、フィールド絶縁膜の上に広い範囲のキャパシタを設計仕様に応じて形成できるので、設計仕様に応じて大容量のキャパシタを配置することができる。その結果、本発明のＳＲＡＭを有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセルは、メモリセルの蓄積ノード容量を増やすことができるので、メモリセルサイズの微細化や動作電源電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐことができる。
【００９５】
（４）．本発明の半導体集積回路装置およびその製造方法によれば、トレンチアイソレーション構造の酸化シリコン膜からなるフィールド絶縁膜を有し、そのフィールド絶縁膜を有する半導体基板の表面は平坦化されている。すなわち、フィールド絶縁膜の表面と素子活性領域である半導体基板の表面とが同一の平面状態となっており、それらがＣＭＰ法を使用して平坦化されている。また、半導体基板の上に酸化シリコン膜を堆積した後、ＣＭＰ法を使用してゲート領域の窒化シリコン膜の表面までの不要な酸化シリコン膜を取り除くと共に酸化シリコン膜の平坦化を行っている。
【００９６】
したがって、本発明のキャパシタは、平坦化されたフィールド絶縁膜および平坦化された酸化シリコン膜の上に形成していることにより、ＬＯＣＯＳ構造のフィールド絶縁膜の上に形成されたキャパシタよりも平坦化されたキャパシタの構造とすることができる。
【００９７】
その結果、本発明の半導体集積回路装置およびその製造方法によれば、平坦化されたキャパシタを形成することができることによって、ＬＯＣＯＳ構造のフィールド絶縁膜の上に形成されたキャパシタよりも大容量のキャパシタを狭い範囲に配置することができる。その結果、本発明のＳＲＡＭを有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセルは、メモリセルの蓄積ノード容量を増やすことができるので、メモリセルサイズの微細化や動作電源電圧の低下に伴うα線ソフトエラー耐性の低下を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置におけるＳＲＡＭのＳＴＣ型メモリセルを示す回路図である。
【図２】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置およびその製造方法を説明するための図１に示すＳＲＡＭのＳＴＣ型メモリセルを模式的に示す平面図である。
【図３】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図４】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図５】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図６】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図７】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図８】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図９】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図１０】本発明の一実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図１１】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図１２】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図１３】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図１４】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図１５】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図１６】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図１７】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【図１８】本発明の他の実施の形態であるＳＲＡＭを有する半導体集積回路装置の製造方法を示す断面図である。
【符号の説明】
１  半導体基板
２  ウエル
３  ウエル
４  フィールド絶縁膜
５  ゲート絶縁膜
６  ゲート電極
７  半導体領域
８  側壁絶縁膜（サイドウォールスペーサ）
９  キャパシタの下部電極
１０  窒化シリコン膜
１１  接続孔
１２  キャパシタの上部電極
１３  酸化シリコンを含有する絶縁膜
１４  レジスト膜
１５  接続孔
１６  接続孔
１７  プラグ
１８  プラグ
１９  配線層
２０  配線層
２１  窒化シリコン膜
２２  酸化シリコン膜
２３  接続孔
２４  接続孔
２５  溝
Ｃ  キャパシタ
ＤＬ，／ＤＬ  データ線
Ｇ１  ゲート電極
Ｇ２  ゲート電極
Ｇ３  ゲート電極
Ｈ１ａ〜Ｈ６ａ  接続孔
Ｈ１ｂ〜Ｈ５ｂ  接続孔
Ｌ１  ，Ｌ２  局所配線
Ｑ１  ，Ｑ３  負荷用ＭＯＳＦＥＴ（ＰチャネルＭＯＳＦＥＴ）
Ｑ２  ，Ｑ４  駆動用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）
Ｑ５  ，Ｑ６  転送用ＭＯＳＦＥＴ（ＮチャネルＭＯＳＦＥＴ）
Ｖｃｃ  電源電圧
Ｖｓｓ  基準電圧
ＷＬ  ワード線
【図１】
0003597334.tif 000002
【図２】
0003597334.tif 000003
【図３】
0003597334.tif 000004
【図４】
0003597334.tif 000005
【図５】
0003597334.tif 000006
【図６】
0003597334.tif 000007
【図７】
0003597334.tif 000008
【図８】
0003597334.tif 000009
【図９】
0003597334.tif 000010
【図１０】
0003597334.tif 000011
【図１１】
0003597334.tif 000012
【図１２】
0003597334.tif 000013
【図１３】
0003597334.tif 000014
【図１４】
0003597334.tif 000015
【図１５】
0003597334.tif 000016
【図１６】
0003597334.tif 000017
【図１７】
0003597334.tif 000018
【図１８】
0003597334.tif 000019