(57)【特許請求の範囲】
【請求項１】
通常動作と試験動作を切り替えるモード信号で試験動作が指定されたときに、外部から与えられる第１のテストデータを選択する第１の選択部と、
前記モード信号によって試験動作が指定されたときに、外部から与えられる第２のテストデータを選択する第２の選択部と、
前記第１の選択部で選択されたデータを第１のアナログ電圧に変換して出力する第１のディジタル・アナログ変換部と、
前記第２の選択部で選択されたデータを第２のアナログ電圧に変換して出力する第２のディジタル・アナログ変換部と、
前記第１及び第２のアナログ電圧の差分に応じた差電圧を出力する差動増幅部と、
外部から与えられるサンプル信号に従って前記差電圧を保持して保持電圧として出力する電圧保持部と、
前記差電圧と前記保持電圧を比較して比較結果の信号を出力する電圧比較部とを、
備えたことを特徴とするディジタル・アナログ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、簡易な動作試験機能を備えたディジタル・アナログ変換回路（以下、「Ｄ／Ａ変換回路」という）に関するものである。
【０００３】
【従来の技術】
【０００４】
図２は、従来のＤ／Ａ変換回路の試験構成図である。
【０００５】
このＤ／Ａ変換回路は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ−Ｃｉｒｃｕｉｔ）等の集積回路に組み込まれるもので、内部の入力データＤＩと端子１から与えられるテストデータＤＴとを、端子２から与えられるモード信号ＭＳに従って切り替えて出力するセレクタ（ＳＥＬ）３を有している。セレクタ３の出力側は、ディジタルのデータをアナログの電圧に変換して出力するディジタル・アナログ変換器（以下、「ＤＡＣ」という）４に接続されている。ＤＡＣ４の出力側には、演算増幅器（ＯＰ）で構成したバッファ増幅器５が接続されている。バッファ増幅器５から出力されるアナログ電圧ＶＡは、集積回路内の回路に与えられると共に、端子６から外部に出力されるようになっている。
【０００６】
このようなＤ／Ａ変換回路を試験する場合、端子１，２に試験治具ＪＧを接続すると共に、端子６に電圧計ＶＭを接続する。そして、試験治具ＪＧから端子２に対して、試験モードに切り替えるためのモード信号ＭＳを与える。
【０００７】
次に、試験治具ＪＧから端子１に、例えば値が０のテストデータＤＴを与え、端子６に接続した電圧計ＶＭによって、この端子６に出力されるアナログ電圧ＶＡを測定する。アナログ電圧ＶＡが許容誤差の範囲にあれば、テストデータＤＴの値を１にして、端子６に出力されるアナログ電圧ＶＡを測定する。
【０００８】
このように、試験治具ＪＧによってテストデータＤＴの値を順次増加させ、その都度、端子６に出力されるアナログ電圧ＶＡを電圧計ＶＭで測定し、所定の仕様を満たしているか否かを試験する。
【０００９】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のＤ／Ａ変換回路では、次のような課題があった。
端子６に順次出力されるアナログ電圧ＶＡの値を電圧計ＶＭで測定し、試験治具ＪＧから与えたテストデータＤＴと比較して良否を判定するため、試験に長時間がかかった。
【００１１】
本発明は、前記従来技術が持っていた課題を解決し、短時間で簡単に機能を試験することができる試験回路を備えたＤ／Ａ変換回路を提供するものである。
【００１２】
【課題を解決するための手段】
【００１９】
前記課題を解決するために、本発明は、Ｄ／Ａ変換回路において、試験動作が指定されたときに、外部から与えられる第１及び第２のテストデータをそれぞれ選択する第１及び第２の選択部と、第１及び第２の選択部で選択されたデータをそれぞれ第１及び第２のアナログ電圧に変換して出力する第１及び第２のＤ／Ａ変換部と、前記第１及び第２のアナログ電圧の差分に応じた差電圧を出力する差動増幅部と、サンプル信号に従って前記差電圧を保持して保持電圧として出力する電圧保持部と、前記差電圧と前記保持電圧を比較して比較結果の信号を出力する電圧比較部とを備えている。
【００２０】
本発明によれば、次のような作用が行われる。
【００２１】
例えば第２のテストデータの値を０に固定し、第１のテストデータの値を０から順次増加させることにより、第１の発明と同様の作用が行われ、第１のＤ／Ａ変換部の機能を確認できる。また、第１のテストデータの値を０に固定し、第２のテストデータの値を０から順次増加させることにより、第２のＤ／Ａ変換部の機能を確認できる。
【００２２】
【発明の実施の形態】
【００２４】
図１は、第１の参考例のＤ／Ａ変換回路の構成図である。
【００２５】
このＤ／Ａ変換回路は、ＬＳＩ等の集積回路に組み込まれるもので、通常動作時の内部の入力データＤＩと、試験動作時に端子１１から与えられるテストデータＤＴとを、端子１２から与えられるモード信号ＭＳ１に従って切り替えて出力するセレクタ１３を有している。セレクタ１３の出力側は、ディジタルのデータをアナログの電圧に変換して出力するＤＡＣ１４に接続されている。ＤＡＣ１４の出力側は、演算増幅器をボルテージ・フォロワ接続して構成したバッファ増幅器１５に接続されている。
【００２６】
バッファ増幅器１５から出力されるアナログ電圧ＶＡは、集積回路内の所定の回路に与えられると共に、特性試験用の端子１６から外部に出力されるようになっている。更に、バッファ増幅器１５の出力側は、端子１７から与えられるモード信号ＭＳ２によってオン／オフされるスイッチ１８を介して、比較器（ＣＭＰ）１９の＋入力端子と電圧保持部２０の入力側に接続されている。
【００２７】
電圧保持部２０は、端子２１から与えられるサンプル信号ＳＨに従って、入力側に与えられた電圧を保持し、保持電圧ＶＨとして出力するものである。電圧保持部２０の出力側は、比較器１９の−入力端子に接続されている。比較器１９は、２つの入力端子に与えられる電圧を比較し、＋入力端子の電圧が−入力端子の電圧よりも高いときにレベル“Ｈ”、それ以外のときはレベル“Ｌ”の比較結果信号ＣＯを出力するものである。比較器１９の出力側は、端子２２に接続されている。
【００２８】
図３は、図１のＤ／Ａ変換回路の試験時の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の試験時の動作を説明する。ここで、ＤＡＣ１４は、入力側のデータの値がｉ（但し、ｉは整数）のとき、ｉＶのアナログ電圧ＶＡを出力するものとする。
【００２９】
動作試験に先立って、図１に示すように、試験治具ＪＩＧをこのＤ／Ａ変換回路の端子１１，１２，１７，２１，２２に接続する。
【００３０】
まず、試験治具ＪＩＧからモード信号ＭＳ１，ＭＳ２を出力して、セレクタ１３をテストデータＤＴ側に切り替えると共に、スイッチ１８をオンにする。これに引き続いて、試験治具ＪＩＧから値が０のテストデータＤＴを出力する。
【００３１】
テストデータＤＴは、端子１１とセレクタ１３を介してＤＡＣ１４へ与えられ、所定の変換時間の後、このＤＡＣ１４から０Ｖのアナログ電圧ＶＡが出力される。アナログ電圧ＶＡは、スイッチ１８を介して比較器１９に与えられ、ここで電圧保持部２０に保持されている保持電圧ＶＨと比較される。このときの保持電圧ＶＨは不定であるので、比較器１９から出力される比較結果信号ＣＯは無視される。
【００３２】
ＤＡＣ１４及び比較器１９の安定な動作に必要な時間と、この比較器１９の比較結果信号ＣＯを判定するために必要な時間の経過後、試験治具ＪＩＧからサンプル信号ＳＨが出力される。サンプル信号ＳＨは、端子２１を介して電圧保持部２０に与えられ、この電圧保持部２０によって、０Ｖのアナログ電圧ＶＡが保持されて０Ｖの保持電圧ＶＨが出力される。これにより、比較器１９に与えられる２つの電圧は等しくなり、比較結果信号ＣＯは“Ｌ”となる。
【００３３】
その後、サンプル信号ＳＨの出力は停止されるが、電圧保持部２０の０Ｖの保持電圧ＶＨの出力は、そのまま維持される。
【００３４】
次に、試験治具ＪＩＧから出力するテストデータＤＴの値は、１だけ増加されて１となる。これにより、ＤＡＣ１４の変換時間の後、このＤＡＣ１４から出力されるアナログ電圧ＶＡは、１Ｖに上昇する。
【００３５】
１Ｖに上昇したアナログ電圧ＶＡは、比較器１９と電圧保持部２０に与えられる。この時点では、電圧保持部２０にサンプル信号ＳＨは与えられていないので、この電圧保持部２０から出力される保持電圧ＶＨは０Ｖのままである。このため、比較器１９から出力される比較結果信号ＣＯは“Ｈ”となり、ＤＡＣ１４から出力されるアナログ信号ＶＡが上昇したことが示される。
【００３６】
その後、試験治具ＪＩＧからサンプル信号ＳＨが出力され、電圧保持部２０に１Ｖのアナログ電圧ＶＡが保持されて保持電圧ＶＨは１Ｖとなる。これにより、比較器１９から出力される比較結果信号ＣＯは“Ｌ”に戻る。
【００３７】
このように、試験治具ＪＩＧから所定の時間間隔で１ずつ増加するテストデータＤＴと、これに対応するタイミングでサンプル信号ＳＨが順次出力される。そして、Ｄ／Ａ変換回路では、電圧保持部２０に保持された１つ前のテストデータＤＴに対応するアナログ電圧ＶＡの保持電圧ＶＨと、現在のテストデータＤＴに対応するアナログ電圧ＶＡとが、比較器１９で比較されてその比較結果信号ＣＯが出力される。従って、ＤＡＣ１４から出力されるアナログ電圧ＶＡが安定したイミングで、比較結果信号ＣＯを監視して常に“Ｈ”であれば、テストデータＤＴの増加に応じて、順次上昇するアナログ電圧ＶＡが出力されていると判定することができる。
【００４０】
図４は、第２の参考例のＤ／Ａ変換回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４１】
このＤ／Ａ変換回路は、図１のＤ／Ａ変換回路のスイッチ１８の出力側に反転増幅部２３を挿入したものである。反転増幅部２３は抵抗２３ａ，２３ｂと演算増幅器２３ｃで構成されている。抵抗２３ａの一端はスイッチ１８の出力側に接続され、他端が演算増幅器２３ｃの−入力端子に接続されている。演算増幅器２３ｃの＋入力端子は接地電位ＧＮＤに接続され、この演算増幅器２３ｃの出力側と−入力端子の間に抵抗２３ｂが接続されている。これにより、抵抗２３ａ，２３ｂの値をＲａ，Ｒｂとすると、反転増幅部２３の出力側には、アナログ電圧ＶＡを−（Ｒｂ／Ｒａ）倍にした電圧が出力される。その他の構成は、図１と同様である。
【００４２】
このＤ／Ａ変換回路の動作は、ＤＡＣ２４でアナログに変換されたアナログ電圧ＶＡを反転増幅部２３で増幅した後、比較器１９で比較するようにしている他は、図１の動作と同様である。
【００４５】
図５は、第３の参考例のＤ／Ａ変換回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４６】
このＤ／Ａ変換回路は、図１のＤ／Ａ変換回路の比較器１９に代えて差動増幅部２４を設けたものである。差動増幅部２４は抵抗２４ａ，２４ｂ，２４ｃ，２４ｄと演算増幅器２４ｅで構成されている。電圧保持部２０の出力側は、抵抗２４ａを介して演算増幅器２４ｅの−入力端子に接続され、この演算増幅器２４ｅの−入力端子と出力側の間に抵抗２４ｂが接続されている。
【００４７】
一方、スイッチ１８の出力側は、抵抗２４ｃを介して演算増幅器２４ｅの＋入力端子に接続され、この演算増幅器２４ｅの＋入力端子が抵抗２４ｄを介して接地電位ＧＮＤに接続されている。そして、演算増幅器２４ｅの出力側は端子２５に接続され、この端子２５から出力電圧ＶＯが出力されるようになっている。その他の構成は、図１と同様である。
【００４８】
この差動増幅器２４では、例えば抵抗２４ａ〜２４ｄの値をすべて同一にすることにより、増幅率１の差動増幅器となり、アナログ電圧ＶＡと保持電圧ＶＨの差の電圧が、出力電圧ＶＯとして端子２５から出力される。
【００４９】
図６は、図５のＤ／Ａ変換回路の試験時の動作を示す信号波形図である。
【００５０】
この図６に示すように、ＤＡＣ１４及び電圧保持部２０の動作は、図１と同様である。一方、差動増幅部２４では、現在のテストデータＤＴに対応するアナログ電圧ＶＡと、電圧保持部２０に保持された１つ前のテストデータＤＴに対応するアナログ電圧ＶＡの保持電圧ＶＨとの差の電圧が、出力電圧ＶＯとして出力される。従って、ＤＡＣ１４から出力されるアナログ電圧ＶＡが安定したタイミングで、出力電圧ＶＯを監視して常に１Ｖ（或いは、許容誤差を含めて０．９〜１．１Ｖの範囲）であれば、テストデータＤＴの増加に応じて、アナログ電圧ＶＡが順次上昇していると判定することができる。
【００５３】
図７は、本発明の実施形態を示すＤ／Ａ変換回路の構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
【００５４】
このＤ／Ａ変換回路は、ＬＳＩ等の集積回路に組み込まれるもので２系統のＤ／Ａ変換部と、これらに対する共通の試験回路を備えている。
【００５５】
即ち、１系統目のＤ／Ａ変換部は、内部の入力データＤＩ１と端子１１ａから与えられるテストデータＤＴ１とを、端子１２から与えられるモード信号ＭＳ１に従って切り替えて出力するセレクタ１３ａを有している。セレクタ１３ａの出力側はＤＡＣ１４ａに接続され、このＤＡＣ１４ａの出力側がバッファ増幅器１５ａに接続されている。そして、バッファ増幅器１５ａからアナログ電圧ＶＡ１が出力されて、集積回路内の所定の回路と端子１６ａに与えられると共に、スイッチ１８ａの入力側に与えられるようになっている。
【００５６】
同様に、２系統目のＤ／Ａ変換部は、内部の入力データＤＩ２と端子１１ｂから与えられるテストデータＤＴ２とを、モード信号ＭＳ１に従って切り替えて出力するセレクタ１３ｂを有している。セレクタ１３ｂの出力側はＤＡＣ１４ｂに接続され、このＤＡＣ１４ｂ出力側がバッファ増幅器１５ｂに接続されている。そして、バッファ増幅器１５ｂからアナログ電圧ＶＡ２が出力されて、集積回路内の所定の回路と端子１６ｂに与えられると共に、スイッチ１８ｂの入力側に与えられるようになっている。
【００５７】
スイッチ１８ａ，１８ｂは、端子１７から与えられるモード信号ＭＳ２によってオン／オフされるもので、これらの出力側は、抵抗２３ａ，２３ｂと演算増幅器２３ｃで構成された反転増幅器２３に接続されている。反転増幅器２３の抵抗２３ａの一端はスイッチ１８ａの出力側に接続され、他端が演算増幅器２３ｃの−入力端子に接続されている。演算増幅器２３ｃの＋入力端子はスイッチ１８ｂの出力側に接続され、この演算増幅器２３ｃの出力側と−入力端子の間に抵抗２３ｂが接続されている。この反転増幅部２３では、抵抗２３ａ，２３ｂの値を等しく設定することにより、アナログ電圧ＶＡ２とアナログ電圧ＶＡ１の差の電圧ＶＤが出力されるようになっている。
【００５８】
反転増幅部２３の出力側は、比較器１９の−入力端子と電圧保持部２０の入力側に接続されている。電圧保持部２０は、端子２１から与えられるサンプル信号ＳＨに従って、入力側に与えられた電圧を保持して保持電圧ＶＨとして出力するものである。電圧保持部２０の出力側は、比較器１９の＋入力端子に接続されている。比較器１９は、２つの入力端子に与えられる電圧を比較し、＋入力端子の電圧が−入力端子の電圧よりも高いときに“Ｈ”、それ以外のときは“Ｌ”の比較結果信号ＣＯを出力するものである。比較器１９の出力側は、端子２２に接続されている。
【００５９】
図８は、図７のＤ／Ａ変換回路の試験時の動作を示す信号波形図である。以下、この図８を参照しつつ、図７の試験時の動作を説明する。ここで、ＤＡＣ１４ａ，１４ｂは、入力側のデータの値がｉのとき、それぞれｉＶのアナログ電圧ＶＡ１，ＶＡ２を出力するものとする。
【００６０】
まず、モード信号ＭＳ１によって、セレクタ１３ａ，１３ｂをそれぞれテストデータＤＴ１，ＤＤ２側に切り替えると共に、モード信号ＭＳ２によって、スイッチ１８ａ，１８ｂをオンにする。これに引き続いて、テストデータＤＴ１，ＤＴ２として０を与える。
【００６１】
テストデータＤＴ１，ＤＴ２は、それぞれＤＡＣ１４ａ，１４ｂへ与えられ、所定の変換時間の後、これらのＤＡＣ１４ａ，１４ｂから０Ｖのアナログ電圧ＶＡ１，ＶＡ２が出力される。アナログ電圧ＶＡ１，ＶＡ２は、それぞれスイッチ１８ａ，１８ｂを介して反転増幅部２３に与えられ、この反転増幅部２３からアナログ電圧ＶＡ２とアナログ電圧ＶＡ１の差の電圧ＶＤ（この場合は、０Ｖ）が出力され、比較器１９と電圧保持部２０へ与えられる。
【００６２】
比較器１９では、電圧ＶＤと電圧保持部２０に保持されている保持電圧ＶＨとが比較される。このときの保持電圧ＶＨは不定であるので、比較器１９から出力される比較結果信号ＣＯは無視される。
【００６３】
次に、ＤＡＣ１４ａ，１４ｂ、反転増幅部２３及び比較器１９の安定な動作に必要な時間と、この比較器１９の比較結果信号ＣＯを判定するために必要な時間の経過後、サンプル信号ＳＨが出力される。サンプル信号ＳＨは、電圧保持部２０に与えられ、この電圧保持部２０によって、電圧ＶＤ（０Ｖ）が保持されて保持電圧ＶＨとして出力される。これにより、比較器１９に与えられる２つの電圧は等しくなり、比較結果信号ＣＯは“Ｌ”となる。
【００６４】
その後、サンプル信号ＳＨの出力は停止されるが、電圧保持部２０の０Ｖの保持電圧ＶＨは、そのまま維持される。
【００６５】
次に、テストデータＤＴ１の値は、１だけ増加されて１となる。一方、テストデータＤＴ２の値は０のまま固定される。これにより、ＤＡＣ１４ａの変換時間の後、アナログ電圧ＶＡ１は１Ｖに上昇する。
【００６６】
１Ｖに上昇したアナログ電圧ＶＡ１は反転増幅部２３へ与えられ、この反転増幅部２３から出力される電圧ＶＤは−１Ｖとなる。この時点では、電圧保持部２０にサンプル信号ＳＨは与えられていないので、この電圧保持部２０から出力される保持電圧ＶＨは０Ｖのままである。このため、比較器１９から出力される比較結果信号ＣＯは“Ｈ”となり、ＤＡＣ１４ａから出力されるアナログ信号ＶＡ１が上昇したことが示される。
【００６７】
その後、サンプル信号ＳＨが出力され、電圧保持部２０に−１Ｖの電圧ＶＤが保持されて保持電圧ＶＨは−１Ｖとなる。これにより、比較器１９から出力される比較結果信号ＣＯは“Ｌ”に戻る。
【００６８】
このように、所定の時間間隔で１ずつ増加するテストデータＤＴ１と、これに対応するタイミングでサンプル信号ＳＨが順次出力される。そして、電圧保持部２０に保持された１つ前のテストデータＤＴ１に対応する電圧ＶＤの保持電圧ＶＨと、現在のテストデータＤＴ１に対応する電圧ＶＤ１とが、比較器１９で比較されてその比較結果信号ＣＯが出力される。従って、ＤＡＣ１４ａから出力されるアナログ電圧ＶＡ１が安定したタイミングで、比較結果信号ＣＯを監視して常に“Ｈ”であれば、Ｄ／Ａ変換回路は、テストデータＤＴ１の増加に応じて、順次上昇するアナログ電圧ＶＡ１が出力されていると判定することができる。
【００６９】
また、テストデータＤＴ１を０に固定して、テストデータＤＴ２を順次増加させることにより、ＤＡＣ１４ｂの機能を試験することができる。
【００７０】
以上のように、この実施形態のＤ／Ａ変換回路は、ＤＡＣ１４ａ，１４ｂから出力されるアナログ電圧ＶＡ１，ＶＡ２の差の電圧ＶＤを外部から与えられるサンプル信号ＳＨで保持する電圧保持部２０を有している。更にこのＤ／Ａ変換回路は、電圧保持部２０で保持された保持電圧ＶＨと電圧ＶＤを比較して、比較結果信号ＣＯを出力する比較器１９を有している。これにより、外部から所定のタイミングで順次増加するテストデータＤＴ１，ＤＴ２と、これに対応したサンプル信号ＳＨを与えることにより、テストデータＤＴ１，ＤＴ２に対応したアナログ電圧ＶＡ１，ＶＡ２が順次生成されているか否かを、簡単かつ短時間で調べることができるという利点がある。
【００７２】
図９は、第４の参考例のＤ／Ａ変換回路の構成図であり、図７中の要素と共通の要素には共通の符号が付されている。
【００７３】
このＤ／Ａ変換回路は、図７中の反転増幅器２３、比較器１９及び電圧保持部２０に代えて、差動増幅部２４を設けたものである。
【００７４】
差動増幅部２４は抵抗２４ａ〜２４ｄと演算増幅器２４ｅで構成されている。スイッチ１８ａの出力側は、抵抗２４ａを介して演算増幅器２４ｅの−入力端子に接続され、この演算増幅器２４ｅの−入力端子と出力側の間に抵抗２４ｂが接続されている。一方、スイッチ１８ｂの出力側は、抵抗２４ｃを介して演算増幅器２４ｅの＋入力端子に接続され、この演算増幅器２４ｅの＋入力端子が抵抗２４ｄを介して接地電位ＧＮＤに接続されている。そして、演算増幅器２４ｅの出力側は端子２５に接続され、この端子２５から出力電圧ＶＯが出力されるようになっている。その他の構成は、図７と同様である。
【００７５】
図１０は、図９のＤ／Ａ変換回路の試験時の動作を示す信号波形図である。以下、この図１０を参照しつつ、図９の試験時の動作を説明する。
【００７６】
ここでは、差動増幅部２４の抵抗２４ａ〜２４ｄの値はすべて同一とする。これにより、差動増幅器２４の増幅率は１となり、アナログ電圧ＶＡ２とアナログ電圧ＶＡ１の差の電圧が、出力電圧ＶＯとして端子２５から出力される。
【００７７】
まず、モード信号ＭＳ１によって、セレクタ１３ａ，１３ｂをそれぞれテストデータＤＴ１，ＤＴ２側に切り替えると共に、モード信号ＭＳ２によって、スイッチ１８ａ，１８ｂをオンにする。これに引き続いて、テストデータＤＴ１の値を０、テストデータＤＴ２の値を１を設定する。
【００７８】
テストデータＤＴ１，ＤＴ２は、それぞれＤＡＣ１４ａ，１４ｂへ与えられ、所定の変換時間の後、これらのＤＡＣ１４ａ，１４ｂからそれぞれ０Ｖ，１Ｖのアナログ電圧ＶＡ１，ＶＡ２が出力される。アナログ電圧ＶＡ１，ＶＡ２は、それぞれスイッチ１８ａ，１８ｂを介して差動増幅部２４に与えられ、この差動増幅部２４からアナログ電圧ＶＡ２とアナログ電圧ＶＡ１の差の出力電圧ＶＯ（この場合は、１Ｖ）が出力される。
【００７９】
所定の時間後、テストデータＤＴ１，ＤＴ２の値は１ずつ増加され、それぞれ１，２となる。これにより、差動増幅部２４に与えられるアナログ電圧ＶＡ１，ＶＡ２は、それぞれ１Ｖ，２Ｖに上昇するが、この差動増幅部２４の出力電圧ＶＯは、１Ｖのままである。
【００８０】
以後、一定の周期でテストデータＤＴ１，ＤＴ２の値が１ずつ増加されるが、差動増幅部２４の出力電圧ＶＯは、１Ｖのままで変化しない。従って、出力電圧ＶＯが常に１Ｖ（或いは、許容誤差を含めて０．９〜１．１Ｖの範囲）であるか否かを調べることにより、ＤＡＣ１４ａ，１４ｂの動作を確認することができる。
【００８２】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００８３】
（ａ）  テストデータＤＴ，ＤＴ１，ＤＴ２を、最小値（即ち、０）から順に増加させて試験しているが、最大値から順に減少させて試験するようにしても良い。
【００８４】
（ｂ）  反転増幅部２３及び差動増幅部２４の増幅率を１として説明したが、この増幅率は任意である。ＤＡＣ１４，１４ａ，１４ｂの１ステップの差の電圧が小さい場合には、増幅率を高くすることによって、より正確に動作の確認をすることができる。
【００８５】
【発明の効果】
【００８９】
本発明によれば、第１及び第２のＤ／Ａ変換部から出力される第１及び第２のアナログ電圧の差分に応じた差電圧を出力する差動増幅部と、この差電圧をサンプル信号に従って保持する電圧保持部と、この電圧保持部で保持された保持電圧と差電圧を比較して比較結果の信号を出力する電圧比較部を有している。これにより、例えば、外部から所定のタイミングで順次増加するテストデータを与えて、比較結果の信号を監視することにより、Ｄ／Ａ変換部の機能を短時間で簡単に調べることができる。
【図面の簡単な説明】
【図１】第１の参考例のＤ／Ａ変換回路の構成図である。
【図２】従来のＤ／Ａ変換回路の試験構成図である。
【図３】図１のＤ／Ａ変換回路の試験時の動作を示す信号波形図である。
【図４】第２の参考例のＤ／Ａ変換回路の構成図である。
【図５】第３の参考例のＤ／Ａ変換回路の構成図である。
【図６】図５のＤ／Ａ変換回路の試験時の動作を示す信号波形図である。
【図７】本発明の実施形態を示すＤ／Ａ変換回路の構成図である。
【図８】図７のＤ／Ａ変換回路の試験時の動作を示す信号波形図である。
【図９】第４の参考例のＤ／Ａ変換回路の構成図である。
【図１０】図９のＤ／Ａ変換回路の試験時の動作を示す信号波形図である。
【符号の説明】
１３，１３ａ，１３ｂ    セレクタ
１４，１４ａ，１４ｂ    ＤＡＣ（ディジタル・アナログ変換器）
１９    比較器
２０    電圧保持部
２３    反転増幅部
２４    差動増幅部
【図１】
0003568938.tif 000002
【図２】
0003568938.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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