(57)【特許請求の範囲】
【請求項１】
０．７５Ｖから１．５Ｖの動作電圧範囲において実質的に線形な出力を提供する、集積回路の出力バッファ（１０）であって、該集積回路の出力バッファは、
少なくとも１つのデータ端子と接続するための少なくとも１つのデータ入力端子（２１）と、少なくとも１つの制御ビット端子と接続するための少なくとも１つの制御ビット入力端子（２４）とを備えている出力ドライバ段（１４）を含み、前記出力ドライバ段は出力のＰＡＤ（２８）と接続するための少なくとも１つの出力端子（２６）を有し、前記出力ドライバ段は前記少なくとも１つのデータ端子に結合された複数の粗調整用分岐部と、前記少なくとも１つのデータ端子に結合された複数の微調整用分岐部と、データ端子が論理ハイに設定される場合に固定基準点抵抗値を提供するために基準電圧に結合された固定抵抗分岐部とを有する抵抗器装置を含み、
並列に接続された、前記複数の粗調整用分岐部の各々と、前記複数の微調整用分岐部の各々と、前記固定抵抗分岐部とは、少なくとも１つの抵抗器（７２、７８）と、該少なくとも１つの抵抗器に直列に接続されている少なくとも１つのトランジスタ（７４、７６、８０、８５）とを備え、
微調整用分岐部の前記少なくとも１つの抵抗器は粗調整用分岐部の該少なくとも１つの抵抗器より比較的大きい抵抗を有しており、前記固定抵抗分岐部の少なくとも１つの抵抗器は微調整用分岐部の前記少なくとも１つの抵抗器及び粗調整用分岐部の前記少なくとも１つの抵抗器より比較的小さい抵抗を有しており、前記少なくとも１つのトランジスタは、前記少なくとも１つの制御ビット入力端子および前記データ入力端子の内の一方に対して接続されているゲートを備えている集積回路の出力バッファ。
【請求項２】
請求項１に記載の集積回路用出力バッファにおいて、前記抵抗器装置はプルダウン抵抗器装置であり、前記少なくとも１つの抵抗器および前記少なくとも１つのトランジスタは前記出力ドライバ段の前記出力端子と、前記集積回路の出力バッファのグランド電位との間に直列に動作可能なように接続されている集積回路用出力バッファ。
【請求項３】
請求項１に記載の集積回路用出力バッファにおいて、前記抵抗器装置はプルアップ抵抗器装置であり、前記少なくとも１つの抵抗器および前記少なくとも１つのトランジスタは電源と前記出力段の前記出力端子との間に直列に動作可能なように接続されている集積回路用出力バッファ。
【請求項４】
請求項３に記載の集積回路用出力バッファにおいて、前記少なくとも１つのトランジスタは第１のプルアップ制御トランジスタおよび第２のプルアップ・データ・トランジスタをさらに含み、
前記第１のプルアップ制御トランジスタは前記少なくとも１つの抵抗器に直列に動作可能なように接続されていて、ゲートが前記少なくとも１つの制御ビット端子に動作可能なように接続されており、
前記第１のプルアップ・データ・トランジスタは前記第１のプルアップ制御トランジスタに直列に動作可能なように接続されており、そして前記第１のプルアップ・データ・トランジスタはゲートが前記少なくとも１つのデータ端子に動作可能なように接続されている集積回路用出力バッファ。
【請求項５】
請求項３に記載の集積回路用出力バッファにおいて、前記少なくとも１つのトランジスタと前記出力ドライバ段の前記出力端子との間に動作可能なように接続されている別の抵抗器をさらに含む集積回路用出力バッファ。
【請求項６】
請求項１に記載の集積回路用出力バッファにおいて、前記抵抗器装置はプルダウン抵抗器装置であり、前記少なくとも１つのトランジスタは第１のプルダウン・データ・トランジスタと、第１のプルダウン制御トランジスタとをさらに含み、
前記第１のプルダウン・データ・トランジスタは前記抵抗器に接続され、ゲートが前記データ端子の少なくとも１つに動作可能なように接続されており、
前記第１のプルダウン制御トランジスタは前記第１のプルダウン制御トランジスタおよび前記集積回路のグランド電位に接続されており、そして前記第１のプルダウン・データ・トランジスタのゲートは前記少なくとも１つの制御ビット端子に動作可能なように接続されている集積回路用出力バッファ。
【請求項７】
請求項１に記載の集積回路用出力バッファにおいて、前記複数の粗調整分岐部及び微調整分岐部の内の少なくとも１つの分岐部は前記少なくとも１つのトランジスタのゲートに動作可能に接続されたインバータと、該インバータに動作可能に接続された出力と前記少なくとも１つの制御ビット端子及び前記少なくとも１つの前記データ端子に動作可能に接続された複数の入力とを有するＮＡＮＤゲートとをさらに含む集積回路用出力バッファ。
【請求項８】
請求項１に記載の集積回路用出力バッファにおいて、前記少なくとも１つの抵抗器のいずれかの抵抗値が前記少なくとも１つのトランジスタのいずれかの抵抗値に比較して大きくなっている集積回路用出力バッファ。
【請求項９】
０．７５Ｖから１．５Ｖの動作電圧範囲において実質的に線形の出力を提供するあ出力バッファ（１０）を備えている集積回路であって、前記出力バッファは、
少なくとも１つの入力端子（１６）と複数のデータ端子（２１、２２、２３）とを備えているプリドライブ段（１２）と、
前記プリドライブ段の出力データ端子に動作可能なように接続されている出力ドライバ段（１４）とを含み、前記出力ドライバ段は少なくとも１つの制御ビット端子と接続するための少なくとも１つの制御ビット入力端子（２４）を備え、そして出力のＰＡＤ（２８）と接続するための少なくとも１つの出力端子（２６）を備え、前記出力ドライバ段は、少なくとも１つのプルアップ装置（７０）および、前記少なくとも１つのデータ端子に結合された複数の粗調整用分岐部と、前記少なくとも１つのデータ端子に結合された複数の微調整用分岐部と、データ端子が論理ハイに設定される場合に固定基準点抵抗値を提供するために基準電圧に結合された固定抵抗分岐部とを有する少なくとも１つの分岐部を備えている少なくとも１つのプルダウン装置（９０）を含み、
前記プルアップ装置（７０）の前記複数の微調整用及び粗調整用分岐部は、
前記少なくとも１つの制御ビット入力端子に動作可能なように接続されているゲートを備えている少なくとも１つのプルアップ制御トランジスタ（７４）と、
前記プルアップ制御トランジスタと直列に動作可能なように接続されていて、前記プリドライブ段の出力データ端子のうちの少なくとも１つに動作可能なように接続されているゲートを備えている少なくとも１つのプルアップ・データ・トランジスタ（７６）と、
前記プルアップ・データ・トランジスタと直列に動作可能なように接続されていて、前記プルアップ・データ・トランジスタと前記出力ドライバ段の前記出力端子との間に接続されている少なくとも１つの第１の抵抗器（７８）とを含み、
前記プルダウン装置の前記複数の分岐部は、
前記出力ドライバ段の前記出力端子に動作可能なように接続されている少なくとも１つの第２の抵抗器（９２）と、
前記第２の抵抗器に直列に動作可能なように接続されていて、前記プリドライブ段のデータ端子のうちの少なくとも１つに動作可能なように接続されているゲートを備えているプルダウン・データ・トランジスタ（９４）と、
前記プルダウン・データ・トランジスタと直列に動作可能なように接続されていて、前記プルダウン・データ・トランジスタと前記集積回路のグランド電位との間に接続され、前記少なくとも１つの制御ビット入力端子に動作可能なように接続されているゲートを備えているプルダウン制御トランジスタ（９６）とを含む集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路デバイスの出力バッファ部分に関する。特に、本発明は、集積回路デバイスの出力バッファのインピーダンスの制御に関する。
【０００２】
【従来の技術、及び、発明が解決しようとする課題】
集積回路（ＩＣ）の動作速度が増加した結果、入力に応答しての出力電圧の立ち上がり時間および立ち下がり時間が速くなり、より多くのシステム・スイッチング・ノイズが発生している。たとえば、高いレートでデータを送信するときにこのノイズを最小化するために、出力のエッジのレートおよび出力インピーダンスの制御が必要となる。出力電圧の特性は、たとえば、温度変動、プロセス変動および電圧変動（すなわち、ＰＶＴ変動）の関数である。もう１つの重要な要因は、出力端子に対して提供される実際の負荷を含む。デバイスを伝送線路に追加するような応用の場合、ＰＡＤから見た出力ドライバのインピーダンスはその出力ドライバの出力波形にかかわらず一定であること、すなわち、出力ドライバの出力電圧値が変わっても一定であることが望ましい。さらに、出力ドライバのインピーダンスがその伝送線路の負荷インピーダンスにマッチすることが望ましい。たとえば、ガバラ（Ｇａｂａｒａ）他の「高性能の応用のためのＣＭＯＳにおけるディジタルに調整可能な抵抗器」（Ｄｉｇｉｔａｌｌｙ  Ａｄｊｕｓｔａｂｌｅ  Ｒｅｓｉｓｔｏｒｓ  ｉｎ  ＣＯＭＳ  ｆｏｒ  Ｈｉｇｈ‐Ｐｅｒｆｏｒｍａｎｃｅ  Ａｐｐｌｉｃａｔｉｏｎｓ）、ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ‐Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ、第２７巻、８号、１９９２年８月、１１７６〜１１８５ページを参照されたい。
【０００３】
従来のシステムは、たとえば、負荷の関数としての出力の特性の変動の問題に対処するために、定電流源およびある種のアナログ回路を含む装置を使用する。しかし、そのような従来のシステムは、定電流源およびアナログ回路を集積回路上に作り込んで使うために、より大きな電力を必要とするのが普通である。ほとんどの相補性金属酸化物半導体（ＣＭＯＳ）システムでは、そのような装置は実装するのが比較的困難であり、これらの機能を実現するためにはバイポーラＣＭＯＳ（ＢｉＣＭＯＳ）の技術を使う必要があることが多い。
【０００４】
代わりに、従来の集積回路（ＩＣ）の出力バッファは、たとえば、プリドライバ段および出力ドライバ段を含む。出力ドライバ段は、複数の制御ビット端子およびそれに対して動作可能なように接続されるＰＡＤを含む。従来の出力ドライバは、出力ドライバ段の内部にプルアップおよびプルダウンの抵抗器として単独のトランジスタを使用する。しかし、これらのプルアップおよびプルダウンの抵抗器装置の性能は、普通はＰＡＤにおける動作電圧振幅にわたって非線形である。また、その非線形性能は前記のＰＶＴ変動などの外部要因によって変わる。そのような問題についての説明は、たとえば、米国特許第５，１９４，７６５号および第５，２４３，２２９号を参照されたい。
【０００５】
したがって、ＰＡＤにおける電圧振幅に無関係で、ＰＶＴ変動に無関係な、許容限度内に出力インピーダンスが維持できるように制御するための方法および装置に対するニーズが存在する。
【０００６】
【課題を解決するための手段】
本発明は、特許請求の範囲によって定義されている。本発明の実施形態は、電圧振幅とは無関係な線形の性能を有する集積回路の出力バッファを含む。本発明の実施形態は、プリドライブ段および出力ドライバ段を備えている集積回路の出力バッファを提供する。出力ドライバ段は、並列に接続された複数の分岐部を備えている１つのプルアップ抵抗器装置および、代わりに並列に接続された複数の分岐部を備えている少なくとも１つのプルダウン抵抗器装置を含む。本発明の実施形態によれば、プルアップ抵抗器装置の分岐部は、少なくとも１つの抵抗器および出力バッファに対して外部にあるＰＡＤに接続可能な出力バッファの出力端子と電源との間に直列に接続された少なくとも１つの抵抗器を含む。プルアップ装置におけるトランジスタは、プリドライブ段からのデータ端子および制御ビット端子の両方に接続されている。本発明のもう１つの実施形態によれば、プルダウン抵抗器装置の分岐部は、１つの抵抗器と、その集積回路のグランド電位とＰＡＤに接続されるべき出力バッファの出力端子との間に直列に接続された少なくとも１つのトランジスタとを含む。プルダウン装置における抵抗器は、プリドライブ段および制御ビット端子からの両方のデータ端子に接続されている。代わりに、プルアップ抵抗器は一対のトランジスタ、たとえば、プルアップ制御トランジスタおよびプルアップ・データ・トランジスタによって置き換えられる。同様に、本発明のもう１つの代替実施形態によれば、プルダウンのトランジスタは、プルダウン制御トランジスタおよびプルダウン・データ・トランジスタによって置き換えられる。制御ビット端子から受信される制御情報によって出力バッファの抵抗値が調整され、周囲温度、動作電圧における変動およびプロセスの変動（すなわち、ＰＶＴ変動）を補正するように調整される。この方法で、この新しい抵抗器およびトランジスタの装置は、出力ドライバの動作電圧範囲（たとえば、０．７５〜１．５０Ｖ）にわたって線形であり、ＰＶＴ変動などの外部要因とは無関係な出力バッファ性能を提供する。
【０００７】
【発明の実施の形態】
次の説明においては、図面の説明を通じて本発明の理解を深めるために、同様の要素は同じ参照番号によって参照される。
特定の特徴、構成および装置が以下に説明されるが、それは例を示す目的だけのために行われることを理解されたい。この分野の技術に熟達した人であれば、本発明の精神および範囲から逸脱することなしに、他のステップ、構成および装置が有用であることが理解できるだろう。
【０００８】
本発明の実施形態によれば、集積回路の出力バッファの内部での本発明の抵抗器およびトランジスタ装置は改善された性能を提供する。本発明の抵抗器およびトランジスタ装置が、従来のプルアップおよび／またはプルダウン抵抗器装置の代わりに使用される。さらに、ディジタル制御信号が制御ビット端子を経由して本発明の装置に対して与えられ、周囲温度、動作電圧およびプロセスの変動（すなわち、ＰＶＴ変動）を補正するように出力バッファの抵抗値を調整する。この方法で、新しい抵抗器およびトランジスタの装置が、出力ドライバの動作電圧範囲（たとえば、０．７５〜１５０Ｖ）にわたって線形であり、ＰＶＴ変動などの外部要因とは無関係である出力バッファ性能を提供する。
【０００９】
【外１】
0003563295.tif 000002
【００１０】
出力ドライバ段１４は、たとえば、出力ドライバ段１４がデータ端子２１〜２３上の情報に応答することができるディジタル制御ビット情報を提供するために、１つまたはそれ以上の制御ビット端子、すなわち、制御ビット入力端子２４を含む。ディジタル制御ビット情報は、たとえば、出力ドライバ段１４の一部またはすべてをディスクリートな基準抵抗器に対して比較する基準回路から発生される。
【００１１】
また、出力ドライバ段１４は、出力端子２６、たとえば、ＰＡＤ  ２８または他の適切な端子領域を含む。ＰＡＤ  ２８は通常は出力ドライバ段１４と、たとえば、伝送ライン（図示せず）または、伝送ラインとしてモデル化することができるパッケージ化されたデバイス（図示せず）の間の配線による相互接続を提供するために使われる。
【００１２】
ここで図２ａを参照すると、本発明の実施形態による、集積回路（ＩＣ）の出力バッファ１０の出力ドライバ段１４の回路図が示されている。出力ドライバ段１４は、プルアップおよびプルダウンの抵抗器装置を含む。たとえば、図２ａにはプルアップ抵抗器装置５２、第１のプルアップ抵抗器装置５４、および第２のプルダウン抵抗器装置５６が示されている。プルアップ抵抗器装置５２はｄａｔａ端子２１に接続され、出力ドライバ段１４の１つまたはそれ以上の制御ビット入力端子２４に接続されている。
【００１３】
制御ビット入力端子２４は単独のソースから発しているように示されているが、制御ビット入力端子が別の（異なる）ソースから与えられるようにすることもできる。たとえば、図２ｂを参照されたい。また、プルアップ抵抗器装置５２は電源電圧、たとえば、約１．５Ｖに接続されており、そしてＰＡＤの出力端子２６に接続されている。
【００１４】
【外２】
0003563295.tif 000003
【００１５】
【外３】
0003563295.tif 000004
【００１６】
前に述べたように、ＰＡＤ  ２８から見た出力ドライバ段１４のインピーダンスが出力ドライバの電圧値とは無関係に一定であることが望ましい。たとえば、代表的な出力ドライバの出力波形が図３に示されている。出力ドライバの出力波形の値は、たとえば、約１．５Ｖ（一般的に６２として示されている）から約０．７５Ｖ（一般的に６４として示されている）の範囲で、所望の出力電圧状態に依存して変動する。
【００１７】
【外４】
0003563295.tif 000005
【００１８】
しかし、図５ａ−ｂのグラフの中で示されているように、従来のプルアップおよびプルダウンの抵抗器装置を採用している出力バッファは、その出力ドライバの出力電圧の動作電圧範囲にわたって非線形である。図５ａにおいては、問題のトランジスタのドレイン‐ソース間の電圧ＶＤＳが増加するにつれて、このトランジスタを通じて流れる電流が増加し、そして各種のゲート‐ソース間トランジスタ電圧に対してレベル・アウトすることが示されている。限定されたドレイン‐ソース間の電圧範囲（すなわち、ＶＤＳ＝０〜ＶＤＳ＝Ｖ１）に対しては、電流の応答は比較的線形であるように見えるが、図５ｂは、理論的な線形応答に対して比較されるとき、そのような電流応答が線形でないことを示している。
【００１９】
本発明の実施形態によれば、ディジタル制御入力が本発明のプルアップおよびプルダウンの抵抗器装置と直接接続されており、出力ドライバの動作電圧範囲（たとえば、１．５０〜０．７５Ｖ）にわたって出力バッファの性能の線形性を改善する。前に述べたように、ディジタル制御ビット情報は、たとえば、プルアップおよび／またはプルダウンの抵抗器装置をディスクリートな基準抵抗値に対して比較する基準回路から発生される。ディジタル制御情報の制御は、その装置の両端の電圧降下がＰＡＤ  ２８とその基準抵抗器（図示せず）の両端の電圧降下と同じであるように変えられる。この方法で、出力バッファの線形性が周囲温度、動作電圧およびプロセスの変動（すなわち、ＰＶＴ変動）のような外部要因とは無関係になる。
【００２０】
また、本発明の実施形態によれば、図６−図７に示されているプルアップ抵抗器装置７０および図８に示されているプルダウン抵抗器装置などの発明のプルアップおよびプルダウン抵抗器装置が提供される。発明のプルアップおよびプルダウン抵抗器装置は、並列に接続されている複数の（トランジスタ）分岐部またはレグを含む。本発明の実施形態によれば、特定の装置の内部の分岐部の数は変動するが、できるだけ多くの分岐部を含むことが必要である。しかし、特定の装置における分岐部の数は、その装置に対して必要となる集積回路の対応する面積の増加を考慮すべきである。本発明の実施形態による抵抗器装置は、通常は約１０個の分岐部を有するが、４個程度の少ない分岐部であってもよい。
【００２１】
ここで図６を参照すると、本発明の一実施形態によるプルアップ抵抗器装置７０が示されており、それはたとえば、電源電圧レール７５と出力レール７７との間に並列に接続されている１１個の分岐部を含んでいる。さらに詳しく言うと、プルアップ抵抗器装置７０は７個の粗調整用分岐部、３つの微調整用分岐部、および１個の単独の固定抵抗分岐部を備えている。また、代わりに、静電気放電（ＥＳＤ）から保護するために、電源電圧ＶＤＤと出力レール７７との間にダイオード７９が接続されている。
【００２２】
単独の分岐部は、たとえば、図に示されているように接続されている第１の制御トランジスタ７４（たとえば、Ｎチャネル・デバイス）、第２のデータ・トランジスタ７６、および抵抗器７８を含む。代わりに、ＥＳＤ保護のために、追加の抵抗器７２が第１の制御トランジスタ７４と電源レール７５および第１の制御トランジスタ７４のドレインとの間に接続されている。
【００２３】
第１の制御トランジスタ７４のゲートには制御ビット端子、たとえば、７個の粗調整用の制御ビット端子（ｃ０、ｃ１、ｃ２、ｃ３、ｃ４、ｃ５、ｃ６）のうちの１つまたは、３つの微調整用の制御ビット端子（ｆ０、ｆ１、ｆ２）のうちの１つが接続されている。単独の固定の抵抗分岐部の中の第１の制御トランジスタ７４のゲートは、たとえば、電源電圧ＶＤＤに接続されている。
【００２４】
第１の制御トランジスタ７４のソースは、たとえば、これもＮチャネル・デバイスである第２のデータ・トランジスタ７６のドレインに接続されている。第２のデータ・トランジスタ７６のゲートにはｄａｔａ端子２１が接続されている。第２のデータ・トランジスタ７６のソースは第２の抵抗器７８に接続され、第２の抵抗器７８は図に示されているように、第２のデータ・トランジスタ７６と出力レール７７との間に接続され、出力レール７７は、たとえば、出力ドライバ段１４の外部にあるＰＡＤ  ２８に接続することができる。
【００２５】
動作において、制御ビット（すなわち、制御ビット端子）およびデータ・ビット（すなわち、データ・ビット端子）が両方とも論理ハイ（「１」）に、たとえば、ＶＤＤに設定されているときに分岐部がイネーブルされる。ｄａｔａ端子２１が論理のロー（「０」）、たとえば、ＶＳＳに設定されている場合、すべての分岐部はディスエーブルされていることに留意されたい。したがって、制御ビット端子はｄａｔａ端子２１の論理値に依存して分岐部をイネーブルする。すべての制御ビットが論理ローに設定されている場合、そしてｄａｔａ端子２１が論理ハイに設定されている場合、イネーブルされている唯一の径路は単独の固定の抵抗分岐部であり、それはＶＤＤに接続されていることによってイネーブルされたままになっている。すべての制御ビットが論理ハイに設定され、そしてｄａｔａ端子２１が論理ローに設定されている場合、すべての分岐部がイネーブルされている。
【００２６】
以下に示されている表は従来の０．３５μｍのプロセスに対する圧力、電圧および温度（ＰＶＴ）の関数としての制御ビットの挙動を特性付けている。３文字のキャラクタリゼーションの第１の文字はプロセス（ｆ＝高速、ｔ＝普通、ｓ＝低速）を定義し、第２の文字は電源電圧（ｈ＝１．５Ｖ＋５％および．３．３Ｖ＋５％、ｔ＝１．５Ｖおよび３．３Ｖ、ｌ＝１．５Ｖ−５％および３．３Ｖ−５％）、そして第３の文字は温度（ｈ＝１０５℃、ｔ＝９０℃、ｌ＝０℃を定義する。
【００２７】
【表１】
0003563295.tif 000006
【００２８】
たとえば、「ｆｈｌ」の行は動作速度が高速であり、電源電圧が１．５Ｖおよび３．３Ｖ、動作温度が０℃である装置を示している。最高速のデバイスは「ｆｈｌ」として特性付けられる。このキャラクタリゼーションにおいて、粗調整用の分岐部のうちの２つ（ｃ５およびｃ６）がイネーブルされていることに留意されたい。最低速のデバイスは「ｓｌｈ」として特性付けられ、その場合、５個の粗調整用の分岐部（ｃ２、ｃ３、ｃ４、ｃ５、ｃ６）がイネーブルされ、２つの微調整用分岐部（ｆ１およびｆ２）がイネーブルされる。使用されるコンポーネントの値はフル・レンジの分岐部が使われないように、たとえば、将来の柔軟性および頑健性（すなわち、温度および電源電圧の範囲の拡張）が可能となるように選択された。
【００２９】
本発明の１つの実施形態によれば、分岐部の中の抵抗器およびトランジスタの値は４個の微調整用ビットが、１つの粗調整用ビットとして出力バッファの総合抵抗に同じ効果を持つようになっている。
【００３０】
ここで図７ａを参照すると、単独のプルアップ（またはプルダウン）の分岐部に対する代わりの装置が示されている。この実施形態においては、単独の制御およびデータ（Ｎチャネル）トランジスタ８０が、図６の中に示されている装置の分岐部の中に２つのトランジスタ（制御トランジスタ７４およびデータ・トランジスタ７６）によって実行されるＡＮＤの機能を実行するために、第１の抵抗器７２と第２の抵抗器７８との間に接続されている。ふたたび図７ａを参照すると、制御ビットの入力端子２４およびｄａｔａ端子２１は、たとえば、ＮＡＮＤゲート８２およびインバータ８４を通してトランジスタ８０に動作可能なように接続されている。
【００３１】
また、図７ａに示されている装置はＰチャネルのデバイスでも有用である。そのような装置がたとえば、図７ｂに示されている。この実施形態においては、単独の制御およびデータ（Ｐチャネル）のトランジスタ８５が、ＡＮＤの機能を実行するために第１の抵抗器７２と第２の抵抗器７８との間に接続されている。制御ビットの入力端子２６およびｄａｔａ端子２１は、たとえば、ＮＯＲゲート８７およびインバータ８４を通じてトランジスタ８５に対して動作可能なように接続されている。
【００３２】
動作において、制御信号入力端子およびデータ入力端子の両方がトランジスタ８０をイネーブルするために使われる。しかし、図７ａ−ｂに示されている分岐部の装置の動作は図６に示されている分岐部の装置の動作とは異なり、制御信号とデータ信号が論理的に組み合わされ、単独のトランジスタに対して印加されている。
【００３３】
【外５】
0003563295.tif 000007
【００３４】
ふたたび図８を参照すると、第３のデータ・トランジスタ９４のソースが、たとえば、これもＮチャネル・デバイスである第４の制御トランジスタ９６のドレインに接続されている。第４の制御トランジスタ９６のゲートには制御ビット端子２４が接続されている。第４の制御トランジスタ９６のソースは集積回路のグランド電位に接続されている。
【００３５】
本発明の実施形態によるプルアップおよびプルダウン装置の中で（たとえば、図６−図８に示されている装置）、分岐部は形式が似ている。しかし、抵抗器およびトランジスタのサイズは変わっている。与えられた分岐部の中で、抵抗器はそれぞれの抵抗値が対応しているトランジスタの最大抵抗値に比較して大きくなるようなサイズになっている。また、デバイスの直線性の動作可能な範囲およびその範囲の単独の固定抵抗の値は、その装置の分岐部の内部の抵抗器およびトランジスタのサイジングによって変わる。この方法で、分岐部の数およびそれぞれの分岐部の内部のデバイスの値も最小のレンジ以外にそのデバイスの動作可能な範囲の調整の程度（すなわち、粗調整および／または微調整）に影響する。
【００３６】
たとえば、図６に示されている装置７０においては、７個の粗調整用分岐部は４０μｍの幅のトランジスタを含み、粗調整の制御ビット（ｃ０、ｃ１、ｃ３、ｃ４、ｃ５、ｃ６）によって制御される。３個の微調整用分岐部は１０μｍの幅、すなわち、粗調整用分岐部のトランジスタの幅の約４分の１のトランジスタを含んでいる。微調整用分岐部のトランジスタは微調整用の制御ビット（ｆ０、ｆ１、ｆ２）によって制御される。単独の固定された抵抗分岐部は、動作可能な範囲に対する固定のベース・ポイントの抵抗値を設定し、ＶＤＤに接続されていることによって永久的にイネーブルされている１６０μｍの幅のトランジスタを備えている。
【００３７】
この装置においては、粗調整の分岐部の中の抵抗器はそれぞれ約８四方のサイズの抵抗を有し、それはそれぞれ約２００Ωの抵抗値になる。微調整用分岐部の中の各抵抗器は約２４四方の抵抗をそれぞれ有し、それぞれ約８００Ωの抵抗値となる。単独の固定された抵抗の分岐部はそれぞれ約１．７四方の抵抗サイズを有し、それはそれぞれ約４３Ωの抵抗値になる。
【００３８】
ここで開示されている本発明の抵抗器装置は単独で有用であるか、あるいは他の本発明の抵抗器装置と組み合わせて有用であることに留意されたい。たとえば、図６に示されている発明のプルアップ抵抗器装置７０は従来のプルダウン抵抗器装置でも有用であり、あるいは図８に示されているプルダウン抵抗器装置９０などの本発明のプルダウン抵抗器装置と組み合わせて有用である。
【００３９】
また、本発明の他の代替実施形態によれば、ディジタル・データ入力に対する径路が１つだけの代わりに、いくつかのディジタル・データ入力が提供されている。そのような実施形態が、たとえば、図９に示されている。この装置においては、複数の各プルダウン装置は、たとえば、４Ｒの抵抗を有し、図に示されているように並列に接続されている。また、複数のイネーブル制御入力端子が図に示されているように接続されている。
【００４０】
動作において、制御入力端子Ａが論理ハイ（「１」）に設定された場合、第４のプルダウン装置がイネーブルされ、４Ｒの抵抗が提供される。制御入力端子ＡおよびＢが論理ハイ（「１」）に設定された場合、第３および第４のプルダウン装置がイネーブルされ、２Ｒ（４Ｒと４Ｒが並列に接続された値）の抵抗値が提供される。同様に、制御入力端子Ａ、ＢおよびＣが論理ハイ（「１」）に設定された場合、第１、第２、第３および第４のプルダウン装置がイネーブルされ、Ｒ（４Ｒと並列に接続された４Ｒが、並列に４Ｒと接続され、さらに４Ｒと接続された値）が提供される。この方法で、バイナリ信号を送信する代わりに、Ｍ個の信号が送信され、その場合、各種の信号が異なる電圧信号である。
【００４１】
この分野の技術に熟達した人にとっては、付記された特許請求の範囲によって定義されている本発明の精神および範囲およびそれと等価なもののそれぞれの全範囲から逸脱することなしに、ここで記述された抵抗回路装置の実施形態に対して、多くの変更および置き換えを加えることができることは明らかである。たとえば、上記の開示された本発明の装置は通常は抵抗性である伝送線路の負荷以外に、他のタイプの負荷（たとえば、容量性および誘導性の負荷）についても有用である。また、プルアップ装置が、たとえば、Ｐチャネルのデバイスから構成されているとき、ｄａｔａ端子はインバートされる必要はない。しかし、そのような装置においては、制御バスは異なった構成にする必要がある。
【図面の簡単な説明】
【図１】集積回路（ＩＣ）の出力バッファの略ブロック図である。
【図２ａ】本発明の一実施形態による、図１に示されている集積回路（ＩＣ）の出力バッファの出力ドライバ部分の略ブロック図である。
【図２ｂ】本発明の他の実施形態による、図１に示されている集積回路（ＩＣ）の出力バッファの出力ドライバ部分の略ブロック図である。
【図３】各種の出力ドライバの出力値を示している代表的な出力ドライバの出力波形の図である。
【図４】従来のプルアップおよびプルダウンの抵抗器装置を示す回路図である。
【図５ａ】出力ドライバの出力電圧の動作電圧範囲にわたって非線形性能を示している従来のプルアップおよびプルダウン抵抗器装置に対する電流対電圧の図である。
【図５ｂ】出力ドライバの出力電圧の動作電圧範囲にわたって非線形性能を示している従来のプルアップおよびプルダウン抵抗器装置に対する電流対電圧の図である。
【図６】本発明の一実施形態による、プルアップ抵抗器装置の回路図である。
【図７ａ】本発明の代替実施形態による、抵抗器装置の回路図である。
【図７ｂ】本発明の他の代替実施形態による、抵抗器装置の回路図である。
【図８】本発明の一実施形態による、プルダウン抵抗器装置の回路図である。
【図９】本発明の代替実施形態による、プルダウン抵抗器装置の回路図である。
【図１】
0003563295.tif 000008
【図２ａ】
0003563295.tif 000009
【図２ｂ】
0003563295.tif 000010
【図３】
0003563295.tif 000011
【図４】
0003563295.tif 000012
【図５ａ】
0003563295.tif 000013
【図５ｂ】
0003563295.tif 000014
【図６】
0003563295.tif 000015
【図７ａ】
0003563295.tif 000016
【図７ｂ】
0003563295.tif 000017
【図８】
0003563295.tif 000018
【図９】
0003563295.tif 000019