(57)【特許請求の範囲】
【請求項１】
素子分離により半導体基板をＣＭＯＳＦＥＴを形成しようとする第１の領域と高密度メモリのメモリセルトランジスタを形成しようとする第２の領域とに分ける工程（ａ）と、
上記第１の領域に第１ゲート絶縁膜を形成する工程（ｂ）と、
上記第２の領域に第２ゲート絶縁膜を形成する工程（ｃ）と、
上記第１ゲート絶縁膜及び上記第２ゲート絶縁膜の上に第１導体膜を形成する工程（ｄ）と、
上記第１導体膜上にマスク用絶縁膜を堆積した後、上記マスク用絶縁膜をパターニングして上記第１の領域のゲート電極を形成しようとする領域の上に第１ゲート形成用マスクを形成する工程（ｅ）と、
上記第１導体膜上および上記第１ゲート形成用マスク上に、上記第１導体膜より低抵抗の第２導体膜を形成する工程（ｆ）と、
上記第２導体膜の上に上記第２の領域のゲート電極を形成しようとする領域の上に第２ゲート形成用マスクを形成する工程（ｇ）と、
エッチングにより、第１の領域においては上記第１のゲート形成用マスクを用いて上記第１の導体膜をパターニングして上記ＣＭＯＳＦＥＴのゲート電極を形成する一方、第２の領域においては上記第２のゲート形成用マスクを用いて上記第１および第２の導体膜をパターニングして上記メモリセルトランジスタのゲート電極を形成する工程（ｈ）と、
上記第１及び第２の領域における各ゲート電極の両側方に位置する領域にメモリセルトランジスタ、ＣＭＯＳＦＥＴのソース・ドレイン拡散層を形成する工程（ｉ）とを備え、
上記工程（ｈ）の後に、上記第１の領域において、上記第１ゲート形成用マスクを除去した後、上記ＣＭＯＳＦＥＴのゲート電極の上部及びソース・ドレイン拡散層の上部をシリサイド化する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
上記工程（ｈ）の後、シリサイド化する工程の前に第２の領域上にシリサイド化阻止用保護絶縁膜を形成する工程をさらに含む半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
上記工程（ｆ）の後で上記工程（ｇ）の前に、上記第２導体膜の上にセルフコンタクト用保護絶縁膜を形成する工程と、
上記工程（ｉ）の後に、上記第２の領域におけるゲート電極の両側に絶縁体サイドウォールを形成した後、基板上に層間絶縁膜を形成し、上記層間絶縁膜を貫通して上記第２の領域のソース・ドレイン拡散層に到達するセルフアラインコンタクトを形成する工程とをさらに含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ部の各トランジスタと、ＤＲＡＭメモリセルとを同一半導体基板上に混載集積化した半導体装置の製造方法に関わる。
【０００２】
【従来の技術】
近年、ＬＳＩのシステムにおいては、ＣＭＯＳ部の各トランジスタと、ＤＲＡＭ等の高密度メモリと、他のデバイスとを混載集積化する提案が数多くみられる。このような混載型半導体装置の場合、ＤＲＡＭメモリセル部のメモリセルトランジスタとＣＭＯＳ部の各トランジスタとでは、ゲートや拡散層の構造が異なるため、それぞれ別々の工程で形成していた。例えば、ＤＲＡＭメモリセル部では、高密度化を実現するためにセルフアラインコンタクト形成工程を用いるのが一般的であり、そのためにはゲート電極上にセルフアラインコンタクト用の保護絶縁膜を形成する必要がある。一方、ＣＭＯＳ部では、デュアルゲート構造が採用され、高速動作を実現するためにソース・ドレイン拡散層及びゲート電極の低抵抗化が必要であり、そのためにゲート電極及びソース・ドレイン拡散層を同時にシリサイド化するサリサイド工程が一般的に用いられている。このようなＤＲＡＭメモリセル部とＣＭＯＳ部を混載した場合、ＣＭＯＳ部のゲート電極上にはシリサイド化するためにセルフアラインコンタクト用の保護絶縁膜が形成されないようにする必要があり、ＤＲＡＭメモリセル部ではソース・ドレイン拡散層をシリサイド化すると、ソース・ドレイン拡散層─基板間のリークが大きくなることからシリサイド化されないようにする必要があり、それぞれ別々の工程で形成するのが一般的である。
【０００３】
【発明が解決しようとする課題】
しかしながら、上述のような従来の混載型半導体装置の製造方法では、ＣＭＯＳ部の各トランジスタおよびＤＲＡＭ等の高密度メモリとを別々に作っていたため、工程が複雑でコストもかかるという不具合があった。一方、両者のゲートを同時に形成しようとするとＣＭＯＳ部とＤＲＡＭメモリセル部とにおけるゲートの高低差のためにレジストパターンが崩れて、特に、ＣＭＯＳ部のゲートを形成する際のパターニング精度が確保できないという不具合もあった。
【０００４】
そこで、本発明の目的は、上記不具合を招くことなく、ＣＭＯＳ部の各トランジスタと、ＤＲＡＭ等の高密度メモリのメモリトランジスタとの各ゲートを共通の工程により製造し得る半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、素子分離により半導体基板をＣＭＯＳＦＥＴを形成しようとする第１の領域と高密度メモリのメモリセルトランジスタを形成しようとする第２の領域とに分ける工程（ａ）と、上記第１の領域に第１ゲート絶縁膜を形成する工程（ｂ）と、上記第２の領域に第２ゲート絶縁膜を形成する工程（ｃ）と、上記第１ゲート絶縁膜及び上記第２ゲート絶縁膜の上に第１導体膜を形成する工程（ｄ）と、上記第１導体膜上にマスク用絶縁膜を堆積した後、上記マスク用絶縁膜をパターニングして上記第１の領域のゲート電極を形成しようとする領域の上に第１ゲート形成用マスクを形成する工程（ｅ）と、上記第１導体膜上および上記第１ゲート形成用マスク上に、上記第１導体膜より低抵抗の第２導体膜を形成する工程（ｆ）と、上記第２導体膜の上に上記第２の領域のゲート電極を形成しようとする領域の上に第２ゲート形成用マスクを形成する工程（ｇ）と、エッチングにより、第１の領域においては上記第１のゲート形成用マスクを用いて上記第１の導体膜をパターニングして上記ＣＭＯＳＦＥＴのゲート電極を形成する一方、第２の領域においては上記第２のゲート形成用マスクを用いて上記第１および第２の導体膜をパターニングして上記メモリセルトランジスタのゲート電極を形成する工程（ｈ）と、上記第１及び第２の領域における各ゲート電極の両側方に位置する領域にメモリセルトランジスタ、ＣＭＯＳＦＥＴのソース・ドレイン拡散層を形成する工程（ｉ）とを備え、上記工程（ｈ）の後に、上記第１の領域において、上記第１ゲート形成用マスクを除去した後、上記ＣＭＯＳＦＥＴのゲート電極の上部及びソース・ドレイン拡散層の上部をシリサイド化する工程を含む。
【０００６】
これにより、ＣＭＯＳ部の各トランジスタのゲート電極とＤＲＡＭメモリセルのゲート電極とを共通の工程により製造することができる。その場合、ＣＭＯＳＦＥＴのゲート電極上の第２導体膜は工程（ｈ）の初期段階ですべて除去され、第１ゲート形成用マスクにより第１導体膜が直接、パターニングされるので、ＣＭＯＳＦＥＴのゲート長を決定するゲート電極下端部の第１ゲート形成用マスクに対する寸法シフトが小さく抑制される。すなわち、ＣＭＯＳＦＥＴのゲート電極の寸法精度を確保できる。
【０００７】
また、ＣＭＯＳＦＥＴのゲート電極及びソース・ドレイン拡散層の低抵抗化による高速動作を実現できる。
【０００８】
上記半導体装置の製造方法において、上記工程（ｈ）の後、シリサイド化する工程の前に第２の領域上にシリサイド化阻止用保護絶縁膜を形成する工程をさらに含むことにより、メモリセル部のソース・ドレイン拡散層がシリサイド化されるのを阻止することができ、メモリセルにおけるリークを抑制できる。
【０００９】
上記半導体装置の製造方法において、上記工程（ｆ）の後で上記工程（ｇ）の前に、上記第２導体膜の上にセルフコンタクト用保護絶縁膜を形成する工程と、上記工程（ｉ）の後に、上記第２の領域におけるゲート電極の両側に絶縁体サイドウォールを形成した後、基板上に層間絶縁膜を形成し、上記層間絶縁膜を貫通して上記第２の領域のソース・ドレイン拡散層に到達するセルフアラインコンタクトを形成する工程とをさらに含むことにより、ＤＲＡＭメモリセルの高密度化を実現できる。
【００１０】
【発明の実施の形態】
まず、本実施形態に係る半導体装置の構造について説明する。
【００１１】
図１は、本実施形態に係る半導体装置の構造を示す断面図である。本実施形態に係る半導体装置においては、Ｐ型シリコン基板１上に、ＤＲＡＭメモリセル部Ｒｍと、ＣＭＯＳ部Ｒｃとが設けられており、ＣＭＯＳ部Ｒｃにおいては、ＰＭＯＳＦＥＴ部Ｒｐと、ＮＭＯＳＦＥＴ部Ｒｎとが設けられている。ＤＲＡＭメモリセル部Ｒｍと、ＰＭＯＳＦＥＴ部Ｒｐと、ＮＭＯＳＦＥＴ部Ｒｎとは、トレンチ型の素子分離用絶縁膜３により隔てられている。
【００１２】
ＤＲＡＭメモリセル部Ｒｍにおいては、Ｐ型ウェル領域４上にゲート酸化膜６ｃとＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極３３とが下から順次積み上げられている。このＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極３３は、下部電極３３ａと、上部電極３３ｂとが下から順次積み上げられた構造となっており、ゲート電極上には、窒化膜からなる上面保護膜９１が設けられている。また、ＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極３３の両側には、窒化膜サイドウォール１４が設けられている。また、下地となるＰ型ウェル領域４中のＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極３３の両側方に位置する領域には第一、第二のＮ型ソース・ドレイン拡散層３５ａ、３５ｂが設けられている。また、Ｐ型シリコン基板１上には、第一の層間絶縁膜６０が設けられ、第一の層間絶縁膜６０を貫通して第一のＮ型ソース・ドレイン拡散層３５ａに到達するビット線コンタクト６１が形成されている。第一の層間絶縁膜６０の上には、ビット線コンタクト６１につながるビット線６２が設けられている。また、第一の層間絶縁膜６０上には第二の層間絶縁膜６３が設けられている。また、第一、第二の層間絶縁膜６０、６３を貫通して第二のＮ型ソース・ドレイン拡散層３５ｂに到達する容量蓄積部コンタクト６８が形成されている。この容量蓄積部コンタクト６８の上には、容量蓄積電極７０が設けられている。この容量蓄積電極７０の周囲には、容量絶縁膜７１が形成され、さらに、その周囲にはプレート電極７２が形成されている。
【００１３】
ＰＭＯＳＦＥＴ部Ｒｐにおいては、Ｎ型ウェル領域５上にゲート酸化膜６ｂとゲート電極３９とが下から順次積み上げられている。このゲート電極３９は、ポリシリコン膜からなる下部電極３４ｂと、コバルトシリサイド膜からなる上部電極１６ａとが下から積み上げられた構造となっている。この下部電極３４ｂの両側には、窒化膜サイドウォール１４が設けられている。また、下地となるＮ型ウェル領域５中のゲート電極３９の両側方に位置する領域にはＰ型ソース・ドレイン拡散層１８ｂとＬＤＤ拡散層１８ａとが設けられている。また、Ｐ型ソース・ドレイン拡散層１８ｂ上には、コバルトシリサイド膜１６ｂが形成されている。さらに、Ｐ型ソース・ドレイン拡散層１８ｂは、コバルトシリサイド膜１６ｂを介して、その上部に第一の層間絶縁膜６０を貫通して設けられたコンタクトプラグ２０と電気的に接続されている。このコンタクトプラグ２０の上には、配線６４が設けられている。
【００１４】
ＮＭＯＳＦＥＴ部Ｒｎにおいては、Ｐ型ウェル領域４上にゲート酸化膜６ｂとゲート電極４０とが下から順次積み上げられている。このゲート電極４０は、ポリシリコン膜からなる下部電極３４ａと、コバルトシリサイド膜からなる上部電極１６ｃとが下から積み上げられた構造となっている。この下部電極３４ａの両側には、窒化膜サイドウォール１４が設けられている。また、下地となるＰ型ウェル領域４中の下部電極３４ａの両側方に位置する領域にはＮ型ソース・ドレイン拡散層１７ｂとＬＤＤ拡散層１７ａとが設けられている。また、Ｎ型ソース・ドレイン拡散層１７ｂ上には、コバルトシリサイド膜１６ｄが形成されている。さらに、Ｎ型ソース・ドレイン拡散層１７ｂは、コバルトシリサイド膜１６ｄを介して、その上部に第一の層間絶縁膜６０を貫通して設けられたコンタクトプラグ２０と電気的に接続されている。このコンタクトプラグ２０の上には、配線６４が設けられている。
【００１５】
次に、本実施形態に係る半導体装置の製造工程について説明する。図２（ａ）、図２（ｂ）、図３（ａ）、図３（ｂ）、図４（ａ）、図４（ｂ）、図５（ａ）および図５（ｂ）は、本実施形態に係る半導体装置の製造工程を示す断面図である。
【００１６】
まず、図２（ａ）に示す工程で、９００℃の熱酸化により、Ｐ型シリコン基板１上に膜厚が約２０ｎｍの保護酸化膜２を形成する。ここで、このＰ型シリコン基板１の比抵抗は１０〜２０Ω・ｃｍであり、また、Ｐ型シリコン基板１の主面は、（１００）面である。
【００１７】
次に、減圧ＣＶＤ法により、保護酸化膜２上に保護窒化膜を１００ｎｍ程度の膜厚となるまで堆積させる。その後、フィールド領域を開口したレジスト膜をマスクとして用いて、ドライエッチングによりフィールド領域の保護窒化膜および保護酸化膜２のエッチングを行なった後、さらに、ドライエッチングによりフィールド領域のＰ型シリコン基板１中に４００ｎｍ程度の深さのトレンチを形成する。
【００１８】
次に、トレンチの内壁に９００℃の熱酸化により、保護酸化膜を２０ｎｍ程度の膜厚となるまで形成させた後、ＣＶＤ法により、トレンチを含む基板上にシリコン酸化膜をトレンチの底部から８００ｎｍ程度の膜厚となるまで堆積させる。次に、ＣＭＰ法により、シリコン酸化膜を保護窒化膜の表面が露出するまで研磨することにより、トレンチ内にシリコン酸化膜を埋め込んで、ＤＲＡＭメモリセル部Ｒｍ、ＰＭＯＳＦＥＴ部Ｒｐ、ＮＭＯＳＦＥＴ部Ｒｎを互いに分離する素子分離用絶縁膜３を形成する。その後、熱燐酸を用いて保護窒化膜を全て除去する。
【００１９】
次に、図２（ｂ）に示す工程で、ＮＭＯＳＦＥＴ部Ｒｎにボロンのイオン注入を行う。すなわち、しきい値電圧を制御するためのイオン注入（注入エネルギー１０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２）、チャネルストッパーの形成のためのイオン注入（注入エネルギー２００ｋｅＶ、ドーズ量６×１０１２ｃｍ−２）、およびＰ型ウェル領域４の形成のためのイオン注入（注入エネルギー４００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２）を行う。また、ＤＲＡＭメモリセル部Ｒｍにボロンのイオン注入を行う。すなわち、しきい値電圧を制御するためのイオン注入（注入エネルギー１０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２）、チャネルストッパーの形成のためのイオン注入（注入エネルギー２００ｋｅＶ、ドーズ量３×１０１２ｃｍ−２）、およびＰ型ウェル領域４の形成のためのイオン注入（注入エネルギー４００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２）を行う。次に、ＰＭＯＳＦＥＴ部Ｒｐに燐のイオン注入を行う。すなわち、しきい値電圧を制御するためのイオン注入（注入エネルギー５０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２）、チャネルストッパーの形成のためのイオン注入（注入エネルギー４００ｋｅＶ、ドーズ量６×１０１２ｃｍ−２）、およびＮ型ウェル領域５の形成のためのイオン注入（注入エネルギー８００ｋｅＶ、ドーズ量１×１０１３ｃｍ−２）を行う。次に、Ｐ型ウェル領域４とＮ型ウェル領域５との不純物を拡散、活性化させるため、熱処理（９００℃、約３０分間）を行う。さらに、ウェットエッチングにより保護酸化膜２を除去した後、ゲート酸化膜６を８５０℃の熱酸化により５ｎｍ程度の膜厚となるまで形成させる。
【００２０】
次に、図３（ａ）に示す工程で、ゲート酸化膜６全面上に多結晶シリコン膜７をＣＶＤ法により１５０ｎｍ程度の膜厚となるまで堆積する。この多結晶シリコン膜７は、以下に述べる工程により、ＣＭＯＳ部Ｒｃの各トランジスタのゲート電極、およびＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極の一部となるものである。次に、ＮＭＯＳＦＥＴ部Ｒｎ、およびＤＲＡＭメモリセル部Ｒｍの多結晶シリコン膜７にレジスト膜をマスクとして用いて、Ｎ型不純物として燐のイオン注入（注入エネルギー１５ｋｅＶ、ドーズ量７×１０１５ｃｍ−２）を行い、また、ＰＭＯＳＦＥＴ部Ｒｐの多結晶シリコン膜７にレジスト膜をマスクとして用いて、Ｐ型不純物としてボロンのイオン注入（注入エネルギー８ｋｅＶ、ドーズ量４×１０１５ｃｍ−２）を行う。次に、注入した不純物を拡散させるための熱処理（８００℃、約３０分間）を加えた後、多結晶シリコン膜７の全面上に、ＣＭＯＳ部Ｒｃの各トランジスタにおけるゲート電極のパターン形成のためにマスクとして用いる窒化膜８を、ＣＶＤ法により５０ｎｍ程度の膜厚となるまで成長させる。次に、その窒化膜８上に、ＣＭＯＳ部Ｒｃにおけるゲート電極を形成しようとする領域を覆うレジスト膜Ｐｒ１を形成する。
【００２１】
次に、図３（ｂ）に示す工程で、レジスト膜Ｐｒ１をマスクとして用いて窒化膜８をドライエッチングすることにより、ＮＭＯＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲート形成用マスク３１ｂを形成する。
【００２２】
次に、図４（ａ）に示す工程で、多結晶シリコン膜７、ＮＭＯＳＦＥＴゲート形成用マスク３１ａおよびＰＭＯＳＦＥＴゲート形成用マスク３１ｂ上に、ＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極の一部となるタングステンシリサイド膜３２をＣＶＤ法により１５０ｎｍ程度の膜厚となるまで堆積する。次に、タングステンシリサイド膜３２全面上にコンタクトエッチングストッパー用の窒化膜１１をＣＶＤ法により１５０ｎｍ程度の膜厚となるまで堆積する。その後、窒化膜１１上に、ＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極を形成するためレジスト膜Ｐｒ２を形成する。
【００２３】
次に、図４（ｂ）に示す工程で、ドライエッチングによりレジスト膜Ｐｒ２をマスクとして用いて窒化膜１１をパターニングした後、レジスト膜Ｐｒ２を除去する。次に、このパターニングした後の窒化膜からなる上面保護膜９１をマスクとして用いて、タングステンシリサイド膜３２と多結晶シリコン膜７とをエッチングする。こうして、下部電極３３ａと上部電極３３ｂとが積み上げられた構造のＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極３３を形成する。さらに、このとき、ＮＭＯＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲート形成用マスク３１ｂが、多結晶シリコン膜７のドライエッチングに対するマスクとなることにより、ＮＭＯＳＦＥＴの下部電極３４ａ、ＰＭＯＳＦＥＴの３４ｂ下部電極が同時に形成される。
【００２４】
次に、ＮＭＯＳＦＥＴ部ＲｎのＬＤＤ拡散層１７ａを形成するためのＮＭＯＳＦＥＴ部Ｒｎの開口したレジスト膜及びゲート電極をマスクとして用いて、砒素のイオン注入（注入エネルギー１０ｋｅＶ、ドーズ量１×１０１４ｃｍ−２）を行う。また、ＮＭＯＳＦＥＴ部Ｒｎのパンチスルーストッパを形成するため、パンチスルーストッパを形成しようとする領域を開口したレジスト膜をマスクとして用いて、ボロンのイオン注入（注入エネルギー３０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２）を行う。さらに、ＰＭＯＳＦＥＴ部ＲｐのＬＤＤ拡散層１８ａを形成するためのレジスト膜及びゲート電極をマスクとして用いて、ＢＦ２＋のイオン注入（注入エネルギー２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２）を行う。また、ＰＭＯＳＦＥＴ部Ｒｐのパンチスルーストッパを形成するため、レジスト膜をマスクとして用いて、燐のイオン注入（注入エネルギー８０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２）を行う。また、ＤＲＡＭメモリセル部Ｒｍの第一、第二のＮ型ソース・ドレイン拡散層３５ａ、３５ｂを形成するため、レジスト膜をマスクとして用いて、燐のイオン注入（注入エネルギー５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２）を行う。
【００２５】
その後、図５（ａ）に示す工程で、ＣＶＤ法により、基板全面上にサイドウォール用窒化膜を１００ｎｍ程度の膜厚となるまで堆積させた後、ドライエッチングにより、窒化膜サイドウォール１４を形成する。また、このときのドライエッチングにより、同時にＮＭＯＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲート形成用マスク３１ｂおよび余分のゲート酸化膜６を除去する。
【００２６】
次に、ＮＭＯＳＦＥＴ部ＲｎのＮ型ソース・ドレイン拡散層１７ｂを形成するためのレジスト膜をマスクとして用いて、砒素のイオン注入（注入エネルギー５０ｋｅＶ、ドーズ量３×１０１５ｃｍ−２）を行う。また、ＰＭＯＳＦＥＴ部ＲｐのＰ型ソース・ドレイン拡散層１８ｂを形成するため、レジスト膜をマスクとして用いて、ボロンのイオン注入（注入エネルギー１０ｋｅＶ、ドーズ量２×１０１５ｃｍ−２）を行う。その後、不純物を活性化するための熱処理として短時間アニール（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）（１０００℃、１０秒間）を行うことにより、ＮＭＯＳＦＥＴ部ＲｎのＮ型ソース・ドレイン拡散層１７ｂ、ＰＭＯＳＦＥＴ部ＲｐのＰ型ソース・ドレイン拡散層１８ｂを形成する。
【００２７】
次に、ＣＶＤ法により、基板全面上に保護酸化膜１５を５０ｎｍ程度の膜厚となるまで堆積した後、シリサイド化しようとする領域を開口したレジスト膜をマスクとして用いて、ウェットエッチングにより、シリサイド化する領域にある保護酸化膜１５の一部を除去する。次に、基板全面上にコバルト膜をスパッタ法により１０ｎｍ程度の膜厚となるまで堆積させた後、短時間の熱処理（６００℃・３０秒間、若しくは８００℃・３０秒間）を行うことにより、コバルトをシリサイド化する。その後、未反応のコバルト膜をウェットエッチングによって除去する。これにより、Ｎ型ソース・ドレイン拡散層１７ｂ、Ｐ型ソース・ドレイン拡散層１８ｂ上にコバルトシリサイド膜１６ｄ、１６ｂを形成し、また、下部電極３４ａ、３４ｂ上にコバルトシリサイド膜からなる上部電極１６ｃ、１６ａを形成する。この工程により、ＣＭＯＳ部Ｒｃにおいては、ソース・ドレイン拡散層、ゲート電極にシリサイド層が設けられる。つまり、ＰＭＯＳＦＥＴ部Ｒｐの構造、ＮＭＯＳＦＥＴ部Ｒｎの構造は、いわゆるサリサイド（Ｓａｌｉｃｉｄｅ）構造となる。なお、保護酸化膜１５により、ＤＲＡＭメモリセル部における第一、第二のＮ型ソース・ドレイン拡散層３５ａ、３５ｂのシリサイド化は防止される。したがって、Ｐ型ウェル領域４─第一、第二のＮ型ソース・ドレイン拡散層３５ａ、３５ｂ間の接合リークを抑制できることになる。
【００２８】
次に、図５（ｂ）に示す工程で、保護酸化膜１５を除去する。次に、ＣＶＤ法により、第一の層間絶縁膜６０を１０００ｎｍ程度の膜厚となるまで堆積させた後、ドライエッチングにより、ＤＲＡＭメモリセル部Ｒｍの第一のＮ型ソース・ドレイン拡散層３５ａ、ＮＭＯＳＦＥＴ部ＲｎのＮ型ソース・ドレイン拡散層１７ｂ、ＰＭＯＳＦＥＴ部ＲｐのＰ型ソース・ドレイン拡散層１８ｂにそれぞれ到達するコンタクトホールを形成する。この時、ＤＲＡＭメモリセル部においては、ゲート電極上の上面保護膜９１及び窒化膜サイドウォール１４が第一の層間絶縁膜６０エッチング時のストッパーとなるため、自己整合的に第一のＮ型ソース・ドレイン拡散層３５ａへのコンタクト形成が実現されることにより、セルフアラインコンタクト部３６が形成される。次に、ＣＶＤ法及びＣＭＰ法により、各コンタクトホール内にタングステンを埋め込み、コンタクトプラグ２０、ビット線コンタクト６１を形成する。次に、アルミニウム合金膜を第一の層間絶縁膜６０上に堆積した後、これをパターニングしてビット線６２、配線６４を形成する。
【００２９】
次に、ＣＶＤ法により、第二の層間絶縁膜６３を堆積する。次に、ＣＶＤ法及びＣＭＰ法により、容量蓄積部コンタクト６８を形成した後、エッチングにより、容量蓄積電極７０を形成する。次に、ＣＶＤ法により、窒化膜を堆積した後、熱酸化により、容量絶縁膜７１を形成する。次に、ノンドープポリシリコンを堆積することにより、プレート電極７２を形成する。このようにして、ＣＭＯＳ部Ｒｃの各トランジスタとＤＲＡＭメモリセル部Ｒｍのトランジスタとの複合ＬＳＩを製造する。
【００３０】
なお、本実施形態において、ＮＭＯＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲート形成用マスク３１ｂを窒化膜としたが、酸化膜若しくは酸化膜と窒化膜との積層膜としてもよい。
【００３１】
また、本実施形態において、ＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極３３をタングステンシリサイド膜と多結晶シリコン膜との積層膜としたが、タングステンシリサイド膜に代えて、高融点金属、高融点金属シリサイド膜、高融点金属と高融点金属ナイトライド膜の積層膜、または高融点金属シリサイド膜と高融点金属ナイトライド膜の積層膜のいずれとしてもよい。
【００３２】
また、本実施形態において、ＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極をエッチング形成する際のマスクとして、レジスト膜Ｐｒ２と上面保護膜９１をマスクとしたが、窒化膜である上面保護膜９１を酸化膜若しくは窒化膜と酸化膜の積層膜としてもよい。
【００３３】
また、本実施形態において、ＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極３３となる下部電極３３ａと上部電極３３ｂをエッチングにより形成する際のマスクとして、上面保護膜９１のみをマスクとしたが、レジスト膜Ｐｒ２及び上面保護膜９１をマスクとしてもよい。
【００３４】
また、本実施形態において、トランジスタのサイドウォールを窒化膜サイドウォール１４としたが、窒化膜に代えて、酸化膜若しくは酸化膜と窒化膜の積層膜としてもよい。
【００３５】
また、本実施形態において、下部電極３３ａ、３４ｂ、３４ａを多結晶シリコン膜で構成したが、多結晶シリコン膜に代えて、アモルファスシリコン膜でもよい。
【００３６】
また、本実施形態において、ゲート酸化膜６は、窒化酸化膜としてもよい。
【００３７】
また、本実施形態において、ＣＭＯＳ部Ｒｃの各トランジスタのゲート酸化膜６ｂとＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート酸化膜６ｃは、同一膜厚、同一膜種であるが、異なる膜厚、異なる膜種としてもよい。
【００３８】
以上のような構造のＣＭＯＳ部Ｒｃの各トランジスタ及びＤＲＡＭメモリセル部Ｒｍのトランジスタを搭載した半導体装置を形成することによって、以下の効果を得ることができる。
【００３９】
本実施形態においては、ＣＭＯＳ部Ｒｃの各トランジスタのゲート電極とＤＲＡＭメモリセル部Ｒｍのゲート電極とを同一基板において、共通の工程により製造することができる。
【００４０】
また、エッチングにより、ＣＭＯＳ部Ｒｃのタングステンシリサイド膜３２はすべて除去され、ＮＭＯＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲート形成用マスク３１ｂにより多結晶シリコン膜７が直接、パターニングされるので、ＣＭＯＳＦＥＴのゲート長を決定する下部電極３４ａ、３４ｂ下端部のＮＭＯＳＦＥＴゲート形成用マスク３１ａ、ＰＭＯＳＦＥＴゲート形成用マスク３１ｂに対する寸法シフトが小さく抑制される。すなわち、ＣＭＯＳＦＥＴのゲート電極の寸法精度を確保できる。
【００４１】
また、本実施形態においては、ゲート電極の膜構成、およびその膜厚の点において異なるＤＲＡＭメモリセル部Ｒｍのトランジスタのゲート電極とＣＭＯＳ部Ｒｃの各トランジスタのゲート電極とをそれらの膜を同時に堆積し、かつ、同時にエッチングすることにより形成している。よって、別々にゲート電極を堆積、エッチングした場合のように、ゲート電極側面にポリシリコン膜が余分に残ることがない。よって、ゲート電極間の間隔を狭めることがなく、メモリセル部の高密度化を阻害しない。
【００４２】
加えて、本実施形態においては、図５（ａ）に示す工程において、ＤＲＡＭメモリセル部Ｒｍのゲート電極３３を窒化膜からなる上面保護膜９１と窒化膜サイドウォール１４とにより完全に覆うため、ＤＲＡＭメモリセル部の第一のＮ型ソース・ドレイン拡散層３５ａへのコンタクト形成において、セルフアラインコンタクトを適用することができる。よって、ＤＲＡＭメモリセルの高密度化を実現できることとなる。
【００４３】
さらに、ＣＭＯＳ部Ｒｃの各トランジスタ部においては、窒化膜１１を除去した後、下部電極３４ａ、３４ｂを形成するので、ＮＭＯＳＦＥＴの下部電極３４ａ、ＰＭＯＳＦＥＴの下部電極３４ｂ、Ｎ型ソース・ドレイン拡散層１７ｂおよびＰ型ソース・ドレイン拡散層１８ｂを同時にシリサイド化するサリサイドプロセスを適用することができる。よって、ＣＭＯＳＦＥＴのゲート電極３９、４０およびソース・ドレイン拡散層１７ｂ、１８ｂが低抵抗化され、高速動作を実現することができる。
【００４４】
また、保護酸化膜１５により、ＤＲＡＭメモリセル部における第一、第二のＮ型ソース・ドレイン拡散層３５ａ、３５ｂのシリサイド化は防止される。したがって、Ｐ型ウェル領域４─第一、第二のＮ型ソース・ドレイン拡散層３５ａ、３５ｂ間の接合リークを抑制できる
また、この効果を得るためには、ＤＲＡＭメモリセル部Ｒｍのみを形成する工程に比べて、僅かマスク１枚の増加で済むので、別々にＤＲＡＭメモリセルのゲート電極とＣＭＯＳ部Ｒｃの各トランジスタのゲート電極とを堆積、形成した場合に比べて、工程数、コストとも大幅に削減することができる。
【００４５】
なお、本実施形態においては、図４（ａ）に示す工程で、多結晶シリコン膜７、膜厚が極めて薄いＮＭＯＳＦＥＴゲート形成用マスク３１ａおよび膜厚が極めて薄いＰＭＯＳＦＥＴゲート形成用マスク３１ｂ上に、タングステンシリサイド膜３２を堆積させた後、さらに、その上に窒化膜１１を堆積させる。このとき、ＮＭＯＳＦＥＴゲート形成用マスク３１ａの膜厚およびＰＭＯＳＦＥＴゲート形成用マスク３１ｂの膜厚は極めて薄いため、タングステンシリサイド膜３２および窒化膜１１は、基板上に、一律にほぼ平坦に堆積させることができる。したがって、窒化膜１１上に、ほぼ同一の寸法精度のよいレジスト膜Ｐｒ２を形成することができる。ゆえに、フォトリソグラフィーの精度の低下が起こらないので、微細なＤＲＡＭメモリセル部Ｒｍのトランジスタのゲートパターン形成に際し、寸法ばらつき、パターンの欠落といった不具合を生ずることはない。よって、本実施形態に係る製造方法により、ＣＭＯＳ部Ｒｃの各トランジスタのゲート電極とＤＲＡＭメモリセル部Ｒｍのゲート電極とを同一基板において、共通の工程により製造しても、高精度、高密度のＤＲＡＭメモリセル部Ｒｍのトランジスタと高精度、高性能、高密度のＣＭＯＳ部Ｒｃの各トランジスタを形成できることになる。
【００４６】
【発明の効果】
上述したように本発明によれば、ＣＭＯＳ部Ｒｃの各トランジスタのゲート電極とＤＲＡＭメモリセルのゲート電極とを共通の工程により製造することができる。
【図面の簡単な説明】
【図１】本実施形態に係る半導体装置の構造を示す断面図である。
【図２】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図３】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図４】本実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】本実施形態に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
１  Ｐ型シリコン基板
２  保護酸化膜
３  素子分離用絶縁膜
４  Ｐ型ウェル領域
５  Ｎ型ウェル領域
６  ゲート酸化膜
６ｂ  ゲート酸化膜
６ｃ  ゲート酸化膜
７  多結晶シリコン膜
８  窒化膜
１１  窒化膜
１４  窒化膜サイドウォール
１５  保護酸化膜
１６ａ  上部電極
１６ｂ  コバルトシリサイド膜
１６ｃ  上部電極
１６ｄ  コバルトシリサイド膜
１７ａ  ＬＤＤ拡散層
１７ｂ  Ｎ型ソース・ドレイン拡散層
１８ａ  ＬＤＤ拡散層
１８ｂ  Ｐ型ソース・ドレイン拡散層
２０  コンタクトプラグ
３１ａ  ＮＭＯＳＦＥＴゲート形成用マスク
３１ｂ  ＰＭＯＳＦＥＴゲート形成用マスク
３２  タングステンシリサイド膜
３３  ゲート電極
３３ａ  下部電極
３３ｂ  上部電極
３４ａ  下部電極
３４ｂ  下部電極
３５ａ  第一のＮ型ソース・ドレイン拡散層
３５ｂ  第二のＮ型ソース・ドレイン拡散層
３６  セルフアラインコンタクト部
３９  ゲート電極
４０  ゲート電極
５１  Ｐ型半導体基板
６０  第一の層間絶縁膜
６１  ビット線コンタクト
６２  ビット線
６３  第二の層間絶縁膜
６４  配線
６８  容量蓄積部コンタクト
７０  容量蓄積電極
７１  容量絶縁膜
７２  プレート電極
９１  上面保護膜
Ｐｒ１  レジスト膜
Ｐｒ２  レジスト膜
Ｒｍ  ＤＲＡＭメモリセル部
Ｒｃ  ＣＭＯＳ部
Ｒｐ  ＰＭＯＳＦＥＴ部
Ｒｎ  ＮＭＯＳＦＥＴ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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