(57)【特許請求の範囲】
【請求項１】
アドレスバッファ、行デコーダ、列デコーダ、リアルセル部、冗長セル部、センスアンプ部、前記リアルセル部もしくは前記冗長セル部において選択されたビット線対を前記センスアンプ部に接続するスイッチ列、前記センスアンプ部に接続された出力バッファ、前記リアルセル部における不良セルに対応する冗長セルアドレスを記憶した冗長セルアドレス記憶手段、及び、入力されるアドレスと前記冗長セルアドレス記憶手段に記憶された冗長セルアドレスとを比較し、前記スイッチ列の各々におけるスイッチ手段を選択的に作動させるように構成されるスイッチ列制御手段を有する半導体メモリ装置において、
前記冗長セル部は、複数本のビット線対を一つの単位とした冗長ビット線対群が、複数の単位で配置されており、各単位毎に切り換え操作が実行されるような多ビット線一括切り換え制御が実行されるものであり、
前記アドレスバッファは、該アドレスバッファから出力される冗長アドレス情報に、冗長単位を指定する情報を含むアドレスを出力するように構成され、
前記冗長セルアドレス記憶手段は、前記冗長アドレス情報の内、前記冗長単位を指定する情報を除く当該冗長アドレス情報を記憶するように構成され、
前記スイッチ列制御手段は、前記冗長単位を指定する情報を記憶しておく冗長単位記憶手段と、前記アドレスバッファ、前記冗長セルアドレス記憶手段及び前記冗長単位記憶手段に接続され、該冗長単位記憶手段及び前記冗長セルアドレス記憶手段からの出力情報に基づいて、前記冗長セルアドレスの切り換えを行う冗長セルアドレス切り換え手段と、該冗長セルアドレス切り換え手段の出力と前記アドレスバッファからの出力とを比較する比較手段とを備えることを特徴とする半導体メモリ装置。
【請求項２】
それぞれの当該各単位を構成する複数本の冗長ビット線対の一部に、隣接する当該単位における複数本の冗長ビット線対の一部が含まれるように、当該各単位における当該複数本の冗長ビット線対の組合せが変更されるように構成されていることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
当該各単位は、予め定められた複数本の所定の冗長ビット線対から構成される第１の組合せ、または、該第１の組合せにおける前記冗長ビット線対の一部と、当該各単位に隣接する他の単位を構成する冗長ビット線対の一部とで構成される第２の組合せのいずれかを選択的に採用しえるように構成されていることを特徴とする請求項１記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体メモリ装置に関するものであり、更に詳しくは多ビット線一括切り換え方式の冗長方式に関するものである。
【０００２】
【従来の技術】
近年、半導体記憶装置の記憶容量は益々増大しており、メモリを構成するセルの個数も膨大なものとなって来ている。
その為、セルの一部に不良が発生し、そのメモリが不良となる確率も高くなって来ている。
【０００３】
従って、従来から、通常のメモリセル部（以下リアルセル部と言う）とは別に冗長メモリセル部を設け、リアルセル部内に不良箇所が有った場合に、その不良箇所を上記の冗長メモリセル部内の所定のメモリセルと置き換えて使用する事によって、リアルセル部の歩留りを向上する様な方法が採用されている。
図４は、従来に於ける半導体メモリ装置の一構成例の構造を説明するブロックダイアグラムである。
【０００４】
即ち、従来の半導体メモリ装置１においては、例えば、アドレスバッファ２、行デコーダ３、列デコーダ４、リアルセル部５、冗長セル部６、センスアンプ部７、該リアルセル部５若しくは該冗長セル部６において選択されたビット線対を該センスアンプ部７に接続するスイッチ列８、該センスアンプ部７に接続された出力バッファ９、当該リアルセル部における不良セルに対応する冗長セルアドレスを記憶した冗長セルアドレス記憶手段１０、及び該アドレスバッファ２から入力されるアドレス情報と当該冗長セルアドレス記憶手段１０に記憶された冗長セルアドレスとを比較する比較回路１１とから構成されているものであって、具体的には、該アドレスバッファ２から入力されるアドレス情報がリアルセル部５における不良セルを含むものである場合には、当該冗長セルアドレス記憶手段１０に記憶された冗長セルアドレスとを比較回路１１で比較した、両者のアドレスデータが一致することになるので、該比較回路１１の出力が、適宜の制御手段を作動させて、当該不良セルを含むアドレスに対応する該リアルセル部５のビット線対を駆動するスイッチ列８のスイッチ手段を、列デコーダを介して不作動状態とすると共に、当該不良セルを含むアドレスに対応する冗長セルを含む冗長セルアドレスの情報に基づいて、当該冗長セルアドレスに対応するスイッチ列８のスイッチ手段を、駆動状態とすることにより、冗長セルが選択出来るのである。
【０００５】
係る従来の冗長セル利用方法においては、リアルセル部５の一つの不良セルのアドレスと、冗長セル部６における冗長セルアドレスとが１対１に対応している為、冗長セル部の冗長セルの数が限定されており、多数の冗長セルを必要とする場合には、該冗長セル部６の面積を大きくする必要があると同時に、冗長単位記憶手段における記憶媒体、例えばＲＯＭの容量も大きくする必要があり、更にこれに伴い、制御回路も必然的に大きくならざるを得なかった。
【０００６】
係る従来の問題点に鑑み、当該冗長セル部６を構成する複数個の冗長ビット線対を幾つかの所定の数集めて一つの単位を構成し、係る同一の数の冗長ビット線対からなる複数個の単位を集合させ、当該単位毎に冗長処理を行う所謂多ビット線一括切り換え方式が提案されている。
係る多ビット線一括切り換え方式においては、上記した各単位毎に冗長セルの選択切り換えを行うので、制御回路を簡略化しえると共に、処理時間を短縮することも可能ではあるが、図５に示すように、４本の冗長ビット線対を一群として１単位を構成する第１と第２の単位が存在する多ビット線一括切り換え方式において、逐次アドレスバッファ２から逐次出力されるアドレスデータ情報に含まれる不良セルのアドレス情報が、第１の単位と第２の単位とに個別に区分されて出力される場合には、問題がないが、即ち、図５において、不良セルのアドレスが、○印或いは三角印で発生している場合は問題ないが、図５の×印に示すように、一つの不良セルのアドレス情報が、第１の単位に含まれるものであって、次の不良セルのアドレス情報が、第２の単位に含まれるものである場合、つまり４本の冗長ビット線対を一括して処理する多ビット線一括切り換え方式において、２つの冗長単位にまたがって欠陥、不良セルが存在している場合には、１系統では、上記した冗長処理を実行することが不可能であり、上記各第１と第２の単位を個別に駆動させる処理制御回路を設ける必要があるので、回路構成の簡略化、或いは処理速度の高速化を実現することは困難であった。
【０００７】
尚、本願出願人は、特開平６─２０３５９４号により、冗長処理の効率化を計る方法の一具体例を提案しているが、係る方法に於いては、冗長の系統数よりも少ない冗長アドレス記憶ＲＯＭを持ち、冗長の系統に選択性を持たせる事によって、冗長アドレス記憶ＲＯＭの数だけ冗長の系統の使用を可能とするものであって、ＲＯＭを複数個使用する点では、従来と同様の問題を抱えるものである。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、従来の半導体メモリ装置に於ける冗長セル選択制御回路を複雑にする事なく、又ＲＯＭの数も増大させる事なく、処理系統数を増加する事なく、２つの単位に跨がって、不良セル等の欠陥が存在している場合にでも、１系統で冗長処理を実行する事の出来る半導体メモリ装置を提供するものである。
【０００９】
【課題を解決するための手段】
本発明は上記した目的を達成するため、以下に記載されたような技術構成を採用するものである。
即ち、アドレスバッファ、行デコーダ、列デコーダ、リアルセル部、冗長セル部、センスアンプ部、該リアルセル部若しくは該冗長セル部に於いて選択されたビット線対を該センスアンプ部に接続するスイッチ列、該センスアンプ部に接続された出力バッファ、当該リアルセル部に於ける不良セルに対応する冗長セルアドレスを記憶した冗長セルアドレス記憶手段、及び入力されるアドレスと当該冗長セルアドレス記憶手段に記憶されたアドレスとを比較し、該スイッチ列に於ける各スイッチ手段を選択的に作動させる様に構成されたスイッチ列制御手段とから構成された半導体メモリ装置に於いて、該冗長セル部は、複数本のビット線対を１単位とした冗長ビット線対群が、複数単位配置され、当該単位毎に切り換え操作が実行される、多ビット線一括切り換え方式を採用しているものであり、更に、当該各単位を構成する複数本の冗長される側のビット線（リアルセル部）の組合せが、任意に変更しえる様に構成されている半導体メモリ装置である。
【００１０】
【作用】
本発明に係る半導体メモリ装置は、上記した様な技術構成を有しているので、冗長単位記憶手段の記憶情報に基づいて、一つの単位を構成する所定の本数の冗長ビット線対群の組合せを一時的に変更し、一つの単位を構成する所定の本数の冗長ビット線対群の内の一部の冗長ビット線対を、隣接する他の単位に属する冗長ビット線対の一部と組替えて構成する様にし、それによって、２つの冗長単位に跨がって存在しているリアルセル部５の特定の不良セルを一系統の冗長処理によって、対応する冗長セルに切り換える操作が可能となる。
【００１１】
【実施例】
以下に、本発明に係る半導体メモリ装置１の具体例を図面を参照しながら詳細に説明する。
即ち、図１は、本発明に係る半導体メモリ装置１の構成の一例を示すブロックダイアグラムであって、図中、アドレスバッファ２、行デコーダ３、列デコーダ４、リアルセル部５、冗長セル部６、センスアンプ部７、該リアルセル部５若しくは該冗長セル部６に於いて選択されたビット線対を該センスアンプ部７に接続するスイッチ列８、該センスアンプ部７に接続された出力バッファ９、当該リアルセル部に於ける不良セルに対応する冗長セルアドレスを記憶した冗長セルアドレス記憶手段１０、及び入力されるアドレスと当該冗長セルアドレス記憶手段に記憶されたアドレスとを比較し、該スイッチ列に於ける各スイッチ手段を選択的に作動させる様に構成されたスイッチ列制御手段２０とから構成された半導体メモリ装置に於いて、該冗長セル部６は、複数本のビット線対を１単位とした冗長ビット線対群が、複数単位配置され、当該単位毎に切り換え操作が実行される、多ビット線一括切り換え方式を採用しているものであり、更に、スイッチ列制御手段２０は、当該各単位を構成する複数本の冗長される側のビット線の組合せを任意に変更しえる様に構成されている事を特徴とする半導体メモリ装置１が示されている。
【００１２】
そして、本発明に係る半導体メモリ装置１における該スイッチ列制御手段２０は、更に、冗長単位記憶手段２１と、該冗長単位記憶手段２１と該冗長セルアドレス記憶手段１０からの出力情報に基づいて、冗長セルアドレスの切り換えを行う冗長セルアドレス切り換え手段２２と、該冗長セルアドレス切り換え手段２２の出力と該アドレスバッファ２からのアドレス情報出力とを比較する比較手段（すなわち、図１の比較回路２３）とが設けられているものである。
【００１３】
つまり、本発明に係る該半導体メモリ装置１に於いては、該冗長セル部は、複数本のビット線対を１単位とした冗長ビット線対群が、複数単位配置され、当該単位毎に切り換え操作が実行される、多ビット線一括切り換え方式を採用しているものであり、係る複数本のビット線対の組合せからなる多ビット線一括切り換え方式において、リアルセル部の欠陥が隣接する冗長される単位に跨がって存在する場合に、予め定めらた冗長ビット線の数以内である場合には、冗長されるビット線単位を新たな単位として構成して、１系統での冗長処理が行われる様に予め定められた冗長される側のビット線の組み合わせを変更する様に処理するものである。
【００１４】
具体的には、図５に示すように、多ビット線一括切り換え方式において、４本の冗長ビット線対毎に１単位を構成している場合、最初に該アドレスバッファ２から出力される冗長セルアドレスＪＡＤＤ４が第１の単位に含まれており、続いて出力される冗長セルアドレスＪＡＤＤ５が第２の単位に含まれている場合、従来であれば、第１の単位と第２の単位毎に別々に冗長処理を行うことになるので２系統必要であったが、本発明においては、上記冗長セルアドレスＪＡＤＤ４とＪＡＤＤ５とは、当該単位を構成する冗長ビット線対本数である４本以内の冗長ビット線対に含まれているので、新たな単位を構成することが可能であるから、図５に示すように、冗長セルアドレスＪＡＤＤ３からＪＡＤＤ６の４本の冗長ビット線対で新たな単位Ｓ１を作り直し、係る新たな単位Ｓ１で冗長処理を行うようにしたものであるから１系統の制御系で従来と同様の冗長処理を行うことが可能となる。
【００１５】
本発明においては、係る処理を、アドレスバッファ２から出力されるアドレスデータの冗長セルアドレスの出力状態及び当該それぞれの冗長セルアドレスが、どの単位に含まれているかを絶えず判断して、当該各単位に含まれる冗長される側のビット線の組合せを、随時に且つ適宜に変更して冗長処理を実行するようにしたものである。
【００１６】
つまり、上記した本発明に係る冗長処理に於ける当該各単位を構成する複数本の冗長される側のビット線の組合せの変更処理は、換言すれば、それぞれの当該各単位を構成する複数本の冗長される側のビット線の一部に、隣接する当該単位に於ける複数本の冗長される側のビット線の一部が含まれる様に、当該各単位に於ける当該複数本の冗長される側のビット線の組合せを変更するものであり、見方を替えれば、当該各単位を構成する複数本の冗長される側のビット線の組合せが、隣接する当該各単位に於ける冗長される側のビット線が一つの新たな単位に含まれる様にシフトさせる様にその冗長される側のビット線の組合せを変更するものである。
【００１７】
従って、本発明に於ける多ビット線一括切り換え方式による冗長アドレス処理に於いては、各単位を構成する所定の本数の冗長される側のビット線の組合せは、固定的なものではなく、冗長処理を実行する都度、変更される場合があり、結局、当該各単位は、予め定められた複数本の所定の冗長される側のビット線から構成される第１の組合せと、該第１の組合せに於ける該冗長される側のビット線の一部と、当該単位に隣接する他の単位を構成する冗長される側のビット線の一部とで構成される第２の組合せとの何れかを選択的に採用しえる様に構成されているものである。
【００１８】
本発明に係る半導体メモリ装置１の操作方法をより詳細に説明するならば、図３に示すように、従来においては、該冗長セルアドレス記憶手段１０は、例えば、冗長される側のビット線を指定するアドレスとして３ビットつまりＡ２、Ａ３、Ａ４からなるアドレスデータを出力し、アドレスバッファの出力データとを比較して、そのデータが一致した場合に、冗長セル部の当該アドレスに相当する冗長される側のビット線を選択するように構成されていたが、本発明においては、該冗長セルアドレス記憶手段１０は、上記３ビットの他に、当該冗長アドレスデータが所属する所定の単位を表わすデータを追加した形でデータを出力するようにするものであり、例えば図３に示すような例えば２ビットＡ０、Ａ１を追加して出力するようにしたものである。
【００１９】
一方、上記した本発明に係る半導体メモリ装置１において設けられているスイッチ列制御手段２０内に配置されている冗長単位記憶手段２１に、当該単位のデータを記憶させておき、該アドレスバッファ２からの出力に冗長セルアドレスが含まれている場合には、該冗長セルアドレス切り換え手段２２において、該冗長セルアドレス記憶手段１０で実際の冗長セルアドレス位置を確認すると同時に、該冗長単位記憶手段２１において、当該冗長セルアドレスが、同一の単位内に含まれているか否かを判断し、互いに異なる単位に属すると判断された場合には、該比較回路に供給される冗長アドレスデータを必要な冗長アドレスデータに切り換えることによって、１系列の冗長処理を実行するようにしたものである。
【００２０】
つまり、従来冗長セルアドレスを記憶していた冗長セルアドレス記憶手段１０に対して冗長単位記憶素子を構成する冗長単位記憶手段２１を設け、係る冗長単位記憶手段２１によって、欠陥が２つの冗長単位に跨がっているかどうかを判断する。
そして、もし欠陥が２つの冗長単位に跨がっている場合には、該冗長単位記憶手段２１の出力の論理に応じて、該冗長セルアドレス記憶手段１０から出力される冗長アドレスデータを反転させて他の単位のアドレスデータに切り換えることにより、１系列の冗長処理回路で２つの冗長単位に跨がっている欠陥を救済することが出来る。
【００２１】
より具体的には、該アドレスバッファ２から出力される冗長アドレス情報に、冗長単位を指定する情報を含むアドレスを出力するように構成され、該冗長セルアドレス記憶手段１０は、該冗長アドレス情報の内、該冗長単位を指定する情報を除く当該冗長アドレス情報を記憶するように構成されると共に、該冗長単位を指定する情報を記憶しておく冗長単位記憶手段２１が設けられ、更に該アドレスバッファ２、該冗長セルアドレス記憶手段１０及び該冗長単位記憶手段２１とに接続され、該冗長単位記憶手段２１の出力に基づいて、冗長セルアドレスの切り換えを行う冗長セルアドレス切り換え手段２２とが含まれており、該比較手段（すなわち、図１の比較回路２３）は、当該冗長セルアドレス切り換え手段２２の出力と該アドレスバッファからの出力とを比較するように構成されているものである。
【００２２】
次に、本発明における半導体メモリ装置１に使用される冗長セルアドレス切り換え手段２２の構成に一具体例と、本発明における冗長アドレス処理の具体的手順を図２を参照しながら説明する。
図２は、本発明に係る冗長セルアドレス切り換え手段２２の構成の一例を示すブロックダイアグラムであって、入力部は、該冗長セルアドレス記憶手段１０の各ビット、Ａ２、Ａ３、Ａ４のそれぞれのデータを記憶している冗長セルアドレス記憶素子１０１〜１０３の出力を個別に入力する入力端子２２１〜２２３と、該冗長単位記憶手段２１の出力を入力する入力端子２２５及びアドレスバッファ２の出力を入力する入力端子２２４で構成されている。
【００２３】
本具体例では、該冗長単位記憶手段２２の出力は、１ビットＡ１のみで制御する例を示している。
一方、該冗長セルアドレス切り換え手段２２の出力は、前記した冗長セルアドレス記憶手段１０の各ビット、Ａ２、Ａ３、Ａ４のそれぞれに対応する出力Ａ２’、Ａ３’、Ａ４’を比較回路２３に出力する出力端子２２６〜２２８を有している。
【００２４】
又、該冗長セルアドレス切り換え手段２２の内部には、冗長セルアドレス記憶手段１０の各ビット、Ａ２、Ａ３、Ａ４のそれぞれに対応して設けられた切り換え回路Ｋ１〜Ｋ３が設けられ、各切り換え回路Ｋ１〜Ｋ３のそれぞれには、図示のようにＮＯＲゲート回路ＮＯＲ、第１と第２のインバータＩＮＶ１及びＩＮＶ２及び一対のトランスファゲート回路ＴＲＧが設けられている。
【００２５】
更に、各切り換え回路Ｋ１〜Ｋ３の該ＮＯＲゲート回路ＮＯＲ１〜ＮＯＲ３には、該アドレスバッファ２の出力と該冗長セルアドレス記憶手段１０の反転出力がそれぞれ入力され、又該切り換え回路Ｋ２の該ＮＯＲゲート回路ＮＯＲ２には、該切り換え回路Ｋ１の第１のインバータＩＮＶ１の出力が入力され、更に該切り換え回路Ｋ３の該ＮＯＲゲート回路ＮＯＲ３には、該切り換え回路Ｋ１と切り換え回路Ｋ２の第１のインバータＩＮＶ１とインバータＩＮＶ２の出力とが入力される様に構成されている。
【００２６】
今、上記冗長セルアドレス切り換え手段２２を使用して、４ビット線一括切り換え方式による冗長アドレス処理方法を説明するならば、該リアルセル部５に不良セル等の欠陥が存在する場合に冗長セル部６の対応する冗長セルと置き換えを行うが、当該不良ビットのアドレスに関する列デコーダについて、上記した単位を指定する１乃至２ビット以外のアドレスデータを冗長セルアドレス記憶手段１０に記憶させておき、該アドレスバッファ２から出力されるアドレスデータと、該冗長セルアドレス記憶手段１０に記憶されている冗長アドレスデータとが一致した場合には、該スイッチ列制御手段を作動させて、当該リアルセル部５にデータを供給するスイッチ手段をＯＦＦとし、該冗長セル部６にデータを供給するスイッチ手段をＯＮとするように処理が実行される。
【００２７】
この場合、４ビット線単位で上記冗長処理を行うので、４ビット線を単位とする単位間に当該不良セルが跨がって存在している場合には、従来の方法による１系統での処理では不可能である。
その為、本発明においては、上記したように冗長単位記憶手段２１と冗長セルアドレス切り換え手段２２とが設けられており、該冗長単位記憶手段２１では、冗長アドレスデータから判断して、当該欠陥セルが予め定められた同一の単位に含まれているか否かを判断し、当該連続して発生する欠陥セルに対応する冗長セルアドレスが、２つの互いに隣接する異なる単位に跨がって存在していると判断された場合には、該列デコーダを選択するアドレスにおける単位を表示する例えば下位アドレスのデータにより、該冗長セルアドレス切り換え手段２２を作動させて、該冗長セルアドレス記憶手段１０の冗長アドレスデータを切り換えて該比較回路２３に送り出すことによって、１系統での冗長処理が可能となる。
【００２８】
即ち、図２と図３を参照しながら本発明の具体例を説明すると、今、連続して発生する２個の欠陥セルのアドレス（Ａ０、Ａ１、Ａ２、Ａ３、Ａ４）が（１１１１０）と（００００１）のように、第１の単位と第２の単位に跨がって存在する場合、該冗長セルアドレス記憶手段１０には、アドレスデータの（Ａ２、Ａ３、Ａ４）の最初のデータである（１１０）を記憶させておき、該冗長単位記憶手段２１には例えばアドレスデータＡ１の最初のデータである（１）を記憶させておく。
【００２９】
そして、アドレスバッファ２から出力されるアドレスデータにおいて、該アドレスデータＡ１の値が１である場合（Ａ１＝１）には、該冗長セルアドレス記憶手段１０のアドレスデータである（Ａ２、Ａ３、Ａ４）＝（１１０）をそのまま比較回路２３に出力し、該アドレスデータＡ１の値が０である場合（Ａ１＝０）には、該冗長セルアドレス記憶手段１０のアドレスデータを（Ａ２、Ａ３、Ａ４）＝（００１）に変換して該比較回路２３に出力するようにするものであって、係る処理によって、該単位を構成する冗長される側のビット線の組合せが変更され、２つの冗長単位に跨がって存在する不良セルの冗長処理が、１系列の処理によって実行されることになる。
【００３０】
【発明の効果】
本発明に係る半導体メモリ装置は、上記した様な技術構成を有しているので、従来の半導体メモリ装置に於ける冗長セル選択制御回路を複雑にする事なく、又ＲＯＭの数も増大させる事なく、処理系統数を増加する事なく、２つの単位に跨がって、不良セル等の欠陥が存在している場合にでも、１系統で冗長処理を実行する事の出来る半導体メモリ装置を提供するものである。
【図面の簡単な説明】
【図１】図１は、本発明に係る半導体メモリ装置の一具体例の構成を示すブロックダイアグラムである。
【図２】図２は、本発明における半導体メモリ装置に使用される冗長セルアドレス切り換え手段の構成の一例を示すブロックダイアグラムである。
【図３】図３は、本発明における単位を構成する冗長される側のビット線の組合せの例を示す図である。
【図４】図４は、従来における半導体メモリ装置の構成例を示すブロックダイアグラムである。
【図５】図５は、多ビット線一括切り換え方式による冗長アドレス処理の問題点を説明する図である。
【符号の説明】
１…半導体メモリ装置
２…アドレスバッファ
３…行デコーダ
４…列デコーダ
５…リアルセル部
６…冗長セル部
７…センスアンプ部
８…スイッチ列
９…出力バッファ
１０…冗長セルアドレス記憶手段
１１、２３…比較回路
２０…スイッチ列制御手段
２１…冗長単位記憶手段
２２…冗長セルアドレス切り換え手段
【図１】
0003568265.tif 000002
【図２】
0003568265.tif 000003
【図３】
0003568265.tif 000004
【図４】
0003568265.tif 000005
【図５】
0003568265.tif 000006