(57)【特許請求の範囲】
【請求項１】
互いに並列に接続され且つ幅が変わる複数の基準トランジスタを含む基準回路と、
伝送線に対して互いに並列に接続され且つ幅が変わる複数の駆動トランジスタを含む出力駆動回路であって、上記複数の駆動トランジスタの数が上記複数の基準トランジスタの数に対応し、各基準トランジスタの幅が対応する駆動トランジスタの幅の分数である、上記出力駆動回路と、
上記基準トランジスタを、上記基準回路のトランジスタ群のインピーダンスが外部抵抗と整合するように選択的に導通させる第１の制御信号を発生する制御手段であって、上記外部抵抗は、上記伝送線のインピーダンスの上記分数に等しくなるように選択されたものである、上記制御手段と、
上記第１の制御信号を受け、選択された基準トランジスタに対応する駆動トランジスタを導通させる第２の制御信号を発生する論理回路とを具え、
上記基準トランジスタの上記インピーダンスを上記外部抵抗の上記インピーダンスと整合させることにより、上記出力駆動回路のインピーダンスを上記伝送線の上記インピーダンスに整合させるようにした可変インピーダンス出力バッファ。
【請求項２】
各基準トランジスタの幅が、対応する駆動トランジスタの幅の１／４である請求項１の可変インピーダンス出力バッファ。
【請求項３】
各基準トランジスタの幅が、隣接する基準トランジスタの幅の２進倍数である請求項１の可変インピーダンス出力バッファ。
【請求項４】
各駆動トランジスタの幅が、隣接する駆動トランジスタの幅の２進倍数である請求項１の可変インピーダンス出力バッファ。
【請求項５】
上記外部抵抗のインピーダンスは、上記伝送線のインピーダンス整合のためにユーザにより選択される請求項１の可変インピーダンス出力バッファ。
【請求項６】
上記論理回路は、各々が、上記第１制御信号の１ビットを第１の入力に、データ信号を第２の入力に受け、上記第２制御信号を出力として発生する複数のＮＯＲゲートを含み、上記第２制御信号及び上記第１制御信号は共に複数のビットを有するものである請求項１の可変インピーダンス出力バッファ。
【請求項７】
上記複数の基準トランジスタは上記外部抵抗の一端に接続され、上記制御手段は、上記外部抵抗の上記一端における電圧を取出して、上記基準トランジスタの上記インピーダンスを上記外部抵抗の上記インピーダンスと整合させるようにした請求項１の可変インピーダンス出力バッファ。
【請求項８】
上記出力バッファは、単一の基板上に、基準回路における基準トランジスタの配置が出力駆動回路における駆動トランジスタの配置と釣合うように作られた請求項１の可変インピーダンス出力バッファ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、基準（参照）回路を含む可変インピーダンス出力バッファ（緩衝回路）、もっと詳しくは、２進加重された基準回路を具える可変インピーダンス出力バッファに関するものである。
【０００２】
【従来の技術】
電力の伝達を最大にするには、伝送線に接続される駆動（信号送出）回路が伝送線のインピーダンスと整合した出力インピーダンスを有することが必要である。この整合を達成するため、出力バッファのインピーダンスを伝送線のインピーダンスに対して変化させる可変インピーダンス出力バッファが使用されてきた。
【０００３】
図１に、従来の可変インピーダンス抵抗器を示す。端子Ａ，Ｂ間の抵抗は、複数のトランジスタＭＰ０，ＭＰ１，ＭＰ２，‥‥‥ＭＰＮを有するデジタル的に制御されるＣＭＯＳ抵抗器である。トランジスタＭＰ０，ＭＰ１，ＭＰ２，‥‥‥ＭＰＮは２進加重（２進的に重み付けされた）トランジスタで、第１トランジスタＭＰ０は基準幅Ｗref の２0 倍の幅を有し、第２トランジスタＭＰ１は基準幅Ｗref の２1 倍の幅を有し、第３トランジスタＭＰ２は基準幅Ｗref の２2 倍の幅を有する。以下同様である。トランジスタＭＰ０〜ＭＰＮにおける異なる幅は、トランジスタのドレーン及びソース間に異なる抵抗を発生する。よって、端子Ａ，Ｂ間の抵抗は、トランジスタＭＰ０〜ＭＰＮの導通状態を変えることにより変化させることができる。
【０００４】
インバータＩＮＶで反転された入力信号は、ＮＡＮＤゲートＮＯ，Ｎ１，Ｎ２，‥‥‥ＮＮの一方の入力に供給される。各ＮＡＮＤゲートへの他方の入力には、制御バスの各線０，１，２，‥‥‥Ｎが接続される。ＮＡＮＤゲートＮ０〜ＮＮの出力は、反転されて夫々トランジスタＭＰ０〜ＭＰＮのゲートに供給される。例えば、制御バスの第１ビット０は第１ＮＡＮＤゲートＮ０に接続され、該ゲートの出力は、反転されて第１トランジスタＭＰ０のゲートに接続される。
【０００５】
図１に示した可変抵抗は、図２に示す回路に使用できる。この回路では、抵抗Ｒ２，Ｒ３間の電位ＶMID は、低域通過フィルタ（ＬＰＦ）２を経て比較器６の一方の入力に供給される。比較器６の他方の入力には、電位ＶLHALF がＬＰＦ４を経て供給される。比較器６は、ＶMID とＶLHALF との比較に基いてアップ・ダウン信号ｕ／ｄを発生し、これをＤフリップ・フロップ８に供給する。Ｄフリップ・フロップ８は、リング発生器１０によってクロックされ、そのＱ出力をアップダウン・カウンタ１２に供給する。アップダウン・カウンタ１２からの出力はそれから、図１について述べた如きトランジスタ配列１４に供給される。こうして、図２に示す回路は、電位ＶLHALF が電位ＶMID と整合するまで端子Ａ，Ｂ間のインピーダンスを調節する。
【０００６】
すべての伝送線が同じインピーダンスを有するわけではないので、出力バッファの集積回路１４に外部の基準ピンが加えられる。この基準ピンは、伝送線のインピーダンスに等しい抵抗をもつ抵抗器Ｒ１を介して供給電圧ＶDDに接続される。供給電圧ＶDDからの抵抗器の他端はワンチップ基準回路に接続され、該回路のインピーダンスは外部抵抗Ｒ１のインピーダンスと整合するように変化させられる。
【０００７】
基準回路は出力バッファと同じチップ上に作られるので、より小さい基準回路及び釣合いの取れた回路配置に対する要求が従来からある。
【０００８】
【発明が解決しようとする課題】
本発明の一般的な課題は、従来入手できたものより小さい可変インピーダンス出力バッファを提供することである。
本発明の課題はまた、従来の出力バッファより消費電力の少ない可変インピーダンス出力バッファを提供することである。
本発明の他の課題は、基準トランジスタと対応する出力ドライバ（駆動）トランジスタが釣合って配置された可変インピーダンス出力バッファを提供することである。
本発明の更に他の課題は、変化する伝送線インピーダンスに順応できる可変インピーダンス出力バッファを提供することである。
【０００９】
【課題を解決するための手段及び作用】
上述及びその他の課題を解決するため、本発明の可変インピーダンス出力バッファは、以下の説明で述べるように基準回路及び出力駆動回路を含む。該基準回路は、互いに並列に接続され且つ幅が変わる複数の基準トランジスタより成り、出力駆動回路は、伝送線に対して互いに並列に接続され且つ幅が変わる、対応する複数の駆動トランジスタより成る。各基準トランジスタの幅は、対応する駆動トランジスタの幅の分数になるように設定される。
【００１０】
出力バッファは、基準回路のトランジスタ群の（合成）インピーダンスが外部抵抗と整合するように、基準トランジスタを選択的に導通するための制御手段を有する。外部抵抗は、伝送線のインピーダンスの分数（何分の１か）に等しくなるように選択する。出力バッファ内の論理回路が、選択された基準トランジスタに対応する駆動トランジスタを導通させる。基準トランジスタのインピーダンスを外部抵抗のインピーダンスに整合させることにより、出力駆動回路のインピーダンスを伝送線のインピーダンスに整合させる。
【００１１】
本発明の好ましい観点によれば、基準トランジスタの幅は、対応する出力駆動トランジスタの幅の２進分数であり、該２進分数は１／４であるのがよい。また、基準トランジスタの配置は出力駆動トランジスタの配置と釣合っている。更に、各駆動トランジスタ及び各基準トランジスタの幅は、互いに２進倍数になるよう選ぶ。
【００１２】
２進分数によって基準回路の大きさを縮小すると、電力の消費が減少し、集積チップ上の面積が節約され、出力駆動回路と基準回路の間で釣合いの取れた配置が可能となる。
【００１３】
【実施例】
以下、図面を参照して本発明を具体的に説明する。
図３は、本発明の実施例を示す回路図である。図３において、出力バッファ２０は、ＮＯＲゲートの配列（アレイ）ｎｏｒ２と、トランジスタの配列Ｑ１〜Ｑ５を有する基準回路と、トランジスタの配列Ｑ６〜Ｑ１０を有する出力駆動プルダウン回路とを含む。ＮＯＲゲート配列ｎｏｒ２は、各Ｂ入力にデータ信号ｏ１ｂを受け、各Ａ入力に制御信号ｚｑから夫々１ビットを受ける。例えば、制御信号は、４つのＮＯＲゲートｎｏｒ２に夫々供給される４つのビットｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂを含んでもよい。
【００１４】
４つのＮＯＲゲートｎｏｒ２からの出力信号は、出力バッファ２０の出力駆動プルダウン回路におけるトランジスタＱ７〜Ｑ１０のゲートに夫々供給される。トランジスタＱ７〜Ｑ１０は、互いに並列に配列され、各ドレーンは接地され、各ソースが出力伝送線ＤＱに接続されている。トランジスタＱ７〜Ｑ１０のゲートには、４つのＮＯＲゲートｎｏｒ２からの出力が夫々供給される。トランジスタＱ６のゲートは、一定の電位に接続される。
【００１５】
基準回路におけるトランジスタＱ１〜Ｑ５は、互いに並列に接続され、各ドレーンは接地され、各ソースは抵抗器Ｒ４の一端及びノード（節点）ｖｚｑｒｅｆに接続される。トランジスタＱ２〜Ｑ５には、４つの制御信号ｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂからの信号が夫々供給される。トランジスタＱ１のゲートは一定の電位に接続される。
【００１６】
基準回路におけるトランジスタＱ１〜Ｑ５は、出力駆動プルダウン回路における対応トランジスタＱ６〜Ｑ１０の幅より小さい分数である幅を有する。図示の実施例では、基準回路におけるトランジスタＱ１〜Ｑ５の幅は、出力駆動（プルダウン）回路における対応トランジスタＱ６〜Ｑ１０の幅の２進分数である。図３にて使用される２進分数は１／４であり、これによって、各基準トランジスタＱ１〜Ｑ５の幅は対応する各駆動トランジスタＱ６〜Ｑ１０の幅の１／４となる。また、基準回路内のトランジスタの幅は、出力駆動回路内のトランジスタの幅と同様、互いの２進倍数である。
【００１７】
抵抗器Ｒ４は、伝送線のインピーダンスを整合させるために選んだ外部基準抵抗であり、実際にはその抵抗値を、トランジスタＱ１〜Ｑ５がトランジスタＱ６〜Ｑ１０の分数であるのと同じ、伝送線の分数となるように選ぶ。したがって、例えば、５０オームの伝送線に対し５０オームの１／４即ち１２．５オームの抵抗をもつように、抵抗器Ｒ４を選ぶ。抵抗器Ｒ４の一端は電位原ＶCCに、その他端はノードｖｚｑｒｅｆに接続される。
【００１８】
動作時、制御信号の４つのビットｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂは、トランジスタＱ２〜Ｑ５を選択的にオン又はオフさせる。各トランジスタＱ２〜Ｑ５は異なる幅をもつので、各トランジスタＱ２〜Ｑ５は導通時に異なるドレーン・ソース間インピーダンスをもつことになる。したがって、トランジスタＱ２〜Ｑ５の内どれをオンさせるかを正しく選択することにより、ノードｖｚｑｒｅｆとアースの間のインピーダンスを所望の量に変えることができる。
【００１９】
このインピーダンスを変えるよい方法は、ノードｖｚｑｒｅｆの電圧を取出してこの電圧をＶCC／２と比較することである。この比較に基いて、制御信号の４つのビットｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂを変え、ノードｖｚｑｒｅｆの電圧がＶCC／２と等しくなるまでトランジスタＱ２〜Ｑ５を選択的にオンさせる。その場合、図２に示したような、ノードｖｚｑｒｅｆの電圧をフィードバックして制御信号を変化させる任意の公知方法を用いることができる。
【００２０】
制御信号の４つのビットｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂは、トランジスタＱ２〜Ｑ５の導通を制御すると共に、出力駆動トランジスタＱ７〜Ｑ１０の内どれを伝送線の駆動に用いるかをも選択する。上述のようにして、基準回路のトランジスタＱ１〜Ｑ５のインピーダンスが抵抗器Ｒ４のインピーダンスと整合し終わった時、トランジスタＱ１〜Ｑ５の幾つかは導通している。トランジスタＱ１〜Ｑ５のそれら幾つかをオンさせる制御ビットｚｑｂｉｔ０ｂ〜ｚｑｂｉｔ３ｂはまた、出力駆動回路のトランジスタＱ６〜Ｑ１０の内対応するトランジスタをもオンさせる。即ち、例えば、基準回路においてトランジスタＱ２，Ｑ３及びＱ５がオンしている場合、出力駆動回路においてトランジスタＱ７，Ｑ８及びＱ１０がオンしている。
【００２１】
導通するトランジスタにこのような対応関係があることにより、出力駆動インピーダンスは、伝送線のインピーダンスと整合することになる。基準回路におけるトランジスタＱ１〜Ｑ５は、伝送線のインピーダンスの１／４とインピーダンス整合しており、出力駆動回路におけるトランジスタＱ６〜Ｑ１０の幅は、基準回路におけるトランジスタＱ１〜Ｑ５の幅の４倍であるから、トランジスタＱ６〜Ｑ１０のインピーダンス、即ち出力駆動回路のインピーダンスは、伝送線のインピーダンスと等しく、整合が取れていることになる。本例では１／４という分数を用いてきたが、２進分数以外の他の分数を使用してもよいことは理解されるであろう。
【００２２】
好適な実施例では、基準回路はまた、基準パッド静電気放電保護装置としても動作する。また、基準回路及び出力駆動回路は、同一のインピーダンス制御手段をもつのがよい。この共通の制御手段により、基準回路のインピーダンスを、ユーザが選択しうる外部抵抗のインピーダンスと整合するように調節することができ、その結果、必然的に出力駆動回路のインピーダンスを伝送線のインピーダンスと整合させることができる。
【００２３】
本発明の他の特徴は、基準回路のトランジスタ配列の配置が、対応する出力駆動回路のトランジスタ配列の配置とよく釣合っていることである。具体的には図３に示すように、基準トランジスタＱ１〜Ｑ５は、対応する出力駆動トランジスタＱ６〜Ｑ１０と対向する位置に集積回路として作られる。この釣合った配置では、各基準トランジスタＱ１〜Ｑ５の幅は、該集積回路の向かい側に配置される出力駆動トランジスタＱ６〜Ｑ１０の幅の、１／４の如き、２進分数である。
【００２４】
好適な具体例では、基準回路のトランジスタＱ１〜Ｑ５、ＮＯＲゲート配列ｎｏｒ２及び出力駆動プルダウン・トランジスタＱ６〜Ｑ１０を含む出力バッファ２０は、スタティックＲＡＭ（ＳＲＡＭ）の如き単一の集積回路チップの上に作られる。しかし、代わりに本発明をどんな集積回路に適用してもよい。また、好適な具体例では、制御信号は４つのビット情報を含み、これらはそれから、４つのＮＯＲゲートｎｏｒ２及び４つのトランジスタＱ２〜Ｑ５に供給される。代わりに、出力バッファ２０は、もっと多いか又は少ない数の制御ビット、対応ＮＯＲゲート及び基準回路トランジスタを使用してもよい。
【００２５】
以上、本発明の好適な実施例について説明したが、本発明は、これらに限定されるものではなく、特許請求の範囲内において種々の変形や変更をすることができるものである。
【００２６】
【発明の効果】
本発明によれば、より小さな基準回路を用い、電力消費が少なく、チップの面積が小さくて済み、出力駆動回路及び基準回路の配置がよく釣合った可変インピーダンス出力バッファを得ることができる。
【図面の簡単な説明】
【図１】従来の可変インピーダンス・トランジスタ配列を示す略式回路図である。
【図２】図１の可変インピーダンス・トランジスタ配列を用いた従来回路の例を示すブロック図である。
【図３】本発明の実施例を示す略式回路図である。
【符号の説明】
２０  可変インピーダンス出力バッファ
Ｑ１〜Ｑ５  基準トランジスタ
Ｑ６〜Ｑ１０  駆動トランジスタ
ｎｏｒ２  論理回路
Ｒ４  外部抵抗
【図１】
0003541084.tif 000002
【図２】
0003541084.tif 000003
【図３】
0003541084.tif 000004