(57)【特許請求の範囲】
【請求項１】
光電変換によって信号電荷を生成し、前記信号電荷に対応する信号情報を蓄積する信号蓄積手段と、前記信号蓄積手段から前記信号情報を検知し出力信号として出力する信号検出手段と、前記信号蓄積手段に蓄積された信号情報をリセット信号に応答してリセットするリセット手段とを備えた画素が行列状に配列された画素群と、
前記画素群から少なくともひとつの行の第１の画素行を選択し、前記第１の画素行に含まれる前記信号検出手段から出力信号を読み出すための読み出し動作を実行させる行選択手段と、
前記画素群から少なくともひとつの行の第２の画素行を選択し、前記第２の画素行に含まれる前記リセット手段に前記リセット信号を送出して前記第２の画素行における前記信号蓄積手段を第１の電源供給手段の電源電位にリセットするリセット信号送出手段と、
を備えた増幅型固体撮像装置であって、
少なくとも列方向に並んだ複数の各画素の前記リセット手段および前記信号検出手段に接続された共通電源配線を備え、該共通電源配線を介して各画素の前記リセット手段および前記信号検出手段に前記第１の電源供給手段から電圧乃至電流が供給され、
前記信号検出手段は、前記第１の電源供給手段と第２の電源供給手段との間に接続され、前記第１の電源供給手段と前記第２の電源供給手段との間に電流を流すことによって前記信号情報を検知して前記出力信号として出力するものであり、
前記リセット信号送出手段は、前記行選択手段が前記第１の画素行を選択して読み出し動作をする期間と重複しない期間に、電子シャッター動作のための前記リセット信号を前記第２の画素行に送出することを特徴とする増幅型固体撮像装置。
【請求項２】
前記リセット信号送出手段は、前記行選択手段内に含まれていることを特徴とする請求項１に記載の増幅型固体撮像装置。
【請求項３】
前記画素毎に設けられた信号検出手段と、画素列毎に設けられた負荷手段とによって前記信号情報を増幅する増幅手段が構成されていることを特徴とする請求項１または２に記載の増幅型固体撮像装置。
【請求項４】
前記信号検出手段は、前記信号蓄積手段に接続されたゲート電極と、前記第１の電源供給手段に接続されたドレインと、前記負荷手段に接続されたソースとを備えたトランジスタであることを特徴とする請求項３に記載の増幅型固体撮像装置。
【請求項５】
前記信号検出手段および前記負荷手段がソースフォロワー回路を形成していることを特徴とする請求項３または４に記載の増幅型固体撮像装置。
【請求項６】
前記信号蓄積手段が、光電変換を行うフォトダイオードと、前記フォトダイオードが生成した電荷を蓄積する容量素子と、前記フォトダイオードと前記容量素子との間の電気的導通と非導通とを選択するトランジスタとを備えていることを特徴とする請求項１から５の何れか１項に記載の増幅型固体撮像装置。
【請求項７】
光電変換によって信号電荷を生成し、前記信号電荷に対応する信号情報を蓄積する信号蓄積手段と、前記信号蓄積手段から前記信号情報を検知し出力信号として出力する信号検出手段と、前記信号蓄積手段に蓄積された信号情報をリセット信号に応答してリセットするリセット手段とを備えた画素が行列状に配列された画素群と、
前記画素群から少なくともひとつの行の第１の画素行を選択し、前記第１の画素行に含まれる前記信号検出手段から出力信号を読み出すための読み出し動作を実行させる行選択手段と、
前記画素群から少なくともひとつの行の第２の画素行を選択し、前記第２の画素行に含まれる前記リセット手段に前記リセット信号を送出して前記第２の画素行における前記信号蓄積手段を第１の電源供給手段の電源電位にリセットするリセット信号送出手段と、
を備えた増幅型固体撮像装置の駆動方法であって、
少なくとも列方向に並んだ複数の各画素の前記リセット手段および前記信号検出手段に接続された共通電源配線を備え、該共通電源配線を介して各画素の前記リセット手段および前記信号検出手段に前記第１の電源供給手段から電圧乃至電流が供給され、
前記信号検出手段は、前記第１の電源供給手段と第２の電源供給手段との間に接続され、前記第１の電源供給手段と前記第２の電源供給手段との間に電流を流すことによって前記信号情報を検知して前記出力信号として出力するものであり、
前記リセット信号送出手段は、前記行選択手段が前記第１の画素行を選択して読み出し動作をする期間と重複しない期間に、電子シャッター動作のための前記リセット信号を前記第２の画素行に送出することを特徴とする増幅型固体撮像装置の駆動方法。
【請求項８】
光電変換によって信号電荷を生成し、前記信号電荷に対応する信号情報を蓄積する信号蓄積手段と、前記信号蓄積手段から前記信号情報を検知し出力信号として出力する信号検出手段と、前記信号蓄積手段に蓄積された信号情報をリセット信号に応答してリセットするリセット手段とを備えた画素が行列状に配列された画素群と、
前記画素群から少なくともひとつの行の第１の画素行と少なくともひとつの行の第２の画素行とをそれぞれ選択し、前記第１の画素行に含まれる前記信号検出手段と前記第２の画素行に含まれる前記信号検出手段とからそれぞれ出力信号を読み出すための読み出し動作を実行させる行選択手段と、
前記画素群から前記第２の画素行を選択し、前記第２の画素行に含まれる前記リセット手段に前記リセット信号を送出して前記第２の画素行における前記信号蓄積手段を第１の電源供給手段の電源電位にリセットするリセット信号送出手段と、
を備えた増幅型固体撮像装置の駆動方法であって、
少なくとも列方向に並んだ複数の各画素の前記リセット手段および前記信号検出手段に接続された共通電源配線を備え、該共通電源配線を介して各画素の前記リセット手段および前記信号検出手段に前記第１の電源供給手段から電圧乃至電流が供給され、
前記信号検出手段は、前記第１の電源供給手段と第２の電源供給手段との間に接続され、前記第１の電源供給手段と前記第２の電源供給手段との間に電流を流すことによって前記信号情報を検知して前記出力信号として出力するものであり、
第１の水平同期期間において、前記行選択手段が前記第１の画素行を選択して読み出し動作をする期間と重複しない期間において、前記リセット信号送出手段が、電子シャッター動作のための前記リセット信号を前記第２の画素行に送出することによって、前記第２の画素行の前記信号蓄積手段を第１の電位状態とし、
前記第１の水平同期期間のあとの第２の水平同期期間であって、前記第２の画素行の読み出し動作期間中に、前記第２の画素行の光電変換によって蓄積された電荷量に応じた前記信号蓄積手段の第２の電位状態を読み出した後、前記リセット信号送出手段が、前記リセット信号を前記第２の画素行に送出することによって前記第２の画素行をリセットした後に前記信号蓄積手段を第３の電位状態とし、前記第２の電位状態と前記第３の電位状態との差を信号情報として用いる増幅型固体撮像装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、増幅型固体撮像装置およびその駆動方法に関する。
【０００２】
【従来の技術】
増幅型固体撮像装置ではＣＣＤ固体撮像装置と同様に電子絞りとして電子シャッター方式が採用されている。電子シャッター動作は、各画素内のフォトダイオードが光電変換によって生成した信号電荷の蓄積を開始する直前に信号電荷の蓄積部をリセットすることによってフォトダイオードの電荷蓄積時間を可変とするものである。画素に蓄積された信号電荷は水平同期信号に同期して行毎に読み出されるため、電子シャッター動作も行毎に実行される（フォーカルプレーン動作）。より詳細には、ある行について電子シャッター動作が行われた後、信号電荷の蓄積が開始され、所定期間経過後に信号読み出し動作が実行される。読み出し動作の期間において信号読み出し後にリセットが実行される。上記「所定期間」はフォトダイオードの電荷蓄積時間を規定し、どの行についても等しく設定される。その結果、同じ強度の光の照射を受けた画素は、どの行においても理論的には同じ量の電荷を蓄積することになる。
【０００３】
図１は、従来の増幅型固体撮像装置１００の概略構成を示している。
【０００４】
装置１００において、行列状に配列された複数の画素１０２が撮像部を構成している。各画素１０２内にはフォトダイオードが設けられており、受光量に応じた量の電荷を蓄積する。撮像部から画素行を順次選択するための行選択エンコーダ１０３が撮像部の横側に配置されている。図１の例では、画素行の数はｍである（２≦ｍ）。行選択エンコーダ１０３は直列に接続されたｍ個の行選択回路を含んでいる。行選択回路ｉ（１≦ｉ≦ｍ）は所定のタイミングで電子シャッター動作のためのリセット信号を生成し、第ｉ行に属する全ての画素１０２に送出する。行選択エンコーダ１０３が電子シャッター動作のためのリセット信号を出力するタイミングは行毎に異なっている。すなわち、リセット信号は第１行〜第ｍ行の画素に対して順次出力される。
【０００５】
一方、読み出しのための行選択（通常の行選択）も、ｍ個の行選択回路によって順次実行される。電子シャッター動作と読み出し動作との間の期間は、各行について共通に設定される。選択された行から読み出された信号は、列選択駆動部１０７の働きで出力バッファ１１１に送られ、出力バッファ１１１から画素信号として出力される。
【０００６】
【発明が解決しようとする課題】
各画素１０２内におけるフォトダイオードの電位は、電子シャッター動作のためのリセットによって所定の電位（リセット電位）に強制的に復帰させられる。このリセット電位は各画素１０２で共通の値を示すべきである。しかしながら、ある行におけるリセット電位が他の行におけるリセット電位からシフトする現象が生じ、それによって画面上に水平ノイズが現れることを本願発明者は見いだした。この水平ノイズは、画面上において特定の複数行に常に現れ、画像のクォリティーを劣化させる。
【０００７】
本発明は斯かる諸点に鑑みてなされたものであり、その主な目的は、電子シャッター動作に起因する水平ノイズの発生を抑制した増幅型固体撮像装置およびその駆動方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による増幅型固体撮像装置は、光電変換によって信号電荷を生成し、前記信号電荷に対応する信号情報を蓄積する信号蓄積手段と、前記信号蓄積手段から前記信号情報を検知し出力信号として出力する信号検出手段と、前記信号蓄積手段に蓄積された信号情報をリセット信号に応答してリセットするリセット手段とを備えた画素が行列状に配列された画素群と、前記画素群から少なくともひとつの行の第１の画素行を選択し、前記第１の画素行に含まれる前記信号検出手段から出力信号を読み出すための読み出し動作を実行させる行選択手段と、前記画素群から少なくともひとつの行の第２の画素行を選択し、前記第２の画素行に含まれる前記リセット手段に前記リセット信号を送出して前記第２の画素行における前記信号蓄積手段を第１の電源供給手段の電源電位にリセットするリセット信号送出手段とを備えた増幅型固体撮像装置であって、少なくとも列方向に並んだ複数の各画素の前記リセット手段および前記信号検出手段に接続された共通電源配線を備え、該共通電源配線を介して各画素の前記リセット手段および前記信号検出手段に前記第１の電源供給手段から電圧乃至電流が供給され、前記信号検出手段は、前記第１の電源供給手段と第２の電源供給手段との間に接続され、前記第１の電源供給手段と前記第２の電源供給手段との間に電流を流すことによって前記信号情報を検知して前記出力信号として出力するものであり、前記リセット信号送出手段は、前記行選択手段が前記第１の画素行を選択して読み出し動作をする期間と重複しない期間に、電子シャッター動作のための前記リセット信号を前記第２の画素行に送出することを特徴とする。
【０００９】
前記リセット信号送出手段は、前記行選択手段内に含まれていてもよい。
【００１０】
前記画素毎に設けられた信号検出手段と、画素列毎に設けられた負荷手段とによって前記信号情報を増幅する増幅手段が構成されていることが好ましい。
【００１１】
前記信号検出手段は、前記信号蓄積手段に接続されたゲート電極と、前記第１の電源供給手段に接続されたドレインと、前記負荷手段に接続されたソースとを備えたトランジスタであってもよい。
【００１２】
前記信号検出手段および前記負荷手段がソースフォロワー回路を形成していることが好ましい。
【００１３】
前記信号蓄積手段が、光電変換を行うフォトダイオードと、前記フォトダイオードが生成した電荷を蓄積する容量素子と、前記フォトダイオードと前記容量素子との間の電気的導通と非導通とを選択するトランジスタとを備えていてもよい。
【００１４】
本発明による増幅型固体撮像装置の駆動方法は、光電変換によって信号電荷を生成し、前記信号電荷に対応する信号情報を蓄積する信号蓄積手段と、前記信号蓄積手段から前記信号情報を検知し出力信号として出力する信号検出手段と、前記信号蓄積手段に蓄積された信号情報をリセット信号に応答してリセットするリセット手段とを備えた画素が行列状に配列された画素群と、前記画素群から少なくともひとつの行の第１の画素行を選択し、前記第１の画素行に含まれる前記信号検出手段から出力信号を読み出すための読み出し動作を実行させる行選択手段と、前記画素群から少なくともひとつの行の第２の画素行を選択し、前記第２の画素行に含まれる前記リセット手段に前記リセット信号を送出して前記第２の画素行における前記信号蓄積手段を第１の電源供給手段の電源電位にリセットするリセット信号送出手段とを備えた増幅型固体撮像装置の駆動方法であって、少なくとも列方向に並んだ複数の各画素の前記リセット手段および前記信号検出手段に接続された共通電源配線を備え、該共通電源配線を介して各画素の前記リセット手段および前記信号検出手段に前記第１の電源供給手段から電圧乃至電流が供給され、前記信号検出手段は、前記第１の電源供給手段と第２の電源供給手段との間に接続され、前記第１の電源供給手段と前記第２の電源供給手段との間に電流を流すことによって前記信号情報を検知して前記出力信号として出力するものであり、前記リセット信号送出手段は、前記行選択手段が前記第１の画素行を選択して読み出し動作をする期間と重複しない期間に、電子シャッター動作のための前記リセット信号を前記第２の画素行に送出することを特徴とする。
【００１５】
本発明による他の増幅型固体撮像装置の駆動方法は、光電変換によって信号電荷を生成し、前記信号電荷に対応する信号情報を蓄積する信号蓄積手段と、前記信号蓄積手段から前記信号情報を検知し出力信号として出力する信号検出手段と、前記信号蓄積手段に蓄積された信号情報をリセット信号に応答してリセットするリセット手段とを備えた画素が行列状に配列された画素群と、前記画素群から少なくともひとつの行の第１の画素行と少なくともひとつの行の第２の画素行とをそれぞれ選択し、前記第１の画素行に含まれる前記信号検出手段と前記第２の画素行に含まれる前記信号検出手段とからそれぞれ出力信号を読み出すための読み出し動作を実行させる行選択手段と、前記画素群から前記第２の画素行を選択し、前記第２の画素行に含まれる前記リセット手段に前記リセット信号を送出して前記第２の画素行における前記信号蓄積手段を第１の電源供給手段の電源電位にリセットするリセット信号送出手段とを備えた増幅型固体撮像装置の駆動方法であって、少なくとも列方向に並んだ複数の各画素の前記リセット手段および前記信号検出手段に接続された共通電源配線を備え、該共通電源配線を介して各画素の前記リセット手段および前記信号検出手段に前記第１の電源供給手段から電圧乃至電流が供給され、前記信号検出手段は、前記第１の電源供給手段と第２の電源供給手段との間に接続され、前記第１の電源供給手段と前記第２の電源供給手段との間に電流を流すことによって前記信号情報を検知して前記出力信号として出力するものであり、第１の水平同期期間において、前記行選択手段が前記第１の画素行を選択して読み出し動作をする期間と重複しない期間において、前記リセット信号送出手段が、電子シャッター動作のための前記リセット信号を前記第２の画素行に送出することによって、前記第２の画素行の前記信号蓄積手段を第１の電位状態とし、前記第１の水平同期期間のあとの第２の水平同期期間であって、前記第２の画素行の読み出し動作期間中に、前記第２の画素行の光電変換によって蓄積された電荷量に応じた前記信号蓄積手段の第２の電位状態を読み出した後、前記リセット信号送出手段が、前記リセット信号を前記第２の画素行に送出することによって前記第２の画素行をリセットした後に前記信号蓄積手段を第３の電位状態とし、前記第２の電位状態と前記第３の電位状態との差を信号情報として用いる。
【００１６】
【発明の実施の形態】
本願発明者は、ある行において電子シャッター動作のためのリセットが行われるときに、他の行において読み出し動作が行われる場合と行われない場合とが存在していることに起因してリセット電位が変動することを見いだした。例えば、第１行〜第１００行について電子シャッター動作のためのリセットが行われるときには他の何れかの行について読み出し動作が実行されるが、第１０１行から第１０５行について電子シャッター動作のためのリセットが行われるときには他の何れの行についても読み出し動作は実行されないということが起こりうる。その場合、第１行〜第１００行のリセット電位と第１０１行〜第１０５行のリセット電位との間に差が生じ、その差が水平ノイズの発生原因となる。そこで、本発明による増幅型固体撮像装置では、電子シャッター動作のためのリセット信号を生成・送出するタイミングを従来のタイミングからずらし、それによって電子シャッター動作のためのリセット信号の印加タイミングを読み出し動作のために画素行を選択する期間とは重複しないようにした。
【００１７】
以下、図面を参照しながら、本発明による増幅型固体撮像装置の実施形態を説明する。図２は、本実施形態にかかる増幅型固体撮像装置１の構成を示している。
【００１８】
この固体撮像装置１は、シリコン基板などの半導体基板にマトリクス（行列）状に配列された複数の画素２を備えている。図２では、２行２列の画素２が記載されているが、実際には、多数の画素行および画素列が形成される。本願明細書では、画素信号を形成するための有効画素領域内に設けられた画素の行数をｍとし、列数をｌとする（ｍおよびｌはともに２以上の整数）。固体撮像装置の場合、例えばｍは５０〜２０００であり、ｌは５０〜２０００である。本実施形態では、ｍは４８０、ｌは６４０とする。
【００１９】
各画素２は信号蓄積部を有し、信号蓄積部内にはフォトダイオードなどの光電変換素子が設けられている。各信号蓄積部は、その中の光電変換素子に入射した光の強度に応じた情報を「電位または電荷量」として蓄積することができる。光電変換素子は、リセット時において第１の電位状態（リセット電位）にあるが、その後の光入射によって電荷を生成・蓄積し、第２の電位状態に遷移する。第２の電位状態は、入射光の強度に応じて異なるレベルを示す。本願明細書における「第２の電位状態」は、電子シャッター動作のためのリセットがなされた後、画素２に入射した光の総量に依存して変化する。なお、各画素２の内部構成については、あとで詳細に説明する。
【００２０】
増幅型固体撮像装置１は、複数の画素２から特定の画素を選択して、その画素にアクセスするための複数の配線および回路を有している。これらの配線および回路ならびに各画素を構成するトランジスタ素子などは、公知の半導体集積回路における製造技術と同様の技術を用いて半導体基板上に形成される。本実施形態では、行選択エンコーダ３がリセット配線４および行選択線５を介して全ての画素２に電気的に接続されている。ひとつのリセット配線４は、それに対応するひとつの行内の複数の画素２のすべてに接続されている。同様に、ひとつの行選択線５は、それに対応するひとつの行内の複数の画素２のすべてに接続されている。行選択エンコーダ３からは、リセット配線４および行選択線５の組が画素２の行数に等しい数だけ延びている。
【００２１】
複数の行の中から特定の行を選択するために、行選択エンコーダ３は、特定行に割り当てられた行選択線５の電位を例えば論理「Ｌｏｗ」から論理「Ｈｉｇｈ」に選択的に変化させる。このとき、他の行に対応する行選択線５の電位は論理「Ｌｏｗ」にする。その結果、論理「Ｈｉｇｈ」に相当する電位が、その特定行に含まれる全ての画素２内のスイッチング素子の制御端子部に供給され、そのスイッチング素子を導通させる。スイッチング素子の導通によって、選択された行内の各信号蓄積部に蓄積されていた情報に応じた電位が、対応する垂直信号線６上に現れることになる。このとき、選択された行以外の行においては、各画素２内の信号蓄積部とそれに対応する垂直信号線との間は非導通状態にある。なお、情報検知のための回路およびその動作については、あとで詳細に説明する。
【００２２】
このようにして、ある選択された行に含まれる全ての画素２から対応する全ての垂直信号線６に、それぞれ、信号蓄積部内の情報が読み出された後、各列の情報が水平シフトレジスタ（列選択駆動部）７の働きによってひとつづつ順番に読み出されて行く。情報は、最終的には、出力バッファ（出力アンプ）１１を介して信号出力される。
【００２３】
次に、本実施形態における画素２の構成を詳細に説明する。
【００２４】
画素２は、図２に示されるように、信号蓄積部として機能するフォトダイオード２１と、ゲート電極２２がフォトダイオード２１に接続されたＭＯＳトランジスタ２３とを含んでいる。フォトダイオード２１は、たとえば、シリコン基板内に形成されたｐｎ接合ダイオードなどである。ＭＯＳトランジスタ２３は、例えば、シリコン基板内にチャネル領域およびソース／ドレイン領域を有する通常のＭＯＳ構造を有している。ＭＯＳトランジスタ２３は、信号読み出し用検知回路内の増幅素子（駆動素子）として機能し、その検知回路がフォトダイオード２１の電位状態の微小な変化を増幅して読み出すうえで重要な働きを行う。ＭＯＳトランジスタ２３を以下「増幅素子」と呼ぶ。本実施形態では、増幅素子２３のゲート電極２２とフォトダイオード２１との間に、特別の容量素子は挿入されていないが、ここにキャパシタ等の容量素子を挿入しても良い。
【００２５】
画素２は、他に、リセット素子２４とスイッチング素子２５とを含んでいる。リセット素子２４は、リセット配線４に接続されたゲート電極を有するＭＯＳトランジスタ（リセットトランジスタ）である。このＭＯＳトランジスタのドレインは電源配線２６０を介して第１電源端子（ＶDD）２６に接続されており、ソースはフォトダイオード２１に接続されている。行選択エンコーダ３によって選択行のリセット配線４の電位が論理「Ｌｏｗ」から論理「Ｈｉｇｈ」に選択的に変化させられると、その選択行内のリセット素子２４が導通し、その結果、第１電源端子（ＶDD）２６へ電源配線２６０を介してフォトダイオード２１に蓄積されていた電荷が排出される。フォトダイオード２１の電位状態、すなわち、増幅素子２３のゲート電極２２の電位状態は、第１電源端子２６の電源電位（ＶDD）によって定まるある値に強制的に復帰させられる（「リセット」される）。リセット動作完了後、画素２が受け取る光の強度に応じて、フォトダイオード２１の電位は徐々に変化する。光の照射によってフォトダイオード２１の電位状態が変化するのは、フォトダイオード２１の持つ光電変換機能によってキャリアが生成され、生成されたキャリアがフォトダイオード２１内に蓄積されるからである。
【００２６】
画素２のスイッチング素子２５は、行選択線５に接続されたゲート電極を有するＭＯＳトランジスタから構成されている。このＭＯＳトランジスタのドレインは増幅素子２３のソースに接続されており、ソースは垂直信号線６に接続されている。行選択エンコーダ３によって、図示されている行選択線５の電位が論理「Ｌｏｗ」から論理「Ｈｉｇｈ」に選択的に変化させられると、スイッチング素子２５が導通し、その結果、第１電源端子（ＶDD）２６から増幅素子２３、スイッチング素子２５、垂直信号線６および負荷素子２７を介して第２電源端子（ＶSS）２８に電流が流れる。このとき、垂直信号線６の電位は、フォトダイオード２１の電位状態（増幅素子２３のゲート電極２２の電位）に依存して変化する。その結果、垂直信号線６の電位は、画素２の信号蓄積部の第２の電位状態に応じたレベルを持つことになる。
【００２７】
ある１つの列に着目した場合、選択された行に属する増幅素子２３とそれに対応する負荷素子２７とは、第１電源端子（ＶDD）２６と第２電源端子（ＶSS）２８との間において直列的に接続され、ソースフォロワー回路を形成している。各列には、１つの負荷素子２７が割り当てられており、選択された行の増幅素子２３がスイッチング素子２５を介して対応する負荷素子２７に電気的に接続される。このようなソースフォロワー回路は、各画素に蓄積された信号電荷の量を増幅して電位信号として出力することができる。なお、本願明細書では、全ての列の負荷素子２７を全体として「負荷回路３０」と称することがある。
【００２８】
素子面積の有効利用のため、フォトダイオード２１のリセット用電源、およびソースフォロワー回路用電源は、第１電源端子（ＶDD）２６から共通の電源配線２６０を介して供給される。
【００２９】
以下、本実施形態において水平ノイズが消失する理由を詳細に説明する。
【００３０】
図３は、ある任意の行である第ｉ行（１≦ｉ≦ｍ）と、それ以外の行である第ｎ行（ｎ≠ｉ）とに関する制御信号の一部を示すタイミングチャートである。
【００３１】
最上段のパルスＨＤは水平同期信号である。時刻ａでは、行選択信号ＳＬiは「Ｌｏｗ」のままであるため、第ｉ行のスイッチング素子２５はＯＦＦ状態のままである。リセット信号ＲＳiも「Ｌｏｗ」のままである。図３の例では、この時刻ａにおいて、後述するように他の行（第ｎ行）で読み出し動作が実行されている。しかし、時刻ａにおいて、何れかの行に対する読み出し動作が実行されている必要はない。
【００３２】
時刻ａ’では、第ｉ行で電子シャッター動作のためのリセットが行われる。すなわち、行選択信号ＳＬiは「Ｌｏｗ」のままであるが、リセット信号ＲＳiが「Ｈｉｇｈ」に変化する。このため、第ｉ行のスイッチング素子２５はＯＦＦ状態のままであるが、第ｉ行のリセット素子２４として機能するＭＯＳトランジスタはＯＮ状態に変化し導通する。その結果、第１電源端子（ＶDD）２６とフォトダイオード２１とが電気的に接続され、フォトダイオード２１に蓄積されていた電荷が第１電源端子（ＶDD）２６に排出される。このようなリセット動作によって、フォトダイオード２１の電荷蓄積領域の電位は第１の電位状態に強制的に復帰される。従来、この電子シャッター動作のためのリセットを行うタイミングは、他の行で読み出し動作を行うタイミングと重複していた。言い換えると、電子シャッター動作のためのリセットは時刻ａ’ではなく時刻ａにおいて行われていた。電子シャッター動作のためのリセットと読み出し動作期間におけるリセットとを同じタイミングで実行していた理由は、その方が別々に実行するよりも容易だからであり、別々に実行することの利点が特に認識されていなかったからである。
【００３３】
時刻ｂでは、第ｉ行で読み出し動作が実行される。読み出し動作は、まず、行選択信号ＳＬiが「Ｌｏｗ」から「Ｈｉｇｈ」に変化し、第ｉ行のスイッチング素子２５をＯＮ状態に変化させることによって開始される。第ｉ行のスイッチング素子２５が導通すると、前述のように、第１電源端子（ＶDD）２６から垂直信号線６を介して第２電源端子（ＶSS）２８に電流が流れる。その結果、電子シャッター動作のためのリセット（時刻ａ’）から時刻ｂまでの間に第ｉ行の画素で生成・蓄積されていた電荷の量に対応する信号電位が垂直信号線６上に出力される。
【００３４】
時刻ｃでは、リセット信号ＲＳiが「Ｌｏｗ」から「Ｈｉｇｈ」に変化し、第ｉ行のリセット素子２４をＯＮ状態に変化させる。第ｉ行のスイッチング素子２５はＯＮ状態のままである。リセット信号ＲＳiが「Ｈｉｇｈ」になるため、第ｉ行のリセット素子２４として機能するＭＯＳトランジスタもＯＮ状態に変化し、導通する。その結果、第１電源端子（ＶDD）２６とフォトダイオード２１とが電気的に接続され、フォトダイオード２１に蓄積されていた電荷が第１電源端子（ＶDD）２６に排出される。
【００３５】
時刻ｄでは、リセット後のフォトダイオード２１の電位状態が検知される。この検知は、時刻ｂにおけるリセット前のフォトダイオード２１の電位状態検知と同様に実行される。時刻ｃのリセット前後で生じるフォトダイオード２１の電位状態の変化に基づいて、画素に蓄積されていた情報が信号として再生されることになる。
【００３６】
上述のように本実施形態によれば、第ｉ行での電子シャッター動作のためのリセットが時刻ａ’において行われ、時刻ａ’は他の行（例えば第ｎ行）について行われ得る読み出し動作の期間から外れている。すなわち、電子シャッター動作のためのリセット信号を生成・送出するタイミングを従来のタイミングからずらし、それによって電子シャッター動作のためのリセット信号の印加タイミングを読み出し動作のために画素行を選択する期間とは重複しないようにしている。
【００３７】
なお、図３の例では、時刻ａにおいて行選択信号ＳＬnが「Ｌｏｗ」から「Ｈｉｇｈ」に変化しており、第１電源端子（ＶDD）２６から垂直信号線６を介して第２電源端子（ＶSS）２８に電流が流れている。
【００３８】
以下、図４〜図７を参照しながら、上記動作を実行しているときの第ｉ行のフォトダイオード２１の電位状態を説明する。
【００３９】
まず、図４を参照する。図４は、時刻ａ’における第ｉ行内の画素の等価回路、リセット素子２４の模式断面構造およびその表面ポテンシャル分布を示している。図４に示されている例において、リセット素子２４はｎチャネル型ＭＯＳトランジスタから構成されており、フォトダイオード２１のｎ型不純物拡散領域はリセット素子２４のソース領域を兼ねている。リセット素子２４の周囲はＬＯＣＯＳ膜などからなる素子分離３３によって囲まれている。素子分離３３の下にはｐ型不純物がドープされたチャネルストップ３２が形成されている。
【００４０】
時刻ａ’において、電子シャッター動作のためのリセットが行われるため、フォトダイオード２１の電位（正確には、フォトダイオード２１のｎ型不純物拡散領域の表面電位）は、リセット素子２４のドレイン領域（リセットドレイン）３１の電位にほぼ等しくなる。リセットドレイン３１は電源配線２６０を介して第１電源端子（ＶDD）２６に接続されている。本実施形態によれば、第ｎ行で読み出し動作が行われる場合であっても、その読み出し動作は時刻ａ’では完了している。
【００４１】
第ｎ行での読み出し動作が行われているとき、電源配線２６０をソースフォロワー電流Ｉdが流れる。この電流Ｉdは、フォトダイオード２１のリセットによって第１電源端子（ＶDD）２６から第ｉ行のフォトダイオード２１に流れる電流（リセットドレイン電流）よりも遙かに大きい。例えば、負荷回路３０を流れるソースフォロワー電流Ｉdは数μＡ〜数百μＡであり、リセットドレイン電流は数ｆＡ〜数百ｆＡである。電源配線の主要抵抗をＲiとすると、リセットドレイン３１に供給される電源にＩd×Ｒiの電圧降下が生じるため、リセットドレイン３１の電位はＶDD’＝ＶDD−Ｉd×Ｒｉで表現される値になる。
【００４２】
共通電源配線２６０の配線抵抗は、そのレイアウトに依存して異なるが、通常、数十Ω〜数ｋΩの値を示す。ここで仮に、１画素あたりのソースフォロワー電流Ｉdが１０μＡ、リセットドレイン電流が１０ｆＡ、共通電源配線２６０の配線抵抗が１ｋΩであるとする。その場合、リセットドレイン電流が流れたときの画素部の電源電圧降下は１０ｆＡ×１ｋΩ＝１０ｐＶとなり、ソースフォロワー電流が流れた場合の画素部の電源電圧降下は１０μＡ×１ｋΩ＝１０ｍＶとなる。このように、リセットドレイン電流はソースフォロワー電流に比較して無視できるため、その電圧降下の影響も無視できる。
【００４３】
時刻ａでは、第ｎ行のスイッチング素子２５を介して上記ソースフォロワー電流が流れるが、時刻ａ’では、何れのスイッチング素子２５も導通していない。そのため、時刻ａ’におけるリセットドレイン３１の電位はＶDDと実質的に等しい値になる。このことは、時刻ａで他の行について読み出し動作が実行されているか否かに影響されない。
【００４４】
図５を参照する。時刻ｂではフォトダイオード２１に電荷が蓄積され、その電位はリセット時のＶDDからＶsigだけ変位し、（ＶDD−Ｖsig）という値を示している。Ｖsigの大きさは、光電変換によって生成・蓄積された電荷の量に応じて決まる。この電位（ＶDD−Ｖsig）は増幅素子２３のゲート電極に与えられている。第ｉ行での読み出し動作の開始によって、電源配線２６０をソースフォロワー電流Ｉdが流れる。この電流Ｉdは、第１電源端子（ＶDD）２６から第ｉ行の増幅素子２３およびスイッチング素子２５を介して負荷回路３０へと流れる。第ｉ行以外の行については、読み出し動作が行われていないため、ソースフォロワー電流Ｉdの大きさは、時刻ａのときの大きさにほぼ等しい。このとき、リセット素子２４はＯＦＦ状態にあるため、リセットドレイン電流は流れない。
【００４５】
図６を参照する。時刻ｃでは、読み出し動作期間におけるリセットが実行されるため、リセット素子２４はＯＦＦ状態からＯＮ状態に遷移し、フォトダイオード２１の電荷は第１電源端子（ＶDD）２６に排出される。その結果、フォトダイオード２１の電位はリセットドレイン３１の電位ＶDD’＝ＶDD−Ｉd×Ｒｉと等しくなる。電位ＶDD’は増幅素子２３のゲート電極に与えられる。このため、この電位ＶDD’に応じた信号電位が垂直信号線６上に現れ始める。
【００４６】
図７を参照する。時刻ｄでは、リセット素子２４がＯＮ状態からＯＦＦ状態に復帰する。リセット直後において、電位ＶDD’は増幅素子２３のゲート電極に与えられている。このため、電位ＶDD’に応じた信号電位が垂直信号線６上に現れる。
【００４７】
こうして任意の第ｉ行の画素から検知される信号情報は、ＶDD’−（ＶDD−Ｖsig）に対応した大きさをもつことになる。
【００４８】
以上の説明から明らかなように、本実施形態では、電子シャッター動作のためのリセットによってフォトダイオード２１の電位はＶDDに強制復帰される。各画素を分離するアルミニウムからなる金属遮光膜を電源配線２６０として使用することによって、この電位ＶDDは、各行でほぼ共通の大きさを示す。言い換えると、ある画素行におけるリセット電位が他の画素行におけるリセット電位からシフトするような現象の発生が防止される。その結果、水平ノイズの抑制されたハイクォリティの画像を提供することができる。
【００４９】
上述のように、本実施形態では、読み出し動作のために画素行を選択するタイミング（時刻ａ）と電子シャッター動作のためのリセットのタイミング（時刻ａ’）とを時間軸上でシフトさせている。以下、このような動作を実行するための行選択エンコーダ３について説明する。
【００５０】
これに対して従来の増幅型固体撮像装置では、時刻ａと時刻ａ’との間に差がなく、電子シャッター動作のためのリセットのタイミングと、他の行の読み出し動作のタイミングとが重複していた。図１０は、従来の増幅型固体撮像装置における各種制御信号のタイミングチャートを示している。図１０からわかるように、特定の行においては電子シャッター動作のためのリセットと他の何れかの行での読み出し動作とが同じタイミングで生じているが、他の特定の行では電子シャッター動作のためのリセットが行われるとき他の行では読み出し動作が行われない。例えば、時刻（Ｉ）では、第１行で電子シャッター動作のためのリセットが行われるとともに、第４行では読み出し動作が行われている。一方、時刻（II）では、第ｍ行で電子シャッター動作のためリセットが行われているが、他の何れの行においても読み出し動作は行われていない。このため、行によってリセット電位にＶDD’−ＶDDの差が生じ、その差に相当する変動が出力信号に生じる。これが水平ノイズとなる。なお、時刻（III）では、読み出し動作は実行されているが、電子シャッター動作のためのリセットは実行されていない。このことは、水平ノイズの原因とはなっていない。
【００５１】
図８は、本実施形態で好適に使用することが可能な行選択エンコーダ３内の第ｉ行の行選択回路を示している。各々が図８に示されるような構成を持つ第１行〜第ｍ行の行選択回路が直列的に接続され、それによって行選択エンコーダ３が構成されている。行選択エンコーダ３は、２列の垂直シフトレジスタを有している。各垂直シフトレジスタ（第１および第２シフトレジスタ）は、直列接続された複数のフリップフロップ回路５０から構成されている。
【００５２】
図８に示されているＶＳＩＮは、読み出し動作のための行選択動作を行選択エンコーダ３に開始させるための信号である。ＶＳＳＩＮは電子シャッター動作のための行選択動作を行選択エンコーダ３に開始させる信号である。ＶＳＩＮ信号およびＶＳＳＩＮ信号は各フレーム期間内に１回の割合で行選択エンコーダ３に入力される。ＣＳＬは読み出し動作のタイミングを規定する選択同期信号を示し、ＣＲＳは読み出し動作のためのリセットのタイミングを規定するリセット同期信号を示している。ＣＲＳＳは、電子シャッター動作のためのリセットのタイミングを規定するリセット同期信号を示しており、そのタイミングはＣＲＳのタイミングとはずれている。行選択エンコーダ３は、これらの信号を受け取り、水平同期信号ＨＤに同期しながら、各種の制御信号を生成し、電子シャッター動作と行選択動作とを実行する。
【００５３】
第１シフトレジスタの第１行部分は、水平同期信号ＨＤと読み出し動作のためのスタートパルス信号ＶＳＩＮとを受け取る。第１シフトレジスタの第ｉ行部分の出力Ｑiは、第（ｉ＋１）行部分のフリップフロップ回路５０の端子Ｄに与えられる。このようにして、第１シフトレジスタの出力動作は、水平同期信号ＨＤに同期しながら第１行から最終行まで実行される。
【００５４】
一方、第２シフトレジスタの第１行部分は、水平同期信号ＨＤと電子シャッター動作のためのスタートパルス信号ＶＳＳＩＮとを受け取る。第２シフトレジスタの第ｉ行部分の出力ＱＳiは、第（ｉ＋１）行部分のフリップフロップ回路５０の端子Ｄに与えられる。このようにして、第２シフトレジスタの出力動作も、水平同期信号ＨＤに同期しながら第１行から最終行まで実行される。
【００５５】
第１および第２のシフトレジスタの出力（ＱiおよびＱＳi）と、選択同期信号ＣＳＬと、リセット同期信号ＣＲＳおよびＣＲＳＳとを用いて、行選択エンコーダ３は図９に示されるようなタイミングで行選択信号ＳＬiおよびリセット信号ＲＳiを生成し、これらの制御信号を各行の行選択配線５およびリセット配線４を介して各行の画素に供給する。図９の最上部には、水平同期信号ＨＤが示されている。各行選択回路は水平同期信号ＨＤに同期しながら行選択信号ＳＬ1〜ＳＬmおよびリセット信号ＲＳ1〜ＲＳmを対応する行に送出する。なお、時間は図中右方向に沿って進行する。
【００５６】
図９において不図示のＶＳＩＮが「Ｈｉｇｈ」に立ち上がっている間に供給された水平同期信号ＨＤが、当該フレーム期間の第１ＨＤとなる。その後、順次水平同期信号ＨＤが供給され、第５２５ＨＤが供給されると、そのフレーム期間が終了する。もう一度ＶＳＩＮが「Ｈｉｇｈ」に立ち上がると、次のフレーム期間が開始される。
【００５７】
行選択エンコーダ３は第１ＨＤに同期して行選択信号ＳＬ1およびリセット信号ＲＳ1を生成し、第１行の画素に送出する。これによって、第１行の画素で読み出し動作が実行されることになる。その後、行選択エンコーダ３は第２ＨＤに同期して行選択信号ＳＬ2およびリセット信号ＲＳ2を生成し、第２行の画素に送出する。これによって、第２行の画素で読み出し動作が実行されることになる。同様の動作が他の行に対しても順次実行されて行く。
【００５８】
一方、ＶＳＳＩＮが「Ｈｉｇｈ」に立ち上がっている間に供給された水平同期信号ＨＤに同期して、行選択エンコーダ３はリセット信号ＲＳ1を生成し、第１行の画素に送出する。これによって、第１行の画素で電子シャッター動作のためのリセットが実行されることになる。その後、行選択エンコーダ３は次のＨＤに同期してリセット信号ＲＳ2を生成し、第２行の画素に送出する。これによって、第２行の画素で電子シャッター動作のためのリセットが実行されることになる。同様の動作が他の行に対しても順次実行されて行く。
【００５９】
このように、電子シャッター動作のためのリセット信号と読み出し動作のためのリセット信号とを異なるタイミングで生成・送出する機構を採用することによって、従来技術で問題になっていた水平ノイズは簡単に解消される。
【００６０】
なお、上記実施形態では、電子シャッター動作のためのリセット信号を読み出し動作のための行選択エンコーダ３の内部で生成し、出力している。しかし、本発明はこの方式に限定されない。例えば、電子シャッター動作のためのリセット信号生成回路を図２の撮像部の左側に配置し、撮像部の右側に読み出し動作のための制御信号出力回路（行選択回路）を配置しても良い。また、それらの回路を左右反転させて配置しても良い。
【００６１】
また、各画素として、図１１に示す構成を有する画素を採用しても良い。図１１の画素は、信号蓄積部としてフォトダイオード２１以外にトランスファゲート５６を含んでおり、信号蓄積ノードに接続された容量素子５５の電位が増幅素子２３のゲート電極に与えられる。言い換えると、ソースフォロワー回路は信号蓄積ノードの電位を検知することになる。このように本発明は実施形態の画素構成によって限定されない。
【００６２】
また、本発明は、画素に蓄積された信号電荷を、負荷回路に電流を流すことによって増幅・検知するタイプのＭＯＳ型固体撮像装置に広く適用できる。例えば、ソースフォロワー回路の代わりにインバータ回路を用いて信号検知回路を構成しても良い。重要な点は、検知回路がリセットの前後において画素内信号電荷量を検知し、増幅して出力する機能を有していることにある。
【００６３】
なお、上記実施形態では、２列の垂直シフトレジスタを用いて行選択エンコーダ３を形成している。そのため、行選択は物理的空間において順番に実行される。しかし、物理的にランダムな位置に存在する行に順次アクセスできる行選択エンコーダを使用してもよい。
【００６４】
【発明の効果】
本発明によれば、電子シャッター動作に起因する水平ノイズの発生を抑制した増幅型固体撮像装置およびその駆動方法を提供することができる。
【図面の簡単な説明】
【図１】従来の増幅型固体撮像装置１００の概略構成を示す図面である。
【図２】本発明の実施形態にかかる増幅型固体撮像装置１の画素の構成を詳細に示す図面である。
【図３】増幅型固体撮像装置１の第ｉ行（１≦ｉ≦ｍ）と第ｎ行（ｎ≠ｉ）に関する制御信号の一部を示すタイミングチャートである。
【図４】増幅型固体撮像装置１について、時刻ａ’における第ｉ行内の画素の等価回路、リセット素子２４の模式断面構造およびその表面ポテンシャル分布を示す図面である。
【図５】増幅型固体撮像装置１について、時刻ｂにおける第ｉ行内の画素の等価回路、リセット素子２４の模式断面構造およびその表面ポテンシャル分布を示す図面である。
【図６】増幅型固体撮像装置１について、時刻ｃにおける第ｉ行内の画素の等価回路、リセット素子２４の模式断面構造およびその表面ポテンシャル分布を示す図面である。
【図７】増幅型固体撮像装置１について、時刻ｄにおける第ｉ行内の画素の等価回路、リセット素子２４の模式断面構造およびその表面ポテンシャル分布を示す図面である。
【図８】本発明に好適に採用される行選択エンコーダ内の第ｉ行用の行選択回路の構成を示す回路図である。
【図９】増幅型固体撮像装置１の第ｉ行（１≦ｉ≦ｍ）と第ｎ行（ｎ≠ｉ）に関する制御信号等の一部を示すタイミングチャートである。
【図１０】従来の増幅型固体撮像装置において行選択エンコーダが送出する制御信号等のタイミングチャートである。
【図１１】本発明に使用され得る画素の他の構成例を示す回路図である。
【符号の説明】
１  本発明の実施形態にかかる増幅型固体撮像装置
２  画素
３  行選択エンコーダ
４  リセット配線
５  行選択線
６  垂直信号線
７  列選択駆動部
２１  フォトダイオード
２２  ゲート電極
２３  増幅素子（増幅用ＭＯＳトランジスタ）
２４  リセット素子
２５  スイッチング素子
２６  第１電源端子（ＶDD）
２７  負荷素子
２８  第２電源端子（ＶSS）
３０  負荷回路
３１  リセットドレイン
３２  チャネルストップ
３３  ＬＯＣＯＳ素子分離領域
５０  フリップフロップ回路
５５  容量素子
５６  トランスファゲート
１００  従来の増幅型固体撮像装置
１０３  従来の行選択エンコーダ
１０７  列選択駆動部
２６０  電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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