(57)【特許請求の範囲】
【請求項１】
外部から入力された信号の発振状態に応じた検出信号を出力する検出部を少なくとも備えた発振検出回路において、前記検出部が、
制御電極が前記クロック信号を入力し、且つ、第１の主電極が抵抗素子を介して第１の電源に接続された第１導電型の第１のトランジスタと、
一端が前記第１の電源に接続され、且つ、他端が前記第１のトランジスタの第２の主電極に接続された容量素子と、
制御電極が前記クロック信号を入力し、第１の主電極が第２の電源に接続され、且つ、バルク電極が前記第１の主電極または第２の主電極の一方に接続された第２導電型の第２のトランジスタと、
制御電極が前記クロック信号を入力し、第１の主電極が前記第２のトランジスタの第２の主電極に接続され、第２の主電極が前記第１のトランジスタの前記第２の主電極に接続され、且つ、バルク電極が前記第１の主電極または前記第２の主電極の他方に接続された第２導電型の第３のトランジスタと、
を備えたことを特徴とする発振検出回路。
【請求項２】
前記第２の電源がグランドであることを特徴とする請求項１に記載の発振検出回路。
【請求項３】
前記第１〜第３のトランジスタがＭＯＳトランジスタであることを特徴とする請求項１または２に記載の発振検出回路。
【請求項４】
外部から入力されたクロック信号がハイレベルまたはローレベルの一方で停止した場合に第１の検出信号を出力する第１の検出部と、前記クロック信号がハイレベルまたはローレベルの他方で停止した場合に第２の検出信号を出力する第２の検出部と、前記第１の検出信号または前記第２の検出信号が入力されたときに外部に発振状態検出信号を出力する判断部とを備えた発振検出回路において、
前記第１の検出部が、制御電極が前記クロック信号を入力し、且つ、第１の主電極が第１の抵抗素子を介して第１の電源に接続された第１導電型の第１のトランジスタと、一端が前記第１の電源に接続され、且つ、他端が前記第１のトランジスタの第２の主電極に接続された容量素子と、制御電極が前記クロック信号を入力し、第１の主電極が第２の電源に接続され、且つ、バルク電極が前記第１の主電極または前記第２の主電極の一方に接続された第２導電型の第２のトランジスタと、制御電極が前記クロック信号を入力し、第１の主電極が前記第２のトランジスタの第２の主電極に接続され、第２の主電極が前記第１のトランジスタの前記第２の主電極に接続され、且つ、バルク電極が前記第１の主電極または前記第２の主電極の他方に接続された第２導電型の第３のトランジスタとを備え、
前記第２の検出部が、前記クロック信号を入力して反転クロック信号を出力する反転ゲートと、制御電極が前記反転クロック信号を入力し、且つ、第１の主電極が第２の抵抗素子を介して前記第１の電源に接続された第１導電型の第４のトランジスタと、一端が前記第１の電源に接続され、且つ、他端が前記第４のトランジスタの第２の主電極に接続された容量素子と、制御電極が前記反転クロック信号を入力し、第１の主電極が前記第２の電源に接続され、且つ、バルク電極が前記第１の主電極または前記第２の主電極の一方に接続された第２導電型の第５のトランジスタと、制御電極が前記反転クロック信号を入力し、第１の主電極が前記第５のトランジスタの前記第２の主電極に接続され、第２の主電極が前記第４のトランジスタの前記第２の主電極に接続され、且つ、バルク電極が前記第１の主電極または前記第２の主電極の他方に接続された第２導電型の第６のトランジスタとを備え
たことを特徴とする発振検出回路。
【請求項５】
前記判断部が、一方の入力端子が前記第１のトランジスタの前記第２の主電極に接続され且つ他方の入力端子が前記第４のトランジスタの前記第２の主電極に接続されたＯＲゲートであることを特徴とする請求項４に記載の発振検出回路。
【請求項６】
前記第１の抵抗素子および前記第２の抵抗素子として１個の抵抗素子を共有することを特徴とする請求項４または５に記載の発振検出回路。
【請求項７】
前記第２の電源がグランドであることを特徴とする請求項４〜６のいずれかに記載の発振検出回路。
【請求項８】
前記第１〜第６のトランジスタがＭＯＳトランジスタであることを特徴とする請求項４〜７のいずれかに記載の発振検出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、クロック信号が正常に生成されているか否かを検出する発振検出回路に関するものである。
【０００２】
【従来の技術】
従来より、クロック信号が正常に生成されているか否かを検出するための回路として、発振検出回路が知られている。この発振検出回路によれば、クロック信号を生成するための回路すなわち発振器や分周器等の動作が停止してクロック信号が出力されなくなった場合に、この動作停止を検出して発振状態検出信号を出力することができる。
【０００３】
【発明が解決しようとする課題】
図４は、従来の発振検出回路の構成を示す回路図である。
【０００４】
同図において、抵抗素子４０１としては、ギガオームオーダーの抵抗値を有する高抵抗素子が使用され、一端が電源ＶＤＤに接続されている。また、ｐ型ＭＯＳトランジスタ４０２は、ゲートからクロック信号ＣＬＫを入力し、且つ、ソースが抵抗素子４０１の他端に接続されている。ｎ型ＭＯＳトランジスタ４０３は、ゲートからクロック信号ＣＬＫを入力し、ソースが接地され、且つ、ドレインがｐ型ＭＯＳトランジスタ４０２のドレインに接続されている。さらに、ｐ型ＭＯＳトランジスタ４０２のドレインと電源ＶＤＤとの間には、コンデンサ４０４が設けられている。
【０００５】
また、反転ゲート４０５は、クロック信号ＣＬＫを入力し、信号値を反転して出力する。ｐ型ＭＯＳトランジスタ４０６は、反転ゲート４０５の出力信号をゲートから入力し、且つ、ソースが抵抗素子４０１の他端に接続されている。ｎ型ＭＯＳトランジスタ４０７は、反転ゲート４０５の出力信号をゲートから入力し、ソースが接地され、且つ、ドレインがｐ型ＭＯＳトランジスタ４０６のドレインに接続されている。さらに、ｐ型ＭＯＳトランジスタ４０６のドレインと電源ＶＤＤとの間には、コンデンサ４０８が設けられている。
【０００６】
ここで、ｎ型ＭＯＳトランジスタ４０３，４０７のオン抵抗は、抵抗素子４０１の抵抗値と比較して非常に小さく、無視できる値であるものとする。
【０００７】
かかる回路において、ｎ型ＭＯＳトランジスタ４０３，４０７のバルク（トランジスタが形成されているｐ型ウエルの電位）は、グランドから供給されている。
【０００８】
なお、ダイオード４１０，４１１は、グランドとｎ型ＭＯＳトランジスタ４０３，４０７の各ドレインとの間に寄生的に形成されたダイオードである。
【０００９】
ｐ型ＭＯＳトランジスタ４０２のドレインとｎ型ＭＯＳトランジスタ４０３のドレインとの接続点（この接続点のノードをＮ４１とする）はＯＲゲート４０９の一方の入力端に接続され、さらに、ｐ型ＭＯＳトランジスタ４０６のドレインとｎ型ＭＯＳトランジスタ４０７のドレインとの接続点（この接続点のノードをＮ４２とする）はＯＲゲート４０９の他方の入力端に接続されている。
【００１０】
このような構成によれば、外部から入力されるクロック信号ＣＬＫが発振しているとき（すなわちハイレベルとローレベルとを交互に繰り返しているとき）はノードＮ４１，Ｎ４２ともにローレベルとなり、したがって、ＯＲゲート４０９が出力する発振状態検出信号ＳＯＵＴ  はローレベルとなる。一方、クロック信号ＣＬＫが発振していないとき（すなわちハイレベルまたはローレベルに固定されているとき）はノードＮ４１，Ｎ４２の一方がハイレベルとなり且つ他方がローレベルとなるので、ＯＲゲート４０９が出力する発振状態検出信号ＳＯＵＴ  はハイレベルとなる。
【００１１】
これは、以下のような回路動作に基づくものである。
【００１２】
クロック信号ＣＬＫがハイレベルからローレベルに変化すると、ｐ型ＭＯＳトランジスタ４０２はオンからオフに変化し、また、ｎ型ＭＯＳトランジスタ４０３はオフからオンに変化する。したがって、ノードＮ４１の電位は電源電位ＶＤＤから接地電位に変化する（すなわちローレベルとなる）。ここで、抵抗素子４０１の抵抗値をＲ３０１  ＝１ＧΩ、ｐ型ＭＯＳトランジスタ４０２およびｎ型ＭＯＳトランジスタ４０３のオン抵抗をＲ３０２  ＝Ｒ３０３  ＝１ｋΩ、コンデンサ４０４のキャパシタンスをＣ＝１０ｐＦすると、ノードＮ４１が電源電位ＶＤＤから接地電位に変化するための時間はＣ×Ｒ３０３  で与えられ、約１０ｎｓとなる。
【００１３】
一方、クロック信号ＣＬＫがローレベルからハイレベルに変化すると、ｐ型ＭＯＳトランジスタ４０２はオフからオンに変化し、また、ｎ型ＭＯＳトランジスタ４０３はオンからオフに変化する。これにより、ノードＮ４１の電位は接地電位から電源電位ＶＤＤに変化しようとする（すなわちハイレベルとなろうとする）。このとき、ノードＮ４１が接地電位から電源電位ＶＤＤに変化するための時間はＣ×Ｒ３０１  で与えられ、約１０ｍｓとなる。
【００１４】
これに対して、クロック信号ＣＬＫの周波数を例えば３２ｋＨｚとすると、ｐ型ＭＯＳトランジスタ４０２およびｎ型ＭＯＳトランジスタ４０３は約１６μｓごとにオン／オフを繰り返す。したがって、クロック信号ＣＬＫがローレベルからハイレベルに変化してｐ型ＭＯＳトランジスタ４０２はオフからオンになっても、ノードＮ４１は接地電位から電源電位ＶＤＤまで上昇することはできない。一方、クロック信号ＣＬＫがハイレベルからローレベルに変化してｐ型ＭＯＳトランジスタ４０２はオンからオフになったときは、ノードＮ４１は接地電位まで達することができる。このため、ノードＮ４１は、ほとんど変化せずに接地電位近傍の値を維持する。そして、この接地電位近傍の値は、ＯＲゲート４０９には、ローレベルであると認識される。
【００１５】
また、ｐ型ＭＯＳトランジスタ４０６およびｎ型ＭＯＳトランジスタ４０７の各ゲートに入力される信号は、クロック信号ＣＬＫとは逆位相となるが、ｐ型ＭＯＳトランジスタ４０２およびｎ型ＭＯＳトランジスタ４０３の場合と同様の理由によって、ノードＮ４２もローレベルを維持する。
【００１６】
このため、ＯＲゲート４０９が出力する発振状態検出信号は、ローレベルとなる。
【００１７】
一方、クロック信号ＣＬＫの発振が停止してハイレベルに固定された場合、ｐ型ＭＯＳトランジスタ４０２はオンし、ｎ型ＭＯＳトランジスタ４０３はオフするので、ノードＮ４１は電源電位ＶＤＤに維持される。また、この場合、ｐ型ＭＯＳトランジスタ４０６はオフし、ｎ型ＭＯＳトランジスタ４０７はオンするので、ノードＮ４２は接地電位に維持される。このため、ＯＲゲート４０９が出力する発振状態検出信号ＳＯＵＴ  はハイレベルとなる。
【００１８】
逆に、クロック信号ＣＬＫの発振が停止してローレベルに固定された場合、ｐ型ＭＯＳトランジスタ４０２はオフし、ｎ型ＭＯＳトランジスタ４０３はオンするので、ノードＮ４１は接地電位に維持される。また、この場合、ｐ型ＭＯＳトランジスタ４０６はオンし、ｎ型ＭＯＳトランジスタ４０７はオフするので、ノードＮ４２は電源電位ＶＤＤに維持される。このため、ＯＲゲート４０９が出力する発振状態検出信号ＳＯＵＴ  はハイレベルとなる。
【００１９】
以上のような理由により、図４に示した発振検出回路では、クロック信号ＣＬＫが発振しているときは発振状態検出信号ＳＯＵＴ  がローレベルとなり、クロック信号ＣＬＫが発振していないときは発振状態検出信号ＳＯＵＴ  がハイレベルとなる。すなわち、この発振検出回路によれば、この発振状態検出信号ＳＯＵＴ  の出力レベルによって発振の有無を知ることができる。
【００２０】
しかしながら、図４に示したような従来の発振検出回路には、電源ＶＤＤにノイズが発生したときに、ｎ型ＭＯＳトランジスタ４０３，４０７に寄生的に形成されるダイオードに起因して誤動作が生じる可能性があった。
【００２１】
すなわち、図４に示したように、グランドとｎ型ＭＯＳトランジスタ４０３，４０７の各ドレインとの間には、寄生的なダイオード４１０，４１１が形成される。また、これらのダイオード４１０，４１１は、それぞれ、アノードがグランドに接続され、且つ、カソードがｎ型ＭＯＳトランジスタ４０３，４０７の各ドレインに接続された状態に形成される。
【００２２】
このようなダイオード４１０，４１１が寄生的に形成されるのは、ｎ型ＭＯＳトランジスタ４０３，４０７が形成されるｐ型ウエルとドレインとしてのｎ型拡散領域とからなるｐｎ接合が、ダイオードとして動作するためである。そして、図４に示したように、ｎ型ＭＯＳトランジスタ４０３，４０７のバルク電極は接地電位側に接続されているので、ダイオード４１０，４１１はｎ型ＭＯＳトランジスタ４０３，４０７のドレインとグランドとの間に形成されることとなる。
【００２３】
図４に示したような回路構成において、電源にノイズが発生して電源電位ＶＤＤにばらつきが生じたときのノードＮ４１の変化を、図５に示す。
【００２４】
クロック信号ＣＬＫが正常に発振している場合において、ｐ型ＭＯＳトランジスタ４０２がオン且つｎ型ＭＯＳトランジスタ４０３がオフのときに、図５に示したような波形のノイズが発生して、電源電位ＶＤＤが急激に低下したとすると（図５の符号ａ参照）、これに追従してノードＮ４１の電位も急激に低下する。これは、抵抗素子４０１の抵抗はギガオームオーダーであることよりハイインピーダンス状態として扱うことができるため、ノードＮ４１と電源との間にはコンデンサ４０４のみが存在するとして扱えるからである。したがって、図５に示したように、電源電位ＶＤＤの低下量が非常に大きい場合には、ノードＮ４１の電位は負の値となることがある。本発明者の検討によれば、このノードＮ４１の電位は、例えば−３Ｖ程度まで低下する。そして、このようにノードＮ４１の電位が負の値になると、ダイオード４１０を介して、グランドからノードＮ４１に順方向電流が流れる。そして、これによりノードＮ４１の電荷が放電される。したがって、次に電源電位ＶＤＤが急激に上昇すると（図５の符号ｂ参照）、ノードＮ４１もこれに追従して上昇し、接地電位よりも高くなる。このため、ノイズが無くなって電源電位ＶＤＤが元の値で安定しても、ノードＮ４１の電位は接地電位よりも高い電位で安定する（図５の符号ｃ参照）。そして、このときのノードＮ４１の電位がＯＲゲート４０９のスレッショルド電圧よりも高くなった場合には、発振検出回路は誤動作する。
【００２５】
また、ノードＮ４２についても、ダイオード４１１に起因して、同様の誤動作が生じ得る。
【００２６】
このように、本発明者の検討によれば、寄生的なダイオード４１０，４１１は発振検出回路の誤動作の原因となることがある。このため、かかるダイオード４１０，４１１の影響を排除する技術が望まれる。
【００２７】
【課題を解決するための手段】
（１）第１の発明にかかる発振検出回路は、外部から入力されたクロック信号がハイレベルまたはローレベルの一方で停止した場合に検出信号を出力する検出部を少なくとも備えた発振検出回路に関するものである。
【００２８】
そして、検出部が、制御電極がクロック信号を入力し、且つ、第１の主電極が抵抗素子を介して第１の電源に接続された第１導電型の第１のトランジスタと、一端が第１の電源に接続され、且つ、他端が第１のトランジスタの第２の主電極に接続された容量素子と、制御電極がクロック信号を入力し、第１の主電極が第２の電源に接続され、且つ、バルク電極が第１の主電極または第２の主電極の一方に接続された第２導電型の第２のトランジスタと、制御電極がクロック信号を入力し、第１の主電極が第２のトランジスタの第２の主電極に接続され、第２の主電極が第１のトランジスタの第２の主電極に接続され、且つ、バルク電極が第１の主電極または第２の主電極の他方に接続された第２導電型の第２のトランジスタとを備えたことを特徴とする。
【００２９】
これにより、第２のトランジスタまたは第３のトランジスタの一方のトランジスタに寄生的に形成されたダイオードの影響を、他方のトランジスタに寄生的に形成されたダイオードで除去して、発振検出回路の誤動作を防止することができる。
【００３０】
（２）第２の発明にかかる発振検出回路は、外部から入力されたクロック信号がハイレベルまたはローレベルの一方で停止した場合に第１の検出信号を出力する第１の検出部と、クロック信号がハイレベルまたはローレベルの他方で停止した場合に第２の検出信号を出力する第２の検出部と、第１の検出信号または第２の検出信号が入力されたときに外部に発振状態検出信号を出力する判断部とを備えた発振検出回路に関するものである。
【００３１】
そして、第１の検出部が、制御電極がクロック信号を入力し、且つ、第１の主電極が第１の抵抗素子を介して第１の電源に接続された第１導電型の第１のトランジスタと、一端が第１の電源に接続され、且つ、他端が第１のトランジスタの第２の主電極に接続された容量素子と、制御電極がクロック信号を入力し、第１の主電極が第２の電源に接続され、且つ、バルク電極が第１の主電極または第２の主電極の一方に接続された第２導電型の第２のトランジスタと、制御電極がクロック信号を入力し、第１の主電極が第２のトランジスタの第２の主電極に接続され、第２の主電極が第１のトランジスタの第２の主電極に接続され、且つ、バルク電極が第１の主電極または第２の主電極の他方に接続された第２導電型の第２のトランジスタとを備え、
第２の検出部が、クロック信号を入力して反転クロック信号を出力する反転ゲートと、制御電極が反転クロック信号を入力し、且つ、第１の主電極が第２の抵抗素子を介して第１の電源に接続された第１導電型の第４のトランジスタと、一端が第１の電源に接続され、且つ、他端が第４のトランジスタの第２の主電極に接続された容量素子と、制御電極が反転クロック信号を入力し、第１の主電極が第２の電源に接続され、且つ、バルク電極が第１の主電極または第２の主電極の一方に接続された第２導電型の第５のトランジスタと、制御電極が反転クロック信号を入力し、第１の主電極が第５のトランジスタの第２の主電極に接続され、第２の主電極が第４のトランジスタの第２の主電極に接続され、且つ、バルク電極が第１の主電極または第２の主電極の他方に接続された第２導電型の第６のトランジスタとを備え
たことを特徴とする。
【００３２】
これにより、第２のトランジスタまたは第３のトランジスタの一方のトランジスタに寄生的に形成されたダイオードの影響を他方のトランジスタに寄生的に形成されたダイオードで除去し、さらに、第５のトランジスタまたは第６のトランジスタの一方のトランジスタに寄生的に形成されたダイオードの影響を他方のトランジスタに寄生的に形成されたダイオードで除去して、発振検出回路の誤動作を防止することができる。
【００３３】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分の大きさ、形状および配置関係は、この発明が理解できる程度に概略的に示してあるにすぎず、また、以下に説明する数値的条件は単なる例示にすぎないことを理解されたい。
【００３４】
第１の実施の形態
まず、この発明の第１の実施の形態について、図１を用いて説明する。
【００３５】
図１は、この実施の形態にかかる発振検出回路の構成を示す電気回路図である。
【００３６】
同図に示したように、この発振検出回路は、第１の検出部１１０、第２の検出部１２０および判断部１３０を備えている。
【００３７】
第１の検出部１１０は、抵抗素子１１１を有している（なお、この抵抗素子１１１は第２の検出部１２０の抵抗素子としても使用される）。この抵抗素子１１１としては、ギガオームオーダーの抵抗値を有する高抵抗素子が使用され、一端が電源ＶＤＤに接続されている。また、ｐ型ＭＯＳトランジスタ１１２（この発明の「第１のトランジスタ」に相当する）は、ゲートからクロック信号ＣＬＫを入力し、且つ、ソースが抵抗素子１１１の他端に接続されている。ｎ型ＭＯＳトランジスタ１１３（この発明の「第２のトランジスタ」に相当する）は、ゲートからクロック信号ＣＬＫを入力し、且つ、ソースが接地されている。ｎ型ＭＯＳトランジスタ１１４（この発明の「第３のトランジスタ」に相当する）は、ゲートからクロック信号ＣＬＫを入力し、ソースがｎ型ＭＯＳトランジスタ１１３のドレインに接続され、且つ、ドレインがｐ型ＭＯＳトランジスタ１１２のドレインに接続されている。さらに、ｐ型ＭＯＳトランジスタ１１２のドレインと電源ＶＤＤとの間には、コンデンサ１１５が設けられている。
【００３８】
なお、かかる第１の検出部１１０において、ｎ型ＭＯＳトランジスタ１１３のバルク（トランジスタが形成されているｐ型ウエルの電位）は、このｎ型ＭＯＳトランジスタ１１３のソース（したがってグランド）から供給されている。一方、ｎ型ＭＯＳトランジスタ１１４のバルクは、このｎ型ＭＯＳトランジスタ１１４のドレインから供給されている。これにより、ｎ型ＭＯＳトランジスタ１１４のドレインとグランドとの間には、アノードが接地されたダイオード１１６と、このダイオード１１６のカソードにカソードが接続され且つアノードがｎ型ＭＯＳトランジスタ１１４のドレインに接続されたダイオード１１７とが、寄生的に形成される。なお、これらのダイオード１１６，１１７のうち、ダイオード１１６はｎ型ＭＯＳトランジスタ１１３のドレインとしてのｎ型拡散領域とｐ型ウエルとの間に形成され、また、ダイオード１１７はｎ型ＭＯＳトランジスタ１１４のドレインとしてのｎ型拡散領域とｐ型ウエルとの間に形成される。
【００３９】
第２の検出部１２０は、上述したように、抵抗素子として第１の検出部１１０の抵抗素子１１１を使用する。また、反転ゲート１２１は、外部から入力されたクロック信号ＣＬＫを反転した信号（以下、反転クロック信号／ＣＬＫと記す）を出力する。ｐ型ＭＯＳトランジスタ１２２（この発明の「第４のトランジスタ」に相当する）は、反転クロック信号／ＣＬＫをゲートから入力し、且つ、ソースが抵抗素子１１１の他端に接続されている。ｎ型ＭＯＳトランジスタ１２３（この発明の「第５のトランジスタ」に相当する）は、反転クロック信号／ＣＬＫをゲートから入力し、且つ、ソースが接地されている。ｎ型ＭＯＳトランジスタ１２４（この発明の「第６のトランジスタ」に相当する）は、ゲートから反転クロック信号／ＣＬＫを入力し、ソースがｎ型ＭＯＳトランジス１２３のドレインに接続され、且つ、ドレインがｐ型ＭＯＳトランジスタ１２２のドレインに接続されている。さらに、ｐ型ＭＯＳトランジスタ１２２のドレインと電源ＶＤＤとの間には、コンデンサ１２５が設けられている。
【００４０】
なお、かかる第２の検出部１２０において、ｎ型ＭＯＳトランジスタ１２３のバルク（トランジスタが形成されているｐ型ウエルの電位）は、このｎ型ＭＯＳトランジスタ１２３のソース（したがってグランド）から供給されている。一方、ｎ型ＭＯＳトランジスタ１２４のバルクは、このｎ型ＭＯＳトランジスタ１２４のドレインから供給されている。これにより、ｎ型ＭＯＳトランジスタ１２４のドレインとグランドとの間には、アノードが接地されたダイオード１２６と、このダイオード１２６のカソードにカソードが接続され且つアノードがｎ型ＭＯＳトランジスタ１２４のドレインに接続されたダイオード１２７とが、寄生的に形成される。なお、これらのダイオード１２６，１２７のうち、ダイオード１２６はｎ型ＭＯＳトランジスタ１２３のドレインとしてのｎ型拡散領域とｐ型ウエルとの間に形成され、また、ダイオード１２７はｎ型ＭＯＳトランジスタ１２４のドレインとしてのｎ型拡散領域とｐ型ウエルとの間に形成される。
【００４１】
判断部１３０は、ＯＲゲート１３１によって構成されている。ここで、ＯＲゲート１３１の一方の入力端には、ｐ型ＭＯＳトランジスタ１１２のドレインとｎ型ＭＯＳトランジスタ１１４のドレインとの接続点（この接続点のノードをＮ１１とする）が接続されている。一方、このＯＲゲート１３１の他方の入力端には、ｐ型ＭＯＳトランジスタ１２２のドレインとｎ型ＭＯＳトランジスタ１２４のドレインとの接続点（この接続点のノードをＮ１２とする）が接続されている。
【００４２】
このような構成の発振検出回路において、発振の停止を検出する原理は従来の場合（図４参照）とほぼ同様であるので、説明を省略する。なお、かかる動作において、ｎ型ＭＯＳトランジスタ１１３，１１４は、常に同時にオン／オフする。また、ｎ型ＭＯＳトランジスタ１２３，１２４も、常に同時にオン／オフする。
【００４３】
この実施の形態は、発振検出回路に、新たにｎ型ＭＯＳトランジスタ１１４，１２４を設け、これらのｎ型ＭＯＳトランジスタ１１４，１２４のバルクをノードＮ１１，Ｎ１２側に取ることでダイオード１１７，１２７を寄生的に発生させ、これによって、この発振検出回路の誤動作を防止するものである。
【００４４】
以下、かかる構成によって発振検出回路の誤動作を防止することができる理由について、図２を用いて説明する。
【００４５】
図２は、図１に示したような回路構成において、電源にノイズが発生して電源電位ＶＤＤにばらつきが生じたときのノードＮ１１の変化を示すものである。
【００４６】
クロック信号ＣＬＫが正常に発振している場合において、ｐ型ＭＯＳトランジスタ１１２がオン且つｎ型ＭＯＳトランジスタ１１３，１１４がオフのときに、図２に示したような波形のノイズが発生して、電源電位ＶＤＤが急激に低下したとすると（図２の符号ａ参照）、従来の場合（図５参照）と同じ理由により、ノードＮ１１の電位もこれに追従する。したがって、図２に示したように、電源電位ＶＤＤの低下量が非常に大きい場合には、ノードＮ１１の電位は負の値となることがある。
【００４７】
ここで、この実施の形態にかかる発振検出回路では、寄生的に形成されたダイオード１１６，１１７のうち、ダイオード１１７が逆方向に接続されている。このダイオード１１７のブレイクダウン電圧としては、例えば１０Ｖ程度を得ることができる。このため、このダイオード１１７のブレイクダウン電圧とダイオード１１６の順方向電圧（シリコンチップでは約０．６Ｖ）との和よりも大きい電位差がグランドとノードＮ１１との間に発生しない限り（すなわち、ここではノードＮ１１が−１０．６Ｖ以下にならない限り）、ノードＮ１１の電位が負の値となってもグランドからノードＮ１１に電流が流れ込むことはない。
【００４８】
したがって、ノイズが無くなって電源電位ＶＤＤが元の値で安定したときには、ノードＮ１１の電位も元の接地電位で安定する（図２の符号ｃ参照）。
【００４９】
このような理由により、ノードＮ１１の電位がＯＲゲート１３１のスレッショルド電圧よりも高くなることはなく、発振検出回路は誤動作しない。
【００５０】
また、ノードＮ１２についても、ノードＮ１１の場合と同様、ダイオード１２７を設けたことにより誤動作を防止することができる。
【００５１】
このように、この実施の形態にかかる発振検出回路によれば、寄生的なダイオード１１７，１２７を意図的に設けることによって、寄生的なダイオード１１６，１２６の影響を排除することができる。そして、これにより、発振検出回路の誤動作を防止することができる。
【００５２】
第２の実施の形態
次に、この発明の第２の実施の形態に係る発振検出回路について、説明する。
【００５３】
図３は、この実施の形態にかかる発振検出回路の構成を示す電気回路図である。同図において、図１と同じ符号を付した構成部は、それぞれ、図１の場合と同じものを示している。
【００５４】
この実施の形態にかかる発振検出回路は、ｎ型ＭＯＳトランジスタ３１３，３１４，３２３，３２４のバルクの採り方が、上述の第１の実施の形態の場合と異なる。
【００５５】
すなわち、ｎ型ＭＯＳトランジスタ３１３のバルク（トランジスタが形成されているｐ型ウエルの電位）は、このｎ型ＭＯＳトランジスタ３１３のドレインから供給されている。一方、ｎ型ＭＯＳトランジスタ３１４のバルクは、このｎ型ＭＯＳトランジスタ３１４のソースから供給されている。これにより、ｎ型ＭＯＳトランジスタ３１４のドレインとグランドとの間には、カソードが接地されたダイオード３１６と、このダイオード３１６のアノードにアノードが接続され且つカソードがｎ型ＭＯＳトランジスタ３１４のドレインに接続されたダイオード３１７とが、寄生的に形成される。
【００５６】
同様に、ｎ型ＭＯＳトランジスタ３２３のバルク（トランジスタが形成されているｐ型ウエルの電位）は、このｎ型ＭＯＳトランジスタ３２３のドレインから供給されている。一方、ｎ型ＭＯＳトランジスタ３２４のバルクは、このｎ型ＭＯＳトランジスタ３２４のソースから供給されている。これにより、ｎ型ＭＯＳトランジスタ３２４のドレインとグランドとの間には、カソードが接地されたダイオード３２６と、このダイオード３２６のアノードにアノードが接続され且つカソードがｎ型ＭＯＳトランジスタ３２４のドレインに接続されたダイオード３２７とが、寄生的に形成される。
【００５７】
この実施の形態にかかる発振検出回路でも、寄生的に形成されたダイオード３１６，３１７のうち、ダイオード３１６が逆方向に接続されている。そして、このダイオード３１６のブレイクダウン電圧としては、上述の第１の実施の形態の場合と同様、例えば１０Ｖ程度を得ることができる。このため、このダイオード３１６のブレイクダウン電圧とダイオード３１７の順方向電圧（シリコンチップでは約０．６Ｖ）との和よりも大きい電位差（ここでは−１０．６Ｖ）がグランドとノードＮ１１との間に発生しない限り、ノードＮ１１の電位が負の値となってもグランドからノードＮ１１に電流が流れ込むことはない。
【００５８】
したがって、電源電圧ＶＤＤが図２の符号ａで示したような電位まで低下しても、グランドからノードＮ１１に電流が流入することはなく、このため、同図の符号ｃで示したように電源電圧ＶＤＤが安定したときにはノードＮ１１も接地電位で安定する。これにより、ノードＮ１１の電位がＯＲゲート１３１のスレッショルド電圧よりも高くなることはなく、発振検出回路は誤動作しない。
【００５９】
また、ノードＮ１２についても、ノードＮ１１の場合と同様、ダイオード３２６を設けたことにより誤動作を防止することができる。
【００６０】
このように、この実施の形態にかかる発振検出回路においても、寄生的なダイオード３１６，３２６を意図的に設けることによって、上述の第１の実施の形態とまったく同じ原理により、まったく同じ効果を得ることができる。
【００６１】
【発明の効果】
以上詳細に説明したように、この発明によれば、トランジスタに形成される寄生的なダイオードの影響を排除することができ、これによって発振検出回路の誤動作を防止することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係る発振検出回路の構成を示す電気回路図である。
【図２】第１の実施の形態に係る発振停止回路の動作を説明するための図である。
【図３】第２の実施の形態に係る発振検出回路の構成を示す電気回路図である。
【図４】従来の発振検出回路の構成を示す電気回路図である。
【図５】従来の発振停止回路の動作を説明するための図である。
【符号の説明】
１１０  第１の検出部
１１１  抵抗素子
１１２  ｐ型ＭＯＳトランジスタ
１１３，１１４  ｎ型ＭＯＳトランジスタ
１１５  コンデンサ
１１６，１１７  ダイオード
１２０  第２の検出部
１２１  反転ゲート
１２２  ｐ型ＭＯＳトランジスタ
１２３，１２４  ｎ型ＭＯＳトランジスタ
１２５  コンデンサ
１２６，１２７  ダイオード
１３０  判断部
１３１  ＯＲゲート
【図１】
0003552870.tif 000002
【図２】
0003552870.tif 000003
【図３】
0003552870.tif 000004
【図４】
0003552870.tif 000005
【図５】
0003552870.tif 000006