(57)【特許請求の範囲】
【請求項１】
液晶セル部と、列単位で配線された信号線から供給されるアナログ画像信号を前記液晶セル部に書き込む画素選択用スイッチと、デジタル画像信号を保持するメモリ部と、前記信号線から供給されるデジタル画像信号を前記メモリ部に書き込む書き込み用スイッチと、前記メモリ部に保持されているデジタル画像信号を読み出して前記液晶セル部に書き込む読み出し用バッファと、前記読み出し用バッファの出力端と前記液晶セル部との間を高インピーダンス状態とする読み出し用スイッチとを含む複数の画素回路が基板上に行列状に配置されてなる画素部と、
前記画素選択スイッチと前記読み出し用スイッチとを行単位で駆動する第一垂直駆動手段と、
前記書き込み用スイッチを行単位で駆動する第二垂直駆動手段と
を備えたことを特徴とする液晶表示装置。
【請求項２】
前記読み出し用バッファは、前記メモリ部から読み出したデジタル画像信号を、１ライン（または、１フィールド）ごとに極性が反転する前記液晶セル部の対向電位に同期して極性が反転する一定電位に変換して前記液晶セル部に画素電位として供給する
ことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記読み出し用スイッチは、前記読み出し用バッファによる前記メモリ部から前記液晶セル部へのデジタル画像信号の書き込みの終了後、前記読み出し用バッファの出力端と前記液晶セル部との間を高インピーダンス状態とする
ことを特徴とする請求項１記載の液晶表示装置。
【請求項４】
前記第一，第二垂直駆動手段は、前記画素部の両側に配置されている
ことを特徴とする請求項１記載の液晶表示装置。
【請求項５】
前記第一垂直駆動手段は、前記メモリ部から読み出したデジタル画像信号に基づく第一表示モードから前記アナログ画像信号に基づく第二表示モードに切り替えるとき、前記第一表示モードでの最終行の画素回路における前記読み出し用スイッチの駆動タイミングを、前記第二表示モードでの最初の行の画素回路における前記画素選択用スイッチの駆動タイミングと同じタイミングに設定する
ことを特徴とする請求項１記載の液晶表示装置。
【請求項６】
前記第二垂直駆動手段は、前記メモリ部に対して前記画素回路で使用する回路電源電圧を保持電圧として供給する
ことを特徴とする請求項１記載の液晶表示装置。
【請求項７】
前記第二垂直駆動手段は、電源制御線を通して前記メモリ部に供給する電源電圧を、前記メモリ部への前記デジタル画像信号の書き込み時に一度、前記回路電源電圧から前記信号線の電位に下げ、書き込み終了後に前記回路電源電圧に戻す
ことを特徴とする請求項６記載の液晶表示装置。
【請求項８】
前記第二垂直駆動手段は、前記電源制御線を通して前記メモリ部に供給する電源電圧を、前記メモリ部への前記デジタル画像信号の書き込み時に先ず、前記信号線の電位よりも低い電位に下げ、その後に前記信号線の電位に設定する
ことを特徴とする請求項７記載の液晶表示装置。
【請求項９】
画面の一部の領域にのみ画表示を行うパーシャル表示モードを持つ出力表示部を備えた携帯端末装置であって、
前記出力表示部として、
液晶セル部と、列単位で配線された信号線から供給されるアナログ画像信号を前記液晶セル部に書き込む画素選択用スイッチと、デジタル画像信号を保持するメモリ部と、前記信号線から供給されるデジタル画像信号を前記メモリ部に書き込む書き込み用スイッチと、前記メモリ部に保持されているデジタル画像信号を読み出して前記液晶セル部に書き込む読み出し用バッファと、前記読み出し用バッファの出力端と前記液晶セル部との間を高インピーダンス状態とする読み出し用スイッチとを有する複数の画素回路が基板上に行列状に配置されてなる画素部と、
前記画素選択スイッチと前記読み出し用スイッチとを行単位で駆動する第一垂直駆動手段と、
前記書き込み用スイッチを行単位で駆動する第二垂直駆動手段と備えた液晶表示装置を用いた
ことを特徴とする携帯端末装置。
【請求項１０】
前記第一，第二垂直駆動手段は、前記画素部の両側に配置されている
ことを特徴とする請求項９記載の携帯端末装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置およびこれを用いた携帯端末装置に関し、特に画素ごとにメモリ部を有する液晶表示装置およびこれを出力表示部として用いた携帯端末装置に関する。
【０００２】
【従来の技術】
液晶表示装置は、電界の有無によって液晶の分子配列形態を変え、光の透過／遮断の制御を行うことによって画像表示を行うものであり、原理的に、駆動するための電力をあまり必要とせず、消費電力が少なくて済む低消費電力の表示デバイスであることから、特にバッテリを主電源とする携帯電話機やＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）等の携帯端末装置の出力表示部として広く用いられている。
【０００３】
この種の用途の液晶表示装置では、一回の充電でバッテリを長時間使用できるようにするために、駆動電圧の低電圧化や駆動周波数の低周波数化によって低消費電力化が進められている。また、さらなる低消費電力化を可能とするための画素構造として、１画素ごとにメモリ部を有する構造を採用した液晶表示装置も知られている（特開平９−２１２１４０号公報など参照）。
【０００４】
このように、画素ごとにメモリ部を有する画素構造を採用した液晶表示装置においては、静止画については、１度画像データを各画素のメモリ部に書き込んでしまえば、その後はその画素のメモリ部に保持されている画像データでその画素の表示駆動を繰り返して行えば良いことから、その都度信号線を充放電駆動する必要がなく、理論上、極性反転のために必要な電力を消費するだけで済むため、消費電力のさらなる低減が可能となるのである。
【０００５】
【発明が解決しようとする課題】
上記構成の液晶表示装置では、従来、信号線から各画素のメモリ部への画像データの書き込みと、各画素においてメモリ部から液晶セル部への画像データの読み出しとを同じ経路で行う構成が採られていた。そのため、メモリ部に画像データを書き込むときに、書き込みラインに液晶セル部がつながっており、その画素容量をチャージすることになることから、液晶セル部の電位（以下、画素電位と称す）が不安定となって書き込み動作に影響を及ぼすことになり、その結果、画素回路を構成するトランジスタの特性によってはメモリ部内の保持データが画素電位によって書き換わってしまうような事態が発生し、トランジスタの特性ばらつきによる画質の変動が大きい、という課題があった。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、メモリ部にデータを書き込む際の画素電位の影響を排除し、画素回路を構成するトランジスタの特性ばらつきに対して大きいマージンを持たせることが可能な液晶表示装置およびこれを用いた携帯端末装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明による液晶表示装置は、液晶セル部と、列単位で配線された信号線から供給されるアナログ画像信号を前記液晶セル部に書き込む画素選択用スイッチと、デジタル画像信号を保持するメモリ部と、前記信号線から供給されるデジタル画像信号を前記メモリ部に書き込む書き込み用スイッチと、前記メモリ部に保持されているデジタル画像信号を読み出して前記液晶セル部に書き込む読み出し用バッファと、前記読み出し用バッファの出力端と前記液晶セル部との間を高インピーダンス状態とする読み出し用スイッチとを含む複数の画素回路が基板上に行列状に配置されてなる画素部と、前記画素選択スイッチと前記読み出し用スイッチとを行単位で駆動する第一垂直駆動手段と、前記書き込み用スイッチを行単位で駆動する第二垂直駆動手段とを備えた構成となっている。この液晶表示装置は、携帯電話機やＰＤＡ等の携帯端末装置において、その出力表示部として用いられる。
【０００８】
上記構成の液晶表示装置またはこれを出力表示部として用いた携帯端末装置において、信号線からメモリ部へのデジタル画像信号の書き込みは書き込み用スイッチを介して行われる一方、メモリ部から液晶セル部へのデジタル画像信号の読み出しは読み出し用バッファを介して行われる。すなわち、メモリ部へのデジタル画像信号の書き込みと、メモリ部からのデジタル画像信号の読み出しとは別経路で行われる。したがって、メモリ部にデジタル画像信号を書き込む際に、その書き込み動作に画素電位の影響が及ぶことはない。また、信号線から直接液晶セル部にアナログ画像信号を書き込む際は、メモリ部と液晶セル部との間に介在する読み出し用バッファの作用によってメモリ部への書き込みが阻止される。また、第一，第二垂直駆動手段は、画素回路の各スイッチの駆動を分担して行う。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。
【００１０】
図１から明らかなように、本実施形態に係る液晶表示装置は、液晶セル部を含む画素回路が行列状に配列されてなる画素部１１と、この画素部１１の各画素回路を行単位で選択駆動する第一，第二垂直駆動回路１２，１３と、これら垂直駆動回路１２，１３によって選択駆動された行の画素回路に対して列単位で画像信号を供給する信号線駆動回路１４とを有する構成となっている。なお、画素部１１には、ｎ行ｍ列の画素配列に対して、ｎ本の走査線１５−１〜１５−ｎおよびｍ本の信号線１６−１〜１６−ｍがマトリクス状に配線され、その交差部分に画素回路が配置されている。
【００１１】
ここで、第一，第二垂直駆動回路１２，１３および信号線駆動回路１４は、画素部１１が形成された基板（以下、液晶表示パネルと称す）１７上に一体的に形成されたいわゆる駆動回路一体型の構成となっている。具体的には、第一，第二垂直駆動回路１２，１３は、画素部１１の左右両側に分けて配置されている。信号線駆動回路１４は、画素部１１の例えば上側に配置されている。また、液晶表示パネル１７上の下方縁部にはパッド部１８が設けられている。
【００１２】
液晶表示パネル１７は、各画素回路のスイッチング素子である例えば薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ；ＴＦＴ）が形成されたＴＦＴ基板と、カラーフィルタや対向電極などが形成された対向基板とが重ね合わされ、これら基板間に液晶が封入された構造となっている。そして、画素部１１において、第一，第二垂直駆動回路１２，１３による行単位での各画素回路のＴＦＴのスイッチング制御と、信号線駆動回路１４から信号線１６−１〜１６−ｍを通して供給される画像信号に基づく電圧印加によって液晶の配向を制御し、光の透過率を変えることによって画像表示が行われる。
【００１３】
信号線駆動回路１４からは、信号線１６−１〜１６−ｍに対して交流化されたアナログ画像信号が出力される。ここで、交流駆動化されたアナログ画像信号とは、液晶に同極性の直流電圧が印加され続けることによって液晶の比抵抗（物質固有の抵抗値）等が劣化することから、この液晶の劣化を防ぐために、コモン電圧（シグナルセンター）ＶＣＯＭを中心にある周期にて極性が反転するアナログ画像信号のことを言う。
【００１４】
また、交流駆動化されたアナログ画像信号による駆動は、アナログ画像信号の極性反転のタイミングにより、１Ｆ（１Ｆは１フィールド期間）反転駆動と１Ｈ（１Ｈは１水平走査期間）反転駆動とに大別される。１Ｆ反転駆動は、ある極性のアナログ画像信号を全画素に書き込んだ後に、アナログ画像信号の極性を反転させる駆動法である。一方、１Ｈ反転駆動は、１ライン（１行）ごとにアナログ画像信号の極性を反転させ、これをさらにフィールドごとに反転させる駆動法である。
【００１５】
なお、信号線駆動回路１４から信号線１６−１〜１６−ｍに対して出力される交流化されたアナログ画像信号は通常表示のための信号である。本実施形態に係る液晶表示装置では、このアナログ画像信号に加えて、信号線駆動回路１４からは信号線１６−１〜１６−ｍに対して静止画用のデジタル画像データも出力されるようになっている。
【００１６】
［画素回路］
図２は、ｉ行ｉ列目の画素回路の構成の一例を示す回路図である。当該画素回路は、液晶セル２１、保持容量２２、画素選択用スイッチ２３、データ書き込み用スイッチ２４、メモリ回路２５、データ読み出し用バッファ２６およびデータ読み出し用スイッチ２７を有する構成となっている。
【００１７】
液晶セル２１および保持容量２２はその各一端が共通接続されて液晶セル部を構成している。液晶セル２１の他端にはコモン電圧ＶＣＯＭが印加され、保持容量２２の他端には１Ｈ（または、１Ｆ）ごとに極性が反転する電位Ｃｓが印加される。画素選択用スイッチ２３は、その一端が信号線１６−ｉに、その他端が液晶セル２１および保持容量２２の各一端にそれぞれ接続され、走査線１５−ｉを介して与えられる走査信号ＧＡＴＥによって駆動されることで、液晶セル部に対するアナログ画像信号の書き込みを行う。
【００１８】
データ書き込み用スイッチ２４は、その一端が信号線１６−ｉに、その他端がメモリ回路２５の入力端にそれぞれ接続されており、データ書き込み制御線２８−ｉを介して与えられる書き込み制御信号ｄｗＧＡＴＥによって駆動されることで、メモリ回路２５に対するデジタル画像データの書き込みを行う。メモリ回路２５に書き込まれたデジタル画像データ（以下、メモリデータと略称する場合もある）は、読み出し用バッファ２６を通して読み出される。
【００１９】
データ読み出し用スイッチ２７は、その一端が読み出し用バッファ２６の出力端に、その他端が液晶セル２１および保持容量２２の各一端にそれぞれ接続されており、データ読み出し制御線２９−ｉを介して与えられるデータ読み出し制御信号ｄｒＧＡＴＥによって駆動されることで、読み出し用バッファ２６を通してメモリ回路２５から読み出されたデジタル画像データの液晶セル部への書き込みを行う。なお、メモリ回路２５には、電源制御線３０−ｉを介して電源電圧ＶＣＣＭＥＭが供給される。
【００２０】
次に、上記構成の画素回路の具体的な回路例について説明する。
（第１回路例）
図３は、画素回路の第１回路例を示す回路図である。図３において、画素回路には、上述した走査線１５−ｉ、データ書き込み制御線２８−ｉ、データ読み出し制御線２９−ｉおよび電源制御線３０−ｉに加えて、液晶セル２１の対向電極の電位（対向電位）と同極性の電位Ｃｓを与えるＣｓ線３１−ｉ、電位Ｃｓと逆極性の電位ＸＣｓを与えるＸＣｓ線３２−ｉ、メモリ回路２５に負電源電圧ＶＳＳを供給する負電源線３３−ｉがそれぞれ行単位で配線されている。
【００２１】
画素選択用スイッチ２３は、ゲートが走査線１５−ｉに、ソースが信号線１６−ｉに、ドレインが液晶セル２１および保持容量２２の各一端にそれぞれ接続されたＮｃｈＴＦＴ（以下、画素選択用ＴＦＴと称す）Ｑｎ１によって構成されている。データ書き込み用スイッチ２４は、ゲートが書き込み制御線２８−ｉに、ソースが信号線１６−ｉにそれぞれ接続されたＮｃｈＴＦＴ（以下、データ書き込み用ＴＦＴと称す）Ｑｎ２によって構成されている。
【００２２】
メモリ回路２５は、電源制御線３０−ｉと負電源線３３−ｉとの間に直列に接続され、かつゲートが共通に接続されたＰｃｈＴＦＴＱｐ１およびＮｃｈＴＦＴＱｎ３からなる第１のインバータと、同様に電源制御線３０−ｉと負電源線３３−ｉとの間に直列に接続され、かつゲートが共通に接続されたＰｃｈＴＦＴＱｐ２およびＮｃｈＴＦＴＱｎ４からなる第２のインバータとからなり、一方のインバータの入力ノードＮ１が他方のインバータの出力ノードＮ２に、他方のインバータの入力ノードＮ３が一方のインバータの出力ノードＮ４にそれぞれ接続されたＳＲＡＭ構成となっている。そして、入力ノードＮ１がＴＦＴＱｎ２のドレインに接続されている。
【００２３】
データ読み出し用バッファ２６は、ゲートがメモリ回路２５の一方の出力ノードＮ２に接続され、ソースがＣｓ線３１−ｉにそれぞれ接続されたＮｃｈＴＦＴＱｎ５と、ゲートがメモリ回路２５の他方の出力ノードＮ４に接続され、ソースがＸＣｓ線３２−ｉにそれぞれ接続されたＮｃｈＴＦＴ（以下、データ読み出し用ＴＦＴと称す）Ｑｎ６とからなり、両トランジスタＱｎ５，Ｑｎ６の各ドレインが共通に接続された構成となっている。
【００２４】
データ読み出し用スイッチ２７は、ゲートが読み出し制御信号２９−ｉに、ソースがトランジスタＱｎ５，Ｑｎ６のドレイン共通接続点に、ドレインが液晶セル２１および保持容量２２の各一端にそれぞれ接続されたＮｃｈＴＦＴ（以下、データ読み出し用ＴＦＴと称す）Ｑｎ７によって構成されている。
【００２５】
以上により、画素回路の各々は、９個のトランジスタ（即ち、ＴＦＴＱｐ１，Ｑｐ２およびＴＦＴＱｎ１〜Ｑｎ７）と、８本の配線（即ち、走査線１５−ｉ、信号線１６−ｉ、書き込み制御線２８−ｉ、読み出し制御信号２９−ｉ、電源制御線３０−ｉ、Ｃｓ線３１−ｉ、ＸＣｓ線３２−ｉおよび負電源線３３−ｉ）とを有する構成となる。
【００２６】
次に、上記構成の第１回路例に係る画素回路の回路動作につき、図４〜図６のタイミングチャートを用いて説明する。図４は、液晶セル部へのアナログ画像信号の書き込み時のタイミングチャートである。図５は、メモリ回路２５へのデジタル画像データの書き込み時のタイミングチャートである。図６は、メモリ回路２５からのデジタル画像データの読み出し時のタイミングチャートである。
【００２７】
最初に、アナログ画像信号の書き込み時の動作について図４のタイミングチャートを用いて説明する。この書き込み時には、走査信号ＧＡＴＥを高レベル（ＶＤＤレベル）とする。これにより、画素選択用ＴＦＴＱｎ１がオン状態となり、信号線駆動回路１４（図１を参照）から信号線１６−ｉを介して供給されるアナログ画像信号が、画素選択用ＴＦＴＱｎ１を通して液晶セル２１および保持容量２２からなる液晶セル部に書き込まれる。
【００２８】
このとき、データ読み出し制御信号ｄｒＧＡＴＥおよびデータ書き込み制御信号ｄｗＧＡＴＥを共に低レベル（ＶＳＳレベル）として、データ読み出し用ＴＦＴＱｎ７およびデータ書き込み用ＴＦＴＱｎ２を共にオフ状態とする。これにより、メモリ回路２５に対する画像データの書き込み、メモリ回路２５からの画像データの読み出しは行われない。正電源電圧ＶＣＣＭＥＭについてはＶＤＤレベルとする。
【００２９】
続いて、デジタル画像データの書き込み時の動作について図５のタイミングチャートを用いて説明する。この書き込み時は、走査信号ＧＡＴＥを低レベル（ＶＳＳレベル）とし、画素選択用ＴＦＴＱｎ１をオフ状態とする。そして、通常の画素選択のタイミングで、データ書き込み制御信号ｄｗＧＡＴＥを高レベル（ＶＤＤレベル）とする。これにより、データ書き込み用ＴＦＴＱｎ２がオン状態となり、信号線駆動回路１４から信号線１６−ｉを介して供給されるデジタル画像データが、データ書き込み用ＴＦＴＱｎ２を通してメモリ回路２５に書き込まれる。このデジタル画像データは静止画用の画像データであり、例えば１ビットの信号である。
【００３０】
このデータ書き込み時において、メモリ回路（ＳＲＡＭ）２５の電源制御線３０−ｉの正電源電圧ＶＣＣＭＥＭを、パネル内回路駆動電圧であるＶＤＤレベルから信号線１６−ｉの電位であるＶＣＣレベルに一度下げ、メモリ回路２５へのデータ書き込み後に、再びＶＤＤレベルに上げるシーケンスを採るようにしている。このシーケンスを採ることにより、メモリ保持電位をＶＤＤレベルにすることができるため、メモリ回路２５でのデータ保持時に対向電位によるゆれなどに対して高いマージンを持たせることができる。
【００３１】
このシーケンスについてさらに詳細に説明するならば、信号線１６−ｉから与えられる画像データの振幅（ＶＳＳ−ＶＣＣ）が例えば０Ｖ−３Ｖであるとしたとき、メモリ回路２５において、画像データをその振幅、即ちＶＳＳ＝０Ｖ、ＶＣＣＭＥＭ＝３Ｖで保持した場合に、対向電位がゆれたら、保持しているデータの極性が反転してしまう。そのために、メモリ回路２５において、書き込むデータの振幅よりも大きい振幅、例えば０Ｖ−７Ｖ（ＶＤＤレベル）で保持すれば、データ保持時に対向電位によるゆれなどに対して高いマージンを持たせることができる。
【００３２】
ただし、メモリ回路２５の正電源電圧ＶＣＣＭＥＭがＶＤＤレベル（７Ｖ）のままだと、メモリ回路２５を構成するＴＦＴの閾値電圧をＶｔｈとした場合、７Ｖ−Ｖｔｈ以上の振幅の画像データでないとメモリ回路２５に書き込めないことになる。そこで、０−３Ｖの画像データを書き込む際に、正電源電圧ＶＣＣＭＥＭを、ＶＤＤレベル（７Ｖ）からＶＣＣレベル（３Ｖ）に一度下げることで、ＶＳＳ＝０Ｖ、ＶＣＣＭＥＭ＝３Ｖのメモリ回路２５に対して０−３Ｖの画像データの入力されるため、その瞬間に画像データを書き込めることになる。
【００３３】
画像データを書き込んだ後は、正電源電圧ＶＣＣＭＥＭをＶＤＤレベルに戻すことにより、書き込んだ画像データの振幅がＶＳＳ−ＶＣＣからＶＳＳ−ＶＤＤにレベルシフトされる。すなわち、メモリ回路２５の保持電位がＶＤＤレベルになるため、対向電位によるゆれなどに対して高いマージンを持たせることができるのである。
【００３４】
メモリ回路２５にデジタル画像データを書き込んだら、次の１Ｈ期間でデータ読み出し制御信号ｄｒＧＡＴＥを高レベルにすることで、データ読み出し用ＴＦＴＱｎ７をオン状態とする。これにより、メモリ回路２５からデータ読み出し用バッファ（Ｑｎ５，Ｑｎ６）２６を通して画像データが読み出され、データ読み出し用ＴＦＴＱｎ７を介して液晶セル部に画素電位として書き込まれる。
【００３５】
ここで、データ読み出し用ＴＦＴＱｎ７の作用について説明する。データ読み出し用ＴＦＴＱｎ７はオン状態となることにより、メモリ回路２５に保持されている画像データをデータ読み出し用バッファ２６を介して読み出す。このとき、メモリ回路２５には、画像データが高（Ｈ）レベル、低（Ｌ）レベルのどちらかで保持されている。
【００３６】
このため、データ読み出し用バッファ（Ｑｎ５，Ｑｎ６）２６は、メモリ回路２５から読み出した画像データを、１Ｈ（または、１Ｆ）ごとに極性が反転する電位Ｃｓ，ＸＣｓのどちらかの電位に変換し、この一定電位をデータ読み出し用ＴＦＴＱｎ７を介して液晶セル部に画素電位として書き込む。これにより、１Ｈ反転（または、１Ｆ反転）のタイミングに対応可能となる。データ書き込み終了後は、データ読み出し用ＴＦＴＱｎ７はオフ状態となることで、データ読み出し用バッファ２６の出力端と液晶セル部との間をオープン状態（高インピーダンス状態）とする。
【００３７】
以上のシーケンスを採ることにより、１画面中で例えば２６万色（６ｂｉｔ）のアナログ画像信号の書き込みによる表示と、８色（１ｂｉｔ）のメモリデータ書き込みによる表示とを混在できる。したがって、従来、アナログ画像信号で８色部分について白表示していたパーシャル表示モードにおいて、メモリデータに基づく８色の静止画表示が可能となる。さらに、メモリ回路２５を持つことで、静止画表示の際にその都度信号線１６−１〜１６−ｍの充放電を行う必要がないため、低消費電力化が可能になる。
【００３８】
ところで、通常、アナログ画像信号を液晶セル部に書き込んだ後は、画素選択用ＴＦＴＱｎ１がオフ状態にあるため、コモン電圧ＶＣＯＭが１Ｈ（または、１Ｆ）ごとに極性が反転すると、それに伴って画素電位も変動することになる。一方、メモリ回路２５に保持している画像データ（メモリデータ）を液晶セル部に書き込む場合において、データ読み出し用ＴＦＴＱｎ７が無いものとすると、液晶セル部の液晶セル２１および保持容量２２の各一端と電位Ｃｓ，ＸＣｓとの間が低インピーダンスで接続されることになる。
【００３９】
したがって、メモリデータによる表示時において、コモン電圧ＶＣＯＭが１Ｈ（または、１Ｆ）ごとに極性が反転しても、アナログ画像信号を書き込んだときのように、画素電位が変動しなくなる。このことは、シグナルセンターとなるコモン電圧ＶＣＯＭが、アナログ画像信号による表示時とメモリデータによる表示時とでずれてしまうことを意味する。
【００４０】
これに対して、本回路例のように、データ読み出し用ＴＦＴＱｎ７を設け、メモリデータを液晶セル部に書き込んだ後はデータ読み出し用ＴＦＴＱｎ７をオフ状態とすることで、液晶セル部と電位Ｃｓ，ＸＣｓとの間が高インピーダンス状態となるため、メモリデータによる表示時にも、アナログ画像信号による表示時の場合と同様に、コモン電圧ＶＣＯＭの極性反転に同期して画素電位が変動することになる。その結果、アナログ画像信号による表示時とメモリデータによる表示時とでコモン電圧ＶＣＯＭのずれをなくすことができる。
【００４１】
上述したように、メモリ回路２５を持つ画素回路において、メモリ回路２５に信号線１６−ｉから画像データを書き込む経路と、メモリ回路２５から液晶セル部に画像データを読み出す経路とを別にするとともに、データ読み出し時にデータ読み出し用バッファ２６を介してメモリデータを読み出すようにしたことにより、メモリ回路２５内のデータに対する画素電位の影響を排除でき、その影響を受けてメモリデータが書き換わってしまうのを回避できるため、画素回路を構成するＴＦＴに対して大きいマージンを持たせることができる。
【００４２】
なお、第１回路例に係る画素回路では、１個の画素回路が１個のメモリ回路２５を持つとともに、アナログ画像信号による画像とメモリデータによる画像との混在表示を行う構成の場合を例に採って説明したが、１つの画素をｎ個の領域に分割し、各領域ごとにメモリ回路を持たせてｎビットによる多階調表示を行う構成とすることも可能である。ただし、第１回路例に係る画素回路、即ち９トランジスタ、８配線の画素回路をそのままｎビット分用いると、特にトランジスタ数が多いために回路規模が膨大なものとなる。その対策として考えられたのが、以下に説明する第２回路例である。
【００４３】
（第２回路例）
図７は、画素回路の第２回路例を示す回路図である。本回路例は、上述したように、ｎビット分のメモリ回路を持つ画素回路における１ビット分の構成のみを示している。この第２回路例に係る画素回路では、第１回路例に係る画素回路の場合のように、アナログ画像信号による画像とメモリデータによる画像との混在表示を行うのではなく、メモリデータのみによる画像表示を行う構成を採るようにする。したがって、アナログ画像信号を書き込むための画素選択用ＴＦＴＱｎ１が不要となる。さらに、先述したデータ読み出し用ＴＦＴＱｎ７の作用から明らかなように、コモン電圧ＶＣＯＭの整合をとるためのデータ読み出し用ＴＦＴＱｎ７についても省略できる。
【００４４】
すなわち、図３の画素回路と図７の画素回路との対比から明らかなように、１ビットにつき、２個のトランジスタと２本の配線を省略できる。したがって、ｎビット分のメモリ回路を持つ画素回路を考えると、図３の画素回路を用いる場合には８×ｎ個のトランジスタが必要になるのに対して、図７の画素回路を用いる場合には６×ｎ個のトランジスタで済むため、画素回路の回路規模を大幅な縮小化が可能となる。
【００４５】
［垂直駆動系］
画素部１１の各画素（画素回路）を行単位で選択駆動する垂直駆動系は、図１から明らかなように、第一垂直駆動回路１２と第二垂直駆動回路１３とに分けられている。そして、これら垂直駆動回路１２，１３は、図２の画素回路が有する４本の配線、即ち走査線１５−ｉ、データ書き込み制御線２８−ｉ、データ読み出し制御線２９−ｉおよび電源制御線３０−ｉの駆動を２本ずつ担っている。具体的には、第一垂直駆動回路１２が走査線１５−ｉおよびデータ読み出し制御線２９−ｉの駆動を担い、第二垂直駆動回路１３がデータ書き込み制御線２８−ｉおよび電源制御線３０−ｉの駆動を担っている。以下に、第一垂直駆動回路１２および第二垂直駆動回路１３の具体的な回路構成について説明する。
【００４６】
（第一垂直駆動回路１２）
図８は、第一垂直駆動回路１２の具体的な回路構成の一例を示すブロック図である。ここでは、図面の簡略化のために、ｉ行目およびｉ＋１行目の回路部分の構成を示しているが、以下では、ｉ行目の回路部分１２−ｉのみを例に採ってその回路構成について説明するものとする。
【００４７】
先ず、Ｄ型フリップフロップ（Ｄ−ＦＦ）４１が各行に対応して１個ずつ配置され、これら各行のＤ−ＦＦ４１が互いに縦続接続されることにより、互いに逆相のクロックＣＬＫ，ＸＣＬＫに同期して前段からの転送パルスを次段に転送するシフトレジスタを構成している。Ｄ−ＦＦ４１に入力される転送前のパルスとＤ−ＦＦ４１から出力される転送後のパルスとはＮＡＮＤゲート４２にその２入力として供給される。
【００４８】
ＮＡＮＤゲート４２の出力は、インバータ４３で反転されてＮＡＮＤゲート４４の一方の入力となる。ＮＡＮＤゲート４４の他方の入力としては、各行に対して共通に与えられるイネーブル信号ＥＮＢが供給される。ＮＡＮＤゲート４４の出力は、インバータ４５で反転されてＮＡＮＤゲート４６の一方の入力となる。ＮＡＮＤゲート４６の他方の入力としては、各行に対して共通に与えられるメモリデータ読み出し制御信号ＭＥＭ１がインバータ４７で反転されて供給される。ＮＡＮＤゲート４６の出力は、インバータ４８で反転された後、バッファ４９を介して走査信号ＧＡＴＥとして、図２の走査線１５−ｉに供給される。
【００４９】
ＮＡＮＤゲート５０は、各行に対して共通に与えられるメモリデータ読み出し制御信号ＭＥＭ２と、次行（ｉ＋１行）のインバータ４５の出力とを２入力としている。ＮＡＮＤゲート５０の出力は、インバータ５１で反転されてＮＯＲゲート５２の一方の入力となる。ＮＯＲゲート５２の他方に入力としては、各行に対して共通に与えられる制御信号（ＶＳＳレベル）ｄｒｏｎが供給される。ＮＡＮＤゲート５２の出力は、インバータ５３で反転された後、バッファ５４を介してデータ読み出し制御信号ｄｒＧＡＴＥとして、図２のデータ読み出し制御線２９−ｉに供給される。
【００５０】
（第二垂直駆動回路１３）
図９は、第二垂直駆動回路１３の具体的な回路構成の一例を示すブロック図である。ここでは、図面の簡略化のために、ｉ行目およびｉ＋１行目の回路部分の構成を示しているが、以下では、ｉ行目の回路部分１３−ｉのみを例に採ってその回路構成について説明するものとする。
【００５１】
先ず、Ｄ−ＦＦ６１が各行に対応して１個ずつ配置され、これら各行のＤ−ＦＦ６１が互いに縦続接続されることにより、互いに逆相のクロックＣＬＫ，ＸＣＬＫに同期して前段からの転送パルスを次段に転送するシフトレジスタを構成している。Ｄ−ＦＦ６１に入力される転送前のパルスとＤ−ＦＦ６１から出力される転送後のパルスとはＮＡＮＤゲート６２にその２入力として供給される。
【００５２】
ＮＡＮＤゲート６２の出力は、インバータ６３で反転されてＮＡＮＤゲート６４，６５の各一方の入力となる。ＮＡＮＤゲート６４の他方の入力としては、各行に対して共通に与えられるイネーブル信号ＥＮＢが供給される。ＮＡＮＤゲート６４の出力は、インバータ６６で反転されてＮＡＮＤゲート６７の一方の入力となる。ＮＡＮＤゲート６５，６７の各他方の入力としては、各行に対して共通に与えられるメモリデータ書き込み制御信号ＷＥが供給される。
【００５３】
ＮＡＮＤゲート６５の出力は、Ｒ−Ｓフリップフロップ６８のセット（Ｓ）入力となるとともに、インバータ６９で反転されてＮＡＮＤゲート７０の一方の入力となる。ＮＡＮＤゲート６７の出力は、ＮＡＮＤゲート７１の一方の入力となり、さらにインバータ７２で反転されてＲ−Ｓフリップフロップ６８のリセット（Ｒ）入力となるとともに、バッファ７３を介してデータ書き込み制御信号ｄｗＧＡＴＥとして、図２のデータ書き込み制御線２８−ｉに供給される。
【００５４】
Ｒ−Ｓフリップフロップ６８の出力は、電源スイッチ７４に対してＧＮＤレベルを選択する選択信号として供給され、さらにインバータ７５で反転されて電源スイッチ７４に対してＶＣＣレベルを選択する選択信号として供給されるとともに、ＮＡＮＤゲート７１の他方の入力となる。ＮＡＮＤゲート７１の出力は、ＮＡＮＤゲート７０の他方の入力となる。ＮＡＮＤゲート７０の出力は、インバータ７６で反転された後、バッファ７７を介して正電源電圧ＶＣＣＭＥＭとして、図２の電源制御線３０−ｉに供給される。
【００５５】
ここで、バッファ７７には、正側電源電圧として、ＶＤＤレベルが与えられるとともに、電源スイッチ７４による切り替えによってＶＣＣレベルとＧＮＤ（ＶＳＳ）レベルが選択的に与えられる。これにより、電源制御線３０−ｉに供給される正電源電圧ＶＣＣＭＥＭは、ＶＤＤレベル、ＶＣＣレベルおよびＧＮＤ（ＶＳＳ）レベルの３レベルを選択的にとることになる。
【００５６】
次に、上記構成の第一垂直駆動回路１２および第二垂直駆動回路１３の回路動作につき、図１０〜図１２のタイミングチャートを用いて説明する。
【００５７】
図１０は、画面全面へのアナログ信号書き込み時のアナログ信号表示｛ＧＡＴＥ（ｉ＋１）〜ＧＡＴＥ（ｉ＋５）｝のタイミングチャートである。図１１は、メモリデータ保持時のアナログ信号表示｛〜ＧＡＴＥ（ｉ＋１），ＧＡＴＥ（ｉ＋５）〜｝、メモリデータ表示｛ＧＡＴＥ（ｉ＋２）〜ＧＡＴＥ（ｉ＋４）｝の混在表示のタイミングチャートである。図１２は、メモリデータ書き込み時のアナログ信号表示｛〜ＧＡＴＥ（ｉ＋１），ＧＡＴＥ（ｉ＋５）〜｝、メモリデータ表示｛ＧＡＴＥ（ｉ＋２）〜ＧＡＴＥ（ｉ＋４）｝の混在表示のタイミングチャートである。
【００５８】
先ず、図１０のタイミングチャートを用いて、アナログ信号書き込み時の動作について説明する。メモリデータ読み出し制御信号ＭＥＭ１，ＭＥＭ２およびメモリデータ書き込み制御信号ＷＥを共に低レベル（以下、“Ｌ”レベルと記す）にすることにより、第一垂直駆動回路１２において、ＤＦＦ４１が縦続接続されてなるシフトレジスタのシフト動作（転送動作）に同期して走査信号ＧＡＴＥが順次出力されるとともに、データ読み出し制御信号ｄｒＧＡＴＥが“Ｌ”レベルとなり、第二垂直駆動回路１３において、データ書き込み制御信号ｄｗＧＡＴＥが“Ｌ”レベルになるとともに、正電源電圧ＶＣＣＭＥＭとしてＶＤＤレベルが設定される。
【００５９】
これにより、図２に示すメモリ内蔵の画素回路において、データ書き込み用スイッチ２４およびデータ読み出し用スイッチ２７が共にオフ（開）状態となるため、信号線１６−ｉからのメモリ回路２５へ画像データの書き込み、メモリ回路２５からの液晶セル部へのメモリデータの読み出しは行われず、走査信号ＧＡＴＥに応答してオン（閉）状態となる画素選択用スイッチ２３を通してのアナログ画像信号のみの液晶セル部への書き込みが行単位で可能となる。
【００６０】
続いて、図１１のタイミングチャートを用いて、メモリデータ読み出し時の動作について説明する。メモリデータ表示を行う垂直走査期間において、メモリデータ読み出し制御信号ＭＥＭ１を高レベル（以下、“Ｈ”レベルと記す）にし、その立ち上がりタイミングから１Ｈ後にメモリデータ読み出し制御信号ＭＥＭ２を“Ｈ”レベルにする。すると、第一垂直駆動回路１２において、メモリデータ読み出し制御信号ＭＥＭ１によって走査信号ＧＡＴＥが“Ｌ”レベルとなり、メモリデータ読み出し制御信号ＭＥＭ２によって１Ｈ後にデータ読み出し制御信号ｄｒＧＡＴＥが“Ｈ”レベルになる。
【００６１】
データ読み出し制御信号ｄｒＧＡＴＥが“Ｈ”レベルになることで、データ読み出し用スイッチ２７がオン状態となるため、メモリ回路２５に保持されているデータ（メモリデータ）が、走査信号ＧＡＴＥによる走査タイミングよりも１Ｈだけ遅れて、データ読み出し用バッファ２６を介して読み出される。このとき、データ読み出し用スイッチ２７の作用により、１Ｈ（または、１Ｆ）ごとに極性が反転する電位Ｃｓ，ＸＣｓのどちらかの電位が画素電位として液晶セル部に書き込まれる。このとき、第二垂直駆動回路１３では動作上の変化はない。
【００６２】
ここで、第一垂直駆動回路１２では、ＤＦＦ４１が縦続接続されてなるシフトレジスタのシフト動作に同期して画素回路の駆動が行われることから、アナログ信号書き込み表示領域とメモリデータ書き込み表示領域との境界走査線をメモリデータ読み出し制御信号ＭＥＭ１，ＭＥＭ２のタイミングで規定できるため、アナログ信号表示とメモリデータ表示との混在表示が可能となる。
【００６３】
また、本実施形態では、図１１のタイミングチャートから明らかなように、ｉ＋５行目の走査信号ＧＡＴＥ（ｉ＋５）の発生タイミングと同じタイミングでｉ＋４行目のデータ読み出し制御信号ｄｒＧＡＴＥ（ｉ＋４）を発生するようにしている。すなわち、ｉ＋５行目の走査信号ＧＡＴＥ（ｉ＋５）と、ｉ＋４行目のデータ読み出し制御信号ｄｒＧＡＴＥ（ｉ＋４）とを同じタイミングで“Ｈ”レベルにするようにしている。
【００６４】
このようなタイミング関係に設定することで、メモリデータ表示の駆動において、アナログ信号表示の際の画素選択タイミング、即ちメモリ回路２６への画像データの書き込みタイミングに対して、その１Ｈ後にメモリデータを読み出して液晶セル部に書き込む動作が行われても、メモリデータ表示からアナログ信号表示へ切り替わる際に、（ｉ＋４）行目に対するメモリデータ表示と、（ｉ＋５）行目に対するアナログ信号表示とが同時に行われるため、メモリデータ表示での最後の１ライン、即ちｉ＋４行目の表示を確実に行えることになる。
【００６５】
最後に、図１２のタイミングチャートを用いて、メモリデータ書き込み時の動作について説明する。先ず、デジタル画像データをメモリ回路２５に書き込む任意の期間でメモリデータ書き込み制御信号ＷＥを“Ｈ”レベルにする。このメモリデータ書き込み制御信号ＷＥのタイミングは任意に設定可能であることから、図１２のタイミングチャートではその図示を省略している。
【００６６】
第二垂直駆動回路１３において、メモリデータ書き込み制御信号ＷＥが“Ｈ”レベルとなることで、ＤＦＦ６１が縦続接続されてなるシフトレジスタの転送動作に同期してデータ書き込み制御信号ｄｗＧＡＴＥが順次出力される。これにより、図２に示すメモリ内蔵の画素回路において、データ書き込み用スイッチ２４がオン状態となるため、信号線１６−ｉからデジタル画像データがメモリ回路２５に書き込まれる。
【００６７】
このシーケンスにより、メモリ回路２５への画像データの書き込みと、メモリ回路２５からの画像データの読み出しとを、１Ｆ（１フィールド）期間内で行うことができる。
【００６８】
ところで、メモリ回路２５でのメモリデータの保持電圧はパネル回路電源ＶＤＤである。そして、メモリ回路２５への画像データの書き込み時には、先述した第１回路例に係る画素回路の動作説明で述べたように、メモリ回路２５の正電源電圧ＶＣＣＭＥＭをＶＤＤレベルからメモリデータ電圧であるＶＣＣレベルに一度下げる制御を行うようにしている。このときに、正電源電圧ＶＣＣＭＥＭがＶＤＤレベルからＶＣＣレベルに遷移するのに、回路素子の特性などの影響によって時間がかかることになる。
【００６９】
このように、正電源電圧ＶＣＣＭＥＭがＶＤＤレベルからＶＣＣレベルに遷移するのに時間がかかると、先述した例の場合には、正電源電圧ＶＣＣＭＥＭが７Ｖから３Ｖに遷移する途中で画像データがメモリ回路２５に入力されることになり、そのときの正電源電圧ＶＣＣＭＥＭが例えば５Ｖであるとすると、データ不定となり、メモリ回路２５（図３の回路例では、ＳＲＡＭ）に貫通電流が流れることになる。
【００７０】
このような不具合を未然に防ぐために、本実施形態では、メモリ回路２５の正電源電圧ＶＣＣＭＥＭについて、次のような制御を行うようにしている。その制御は、第二垂直駆動回路１３において行われる。以下に、その具体的な制御のシーケンスについて説明する。
【００７１】
図１２のタイミングチャートに示すように、画像データの書き込みを指令するメモリデータ書き込み制御信号ＷＥが“Ｈ”レベルになったら、第二垂直駆動回路１３において、Ｒ−Ｓフリップフロップ６８の出力に応答して電源スイッチ７４がＧＮＤ（ＶＳＳ）レベルを選択することにより、正電源電圧ＶＣＣＭＥＭをＶＤＤレベルからＶＳＳレベルに一度落とす。その後、インバータ７５の出力に応答して電源スイッチ７４がＶＣＣレベルを選択することにより、正電源電圧ＶＣＣＭＥＭをＶＳＳレベルからＶＣＣレベルにする。このＶＣＣレベルにて画像データをメモリ回路２５に書き込んだ後、正電源電圧ＶＣＣＭＥＭをＶＤＤレベルに戻す。
【００７２】
このように、メモリ回路２５への画像データの書き込み時に、メモリ回路２５の正電源電圧ＶＣＣＭＥＭをＶＤＤレベルから一度ＶＣＣレベルよりも低いレベル（本例では、ＶＳＳレベル）に強制的に落とし、その後にＶＣＣレベルにするようにしたことにより、正電源電圧ＶＣＣＭＥＭがＶＤＤレベルからＶＣＣレベルに遷移する時間を大幅に短縮することができるため、正電源電圧ＶＣＣＭＥＭがＶＣＣレベルに下がりきっていない状態で画像データがメモリ回路２５に入力されるのを回避できる。その結果、データ不定となることはないため、データ不定に伴って貫通電流が流れるのを未然に防ぐことができる。
【００７３】
また、上述した機能を有する垂直駆動系を構築する場合、第一垂直駆動回路１２および第二垂直駆動回路１３の回路例から明らかなように、多数の論理回路を用いて構成する必要があることから、回路素子数が増大し、回路規模が極めて大規模なものとなる。一方、携帯端末装置、例えば携帯電話機の出力表示部として液晶表示装置を用いる場合、携帯電話機本体の中央に出力表示部を配置するのが通常である。一方、携帯電話機本体は年々小型化の傾向にあることから、液晶表示装置にあっては、画素部（有効画面）の周辺領域、いわゆる額縁の面積の縮小化が望まれているのが現状である。
【００７４】
かかる事情に鑑み、本実施形態に係る液晶表示装置では、図１から明らかなように、垂直駆動系を第一，第二垂直駆動回路１２，１３に分けるとともに、これら垂直駆動回路１２，１３を画素部１１の左右両側に分けてレイアウトした構成を採っている。これにより、垂直駆動系について、画素部（有効画面）１１の両側に効率の良いパターンレイアウトが可能になるため、液晶表示パネル１７の狭額縁化が可能となる。
【００７５】
特に、上記の回路例では、第一垂直駆動回路１２が走査線１５−ｉおよびデータ読み出し制御線２９−ｉの駆動を担い、第二垂直駆動回路１３がデータ書き込み制御線２８−ｉおよび電源制御線３０−ｉの駆動を担う構成としたことで、走査線１５−ｉを駆動する走査信号ＧＡＴＥとデータ読み出し制御線２９−ｉを駆動するデータ読み出し制御信号ｄｒＧＡＴＥ、データ書き込み制御線２８−ｉを駆動するデータ書き込み制御信号ｄｗＧＡＴＥと電源制御線３０−ｉを駆動する電源電圧ＶＣＣＭＥＭがそれぞれ動作上関連性を持つことから、両信号間で回路を兼用することができるため、第一，第二垂直駆動回路１２，１３の各回路構成をより簡略化できる利点がある。
【００７６】
図１３は、本発明に係る携帯端末装置、例えば携帯電話機の構成の概略を示す外観図である。
【００７７】
本例に係る携帯電話機は、装置筐体８１の前面側に、スピーカ部８２、出力表示部８３、操作部８４およびマイク部８５を上部側から順に配置された構成となっている。かかる構成の携帯電話機において、出力表示部８３には液晶表示装置が用いられ、この液晶表示装置として先述した実施形態に係る液晶表示装置が用いられる。
【００７８】
この種の携帯電話機における出力表示部８３には、スタンバイモード等での表示機能として、画面の縦方向における一部の領域にのみ画表示を行うパーシャル表示モードがある。一例として、スタンバイモードでは、図１４に示すように、画面の一部の領域にバッテリ残量、受信感度あるいは時間などの情報が常に表示された状態にある。そして、残りの表示領域には例えば白（あるいは、黒）表示が行われる。
【００７９】
このように、パーシャル表示機能を持つ出力表示部８３を搭載した携帯電話機において、その出力表示部８３として先述した実施形態に係る液晶表示装置を用い、パーシャル表示モードではメモリデータ表示を行うようにすることにより、信号線の充放電が不要であることによってパーシャル表示モードでの低消費電力化が可能であるため、主電源であるバッテリの一回の充電での使用時間の長時間化が図れる。
【００８０】
特に、画素回路ごとに設けられたメモリ回路に画像データを書き込む際の画素電位の影響を排除し、画素回路を構成するトランジスタの特性ばらつきに対して大きいマージンを持たせることが可能であるため、トランジスタの特性ばらつきによる画質の変動が無く、高品位の画質を提供できる。
【００８１】
しかも、垂直駆動系を第一，第二垂直駆動回路１２，１３に分けて左右両側にレイアウトしたことにより、液晶表示パネルの狭額縁化が可能となるため、決められたサイズの装置筐体８１に本液晶表示装置を搭載する場合に、液晶表示パネルの額縁を狭くできる分だけ有効画面サイズを大きく設定できる。逆に、有効画面サイズが決められている場合には、液晶表示パネルの額縁を狭くできる分だけ装置筐体８１の小型化が可能となる。
【００８２】
なお、ここでは、携帯電話機に適用した場合を例に採って説明したが、これに限られるものではなく、親子電話の子機やＰＤＡなど携帯端末装置全般に適用可能である。
【００８３】
【発明の効果】
以上説明したように、本発明によれば、メモリ部を有する画素回路において、メモリ部へのデジタル画像信号の書き込みと、メモリ部からのデジタル画像信号の読み出しとを別経路で行うようにしたことにより、メモリ部にデジタル画像信号を書き込む際に、その書き込み動作に画素電位の影響が及ぶことがないため、画素回路を構成するトランジスタの特性ばらつきに対して大きいマージンを持たせることが可能となり、トランジスタの特性ばらつきによる画質の変動を無くすことができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る液晶表示装置の全体構成の概略を示すブロック図である。
【図２】ｉ行ｉ列目の画素回路の構成の一例を示す回路図である。
【図３】画素回路の第１回路例を示す回路図である。
【図４】液晶セル部へのアナログ画像信号書き込み時のタイミングチャートである。
【図５】メモリ回路への画像データ書き込み時のタイミングチャートである。
【図６】メモリ回路からの画像データ読み出し時のタイミングチャートである。
【図７】画素回路の第２回路例を示す回路図である。
【図８】第一垂直駆動回路の具体的な回路構成の一例を示すブロック図である。
【図９】第二垂直駆動回路の具体的な回路構成の一例を示すブロック図である。
【図１０】画面全面へのアナログ信号書き込み時のアナログ信号表示のタイミングチャートである。
【図１１】メモリデータ保持時のアナログ信号表示、メモリデータ表示の混在表示のタイミングチャートである。
【図１２】メモリデータ書き込み時のアナログ信号表示、メモリデータ表示の混在表示のタイミングチャートである。
【図１３】本発明に係る携帯電話機の構成の概略を示す外観図である。
【図１４】出力表示部の表示例を示す図である。
【符号の説明】
１１…画素部（有効画面）、１２…第一垂直駆動回路、１３…第二垂直駆動回路、１４…信号線駆動回路、１７…液晶表示パネル、２１…液晶セル、２２…保持容量、２３…画素選択用スイッチ、２４…データ書き込み用スイッチ、２５…メモリ回路、２６…データ読み出し用バッファ、２７…データ読み出し用スイッチ
【図１】
0003603832.tif 000002
【図２】
0003603832.tif 000003
【図３】
0003603832.tif 000004
【図４】
0003603832.tif 000005
【図５】
0003603832.tif 000006
【図６】
0003603832.tif 000007
【図７】
0003603832.tif 000008
【図８】
0003603832.tif 000009
【図９】
0003603832.tif 000010
【図１０】
0003603832.tif 000011
【図１１】
0003603832.tif 000012
【図１２】
0003603832.tif 000013
【図１３】
0003603832.tif 000014
【図１４】
0003603832.tif 000015