(57)【特許請求の範囲】
【請求項１】
電圧レベルが互いに異なる基準電圧を発生し、デジタル信号に従い上記基準電圧に基づいて出力電圧を出力することによって、上記デジタル信号をアナログ信号に変換するＤＡ変換器において、
上記基準電圧を発生する基準電圧発生手段と、
電圧レベルが隣接する２つの上記基準電圧を、これら２つの基準電圧の電圧レベルの間に上記出力電圧の電圧レベルを含むように選択する基準電圧選択手段と、
上記２つの基準電圧の電圧レベルの間にあらかじめ設定されている複数の電圧レベルから上記出力電圧の電圧レベルを選択する生成電圧選択手段と、
上記生成電圧選択手段によって選択された上記電圧レベルの電圧を、上記基準電圧選択手段によって選択された上記２つの基準電圧に基づいて上記出力電圧として生成する電圧生成手段とを具備しており、
上記基準電圧発生手段が、上記基準電圧を２Ａ＋１（Ａ＝１，２，…）通りの電圧レベルで発生するものであり、
上記デジタル信号が、上記２つの基準電圧を上記基準電圧選択手段に対して指定するＡビットの基準電圧選択ビットを含んでおり、
上記電圧生成手段は、上記出力電圧を上記２つの基準電圧に基づく線形補間によって生成するものであり、
上記デジタル信号が、上記出力電圧の電圧レベルを上記生成電圧選択手段に対して指定するＢ（Ｂ＝２，３，…）ビットの生成電圧選択ビットを含み、
上記電圧生成手段が、上記２つの基準電圧の一方に対して２Ｃ倍（Ｃ＝１，２，…，Ｂ−１）の重み付けを行う重み付け手段を備えていることを特徴とするＤＡ変換器。
【請求項２】
上記デジタル信号が上記基準電圧選択ビットと上記生成電圧選択ビットとからなり、かつ、上記生成電圧選択ビットが２ビットであることを特徴とする請求項１に記載のＤＡ変換器。
【請求項３】
上記基準電圧発生手段は、複数の抵抗素子を互いに接続し、これらの抵抗素子の間の接続部から上記基準電圧を発生させる抵抗分圧回路であることを特徴とする請求項１または２に記載のＤＡ変換器。
【請求項４】
電圧レベルが互いに異なる基準電圧を発生し、Ｎビットのデジタル信号に従い上記基準電圧に基づいて出力電圧を出力することによって、上記デジタル信号を２Ｎ通りのアナログ信号に変換するＤＡ変換器において、
２Ａ＋１通り（Ａ＝１，２，…）の上記基準電圧を発生する基準電圧発生手段と、
上記デジタル信号の上位Ａビットである基準電圧選択ビットに基づいて、電圧レベルが隣り合う２つの上記基準電圧を選択する基準電圧選択手段と、
上記デジタル信号の下位Ｂビット（Ｂ＝２，３，…，（Ｎ−Ａ））である生成電圧選択ビットのそれぞれに基づいて、上記２つの基準電圧の何れか一方を選択する生成電圧選択手段と、
上記２つの基準電圧に関して、電圧レベルの低い方の基準電圧に対する重みを１とし、上記生成電圧選択ビットのうち下位側からＤ番目のビット（Ｄ＝１，２，…，Ｂ）に基づいて選択された基準電圧に対する重みを２Ｄ―１として重み付け平均を行った電圧を上記出力電圧として生成する電圧生成手段とを備えることを特徴とするＤＡ変換器。
【請求項５】
上記電圧生成手段は、２Ｂ個の差動増幅回路を備えており、これらの差動増幅回路の逆相入力端子は共通に接続されており、
上記２つの基準電圧に関して、電圧レベルの低い方の基準電圧は、１個の上記差動増幅回路の同相入力端子に入力され、上記生成電圧選択ビットのうち下位側からＤ番目のビットに基づいて選択された基準電圧は、２Ｄ−１個の上記差動増幅回路において共通に接続された同相入力端子に入力されていることを特徴とする請求項４に記載のＤＡ変換器。
【請求項６】
請求項１から５の何れか１項に記載のＤＡ変換器を搭載したことを特徴とする液晶駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶駆動装置等に用いられるＤＡ変換器およびそれを用いた液晶駆動装置に関するものである。
【０００２】
【従来の技術】
ＤＡ（デジタル−アナログ）変換器は、外部から入力されたデジタル信号をアナログ信号に変換するものである。例えば、アクティブマトリクス方式の液晶表示装置の液晶駆動装置等では、ＤＡ変換器を用いて、外部から入力された表示データとしてのデジタル信号をアナログ信号に変換して液晶表示部へと伝達するようになっている。このようなＤＡ変換器として、ＭＯＳトランジスタ構成のオペアンプを備えたものがある。
【０００３】
図１０および図１１に、上記のような液晶駆動装置に用いられる、デジタル信号で与えられた表示データをアナログ電圧に変換して出力するＤＡ変換器１００の例の詳細な構成を示す。
【０００４】
このＤＡ変換器１００は、ＤＡ変換回路である選択回路１０６（本発明に係るＤＡ変換器１０（図９）の選択回路１６に相当）、出力回路であるボルテージフォロア回路１０７（図９のボルテージフォロア１７に相当）、基準電圧発生回路１０８（図９の基準電圧発生回路１８に相当）により構成されている。図１０に示す例は、６ビットのデジタル信号（Ｂｉｔ５〜Ｂｉｔ０）に対応して６４通りのアナログ電圧を出力する、６４階調の液晶駆動装置に用いられるＤＡ変換器の構成を示している。また、図１１は、基準電圧発生回路１０８および選択回路１０６のＶ４８からＶ６４の部分（図１０の要部Ｂ）の拡大図である。そして、図１０に示される基準電圧発生回路１０８および選択回路１０６の回路構成は、図１１に示される構成パターンが繰り返されたものとなっている。
【０００５】
上記基準電圧発生回路１０８は、デジタル信号で与えられる表示データに従って、複数（この例では６４通り）の基準電圧を発生するものである。上記選択回路１０６は、この基準電圧のうちの１つを選択して出力するものであり、ＭＯＳトランジスタによるスイッチで構成されている。なお、このスイッチの詳しい構成は後述する。
【０００６】
上記ボルテージフォロア回路１０７は、選択回路１０６により選択された電圧を、液晶駆動信号として液晶駆動電圧出力端子（図９の液晶駆動電圧出力端子１７ｔに相当）から液晶表示素子へ出力するものである。
【０００７】
上記基準電圧発生回路１０８は、通常、複数の液晶駆動電圧出力端子に対して共通に使用される。
【０００８】
一方、選択回路１０６およびボルテージフォロア回路１０７は、１つの液晶駆動電圧出力端子あたり各々１回路が使用される。また、カラー表示の場合は、この液晶駆動電圧出力端子は、各色に対応して使用されるので、その場合は、選択回路１０６およびボルテージフォロア回路１０７は、画素ごとに、１つの色あたり各々１回路が使用される。すなわち、液晶パネル（図５の液晶パネル２１に相当）内の全画素数がＮであれば、赤、緑、青の各色用の液晶駆動電圧出力端子をそれぞれＲ，Ｇ，Ｂに添え字ｎ（ｎ＝１，２，…，Ｎ）を付して表すとすると、この液晶駆動電圧出力端子としては、Ｒ１  ，Ｇ１  ，Ｂ１  ，Ｒ２  ，Ｇ２  ，Ｂ２  ，…，ＲＮ  ，ＧＮ  ，ＢＮ  があり、そのため、３Ｎ個の選択回路１０６およびボルテージフォロア回路１０７が必要になる。
【０００９】
以下に、この液晶駆動装置に用いられるＤＡ変換器１００の構成および動作について詳しく述べる。
【００１０】
基準電圧発生回路１０８は、６４個の抵抗素子が直列に接続された構成を有しており、その両端の端子には、液晶駆動電圧の最大値Ｖ６４の電圧と最小値Ｖ０  の電圧とがそれぞれ入力される。このため、各抵抗素子の間からは、６４通りの電圧（Ｖ０  〜Ｖ６３）が、接続された抵抗素子の抵抗値に応じた比率で発生する。そして、基準電圧発生回路１０８から発生したこれら６４通りの電圧は、選択回路１０６に入力される。
【００１１】
選択回路１０６では、６ビットのデジタル信号からなる表示データにより、入力された６４通りの電圧のうちの１つが選択されて出力されるように、ＭＯＳトランジスタによる上記スイッチが配置されている。すなわち、６ビットのデジタル信号からなる表示データのそれぞれ（Ｂｉｔ０〜Ｂｉｔ５）に応じて、上記スイッチがオン・オフされ、これにより、入力された６４通りの電圧のうちの１つが選択されて出力される。以下にこの様子を説明する。
【００１２】
すなわち、６ビットのデジタル信号は、Ｂｉｔ５がＭＳＢ（ｍｏｓｔ  ｓｉｇｎｉｆｉｃｎａｔ  ｂｉｔ）であり、Ｂｉｔ０がＬＳＢ（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃｎａｔ  ｂｉｔ  ）である。上記スイッチは、２個で１組のスイッチ対を構成している。よって、Ｂｉｔ０に対しては３２組のスイッチ対（６４個のスイッチ）がある。Ｂｉｔ１に対しては１６組のスイッチ対（３２個のスイッチ）がある。以下、Ｂｉｔごとに個数が２分の１になり、Ｂｉｔ５では１組のスイッチ対（２個のスイッチ）となる。したがって、選択回路１０６には、合計で、１＋２＋２２  ＋２３  ＋２４  ＋２５  ＝６３組のスイッチ対（１２６個のスイッチ）が存在する。
【００１３】
１つのスイッチ対の上記２個のスイッチは、該当するＢｉｔが「０」のときには、図中、上のスイッチがオフとなり、下のスイッチがオンとなるように動作する。逆に、該当するＢｉｔが「１」のときには、図中、上のスイッチがオンとなり、下のスイッチがオフとなるように動作する。例えば、図１０に示した例では、（Ｂｉｔ５，Ｂｉｔ４，…，Ｂｉｔ０）が「１１１１１１」であり、全てのスイッチにおいて上のスイッチがオン、下のスイッチがオフとなっており、選択回路１０６の出力端からはＶ６３の電圧が出力される。また、例えば、（Ｂｉｔ５，Ｂｉｔ４，…，Ｂｉｔ０）が「０００００１」であれば、選択回路１０６の出力端からはＶ１  の電圧が出力される。
【００１４】
ボルテージフォロア回路１０７は、選択回路１０６から出力されたアナログ電圧と同じ電圧を、より低い内部抵抗による液晶駆動信号として、液晶駆動電圧出力端子から出力するものである。
【００１５】
【発明が解決しようとする課題】
近年、液晶表示装置の高精細化および多階調化によって、液晶駆動装置の回路規模が増大する方向にある。一方、液晶表示装置の用途が拡大するにつれて、市場からは、より低価格の液晶表示装置が望まれるようになってきており、液晶駆動装置の規模を削減して製造コストの低減を図ることが強く望まれている。しかも、携帯性から、液晶駆動装置を含む液晶表示装置の小型化の要求が強く、液晶駆動装置の規模の削減が重要になってきている。
【００１６】
しかしながら、上記従来のＤＡ変換器１００では、それが液晶表示装置の液晶駆動装置として用いられた場合には、表示する階調数が増えるに従って、その回路を構成している素子の数が急激に増加する。例えば、６ビットのデジタル信号で６４階調表示を行う液晶駆動装置の場合、まず、基準電圧発生回路１０８に６４個の抵抗素子が必要である。また、選択回路１０６を構成するスイッチが、１つの画素につき１２６個必要である。同様に、８ビットのデジタル信号で２５６階調表示を行う液晶駆動装置の場合には、基準電圧発生回路１０８に２５６個の抵抗素子が必要であり、選択回路１０６を構成するスイッチが１つの画素につき５１０個必要である。すなわち、１＋２＋２２  ＋２３  ＋…＋２７  ＝２５５組のスイッチ対であるため５１０個のスイッチとなる。さらに、カラー表示を行う場合には、色は３通り（赤、緑、青）あるので、上記の抵抗素子およびスイッチの必要個数はそれぞれ３倍になる。
【００１７】
このように、従来技術による液晶駆動装置では、表示する色数の増加すなわち多階調化のために必要な電圧数が増加するにつれて、その回路構成素子数が急激に増加する。また、表示を高精細化するにつれて、その回路構成素子数が急激に増加する。そのため、液晶駆動装置の製造コストが急激に増大し、また、液晶駆動装置を集積回路化した場合のチップサイズが増大するため小型化が困難であるという問題がある。
【００１８】
本発明は、上記の問題点を解決するためになされたもので、その目的は、必要とされる電圧数が増えても、回路構成素子（抵抗素子やスイッチ）の数の急激な増加を抑えることができ、その結果、製造コストの増大を抑えるとともに、小型化できるＤＡ変換器を提供することにある。
【００１９】
また、他の目的は、表示の多階調化および高精細化を図っても、回路構成素子の数の急激な増加を抑えることができ、その結果、製造コストの増大を抑えるとともに、小型化できる液晶駆動装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明のＤＡ変換器は、上記の課題を解決するために、電圧レベルが互いに異なる基準電圧を発生し、デジタル信号に従い上記基準電圧に基づいて出力電圧を出力することによって、上記デジタル信号をアナログ信号に変換するＤＡ変換器において、上記基準電圧を発生する基準電圧発生手段と、電圧レベルが隣接する２つの上記基準電圧を、これら２つの基準電圧の電圧レベルの間に上記出力電圧の電圧レベルを含むように選択する基準電圧選択手段と、上記２つの基準電圧の電圧レベルの間にあらかじめ設定されている複数の電圧レベルから上記出力電圧の電圧レベルを選択する生成電圧選択手段と、上記生成電圧選択手段によって選択された上記電圧レベルの電圧を、上記基準電圧選択手段によって選択された上記２つの基準電圧に基づいて上記出力電圧として生成する電圧生成手段とを具備しており、上記基準電圧発生手段が、上記基準電圧を２Ａ＋１（Ａ＝１，２，…）通りの電圧レベルで発生するものであり、上記デジタル信号が、上記２つの基準電圧を上記基準電圧選択手段に対して指定するＡビットの基準電圧選択ビットを含んでおり、上記電圧生成手段は、上記出力電圧を上記２つの基準電圧に基づく線形補間によって生成するものであり、上記デジタル信号が、上記出力電圧の電圧レベルを上記生成電圧選択手段に対して指定するＢ（Ｂ＝２，３，…）ビットの生成電圧選択ビットを含み、上記電圧生成手段が、上記２つの基準電圧の一方に対して２Ｃ倍（Ｃ＝１，２，…，Ｂ−１）の重み付けを行う重み付け手段を備えていることを特徴としている。
【００２１】
このＤＡ変換器は、例えば、抵抗素子による分割にて互いに異なる基準電圧を発生し、Ｎビットのデジタル信号に従いスイッチをオン・オフして上記基準電圧に基づいて２Ｎ  通りの出力電圧を出力することによって、上記デジタル信号をアナログ信号に変換するものである。
【００２２】
上記の構成により、基準電圧発生手段が発生した基準電圧から、基準電圧選択手段が電圧レベルが隣接する２つの基準電圧を選択し、電圧生成手段が上記２つの基準電圧に基づいて、これら２つの基準電圧の間に電圧レベルを持つ電圧（補間電圧）を出力電圧として生成する。しかも、上記２つの基準電圧の間にはあらかじめ出力電圧として選択可能な複数の電圧レベルが設定されており、これら複数の電圧レベルの何れか１つを生成電圧選択手段が選択して、電圧生成手段が生成すべき出力電圧を決定する。
【００２３】
このように、上記ＤＡ変換器では、基準電圧発生手段が発生する基準電圧に基づき、基準電圧発生手段が発生していない電圧レベルの補間電圧をつくり出す。その結果、基準電圧発生手段で発生した電圧（基準電圧）に加え、基準電圧発生手段で発生させていない他の電圧（補間電圧）をも、出力電圧として出力することができる。さらに、上記ＤＡ変換器では、補間電圧の電圧レベルを、隣接する基準電圧の間にあらかじめ設定されている複数の電圧レベルから選択することができる。
【００２４】
よって、上記ＤＡ変換器によれば、出力電圧に必要な電圧レベルの一部を補間によって生成できるため、基準電圧発生手段で発生する電圧の数を、必要とされる電圧数よりも大幅に減らすことができる。したがって、基準電圧発生手段の素子、例えば抵抗素子の数を、従来の技術に比べて著しく減少させることができる。さらに、基準電圧発生手段から発生される基準電圧の数が少ないので、基準電圧を選択する基準電圧選択手段の素子、例えばオン・オフするためのスイッチ素子の数を、従来の技術に比べて著しく減少させることができる。
【００２５】
それゆえ、上記ＤＡ変換器によれば、必要とされる出力電圧数が増えても、抵抗やスイッチ等の回路構成素子の数の急激な増加を抑えることができ、その結果、製造コストの増大を抑えるとともに、小型化することが可能となる。
【００２７】
上記の構成により、さらに、デジタル信号のＡビットを基準電圧選択ビットとして、基準電圧発生手段が発生する電圧レベルが隣接する２つの基準電圧を選択するために使用する。これにより、Ａビットの基準電圧選択ビットによって２Ａ  通りに上記２つの基準電圧を指定できる。
【００２８】
これにより、基準電圧発生手段によって２Ａ  ＋１（Ａ＝１，２，…）通りの基準電圧を発生させ、デジタル信号のＡビット（基準電圧選択ビット）によって基準電圧選択手段に対して上記２つの基準電圧を２Ａ  通りに指定することができる。したがって、基準電圧発生手段およびデジタル信号を効率よく利用できる。
【００３０】
上記の構成により、さらに、電圧生成手段は、基準電圧以外の電圧レベルの電圧を、基準電圧選択手段によって選択された上記２つの基準電圧に基づく線形補間によって生成する。よって、補間のための演算が単純であるため、電圧生成手段の実現が容易である。また、液晶駆動装置に上記ＤＡ変換器を適用する場合に、線形補間は階調レベルに対応した電圧レベルの生成に好適である。
【００３２】
上記の構成により、さらに、デジタル信号のＢビットを生成電圧選択ビットとして、出力電圧の電圧レベルを指定するために使用する。これにより、Ｂビットの生成電圧選択ビットによって２Ｂ  通りに出力電圧を指定できる。よって、基準電圧の一方をそのまま出力電圧とする場合に１通りを割り当てても、上記２つの基準電圧の間にあらかじめ設定されている複数の電圧レベルから、２Ｂ  −１通りに補間電圧を指定できる。すなわち、上記２つの基準電圧の間において、補間電圧を２Ｂ  −１通りに選択できる。
【００３３】
また、電圧生成手段は、上記２つの基準電圧の一方に対して２Ｃ  倍の重み付けを行う重み付け手段を備えているため、上記２つの基準電圧を両端とする重み付け平均を演算することによって、上記２つの基準電圧の間に２Ｂ  −１個の補間電圧を生成することができる。
【００３４】
例えば、生成電圧選択ビットを２ビットとすると、電圧生成手段で生成する電圧を４通りに指定できる。そして、基準電圧をＶ０  ，Ｖ４  とすると、電圧生成手段は、重み付け手段によってＶ０  あるいはＶ４  に対して２倍の重み付けができるため、基準電圧Ｖ０  ，Ｖ４  に基づいて重み付き平均を演算して、（Ｖ０  ×３＋Ｖ４  ）／４＝Ｖ１  ，（Ｖ０  ×２＋Ｖ４  ×２）／４＝Ｖ２  ，（Ｖ０  ＋Ｖ４  ×３）／４＝Ｖ３  を、基準電圧Ｖ０  およびＶ４  の間に生成することができる。すなわち、基準電圧Ｖ０  とＶ４  との間を均等に４分割する電圧として、３つの補間電圧Ｖ１  ，Ｖ２  ，Ｖ３  を生成することができる。
【００３５】
このように、デジタル信号のＢビット（生成電圧選択ビット）によって生成電圧選択手段に対して出力電圧の電圧レベルを２Ｂ  通りに指定し、電圧生成手段によって上記２つの基準電圧に基づき重み付き平均を演算することにより２Ｂ  通りに出力電圧を生成することができる。
【００３６】
よって、上記ＤＡ変換器によれば、生成電圧発生手段およびデジタル信号を効率よく利用できる。また、補間のための演算が単純であるため、電圧生成手段の実現が容易である。また、液晶駆動装置に上記ＤＡ変換器を適用する場合に、線形補間は階調レベルに対応した電圧レベルの生成に好適である。
【００３７】
本発明のＤＡ変換器は、上記の課題を解決するために、さらに、上記デジタル信号が上記基準電圧選択ビットと上記生成電圧選択ビットとからなり、かつ、上記生成電圧選択ビットが２ビットであることを特徴としている。
【００３８】
上記デジタル信号をＡ＋Ｂ＝Ｎビットとすると、Ｂが２であるため、Ａ＝Ｎ−２となる。この場合、上記ＤＡ変換器は、Ｎビットのデジタル信号を２Ｎ  通りのアナログ信号に変換するＤＡ変換器であって、上記基準電圧発生手段は、基準電圧を２Ｎ−２  ＋１通りの電圧レベルで発生する。また、上記基準電圧選択手段は、デジタル信号のＮ−２ビットに従って電圧レベルが隣接する２つの基準電圧を選択する。また、生成電圧選択手段は、上記２つの基準電圧の電圧レベルの間にあらかじめ設定された２２  −１＝３個（１個は一方の基準電圧をそのまま出力する場合に割り当てる）の補間電圧から、１つを上記デジタル信号の２ビットに従って選択する。そして、上記電圧生成手段は、上記２つの基準電圧に基づき、上記２つの基準電圧の一方に対して２倍の重み付けを行って、重み付け平均の演算を行うことにより上記補間電圧を生成する。
【００３９】
例えば、６ビットのデジタル信号に従って６４階調の表示を行う液晶駆動装置に搭載するＤＡ変換器の場合、基準電圧発生手段が４階調おきに相当する１７通りの電圧（Ｖ０  ，Ｖ４  ，Ｖ８  ，…，Ｖ６０，Ｖ６４）を発生し、１６区間（Ｖ４（ａ＋１）とＶ４ａとの間（ａ＝０，１，…，１５））に、それぞれ３つの補間電圧を生成して補間することができる。
【００４０】
よって、上記ＤＡ変換器によれば、出力電圧に必要な電圧レベルの一部を補間によって生成できるため、基準電圧発生手段で発生する電圧の数を、必要とされる電圧数よりも大幅に減らすことができる。したがって、基準電圧発生手段の例えば抵抗素子の数、および基準電圧選択手段の例えばスイッチ素子の数を、従来の技術に比べて著しく減少させることができる。
【００４１】
本発明のＤＡ変換器は、上記の課題を解決するために、さらに、上記基準電圧発生手段は、複数の抵抗素子を互いに接続し、これらの抵抗素子の間の接続部から上記基準電圧を発生させる抵抗分圧回路であることを特徴としている。
【００４２】
上記の構成により、さらに、基準電圧発生手段は、複数の抵抗素子を互いに接続し、これらの抵抗素子の間の接続部から基準電圧を発生させる。例えば、２Ａ  個の抵抗素子を直列に接続して、２Ａ  ＋１（Ａ＝１，２，…）通りの基準電圧を発生させ、デジタル信号のＡビット（基準電圧選択ビット）によって基準電圧選択手段に対して上記２つの基準電圧を２Ａ  通りに指定することができる。
【００４３】
したがって、抵抗素子の抵抗値を自由に設定できるため、基準電圧の設定の自由度を増大させることができるとともに、基準電圧発生手段をより簡単な構成とすることができる。
本発明のＤＡ変換器は、上記の課題を解決するために、電圧レベルが互いに異なる基準電圧を発生し、Ｎビットのデジタル信号に従い上記基準電圧に基づいて出力電圧を出力することによって、上記デジタル信号を２Ｎ通りのアナログ信号に変換するＤＡ変換器において、２Ａ＋１通り（Ａ＝１，２，…）の上記基準電圧を発生する基準電圧発生手段と、上記デジタル信号の上位Ａビットである基準電圧選択ビットに基づいて、電圧レベルが隣り合う２つの上記基準電圧を選択する基準電圧選択手段と、上記デジタル信号の下位Ｂビット（Ｂ＝２，３，…，（Ｎ−Ａ））である生成電圧選択ビットのそれぞれに基づいて、上記２つの基準電圧の何れか一方を選択する生成電圧選択手段と、上記２つの基準電圧に関して、電圧レベルの低い方の基準電圧に対する重みを１とし、上記生成電圧選択ビットのうち下位側からＤ番目のビット（Ｄ＝１，２，…，Ｂ）に基づいて選択された基準電圧に対する重みを２Ｄ―１として重み付け平均を行った電圧を上記出力電圧として生成する電圧生成手段とを備えることを特徴としている。
本発明のＤＡ変換器は、上記の課題を解決するために、さらに、上記電圧生成手段は、２Ｂ個の差動増幅回路を備えており、これらの差動増幅回路の逆相入力端子は共通に接続されており、上記２つの基準電圧に関して、電圧レベルの低い方の基準電圧は、１個の上記差動増幅回路の同相入力端子に入力され、上記生成電圧選択ビットのうち下位側からＤ番目のビットに基づいて選択された基準電圧は、２Ｄ−１個の上記差動増幅回路において共通に接続された同相入力端子に入力されていることを特徴としている。
【００４４】
また、本発明の液晶駆動装置は、上記の課題を解決するために、上記ＤＡ変換器を搭載したことを特徴としている。
【００４５】
上記の構成により、上記ＤＡ変換器を搭載することによって、上記液晶駆動装置は、表示の多階調化および高精細化を図っても、回路構成素子の数の急激な増加を抑えることができ、その結果、製造コストの増大を抑えるとともに、小型化することが可能になる。
【００４６】
通常、上記ＤＡ変換器を液晶駆動装置に搭載する場合、基準電圧選択手段を液晶駆動出力端子ごとに設ける必要がある。特にカラー表示の液晶駆動装置の場合、液晶駆動出力端子を表示データＲ，Ｇ，Ｂそれぞれの表示ごとに設ける必要がある。
【００４７】
よって、液晶駆動装置の中でも回路規模の大きい、基準電圧選択手段の規模の削減は、チップサイズの大幅な縮小を可能とし、これに伴うコスト削減に大きく寄与する。加えて、液晶駆動装置の回路規模の縮小は、これを搭載する液晶表示装置の小型化につながる。したがって、色数増加のための多階調化および画素数増加による高分解能化を含めて高品位な液晶表示装置を実現することができる。さらに、液晶表示装置を小型化することがきる。
【００４８】
【発明の実施の形態】
本発明の実施の一形態について図１から図９に基づいて説明すれば、以下のとおりである。
【００４９】
本実施の形態に係るＤＡ変換器１０（図１，図９）は、ＭＯＳトランジスタ構成のオペアンプを備えており、特に、アクティブマトリクス方式の液晶表示装置の液晶駆動装置等に使用することができるものである。
【００５０】
まず、図５から図９を参照しながら、上記ＤＡ変換器１０を備えた液晶表示装置の構成、その液晶表示装置の液晶パネルの構成、その液晶駆動波形、およびその液晶表示装置に設けられているソースドライバの構成について説明する。
【００５１】
図５に、アクティブマトリクス方式の代表例であるＴＦＴ（薄膜トランジスタ）方式の液晶表示装置２０のブロック構成を示す。
【００５２】
この液晶表示装置２０は、液晶表示部と、それを駆動する液晶駆動回路（液晶駆動装置）とに分かれる。液晶表示部は、ＴＦＴ方式の液晶パネル２１を備えており、液晶パネル２１には、図示しない液晶表示素子と、後述する対向電極（共通電極）２６とが設けられている。
【００５３】
一方、この液晶駆動回路は、それぞれＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）からなるソースドライバ２２およびゲートドライバ２３と、コントローラ２４と、液晶駆動電源２５とを備えている。コントローラ２４は、ソースドライバ２２に表示データＤおよび制御信号Ｓ１を入力するとともに、ゲートドライバ２３に制御信号Ｓ２を入力する。これにより、コントローラ２４は、ゲートドライバ２３に垂直同期信号を入力するとともに、ソースドライバ２２およびゲートドライバ２３に水平同期信号を入力する。
【００５４】
外部から入力された表示データは、コントローラ２４を通してデジタル信号でソースドライバ２２へ上記表示データＤとして入力される。ソースドライバ２２は、入力された表示データを時分割で内部にラッチし、その後、コントローラ２４から入力される上記水平同期信号に同期してＤＡ変換を行う。そして、ＤＡ変換によって得られた、階調表示用のアナログ電圧（階調表示電圧）を、液晶駆動電圧出力端子１７ｔ（図９、後述）から、ソース信号ライン３４（図６、後述）を介して、その液晶駆動電圧出力端子１７ｔに対応した、液晶パネル２１の液晶表示素子（図示せず）へそれぞれ出力する。
【００５５】
図６に、上記液晶パネル２１の構成を示す。液晶パネル２１には、画素電極３１、画素容量３２、画素への電圧印加をオン・オフする素子としてのＴＦＴ３３、ソース信号ライン３４、ゲート信号ライン３５、対向電極２６が設けられている。なお、図中の領域Ａは１画素分の液晶表示素子を示す。
【００５６】
ソース信号ライン３４には、ソースドライバ２２（図５）から、表示対象の画素の明るさに応じた階調表示電圧が与えられる。ゲート信号ライン３５には、ゲートドライバ２３（図５）から、図６において縦方向に並んだＴＦＴ３３が順次オンするように走査信号が与えられる。そして、オン状態のＴＦＴ３３を通して、該ＴＦＴ３３のドレインに接続された画素電極３１にソース信号ライン３４の電圧が印加され、対向電極２６との間の画素容量３２に蓄積されることによって、液晶の光透過率が変化して、画素の表示が行われる。
【００５７】
ここで、図７および図８に、上記液晶パネル２１の液晶駆動波形の例を示す。図７および図８には、ソースドライバ２２の駆動波形ｐ２２ａ，ｐ２２ｂ、ゲートドライバ２３の駆動波形ｐ２３ａ，ｐ２３ｂ、対向電極２６の電位ｐ２６ａ，ｐ２６ｂ、画素電極３１の電圧波形ｐ３１ａ，ｐ３１ｂをそれぞれ示してある。また、液晶材料に印加される電圧は、画素電極３１と対向電極２６との電位差であり、両図中には斜線で示している。
【００５８】
例えば、図７では、ゲートドライバ２３の駆動波形ｐ２３ａにより、ＨｉｇｈレベルのときＴＦＴ３３がオンし、ソースドライバ２２の駆動波形ｐ２２ａと対向電極２６の電位ｐ２６ａとの差が画素電極３１に印加される。このあと、ゲートドライバ２３の駆動波形ｐ２３ａはＬｏｗレベルとなり、ＴＦＴ３３はオフ状態となる。このとき、画素では、画素容量３２があるため、電圧波形ｐ３１ａのように上述の電圧が維持される。また、図８は、図７の場合と比べて液晶材料への印加電圧が低い場合であるが、この点を除き図７の場合と同様に動作することを示している。
【００５９】
このように、上記液晶表示装置２０では、液晶パネル２１の液晶材料に印加する電圧をアナログ電圧として変化させることにより、画素の光透過率をアナログ的に変えて、多階調表示を実現している。したがって、表示可能な階調数は、液晶材料に印加されるアナログ電圧の選択肢の数により決定される。
【００６０】
図９に、上記ソースドライバ２２のブロック図の一例を示す。入力されたデジタル信号の表示データは、Ｒ（赤），Ｇ（緑），Ｂ（青）ごとの表示データＤＲ，ＤＧ，ＤＢとなっており、この表示データは、一旦、入力ラッチ回路１１にてラッチされたあと、スタートパルスＳＰが入力されるとともにクロックＣＫによりシフトするシフトレジスタ１２の動作に合わせて、時分割でサンプリングメモリ１３に記憶され、その後、水平同期信号（図示せず）に基づいてホールドメモリ１４に一括転送される。Ｓはカスケード出力である。基準電圧発生回路（基準電圧発生手段）１８は、参照電圧ＶＲに基づき、各レベルの基準電圧を発生する。上記ホールドメモリ１４の表示データは、レベルシフタ回路１５を通して、選択回路（ＤＡ（デジタル−アナログ）変換回路）１６へ送られ、そこで、上記基準電圧発生回路１８からの各レベルの基準電圧を基にアナログ電圧に変換される。そして、出力回路であるボルテージフォロア回路（電圧生成手段）１７により、液晶駆動電圧出力端子１７ｔから、階調表示電圧として、各液晶表示素子（図示せず。なお、図６の領域Ａ参照）へ出力される。
【００６１】
ここで、上記の選択回路１６、ボルテージフォロア回路１７、基準電圧発生回路１８によって、上記ＤＡ変換器１０が構成されている。そして、液晶表示装置２０においては、このＤＡ変換器１０を用いて上記のように液晶駆動回路を構成し、それによって、上述のように、上記液晶パネル２１に表示するデジタルデータ（各色の表示データＤＲ，ＤＧ，ＤＢ）をＤＡ変換器１０によりＤＡ変換して、各液晶表示素子に印加するようになっている。
【００６２】
以下、図１から図４を参照しながら、上記ＤＡ変換器１０について詳細に説明する。
【００６３】
まず、図１を用いて、選択回路（選択手段）１６、ボルテージフォロア回路（出力手段）１７、基準電圧発生回路（基準電圧発生手段）１８の構成を説明する。なお、上記回路以外にも、液晶表示での輝度調整を行う回路を設けることもできる。
【００６４】
図１に示した上記ＤＡ変換器１０は、６ビットの表示データから６４階調表示に必要な６４通りのアナログ電圧を出力する構成例である。なお、表示データは、Ｂｉｔ５がＭＳＢであり、Ｂｉｔ０がＬＳＢである。
【００６５】
図１に示すように、上記ＤＡ変換器１０には、抵抗分圧回路による基準電圧発生回路１８が設けられている。すなわち、基準電圧発生回路１８は、複数の抵抗素子を互いに接続し、これらの抵抗素子の間の接続部から基準電圧を発生させる抵抗分圧回路である。この基準電圧発生回路１８は、１６個の抵抗素子が直列に接続された構成であり、その一方の端子には、液晶駆動電圧の最大値（Ｖ６４）が、別の端子には最小値（Ｖ０  ）の電圧が入力される。これにより、各抵抗の端子からは、１７通りの電圧（Ｖ０  ，Ｖ４  ，Ｖ８  ，…，Ｖ６０，Ｖ６４）が、上記抵抗素子の抵抗値に応じた比率で発生することになる。なお、この１７通りの電圧は、液晶駆動電圧としては、４階調おきの電圧に相当するものである。
【００６６】
つぎに、選択回路１６の回路構成および入出力関係について説明する。
【００６７】
図１に示すように、上記ＤＡ変換器１０には、３つの出力を持つ選択回路１６が設けられている。この選択回路１６は、６ビットからなる表示データ（デジタル表示信号）に従って、該当する電圧を、基準電圧発生回路１８から入力された１７通りの電圧の中から、１つもしくは２つの電圧を選択して出力するものである。この選択回路１６は、例えばＭＯＳトランジスタやトランスミッションゲート等のアナログスイッチによって構成できる。そして、各スイッチは、２個のスイッチで１組のスイッチ対として構成され、６ビットの表示データに基づき、２つの入力信号の一方を選択して出力する。
【００６８】
ここで、上記選択回路１６は、表示データのＢｉｔ５〜２（基準電圧選択ビット）に基づいて、電圧レベルが隣接する２つの基準電圧を選択する基準電圧選択回路１６ａ（基準電圧選択手段）（ＳＷ（５）〜ＳＷ（２））と、表示データのＢｉｔ１，０（生成電圧選択ビット）に基づいて、上記基準電圧選択回路１６ａで選択された２つの基準電圧の間で補間電圧の電圧レベル（すなわち、階調）を選択する生成電圧選択回路（生成電圧選択手段）１６ｂ（ＳＷ（１），ＳＷ（０））とを備えて構成されている。
【００６９】
図１では、各スイッチ対をＳＷ（ｘ、ｙ）のように表すこととする。ここで、ｘは図中の横の位置を示すものであり、右から順に、０，１，２，…，５のように付され、Ｂｉｔの番号に一致する。また、ｙは図中の縦の位置を示すものであり、下から順に、１，２，…のように付される。また、１つのスイッチ対に含まれる２個のスイッチのうち、図中の上側のスイッチにＵを、下側のスイッチにＤをそれぞれ付して区別することとする。例えば、右から４個目、下から２個目のスイッチ対は、ＳＷ（３，２）のように表記される。また、そのスイッチ対のうちの上側のスイッチはＳＷ（３，２）Ｕと表記され、下側のスイッチはＳＷ（３，２）Ｄと表記される。
【００７０】
また、右から所定個目のスイッチ対を総称して、２つ目の数字を付さずに表記することとする。例えば、右から４個目のスイッチ対は、ＳＷ（３，１），ＳＷ（３，２），ＳＷ（３，３）であるが、これらは、ＳＷ（３）のように総称される。また、右から所定個目の全スイッチ対における上側のスイッチを総称して、２つ目の数字を付さずに表記することとする。例えば、右から４個目のスイッチ対のうちの上側のスイッチは、ＳＷ（３，１）Ｕ，ＳＷ（３，２）Ｕ，ＳＷ（３，３）Ｕであるが、これらは、ＳＷ（３）Ｕのように総称される。下側についても同様である。
【００７１】
各ビットにおけるスイッチの配置関係について説明する。
【００７２】
６ビットの表示データのうち、Ｂｉｔ５（ＭＳＢ）により動作するスイッチ対は、９組、すなわちＳＷ（５，１）〜ＳＷ（５，９）からなっており、それぞれは２個のスイッチＵとＤとで構成されている。
【００７３】
ＳＷ（５，１）Ｄの一端にはＶ０  が、ＳＷ（５，１）Ｕの一端にはＶ３２が入力されている。また、このＳＷ（５，１）ＤおよびＳＷ（５，１）Ｕの他の一端は、互いに接続されて共通端子となっている。ＳＷ（５，２）Ｄの一端にはＶ４  が、ＳＷ（５，２）Ｕの一端にはＶ３６が入力されている。また、このＳＷ（５，２）ＤおよびＳＷ（５、２）Ｕの他の一端は、互いに接続されて共通端子となっている。以下、同様に、ＳＷ（５，ｎ）Ｄの一端にはＶ４（ｎ−１）が、ＳＷ（５，ｎ）Ｕの一端にはＶ４（ｎ−１）＋３２  が入力されている。また、このＳＷ（５，ｎ）ＤおよびＳＷ（５，ｎ）Ｕの他の一端は、互いに接続されて共通端子となっている。なお、ｎ＝１，２，…，９である。
【００７４】
これらのスイッチ対ＳＷ（５）は連動しており、Ｂｉｔ５が「０」の時には、下側のスイッチであるＳＷ（５）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（５）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ５が「１」の時には、下側のスイッチであるＳＷ（５）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（５）Ｕが導通（ＯＮ）する。
【００７５】
つぎに、Ｂｉｔ４により動作するスイッチ対は、５組、すなわちＳＷ（４，１）〜ＳＷ（４，５）からなっており、上記同様、それぞれは２個のスイッチＵおよびＤで構成されている。
【００７６】
ＳＷ（４，１）Ｄの一端にはＳＷ（５，１）の共通端子が接続され、ＳＷ（４，１）Ｕの一端にはＳＷ（５，５）の共通端子が接続されている。また、このＳＷ（４，１）ＤおよびＳＷ（４，１）Ｕの他の一端は、互いに接続されて共通端子となっている。以下、同様に、ＳＷ（４，ｍ）Ｄの一端にはＳＷ（５，ｍ）の共通端子が接続され、ＳＷ（４，ｍ）Ｕの一端にはＳＷ（５，ｍ＋４）の共通端子が接続されている。また、このＳＷ（４，ｍ）ＤおよびＳＷ（４，ｍ）Ｕの他の一端は、互いに接続されて共通端子となっている。なお、ｍ＝１，２，…，５である。
【００７７】
これらのスイッチ対ＳＷ（４）は連動しており、Ｂｉｔ４が「０」の時には、下側のスイッチであるＳＷ（４）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（４）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ４が「１」の時には、下側のスイッチであるＳＷ（４）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（４）Ｕが導通（ＯＮ）する。
【００７８】
つぎに、Ｂｉｔ３により動作するスイッチ対は、３組、すなわちＳＷ（３，１）〜ＳＷ（３，３）からなっており、上記同様、それぞれは２個のスイッチＵおよびＤで構成されている。
【００７９】
ＳＷ（３，１）Ｄの一端にはＳＷ（４，１）の共通端子が接続され、ＳＷ（３，１）Ｕの一端にはＳＷ（４，３）の共通端子が接続されている。また、このＳＷ（３，１）ＤおよびＳＷ（３，１）Ｕの他の一端は、互いに接続されて共通端子となっている。以下、同様に、ＳＷ（３，ｋ）Ｄの一端にはＳＷ（４，ｋ）の共通端子が接続され、ＳＷ（３，ｋ）Ｕの一端にはＳＷ（４，ｋ＋２）の共通端子が接続されている。また、このＳＷ（３，ｋ）ＤおよびＳＷ（３，ｋ）Ｕの他の一端は、互いに接続されて共通端子となっている。なお、ｋ＝１，２，３である。
【００８０】
これらのスイッチ対ＳＷ（３）は連動しており、Ｂｉｔ３が「０」の時には、下側のスイッチであるＳＷ（３）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（３）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ３が「１」の時には、下側のスイッチであるＳＷ（３）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（３）Ｕが導通（ＯＮ）する。
【００８１】
つぎに、Ｂｉｔ２により動作するスイッチ対は、２組、すなわちＳＷ（２，１），ＳＷ（２，２）からなっており、上記同様、それぞれは２個のスイッチＵおよびＤで構成されている。
【００８２】
ＳＷ（２，１）Ｄの一端にはＳＷ（３，１）の共通端子が接続され、ＳＷ（２，１）Ｕの一端にはＳＷ（３，２）の共通端子が接続されている。また、このＳＷ（２，１）ＤおよびＳＷ（２，１）Ｕの他の一端は、互いに接続されて共通端子となっている。
【００８３】
また、ＳＷ（２，２）Ｄの一端にはＳＷ（３，２）の共通端子が接続され、ＳＷ（２，２）Ｕの一端にはＳＷ（３，３）の共通端子が接続されている。また、このＳＷ（２，２）ＤおよびＳＷ（２，２）Ｕの他の一端は、互いに接続されて共通端子となっている。
【００８４】
言い換えれば、ＳＷ（２，ｊ）Ｄの一端にはＳＷ（３，ｊ）の共通端子が接続され、ＳＷ（２，ｊ）Ｕの一端にはＳＷ（３，ｊ＋１）の共通端子が接続されている。また、このＳＷ（２，ｊ）ＤおよびＳＷ（２，ｊ）Ｕの他の一端は、互いに接続されて共通端子となっている。なお、ｊ＝１，２である。
【００８５】
これらのスイッチ対ＳＷ（２）は連動しており、Ｂｉｔ２が「０」の時には、下側のスイッチであるＳＷ（２）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（２）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ２が「１」の時には、下側のスイッチであるＳＷ（２）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（２）Ｕが導通（ＯＮ）する。
【００８６】
つぎに、Ｂｉｔ１により動作するスイッチ対は、１組、すなわちＳＷ（１，１）からなっており、上記同様、２個のスイッチＵおよびＤで構成されている。
【００８７】
ＳＷ（１，１）Ｄの一端にはＳＷ（２，１）の共通端子が接続され、ＳＷ（１，１）Ｕの一端にはＳＷ（２，２）の共通端子が接続されている。また、このＳＷ（１，１）ＤおよびＳＷ（１，１）Ｕの他の一端は、互いに接続されて共通端子となっており、さらに、ボルテージフォロア回路１７の入力端子ＩＮ１  に接続されている。
【００８８】
このスイッチ対ＳＷ（１，１）は連動しており、Ｂｉｔ１が「０」の時には、下側のスイッチであるＳＷ（１，１）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（１，１）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ１が「１」の時には、下側のスイッチであるＳＷ（１，１）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（１，１）Ｕが導通（ＯＮ）する。
【００８９】
最後に、Ｂｉｔ０（ＬＳＢ）により動作するスイッチ対は、１組すなわちＳＷ（０，１）からなっており、上記同様、このスイッチ対は、２個のスイッチＵおよびＤで構成されている。
【００９０】
ＳＷ（０，１）Ｄの一端にはＳＷ（２，１）の共通端子が接続され、ＳＷ（０，１）Ｕの一端にはＳＷ（２、２）の共通端子が接続されている。また、このＳＷ（０，１）ＤおよびＳＷ（０，１）Ｕの他の一端は、互いに接続されて共通端子となっており、さらに、ボルテージフォロア回路１７の入力端子ＩＮ２  に接続されている。
【００９１】
このスイッチ対ＳＷ（０，１）は連動しており、Ｂｉｔ０が「０」の時には、下側のスイッチであるＳＷ（０，１）Ｄが導通（ＯＮ）し、逆に、上側のスイッチであるＳＷ（０，１）Ｕが非導通（ＯＦＦ）となる。一方、Ｂｉｔ０が「１」の時には、下側のスイッチであるＳＷ（０，１）Ｄが非導通（ＯＦＦ）となり、逆に、上側のスイッチであるＳＷ（０，１）Ｕが導通（ＯＮ）する。
【００９２】
また、上記ＳＷ（２，１）の共通端子は、上記のようにＳＷ（１，１）ＤおよびＳＷ（０，１）Ｄの一端に接続されるとともに、ボルテージフォロア回路１７の入力端子ＩＮ３  にも接続されている。
【００９３】
ここで、図４は、上記選択回路１６の動作をまとめたものである。同図は、６ビットの表示データと、選択回路１６の出力（ＩＮ１  ，ＩＮ２  ，ＩＮ３  に入力される電圧）およびボルテージフォロア回路１７の出力電圧Ｖｏｕｔ  （後述）との関係を表す。
【００９４】
図４に示されるように、選択回路１６の出力、すなわち、ボルテージフォロア回路１７の入力端子（ＩＮ３  ，ＩＮ２  ，ＩＮ１  ）への入力電圧（ＶＩＮ３  ，ＶＩＮ２  ，ＶＩＮ１  ）は、表示データの下位２ビット（Ｂｉｔ１，Ｂｉｔ０）（生成電圧選択ビット）によって、つぎのように整理できる。すなわち、表示データの下位２ビットが（０，０）の時には入力端子（ＩＮ３  ，ＩＮ２  ，ＩＮ１  ）へは（Ｖ４ａ，Ｖ４ａ，Ｖ４ａ）が、（０，１）の時には（Ｖ４ａ，Ｖ４（ａ＋１），Ｖ４ａ）が、（１，０）の時には（Ｖ４ａ，Ｖ４ａ，Ｖ４（ａ＋１））が、（１，１）の時には（Ｖ４ａ，Ｖ４（ａ＋１），Ｖ４（ａ＋１））が入力される。ここで、ａは表示データの上位４ビット（Ｂｉｔ５〜Ｂｉｔ２）（基準電圧選択ビット）で表される値であり、この例では、ａ＝０，１，…，１５の値をとる。
【００９５】
つづいて、ボルテージフォロア回路１７について説明する。
【００９６】
このボルテージフォロア回路１７は、図４に示したように、３つ入力端子（ＩＮ３  ，ＩＮ２  ，ＩＮ１  ）への入力電圧（ＶＩＮ３  ，ＶＩＮ２  ，ＶＩＮ１  ）から、以下の関係の出力電圧Ｖｏｕｔ  を出力端子ＯＵＴより出力するものである。
【００９７】
Ｖｏｕｔ  ＝（ＶＩＮ３  ＋ＶＩＮ２  ＋ＶＩＮ１  ×２）／４
ここで、上記のように、入力端子ＩＮ１  への入力は２倍の重み付けがなされている。
【００９８】
よって、ボルテージフォロア回路１７の入出力関係は以下のとおりである。すなわち、入力電圧（ＶＩＮ３  ，ＶＩＮ２  ，ＶＩＮ１  ）が、
（Ｖ４ａ，Ｖ４ａ，Ｖ４ａ）の時、Ｖｏｕｔ  ＝Ｖ４ａ                      …（１）
（Ｖ４ａ，Ｖ４（ａ＋１），Ｖ４ａ）の時、Ｖｏｕｔ  ＝［Ｖ４ａ×３＋Ｖ４（ａ＋１）］／４…（２）
（Ｖ４ａ，Ｖ４ａ，Ｖ４（ａ＋１））の時、Ｖｏｕｔ  ＝［Ｖ４ａ×２＋Ｖ４（ａ＋１）×２］／４…（３）
（Ｖ４ａ，Ｖ４（ａ＋１），Ｖ４（ａ＋１））の時、Ｖｏｕｔ  ＝［Ｖ４ａ＋Ｖ４（ａ＋１）×３］／４…（４）
が、出力電圧として出力されることになる。
なお、入力電圧（ＶＩＮ３  ，ＶＩＮ２  ，ＶＩＮ１  ）が、
（Ｖ４（ａ＋１），Ｖ４（ａ＋１），Ｖ４（ａ＋１））の時、Ｖｏｕｔ  ＝Ｖ４（ａ＋１）      …（５）
が、出力電圧として出力される。
【００９９】
これは、表示データの基準電圧選択ビットに基づいて、基準電圧発生回路１８（図１）が有する基準電圧から選択された基準電圧Ｖ４ａおよびＶ４（ａ＋１）の電圧間を均等に４分割する電圧レベルの電圧を線形補間によって生成して、基準電圧Ｖ４ａとＶ４（ａ＋１）との間を補間することを表している。例えば、ボルテージフォロア回路１７は、ａ＝０とすると、Ｖ０  （式（１）に相当）とＶ４  （式（５）に相当）との間を４分割する電圧として、３つの電圧Ｖ１  ，Ｖ２  ，Ｖ３  （式（２），（３），（４）に相当）を生成できる。そして、ボルテージフォロア回路１７は、生成電圧選択回路１６ｂから入力電圧（ＶＩＮ３  ，ＶＩＮ２  ，ＶＩＮ１  ）として供給された基準電圧の組み合わせに応じて、電圧Ｖ０  ，Ｖ１  ，Ｖ２  ，Ｖ３  の内の何れか一つを出力電圧Ｖｏｕｔ  として出力する。
【０１００】
このように、上記ボルテージフォロア回路１７は、基準電圧Ｖ６４からＶ０  の間にある１６区間（Ｖ４（ａ＋１）とＶ４ａとの間（ａ＝０，１，…，１５））に、それぞれ３つの電圧（補間電圧）を生成して補間することができる。よって、この補間により、基準電圧Ｖ６４からＶ０  の間の抵抗分割により生成した１７の電圧レベルから、６４階調表示に必要な６４通りのアナログ電圧を６ビットの表示データ（４ビットの基準電圧選択ビット、２ビットの生成電圧選択ビット）に基づいて出力することができる。
【０１０１】
ここで、上記のような出力電圧Ｖｏｕｔ  を出力するためのボルテージフォロア回路１７の一例であるボルテージフォロア回路（電圧生成手段）１７Ａについて説明する。
【０１０２】
図２に示すように、上記ボルテージフォロア回路１７Ａでは、ＩＮ１  （２つ共通），ＩＮ２  ，ＩＮ３  は各々同相入力端子である。また、／ＩＮ１  （２つ共通），／ＩＮ２  ，／ＩＮ３  は各々逆相入力端子であり互いに接続されて共通になっている。
【０１０３】
トランジスタＮ１〜Ｎ８は、Ｎ１とＮ２、Ｎ３とＮ４、Ｎ５とＮ６、Ｎ７とＮ８が各々差動対を形成するとともに、各々のソースが接続されて各々定電流源として動作するトランジスタＮ９〜Ｎ１２を介して接地されている。
【０１０４】
トランジスタＮ９〜Ｎ１２は、各々の差動対トランジスタの動作電流を供給するものであり、入力端子Ｉｎｆからの入力電圧ＶＩｎｆにより各トランジスタＮ９〜Ｎ１２に共通の電流が流れることになる。
【０１０５】
トランジスタＮ１，Ｎ３，Ｎ５，Ｎ７のドレインは互いに接続され、カレントミラー回路を構成しているＰチャンネルＭＯＳトランジスタＰ１のドレインと接続されている。一方、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８のドレインは互いに接続され、前記カレントミラー回路を構成しダイオード接続されているＰチャンネルＭＯＳトランジスタＰ２のドレインと接続される。そして、トランジスタＰ１およびＰ２は、ソースが電源に接続されている。
【０１０６】
出力端子ＯＵＴが設けられており、これはＰチャンネルＭＯＳトランジスタＰ３と、これに動作電流を供給する定電流源として動作するＮチャンネルＭＯＳトランジスタＮ１３とで構成されている。
【０１０７】
トランジスタＰ３のドレインはトランジスタＮ１３を介して接地され、トランジスタＰ３のソースは電源に接続されている。また、トランジスタＮ２，Ｎ４，Ｎ６，Ｎ８のゲートとトランジスタＰ３のドレインとは互いに接続され、出力端子ＯＵＴとなっている。トランジスタＰ３のゲートは、先述のトランジスタＰ１のドレインと接続されている。また、トランジスタＮ１３のゲートは、トランジスタＮ９〜Ｎ１２のゲートと共通である。
【０１０８】
ここで、定電流源として動作するＮチャネルＭＯＳトランジスタＮ９〜Ｎ１３の各々を流れる電流は等しく、これをＩとする。また、差動対を形成するＮチャネルＭＯＳトランジスタＮ１〜Ｎ８の特性は似通っており、全て同一の伝達コンダクタンスｇｍを持つ。
【０１０９】
なお、上記トランジスタＮ１，Ｎ２，Ｎ９による差動対と上記トランジスタＮ３，Ｎ４，Ｎ１０による差動対の各々の同相入力端子が共通な入力端子ＩＮ１  に接続されることにより、入力端子ＩＮ１  に入力される基準電圧（入力電圧ＶＩＮ１  ）は入力端子ＩＮ２  および入力端子ＩＮ３  に入力される基準電圧（入力電圧ＶＩＮ２  および入力電圧ＶＩＮ３  ）に対して２倍の重み付けが行われている。
【０１１０】
ここで、動作の説明を容易にするために、まず、ボルテージフォロア回路１７Ａから出力回路（トランジスタＰ３およびＮ１３）を切り離した状態について説明する。
【０１１１】
入力端子ＩＮ１  （２つ共通）には入力電圧ＶＩＮ１  が入力され、一方、入力端子／ＩＮ１  （２つ共通）には共通電圧Ｖｄが入力されているとすると、ＮチャネルＭＯＳトランジスタＮ１（Ｎ３も同じ）のドレイン電流ｉ１  （ｉ３  も同じ）、およびＮ２（Ｎ４も同じ）のドレイン電流ｉ２  （ｉ４  も同じ）は、次式で表わされる。
【０１１２】
0003594125.tif 000002
ここで、△ｖａ＝Ｖｄ−ＶＩＮ１  
同様に、入力端子ＩＮ２  には入力電圧ＶＩＮ２  が入力され、一方、入力端子／ＩＮ２  には共通電圧Ｖｄが入力されているとすると、ＮチャネルＭＯＳトランジスタＮ５のドレイン電流ｉ５  、およびＮ６のドレイン電流ｉ６  は、次式で表わされる。
【０１１３】
ｉ５  ＝（Ｉ／２）＋ｇｍ（Ｖｄ−ＶＩＮ２  ）＝（Ｉ／２）＋ｇｍ・△ｖｂ
ｉ６  ＝（Ｉ／２）−ｇｍ（Ｖｄ−ＶＩＮ２  ）＝（Ｉ／２）−ｇｍ・△ｖｂ
ここで、△ｖｂ＝Ｖｄ−ＶＩＮ２  
同様に、入力端子ＩＮ３  には入力電圧ＶＩＮ３  が入力され、一方、入力端子／ＩＮ３  には共通電圧Ｖｄが入力されているとすると、ＮチャネルＭＯＳトランジスタＮ７のドレイン電流ｉ７  、およびＮ８のドレイン電流ｉ８  は、次式で表わされる。
【０１１４】
ｉ７  ＝（Ｉ／２）＋ｇｍ（Ｖｄ−ＶＩＮ３  ）＝（Ｉ／２）＋ｇｍ・△ｖｃ
ｉ８  ＝（Ｉ／２）−ｇｍ（Ｖｄ−ＶＩＮ３  ）＝（Ｉ／２）−ｇｍ・△ｖｃ
ここで、△ｖｃ＝Ｖｄ−ＶＩＮ３  
これらの式より、能動負荷回路１７ｐを構成するＰチャンネルＭＯＳトランジスタＰ１のドレイン電流ＩＬ１  、およびＰチャンネルＭＯＳトランジスタＰ２のドレイン電流ＩＬ２  は、それぞれ次式となる。
【０１１５】
0003594125.tif 000003
上記の式（Ａ），（Ｂ）より、ＩＬ１  およびＩＬ２  は、４つの差動対の各々の差動増幅の結果を重畳した結果であることがわかる。そして、能動負荷回路１７ｐを構成するトランジスタＰ１およびＰ２がカレントミラー回路を構成していることから、この増幅回路が通常の増幅動作を行っている動作範囲においては、この２つの負荷電流ＩＬ１  とＩＬ２  は等しくなる。
【０１１６】
よって、上記の式（Ａ），  （Ｂ）において、ＩＬ１  ＝ＩＬ２  とおくと、次式が得られる。
【０１１７】
0003594125.tif 000004
となる。
【０１１８】
この式は、通常のオペアンプ回路のイマジナリ・ショートの関係式を、本発明の回路に拡張した結果を与える。なお、この関係は、図２の差動増幅回路は、あらかじめ適当なバイアス状態で動作するよう設定されており、その動作点付近において、小振幅信号を増幅する通常の増幅動作範囲にあることを前提にしている。
【０１１９】
よって、上記の式（Ｃ）から、
Ｖｄ＝（ＶＩＮ１  ×２＋ＶＩＮ２  ＋ＶＩＮ３  ）／４
となる。
【０１２０】
この式は、共通化された逆相入力端子の入力電圧Ｖｄは、３つの同相入力端子ＩＮ１  ，ＩＮ２  ，ＩＮ３  の入力電圧に対して、ＩＮ１  の入力電圧に２倍の重み付けを行って求めた平均値を与えることを示している。
【０１２１】
そして、図２に示すボルテージフォロア回路１７Ａは、差動増幅回路の共通化した逆相入力端子／ＩＮ１  ，／ＩＮ２  ，／ＩＮ３  に、該差動増幅回路自身の出力信号を帰還したものである。よって、図２のボルテージフォロア回路１７Ａの出力電圧Ｖｏｕｔ  は、次式のように表わされる。
【０１２２】
Ｖｏｕｔ  ＝（ＶＩＮ１  ×２＋ＶＩＮ２  ＋ＶＩＮ３  ）／４            …（Ｄ）
この式（Ｄ）は、３つの同相入力端子ＩＮ１  ，ＩＮ２  ，ＩＮ３  の入力電圧の１つに２倍の重み付けを行って、３つの入力電圧ＶＩＮ１  ，ＶＩＮ２  ，ＶＩＮ３  の平均値を与えることを示している。
【０１２３】
また、上記のような出力電圧Ｖｏｕｔ  を出力するためのボルテージフォロア回路１７の他の例であるボルテージフォロア回路（電圧生成手段）１７Ｂについて説明する。
【０１２４】
図３に示すように、上記ボルテージフォロア回路１７Ｂは、上記ボルテージフォロア回路１７Ａ（図２）と比較して、２倍の重み付けを行う差動対部（トランジスタＮ１とＮ２，Ｎ３とＮ４）および定電流源部（トランジスタＮ９，Ｎ１０）を変形して１つにまとめた構成である。よって、動作は基本的に同じであるため、説明は省略する。
【０１２５】
以上のように、図２および図３で説明したボルテージフォロア回路１７Ａ，１７Ｂに、図４に示した表示データに対応した基準電圧の組（１つ、もしくは隣接する２つの値）を入力することで、上記の式（１）〜（４）の電圧を補間もしくはそのまま生成して出力電圧Ｖｏｕｔ  として出力できる。
【０１２６】
すなわち、上記ボルテージフォロア回路１７は、入力信号への重み付けを行う回路を備えており、複数の同相入力端子に対して同時に異なる複数の電圧を入力することで、異なる信号の重み付け平均を求めて出力端子から出力するとともに、複数の同相入力端子に対して同時に全て同じ電圧を入力することで、入力された電圧と同じ電圧を出力端子から出力する。
【０１２７】
よって、上記ボルテージフォロア回路１７を使用したＤＡ変換器１０では、基準電圧発生回路１８が発生した電圧に加えて、補間により生成した電圧を出力することができるため、基準電圧発生回路１８で発生させる電圧数を大幅に削減できる。
【０１２８】
したがって、上記基準電圧発生回路１８を構成する抵抗素子数を大幅に削減できる。そして、基準電圧発生回路１８から出力される電圧数が減少したことで、基準電圧発生回路１８から電圧を選択する選択回路１６のスイッチ素子数も大幅に減少させることができる。
【０１２９】
さらに、上記選択回路１６は、液晶駆動出力端子ごとに設けることから、選択回路１６の回路削減は、液晶駆動回路のチップサイズの大幅な縮小を促し、コスト低減を実現する。特にカラー表示の液晶駆動回路の場合、液晶駆動出力端子は表示データＲ，Ｇ，Ｂそれぞれの表示ごとに設ける必要である。それゆえ、液晶駆動回路の中でも回路規模の大きい、この選択回路１６の規模の削減は、チップサイズの大幅な縮小を可能とし、これに伴うコスト削減に大きく寄与する。加えて、液晶駆動回路ＩＣの縮小は、これを搭載する液晶表示装置の小型化につながる。
【０１３０】
それゆえ、今後、ますます強まるさらなる画素数増加による高分解能化、ならびに多階調化を含めた高品位な表示装置を実現し、この表示装置の携帯性の追及からの小型化に対応するに当たり、本発明は絶大なる効果を発揮するものである。
【０１３１】
なお、本願出願人は、「特願平１０−３５７９５３号（出願日：平成１０年１２月１６日）『ＤＡ変換器およびそれを用いた液晶駆動装置』」において、電圧が隣接する２つの基準電圧を選択し、該基準電圧の平均値の電圧を生成して補間することによって、抵抗素子やスイッチ素子の数を削減したＤＡ変換器を提案している。具体的には、図１２に示すように、このＤＡ変換器記１１０は、１レベルおきの電圧を発生する抵抗分圧回路である基準電圧発生回路１１８と、１つあるいは隣接する２つの基準電圧を選択する選択回路１１６と、１つの基準電圧そのままの電圧あるいは２つの基準電圧の平均値の電圧を生成して出力するボルテージフォロア回路１１７とを備えている。
【０１３２】
本実施の形態に係るＤＡ変換器１０（図１）によれば、上記ＤＡ変換器記１１０（図１２）に対しても、発生する必要のある基準電圧の数がほぼ半減する。そのため、基準電圧発生回路１８を構成する抵抗素子数、および選択回路１６を構成するスイッチ素子数をほぼ半減させることができる。
【０１３３】
なお、本実施の形態は本発明の範囲を限定するものではなく、本発明の範囲内で種々の変更が可能である。
【０１３４】
例えば、本実施の形態では、Ｎビットのデジタル信号に基づいて２Ｎ通りのアナログ信号に変換するＤＡ変換器であって、ボルテージフォロア回路１７に２倍（２１）の重み付け回路を１つ設けることにより、２（Ｎ−２）＋１通りのアナログ信号を基に、これらのアナログレベルの間を補間したレベルを生成することで、２Ｎ通りのアナログレベルを発生するＤＡ変換器１０について説明した。
【０１３５】
しかし、上記ＤＡ変換器１０は、ボルテージフォロア回路１７に２ｍ  倍（ｍ＝１，２，…）の重み付けを行う回路を備えることで、２［Ｎ−（ｍ＋１）］  ＋１通りのアナログ電圧を基に、これらのアナログレベルの間を補間して、２Ｎ  通りのアナログレベルを生成することができる。例えば、４倍（２２  ）の重み付け回路１つと、２倍（２１  ）の重み付け回路１つとを付加することにより、Ｎビットのデジタル信号に基づいて２Ｎ  通りのアナログ信号に変えるＤＡ変換器であって、２（Ｎ−３）  ＋１通りのアナログ電圧を基に、これらのアナログレベルの間を補間したレベルを生成して、２Ｎ  通りのアナログレベルを発生するＤＡ変換器を実現できる。さらに、ボルテージフォロア回路１７は、８倍（２３  ）の重み付けを行う回路を付加した回路構成も可能である。
【０１３６】
この点、上記ボルテージフォロア回路１７は、図２，図３に示した回路構成から明らかなように、Ｑ倍（Ｑ＝２，３，…）の重み付けを行うには、該当する差動対部（図２ではトランジスタＮ１とＮ２，Ｎ３とＮ４に相当）および定電流源部（図２ではトランジスタＮ９，Ｎ１０に相当）をＱ個並列に設置することで容易に実現できる。
【０１３７】
さらに、ボルテージフォロア回路１７における補間方法は、線形補間に限定されない。すなわち、入力端子に付加する重み付けを変えることにより、線形補間以外の補間電圧を発生する方法は、上記動作原理から容易に導くことが可能である。
【０１３８】
また、本実施の形態では、上記のように補間を行うＤＡ変換器１０を液晶駆動回路に適用した例について説明したが、上記ＤＡ変換器１０は、他の半導体装置および他の方式の表示駆動装置においても有効なものである。
【０１３９】
最後に、本発明は、以下のように構成することもできる。
【０１４０】
本発明に係るＤＡ変換器は、互いに異なる基準電圧を発生し、Ｎビットのデジタル信号に従い前記基準電圧に基づいて、２Ｎ  通りのアナログ信号に変えるＤＡ変換器において、２［Ｎ−（ｍ＋１）］  ＋１（ｍ＝１，２，…）通りの互いに異なる基準電圧を発生する基準電圧発生手段（基準電圧発生回路１８）と、前記デジタル信号の入力を受けると、前記２［Ｎ−（ｍ＋１）］  ＋１通りの基準電圧の中から前記入力されたデジタル信号に対応した基準電圧の組を選択し、その選択された組の各基準電圧を出力する選択手段（選択回路１６）と、前記選択手段より出力された基準電圧が入力され、その入力された基準電圧に対して、２ｍ  倍の重み付けを行う手段を含んで、前記入力された基準電圧の平均値を出力する出力手段（ボルテージフォロア回路１７）とを備えて構成されていてもよい。
【０１４１】
上記ＤＡ変換器は、Ｎビットのデジタル信号に従い前記基準電圧に基づいて、２Ｎ  通りのアナログ信号に変えるＤＡ変換器において、２（Ｎ−２）  ＋１通りの互いに異なる基準電圧を発生する基準電圧発生手段（基準電圧発生回路１８）と、前記デジタル信号の入力を受けると、前記２（Ｎ−２）  ＋１通りの基準電圧の中から前記入力されたデジタル信号に対応した基準電圧の組を選択し、その選択された組の各基準電圧を出力する選択手段（選択回路１６）と、前記選択手段より出力された基準電圧が入力され、その入力された基準電圧に対して２倍の重み付けを行う手段および１倍の重み付けを行う手段を含んで、前記入力された基準電圧の平均値を出力する出力手段（ボルテージフォロア回路１７）とを備えて構成されていてもよい。
【０１４２】
上記ＤＡ変換器は、前記基準電圧発生手段が、複数の抵抗素子をお互いに接続し、これら抵抗素子の間の接続部から複数の電圧を発生させる抵抗分圧回路であってもよい。
【０１４３】
上記ＤＡ変換器は、入力されたデジタル信号に対応して電圧の組を選択し、その選択された組の各基準電圧を出力する選択手段（選択回路１６）と、前記選択手段により出力された基準電圧が複数の差動増幅回路の差動入力端子に供給されるＤＡ変換器であって、差動対の内の複数の入力端子が共通に接続され、基準電圧をＱ倍に重み付けする手段（ボルテージフォロア回路１７）を備えて構成されていてもよい。
【０１４４】
本発明に係る液晶表示装置駆動装置は、上記ＤＡ変換器を一部に含んでなるものであってもよい。
【０１４５】
【発明の効果】
本発明のＤＡ変換器は、以上のように、電圧レベルが互いに異なる基準電圧を発生し、デジタル信号に従い上記基準電圧に基づいて出力電圧を出力することによって、上記デジタル信号をアナログ信号に変換するＤＡ変換器において、上記基準電圧を発生する基準電圧発生手段と、電圧レベルが隣接する２つの上記基準電圧を、これら２つの基準電圧の電圧レベルの間に上記出力電圧の電圧レベルを含むように選択する基準電圧選択手段と、上記２つの基準電圧の電圧レベルの間にあらかじめ設定されている複数の電圧レベルから上記出力電圧の電圧レベルを選択する生成電圧選択手段と、上記生成電圧選択手段によって選択された上記電圧レベルの電圧を、上記基準電圧選択手段によって選択された上記２つの基準電圧に基づいて上記出力電圧として生成する電圧生成手段とを具備しており、上記基準電圧発生手段が、上記基準電圧を２Ａ＋１（Ａ＝１，２，…）通りの電圧レベルで発生するものであり、上記デジタル信号が、上記２つの基準電圧を上記基準電圧選択手段に対して指定するＡビットの基準電圧選択ビットを含んでおり、上記電圧生成手段は、上記出力電圧を上記２つの基準電圧に基づく線形補間によって生成するものであり、上記デジタル信号が、上記出力電圧の電圧レベルを上記生成電圧選択手段に対して指定するＢ（Ｂ＝２，３，…）ビットの生成電圧選択ビットを含み、上記電圧生成手段が、上記２つの基準電圧の一方に対して２Ｃ倍（Ｃ＝１，２，…，Ｂ−１）の重み付けを行う重み付け手段を備えている構成である。
【０１４６】
それゆえ、上記ＤＡ変換器では、基準電圧発生手段が発生する基準電圧に基づき、基準電圧発生手段が発生していない電圧レベルの補間電圧をつくり出すことができる。その結果、基準電圧発生手段で発生した電圧（基準電圧）に加え、基準電圧発生手段で発生させていない他の電圧（補間電圧）をも、出力電圧として出力することができる。さらに、上記ＤＡ変換器では、補間電圧の電圧レベルを、隣接する基準電圧の間にあらかじめ設定されている複数の電圧レベルから選択することができる。
【０１４７】
よって、上記ＤＡ変換器によれば、出力電圧に必要な電圧レベルの一部を補間によって生成できるため、基準電圧発生手段で発生する電圧の数を、必要とされる電圧数よりも大幅に減らすことができる。したがって、基準電圧発生手段の素子数および基準電圧選択手段の素子数を、従来の技術に比べて著しく減少させることができるという効果を奏する。
【０１４８】
それゆえ、上記ＤＡ変換器によれば、必要とされる出力電圧数が増えても、抵抗やスイッチ等の回路構成素子の数の急激な増加を抑えることができ、その結果、製造コストの増大を抑えるとともに、小型化することが可能となるという効果を奏する。
【０１５０】
それゆえ、さらに、基準電圧発生手段によって２Ａ  ＋１（Ａ＝１，２，…）通りの基準電圧を発生させ、デジタル信号のＡビット（基準電圧選択ビット）によって基準電圧選択手段に対して上記２つの基準電圧を２Ａ  通りに指定することができる。したがって、基準電圧発生手段およびデジタル信号を効率よく利用できるという効果を奏する。
【０１５２】
それゆえ、さらに、電圧生成手段は、基準電圧以外の電圧レベルの電圧を、基準電圧選択手段によって選択された上記２つの基準電圧に基づく線形補間によって生成する。よって、補間のための演算が単純であるため、電圧生成手段の実現が容易であるという効果を奏する。また、液晶駆動装置に上記ＤＡ変換器を適用する場合に、線形補間は階調レベルに対応した電圧レベルの生成に好適であるという効果を奏する。
【０１５４】
それゆえ、さらに、デジタル信号のＢビット（生成電圧選択ビット）によって生成電圧選択手段に対して出力電圧の電圧レベルを２Ｂ  通りに指定し、電圧生成手段によって上記２つの基準電圧に基づき重み付き平均を演算することにより２Ｂ  通りに出力電圧を生成することができる。
【０１５５】
よって、上記ＤＡ変換器によれば、生成電圧発生手段およびデジタル信号を効率よく利用できるという効果を奏する。また、補間のための演算が単純であるため、電圧生成手段の実現が容易であるという効果を奏する。また、液晶駆動装置に上記ＤＡ変換器を適用する場合に、線形補間は階調レベルに対応した電圧レベルの生成に好適であるという効果を奏する。
【０１５６】
本発明のＤＡ変換器は、以上のように、さらに、上記デジタル信号が上記基準電圧選択ビットと上記生成電圧選択ビットとからなり、かつ、上記生成電圧選択ビットが２ビットである。
【０１５７】
それゆえ、上記ＤＡ変換器によれば、出力電圧に必要な電圧レベルの一部を補間によって生成できるため、基準電圧発生手段で発生する電圧の数を、必要とされる電圧数よりも大幅に減らすことができる。したがって、基準電圧発生手段の例えば抵抗素子の数、および基準電圧選択手段の例えばスイッチ素子の数を、従来の技術に比べて著しく減少させることができるという効果を奏する。
【０１５８】
本発明のＤＡ変換器は、以上のように、さらに、上記基準電圧発生手段が、複数の抵抗素子を互いに接続し、これらの抵抗素子の間の接続部から上記基準電圧を発生させる抵抗分圧回路である。
【０１５９】
それゆえ、さらに、基準電圧発生手段は、複数の抵抗素子を互いに接続し、これらの抵抗素子の間の接続部から基準電圧を発生させる。したがって、抵抗素子の抵抗値を自由に設定できるため、基準電圧の設定の自由度を増大させることができるとともに、基準電圧発生手段をより簡単な構成とすることができるという効果を奏する。
本発明のＤＡ変換器は、以上のように、電圧レベルが互いに異なる基準電圧を発生し、Ｎビットのデジタル信号に従い上記基準電圧に基づいて出力電圧を出力することによって、上記デジタル信号を２Ｎ通りのアナログ信号に変換するＤＡ変換器において、２Ａ＋１通り（Ａ＝１，２，…）の上記基準電圧を発生する基準電圧発生手段と、上記デジタル信号の上位Ａビットである基準電圧選択ビットに基づいて、電圧レベルが隣り合う２つの上記基準電圧を選択する基準電圧選択手段と、上記デジタル信号の下位Ｂビット（Ｂ＝２，３，…，（Ｎ−Ａ））である生成電圧選択ビットのそれぞれに基づいて、上記２つの基準電圧の何れか一方を選択する生成電圧選択手段と、上記２つの基準電圧に関して、電圧レベルの低い方の基準電圧に対する重みを１とし、上記生成電圧選択ビットのうち下位側からＤ番目のビット（Ｄ＝１，２，…，Ｂ）に基づいて選択された基準電圧に対する重みを２Ｄ―１として重み付け平均を行った電圧を上記出力電圧として生成する電圧生成手段とを備える構成である。
本発明のＤＡ変換器は、以上のように、さらに、上記電圧生成手段は、２Ｂ個の差動増幅回路を備えており、これらの差動増幅回路の逆相入力端子は共通に接続されており、上記２つの基準電圧に関して、電圧レベルの低い方の基準電圧は、１個の上記差動増幅回路の同相入力端子に入力され、上記生成電圧選択ビットのうち下位側からＤ番目のビットに基づいて選択された基準電圧は、２Ｄ−１個の上記差動増幅回路において共通に接続された同相入力端子に入力されている構成である。
【０１６０】
また、本発明の液晶駆動装置は、以上のように、上記ＤＡ変換器を搭載した構成である。
【０１６１】
それゆえ、上記ＤＡ変換器を搭載することによって、上記液晶駆動装置は、表示の多階調化および高精細化を図っても、回路構成素子の数の急激な増加を抑えることができ、その結果、製造コストの増大を抑えるとともに、小型化することが可能になる。
【０１６２】
よって、液晶駆動装置の中でも回路規模の大きい、基準電圧選択手段の規模の削減は、チップサイズの大幅な縮小を可能とし、これに伴うコスト削減に大きく寄与する。加えて、液晶駆動装置の回路規模の縮小は、これを搭載する液晶表示装置の小型化につながる。したがって、色数増加のための多階調化および画素数増加による高分解能化を含めて高品位な液晶表示装置を実現することができるという効果を奏する。さらに、液晶表示装置を小型化することがきるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るＤＡ変換器の構成の概略を示す回路図である。
【図２】図１に示したＤＡ変換器のボルテージフォロア回路の一例を示す回路図である。
【図３】図１に示したＤＡ変換器のボルテージフォロア回路の他の例を示す回路図である。
【図４】図１に示したＤＡ変換器における表示データと出力電圧との関係を示す説明図である。
【図５】図１に示したＤＡ変換器を備えた液晶表示装置の構成の概略を示すブロック図である。
【図６】図５に示した液晶表示装置の液晶パネルの構成を示す回路図である。
【図７】図５に示した液晶表示装置の液晶駆動波形を示す説明図である。
【図８】図５に示した液晶表示装置の液晶駆動波形を示す説明図である。
【図９】図５に示した液晶表示装置に設けられているソースドライバの構成の概略を示すブロック図である。
【図１０】従来のＤＡ変換器の構成を示す回路図である。
【図１１】図１０に示したＤＡ変換器の要部を示す回路図である。
【図１２】従来のＤＡ変換器の構成を示す回路図である。
【符号の説明】
１０    ＤＡ変換器
１６ａ  基準電圧選択回路（基準電圧選択手段）
１６ｂ  生成電圧選択回路（生成電圧選択手段）
１７，１７Ａ，１７Ｂ  ボルテージフォロア回路（電圧生成手段）
１８    基準電圧発生回路（基準電圧発生手段）
Ｂｉｔ０，１  生成電圧選択ビット
Ｂｉｔ２〜５  基準電圧選択ビット
【図１】
0003594125.tif 000005
【図２】
0003594125.tif 000006
【図３】
0003594125.tif 000007
【図４】
0003594125.tif 000008
【図５】
0003594125.tif 000009
【図６】
0003594125.tif 000010
【図７】
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【図８】
0003594125.tif 000012
【図９】
0003594125.tif 000013
【図１０】
0003594125.tif 000014
【図１１】
0003594125.tif 000015
【図１２】
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