(57)【特許請求の範囲】
【請求項１】
半導体基板内にソース及びドレインを有するとともに該ソースと該ドレインとの間に位置する該半導体基板上に第１の絶縁膜を介してフローティングゲートが設けられたトランジスタを用いたメモリセルを有する半導体記憶装置において、
前記第１の絶縁膜下のチャネル領域には不純物濃度が２×１０１７／ｃｍ３以上の領域を有し、
前記トランジスタは、前記フローティングゲートの上方に第２の絶縁膜を介して配置された制御ゲートを有し、該制御ゲートは前記フローティングゲートの材料であるポリシリコンの仕事関数より小さい仕事関数を持つ材料で構成されたことを特徴とする半導体記憶装置。
【請求項２】
前記制御ゲートを構成する前記材料として、ＬａＢ６を用いたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記チャネル領域の不純物濃度は前記ソース近傍より前記ドレイン近傍が高く、該ドレイン近傍の不純物濃度が２×１０１７／ｃｍ３以上であることを特徴とする請求項１または請求項２記載の半導体記憶装置。
【請求項４】
前記制御ゲートは単層構造であり、該単層の材料が前記ポリシリコンの仕事関数より小さい仕事関数を持つ前記材料よりなるものであり、前記チャネル領域の不純物濃度はソース近傍からドレイン近傍にわたって２×１０１７／ｃｍ３以上であることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、ＭＯＳ型半導体記憶装置、特に不揮発性記憶セル構造に関するものである。
【０００２】
【従来の技術】
従来、この種の装置は最新版超ＬＳＩプロセスデータハンドブック、第１版（１９９０−３−３１）（株）サイエンス・フォーラム、ｐ．８１−８８に開示されるように、ｍａｓｋ−ＲＯＭ，ＥＰ−ＲＯＭ，ＥＥ−ＰＲＯＭ，Ｆｌａｓｈ
ＥＥ−ＰＲＯＭ，ＮＡＮＤ型ＥＥ−ＰＲＯＭがある。
【０００３】
これらの装置を使用することにより、現在コンピューターの外部記憶装置として使われている磁気記憶装置（ハードディスク、フロッピーディスク、磁気テープ）を置き換えられる可能性がある。これによりコンピューターから機械的な駆動部がなくなり、より信頼性の高い、より書き込み／読み出し速度の速い、より小型・軽量なコンピューターが実現できる。
【０００４】
この目的に適する装置は、電気的に書き込み／読み出しができる、ＥＥ−ＰＲＯＭ，Ｆｌａｓｈ  ＥＥ−ＰＲＯＭ，ＮＡＮＤ型ＥＥ−ＰＲＯＭが挙げられる。このうち、１ビット当たりのセル面積の最も小さい、すなわち、１ビット当たりのコストの最も安いＮＡＮＤ型ＥＥ−ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓｓａｂｌｅ  Ｐｒｏｇｒａｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が有望とされている。ＮＡＮＤ型ＥＥ−ＰＲＯＭは、周知のように外部からは５Ｖ単一電源で動作するが、チップ内部に昇圧回路を備え、２２Ｖを発生させ、ＮＡＮＤ型ＥＥ−ＰＲＯＭのフローティングゲートにホットエレクトロンを注入し書き込み、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電子電流により消去を行う。書き込みと消去は、いずれもトンネル酸化膜を通して行われる。
【０００５】
図６に前記ＥＥＰＲＯＭのメモリセルの構造の一例を示す。
【０００６】
周知のようにこの構造は、半導体基板上にゲート、ソース、ドレインから成る通常のＭＯＳＦＥＴのゲート電極と同様の制御ゲート電極７と基板２０との間に、もう一つの電極９を挿入した形となっている。この電極９は電気的に周囲から完全にゲート酸化膜８およびトンネル酸化膜３で絶縁されているのでフローティング（浮遊）ゲートと呼ばれている。この素子の制御ゲート７に前述のように高電圧（例えば２２Ｖ）を印加すると、チャネルの中の電子は強いドレイン電界に引っぱられて高いエネルギーを持つようになり、一部の電子はトンネル酸化膜３を越えてフローティングゲート９に注入される。この電子は長時間（１０年以上）保持される。したがって、不揮発性記憶セルとして用いられる。ＥＥＰＲＯＭはその蓄えられた電子を消去する処理を電気的に行なうようにした装置であり、前記電子の注入（書き込み）と消去をし易くするために一般にトンネル酸化膜３の一部を薄くしてある。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記の装置では、書き込みと消去は、いずれもトンネル酸化膜を通して行われ、トンネル酸化膜には強いストレスが掛かる。このためトンネル酸化膜の絶縁性が劣化しやすく、書き込み／消去の回数が実用上不十分になりやすい、という問題点があった。
【０００８】
本発明は、以上述べた書き込み／消去の回数の不足の問題を除去するため、書き込みの時にホット・エレクトロンを効率良く発生させ、短時間に十分な電子をフローティングゲートに注入できるＥＥ−ＰＲＯＭを提供することを目的とする。
【０００９】
【課題を解決するための手段】
この発明は前記目的のため、ＥＥ−ＰＲＯＭにおいて、ＭＯＳトランジスタを制御するゲート電極（制御ゲート）に仕事関数の小さな材料をもちい、チャネル濃度を高めドレイン端での電界勾配を急峻にしたものである。
【００１０】
【課題を解決するための手段】
この発明は前記目的のため、ＥＥ−ＰＲＯＭにおいて、ＭＯＳトランジスタを制御するゲート電極（制御ゲート）に仕事関数の小さな材料を用い、チャネル領域のドレイン近傍の不純物濃度が２×１０１７／ｃｍ３ 以上であるように、ドレイン端での電気勾配を急峻にしたものである。
【００１１】
【実施例】
図１（ａ）〜（ｈ）に、本発明の第１の実施例を図示する。ここで示す実施例は、通常のＭＯＳ−ＬＳＩ工程を一部変更した工程であるので、全工程を示すのではなく、トンネル酸化膜形成以降から示すことにする。
【００１２】
図１（ａ）はｐ型Ｓｉ基板２０上に、素子分離用酸化膜１の工程を終了したＭＯＳトランジスタの断面構造を示す。
【００１３】
図１（ｂ）は、Ｓｉ基板２０表面を酸化し、厚さ１００Åのトンネル酸化膜３を形成する。チャネル領域２の濃度の設定は、ＭＯＳＦＥＴのしきい値のチャネル濃度の依存性（パラメータは制御ゲートの仕事関数φｍ）が図２に示すように、制御ゲートの仕事関数を小さくするほど、より高いチャネル濃度のしきい値を得られることから、そのような材料を使用する。本実施例では、後述のように制御ゲートにφｍ＝２．８ｅＶのＬａＢ６  （ランタンボライド）を使用し、Ｖｔ＝１．０Ｖに設定する場合、トランジスタのチャネル濃度は５．０×１０１８／ｃｍ３  とした。実際には、１００ｋｅＶに加速したＢ＋  イオンを１×１０１３／ｃｍ２  注入し、更に３０ｋｅＶに加速したＢ＋  イオンを７×１０１３／ｃｍ２  注入することにより行う。また、他の材料を制御ゲートにする場合も図２によりチャネル濃度が設定できる。
【００１４】
図１（ｃ）は、フローティングゲートになるポリシリコン膜４を厚さ１０００Å成膜した図である。
【００１５】
次いで図１（ｄ）のように、ゲート酸化膜として酸化窒化膜５を成膜する。酸化窒化膜５は、ＮＨ３  とＳｉＨ４  を原料ガスにして、ＣＶＤ（化学的気相成長）法によりシリコン窒化膜を３００Å堆積した後に酸素中で熱処理し、シリコン窒化膜の上部を酸化膜にすることで形成する。
【００１６】
次に図１（ｅ）のように、制御ゲート６としてＬａＢ６  をスパッタ法により２０００Å成膜する。
【００１７】
次に、図１（ｆ）に示すように、通常のホトリソグラフィーでゲートのパターニング形状を形成した後、Ａｒを用いたイオンミリングで、制御ゲート７、ゲート酸化膜８とフローティングゲート９をパターニングする。
【００１８】
次に図１（ｇ）に示すように、加速エネルギー４０ｋｅＶ、ドーズ量５×１０１５／ｃｍ２  のＰ（リン）をイオン注入し、ソース／ドレインの拡散層（１０ａ、１０ｂ）を形成する。更に、９５０℃／３０分の熱処理によってＰを活性化する。
【００１９】
この後は、通常のＭＯＳ−ＬＳＩ工程を用いて、層間絶縁膜形成１１、コンタクトホール形成、配線１２を形成し、図１（ｈ）の構造を得る。
【００２０】
この構造では、書き込みはＳｉ基板２０のドレイン１０ａ近傍よりトンネル酸化膜３を通してホット・エレクトロンを注入し、消去はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電子電流（ＦＮ電流）によりトンネル酸化膜３を通して基板２０側に抜き取る。
【００２１】
図３は、書き込み、読み取り、消去のバイアスの一例を示す。図３（ａ）は図１（ｈ）で完成したセル部の構造を再掲したものであるので説明は省略する。
【００２２】
書き込みは、図３（ｂ）に示すように、ソース１０ｂ／ドレイン１０ａに５Ｖ、制御ゲート７に１０Ｖを印加してドレイン１０ａ近傍に発生したホットエレクトロンをフローティングゲート９に注入する。ドレイン１０ａ近傍では、チャネルの濃度が高いほど電界勾配が急峻になりホットエレクトロンが発生しやすくなる。図４は、ホットエレクトロンの発生の目安になる基板電流のチャネル濃度依存性について示した。同図で解るように、チャネル濃度が２×１０１７／ｃｍ３  以上で基板電流が増大することから、ホットエレクトロンが発生しやすくなっている。従って、ホットエレクトロンが発生しやすいチャネル濃度は、２×１０１７／ｃｍ３  以上であることがわかる。本実施例の場合、仕事関数が２．８ｅＶのＬａＢ６  を使用しているため、Ｖｔ＝１．０Ｖに設定した場合でもトランジスタのチャネル濃度は５×１０１８／ｃｍ３  と高濃度に設定することができ、ドレイン１０ａ近傍でホットエレクトロンの発生効率が高くなる。
【００２３】
読み取りは、図３（ｄ）に示すように、ソース１０ｂを接地し、ドレイン１０ａに１．２Ｖ、制御ゲート６に５Ｖを掛けておこなう。
【００２４】
消去は図３（ｃ）に示すように基板１０に１０Ｖ掛け、制御ゲート７に−３Ｖ掛けて、トンネル酸化膜３にＦＮ電流を流し基板２０に電子を引き抜く。
【００２５】
第１の実施例の場合、チャネルはソース１０ｂ／ドレイン１０ａ方向に均一な濃度（５×１０１８／ｃｍ３  ）で形成しているが、第２の実施例として図５に示すように、チャネル濃度をドレイン１０ａ近傍のみ高濃度（５×１０１８／ｃｍ３  ）としソース１０ｂ近傍は１×１０１７／ｃｍ３  としてもよい。この場合、Ｖｔはドレイン１０ａ近傍のチャネル濃度で決まり、ソース１０ｂ近傍はＶｔより低電圧で導通状態になっているため、より高いｇｍが得られる。
【００２６】
以上の説明でも明らかなように、制御ゲート７の材料はＬａＢ６に限られず、多結晶シリコン以外の材料で、仕事関数が４．１ｅＶより小さい材料ならば良い。適当な制御ゲート材料としては、ＳｒＢ６（φｍ＝２．７ｅＶ）、ＬａＢ６（φｍ＝２．８ｅＶ）、ＣａＢ６（φｍ＝２．９ｅＶ）、ＣｅＢ６（φｍ＝３．０ｅＶ）、ＮｄＢ６（φｍ＝３．３ｅＶ）、ＺｒＣ（φｍ＝３．４ｅＶ）、ＨｆＣ（φｍ＝３．４ｅＶ）、ＰｒＢ６（φｍ＝３．４ｅＶ）、ＢａＢ６（φｍ＝３．５ｅＶ）、ＴｉＣ（φｍ＝３．５ｅＶ）、ＷＣ（φｍ＝３．７ｅＶ）、ＶＣ（φｍ＝３．８ｅＶ）、ＮｂＣ（φｍ＝３．８ｅＶ）、ＭｏＣ（φｍ＝３．８ｅＶ）、ＴａＣ（φｍ＝３．８ｅＶ）、Ｃｓ（φｍ＝１．９ｅＶ）、Ｓｒ（φｍ＝２．１ｅＶ）、Ｋ（φｍ＝２．２ｅＶ）、Ｌｉ（φｍ＝２．４ｅＶ）、Ｂａ（φｍ＝２．５ｅＶ）、Ｔｈ（φｍ＝３．４ｅＶ）、Ｈｆ（φｍ＝３．５ｅＶ）、Ｔｉ（φｍ＝３．９ｅＶ）があげられる。
【００２７】
【発明の効果】
以上、詳細に説明した様にこの発明によれば、制御ゲートに仕事関数が多結晶シリコンよりも小さな材料を使用したため、チャネル領域を高濃度にでき、ホットエレクトロンの発生効率を高めることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施例
【図２】ＭＯＳＦＥＴのしきい値のチャネル濃度依存性
【図３】書き込み、消去、読み取りの方法
【図４】ＭＯＳＦＥＴの基板電流のチャネル濃度依存性
【図５】本発明の第２の実施例
【図６】従来例
【符号の説明】
１    素子分離用酸化膜
２    チャネル領域
３    トンネル酸化膜
４    ポリシリコン膜
７    制御ゲート
８    ゲート酸化膜
９    フローティングゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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