(57)【特許請求の範囲】
【請求項１】
クロック信号によってデータの読み出し・書き込みを行なうレジスタに供給された入力データに対し、前記レジスタ内部のマスターラッチとスレーブラッチの状態値変化が発生すると、前記マスターラッチと前記スレーブラッチの状態値比較による不一致検出により、前記レジスタに入力されるクロック信号が読み出し期間になる前に前記レジスタのデータ出力の読み出しを開始することを特徴とするクロック制御方法。
【請求項２】
前記マスターラッチと前記スレーブラッチの状態値比較による不一致検出に代えて、前記マスターラッチと前記スレーブラッチの状態値比較による一致検出により、前記レジスタのデータ出力の読み出しを開始することを特徴とする請求項１に記載のクロック制御方法。
【請求項３】
前記レジスタへの入力クロック信号の状態値によらず、前記レジスタ内部のラッチゲート信号をデータ読み出し状態として、クロックが読み出し期間となる前の時間に前記レジスタのデータ出力の読み出しを開始し、次段レジスタへの遅延時間をクロック周期より長くすることを特徴とする請求項１または２に記載のクロック制御方法。
【請求項４】
クロック信号によってデータの読み出し・書き込みを行なうレジスタに供給された入力データに対し、前記レジスタ内部のマスターラッチとスレーブラッチの状態値変化が発生すると、前記マスターラッチと前記スレーブラッチの状態値比較による不一致検出を行って、不一致検出信号の出力により、前記レジスタに入力されるクロック信号が読み出し期間になる前に前記レジスタのデータ出力の読み出しを開始するように制御する不一致検出回路を有することを特徴とするクロック制御装置。
【請求項５】
前記不一致検出回路に代えて、前記マスターラッチと前記スレーブラッチの状態値比較による一致検出により、前記レジスタのデータ出力の読み出しを開始するように制御する一致検出回路を有することを特徴とする請求項４に記載のクロック制御装置。
【請求項６】
前記レジスタへの入力クロック信号の状態値によらず、前記レジスタ内部のラッチゲート信号をデータ読み出し状態として、クロックが読み出し期間となる前の時間に前記レジスタのデータ出力の読み出しを開始し、次段レジスタへの遅延時間をクロック周期より長くすることを特徴とする請求項４または５に記載のクロック制御装置。
【請求項７】
外部からの入力クロック信号が書き込み期間を示す状態値で、且つ、状態値の変化を検出する回路が状態値の不一致を検出する場合、前記入力クロック信号と前記回路からの出力信号の論理和組み合わせ回路で構成されることを特徴とする請求項４〜６のいずれかに記載のクロック制御装置。
【請求項８】
請求項４〜７のいずれかに記載のクロック制御装置を設けたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、クロック制御装置に関し、特に、クロックに同期して動作するレジスタを用いた半導体集積回路のためのクロック制御装置に関する。
【０００２】
【従来の技術】
従来、クロックに同期して動作するレジスタを用いた半導体集積回路のためのクロック制御装置が知られている。
【０００３】
このような半導体集積回路は、一般的に一定のクロック期間に動作する特定の組合せ回路に対して、クロックの立ち上がり或いは立ち下がりに同期してデータの書き込み或いは読み出し動作を行うレジスタを有し、そのレジスタはそれぞれ同期したクロック信号を入力することで、前段からの入力データ信号及び次段への出力データ信号を、各クロック期間に正常に書き込み・読み出し動作を行うよう構成されている。
【０００４】
近年、半導体集積回路の高速化に伴ってクロック周期が短縮化される傾向にあり、各レジスタ間の組合せ回路から次段のレジスタまでデータを伝播する動作上必要となる動作遅延時間を、クロック周期内に収める制約が厳しくなりつつある。このため、開発段階においてクロック周期とほぼ同等の動作遅延時間を要する組合わせ回路を含む場合が多く、クロックに対するデータの伝播遅延を正確に設計する上で、各レジスタの書き込み及び読み出しのタイミングを揃えることが要求されている。
【０００５】
この要求に応えるために、各レジスタに供給するクロック信号の位相を揃える一方、クロック配線系統の削減、レジスタのクロック入力端子の負荷低減、及びレジスタ内部の各入力ラッチゲート信号の位相整合の手段として、レジスタ内部にクロックをゲート入力しレジスタ内部のラッチゲート信号として正相及び逆相の信号を生成する、クロック制御回路を設けることが提案されている。
【０００６】
図５は、従来のレジスタを用いた半導体集積回路の回路図であり、図６は、図５の半導体集積回路の動作を示すタイミングチャートである。図５に示すように、従来のレジスタを用いた半導体集積回路１は、前段のレジスタＡ２、組合せ回路Ｂ３、レジスタＣ４、組合せ回路Ｄ５、及び後段のレジスタＥ６を有する。
【０００７】
【発明が解決しようとする課題】
しかしながら、この半導体集積回路１においては、図６に示すように、レジスタＣ４に書き込まれたデータの状態値変化が発生しても、クロックの書き込み期間が終了して読み出し期間になるまでレジスタＣ４をデータの出力状態にはできないという動作となる。
【０００８】
その結果、レジスタＣ４からの読み出し動作はクロックが読み出し期間に変化してから開始するため、レジスタＣ４の出力が次段のレジスタＥ６にデータを伝播する遅延時間がクロック周期以上となる場合が発生すると、そのレジスタＣ４の出力データを処理する回路が正常動作しなくなってしまう。
【０００９】
更には、レジスタＣ４の出力信号が組合わせ回路を伝播して次段レジスタＥ６に入力されるまでの遅延を、従来構成のレジスタを用いて改善する場合、組合せ回路の再設計、或いはクロック周期の延長に伴なう動作周波数の低減を招いてしまう。
【００１０】
なお、論理反転時間を短くし高速のクロック信号で動作させるものとして、例えば特開平２−５０６１２号公報に開示されたフリップフロップ回路が知られているが、これは、たすき接続された相補的な出力信号の反転時間のみを短縮しているに過ぎない。
【００１１】
この発明の目的は、組合わせ回路の再設計、及びクロック動作周波数の低減無しに、クロック周期を越える組合せ回路へデータ出力の動作を行うことを可能としたクロック制御方法および装置を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、この発明に係るクロック制御方法は、クロック信号によってデータの読み出し・書き込みを行なうレジスタに供給された入力データに対し、前記レジスタ内部のマスターラッチとスレーブラッチの状態値変化が発生すると、前記マスターラッチと前記スレーブラッチの状態値比較による不一致検出により、前記レジスタに入力されるクロック信号が読み出し期間になる前に前記レジスタのデータ出力の読み出しを開始することを特徴としている。
【００１３】
上記構成を有することにより、クロック信号によってデータの読み出し・書き込みを行なうレジスタに供給された入力データに対し、レジスタ内部のマスターラッチとスレーブラッチの状態値変化が発生し、マスターラッチとスレーブラッチの状態値比較による不一致が検出されると、レジスタに入力されるクロック信号が読み出し期間になる前にレジスタのデータ出力の読み出しが開始される。これにより、組合わせ回路の再設計、及びクロック動作周波数の低減無しに、クロック周期を越える組合せ回路へデータ出力の動作を行うことを可能とする。
【００１４】
また、この発明に係るクロック制御装置により、上記クロック制御方法を実現することができる。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００１６】
図１は、この発明の実施の形態に係る半導体集積回路の構成を示すブロック図である。図１に示すように、クロック制御回路１０を用いた半導体集積回路１１は、前段のレジスタＡ１２、組合せ回路Ｂ１３、レジスタＣ１４、組合せ回路Ｄ１５、及び後段のレジスタＥ１６を有する。このレジスタＣ１４の内部に、ラッチ状態値の不一致を検出する不一致検出回路１７とクロック制御回路１０が設けられている。
【００１７】
前段のレジスタＡ１２には、データ入力信号ａとクロック入力信号ｂが供給され、レジスタＡ１２からの出力信号は、組合せ回路Ｂ１３で処理される。組合せ回路Ｂ１３は、同一クロック期間に１回以下の状態値変化を行う動作機能を有する。組合せ回路Ｂ１３の出力は、レジスタＣ１４に供給され、レジスタＣ１４内のクロック制御回路１０には、レジスタＡ１２と同期したクロック入力信号ｂが供給される。
【００１８】
レジスタＣ１４の出力は、組合せ回路Ｄ１５で処理され、レジスタＥ１６に供給される。レジスタＥ１６には、レジスタＡ１２及びレジスタＣ１４と同期したクロック入力信号ｂが供給される。
【００１９】
レジスタＣ１４において、組合せ回路Ｂ１３から供給された入力データに対し、不一致検出回路１７は、マスターラッチとスレーブラッチの状態値を入力として、マスターラッチに情報が書き込まれ状態値が変化するとスレーブラッチの状態値との不一致を判定する。
【００２０】
判定の結果、クロック制御回路１０にその不一致検出信号を供給し、他のレジスタの入力クロックに同期したクロックが書き込み期間の状態であっても、レジスタＣ１４のマスターラッチ及びスレーブラッチのラッチゲートを読み出し状態に変化させる制御を行う。
【００２１】
かくして得られたデータは、供給されるクロックが読み出し期間になる前に組合せ回路Ｄ１５に供給され、後段のレジスタＥ１６に出力される。
【００２２】
レジスタＣ１４（図１参照）を構成するマスターラッチ、スレーブラッチは、クロックが状態値ハイ（Ｈｉｇｈ）の読み出し期間の場合、マスターラッチのデータ保持側のラッチゲートと共にスレーブラッチのデータ入力側のラッチゲートを開く。そして、マスターラッチにデータの保持とスレーブラッチのデータ入力の処理を行い、スレーブラッチにデータ入力された状態値は同時にレジスタＣ１４の出力として読み出される。
【００２３】
クロックが状態値ロウ（Ｌｏｗ）の書き込み期間の場合、マスターラッチのデータ入力側のラッチゲートと共にスレーブラッチのデータ保持側のラッチゲートを開く。そして、マスターラッチにデータ入力とスレーブラッチのデータ保持の処理を行い、スレーブラッチに保持された状態値は同時にレジスタＣ１４の出力として読み出し時の状態値を保持する。
【００２４】
クロック制御回路１０は、読み出し時のクロックが状態値ハイの場合で、不一致検出回路１７がラッチの状態値の不一致を判定して状態値ハイを出力する場合、論理的にノアゲート（ＮＯＲ）回路及びインバータ回路を用いることで実現できる。その際、クロックが読み出し時に状態値ハイの場合は、このクロック制御回路１０の出力も状態値はハイに限定できることは自明である。
【００２５】
マスターラッチ及びスレーブラッチの出力の状態値、或いは不一致検出回路１７の出力状態値が論理的に反転する場合でも、クロック制御回路１０は、入力の論理に合わせてインバータ等を組み込むことで基本的な構成を変更せず容易に適用可能である。
【００２６】
不一致検出回路１７（図１参照）は、当業者にとってよく知られており、またこの発明とは直接関係しないので、その詳細な構成は省略する。
【００２７】
次に、上述したクロック制御回路１０を用いた半導体集積回路１１における動作を説明する。図２は、図１の半導体集積回路の動作を示すタイミングチャートである。先ず、レジスタの読み出し動作について説明する。
【００２８】
クロック入力信号ｂ（ｃｌｏｃｋ）がＴ１期間のｔＡｏｕｔで読み出し期間となると、レジスタＡ１２は内部に保持された保持データｃを出力し、１クロック期間に１回の状態値変化による論理動作を行う組合せ回路Ｂ１３に入力される。組合せ回路Ｂ１３は、論理演算処理により遅延時間を要した後、時間ｔＣｉｎでレジスタＣ１４にデータＣｉｎＮを出力する。
【００２９】
このとき、クロック入力信号ｂがＴ１期間にロウの状態値で書き込み期間となっている場合、レジスタＣ１４内部のマスターラッチはデータ入力状態となっているので、入力データｄの状態値が変化するとスレーブラッチ入力ｅも変化する。一方のスレーブラッチは、データ保持状態で１サイクル前のデータＣｏｕｔＮ−１を保持しているため、マスターラッチ、スレーブラッチの状態値が異なる状態を発生する。
【００３０】
マスターラッチ出力（スレーブラッチ入力）ｅとスレーブラッチ出力ｆを入力とする不一致検出回路１７は、出力信号ｇを不一致検出状態とすることにより、クロック入力信号ｂの書き込み期間でないとしても、クロック制御回路１０の出力を書き込み状態から読み出し状態に変化させる制御を行う。
【００３１】
このため、クロック制御回路１０の出力であるレジスタＣ１４の内部信号ｈ，ｉが変化することにより、マスターラッチはデータ保持状態、スレーブラッチはデータ入力状態となる。これにより、レジスタＣ１４の出力ｆは、クロック入力信号ｂが読み出し状態となる前にデータＣｏｕｔＮを出力し、読み出しを開始する。
【００３２】
ここで、レジスタＣ１４の出力データｆを入力する組合せ回路Ｄ１５は、論理演算処理により遅延時間を要した後、時間ｔＥｉｎで、レジスタＥ１６にデータＥｉｎＮを出力する。
【００３３】
このクロック制御回路１０は、スレーブラッチのデータ入力ラッチゲートが開きマスターラッチとの状態値が等しい状態となるレジスタの読み出し期間は、クロックの状態値をそのまま内部ラッチゲート信号として出力し、マスターラッチのデータ入力ラッチゲートが開く書き込み期間は、書き込まれた情報によりマスターラッチの状態値が反転するとデータ保持状態となっているスレーブラッチの状態値不一致となる。
【００３４】
このため、不一致検出回路１７がクロック制御回路１０への出力状態値を反転させ、書き込み状態であるマスターラッチとスレーブラッチへ出力するゲート信号を反転させて、クロックの変化前にこのレジスタＣ１４を読み出し状態に制御するという動作を実行する。
【００３５】
従って、組合せ回路Ｄ１５の論理演算処理動作に要する遅延時間がクロック周期以上である場合でも、正しいデータを次段のレジスタＥ１６に書き込むことが可能となる。
【００３６】
更に、レジスタＣ１４に書き込まれるデータの状態値が１クロック前の状態値と変化が無い場合は、レジスタＣ１４の出力を読み出し期間前に読み出し開始せずに、次段のレジスタＥ１６までの遅延がクロック書き込み終了迄にデータ遅延が到達しなかった場合でも、レジスタＥ１６の入力に対するレジスタＣ１４の出力の論理的な影響は無い。
【００３７】
このため、この実施の形態では、レジスタＣ１４内のマスターラッチとスレーブラッチの状態値変化が発生した場合にのみ、不一致検出回路１７は活性化してクロック制御回路１０に不一致検出信号を出力し、状態値変化が無かった場合には、不一致検出回路１７は活性化しない構造となっている。
【００３８】
よって、マスターラッチ及びスレーブラッチは、通常クロックのタイミングで書き込み或いは読み出しを行い、論理的、遅延的に正常動作に影響を及ぼすことがない。
【００３９】
しかも、レジスタの回路としての入出力信号も、この発明に係る不一致検出回路１７及びクロック制御回路１０を持たない通常のレジスタと同一であることから、任意の従来のレジスタの出力信号の遅延値が、目標となるクロック期間内に次段のレジスタに到達しないことが設計後に判明した場合等に、該当するレジスタセルをクロック制御回路１０を有するレジスタに置き換える手段を実施することにより、問題となる遅延特性を簡易的に改善することができる。
【００４０】
なお、クロック制御回路１０の出力信号であるｈまたはｉを入力とするインバータ素子の追加により、その出力を用いてもよい。また、不一致検出回路１７の出力を排他的論理和ではなく排他的論理積とし、クロック制御回路１０のクロック信号入力もインバータ等で論理的に反転すると、クロック制御回路１０はナンドゲート（ＮＡＮＤ）回路に置き換えられるので、そのＮＡＮＤ回路の出力論理を信号ｉに、ＮＡＮＤ回路の出力反転論理を信号ｈにそれぞれ供給する構成とすることもできる。
【００４１】
このように、クロック制御回路１０を用いた半導体集積回路１１は、レジスタＣ１４内部のマスターラッチとスレーブラッチの状態値比較による不一致検出によって、クロックが読み出し期間となる前の時間に、レジスタＣ１４のデータ出力の読み出しを開始する機能を有している。
【００４２】
この結果、レジスタＥ１６がクロック入力信号ｂに同期して書き込み動作を行っているため、レジスタＣ１４の出力信号ｆからレジスタＥ１６の入力信号ｊまでの遅延時間ｔＥｉｎ−ｔＣｏｕｔは、クロック周期ｔｃｌｏｃｋ以上の時間を確保することができる。
【００４３】
図３は、この発明の他の実施の形態に係る半導体集積回路の構成を示すブロック図である。図３に示すように、クロック制御回路２０を用いた半導体集積回路２１は、前段のレジスタＡ１２、組合せ回路Ｂ１３、クロック制御回路２０によるレジスタＣ２２、組合せ回路Ｄ１５、及び後段のレジスタＥ１６を有する。このレジスタＣ１４の内部に、ラッチ情報の一致を検出する一致検出回路２３が設けられている。その基本的構成は、半導体集積回路１１（図１参照）の通りであるが、クロックの論理位相について更に工夫している。
【００４４】
この前段レジスタＡ１２にはクロック入力信号ｂが供給され、レジスタＡ１２からの出力信号は組合せ回路Ｂ１３で処理され、組合せ回路Ｂ１３の出力がレジスタＣ２２に供給され、レジスタＣ２２内のクロック制御回路２０には、レジスタＡ１２と同期したクロック入力信号ｂが供給される。
【００４５】
レジスタＣ２２の出力は、組合せ回路Ｄ１５で処理され、レジスタＥ１６に供給される。レジスタＥ１６には、レジスタＡ１２及びレジスタＣ２２と同期したクロック入力信号ｂが供給される。
【００４６】
レジスタＣ２２において、組合せ回路Ｂ１３から入力された処理データに対し、一致検出回路２３は、マスターラッチとスレーブラッチの情報を入力として、マスターラッチに情報が書き込まれ状態値が変化すると不一致を判定する。判定の結果、クロック制御回路２０に一致検出信号の非活性状態値を供給し、他のレジスタに同期したクロックが書き込み期間のハイ（Ｈｉｇｈ）状態であっても、レジスタＣ２２のマスターラッチ及びスレーブラッチのラッチゲートを読み出し状態に変化させる制御を行う。
【００４７】
かくして得られたデータは、通常のクロックがロウ（Ｌｏｗ）状態の読み出し期間になる前に組合せ回路Ｄ１５に供給され、組合せ回路Ｂ１３の処理結果信号として後段のレジスタＥ１６に出力される。
【００４８】
レジスタＣ２２（図３参照）を構成するマスターラッチ、スレーブラッチは、クロックが読み出し期間の場合、マスターラッチのデータ保持側のゲートと共にスレーブラッチのデータ入力側のゲートを開く。そして、マスターラッチにデータの保持とスレーブラッチのデータ書き込みの処理を行い、スレーブラッチに書き込まれたデータは同時にレジスタＣ２２の出力として読み出される。
【００４９】
クロックがハイの書き込み期間の場合、マスターラッチのデータ入力側のゲートと共にスレーブラッチのデータ保持側のゲートを開き、マスターラッチにデータの書き込みとスレーブラッチのデータ保持の処理を行い、スレーブラッチに保持されたデータは同時にレジスタＣ１４の出力として読み出し時の状態値を保持する。
【００５０】
クロック制御回路２０は、読み出し時のクロックが状態値ロウの場合で、一致検出回路２３が不一致を判定して状態値ハイを出力する場合、論理的にナンドゲート（ＮＡＮＤ）回路を用いることで適用できる。その際、クロックが読み出し時に状態値ロウの場合は、クロック制御回路２０の出力も状態値はハイに限定できることは自明である。
【００５１】
マスターラッチ及びスレーブラッチの出力の状態値、或いは一致検出回路２３の出力状態値が論理的に反転する場合でも、クロック制御回路２０は入力の論理に合わせてインバータ等を組み込むことで、基本的な構成を変更せず容易に適用可能である。
【００５２】
一致検出回路２３は、当業者にとってよく知られており、またこの発明とは直接関係しないので、その詳細な構成は省略する。
【００５３】
図４は、図３の半導体集積回路の動作を示すタイミングチャートである。図４に示す、クロック制御回路２０を用いた半導体集積回路２１における動作は、不一致検出が一致検出になってクロック入力信号ｂ（ｃｌｏｃｋ）に対応する読み出しと書き込みが逆転する他は、上述した図２のタイミングチャートに示す、クロック制御回路１０を用いた半導体集積回路１１における動作の説明と同様である。
【００５４】
このように、クロック制御回路２０を用いた半導体集積回路２１は、レジスタＣ２２内部のマスターラッチとスレーブラッチの状態値比較による一致検出によって、クロックが読み出し期間となる前の時間に、レジスタＣ２２のデータ出力の読み出しを開始する機能を有している。
【００５５】
この結果、レジスタＥ１６がクロック入力信号ｂに同期して書き込み動作を行っているため、レジスタＣ２２の出力信号ｆからレジスタＥ１６の入力信号ｊまでの遅延時間ｔＥｉｎ−ｔＣｏｕｔは、クロック周期ｔｃｌｏｃｋ以上の時間を確保することができる。
【００５６】
従って、組合せ回路Ｄ１５の論理演算処理動作に要する遅延時間がクロック周期以上である場合でも、正しいデータを次段のレジスタＥ１６に書き込むことが可能となる。
【００５７】
更に、レジスタＣ２２に書き込まれるデータの状態値が１クロック前の状態値と変化が無い場合は、レジスタＣ２２の出力を読み出し期間前に読み出し開始せずに、次段のレジスタＥ１６までの遅延がクロック書き込み終了迄にデータ遅延が到達しなかった場合でも、レジスタＥ１６の入力に対するレジスタＣ２２の出力の論理的な影響は無い。
【００５８】
このため、この実施の形態では、レジスタＣ２２内のマスターラッチとスレーブラッチの状態値変化が発生した場合にのみ、一致検出回路２３は活性化してクロック制御回路２０に一致検出信号を出力し、状態値変化が無かった場合には、一致検出回路２３は活性化しない構造となっている。
【００５９】
よって、マスターラッチ及びスレーブラッチは、通常クロックのタイミングで書き込み或いは読み出しを行い、論理的、遅延的に正常動作に影響を及ぼすことがない。
【００６０】
しかも、レジスタの回路としての入出力信号も、この発明に係る一致検出回路２３及びクロック制御回路２０を持たない通常のレジスタと同一であることから、任意の従来のレジスタの出力信号の遅延値が、目標となるクロック期間内に次段のレジスタに到達しないことが設計後に判明した場合等に、該当するレジスタセルをクロック制御回路２０を有するレジスタに置き換える手段を実施することにより、問題となる遅延特性を簡易的に改善することができる。
【００６１】
なお、この実施の形態では、マスターラッチ及びスレーブラッチの出力を直接、一致検出回路の入力、即ち排他的論理積の入力としているが、共に論理的に反転した信号を生成して一致検出回路入力として供給してもよい。
【００６２】
また、クロック制御回路２０の出力信号であるｈまたはｉを入力とするインバータ素子の追加により、その出力を用いてもよい。更には、一致検出回路２３の出力を排他的論理積ではなく排他的論理和とし、クロック制御回路２０のクロック信号入力もインバータ等で論理的に反転すると、クロック制御回路２０はナンドゲート（ＮＡＮＤ）回路に置き換えられるので、そのＮＡＮＤ回路の出力論理を信号ｉに、ＮＡＮＤ回路の出力反転論理を信号ｈにそれぞれ供給する構成とすることもできる。
【００６３】
従って、この実施の形態では、更に、レジスタへの読み出し・書き込みのクロック期間がそれぞれ状態値ハイ・ロウの場合でも、書き込み期間のデータ変化によってクロックが読み出し期間となる前にデータの読み出しを開始し、次段のレジスタまでの遅延時間を拡張することが可能となる。
【００６４】
上述したように、この発明は、半導体集積回路における任意のレジスタに入力される情報の変化を検出し、クロック信号の状態値によらず入力データの状態値変化を検出してレジスタの出力信号を変化させる機能を有するクロック制御装置を設けたことを特徴としている。
【００６５】
従って、クロック制御装置を有するレジスタから次段レジスタまでのデータ伝播の遅延時間が、クロック周期以上に必要とされる場合でも、入力されるクロックが読み出し状態となる前にレジスタの出力を読み出すことが可能となり、正しい情報を次段レジスタに書き込むことを可能とする。
【００６６】
また、レジスタの内部信号のみの状態値による制御でこの発明の回路を構成できるため、従来の構成によるレジスタとの置き換えにより、遅延の満足できない組み合わせ回路を有する半導体集積回路のクロック周期を落とすことなく回路の誤動作を回避することが可能となる。
【００６７】
なお、ラッチ用クロック信号が立ち上がった以降の状態では、前段のラッチは帰還側のクロックドインバータが開き、変化した入力信号を保持する（前段の書き込み時間はクロック制御回路で遅延時間により確保される）。このとき、後段のラッチ回路は、帰還側のクロックドインバータが閉じデータ入力側のクロックドインバータが開いている状態であるから、前段ラッチの出力が変化した後は、後段ラッチには十分な遅延時間が確保される。即ち、それぞれのラッチはクロックの逆相で動作する構成となる。
【００６８】
【発明の効果】
以上説明したように、この発明によれば、クロック信号によってデータの読み出し・書き込みを行なうレジスタに供給された入力データに対し、レジスタ内部のマスターラッチとスレーブラッチの状態値変化が発生し、マスターラッチとスレーブラッチの状態値比較による不一致が検出されると、レジスタに入力されるクロック信号が読み出し期間になる前にレジスタのデータ出力の読み出しが開始されるので、正しい情報を次段レジスタに書き込むことを可能とすることができ、組合わせ回路の再設計、及びクロック動作周波数の低減無しに、クロック周期を越える組合せ回路へデータ出力の動作を行うことを可能とする。
【００６９】
また、この発明に係るクロック制御装置により、上記クロック制御方法を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【図２】図１の半導体集積回路の動作を示すタイミングチャートである。
【図３】この発明の他の実施の形態に係る半導体集積回路の構成を示すブロック図である。
【図４】この発明の他の実施の形態に係るクロック制御装置の斜視図である。
【図５】従来のレジスタを用いた半導体集積回路の回路図である。
【図６】図５の半導体集積回路の動作を示すタイミングチャートである。
【符号の説明】
１０，２０  クロック制御回路
１１，２１  半導体集積回路
１２  レジスタＡ
１３  組合せ回路Ｂ
１４，２２  レジスタＣ
１５  組合せ回路Ｄ
１６  レジスタＥ
１７  不一致検出回路
２３  一致検出回路
ａ  データ入力信号
ｂ  クロック入力信号
ｃ  保持データ
ｄ  入力データ
ｅ  スレーブラッチ入力
ｆ  スレーブラッチ出力
ｇ，ｈ，ｉ  出力信号
ｊ  入力信号
【図１】
0003563280.tif 000002
【図２】
0003563280.tif 000003
【図３】
0003563280.tif 000004
【図４】
0003563280.tif 000005
【図５】
0003563280.tif 000006
【図６】
0003563280.tif 000007