(57)【特許請求の範囲】
【請求項１】
入力端子と出力端子をリング状に接続した奇数段の発振基本回路を具備する電圧制御発振回路において、
前記発振基本回路は、第１のインバータと、該第１のインバータの負の電源側に接続されるPMOSトランジスタ又は正の電源側に接続されるNMOSトランジスタからなる第１のクランプトランジスタとを有し、正負の電源間に前記第１のインバータと前記第１のクランプトランジスタを直列接続して構成し、前記第１のインバータの入力端子を前記入力端子とし出力端子を前記出力端子とし、且つ前記第１のクランプトランジスタのゲートを共通の発振周波数制御端子に接続したことを特徴とする電圧制御発振回路。
【請求項２】
前記１個の発振基本回路の出力端子に増幅回路を複数段縦続接続し、前記発振基本回路の出力信号を段階的に順次大きなレベルの信号に増幅することを特徴とする請求項１に記載の電圧制御発振回路。
【請求項３】
前記複数段縦続接続した増幅回路の少なくとも１つは、第２のインバータと、該第２のインバータの負の電源側に接続されるPMOSトランジスタ又は正の電源側に接続されるNMOSトランジスタからなる第２のクランプトランジスタとを有し、正負の電源間に前記第２のインバータと前記第２のクランプトランジスタを直列接続してなるクランプインバータで構成し、前記第２のクランプトランジスタのゲートに増幅率制御端子を接続して、該増幅率制御端子に前記発振周波数制御端子に印加する電圧と前記第２のクランプトランジスタが接続される側の電源の電圧との間の電位又は該電源の電圧を与えることを特徴とする請求項２に記載の電圧制御発振回路。
【請求項４】
前記複数段の増幅回路を、１又は２段以上縦続接続した前記クランプインバータと該クランプインバータの後段に縦続接続した第３のインバータとから構成し、前記発振周波数制御端子の電圧と前記電源の電圧の間の電位差を異なった電圧にｎ分割し、該ｎ分割した電圧を、前記発振周波数制御端子の電圧に近い電圧から前記電源の電圧の順に、入力段から出力段にかけての前記クランプインバータの増幅率制御端子に順次印加したことを特徴とする請求項３に記載の電圧制御発振回路。
【請求項５】
前記発振周波数制御端子の電圧と前記電源の電圧の間の電位差をｎ分割して得る異なった電圧を、ソースフォロア回路の負荷抵抗をｎ分割して、各負荷抵抗から得ることを特徴とする請求項４に記載の電圧制御発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路において、制御電圧により発振周波数を変化させることのできる電圧制御発振回路に係り、特に周波数の可変範囲が広くかつ発生するクロックのデューティを一定に保つことができるようにした電圧制御発振回路に関するものである。
【０００２】
【従来の技術】
従来の電圧制御発振回路（以下、ＶＣＯ回路と呼ぶ）を図９に示す（出典：Monolithic Phase-Locked Loops and Clock Recovery Circuits,B.Razavi,IEEE Press,1996,P.20)。従来のＶＣＯ回路は、発振基本回路Ｃ1,Ｃ2,・・,Ｃm（Ｃmは１より大きな奇数）とアンプＡ4から構成されている。
【０００３】
発振基本回路Ｃk（ｋ＝1〜m-1）の出力端子OUTB,OUTは、次段の発振基本回路Ｃk+1の入力端子IN,INBに接続され、終段の発振基本回路Ｃmの出力端子OUTBは初段の発振基本回路Ｃ1の入力端子INとアンプＡ4の入力端子CINに接続され、終段の発振基本回路Ｃmの出力端子OUTは初段の発振基本回路C1の入力端子INBに接続されている。端子VRlは発振基本回路Ｃk，Ｃmの発振周波数制御端子であり、端子COUTはアンプＡ4の発振クロック出力端子である。
【０００４】
発振基本回路Ｃkと終段の発振基本回路Ｃmは、各々Ｐ型電界効果トランジスタ（以下PMOSトランジスタと略す）MCl,MC2、Ｎ型電界効果トランジスタ（以下NMOSトランジスタと略す）MC3,MC4、および電流源SIlからなるインバータ回路により構成されている。
【０００５】
PMOSトランジスタMCl,MC2のソース端子は電源Vddに接続され、ゲートは共に発振周波数制御端子VRlに接続され、PMOSトランジスタMClのドレインはNMOSトランジスタMC3のドレインに接続され、PMOSトランジスタMC2のドレインはNMOSトランジスタMC4のドレインに接続され、それらのドレイン共通接続ノードは各々出力端子OUTB,OUTに接続されている。
【０００６】
また、NMOSトランジスタMC3のゲートは入力端子INに接続され、NMOSトランジスタMC4のゲートは入力端子INBに接続されている。NMOSトランジスタMC3,MC4のソースはともに電流源SIlの電流引き込み側に接続され、その電流源SIlの電流吐き出し側は電源Vssに接続されている。
【０００７】
一方、アンプＡ4は、PMOSトランジスタMC5とNMOSトランジスタMC6で構成されている。PMOSトランジスタMC5のソースは電源Vddに接続され、PMOSトランジスタMC5とNMOSトランジスタMC6はそのドレインが出力端子COUTに接続され、ゲートは入力端子CINに接続されている。NMOSトランジスタMC6のソースは電源Vssに接続されている。
【０００８】
図９に示した従来のＶＣＯ回路の出力クロックの周波数が発振周波数制御端子VRlの電位により変化する原理を図１０を用いて説明する。この図１０では、発振周波数制御端子VRlの電位を低く設定した場合（0.5Ｖ）と高く設定した場合（1.0Ｖ）を例として、アンプＡ4の入力端子CINと、出力端子COUTの信号電位の時間的な変化を示している。
【０００９】
インバータである発振基本回路Ｃkはこれを奇数段リング状（以後、インバータチェーンと呼ぶ）に接続すると発振を起こす。
【００１０】
まず、発振周波数制御端子VRlの電位VR1を低く設定した場合（0.5Ｖ）は、発振基本回路Ｃkの負荷であるPMOSトランジスタMCl,MC2の動作抵抗が低くなり、発振基本回路Ｃkの伝搬遅延時間が短くなる。このときのインバータチェーンの発振周期Ｔ（0.5Ｖ）は発振基本回路Ｃkの伝搬遅延時間に比例して短くなる。したがって、このように発振周波数制御端子VRlの電位VR1を低く設定した場合は、入力端子CINに得られる発振クロックの周波数が高くなる。ただ、この入力端子CINの波形が、ハイレベルは電源の高電位Vddに、ローレベルは電源の低電位Vssに、各々達しない場合があるため、アンプＡ4により波形整形を行ってＶＣＯ回路の出力としている。
【００１１】
一方、発振周波数制御端子VRlの電位VR1を高く（1.0Ｖ）すると、発振基本回路Ｃkの負荷であるPMOSトランジスタMCl,MC2の動作抵抗が高くなる。このため、入力端子CINの発振波形に見られるように、立ち上がり時間が遅れるために、発振基本回路Ｃkの遅延時間は大きくなり、発振周期Ｔ（1.0Ｖ）も長くなり、発振クロックの周波数が低くなる。
【００１２】
以上のように発振周波数制御端子VRlの電位VR1を制御することにより、出力端子COUTに得られるクロックの周波数を調整することが可能となる。
【００１３】
【発明が解決しようとする課題】
ところが、従来のＶＣＯ回路では、発振周波数制御端子VRlの電位VR1により、出力端子COUTの発振クロック波形のハイレベルである時間比「t2／Ｔ」（以後、デューティと呼ぶ。）が変化するという問題がある。
【００１４】
すなわち、発振基本回路Ｃkでは、NMOSトランジスタMC3,MC4の動作抵抗とPMOSトランジスタMCl,MC2の動作抵抗が一致した場合のみ、発振クロックのデューティは５０％となるが、従来のＶＣＯ回路は、その動作原理上、発振周波数制御端子VRlの電位を変えることでPMOSトランジスタMC1,MC2の動作抵抗を変えて発振周波数を調整しているので、PMOSトランジスタMC3,MC4の動作抵抗とNMOSトランジスタMCl,MC2の動作抵抗を一致させ得る発振周波数制御端子VRlの電位は、ある一つの電位だけとなり、発振周波数制御端子VRlの電位を変えて周波数を変化させる限り、デューティが大きく変動する。
【００１５】
例えば、図１０に示したように、発振基本回路Ｃk,Ｃmの回路設計を、発振周波数制御端子VRlの電位VRlが0.5Ｖの時に波形の立ち上がり時間と立ち下がり時間が一致するように設定した場合、その電位VRlを1.0Ｖに変化させると波形の立ち上がり時間が増加し、立ち下がり時間より著しく大きくなる。発振基本回路Ｃk,Ｃmの接続段数は奇数であるため、インバータチェーンの出力波形の立ち上がり時間と立ち下がり時間の平均化は完全には行われないので、発振周波数制御端子VRlの電位VR1を1.0Ｖ変えたことにより出力端子COUTの出力信号のデューティは５０％から大きく外れることになるのである。
【００１６】
このように、発振クロックのデューティが５０％から外れた場合には、例えば、発振クロックを用いてクロックのハイレベルの時間とローレベルの時間の両方を使用して動作を行わせる回路において、その動作に障害が生ずる。
【００１７】
例えば、クロックのローレベルの時間が少なくなると、クロックのローレベルの時間を使用して動作を行わせる回路において時間的な動作余裕が減少し、これにともない全体の回路動作の余裕も減少する。よって、クロックのデューティの変動により回路の動作速度が低下するという問題を引き起こす。
【００１８】
本発明は以上のような点に鑑みてなされたものであり、その目的は、発振クロックの周波数が可変で、かつ発振クロックのデューティ変動の少ない電圧制御発振回路を提供することである。
【００１９】
【課題を解決するための手段】
上記目的を達成するための第１の発明は、入力端子と出力端子をリング状に接続した奇数段の発振基本回路を具備する電圧制御発振回路において、前記発振基本回路は、第１のインバータと、該第１のインバータの負の電源側に接続されるPMOSトランジスタ又は正の電源側に接続されるNMOSトランジスタからなる第１のクランプトランジスタとを有し、正負の電源間に前記第１のインバータと前記第１のクランプトランジスタを直列接続して構成し、前記第１のインバータの入力端子を前記入力端子とし出力端子を前記出力端子とし、且つ前記第１のクランプトランジスタのゲートを共通の発振周波数制御端子に接続して構成した。
【００２０】
第２の発明は、第１の発明において、前記１個の発振基本回路の出力端子に増幅回路を複数段縦続接続し、前記発振基本回路の出力信号を段階的に順次大きなレベルの信号に増幅するよう構成した。
【００２１】
第３の発明は、第２の発明において、前記複数段縦続接続した増幅回路の少なくとも１つは、第２のインバータと、該第２のインバータの負の電源側に接続されるPMOSトランジスタ又は正の電源側に接続されるNMOSトランジスタからなる第２のクランプトランジスタとを有し、正負の電源間に前記第２のインバータと前記第２のクランプトランジスタを直列接続してなるクランプインバータで構成し、前記第２のクランプトランジスタのゲートに増幅率制御端子を接続して、該増幅率制御端子に前記発振周波数制御端子に印加する電圧と前記第２のクランプトランジスタが接続される側の電源の電圧との間の電位又は該電源の電圧を与えるよう構成した。
【００２２】
第４の発明は、第３の発明において、前記複数段の増幅回路を、１又は２段以上縦続接続した前記クランプインバータと該クランプインバータの後段に縦続接続した第３のインバータとから構成し、前記発振周波数制御端子の電圧と前記電源の電圧の間の電位差を異なった電圧にｎ分割し、該ｎ分割した電圧を、前記発振周波数制御端子の電圧に近い電圧から前記電源の電圧の順に、入力段から出力段にかけての前記クランプインバータの増幅率制御端子に順次印加するよう構成した。
【００２３】
第５の発明は、第４の発明において、前記発振周波数制御端子の電圧と前記電源の電圧の間の電位差をｎ分割して得る異なった電圧を、ソースフォロア回路の負荷抵抗をｎ分割して、各負荷抵抗から得るよう構成した。
【００２４】
【発明の実施の形態】
本発明の電圧制御発振（ＶＣＯ）回路は、発振基本回路を、インバータおよびそのインバータと電源との間に接続したクランプトランジスタを備えるよう構成し、そのクランプトランジスタのゲートを発振周波数制御端子に接続するようにしたことが、従来のＶＣＯ回路と異なる。また、インバータチェーンの出力を増幅するアンプを、インバータおよびそのインバータと電源との間に接続したクランプトランジスタを備えるよう構成し、そのクランプトランジスタのゲートに、発振周波数制御端子の電圧と電源電圧Vdd又はVssの中間の電位または電源電圧Vdd又はVssを印加することが、従来のＶＣＯ回路と異なる。以下、詳しく説明する。
【００２５】
［第１の実施の形態］
図１は本発明の第１の実施の形態のＶＣＯ回路である。発振基本回路Ｎk,Ｎm（ｋ＝１〜m-1、ｍは１より大きな奇数）は、インバータＩ1とPMOSクランプトランジスタMN3から構成されている。また、アンプＡ1はクランプインバータＩ2,Ｉ3,Ｉ4から構成されている。発振基本回路Ｎkの出力端子OUTBは次段の発振基本回路Ｎk+1の入力端子INに接続され、終段の発振基本回路Ｎmの出力端子OUTBは初段の発振基本回路Ｎ1の入力端子INとアンプＡ1の入力端子CINに接続されている。発振基本回路Ｎk,Ｎmの共通端子VRlは発振周波数制御用の端子であり、アンプＡ1の出力端子COUTは、発振クロックの出力端子である。
【００２６】
発振基本回路Ｎk,Ｎmにおいて、インバータＩ1はPMOSトランジスタMNlとNMOSトランジスタMN2の共通のゲートを入力端子INに接続し、共通のドレインを出力端子OUTBに接続したものである。PMOSトランジスタMNlのソースは電源Vddに、NMOSトランジスタMN2のソースはノードVDlに、それぞれ接続されている。また、そのノードVDlはPMOSトランジスタMN3のドレインに接続されている。PMOSトランジスタMN3のゲートは発振周波数制御端子VRlに接続され、ソースは電源Vssに接続されている。
【００２７】
アンプＡ1において、インバータＩ2の入力端子はアンプＡ1の入力端子CINに、出力端子NClはインバータＩ3の入力端子にそれぞれ接続され、インバータＩ3の出力端子NC2はインバータＩ4の入力端子に接続され、インバータＩ4の出力端子はアンプＡ1の出力端子COUTに接続されている。
【００２８】
インバータＩ2の入力端子にはPMOSトランジスタMN4のゲートとNMOSトランジスタMN5のゲートが接続され、出力端子にはPMOSトランジスタMN4のドレインとNMOSトランジスタMN5のドレインが接続されている。PMOSトランジスタMN4のソースは電源Vddに接続され、NMOSトランジスタMN5のソースはクランプトランジスタであるPMOSトランジスタMN6のドレインのノードVD2に接続されている。PMOSトランジスタMN6のゲートはアンプＡ1の増幅率制御端子VR2に接続され、ソースは電源Vssに接続されている。
【００２９】
また、インバータＩ3の入力端子にはPMOSトランジスタMN7のゲートとNMOSトランジスタMN8のゲートが接続され、出力端子にはPMOSトランジスタMN7のドレインとNMOSトランジスタMN8のドレインが接続されている。PMOSトランジスタMN7のソースは電源Vddに接続され、NMOSトランジスタMN8のソースはクランプトランジスタであるPMOSトランジスタMN9のドレインのノードVD3に接続されている。PMOSトランジスタMN9のゲートとソースは電源Vssに接続されている。
【００３０】
さらに、インバータＩ4の入力端子にはPMOSトランジスタMNlOのゲートとNMOSトランジスタMNllのゲートが接続され、出力端子にはPMOSトランジスタMNlOのドレインとNMOSトランジスタMNllのドレインが接続されている。PMOSトランジスタMNlOのソースは電源Vddに接続され、NMOSトランジスタMNllのソースは電源Vssに接続されている。
【００３１】
次に、図２を用いて動作を説明する。図２では、発振周波数制御端子VRlの電位VR1を低く設定した場合（0.5Ｖ）と高く設定した場合（1.0Ｖ）を例として、発振基本回路Ｎmの出力端子CINと、ＶＣＯ回路の出力端子COUTの信号電位の時間的な変化を記している。
【００３２】
はじめに、発振クロックの周波数を発振周波数制御端子VRlの入力電圧レベルで制御できることを説明する。インバータである発振基本回路Ｎk,Ｎmは、これを奇数段リング状にインバータチェーンとして接続すると発振を起こす。このインバータチェーンの発振周期Ｔ（0.5Ｖ）は発振基本回路Ｎk,Ｎmの伝搬遅延時間に比例する。そして、インバータの伝搬遅延時間はインバータに印加される電圧の１〜２乗に反比例する。したがって、クランプトランジスタMN3により、インバータＩ1に印加される電圧を発振周波数制御端子VRlの電位VR1で制御することにより、発振周波数を制御可能となる。
【００３３】
具体的には、発振周波数制御端子VRlに電位VR1を与えると、クランプトランジスタMN3により、そのトランジスタMN3のドレインのノードVDlの電圧VD1が「VRl＋Vp」に持ち上げられる。ここでVpはPMOSトランジスタMN3の閾値電圧の絶対値である。このことにより、発振基本回路Ｎk,ＮmのインバータＩ1に印加される電圧は「Vdd−（VRl＋Vp）」に制御される。
【００３４】
発振周波数制御端子VRlの電位VR1を低く設定した場合（0.5Ｖ）は、インバータＩ1にはVddに比較的近い電圧「Vdd−（0.5＋Vp）」が印加されるためインバータＩ1の信号伝搬遅延は短い。したがって、このときは、出力端子CINの発振クロックの周波数が高くなる。
【００３５】
一方、発振周波数制御端子VRlの電位VR1を高く設定した場合（1.0Ｖ）は、インバータＩ1にはVddより低い電圧「Vdd−（1.0＋Vp）」が印加されるためインバータＩ1の信号伝搬遅延は長くなる。したがって、このときは、出力端子CINの発振クロックの周波数が低くなる。
【００３６】
ここで、発振周波数制御端子VRlの電位VR1の設定にかかわらず、インバータＩ1を構成するPMOSトランジスタMNlとNMOSトランジスタMN2の動作抵抗はほぼ等しく増減する。なぜなら、PMOSトランジスタMNlとNMOSトランジスタMN2のソース・ドレイン電流は共にインバータＩ1に印加する電圧の1〜2乗に比例するためである。したがって、インバータチェーンの出力端子CINの信号の立ち上がりと立ち下がり時間は、ほぼ一致したまま増減する。出力端子CINの信号のデューティ「tl／Ｔ」は発振周波数制御端子VRlの電位VR1の設定如何にかかわらず、ほぼ５０％に保たれる。
【００３７】
次に、図２のVRl＝1.0Ｖの例を用いてアンプＡ1の動作を説明する。発振基本回路Ｎmの出力は、発振周波数制御端子VRlの電位VR1の設定により発振周波数が変わると共に電圧振幅も「Vdd−（VRl＋Vp）」に変化する。アンプＡ1は、この電圧振幅をVddまで増幅し、かつ、信号のデューティをおよそ５０％に保持する。この動作は、インバータＩ2,Ｉ3,Ｉ4により段階的に電圧振幅の増幅を行うことで達成する。
【００３８】
インバータＩ2は、増幅率制御端子VR2に発振周波数制御端子VRlの電位VR1と電源Vssの電位の中間の電位VR2を与えることで、ノードVD2の電位VD2を「VR2＋Vp」にクランプする。このように、ノードVD2の電位を「VRl＋Vp」より低い電位「VR2＋Vp」にクランプしたことにより、入力端子CINの電圧振幅「Vdd−（VRl＋Vp）」を「Vdd−（VR2＋Vp）」に増幅して端子NClに出力する。
【００３９】
そして、インバータＩ3は、クランプトランジスタMN9のゲートが電源Vssに接続されていることから、ノードVD3の電位VD3をVpにクランプする。このようにしてノードVD3の電位を「VR2＋Vp」より低い電位Vpにクランプしたことにより、入力電圧振幅「Vdd−（VR2＋Vp）」を「Vdd−Vp」に増幅して端子NC2に出力する。最後にインバータＩ4により出力端子COUTの出力振幅はVddにまで増幅される。
【００４０】
次に、デューティがほぼ５０％に維持されたインバータチェーンの出力端子CINの信号を、アンプＡ1で段階的に電圧振幅の増幅を行うことにより、デューティをおよそ５０％に保持して出力端子COUTに出力できることを説明する。図３はインバータ１段の電圧振幅増加分に対するデューティの変動のグラフである。デューティ変動値は電圧増加分にほぼ比例しており、デューティ変動値を抑えるためにはインバータ１段あたりの電圧増加分を小さく取る必要があることが分かる。
【００４１】
図４は、電圧振幅をΔＶ増すために、ｎ段のインバータでΔＶ／nづつ増した場合の最終段インバータ出力信号のデューティ変動のグラフである。ここでは、１Ｖの電圧振幅、１GHzのクロックをインバータ１，２，３，４，５，１０段で２Ｖに増幅した場合のデューティ変動値を示した。インバータ１段あたりの電圧増加分を少なく抑えて、多数段で増幅することにより、デューティ変動が抑えられることが分かる。
【００４２】
以上のように、第１の実施の形態によれば、従来のＶＣＯ回路が発振基本回路の立ち上がりあるいは立ち下がり遅延時間の一方を調整して発振周波数を制御していたのに対し、発振基本回路のインバータへの印加電圧を調整することによるため、立ち上がりと立ち下がり時間の両方をほぼ均等に変えることができる。また、発振基本回路の変動する電圧振幅を複数段のインバータにより徐々に増幅するので、デューティ変動を抑えた電圧増幅が可能となり、図１１に示したように、発振クロックの周波数を広い範囲で制御しながら、その周波数範囲において従来のＶＣＯ回路より出力クロックのデューティ変動を小さく抑えることが可能となる。
【００４３】
［第２の実施の形態］
次に本発明の第２の実施の形態を図５を用いて説明する。図５では、発振基本回路Ｎk,Ｎmからなるインバータチェーンの回路は図示していないが、この第２の実施の形態は、第１の実施の形態のアンプＡ1を図５のアンプＡ2に置き換えた電圧制御発振（ＶＣＯ）回路である。
【００４４】
図１のＶＣＯ回路のアンプＡ1では、インバータの増幅段数を３段に限定していたのに対し、ここではアンプＡ2は任意の「n＋1」段にしたところが異なる。アンプＡ2は図１のインバータI2と同一構成のトランジスタ接続をもつｎ段のインバータI21〜I2n、および図１と同一のインバータI4で構成されている。インバータI21〜I2nの増幅率制御端子VR21〜VR2nには、例えば電圧「VRl−Vp」をn分割した電位を、高い電位から低い電位の順で与える。図４図に示したように、増幅段数ｎを任意に設定することでデューティ変動を希望する値に抑え込むことができる。ここでは、アンプＡ2は複数のインバータI21〜I2nを使用しているが、インバータI21とインバータI4によりアンプを構成して、インバータ段数を２段に設定することも可能である。
【００４５】
図６に増幅率制御端子VR21〜VR2nに与える電圧を発生するソースフォロア回路の例を示した。ここでは、PMOSトランジスタMN12のゲートを周波数制御端子VCONTに接続し、ソースを電源Vddに接続し、ドレインを縦列接続の抵抗R1〜Rnを介して電源Vssに接続している。よって、この抵抗Rl〜Rnの抵抗値を、インバータチェーンの発振周波数制御端子VRlに与える電圧VR1をn分割する値に設定することにより、高い分割電圧から低い分割電圧の順に、端子VR21〜VR2nに順次印加させることが可能となる。なお、この図６の回路はドレインフォロア回路であるが実質的にソースフォロア回路として機能する。
【００４６】
以上のように、第２の実施の形態によれば、アンプにおけるデューティ変動をさらに抑制することができ、第１の実施の形態よりもさらに大きなデューティ変動抑制効果が得られる。
【００４７】
［第３の実施の形態］
次に本発明の第３の実施の形態を図７を用いて説明する。前記した第１の実施の形態では、クランプトランジスタとしてPMOSトランジスタMN3を電源VssとインバータＩlの間に接続して用いていたのに対し、この第３の実施の形態では、クランプトランジスタにNMOSトランジスタMKlを使用し、これを電源VddとインバータＩlの間に接続して用いることが異なる。
【００４８】
この第３の実施の形態のＶＣＯ回路は、インバータＩlとクランプトランジスタMKlからなる発振基本回路Ｋk（k＝1〜m-1）とＫm（mは１より大きな奇数）をチェーン接続した回路部、およびインバータＩ5，Ｉ6，Ｉ7からなるアンプＡ3で構成されている。発振基本回路Ｋkの出力端子OUTBは次段の発振基本回路Ｋk+1の入力端子INに接続され、終段の発振基本回路Ｋmの出力端子OUTBは発振基本回路Klの入力端子INとアンプA3の入力端子CINに接続されている。発振基本回路Kkの共通端子VR3は発振周波数制御用の端子であり、アンプＡ3の出力COUTは、発振クロックの出力端子である。
【００４９】
発振基本回路Ｋk内の接続を説明する。インバータＩlは図１に示したインバータＩ1と同一である。しかし、インバータＩlのノードVDlは電源Vssに接続され、PMOSトランジスタMN1のソースはNMOSのクランプトランジスタMKlのドレインに接続され、NMOSトランジスタMKlのゲートは発振周波数制御端子VR3に接続され、ソースは電源Vddに接続されている。
【００５０】
次に、アンプＡ3内の接続を説明する。インバータＩ5の入力端子は、アンプＡ3の入力端子CINに接続され、インバータＩ5の出力端子はインバータＩ6の入力端子に接続されている。インバータＩ6の出力端子はインバータＩ7の入力端子に接続されている。インバータＩ7の出力端子はアンプＡ3の出力端子COUTに接続されている。
【００５１】
インバータＩ5の入力端子にはPMOSトランジスタMK3のゲートとNMOSトランジスタMK4のゲートが接続され、出力端子にはPMOSトランジスタMK3のドレインとNMOSトランジスタMK4のドレインが接続されている。NMOSトランジスタMK4のソースは電源Vssに接続され、PMOSトランジスタMK3のソースはクランプトランジスタであるNMOSトランジスタMK2のドレインに接続されている。NMOSトランジスタMK2のゲートはアンプＡ3の増幅率制御端子VR4に接続され、ソースは電源Vddに接続されている。
【００５２】
インバータＩ6の入力端子にはPMOSトランジスタMK6のゲートとNMOSトランジスタMK7のゲートが接続接続され、出力端子にはPMOSトランジスタMK6のドレインとNMOSトランジスタMK7のドレインが接続されている。NMOSトランジスタMK7のソースは電源Vssに接続され、PMOSトランジスタMK6のソースはクランプトランジスタであるNMOSトランジスタMK5のドレインに接続されている。NMOSトランジスタMK5のゲートとソースは電源Vddに接続されている。
【００５３】
インバータI7の入力端子にはPMOSトランジスタMK8のゲートとNMOSトランジスタMK9のゲートが接続され、出力端子にはPMOSトランジスタMK8のドレインとNMOSトランジスタMK9のドレインが接続されている。PMOSトランジスタMK8のソースは電源Vddに接続され、NMOSトランジスタMK9のソースは電源Vssに接続されている。
【００５４】
この第３の実施の形態のＶＣＯ回路の動作は、第１の実施の形態のＶＣＯ回路の動作と類似しているため詳しい説明は省くが、発振基本回路Ｋk,Ｋmのインバータに印加できる電圧を「VR3−Vn」（VnはNMOSトランジスタMK1の閾値電圧）にすることができる。一般にNMOSトランジスタの閥値電圧VnはPMOSの閥値電圧Vpに比べて低く設定されるため、前記した第１の実施の形態でインバータＩlに印加できる電圧の最大値が「Vdd−Vp」であったのに対し、その最大値を「Vdd−Vn」のように大きく取ることが可能となる。したがって、デューティの変動を抑えながらより広い範囲で発振クロックの周波数を調整できる。
【００５５】
このように、第３の実施の形態によれば、クランプトランジスタに、一般に閾値電圧を低く設定しやすいNMOSを使用するので、発振周波数制御端子VR3に与える電位によりインバータチェーンに印加される電圧をより広い範囲で変えることができ、デューティ変動を抑制しながら発振クロックの周波数をより広い範囲で制御することが可能となる。
【００５６】
［その他の実施の形態］
なお、第１の実施の形態ではPMOSトランジスタによりクランプを行うＶＣＯ回路を、第３の実施の形態ではNMOSトランジスタによりクランプを行うＶＣＯ回路を各々示したが、本発明の思想を用いてPMOSトランジスタによるクランプとNMOSトランジスタによるクランプを両方とも使用したＶＣＯ回路を構成しても同様の作用効果を得ることができる。
【００５７】
また、第１の実施の形態のアンプＡ1を第２の実施の形態で任意のn段のインバータで構成するアンプＡ2に変更した如く、第３の実施の形態のアンプＡ3を任意のn段のインバータで構成するアンプに変更した実施の形態も実現可能である。
【００５８】
また、図８に示したように、第１、第２、第３の実施の形態で使用するインバータＩlを、インバータＩl’のように、発振周波数制御端子VR4を持つインバータに置き換えた実施の形態も実現可能である。この場合は、発振周波数制御端子VR4は、デューティが大きく変動しないような微調整電圧で制御することになる。
【００５９】
さらに、これらインバータＩ1、Ｉ1’については、PMOSトランジスタとNMOSトランジスタを使用したＣＭＯＳ回路で構成されるもの以外に、そのPMOSトランジスタ又はNMOSトランジスタを抵抗に置き換えて構成したインバータや、その他のインバータも使用でき、同様な作用効果を得ることができる。
【００６０】
【発明の効果】
第１の発明によれば、発振基本回路のインバータへの印加電圧の調整により立ち上がりと立ち下がり時間の両方をほぼ均等に変えることになるので、デューティの変動を抑制した発振出力を得ることが可能となり、その周波数も広い範囲で制御可能となる利点がある。
【００６１】
また、第２乃至第５の発明によれば、さらにデューティの変動を抑制してその発振出力をフルスイングにすることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のＶＣＯ回路の回路図である。
【図２】図１のＶＣＯ回路の動作波形図である。
【図３】インバータ1段で信号電圧を増幅した場合の出力信号のデューティ変動を示す特性図である。
【図４】電圧振幅をΔＶ増すためにｎ段のインバータでΔＶ／ｎづつ増した場合の最終段出力信号のデューティ変動を示す特性図である。
【図５】本発明の第２の実施の形態のＶＣＯ回路の回路図である。
【図６】図５のアンプＡ2の増幅率制御端子VR21〜VR2nに与える電位を発生する回路図である。
【図７】本発明の第３の実施の形態のＶＣＯ回路の回路図である。
【図８】図１，図５，図７のインバータＩ1の変形例を示す回路図である。
【図９】従来のＶＣＯ回路の回路図である。
【図１０】図９の回路の動作波形図である。
【図１１】発振周波数とデューティイを本発明の第１の実施の形態と従来例で比較した特性図である。
【符号の説明】
Ｎ1〜Ｎm,Ｋ1〜Ｋm,Ｃ1〜Ｃm：発振基本回路
Ａ1〜Ａ4：アンプ
Ｉ1〜Ｉ7,Ｉ1’,Ｉ21〜Ｉ2n：インバータ
VR1,VR3：発振周波数制御端子
VR2,VR21〜VR2n,VR4：増幅率制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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