(57)【特許請求の範囲】
【請求項１】
アナログ入力信号が加えられる第１のＡＤコンバータと、
上記第１のＡＤコンバータの出力信号が加えられる複数のＤＡコンバータと、
上記第１のＡＤコンバータの出力信号に応じて切換え信号を発生する切換え信号発生回路と、
上記切換え信号に応じて上記複数のＤＡコンバータに含まれる１つのＤＡコンバータの出力信号を切換え出力するスイッチと、
上記１つのＤＡコンバータの出力信号と上記アナログ入力信号とを減算する減算器と、
上記減算器の出力が加えられ上記第１のＡＤコンバータより細かい分解能を有する第２のＡＤコンバータとをそれぞれ具備し、
上記切換え信号発生回路は、上記複数のＤＡコンバータに関する情報として入力信号の各々のレベルにおける誤差情報を予め記憶しており、上記誤差情報に応じて上記切換信号を発生することを特徴とするＡＤ変換装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は映像信号等のアナログ信号をディジタル信号に変換するためのＡＤ変換装置に関する。
【０００２】
【従来の技術】
近年、ディジタル信号処理技術の進歩にともなって、ＣＣＤ等の撮像素子から得られるアナログの撮像信号をＡＤコンバータを用いてディジタル信号に変換し、このディジタル撮像信号をディジタル信号処理回路に加えて、ガンマ補正、クリップ、ブランキング等の信号処理を行い、複合映像信号を形成する撮像装置が多く提案されている。
【０００３】
このような撮像装置においては、ディジタル信号処理部分は、原理的に信号の劣化が非常に少ないので、ＡＤコンバータの変換誤差特性が非常に重要になる。ＡＤコンバータとしては従来より８〜１０ビットの変換ビット数を有するものが多く用いられており、その方式としては、撮像信号のデータ速度（１０〜２０ＭＨｚ）に対応するために、フラッシュ型、ハーフフラッシュ型が広く用いられている。フラッシュ型は、変換ビットで表わされる階調数（例えば８ビットならば２５６）より１つ少ない数（例えば２５５）の基準電圧とアナログ入力信号とを同数のコンパレータで同時に比較する方式である。
【０００４】
また、ハーフフラッシュ型は、階調数の少ないフラッシュ型を２段用いて、１段目は粗く変換し、これをＤＡ変換してアナログ入力信号と減算し、その減算出力を再度２段目で今度は細かく変換し、１段目の出力を上位ビット、２段目の出力を下位ビットとして出力する方式である。
【０００５】
【発明が解決しようとする課題】
しかしながら上述した従来のＡＤコンバータを用いた撮像装置においては、以下の様な問題があった。
【０００６】
ＡＤコンバータの変換特性において、特定のレベルで誤差が増大する様な所があると、画像の一部に輪郭状のノイズ（擬似輪郭）が発生する。特に前述のハーフフラッシュ型のＡＤコンバータを用いた撮像装置の場合は、上位ビットが変化する点において大きな変換誤差が生じる。
【０００７】
これを解決する方法として、従来、レーザートリミングによりＩＣ回路上の抵抗等をトリミングして上記基準電圧を微調整する方法があるが、コストが非常に高くなるという問題があった。
【０００８】
本発明は上記のような課題を解決するためになされたもので、安価で精度の高いＡＤ変換装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
本発明のＡＤ変換装置は、アナログ入力信号が加えられる第１のＡＤコンバータと、上記第１のＡＤコンバータの出力信号が加えられる複数のＤＡコンバータと、上記第１のＡＤコンバータの出力信号に応じて切換え信号を発生する切換え信号発生回路と、上記切換え信号に応じて上記複数のＤＡコンバータに含まれる１つのＤＡコンバータの出力信号を切換え出力するスイッチと、上記１つのＤＡコンバータの出力信号と上記アナログ入力信号とを減算する減算器と、上記減算器の出力が加えられ上記第１のＡＤコンバータより細かい分解能を有する第２のＡＤコンバータとをそれぞれ具備し、上記切換え信号発生回路は、上記複数のＤＡコンバータに関する情報として入力信号の各々のレベルにおける誤差情報を予め記憶しており、上記誤差情報に応じて上記切換信号を発生する点に特徴を有する。
【００１３】
【作用】
本発明によれば、第１のＡＤコンバータよりアナログ入力信号をＡＤ変換したデータの上位ビットが得られると共に、減算器からはアナログ入力信号より第１のＡＤコンバータ及びＤＡコンバータによる誤差分を除いたアナログ情報が得られ、これを第２のＡＤコンバータに加えることにより、この第２のＡＤコンバータより精度の高い下位ビットが得られる。
【００１４】
【実施例】
以下、本発明を撮像装置に適用した場合について第１〜６の実施例を説明する。
【００１５】
図１は本発明の第１の実施例を示す。
【００１６】
図１において、１は撮像レンズ、光学フィルタ等を含む光学系、２は撮像素子としてのＣＣＤ、３はサンプルアンドホールド回路、４はＡＤコンバータ、５、６、７はＤＡコンバータ、８は減算器、９はＡＤコンバータ、１０はディジタル信号処理回路により構成されたプロセス回路、１１はＤＡコンバータ、１２は出力端子である。
【００１７】
次に上記構成による動作について説明する。
【００１８】
被写体像は光学系１によりＣＣＤ２の撮像面に結像され、ＣＣＤ２の各々の画素で光電変換されるこにより撮像信号が生成される。この撮像信号は、サンプルアンドホールド回路３により連続信号としてのアナログ入力信号ＶＡに変換された後、ＡＤコンバータ４によりＡＤ変換される。この出力は、ディジタル撮像信号の上位ビットＶＢ１として、プロセス回路１０に入力されると共に、ＤＡコンバータ５、６、７に入力される。ＤＡコンバータ５、６、７では、それぞれ入力信号をＤＡ変換して、その結果のアナログ信号を出力する。
【００１９】
この時、各々の出力はＤＡコンバータ５、６、７を構成する例えば抵抗群やスイッチ群のばらつきにより、それぞれ誤差を含んでいる。これらの出力は、サンプルアンドホールド回路３の出力と共に減算器８に入力される。減算器８においては、サンプルアンドホールド回路３の出力ＶＡから３つのＤＡコンバータ５、６、７の出力の平均値が減算される。
【００２０】
この減算器８の出力はＡＤコンバータ９によりＡＤ変換され、ディジタル撮像信号の下位ビットＶＢ２として、上記上位ビットＶＢ１と共にプロセス回路１０に入力される。
【００２１】
この場合、ＡＤコンバータ４の入力レンジは、このＡＤコンバータ４は上位ビットを生成するため、サンプルアンドホールド回路３の出力のフルレンジに設定する。また、ＡＤコンバータ９の入力レンジは、このＡＤコンバータ９は下位ビットを生成するため、ＡＤコンバータ４のほぼ最小分解能に設定する。例えば、ＡＤコンバータ４が４ビットの分解能の場合、ＡＤコンバータ９の入力レンジはＡＤコンバータ４の１／１６に設定する。
【００２２】
プロセス回路１０では、入力されたディジタル撮像信号を、ディジタル信号処理回路により、ガンマ補正、黒、白クリップ、ブランキング処理などの所定の処理を行って、ディジタル映像信号を形成する。次にＤＡコンバータ１１により、ＤＡ変換して複合映像信号として出力端子１２より出力し、後段のテレビ、ＶＴＲ等の外部機器に供給する。
【００２３】
図２は本発明の第２の実施例を示し、図１と同一符号は同一機能部分を示す。
【００２４】
図２において、１３はＤＡコンバータ５、６、７の出力を切換えるスイッチである。
【００２５】
次に動作について説明する。
ＤＡコンバータ５、６、７までの動作は前述した図１と同様である。ＤＡコンバータ５、６、７の出力はスイッチ１３に入力される。スイッチ１３は３つの入力信号のうちの１つを選択して減算器８に入力する。減算器８の出力はサンプルアンドホールド回路３の出力信号ＶＡと減算され、その減算出力がＡＤコンバータ９に加えられることにより下位ビットＶＢ２が生成され、以下前述と同様に動作する。
【００２６】
スイッチ１３は、例えば装置の製造時に、ＤＡコンバータ５、６、７のうちの最も誤差の少ないものを選別し、これを選択するように構成する。あるいは、電源電圧等の使用条件により、３つのうちの１つを誤差が最も少なくなる様に設定する。
【００２７】
図３は本発明の第３の実施例を示すもので、図１、図２と異なる部分のみを示している。
【００２８】
図３において、１４は切換え信号発生回路である。ＡＤコンバータ４の出力は前述と同様にディジタル撮像信号の上位ビットＶＢ１となり、プロセス回路１０及び３つのＤＡコンバータ５、６、７に入力されると共に、切換え信号発生回路１４にも入力される。切換え信号発生回路１４は入力される上位ビットＶＢ１を示す入力信号に応じて切換え信号を発生し、スイッチ１３を切換えて、ＤＡコンバータ５、６、７の出力信号のうちの１つを減算器８に出力する。
【００２９】
切換え信号発生回路１４のある入力信号に対応する出力信号としては、入力信号の各々のレベルにおいて、ＤＡコンバータ５、６、７のうちの最も誤差の少ないものを選択するように、あらかじめ誤差を測定して、切換え信号発生回路１４の内部のメモリに記憶させておけばよい。
【００３０】
また別の例としては、切換え信号発生回路１４の内部に順序回路又は乱数回路を設け、時系列的に変化する切換え信号を発生するようにしてもよい。このようにすれば、ＤＡコンバータ５、６、７の誤差が分散されるようになる。
【００３１】
なお、上記各実施例においては、減算器８と組み合わせるＤＡコンバータ５、６、７を３つとしたが、これに限定されず、効果が十分であれば２つでもよく、またさらに高い精度が必要であれば、４つ以上のＤＡコンバータを用いてもよく、用いる数を多くすれば、ＤＡコンバータの誤差が軽減される。
【００３２】
図４は本発明の第４の実施例を示すもので、図１の回路を単一半導体チップ上に構成した場合の実施例である。
【００３３】
図４においては、図１におけるＡＤコンバータ４、９、ＤＡコンバータ５、６、７、減算器８を単一半導体チップ１５上に図示のように配置して構成している。また、サンプルアンドホールド回路３に接続される入力端子１６及びプロセス回路１０に接続される出力端子１７が設けられている。これらの配置上で特に、ＤＡコンバータ６、７の配置方向が、ＤＡコンバータ５に対して直角方向に配置され、さらに、ＤＡコンバータ６と７とが線対称に配置されている。このように配置することにより、ＤＡコンバータ５、６、７それぞれで発生する誤差のうちの半導体製造プロセス上の偏りにより発生したものを分散することが可能になる。
【００３４】
また、図４における単一半導体チップ１５上に構成される部分はこれに限定されず、プロセス回路１０、サンプルアンドホールド回路３なども同一半導体チップ１５上に構成することができる。さらに図２、図３におけるスイッチ１３、切換え信号発生回路１４等を構成してもよい。
【００３５】
図５は本発明の第５の実施例を示し、図１と同一部分には同一符号を付す。
【００３６】
図５において、１８は切換え信号発生回路で、水平同期信号ＨＤ、垂直同期信号ＶＤに応じてＡＤコンバータ４の動作を切換える切換え信号Ｓを出力する。尚、本実施例ではＡＤコンバータ４の出力は１つのＤＡコンバータ５に加えられるように成されている。
【００３７】
図６はＡＤコンバータ４の実施例を示すもので、１０１はサンプルアンドホールド回路３からのアナログ入力信号ＶＡの入力端子、１０２は上記切換え信号Ｓの入力端子、Ｖ１、Ｖ２は基準電圧、１０３、１０４はスイッチ、１０５、１０６、１０７、１０８は直列接続された抵抗、１０９、１１０、１１１はコンパレータ、１１２は入力信号を２進数に変換するデコーダである。
【００３８】
次に動作について説明する。図５において、切換え信号発生回路１８は、水平同期信号ＨＤ、垂直同期信号ＶＤに応じてＡＤコンバータ４の誤差を分散するための切換え信号Ｓを生成する。ＡＤコンバータ４は切換え信号Ｓに応じて内部の動作を切換え、変換誤差を分散する。
【００３９】
図６において入力端子１０１から入力されたアナログ入力信号ＶＡはコンパレータ１０９、１１０、１１１により、それぞれの他方の入力端子の基準電圧と比較され、その結果がデコーダ１１２に入力され、ディジタルデータとして出力される。各コンパレータ１０９〜１１１の他方の入力端子には基準電圧Ｖ１、Ｖ２、スイッチ１０３、１０４及び抵抗１０５〜１０８により構成される回路で発生された基準電圧が入力されている。スイッチ１０３、１０４は入力端子１０２からの切換え信号Ｓに応じて切換えられる。
【００４０】
この時の電流の経路は、切換え信号Ｓが０の時は、Ｖ１、スイッチ１０３、抵抗１０５、１０６、１０７、１０８、スイッチ１０４、Ｖ２となる。また、切換え信号Ｓが１の時は、Ｖ１、スイッチ１０４、抵抗１０８、１０７、１０６、１０５、スイッチ１０３、Ｖ２の経路になり、抵抗１０５〜１０８に流れる電流の方向が、切換え信号Ｓが０の時と逆になる。この時、各々の抵抗は製造上の誤差を含んでおり、また、コンパレータ１０９〜１１１の入力オフセット特性にもばらつきがあるが、上述のようにスイッチ１０３、１０４を切換えることにより、このばらつきを分散することができる。この時、コンパレータ１０９〜１１１の出力と２進数との対応関係がスイッチ１０３、１０４の切換えに応じて変わるため、デコーダ１１２では、切換え信号Ｓに応じてこれを補正して上位ビットＶＢ１を出力する。
【００４１】
切換え信号Ｓは、このようにばらつきを分散させるために、ライン毎あるいはフィールド毎に、順次にあるいは乱数的に切換えるように、切換え信号発生回路１８より発生される。
【００４２】
図５において、デコーダ１１２の出力ＶＢ１はＤＡコンバータ５に出力され、そのＤＡ変換出力は、サンプルアンドホールド回路３の出力ＶＡと共に減算器８に入力される。減算器８においては、ＤＡコンバータ５の出力がＶＡより減算されてＡＤコンバータ９に出力される。
【００４３】
なお、図６においては、説明の簡略化のためにコンパレータ数を３個として２ビットのＡＤコンバータ４を構成しているが、これに限定されるものではなく、任意の変換ビット数ｎのＡＤコンバータは、２のｎ乗−１のコンパレータにより実現できる。
【００４４】
図７はＡＤコンバータ４の他の実施例を示すもので、図６と同一符号は同一機能部分を示す。
【００４５】
図７において、１１３、１１４、１１５、１１６、１１７はスイッチで、それぞれ端子０〜３を切換え信号Ｓにより切換えられる。アナログ入力信号ＶＡは、図６と同様にコンパレータ１０９、１１０、１１１に入力され、その出力は、デコーダ１１２により２進数に変換され、上位ビットＶＢ１として出力される。
【００４６】
また、Ｖ１、Ｖ２、スイッチ１１３〜１１６、抵抗１０５〜１０８により基準電圧を生成し、コンパレータ１０９〜１１１の他方の入力端子に入力される。
【００４７】
切換え信号Ｓにより、スイッチ１１３〜１１７が切換えられると、抵抗１０５〜１０８に流れる電流の経路も変化する。説明の簡略のために、電流の経路に対応する抵抗のみを挙げると、
【００４８】
Ｓ＝０の時    １０５−１０６−１０７−１０８
Ｓ＝１の時    １０６−１０５−１０８−１０７
Ｓ＝２の時    １０７−１０８−１０５−１０６
Ｓ＝３の時    １０８−１０７−１０６−１０５
となり、Ｓに応じて、電流の経路が変わる。また、スイッチ１１７は、コンパレータ１１０に常に電流経路の中点の電圧が加わるように切換えられる。デコーダ１１２は、Ｓの４つの値に応じて、入力と２進数との関係を切換え、２進数出力信号としての上位ビットＶＢ１を出力する。
【００４９】
図８は本発明の第６の実施例を示し、図５と同一符号は同一機能部分を示す。
【００５０】
図８において、１９は補正データ発生部で、あらかじめ補正データが書き込まれるＲＯＭ２０と、その補正データをＤＡ変換して減算器８に出力するＤＡコンバータ２１とにより構成される。
【００５１】
図９はＡＤコンバータ４の構成例を示すもので、図６、図７と対応する部分には同一符号を付している。
【００５２】
尚、ＡＤコンバータ９も、４個の直列抵抗、３個のコンパレータ及びデコーダ等によりＡＤコンバータ４と同様に構成されている。
【００５３】
ＡＤコンバータ４、９におけるコンパレータの数は説明の簡略のために上位ビット用が３個、下位ビット用が３個で構成されているがこれに限定されず、例えば８ビットのＡＤコンバータ４、９を構成するためには、それぞれコンパレータを１５個用いた組み合わせも可能である。
【００５４】
次に動作について説明する。図９において、入力端子１０１より入力されたアナログ入力信号ＶＡは、まず、コンパレータ１０９〜１１１により、抵抗１０５〜１０８で基準電圧Ｖ１を分圧した各々の基準電圧と比較される。この場合基準電圧Ｖ１はアナログ入力信号ＶＡのダイナミックレンジに合わせて、例えば、ＶＡが０〜２Ｖの場合はＶ１も２Ｖに設定される。この結果、抵抗１０５〜１０８により、１．５Ｖ、１Ｖ、０．５Ｖの基準電圧が発生される。
【００５５】
コンパレータ１０９〜１１１の出力はデコーダ１１２によって、２進数に変換される。その出力は上位ビットＶＢ１として出力されると共に、ＤＡコンバータ５に入力される。従って、この例においてはＤＡコンバータ５より０Ｖ、０．５Ｖ、１Ｖ、１．５Ｖの何れかの出力が得られる。デコーダ１１２の出力はさらに図８の補正データ発生部１９にＲＯＭ２０のアドレスとして入力される。ＲＯＭ２０には上記抵抗１０５〜１０８、コンパレータ１０９〜１１１及びＤＡコンバータ５の誤差を補正する補正データがあらかじめ書き込まれている。
【００５６】
このＲＯＭ２０より読み出された補正データは、ＤＡコンバータ２１によりＤＡ変換される。この時のＤＡコンバータ２１の出力レンジは発生する誤差の最大値に合わせる。概略は下位ビット用のＡＤコンバータ９を構成する３つの抵抗より出力される基準電圧群の１〜数階調分の正負の値に設定される。
【００５７】
このＤＡコンバータ２１の出力とＤＡコンバータ５の出力とアナログ入力信号ＶＡとは減算器８に入力され、アナログ入力信号ＶＡから２つのＤＡコンバータ５、２１の出力が減算される。その減算出力はＡＤコンバータ９を構成する３つのコンパレータに入力され、４つの直列抵抗により分圧された基準電圧と比較される。４つの直列抵抗の一端に加えられる基準電圧としては、ＡＤコンバータ４で発生される基準電圧群の１階調分とする。この例では、１階調分が０．５Ｖなので、４つの直列抵抗に加えられる基準電圧は０．５Ｖに設定され、各々の抵抗より、０．３７２５、０．２５、０．１２５Ｖの基準電圧群が発生される。
【００５８】
ＡＤコンバータ９の出力は下位ビットＶＢ２として前述の上位ビットＶＢ１と共に出力される。
【００５９】
図１０は図８の動作説明図である。図１０（ａ）はＡＤコンバータ４の変換特性、（ｂ）はその時の上位ビットＶＢ１の値、（ｃ）はその時の下位ビットＶＢ２の値、（ｄ）はその時の補正データのレベルを示している。
【００６０】
まず、（ａ）において、補正データが入力されていない場合の変換特性がＡ（実線）で示されている。この時、（ｂ）において、上位ビットＶＢ１が変化する際、前述の様に抵抗１０５〜１０８、コンパレータ１０９〜１１１及びＤＡコンバータ５の誤差によりＢ（破線）で示されている理論特性と誤差ｅだけずれた特性になっている。
【００６１】
補正データ発生部１９は（ｂ）の上位ビットＶＢ１の値に応じて（ｄ）の補正データを発生するが、この時の値ｆをｅ＝ｆとすれば、Ａの特性を理論値Ｂの特性に補正することができる。
【００６２】
図１１は補正データ発生部１９の他の実施例を示すもので、図９と同一機能部分には同一符号を付している。
【００６３】
図１１において、２２は電源投入時所定幅の電源検出信号を発生する電源検出回路、２３は電源検出信号に応じて所定の順番で、所定のアドレスを発生するアドレス発生回路、２４、２５はスイッチ、２６はＲＡＭである。
【００６４】
電源が投入されると、電源検出回路２２がこれを検出し所定幅の電源検出信号を発生し、スイッチ２４をアドレス発生回路２３の出力側に、スイッチ２５をＲＯＭ２０の出力側にそれぞれ接続すると共に、ＲＡＭ２６を書き込み動作に切換える。次にアドレス発生回路２３より前述の様に所定の順番で所定のアドレスが発生され、これがＲＡＭ２６及びＲＯＭ２０へアドレスとして入力される。ＲＯＭ２０からは所定の補正データが読み出され、これがＲＡＭ２６に書き込まれる。
【００６５】
その後、アドレス発生回路２３からのアドレスが止まり、また電源検出信号がなくなってスイッチ２４がＡＤコンバータ４側に、スイッチ２５がＤＡコンバータ２１側に切換わる。そして入力される上位ビットＶＢ１に応じてＲＡＭ２６に書込まれている補正データが読み出され、ＤＡコンバータ２１によりＤＡ変換されて補正信号としてＡＤコンバータ４に入力される。
【００６６】
図１２は上記の動作説明図である。電源が投入され、図１２（ａ）のように電源電圧が立上ると、電源検出回路２２から（ｂ）のように電源検出信号がＴ１遅れて、Ｔ２期間に出力される。このＴ２期間に、（ｃ）のアドレスが順次出力され、（ｄ）の様に書き込みモードになっているＲＡＭ２６にＲＯＭ２０のデータが書き込まれる。
【００６７】
このように、ＲＡＭ２６を用いることにより変換速度が劣化することなく補正を行うことができる。
【００６８】
以上述べた各実施例１〜６は、本発明を撮像装置に適用した場合であるが、本発明は他の電子機器において、アナログ信号をディジタル信号に変換する場合に用いることができるのは勿論である。
【００６９】
【発明の効果】
以上のように、本発明は、アナログ入力信号が加えられる第１のＡＤコンバータの出力信号に応じて切換え信号を発生させ、発生させた切換え信号に応じて、第１のＡＤコンバータの出力信号が加えられる複数のＤＡコンバータに含まれる１つのＤＡコンバータの出力信号を切換え出力し、出力した１つのＤＡコンバータの出力信号とアナログ入力信号とを減算するよう構成した。
【００７０】
従って、本発明によれば、ＡＤコンバータ自身の精度を上げることなく、簡単な構成により、アナログ入力信号に対して高い精度を有する出力データを得ることができる。また、撮像装置に用いた場合は、高画質を得ることのできる装置を安価に得ることができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すブロック図である。
【図２】本発明の第２の実施例を示すブロック図である。
【図３】本発明の第３の実施例を示すブロック図である。
【図４】本発明の第４の実施例を示すブロック図である。
【図５】本発明の第５の実施例を示すブロック図である。
【図６】ＡＤコンバータの実施例を示す構成図である。
【図７】ＡＤコンバータの他の実施例を示す構成図である。
【図８】本発明の第６の実施例を示すブロック図である。
【図９】ＡＤコンバータの他の実施例を示す構成図である。
【図１０】第６の実施例の動作を示すタイミングチャートである。
【図１１】補正データ発生部の実施例を示すブロック図である。
【図１２】第６の実施例の他の動作を示すタイミングチャートである。
【符号の説明】
４    ＡＤコンバータ
５、６、７    ＤＡコンバータ
８    減算器
９    ＡＤコンバータ
１８    切換え信号発生回路
１９    補正データ発生部
１０３、１０４、１１３〜１１６    スイッチ
【図１】
0003576571.tif 000002
【図２】
0003576571.tif 000003
【図３】
0003576571.tif 000004
【図４】
0003576571.tif 000005
【図５】
0003576571.tif 000006
【図６】
0003576571.tif 000007
【図７】
0003576571.tif 000008
【図８】
0003576571.tif 000009
【図９】
0003576571.tif 000010
【図１０】
0003576571.tif 000011
【図１１】
0003576571.tif 000012
【図１２】
0003576571.tif 000013