(57)【特許請求の範囲】
【請求項１】
ドレイン領域である一導電型の半導体基体の一主面に接して同一導電型のソース領域を有し、
前記主面に接して前記ソース領域を挟み込むように配置された第一の溝を有し、
前記第一の溝の内部には第一の絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれた固定電位絶縁電極を有し、
前記固定電位絶縁電極は、前記第一の絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料から成り、
前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有し、
前記主面に臨んで、前記ソース領域には接しない、反対導電型のゲート領域を有し、
さらに、前記ドレイン領域と前記ソース領域が遮断された状態において、前記第一の溝の端部における前記ドレイン領域からの電界の集中を緩和すべく、前記主面に臨んで、前記ゲート領域に接して、前記第一の溝ならびに前記ソース領域に接しない、第二の溝を有し、前記第二の溝の内部には、第二の絶縁膜によって前記ドレイン領域ならびに前記ゲート領域と電気的に絶縁された第一の電極を有する、
ことを特徴とする半導体装置。
【請求項２】
前記遮断状態において、前記第一の溝の端部並びに前記第二の溝の端部に前記ドレイン領域からの電界の集中を緩和すべく、前記主面に臨んで、前記第一の溝ならび前記第二の溝ならびに前記ソース領域ならびに前記ゲート領域に接しない、第三の溝を有し、前記第三の溝の内部には、第三の絶縁膜によって前記ドレイン領域と電気的に絶縁された第二の電極を有する、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
ドレイン領域である一導電型の半導体基体の一主面に接して同一導電型のソース領域を有し、
前記主面に接して前記ソース領域を挟み込むように配置された第一の溝を有し、
前記第一の溝の内部には第一の絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれた固定電位絶縁電極を有し、
前記固定電位絶縁電極は、前記第一の絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料から成り、
前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有し、
前記主面に臨んで、前記ソース領域には接しない、反対導電型のゲート領域を有し、
さらに、前記ドレイン領域と前記ソース領域が遮断された状態において、前記第一の溝の端部における前記ドレイン領域からの電界の集中を緩和すべく、前記主面に臨んで、前記ゲート領域に接して、前記第一の溝ならびに前記ソース領域に接しない、第二の溝を有し、前記第二の溝の内部には、第二の絶縁膜によって前記ドレイン領域ならびに前記ゲート領域と電気的に絶縁された第一の電極を有し、
前記遮断状態において、前記第一の溝の端部並びに前記第二の溝の端部に前記ドレイン領域からの電界の集中を緩和すべく、前記主面に臨んで、前記第一の溝ならび前記第二の溝ならびに前記ソース領域ならびに前記ゲート領域に接しない、第三の溝を有し、前記第三の溝の内部には、第三の絶縁膜によって前記ドレイン領域と電気的に絶縁された第二の電極を有し、
かつ、前記第一の電極が前記ゲート領域と接続されていることを特徴とする半導体装置。
【請求項４】
請求項１における前記第一の溝および前記第二の溝、または請求項２または請求項３における前記第一の溝および前記第二の溝および前記第三の溝のうち、前記主面方向から見て溝の縦長方向で隣り合った溝同士が溝の縦長方向で一直線上に並ばないように配置された、ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラ型の縦型パワー素子に関する。
【０００２】
【従来の技術】
本発明の背景となる従来技術として本出願人が出願した特開平６−２５２４０８号公開特許公報を引用する。図８並びに図９は前記公報から引用した半導体装置の構造図である。なお、図中番号および部位の名称などは説明のため適宜変更して記載する。図８は基本構造を説明する斜視図、図９は図８の側面と同じ断面図である。図９は図８に示した基本構造の２単位分を示している。
【０００３】
上記の図中番号５１はｎ＋型の基板領域、５２はｎ型のドレイン領域、５３はｎ＋型のソース領域、５４はＭＯＳ型電極、５５は絶縁膜である。ＭＯＳ型電極５４は高濃度のｐ＋型ポリシリコンよりなる。６１はドレイン電極で、基板領域５１とオーミックコンタクトしている。６３はソース電極で、ソース領域５３およびＭＯＳ型電極５４とオーミックコンタクトしている。すなわち、ＭＯＳ型電極５４はソース電位に固定されている。よって、このＭＯＳ型電極５４と絶縁膜５５を合わせて「固定電位絶縁電極」５６と呼ぶ。この固定電位絶縁電極の断面構造は例えば「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成されている。さらに固定電位絶縁電極５６の間に挟まれたドレイン領域５２をチャネル領域５７と呼ぶ。
【０００４】
さらに、絶縁膜５５に接してソース領域５３とは離れたところに、ｐ型のゲート領域５８が存在する。図９中、６８はこのゲート領域５８とオーミックコンタクトする電極で「ゲート電極」と呼ぶ。なお、６０は層間絶縁膜である。
また、図中の「破線」は図８との関係から分かるように紙面の奥行き方向にある固定電位絶縁電極５６の存在を示したものである。
【０００５】
この素子は、例えばソース電極６３を接地（０Ｖに）し、ドレイン電極６１は負荷を介してしかるべき正の電位を与えて使用する。ゲート電極６８が接地され、もしくは負電位が印加されているとき、固定電位絶縁電極５６の周囲にはＭＯＳ型電極５４のビルトイン電位に伴う空乏層が形成されており、チャネル領域５７にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成されるため、素子は遮断状態となる。また、ゲート電極６８に正電位を印加すると、ｐ型のゲート領域５８の電位は上昇し、絶縁膜５５の界面に正孔が流れ込んで反転層が形成される。反転層はｐ＋型であるＭＯＳ型電極５４からチャネル領域５７への電気力線を遮蔽するので、前記空乏領域は縮小もしくは消滅してチャネルが開き、導通状態となる。さらに、ゲート電極６８に印加する電位を高くすると、ゲート領域５８と周辺のｎ型領域からなるｐｎ接合が順バイアス状態となり、正孔は直接ドレイン領域５２ならびにチャネル領域５７へと注入される。これらｎ型領域は、耐圧もしくはチャネルの遮断性を保つために不純物濃度が低く作られているので、正孔が大量に注入されると伝導度が向上し、ソース領域５３から放出された電子は高い伝導度で基板領域５１へと移動する。すなわち、ｎ型領域は高水準注入状態となり、ドレイン電流は低い抵抗で流れる。
【０００６】
【発明が解決しようとする課題】
前記の素子を導通状態から遮断状態へとスイッチ動作させるためには、ゲート電極６８の電位を正電位から負（もしくは接地）電位に転じることになるが、特にゲート電極６８に印加される負電位の大きさは、ソース電極６３を接地してゲート電極６８に負電位を印加したときにゲート／ソース間でアバランシェ降伏が起こるゲート電位（以下、これを「ゲート／ソース間逆バイアス耐圧」と呼ぶ）に制限されるため、「ゲート／ソース間逆バイアス耐圧」はできるかぎり大きいほうがよい。
この従来の構造では、ゲート電極６８とソース電極６３の間に逆バイアスを印加した場合、ソース電極６３に固定された固定電位絶縁電極５６がゲート領域５８と接する構造をしているため、固定電位絶縁電極５６とゲート領域５８が接している絶縁膜５５近傍において電気力線が密になっており、逆バイアス電圧の大きさが小さくても絶縁膜５５近傍における電界が臨界電界に達すると、そこでアバランシェ降伏が生じる。すなわち、この従来の構造では「ゲート／ソース間逆バイアス耐圧」の向上に限界があった。
【０００７】
本発明は上記のような問題点に着目し、「ゲート／ソース間逆バイアス耐圧」の高い半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては特許請求の範囲に記載するような構成をとる。すなわち、請求項１に記載の発明においては、ドレイン領域である一導電型（たとえばｎ型）の半導体基体の一主面に接して同一導電型（ここではｎ型）のソース領域を有し、前記主面に接して前記ソース領域を挟み込むように配置された第一の溝を有する。前記ソース領域を挟み込むためには一般に２つの溝が必要だが、コの字型の一個の溝で挟んでもよい。
【０００９】
前記第一の溝の内部には第一の絶縁膜によって前記ドレイン領域と絶縁され、かつ、前記ソース領域と同電位に保たれた固定電位絶縁電極を有し、この前記固定電位絶縁電極は、前記第一の絶縁膜を介して隣接する前記ドレイン領域に空乏領域を形成するような仕事関数の導電性材料（たとえばｐ型ポリシリコン）から成る。そして、前記ソース領域に接する前記ドレイン領域の一部であって、前記固定電位絶縁電極によって挟み込まれたチャネル領域を有する。さらに、前記主面に臨んで、前記ソース領域には接しない、反対導電型（たとえばｐ型）のゲート領域を有する。さらに、前記ドレイン領域と前記ソース領域が遮断された状態において、前記第一の溝の端部における前記ドレイン領域からの電界の集中を緩和すべく、前記主面に臨んで、前記ゲート領域に接して、前記第一の溝ならびに前記ソース領域に接しない、第二の溝を有し、前記第二の溝の内部には、第二の絶縁膜によって前記ドレイン領域ならびに前記ゲート領域と電気的に絶縁された第一の電極（フローティング構造の電極）を有する構成とする。なお、上記の構成は、例えば後記図１〜図４に対応する。
【００１０】
このような構成による作用について説明する。前記ゲート領域と前記ソース領域の間が逆バイアス状態となり、かつアバランシエ降伏が起こる電圧近傍の電圧を印加すると、前記第一のフローティング電極の電位は、（１）前記第一のフローティング電極と前記ゲート領域との間の静電容量および（２）前記第一のフローティング電極と前記固定電位絶縁電極との間の静電容量および（３）前記第一のフローティング電極と前記ドレイン領域に接した前記第二の絶縁膜界面との間の静電容量と、（４）前記ドレイン領域に接した前記第二の絶縁膜界面の電位および（５）前記ソース領域の電位および（６）前記ゲート領域の電位の関係から自ずと決まり、前記第一のフローティング電極は前記ゲート領域の電位と前記ソース領域の電位の間の電位となる。すると、前記ゲート領域と前記ソース領域の間において電気力線が密になる部分は、（ａ）前記ゲート領域と接する前記第一のフローティング電極の前記第二の絶縁膜と、（ｂ）前記第一のフローティング電極と前記固定電位絶縁電極が対面する第二の絶縁膜と（ｃ）第一の絶縁膜と（ｄ）それに挟まれた前記ドレイン領域である。すなわち、前記ゲート領域と前記ソース領域間の電気力線が密になる部分が複数となるため、前記ゲート領域と前記ソース領域の間の耐圧が向上する。
さらに、ターンオフ時には前記第一のフローティング電極の前記第二の絶縁膜界面に強い反転層ができ少数キャリアの移動度が向上するため、スイッチング速度が向上する。
【００１１】
また、請求項２に記載の発明においては、請求項１の構成において、前記遮断状態において、前記第一の溝の端部並びに前記第二の溝の端部に前記ドレイン領域からの電界の集中を緩和すべく、前記主面に臨んで、前記第一の溝ならび前記第二の溝ならびに前記ソース領域ならびに前記ゲート領域に接しない、第三の溝を有し、前記第三の溝の内部には、第三の絶縁膜によって前記ドレイン領域と絶縁された第二の電極（フローティング構造の電極）を有する構成とする。なお、この構成は、例えば後記図５に対応する。
【００１２】
このような構成による作用について説明する。前記ゲート領域と前記ソース領域の間が逆バイアス状態となり、かつアバランシェ降伏が起こる電圧近傍の電圧を印加すると、前記第一のフローティング電極の電位並びに前記第二のフローティング電極の電位は、（７）前記第一のフローティング電極と前記ゲート領域との間の静電容量および（８）前記第一のフローティング電極と前記第二のフローティング電極との間の静電容量および（９）前記第二のフローティング電極と前記固定電位絶縁電極との間の静電容量および（１０）前記第一のフローティング電極と前記ドレイン領域に接した前記第二の絶縁膜界面との間の静電容量および（１１）前記第二のフローティング電極と前記ドレイン領域に接した前記第三の絶縁膜界面との間の静電容量の関係と、（１２）前記ドレイン領域に接した前記第二の絶縁膜界面の電位および（１３）前記ドレイン領域に接した前記第三の絶縁膜界面の電位および（１４）前記ソース領域の電位および（１５）前記ゲート領域の電位の関係から自ずと決まる電位となり、本構成では前記第一のフローティング電極の電位が、前記ゲート領域の電位と前記第二のフローティング電極の電位の間の電位となり、前記第二のフローティング電極の電位が前記第一のフローティング電極の電位と前記ソース領域の電位の間の電位となる。すると、前記ソース領域と前記ゲート領域の間において、電気力線が密になる部分が（ｅ）前記ゲート領域と接する前記第一のフローティング電極の前記第二の絶縁膜と、（ｆ）前記第一のフローティング電極と前記固定電位絶縁電極が対面する第二の絶縁膜と（ｇ）第一の絶縁膜と（ｈ）それに挟まれた前記ドレイン領域と、（ｉ）前記第二のフローティング電極と前記第一のフローティング電極が対面する第三の絶縁膜と（ｊ）第二の絶縁膜と（ｋ）それに挟まれた前記ドレイン領域と、（ｌ）前記第二のフローティング電極と前記固定電位絶縁電極が対面する第二の絶縁膜と（ｍ）第一の絶縁膜と（ｎ）それに挟まれた前記ドレイン領域となり、電気力線が密となる部分がさらに増えるため、前記ゲート領域と前記ソース領域の間の耐圧がさらに向上する。
【００１３】
また、請求項３に記載の発明においては、請求項２のように第一の電極と第二の電極という二つのフローティング構造の電極を有する構成において、第一の電極が前記ゲート領域と接続されている構成とする。なお、この構成は、例えば後記図６に対応する。
【００１４】
このような構成による作用について説明する。第一の電極の電位はゲート領域の電位と同電位となり、前記第一の電極と前記第二の電極が対面している形状と、前記第二の電極と前記固定電位絶縁電極が対面している形状とが等しいため、前記第一の電極と前記第二の電極との間の静電容量と前記第二の電極と前記固定電位絶縁電極との間の静電容量が等しい。すなわち、前記第二の電極と前記第一の電極が対面する領域の電気力線の分布と、前記第一の電極と前記固定電位絶縁電極が対面する領域の電気力線の分布が等しくなり、耐圧が向上する。
【００１５】
また、請求項４に記載の発明においては、請求項１乃至請求項４の構成において、請求項１における前記第一の溝および前記第二の溝、または請求項２または請求項３における前記第一の溝および前記第二の溝および前記第三の溝のうち、前記主面方向から見て溝の縦長方向で隣り合った溝同士が溝の縦長方向で一直線上に並ばないように配置された構造、すなわち、近傍にある二つの溝の端部同士が対面しておらず、それぞれ、前記ドレイン領域と対面するように配置された構成とする。なお、この構成は、例えば後記図７に対応する。
【００１６】
このような構成による作用について説明する。この構造では、前記固定電位絶縁電極と前記第一のフローティング電極と前記第二のフローティング電極のうち近傍にある２つの電極の対面する面積が大きくなるので、該電極間の容量が大きくなり、第一のフローティング電極の電位がドレイン電位に影響されず、より安定になる。
【００１７】
【発明の効果】
請求項１の構成では、「ゲート／ソース間逆バイアス耐圧」が向上する。さらにターンオフ速度が向上する。
請求項２の構成では、「ゲート／ソース間逆バイアス耐圧」が請求項１よりもさらに向上する。
請求項３の構成では、「ゲート／ソース間逆バイアス耐圧」が請求項２よりもさらに向上する。
請求項４の構成では、前記第一のフローティング電極並びに前記第二のフローティング電極の電位が前記ドレイン領域の電位に影響されにくくなり、信頼性が向上する。
【００１８】
【発明の実施の形態】
（第一の実施の形態）
図１〜図４は、本発明の第一の実施の形態を示す図である。これは前記請求項１に対応する。図１は素子の基本構造を説明する斜視図、図２は図１の前面と同じ部分を示す断面図、図３は図１の表面と同じ部分を示す表面図、図４は図１の側面と同じ断面図である。図３の表面図中の線分Ａ−Ａに沿って紙面に垂直に切った断面図が図２であり、同じく線分Ｂ−Ｂに沿って切った断面図が図４である。なお、図３と図４は、ともに図１に示した基本構造の２単位分を示している。また、上記図１と図３においては、説明のため表面の電極である金属膜（ソース電極１３とゲート電極１８）ならびに表面保護膜（層間絶縁膜６０）を除去した様子を描いている。なお、この実施の形態では半導体をシリコンとして説明する。
【００１９】
初めに素子構造を説明する。まず図１〜図４中において、番号１はｎ＋型の基板領域、２はｎ−型のドレイン領域、３はｎ＋型のソース領域、４は第一のＭＯＳ型電極、５は第一の絶縁膜である。第一のＭＯＳ型電極４は高濃度のｐ＋型ポリシリコンよりなる。１１はドレイン電極で、基板領域１とオーミックコンタクトしている。１３はソース電極で、ソース領域３および第一のＭＯＳ型電極４とオーミックコンタクトしている。すなわち、第一のＭＯＳ型電極４はソース電位に固定されている。よって、この第一のＭＯＳ型電極４と第一の絶縁膜５を合わせて「固定電位絶縁電極」６と呼ぶことにする。この固定電位絶縁電極６の断面構造は図２に示すように例えば「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成されている。また図中、ソース領域３は第一の絶縁膜５に接しているように描いているが、ソース領域３が固定電位絶縁電極６に挟み込まれるように配置されていれば接していなくてもよい。さらに図２において固定電位絶縁電極６の間に挟まれたドレイン領域２をチャネル領域７と呼ぶ。ここまでは前記の従来例と同等の構成である。
【００２０】
さらに本発明では、図１ならびに図４に示すように、ソース領域３から離れたところに、ｐ型のゲート領域８が存在する。図４中、１８はこのゲート領域８とオーミックコンタクトする電極で「ゲート電極」と呼ぶ。そして、図１ならびに図３に示すように、ゲート領域８と接してソース領域３並びに固定電位絶縁電極６とは接しないような第二のＭＯＳ型電極１４と、それをドレイン領域２と絶縁するための第二の絶縁膜１５とによって形成された第一のフローティング電極１６を有する。この第一のフローティング電極１６は層間絶縁膜１０によって表面も絶縁されている。
【００２１】
また、第一のフローティング電極１６の断面構造は固定電位絶縁電極６と同様に、「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成されている。第二のＭＯＳ型電極１４は第一のＭＯＳ型電極４と同じ導電性材料、すなわち例えば高濃度のｐ＋型ポリシリコンでもよい。また、第二の絶縁膜１５も第一の絶縁膜５と同じものでもよい。また、図４中の「破線」は図１との関係から分かるように、紙面の奥行き方向にある固定電位絶縁電極６および第一のフローティング電極１６の存在を示したものである。また、図１並びに図４には、固定電位絶縁電極６並びに第一のフローティング電極１６の端部が直角になるように描かれているが、端部の形状は多角形状でも曲面形状でも構わない。
【００２２】
上記第一のフローティング電極１６の電位はその周辺の電位分布並びにその周辺との静電容量の大きさによって決まる。すなわち、例えばゲート領域８に接した第二の絶縁膜１５界面の電位をＶ１、固定電位絶縁電極６の電位をＶ２、ドレイン領域２に接してかつドレイン電極１１に対面している第二の絶縁膜１５界面の電位をＶ３、第一のフローティング電極１６とゲート領域８に接した第二の絶縁膜１５界面との間の静電容量をＣ１、第一のフローティング電極１６と固定電位絶縁電極６との間の静電容量をＣ２、ドレイン電界が影響を及ぼす第一のフローティング電極１６とドレイン領域２に接した第二の絶縁膜１５界面との間の静電容量をＣ３とすると、第一のフローティング電極１６の電位をＶは、
Ｃ１×（Ｖ−Ｖ１）＋Ｃ２×（Ｖ−Ｖ２）＋Ｃ３×（Ｖ−Ｖ３）＝０…（数１）
の関係式を満たすべき電位となる。
【００２３】
次に、動作を説明する。
この素子は、例えばソース電極１３は接地（０Ｖ）され、ドレイン電極１１は負荷を介してしかるべき正の電位を印加して使用する。まず、ゲート電極１８が負の電位を印加されているとき、素子は遮断状態にある。以下、図２を使って説明すると、固定電位絶縁電極６の周囲には第一のＭＯＳ型電極４のビルトイン電位に伴う空乏層が形成されているが、チャネル領域７内で対向する２つの固定電位絶縁電極６間の距離（以下、これを「チャネル厚みＨ」と呼ぶことにする）が充分狭ければ、チャネル領域７にはこの空乏領域によって伝導電子に対する充分なポテンシャル障壁が形成される。例えば第一の絶縁膜５の厚さを１００ｎｍ以下、チャネル領域７の不純物濃度を１×１０１４ｃｍ￣３以下、前記「チャネル厚みＨ」を２μｍ以下に設定すれば、ソース領域３の伝導電子がチャネル領域７を通ってドレイン領域２側へ移動することを阻む充分なポテンシャル障壁を形成することができる。また、ドレイン領域２からの電界の影響によってポテンシャル障壁が低下することのないように、ソース領域３から固定電位絶縁電極６の底部までの距離（以下、これを「チャネル長Ｌ」と呼ぶことにする）は、チャネル厚みＨの２〜３倍以上に設定されている。
【００２４】
本実施の形態ではさらに、ゲート電極１８とソース電極１３の間に逆バイアスを印加したときにゲート／ソース間でアバランシェ降伏が起こる電圧（これを、「ゲート／ソース間逆バイアス耐圧」とよぶ）を従来の構造に比べて向上させるために、ゲート電極１８とソース電極１３の間に「ゲート／ソース間逆バイアス耐圧」に近い大きさの電圧が印加された条件において、ドレイン電位の大きさにかかわらず、少なくとも第一のフローティング電極１６の電位がゲート電位とソース電位の間の電位となるように設定する。すなわち、ソース電極１３が接地された条件では、第一のフローティング電極１６の電位が正電位にならないように、ドレイン電界が影響を及ぼす、第一のフローティング電極１６とドレイン領域２に接した第二の絶縁膜１５界面との間の静電容量Ｃ３を設定する。
【００２５】
ところで、本実施の形態においてはドレイン領域２が高抵抗に作られており、遮断状態においてはドレイン領域２に広がる空乏層に電位分布が生じるため、ドレイン領域２に接し、かつドレイン電極１１に対面している第二の絶縁膜１５界面の電位Ｖ３はドレイン電極１１に印加された電位に比べ小さい。例えば、第二の絶縁膜１５が酸化膜で形成されているとし、その誘電率をεＯＸ、第二の絶縁膜１５に広がる電界をＥＯＸ、第一のフローティング電極１６界面のドレイン領域２の誘電率をεＳＩ、第一のフローティング電極１６界面のドレイン領域２に広がる電界をＥＳＩとすると、電束連続の式から下記（数２）式が成り立つ。
【００２６】
εＯＸ×ＥＯＸ＝εＳＩ×ＥＳＩ      …（数２）
例えばドレイン領域２の不純物濃度を１×１０１４ｃｍ￣３とし、ゲート領域８並びにソース領域３を接地し、ドレイン電極１１に所定の電圧を印加して、ドレイン領域２とゲート領域８の接合面でアバランシェ降伏が起こる場合、そのアバランシェ降伏が生じる部分の電界強度はおよそ２．４×１０５Ｖ／ｃｍとなる。このとき、例えば第一のフローティング電極１６の深さが前記アバランシェ降伏が生じた部分と同等の深さとした場合、上記（数２）式の第一のフローティング電極１６界面のドレイン領域２に広がる電界ＥＳＩはおよそアバランシェ電界２．４×１０５Ｖ／ｃｍと等しくなることから、第二の絶縁膜１５に広がる電界ＥＯＸは、およそ、７．４×１０５Ｖ／ｃｍと算出できる。さらに、前記第二の絶縁膜１５の厚さが例えば１０００Åであり、第二のＭＯＳ型電極１４の電位が０Ｖであるとすると、第一のフローティング電極１６界面のドレイン領域２の電位は高々７．４Ｖ程度となる。
【００２７】
このことから、例えばゲート領域８に接した第二の絶縁膜１５界面の電位Ｖ１を約−５Ｖ、接地された固定電位絶縁電極６の電位Ｖ２を約０Ｖ、ドレイン領域に接してかつドレイン電極１１に対面した第二の絶縁膜１５界面の電位Ｖ３を約８Ｖとすると、前記（数１）式から
（Ｃ１＋Ｃ２＋Ｃ３）×Ｖ＝８×Ｃ３−５×Ｃ１
となる。すなわち、ゲート領域８に接した第二の絶縁膜１５界面の電位Ｖ１を約−５Ｖとした場合においては、静電容量Ｃ１は少なくとも静電容量Ｃ３の１．６倍以上あれば第一のフローティング電極１６の電位は負電位となり、ゲート電位とソース電位の間の電位となる。すなわち、固定電位絶縁電極６が接地されている条件では、
Ｃ１＞（Ｃ３×Ｖ３）／Ｖ１
を満たすＣ１とＣ３となるよう設計すればよい。
【００２８】
第一のフローティング電極１６の構造を最適設計することによって、各領域との静電容量の比を変えるのは容易である。例えば、第一のフローティング電極１６の第二の絶縁膜１５が側壁並びに底面において膜厚が均一であれば、第一のフローティング電極１６とゲート領域８に接した第二の絶縁膜１５界面との間の静電容量Ｃ１と、ドレイン電界が影響を及ぼす第一のフローティング電極１６とドレイン領域２に接した第二の絶縁膜１５界面との間の静電容量Ｃ３との大きさの比は、ドレイン領域２に接した第一のフローティング電極１６の底面の面積と、ゲート領域８に接している第一のフローティング電極１６の表面積の大きさとの比とほぼ同等となる。上記のように、ゲート／ソース間に逆バイアス電圧が印加された条件において、第一のフローティング電極１６の電位がゲート電位とソース電位の間の電位となる条件では、ゲート領域８とソース領域３の間の電気力線は、ゲート領域８と第一のフローティング電極１６間の電位差に起因する電気力線と、第一のフローティング電極１６とソース領域に接続された固定電位絶縁電極６の電位差に起因する電気力線とに大きく分けられる。前者については、ゲート領域８と第一のフローティング電極１６が接している第二の絶縁膜１５の電気力線が密になる。後者については、第一のフローティング電極１６と固定電位絶縁電極６が対面する領域のうち、第二の絶縁膜１５と第一の絶縁膜５とそれら２つの絶縁膜に挟まれたドレイン領域２の電気力線が密になる。このように、本実施の形態では、ゲート／ソース間に逆バイアスを印加しても、電気力線が密になる部分が一部分に集中せずに複数存在する。すなわち、電気力線の密になる領域のうちどの部分かが臨界電界に達するまでゲート／ソース間に逆バイアス電圧を印加することができるため、「ゲート／ソース間逆バイアス耐圧」の高い素子が得られる。
【００２９】
次に導通状態であるが、ゲート電極１８の電位すなわちｐ型ゲート領域８の電位として、たとえば＋０．５Ｖの正電位を印加すると、正孔は上記とは逆にｐ型ゲート領域８から、第一の絶縁膜５の界面へと流れ込んで反転層を形成し、ポテンシャル障壁を作っている第一のＭＯＳ型電極４からチャネル領域７への電気力線を遮蔽し、チャネル領域７中の伝導電子に対するポテンシャル障壁を低下させる。このとき、第一のフローティング電極１６は必ず正電位となっているため、第二の絶縁膜１５界面のポテンシャル障壁は消失しており、従来の構造における動作と何ら変わりはない。すなわち、ドレイン領域２とソース領域３は導通状態となる。さらに、ゲート電極１８の電位を上げていくと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、正孔は直接ドレイン領域２ならびにチャネル領域７へと注入される。すると、素子耐圧を保つために不純物濃度を薄く、高抵抗に作られていたこれらｎ型の領域は伝導度が高められ、電流は低い抵抗で流れるようになる。
【００３０】
次に、ターンオフについて説明する。導通状態にある素子をターンオフさせるために、ゲート電極１８に負電位を印加すると、ドレイン領域２やチャネル領域７にあった過剰な正孔はｐ型ゲート領域８へと流れ込み始める。やがてチャネル領域７内の過剰な正孔はなくなり、電子に対するポテンシャル障壁が復活する。このとき、遮断状態と同様に第一のフローティング電極１６の電位Ｖは、負電位となる。すなわち、第一のフローティング電極１６の第二の絶縁膜１５界面に強い反転層ができて少数キャリアの移動度が向上するため、スイッチング速度は向上する。
【００３１】
（第二の実施の形態）
図５は第二の実施の形態を示す図である。これは前記図３に対応する素子の表面図であり、図中番号の同じものは同じ要素を示す。図５に示すように、固定電位絶縁電極６と第一のフローティング電極１６の間に第二のフローティング電極２６が存在する。この第二のフローティング電極２６は第三のＭＯＳ型電極２４と第三の絶縁膜２５からなり、前記固定電位絶縁電極６や第一のフローティング電極１６と基本的に同様の構造を有しているが、図５では表面形状がＴ字型をした場合を例示している。
【００３２】
ゲート領域８とソース領域３の間が逆バイアス状態となるように、ソース電極１３は接地とし、ゲート電極１８に負電位を印加すると、第一のフローティング電極１６の電位並びに前記第二のフローティング電極２６の電位は、ゲート領域８に接した第二の絶縁膜１５界面の電位と、固定電位絶縁電極６の電位と、ドレイン領域２に接した第二の絶縁膜１５界面の電位と、ドレイン領域２に接した第三の絶縁膜２５界面の電位と、第一のフローティング電極１６とゲート領域８との間の静電容量と、第一のフローティング電極１６と第二のフローティング電極２６との間の静電容量と、第二のフローティング電極２６と固定電位絶縁電極６との間の静電容量と、ドレイン領域２に接してかつドレイン電極１１と対面している第二の絶縁膜１５の静電容量と、ドレイン電極１１と対面している第三の絶縁膜２５の静電容量と、の関係から自ずと決まる電位となる。そして、第一のフローティング電極と第二のフローティング電極のそれぞれの電位が、
ソース電位＜第二のフローティング電極２６の電位＜第一のフローティング電極１６の電位＜ゲート電位の関係を満たすように、少なくとも第一のフローティング電極１６とゲート領域８の間の静電容量がドレイン領域２に接してかつドレイン電極１１と対面している第二の絶縁膜１５の静電容量より大きく、かつ、第二のフローティング電極２６と第一のフローティング電極１６との間の静電容量が、ドレイン電極１１と対面している第三の絶縁膜２５の静電容量よりも大きい構造をしている。
【００３３】
このことによって、ゲート領域８とソース領域３間の電気力線が密になる部分は、ゲート領域８と接する第一のフローティング電極１６の第二の絶縁膜１５と、第二のフローティング電極２６と第一のフローティング電極１６が対面する第三の絶縁膜２５と第二の絶縁膜１５とそれに挟まれたドレイン領域２と、第一のフローティング電極１６と固定電位絶縁電極６が対面する第二の絶縁膜１５と第一の絶縁膜５とそれに挟まれたドレイン領域２となる。すなわち、前記第一の実施の形態よりも、ゲート領域８とソース領域３間の電気力線が密になる箇所がさらに増えるため、「ゲート／ソース間逆バイアス耐圧」はさらに向上する。
【００３４】
ところで、図５においては、第二のフローティング電極２６の形状がＴ字の形をしているが、こうすることによって第一のフローティング電極と第二のフローティング電極の間の静電容量を大きくする効果がある。
【００３５】
次に、図６は第三の実施の形態を示す図である。これは前記図５に対応する素子の表面図であり、図中番号の同じものは同じ要素を示す。図６においては、第一のフローティング電極１６がゲート電極１８（図６では表示せず、ゲート領域８の上に存在）に接続されており、第一のフローティング電極１６の電位はゲート電位と同電位になる。
【００３６】
このような構造にすると、第二の実施の形態と同様に、ゲート領域８とソース領域３の間が逆バイアス状態となるようにソース電極１３は接地とし、ゲート電極１８に負電位を印加すると、ゲート／ソース間の電気力線が密になる部分は、第二のフローティング電極２６と第一のフローティング電極１６が対面する第三の絶縁膜２５と第二の絶縁膜１５とそれに挟まれたドレイン領域２と、第一のフローティング電極１６と固定電位絶縁電極６が対面する第二の絶縁膜１５と第一の絶縁膜５とそれに挟まれたドレイン領域２となる。このとき、第二のフローティング電極２６と第一のフローティング電極１６が対面する領域並びに、第一のフローティング電極１６と固定電位絶縁電極６が対面する領域の形状が同じ場合、それぞれの静電容量が等しくなる。すなわち、第二のフローティング電極２６と第一のフローティング電極１６が対面する領域の電界分布と、第一のフローティング電極１６と固定電位絶縁電極６が対面する領域の電界分布はほとんど等しいため、「ゲート／ソース間逆バイアス耐圧」はさらに向上する。
【００３７】
次に、図７は第四の実施の形態を示す図である。これは、前記図６に対応する素子の表面図であり、図中番号の同じものは同じ要素を示す。この第四の実施の形態では、第一の実施の形態に対して、第一のフローティング電極１６が固定電位絶縁電極６と同一直線上に配置されておらず、チャネル領域７と対面している構造である。
【００３８】
このような構造にすると、第一のフローティング電極１６と固定電位絶縁電極６の対面する面積を最大で√２倍に増やすことができるため、第一のフローティング電極１６と固定電位絶縁電極６との間の静電容量を最大で√２倍に大きくすることができる。このことによって、第一のフローティング電極の電位がドレイン電位に影響されず、より安定になる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態の斜視図。
【図２】本発明の第一の実施の形態の断面図。
【図３】本発明の第一の実施の形態における表面構造を示す断面図。
【図４】本発明の第一の実施の形態の他の角度から見た断面図。
【図５】本発明の第二の実施の形態の表面図。
【図６】本発明の第三の実施の形態の表面図。
【図７】本発明の第四の実施の形態の表面図。
【図８】本発明の従来例の斜視図。
【図９】本発明の従来例の断面図。
【符号の説明】
１…基板領域                          ２…ドレイン領域
３…ソース領域                        ４…第一のＭＯＳ型電極
５…第一の絶縁膜                      ６…固定電位絶縁電極
７…チャネル領域                      ８…ゲート領域
１０…層間絶縁膜                      １１…ドレイン電極
１３…ソース電極                      １４…第二のＭＯＳ型電極
１５…第二の絶縁膜                    １６…第一のフローティング電極
１８…ゲート電極                      ２４…第三のＭＯＳ型電極
２５…第三の絶縁膜                    ２６…第二のフローティング電極
５１…ｎ＋型の基板領域                  ５２…ｎ型のドレイン領域
５３…ｎ＋型のソース領域                ５４…ＭＯＳ型電極
５５…絶縁膜                          ５６…固定電位絶縁電極
５７…チャネル領域                    ５８…ｐ型ゲート領域
６０…層間絶縁膜                      ６１…ドレイン電極
６３…ソース電極                      ６８…ゲート電極
Ｈ…チャネル厚み                      Ｌ…チャネル長
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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