(57)【特許請求の範囲】
【請求項１】
複数のデータ線および複数の走査線によってマトリクス状に形成された複数の画素からなる画素部と、該画素部の外側領域のうち前記データ線の少なくとも一方端側に形成されたデータ線駆動回路と、前記画素部の外側領域のうち前記走査線の少なくとも一方側に形成された走査線駆動回路とを備える液晶装置用基板と、該液晶装置用基板に対向配置される対向基板と、前記画素部と前記データ線駆動回路および前記走査線駆動回路との間に前記画素部の外周縁に沿って、且つ前記対向基板と前記液晶装置用基板との間に形成されたギャップ材含有のシール層とを有する液晶装置であって、
前記データ線駆動回路および前記走査線駆動回路は、前記シール層の外側に設けられ、
前記液晶装置用基板には、
前記シール層の領域に、前記画素部のコーナー部に途切れ部分をもって当該画素部の外周縁に沿って形成され、前記画素部を構成する材料で形成されたギャップ制御領域と、
該ギャップ制御領域の前記途切れ部分に、前記データ線駆動回路または前記走査線駆動回路に接続されると共に前記ギャップ制御領域より低く形成された検査用端子とを備えていることを特徴とする液晶装置。
【請求項２】
検査回路を備え、前記検査回路側のギャップ制御領域と前記データ線駆動回路または前記走査線駆動回路側のギャップ制御領域との途切れ部分に、前記データ線駆動回路または前記走査線駆動回路に接続された検査用端子と前記検査回路に接続された検査端子が設けられていることを特徴とする請求項１に記載の液晶装置。
【請求項３】
検査回路を備え、前記データ線駆動回路または前記走査線駆動回路に接続された検査用端子が設けられたコーナー部の途切れ部分と異なるコーナー部の途切れ部分に前記検査回路に接続された検査端子が設けられていることを特徴とする請求項１に記載の液晶装置。
【請求項４】
複数のデータ線および複数の走査線によってマトリクス状に形成された複数の画素からなる画素部と、該画素部の外側領域のうち前記データ線の少なくとも一方端側に形成されたデータ線駆動回路と、前記画素部の外側領域のうち前記走査線の少なくとも一方側に形成された走査線駆動回路とを備える液晶装置用基板と、該液晶装置用基板に対向配置される対向基板と、前記画素部と前記データ線駆動回路および前記走査線駆動回路との間に前記画素部の外周縁に沿って、且つ前記対向基板と前記液晶装置用基板との間に形成されたギャップ材含有のシール層とを有する液晶装置であって、
前記データ線駆動回路および前記走査線駆動回路を構成するシフトレジスタ回路は、前記シール層の外側に設けられ、
前記液晶装置用基板には、
前記シール層の領域に、前記画素部のコーナー部に途切れ部分をもって当該画素部の外周縁に沿って形成され、前記画素部を構成する材料で形成されたギャップ制御領域と、
該ギャップ制御領域の前記途切れ部分に、前記シフトレジスタ回路に接続されると共に前記ギャップ制御領域より低く形成された検査用端子とを備えていることを特徴とする液晶装置。
【請求項５】
検査回路を備え、前記検査回路側のギャップ制御領域と前記データ線駆動回路または前記走査線駆動回路側のギャップ制御領域との途切れ部分に、前記シフトレジスタ回路に接続された検査用端子と前記検査回路に接続された検査端子が設けられていることを特徴とする請求項４に記載の液晶装置。
【請求項６】
検査回路を備え、前記シフトレジスタ回路に接続された検査用端子が設けられたコーナー部の途切れ部分と異なるコーナー部の途切れ部分に前記検査回路に接続された検査端子が設けられていることを特徴とする請求項４に記載の液晶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶装置に関するものである。さらに詳しくは、液晶装置の液晶装置用基板を検査するための信号を入出力するための端子の配置構造に関する。
【背景技術】
【０００２】
液晶の配向状態などを利用して情報を表示する液晶装置では、画素がマトリクス状に形成された矩形の画素部（画面表示領域）、この画素部の外側領域に形成されたデータ線駆動回路、および同じく画素部の外側領域に形成された走査線駆動回路を備える液晶装置用基板と、この液晶装置用基板に対向配置される対向基板とから概略構成されている。対向基板と液晶装置用基板とは、ギャップ材含有のシール層によって所定のセルギャップを隔てて貼り合わされているとともに、このシール層の内側領域に液晶が封入されている。
【０００３】
液晶装置用基板の側において、前記の画素部に構成されている画素は、データ線駆動回路および走査線駆動回路からデータ線および走査線を介してそれぞれ供給される画像信号および走査信号に基づいて表示を行う。従って、データ線あるいは走査線にオープンあるいはショートなどの不具合があると、該当する画素全てが表示欠陥となる。
【０００４】
そこで、液晶装置用基板には検査回路を形成するとともに、該検査回路との間で検査用信号を入出力するための入出力信号端子を形成しておき、対向基板と液晶装置用基板との貼り合わせ工程を行う前に、これらの入出力信号端子に検査プローブを当ててデータ線や走査線のオープンあるいはショートの検査を行う。このような検査用の入出力信号端子は、従来、表示に寄与しない基板外周側、たとえば、シール層の外周側領域のうち、走査線駆動回路に隣接する領域などに形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の液晶装置用基板では、シール層の外周領域には入出力信号端子を配置すべき十分な余裕があったが、表示の高精細化などの要求に対応して、画素数を増やしていくと、走査線駆動回路を形成すべき領域を拡張する必要が生じていく。しかるに従来は、走査線駆動回路に隣接する領域には検査用信号の入出力信号端子が形成されているため、この方向には走査線駆動回路を形成する領域を拡張できないという問題点がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、検査終了後には使用することがない検査用の入出力信号端子の形成位置を最適化して、駆動回路を形成すべき領域の拡張を図ることのできる液晶装置を実現することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明では、複数のデータ線および複数の走査線によってマトリクス状に形成された複数の画素からなる画素部と、該画素部の外側領域のうち前記データ線の少なくとも一方端側に形成されたデータ線駆動回路と、前記画素部の外側領域のうち前記走査線の少なくとも一方側に形成された走査線駆動回路とを備える液晶装置用基板と、該液晶装置用基板に対向配置される対向基板と、前記画素部と前記データ線駆動回路および前記走査線駆動回路との間に前記画素部の外周縁に沿って、且つ前記対向基板と前記液晶装置用基板との間に形成されたギャップ材含有のシール層とを有する液晶装置であって、前記データ線駆動回路および前記走査線駆動回路は、前記シール層の外側に設けられ、前記液晶装置用基板には、前記シール層の領域に、前記画素部のコーナー部に途切れ部分をもって当該画素部の外周縁に沿って形成され、前記画素部を構成する材料で形成されたギャップ制御領域と、該ギャップ制御領域の前記途切れ部分に、前記データ線駆動回路または前記走査線駆動回路に接続されると共に前記ギャップ制御領域より低く形成された検査用端子とを備えていることを特徴とする。
【０００８】
本発明において、検査用端子は、液晶装置の完成後は使用しないので、シール層の領域に形成することにより、デッドスペースであったシール層の形成領域を有効利用できる。従って、検査用端子が占有していた部分を省くことができるので、液晶装置用基板を大型化せずに、かつ、画素部やシール層が占めている部分を縮小することなく、駆動回路の形成領域を拡張することができる。それ故、駆動回路に対してはそれを構成するＴＦＴのチャネル幅の拡張などによる動作速度の向上、あるいは大規模回路の導入などを行うことができる。逆にいえば、検査用の入出力信号端子が従来占有していた部分を省いた分、液晶装置用基板の周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶装置を構成することができる。しかも、検査用端子の形成によって、シール層の形成領域に凹凸が形成されても、これらの検査用端子が形成されているのは、画素部の外周縁に沿って形成されたギャップ制御領域の途切れ部分であるため、液晶装置用基板と対向基板とのセルギャップは、ギャップ制御領域によって高い精度で確保できる。また、検査用端子は最終的にはシール層で覆われ、液晶側や対向基板から完全に絶縁分離された状態になるので、検査用端子を介しての対向基板と液晶装置用基板との間の無用なショートの発生を防止できる。
【０００９】
本発明は、検査回路を備え、前記検査回路側のギャップ制御領域と前記データ線駆動回路または前記走査線駆動回路側のギャップ制御領域との途切れ部分に、前記データ線駆動回路または前記走査線駆動回路に接続された検査用端子と前記検査回路に接続された検査端子が設けられているとよい。
【００１０】
また、本発明は、検査回路を備え、前記データ線駆動回路または前記走査線駆動回路に接続された検査用端子が設けられたコーナー部の途切れ部分と異なるコーナー部の途切れ部分に前記検査回路に接続された検査端子が設けられているとよい。
【００１１】
特に、前記対向基板には、前記シール層の内周縁に沿って表示画面見切り用のブラックマトリクスが形成され、前記液晶装置用基板側には、前記画素部に対して前記データ線駆動回路とは反対側の領域で前記表示画面見切り用のブラックマトリクスに重なる領域に、検査用端子との間で検査用信号を入出力する検査回路を備えていることが好ましい。このように構成すると、シール層の周辺部分において検査回路が占有していたスペースを省くことができるので、駆動回路の形成領域を拡張することができる。また、表示画面見切り用のブラックマトリクスに重なる領域は、従来、デッドスペースであり、そこに検査回路を形成したので、画素部やシール層が占めている部分を縮小する必要はない。
【００１２】
また、本発明は、複数のデータ線および複数の走査線によってマトリクス状に形成された複数の画素からなる画素部と、該画素部の外側領域のうち前記データ線の少なくとも一方端側に形成されたデータ線駆動回路と、前記画素部の外側領域のうち前記走査線の少なくとも一方側に形成された走査線駆動回路とを備える液晶装置用基板と、該液晶装置用基板に対向配置される対向基板と、前記画素部と前記データ線駆動回路および前記走査線駆動回路との間に前記画素部の外周縁に沿って、且つ前記対向基板と前記液晶装置用基板との間に形成されたギャップ材含有のシール層とを有する液晶装置であって、前記データ線駆動回路および前記走査線駆動回路を構成するシフトレジスタ回路は、前記シール層の外側に設けられ、前記液晶装置用基板には、前記シール層の領域に、前記画素部のコーナー部に途切れ部分をもって当該画素部の外周縁に沿って形成され、前記画素部を構成する材料で形成されたギャップ制御領域と、該ギャップ制御領域の前記途切れ部分に、前記シフトレジスタ回路に接続されると共に前記ギャップ制御領域より低く形成された検査用端子とを備えていてもよい。
【発明を実施するための最良の形態】
【００１３】
添付図面を参照して、本発明の実施の形態について説明する。
（液晶装置の全体構成）
図１および図２は、それぞれ、本発明を適用した液晶装置の平面図、およびそのＨ−Ｈ′線における断面図である。
【００１４】
これらの図に示すように、液晶装置ＬＰは、後述する画素がマトリクス状に形成された矩形の画素部２１（画面表示領域）、この画素部２１の外側領域に形成されたデータ線駆動回路２２、および同じく画素部２１の両側に形成された一対の走査線駆動回路２３を備える液晶装置用基板ＡＭと、この液晶装置用基板ＡＭに対向配置された対向基板ＯＰとから概略構成されている。図１においては、走査線駆動回路２３が走査線の両端側に形成されているが、片側のみで構成してもよい。また、データ線駆動回路２２はデータ線の片側のみに形成されているが、他端にも形成されている場合もある。
【００１５】
対向基板ＯＰと液晶装置用基板ＡＭとは、画素部２１とデータ線駆動回路２２および走査線駆動回路２３との間に相当する領域で画素部２１の外周縁に沿って形成されたギャップ材含有のシール層ＧＳによって所定のセルギャップを隔てて貼り合わされているとともに、このシール層ＧＳの内側領域に液晶ＬＣが封入されている。ここで、シール層ＧＳは部分的に途切れているので、この途切れ部分によって、液晶注入口２４１が構成されている。このため、液晶装置ＬＰでは、対向基板ＯＰと液晶装置用基板ＡＭとを貼り合わせた後、シール層ＧＳの内側領域を減圧状態にすれば、液晶注入口２４１から液晶ＬＣを減圧注入でき、液晶ＬＣを封入した後、液晶注入口２４１を封止剤２４２で塞いだ構成になっている。
シール層ＧＳには、エポキシ樹脂や各種の紫外線硬化樹脂などを用いることができ、それに配合されるギャップ材としては直径約２μｍ〜約６μｍの円筒や球状のグラスファイバーあるいはガラスビーズなどを用いることができる。
【００１６】
ここで、対向基板ＯＰは液晶装置用基板ＡＭよりも小さいので、液晶装置用基板ＡＭの周辺部分は、対向基板ＯＰの外周縁よりはみ出た状態に貼り合わされる。従って、シール層ＧＳは、対向基板ＯＰからみれば基板外周縁に沿って形成されているが、液晶装置用基板ＡＭからみれば、基板外周縁からかなり内側に形成されている。このシール層ＧＳと基板外周縁との間がいわゆる額縁領域２６であり、この額縁領域２６を利用して、データ線駆動回路２２および走査線駆動回路２３が構成されている。それ故、走査線駆動回路２３およびデータ線駆動回路２２は、対向基板ＯＰの外側に位置しており、対向基板ＯＰとは対向していない。
【００１７】
液晶装置用基板ＡＭでは、データ線駆動回路２２の側の辺部分には定電源ＶＤＤＸ、ＶＳＳＸ、ＶＤＤＹ、ＶＳＳＹ、変調画像信号（画像信号線ＶＩＤ１〜ＶＩＤ６）、各種信号（スタート信号ＤＹ、クロック信号ＣＬＹ、その反転クロック信号ＣＬＹバー、スタート信号ＤＸ、クロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バー）などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の実装端子２５が構成されている。これらの実装端子２５からは、走査線駆動回路２３およびデータ線駆動回路２２を駆動するためのアルミニウム膜等の低抵抗な金属膜や金属シリサイド膜からなる複数の信号配線２８がそれぞれ引き回され、これらの信号配線２８はシール層ＧＳより基板外周側を通っている。また、画素部２１を挟んで対向する一対の走査線駆動回路２３同士を電気的に接続する信号配線２９も、画素部２１に対してデータ線駆動回路２２が形成されている側とは反対側領域においてシール層ＧＳより基板外周側を通っている。なお、液晶装置用基板ＡＭと対向基板ＯＰとの間では、実装端子２５から外部入力される対向電極電位ＬＣＣＯＭが上下導通材３１を介して対向基板ＯＰに供給されている。
【００１８】
対向基板ＯＰには、液晶装置用基板ＡＭの側に形成されている各画素の画素電極に対して液晶ＬＣを挟んで対向する共通電極５１と、各画素を囲むように形成されたブラックマトリクスＢＭ１とが形成されている。また、対向基板ＯＰには、シール層ＧＳの内周縁に沿って表示画面見切り用のブラックマトリクスＢＭ２も形成されている。
（液晶装置用基板および画素部の構成）
図３は、本形態の液晶装置に用いられる駆動回路内蔵型の液晶装置用基板のブロック図である。
【００１９】
図３からわかるように、液晶装置用基板ＡＭでは、透明基板の上に複数の走査線Ｙ（Ｙ1 、Ｙ2 ・・・）と複数のデータ線Ｘ（Ｘ1 、Ｘ2 ・・・）とによって複数の画素ＰＸがマトリクス状に構成されている。
【００２０】
いずれの画素ＰＸも、それを取り出して図４および図５に示すように、走査線Ｙおよびデータ線Ｘに接続する画素スイッチング用の薄膜トランジスタ（以下、ＴＦＴという。）ＴＦＴ６０が形成されている。このＴＦＴ６０のドレイン電極は、対向基板ＯＰの対向電極５１との間に液晶ＬＣを挟んで液晶セルを構成する画素電極９ａである。なお、液晶セルに対しては、前段の走査線や容量線３ｄを利用して保持容量ＣＡＰが構成されている。
【００２１】
画素スイッチング用のＴＦＴ６０は、図５および図１４（Ｄ）からわかるように、走査線Ｙの一部であるゲート電極３ａと、データ線Ｘとしてのソース電極６ａに第１の層間絶縁膜４の第１のコンタクトホール５ａを介して電気的に接続するソース領域１ｂ、１ｄと、第１の層間絶縁膜４およびこの第１の層間絶縁膜４の上層側の第２の層間絶縁膜７に形成された第２のコンタクトホール８ａを介してＩＴＯ膜からなる画素電極９ａが電気的に接続するドレイン領域１ｃ、１ｅとを備えている。
（駆動回路の構成）
再び図３において、液晶装置用基板ＡＭに構成されているデータ線駆動回路２２は、Ｘ側シフトレジスタ回路２２１、バッファ回路２２２、Ｘ側シフトレジスタ回路２２１からバッファ回路２２２を介して出力された信号に基づいて動作するＴＦＴからなるアナログスイッチＳ1 、Ｓ2 、Ｓ3 ・・・を備えるサンプルホールド回路２２４、および６相に展開された各画像信号に対応する６本の画像信号線ＶＩＤ１〜ＶＩＤ６が構成されている。
【００２２】
図６は、図３に示す液晶装置用基板に構成した検査回路などの等価回路図、図７は、液晶装置用基板に構成したデータ線駆動回路で生成されるパルスのタイミングチャート図である。
【００２３】
図６に示すように、データ線駆動回路２２のＸ側シフトレジスタ回路２２１は、たとえば、共通のスタート信号ＤＸが各系列毎に入力される４系列で構成されており、各段は１つの転送用のインバータ２２６と、転送用のクロックドインバータ２２７と、帰還用のクロックドインバータ２２８とから構成され、スタティック型の構成をとる。帰還用のクロックドインバータ２２８がないダイナミック型の構成をとってもかまわない。また、クロックドインバーター２２７、２２８をトランスミッションゲートとインバータで構成しても良いことは言うまでもない。ここで、Ｘ側シフトレジスタ回路２２１には、図１を参照して説明したように、実装端子２５を介して外部からスタート信号ＤＸが供給されるとともに、各段のクロックドインバータ２２７、２２８には、クロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーが供給される。従って、図７に示すように、Ｘ側シフトレジスタ回路２２１では、スタート信号ＤＸが入力された以降、わずかに位相のずれたクロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーの立ち上がりエッジに同期して、信号がシフトしていき、シフト信号（サンプルホールド回路２２４のアナログスイッチＳ1 、Ｓ2 、Ｓ3 ・・・を駆動するためのビット信号Ｑ1 、Ｑ2 、Ｑ3 ・・・）が生成され、出力されていく。そして、図３において、Ｘ側シフトレジスタ回路２２１からバッファ回路２２２を介してサンプルホールド回路２２４に位相がわずかにずれたビット信号Ｑ1 、Ｑ2 、Ｑ3 ・・・が出力されると、このビット信号Ｑ1 、Ｑ2 、Ｑ3 ・・・に基づいて、各アナログスイッチＳ1 、Ｓ2 、Ｓ3 ・・・が動作する。その結果、画像信号線ＶＩＤ１〜ＶＩＤ６を介して供給される変調画像信号は、所定のタイミングでデータ線Ｘ1 、Ｘ2 、Ｘ3 ・・・に取り込まれ、走査線Ｙ1 、Ｙ2 、Ｙ3 ・・・に介して供給される走査信号により選択された各画素ＰＸに保持されることになる。
【００２４】
走査線駆動回路部２３でも、同様に、スタート信号ＤＹ、クロック信号ＣＬＹ、およびその反転クロック信号ＣＬＹバーに基づいてシフト信号（走査信号）を生成、出力していくＹ側シフトレジスタ２３１が構成されている。
（ギャップ制御領域の構成）
図８および図９はそれぞれ、図１に示す液晶装置のコーナー部分付近ＡＡの拡大図、およびコーナー部分付近ＢＢの拡大図である。
【００２５】
このように構成した液晶装置用基板１を、図１に示すように、シール層ＧＳを用いて所定のセルギャップを介して対向基板ＯＰと貼り合わせるにあたって、本形態では、液晶装置用基板ＡＭにおけるシール層ＧＳの下層側には、画素部２１の外周縁に沿うようにギャップ制御領域４１、４２、４３、４４が構成されている。ここで、ギャップ制御領域４１、４２、４３、４４は、画素部２１のコーナー部分２１０に途切れ部分４０をもつように構成されている。
【００２６】
このようなギャップ制御領域のうち、図８、図９および図１４（Ｄ）に示すように、画素部２１と走査線駆動回路２３との間に形成されたギャップ制御領域４２、４３は、各走査線Ｙの表面側に、データ線Ｘと同時形成された配線層４２１、４３１を重ねることによって画素部２１の辺に沿って構成されている。
【００２７】
また、図８および図１４（Ｄ）に示すように、画素部２１に対して走査線駆動回路２２が形成されている側とは反対側の辺のギャップ制御領域４４は、配線層４４１を走査線Ｙと同時形成するとともに、この配線層４４１の表面側に、データ線Ｘと同時形成された配線層４４２を重ねることによって画素部２１の辺に沿って構成されている。
【００２８】
さらに、図９および図１４（Ｄ）に示すように、画素部２１とデータ線駆動回路２２との間に形成されたギャップ制御領域４１は、サンプルホールド回路２２４から画素部２１に向かって延びるデータ線Ｘの下層側に、走査線Ｙと同時形成された配線層４１１を形成しておくことにより画素部２１の辺に沿って構成されている。
【００２９】
このように構成したギャップ制御領域４１、４２、４３、４４では、シール層ＧＳの下層側において、２つの配線層が２段重ねになっているので、周囲より１段高い。また、これらの配線層の重なり部分は、隣合う配線層との間にわずかな隙間を介して並んでいるので、全体として平坦な領域を構成している。従って、これらのギャップ制御領域４１、４２、４３、４４にシール層ＧＳを形成すれば、それに含まれるギャップ材は、液晶装置用基板ＡＭのギャップ制御領域ＧＳと対向基板ＯＰとの間で、液晶装置用基板ＡＭと対向基板ＯＰとのセルギャップを高い精度で規定することになる。
（ギャップ制御領域４１の改良例）
図１０に示すように、データ線駆動回路２２の側では、基板外周縁から画素部２１に向かって形成されたＸ側シフトレジスタ回路２２１、バッファ回路２２２、画像信号線ＶＩＤ１〜ＶＩＤ６、サンプルホールド回路２２４のうち、画像信号線ＶＩＤ１〜ＶＩＤ６の形成領域からサンプルホールド回路２２４の形成領域に至る領域を利用してギャップ制御領域４１を構成してもよい。すなわち、バッファ回路２２２とサンプルホールド回路２２４とを接続する多数のサンプリング信号入力用配線パターン２２５、および画像信号線ＶＩＤ１〜ＶＩＤ６とサンプルホールド回路２２４とを接続する画像信号サンプリング用配線パターン２２６のいずれについても、データ線Ｘと同時形成された配線層４１２と、走査線Ｙと同時形成された配線層４１３との２段重ねにしておき、これらの重なり部分でギャップ制御領域４１を構成してもよい。ここで、画像信号線ＶＩＤ１〜ＶＩＤ６の形成領域もシール層ＧＳの下層側に配置すれば、画像信号線ＶＩＤ１〜ＶＩＤ６とサンプルホールド回路２２４とを接続する画像信号サンプリング用配線パターン２２６が画像信号線ＶＩＤ１〜ＶＩＤ６と重なる部分２１７でも配線層が２段重ねになるので、ギャップ制御に利用できる。
【００３０】
このようにしてギャップ制御領域４１を構成すると、シール層ＧＳよりも内側部分にサンプルホールド回路２２４が配置された構成になる分、シール層ＧＳよりも外側部分においてＸ側シフトレジスタ回路２２１およびバッファ回路２２２の形成領域の幅Ｌ４を拡張できる。また、サンプルホールド回路２２４を配置した部分は、表示画面見切り用のブラックマトリクスＢＭ２で隠れている部分を有効利用しているので、サンプルホールド回路２２４の幅Ｌ５も拡張できることなる。それ故、本形態によれば、液晶装置ＬＰの表示の品位を高めることを目的に、データ線駆動回路２２に対してはそれを構成するＴＦＴのチャネル幅の拡張によるオン電流の増大（動作速度の向上）、あるいは大規模回路の導入などを行うことができる。すなわち、本形態の液晶装置ＬＰでは、液晶装置用基板ＡＭを大型化せずに、かつ、画素部２１やシール層ＧＳが占めている部分を縮小することなく、データ線駆動回路２２の形成領域を実質的に拡張することができる。また、逆にいえば、シール層ＧＳよりも内側部分にサンプルホールド回路２２４を配置し、かつ、シール層ＧＳの下層側に画像信号線ＶＩＤ１〜ＶＩＤ６を配置したので、シール層ＧＳの外側にはＸ側シフトレジスタ回路２２１とバッファ回路２２２だけを構成すればよい。それ故、液晶装置用基板ＡＭの周辺部分を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶装置ＬＰを構成することができる。
【００３１】
なお、データ線駆動回路２２全体をシール層ＧＳの内側に形成すると、そこに印加される直流成分の電位の影響を受けて液晶の劣化や配向の乱れを招くおそれがあるが、本形態では、シール層ＧＳの内側であっても表示画面見切り用のブラックマトリクスＢＭ２で覆われている部分にサンプルホールド回路２２４を配置したので、たとえ液晶の配向に乱れが生じたとしても、表示の品位を落とさないという利点がある。また、データ線駆動回路２２の一部をシール層ＧＳに重ねるといっても、シール層ＧＳに含まれるギャップ材は、あくまで配線層と対向基板との間に介在し、データ線駆動回路２２を構成するＴＦＴが形成されている領域を避けているので、ギャップ材によってデータ線駆動回路２２が損傷することもない。しかも、ギャップ制御領域４１に形成した配線層同士をコンタクトホールを介して上下に導通させれば、この部分ではデータ線Ｘや走査線Ｙを冗長配線構造にでき、これらの信号配線がギャップ材によって断線するという不具合を確実に防止できる。さらに、液晶装置用基板ＡＭの外周領域にアルミニウム層などを形成し、そこにシール層ＧＳを形成する構成では、シール層ＧＳを光硬化させる場合には対向基板ＯＰの方から紫外線を照射しなければならず、対向基板ＯＰとしては光透過性のかなり高い石英基板などを使用せざるを得ないという制約がある。これに対して、本形態では、液晶装置用基板ＡＭの側から紫外線を照射しても配線層同士の隙間を通って紫外線がシール層ＧＳに到達し、硬化させるので、対向基板ＯＰの光透過性についての要求を緩和できる。それ故、本形態によれば、対向基板ＯＰとして安価なガラス基板を使用できるという利点もある。
（検査回路の構成）
図１に示すように、本形態の液晶装置用基板ＡＭでは、さらに、画素部２１に対してデータ線駆動回路２２が形成されている側とは反対側において、前記の表示画面見切り用のブラックマトリクスＢＭ２に重なる領域には、データ線Ｘに対する検査回路７０も形成されている。
【００３２】
この検査回路７０は、図３および図６に示すように、ＴＦＴａ1 、ａ2 ・・・（検査用スイッチング回路）と、これらのＴＦＴａ1 、ａ2 、ａ3 ・・・を介してデータ線Ｘ1 、Ｘ2 ・・・に対して電気的に接続する４本の検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 と、ＴＦＴａ1 、ａ2 ・・・のゲートに導電接続する２本の検査用信号配線ｃ1 、ｃ2 とを有する。
【００３３】
検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 は、これらの配線に沿って並ぶＴＦＴａ1 、ａ2 、ａ3 ・・・のうち、４つおきのＴＦＴａ1 、ａ2 、ａ3 ・・・に接続している。すなわち、検査用信号配線ｂ1 はＴＦＴａ1 、ａ1+4N・・（Ｎは正の自然数。）を介してデータ線Ｘ1 、Ｘ1+4N・・に接続し、検査用信号配線ｂ2 はＴＦＴａ2 、ａ2+4N・・を介してデータ線Ｘ2 、Ｘ2+4N・・に接続し、検査用信号配線ｂ3 はＴＦＴａ3 、ａ3+4N・・を介してデータ線Ｘ3 、Ｘ3+4N・・に接続し、第４の検査用信号配線ｂ4 はＴＦＴａ4 、ａ4+4N・・を介してデータ線Ｘ4 、Ｘ4+4N・・に接続している。いずれの検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 もそれぞれ、端部には検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 （信号線検査用端子／サンプルホールド回路検査用端子）を備える。
【００３４】
検査用信号配線ｃ1 、ｃ2 は、これらの配線に沿って並ぶＴＦＴａ1 、ａ2 、ａ3 ・・・のうち、４つのＴＦＴを１つのグループとして、各グループに交互に接続している。すなわち、検査用信号配線ｃ1 はＴＦＴａ1 、ａ2 、ａ3 、ａ4 、ａ1+8N、ａ2+8N、ａ3+8N、ａ4+8Nのゲートに接続し、検査用信号配線ｃ2 はＴＦＴａ5 、ａ6 、ａ7 、ａ8 、ａ5+8N、ａ6+8N、ａ7+8N、ａ8+8Nのゲートに接続している。いずれの検査用信号配線ｃ1 、ｃ2 もそれぞれ、端部に検査用の入出力信号端子ＴＸ1 、ＴＸ2 （信号線検査用端子／サンプルホールド回路検査用端子）を備える。
【００３５】
さらに、データ線駆動回路２２のＸ側シフトレジスタ回路２２１から引き出された検査用信号配線も、図１に示すように、検査用の入出力信号端子ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 （シフトレジスタ回路検査用端子）を備え、走査線駆動回路２３のＹ側シフトレジスタ回路２３１から引き出された検査用信号配線も検査用の入出力信号端子ＹＥＰ1 、ＹＥＰ2 （シフトレジスタ回路検査用端子）を備えている。
【００３６】
本形態において、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 は、いずれも、図１、図８、図９、図１０に示すように、画素部２１の外周縁に沿って形成されたギャップ制御領域４１、４２、４３、４４の画素部２１のコーナー部分２１０に相当する領域の途切れ部分４０に形成され、シール層ＧＳで覆われている。但し、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 を用いての検査工程は、あくまで液晶装置ＬＰの製造途中、すなわち液晶装置用基板ＡＭを製造した後、シール層ＧＳを形成する前に行うため、検査工程の後にこれらの検査用の入出力信号端子を覆うようにシール層ＧＳを形成しても、支障がない。
【００３７】
このように検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 は、液晶装置ＬＰの完成後は使用しないので、シール層ＧＳの下層側に形成すれば、それまではデッドスペースであったシール層ＧＳの形成領域を有効利用できる。
それ故、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 が従来占有していた部分を省くことができるので、走査線駆動回路２３やデータ線駆動回路２２に対してはそれを構成するＴＦＴのチャネル幅の拡張による動作速度の向上、あるいは大規模回路の導入などを行うことができる。すなわち、本形態の液晶装置ＬＰでは、液晶装置用基板ＡＭを大型化せずに、かつ、画素部２１やシール層ＧＳが占めている部分を縮小することなく、走査線駆動回路２３やデータ線駆動回路２２の形成領域を実質的に拡張することができる。また、逆にいえば、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 が従来占有していた部分を省いた分、液晶装置用基板ＡＭの周辺部分（額縁領域２６）を縮小できるので、同じ大きさの表示領域を有しながらも周辺部分が狭い液晶装置ＬＰを構成することができる。しかも、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 の形成によって、この部分に凹凸が形成されても、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 が形成されているのは、画素部２１の外周縁に沿って形成されたギャップ制御領域４１、４２、４３、４４の途切れ部分４０であるため、液晶装置用基板ＡＭと対向基板ＯＰとのセルギャップの精度を低下させることがない。しかも、これらの検査用の入出力信号端子は、ギャップ制御領域よりも低く形成されているので、セルギャップの精度に何等影響されることがない。また、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 は最終的にはシール層ＧＳで覆われ、液晶側や対向基板ＯＰから完全に絶縁分離された状態になるので、これらの検査用の入出力信号端子を介しての対向基板ＯＰと液晶装置用基板ＡＭとの間の無用なショートの発生を防止できる。
（液晶装置用基板の検査方法）
このような構成の液晶装置ＬＰの製造工程のうち、そのデータ線Ｘ1 、Ｘ2 ・・・のオープンやショートなどを検査する方法を、図６を参照して説明する。
【００３８】
本形態において、データ線Ｘのオープンやショートを検査する工程は、液晶装置ＬＰの製造工程の途中工程、すなわち、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、およびＴＦＴ駆動用信号入力端子ＴＸ1 、ＴＸ2 の表面側がシール層ＧＳで覆われずに開放状態にあるうちに行われる。
【００３９】
まず、データ線Ｘ1 、Ｘ2 ・・・における断線の有無を検査するには、画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにもたとえばＤＣ５Ｖを印加する。この状態で、データ線駆動回路２２および走査線駆動回路２３を、液晶装置ＬＰで表示を行う場合と同様に駆動する。この間、検査プローブを用いて検査用の入出力信号端子ＴＸ1 からハイレベルの信号（ゲート電位）を検査用配線ｃ1 を介してＴＦＴａ1 、ａ2 、ａ3 、ａ4 、ａ1+8N、ａ2+8N、ａ3+8N、ａ4+8Nのゲートに供給する。このとき、検査用の入出力信号端子ＴＸ2 からは、ローレベルの信号（ゲート電位）を検査用配線ｃ2 を介してＴＦＴａ5 、ａ6 、ａ7 、ａ8 、ａ5+8N、ａ6+8N、ａ7+8N、ａ8+8Nのゲートに供給し、それらをオフ状態（高インピーダンス状態）にしておく。このように設定しておくと、Ｘ側シフトレジスタ回路２２１からのビット信号Ｑ1 、Ｑ2 、Ｑ3 、Ｑ4 、Ｑ1+8N、Ｑ2+8N、Ｑ3+8N、Ｑ4+8Nに対応して、サンプルホールド回路２２１の各アナログスイッチＳ1 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ1+8N、Ｓ2+8N、Ｓ3+8N、Ｓ4+8Nが順次オンし、画像信号線ＶＩＤ１〜ＶＩＤ６の電位がデータ線Ｘ1 、Ｘ2 、Ｘ3 、Ｘ4 、Ｘ1+8N、Ｘ2+8N、Ｘ3+8N、Ｘ4+8Nから検査用配線ｂ1 、ｂ2 、ｂ3 、ｂ4 を介して検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に時系列的に出力されることになる。従って、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に検査プローブを当てて検査信号を検出していくと、データ線Ｘ1 、Ｘ2 、Ｘ3 、Ｘ4 、Ｘ1+8N、Ｘ2+8N、Ｘ3+8N、Ｘ4+8Nのオープンを検査できる。すなわち、データ線Ｘ1 、Ｘ2 、Ｘ3 、Ｘ4 、Ｘ1+8N、Ｘ2+8N、Ｘ3+8N、Ｘ4+8Nのいずれかに断線が生じていると、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から検出される検査用出力信号には、該当するデータ線Ｘに対応するタイミングで異常信号が出現するので、いずれのデータ線Ｘに断線があるのかを検出できる。なお、データ線Ｘ5 、Ｘ6 、Ｘ7 、Ｘ8 、Ｘ5+8N、Ｘ6+8N、Ｘ7+8N、Ｘ8+8Nについてオープンの有無を検査する際には、上記の設定とは逆に、検査用の入出力信号端子ＴＸ2 からハイレベルの信号（ゲート電位）を検査用配線ｃ2 を介してＴＦＴａ5 、ａ6 、ａ7 、ａ8 、ａ5+8N、ａ6+8N、ａ7+8N、ａ8+8Nのゲートに供給する。このとき、検査用の入出力信号端子ＴＸ1 からは、ローレベルの信号（ゲート電位）を検査用配線ｃ1 を介してＴＦＴａ1 、ａ2 、ａ3 、ａ4 、ａ1+8N、ａ2+8N、ａ3+8N、ａ4+8Nのゲートに供給し、それらをオフ状態（高インピーダンス状態）にしておく。
【００４０】
次に、隣り合うデータ線Ｘ間のショートの有無を検査するには、画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにも電圧を印加しない。また、データ線駆動回路２２および走査線駆動回路２３をオフ状態にしておく。さらに、検査プローブを用いて検査用の入出力信号端子ＴＸ1 、ＴＸ2 のいずれからもハイレベルの信号（ゲート電位）を検査用配線ｃ1 、ｃ2 に印加して全てのＴＦＴａ1 、ａ2 、ａ3 ・・・をオン状態（低インピーダンス状態）にしておく。この状態で、検査プローブを用いて検査用の入出力信号端子ＣＸ1 、ＣＸ3 にハイレベルの信号を印加し、検査用の入出力信号端子ＣＸ2 、ＣＸ4 にローレベルの信号を印加して、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に電流が流れるか否かを検出する。ここで、隣合うデータ線Ｘ間でショートがあれば、該当するデータ線Ｘに接続する検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流が検出されるので、いずれかのデータ線Ｘ間でショートが生じていることを検出できる。
【００４１】
次に、データ線駆動回路２２に構成したサンプルホールド回路２２４の漏れ電流を検査するには、画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにもたとえばＤＣ１２Ｖを印加する。この状態で、データ線駆動回路２２および走査線駆動回路２３のいずれをもオフ状態とする。そして、検査プローブを用いて検査用の入出力信号端子ＴＸ1 から入力する検査用信号をハイレベルとする一方、検査用の入出力信号端子ＴＸ2 から入力する検査用信号をローレベルとする。この状態で、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に検査プローブをあてて、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流の検出を行えば、サンプルホールド回路のアナログスイッチＳ1 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ1+8N、Ｓ2+8N、ａ3+8N、ａ4+8Nの漏れ電流を検出できる。これに対して、検査用の入出力信号端子ＴＸ2 から入力する検査用信号をハイレベルとする一方、検査用の入出力信号端子ＴＸ1 から入力する検査用信号をローレベルにした状態で、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流の検出を行えば、サンプルホールド回路２２４のアナログスイッチＳ5 、Ｓ6 、Ｓ7 、Ｓ8 、Ｓ5+8N、Ｓ5+8N、ａ5+8N、ａ5+8Nの漏れ電流を検出することができる。
【００４２】
次に、検査回路７０の漏れ電流を検査するには、画像信号線ＶＩＤ１〜ＶＩＤ６のいずれにもたとえばＤＣ１２Ｖを印加する。また、データ線駆動回路２２ではサンプルホールド回路２２４の全てのアナログスイッチＳ1 、Ｓ2 、Ｓ3 、Ｓ4 ・・・をオン状態にする。走査線駆動回路２３についてはオフ状態にしておく。この状態で、検査プローブを用いて検査用の入出力信号端子ＴＸ1 、ＴＸ2 のいずれからもローレベルの信号（ゲート電位）を検査用配線ｃ1 、ｃ2 を介して全てのＴＦＴａ1 、ａ2 、ａ3 ・・・のゲートに供給し、それら全てをオフ状態（高インピーダンス状態）にしておく。この状態で、検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 に検査プローブを当てて、これらの検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 から電流の検出を行えば、検査回路７０の漏れ電流を検出することができる。
【００４３】
また、データ線駆動回路２２のＸ側シフトレジスタ回路２２１、および走査線駆動回路２３のＹ側シフトレジスタ回路２３１について検査する場合には、これらのシフトレジスタ回路にスタート信号ＤＸ、ＤＹおよびクロック信号ＣＬＸ１〜ＣＬＸ４、その反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バー、ＣＬＹ、およびその反転クロック信号ＣＬＹバーを供給する。その結果、Ｘ側シフトレジスタ回路２２１では、図７に示すように、わずかに位相のずれたクロック信号ＣＬＸ１〜ＣＬＸ４、およびその反転クロック信号ＣＬＸ１バー〜ＣＬＸ４バーに基づいて、４つの系列毎にシフトパルスが生成されるので、その最終段に電気的に接続されている検査用の入出力信号端子ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 に検査プローブを当てて、これらの検査用の入出力信号端子ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 からの出力を監視すればよい。同様に、Ｙ側シフトレジスタ回路２３１についても、その最終段に電気的に接続されている検査用の入出力信号端子ＹＥＰ1 、ＹＥＰ2 に検査プローブを当てて、これらの検査用の入出力信号端子ＹＥＰ1 、ＹＥＰ2 からの出力を監視すればよい。
（液晶装置用基板ＡＭの製造方法）
本形態に係る液晶装置用基板の製造方法を、図１１ないし図１４を参照して説明する。これらの図は、本形態の液晶装置用基板の製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図５のＡ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央部分には図８のＣ−Ｃ′線における断面（ギャップ制御領域の断面）、右側部分には図８のＢ−Ｂ′線における断面（検査用の入出力信号端子部の断面）を示してある。
【００４４】
まず、図１１（Ａ）に示すように、ガラス基板、たとえば無アリカリガラスや石英などからなる透明な絶縁基板１０の表面に直接、あるいは絶縁基板１０の表面に形成した下地保護膜（図示せず。）の表面全体に、減圧ＣＶＤ法などにより厚さが約２００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜１を形成した後、図１１（Ｂ）に示すように、それをフォトリソグラフィ技術を用いて、パターニングし、画素ＴＦＴ部の側に島状の半導体膜１ａ（能動層）を形成する。これに対して、ギャップ制御領域および検査用の入出力信号端子の側では半導体膜１を完全に除去する。前記の半導体膜の形成は、アモルファスシリコン膜を堆積した後、５００℃〜７００℃の温度で１時間〜７２時間、好ましくは４時間〜６時間の熱アニールを施してポリシリコン膜を形成したり、ポリシリコン膜を堆積した後、シリコンを打ち込み、非晶質化した後、熱アニールにより再結晶化してポリシリコン膜を形成する方法を用いてもよい。
【００４５】
次に、図１１（Ｃ）に示すように、熱酸化法などにより半導体膜１ａの表面に厚さが約５００オングストローム〜約１５００オングストロームのシリコン酸化膜からなるゲート絶縁膜２を形成する。あるいは、熱酸化膜を約５０オングストローム〜約１０００オングストローム、好ましくは３００オングストローム形成した後、全面にＣＶＤ法などによりシリコン酸化膜を約１００オングストローム〜約１０００オングストローム、好ましくは５００オングストローム堆積し、それらによりゲート絶縁膜２を形成してもよい。また、ゲート絶縁膜２をさらに高耐圧化するためにシリコン窒化膜を用いてもよい。
【００４６】
次に、図１１（Ｄ）に示すように、ゲート電極などを形成するためのポリシリコン膜３を絶縁基板１０全面に形成した後、リンを熱拡散し、ポリシリコン膜３を導電化する。または、リンをポリシリコン膜３の成膜と同時に導入したドープトシリコン膜を用いてもよい。
【００４７】
次に、ポリシリコン膜３をフォトリソグラフィ技術を用いて、図１２（Ａ）に示すようにパターニングし、画素ＴＦＴ部の側にゲート電極３ａ（走査線Ｙ）を形成する。これに対して、ギャップ制御領域の側にはポリシリコン膜を下層側の配線層３ｃ（走査線Ｙ、配線層４１１、４４１、４１３）として残し、検査用の入出力信号端子部の側にはポリシリコン膜を検査用配線３ｂ（検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 、ｃ1 、ｃ2 ）として残す。
【００４８】
次に、図１２（Ｂ）に示すように、画素ＴＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極３ａをマスクとして、約０．１×１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純物イオン１００（リンイオン等）の打ち込みを行い、画素ＴＦＴ部の側には、ゲート電極３ａに対して自己整合的に低濃度のソース領域１ｂ、および低濃度のドレイン領域１ｃを形成する。ここで、ゲート電極３ａの真下に位置しているため、不純物イオン１００が導入されなかった部分は半導体膜１ａのままのチャネル領域となる。このようにしてイオン打ち込みを行った際には、ゲート電極３ａとして形成されていたポリシリコン、ギャップ制御領域において下層側の配線層３ｃとして形成されていたポリシリコン、および検査用の入出力信号端子部の検査用配線３ｂとして形成されていたポリシリコン膜にも不純物が導入されるので、それらはさらに導電化することになる。
【００４９】
次に、図１２（Ｃ）に示すように、画素ＴＦＴ部では、ゲート電極３ａより幅の広いレジストマスク１０２を形成して高濃度の不純物イオン１０１（リンイオン等）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込み、高濃度のソース領域１ｄおよびドレイン領域１ｅを形成する。
【００５０】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極３ａより幅の広いレジストマスク１０２を形成した状態で高濃度の不純物（リンイオン等）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極３ａの上に高濃度の不純物（リンイオン等）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもとよいことは勿論である。
【００５１】
また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部およびＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート電極をマスクとして、約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量でボロンイオン等を打ち込むことにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約０．１×１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純物（ボロンイオン等）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン等）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（ボロンイオン等）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。
【００５２】
次に、図１３（Ａ）に示すように、ゲート電極３ａ、下層側の配線層３ｃ、および検査用配線３ｂの表面側にＣＶＤ法などによりたとえば８００℃程度の温度条件下で厚さが約５０００オングストローム〜約１５０００オングストロームのＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１の層間絶縁膜４を形成する。
【００５３】
次に、図１３（Ｂ）に示すように、フォトリソグラフィ技術を用いて、画素ＴＦＴ部の側では第１の層間絶縁膜４のうち、ソース領域１ｄに対応する部分にコンタクトホール５ａをそれぞれ形成する。
【００５４】
次に、図１３（Ｃ）に示すように、第１の層間絶縁膜４の表面側に、ソース電極を構成するためのアルミニウム膜６をスパッタ法などで形成する。アルミニウムなどの金属膜の他に、金属シリサイド膜や金属合金膜を用いてもよい。
【００５５】
次に、図１３（Ｄ）に示すように、フォトリソグラフィ技術を用いて、アルミニウム膜６をパターニングし、画素ＴＦＴ部では、データ線Ｘの一部としてソース電極６ａを形成する。併せて、ギャップ制御領域の側では上層側の配線層６ｃ（データ線Ｘ、配線層４１２、４２１、４３１、４４２）を形成する。なお、検査用の入出力信号端子部の側ではアルミニウム膜６を完全に除去する。
【００５６】
次に、図１４（Ａ）に示すように、ソース電極６ａおよび上層側の配線層６ｃの表面側に、ＣＶＤ法などによりたとえば４００℃程度の温度条件下で厚さが約５００オングストローム〜約１５０００オングストロームのＢＰＳＧ膜（ボロンやリンを含むシリケートガラス膜）と、約１００オングストローム〜約３０００オングストロームのＮＳＧ膜の少なくとも２層を含む第２の層間絶縁膜７を形成する。
【００５７】
次に、図１４（Ｂ）に示すように、画素ＴＦＴ部の側では、フォトリソグラフィ技術およびドライエッチング法などを用いて、第２の層間絶縁膜７および第１の層間絶縁膜４のうち、ドレイン領域１ｅに対応する部分に第２のコンタクトホール８ａを形成する。また、検査用信号入力端子部の側では、第２の層間絶縁膜７および第１の層間絶縁膜４に大きなコンタクトホール８ｂを形成し、検査用配線３ｂを露出させる。
【００５８】
次に、図１４（Ｃ）に示すように、第２の層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約４００オングストローム〜約２０００オングストロームのＩＴＯ膜９（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）をスパッタ法などで形成した後、図１４（Ｄ）に示すように、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングし、画素ＴＦＴ部には画素電極９ａを形成する。また、検査用信号入力端子部では、検査用信号入力端子９ｂ（検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 ）を形成する。ここで、画素電極９ａとしては、ＩＴＯ膜に限らず、ＳｎＯX 膜やＺｎＯX 膜などの高融点の金属酸化物などからなる透明電極材料を使用することも可能であり、これらの材料であれば、コンタクトホール内でのステップカバレージも実用に耐えるものである。
【００５９】
このようにして液晶装置用基板ＡＭを製造した後は、前記の検査工程を行い、この検査工程を終えた後に、シール層ＧＳを構成すべきポリイミドなどのシール材を印刷などの方法によって形成するシール層形成工程、液晶装置用ＡＭと対向基板ＯＰとを貼り合わせる貼り合わせ工程、液晶装置用基板ＡＭと対向基板ＯＰとの間に液晶封入孔２４１から液晶を封入する液晶封入工程、この液晶封入孔２４１を封止材２４２で塞ぐ封止工程などを順次行って、液晶装置１を形成する。
従って、検査工程が終了した後には検査用信号入力端子９ｂがシール層ＧＳで覆われることになるが、これらの検査用信号入力端子９ｂは検査工程に用いる他に使用することがないので、検査用信号入力端子９ｂをシール層ＧＳの下層側に埋め込んでも差し支えない。
【００６０】
ここで、検査用信号入力端子９ｂはＩＴＯ膜なので、検査工程において検査用信号入力端子９ｂに検査用プローブを当てても、検査用信号入力端子９ｂの表面に傷が付いて端子表面に突起が形成されるということがない。かかる突起がシール層ＧＳを突き破って対向基板ＯＰに触れると、液晶装置用基板ＡＭと対向基板ＯＰとの間でショートが発生するおそれがあるが、本形態では、検査用信号入力端子９ｂには硬いＩＴＯ膜を用いたので、このような不具合が発生しない。
【００６１】
なお、検査用プローブを当てても傷付かないものであれば、検査用信号入力端子９ｂについてはＩＴＯ膜に限らず、クロム膜、チタン膜、あるいはタンタル膜などの金属膜、あるいはその合金膜であってもよい。この場合に、このような金属膜がデータ線Ｘ、走査線Ｙ、または各画素ＰＸの画素スイッチング用のＴＦＴ６０に用いられておれば、それらの形成工程を兼用して成膜すれば、製造コストを低減することができる。また、検査用信号入力端子９ｂを構成するクロム膜、チタン膜、あるいはタンタル膜などの金属膜をデータ線Ｘ、走査線Ｙ、または各画素ＰＸの画素スイッチング用のＴＦＴ６０の形成工程とは別の工程で成膜してもよい。
（製造方法の改良例）
上記形態では、図１３（Ａ）に示すように、ポリシリコン膜３をパターニングして、それを導電化したものを検査用の入出力信号端子部において検査用配線３ｂ（検査用信号配線ｂ1 、ｂ2 、ｂ3 、ｂ4 、ｃ1 、ｃ2 ）として用いたが、検査用配線３ｂについては、データ線Ｘと同時形成されたアルミニウム膜を利用してもよい。但し、検査用配線３ｂを構成するアルミニウム膜と、検査用の入出力信号端子９ｂを構成するＩＴＯ膜とは電気的な接続が悪い。そこで、本例では、図１５（Ａ）に示す工程までは、図１３（Ａ）を参照して説明した工程までと同様に行い、図１５（Ｂ）に示すように、第１の層間絶縁膜４にコンタクトホール５ａを形成する際に、併せて、検査用の入出力信号端子部の側にもコンタクトホール５ｂを形成する。そして、図１５（Ｃ）に示すように、第１の層間絶縁膜４の表面側に、データ線（ソース電極）を構成するためのアルミニウム膜６をスパッタ法などで形成した後、図１５（Ｄ）に示すように、フォトリソグラフィ技術を用いて、アルミニウム膜６をパターニングする際に、検査用入出力端子部の側にもアルミニウム膜６を検査用信号配線６ｂとして残す。
【００６２】
それ以降は、前記の形態に関して図１４（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）を参照して説明した工程と同様に、まず、第２の層間絶縁膜７および第１の層間絶縁膜４に大きなコンタクトホール８ｂを形成して、検査用配線３ｂを露出させる（図１６（Ａ）、（Ｂ）参照。）。次に、図１６（Ｃ）に示すように、第２の層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約４００オングストローム〜約２０００オングストロームのＩＴＯ膜９をスパッタ法などで形成した後、図１６（Ｄ）に示すように、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングし、検査用信号入力端子９ｂ（検査用の入出力信号端子ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4 、ＴＸ1 、ＴＸ2 、ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4 、ＹＥＰ1 、ＹＥＰ2 ）を形成する。
【００６３】
このように構成すれば、ポリシリコン膜からなる検査用配線３ｂに対してアルミニウム膜からなる検査用配線６ｂを設けた２層構造になるので、電気的な特性が向上する。しかも、アルミニウム膜からなる検査用配線３ｂは、ポリシリコン膜からなる検査用配線３ｂを介して、ＩＴＯ膜からなる検査用の入出力信号端子９ｂに電気的に接続しているので、アルミニウム膜とＩＴＯ膜との電気的な接続が悪いという問題が表面化しない。
（液晶装置の使用例）
上記実施の形態に係る液晶装置を透過型で構成した場合の電子機器への使用例を、図１７ないし図２１を参照して説明する。
【００６４】
上記形態の液晶装置を用いて構成される電子機器は、図１７のブロック図に示すように、表示情報出力源１０００、表示情報処理回路１００２、表示駆動装置１００４、液晶装置１００６、クロック発生回路１００８、および電源回路１０１０を含んで構成される。表示情報出力源１０００は、ＲＯＭ、ＲＡＭなどのメモリ、画像信号などを同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロック信号に基づいて表示情報を処理して出力する。この表示情報出力回路１００２は、たとえば増幅・極性反転回路、相展開回路。ローテーション回路、ガンマ補正回路、あるいはクランプ回路等を含んで構成され、液晶装置１００６を駆動する。電源回路１０１０は、上述の各回路に電力を供給する。
【００６５】
このような構成の電子機器としては、図１８に示す液晶プロジェクタ、図１９に示すマルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、図２０に示すページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備える装置などを挙げることができる。
【００６６】
図１８に示す投写型表示装置は、液晶装置をライトバルブとして用いた投写型プロジェクタであり、たとえば３枚プリズム方式の光学系を用いている。図１８において、液晶プロジェクタ１１００では、白色光源のランプユニット１１０２から出射された投写光がライトガイド１１０４の内部で、複数のミラー１１０６および２枚のダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの３原色に分離され（光分離手段）、それぞれの色の画像を表示する３枚の液晶装置１１１０Ｒ、１１１０Ｇ、１１１０Ｂに導かれる。そして、それぞれの液晶装置１１１０Ｒ、１１１０Ｇ、１１１０Ｂによって変調された光は、ダイクロイックプリズム１１１２（光合成手段）に３方向から入射される。ダイクロイックプリズム１１１２では、レッドＲおよびブルーＢの光が９０°曲げられ、グリーンＧの光は直進するので、各色の光が合成され、投写レンズ１１１４を通してスクリーンなどにカラー画像が投写される。
【００６７】
図１９に示すパーソナルコンピュータ１２００は、キーボード１２０２を備える本体部１２０４と、液晶装置１２０６（液晶表示画面）とを有する。
【００６８】
図２０に示すページャ１３００は、金属製のフレーム１３０２内に、液晶装置用基板１３０４、バックライト１３０６ａを備えたライトガイド１３０６、回路基板１３０８、第１および第２のシールド板１３１０、１３１２、２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８を有する。２つの弾性電導体１３１４、１３１６、およびフィルムキャリヤテープ１３１８は、液晶装置用基板１３０４と回路基板とを接続するものである。
【００６９】
ここで、液晶装置用基板１３０４は、２枚の透明基板１３０４ａ、１３０４ｂの間に液晶を封入したもので、これにより少なくともドットマトリクス型の液晶装置が構成される。一方の透明基板には図２１に示す駆動回路１００４、あるいはこれに加えて表示情報処理回路１００２を構成することができる。液晶装置用基板１３０４に搭載されない回路は、液晶装置用基板１３０４の外付け回路とされ、図２０に示す例であれば、回路基板１３０８に搭載できる。
【００７０】
図２０はページャの構成を示すものであるから、液晶装置用基板１３０４以外に回路基板１３０８が必要であるが、電子機器用の一部品として液晶装置が使用される場合であって、透明基板上に表示駆動回路が搭載される場合には、その液晶装置としての最小単位は液晶装置用基板１３０４である。あるいは、液晶装置用基板１３０４を筐体としての金属フレーム１３０２に固定したものを、電子機器用の一部品である液晶装置として用いることもできる。これらに代えて、図２１に示すように、液晶装置用基板１３０４を構成する２枚の透明基板１３０４ａ、１３０４ｂの一方に、金属の導電膜が形成されたポリイミドテープ１３２２にＩＣチップ１３２４を実装したＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）１３２０を接続して、電子接続用の一部品である液晶装置として使用することもできる。
【００７１】
なお、本発明は上記実施例に限定されることなく、配線層形成領域にシール層を形成するという本発明の要旨の範囲内で種々変形した形態で実施が可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明を適用した液晶装置の平面図である。
【図２】図１のＨ−Ｈ′線における断面図である。
【図３】図１に示す液晶装置に用いた液晶装置用基板の構成を示すブロック図である。
【図４】図３に示す液晶装置用基板に構成した画素の等価回路図である。
【図５】図３に示す液晶装置用基板に構成した画素の拡大図である。
【図６】図３に示す液晶装置用基板に構成した検査回路などの等価回路図である。
【図７】図３に示す液晶装置用基板に構成したデータ線駆動回路で生成されるパルスのタイミングチャートである。
【図８】図１に示す液晶装置のコーナー部分付近ＡＡの拡大図である。
【図９】図１に示す液晶装置のコーナー部分付近ＢＢの拡大図である。
【図１０】図１に示す液晶装置のコーナー部分付近ＢＢの別の拡大図である。
【図１１】図３に示す液晶装置用基板の製造方法を示す工程断面図である。
【図１２】図３に示す液晶装置用基板の製造方法において、図１１に示す工程に続いて行う各工程の工程断面図である。
【図１３】図３に示す液晶装置用基板の製造方法において、図１２に示す工程に続いて行う各工程の工程断面図である。
【図１４】図３に示す液晶装置用基板の製造方法において、図１３に示す工程に続いて行う各工程の工程断面図である。
【図１５】図３に示す液晶装置用基板の別の製造方法において、図１４に示す工程に代えて行う各工程の工程断面図である。
【図１６】図３に示す液晶装置用基板の別の製造方法において、図１５に示す工程に続いて行う各工程の工程断面図である。
【図１７】本発明を適用した液晶装置を用いた電子機器のブロック図である。
【図１８】本発明を適用した液晶装置を用いた投写型表示装置の光学系を示す説明図である。
【図１９】本発明を適用した液晶装置を用いたパーソナルコンピュータの説明図である。
【図２０】本発明を適用した液晶装置を用いたページャの説明図である。
【図２１】図２０のページャに用いた液晶表示基板の説明図である。
【符号の説明】
【００７３】
２１  画素部
２２  データ線駆動回路
２３  走査線駆動回路
２５  実装端子
２６  額縁領域
２８、２９  信号配線
４０  ギャップ制御領域の途切れ部分
４１、４２、４３、４４  ギャップ制御領域
６０  画素スイッチング用のＴＦＴ
２１０  画素部のコーナー部分
２２１  Ｘ側シフトレジスタ回路
２２４  サンプルホールド回路
ＡＭ  液晶装置用基板
ＢＭ１  ブラックマトリクス
ＢＭ２  表示画面見切り用のブラックマトリクス
ＣＸ1 、ＣＸ2 、ＣＸ3 、ＣＸ4   検査用の入出力信号端子
ＧＳ  シール層ＬＣ  液晶
ＬＰ  液晶装置
ＯＰ  対向基板
ＰＸ  画素
Ｑ1 、Ｑ2 、Ｑ3 ・・・  ビット信号
Ｓ1 、Ｓ2 、Ｓ3 ・・・  アナログスイッチ
ＴＸ1 、ＴＸ2   検査用の入出力信号端子
ＶＩＤ１〜ＶＩＤ６  画像信号線
Ｘ（Ｘ1 、Ｘ2 ・・・）  データ線
ＸＥＰ1 、ＸＥＰ2 、ＸＥＰ3 、ＸＥＰ4   検査用の入出力信号端子
Ｙ（Ｙ1 、Ｙ2 ・・・）  走査線
ＹＥＰ1 、ＹＥＰ2 検査用の入出力信号端子
ａ1 、ａ2 ・・・検査用ＴＦＴ（検査用スイッチング回路）
ｂ1 、ｂ2 、ｂ3 、ｂ4   検査用信号配線
ｃ1 、ｃ2   検査用信号配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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