(57)【特許請求の範囲】
【請求項１】
マスターラッチとスレーブラッチとからなるフリップフロップ回路において、
前記マスターラッチは、一方の入力が他方の出力に他方の入力が一方の出力に接続された１対の反転増幅手段と、前記１対の反転増幅手段の内の一方の電源端子と電源の間に設けられた第１のスイッチ手段と、前記１対の反転増幅手段の内の他方の接地端子と接地の間に設けられた第２のスイッチ手段と、前記微小差動入力信号の一方と前記１対の反転増幅手段の内の一方の入力端子との間に設けられた第３のスイッチ手段と、前記微小差動入力信号の他方と前記１対の反転増幅手段の内の他方の入力端子との間に設けられた第４のスイッチ手段とを具備し、前記第１のスイッチ手段と前記第２のスイッチ手段を同時にオンすると共に、前記第３のスイッチ手段と前記第４のスイッチ手段を同時にオフし、前記第１のスイッチ手段と前記第２のスイッチ手段を同時にオフすると共に、前記第３のスイッチ手段と前記第４のスイッチ手段を同時にオンする制御を繰り返すことによって前記微小差動入力信号を増幅・保持することを特徴とするフリップフロップ回路。
【請求項２】
前記第１のスイッチ手段乃至前記第４のスイッチ手段のオンオフ制御は外部からのクロック信号によって行われることを特徴とする請求項１記載のフリップフロップ回路。
【請求項３】
請求項１又は請求項２のいずれかに記載されたフリップフロップ回路を具備することを特徴とする同期型メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フリップフロップ回路に関し、ことにメモリ回路の信号読み出しに使われる微小差動入力の増幅に適したフリップフロップ回路に関する。
【０００２】
【従来の技術】
半導体メモリにおいて、メモリセルの信号はデータ線に読み出された後、列選択スイッチを介してコモンデータ線に読み出される。この時の信号レベルは数十ｍＶ〜数百ｍＶと小さく、これを例えばＴＴＬレベルまでに増幅して安定に読み出すためにはセンス増幅器とラッチ回路が必要になる。
【０００３】
従来のセンス増幅器（差動入力増幅）回路と、その出力に接続されるフリップフロップ回路のブロック図を図５に、図５の回路の各部の動作タイミングを示す波形図を図６に示す。
図５において、１０１はセンス増幅器（差動入力増幅回路）、１０２および１０３はラッチ回路（１０２をマスターラッチ、１０３をスレーブラッチと呼ぶこともある）であり、ラッチ回路１０２と１０３で、フリップフロップ回路１０４を構成している。
【０００４】
また図６において、（ａ）はセンス増幅器１０１の入力信号Ｄ、／Ｄ（ここで／Ｄは信号Ｄの差動対または否定を表す。他も同様である。）で、（ｂ）はセンス増幅器１０１の出力信号ＳＡ、（ｃ）はフリップフロップ回路１０４の制御クロック信号ＣＬＫ、／ＣＬＫ、（ｄ）はフリップフロップ回路１０４の出力信号Ｑである。
【０００５】
センス増幅器１０１の入力信号Ｄ、／Ｄの変化時刻からセンス増幅器１０１の出力信号ＳＡ信号の変化時刻までの時間をＴ１（センス増幅器１０１の応答時間）、ＳＡ信号の変化時刻からフリップフロップ１０４の制御クロック信号ＣＬＫ、／ＣＬＫの変化時刻までをＴ２（フリップフロップ１０４のセットアップ時間）、フリップフロップ１０４の制御クロック信号ＣＬＫ、／ＣＬＫの変化時刻からフリップフロップ１０４の出力信号Ｑの変化時刻までをＴ３（フリップフロップ４の応答時間）とすると、従来のセンス増幅器１０１とフリップフロップ１０４の組み合わせでは、入力データ信号Ｄ、／Ｄの確定からフリップフロップ１０４の出力信号Ｑの確定までＴ１＋Ｔ２＋Ｔ３の時間を必要としていた。
【０００６】
【発明が解決しようとする課題】
上述のごとく、従来のセンス増幅器とフリップフロップから構成される回路においては、入力データＤ、／Ｄの確定からフリップフロップの出力Ｑの確定までにセンス増幅器の応答時間とフリップフロップのセットアップ時間とフリップフロップの応答時間の和に相当する一定の時間が必要になる。
【０００７】
本発明はこの点を解決して、入力データの確定からフリップフロップ回路の出力の確定までの時間を短縮して結果的に信号読みだし動作の高速化を図ることの可能なフリップフロップ回路の実現を課題とする。
また、このようなフリップフロップ回路を用いて動作を高速化した同期型メモリ装置の実現を課題とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は、マスターラッチとスレーブラッチとからなるフリップフロップ回路において、マスターラッチは、一方の入力が他方の出力に他方の入力が一方の出力に接続された１対の反転増幅手段と、前記１対の反転増幅手段の一方の電源端子と電源の間に設けられた第１のスイッチ手段と、前記１対の反転増幅手段の他方の接地端子と接地の間に設けられた第２のスイッチ手段と、前記微小差動入力信号の一方と前記１対の反転増幅手段の一方の入力端子との間に設けられた第３のスイッチ手段と、前記微小差動入力信号の他方と前記１対の反転増幅手段の他方の入力端子との間に設けられた第４のスイッチ手段とを具備して構成され、前記第１のスイッチ手段と前記第２のスイッチ手段を同時にオンすると共に、前記第３のスイッチ手段と前記第４のスイッチ手段を同時にオフし、前記第１のスイッチ手段と前記第２のスイッチ手段を同時にオフすると共に、前記第３のスイッチ手段と前記第４のスイッチ手段を同時にオンする制御を繰り返すことによって前記微小差動入力信号が増幅・保持されることを特徴とする。
【０００９】
また、同期型のメモリ装置において上述のフリップフロップ回路を用いたことを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明にかかるフリップフロップ回路を添付図面を参照にして詳細に説明する。
図１は、本発明のフリップフロップ回路の一実施形態のブロック図である。図２は、図１に示すフリップフロップ回路の各部のタイミングを示す動作波形図である。
図１で、１は図５でのセンス増幅器１０１とラッチ回路１０２の機能を組み合わせたセンス増幅器、３は図５でのラッチ回路１０３に当たるラッチ回路（スレーブラッチ）である。センス増幅器１とラッチ回路３を組み合わせてマスタースレーブ型のフリップフロップ回路４を構成している。この回路の詳細については後述する。
【００１１】
図２において、（ａ）はセンス増幅器１の入力である差動入力データ信号Ｄ、／Ｄ、（ｂ）はフリップフロップ４の制御クロック信号ＣＬＫ、／ＣＬＫ、（ｃ）はフリップフロップ４の出力信号Ｑである。
また、Ｔ４は差動入力データ信号Ｄ、／Ｄの変化時刻からフリップフロップ４の制御クロック信号ＣＬＫ、／ＣＬＫの変化時刻までの時間、すなわちフリップフロップ回路４のセットアップ時間である。Ｔ３はフリップフロップ４の制御クロック信号ＣＬＫ、／ＣＬＫの変化時刻からフリップフロップ４の出力信号Ｑの変化時刻までの時間、すなわちフリップフロップ４の応答時間である。
【００１２】
ここで、フリップフロップ４の応答時間Ｔ３は、図６でのＴ３と基本的には同一である。このフリップフロップ４の応答時間すなわちフリップフロップ４の制御クロック信号ＣＬＫ、／ＣＬＫの変化時刻からフリップフロップ４の出力信号Ｑの変化時刻までの時間Ｔ３は、スレーブラッチ３の構成によって決まる。
【００１３】
ところで本発明の特徴は、以後に述べるようにマスターラッチの構成にあるものであり、スレーブラッチ３の構成は直接関係しない。したがってスレーブラッチ３に図５のスレーブラッチ１０３と同一の回路を用いるとすると、原理的にこのＴ３の値は同じ時間長になる。
したがって、図２のＴ４が図６のＴ１＋Ｔ２よりも短ければ入力データの確定からフリップフロップの出力の確定までの全時間を短縮することができる。
【００１４】
本発明において、重要な事項は、入力信号が微小振幅であるということである。従来は、この微小振幅の入力データ信号Ｄ、／Ｄをフリップフロップが扱える信号の振幅までセンス増幅器で増幅して処理するという考え方であった。本発明ではこの考え方を改め、センス増幅器が入力データ信号を増幅するために必要な時間を省いて、微小な入力信号を直接フリップフロップが受けるようにして高速動作を実現しようと考えている。
【００１５】
図３に本発明のフリップフロップ回路の詳細回路図を示す。
図３において、１はセンス増幅器の機能を持ったマスターラッチであり、３はスレーブラッチであり、図１の１および３と対応している。
マスターラッチ１は、ＰＭＯＳトランジスタ１０〜１４とＮＭＯＳトランジスタ１５〜１９から構成されている。スレーブラッチ３はトランジスタ等を用いた論理回路３１〜３６から構成されている。
【００１６】
また、２０、２１はマスターラッチ１の入力端子であり、このフリップフロップ回路の入力端子である。
２２、２３はマスターラッチ１の内部端子であり、スレーブラッチ３の入力端子である。
【００１７】
２４、２５はスレーブラッチ３の出力端子であり、このフリップフロップ回路の出力端子である。
２６、２７はこのフリップフロップ回路のクロック入力端子である。
【００１８】
さらに、ＰＭＯＳトランジスタ１０、１１、１２とＮＭＯＳトランジスタ１７、１８、１９はダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）に良くみられるラッチ型センス増幅器である。
また、ＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１５、ＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１６はそれぞれＣＭＯＳスイッチを構成しており、ラッチ型センス増幅器に用いられるものと同一のクロックによって制御される。
【００１９】
この回路の動作を図４のタイミングチャートにそって説明する。
図４において、（ａ）は入力端子２０、２１にかかる入力信号センス増幅器１の入力である差動入力データ信号Ｄ、／Ｄ、（ｂ）はクロック入力端子２６、２７に入力されるフリップフロップの制御クロック信号ＣＬＫ、／ＣＬＫ、（ｃ）は内部端子２２、２３に現れる信号、（ｄ）は出力端子２４、２５に現れるフリップフロップの出力信号Ｑと／Ｑである。
【００２０】
今、時刻ｔ１で入力端子２０、２１にかかる入力信号が反転したとする。続いて、時刻ｔ２にクロック入力端子２６、２７にクロックが入力される。この場合、入力端子２０、２１の入力信号は５０ｍＶ〜２００ｍＶ程度の振幅で充分に動作する。クロック入力端子２６、２７のクロック信号は通常のＣＭＯＳトランジスタで構成されたＩＣでは、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間で切り替わり通常３〜５Ｖ程度の値である。
【００２１】
次に時刻ｔ２でＰＭＯＳトランジスタ１３とＮＭＯＳトランジスタ１５からなるＣＭＯＳスイッチとＰＭＯＳトランジスタ１４とＮＭＯＳトランジスタ１６からなるＣＭＯＳスイッチはクロックが反転するために導通（クローズ）状態から非導通（オープン）状態になる。
【００２２】
この回路がメモリ素子に用いられている場合には、端子２０および端子２１にはコモンデータ線が接続されており、コモンデータ線は比較的大きな容量（キャパシタンス）成分を有している。しかし、ＣＭＯＳスイッチが非導通（オープン）状態になると端子２２からは端子２０側の容量（キャパシタンス）成分がみえなくなり、端子２３からは端子２１側の容量（キャパシタンス）成分がみえなくなる。したがって、端子２２および端子２３の容量（キャパシタンス）負荷が小さくなる。
同時に電源Ｖｃｃ側のＰＭＯＳトランジスタスイッチ１０と接地側ＧＮＤ側のＮＭＯＳトランジスタスイッチ１９が共に導通状態になる。
【００２３】
この時、ＰＭＯＳトランジスタ１１とＰＭＯＳトランジスタ１２のペアでは、端子２２が端子２３よりも僅かながら低いレベルにあるため、ＰＭＯＳトランジスタ１２が導通状態、ＰＭＯＳトランジスタ１１が非導通状態になる。したがって、電源ＶｃｃはＰＭＯＳトランジスタ１０とＰＭＯＳトランジスタ１２を介して端子２３をＶｃｃに押し上げる。
【００２４】
一方、ＮＭＯＳトランジスタ１７とＮＭＯＳトランジスタ１８のペアでは、端子２３が端子２２よりも僅かながら高いレベルにあるため、ＮＭＯＳトランジスタ１７が導通状態、ＮＭＯＳトランジスタ１８が非導通状態になる。したがって、接地レベルＧＮＤはＮＭＯＳトランジスタ１９とＮＭＯＳトランジスタ１７を介して端子２２を接地する。
【００２５】
これによって内部端子２３はＶｃｃに、内部端子２２はＧＮＤに一気に増幅される。増幅後のレベルはスレーブラッチ３のＡＮＤゲート３１および３２を充分動作させるレベルである。これにより、時刻ｔ２よりもスレーブラッチが動作する時間だけ遅れた時刻ｔ３にフリップフロップ回路の出力としての信号が端子２４および端子２５より出力される。
このような構成を用いたため、入力信号を増幅するに要する時間は入力信号をそのまま増幅する場合に比べて大幅に短縮することができる。
【００２６】
このように、この実施形態では、マスターラッチ回路に、微小振幅の電圧信号をそのまま伝えるＣＭＯＳアナログトランジスタスイッチ（必ずしもＣＭＯＳでなければならないわけではない）と、現在ＤＲＡＭに用いられているような増幅器とを組み合わせて、増幅器の動作開始とほぼ同時にＣＭＯＳスイッチを非導通にする回路構成を用いてアンプ動作の高速化を図った。これにより微小差動入力信号に適したフリップフロップを実現することができる。
【００２７】
ところで半導体メモリにおいて、読みだし時にビツト線に取り出せる信号量は比較的小さく例えば数十ｍＶ〜数百ｍＶ程度の値である。これを検出して、増幅し保持するために、センス増幅器とラッチ回路が必要になる。一般にセンス増幅器の感度を上げようとすると動作速度が遅くなる。従来の半導体メモリでは高速性を重視するために、複数段の増幅器を従属接続するなどの方法が取られていて、これは半導体メモリの集積度の向上とは逆行する方向であった。
【００２８】
ところが上述の本発明の実施形態のフリップフロップ回路を使用すると、同期型のメモリ装置で従来技術よりも少ない回路構成で動作速度を向上することができるので、高速性と集積度の向上とを同時に満足することができ産業上の利用価値が高い。
【００２９】
本発明の実施形態のフリップフロップ回路は、さらに、半導体メモリ装置の入力回路等にも用いることができるのはいうまでもない。
【００３０】
【発明の効果】
以上説明したように本発明の請求項１の発明は、マスターラッチとスレーブラッチとからなるフリップフロップ回路において、マスターラッチは、一方の入力が他方の出力に他方の入力が一方の出力に接続された１対の反転増幅手段と、１対の反転増幅手段の一方の電源端子と電源の間に設けられた第１のスイッチ手段と、１対の反転増幅手段の他方の接地端子と接地の間に設けられた第２のスイッチ手段と、微小差動入力信号の一方と１対の反転増幅手段の一方の入力端子との間に設けられた第３のスイッチ手段と、微小差動入力信号の他方と１対の反転増幅手段の他方の入力端子との間に設けられた第４のスイッチ手段とを具備し、第１のスイッチ手段と第２のスイッチ手段を同時にオンすると共に、第３のスイッチ手段と第４のスイッチ手段を同時にオフし、第１のスイッチ手段と第２のスイッチ手段を同時にオフすると共に、第３のスイッチ手段と第４のスイッチ手段を同時にオンする制御を繰り返すことによって微小差動入力信号を増幅・保持することを特徴とする。これにより、入力データの確定からフリップフロップ回路の出力の確定までの時間を短縮することができ、その結果、フリップフロップ回路の信号読みだし動作の高速化を図ることができる。また、信号増幅とともに入力回路がオープン状態になり、入力側の容量成分の影響を受けることなく信号増幅が行われるので回路動作が一層高速化され、かつ他の回路からの影響を少なくすることができる。
【００３２】
本発明の請求項２の発明は、第１のスイッチ手段ないし第４のスイッチ手段のオンオフ制御は外部からのクロック信号によって行われることを特徴とする。これにより、フリップフロップ回路をメモリクロック等で動作させることができ、メモリ回路等への組み込みが可能になる。
【００３３】
本発明の請求項３の発明は、同期型メモリ装置に請求項１又は請求項２のいずれかに記載されたフリップフロップ回路を用いることを特徴とする。これにより、同期型メモリ装置の一層の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明のフリップフロップ回路の一実施形態のブロック図。
【図２】図１に示すフリップフロップ回路の実施形態の各部の動作タイミングを示す波形図。
【図３】図１に示すフリップフロップ回路の実施形態の詳細回路図。
【図４】図３の詳細回路の各部動作タイミングを示す波形図。
【図５】従来のフリップフロップ回路のブロック図。
【図６】図５に示すフリップフロップ回路の各部の動作タイミングを示す波形図。
【符号の説明】
１……センス増幅器（マスターラッチ）、３……ラッチ回路（スレーブラッチ）、４……マスタースレーブ型のフリップフロップ回路、１０〜１４……ＰＭＯＳトランジスタ、１５〜１９……ＮＭＯＳトランジスタ、３１〜３６……論理回路、２０、２１……入力端子、１０１……センス増幅器、１０２、１０３……ラッチ回路、１０４……フリップフロップ回路。
【図１】
0003564888.tif 000002
【図２】
0003564888.tif 000003
【図３】
0003564888.tif 000004
【図４】
0003564888.tif 000005
【図５】
0003564888.tif 000006
【図６】
0003564888.tif 000007