(57)【特許請求の範囲】
【請求項１】
自己診断機能を有する半導体記憶装置であって、
ユーザ使用領域と自己診断用命令データが格納されたマスクＲＯＭセルとを有する不揮発性メモリセルアレイと、
外部からの自己診断起動信号に応答して、前記マスクＲＯＭセルから前記自己診断用命令データが転送されるＲＡＭと、
前記ＲＡＭから転送された前記自己診断用命令データに基づいて、前記不揮発性メモリセルアレイの前記ユーザ使用領域を自己診断するＣＰＵとを同一チップ上に備えたことを特徴とする半導体記憶装置。
【請求項２】
自己診断機能を有する半導体記憶装置であって、
ユーザ使用領域と自己診断用命令データが格納された書き換え可能な不揮発性メモリセルとを有する不揮発性メモリセルアレイと、
外部からの自己診断起動信号に応答して、前記書き換え可能な不揮発性メモリセルから前記自己診断用命令データが転送されるＲＡＭと、
前記ＲＡＭから転送された前記自己診断用命令データに基づいて、前記不揮発性メモリセルアレイの前記ユーザ使用領域を自己診断するＣＰＵとを同一チップ上に備えたことを特徴とする半導体記憶装置。
【請求項３】
内蔵した複数の不揮発性メモリセルアレイに対する自己診断機能を有する半導体記憶装置であって、
前記複数の不揮発性メモリセルアレイは、それぞれ、ユーザ使用領域と書き換え可能な不揮発性メモリセルとを有し、
自己診断用命令データが格納された書き換え可能な不揮発性メモリセルを有する特定の不揮発性メモリセルアレイと、
外部からの自己診断起動信号に応答して、前記特定の不揮発性メモリセルアレイの書き換え可能な不揮発性メモリセルから転送された前記自己診断用命令データに基づいて、他の不揮発性メモリセルアレイの前記ユーザ使用領域を自己診断するＣＰＵとを同一チップ上に備えたことを特徴とする半導体記憶装置。
【請求項４】
前記半導体記憶装置は、
前記ＣＰＵからの制御信号に基づいて、複数の検査用基準電圧を発生する手段と、
前記検査用基準電圧から発生された電圧で前記不揮発性メモリセルアレイを検査する手段とを備えたことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、
前記ＣＰＵからの制御信号に基づいて、複数の検査用周波数を発生する手段と、
前記検査用周波数から発生された昇圧電源で前記不揮発性メモリセルアレイを検査する手段とを備えたことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、
前記ＣＰＵからの制御信号に基づいて、正規の書き込み後および消去後の前記不揮発性メモリセルアレイの閾値電圧分布を検査するための複数の検査用判定レベルを選択する手段と、
選択した前記検査用判定レベルに基づいて、前記不揮発性メモリセルアレイを検査する手段とを備えたことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
【請求項７】
前記半導体記憶装置は、
前記ＣＰＵからの制御信号に基づいて、前記不揮発性メモリセルアレイの書き換え機能を、前記不揮発性メモリセルアレイの閾値電圧の微少変化により検査するための複数の機能検査用判定レベルを選択する手段と、
選択した前記検査用判定レベルに基づいて、前記不揮発性メモリセルアレイを検査する手段とを備えたことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
【請求項８】
前記半導体記憶装置は、
前記ＣＰＵが行なった自己診断の結果を前記不揮発性メモリセルアレイ内の情報格納領域に書き込む手段と、
前記情報格納領域から読み出した自己診断の結果に基づいて、特性に応じたランク選別データを演算および外部に出力する手段とを備えたことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
【請求項９】
前記半導体記憶装置は、
前記ＣＰＵが行なった自己診断の結果を前記不揮発性メモリセルアレイ内の第１情報格納領域に書き込む手段と、
前記第１情報格納領域から読み出した自己診断結果に基づいて、特性に応じたランク選別データを演算および外部に出力する手段と、
前記ランク選別データと、前記不揮発性メモリセルアレイ内の第２情報格納領域に予め格納されている選別出荷情報とに基づいて、前記不揮発性メモリセルアレイの冗長切り換えを制御する手段とを備えたことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置は、
外部検査装置が行なった検査結果に基づく電源切断情報を前記不揮発性メモリセルアレイ内の情報格納領域に書き込む手段と、
前記情報格納領域から読み出した電源切断情報に基づいて電源ラインを切り離すスイッチ回路とを備えたことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
【請求項１１】
請求項１から３のいずれか一項記載の半導体記憶装置が複数搭載されたウエーハを検査するための検査治具であって、
中央に設けられ、プローブ検査対象となる前記半導体記憶装置の全パッドに対して電気的に接続するための第１プローブと、
前記第１プローブの左右に複数個設けられ、自己診断検査対象となる前記半導体記憶装置の自己診断用パッドに対して電気的に接続するための第２プローブとを備えたことを特徴とする半導体記憶装置の検査治具。
【請求項１２】
請求項１１記載の検査治具を用いた検査方法であって、
半導体検査装置に接続された前記検査治具の前記第１プローブが接続された半導体記憶装置に対してプローブ検査を行なっている間に、前記第２プローブが接続された半導体記憶装置に対して自己診断検査を行なうことを特徴とする半導体記憶装置の検査方法。
【請求項１３】
前記半導体記憶装置は、
前記ＣＰＵが行なった自己診断の検査経過を前記不揮発性メモリセルアレイ内の情報格納領域に書き込む手段と、
前記情報格納領域から検査経過を読み出して外部に出力する手段と、
出力された検査経過に基づいて、検査再開時に最初に行なう検査を決定する手段とを備えたことを特徴とする請求項１から３のいずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積装置に関し、特に自己診断機能を内蔵した半導体記憶装置とその検査方法に関する。
【０００２】
【従来の技術】
電気的に書き換え可能な不揮発性記憶素子を内蔵しているＬＳＩ製品において、書き込みと消去のテスト時間が著しく長く、検査時間の増大が問題となっている。特にビット容量の増加や、製品の高性能化、高機能化に伴い、テストベクタ数が増加し、さらなる検査コストの上昇を招いている。これらのことから、不揮発性記憶素子を内蔵しているＬＳＩ製品において、製造コストを下げるためにＬＳＩに内蔵した自己診断機能を使った検査時間の短縮は必須である。
【０００３】
自己診断機能の代表的なものとして、ビルトインセルフテスト（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ−Ｔｅｓｔ，以下「ＢＩＳＴ」と略称する）がある。ＢＩＳＴは、テストパターンの発生手段とテスト結果の評価手段とをＬＳＩ内部に持ち、自己テストを行うことを特徴とするものである。
【０００４】
図１９は、従来のＢＩＳＴ回路を内蔵した半導体記憶装置の一構成例を示すブロック図である。図１９において、１は不揮発性記憶装置、２は、ユーザ使用領域４と冗長領域５からなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ２の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、６は、モード発生回路、アドレス発生回路、データ発生回路、出力結果比較回路などからなるＢＩＳＴ回路、７はＢＩＳＴ回路６に含まれる出力結果比較回路の出力を格納するＢＩＳＴ結果格納用メモリ、８はＢＩＳＴ回路を起動させるためのＢＩＳＴ起動端子である。
【０００５】
以上のように構成された半導体記憶装置において、ＢＩＳＴ起動端子８にＢＩＳＴ回路を起動するための信号が印加されると、ＢＩＳＴ回路６が起動する。ＢＩＳＴ回路６のモード発生回路がその信号をメモリ周辺回路３に供給し、消去、書き込み、読み出しの各モードを設定する。次に、アドレス発生回路からそのモードに適したアドレスが発生される。さらに、その動作が完了すると、出力結果比較回路がデータ端子から出力された結果とデータ発生回路から出力された結果を比較し、その結果をＢＩＳＴ結果格納用メモリ７に格納する。この手順でメモリ全領域について自己診断を繰り返す。
【０００６】
また、別の従来例として、図２０は、従来のＢＩＳＴ回路とＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置の一構成例を示すブロック図である。１０はＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用領域４と冗長領域５からなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ２の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、１１は、モード発生、アドレス発生、データ発生、出力結果比較等をＣＰＵで実施させるためのＲＯＭ１４等からなるＢＩＳＴ回路、１２はＣＰＵ、１３はＲＡＭ、７は、ＣＰＵ１２による出力結果比較内容を格納するＢＩＳＴ結果格納用メモリ、８はＢＩＳＴ回路を起動させるためのＢＩＳＴ起動端子である。
【０００７】
以上のように構成された半導体記憶装置において、ＢＩＳＴ起動端子８にＢＩＳＴ回路を起動するための信号が印加されると、ＢＩＳＴ回路１１が起動する。ＢＩＳＴ回路１１のＲＯＭ１４の出力コードに応じて、ＣＰＵ１２がモード発生、アドレス発生、データ発生してメモリ周辺回路３に供給する。その動作結果と期待値とからの出力結果比較をい、出力結果比較内容をＢＩＳＴ結果格納用メモリ７に格納する。この手順でメモリ全領域について自己診断を繰り返す。
【０００８】
さらに、上記に説明したようなＢＩＳＴ回路を内蔵した半導体記憶装置の従来のウエハ検査方法について説明する。
【０００９】
図２１は、従来のＢＩＳＴ回路を内蔵した半導体記憶装置のウエーハ検査方法を実施する構成の概略図である。２０はウエーハ、２１は検査対象となるチップ（ＤＵＴ：ｄｅｖｉｃｅ  ｕｎｄｅｒ  ｔｅｓｔ）、２２は、ウエーハ２０上のチップ２１と半導体検査装置を接続するための治具（以下、「プローブカード」と称する）、２３はチップ２１上のパッドと接続するためのプローブ群、２４は半導体検査装置（以下、「ＬＳＩテスタ」と称する）である。
【００１０】
以上のような半導体記憶装置のウエハ検査方法を実施する構成において、ＢＩＳＴ回路を内蔵した半導体記憶装置であるＤＵＴ２１に対し、ＬＳＩテスタ２４からプローブ２３を介してＢＩＳＴ起動信号を印加する。特に、ウエーハ２０を一度に検査するために、プローブカード２２には全チップに対してプローブ２３が設けられている。ＢＩＳＴ起動信号により各チップは自己診断を実施し、その結果を各ＢＩＳＴ結果格納用メモリに格納する。ＬＳＩテスタ２４はこの結果を読み取り、良品／不良品の識別をおこなう。このような構成により、ＢＩＳＴ機能を使ってウエハ検査を一度に実施することができるという利点がある。
【００１１】
さらに、ウエハ検査方法について、図２２に示す構成のような提案もなされている。図２２において、２０はウエーハ、２１はＤＵＴ、２５は各チップ共通の電源端子、２６は各チップ共通の電源線である。
【００１２】
以上のような半導体記憶装置のウエハ検査方法を実施する構成において、ＢＩＳＴ回路を内蔵した不揮発性記憶装置である各ＤＵＴ２１は、電源端子２５からの電源立ち上げをＢＩＳＴ起動信号として、各チップが自己診断を実施し、その結果を各ＢＩＳＴ結果格納用メモリに格納する。このような構成により、自己診断の実施時において、ＬＳＩテスタや、全チップに対してプローブが設けられているプローブカードを必要としないという利点がある。
【００１３】
【発明が解決しようとする課題】
しかし、上記従来のＢＩＳＴ回路を内蔵した半導体記憶装置では、ＢＩＳＴ用に、図１９に示すようなモード発生回路、アドレス発生回路、データ発生回路、出力結果比較回路等を含むＢＩＳＴ専用の回路が必要となり、半導体記憶装置のチップ面積の増大を招いている。また、ＢＩＳＴ回路による検査であるために、ＬＳＩテスタで行っているようなマージンテストができないという問題がある。
【００１４】
また、従来のＢＩＳＴ回路とＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置においても、ＢＩＳＴ動作用に、図２０に示すようなＲＯＭが必要なため、チップ面積が増大するとともに、内蔵するＲＯＭの検査回路をチップ内に設けなければならないという問題があり、さらなるチップ面積の増大を招く。また、ＢＩＳＴ動作用の命令データを格納する部分が内蔵ＲＯＭであるために、何種類ものＢＩＳＴ（例えば、メーカ側でのバーンイン試験や出荷検査、カスタマ先でのセット検査等）を行うためには、その検査分のＲＯＭ容量が必要になり、チップ面積の増大を招き、製造コストが上昇するという問題がある。
【００１５】
また、ＢＩＳＴ回路を内蔵した半導体記憶装置のウエハ検査では、図２１に示すように、全チップに対してプローブが設けられたプローブカードやＬＳＩテスタが必要となり、検査コストの上昇を招いている。これらの装置を必要としないことを目的とした、図２２に示すような各チップ共通の電源線を設けたウエハ検査では、１チップがＤＣ検査不良となっている場合、他のチップに悪影響を及ぼし、機能検査ができないという問題がある。この問題は、図２１のような全チップに対してプロービングを行う装置においても同様の悪影響を及ぼす。さらに、図２２の構成では、スクライブレーン上に配線があるため、チップカットの際にパーティクルが発生する原因となり不良を発生させる懸念がある。
【００１６】
また、これらのウエハ検査ではＤＣ検査を実施することができないため、ＤＣ不良を取り除くためには、ＬＳＩテスタでウエハ検査を一度は実施しなければならないため、ＬＳＩテスタでの検査を全く無くしてしまうことはできない。
【００１７】
本発明は、上記のような問題点に鑑みてなされたもので、その目的は、ＢＩＳＴに必要な回路面積を極力小さくし、製造コストの上昇を抑えた半導体記憶装置、および検査時間の大幅な短縮を図った半導体記憶装置の検査方法を提供することにある。
【００１８】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る第１の半導体記憶装置は、自己診断機能を有する半導体記憶装置であって、ユーザ使用領域と自己診断用命令データが格納されたマスクＲＯＭセルとを有する不揮発性メモリセルアレイと、外部からの自己診断起動信号に応答して、マスクＲＯＭセルから自己診断用命令データが転送されるＲＡＭと、ＲＡＭから転送された自己診断用命令データに基づいて、不揮発性メモリセルアレイのユーザ使用領域を自己診断するＣＰＵとを同一チップ上に備えたことを特徴とする。
【００１９】
この構成によれば、特別なＢＩＳＴ回路を必要とせず、マスクＲＯＭのセル面積のみの微増でＢＩＳＴ動作を実現することができる。
【００２０】
前記の目的を達成するため、本発明に係る第２の半導体記憶装置は、自己診断機能を有する半導体記憶装置であって、ユーザ使用領域と自己診断用命令データが格納された書き換え可能な不揮発性メモリセルとを有する不揮発性メモリセルアレイと、外部からの自己診断起動信号に応答して、書き換え可能な不揮発性メモリセルから自己診断用命令データが転送されるＲＡＭと、ＲＡＭから転送された自己診断用命令データに基づいて、不揮発性メモリセルアレイのユーザ使用領域を自己診断するＣＰＵとを同一チップ上に備えたことを特徴とする。
【００２１】
この構成によれば、第１の半導体記憶装置の利点に加えて、書き換え可能な不揮発性メモリセルにＢＩＳＴ動作用の命令データを格納するので、その内容を書き換えることで何種類ものＢＩＳＴ（例えば、メーカ側でのバーンイン試験や出荷検査、カスタマ先でのセット検査等）を行うことが可能となり、チップ面積の増加を防ぎ、製造コストの増加を抑えることができる。
【００２４】
前記の目的を達成するため、本発明に係る第３の半導体記憶装置は、内蔵した複数の不揮発性メモリセルアレイに対する自己診断機能を有する半導体記憶装置であって、複数の不揮発性メモリセルアレイは、それぞれ、ユーザ使用領域と書き換え可能な不揮発性メモリセルとを有し、自己診断用命令データが格納された書き換え可能な不揮発性メモリセルを有する特定の不揮発性メモリセルアレイと、外部からの自己診断起動信号に応答して、特定の不揮発性メモリセルアレイの書き換え可能な不揮発性メモリセルから転送された自己診断用命令データに基づいて、他の不揮発性メモリセルアレイのユーザ使用領域を自己診断するＣＰＵとを同一チップ上に備えたことを特徴とする。
【００２５】
この構成によれば、第１および第２の半導体記憶装置の利点に加えて、書き換え可能な不揮発性メモリセルにＢＩＳＴ動作用の命令データを格納するので、その内容を書き換えることで何種類ものＢＩＳＴ（例えば、メーカ側でのバーンイン試験や出荷検査、カスタマ先でのセット検査等）を行うことが可能となり、チップ面積の増加を防ぎ、製造コストの増加を抑えることができる。
【００２６】
第１から第３の半導体記憶装置は、ＣＰＵからの制御信号に基づいて、複数の検査用基準電圧を発生する手段と、検査用基準電圧から発生された電圧で不揮発性メモリセルアレイを検査する手段とを備えることが好ましい。
【００２７】
この構成によれば、半導体記憶装置外部からの単一電源で、通常動作に使用する内部電圧以外に複数の検査電圧を発生でき、不揮発性メモリセルアレイの自己診断で電圧マージン検査を実現することができる。
【００２８】
また、第１から第３の半導体記憶装置は、ＣＰＵからの制御信号に基づいて、複数の検査用周波数を発生する手段と、検査用周波数から発生された昇圧電源で不揮発性メモリセルアレイを検査する手段とを備えることが好ましい。
【００２９】
この構成によれば、通常昇圧動作に使用する周波数以外に複数の検査用周波数を発生でき、不揮発性メモリセルアレイの自己診断で昇圧回路の電流能力マージン検査を実現することができる。
【００３０】
また、第１から第３の半導体記憶装置は、ＣＰＵからの制御信号に基づいて、正規の書き込み後および消去後の前記不揮発性メモリセルアレイの閾値電圧分布を検査するための複数の検査用判定レベルを選択する手段と、選択した検査用判定レベルに基づいて、不揮発性メモリセルアレイを検査する手段とを備えることが好ましい。
【００３１】
この構成によれば、通常読み出し動作に使用する判定レベル以外に、正規の書き込み後および消去後の閾値電圧Ｖｔ分布を検査できる検査用判定レベルを選択でき、不揮発性メモリセルアレイの自己診断で読み出し動作のＶｔマージン検査を実現することができる。
【００３２】
また、第１から第３の半導体記憶装置は、ＣＰＵからの制御信号に基づいて、不揮発性メモリセルアレイの書き換え機能を、不揮発性メモリセルアレイの閾値電圧の微少変化により検査するための複数の機能検査用判定レベルを選択する手段と、選択した前記検査用判定レベルに基づいて、不揮発性メモリセルアレイを検査する手段とを備えることが好ましい。
【００３３】
この構成によれば、通常読み出し動作に使用する判定レベル以外に、書き換え機能を検査できる機能検査用判定レベルを選択でき、不揮発性メモリセルアレイの自己診断において、閾値電圧Ｖｔの微少な変化で書き換え機能を短時間で検査することができる。
【００３４】
また、第１から第３の半導体記憶装置は、ＣＰＵが行なった自己診断の結果を不揮発性メモリセルアレイ内の情報格納領域に書き込む手段と、情報格納領域から読み出した自己診断の結果に基づいて、特性に応じたランク選別データを演算および外部に出力する手段とを備えることが好ましい。
【００３５】
この構成によれば、自己診断による良品／不良品の判断だけではなく、半導体記憶装置外部に出力されたランク選別データにより、各種電気的特性に応じた選別出荷を実現することができる。
【００３６】
また、第１から第３の半導体記憶装置は、ＣＰＵが行なった自己診断の結果を不揮発性メモリセルアレイ内の第１情報格納領域に書き込む手段と、第１情報格納領域から読み出した自己診断結果に基づいて、特性に応じたランク選別データを演算および外部に出力する手段と、ランク選別データと、不揮発性メモリセルアレイ内の第２情報格納領域に予め格納されている選別出荷情報とに基づいて、不揮発性メモリセルアレイの冗長切り換えを制御する手段とを備えることが好ましい。
【００３７】
この構成によれば、自己診断による各電気的特性に応じた選別出荷が可能になるだけでなく、不良品のランクによって冗長救済が可能となり、救済率を向上させることができる。
【００３８】
また、第１から第３の半導体記憶装置は、外部検査装置（ＬＳＩテスタ）が行なった検査結果に基づく電源切断情報を不揮発性メモリセルアレイ内の情報格納領域に書き込む手段と、情報格納領域から読み出した電源切断情報に基づいて電源ラインを切り離すスイッチ回路とを備えることが好ましい。
【００３９】
この構成によれば、ＬＳＩテスタで検査したＤＣテストの結果が不良の場合、電源ラインを切り離すことで、ウエーハ一括検査において、ＤＣ不良が良品チップに対し悪影響を与えることなく、自己診断を実現することができる。
【００４０】
前記の目的を達成するため、本発明に係る半導体記憶装置の検査治具は、第１から第３の半導体記憶装置が複数搭載されたウエーハを検査するための検査治具であって、中央に設けられ、プローブ検査対象となる半導体記憶装置の全パッドに対して電気的に接続するための第１プローブと、第１プローブの左右に複数個設けられ、自己診断検査対象となる半導体記憶装置の自己診断用パッドに対して電気的に接続するための第２プローブとを備えたことを特徴とする。
【００４１】
前記の目的を達成するため、本発明に係る半導体記憶装置の検査方法は、本発明に係る検査治具を用いた検査方法であって、半導体検査装置に接続された検査治具の第１プローブが接続された半導体記憶装置に対してプローブ検査を行なっている間に、第２プローブが接続された半導体記憶装置に対して自己診断検査を行なうことを特徴とする。
【００４２】
また、第１から第３の半導体記憶装置は、ＣＰＵが行なった自己診断の検査経過を不揮発性メモリセルアレイ内の情報格納領域に書き込む手段と、情報格納領域から検査経過を読み出して外部に出力する手段と、出力された検査経過に基づいて、検査再開時に最初に行なう検査を決定する手段とを備えることが好ましい。
【００４３】
上記の構成によれば、ＬＳＩテスタでプローブ検査対象となるチップのＤＣ検査やＢＩＳＴ検査を実施している間に、その隣のチップに対してＢＩＳＴ検査を実施することが可能となり、検査時間の大幅な短縮が図れる。
【００４４】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照して説明する。
【００４５】
（第１の実施形態）
図１は、本発明の第１の実施形態による半導体記憶装置の一構成例を示すブロック図である。図１において、１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用領域４とＢＩＳＴ用のテストシーケンスデータを格納するマスクＲＯＭセル１１０とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイの読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３はマスクＲＯＭセル１１０からのＢＩＳＴ用データ転送信号、１１４はＢＩＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制御信号線である。
【００４６】
次に、このように構成された半導体記憶装置の動作について説明する。上記の半導体記憶装置１００に電源、ＣＬＫ等を供給し、ＢＩＳＴ起動端子８にＢＩＳＴ動作を起動するための信号が印加されると、マスクＲＯＭセル１１０からＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１３に、ＢＩＳＴ用のテストシーケンスデータが転送される。次に、このＲＡＭ１３は、内部のテストシーケンスデータを、ＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力する。さらに、このテストシーケンスデータによって、ＣＰＵ１２は、書き換え制御信号線１１５を介して、不揮発性メモリセルアレイ２内のユーザ使用領域４の書き換え自己診断検査を実施する。
【００４７】
以上の動作により、特別なＢＩＳＴ回路を必要とせず、マスクＲＯＭのセル面積のみの微増でＢＩＳＴ動作を実現することが可能になる。
【００４８】
（第２の実施形態）
図２は、本発明の第２の実施形態による半導体記憶装置の一構成例を示すブロック図である。第２の実施形態が第１の実施形態と異なる点は、第１の実施形態における不揮発性メモリセルアレイ２内のＢＩＳＴ用テストシーケンスデータを格納するマスクＲＯＭセル１１０を、書き換え可能な不揮発性メモリセル（例えば、フラッシュメモリセル）１２０に置き換えた点にある。
【００４９】
このように構成された半導体記憶装置の動作についても、第１の実施形態で述べた内容と同等で、特別なＢＩＳＴ回路を必要とせず、書き換え可能な不揮発性メモリのセル面積のみの微増でＢＩＳＴ動作を実現することが可能になる。
【００５０】
さらに、書き換え可能な不揮発性メモリにＢＩＳＴ動作用の命令データを格納するので、その内容を書き換えることで何種類ものＢＩＳＴ（例えば、メーカ側でのバーンイン試験や出荷検査、カスタマ先でのセット検査等）を行うことが可能となり、チップ面積の増加を防止し、製造コストの増加を抑えることができる。
【００５１】
（第３の実施形態）
図３は、本発明の第３の実施形態による半導体記憶装置の一構成例を示すブロック図である。図３において、１００は、ＣＰＵ、ＲＡＭ等を搭載した、多バンク構成の半導体記憶装置、２は、ユーザ使用領域４とＢＩＳＴ用のテストシーケンスデータを格納するマスクＲＯＭセル１３０、１３１とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ１３０、１３１の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１１４はＢＩＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制御信号線、１３２は不揮発性メモリセルアレイ２とメモリ周辺回路３とからなるバンク０側メモリブロック、１３３は不揮発性メモリセルアレイ２とメモリ周辺回路３とからなるバンク１側メモリブロックである。
【００５２】
次に、このように構成された半導体記憶装置の動作について説明する。上記の半導体記憶装置に電源、ＣＬＫ等を供給し、ＢＩＳＴ起動端子８にＢＩＳＴ動作を起動するための信号が印加されると、テストシーケンスデータが、バンク１側メモリブロック１３３のマスクＲＯＭセル１３１からＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力される。さらに、このテストシーケンスデータによって、ＣＰＵ１２は、書き換え制御信号線１１５を介して、バンク０側メモリブロック１３２のユーザ使用領域４の書き換え自己診断検査を実施する。
【００５３】
以上の動作により、特別なＢＩＳＴ回路やＢＩＳＴ動作用のＲＡＭを必要とせず、マスクＲＯＭのセル面積のみの微増でＢＩＳＴ動作を実現することが可能になる。本実施形態は、ＢＩＳＴ動作用にＲＡＭを必要としないので、ＲＡＭを使ってＣＰＵを制御することができない製品において有効となり得る。
【００５４】
なお、本実施形態では、２バンク構成のメモリブロックの場合について説明したが、バンク数が増えても、あるバンクが他の複数バンクを自己診断検査することは可能である。また、バンク１側メモリブロックでバンク０側メモリブロックを自己診断検査した例について説明したが、この逆の場合も同様の動作が可能となる。
【００５５】
（第４の実施形態）
図４は、本発明の第４の実施形態による半導体記憶装置の一構成例を示すブロック図である。第４の実施形態が第３の実施形態と異なる点は、第３の実施形態のバンク０側メモリブロック１３２のＢＩＳＴ用テストシーケンスデータを格納するマスクＲＯＭセル１３０を、書き換え可能な不揮発性メモリセル（例えば、フラッシュメモリセル）１４０に、バンク０側メモリブロック１３３のＢＩＳＴ用テストシーケンスデータを格納するマスクＲＯＭセル１３１を、書き換え可能な不揮発性メモリ（例えば、フラッシュメモリセル）１４１に置き換えた点にある。
【００５６】
このように構成された半導体記憶装置の動作についても、第３の実施形態で述べた内容と同等で、特別なＢＩＳＴ回路やＢＩＳＴ動作用ＲＡＭを必要とせず、書き換え可能な不揮発性メモリのセル面積のみの微増でＢＩＳＴ動作を実現することが可能になる。さらに、書き換え可能な不揮発性メモリにＢＩＳＴ動作用の命令データを格納するので、その内容を書き換えることで何種類ものＢＩＳＴ（例えば、メーカ側でのバーンイン試験や出荷検査、カスタマ先でのセット検査等）を行うことが可能となり、チップ面積の増加を防止し、製造コストの増加を抑えることができる。
【００５７】
（第５の実施形態）
図５は、本発明の第５の実施形態による半導体記憶装置の一構成例を示すブロック図である。１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用領域４とＢＩＳＴ用テストシーケンスデータを格納するメモリ領域１５０（マスクＲＯＭまたはフラッシュメモリセル）とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイの読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３は、ＢＩＳＴ用テストシーケンスデータを格納するメモリ領域１５０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制御信号線、１５１はＣＰＵ１２による基準電圧切り換え信号線、１５２は検査用基準電圧発生回路、１５３は読み出し・書き換え電圧発生回路、１５４は読み出し・書き換え用電源線である。
【００５８】
次に、このように構成された半導体記憶装置の動作について説明する。上記の半導体記憶装置に電源、ＣＬＫ等を供給し、ＢＩＳＴ起動端子８にＢＩＳＴ動作を起動するための信号が印加されると、テストシーケンスデータが、メモリ領域１５０からＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１３に転送される。つぎに、ＲＡＭ１３は、内部のテストシーケンスデータを、ＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力する。さらに、このテストシーケンスデータによって、ＣＰＵ１２は、書き換え制御信号線１１５を介して、不揮発性メモリセルアレイ２内のユーザ使用領域４の書き換え自己診断検査を実施する。
【００５９】
自己診断検査において、ＣＰＵ１２は基準電圧切り換え信号線１５１に信号を出力し、その内容に応じて、検査用基準電圧発生回路１５２が、通常使用する電圧以外に、電圧マージン検査を行うための適正な検査用基準電圧を発生する。この検査用基準電圧を用いて、読み出し・書き換え電圧発生回路１５３で検査電圧を発生し、その検査電圧を、電源線１５４を介して各制御回路に印加し、電圧マージン自己診断検査を行う。
【００６０】
以上の動作により、半導体記憶装置外部からの単一電源で、通常動作に使用する内部電圧以外に複数の検査電圧を発生でき、不揮発性メモリセルアレイの自己診断で電圧マージン検査を実現することが可能になる。
【００６１】
（第６の実施形態）
図６は、本発明の第６の実施形態による半導体記憶装置の一構成例を示すブロック図である。第６の実施形態が第５の実施形態と異なる点は、検査用基準電圧発生回路１５２の代わりに、ＣＰＵ１２による周波数切り換え信号１６１が供給される検査用周波数制御回路１６２と、昇圧回路１６３とを設けた点にある。
【００６２】
次に、このように構成された半導体記憶装置の動作について説明する。自己診断検査において、ＣＰＵ１２は周波数切り換え信号１６１を出力し、その内容に応じて、検査用周波数制御回路１６２が、通常使用する周波数以外に、昇圧回路１６３の電流能力マージン検査を行うための適正な検査用周波数を発生する。この検査用周波数を用いて、昇圧回路１６３により書き換え電圧を発生し、この書き換え電圧を、電源線１５４を介して各制御回路に印加し、電流能力マージン自己診断検査を行う。
【００６３】
以上の動作により、通常、昇圧動作に使用する周波数以外に、複数の検査用周波数を発生でき、不揮発性メモリセルアレイの自己診断で昇圧回路の電流能力マージン検査を実現することが可能になる。
【００６４】
（第７の実施形態）
図７は、本発明における第７の実施形態による半導体記憶装置の一構成例を示すブロック図である。図７において、１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用領域４とＢＩＳＴ用テストシーケンスデータを格納するメモリ領域（マスクＲＯＭまたはフラッシュメモリ）１５０とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ２の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３は、ＢＩＳＴ用テストシーケンスデータを格納するメモリ領域１５０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制御信号線、１７１はＣＰＵ１２による読み出し判定レベル切り換え信号線、１７２は検査用判定レベル制御回路、１７３は判定レベル制御信号線、１７４は複数の検査用判定レベルを有するセンスアンプである。
【００６５】
また、図８は、本実施形態における検査用判定レベルと閾値電圧Ｖｔ分布との関係を示す図である。
【００６６】
次に、このように構成された半導体記憶装置の動作について説明する。上記の半導体記憶装置１００に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢＩＳＴ動作を起動するための信号が供給されると、ＢＩＳＴ用テストシーケンスデータが、メモリ領域１５０からＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１３に転送される。つぎに、ＲＡＭ１３は、内部のテストシーケンスデータを、ＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力する。さらに、このテストシーケンスデータによって、ＣＰＵ１２は、書き換え制御信号線１１５を介して、不揮発性メモリセルアレイ２内のユーザ使用領域４の書き換え自己診断検査を実施する。
【００６７】
自己診断検査において、ＣＰＵ１２は、読み出し判定レベル切り換え信号線１７１を介して信号を出力し、その内容に応じて、検査用判定レベル制御回路１７２が、正規の書き込み後の閾値電圧Ｖｔ分布（図８中の分布Ａ）および消去後の閾値電圧Ｖｔ分布（図８中の分布Ｂ）を検査できる適正な判定レベル（図８中の検査用レベルＬＡおよび検査用レベルＬＢ）に基づいて、Ｖｔマージン自己診断検査を行う。
【００６８】
以上の動作により、通常読み出し動作に使用する判定レベル（図８中のＬＲ）以外に、正規の書き込み後および正規の消去後のＶｔ分布を検査できる検査用判定レベル（図８中のＬＡ、ＬＢ）を選択でき、不揮発性メモリセルアレイの自己診断で、読み出し動作のＶｔマージン検査が実現可能となる。
【００６９】
（第８の実施形態）
図９は、本発明の第８の実施形態による半導体記憶装置の一構成例を示すブロック図である。図９において、１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用領域４とＢＩＳＴ用テストシーケンスデータを格納するメモリ領域１５０とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ２の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３はＢＩＳＴ用テストシーケンスデータを格納するメモリ領域１５０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制御信号線、１９１はＣＰＵ１２による書き換え機能チェック用判定レベル切り換え信号線、１９２は書き換え機能チェック用判定レベル制御回路、１９３は判定レベル制御信号線、１９４は複数の書き換え機能チェック用判定レベルを有するセンスアンプである。
【００７０】
また、図１０は、本実施形態における書き込みチェック用判定レベルと閾値電圧Ｖｔ分布との関係を示す図である。
【００７１】
次に、このように構成された半導体記憶装置の動作について説明する。上記の半導体記憶装置１００に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢＩＳＴ動作を起動するための信号が供給されると、ＢＩＳＴ用テストシーケンスデータが、メモリ領域１５０からＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１３に転送される。つぎに、ＲＡＭ１３は、内部のテストシーケンスデータを、ＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力する。さらに、このテストシーケンスデータによって、ＣＰＵ１２は、書き換え制御信号線１１５を介して、不揮発性メモリセルアレイ２内のユーザ使用領域４の書き換え自己診断検査を実施する。
【００７２】
自己診断検査において、ＣＰＵ１２は、書き換え機能チェック用判定レベル切り換え信号線１９１に信号を出力し、その内容に応じて、書き換え機能チェック用判定レベル制御回路１９２が、機能チェック用の書き込み後の閾値電圧Ｖｔ分布（図１０中の分布Ｃ）および消去後の閾値電圧Ｖｔ分布（図１０中の分布Ｄ）を検査できる適正な判定レベル（図１０中の書き込み機能チェックレベルＬＣおよび消去機能チェックレベルＬＤ）に基づいて、Ｖｔの微少な変化のチェックを行う。
【００７３】
以上の動作により、通常読み出し動作に使用する判定レベル（図１０中のＬＲ）以外に、書き換え機能を検査できる機能検査用判定レベル（図１０中のＬＣ、ＬＤ）を選択でき、不揮発性メモリセルアレイの自己診断において、Ｖｔの正規の変化で書き換え機能を検査するのに比べ、Ｖｔの微少な変化を使って書き換え機能を検査することで、検査時間の大幅な短縮が可能となる。
【００７４】
（第９の実施形態）
図１１は、本発明の第９の実施形態による半導体記憶装置の一構成例を示すブロック図である。図１１において、１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用領域４と、ＢＩＳＴ用テストシーケンスデータを格納する書き換え可能な不揮発性メモリ１２０と、自己診断の検査結果を格納する書き換え可能な不揮発性メモリ２１０とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ２の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３は不揮発性メモリ１２０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制御信号線、２１１はＣＰＵ１２による自己診断の検査結果書き込み信号線、２１２は自己診断結果読み出し信号線、２１３は診断結果によるランク選別データ演算回路、２１４はランク選別データ出力端子である。
【００７５】
次に、このように構成された半導体記憶装置の動作について説明する。上記の半導体記憶装置１００に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢＩＳＴ動作を起動するための信号が供給されると、ＢＩＳＴ用のテストシーケンスデータが、書き換え可能な不揮発性メモリ１２０からＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１３に転送される。つぎに、ＲＡＭ１３は、内部のテストシーケンスデータを、ＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力する。さらに、このテストシーケンスデータによって、ＣＰＵ１２は、書き換え制御信号線１１５を介して、不揮発性メモリセルアレイ２内のユーザ使用領域４の書き換え自己診断検査を実施する。
【００７６】
自己診断検査において、ＣＰＵ１２は、検査結果書き込み信号線２１１に信号を出力し、この信号が書き換え可能な不揮発性メモリ２１０に格納される。検査終了後、書き換え可能な不揮発性メモリ２１０に格納された情報を、自己診断結果読み出し信号線２１２を介して読み出し、ランク選別データ演算回路２１３で、診断結果から特性に応じたランク選別データを演算し、ランク選別データ出力端子２１４に出力する。
【００７７】
以上の動作により、半導体記憶装置は、自己診断による良品／不良品の判断だけではなく、半導体記憶装置外部に出力されたランク選別データにより、アクセススピードや書き換え時間などの各種電気的特性に応じた選別出荷が実現可能となる。
【００７８】
（第１０の実施形態）
図１２は、本発明の第１０の実施形態による半導体記憶装置の一構成例を示すブロック図である。図１２において、１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用領域４と、冗長領域５と、ＢＩＳＴ用テストシーケンスデータを格納する書き換え可能な不揮発性メモリ１２０と、自己診断の検査結果を格納する書き換え可能な不揮発性メモリ２１０と、選別出荷情報を格納する書き換え可能な不揮発性メモリ２２０とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ２の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３は不揮発性メモリ１２０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制御信号線、２１２は自己診断結果読み出し信号線、２２１は選別出荷情報読み出し信号線、２１３は診断結果によるランク選別データ演算回路、２２３は冗長切り換え制御信号線、２２４は冗長制御回路、２１４はランク選別データ出力端子である。
【００７９】
次に、このように構成された半導体記憶装置の動作について説明する。上記の半導体記憶装置１００に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢＩＳＴ動作を起動するための信号が供給されると、ＢＩＳＴ用テストシーケンスデータが、不揮発性メモリ１２０からＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１３に転送される。つぎに、ＲＡＭ１３は、内部のテストシーケンスデータを、ＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力する。さらに、このテストシーケンスデータによって、ＣＰＵ１２は、書き換え制御信号線１１５を介して、不揮発性メモリセルアレイ２内のユーザ使用領域４の書き換え自己診断検査を実施する。
【００８０】
自己診断検査終了後、検査結果格納領域２１０の検査結果を読み出し、ランク選別データ演算回路２１３で、診断結果から特性に応じたランク選別データを演算し、その結果と既に書き込まれている選別出荷情報格納領域２２０の選別出荷情報とから、冗長制御回路２２４で特性に応じた冗長切り換えを行う。
【００８１】
以上の動作により、自己診断による各電気的特性に応じた選別出荷が可能になるだけでなく、アクセススピードや書き換え時間などの不良品のランクによって冗長救済が可能となり、救済率を向上させることができる。
【００８２】
（第１１の実施形態）
図１３は、本発明の第１１の実施形態による半導体記憶装置の検査方法を実施する一構成例を示すブロック図である。図１３において、１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用領域４と、ＢＩＳＴ用テストシーケンスデータを格納する書き換え可能な不揮発性メモリ１２０と、電源線切断情報を格納する書き換え可能な不揮発性メモリ２３０とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ２の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、１２はＣＰＵ、１３はＲＡＭ、２４は半導体検査装置（ＬＳＩテスタ）、２３１は、ＬＳＩテスタ２４からの電源線切断情報書き込み信号線、２３２は電源線切断情報読み出し信号線、２３３は電源線切断スイッチ回路、２３４は電源端子である。
【００８３】
次に、このような半導体記憶装置の検査方法を実施する構成の動作について説明する。上記の半導体記憶装置１００に対し、外部のＬＳＩテスタ２４が実施したＤＣ検査結果を、電源線切断情報書き込み信号線２３１を介して、不揮発性メモリセルアレイ内の電源線切断情報を格納する書き換え可能な不揮発性メモリ２３０に書き込む。書き込みが終了すると、電源線切断情報を、読み出し信号線２３２を介して電源線切断スイッチ回路２３３に取り込み、その情報に応じて、電源端子２３４からの電源線を切断する。
【００８４】
以上の動作により、ＬＳＩテスタ２４で検査したＤＣテストの結果が不良の場合、電源ラインを切り離すことで、図２１に示すような全チップに対してプローブが必要なプローブカードやＬＳＩテスタにおいても悪影響がなくなり、図２２に示すような各チップ共通の電源線を設けたウエーハ一括検査でも、ＤＣ不良が良品チップに対し悪影響を与えずに自己診断を実現することが可能になる。
【００８５】
図１４は、本実施形態におけるプローブカード（検査治具）によるウエーハ検査の概要を示す模式図である。図１４において、２０はウエーハ、２１は検査対象となるチップ（ＤＵＴ：ｄｅｖｉｃｅ  ｕｎｄｅｒ  ｔｅｓｔ）、２４３はＡチップ、２４４はＢチップ、２４５はＣチップ、２４６はＤチップ、２４０は、中央に設けられ、プローブ検査対象となるチップの全パッドに対して電気的に接続するためのプローブ２４１（第１プローブ）と、プローブ２４１の左右に複数個設けられ、ＢＩＳＴ検査対象となる数チップ分の数パッド（ＢＩＳＴ用パッド）に対して電気的に接続するためのプローブ２４２（第２プローブ）とからなるプローブカード、２４はＬＳＩテスタである。
【００８６】
また、図１５は、図１４でプローブ検査を行うＢチップとＢＩＳＴ検査を行うＡチップの構成を示すブロック図である。図１５において、２４３および２４４は、それぞれＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置であるＡチップおよびＢチップ、２は、ユーザ使用領域４と、ＢＩＳＴ用のテストシーケンスデータを格納する書き換え可能な不揮発性メモリ１２０と、各種情報を格納する書き換え可能な不揮発性メモリ２５０とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ２の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３は不揮発性メモリ１２０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制御信号線、２５１はＬＳＩテスタ２４による検査信号線である。
【００８７】
次に、このように構成された半導体記憶装置のウエハ検査について説明する。まず、プローブ検査対象となるチップの全パッドに対して接続するためのプローブ２４１をＢチップ２４４に接続し、ＢＩＳＴ検査対象となる数チップ分の数パッドに対して接続するためのプローブ２４２をＡチップ２４３に接続する。ＬＳＩテスタ２４で、Ｂチップ２４４に対し、各種情報領域２３０を含むＢＩＳＴ用データ格納領域１２０の書き換え検査と、ＢＩＳＴ用データ格納領域１２０へのＢＩＳＴ用データの書き込みを行っている間に、Ａチップ２４３に対しては、ＢＩＳＴ用データ格納領域１２０とＲＡＭ１３やＣＰＵ１２を使って、ユーザ使用領域４の自己診断を実施する。
【００８８】
図１６は、ＡチップからＤチップの検査方法における流れ図である。図１６において、「１’ｓｔプローブ」は、プローブ２４１がＡチップ２４３に接続された状態、「２’ｎｄプローブ」は、プローブ２４１がＢチップ２４４に接続された状態、「３’ｒｄプローブ」は、プローブ２４１がＣチップ２４５に接続された状態、という具合に右方向にプローブカード２４０がシフトして接続されていくことを表現している。したがって、図１５の状態は「２‘ｎｄプローブ」の状態である。
【００８９】
また、図１６において、「Ｐ−Ｔｅｓｔ」は、ＬＳＩテスタ２４によるＤＣ検査と、各種情報領域２３０を含むＢＩＳＴ用データ格納領域１２０の書き換え検査と、ＢＩＳＴ用データ格納領域１２０へのＢＩＳＴ用データの書き込みテストを実施している状態を示している。また、「ＢＩＳＴ−１」から「ＢＩＳＴ−４」は、ＢＩＳＴ用データ格納領域１２０とＲＡＭ１３やＣＰＵ１２を使って、ユーザ使用領域４の自己診断テストを実施している状態を示している。「Ｐ−Ｔｅｓｔ」に対し、ＢＩＳＴ検査の時間が圧倒的に長いので、「ＢＩＳＴ−１」から「ＢＩＳＴ−４」というように分断された形となっている。
【００９０】
図１６に示すように、本検査方法では、Ｄチップ２４６が「Ｐ−Ｔｅｓｔ」を行っている間に、Ｃチップ２４５が「ＢＩＳＴ−１」、Ｂチップ２４４が「ＢＩＳＴ−２」、Ａチップ２４３が「ＢＩＳＴ−３」とパイプライン処理的に検査が進んでいくことが可能となる。また、ＢＩＳＴ用データ格納領域１２０にＢＩＳＴ用データが書き込まれていない場合はＢＩＳＴ検査非実行となり、「ＢＩＳＴ−４」が終了した時点でも、検査結果情報によりＢＩＳＴ検査非実行となる。
【００９１】
（第１２の実施形態）
次に、ＢＩＳＴ検査がステップ毎に分断される流れについて説明する。図１７は、本発明の第１２の実施形態による半導体記憶装置の一構成例を示すブロック図である。図１７において、１００は、ＣＰＵ、ＲＡＭ等を搭載した半導体記憶装置、２は、ユーザ使用領域４と、ＢＩＳＴ用テストシーケンスデータを格納する書き換え可能な不揮発性メモリ１２０と、検査状態を格納する書き換え可能な不揮発性メモリ２６０とからなる不揮発性メモリセルアレイ、３は、不揮発性メモリセルアレイ２の読み出し・書き換えを制御するためのデコーダ、センスアンプ、制御回路などからなるメモリ周辺回路、８はＢＩＳＴ動作を起動させるためのＢＩＳＴ起動端子、１２はＣＰＵ、１３はＲＡＭ、１１３は不揮発性メモリ１２０からのＢＩＳＴ用データ転送信号線、１１４はＢＩＳＴ用データによるＣＰＵ制御信号線、１１５はＣＰＵ１２による書き換え制御信号線、２６１はＣＰＵ１２による検査状態書き込み信号線、２６３は検査状態出力制御回路、２６４は検査状態出力信号線、２６２は検査状態出力端子である。
【００９２】
次に、このように構成された半導体記憶装置の動作について説明する。上記の半導体記憶装置１００に電源、ＣＬＫ等を印加し、ＢＩＳＴ起動端子８にＢＩＳＴ動作を起動するための信号が供給されると、ＢＩＳＴ用テストシーケンスデータが、不揮発性メモリ１２０からＢＩＳＴ用データ転送信号線１１３を介してＲＡＭ１３に転送される。つぎに、ＲＡＭ１３は、内部のテストシーケンスデータを、ＣＰＵ制御信号線１１４を介してＣＰＵ１２へ出力する。さらに、このテストシーケンスデータによって、ＣＰＵ１２は、書き換え制御信号線１１５を介して、不揮発性メモリセルアレイ２内のユーザ使用領域４の書き換え自己診断検査を実施する。
【００９３】
自己診断検査中の各ステップにおいて、ＣＰＵ１２は、検査状態書き込み信号線２６１を介して、検査状態を格納する書き換え可能な不揮発性メモリ２６０に検査状態情報を書き込む。同時に、ＣＰＵ１２は、検査状態出力信号線２６４を介して、検査状態出力制御回路２６３および検査状態出力端子２６２に検査状態情報を出力する。
【００９４】
以上のような特徴を持つ半導体記憶装置を使ったウエハ検査の流れを図１８に示す。図１８において、まず、Ｂチップ２４４が「Ｐ−Ｔｅｓｔ」を行う「２’ｎｄプローブ」の状態から説明する。Ｂチップ２４４に対して、ＬＳＩテスタ２４で検査（１）（ＤＣ検査）を行い、ＮＧならば処理（１４）（電源線切断情報の書き込み）、ＯＫならば検査（２）（各種情報領域含むＢＩＳＴ用データ格納領域の検査）へ進む。検査（２）がＮＧならば処理（１５）（ＮＧ結果情報の書き込み）を行い、ＯＫならば処理（３）（他ＤＵＴの検査状態確認）のステップに進む。
【００９５】
その間に、Ａチップ２４３に対して、処理（４）（ＢＩＳＴ用格納データをＲＡＭへ転送）、処理（５）（ＲＡＭ起動でＣＰＵ制御ＢＩＳＴ実施）、処理（６）（検査状態格納領域を読み出し、ＢＩＳＴの開始ステップを判断）を行う、次に、検査（７）（ユーザ使用領域のＢＩＳＴ−１検査：各種ファンクション）、処理（１１）（マージンテストを含む各種検査結果を検査結果格納領域に書き込み）、処理（８）（現在の検査ステップ状態を検査状態格納領域に書き込みおよび出力端子へ状態出力）のＢＩＳＴ検査ステップに進む。ＬＳＩテスタ２４は、処理（３）や処理（８）の結果を受けて各検査を停止し、プローブがパッドから切り離される。
【００９６】
次に、Ｃチップ２４５に対して「Ｐ−Ｔｅｓｔ」を行う「３’ｒｄプローブ」の状態へ移行する。「３’ｒｄプローブ」状態では、Ｃチップ２４５に対して、検査（１）、検査（２）、処理（３）を行い、同時に、Ｂチップ２４５に対しては、処理（４）、処理（５）、処理（６）、検査（７）、処理（１１）、処理（８）を行い、同時に、Ａチップ２４４に対しては、処理（４）、処理（５）、処理（６）、検査（９）（ユーザ使用領域のＢＩＳＴ−２検査：各種マージンテスト）、処理（１１）、処理（８）を行う。ＬＳＩテスタ２４は、処理（３）や処理（８）の結果を受けて各検査を停止し、プローブがパッドから切り離されて、「４’ｔｈプローブ」の状態へ移行する。
【００９７】
「４’ｔｈプローブ」状態では、Ｃチップ２４５に対して、処理（４）、処理（５）、処理（６）、検査（７）、処理（１１）、処理（８）を行い、同時に、Ｂチップ２４５に対しては、処理（４）、処理（５）、処理（６）、検査（９）、処理（１１）、処理（８）を行い、同時に、Ａチップ２４４に対しては、処理（４）、処理（５）、処理（６）、検査（１０）（ユーザ使用領域のＢＩＳＴ−３検査：各種マージンテスト）、処理（１１）、処理（１２）（選別出荷情報を情報格納領域に書き込み）、処理（１３）（処理（１１）と処理（１２）の結果より冗長情報書き込み）、処理（８）を行う。ＬＳＩテスタ２４は、処理（３）や処理（８）の結果を受けて各検査を停止し、プローブがパッドから切り離されて、次の状態へ移行する。
【００９８】
以上の動作でウエーハ検査を行なうことにより、ＬＳＩテスタ２４で、プローブ検査対象となるチップのＤＣ検査やＢＩＳＴデータ格納領域のメモリ検査を実施している間に、その隣のチップに対して、ＢＩＳＴデータ格納領域の情報とＲＡＭとＣＰＵを使って、パイプライン処理的に不揮発性メモリセルアレイのＢＩＳＴ検査を実施することが可能となり、検査時間の大幅な短縮が図れる。
【００９９】
３
【発明の効果】
以上説明したように、本発明によれば、半導体記憶装置に、ＣＰＵが動作し不揮発性メモリセルアレイを自己診断する機能を備えることで、面積増加が少ないＢＩＳＴが実現可能であるとともに、半導体記憶装置内に各種マージン検査回路を設けることで、自己診断時にマージン検査を行なうことが可能になる。
【０１００】
また、半導体記憶装置内に各種情報を記憶する領域を設けることで、自己診断検査で選別出荷にも対応可能３１となる。
【０１０１】
さらに、ウエーハ検査において、プローブ検査対象となるチップの全パッドに対して接続するためのプローブと、その左右にＢＩＳＴ検査対象となる数チップ分の数パッドに対して接続するためのプローブとからなるプローブカードにより、ＬＳＩテスタでプローブ検査を実施している間に、その隣のチップがパイプライン処理的にＢＩＳＴ検査を実施することが可能となり、検査時間の大幅な短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体記憶装置の一構成例を示すブロック図
【図２】本発明の第２の実施形態による半導体記憶装置の一構成例を示すブロック図
【図３】本発明の第３の実施形態による半導体記憶装置の一構成例を示すブロック図
【図４】本発明の第４の実施形態による半導体記憶装置の一構成例を示すブロック図
【図５】本発明の第５の実施形態による半導体記憶装置の一構成例を示すブロック図
【図６】本発明の第６の実施形態による半導体記憶装置の一構成例を示すブロック図
【図７】本発明の第７の実施形態による半導体記憶装置の一構成例を示すブロック図
【図８】本発明の第７の実施形態による半導体記憶装置における検査用判定レベルと閾値電圧Ｖｔ分布との関係を示す図
【図９】本発明の第８の実施形態による半導体記憶装置の一構成例を示すブロック図
【図１０】本発明の第８の実施形態による半導体記憶装置における書き込みチェック用判定レベルと閾値電圧Ｖｔ分布との関係を示す図
【図１１】本発明の第９の実施形態による半導体記憶装置の一構成例を示すブロック図
【図１２】本発明の第１０の実施形態による半導体記憶装置の一構成例を示すブロック図
【図１３】本発明の第１１の実施形態による半導体記憶装置の検査方法を実施する一構成例を示すブロック図
【図１４】本発明の第１１の実施形態におけるプローブカードとウエハ検査の概要を示す模式図
【図１５】図１４のプローブ検査を行うＢチップとＢＩＳＴ検査を行うＡチップの構成を示すブロック図
【図１６】図１４のＡチップからＤチップの検査方法における流れ図
【図１７】本発明の第１２の実施形態による半導体記憶装置の一構成例を示すブロック図
【図１８】本発明の第１２の実施形態による半導体記憶装置におけるウエハ検査の各ステップ毎の検査概要を示す図
【図１９】従来のＢＩＳＴ回路を内蔵した半導体記憶装置の構成を示すブロック図
【図２０】更なる従来のＢＩＳＴ回路を内蔵した半導体記憶装置の構成を示すブロック図
【図２１】従来のＢＩＳＴ回路を内蔵した半導体記憶装置のウエーハ検査方法を実施する構成の概略図
【図２２】更なる従来のＢＩＳＴ回路を内蔵した半導体記憶装置のウエーハ検査方法を実施する構成の概略図
【符号の説明】
１、１０、１００  半導体記憶装置
２  不揮発性メモリセルアレイ
３  メモリ周辺回路
４  ユーザ使用領域
５  冗長領域
６  ＢＩＳＴ回路（モード、アドレス、データ発生回路、出力比較回路）
７  ＢＩＳＴ結果格納メモリ
８  ＢＩＳＴ起動端子
１１  マスクＲＯＭを搭載したＢＩＳＴ回路
１２  ＣＰＵ
１３  ＲＡＭ
２０  ウエーハ
２１  検査対象となるチップ（ＤＵＴ）
２４  ＬＳＩテスタ
１１０  ＢＩＳＴ用テストシーケンスデータを格納するマスクＲＯＭ
１１３  ＢＩＳＴ用データ転送信号線
１１４  ＣＰＵ制御信号線
１１５  書き換え制御信号線
１２０  ＢＩＳＴ用テストシーケンスデータを格納する書き換え可能な不揮発性メモリ
１３０  バンク０側のＢＩＳＴ用テストシーケンスデータを格納するマスクＲＯＭ
１３１  バンク１側のＢＩＳＴ用テストシーケンスデータを格納するマスクＲＯＭ
１３２  バンク０側メモリブロック
１３３  バンク１側メモリブロック
１４０  バンク０側のＢＩＳＴ用テストシーケンスデータを格納する書き換え可能な不揮発性メモリ
１４１  バンク１側ＢＩＳＴ用のテストシーケンスデータを格納する書き換え可能な不揮発性メモリ
１４２  バンク０側メモリブロック
１４３  バンク１側メモリブロック
１５１  基準電圧切り換え信号線
１５２  検査用基準電圧発生回路
１５３  読み出し・書き換え電圧発生回路
１５４  読み出し・書き換え用電源線
１６１  周波数切り換え信号線
１６２  検査用周波数制御回路
１６３  昇圧回路
１７１  読み出し判定レベル切り換え信号線
１７２  検査用判定レベル制御回路
１７３  判定レベル制御信号線
１７４  複数の検査用判定レベルを有するセンスアンプ
１９１  書き換え機能チェック用判定レベル切り換え信号線
１９２  書き換え機能チェック用判定レベル制御回路
１９３  判定レベル制御信号線
１９４  複数の書き換え機能チェック用判定レベルを有するセンスアンプ
２１０  自己診断の検査結果を格納する書き換え可能な不揮発性メモリ
２１１  自己診断の検査結果書き込み信号線
２１２  自己診断結果読み出し信号線
２１３  診断結果によるランク選別データ演算回路
２１４  ランク選別データ出力端子
２２０  選別出荷情報を格納する書き換え可能な不揮発性メモリ
２２１  選別出荷情報読み出し信号線
２２３  冗長切り換え制御信号線
２２４  冗長制御回路
２３０  電源線切断情報を格納する書き換え可能な不揮発性メモリ
２３１  ＬＳＩテスタからの電源線切断情報書き込み信号線
２３２  電源線切断情報読み出し信号線
２３３  電源線切断スイッチ回路
２３４  電源端子
２４０  プローカード
２４１  中央にプローブ検査対象となるチップの全パッドに対して接続するためのプローブ
２４２  プローブ２４１の左右にＢＩＳＴ検査対象となる数チップ分の数パッドに対して接続するためのプローブ
２４３  Ａチップ
２４４  Ｂチップ
２４５  Ｃチップ
２４６  Ｄチップ
２５１  ＬＳＩテスタによる検査信号線
２５２  各種情報書き込み信号線
２６０  検査状態を格納する書き換え可能な不揮発性メモリ
２６１  検査状態書き込み信号線
２６２  検査状態出力端子
２６３  検査状態出力制御回路
２６４  検査状態出力信号線
【図１】
0003603045.tif 000002
【図２】
0003603045.tif 000003
【図３】
0003603045.tif 000004
【図４】
0003603045.tif 000005
【図５】
0003603045.tif 000006
【図６】
0003603045.tif 000007
【図７】
0003603045.tif 000008
【図８】
0003603045.tif 000009
【図９】
0003603045.tif 000010
【図１０】
0003603045.tif 000011
【図１１】
0003603045.tif 000012
【図１２】
0003603045.tif 000013
【図１３】
0003603045.tif 000014
【図１４】
0003603045.tif 000015
【図１５】
0003603045.tif 000016
【図１６】
0003603045.tif 000017
【図１７】
0003603045.tif 000018
【図１８】
0003603045.tif 000019
【図１９】
0003603045.tif 000020
【図２０】
0003603045.tif 000021
【図２１】
0003603045.tif 000022
【図２２】
0003603045.tif 000023