(57)【特許請求の範囲】
【請求項１】
コンデンサに電荷を蓄積することによりアナログ信号を記憶するメモリセルを複数個備えた遅延回路であって、
入力電圧信号を電流に変換して入力電流信号を生成する電圧電流変換手段と、
前記入力電流信号を複数の前記メモリセルに順次書き込む書込手段と、
前記複数のメモリセルから記憶されている前記入力電流信号を書込順序に従って順次読み出す読出手段と、
前記読出手段によって読み出された前記入力電流信号を電圧に変換して出力電圧信号を生成する電流電圧変換手段と
を備えたことを特徴とするアナログ信号の遅延回路。
【請求項２】
前記メモリセルは、入力端子と一端が接続される第１のスイッチ手段と、出力端子と前記第１のスイッチの他端との間に設けられた第２のスイッチ手段と、前記第１のスイッチ手段の他端と前記コンデンサの一端との間に設けられた第３のスイッチ手段と、ゲートが前記コンデンサの一端と接続されるとともに前記コンデンサの他端と前記第１のスイッチ手段の他端との間にソースとドレインとが接続された電界効果トランジスタとを備えたことを特徴とする請求項１に記載のアナログ信号の遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号の遅延に用いられ集積回路に内蔵するのに好適な遅延回路に関する。
【０００２】
【従来の技術】
高密度集積回路（以下、ＬＳＩと略す）の内部に設けられる遅延回路においては、スイッチとコンデンサで構成される複数のメモリセルを並列接続し、アナログ信号の電圧を各メモリセルに順次蓄積していき、所定時間が経過した後に蓄積されたアナログ信号を読み出すことにより、アナログ信号を遅延をするものがある。
【０００３】
図１３は、従来の遅延回路の回路図である。図において、Ｍ１〜Ｍｎは並列に接続されたｎ個のメモリセルであり、そこにはアナログ信号の電圧が記憶されるようになっている。メモリセルＭ１は、入力スイッチＳＷ１、コンデンサＣ１および出力スイッチＳＷ１’から構成されており、また、他のメモリセルＭ２〜ＭｎもメモリセルＭ１と同様に構成されている。メモリセルＭ１〜Ｍｎの出力側には、オペアンプＯＰで構成されるボルテージフォロアが設けられている。なお、ＣｐはメモリセルＭ１〜Ｍｎの出力側に生じる寄生容量である。
【０００４】
以上の構成において、入力アナログ信号Ｖｉｎを書き込む際には、入力スイッチＳＷ１〜ＳＷｎをＳＷ１→ＳＷ２→…ＳＷｎ→ＳＷ１…といったように順次オン状態にすることによって、入力アナログ信号Ｖｉｎをサンプリング周期毎にサンプルホールドして、その電圧をコンデンサＣ１〜Ｃｎに記憶していく。次に、記憶された入力アナログ信号Ｖｉｎを読み出す際には、出力スイッチＳＷ１’〜ＳＷｎ’をＳＷ１’→ＳＷ２’→…ＳＷｎ’→ＳＷ１’…といったように順次オン状態にすることによって、記憶された入力アナログ信号Ｖｉｎを順次読み出していく。
【０００５】
この場合には、メモリセルＭ１〜Ｍｎ−１に入力アナログ信号Ｖｉｎを書き込んでいき、次のサンプリングタイミングで入力アナログ信号ＶｉｎをメモリセルＭｎに書き込むのと同時に、メモリセルＭ１から遅延された入力アナログ信号Ｖｉｎが読み出され、オペアンプＯＰから出力アナログ信号Ｖｏｕｔとして出力される。すなわち、メモリセルＭ１〜Ｍｎは、リング状に書込動作と読出動作を繰り返すようになっている。ここで、サンプリング期間（各スイッチがオン状態となる期間）をＴｓとすれば、遅延時間Ｔｄは、Ｔｄ＝（ｎ−１）＊Ｔｓで与えられる。
【０００６】
【発明が解決しようとする課題】
ところで、ＬＳＩの内部で上述した遅延回路を構成しようとすると、コンデンサＣ１〜Ｃｎの値は数ｐＦとなるので、低周波領域においても、それらのインピーダンスは高い。このため、低周波の外乱ノイズ（例えば、商用交流電源の周波数に同期したハム）を遅延回路が受けた場合には、コンデンサＣ１〜Ｃｎの電圧値が変動してしまう。したがって、メモリセルＭ１〜Ｍｎから読み出された入力アナログ信号Ｖｉｎに低周波の外乱ノイズが重畳してしまう。仮にノイズ成分が信号成分の帯域よりも高周波領域に存在するのであれば、ローパスフィルタによって出力アナログ信号Ｖｏｕｔからノイズ成分を除去することができるが、ハムのように低周波の外乱ノイズは、その周波数が信号帯域内にあるので、出力アナログ信号Ｖｏｕｔからノイズ成分を除去することが困難である。したがって、ＬＳＩの内部に上述した形式の遅延回路を構成してもＳＮ比が劣化してしまうといった問題がある。
【０００７】
また、上述した遅延回路では、寄生容量Ｃｐの影響を受けて、メモリセルＭ１〜ＭｎのコンデンサＣ１〜Ｃｎに記憶された電圧を正確に読み出すことができないといった問題がある。
例えば、スイッチＳＷ１をオン状態にしてメモリセルＭ１のコンデンサＣ１から電圧を読み出した後、スイッチＳＷ１をオフ状態にしたとすると、寄生容量Ｃｐの電圧はコンデンサＣ１に記憶されていた電圧に応じたものとなる。この状態において、寄生容量Ｃｐの電圧をＶｓ’、寄生容量Ｃｐの値をＣｂとし、メモリセルＭ２において、コンデンサＣ２の値をＣａ、読み出し前のコンデンサＣ２の電圧をＶｓ、読み出し後のコンデンサＣ２の電圧（実際に読み出される電圧）をＶｓ’’とすれば、Ｖｓ’’は以下の式で与えられる。
Ｖｓ’’＝（ＣａＶｓ＋ＣｂＶｓ’）／（Ｃａ＋Ｃｂ）
すなわち、本来、Ｖｓとして読み出されるべき電圧が、寄生容量Ｃｐの作用によってＶｓ’’に変化してしまうのである。しかも、寄生容量Ｃｐの値Ｃｂには電圧依存性があるので、寄生容量Ｃｐは出力アナログ信号Ｖｏｕｔの歪みの原因にもなっている。
【０００８】
本発明は、上述した事情に鑑みてなされたものであり、低周波のノイズ外乱を除去することができる遅延回路を提供することを目的とする。また、他の目的は寄生容量の影響を受けることがない遅延回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、請求項１に記載の発明にあっては、コンデンサに電荷を蓄積することによりアナログ信号を記憶するメモリセルを複数個備えた遅延回路であって、入力電圧信号を電流に変換して入力電流信号を生成する電圧電流変換手段と、前記入力電流信号を複数の前記メモリセルに順次書き込む書込手段と、前記複数のメモリセルから記憶されている前記入力電流信号を書込順序に従って順次読み出す読出手段と、前記読出手段によって読み出された前記入力電流信号を電圧に変換して出力電圧信号を生成する電流電圧変換手段とを備えたことを特徴とする。
【００１２】
また、請求項２に記載の発明にあっては、前記メモリセルは、入力端子と一端が接続される第１のスイッチ手段と、出力端子と前記第１のスイッチの他端との間に設けられた第２のスイッチ手段と、前記第１のスイッチ手段の他端と前記コンデンサの一端との間に設けられた第３のスイッチ手段と、ゲートが前記コンデンサの一端と接続されるとともに前記コンデンサの他端と前記第１のスイッチ手段の他端との間にソースとドレインとが接続された電界効果トランジスタとを備えたことを特徴とする。
【００１３】
【発明の実施の形態】
Ａ．第１実施形態
以下、図面を参照しつつ、本発明の一実施形態に係わる遅延回路について説明する。
【００１４】
１．第１実施形態の構成
図１は、本発明の第１実施形態に係わる遅延回路の回路図である。
図において、Ｍ１〜Ｍｎはメモリセルであり、各メモリセルＭ１〜Ｍｎは、一端が接地されたコンデンサＣ１〜Ｃｎ、コンデンサＣ１〜Ｃｎの他端と入力側との間に設けられた入力スイッチＳＷ１〜ＳＷｎ、コンデンサＣ１〜Ｃｎの他端と出力側との間に設けられた出力スイッチＳＷ１’〜ＳＷｎ’から各々構成されている。ここで、入力スイッチＳＷ１〜ＳＷｎは、制御信号φ１〜φｎがハイレベルのときオン状態となり。ローレベルのときオフ状態となるように構成されており、また、出力スイッチＳＷ１’〜ＳＷｎ’も同様に制御信号φ１’〜φｎ’がハイレベルのときオン状態となり。ローレベルのときオフ状態となるように構成されている。
【００１５】
次に、１０は、ゲイン１の反転回路であって、その出力インピーダンスはローインピーダンスに設定されている。反転回路１０の入力側には入力アナログ信号Ｖｉｎが供給され、また、その出力側にはメモリセルＭ２，Ｍ４，…Ｍｎが接続されている。したがって、偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎには、反転された入力アナログ信号Ｖｉｎが供給され、入力スイッチＳＷ２，ＳＷ４，…ＳＷｎの動作に従ってその電圧がコンデンサＣ２，Ｃ４，…Ｃｎに各々蓄積されることになる。一方、奇数番目のメモリセルＭ１，Ｍ３，…Ｍｎ−１には、図示せぬバッファ回路から入力アナログ信号Ｖｉｎがローインピーダンスで供給される。したがって、奇数番目のメモリセルＭ１，Ｍ３，…Ｍｎ−１には、入力スイッチＳＷ１，ＳＷ３，…ＳＷｎ−１の動作に従って、入力アナログ信号Ｖｉｎの電圧がコンデンサＣ１，Ｃ３，…Ｃｎ−１に各々蓄積されることになる。
【００１６】
次に、２０は、偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎの出力側に設けられたゲイン１の反転回路である。上述したように、メモリセルＭ２，Ｍ４，…Ｍｎには反転された入力アナログ信号Ｖｉｎが書き込まれるが、この反転回路２０によって再度反転されて読み出されるので、反転回路２０の出力信号の極性は、入力アナログ信号Ｖｉｎの極性と一致する。
次に、ＳＷ０はスイッチであって、制御信号φ０がハイレベルのとき端子Ｓａと導通し、ローレベルのとき端子Ｓｂと導通するように構成されている。このスイッチＳＷ０によって、奇数番目のメモリセルＭ１，Ｍ３，…Ｍｎ−１からの出力信号と偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎからの出力信号とが交互に選択される。これにより、両信号が合成され、入力アナログ信号Ｖｉｎを遅延した出力アナログ信号Ｖｏｕｔが生成される。
次に、３０はシフトレジスタ等によって構成される制御回路である。制御回路３０は、クロック信号ＣＬＫに基づいて各スイッチＳＷ１〜ＳＷｎ，ＳＷ１’〜ＳＷｎ’，ＳＷ０を制御する制御信号φ１〜φｎ、φ１’〜φｎ’、φ０を生成するように構成されている。なお、クロック信号ＣＬＫの周波数は入力アナログ信号Ｖｉｎの信号帯域周波数よりも２倍以上高く設定されている。また、この遅延回路の後段には、クロック成分を充分除去できるローパスフィルタ（図示せず）が設けられている。このローパスフィルタは、入力アナログ信号Ｖｉｎの周波数帯域で平坦な周波数特性を示し、かつ、サンプリング周波数付近において、充分な減衰特性を有するものである。
【００１７】
以上の構成によって、入力アナログ信号Ｖｉｎを書き込む際には、ＳＷ１→ＳＷ２→…ＳＷｎ→ＳＷ１…といったように各入力スイッチが順次オン状態になるように制御され、入力アナログ信号Ｖｉｎがクロック信号ＣＬＫに同期してサンプルホールドされていく。次に、入力アナログ信号Ｖｉｎを読み出す際には、ＳＷ１’→ＳＷ２’→…ＳＷｎ’→ＳＷ１’…といったように各出力スイッチが順次オン状態になるように制御され、入力アナログ信号Ｖｉｎがクロック信号ＣＬＫに同期して読み出されていく。これにより、出力アナログ信号Ｖｏｕｔが生成されると、ローパスフィルタによってクロック成分が除去されるようになっている。
【００１８】
したがって、入力アナログ信号Ｖｉｎがサンプリング周期毎に正転反転を交互に繰り返しながらメモリセルＭ１〜Ｍｎに書き込まれると共に、反転して書き込まれた入力アナログ信号Ｖｉｎは読み出し時に再度反転されて読み出される。このような遅延回路において、低周波の外乱ノイズが作用すると、コンデンサＣ１〜Ｃｎに記憶されている電圧が変動する。しかしながら、各メモリセルＭ１〜Ｍｎから記憶された電圧を読み出す際には、サンプリング周期毎に正転反転を交互に繰り返しながら読み出すので、出力アナログ信号Ｖｏｕｔに重畳する外乱ノイズはサンプリング周波数で変調されたものとなる。このため、信号帯域内にある外乱ノイズをサンプリング周波数付近に周波数シフトすることができるので、上述したローパスフィルタによって、外乱ノイズを除去することができる。
【００１９】
２．第１実施形態の動作
次に、第１実施形態に係わる遅延回路の動作を説明する。図２は第１実施形態に係わる遅延回路の動作を示すタイミングチャートである。時刻ｔ０より図２（ａ）に示す入力アナログ信号Ｖｉｎが、遅延回路に供給されたとすると、入力スイッチＳＷ１には図２（ｂ）に示す制御信号φ１が供給される。上述したようにスイッチＳＷ１は制御信号φ１がハイレベルになるとオン状態になるから、メモリセルＭ１には、時刻ｔ０〜ｔ１の期間における入力アナログ信号Ｖｉｎが取り込まれる。また、制御信号φ２〜φｎは、図２（ｂ）〜（ｅ）に示すように、サンプリング周期毎に制御信号φ１をシフトさせたものとなっている。したがって、Ｍ１→Ｍ２→…Ｍｎの順に書込が行われる。ただし、偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎについては、反転された入力アナログ信号Ｖｉｎが書き込まれる。
【００２０】
ここで、遅延時間を７サンプリング周期に設定すると、制御信号φ１’は図２（ｆ）に示すものとなり、時刻ｔ７〜ｔ８において、出力スイッチＳＷ１’がオン状態となり、メモリセルＭ１のコンデンサＣ１に蓄積されている電圧が読み出されるようになっている。また、制御信号φ２’〜φｎ’は、図２（ｇ）〜（ｉ）に示すように、サンプリング周期毎に制御信号φ１’をシフトさせたものとなっている。したがって、Ｍ１→Ｍ２→…Ｍｎの順に読出が行われる。
【００２１】
こうして各メモリセルＭ１〜Ｍｎから信号が読み出されると、奇数番目のメモリセルから読み出された信号はスイッチＳＷ０の端子Ｓａに供給され、偶数番目のメモリセルから読み出された信号は反転回路２０を介して端子Ｓｂに供給される。スイッチＳＷ０は、制御信号φ０がハイレベルのとき端子Ｓａを選択し、制御信号φ０がローレベルのとき端子ＳＷｂを選択するので、図２（ｊ）に示す制御信号φ０によってスイッチＳＷ０が制御されると、図２（ｋ）に示す出力アナログ信号Ｖｏｕｔが得られる。例えば、時刻ｔ７〜ｔ８の期間にあっては、時刻ｔ０から時刻ｔ１における入力アナログ信号Ｖｉｎの最終値（時刻ｔ１における値）が出力される。
【００２２】
さてここで、この例における低周波ノイズの除去動作を図３，４に示すタイミングチャートを用いて説明する。なお、同図に示す波形は、説明を分かり易くするためコンデンサのホールド効果を省略して記載してある。いま、図３（ａ）に示す入力アナログ信号Ｖｉｎが当該遅延回路に供給されたとすると、各メモリセルＭ１〜Ｍ８に記憶される信号は、同図（ｂ）に示すようにサンプリング周期毎に反転したものとなる。
【００２３】
上述したようにＬＳＩに内蔵されるコンデンサＣ１〜Ｃｎの値は数ｐＦであるから、低周波数領域でも各コンデンサＣ１〜Ｃｎのインピーダンスは高いので、ハム等の低周波ノイズによってコンデンサＣ１〜Ｃｎのホールド電圧が変動してしまう。例えば、図３（ｃ）に示すノイズ電圧が、コンデンサＣ１〜Ｃ８に重畳したとすると、メモリセルＭ１〜Ｍ８に記憶される信号は、図４（ａ）に示すものとなる。
【００２４】
したがって、出力アナログ信号Ｖｏｕｔは、図４（ｂ）に示す実線となる。この場合、ノイズ成分は、点線で示す入力アナログ信号Ｖｉｎと実線で示す出力アナログ信号Ｖｏｕｔの差分となるので、出力アナログ信号Ｖｏｕｔに重畳しているノイズ信号は図４（ｃ）に示すものとなる。ここで、図３（ｃ）に示すノイズ信号と図４（ｃ）に示すノイズ信号を比較すると、図４（ｃ）に示すものは、サンプリング周波数で変調されていることがわかる。すなわち、この遅延回路によれば、低域周波数のノイズ成分をサンプリング周波数付近の高域周波数に周波数変換することができる。例えば、サンプリング周波数をｆｓ、ノイズ信号の周波数をｆｎとすれば、周波数変換されたノイズ信号の周波数は、ｆｓ−ｆｎ，ｆｓ＋ｆｎとなる。
【００２５】
ところで、遅延回路の後段には、上述したように、サンプリング周波数成分を除去するためのローパスフィルタが設けられているので、サンプリング周波数付近に周波数変換されたノイズ信号は、このローパスフィルタによって除去される。したがって、出力アナログ信号Ｖｏｕｔに重畳するノイズ信号は、除去可能である。
【００２６】
以上、説明したように本実施形態によれば、メモリセル入力アナログ信号ＶｉｎをメモリセルＭ１〜Ｍｎに書き込む際に交互に反転して書き込み、これを読み出す際に再び交互に反転して読み出すようにしたので、メモリセルＭ１〜Ｍｎに入力アナログ信号Ｖｉｎを記憶していている期間中に低周波ノイズが混入したとしても、この低周波ノイズをサンプリング周波数付近に周波数変換することができるので、従来、分離することができなかった低周波ノイズを出力アナログ信号Ｖｏｕｔから除去して、ＳＮ比を向上させることができる。
【００２７】
Ｂ．第２実施形態
以下、図面を参照しつつ、本発明の他の実施形態に係わる遅延回路について説明する。
【００２８】
１．第２実施形態の構成
図５は、本発明の第２実施形態に係わる遅延回路の回路図である。
図において、メモリセルＭ１〜Ｍｎの内部構成は、第１実施形態と同様である。また、この例にあっては、各メモリセルＭ１〜Ｍｎが並列接続されており、各メモリセルＭ１〜Ｍｎの入力側は入力ラインＬｉｎに接続されており、その出力側は出力ラインＬｏｕｔに接続されている。また、出力ラインＬｏｕｔとグランドの間には電圧依存性がある寄生容量Ｃｐが存在している。
【００２９】
このオペアンプ４０の負入力端子と出力端子との間には、コンデンサＣｓとスイッチＳＷ０が設けられており、また、その正入力端子は接地されている。オペアンプ４０としては、入力インピーダンスが高く、かつゲインが充分大きいものを用いる。このため、オペアンプ４０の負入力端子と正入力端子との間はイマジナリショートされる。したがって、その正入力端子の電圧は、常に一定の電圧、この例では、グランドレベルとなる。
【００３０】
メモリセルＭ１に記憶された電圧を読み出す場合には、入力スイッチＳＷ１とスイッチＳＷ０とをオフ状態にし、この状態で出力スイッチＳＷ１’をオン状態にする。出力ラインＬｏｕｔは仮想接地されているから、上述したように各スイッチを動作させると、コンデンサＣ１に蓄積された電荷はコンデンサＣｓに移動する。ここで、コンデンサＣｓの値はコンデンサＣ１〜Ｃｎの値と等しくなるように設定されている。このため、ノードＡの電圧は、コンデンサＣ１に記憶されていた電圧と一致する。したがって、寄生容量Ｃｐの影響を受けることなく、各メモリセルＭ１〜Ｍｎに記憶された電圧を読み出すことができる。
【００３１】
この場合、次のメモリセルに記憶された電圧を読み出す際に、前のメモリセルから読み出した電荷がコンデンサＣｓに蓄積されていると、次のメモリセルに記憶された電圧と前のメモリセルに記憶された電圧がコンデンサＣｓで加算されてしまう。したがって、各メモリセルＭ１〜Ｍｎからの読出毎にコンデンサＣｓに蓄積されている電荷をクリアする必要がある。スイッチＳＷ０はこのために設けられた構成であり、次のメモリセルから電圧を読み出す前にオン状態となり、コンデンサＣｓに蓄積された電荷をクリアするように構成されている。
【００３２】
ところで、コンデンサＣｓの電圧はメモリセルＭ１〜Ｍｎから電圧を読み出す毎にクリアされるので、ノードＡの電圧はスイッチＳＷ０の動作と同期してチョッパ状に変化する。このため、この例にあっては、サンプルホールド回路によって、ノードＡの電圧を連続したものに変換して、出力アナログ信号Ｖｏｕｔを生成している。具体的には、ボルテージフォロアを構成するオペアンプ５０とオペアンプ６０、スイッチＳＷ０’およびコンデンサＣｈによってサンプルホールド回路が構成される。
【００３３】
次に、３０はシフトレジスタ等によって構成される制御回路であって、クロック信号ＣＬＫに基づいて各スイッチＳＷ１〜ＳＷｎ，ＳＷ１’〜ＳＷｎ’，ＳＷ０，ＳＷ０’を制御する制御信号φ１〜φｎ、φ１’〜φｎ’、φ０、φ０’を生成するように構成されている。また、この遅延回路の後段には、第１実施形態と同様にクロック成分を充分除去できるローパスフィルタ（図示せず）が設けられている。このローパスフィルタは、入力アナログ信号Ｖｉｎの周波数帯域で平坦な周波数特性を示し、かつ、サンプリング周波数付近において、充分な減衰特性を有するものである。
【００３４】
２．第２実施形態の動作
次に、本発明の第２実施形態に係わる遅延回路の動作を説明する。図６は第２実施形態に係わる遅延回路の動作を示すタイミングチャートである。図６（ａ）に示す入力アナログ信号Ｖｉｎが遅延回路に供給され、図６（ｂ）〜（ｄ）に示す制御信号φ１〜φｎによって入力スイッチＳＷ１〜ＳＷｎが制御されたとすると、時刻ｔ１における入力アナログ信号ＶｉｎがメモリセルＭ１に、時刻ｔ２における入力アナログ信号ＶｉｎがメモリセルＭ２、といったように各タイミングの電圧が順次記憶されていく。
【００３５】
この後、図６（ｅ）〜（ｆ）に示す制御信号φ１’〜φｎ’がスイッチＳＷ１’〜ＳＷｎ’に供給されると、各メモリセルＭ１〜Ｍｎから記憶された電圧が順次読み出され、ノードＡの電圧は図６（ｉ）に示すようにチョッパ状の波形となる。このノードＡの電圧を図６（ｊ）に示す制御信号φ０’に基づいてサンプルホールドすると、図６（ｋ）に示す出力アナログ信号Ｖｏｕｔが得られる。
【００３６】
ここで、読み出し時の詳細なタイミングチャートを図７に示す。図７（ａ）は、制御信号φ０であり、これがローベルレベルの期間はスイッチＳＷ０がオン状態となり、一方、ハイレベルの期間はスイッチＳＷ０がオフ状態となる。この例では、まず、時刻ｔ０から時刻ｔ１の期間において、スイッチＳＷ０がオン状態となるので、コンデンサＣｓの電荷はクリアされる。なお、スイッチＳＷ０がオン状態となる時間は、コンデンサＣｓの値とスイッチＳＷ０のオン抵抗で定まる時定数を考慮して、そこに蓄積される電荷が充分クリアされるように設定されている。したがって、時刻ｔ１においてコンデンサＣｓの電荷は充分クリアされ、メモリセルからの読み出し準備が整う。
【００３７】
この後、第ｋ番目のメモリセルＭｋから電圧を読み出すべく、出力スイッチＳＷｋに図７（ｂ）に示す制御信号φｋ’が与えられる。この制御信号φｋ’は、制御信号φ０がローレベルからハイレベルに変化してスイッチＳＷ０がオフ状態になった後、時刻ｔ２においてローレベルからハイレベルに変化する。すると、第ｋ番目のメモリセルＭｋのコンデンサＣｋと出力ラインＬｏｕｔが接続されるので、コンデンサＣｋに蓄積されている電荷がコンデンサＣｓに移動する。ここで、オペアンプ４０の負入力端子は仮想接地しているので、寄生容量Ｃｐには電荷が移動せず、全ての電荷をコンデンサＣｓに移動させることができる。このため、寄生容量Ｃｐの影響を受けることなくメモリセルに記憶された電圧を正確に読み出すことができる。
【００３８】
こうして、コンデンサＣｓに電荷が移動すると、時刻ｔ４において制御信号φｋ’はハイレベルからローレベルに変化して、出力スイッチＳＷｋ’はオフ状態となる。また、時刻ｔ４において、制御信号φ０’がローレベルからハイレベルに変化してスイッチＳＷ０’がオン状態となり、ノードＡの電圧がコンデンサＣｈにホールドされる。この後、時刻ｔ５において、制御信号φ０’がハイレベルからローレベルに変化すると、スイッチＳＷ０’はオフ状態となり、次にスイッチＳＷ０’がオン状態となるまでコンデンサＣｈの電圧が保持される。
【００３９】
この後、時刻ｔ６において、制御信号φ０がハイレベルからローレベルに変化すると、スイッチＳＷ０が再びオン状態となってコンデンサＣｓに蓄積されている電荷がクリアされる。そして、時刻ｔ７においてスイッチＳＷ０がオフ状態となり読出準備が整うと、時刻ｔ８において、図７（ｄ）に示す制御信号φｋ＋１’がローレベルからハイレベルに変化し、第ｋ＋１番目のメモリセルＭｋ＋１から、記憶されている電圧が読み出される。以下、同様の動作を繰り返し、各メモリセルＭ１〜Ｍｎからそこに記憶されている電圧が順次読み出される。
【００４０】
以上、説明したように本実施形態によれば、メモリセルＭ１〜Ｍｎの出力側に仮想接地されたオペアンプ４０を設け、各サンプリング周期毎にコンデンサＣｓに蓄積された電荷をクリアするようにしたので、寄生容量Ｃｐの影響を受けることなく各メモリセルＭ１〜Ｍｎに蓄積されている電圧を正確に読み出すことができる。特に、メモリセルを数百段〜数千段も並列接続するような場合にあっては寄生容量Ｃｐの値が増加するので、出力アナログ信号Ｖｏｕｔの品質を大幅に改善することができる。
【００４１】
Ｃ．第３実施形態
上述した第１および第２実施形態の遅延回路は、入力アナログ信号Ｖｉｎを各メモリセルＭ１〜Ｍｎに電圧モードで記憶したが、これに対して第３実施形態の遅延回路は電流モードで入力アナログ信号Ｖｉｎを記憶するものである。以下、図面を参照しつつ、第３実施形態に係わる遅延回路について説明する。
【００４２】
１．第３実施形態の構成
図８は、本発明の第３実施形態に係わる遅延回路の回路図である。
図において、電圧電流変換部７０は、カレントミラー回路等からなる周知の電圧電流変換を行う構成であって、入力アナログ信号Ｖｉｎの電圧に応じた入力電流Ｉｉを出力するようになっている。
【００４３】
次に、メモリセルＭ１’〜Ｍｎ’は、上述した第１，第２実施形態で説明したメモリセルＭ１〜Ｍｎに相当する構成である。ただし、メモリセルＭ１’〜Ｍｎ’は電流値を記憶する点で、電圧値を記憶するメモリセルＭ１〜Ｍｎと相違する。メモリセルＭ１’〜Ｍｎ’は、入力ラインＬｉｎと一端が接続された入力スイッチＳＷ１〜ＳＷｎ、入力スイッチＳＷ１〜ＳＷｎの他端と一端が接続されたスイッチＳＷ１’’〜ＳＷｎ’’、スイッチＳＷ１’’〜ＳＷｎ’’の他端とグランドとの間に設けられたコンデンサＣ１〜Ｃｎ、ソースが入力スイッチＳＷ１〜ＳＷｎの他端と接続され、ゲートがコンデンサＣ１〜Ｃｎと接続され、ドレインが接地されたＮチャンネルＦＥＴＮ１〜Ｎｎから構成されている。この入力スイッチＳＷ１〜ＳＷｎ、出力スイッチＳＷ１’〜ＳＷｎ’およびスイッチＳＷ１’’〜ＳＷｎ’’は、制御信号φ１〜φｎ、φ１’〜φｎ’、φ１’’〜φｎ’’がハイレベルのときオン状態となり。ローレベルのときオフ状態となるように構成されている。
【００４４】
例えば、メモリセルＭ１’に入力電流Ｉｉを書き込むときには、入力スイッチＳＷ１とスイッチＳＷ１’’とをオン状態に、スイッチＳＷ１’をオフ状態にする。すると、入力電流ＩｉがＮチャンネルＦＥＴＮ１を介してグランドに流れる。この場合、コンデンサＣ１の電圧値（ゲート電圧値）は、ＮチャンネルＦＥＴＮ１が入力電流Ｉｉを流せるだけの値となる。そして、書込期間が終了すると、入力スイッチＳＷ１とスイッチＳＷ１’’とはオフ状態になる。また、ＮチャンネルＦＥＴＮ１のゲートの入力インピーダンスは極めて高いので、コンデンサＣ１には書込期間終了時の電圧が保持される。すなわち、入力電流Ｉｉに応じた電圧がコンデンサＣ１に記憶される。
【００４５】
一方、メモリセルＭ１’から電流を読み出すときには、入力スイッチＳＷ１とスイッチＳＷ１’’をオフ状態にすると共に、出力スイッチＳＷ１’をオン状態にする。すると、ＮチャンネルＦＥＴＮ１は、コンデンサＣ１の電圧（ゲート電圧）に応じた出力電流Ｉｏを出力ラインＬｏｕｔから吸い込む。この場合、出力電流Ｉｏは寄生容量Ｃｐの影響を受けて変動することはないので、メモリセルに記憶されている電流値を正確に読み出すことができる。
【００４６】
次に８０は電流電圧変換部であって、オペアンプおよび抵抗から構成される。この電流電圧変換部８０によって、出力電流Ｉｏが電圧に変換され、当該電圧が出力アナログ信号Ｖｏｕｔとして出力される。
【００４７】
次に、３０はシフトレジスタ等によって構成される制御回路であって、クロック信号ＣＬＫに基づいて各スイッチＳＷ１〜ＳＷｎ，ＳＷ１’〜ＳＷｎ’，ＳＷ１’’〜ＳＷｎ’’を制御する制御信号φ１〜φｎ、φ１’〜φｎ’、φ１’’〜φｎ’’を生成するように構成されている。また、この遅延回路の後段には、第１実施形態と同様にクロック成分を充分除去できるローパスフィルタ（図示せず）が設けられている。このローパスフィルタは、入力アナログ信号Ｖｉｎの周波数帯域で平坦な周波数特性を示し、かつ、サンプリング周波数付近において、充分な減衰特性を有するものである。
【００４８】
２．第３実施形態の動作
次に、第３実施形態に係わる遅延回路の動作を図面を参照しつつ説明する。図９は、第３実施形態に係わる遅延回路のタイミングチャートである。この例における遅延回路にあっては、図９（ａ）に示す入力アナログ信号Ｖｉｎが遅延回路に供給されると、同図（ｈ）に示す入力電流Ｉｉに変換される。ここで、図９（ｂ）〜（ｄ）に示す制御信号φ１〜φｎによって入力スイッチＳＷ１〜ＳＷｎが制御され、制御信号φ１’’〜φｎ’’によってスイッチＳＷ１’’〜ＳＷｎ’’が制御されたとすると、時刻ｔ１における入力電流Ｉｉの値がメモリセルＭ１に、時刻ｔ２における入力電流Ｉｉの値がメモリセルＭ２、といったように各タイミングの電流値が順次記憶されていく。なお、この例にあっては、制御信号φ１〜φｎのパルス幅と制御信号φ１’’〜φｎ’’のパルス幅は一致するものとして説明するが、制御信号φ１〜φｎのパルス幅を制御信号φ１’’〜φｎ’’のパルス幅よりも若干広く設定してもよい。
【００４９】
この後、図９（ｅ）〜（ｆ）に示す制御信号φ１’〜φｎ’がスイッチＳＷ１’〜ＳＷｎ’に供給されると、これらのスイッチＳＷ１’〜ＳＷｎ’が順次オン状態となり、各ＮチャンネルＦＥＴＮ１〜Ｎｎのゲート電圧に応じた出力電流Ｉｏが、出力ラインＬｏｕｔから吸い込まれる。ここで、ＮチャンネルＦＥＴＮ１〜Ｎｎのゲート電圧は、コンデンサＣ１〜Ｃｎの電圧として与えられ、各コンデンサＣ１〜Ｃｎには、各書込期間終了時における入力電流Ｉｉを吸い込めるだけの電圧が記憶されている。したがって、各ＮチャンネルＦＥＴＮ１〜Ｎｎは、記憶された入力電流Ｉｉと同じ値の出力電流Ｉｏを出力ラインＬｏｕｔから吸い込む。この結果、出力電流Ｉｏは図９（ｉ）に示すものとなる。この後、出力電流Ｉｏが電流電圧変換部８０によって電圧に変換され、図９（ｊ）に示す出力アナログ信号Ｖｏｕｔが得られる。
【００５０】
このように本実施形態にあっては、入力アナログ信号Ｖｉｎを電圧電流変換して、変換された電流の値を各メモリセルＭ１’〜Ｍｎ’に記憶し、これを読み出して出力アナログ信号Ｖｏｕｔを再生するようにしたので、メモリセルＭ１’〜Ｍｎ’から電流を読み出す際に、寄生容量Ｃｐの影響を受けることなく、正確に記憶された電流値を読み出すことができる。この結果、高品質な出力アナログ信号Ｖｏｕｔを得ることができる。
【００５１】
また、第２実施形態にあっては、各メモリセルＭ１〜Ｍｎから電圧を読み出す際には、コンデンサＣ１〜Ｃｎに蓄積された電荷をコンデンサＣｓに移動させていたので、メモリセルＭ１〜Ｍｎからの読出は一回に限られたが、第３実施形態に係わる遅延回路にあっては、メモリセルＭ１’〜Ｍｎ’からの読出を電流の形式で行うから、複数回の読出が可能となる。
【００５２】
また、入力電流Ｉｉを各ＮチャンネルＦＥＴＮ１〜Ｎｎに流せるだけの電圧が各コンデンサＣ１〜Ｃｎに保持されるから、各コンデンサＣ１〜Ｃｎの値にバラツキがあったとしても問題がない。また、各コンデンサＣ１〜Ｃｎの値はごくわずかなものであってもよいので、ゲートの寄生容量で代用することもできる。この場合には、各コンデンサＣ１〜Ｃｎを特別に作り込む必要がない。
【００５３】
Ｄ．第４実施形態
第４実施形態に係わる遅延回路は、第１実施形態と第２実施形態を組み合わせたものである。以下、図面を参照しつつ、第４実施形態に係わる遅延回路について説明する。
【００５４】
図１０は、本発明の第４実施形態に係わる遅延回路の回路図である。なお、図１、図５に示す構成と同一の構成には同一の符号を付す。
この例にあっては、第１実施形態と同様に入力アナログ信号Ｖｉｎが奇数番目の各メモリセルＭ１，Ｍ３，…Ｍｎ−１に各々供給され、また、反転回路１０によって反転された入力アナログ信号Ｖｉｎが偶数番目の各メモリセルＭ２，Ｍ４，…Ｍｎ−１に各々供給されるようになっている。したがって、入力アナログ信号Ｖｉｎがサンプリング周期毎に正転反転を交互に繰り返しながらメモリセルＭ１〜Ｍｎに書き込まれる。
【００５５】
また、奇数番目のメモリセルＭ１，Ｍ３，…Ｍｎ−１の出力側には、仮想接地されたオペアンプ４０が設けられており、一方、偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎの出力側には、仮想接地されたオペアンプ４０’が設けられており、この点では、第２実施形態と同様である。このため、オペアンプ４０，４０’の負入力端子電圧は、常にグランドレベルとなるので、寄生容量Ｃｐ，Ｃｐ’の影響を受けることなく各メモリセルＭ１〜Ｍｎから記憶された入力アナログ信号Ｖｉｎを読み出すことができる。なお、コンデンサＣｓ，Ｃｓ’に並列に接続されたスイッチＳＷ０，ＳＷ０’は、次のメモリセルから電圧を読み出す前にオン状態となり、電荷をクリアするリセット手段として機能するようになっている。
【００５６】
次に、オペアンプ４０，４０’の出力側には正入力端子４１ａと負入力端子４１ｂとを備えた加算回路４１が設けられている。この加算回路４１はオペアンプと抵抗から構成されており、正入力端子４１ａにはオペアンプ４０の出力信号が、負入力端子４１ｂにはオペアンプ４０’の出力信号が各々供給されている。したがって、偶数番目のメモリセルＭ２，Ｍ４，…Ｍｎから出力される信号は再度反転されて、奇数番目のメモリセルＭ１，Ｍ３，…Ｍｎ−１から出力される信号と加算され、出力アナログ信号Ｖｏｕｔとして出力されるようになっている。また、制御回路３０は、クロック信号ＣＬＫに基づいて、制御信号φ１〜φｎ、φ１’〜φｎ’、φ０、φ０’を生成する。また、この遅延回路の後段には、第１実施形態と同様にクロック成分を充分除去できるローパスフィルタ（図示せず）が設けられている。このローパスフィルタは、入力アナログ信号Ｖｉｎの周波数帯域で平坦な周波数特性を示し、かつ、サンプリング周波数付近において、充分な減衰特性を有するものである。
【００５７】
したがって、この例においても、第１実施形態と同様に、メモリセルＭ１〜Ｍｎに低周波ノイズが混入したとしても、この低周波ノイズをサンプリング周波数付近に周波数変換することができるので、従来、分離することができなかった低周波ノイズを出力アナログ信号Ｖｏｕｔから除去して、ＳＮ比を向上させることができる。また、第２実施形態と同様に寄生容量の影響を受けることなく、各メモリセルに蓄積されている電圧を読み出すことができる。
【００５８】
以上、説明したように第４実施形態によれば、第１実施形態の低周波ノイズの除去と第２実施形態の寄生容量の悪影響の回避という利点を同時に実現できるので、より高品質な出力アナログ信号を得ることができる。
【００５９】
Ｅ．第５実施形態
第５実施形態に係わる遅延回路は、第１実施形態と第３実施形態を組み合わせたものである。以下、図面を参照しつつ、第５実施形態に係わる遅延回路について説明する。
【００６０】
図１１は、本発明の第５実施形態に係わる遅延回路の回路図である。なお、図１および図８に示す構成と同一の構成には同一の符号を付す。
この例にあっては、正転電圧電流変換部７０によって、入力アナログ信号Ｖｉｎの電圧値が電流値に変換され、正転入力電流Ｉｉとして奇数番目の各メモリセルＭ１’，Ｍ３’，…Ｍｎ−１’に各々出力されるようになっている。また、反転電圧電流変換部７０’によって、反転された入力アナログ信号Ｖｉｎの電圧値が電流値に変換され、反転入力電流Ｉｉ’として偶数番目の各メモリセルＭ２’，Ｍ４’，…Ｍｎ’に各々供給されるようになっている。したがって、入力アナログ信号Ｖｉｎに応じた電流がサンプリング周期毎に正転反転を交互に繰り返しながらメモリセルＭ１’〜Ｍｎ’に書き込まれる。
【００６１】
また、奇数番目のメモリセルＭ１’，Ｍ３’，…Ｍｎ−１’と偶数番目のメモリセルＭ２’，Ｍ４’，…Ｍｎ’の出力側には、電流電圧変換部８０，８０’が各々設けられており、これらによって、正転出力電流Ｉｏと反転出力電流Ｉｏ’が電流電圧変換される。なお、各メモリセルＭ１’〜Ｍｎ’の書込・読出動作は、制御回路３０によって、クロック信号ＣＬＫに基づいて生成される制御信号φ１〜φｎ、φ１’〜φｎ’、φ１’’〜φｎ’’によって制御される。また、電流電圧変換部８０の出力信号は加算回路４１の負入力端子４１ｂに供給され、一方、電流電圧変換部８０’の出力信号はその正入力端子４１ａに供給されるようになっている。ここで、電流電圧変換部８０’の出力信号と電流電圧変換部８０の出力信号とは振幅極性が反転しているので、この加算回路４１によって振幅極性を揃えつつ、両信号を合成することによって、遅延された入力アナログ信号Ｖｉｎを再生することができる。また、この遅延回路の後段には、第１実施形態と同様にクロック成分を充分除去できるローパスフィルタ（図示せず）が設けられている。このローパスフィルタは、入力アナログ信号Ｖｉｎの周波数帯域で平坦な周波数特性を示し、かつ、サンプリング周波数付近において、充分な減衰特性を有するものである。
【００６２】
したがって、この例においても、第１実施形態と同様に、メモリセルＭ１〜Ｍｎに低周波ノイズが混入したとしても、この低周波ノイズをサンプリング周波数付近に周波数変換することができるので、従来、分離することができなかった低周波ノイズを出力アナログ信号Ｖｏｕｔから除去して、ＳＮ比を向上させることができる。また、第３実施形態と同様に、寄生容量の影響を受けることなく正確に電流を各メモリセルＭ１’〜Ｍｎ’から読み出すことができ、しかも、同じメモリセルから複数回読み出すことができる。
【００６３】
以上、説明したように第５実施形態によれば、第１実施形態の低周波ノイズの除去と第３実施形態の寄生容量の悪影響の回避という利点を同時に実現できるので、より高品質な出力アナログ信号を得ることができる。
【００６４】
Ｆ．変形例
以上、本発明に係わる実施形態を説明したが、本発明は上述した実施形態に限定されるものではなく、以下に述べる各種の変形が可能である。
▲１▼上述した各実施形態の遅延回路は、例えば、カラオケ装置におけるエコーとして利用することができる。この場合、遅延回路の出力アナログ信号Ｖｉｎに係数を乗算し、この結果と入力アナログ信号を加算してこれを遅延回路に入力すればよい。また、音声信号のみならず映像信号にこの遅延回路を利用してもよい。
【００６５】
▲２▼また、上述した各実施形態において、各メモリセルＭ１〜Ｍｎへの書込動作はサンプリングに相当することから、入力アナログ信号Ｖｉｎの信号帯域が広いと折り返し歪みが発生してしまう。このため、折り返し歪みが発生しないようにサンプリング周期に応じたカットオフ周波数を有するローパスフィルタを前述した遅延回路の前段に設けるようにしてもよい。また、このローパスフィルタは、第３，第５実施形態の電圧電流変換部７０，７０’の周波数特性を適宜設定することによって実現してもよい。
【００６６】
▲３▼また、上述した第１、第３、第５実施形態において、各メモリセルからの読出動作を１サンプリング期間内で時分割で動作させることによって、サンプリング周期毎に複数の遅延された信号を再生するようにしてもよい。この場合、再生された各信号は、遅延時間が異なるのでトランスバーサルフィルタのタップ出力に相当するから、再生された各信号を適当な比率で加算することによって、トランスバーサルフィルタを実現することもできる。
【００６７】
▲４▼また、上述した第４，第５実施形態にあっては、加算回路４１によって、出力アナログ信号Ｖｏｕｔを合成するようにしたが、これをサンプルホールド回路によって合成するようにしてもよい。
【００６８】
▲５▼また、上述した第１、第２、第４実施形態においてコンデンサＣ１〜Ｃｎの一端は接地されていたが、これを電源に接続するようにしてもよい。要は、一定電圧のラインに接続するのであればよい。
【００６９】
▲６▼また、上述した第３、第５実施形態においてメモリセルＭ１’〜Ｍｎ’は、一端が接地されたコンデンサＣ１〜ＣｎやＮチャンネルＦＥＴＮ１〜Ｎｎ等から構成されていたが、本発明はこれに限定されるものではなく、コンデンサＣ１〜Ｃｎ」の一端を電源と接続し、ＮチャンネルＦＥＴの代わりにＰチャンネルＦＥＴを用いるものであってもよい。また、上述した第５実施形態において、正転電圧電流変換部７０と反転電圧電流変換部７０’とは図１２示すように一体の回路として構成するようにしてもよい。
【００７０】
【発明の効果】
上述したように本発明に係る発明特定事項によれば、寄生容量の影響を受けることなくメモリセルから読出を行うことができるので、出力信号の品質を改善することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係わる遅延回路の回路図である。
【図２】同実施形態に係わる遅延回路の動作を示すタイミングチャートである。
【図３】同実施形態に係わる低周波ノイズの除去動作を示すタイミングチャートである。
【図４】同実施形態に係わる低周波ノイズの除去動作を示すタイミングチャートである。
【図５】本発明の第２実施形態に係わる遅延回路の回路図である。
【図６】同実施形態に係わる遅延回路の動作を示すタイミングチャートである。
【図７】同実施形態に係わるメモリセルからの読出動作を示すタイミングチャートである。
【図８】本発明の第３実施形態に係わる遅延回路の回路図である。
【図９】同実施形態に係わる遅延回路の動作を示すのタイミングチャートである。
【図１０】本発明の第４実施形態に係わる遅延回路の回路図である。
【図１１】本発明の第５実施形態に係わる遅延回路の回路図である。
【図１２】変形例に係わる正転電流電圧変換部と反転電流電圧変換部の回路図である。
【図１３】従来の遅延回路の回路図である。
【符号の説明】
１０…反転回路（第１の反転手段、反転手段）、２０…反転回路（第２の反転手段）、３０…制御回路（書込手段、読出手段）、４０…オペアンプ（負帰還増幅手段、第１の負帰還増幅手段）、４０’…オペアンプ（第２の負帰還増幅手段）、４１…加算回路（合成手段）、７０…電圧電流変換部（電圧電流変換手段、正転電圧電流変換手段）、８０…電流電圧変換部（電流電圧変換手段、反転電流電圧変換手段）、Ｖｉｎ…入力アナログ信号（入力信号、入力電圧信号）、Ｖｏｕｔ…出力アナログ信号（出力信号、出力電圧信号）、Ｉｉ…入力電流（入力電流信号）、Ｍ１〜Ｍｎ、Ｍ１’〜Ｍｎ’…メモリセル、ＳＷ１〜ＳＷｎ…入力スイッチ（第１のスイッチ手段）、ＳＷ１’〜ＳＷｎ’…出力スイッチ（第２のスイッチ手段）、ＳＷ１’’〜ＳＷｎ’’…スイッチ（第３のスイッチ手段）、ＳＷ０…スイッチ（合成手段、リセット手段、第１のリセット手段）、ＳＷ０’…スイッチ（第２のリセット手段）、Ｃ１〜Ｃｎ…コンデンサ、Ｃｓ…コンデンサ（フィードバックコンデンサ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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