(57)【特許請求の範囲】
【請求項１】
第１方向に延在する複数の第１ビット線対と第２方向に延在する複数の第１ワード線に接続された複数の第１メモリセルを有する第１メモリブロックと、
前記第１方向に延在する複数の第２ビット線対と前記第２方向に延在する複数の第２ワード線に接続された複数の第２メモリセルを有する第２メモリブロックと、
前記第１メモリブロックと前記第２メモリブロックに渡って、前記第１方向に延在する第１グローバルビット線対と第２グローバルビット線対と、
前記第１グローバルビット線対間に接続されたセンスアンプと、
前記複数の第１ビット線対それぞれと前記第１グローバルビット線対とを接続する複数の第１スイッチと、
前記複数の第２ビット線対それぞれと前記第１グローバルビット線対とを接続する複数の第２スイッチと、
前記複数の第１ビット線対それぞれと前記第２グローバルビット線対とを接続する複数の第３スイッチと、
前記複数の第２ビット線対それぞれと前記第２グローバルビット線対とを接続する複数の第４スイッチとを具備し、
前記第１グローバルビット線対及び前記第２グローバルビット線対は前記第１ビット線対及び前記第２ビット線対と異なる配線層で形成され、
前記第１グローバルビット線対により前記第１メモリセルの読み出し動作がおこなわれている期間内に、前記第２グローバルビット線対により前記第１メモリセルの書き込み動作がおこなわれ、
前記読み出し動作において、前記第１メモリセルに保持された信号の増幅は、前記センスアンプにより開始されることを特徴とする半導体装置。
【請求項２】
前記複数の第１ビット線対のピッチは前記第１グローバル線対のピッチより小さく、
前記複数の第１及び第２メモリセルのそれぞれはＳＲＡＭメモリセルであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２方向に延在し、前記複数の第１ワード線と接続された複数の第１配線とをさらに有し、
前記複数の第１と第２のワード線が形成された配線層と前記複数の第１配線が形成された配線層との間に、前記複数の第１と第２ビット線対が形成された配線層が配置され、
前記複数の第１と第２のビット線対が形成された配線層と前記第１と第２グローバルビット線対が形成された配線層との間に、前記複数の第１配線が形成された配線層が配置されることを特徴とする請求項１乃至請求項２のいずれかに記載の半導体装置。
【請求項４】
前記第１グローバルビット線対間に接続されたプリチャージ回路と、
前記第２グローバルビット線対間に接続されたライトアンプ回路と、
をさらに有し、
前記センスアンプはラッチ型のセンスアンプであって、
前記複数の第１と第２ビット線対のプリチャージは前記プリチャージ回路により行われることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記複数の第１スイッチはそれぞれ第１ＭＯＳＦＥＴと第２MOSFETを有し、
前記第１と第２ＭＯＳＦＥＴのソース・ドレイン経路はそれぞれ前記第１グローバルビット線対と前記複数の第１ビット線対との間に接続され、
前記複数の第２スイッチはそれぞれ第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴを有し、
前記第３と第４ＭＯＳＦＥＴのソース・ドレイン経路はそれぞれ前記第１グローバルビット線対と前記複数の第２ビット線対それぞれとの間に接続され、
前記複数の第３スイッチはそれぞれ第５ＭＯＳＦＥＴと第６ＭＯＳＦＥＴを有し、
前記第５と第６ＭＯＳＦＥＴのソース・ドレイン経路はそれぞれ前記第２グローバルビット線対と前記複数の第１ビット線対それぞれとの間に接続され、
前記複数の第４スイッチはそれぞれ第７ＭＯＳＦＥＴと第８ＭＯＳＦＥＴを有し、
前記第７と第８ＭＯＳＦＥＴのソース・ドレイン経路はそれぞれ前記第２グローバルビット線対と前記複数の第２ビット線対それぞれとの間に接続され、
前記読み出し動作が行われている期間に前記第１と第２MOSFETは導通状態、前記第５と第６MOSFETは非導通状態となることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
第１方向に延在する複数の第１ビット線対と第２方向に延在する複数の第１ワード線に接続された複数の第１メモリセルを有する第１メモリブロックと、
前記第１方向に延在する複数の第２ビット線対と前記第２方向に延在する複数の第２ワード線に接続された複数の第２メモリセルを有する第２メモリブロックと、
前記第１方向に延在する第１グローバルビット線対と第２グローバルビット線対と、
前記複数の第１ビット線対それぞれと前記第１グローバルビット線対とを接続する複数の第１スイッチと、
前記複数の第２ビット線対それぞれと前記第１グローバルビット線対とを接続する複数の第２スイッチと、
前記複数の第１ビット線対それぞれと前記第２グローバルビット線対とを接続する複数の第３スイッチと、
前記複数の第２ビット線対それぞれと前記第２グローバルビット線対とを接続する複数の第４スイッチと、
前記複数の第１ワード線と接続され、前記複数の第１ワード線の形成される配線層とは異なる第１配線層に形成され、前記第２方向に延在する複数の第１配線とを具備し、
前記第１方向と前記第２方向は交差し、
前記第１グローバルビット線対により読み出し動作がおこなわれている期間内に、前記第２グローバルビット線対により書き込み動作がおこなわれ、
前記第１と第２ビット線対は第２配線層に形成され、
前記第１と第２グローバルビット線対は第３配線層に形成され、
前記第２配線層と前記第３配線層との間に前記第１配線層が形成されていることを特徴とする半導体装置。
【請求項７】
前記複数の第１スイッチはそれぞれ第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴを有し、
前記第１と第２ＭＯＳＦＥＴのソース・ドレイン経路はそれぞれ前記第１グローバルビット線対と前記複数の第１ビット線対との間に接続され、
前記複数の第２スイッチはそれぞれ第３ＭＯＳＦＥＴと第４ＭＯＳＦＥＴを有し、
前記第３と第４ＭＯＳＦＥＴのソース・ドレイン経路はそれぞれ前記第１グローバルビット線対と前記複数の第２ビット線対それぞれとの間に接続され、
前記複数の第３スイッチはそれぞれ第５ＭＯＳＦＥＴと第６ＭＯＳＦＥＴを有し、
前記第５と第６ＭＯＳＦＥＴのソース・ドレイン経路はそれぞれ前記第２グローバルビット線対と前記複数の第１ビット線対それぞれとの間に接続され、
前記複数の第４スイッチはそれぞれ第７ＭＯＳＦＥＴと第８ＭＯＳＦＥＴを有し、
前記第７と第８ＭＯＳＦＥＴのソース・ドレイン経路はそれぞれ前記第２グローバルビット線対と前記複数の第２ビット線対それぞれとの間に接続され、
前記第１と第２と第３配線層は金属配線層であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第３配線層の配線間隔は前記第２配線層の配線間隔よりも広く、
前記複数のワード線の一つを駆動している間に、前記複数の第１ビット線対のうちの一つに接続された第１メモリセルに対して連続して、読み出しと書き込み動作が行われることを特徴とする請求項６乃至請求項７のいずれかに記載の半導体装置。
【請求項９】
読み出し動作において、前記複数の第１と第２メモリセルのうち選択されたメモリセルに保持された信号の増幅を開始し、前記第１グローバルビット線対間に接続されたセンスアンプと、
前記第１グローバルビット線対間に接続され、前記複数の第１と第２ビット線対のプリチャージを行うプリチャージ回路とをさらに有し、
前記複数の第１と第２メモリセルはＳＲＡＭメモリセルであることを特徴とする請求項６乃至請求項８のいずれかに記載の半導体装置。
【請求項１０】
前記第１方向に延在する複数の第３ビット線対と前記第２方向に延在する複数の第２ワード線に接続された複数の第３メモリセルを有する第３メモリブロックと、
前記複数の第３ビット線対それぞれと前記第１グローバルビット線対とを接続する複数の第５スイッチと、
前記複数の第３ビット線対それぞれと前記第２グローバルビット線対とを接続する複数の第６スイッチと、
前記複数の第１乃至第６スイッチのうちの一つを選択的に導通させる選択回路と具備し、
前記複数の第１と第３スイッチは前記第１と第２メモリブロックとの間に配置され、
前記複数の第２と第４スイッチは前記第２と第３メモリブロックとの間に配置されることを特徴とする請求項６乃至請求項９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置にかかわり、特にマイクロプロセッサやマイクロコンピュータ等のデータ処理装置に内蔵されるキャッシュメモリに適用して有効な技術に関する。
【０００２】
【従来の技術】
近年、マイクロプロセッサの動作周波数が増大するに伴い、キャッシュメモリの高速動作が要求されている。キャッシュメモリは、ビット線によって信号をメモリセルに伝えることによりデータを書き込み、メモリセルのデータをビット線を使ってアンプ回路に伝えることによりデータを読み出す。したがって、キャッシュメモリの高速動作を実現するためには、ビット線の容量を減らすことが重要である。ビット線の容量を低減したメモリとしては、例えば、メモリマットを分割して、ビット線を階層化した、アイ・エス・エス・シー・シー  ダイジェストオブ  テクニカル  ペーパーズ  第３０４頁から第３０５頁（１９９５年）  （ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．  ３０４−３０５，  Ｆｅｂ．，  １９９５．）の回路（以下、従来技術１という。）がある。
【０００３】
従来技術１のメモリは、６トランジスタのメモリセルがアレー状に配列されたメモリマットをｎ等分し、ｎ個のブロックを形成し、ブロック内のビット線（ＢＬ、ＢＬＢ）は、ブロックと対で構成されるセンスアンプ（Ｓ／Ａ）・Ｉ／Ｏ回路を介して、バンクを横断するように形成されるＩ／Ｏバスに接続される。
【０００４】
データの読み出し時には、メモリセルから読み出したデータをビット線（ＢＬ、ＢＬＢ）を用いてセンスアンプ（Ｓ／Ａ）・Ｉ／Ｏ  回路に伝え、データをＩ／Ｏバスに出力する。データの書き込みは、Ｉ／Ｏバスのデータをセンスアンプ（Ｓ／Ａ）・Ｉ／Ｏ回路を用いて、ビット線（ＢＬ、ＢＬＢ）に伝え、メモリセルにデータを書き込む。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術１のメモリをキャッシュメモリのデータアレイとして使用した場合、キャッシュメモリへのストアを高速で処理することができない。その理由を以下に説明する。
【０００６】
ストアとは、データアレイがタグアレイから書き込み許可信号であるヒット信号を受けてからデータを書き込むという処理で、その処理時間は、「ヒット信号が確定するまでの時間」と「データを書き込む時間」の和となる。ここで、「ヒット信号が確定するまでの時間」は、タグアレイの読み出しの時間と、タグアレイから読み出したアドレスとタグアドレスとの比較との時間の和である。このためストア処理は、ヒット信号の確定を使用しない通常のメモリの読み出し動作であるリードおよび通常の書き込み動作であるライトに比べて遅くなってしまう。なお、キャッシュメモリからのロードの処理時間は、タグアレイのアクセスとデータアレイのアクセスが同時に実行可能であるため、通常のメモリの読み出し動作であるリードと同じにすることができる。すなわち、マイクロプロセッサの動作周波数が比較的低い（例えば、２０〜３０ＭＨｚ以下）場合は、１マシンサイクルが長いため、ストアは１サイクルで実現できるが、マイクロプロセッサの動作周波数が高くなってきた（例えば、５０ＭＨｚ以上（１マシンサイクル＝２０ｎｓｅｃ以下）とき、ストアは１サイクルで実現できなくなってくる。特に、キャッシュメモリが論理アドレスを物理アドレスに変換する変換バッファの出力アドレスでアクセスされる場合は、ヒット信号の確定が遅くなり、１サイクルストアの実現はいっそうきびしくなる。従って、高周波数動作のマイクロプロセッサに内蔵される従来のキャッシュメモリはストアを２サイクル、ロードを１サイクルで行っていた。従って、マイクロプロセッサがパイプライン処理方式を採用している場合、ストア時にはメモリアクセスステージが２サイクル必要になり、パイプラインが乱れてしまい、マイクロプロセッサの高速性能向上の隘路となる。従って、パイプラインを乱さないようにするためにメモリアクセスステージを常に２サイクルとする、すなわちパイプラインの段数を増加させている。しかし、パイプラインの段数を増加させると消費電力が増加するという問題がある。
【０００７】
ストアの高速化には、ヒット信号確定までの時間が障害になっている。そこで、ストアを高速に処理する方法として、ヒット信号の確定を待たずに、データをデータアレイに書き込むという方法を本願発明者が検討した。この場合、書き込み終了後ヒット信号が確定した時点で、ヒット信号が書き込み許可を示す「ヒット」である場合は問題がない。しかし、ヒット信号が「ミスヒット」である場合、データアレイにデータを書き込む前の値に戻す必要がある。したがって、書き込む前に、書き込む位置にあるデータを予め読み出して保持しておく必要が生じる。
【０００８】
つまり、ストア処理高速化のために、ヒット信号を無視してストアを行う場合には、同一サイクル内にデータの読み出し、書き込みという２つの動作を連続して行うことが必要となる。もし、この読み出し、書き込みという連続動作を高速に行えなければ、ヒット信号を無視してもストアは高速化しない。
【０００９】
従来技術１のメモリで、同一アドレスにデータを読み出してから、書き込むというストアを行った場合に、ビット線の容量低減により動作は高速化するが、ビット線およびＩ／Ｏバスを使っての読み出し動作が完了した後に書き込み動作を行う必要があるため、通常の読み出し動作であるリードや通常の書き込み動作であるライトに比べて処理時間が長くなる。すなわち、読み出しに１サイクル、書き込みに１サイクルかかり、ストア処理としては２サイクル必要になる。
【００１０】
一方、特開平４−８５７８９号公報（以下、従来技術２という。）には、読み出し用アドレス信号線、書き込み用アドレス信号線、読み出しデータ線及び書き込みデータ線に接続される、いわゆるデュアルポートメモリセルを用いて、書き込み側がプリチャージを行っている時、読み出し側がディスチャージを行い、書き込み側がディスチャージの時、読み出し側がプリチャージを行い、読み出しと書き込みとを見かけ上同時に実行できるメモリが開示されている。しかし、いわゆるデュアルポートメモリセルを使用しているため、メモリセル及びメモリセルアレイの面積が増大するという問題がある。さらに面積の増大に伴いビット線の容量等が増大し、メモリアクセス時間及びメモリサイクル時間が長くなってしまうという問題がある。
【００１１】
なお、特開平３−２１６８９２号公報（米国特許第５３８７８２７号）（以下、従来技術３という。）、特開平３−３１９５号公報（以下、従来技術４という。）及びＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  Ｖｏｌ．２３，  Ｎｏ．５  Ｏｃｔｏｂｅｒ  １９８８，  ｐｐ．１０４８−１０５３（以下、従来技術５という。）には、共通読み出し線と共通書き込み線とがビット線とＭＯＳトランジスタを介して接続されるメモリが開示されている。しかし、従来技術３、従来技術４、従来技術５のいずれも読み出しと書き込みとを並行して実行できない記載となっている。なお、従来技術３、従来技術４、従来技術５のいずれもＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ  ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））のメモリに関するものである。但し、従来技術４には、  ＢｉＣＭＯＳの記載は直接ないが、従来技術５を従来技術として引用している。  ＢｉＣＭＯＳ回路を使用すれば高速なメモリが実現できるが、ＣＭＯＳ回路のメモリよりも消費電力が大きくなる。
【００１２】
ＣＭＯＳ回路のみで高速なキャッシュメモリを実現することが重要である。１つの半導体装置に集積される回路の消費電力が１．５Ｗ以下であれば、レジンモールド技術等で樹脂封止することができるようになり、大消費電力の半導体装置に使用されるセラミック封止に比べて半導体装置の価格を大幅に安くすることができる。
【００１３】
本発明の目的は、メモリセル又はメモリセルアレイの面積の増大を抑さえて、キャッシュメモリの高速なストア処理を実現することである。
【００１４】
本発明の他の目的は、消費電力を抑えて、高速なキャッシュメモリを実現することである。
【００１５】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１７】
半導体記憶装置は、複数のワード線（ＷＬ）と、複数のビット線（ＬＢＬ）と、前記複数のワード線（ＷＬ）と複数のビット線（ＬＢＬ）との交点に配置される複数のメモリセル（ＣＥＬＬ）とを有するメモリアレイ（ＢＡＮＫ１）と、センスアンプ（１０４）に接続される第１のグローバルビット線（ＲＧＢＬ）と、ライトアンプ（１０２）に接続される第２のグローバルビット線（ＷＧＢＬ）と、前記複数のビット線（ＬＢＬ）を前記第１のグローバルビット線（ＲＧＢＬ）及び第２のグローバルビット線（ＷＧＢＬ）に選択的に接続する選択回路（ＹＳＷ１）とを具備し、前記第１のグローバルビット線（ＲＧＢＬ）及び第２のグローバルビット線（ＷＧＢＬ）は前記メモリアレイ（ＢＡＮＫ１）上に配置され、前記メモリアレイ（ＢＡＮＫ１）からデータを読み出す場合は、前記複数のビット線（ＬＢＬ）は前記第１のグローバルビット線（ＲＧＢＬ）に電気的に接続され、前記センスアンプ（１０４）を介してデータが出力され、前記メモリセルアレイ（ＢＡＮＫ１）にデータを書き込む場合は、前記ライトアンプ（１０２）を介して、データが前記第２のグローバルビット線（ＷＧＢＬ）に入力され、前記複数のビット線（ＬＢＬ）は前記第２のグローバルビット線（ＷＧＢＬ）に電気的に接続される。
【００１８】
読み出しと書き込みを連続して行うストア時には、読み出し用グローバルビット線（ＲＧＢＬ）を用いてデータの読み出しを行うのと並行して、書き込み用グローバルビット線（ＷＧＢＬ）の充放電を行うようにされる。このため、読み出し動作終了後、書き込み動作に入ってからは、容量の小さいローカルビット線（ＬＢＬ）のみを充放電すれば、書き込みが終了することになり、高速に書き込みができる。
【００１９】
つまり、読み出しと書き込みのためのビット線の充放電を並行して行うことができるため、読み出しと書き込みの連続動作を高速化でき、１サイクルで終えることが可能となり、１サイクルストアが実現できる。
【００２０】
また、読み出しと書き込みの連続動作が高速に行えるので、読み出し動作のサイクル時間と読み出しと書き込みの連続動作のサイクル時間を同一としても読み出しサイクル時間が長くならない。また、読み出し動作のサイクル時間と読み出しと書き込みの連続動作のサイクル時間と同じである方が、マイクロプロセッサ等のメモリをアクセスするデバイスとしては使用しやすい。従って、読み出し動作のサイクル時間と読み出しと書き込みの連続動作のサイクル時間とを同一とするメモリを提供できる。すなわち、メモリのタイミングの仕様書に読み出し動作のサイクル時間と読み出しと書き込みの連続動作のサイクル時間とを同一として規定することができる。
【００２１】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の好適ないくつかの実施例につき、図面を用いて説明する。
【００２２】
＜実施例１＞
図１は、本発明に係る半導体記憶装置の一実施例を示す回路図である。半導体記憶装置１００は、半導体集積回路製造技術を用いて単結晶シリコンのような１個の半導体基板に形成される。複数のメモリセルＣＥＬＬがマトリックス状（行列状）に配置され、メモリアレイを構成する。メモリアレイは、ｎ個のバンク（ＢＡＮＫ１〜ＢＡＮＫｎ）に分割される。
【００２３】
メモリセルＣＥＬＬは、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタＭＰ１、ＭＰ２、Ｎチャネル型トランジスタＭＮ１、ＭＮ２で構成される）と、前記フリップ・フロップのノードＮとノードＮＢとをローカルビット線（ＬＢＬ、ＬＢＬＢ）に選択的に接続するＮチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４とで構成される。Ｎチャネル型ＭＯＳトランジスタＭＮ３、ＭＮ４のゲートには、ワード線ＷＬが接続される。
【００２４】
バンク内のビット線である、ローカルビット線（ＬＢＬ、ＬＢＬＢ）は、バンクに隣接されて形成されるＹスイッチ（ＹＳＷ１〜ＹＳＷｎ）を介して、バンクを横断するようにローカルビット線（ＬＢＬ、ＬＢＬＢ）と並行に形成されるグローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ、ＷＧＢＬ、ＷＧＢＬＢ）に接続される。グロ−バルビット線は読み出し用ビット線（ＲＧＢＬ、ＲＧＢＬＢ）と、書き込み用ビット線（ＷＧＢＬ、ＷＧＢＬＢ）に分けられている。データ読み出し用のグローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）は、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４を介してローカルビット線（ＬＢＬ、ＬＢＬＢ）と接続され、またセンスアンプ・ラッチ回路１０４に接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ３、ＭＰ４のゲートには、信号線ＲＳＷが接続される。データの読み出し時にはローカルビット線（ＬＢＬＬ、ＬＢＬＢ）は、プリチャージ回路１０８で一度“ＨＩＧＨ”レベルにプリチャージされ、“ＨＩＧＨ”レベル付近で振幅するだけなので、Ｐチャネル型ＭＯＳトランジスタのみで、ローカルビット線（ＬＢＬ、ＬＢＬＢ）の信号をデータ読み出し用のグローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）に伝えることができる。
【００２５】
センスアンプ・ラッチ回路１０４には、Ｐチャネル型ＭＯＳトランジスタＭＰ８、ＭＰ９とＮチャネル型ＭＯＳトランジスタＭＮ７、ＭＮ８からなる差動型センスアンプと、ナンド回路ＮＡＮＤ１、ＮＡＮＤ２からなるラッチ回路とから構成される。Ｎチャネル型ＭＯＳトランジスタＭＮ７、ＭＮ８のゲートには、グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）が接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ８、ＭＰ９のゲートには、接地電位ＶＳＳが接続される。
【００２６】
データ書き込み用のグローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）は、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＮチャネル型ＭＯＳトランジスタＭＮ５、ＭＮ６を介してローカルビット線（ＬＢＬ、ＬＢＬＢ）と接続され、ライトアンプ回路１０２に接続される。Ｎチャネル型ＭＯＳトランジスタＭＮ５、ＭＮ６のゲートには、信号線ＷＳＷが接続される。データの書き込み時には、データ書き込み用のグローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）の“ＬＯＷ”レベルの信号は、ローカルビット線（ＬＢＬ、ＬＢＬＢ）に正確に伝える必要があるが、“ＨＩＧＨ”レベルの信号は多少レベルが下がって伝わっても問題ないので、Ｎチャネル型ＭＯＳトランジスタのみで、ローカルビット線（ＬＢＬ、ＬＢＬＢ）とデータ書き込み用のグローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）を接続すればよい。
【００２７】
ライトアンプ回路１０２は、インバータ回路ＩＮＶ１、ＩＮＶ２で構成される。また、デコーダおよびワードドライバ１０１はいずれか１つのバンクの１つのワード線を選択する回路である。Ｙスイッチ制御回路１０６はＹスイッチ（ＹＳＷ１〜ＹＳＷｎ）を制御する回路である。プリチャージ回路１０８は、グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）に接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７で構成される。信号線ＥＱはＰチャネル型ＭＯＳトランジスタＭＰ５、ＭＰ６、ＭＰ７のゲートに接続される。また、信号線ＩＮから書き込みデータが入力され、信号線ＯＵＴから読み出しデータが出力される。
【００２８】
次に本実施例の回路の動作を説明する。データの読み出し時には、いずれか１つのバンクのローカルビット線（ＬＢＬ、ＬＢＬＢ）と読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）をＹスイッチＹＳＷｉ（ｉは１〜ｎのうちの１つ）を通して接続し、データの書き込み時には、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と書き込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）をＹスイッチＹＳＷｉを通して接続することによって行う。
【００２９】
センスアンプ・ラッチ回路１０４は図２に示すようなセンスアンプ・ラッチ回路１０５で置き換えることができる。すなわち、差動型のセンスアンプＳＡ１、ＳＡ２、ＳＡ３を３段直列に接続する構成で高速化することも可能である。センスアンプＳＡ１は、Ｐチャネル型ＭＯＳトランジスタＭＰ１１、ＭＰ１２とＮチャネル型ＭＯＳトランジスタＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ１５で構成され、グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）がセンスアンプＳＡ１のＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートに接続される。センスアンプＳＡ２、ＳＡ３はセンスアンプＳＡ１と同様な構成である。また、センスアンプ活性化信号ＳＡ＿ＥＮを、グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）の値を増幅するときのみ“ｏｎ”（“ＨＩＧＨ”レベル）にすると消費電力を低減できる。センスアンプ・ラッチ回路１０５（以下、単に差動型センスアンプという。）は、センスアンプ・ラッチ回路１０４（以下、単にラッチ型センスアンプという。）のようにビット線オフセット電圧マージンを配慮することが必要ない。すなわち、製造ばらつきによる、ラッチ型センスアンプを構成するＭＯＳトランジスタのしきい値電圧のばらつきに起因するビット線オフセット電圧マージンを配慮する必要がない。従って、センスアンプ活性化信号ＳＡ＿ＥＮのイネーブルタイミングをラッチ型センスアンプのように配慮する必要がない（タイミングフリー（ｔｉｍｉｎｇ  ｆｒｅｅ）とすることができる）。すなわち、ビット線オフセット電圧マージンを考慮してセンスアンプ活性化信号ＳＡ＿ＥＮのイネーブルタイミングを決める必要がない。従って、差動型センスアンプは、ラッチ型センスアンプよりもセンスアンプ活性化信号ＳＡ＿ＥＮのイネーブルタイミングを早くすることができる。すなわち、差動型センスアンプは、ラッチ型センスアンプよりも遅延を少なくすることができる。
【００３０】
図３は、図１のバンクＢＡＮＫ１とＹスイッチＹＳＷ１の部分を抜き出してより詳細に示した図である。データ読み出し用のグローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）およびデータの書き込み用のグローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）をローカルビット線４対（ＬＢＬ０、ＬＢＬＢ０、ＬＢＬ１、ＬＢＬＢ１、ＬＢＬ２、ＬＢＬＢ２、ＬＢＬ３、ＬＢＬＢ３）に対して、それぞれ１対の割合で配線し、ＹスイッチＹＳＷ１によってローカルビット線４対（ＬＢＬ０、ＬＢＬＢ０、ＬＢＬ１、ＬＢＬＢ１、ＬＢＬ２、ＬＢＬＢ２、ＬＢＬ３、ＬＢＬＢ３）のうち１対を選択して、データ読み出し用のグローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）及びデータの書き込み用のグローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）に接続することにより、データの読み出しおよび書き込みを行う。信号線ＲＳＷ０、ＷＳＷ０、ＲＳＷ１、ＷＳＷ１、ＲＳＷ２、ＷＳＷ２、ＲＳＷ３、ＷＳＷ３はＹスイッチ制御回路１０６から出力され、ＹスイッチＹＳＷ１の各ＭＯＳトランジスタのゲートに入力される。
【００３１】
図４は、データ読み出し用のグローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）およびデータの書き込み用のグローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）がローカルビット線４対（ＬＢＬ０、ＬＢＬＢ０、ＬＢＬ１、ＬＢＬＢ１、ＬＢＬ２、ＬＢＬＢ２、ＬＢＬ３、ＬＢＬＢ３）  に１対の割合で配線された場合のメモリマット部のメタル層のレイアウトを示したものである。また、図５は、図４の線ＡＢの断面図を示したものである。ローカルビット線（ＬＢＬ０、ＬＢＬＢ０、ＬＢＬ１、ＬＢＬＢ１、ＬＢＬ２、ＬＢＬＢ２、ＬＢＬ３、ＬＢＬＢ３）は、第２層のメタル（金属配線）を用いて構成される。ワード線の抵抗を減らすための補強線ＷＬＧは、第３層のメタルを用いて構成される。グランド線ＶＳＳと電源線ＶＤＤは、第３層のメタルを用いて構成される。読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）は、第４層のメタルを用いて構成される。書き込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）は、第４層のメタルを用いて構成される。なお、図示されていないが、第１層のメタルはメモリセル部で使用されている。また、太線で囲まれた領域は１つのメモリセルＣＥＬＬを表している。
【００３２】
グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ、ＷＧＢＬ、ＷＧＢＬＢ）は、メモリセル１カラム（例えば、１対のビット線（ＬＢＬ０、ＬＢＬＢ０））に１本の割合で形成されるため、グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ、ＷＧＢＬ、ＷＧＢＬＢ）の線間容量を低減して動作を高速化することが可能となる。
【００３３】
図６に本回路技術を用いて構成した１６ＫＢのメモリのレイアウトイメージを示す。領域１４０はメモリアレイであり、大きく２つに分かれており、それぞれのメモリアレイは８つのバンク（ｂａｎｋ１〜ｂａｎｋ８）に分かれている。領域１４３はＹスイッチＹＳＷであり、８つのバンク（ｂａｎｋ１〜ｂａｎｋ８）にそれぞれ隣接して配置される。また、領域１４２には、デコーダおよびワードドライバ１０１およびＹスイッチ制御回路１０６が配置される。領域１４４には、センスアンプ・ラッチ回路１０４およびライトアンプ回路１０２が配置される。領域１４５は、読み出しデータが出力される信号線ＯＵＴの配線領域であり、領域１４６は、書き込みデータが入力される信号線ＩＮの配線領域である。領域１４７には、図１で図示しなかったプリデコーダおよびその他制御回路が配置される。本メモリの入出力のデータ幅は３２ビット長で、アドレスは１２ビット長である。
【００３４】
以下にストア時の動作（同一アドレスへの読み出しと書き込みの連続動作）について説明する。
【００３５】
図７に図１の半導体記憶装置のストア時の動作波形を示す。ストア時には先ず始めにデータ読み出しを行い、その後データの書き込みを行う。
【００３６】
ストア動作を開始する前に、読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とローカルビット線（ＬＢＬ、ＬＢＬＢ）とは、信号線ＥＱが“Ｌ”（“ＬＯＷ”レベル）に、  Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷが“Ｌ”にされることによって、プリチャージ回路１０８により“Ｈ”（“ＨＩＧＨ”レベル）にプリチャージされる。
【００３７】
読み出し動作は、まず、信号線ＥＱが“Ｈ”にされ、プリチャージが中止され、それと同時に、ワード線ＷＬが“Ｈ”にされ、プリチャージされたローカルビット線（ＬＢＬ、ＬＢＬＢ）がメモリセルＣＥＬＬにより放電され電位差が生じさせられる。制御信号ＲＳＷが“Ｌ”にされているので、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタがオンにされている。従って、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とが接続され、メモリセルＣＥＬＬによって生じたローカルビット線（ＬＢＬ、ＬＢＬＢ）の電位差が読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）に伝えられる。さらにこの電位差がセンスアンプ・ラッチ回路１０４に伝えられ、センスアンプで増幅して信号線ＯＵＴにデータが出力される。
【００３８】
センスアンプに電位差が伝えられた時点で、  Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷを“Ｌ”から“Ｈ”にして、  Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタがオフにされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とが切り離される。同時に、  Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＷＳＷが“Ｌ”から“Ｈ”にされ、  Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＮチャネル型ＭＯＳトランジスタがオンにされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と書き込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）とが接続され、書き込み動作を開始する。書き込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）は、読み出し動作中に予め充放電を終えているので、書き込み動作が始まってからは、容量の小さいローカルビット線（ＬＢＬ、ＬＢＬＢ）のみを充放電すれば、信号がメモリセルＣＥＬＬに伝わり、書き込みが終了する。
【００３９】
書き込み終了後、ワード線ＷＬを“Ｌ”に、制御信号ＲＳＷを“Ｌ”に、制御信号ＷＳＷを“Ｌ”に、信号線ＥＱを“Ｌ”にして、次のサイクルのために読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とローカルビット線（ＬＢＬ、ＬＢＬＢ）とがプリチャージされる。読み出しと、書き込みと、プリチャージとが１サイクルで実行される。
【００４０】
なお、図７ではプリチャージは１サイクルの最後にするように記載されているが、プリチャージは読み出しの前に行われるようにすればよい。すなわち、１サイクルの最初にプリチャージ行うように記載するものと同一である。
【００４１】
従来技術１のメモリでは、読み出しのためのビット線と書き込みのためのビット線は同一であるので、読み出しのためのビット線の充放電と書き込みのためのビット線の充放電を同時に行えず、ストアの高速化が困難であった。本実施例では、読み出し中に、並行して書き込みのためのビット線の充放電を終わらせておけるので、同一アドレスへのデータの読み出しと書き込みを連続して高速に１サイクルで行え、１サイクルストアが実現できる。
【００４２】
また、本実施例では、動作時にビット線についているメモリセルＣＥＬＬは、グローバルビット線を用いない従来回路に比べて１／ｎしかないので、ビット線の容量が低減され、充放電が高速化される。この結果、読み出しおよび書き込み動作が高速化されるという効果もある。ビット線の容量が低減されことによって、消費電力も低減できる。
【００４３】
さらに、メモリセルＣＥＬＬは、従来技術１のメモリと同一であり、従来技術２のいわゆるデュアルポートメモリのメモリセルよりも小さく形成できるので、メモリセル及びメモリアレイ面積を増大させることなく、同一アドレスへのデータの読み出しと書き込みの連続動作を高速に行える。
【００４４】
＜実施例２＞
図８は、実施例１で述べた本発明に係る半導体記憶装置をキャッシュメモリのデータアレイとして用いたダイレクトマップ方式のキャッシュメモリのブロック図である。キャッシュメモリ２００は、半導体集積回路製造技術を用いて単結晶シリコンのような１個の半導体基板に形成される。キャッシュデータアレイ１１２は、１２ビット長のアドレスバス１１８および３２ビット長の書き込み用バス１２２および３２ビット長の読み出し用バス１２１に接続されている。例えば、図６のメモリ構成を採用すれば、キャッシュデータアレイ１１２の容量は１６ＫＢで、１ライン（ミスヒット時の置き換えの単位）は２５６ビットの構成である。キャッシュタグアレイを用いた検索時のキャッシュデータアレイ１１２へのデータの入出力は３２ビット幅で行われる。また、ミスヒットの置き換え時のキャッシュデータアレイ１１２へのデータの入出力は６４ビット幅で行われる。
【００４５】
また、リカバリバッファ１１４は、キャッシュデータアレイ１１２から読み出したデータを一時保存するために使われ、例えば３２ビット幅のレジスタで構成される。セレクタ１２４は、キャッシュデータアレイ１１２に書き込み用バス１２２からのデータを書き込むのか、リカバリバッファ１１４からのデータを書き込むのかを選択する。セレクタ１２４は、制御信号１２０によって制御される。
【００４６】
キャッシュタグアレイ１１３は、アドレスバス１１８からタグアドレスを受け取って物理アドレス１２５を比較器１１５に出力する。比較器１１５はキャッシュタグアレイ１１３から受け取ったアドレス１２５と図示されていないメモリ管理ユニットのアドレス変換バッファＴＬＢから受け取ったアドレス１２６を比較し、一致した場合はヒット信号１１７に“Ｈ”（ヒット）を出力し、制御回路１１６に送る。一致しない場合はヒット信号１１７に“Ｌ”（ミスヒット）を出力し、制御回路１１６に送る。制御回路１１６はセレクタ１２４を制御信号１２０で制御する。
【００４７】
図９に、図８のキャッシュメモリのリード、ライト、ストアおよびストア時ヒット信号がミスヒットだった場合にキャッシュデータアレイ１１２にデータを書き戻す動作であるリカバリの動作波形を示す。なお、本実施例ではキャッシュタグアレイ１１３のアクセスとキャッシュデータアレイ１１２のアクセスを並行して行うので、リードとロードとは実質的に同一であるとして扱っている。
【００４８】
リード時には、キャッシュデータアレイ１１２は、アドレスバス１１８からアドレスを受け取って、読み出し用バス１２１に読み出したデータを出力する。ライト時には、キャッシュデータアレイ１１２は、アドレスバス１１８からアドレスを、書き込み用バス１２２から書き込みデータをそれぞれ受け取って、データを書き込む。
【００４９】
ストア時には、アドレスバス１１８からアドレスを、書き込み用バス１２２から書き込みデータをそれぞれ受け取って、リカバリバッファ１１４にメモリセルのデータを読み出してからメモリセルにデータを書き込む。ストアが終了した時点で、ヒット信号１１７も確定し、書き込みが許可（ヒット）であったか、不許可（ミスヒット）であったか確定する。ヒット信号１１７が「ヒット」である場合は、問題なく次の処理を実行できるが、ヒット信号が「ミスヒット」であった場合、キャッシュデータアレイ１１２のデータをもとに戻す必要が生じる。この場合に以下のリカバリ処理をする必要がある。
【００５０】
リカバリ処理は、アドレスバス１１８からアドレスを受け、また、リカバリバッファ１１４のデータをセレクタ１２４を切り替えることによりキャッシュデータアレイ１１２に入れ、メモリセルにデータを書き込む。セレクタ１２４の制御はヒット信号１１７を受けた制御回路１１６の出力である制御信号１２０によって行う。通常このヒット信号１１７が「ミスヒット」になる可能性は小さいので、リカバリ処理はほとんど行う必要がない。従って通常は、ストアは１サイクルで終了することになる。「ミスヒット」時には、１ライン（２５６ビット）のデータの置き換えが必要であり、置き換えに１０数サイクルかかるが、リカバリ処理は１サイクルであるのでリカバリ処理の割合は小さい。
【００５１】
従来のストアはヒット信号が確定してから書き込みを行っているので、ストアが終了するまでに２サイクルかかっていた。しかし、本実施例では、従来方式に比べて半分のストア処理時間で済むことになる。すなわち、ストアがロードと同様に１サイクルで実現できる。従って、マイクロプロセッサのパイプラインのメモリアクセスステージも１サイクルで済み、パイプラインの流れの乱れもなく高速性能の向上が図れる。
【００５２】
なお、本実施例では、ライトの機能をストア機能で置き換えることができるので、制御回路を簡単にする場合は、ライトをなくすることもできる。
【００５３】
＜実施例３＞
図１０は、実施例２で述べた本発明に係わるキャッシュメモリを１次キャッシュに用いたコンピュータシステムのブロック図である。マイクロプロセッサ１３０は、半導体集積回路製造技術を用いて単結晶シリコンのような１個の半導体基板に形成され、１次キャッシュ１３２と中央処理装置（ＣＰＵ）１３４とを内蔵している。また、マイクロプロセッサ１３０はレジンモールド技術等により樹脂封止される。マイクロプロセッサ１３０と２次キャッシュ１３６との間は、３２ビット幅のデータバス１３８で接続されている。また、１次キャッシュ１３２と中央処理装置１３４との間は、３２ビット幅の読み出し用バス１４０および３２ビット幅の書き込み用バス１４２で接続されている。なお、図１０では、データバスのみが記載されており、データ転送に必要なアドレスバスや制御信号の記載は省略されている。
【００５４】
図１１には、１次キャッシュ１３２内のキャッシュデータアレイ１１２のデータの入れ替えに必要なバッファを含む構成が示される。書き込み用バス１４２と読み出し用バス１４０とは中央処理装置１３４とバスコントローラ１６６に接続され、バスコントローラ１６６はデータバス１３８と接続される。キャッシュタグアレイを用いた検索時のキャッシュデータアレイ１１２へのデータの入出力は３２ビット幅で行われる。また、ミスヒットの置き換え時のキャッシュデータアレイ１１２へのデータの入出力は６４ビット幅で行われる。図６の２つのメモリアレイ１４０のバンクｂａｎｋｉ（ｉは１〜８のうちの１つ）のどちらか１つを選択するか、２つを同時に選択するかによって、データの入出力幅が異なるようにするものである。  バンクを１つ、選択する場合は、データの入出力は３２ビット幅である。バンクを２つ選択する場合は、データの入出力は６４ビット幅である。
【００５５】
１次キャッシュと２次キャッシュのデータを入れ替える場合、キャッシュデータアレイ１１２のデータをバス１５４を介してラインバッファ１５０に読み出すと同時に、２次キャッシュ１３６のデータをライトバッファ１５２及びバス１５６を介してキャッシュデータアレイ１１２に書き込むことができる。キャッシュデータアレイ１１２の１ラインが２５６ビットで、バス１５４、１５６が６４ビット幅であるので、１ラインの読み出しと書き込みが４サイクルで済む。
【００５６】
一方、従来技術のメモリをキャッシュデータアレイ１１２に適用した場合では、１ラインの読み出しと書き込みが８サイクル必要になる。従って、従来技術に比べて、キャッシュデータアレイの動作時間（サイクル数）が半分になる。このため１次キャッシュには別の動作をさせることが可能となる。また、別の動作をさせない場合は、消費電力が低減できる。
【００５７】
＜実施例４＞
実施例１では、データの読み出しと書き込みとの連続動作が同一アドレスに対して１サイクルで実行される例が示された。この連続する読み出しと書き込みとをそれぞれ別のアドレスに対して実行することも可能である。この動作については、以下に説明する実施例４の動作例として説明する。
【００５８】
図１２は、本発明に係る半導体記憶装置の他の実施例を示す回路図である。半導体記憶装置４００は、バンク（ＢＡＮＫＡ１〜ＢＡＮＫＡｎ）内にローカルビット線（ＬＢＬ、ＬＢＬＢ）に接続されるプリチャージ回路１０９を有していることが、実施例１の半導体記憶装置１００と異なる点で、その他は同一である。但し、図１２では、ワード線ＷＬ２で選択されるメモリセルＣＥＬＬ２も示されている。プリチャージ回路１０９がバンク内のローカルビット線（ＬＢＬ、ＬＢＬＢ）に接続されて設けられることによって、実施例１の半導体記憶装置１００よりもローカルビット線（ＬＢＬ、ＬＢＬＢ）のプリチャージを高速にできる。従って、プリチャージ時間を短くすることが可能となり、１サイクルの時間を短くすることができる。なお、実施例１の半導体記憶装置１００と同様にセンスアンプ・ラッチ回路１０４は図２に示されるセンスアンプ・ラッチ回路１０５で置き換えてもよい。
【００５９】
図１３には、半導体記憶装置４００の読み出しと書き込みの連続動作の波形が示される。はじめにメモリセルＣＥＬＬ１のデータが読み出した後、連続して、メモリセルＣＥＬＬ２へデータが書き込まれる。
【００６０】
動作を開始する前に、読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とローカルビット線（ＬＢＬ、ＬＢＬＢ）は、信号線ＥＱ１、ＥＱ２が“Ｌ”にされることによって、プリチャージ回路１０８、１０９により“Ｈ”にプリチャージされる。
【００６１】
読み出し動作は、まず、信号線ＥＱ１、ＥＱ２が“Ｈ”にされ、プリチャージが中止され、それと同時に、ワード線ＷＬ１が“Ｈ”にされ、プリチャージされたローカルビット線（ＬＢＬ、ＬＢＬＢ）がメモリセルＣＥＬＬ１により放電され電位差が生じさせられる。ワード線ＷＬ１の立ち上がりと同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷが“Ｈ”から“Ｌ”にされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とが接続されて、メモリセルＣＥＬＬ１により生じたローカルビット線（ＬＢＬ、ＬＢＬＢ）の電位差が読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）に伝えられる。さらにこの電位差がセンスアンプ・ラッチ回路１０４に伝えられ、センスアンプで増幅して信号線ＯＵＴにデータが出力される。
【００６２】
センスアンプに電位差が伝えられた時点で、ワード線ＷＬ１が“Ｈ”から“Ｌ”にされて、メモリセルＣＥＬＬ１からのデータ読み出しが中止される。同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷが“Ｌ”から“Ｈ”にされて、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタがオフにされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とが切り離される。その後すぐに今度はワード線ＷＬ２が“Ｈ”にされて、メモリセルＣＥＬＬ２にデータの書き込みが行われる。ワード線ＷＬ２の立ち上がりと同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＷＳＷが“Ｌ”から“Ｈ”にされて、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＮチャネル型ＭＯＳトランジスタがオンにされて、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と書き込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）とが接続され、書き込み動作が開始される。書き込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）は、読み出し動作中に予め充放電を終えているので、書き込み動作が始まってからは、容量の小さいローカルビット線（ＬＢＬ、ＬＢＬＢ）のみが充放電されれば、信号がメモリセルＣＥＬＬ２に伝えられ、書き込みが高速に終了される。書き込み終了後は、ワード線ＷＬ２が“Ｈ”から“Ｌ”にされ、同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＷＳＷが“Ｈ”から“Ｌ”にされて、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＮチャネル型ＭＯＳトランジスタがオフにされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と書き込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）とが切り離される。その後、信号線ＥＱ１、ＥＱ２が“Ｌ”にされ、読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）とローカルビット線（ＬＢＬ、ＬＢＬＢ）とがプリチャージ回路１０８、１０９により”Ｈ”にプリチャージされ、１サイクルの動作が終了する。
【００６３】
本実施例では、読み出しと書き込みを同一のバンクのメモリセルに対して行なったが、別々のバンクのメモリセルに対して行うことも可能である。
【００６４】
ローカルビット線（ＬＢＬ、ＬＢＬＢ）は、読み出し・書き込み・プリチャージという動作が１サイクルで実行され、読み出し用グローバルビット線（ＲＧＢＬ、ＲＧＢＬＢ）は、読み出し・プリチャージという動作が１サイクルで実行され、書き込み用グローバルビット線（ＷＧＢＬ、ＷＧＢＬＢ）は、書き込み動作のみが１サイクルで実行される。つまり、グローバルビット線は読み出し用と書き込み用にそれぞれ専用に使われ、ローカルビット線では読み出し動作と書き込み動作が連続して実行される。ただし、読み出し動作と書き込み動作の間にプリチャージ動作をする必要はない。
【００６５】
なお、図１３ではプリチャージは１サイクルの最後にするように記載されているが、プリチャージは読み出しの前に行われるようにすればよい。すなわち、１サイクルの最初にプリチャージ行うように記載するものと同一である。
【００６６】
これは、バンク内をシングルポートとして利用し、メモリマクロ全体では、２ポートとして利用している。つまり、バンクを２ポートメモリセルのように利用していることになる。半導体記憶装置４００は、あるアドレスのデータ読み出しと別のアドレスへのデータ書き込みとを同一サイクルで実行できる２ポートメモリとなる。容量の大きいグローバルビット線は２ポートとして使用し、容量の小さいローカルビット線はパイプライン的（直列動作的）に１ポートとして使用するようにされる。
【００６７】
＜実施例５＞
実施例４では、２組のグローバルビット線を読み出し用と書き込み用にそれぞれ用いることにより１サイクルで読み出しと書き込みを連続して実行した。これに対して、２組のグローバルビット線を読み出し時にグローバルビット線を２組用いることにより、１サイクルで２つの異なるアドレスのデータを読み出すことができる２ポートメモリを実現できる。言い換えれば、１つのデータの読み出しを従来の半分のサイクルで実行できる。この動作については、以下に説明する実施例５の動作例として説明する。
【００６８】
図１４は、本発明に係る半導体記憶装置の他の実施例を示す回路図である。半導体記憶装置５００は、バンク（ＢＡＮＫＢ１〜ＢＡＮＫＢｎ）内にローカルビット線（ＬＢＬ、ＬＢＬＢ）に接続される負荷トランジスタをＭＰ５５、ＭＰ５６有していること、  Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）がＰチャネル型ＭＯＳトランジスタのみで構成されること、及び２対のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１、ＲＧＢＬ２、ＲＧＢＬＢ２）のそれぞれに読み出し回路（センスアンプ・ラッチ回路１０４）及び書き込み回路（ライトアンプ回路１０２）が接続されることが、実施例１の半導体記憶装置１００と異なる点で、その他は同一である。なお、実施例１の半導体記憶装置１００と同様にセンスアンプ・ラッチ回路１０４は図２に示されるセンスアンプ・ラッチ回路１０５で置き換えてもよい。
【００６９】
メモリセルＣＥＬＬ１、ＣＥＬＬ２は、それぞれワード線ＷＬ１、ＷＬ２に接続される。バンク内のビット線であるローカルビット線（ＬＢＬ、ＬＢＬＢ）は、バンクに隣接されて形成されるＹスイッチ（ＹＳＷ１〜ＹＳＷｎ）を介して、バンクを横断するようにローカルビット線（ＬＢＬ、ＬＢＬＢ）と並行に形成されるグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１、ＲＧＢＬ２、ＲＧＢＬＢ２）に接続される。ローカルビット線（ＬＢＬ、ＬＢＬＢ）は、負荷用Ｐチャネル型ＭＯＳトランジスタＭＰ５５、ＭＰ５６に接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ５５、ＭＰ５６のゲートは接地電位に接続される。グロ−バルビット線は第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）と、第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）に分けられている。第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）は、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタＭＰ５１、ＭＰ５３を介してローカルビット線（ＬＢＬ、ＬＢＬＢ）と接続され、またセンスアンプ・ラッチ回路１０４に接続される。第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）は、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタＭＰ５２、ＭＰ５４を介してローカルビット線（ＬＢＬ、ＬＢＬＢ）と接続され、またセンスアンプ・ラッチ回路１０４に接続される。Ｐチャネル型ＭＯＳトランジスタＭＰ５１、ＭＰ５３のゲートには、信号線ＲＳＷ１が接続され、Ｐチャネル型ＭＯＳトランジスタＭＰ５２、ＭＰ５４のゲートには、信号線ＲＳＷ２が接続される。
【００７０】
デコーダおよびワードドライバ１０１はいずれか１つのバンクの１つのワード線を選択する回路である。Ｙスイッチ制御回路１０６はＹスイッチ（ＹＳＷ１〜ＹＳＷｎ）を制御する回路である。第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）及び第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）にはプリチャージ回路１０８がそれぞれ接続される。信号線ＥＱ３及び信号線ＥＱ４は、プリチャージ回路１０８の制御をそれぞれ行う。信号線ＯＵＴ１からは第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）から読み出されたデータが出力され、信号線ＯＵＴ２からは第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）から読み出されたデータが出力される。第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）及び第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）にはそれぞれライトアンプ回路１０２が接続される。
【００７１】
次に本実施例の回路において、始めにメモリセルＣＥＬＬ１のデータを読み出し、連続してメモリセルＣＥＬＬ２のデータを読み出す場合の動作を説明する。
【００７２】
動作を開始する前に、グローバルビット線（ＲＧＢＬ１、ＲＧＢＬ１、ＲＧＢＬ２、ＲＧＢＬＢ２）は、信号線ＥＱ３、ＥＱ４を“Ｌ”にして、プリチャージ回路１０８により“Ｈ”にプリチャージするようにされる。
【００７３】
次に信号線ＥＱ３が“Ｈ”にされ、第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）のプリチャージが中止される。それと同時に、ワード線ＷＬ１が“Ｈ”にされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）がメモリセルＣＥＬＬ１により放電され電位差が生じさせられる。ワード線ＷＬ１の立ち上がりと同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷ１が“Ｈ”から“Ｌ”にされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）が接続されて、メモリセルＣＥＬＬ１により生じたローカルビット線（ＬＢＬ、ＬＢＬＢ）の電位差が第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）に伝えられる。さらにこの電位差がセンスアンプ・ラッチ回路１０４に伝えられ、センスアンプで増幅して信号線ＯＵＴ１にデータが出力される。
【００７４】
センスアンプに電位差が伝えられた時点で、ワード線ＷＬ１が“Ｈ”から“Ｌ”にされ、メモリセルＣＥＬＬ１からのデータ読み出しが中止される。同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷ１が“Ｌ”から“Ｈ”にされ、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタがオフされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬＢ１）とが切り離される。また同時に、信号線ＥＱ３が“Ｈ”から“Ｌ”にしされ、第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬ１）がプリチャージ回路１０８により“Ｈ”にプリチャージされる。その後すぐに信号線ＥＱ２が“Ｈ”にされ、第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬ２）のプリチャージが中止される。、それと同時に、ワード線ＷＬ２が“Ｈ”にされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）がメモリセルＣＥＬＬ２により放電され電位差が生じさせられる。ワード線ＷＬ２の立ち上がりと同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷ２が“Ｈ”から“Ｌ”にされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）が接続されて、メモリセルＣＥＬＬ２により生じたローカルビット線（ＬＢＬ、ＬＢＬＢ）の電位差が第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）に伝えられる。さらにこの電位差がセンスアンプ・ラッチ回路１０４に伝えられ、センスアンプで増幅して信号線ＯＵＴ２にデータが出力される。
【００７５】
センスアンプに電位差が伝えられた時点で、ワード線ＷＬ２が“Ｈ”から“Ｌ”にされ、メモリセルＣＥＬＬ２からのデータ読み出しが中止される。同時に、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）の制御信号ＲＳＷ２が“Ｌ”から“Ｈ”にされ、Ｙスイッチ（ＹＳＷ１〜ＹＳＷｎ）のＰチャネル型ＭＯＳトランジスタがオフにされ、ローカルビット線（ＬＢＬ、ＬＢＬＢ）と第２のグローバルビット線（ＲＧＢＬ２、ＲＧＢＬＢ２）が切り離される。また同時に、信号線ＥＱ３が“Ｈ”から“Ｌ”にされ、第１のグローバルビット線（ＲＧＢＬ１、ＲＧＢＬ１）がプリチャージ回路１０８により“Ｈ”にプリチャージされる。以上により２つの異なるアドレスのデータを１サイクルで読み出すことができる。
【００７６】
なお、図１５ではプリチャージは１サイクルの最後にするように記載されているが、プリチャージは読み出しの前に行われるようにすればよい。すなわち、１サイクルの最初にプリチャージ行うように記載するものと同一である。
【００７７】
本実施例では、容量の大きいグローバルビット線は読み出し・プリチャージという動作を１サイクルで行い、容量の小さいローカルビット線は、１サイクルで２回の読み出し動作を行う。つまり、ローカルビット線での１回の読み出しは、半分のサイクルで行い、プリチャージは行わない。ローカルビット線をプリチャージする必要がないのは、容量の大きいグローバルビット線がプリチャージされており、ローカルビット線には、常にオン状態である負荷用Ｐチャネル型ＭＯＳトランジスタが接続されているので、ローカルビット線が電源電圧付近の電位に保たれている為である。このようにバンクを２ポートメモリセルのように使うことによって、高速に読み出し動作を連続して実行することが可能となる。
【００７８】
＜実施例６＞
図１６には、実施例２のキャッシュデータアレイ１１２とリカバリバッファ１１４とで構成される半導体記憶装置６００が示される。半導体記憶装置６００は、８つのメモリバンク（ＢＡＮＫ０〜ＢＡＮＫ７）と、８つのＹスイッチ回路（ＹＳＷ０〜ＹＳＷ７）と、Ｙスイッチデコード回路ＹＳＷＤと、ワードドライバＷＤと、ワードデコーダＷＤＥＣと、プリデコーダＰＤＥＣと、センスアンプ・ラッチ回路ＳＡＬと、ライトアンプＷＡと、リカバリバッファＲＢとで構成される。なお、半導体記憶装置６００のメモリバンク（ＢＡＮＫ０〜ＢＡＮＫ７）とＹスイッチ回路（ＹＳＷ０〜ＹＳＷ７）は、実施例１の半導体記憶装置１００のメモリバンク（ＢＡＮＫｎ）とＹスイッチ回路（ＹＳＷｎ）の回路構成及びレイアウトと同一である。
【００７９】
メモリセルアレイは８つのバンク（ＢＡＮＫ０〜ＢＡＮＫ７）に分割され、各バンクは６４本のワード線×２５６ビットのカラムを有している。メモリセルアレイは６トランジスタのシングルポートＳＲＡＭセルで構成される。バンク内のローカルビット線対（ＢＬ、／ＢＬ）はＮチャネル型ＭＯＳトランジスタのＹスイッチＹＳＷを介して書き込み用グローバルビット線対（ＢＧＷ、／ＢＧＷ）に接続される。ローカルビット線対（ＢＬ、／ＢＬ）はＰチャネル型ＭＯＳトランジスタのＹスイッチＹＳＷを介して読み出し用グローバルビット線対（ＢＧＲ、／ＢＧＲ）に接続される。
【００８０】
読み出し動作中、選択されたメモリセルの信号が読み出し用グローバルビット線対（ＢＧＲ、／ＢＧＲ）に伝達されるように、選択信号ＹＲのうちの１つが“Ｌ”になりＰチャネル型ＭＯＳトランジスタがオンにされる。読み出し用グローバルビット線対（ＢＧＲ、／ＢＧＲ）に伝達された信号はセンスアンプ・ラッチ回路ＳＡＬで検出・増幅され、リードバスＲＢＵＳに出力される。リードバスＲＢＵＳは３２ビット幅である。なお、センスアンプ・ラッチ回路ＳＡＬは図２に示される差動型センスアンプ（センスアンプ・ラッチ回路１０５）を使用している。
【００８１】
書き込み動作中、ライトバスＷＢＵＳからライトアンプＷＡを介して入力されるデータが書き込み用グローバルビット線対（ＢＧＷ、／ＢＧＷ）に伝達されるように、選択信号ＹＷのうちの１つが“Ｈ”になりＮチャネル型ＭＯＳトランジスタがオンにされる。ライトバスＷＢＵＳも３２ビット幅である。
【００８２】
アドレスバスＡＢＵＳからアドレスがクロックＣＬＫに同期してプリデコーダＰＤＥＣに入力され、デコードされる。さらに、プリデコーダＰＤＥＣの出力がワードデコーダＷＤＥＣに入力され、デコードされる。ワードデコーダＷＤＥＣの出力がワードドライバＷＤに入力されて、ワード線ＷＬが選択される。
【００８３】
図１７には、半導体記憶装置６００のビット線容量が示される。半導体記憶装置６００のビット線容量は、グローバルビット線を用いない同一記憶容量の従来技術のメモリ（以下、実施例６内の説明で単に従来技術のメモリという。）と比べて約４５％削減することができる。ビット線（ローカルビット線）に接続されるメモリセルの容量はＭｅｍｏｒｙ  Ｃｅｌｌと表記している。（  ）内の数字はメモリセルの数を表している。半導体記憶装置６００は８つのバンクに分割しているため、メモリセルの数は従来技術のメモリと比べて１／８になる。ビット線（ローカルビット線）自身の容量はＢＬと表記されている。（  ）内のＭ２は第２層のメタルを表している。すなわち、ビット線が第２層目のメタルを使用していることを示している。グローバルビット線自身の容量はＢＧと表記されている。（  ）内のＭ４は第４層のメタルを表している。すなわち、グローバルビット線が第４層目のメタルを使用していることを示している。ローカルビット線とグローバルビット線とを接続するＹスイッチ回路の容量はＹＳＷと表記されている。グローバルビット線は第４層目（最上層）のメタルを使用するため、グローバルビット線の単位長さ当たりの容量（０．１１ｆＦ／μｍ）はローカルビット線の単位長さ当たりの容量（０．１９ｆＦ／μｍ）よりも小さくなる。従って、半導体記憶装置６００のグローバルビット線の長さは、従来技術のメモリのビット線の長さと同程度であるが、半導体記憶装置６００のグローバルビット線の容量は従来技術のメモリのビット線の容量よりも小さくなっている。
【００８４】
図１８には、半導体記憶装置６００のシミュレーション波形が示される。動作電源電圧は２．５Ｖで、動作周囲温度は７５℃の条件でのシミュレーション結果である。メモリセルから読み出された信号が読み出し用グローバルビット線対（ＢＧＲ、／ＢＧＲ）に伝達される間に、ライトアンプＷＡは書き込み用グローバルビット線対（ＢＧＷ、／ＢＧＷ）を駆動することができる。読み出し動作の後、ＹスイッチＹＳＷのＮチャネル型ＭＯＳトランジスタをオンにし、ローカルビット線対（ＢＬ、／ＢＬ）に関しての読み出し動作と書き込み動作との間にプリチャージをすることなく、書き込みデータをローカルビット線対（ＢＬ、／ＢＬ）にすぐに伝達することができる。書き込みデータがメモリセルに書き込まれている間に読み出し用グローバルビット線対（ＢＧＲ、／ＢＧＲ）のプリチャージが行うことができる。書き込み用グローバルビット線対（ＢＧＷ、／ＢＧＷ）のプリチャージは全く必要ない。すなわち、ローカルビット線対（ＢＬ、／ＢＬ）では、読み出し（Ｒｅａｄ）、書き込み（Ｗｒｉｔｅ）、プリチャージ（Ｐｒｅｃｈａｒｇｅ）の順番で行われる。読み出し用グローバルビット線対（ＢＧＲ、／ＢＧＲ）では、読み出し（Ｒｅａｄ）、プリチャージ（Ｐｒｅｃｈａｒｇｅ）の順番で行われる。書き込み用グローバルビット線対（ＢＧＷ、／ＢＧＷ）では、書き込み（Ｗｒｉｔｅ）のみが行われる。従って、読み出し用グローバルビット線対（ＢＧＲ、／ＢＧＲ）での読み出し（Ｒｅａｄ）と書き込み用グローバルビット線対（ＢＧＷ、／ＢＧＷ）での書き込み（Ｗｒｉｔｅ）が並行に行われている。
【００８５】
図１８に示されるシミュレーション結果によると、半導体記憶装置６００は、読み出しと書き込みとの２つの動作が３．５ｎｓで実現できるようにされる。すなわち、半導体記憶装置６００は、動作周波数２８５ＭＨｚの１サイクルで読み出しと書き込みとの動作が実行される。
【００８６】
図１９には、半導体記憶装置６００と従来技術のメモリとのサイクルタイムの比較が示される。半導体記憶装置６００のサイクルタイムは従来技術のメモリよりも４８％短くなる。従来技術のメモリは、読み出し用グローバルビット線対も書き込み用グローバルビット線対も有さない。従って、読み出しと書き込みの両方を行うためには、２倍のサイクルタイムが必要になる。半導体記憶装置６００においては、容量の小さいローカルビット線（ＢＬ、／ＢＬ）をパイプライン的（図１９では、Ｐｉｐｅｌｉｎｅｄと表記されている。）に使用するようにされ、容量の大きい２つのグローバルビット線（ＢＧＲ、／ＢＧＲ；ＢＧＷ、／ＢＧＷ）を２ポート（図１９では、２−ｐｏｒｔ  と表記されている。）として使用するようにされる。図１９の（  ）内の数字はビット線の負荷容量を示している。
【００８７】
なお、読み出しはＲｅａｄ又はＲと、書き込みはＷｒｉｔｅ又はＷと、プリチャージはＰｒｅｃｈａｒｇｅ又はＰｃと表記されている。ビット線又はローカルビット線はＢＬと、読み出し用グローバルビット線はＢＧＲと、書き込み用グローバルビット線はＢＧＷと表記されている。
【００８８】
図２０には、センスアンプ・ラッチ回路ＳＡＬの回路構成とシミュレーション波形が示される。動作電源電圧は２．５Ｖで、動作周囲温度は７５℃の条件でのシミュレーション結果である。ワード線ＷＬが立ち上がってからリードバスＲＢＵＳ（Ｒｅａｄ  Ｂｕｓ）にデータが読み出されるまでの時間は、１．３ｎｓである。読み出し用グローバルビット線はＢＧＲと、１段目のセンスアンプＳＡ１の出力線はＳＯ１と、２段目のセンスアンプＳＡ２の出力線はＳＯ２と、３段目のセンスアンプＳＡ３の出力線はＳＯ３と表記されている。なお、センスアンプ活性化信号ＳＡ＿ＥＮは読み出し用グローバルビット線（ＢＧＲ、／ＢＧＲ）に電位差が生じる前に活性化（Ｈレベル）にされている。すなわち、タイミングフリーのセンスアンプであることを示している。
【００８９】
図２１には、半導体記憶装置６００の試作品の写真のコピーが示される。ワードデコーダＷＤＥＣ、ワードドライバＷＤ及びＹスイッチデコー回路ＹＳＷは、Ｄｅｃｏｄｅｒ  ／  Ｗｏｒｄ  Ｄｒｉｖｅｒと表示されている領域に配置されている。センスアンプ・ラッチ回路ＳＡＬ、ライトアンプＷＡ及びリカバリバッファＲＢは、Ｒｅａｄ  ／  Ｗｒｉｔｅ  ａｍｐｌｉｆｉｅｒ  ／  ＲＢと表示されている領域に配置されている。リードバスＲＢＵＳの配線は、Ｒｅａｄ  Ｂｕｓと表示されている領域に配置されている。ライトバスＷＢＵＳの配線は、Ｗｒｉｔｅ  Ｂｕｓと表示されている領域に配置されている。プリデデコーダＰＤＥＣとその他必要な回路は、Ｐｅｒｉｐｈｅｒａｌと表示されている領域に配置されている。
【００９０】
半導体記憶装置６００は、０．３５μｍ、４層金属配線、ＣＭＯＳ技術で製造されている。  Ｎチャネル型ＭＯＳトランジスタ及びＰチャネル型ＭＯＳトランジスタのゲート長は、０．４μｍである。金属配線のピッチは、１．４μｍである。半導体記憶装置６００の大きさは、１．５ｍｍ×３．５６ｍｍである。
【００９１】
図２２には、半導体記憶装置６００の実測の動作波形が示される。２８５ＭＨｚのクロック（Ｃｌｏｃｋ）と、ワード線ＷＬ（Ｗｏｒｄ  Ｌｉｎｅ）と、ライトバスＷＢＵＳ（Ｗｒｉｔｅ  Ｂｕｓ）と、リードバスＲＢＵＳ（Ｒｅａｄ  Ｂｕｓ）の波形が示されている。横軸は時間で、縦軸は出力電圧が示されている。１サイクルは３．５ｎｓで、アクセスタイムは２ｎｓである。従って、読み出しと書き込み動作は動作周波数２８５ＭＨｚの１サイクルで実行されている。  また、半導体記憶装置６００の特長は、以下の通りである。
【００９２】
（１）記憶容量：４Ｋ×３２ビット（１６Ｋバイト）
（２）読み出しポート：１つ
（３）書き込みポート：１つ
（４）供給電源電圧：２．５Ｖ
（５）サイクルタイム：３．５ｎｓ
（６）クロックアクセスタイム：２．０ｎｓ
（７）消費電力：１３０ｍＷ（動作クロック周波数が２００ＭＨｚのとき）
（８）メモリセルサイズ：４．２×５．１６μｍ（６トランジスタ）
（９）チップサイズ：１．５×３．５６ｍｍ
（１０）プロセス：４層金属配線、０．３５μｍＣＭＯＳ
（１１）金属配線ピッチ：１．４μｍ
（１２）バンド幅：２．３Ｇバイト／ｓ
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることはいうまでもない。例えば、図１の半導体記憶装置のメモリセルはいわゆるスタティク型であるが、いわゆる１つのＭＯＳトランジスタと１つの容量からなるダイナミック型のものであってもよい。図８のキャッシュメモリはダイレクトマップ方式であるが、セットアソシアティブ方式或いはフルアソシアティブ方式であってもよい。キャッシュデータアレイ１１２の１ラインは２５６ビットであるが、１ラインは１２８ビット、５１２ビット等の入出力のデータ幅の整数倍であればよい。また、キャッシュデータアレイ１１２の入出力のデータ幅は３２ビット又は６４ビットであるが、１２８ビットであってもよい。図１０のマイクロプロセッサ１３０は、２次キャッシュを内蔵してもよい。また、２次キャッシュに図２のキャッシュメモリを用いてもよい。図１０のコンピュータシステムは２次キャッシュがないシステムであってもよい。すなわち、２次キャッシュの代わりに主記憶装置であってもよい。
【００９３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００９４】
すなわち、読み出しと書き込みのためのビット線の充放電とを並行して行うことができるため、読み出しと書き込みの連続動作を高速化でき、１サイクルで終えることが可能となる。。
【図面の簡単な説明】
【図１】実施例１に係る半導体記憶装置の回路図。
【図２】センスアンプ・ラッチ回路の他の実施例の回路図。
【図３】グローバルビット線をローカルビット線４対に対して１対形成した場合の回路図。
【図４】実施例１に係る半導体記憶装置のメモリマット部のレイアウト図。
【図５】実施例１の半導体記憶装置のメモリマット部の断面図。
【図６】実施例１の半導体記憶装置を用いた１６ＫＢのメモリのレイアウトイメージ図。
【図７】実施例１の半導体記憶装置の半導体記憶装置のストア時の動作波形図。
【図８】実施例１に係る半導体記憶装置を用いたキャッシュメモリ（実施例２）のブロック図。
【図９】実施例２のキャッシュメモリの動作波形図。
【図１０】実施例２に係わるキャッシュメモリを用いたコンピュータシステム（実施例３）のブロック図。
【図１１】実施例３の１次キャッシュの書き換えパスの要部ブロック図。
【図１２】実施例４に係る半導体記憶装置の回路図。
【図１３】実施例４の半導体記憶装置の動作波形図。
【図１４】実施例５に係る半導体記憶装置の回路図。
【図１５】実施例５の半導体記憶装置の動作波形図。
【図１６】実施例６に係る半導体記憶装置の回路図。
【図１７】実施例６に係る半導体記憶装置のビット線容量。
【図１８】実施例６に係る半導体記憶装置のシミュレーション動作波形図。
【図１９】実施例６に係る半導体記憶装置と従来技術のメモリとのサイクルタイムの比較。
【図２０】実施例６に係る半導体記憶装置のセンスアンプ・ラッチ回路の回路構成とシミュレーション波形。
【図２１】実施例６に係る半導体記憶装置の試作品の写真のコピー。
【図２２】実施例６に係る半導体記憶装置の試作品の動作波形図。
【符号の説明】
１０１……デコーダおよびワードドライバ
１０２……ライトアンプ回路
１０４、１５３、１５４……センスアンプ・ラッチ回路
１０６……Ｙスイッチ制御回路
１０８、１０９、１５１、１５２……プリチャージ回路
１１２……キャッシュデータアレイ
１１３……キャッシュタグアレイ
１１４……リカバリバッファ
１１５……比較器
１１６……制御回路
１１７……ヒット信号
１１８……アドレスバス
１２０……セレクタ制御信号
１２１、１４０……読み出し用バス
１２２、１４２……書き込み用バス
１２４……セレクタ
１２５、１２６……物理アドレス
１３０……マイクロプロセッサ
１３２……１次キャッシュ
１３４……ＣＰＵ
１３６……２次キャッシュ
１３８……データバス
１４０……メモリアレイ
１４２……デコーダおよびワードドライバおよびＹスイッチ制御回路
１４３……Ｙスイッチ
１４４……センスアンプ・ラッチ回路およびライトアンプ回路
１４５……信号線ＯＵＴの配線
１４６……信号線ＩＮの配線
１４７……プリデコーダおよび制御回路
ＬＢＬ、ＬＢＬＢ……ローカルビット線
ＷＧＢＬ、ＷＧＢＬＢ……書き込み用グローバルビット線
ＲＧＢＬ、ＲＧＢＬＢ……読み出し用グローバルビット線
ＭＮ……Ｎチャネル型ＭＯＳトランジスタ
ＭＰ……Ｐチャネル型ＭＯＳトランジスタ
ＩＮＶ……インバータ回路
ＮＡＮＤ……ナンド回路
ＣＥＬＬ……メモリセル
ＷＬ……ワード線
Ｎ、ＮＢ……メモリセル記憶ノード
ＥＱ……プリチャージ回路制御信号
ＲＳＷ……ＹＳＷのＰ型ＭＯＳトランジスタを制御する信号
ＷＳＷ……ＹＳＷのＮ型ＭＯＳトランジスタを制御する信号
ＢＡＮＫ１、ＢＡＮＫｎ  ……バンク
ＹＳＷ１、ＹＳＷｎ……Ｙスイッチ
ＳＡ、ＳＡ１、ＳＡ２、ＳＡ３……センスアンプ
ＳＡ＿ＥＮ……センスアンプ活性化信号
ＷＬＧ……ワード線の補強線
ＶＳＳ……グランド線
ＶＤＤ……電源線。
【図１】
0003579205.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
0003579205.tif 000020
【図２０】
0003579205.tif 000021
【図２１】
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【図２２】
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