(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に第１ゲート酸化膜を形成する工程と、
前記第１ゲート酸化膜上に、第１方向に縞模様形状のフローティングゲートを形成する工程と、
前記フローティングゲートと略直交しかつ重畳する第２方向に、縞模様形状の第１及び第２側面を有する層間絶縁膜、コントロールゲート及びキャップ酸化膜を夫々形成する工程と、
前記層間絶縁膜、コントロールゲート及びキャップ酸化膜の第２側面に側壁絶縁膜を形成する工程と、
前記コントロールゲート及び前記キャップ酸化膜の第２側面に残留する前記側壁絶縁膜と前記キャップ酸化膜とをマスクとして使用し、フローティングゲートをパターニングする工程と、
前記コントロールゲート及び前記キャップ酸化膜の第２側面側の前記半導体基板に、第２導電型の低濃度領域を形成する工程と、
前記フローティングゲート及び前記コントロールゲートの第１及び第２側面に、第２ゲート酸化膜を形成する工程と、
前記フローティングゲート及び前記コントロールゲートの第１及び第２側面に、側壁形状の選択ゲートと消去ゲートとを夫々形成する工程と、
前記キャップ酸化膜、前記選択ゲート及び前記消去ゲートをマスクとして使用し、前記半導体基板に第２導電型の高濃度領域を形成する工程と、
を含んで構成されたことを特徴とするフラッシュメモリセルの製造方法。
【請求項２】
前記第１ゲート酸化膜を形成する工程は、
該第１ゲート酸化膜を、２００〜５００Å程度の厚さに形成する構成である請求項１記載のフラッシュメモリセルの製造方法。
【請求項３】
前記キャップ酸化膜を形成する工程は、
該キャップ酸化膜を、酸化シリコンを化学気相蒸着方法で蒸着して形成する構成である請求項１又は２に記載のフラッシュメモリセルの製造方法。
【請求項４】
前記側壁絶縁膜を形成する工程は、
前記フローティングゲートと前記キャップ酸化膜とを覆うように絶縁物質を蒸着する工程と、
該絶縁物質を、前記キャップ酸化膜及び前記フローティングゲートが露出し、かつ、前記コントロールゲート及び前記キャップ酸化膜の第１及び第２側面に残留するようにエッチバックして形成する工程と、
を含んで構成された請求項１〜３のいずれか１つに記載のフラッシュメモリセルの製造方法。
【請求項５】
前記側壁絶縁膜を形成する工程は、
前記コントロールゲート及び前記キャップ酸化膜の第１側面に残留する前記絶縁物質を除去する工程を更に備える構成である請求項４記載のフラッシュメモリセルの製造方法。
【請求項６】
前記側壁絶縁膜を形成する工程は、
該側壁絶縁膜を、前記キャップ酸化膜と蝕刻率が異なる絶縁物質で形成する構成である請求項１〜５のいずれか１つに記載のフラッシュメモリセルの製造方法。
【請求項７】
前記側壁絶縁膜を形成する工程は、
該側壁絶縁膜を、ＰＳＧ(Phospho Silicate Glass)、ＢＳＧ(Boro Silicate Glass) もしくはＢＰＳＧ(Boro-Phospho Silicate Glass) で形成する構成である請求項１〜６のいずれか１つに記載のフラッシュメモリセルの製造方法。
【請求項８】
前記側壁絶縁膜を形成する工程は、
該側壁絶縁膜を、５００〜７００Å程度の厚さで形成する構成である請求項１〜７のいずれか１つに記載のフラッシュメモリセルの製造方法。
【請求項９】
前記低濃度領域を形成する工程は、
該低濃度領域を、前記フローティングゲートの縁部分と重畳されるように形成する構成である請求項１〜８のいずれか１つに記載のフラッシュメモリセルの製造方法。
【請求項１０】
前記第２ゲート酸化膜を形成する工程は、
該第２ゲート酸化膜を、２００〜４００Å程度の厚さで形成する構成である請求項１〜９のいずれか１つに記載のフラッシュメモリセルの製造方法。
【請求項１１】
第１導電型の半導体基板上に第１ゲート酸化膜を形成する工程と、
前記第１ゲート酸化膜上に、第１方向に縞模様形状のフローティングゲートを形成する工程と、
前記フローティングゲートと略直交しかつ重畳する第２方向に、縞模様形状の第１及び第２側面を有する層間絶縁膜、コントロールゲート及びキャップ酸化膜を夫々形成する工程と、
前記層間絶縁膜、コントロールゲート及びキャップ酸化膜の第１及び第２側面に側壁絶縁膜を形成する工程と、
前記層間絶縁膜、コントロールゲート及びキャップ酸化膜の第２側面に形成された側壁絶縁膜を除去する工程と
前記コントロールゲート及び前記キャップ酸化膜の第２側面に残留する前記側壁絶縁膜と前記キャップ酸化膜とをマスクとして使用し、フローティングゲートをパターニングする工程と、
前記コントロールゲート及び前記キャップ酸化膜の第２側面側の前記半導体基板に、第２導電型の低濃度領域を形成する工程と、
前記フローティングゲート及び前記コントロールゲートの第１及び第２側面に、熱酸化方法で第２ゲート酸化膜を形成する工程と、
前記フローティングゲート及び前記コントロールゲートの第１及び第２側面に、側壁形状の選択ゲートと消去ゲートとを夫々形成する工程と、
前記キャップ酸化膜、前記選択ゲート及び前記消去ゲートとをマスクとして使用し、前記半導体基板に第２導電型の高濃度領域を形成する工程と、
を含んで構成されたことを特徴とするフラッシュメモリセルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリセル(Flash Memory Cell) の製造方法に関し、特に、動作速度の向上を図る技術に関する。
【０００２】
【従来の技術】
フラッシュメモリセルは、フローティングゲート(floating gate) とコントロールゲート(control gate)とが積層された構造を有し、かつ、複数のメモリアレイセルに記録されたデータの同時消去が可能であるので、データの消去速度が早いという特徴を有する非活性メモリ素子である。
【０００３】
フラッシュメモリセルにデータを書き込む場合には、コントロールゲートに高電圧を印加することでチャネルを形成し、形成されたチャネルを介してコントロールゲートからフローティングゲートに、高温の熱電子(hot-electron)を注入させる。この場合、コントロールゲートに印加される電圧に対し、フローティングゲートに印加される電圧の比をカップリング比(coupling ratio)というが、このカップリング比が増大するほど、データの書込み効率が向上する。
【０００４】
フラッシュメモリセルからデータを消去する場合には、深く接合するソース領域に高電圧を印加することで、ファウラー−ノードハイム(Fowler-Nordheim) トンネリングのメカニズムにより、フローティングゲートの電子を、ソース領域もしくは半導体基板に注入させる。データを消去する効率を向上させるためには、フローティングゲート下部のゲート酸化膜の厚さを薄くすればよいが、これはフローティングゲートに印加できる電圧を低くし、カップリング比を減少させる。従って、カップリング比が減少しないようにし、データの書込み効率を向上させつつデータの消去効率を向上させねばならない。
【０００５】
図６は、従来の技術によるフラッシュメモリセルの製造工程図である。
図６（Ａ）に示す第１工程では、先ず、Ｐ型の半導体基板１１のフィールド領域上に、ＬＯＣＯＳ(Local Oxidation of Silicon)等の方法で、素子領域を限定するフィールド酸化膜１３を形成する。次に、半導体基板１１の露出部分を熱酸化し、ゲート酸化膜１５を形成する。そして、フィールド酸化膜１３及びゲート酸化膜１５上に不純物がドーピングされた多結晶シリコンを、化学気相蒸着(Chemical Vapor Deposition：以下、ＣＶＤと称する）方法で蒸着した後、フォトリソグラフィ方法により、チャネルの長手方法の第１方向に、縞模様形状にパターニングし、フローティングゲート１７を形成する。
【０００６】
図６（Ｂ）に示す第２工程では、フローティングゲート１７上に、酸化膜−窒化膜−酸化膜(Oxide−Nitride-Oxide ：以下、ＯＮＯと称する）構造を有する層間絶縁膜１９を形成する。
図６（Ｃ）に示す第３工程では、フィールド酸化膜１３及び層間絶縁膜１９を含む半導体基板１１上に、不純物がドーピングされた多結晶シリコンをＣＶＤ方法で蒸着する。そして、蒸着された多結晶シリコンをフォトリソグラフィ方法により、チャネルの長手方向と交叉する第２方向に、縞模様形状にパターニングし、コントロールゲート２１を形成する。この場合、チャネルの長手方向の第１方向であって縞模様形状に形成された層間絶縁膜１９、フローティングゲート１７及びゲート酸化膜１５は、コントロールゲート２１と重畳される部分を除いて除去される。
【０００７】
図６（Ｄ）に示す第４工程では、コントロールゲート２１をマスクとして使用し、半導体基板１１と反対特性を有する導電型のＮ型の不純物を高濃度でイオン注入し、ソース及びドレーン領域２３、２４を形成する。そして、ドレーン領域２４を囲むように、Ｎ型の不純物を低濃度で選択的にイオン注入し、二重拡散ドレーン構造を形成するための低濃度領域２５を、フローティングゲート１７と重畳されるように形成する。この場合、先ず、低濃度領域２５を形成し、ソース及びドレーン領域２３、２４を形成してもよい。
【０００８】
上述のごとく形成されたフラッシュメモリセルは、ソース領域２３を接地させた状態で、コントロールゲート２１に印加される電圧Ｖｇを、ドレーン領域２４に印加される電圧Ｖｄより大きくし、すなわち、Ｖｇ＞Ｖｄにしてチャネルで生成されるホット−エレクトロンをフローティングゲート１７に注入させてデータを書込む。一方、書込まれたデータを消去する場合は、コントロールゲート２１を接地させるか、または‘−’電圧を印加した状態で、ソース領域２３に電圧Ｖｓを印加し、フローティングゲート１７内の電子等をソース領域２３、もしくは半導体基板１１にトンネリングさせる。
【０００９】
【発明が解決しようとする課題】
しかし、上述の従来のフラッシュメモリセルでは、ゲート酸化膜１５を薄く形成した場合は、カップリング比が減少し、データの書込み効率が低下する一方、ゲート酸化膜１５を厚く形成した場合は、データの消去効率が低下するという問題点があった。また、ゲート酸化膜１５を薄く形成すると、データの書込み時に、フローティングゲート１７に注入される高温の熱電子によりゲート酸化膜１５が容易に損傷し、フラッシュメモリセルの信頼性が低下するだけでなく、ゲート酸化膜１５にトラップ(trap)された高温孔(hot hole)により、データの消去動作を数回反復すると、データが過消去されるという問題点もあった。
【００１０】
そこで、本発明は従来の問題点を鑑み、データの消去効率の低下を防止しつつ、カップリング比を増大させることで、データの書込み効率を向上させたフラッシュメモリセルの製造方法を提供することを目的とする。
また、データの書込み時に、フローティングゲートに注入される高温の熱電子により、ゲート酸化膜が損傷されることを防止したフラッシュメモリセルの製造方法を提供することを目的とする。
【００１１】
さらに、データの消去動作を数回反復しても、データの過消去が行われず、記録情報が損傷されることを防止したフラッシュメモリセルの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このため、請求項１記載の発明は、第１導電型の半導体基板上に第１ゲート酸化膜を形成する工程と、前記第１ゲート酸化膜上に、第１方向に縞模様形状のフローティングゲートを形成する工程と、前記フローティングゲートと略直交しかつ重畳する第２方向に、縞模様形状の第１及び第２側面を有する層間絶縁膜、コントロールゲート及びキャップ酸化膜を夫々形成する工程と、前記層間絶縁膜、コントロールゲート及びキャップ酸化膜の第２側面に側壁絶縁膜を形成する工程と、前記コントロールゲート及び前記キャップ酸化膜の第２側面に残留する前記側壁絶縁膜と前記キャップ酸化膜とをマスクとして使用し、フローティングゲートをパターニングする工程と、前記コントロールゲート及び前記キャップ酸化膜の第２側面側の前記半導体基板に、第２導電型の低濃度領域を形成する工程と、前記フローティングゲート及び前記コントロールゲートの第１及び第２側面に、第２ゲート酸化膜を形成する工程と、前記フローティングゲート及び前記コントロールゲートの第１及び第２側面に、側壁形状の選択ゲートと消去ゲートとを夫々形成する工程と、前記キャップ酸化膜、前記選択ゲート及び前記消去ゲートをマスクとして使用し、前記半導体基板に第２導電型の高濃度領域を形成する工程と、を含んでフラッシュメモリセルの製造方法を構成した。
【００１３】
かかる構成によれば、以下の工程を経てフラッシュメモリセルが製造される。
(1) 第１導電型の半導体基板上に第１ゲート酸化膜を形成する。
(2) 第１ゲート酸化膜上にフローティングゲートを形成する。
(3) 層間絶縁膜、コントロールゲート及びキャップ酸化膜を夫々形成する。
(4) 側壁絶縁膜を形成する。
【００１４】
(5) フローティングゲートをパターニングする。
(6) 第２導電型の低濃度領域を形成する。
(7) 第２ゲート酸化膜を形成する。
(8) 選択ゲートと消去ゲートを夫々形成する。
(9) 第２導電型の高濃度領域を形成する。
【００１５】
従って、データを書込む場合には、選択ゲートを介して高温の熱電子がフローティングゲートにソースサイド注入されるので、データの書込み速度が向上する。また、データを消去する場合には、フローティングゲートに注入された電子が第２ゲート酸化膜を介して消去ゲートにトンネリングされるので、第１ゲート酸化膜の信頼性が向上する。さらに、データを消去する場合には、選択ゲート下部のチャネル領域が’ターンオフ’されるので、データの過消去が防止される。
【００１６】
請求項２記載の発明は、前記第１ゲート酸化膜を形成する工程は、該第１ゲート酸化膜を、２００〜５００Å程度の厚さに形成する構成とした。
かかる構成によれば、第１ゲート酸化膜が厚く形成されるので、カップリング比が増大し、データの書込み効率が向上する。
請求項３記載の発明は、前記キャップ酸化膜を形成する工程は、該キャップ酸化膜を、酸化シリコンを化学気相蒸着方法で蒸着して形成する構成とした。
【００１７】
かかる構成によれば、キャップ酸化膜と側壁絶縁膜とは蝕刻率が異なるので、例えば、異方性蝕刻方法を施しても、キャップ酸化膜は蝕刻されない。
請求項４記載の発明は、前記側壁絶縁膜を形成する工程は、前記フローティングゲートと前記キャップ酸化膜とを覆うように絶縁物質を蒸着する工程と、該絶縁物質を、前記キャップ酸化膜及び前記フローティングゲートが露出し、かつ、前記コントロールゲート及び前記キャップ酸化膜の第１及び第２側面に残留するようにエッチバックして形成する工程と、を含んで構成した。
【００１８】
かかる構成によれば、側壁絶縁膜は、フローティングゲートとキャップ酸化膜とを覆うように絶縁物質を蒸着した後、絶縁物質をエッチバックして形成される。
請求項５記載の発明は、前記側壁絶縁膜を形成する工程は、前記コントロールゲート及び前記キャップ酸化膜の第１側面に残留する前記絶縁物質を除去する工程を更に備えた構成とした。
【００１９】
かかる構成によれば、側壁絶縁膜を形成する際に、コントロールゲート及びキャップ酸化膜の第１側面に残留する絶縁物質が除去される。
請求項６記載の発明は、前記側壁絶縁膜を形成する工程は、該側壁絶縁膜を、前記キャップ酸化膜と蝕刻率が異なる絶縁物質で形成する構成とした。
かかる構成によれば、キャップ酸化膜と側壁絶縁膜とは蝕刻率が異なるので、例えば、異方性蝕刻方法を施しても、キャップ酸化膜は蝕刻されない。
【００２０】
請求項７記載の発明は、前記側壁絶縁膜を形成する工程は、該側壁絶縁膜を、ＰＳＧ(Phospho Silicate Glass)、ＢＳＧ(Boro Silicate Glass) もしくはＢＰＳＧ(Boro-Phospho Silicate Glass) で形成する構成とした。
かかる構成によれば、側壁絶縁膜はＰＳＧ、ＢＳＧもしくはＢＰＳＧで構成されるので、キャップ酸化膜と側壁絶縁膜との蝕刻率が異なるようになる。
【００２１】
請求項８記載の発明は、前記側壁絶縁膜を形成する工程は、該側壁絶縁膜を、５００〜７００Å程度の厚さで形成する構成とした。
かかる構成によれば、キャップ酸化膜が充分な厚さに形成される。
請求項９記載の発明は、前記低濃度領域を形成する工程は、該低濃度領域を、前記フローティングゲートの縁部分と重畳されるように形成する構成とした。
【００２２】
かかる構成によれば、低濃度領域は、フローティングゲートの縁部分と重畳するように形成される。
請求項１０記載の発明は、前記第２ゲート酸化膜を形成する工程は、該第２ゲート酸化膜を、２００〜４００Å程度の厚さで形成する構成とした。
かかる構成によれば、データの消去時にフローティングゲートに注入された電子が、充分な厚さを有する第２ゲート酸化膜を介して消去ゲートにトンネリングされる。
【００２３】
請求項１１記載の発明は、第１導電型の半導体基板上に第１ゲート酸化膜を形成する工程と、前記第１ゲート酸化膜上に、第１方向に縞模様形状のフローティングゲートを形成する工程と、前記フローティングゲートと略直交しかつ重畳する第２方向に、縞模様形状の第１及び第２側面を有する層間絶縁膜、コントロールゲート及びキャップ酸化膜を夫々形成する工程と、前記層間絶縁膜、コントロールゲート及びキャップ酸化膜の第１及び第２側面に側壁絶縁膜を形成する工程と、前記層間絶縁膜、コントロールゲート及びキャップ酸化膜の第２側面に形成された側壁絶縁膜を除去する工程と、前記コントロールゲート及び前記キャップ酸化膜の第２側面に残留する前記側壁絶縁膜と前記キャップ酸化膜とをマスクとして使用し、フローティングゲートをパターニングする工程と、前記コントロールゲート及び前記キャップ酸化膜の第２側面側の前記半導体基板に、第２導電型の低濃度領域を形成する工程と、前記フローティングゲート及び前記コントロールゲートの第１及び第２側面に、熱酸化方法で第２ゲート酸化膜を形成する工程と、前記フローティングゲート及び前記コントロールゲートの第１及び第２側面に、側壁形状の選択ゲートと消去ゲートとを夫々形成する工程と、前記キャップ酸化膜、前記選択ゲート及び前記消去ゲートとをマスクとして使用し、前記半導体基板に第２導電型の高濃度領域を形成する工程と、を含んでフラッシュメモリセルの製造方法を構成した。
【００２４】
かかる構成によれば、以下の工程を経てフラッシュメモリセルが製造される。
(1) 第１導電型の半導体基板上に第１ゲート酸化膜を形成する。
(2) 第１ゲート酸化膜上にフローティングゲートを形成する。
(3) 層間絶縁膜、コントロールゲート及びキャップ酸化膜を夫々形成する。
(4) 側壁絶縁膜を形成する。
【００２５】
(5) コントロールゲート及びキャップ酸化膜の第２側面に形成された側壁絶縁膜を除去する。
(6) フローティングゲートをパターニングする。
(7) 第２導電型の低濃度領域を形成する。
(8) 第２ゲート酸化膜を形成する。
【００２６】
(9) 選択ゲートと消去ゲートを夫々形成する。
(10)第２導電型の高濃度領域を形成する。
従って、データを書込む場合には、選択ゲートを介して高温の熱電子がフローティングゲートにソースサイド注入されるので、データの書込み速度が向上する。また、データを消去する場合には、フローティングゲートに注入された電子が第２ゲート酸化膜を介して消去ゲートにトンネリングされるので、第１ゲート酸化膜の信頼性が向上する。さらに、データを消去する場合には、選択ゲート下部のチャネル領域が’ターンオフ’されるので、データの過消去が防止される。
【００２７】
【発明の実施の形態】
以下、添付図面を参照して、本発明を詳細に説明する。
図１〜図５は、本発明に係るフラッシュメモリセルの製造方法の一実施例を示す工程図である。
図１に示す第１工程では、先ず、Ｐ型（第１導電型）の半導体基板３１のフィールド領域上に、ＬＯＣＯＳ等の方法で素子領域を限定するフィールド酸化膜３３を形成する。次に、半導体基板３１の露出部分を、２００〜５００Å程度の厚さで熱酸化し、第１ゲート酸化膜３５を形成する。そして、フィールド酸化膜３３及び第１ゲート酸化膜３５上に、不純物がドーピングされた多結晶シリコンを、ＣＶＤ方法により３０００〜４０００Å程度の厚さで蒸着する。多結晶シリコンを、フォトリソグラフィ方法により、チャネルの長手方向の第１方向に縞模様形状にパターニングし、フローティングゲート３７を形成する。
【００２８】
図２に示す第２工程では、フローティングゲート３７上に、ＯＮＯ構造を有する層間絶縁膜３９を、２００〜５００Å程度の厚さで形成する。その後、フィールド酸化膜３３及び層間絶縁膜３９を含む半導体基板３１上に、不純物がドーピングされた多結晶シリコンを、ＣＶＤ方法により３０００〜４０００Å程度の厚さで蒸着し、この多結晶シリコン上に酸化シリコンを、ＣＶＤ方法により３０００〜４０００Å程度の厚さで蒸着する。多結晶シリコン及び酸化シリコンを、フォトリソグラフィ方法により、チャネルの長手方向と交叉する第２方向に縞模様形状にパターニングし、第１及び第２側面を有するコントロールゲート４１とキャップ酸化膜４３とを限定する。この時、層間絶縁膜３９もパターニングされる。
【００２９】
そして、上述した構造の全表面にキャップ酸化膜４３を形成する。キャップ酸化膜４３上に、ＣＶＤ方法で蒸着された酸化シリコンと蝕刻率が異なる絶縁物質、すなわち、ＰＳＧ(Phospho Silicate Glass)、ＢＳＧ(Boro Silicate Glass) 、ＢＰＳＧ(Boro-Phospho Silicate Glass) 等の絶縁物質を蒸着した後、反応性イオン蝕刻(Reactive Ion Etch) 等の異方性蝕刻方法で、キャップ酸化膜４３及びフローティングゲート３７が露出されるようにエッチバック(etch back) し、コントロールゲート４１及びキャップ酸化膜４３の第１及び第２側面に、５００〜７００Å程度の厚さの側壁絶縁膜４５を形成する。この場合、キャップ酸化膜４３は、上述した絶縁物質と蝕刻率が異なるので蝕刻されない。
【００３０】
図３に示す第３工程では、上述した構造の全表面に感光膜４７を塗布した後、露光及び現像し、コントロールゲート４１及びキャップ酸化膜４３の第１側面に形成された側壁絶縁膜４５を含むようにフローティングゲート３７の一側を露出させる。そして、感光膜４７をマスクとして使用し、コントロールゲート４１及びキャップ酸化膜４３の第１側面に形成され、かつ、露出された側壁絶縁膜４５を湿式蝕刻して除去する。
【００３１】
図４に示す第４工程では、感光膜４７を除去する。そして、除去されない側壁絶縁膜４５、すなわち、コントロールゲート４１及びキャップ酸化膜４３の第２側面に残留する側壁絶縁膜４５とキャップ酸化膜４３とをマスクとして使用し、異方性蝕刻することで、フローティングゲート３７をパターニングする。上述した構造の全表面に感光膜４９を塗布した後、露光及び現像し、コントロールゲート４１及びキャップ酸化膜４３の第２側面を含むようにフローティングゲート３７の他側を露出させる。そして、感光膜４９をマスクとして使用し、半導体基板３１の他側の露出部分に、燐Ｐまたは砒素Ａｓ等のＮ型（第２導電型）の不純物を低濃度でイオン注入し、二重拡散ドレーン構造を形成するための、低濃度領域５１を形成する。この場合、低濃度領域５１を、フローティングゲート３７の縁部分と重畳されるように形成する。
【００３２】
図５に示す第５工程では、感光膜４９を除去する。そして、フローティングゲート３７及びコントロールゲート４１の露出された第１及び第２側面を、２００〜４００Å程度の厚さに酸化し、第２ゲート酸化膜５２を形成する。その後、不純物がドーピングされた他結晶シリコンを、ＣＶＤ方法で蒸着した後、反応性イオン蝕刻等の異方性蝕刻方法で、キャップ酸化膜４３及び第２ゲート酸化膜５２が露出されるようにエッチバック(etch back）し、フローティングゲート３７及びコントロールゲート４１の第１及び第２側面に、側壁形状の選択ゲート５３と消去ゲート５５とを形成する。この場合、消去ゲート５５は低濃度領域５１と重畳されるように形成される。
【００３３】
そして、キャップ酸化膜４３、選択ゲート５３及び消去ゲート５５をマスクとして使用し、半導体基板３１の一側及び他側に、燐Ｐまたは砒素Ａｓ等のＮ型の不純物を高濃度でイオン注入し、ソース及びドレーン領域５７、５８（高濃度領域）を形成する。この場合、ドレーン領域５８は、低濃度領域５１の消去ゲート５５と重畳された部分を除いた残り部分と重畳されるように形成される。前記において、半導体基板３１のフローティングゲート３７及び選択ゲート５３下部、すなわち、ソース領域５７と低濃度領域５１との間は、チャネル６３となる。チャネル６３は、選択ゲート５３により制御される第１チャネル領域６０と、フローティングゲート３７により制御される第２チャネル領域６０と、からなる。
【００３４】
上述の本発明により製造されたフラッシュメモリセルは、セルの選択可否を決定する選択ゲート５３、データの書込み及び消去を制御するコントロールゲート４１、データの書込み時に電子を貯蔵するフローティングゲート３７、及び、データの消去時にフローティングゲート３７に貯蔵された電子が注入される消去ゲート５５を有する。
【００３５】
上述のフラッシュメモリセルは、高温の熱電子が、フローティングゲート３７にソースサイド注入(source side injection) することで、データが書込まれる。すなわち、選択ゲート５３にしきい値電圧(threshold voltage) 以上の低電圧を印加し、第１チャネル領域６０を‘ターンオン’させた後、コントロールゲート４１とドレーン領域５８とに高電圧を印加すると、第１チャネル領域６０に生成された高温の熱電子が、フローティングゲート３７に注入されるので、データが書込まれる。この場合、データの書込み時に高温の熱電子が、フローティングゲート３７にソースサイド注入されるので、データの書込み速度を増加させ得る。また、第１ゲート酸化膜３５が厚く形成されるので、カップリング比が増大し、データの書込み効率の向上が可能になる。
【００３６】
これに対して、データの消去動作は、フローティングゲート３７に注入された電子を、第２ゲート酸化膜５２を介して消去ゲート５５に、ファウラー−ノードハイムメカニズムにより、トンネリングさせることで実現される。すなわち、消去ゲート５５に電子をトンネリングさせる場合、コントロールゲート４１とドレーン領域５８とに印加される電圧より、相対的に高い電圧を消去ゲート５５に印加し、フローティングゲート３７に注入された電子をトンネリングさせてデータの消去が行われる。この場合、選択ゲート５３とコントロールゲート４１とに負（−）電圧を印加すると、消去ゲート５５に相対的に低い電圧を印加してもデータが消去されるので、低電圧動作が可能になる。また、フローティングゲート４３に注入された電子を、薄く形成された第２ゲート酸化膜５２を介して消去ゲート５５にトンネリングさせるので、第１ゲート酸化膜３５の信頼性を向上させ得る。さらに、選択ゲート５３に負（−）電圧が印加されるので、第１チャネル領域６０が‘ターンオフ’されるので、データの過消去が防止され得る。
【００３７】
【発明の効果】
以上説明したように、請求項１又は請求項１１に記載の発明によれば、選択ゲートを形成してデータを書込むようにしたので、高温の熱電子がフローティングゲートにソースサイド注入され、データの書込み速度を向上させることができる。また、消去ゲートを形成してデータを消去するようにしたので、フローティングゲートに注入された電子が第２ゲート酸化膜を介して消去ゲートにトンネリングされ、第１ゲート酸化膜の信頼性を向上させることができる。さらに、データの消去時には、選択ゲート下部のチャネル領域が’ターンオフ’されるので、データの過消去を防止することができる。
【００３８】
請求項２記載の発明によれば、第１ゲート酸化膜が厚く形成されるので、カップリング比が増大し、データの書込み効率を向上させることができる。
請求項３記載の発明によれば、キャップ酸化膜と側壁絶縁膜との蝕刻率が異なるので、異方性蝕刻方法によりキャップ酸化膜を容易に形成することができる。請求項４記載の発明によれば、側壁絶縁膜は、フローティングゲートとキャップ酸化膜とを覆うように絶縁物質を蒸着した後、絶縁物質をエッチバックするだけで形成されるので、側壁絶縁膜を容易に形成することができる。
【００３９】
請求項５記載の発明によれば、側壁絶縁膜を形成する際に、コントロールゲート及びキャップ酸化膜の第１側面に残留する絶縁物質が除去されるので、側壁絶縁膜を形成する工程に続く工程を簡略化することができる。
請求項６記載の発明によれば、キャップ酸化膜と側壁絶縁膜との蝕刻率が異なるので、異方性蝕刻方法によりキャップ酸化膜を容易に形成することができる。
【００４０】
請求項７記載の発明によれば、側壁絶縁膜はＰＳＧ、ＢＳＧもしくはＢＰＳＧで構成されるので、キャップ酸化膜と側壁絶縁膜との蝕刻率が異なり、側壁絶縁膜を容易に形成することができる。
請求項８記載の発明によれば、キャップ酸化膜を充分な厚さに形成することができる。
【００４１】
請求項９記載の発明によれば、低濃度領域は、フローティングゲートの縁部分と重畳するように形成されるので、データの消去効率を向上することができる。請求項１０記載の発明によれば、データの消去時にフローティングゲートに注入された電子が、充分な厚さを有する第２ゲート酸化膜を介して消去ゲートにトンネリングされるので、データの過消去を防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施例における製造方法の第１工程を示す図
【図２】同上の第２工程を示す図
【図３】同上の第３工程を示す図
【図４】同上の第４工程を示す図
【図５】同上の第５工程を示す図
【図６】従来のフラッシュメモリセルの製造方法を示し、（Ａ）は第１工程図、（Ｂ）は第２工程図、（Ｃ）は第３工程図、（Ｄ）は第４工程図
【符号の説明】
３１：半導体基板
３５：第１ゲート酸化膜
３７：フローティングゲート
３９：層間絶縁膜
４１：コントロールゲート
４３：キャップ酸化膜
４５：側壁絶縁膜
５１：低濃度領域
５２：第２ゲート酸化膜
５３：選択ゲート
５５：消去ゲート
５７：ソース領域
５８：ドレーン領域
【図１】
0003542262.tif 000002
【図２】
0003542262.tif 000003
【図３】
0003542262.tif 000004
【図４】
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【図５】
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【図６】
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