(57)【特許請求の範囲】
【請求項１】
ニューロンＭＯＳトランジスタを備えたＭＯＳ回路であって、前記ニューロンＭＯＳトランジスタの入力信号が過渡状態にあるとき、該ニューロンＭＯＳトランジスタのフローティングゲートをフローティング状態とし、入力信号が静的状態にあるときは、前記フローティングゲートの電位を、ニューロンＭＯＳトランジスタの出力電位に応じた電位とすることを特徴とする低消費電力型ニューロンＭＯＳ回路。
【請求項２】
ニューロンＭＯＳトランジスタを含むＭＯＳ回路において、該ニューロンＭＯＳトランジスタで構成される回路の出力端子に接続された出力電位検出回路により制御される入力端子切り替え回路を有し、該入力端子切り替え回路から出力される信号により多入力端子の全ての端子を同一電位に設定する手段を有し、これにより貫通電流を抑制することを特徴とする低消費電力型ニューロンＭＯＳ回路。
【請求項３】
ニューロンＭＯＳトランジスタを含み、該ニューロンＭＯＳトランジスタの出力状態を順序回路にとりこみ、該出力状態を用いて次段以降に該出力状態を伝達し、上記ニューロンＭＯＳトランジスタ自体は電源およびグランドから開放し、貫通電流の経路をなくす構成を有し、
該ニューロンＭＯＳトランジスタの出力状態を順序回路にとりこみ、かつ該出力状態を用いて次段以降に該出力状態を伝達する動作の制御およびニューロンＭＯＳトランジスタ自体の電源又はグランドを接続および開放するための制御信号を生成する入力電位検出手段を入力端子に設けたことを特徴とする低消費電力型ニューロンＭＯＳ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ニューロンＭＯＳトランジスタで構成されたＭＯＳ回路に係わり、特に低消費電力を指向したニューロンＭＯＳ回路に関するものである。
【０００２】
【従来の技術】
多入力信号の積和演算と閾値論理処理を単体デバイスで行うことが可能であるニューロンＭＯＳトランジスタが提案されている。例として、文献１「Ｔａｄａｓｈｉ  Ｓｈｉｂａｔａ  ａｎｄ  Ｔａｄａｈｉｒｏ  Ｏｈｍｉ，Ａ  Ｆｕｎｃｔｉｏｎａｌ  ＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ  Ｆｅａｔｕｒｉｎｇ  Ｇａｔｅ−Ｌｅｖｅ１  Ｗｅｉｇｈｔｅｄ  Ｓｕｍ  ａｎｄ  Ｔｈｒｅｓｈｏ１ｄ  Ｏｐｅｒａｔｉｏｎｓ，ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅ１ｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏ１．３９，Ｎｏ．６，ｐｐ．１４４４−１４５５，１９９２」がある。文献１より抜粋した、ニューロンＭＯＳトランジスタの概念図を図１８に示す。図１８に示すように、複数の入力ゲートの容量とその各々に加わる電圧の積より求まる電荷量の和によってフローティングゲートに誘起される電荷量が、ある値に達するとＭＯＳトランジスタの閾値電圧を越えるゲート電圧が加わり、チャネルが形成され、トランジスタが導通状態となる。ＮＭＯＳトランジスタの場合を例にとると、この動作原理からニューロンＭＯＳトランジスタは静的状態で以下に示す２つのモードでリーク電流が発生することが判る。第１のモードは、多入力であるために、多入力の全てが１ｏｗ  １ｅｖｅ１でない場合はフローティングゲートとチャネル間の電圧（以降、ゲート電圧と呼ぶ）が完全に１ｏｗ  １ｅｖｅｌにはならずリーク電流すなわち貫通電流が流れるモードである。第２のモードは、多入力の全てが１ｏｗ  １ｅｖｅ１の場合でさえも、フローティングゲートが予めプリチャージされておらずフローティングである場合は、ｈｉｇｈ  １ｅｖｅ１信号の入力端子の容量和と、フローティングゲートとチャネル間の容量（以降、ゲート容量と呼ぶ）の容量比の逆数でｈｉｇｈ  １ｅｖｅ１の電圧が分割されるために、ゲート電圧は完全に１ｏｗ  １ｅｖｅ１にはならず、リーク電流すなわち貫通電流が発生するモードである。通常ＮＭＯＳトランジスタの閾値電圧以下の電圧領域ではサブスレッショルド電流が流れ、その特性は８０ｍｖ／ｄｅｃａｄｅ（０．０８ｖゲート電圧が変化すると電流が１桁変化する）であり、第２のモードもトランジスタが集積化された場合、重要であることが判る。以降、この２つのモードで流れる電流を併せて貫通電流と呼ぶ。
【０００３】
また、このニューロンＭＯＳトランジスタは標準的なＣＭＯＳ構成をとることも可能であり、標準的なＣＭＯＳ回路と混載されＭＯＳ集積回路の一部を構成することも可能である。例として、図１９（ａ）にＣＭＯＳインバータに類似の構造を持つ３入力の場合のニューロンＭＯＳ回路（以降、ニューロンＭＯＳインバータと呼ぶ）を示す。図１９（ａ）のニューロンＭＯＳインバータの容量だけに着目した場合を図１９（ｂ）に示す。この回路図から分かるように、フローティングゲート電位Ｖｆは、
【０００４】
【数１】
0003560849.tif 000002
【０００５】
となる。通常、ＶＯは電源電位（Ｖｄｄ）、Ｖ４はグランド電位（０）であり、ＶＯ≠Ｖ４が成り立つ。このため、如何なる容量であれ、０〈Ｖｆ〈Ｖｄｄであり、中間電位を採ることが判る。図１９（ａ）に示すように、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの閾値電圧を各々Ｖｔｈｎ、Ｖｔｈｐとすると、０〈Ｖｆ≧ＶｔｈｎとＶｄｄ＋Ｖｔｈｐ≧Ｖｆ〈Ｖｄｄの電圧領域では先に説明した第２のモードで電流が流れ、各々、ＮＭＯＳ、ＰＭＯＳトランジスタのサブスレッショルド電流が流れることになる。また、Ｖｔｈｎ〈Ｖｆ〈Ｖｄｄ＋Ｖｔｈｐの電圧領域では第１のモードで電流が流れ、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの両方が同時に導通状態になり貫通電流が流れることになる。例として、図１９（ａ）の回路において入力端子５１０１と５１０２に時間依存電圧波形を入力し、入力端子５１０３は常にグランド電位に固定した場合の回路シミュレーション結果を図２０、図２１に示す。図２０からフローティングゲートが中間電位をとることが判る。また、予め０Ｖにプリセットしてあるために、入力端子の電位が全てグランド電位に等しい時にはフローティングゲートも０Ｖになっている。図２１に図２０の電圧波形が入力された場合の電源から流れ出る電流波形を示した。標準的なＣＭＯＳインバータの場合はＰＭＯＳトランジスタが導通状態になる時のスイッチング時にだけスパイク波形の電流が流れるが、このニューロンＭＯＳインバータの場合は静的状態において、貫通電流が流れていることが判る。スイッチングの頻度が低いまたは動作周波数が低い場合は、特にこの貫通電流のために消費電力の増大を招くことになる。
【０００６】
【発明が解決しようとする課題】
ニューロンＭＯＳトランジスタにより構成されるＭＯＳ回路では、フローティングゲートによりＭＯＳトランジスタの動作が制御されるために、上記で示したように原理的に静的状態において貫通電流が発生し、消費電力が増大するという問題があった。
【０００７】
本発明は、ニューロンＭＯＳ回路における静的状態で発生する貫通電流を抑制し、低消費電力化を実現する回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記問題点を解決するために、本発明においては以下の構成とした。
【０００９】
請求項１においては、ニューロンＭＯＳトランジスタを備えたＭＯＳ回路であって、前記ニューロンＭＯＳトランジスタの入力信号が過渡状態にあるとき、該ニューロンＭＯＳトランジスタのフローティングゲートをフローティング状態とし、入力信号が静的状態にあるときは、前記フローティングゲートの電位を、ニューロンＭＯＳトランジスタの出力電位に応じた電位とする構成とした。
【００１０】
請求項２においては、ニューロンＭＯＳトランジスタを含むＭＯＳ回路において、該ニューロンＭＯＳトランジスタで構成される回路の出力端子に接続された出力電位検出回路により制御される入力端子切り替え回路を有し、該入力端子切り替え回路から出力される信号により多入力端子の全ての端子を同一電位に設定する手段を有し、これにより貫通電流を抑制する構成としている。
【００１１】
請求項３においては、ニューロンＭＯＳトランジスタを含み、該ニューロンＭＯＳトランジスタの出力状態を順序回路にとりこみ、該出力状態を用いて次段以降に該出力状態を伝達し、上記ニューロンＭＯＳトランジスタ自体は電源およびグランドから開放し、貫通電流の経路をなくす構成を有し、該ニューロンＭＯＳトランジスタの出力状態を順序回路にとりこみ、かつ該出力状態を用いて次段以降に該出力状態を伝達する動作の制御およびニューロンＭＯＳトランジスタ自体の電源又はグランドを接続および開放するための制御信号を生成する入力電位検出手段を入力端子に設けた構成としている。
【００１３】
【発明の実施の形態】
本発明の実施の形態の基本構成は大別して３つに分類することができる。先ず最初は、複数入力端子全ての電位を出力端子の電位に応じて、電源電位又はグランド電位のどちらか一方に固定する方法である。この方法では、ニューロンＭＯＳ回路のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの同時に導通状態の発生による貫通電流を抑制することが可能となる。２番目は、出力端子の電位に応じて、フローティングゲートを電源電位又は、グランド電位のどちらかに固定する方法である。この方法では最初の方法で抑制される貫通電流と、フローティングゲートがＮＭＯＳトランジスタ、ＰＭＯＳトランジスタの閾値電圧以下の中間電位の状態で発生するサブスレッショルド電流による貫通電流も抑制することが可能となる。３番目は、静的状態になった時に、出力電位検出制御回路に含まれる順序回路に、ニューロンＭＯＳ回路の出力電位を取り込み、電位が電源電圧とグランド電位の中間電位である場合は同じ論理を構成出来る電源電位かグランド電位のどちらかに電位を調整して保持し、次段以降の回路にはその保持した電位を伝達し、ニューロンＭＯＳ回路を電源から開放する方法である。この方法では真に開放状態が実現された場合、静的状態においてニューロンＭＯＳ回路には電流が流れず、その期間においては消費電力をゼロとすることが可能となる。
【００１４】
〔第１の実施の形態〕
本発明の第１の実施の形態である低消費電力型３入力ニューロンＭＯＳ回路２００を図２に示す。入力端子２０１、２０２、２０３の電位が変化する過渡的状態の時は、ＮＭＯＳトランジスタ２５４とトランスミッションゲート（以降、ＴＧと略す。）ＴＧ３（２５３）を共に遮断状態にしフローティングゲート２１０をフローティングの状態にする。入力端子２０１、２０２、２０３の電位が固定され静的状態になった時、ＴＧ１（２５１）を導通状態とし、同時にＴＧ２（２５２）を、ＴＧ１（２５１）を制御する信号の逆相信号により遮断状態とする。この状態で、ニューロンＭＯＳインバータの出力端子２１１の電位がｈｉｇｈ  １ｅｖｅ１の場合はＮＭＯＳトランジスタ２５４が導通状態となり、フローティングゲート２１０はグランド電位になる。逆に、ニューロンＭＯＳインバータの出力電位が１ｏｗ  １ｅｖｅ１の場合はＮＭＯＳトランジスタ２５４は遮断状態となり、フローティングゲート２１０はグランドから切断された状態となる。一方、インバータ２５５で反転された電位は導通状態となっているＴＧ３（２５３）によりフローティングゲート２１０に伝達され、このゲート２１０をｈｉｇｈｌｅｖｅｌに固定される。したがって、静的状態においてはこれらの帰還を介して、ニューロンＭＯＳインバータの出力電位がｈｉｇｈ  １ｅｖｅ１の場合は、フローティングゲート２１０の電位は１ｏｗ  １ｅｖｅ１に固定され、ニューロンＭＯＳインバータの出力電位が１ｏｗ  １ｅｖｅ１の場合は、フローティングゲート２１０の電位はｈｉｇｈ  １ｅｖｅ１に固定される。この動作により、静的状態においてフローティングゲート２１０は電源電位又は、グランド電位のいずれかに固定されることになる。この回路の動作を回路シミュレーションで検証した結果を次に示す。入力端子２０１と２０２には電源電位とグランド電位の間で変化する同じ信号波形を入力し、入力端子２０３はグランド電位に固定した。図３に入力電位波形２０１、ニューロンＭＯＳインバータの出力端子２１１の電位波形、バッファーの出力端子２２１の電位波形を示す。これより正常に論理動作することが判る。図４には入力電位波形２０１、ＴＧ１（２５１）の制御信号波形、フローティングゲート２１０の電位波形を示した。これより、フローティングゲートが静的状態で電源電位あるいはグランド電位に固定されることが判る。図５には図２の回路２００で消費される電流波形を示した。図２１で示した静的状態における貫通電流が抑制されていることが知れる。
【００１５】
〔第２の実施の形態〕
本発明の第２の実施の形態の一例を図６に示す。入力端子５０１はＴＧ１（５８０）に接続され、ＴＧ１（５８０）の出力端子５１１は、ニューロンＭＯＳインバータの出力端子５５１の逆相信号を生成するＣＭＯＳインバータ５５２の出力端子５６１を入力端子に持つＴＧ２（５９０）の出力端子に接続されている。また、ＴＧ１（５８０）とＴＧ２（５９０）は逆相信号で制御されている。他の入力端子５０２、５０３についても同様の構造をとる。また、フローティングゲート５５０は初期電位設定のために、リセット端子５３０により制御されるＮＭＯＳトランジスタ５３１に接続されている。このＮＭＯＳトランジスタ５３１は時刻０において、リセット信号により導通状態となり動作時は常時遮断状態とし、フローティングゲートをグランドから開放する。入力端子５０１の電位が変化する過渡状態では、ＴＧ１（５８０）を導通状態、ＴＧ２（５９０）を遮断状態とし、他の入力端子５０２、５０３についても同様に操作し、ニューロンＭＯＳインバータの出力端子５５１における電位を入力端子５０１、５０２、５０３の電位により決定する。入力端子電位の変化が終了し、静的状態になった時に、ＴＧ１（５８０）を遮断状態、ＴＧ２（５９０）を導通状態にし、入力電位であるＴＧ１（５８０）の出力端子５１１の電位をニューロンＭＯＳインバータの出力電位の逆相電位に固定する。他の入力端子５０２、５０３についても同様の動作をさせる。この動作により、静的状態においてはニューロンＭＯＳインバータの複数入力端子の全てがニューロンＭＯＳインバータの出力端子電位の逆相電位に固定される。この回路の動作を回路シミュレーションで検証した結果を次に示す。図７は３入力端子の５０１、５０２に電源電位とグランド電位の間で変化する同じ信号波形を入力し、入力端子５０３をグランド電位に固定した場合で、ＴＧ１（５８０）のＮＭＯＳトランジスタの制御端子５４１、フローティングゲート５５０、入力端子５０１の各電位を示す。入力端子５０１が電源電位の時に、静的状態でフローティングゲートは完全には電源電位にはならない。これが先に説明したフローティングゲートの効果である。図７の電圧状態における電流波形を図８に示す。図７では静的状態においてフローティングゲートが電源電位に一致しないことが判ったが、この電圧がトランジスタの閾値電圧以下であるために、貫通電流は先に説明した第２のモードのみであり、第１のモードの貫通電流が抑制されていると言える。
【００１６】
図６の回路と同様の原理で動作する、帰還回路と入力端子制御回路が異なるものとして図９に示す回路が考えられる。回路を初期化するために、ＰＭＯＳ６９１、ＮＭＯＳ６９０、フローティングゲート６５０の３つのゲートは、ＴＧ０（６７１）を初期状態で導通状態、動作時に遮断状態にすることによって制御される。入力端子６０１、６０２、６０３の電位が変化している時はＴＧ１を導通状態、ＴＧ２を遮断状態にする。このことにより、ニューロンＭＯＳインバータの出力端子６５１の電位は複数入力端子の電位により決まる。静的状態の時には、ＴＧ１を遮断状態とし、ＴＧ２を導通状態にする。ニューロンＭＯＳインバータの出力端子６５１に接続されるＴＧ３はＴＧ２と同期して動作する。また、ＮＭＯＳトランジスタ６９０のゲートに接続されるＴＧ４とニューロンＭＯＳインバータの間のＤＩＮＶを構成する２つのＣＭＯＳインバータは、ＴＧ４がＰＭＯＳトランジスタ６９１に接続されているＴＧ３に対してある遅延時間を持って動作させるためにある。静的状態において、ニューロンＭＯＳインバータの出力端子６５１の電位がｈｉｇｈ  １ｅｖｅ１の場合は、ＴＧ３を介してＰＭＯＳトランジスタ６９１が遮断状態になり、ＮＭＯＳトランジスタ６９０が導通状態となり、ニューロンＭＯＳインバータの入力容量に接続されているＴＧ２により、全ての入力端子が１ｏｗ  ｌｅｖｅ１に固定される。ニューロンＭＯＳインバータの出力端子６５１の電位が１ｏｗ  １ｅｖｅ１の場合は、ＰＭＯＳトランジスタ６９１が導通状態となり、ＮＭＯＳトランジスタ６９０が遮断状態となり、全ての入力端子がｈｉｇｈ  １ｅｖｅ１に固定される。この動作により、静的状態では、ニューロンＭＯＳインバータの出力端子電位の逆相電位で全ての入力端子が固定されることになり、貫通電流を抑制することが可能となる。
【００１７】
〔第３の実施の形態〕
本発明の第３の実施形態の一例を図１０に示す。３入力端子を持つニューロンＭＯＳインバータであり、ニューロンＭＯＳインバータ出力側のＰＭＯＳトランジスタと電源の間にＰＭＯＳトランジスタ４５２、同様にニューロンＭＯＳインバータ出力側のＮＭＯＳトランジスタとグランドの間にＮＭＯＳトランジスタ４５１が接続されている。また、フローティングゲート４１０の初期電位は、フローティングゲートとグランドに接続され制御端子４４１を持つＮＭＯＳトランジスタ４５０により制御される。入力端子が変化する過渡状態では、ＰＭＯＳトランジスタ４５２及びＮＭＯＳトランジスタ４５１を導通状態にし、ニューロンＭＯＳインバータを動作させる。この時、ニューロンＭＯＳインバータの出力端子４１１に接続されているラッチ回路４７０中で出力端子４１１に直接接続されているトランスミッションゲートＴＧ１は導通状態、フィードバックループを形成するＴＧ２は遮断状態にされている。入力端子の電位変化が終了し、静的状態になる時、ニューロンＭＯＳインバータに接続されているＰＭＯＳトランジスタ４５２とＮＭＯＳトランジスタ４５１は遮断状態にされ、同時にラッチ回路４７０の入力部分のＴＧ１も遮断状態にされる。この時のニューロンＭＯＳインバータの出力端子４１１の電位はラッチ回路４７０に保持され、電源電位又は、グランド電位のどちらかになるように波形整形される。このラッチ回路４７０の出力電位がバッファー４２０により出力端子４１５に出力される。この動作原理より、静的状態においては、ニューロンＭＯＳインバータは電源及びグランドから開放されており貫通電流経路を持たないことになり、貫通電流を抑制することが可能となる。この回路の動作を回路シミュレーションで検証した結果を次に示す。３入力端子の４０１、４０２に電源電位とグランド電位の間で変化する同じ信号波形を入力し、入力端子４０３をグランド電位に固定する。図１１に入力端子４０１、ラッチ回路４７０中の端子４１２、バッファー出力端子４１５の電位波形を示す。入力端子４０１の電位が電源電位の場合には、ニューロンＭＯＳインバータの出力端子４１１の電位をフィードバックループに取り込む端子４１２の電位がグランド電位になっており、更にバッファーの出力端子４１５から整形された電位波形が正常に出力されることが判る。逆相電位の場合も同様である。図１２には、ニューロンＭＯＳインバータのＰＭＯＳトランジスタを電源に接続するＰＭＯＳトランジスタ４５２を制御する端子４３０、ニューロンＭＯＳインバータ出力端子４１１、ラッチ回路４７０中の端子４１２、入力端子４０１の電位波形を示す。ＰＭＯＳトランジスタ４５２の制御端子４３０が１ｏｗ  １ｅｖｅ１の場合にニューロンＭＯＳインバータは動作しており、ｈｉｇｈ  ｌｅｖｅ１の場合は電源及びグランドから開放されている。制御端子４３０がｈｉｇｈ  １ｅｖｅ１の場合、ニューロンＭＯＳインバータ出力端子４１１の電位は中間電位となるが、ラッチ回路４７０中の端子４１２はニューロンＭＯＳインバータの入力端子４０１の逆相電位になり、正常動作することが分かる。図１３にはラッチ回路を含む図１０に示される回路で消費される電流波形を示す。過渡状態であるスイッチング時にのみ電流が流れており、静的状態では貫通電流が存在しないことが判る。
【００１８】
図１０の回路と同様の動作原理であるが、ニューロンＭＯＳインバータを電源及びグランドから開放するタイミングとラッチ動作のタイミングを入力端子の電位変化を検知し、制御信号を発生する回路を有する非同期式回路を図１４に示す。回路構成は図１０の回路に入力電位検出回路７４０を接続したものである。入力電位検出回路７４０の動作について入力端子の一つ７０１を例にして説明する。入力端子７０１を２つに分岐し、片方を遅延時間生成用抵抗７０４に接続、ＣＭＯＳインバータ７０５に接続する。ここで、遅延時間生成用抵抗７０４は構造的に実抵抗でも良いし、トランスミッションゲートのゲート電位を制御することで抵抗としたものでも良いことは言うまでもない。ＣＭＯＳインバータ７０５の出力端子７５０をパルス生成回路ＸＯＲ回路７０６に接続する。ここで、ＸＯＲ回路としては図中７０６で示した回路以外のものでも良い。図中ＸＯＲ回路７０６のＣＭＯＳインバータ７０７、７０８は遅延時間制御用である。入力端子７０１に信号が入ると、２つに分岐され、一方はある遅延時間を持つ逆相信号に変換され、元の信号と排他的論理和処理が行われる。ある遅延時間内に２つの信号が逆相である場合、すなわち、入力信号が変化しない場合は、ＸＯＲ回路７０６の出力はｈｉｇｈ  １ｅｖｅ１になり、ある遅延時間内に２つの信号が同相である場合、すなわち、入力信号が変化している場合は、ＸＯＲ回路７０６の出力は１ｏｗ  １ｅｖｅ１になる。他の入力端子でも同様の処理を施し、それら全てを多入力ＮＡＮＤ回路７０９に入力する。この時、入力端子の内一つでも信号が変化している端子が存在すれば、多入力ＮＡＮＤ回路７０９の出力電位はｈｉｇｈ  １ｅｖｅ１になり、バッファー７１０の出力は１ｏｗ  １ｅｖｅ１になる。バッファー７１０の出力端子７２０とその前後の出力端子７３０はニューロンＭＯＳインバータ開放用トランジスタ（図１０におけるＰＭＯＳトランジスタ４５２とＮＭＯＳトランジスタ４５１に相当）の制御端子、およびラッチ回路のトランスミッションゲート（図１０におけるＴＧ１とＴＧ２に相当）の制御端子に接続されている。この回路の動作を回路シミュレーションで検証した結果を次に示す。３入力端子の７０１、７０２に電源電位とグランド電位の間で変化する同じ信号波形を入力し、７０３をグランド電位に固定する。また初期状態において、プリチャージによりニューロンＭＯＳインバータのフローティングゲートをグランド電位に設定する。図１５に入力端子７０１、ニューロンＭＯＳインバータの出力端子７５１、ラッチ回路入力端子７５２の電位波形を示す。入力端子７０１の電位がｈｉｇｈ  ｌｅｖｅｌに固定され、ニューロンＭＯＳインバータが電源及びグランドから開放されると、ニューロンＭＯＳインバータの出力端子７５１は中間電位に固定されるが、ラッチ回路入力端子７５２の電位は１ｏｗ  １ｅｖｅ１まで変化し固定されることが判る。次に、入力電位検出回路７４０の出力端子であり、ラッチ回路の制御端子でもある７２０の電位波形を図１６に示す。入力端子７０１とＣＭＯＳインバータ７０５の出力端子でもある７５０の電位が過渡状態にある時刻から遅延時間の後に、入力電位検出回路７４０の出力端子７２０の出力電位がｈｉｇｈ  １ｅｖｅ１から１ｏｗ  １ｅｖｅ１へ変化することが判る。この回路全体の消費電流波形を図１７に示す。静的状態において貫通電流が抑制されていることが判る。
【００１９】
【発明の効果】
以上詳細に説明したように、本発明の低消費電力型ＭＯＳ回路によれば、ニューロンＭＯＳトランジスタで構成された回路に発生し得る貫通電流を抑制し、ＭＯＳ回路の消費電力を抑制することができる。
【図面の簡単な説明】
【図１】低消費電力型ニューロンＭＯＳ回路構成図。
【図２】フローテイングゲート制御型ニューロンＭＯＳ回路図。
【図３】フローティングゲート制御型ニューロンＭＯＳ回路の入出力信号波形図。
【図４】フローティングゲート制御型ニューロンＭＯＳ回路の制御信号波形図。
【図５】フローティングゲート制御型ニューロンＭＯＳ回路の電流波形図。
【図６】入力端子制御型ニューロンＭＯＳ回路図。
【図７】入力端子制御型ニューロンＭＯＳ回路制御信号波形図。
【図８】入力端子制御型ニューロンＭＯＳ回路電流波形図。
【図９】入力端子制御型ニューロンＭＯＳ回路図。
【図１０】ニューロンＭＯＳトランジスタ開放型ニューロンＭＯＳ回路図。
【図１１】ニューロンＭＯＳトランジスタ開放型ニューロンＭＯＳ回路入出力信号波形図。
【図１２】ニューロンＭＯＳトランジスタ開放型ニューロンＭＯＳ回路制御信号波形図。
【図１３】ニューロンＭＯＳトランジスタ開放型ニューロンＭＯＳ回路電流波形図。
【図１４】非同期式ニューロンＭＯＳ回路図。
【図１５】非同期式ニューロンＭＯＳ回路入出力信号波形図。
【図１６】非同期式ニューロンＭＯＳ回路制御信号波形図。
【図１７】非同期式ニューロンＭＯＳ回路電流波形図。
【図１８】ニューロンＭＯＳトランジスタ構造概念図
【図１９】ニューロンＭＯＳインバータ回路図。
【図２０】ニューロンＭＯＳインバータ入出力電圧波形図。
【図２１】ニューロンＭＯＳインバータ電流波形図。
【符号の説明】
１０１：ニューロンＭＯＳ
１０２：入出力電位検出制御回路
１０３：フローティングゲート制御回路
１０４：出力電位検出制御回路
２００：フローティングゲート制御ニューロンＭＯＳインバータ
２０１、２０２、２０３：入力端子
２１０：フローティングゲート
２１１：ニューロンＭＯＳインバータ出力端子
２２１：バッファー出力端子
２３１、２４１：トランスミッションゲート制御端子
２５１フィードバック用トランスミッションゲート
２５２：プリチャージ制御及びフローティングゲート切断のためのトランスミッションゲート
２５３：フローティングゲート電荷注入用トランスミッションゲート
２５４：プリチャージとフローティングゲートを接地するためのＮＭＯＳトランジスタ
２５５：ＣＭＯＳインバータ
５０１、５０２、５０３：入力端子
５１１、５１２、５１３：入力容量に接続された端子
５３０：フローティングゲートリセット用ＮＭＯＳトランジスタ制御端子
５３１：ＮＭＯＳトランジスタ
５４１：トランスミッションゲート制御信号端子
５５０：フローティングゲート
５５１：ニューロンＭＯＳインバータ出力端子
５６１：ＣＭＯＳインバータ出力端子
５７１：バッファー出力端子
５８０：入力端子用トランスミッションゲートＴＧ１
５９０：入力電位固定用トランスミッションゲートＴＧ２
６０１、６０２、６０３：入力端子
６３１、６４１：トランスミッションゲート制御信号端子
６５０：フローティングゲート
６５１：ニューロンＭＯＳインバータ出力端子
６５２：バッファー出力端子
６６１：入力端子電源電位固定用ＰＭＯＳトランジスタ制御端子
６７１：入力端子グランド電位固定用ＮＭＯＳトランジスタ制御端子
６８１、６８２：初期電位設定用トランスミッションゲート制御信号端子
６９０：入力端子グランド電位固定用ＮＭＯＳトランジスタ
６９１：入力端子電源電位固定用ＰＭＯＳトランジスタ
４０１、４０２、４０３：入力端子
４１０：フローティングゲート
４１１：ニューロンＭＯＳインバータ出力端子
４１２：ラッチ入力端子
４１３：バッファー入力端子
４１４：ラッチ帰還端子
４１５：バッファー出力端子
４２０：出力バッファー
４３０、４４０：ニューロンＭＯＳインバータ開放用ＭＯＳトランジスタ制御端子
４５０：フローティングゲートプリチャージ用ＮＭＯＳトランジスタ
４５１：ニューロンＭＯＳインバータ開放用ＮＭＯＳトランジスタ
４５２：ニューロンＭＯＳインバータ開放用ＰＭＯＳトランジスタ
４７０：ラッチ回路
７０１、７０２、７０３：入力端子
７０４：遅延生成用抵抗
７０５：波形整形用ＣＭＯＳインバータ
７０６：ＸＯＲ
７０７、７０８：遅延生成用ＣＭＯＳインバータ
７０９：入力端子中に過渡状態の端子の有無を検査する３入力ＮＡＮＤ
７１０：逆相信号生成用ＣＭＯＳインバータ
７２０、７３０：ニューロンＭＯＳインバータ開放用トランジスタ制御端子およびラッチ回路中のトランスミッションゲート制御端子。
７４０：入力電位検出回路
７５０：ＸＯＲ７０６の入力端子
７５１：ニューロンＭＯＳインバータ出力端子
７５２：ラッチ回路入力端子
５１０１、５１０２、５１０３：入力端子１、入力端子２、入力端子３
５１０４：フロ一ティングゲート
５１０５：出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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