(57)【特許請求の範囲】
【請求項１】
クロックジッタ削減方法において、入力クロックをそれぞれ所望の遅延量で信号波形を伝送するｎ本の伝送線路に分配し、このｎ本の伝送線路を伝わった前記クロックが受信側端子で反射し前記ｎ本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記ｎ個の受信側端子のうち、前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとすることを特徴とするクロックジッタ削減方法。
【請求項２】
予め用意した第１のカウンタのカウンタ値に従って出力する選択信号によって前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとして出力するジッタ調整手段と、前記ジッタ調整手段の出力する前記出力クロックを２分周しＴＲＵＥ出力Ｔ２とＣＯＭＰＬＥＭＥＮＴ出力Ｃ２を出力する分周回路と、前記分周回路のＣＯＭＰＬＥＭＥＮＴ出力Ｃ２の遅延量を第２のカウンタの値に従って増減しＣ２’として出力する可変遅延回路とを予め具備し、前記Ｔ２と前記Ｃ２’の立ち下がりエッジどうしの位相を比較し前記第２のカウンタに対して前記Ｔ２と前記Ｃ２’の立ち下がりエッジが一致するまでそのカウント値を増減させ前記Ｔ２と前記Ｃ２’の立ち下がりエッジどうしの位相が一致すると、次に前記Ｔ２と前記Ｃ２’の立ち上がりエッジどうしの位相を比較し前記Ｔ２と前記Ｃ２’の位相が一致するまで前記第１のカウンタのカウント値を増減させ前記ジッタ調整手段に対し前記選択信号を出力することを特徴とする請求項１記載のクロックジッタ削減方法。
【請求項３】
前記ｎ本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする請求項１記載のクロックジッタ削減方法。
【請求項４】
クロックジッタ削減装置において、入力クロックをそれぞれ所望の遅延量で伝送するｎ本の伝送線路に分配し、このｎ本の伝送線路を伝わった前記クロックが受信側端子で反射し前記ｎ本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記ｎ個の受信側端子のうち選択信号によって選択された前記受信側端子の信号を出力クロックとして出力するジッタ調整手段と、前記受信側端子における前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択するまで前記選択信号を更新するジッタ調整制御手段を含んで構成されることを特徴とするクロックジッタ削減装置。
【請求項５】
前記ジッタ調整制御手段は、カウンタ値に従って前記選択信号を出力する第１のカウンタと、前記ジッタ調整手段の出力する前記出力クロックを２分周しＴＲＵＥ出力Ｔ２とＣＯＭＰＬＥＭＥＮＴ出力Ｃ２を出力する分周回路と、前記分周回路のＣＯＭＰＬＥＭＥＮＴ出力Ｃ２の遅延量を第２のカウンタの値に従って増減しＣ２’として出力する可変遅延回路と、前記Ｔ２と前記Ｃ２’の立ち下がりエッジどうしの位相を比較し前記第２のカウンタに対して前記Ｔ２と前記Ｃ２’の立ち下がりエッジが一致するまでそのカウント値を増減させる第１の位相比較回路と、前記第１の位相比較回路にて前記Ｔ２と前記Ｃ２’の立ち下がりエッジどうしの位相が一致すると、次に前記Ｔ２と前記Ｃ２’の立ち上がりエッジどうしの位相を比較し前記Ｔ２と前記Ｃ２’の位相が一致するまで前記第１のカウンタの前記カウント値を増減させる第２の位相比較回路とを含んで構成されることを特徴とする請求項４記載のクロックジッタ削減装置。
【請求項６】
前記ｎ本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする請求項４記載のクロックジッタ削減装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロックジッタ削減方法及びクロックジッタ削減装置に関し、特に情報処理装置におけるクロックジッタ削減方法及びクロックジッタ削減装置に関する。
【０００２】
【従来の技術】
パソコンに代表される集積回路の集合体である情報処理装置は、ますます処理の高速が進み、クロック周波数が高くなるにつれて装置の動作マージンは小さくなり、クロックジッタを抑制・削減することが装置の性能・信頼性向上のために重要となってきている。
【０００３】
そのため、回路素子のスイッチングに伴う電源変動によるクロックジッタに対しては種々の発明、考案が成されている（例えば、２００１−０７７６８５公報等を参照されたい）。
【０００４】
しかし、クロックジッタは、上述した回路素子のスイッチングに伴う電源変動によるものだけではなく、発振回路自体で生じるものもある。
【０００５】
【発明が解決しようとする課題】
パソコンに代表される集積回路の集合体である情報処理装置は、ますます処理の高速が進み、クロック周波数が高くなるにつれて装置の動作マージンは小さくなり、クロックジッタを抑制・削減することが装置の性能・信頼性向上のために重要となってきており、発振回路自体で生じるクロックジッタを抑制・削減することが望まれている。
【０００６】
本発明の主な目的は、ＥＣＬクロック伝送において生じたジッタが最小になるように自動的に調整する手段を提供することにある。
【０００７】
【課題を解決するための手段】
本願の第１の発明は、クロックジッタ削減方法において、入力クロックをそれぞれ所望の遅延量で信号波形を伝送するｎ本の伝送線路に分配し、このｎ本の伝送線路を伝わった前記クロックが受信側端子で反射し前記ｎ本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記ｎ個の受信側端子のうち、前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとすることを特徴とする。
【０００８】
本願の第２の発明は、第１の発明において、予め用意した第１のカウンタのカウンタ値に従って出力する選択信号によって前記受信側端子を選択し選択された該受信側端子からの信号を出力クロックとして出力するジッタ調整手段と、前記ジッタ調整手段の出力する前記出力クロックを２分周しＴＲＵＥ出力Ｔ２とＣＯＭＰＬＥＭＥＮＴ出力Ｃ２を出力する分周回路と、前記分周回路のＣＯＭＰＬＥＭＥＮＴ出力Ｃ２の遅延量を第２のカウンタの値に従って増減しＣ２’として出力する可変遅延回路とを予め具備し、前記Ｔ２と前記Ｃ２’の立ち下がりエッジどうしの位相を比較し前記第２のカウンタに対して前記Ｔ２と前記Ｃ２’の立ち下がりエッジが一致するまでそのカウント値を増減させ前記Ｔ２と前記Ｃ２’の立ち下がりエッジどうしの位相が一致すると、次に前記Ｔ２と前記Ｃ２’の立ち上がりエッジどうしの位相を比較し前記Ｔ２と前記Ｃ２’の位相が一致するまで前記第１のカウンタのカウント値を増減させ前記ジッタ調整手段に対し前記選択信号を出力することを特徴とする。
【０００９】
本願の第３の発明は、第１の発明において、前記ｎ本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする。
【００１０】
本願の第４の発明は、クロックジッタ削減装置において、入力クロックをそれぞれ所望の遅延量で伝送するｎ本の伝送線路に分配し、このｎ本の伝送線路を伝わった前記クロックが受信側端子で反射し前記ｎ本の伝送線路の送信側端子で再び反射して前記受信側端子に帰ってくる容量性反射パルスとともに出力される前記ｎ個の受信側端子のうち選択信号によって選択された前記受信側端子の信号を出力クロックとして出力するジッタ調整手段と、前記受信側端子における前記入力クロックのジッタ部分に前記容量性反射パルスが重なる前記受信側端子を選択するまで前記選択信号を更新するジッタ調整制御手段を含んで構成されることを特徴とする。
【００１１】
本願の第５の発明は、第４の発明の前記ジッタ調整制御手段は、カウンタ値に従って前記選択信号を出力する第１のカウンタと、前記ジッタ調整手段の出力する前記出力クロックを２分周しＴＲＵＥ出力Ｔ２とＣＯＭＰＬＥＭＥＮＴ出力Ｃ２を出力する分周回路と、前記分周回路のＣＯＭＰＬＥＭＥＮＴ出力Ｃ２の遅延量を第２のカウンタの値に従って増減しＣ２’として出力する可変遅延回路と、前記Ｔ２と前記Ｃ２’の立ち下がりエッジどうしの位相を比較し前記第２のカウンタに対して前記Ｔ２と前記Ｃ２’の立ち下がりエッジが一致するまでそのカウント値を増減させる第１の位相比較回路と、前記第１の位相比較回路にて前記Ｔ２と前記Ｃ２’の立ち下がりエッジどうしの位相が一致すると、次に前記Ｔ２と前記Ｃ２’の立ち上がりエッジどうしの位相を比較し前記Ｔ２と前記Ｃ２’の位相が一致するまで前記第１のカウンタの前記カウント値を増減させる第２の位相比較回路とを含んで構成されることを特徴とする。
【００１２】
本願の第６の発明は、第４の発明において、前記ｎ本の伝送線路を伝わった前記クロックは、各々の受信側端子に用意された容量性反射回路により反射することを特徴とする。
【００１３】
「作用」
本発明は、ＥＣＬクロック伝送において、クロック生成部品等で生じたジッタの増減を検出する手段と、検出したジッタが最小になるように自動的に調整する手段を設けたことを特徴としている。
【００１４】
図２は図１のジッタ調整手段１１の詳細である。図２において、ＥＣＬ送信ＩＣ２０が入力クロックＣＩＮを１：ｎに分配し、それぞれ所望の遅延量で信号波形を伝送する伝送線路２１−１〜２１−ｎを伝わったクロックが容量性反射回路２２−１〜２２−ｎで立ち上がり時には下向き、立ち下がり時には上向きの容量性反射パルスとなって送信側端子ＣＳ１〜ＣＳｎに反射し、送信側端子ＣＳ１〜ＣＳｎにおいてクロックの立ち上がり時は上向き、立ち下がり時は下向きのパルスとなって受信側端子ＣＬ１〜ＣＬｎに向かって再び反射し、受信クロックの変化（立ち上がり／立ち下がり）からＣＬ１−ＣＳ１間、ＣＬ２−ＣＳ２間、…、ＣＬｎ−ＣＳｎ間の信号往復伝搬遅延時間後に受信側端子ＣＬ１〜ＣＬｎに帰ってくるので、ＥＣＬ受信ＩＣ２３が選択信号ＳＥＬによって伝送線路２１−１〜２１−ｎのうち適切なタイミングでクロック波形に容量性反射パルスが重なる伝送線路を選択することにより、ＣＯＵＴのジッタが最小になる。
【００１５】
また、図１において、分周回路１２がクロックＣＯＵＴを２分周し、可変遅延回路１３と位相比較回路１４とカウンタ１５とが分周回路１２のＴＲＵＥ出力Ｔ２と可変遅延回路１３の出力Ｃ２’の立ち下がりエッジ同志の位相を合わせ、この状態で、位相比較回路１６およびカウンタ１７が分周回路１２のＴＲＵＥ出力Ｔ２と可変遅延回路１３の出力Ｃ２’の立ち上がりエッジ同志の位相が合うようにジッタ調整手段１１内のＥＣＬ受信ＩＣ２３の選択信号ＳＥＬの値を調整することにより、ＣＯＵＴのジッタが最小になるように自動的に調整される。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
図１は、本発明のクロックジッタ削減装置の一実施の形態を示す構成図、図２は図１におけるジッタ調整手段の構成図である。
【００１８】
図１において、ジッタ調整手段１１は、入力クロックＣＩＮのジッタ量をカウンタ１７の出力する選択信号ＳＥＬに従って調整し、ＣＯＵＴとして出力する。（詳細を図２に示す。）
分周回路１２は、ジッタ調整手段１１の出力するクロックＣＯＵＴを２分周する。
【００１９】
可変遅延回路１３は、分周回路１２のＣＯＭＰＬＥＭＥＮＴ出力Ｃ２の遅延量をカウンタ１５の値に従って増減し、Ｃ２’として出力する。
【００２０】
位相比較回路１４は、分周回路１２のＴＲＵＥ出力Ｔ２と可変遅延回路１３の出力Ｃ２’の立ち下がりエッジどうしの位相を比較し、カウンタ１５に対して可変遅延回路１３の出力Ｃ２’の立ち下がりエッジが前なら１つだけカウントアップ、後なら１つだけカウントダウンを指示する。
【００２１】
カウンタ１５は、ＲＥＳＥＴ解除後カウントアップを開始し、Ｃ２’の立ち下がりエッジがＴ２の立ち下がりエッジより後になったのちは、位相比較回路１４の指示に従いカウント値を増減させる。
【００２２】
位相比較回路１６は、カウンタ１５によるカウント値の増減によりＣ２’の立ち下がりエッジがＴ２の立ち下がりエッジと等しくなったときに位相比較回路１４によって起動され、分周回路１２のＴＲＵＥ出力Ｔ２と可変遅延回路１３の出力Ｃ２’の立ち上がりエッジどうしの位相を比較し、Ｔ２とＣ２’の位相関係が逆転したときに、カウンタ１７に対してカウントアップ／ダウンの切り換えを指示する。
【００２３】
カウンタ１７は、ＲＥＳＥＴ解除後にカウントアップを開始し、位相比較回路１６の指示に従いカウント値を増減させジッタ調整手段１１に対し選択信号ＳＥＬを出力する。
【００２４】
次に、図２のジッタ調整手段１１の構成及び動作について説明する。
【００２５】
本実施例においては、ＥＣＬ送信ＩＣ２０は、入力クロックＣＩＮを１：ｎに分配する。
【００２６】
ＥＣＬ送信ＩＣ２０内のＥＣＬ出力バッファ２０−１〜ＥＣＬ出力バッファ２０−ｎは、送信側端子ＣＳ１〜送信側端子ＣＳｎから伝送線路２１−１〜伝送線路２１−ｎを介して受信側端子ＣＬ１〜受信側端子ＣＬｎにクロックを送出する。
【００２７】
伝送線路２１−１〜伝送線路２１−ｎは、それぞれ所望の遅延量で信号波形を伝送する。
【００２８】
容量性反射回路２２−１〜容量性反射回路２２−ｎは、受信クロックの立ち上がり時には下向き、立ち下がり時には上向きの容量性反射パルスを送信側端子ＣＳ１〜送信側端子ＣＳｎに向けて反射させる。
【００２９】
ＥＣＬ受信ＩＣ２３は、選択信号ＳＥＬによって伝送線路２１−１〜伝送線路２１−ｎのうち所望の遅延量の伝送線路を通った信号波形を選択しＣＯＵＴとして出力する。
【００３０】
終端電圧Ｖｔに接続された終端抵抗回路２４−１〜終端抵抗回路２４−ｎは、受信したＥＣＬ信号の電圧レベルを確定させるとともに信号レベルの変化・変動を収束させる。
【００３１】
ＥＣＬ出力バッファ２０−１〜ＥＣＬ出力バッファ２０−ｎの出力インピーダンスは伝送線路２１−１〜伝送線路２１−ｎの特性インピーダンスに比べ小さいので、容量性反射回路２２−１〜容量性反射回路２２−ｎから伝搬した容量性反射パルスは、送信側端子ＣＳ１〜送信側端子ＣＳｎにおいてクロックの立ち上がり時は上向き、立ち下がり時は下向きのパルスとなって受信側端子ＣＬ１〜受信側端子ＣＬｎに向かって再び反射し、受信クロックの変化（立ち上がり／立ち下がり）からＣＬ１−ＣＳ１間、ＣＬ２−ＣＳ２間、…、ＣＬｎ−ＣＳｎ間の信号往復伝搬遅延時間（図５ではＡ、図６ではＢ）後に受信側端子ＣＬ１〜受信側端子ＣＬｎに帰ってくる。
【００３２】
次に、本発明のクロックジッタ削減装置の動作を図３および図４のタイミングチャートを用いて詳細に説明する。
【００３３】
図３において、（ａ）は、ジッタ削減動作前のＣＯＵＴ波形であり、ｔ３０−ｔ３１およびｔ３１−ｔ３２のように長い周期と短い周期とが混在している。
【００３４】
（ｂ）は、ジッタ削減動作前の分周回路１２のＴＲＵＥ出力Ｔ２の波形であり、ｔ３０−ｔ３１およびｔ３１−ｔ３２のように、ＣＯＵＴの２倍周期で長い上側パルスと短い下側パルスとが混在している。
【００３５】
（ｃ）は、ジッタ削減動作前の分周回路１２のＣＯＭＰＬＥＭＥＮＴ出力Ｃ２の波形であり、ｔ３０−ｔ３１およびｔ３１−ｔ３２のように、ＣＯＵＴの２倍周期で長い下側パルスと短い上側パルスとが混在している。
【００３６】
（ｄ）は、ジッタ削減動作前の可変遅延回路１３の出力Ｃ２’の波形である。
【００３７】
位相比較回路１４がＴ２とＣ２’の立ち下がりエッジどうしの位相を比較しカウンタ１５に対して可変遅延回路１３の出力Ｃ２’の立ち下がりエッジが前ならカウントアップ、後ならカウントダウンを指示し、また、カウンタ１５がＲＥＳＥＴ解除後カウントアップを開始しＣ２’の立ち下がりエッジがＴ２の立ち下がりエッジより後になったのち位相比較回路１４の指示に従いカウント値を増減させるので、（ｂ）のＴ２と（ｄ）のＣ２’の立ち下がりエッジの位相はｔ３１で一致する。このとき、立ち上がりエッジの位相はＴ２がｔ３０、Ｃ２’がｔ３０’となり一致しない。
【００３８】
（ｅ）は、ジッタ削減動作後の分周回路１２のＴＲＵＥ出力Ｔ２と可変遅延回路１３の出力Ｃ２’の波形である。
【００３９】
（ｆ）は、ジッタ削減動作後のＣＯＵＴ波形である。
【００４０】
位相比較回路１６がＴ２とＣ２’の立ち上がりエッジどうしの位相を比較しＴ２とＣ２’の位相関係が逆転したときにカウンタ１７に対してカウントアップ／ダウンの切り換えを指示し、また、カウンタ１７が、ＲＥＳＥＴ解除後カウントアップを開始し位相比較回路１６の指示に従いカウント値を増減させジッタ調整手段１１に対し選択信号ＳＥＬを出力し、さらに、ジッタ調整手段１１が後述する動作によりＣＯＵＴのジッタを削減するので、（ｆ）のＣＯＵＴ波形はｔ３０−ｔ３１’およびｔ３１’−ｔ３２のようにほぼ同一周期の繰り返し波形になり、（ｅ）のＴ２とＣ２’の立ち上がりエッジの位相はｔ３０、立ち下がりエッジの位相はｔ３１’で一致する。
【００４１】
また、ジッタ削減前のＣＯＵＴが（ａ）と全く同一の場合でも、分周回路１２の分周開始タイミング次第では、図１のクロックジッタ削減装置は図４のような動作になる場合もある。
【００４２】
図４において、（ｇ）は（ａ）と全く同一のジッタ削減動作前のＣＯＵＴ波形であり、ｔ４０−ｔ４１およびｔ４１−ｔ４２のように短い周期と長い周期とが混在している。
【００４３】
（ｈ）は、ジッタ削減動作前の分周回路１２のＴＲＵＥ出力Ｔ２の波形であり、ｔ４０−ｔ４１およびｔ４１−ｔ４２のように、ＣＯＵＴの２倍周期で短い上側パルスと長い下側パルスとが混在している。
【００４４】
（ｉ）は、ジッタ削減動作前の分周回路１２のＣＯＭＰＬＥＭＥＮＴ出力Ｃ２の波形であり、ｔ４０−ｔ４１およびｔ４１−ｔ４２のように、ＣＯＵＴの２倍周期で短い下側パルスと長い上側パルスとが混在している。
【００４５】
（ｊ）は、ジッタ削減動作前の可変遅延回路１３の出力Ｃ２’の波形である。
【００４６】
位相比較回路１４がＴ２とＣ２’の立ち下がりエッジ同志の位相を比較しカウンタ１５に対して可変遅延回路１３の出力Ｃ２’の立ち下がりエッジが前ならカウントアップ、後ならカウントダウンを指示し、また、カウンタ１５がＲＥＳＥＴ解除後カウントアップを開始しＣ２’の立ち下がりエッジがＴ２の立ち下がりエッジより後になったのち位相比較回路１４の指示に従いカウント値を増減させるので、（ｈ）のＴ２と（ｊ）のＣ２’の立ち下がりエッジの位相はｔ４１で一致する。このとき、立ち上がりエッジの位相はＴ２がｔ４０、Ｃ２’がｔ４０’となり一致しない。
【００４７】
（ｋ）は、ジッタ削減動作後の分周回路１２のＴＲＵＥ出力Ｔ２と可変遅延回路１３の出力Ｃ２’の波形である。
【００４８】
（ｌ）は、ジッタ削減動作後のＣＯＵＴ波形である。
【００４９】
位相比較回路１６がＴ２とＣ２’の立ち上がりエッジどうしの位相を比較しＴ２とＣ２’の位相関係が逆転したときにカウンタ１７に対してカウントアップ／ダウンの切り換えを指示し、また、カウンタ１７が、ＲＥＳＥＴ解除後カウントアップを開始し位相比較回路１６の指示に従いカウント値を増減させジッタ調整手段１１に対し選択信号ＳＥＬを出力し、さらに、ジッタ調整手段１１が後述する動作によりＣＯＵＴのジッタを削減するので、のＣＯＵＴ波形はｔ４０”−ｔ４１およびｔ４１−ｔ４２”のようにほぼ同一周期の繰り返し波形になり、（ｋ）のＴ２とＣ２’の立ち上がりエッジの位相はｔ４０”、立ち下がりエッジの位相はｔ４１で一致する。
【００５０】
図２のジッタ調整手段のジッタ削減動作を図５および図６のタイミングチャートを用いて説明する。
【００５１】
図５は、ＣＬ−ＣＳ間の信号往復伝搬遅延時間がクロックの１周期分とほぼ等しいときのジッタ削減動作である。
【００５２】
（ｍ）は、受信側端子ＣＬ１〜受信側端子ＣＬｎにおける、容量性反射回路２２−１〜容量性反射回路２２−ｎがないときのクロック波形であり、Ｔ０１とＴ１２のように、短い周期と長い周期とが混在している（ジッタがある）。
【００５３】
ＣＳ−ＣＬ間信号往復伝搬時間「Ａ」の説明用に便宜的に描いた（ｎ）および（ｏ）は、受信側端子ＣＬ１〜受信側端子ＣＬｎにおける、容量性反射回路２２−１〜容量性反射回路２２−ｎを付加したときの、時間ｔ０およびｔ１における単発立ち上がりエッジの波形であり、立ち上がりエッジからＣＳ−ＣＬ間信号往復伝搬時間「Ａ」後に容量性反射パルスが帰ってきている。
【００５４】
ＣＳ−ＣＬ間信号往復伝搬時間「Ａ」の長さは、伝送線路２１−１〜伝送線路２１−ｎの遅延量に応じて変化する。
【００５５】
図１のカウンタ１７はＲＥＳＥＴ解除後カウントアップを開始するので、ＥＣＬ受信ＩＣ２３はまず伝送線路２１−１を選択し、カウンタ１７のカウントアップに伴って、選択する伝送線路を２１−２，２１−３…と変化させて行く。
【００５６】
そして、例えば伝送線路２１−４を選択したとき、ＣＳ−ＣＬ間信号往復伝搬時間「Ａ」の長さが、波形（ｍ），（ｎ）のように、周期が短いＴ０１のときは、時間ｔ０の立ち上がりエッジに対応する容量性反射パルスｔ１’と次の立ち上がりエッジｔ１とが重ならず、周期が長いＴ１２のときは、時間ｔ１の立ち上がりエッジに対応する容量性反射パルスと次の立ち上がりエッジとが時間ｔ２で重なるようになったとする。
【００５７】
このとき伝送線路２１−４の受信側端子ＣＬ４における実際の波形は（ｐ）のようになり、上向きの容量性反射パルスと重なった立ち上がりエッジ（ｔ０’あるいはｔ２’等）の位相が前方に遷移し、容量性反射パルスと重ならなかった立ち上がりエッジ（ｔ１等）の位相が変化しないことにより、波形（ｍ）において短かった周期Ｔ０１がＴ０１’のように拡大し、長かった周期Ｔ１２がＴ１２’のように縮小し、ジッタが削減される。
【００５８】
尚、上述の上向きの容量性反射パルスと重なった立ち上がりエッジ（ｔ０’あるいはｔ２’等）の位相が前方に遷移するときの幅は、容量性反射パルスの幅に依存するので、設計時に、ジッタ量を削減するのに必要な容量性反射パルスを作り出すための容量性反射回路の値を、経験則あるいは計算に基づいて決定する必要がある。
【００５９】
図６は、ＣＬ−ＣＳ間の信号往復伝搬遅延時間がクロックの半周期分とほぼ等しいときのジッタ削減動作である。
【００６０】
（ｑ）は、受信側端子ＣＬ１〜受信側端子ＣＬｎにおける、容量性反射回路２２−１〜容量性反射回路２２−ｎがないときのクロック波形であり、Ｔ３５とＴ５７のように、長い周期と短い周期とが混在している（ジッタがある）。
【００６１】
ＣＳ−ＣＬ間信号往復伝搬時間「Ｂ」の説明用に便宜的に描いた（ｒ）および（ｓ）は、受信側端子ＣＬ１〜受信側端子ＣＬｎにおける、容量性反射回路２２−１〜容量性反射回路２２−ｎを付加したときの、時間ｔ４および時間ｔ６における単発立ち下がりエッジの波形であり、立ち下がりエッジからＣＳ−ＣＬ間信号往復伝搬時間「Ｂ」後に容量性反射パルスが帰ってきている。
【００６２】
ＣＳ−ＣＬ間信号往復伝搬時間「Ｂ」の長さは、伝送線路２１−１〜伝送線路２１−ｎの遅延量に応じて変化する。
【００６３】
図１のカウンタ１７はＲＥＳＥＴ解除後カウントアップを開始するので、ＥＣＬ受信ＩＣ２３はまず伝送線路２１−１を選択し、カウンタ１７のカウントアップに伴って、選択する伝送線路を２１−２，２１−３…と変化させて行く。
【００６４】
そして、例えば伝送線路２１−４を選択したとき、ＣＳ−ＣＬ間信号往復伝搬時間「Ｂ」の長さが、波形（ｑ），（ｒ）のように、周期が長いＴ３５のときは、時間ｔ４の立ち下がりエッジに対応する容量性反射パルスｔ５’と次の立ち上がりエッジｔ５とが重ならず、周期が短いＴ５７のときは、時間ｔ６の立ち下がりエッジに対応する容量性反射パルスと次の立ち上がりエッジとが時間ｔ７で重なるようになったとする。
【００６５】
このとき伝送線路２１−４の受信側端子ＣＬ４における実際の波形は（ｔ）のようになり、下向きの容量性反射パルスと重なった立ち上がりエッジ（ｔ３”あるいはｔ７”等）の位相が後方に遷移し、容量性反射パルスと重ならなかった立ち上がりエッジ（ｔ５等）の位相が変化しないことにより、波形（ｑ）において長かった周期Ｔ３５がＴ３５”のように縮小し、短かった周期Ｔ５７がＴ５７”のように拡大し、ジッタが削減される。
【００６６】
【発明の効果】
以上説明したように、本発明のクロックジッタ削減装置では、入力クロックＣＩＮを、それぞれ所望の遅延量で信号波形を伝送する伝送線路１：ｎに分配し、この伝送線路２１−１〜２１−ｎを伝わったクロックが受信側端子ＣＬ１〜ＣＬｎの容量性反射回路２２−１〜２２−ｎで反射し、送信側端子ＣＳ１〜ＣＳｎで折り返すことにより、信号往復伝搬遅延時間後に受信側端子ＣＬ１〜ＣＬｎに帰ってくる容量性反射パルスのうち、クロック波形のジッタ部分に容量性反射パルスが重なる伝送線路を自動的に選択することができるようにしたことにより、ＣＯＵＴのジッタを最小にすることができる効果がある。
【図面の簡単な説明】
【図１】本発明のクロックジッタ削減装置の一実施の形態を示す構成図である。
【図２】図１におけるジッタ調整手段の構成図である。
【図３】本発明のクロックジッタ削減装置の動作を示すタイミングチャートである。
【図４】本発明のクロックジッタ削減装置の他の動作を示すタイミングチャートである。
【図５】図２のＣＬ−ＣＳ間の信号往復伝搬遅延時間がクロックの１周期分とほぼ等しいときのジッタ削減動作を示す図である。
【図６】図２のＣＬ−ＣＳ間の信号往復伝搬遅延時間がクロックの半周期分とほぼ等しいときのジッタ削減動作を示す図である。
【符号の説明】
１１    ジッタ調整手段
１２    分周回路
１３    可変遅延回路
１４    位相比較回路
１５    カウンタ
１６    位相比較回路
１７    カウンタ
２０    ＥＣＬ送信ＩＣ
２０−１    ＥＣＬ出力バッファ
２０−ｎ    ＥＣＬ出力バッファ
２１−１    伝送線路
２１−ｎ    伝送線路
２２−１    容量性反射回路
２２−ｎ    容量性反射回路
２３    ＥＣＬ受信ＩＣ
２４−１    終端抵抗回路
２４−ｎ    終端抵抗回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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