(57)【特許請求の範囲】
【請求項１】
複数レベルの参照電位それぞれに対応するカレントミラー型の副センスアンプを複数備えて成るセンスアンプ回路に於いて、上記複数のカレントミラー型副センスアンプの内、各カレントミラー型副センスアンプの参照電位レベルに応じて定められる所定の副センスアンプ、又は、全部の副センスアンプを、該参照電位レベルに基づいて所定の電流に制限する電流制限手段を有するカレントミラー型副センスアンプにて構成して成ることを特徴とするセンスアンプ回路。
【請求項２】
上記カレントミラー型副センスアンプの電源電位−接地電位間の経路の何れかの部分に電流制限用スイッチング素子を挿入すると共に、該電流制限用スイッチング素子の制御電極に、当該カレントミラー型副センスアンプの参照電位レベルに応じて定められる所定の電流制限用電位を印加する電位印加手段を設けることにより、上記電流制限手段を構成して成ることを特徴とする、請求項１に記載のセンスアンプ回路。
【請求項３】
上記カレントミラー型副センスアンプの活性・非活性を制御するスイッチング素子の制御電極に、当該カレントミラー型副センスアンプの参照電位レベルに応じて定められる所定の電流制限用電位またはオフ電位を選択的に印加する電位印加手段を設けることにより、上記電流制限手段を構成して成ることを特徴とする、請求項１に記載のセンスアンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、３値以上の多値情報を１つのメモリセルに記憶する多値メモリ装置に使用されるカレントミラー型センスアンプ回路に有効な技術に関するものである。
【０００２】
【従来の技術】
１つのメモリセルに３値以上の情報を記憶する多値メモリが提案されている。マスクＲＯＭにおいては、メモリセルのチャネル領域に注入する不純物量等を変え、また、フラッシュメモリでは、フローティングゲートの蓄積電荷量を変えることによって、メモリセルの閾値電位を複数設定することにより実現する。これら、閾値電位の判定は、ビット線電位を、メモリセルの閾値電位に対応して設定された参照電位と比較することによって行う。
【０００３】
例えば、１つのメモリセルに４値情報を記憶する場合、各閾値電位に対応するビット線電位を、それぞれ、ＶＴＨ１、ＶＴＨ２、ＶＴＨ３、及びＶＴＨ４とすると、第１の参照電位ＶＲＥＦ１を、ＶＴＨ１とＶＴＨ２の間の電位に設定し、第２の参照電位ＶＲＥＦ２を、ＶＴＨ２とＶＴＨ３の間の電位に設定し、第３の参照電位ＶＲＥＦ３を、ＶＴＨ３とＶＴＨ４の間の電位に設定し、それらを、図１９に示すように、各副センスアンプＳＬ１、ＳＬ２、及びＳＬ３の参照電位とすると、比較すべきビット線電位ＶＢＩＴがＶＴＨ１、ＶＴＨ２、ＶＴＨ３、及びＶＴＨ４の何れかであるので、ビット線電位に応じた出力信号ＳＡ１、ＳＡ２、及びＳＡ３が得られる。図２０は、ビット線電位と各参照電位との関係を示した図である。なお、図１９において、ＣＥはセンスアンプ活性化信号である。上記出力信号ＳＡ１、ＳＡ２、及びＳＡ３に基づき、図２１の回路によって、図２２に示す２ビットの情報（Ｄ１、Ｄ２）を読み出すことができる。
【０００４】
更に、特開平５−２１７３８５号公報に、マスクＲＯＭに用いられるセンスアンプ回路について開示されている。この特開平５−２１７３８５号公報の発明では、１つのメモリセルに４値情報を記憶する場合に、図２３に示すように、それぞれの閾値のメモリセルに対する４つのビット線電位ＶＴＨ１、ＶＴＨ２、ＶＴＨ３及びＶＴＨ４を、参照電位として用い、カレントミラー回路から成る３つの副センスアンプＳＬ１、ＳＬ２、及びＳＬ３を備え、第１の副センスアンプＳＬ１には、第１のビット線電位ＶＴＨ１と第２のビット線電位ＶＴＨ２とを、参照電位として与え、第２の副センスアンプＳＬ２には、第２のビット線電位ＶＴＨ２と第３のビット線電位ＶＴＨ３とを、参照電位として与え、更に、第３の副センスアンプＳＬ３には、第３のビット線電位ＶＴＨ３と第４のビット線電位ＶＴＨ４とを、参照電位として与える構成とすることにより、参照電位の発生に、各閾値のメモリセルを有するビット線と同一構成の参照ビット線を用いる構成として、安定な読み出しを実現している。
【０００５】
次に、図２４及び図２５によって、カレントミラー型センスアンプについて説明する。
【０００６】
図２４に於いて、Ｎ型ＭＯＳＦＥＴ  ＱＮ１とＰ型ＭＯＳＦＥＴ  ＱＰ１により、第１のスタティックインバータを構成し、Ｎ型ＭＯＳＦＥＴ  ＱＮ２とＰ型ＭＯＳＦＥＴ  ＱＰ２により、第２のスタティックインバータを構成し、それらは、並列に、Ｎ型ＭＯＳＦＥＴ  ＱＮ３を介して、接地電位（ＧＮＤ）に接続される。各スタティックインバータの他端は電源電位（Ｖｃｃ）に接続される。Ｎ型ＭＯＳＦＥＴ  ＱＮ３は、センスアンプ活性化信号ＣＥにより導通し、本センスアンプを動作可能とする。Ｐ型ＭＯＳＦＥＴ  ＱＰ１及びＱＰ２は、カレントミラーの負荷側を構成している。Ｎ型ＭＯＳＦＥＴ  ＱＮ１及びＱＮ２には、それぞれ、比較すべき電位が入力される。すなわち、Ｎ型ＭＯＳＦＥＴ  ＱＮ１のゲートには、参照電位ＶＲＥＦが入力され、Ｎ型ＭＯＳＦＥＴ  ＱＮ２のゲートには、ビット線電位ＶＢＩＴが入力され、それらの電位差を検出して、出力信号ＶＯＵＴを出力する。
【０００７】
第１のスタティックインバータのＰ型ＭＯＳＦＥＴ  ＱＰ１は飽和領域で動作するので、その負荷特性は、図２５のａ１となり、また、Ｎ型ＭＯＳＦＥＴ  ＱＮ１のドライブ特性はｂ１となり、特性曲線ａ１とｂ１とは、Ｖ１＝Ａ１で交わる。一方、第２のスタティックインバータのＰ型ＭＯＳＦＥＴ  ＱＰ２のゲート電位は、第１のスタティックインバータのＰ型ＭＯＳＦＥＴ  ＱＰ１のゲート電位と同じＶ１であるので、その負荷曲線はｃ１となり、ＶＲＥＦ＝ＶＢＩＴのときは、第２のスタティックインバータのＮ型ＭＯＳＦＥＴ  ＱＮ２のドライブ特性はｂ１と同じとなり、ｂ１とｃ１とは、ＶＯＵＴ＝Ａ１で交わる。曲線ｂ１とｃ１は、共に、飽和領域で交わるので、ビット線電位のわずかな変化で、第２のスタティックインバータのＮ型ＭＯＳＦＥＴ  ＱＮ２のドライブ特性は、曲線ｄ１、ｅ１のように変化し、負荷曲線ｃ１との交点も、ＶＯＵＴ＝Ｂ１からＶＯＵＴ＝Ｃ１に大きく変動し、微小信号電圧を高速かつ高感度に検知し、増幅することができる（特性１）。
【０００８】
以下、図１９に示す多値メモリ用センスアンプ回路の動作について説明する。初期状態、通常は、ビット線（ＶＢＩＴ）、参照ビット線（ＶＲＥＦ）のプリチャージにより、それらは、読み出し前に、初期電位Ｖ０（図２０）に設定される。その後、メモリセルによる放電により、ビット線（ＶＢＩＴ）は、メモリセルの閾値により、何れかのビット線電位（ＶＴＨ１、ＶＴＨ２、ＶＴＨ３、ＶＴＨ４）に遷移する。一方、参照電位は、各ビット線電位の中間値（ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３）になるように遷移する。例えば、読み出す対象となるメモリセルの閾値により、ビット線電位ＶＢＩＴがＶＴＨ２の場合は、副センスアンプＳＬ１においては、ＶＢＩＴ＞ＶＲＥＦ１となり、副センスアンプＳＬ２では、ＶＢＩＴ＜ＶＲＥＦ２、副センスアンプＳＬ３では、ＶＢＩＴ＜ＶＲＥＦ３となり、副センスアンプＳＬ１、ＳＬ２、ＳＬ３の出力信号は、（ＳＡ１、ＳＡ２、ＳＡ３）＝（０、１、１）となり、図２１の回路により、出力（Ｄ１、Ｄ２）＝（０、１）が得られる。ビット線電位が、ＶＴＨ１、ＶＴＨ３、ＶＴＨ４の場合も、同様に、図２２に記載の出力が得られる。
【０００９】
【発明が解決しようとする課題】
カレントミラー型センスアンプは、ビット線電位と参照電位との差が小さい程、出力ＳＡの遷移が遅いので、参照電位とビット線電位との差（ΔＶ＝｜ＶＢＩＴ−ＶＲＥＦ｜）が小さい副センスアンプの遅延が大きくなり、これによって、センスアンプ回路の遅延が決まる。したがって、図１９の構成のセンスアンプ回路では、アクセスタイムは、ビット線電位がＶＴＨ１のときは、ΔＶの最も小さいＳＬ１により決まり、ビット線電位がＶＴＨ２のときは、ＳＬ１又はＳＬ２により決まり、ビット線電位がＶＴＨ３のときは、ＳＬ２又はＳＬ３により決まり、ビット線電位がＶＴＨ４のときは、ＳＬ３により決まる。
【００１０】
また、多値メモリに用いられるセンスアンプ回路は、複数の参照電位に対する複数の副センスアンプを備えるが、各副センスアンプを全て同じ構成とすると、それらは、ΔＶが同じであっても、入力信号の電位により感度（利得）が異なる。
【００１１】
すなわち、参照電位がより高い場合には、図２６に示す動作特性（特性２）を持ち、ドライブ特性のＡ２で交差するために、ドライブ特性の飽和領域から外れる。したがって、ビット線電位ＶＢＩＴの変動に対して、第２のスタティックインバータのＮ型ＭＯＳＦＥＴ  ＱＮ２のドライブ特性は曲線ｄ２、ｅ２のように変化し、第２のスタティックインバータの負荷曲線ｃ２との交点は、ＶＯＵＴ＝Ｂ２からＶＯＵＴ＝Ｃ２に変動し、同一のビット線電位の変動に対して、｜Ｂ２−Ｃ２｜＜｜Ｂ１−Ｃ１｜となり、感度が低くなり、更に、Ｉｄ２＞Ｉｄ１より、ドレイン電流が増加する。
【００１２】
一方、参照電位がより低い場合には、図２７の動作特性（特性３）を持ち、ドライブ特性のＡ３で交差するために、ドライブ特性の飽和領域から外れ、同一のビット線電位の変動に対して、｜Ｂ３−Ｃ３｜＜｜Ｂ１−Ｃ１｜となり、感度が低くなり、更に、Ｉｄ３＜Ｉｄ１より、ドレイン電流が減少するため、副センスアンプの出力変化が遅くなり、遅延が増大する。
【００１３】
多値メモリのアクセスタイムを速くするためには、各副センスアンプを図２５の特性で動作させることが望ましいが、各参照電位の差を小さくすると、参照電位とビット線電位との差を大きくすることができず、センスアンプの感度が低下するという矛盾を生じる。
【００１４】
多値メモリのセンスアンプ回路を複数の副センスアンプにより構成する方法では、各々の比較結果が確定する時間は相違し、最終結果は、最も遅い副センスアンプの出力が確定する時間に依存し、速く確定する副センスアンプでは無駄な電流が消費されていることになる。
【００１５】
【課題を解決するための手段】
図２８の構成のメモリにおいては、メモリセルの閾値が高くなると、ビット線電位（ＶＢＩＴ）は高くなり、図１９のセンスアンプ回路において、より低い閾値のメモリセルに対する参照電位から、ＶＲＥＦ１、ＶＲＥＦ２、ＶＲＥＦ３とすると、副センスアンプＳＬ１、ＳＬ２、ＳＬ３は、順に、図２７、図２５、図２６の特性を取り、この特性では、参照電位ＶＲＥＦ１で図２７の特性の副センスアンプＳＬ１が最も遅く、本センスアンプ回路のアクセスタイムは、このＳＬ１の遅延時間で決まる。したがって、図２６、図２５の特性の副センスアンプＳＬ３、ＳＬ２については、電流を制限して、ＳＬ１の遅延時間まで遅らせても、最終結果の得られる時間には影響しない。すなわち、本発明では、速く確定する副センスアンプの電流を制限することにより、最終結果の確定時間を遅らせることなく、センスアンプ回路の消費電流を低減することができる。
【００１６】
副センスアンプの電流制限は、例えば、当該副センスアンプの電源電位−接地電位間の経路にスイッチング素子を挿入し、該スイッチング素子の電流を制限することにより実現できる。このとき、スイッチング素子の制御は、当該副センスアンプの参照電位を発生するメモリセルの閾値に対応させることにより、メモリセルの閾値のばらつきに対して追従性が良くなる。例えば、メモリセルと同一の閾値を有するＭＯＳＦＥＴを用い、メモリセルの閾値が高い程、スイッチング素子の電流を多く制限するように構成することにより、プロセスばらつきに対して、マージンを大きくすることができる。
【００１７】
上記技術思想に基づき構成された、本発明に係るセンスアンプ回路は、複数レベルの参照電位それぞれに対応するカレントミラー型の副センスアンプを複数備えて成るセンスアンプ回路に於いて、上記複数のカレントミラー型副センスアンプの内、各カレントミラー型副センスアンプの参照電位レベルに応じて定められる所定の副センスアンプ、又は、全部の副センスアンプを、該参照電位レベルに基づいて所定の電流に制限する電流制限手段を有するカレントミラー型副センスアンプにて構成して成ることを特徴とするものである。
【００１９】
更に、本発明に係るセンスアンプ回路は、上記センスアンプ回路に於いて、上記カレントミラー型副センスアンプの電源電位−接地電位間の経路の何れかの部分に電流制限用スイッチング素子を挿入すると共に、該電流制限用スイッチング素子の制御電極に、当該カレントミラー型副センスアンプの参照電位レベルに応じて定められる所定の電流制限用電位を印加する電位印加手段を設けることにより、上記電流制限手段を構成して成ることを特徴とするものである。
【００２０】
また、本発明に係るセンスアンプ回路は、上記センスアンプ回路に於いて、上記カレントミラー型副センスアンプの活性・非活性を制御するスイッチング素子の制御電極に、当該カレントミラー型副センスアンプの参照電位レベルに応じて定められる所定の電流制限用電位またはオフ電位を選択的に印加する電位印加手段を設けることにより、上記電流制限手段を構成して成ることを特徴とするものである。
【００２３】
かかる本発明のセンスアンプ回路によれば、多値メモリに使用されるセンスアンプ回路の遅延時間を延ばすことなく、消費電流の低減を図ることができるものである。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２５】
図１は、本発明に係るセンスアンプ回路を構成する電流制限手段付き副センスアンプの一構成例を示す回路図である。
【００２６】
本副センスアンプの負荷トランジスタはＰ型ＭＯＳＦＥＴ ＱＰ１、ＱＰ２で構成され、参照電位ＶＲＥＦはＮ型ＭＯＳＦＥＴ ＱＮ１のゲートに入力され、判定電位（ビット線電位）は、Ｎ型ＭＯＳＦＥＴ ＱＮ２のゲートに入力される。ＱＮ１のドレインは、カレントミラーを構成するＱＰ１のドレインに接続され、ＱＮ２のドレインは、カレントミラーを構成する他方のＱＰ２のドレインに接続され、ＱＮ１及びＱＮ２のソースは、電流制限手段となる電流制限用スイッチング素子を構成するＮ型ＭＯＳＦＥＴ ＱＮＸのドレインに接続される。ＱＮＸのゲートには、制御電圧（所定の電流制限用電位）ＶＸが入力される。ＱＮＸのソースと、接地電位との間には、当該カレントミラー型副センスアンプの活性・非活性を制御するスイッチング素子となる駆動トランジスタを構成するＮ型ＭＯＳＦＥＴ ＱＮＣのソース−ドレイン経路が接続されている。ＱＮＣは、センスアンプ活性化信号ＣＥにより、オン・オフが制御される。
【００２７】
上記制御電圧ＶＸの発生回路の一構成例を図２に示す。電源電位をＶｃｃ、Ｎ型ＭＯＳＦＥＴ  ＱＭ１の閾値電圧をＶｔとすると、本制御電圧発生回路より出力される制御電圧ＶＸは、ＶＸ＝Ｖｃｃ−Ｖｔとなる。このように、スイッチング素子ＱＮＸのゲートに、電源電位Ｖｃｃよりも降下させた所定の電流制限用電位を与える構成とすることにより、副センスアンプにおける駆動電流を制限することができ、消費電流の低減を図ることができるものである。
【００２８】
なお、制御電圧発生回路を構成するＮ型ＭＯＳＦＥＴ  ＱＭ１の閾値設定は、メモリセルの閾値設定時に同時に行う構成とすることにより、工程の複雑化を回避することができ、また、メモリセルの閾値のばらつきに連動させて設定することができる。例えば、マスクＲＯＭでは、メモリセルへの不純物イオンの注入時に、同一マスクで、ＱＭ１に不純物イオン注入を行うことができる。更に、制御電圧を変えたい場合は、別のマスクにより、注入量等を設定することができる。
【００２９】
上記図１に示すセンスアンプに於いては、駆動トランジスタＱＮＣと電流制限用のスイッチング素子ＱＮＸとを別個に設ける構成としているが、スイッチング素子ＱＮＸへの制御電圧ＶＸの発生回路として、所定の電流制限用電位である制御電圧と、オフ電圧とを選択的に発生する電圧発生回路を設ける構成とすることにより、駆動トランジスタを省略することが可能となる。この場合の構成例を図３及び図４に示す。
【００３０】
図４に示す制御電圧発生回路について説明すると、センスアンプ活性化信号ＣＥがＨレベルであるときは（センスアンプ動作時）、ＣＥ信号と逆極性であるバーＣＥ（ＣＥ／）がＬレベルであるので、Ｎ型ＭＯＳＦＥＴ ＱＮＣ’はオフとなり、ＶＸとして、Ｖｃｃ−Ｖｔが出力される。したがって、センスアンプは、制限された所定の駆動電流にて動作する。一方、センスアンプ活性化信号ＣＥがＬレベルであるときは（センスアンプ非動作時）、バーＣＥがＨレベルとなるので、Ｎ型ＭＯＳＦＥＴＱＮＣ’がオンとなり、ＶＸとして接地電位が出力されるので、スイッチング素子ＱＮＸはオフとなり、センスアンプは非動作となる。
【００３１】
次に、上記電流制限手段付きセンスアンプの動作について説明する。
【００３２】
スイッチング素子を構成するＮ型ＭＯＳＦＥＴ  ＱＮＸのドレイン電位をＶｓとする。所定の制御電圧ＶＸにより、ＶＲＥＦ、ＶＢＩＴの平衡点としてＶｓが定まり、ＱＮ１、ＱＮ２のソース／ゲート電圧ＶｓｇがＶｓだけ低下することにより、副センスアンプは、図５の特性になり、平衡状態（ＶＢＩＴ＝ＶＲＥＦ）では、Ｖ１＝ＶＯＵＴ＝Ａ２２で交わる。これにより、当該センスアンプの感度は、ビット線電位ＶＢＩＴの変化に対して、出力ＶＯＵＴは、図６のＣ２−Ｂ２からＣ２２−Ｂ２２に拡大し、また、消費電流は、Ｉｄ２からＩｄ１に減少する。制御電圧ＶＸは、ＱＮＸが定電流源として動作する飽和領域で動作するように、（ソース／ゲート電圧Ｖｓｇ−閾値電圧Ｖｔ）＜（ソース／ドレイン電圧Ｖｓｄ）にすることが望ましい。
【００３３】
なお、スイッチング素子ＱＮＸの挿入位置は、図７に示すように、負荷回路（ＱＰ１、ＱＰ２）と、駆動回路（ＱＮ１、ＱＮ２）との間の位置であってもよい（ＱＮＸ１、ＱＮＸ２）。図７は、駆動トランジスタを省略した場合の構成図であるが、駆動トランジスタを有する構成の場合に於いても、同様に、負荷回路（ＱＰ１、ＱＰ２）と、駆動回路（ＱＮ１、ＱＮ２）との間の位置に、スイッチング素子ＱＮＸ（ＱＮＸ１、ＱＮＸ２）を挿入する構成とすることができる。更に、その他の位置、例えば、駆動トランジスタを有する構成の場合に於いて、駆動トランジスタと接地電位との間にスイッチング素子を挿入する構成としてもよい。
【００３４】
また、図２３に示した構成のセンスアンプに於いても、同様に、電流制限手段付きの構成とすることができるものである。この場合の構成図を、図８に示す。図８は、駆動トランジスタを有さない場合の構成図であるが、駆動トランジスタと電流制限用のスイッチング素子とを別個に設ける構成であってもよい。また、スイッチング素子の挿入位置についても、前記通常構成のセンスアンプの場合と同様に適宜設定することができるものである。
【００３５】
図９は、本発明の第１の実施形態のセンスアンプ回路のブロック構成図である。
【００３６】
本実施形態は、４値メモリに於けるセンスアンプ回路に於いて、参照電位が最も高い副センスアンプＳＬ３のみを、上記電流制限手段付きセンスアンプ（図１、図３等）で構成したものであり、その他の副センスアンプＳＬ１及びＳＬ２は、通常構成（例えば、図２４）のセンスアンプで構成している。ＶＸＣ３は、電流制限手段付き副センスアンプＳＬ３の電流制限用スイッチング素子のゲートに印加される制御電圧を出力する制御電圧発生回路であり、該回路中のＭＯＳＦＥＴ  ＱＭ１の閾値は、参照電位ＶＲＥＦ３に応じた最適電位、例えば、参照電位ＶＲＥＦ３を出力するメモリセルと同一の閾値、或いは、ビット線電位ＶＴＨ３を出力するメモリセルと同一の閾値に設定されている。
【００３７】
本実施形態に於いては、追加回路を最少限に抑えることができるため、チップ面積の増加を抑えることができるものである。
【００３８】
図１０は、本発明の第２の実施形態のセンスアンプ回路のブロック構成図である。
【００３９】
本実施形態は、４値メモリに於けるセンスアンプ回路に於いて、参照電位が最も低い副センスアンプＳＬ１以外の、副センスアンプＳＬ２及びＳＬ３を、上記電流制限手段付きセンスアンプ（図１、図３等）で構成したものであり、参照電位が最も低い副センスアンプＳＬ１は、通常構成（例えば、図２４）のセンスアンプで構成している。ＶＸＣ２及びＶＸＣ３は、それぞれ、電流制限手段付き副センスアンプＳＬ２及びＳＬ３のスイッチング素子のゲートに印加される制御電圧を出力する制御電圧発生回路であり、各制御電圧発生回路ＶＸＣ２及びＶＸＣ３のＭＯＳＦＥＴ  ＱＭ１の閾値電圧を、それぞれ、参照電位ＶＲＥＦ２及びＶＲＥＦ３に対応して定めることにより、各センスアンプの遅延、感度を最適化することができる。例えば、制御電圧発生回路ＶＸＣ２中のＭＯＳＦＥＴ  ＱＭ１については、参照電位ＶＲＥＦ２を出力するメモリセル（または、ビット線電位ＶＴＨ２を出力するメモリセル）と同一の閾値に設定されており、制御電圧発生回路ＶＸＣ３中のＭＯＳＦＥＴ  ＱＭ１については、参照電位ＶＲＥＦ３を出力するメモリセル（または、ビット線電位ＶＴＨ３を出力するメモリセル）と同一の閾値に設定されている。このように、制御電圧発生回路中のＭＯＳＦＥＴ  ＱＭ１の閾値を、メモリセルの閾値と一致させる（同一工程にて、閾値の設定を行う）ことにより、メモリセルの閾値のばらつきに対してマージンのあるセンスアンプ回路を実現することができるものである。
【００４０】
本実施形態によれば、追加回路は、上記第１の実施形態と比較して多くなるが、消費電流を更に低減することが可能となり、更なる低消費電力化が可能となるものである。
【００４１】
図１１は、本発明の第３の実施形態のセンスアンプ回路のブロック構成図である。
【００４２】
上記第２の実施形態においては、副センスアンプＳＬ２とＳＬ３に対して、それぞれ、個別に制御電圧発生回路を設ける構成としているが、本実施形態は、両副センスアンプＳＬ２、ＳＬ３に対して共通の、単一の制御電圧発生回路ＶＸＣ２３を設ける構成としているものである。
【００４３】
本実施形態によれば、最適化という点においては、上記第２の実施形態と比較して劣るが、第２の実施形態と比較して、回路規模の縮小、及び制御電圧発生回路に於ける消費電力の低減を図ることができるものである。なお、本実施形態に於ける制御電圧発生回路中のＭＯＳＦＥＴ  ＱＭ１の閾値は、例えば、参照電位ＶＲＥＦ２を出力するメモリセル（または、ビット線電位ＶＴＨ２を出力するメモリセル）と同一の閾値に設定されている。
【００４４】
図１２は、本発明の第４の実施形態のセンスアンプ回路のブロック構成図である。
【００４５】
本実施形態は、４値メモリに於けるセンスアンプ回路に於いて、全ての副センスアンプＳＬ１、ＳＬ２及びＳＬ３を、上記電流制限手段付きセンスアンプ（図１、図３等）で構成したものである。ＶＸＣは、３つの副センスアンプＳＬ１、ＳＬ２及びＳＬ３に対して共通の制御電圧を出力する制御電圧発生回路である。この構成に於いては、参照電位が最も低い副センスアンプＳＬ１も電流制限を受けることになるが、当該副センスアンプの電流Ｉｄ３を制限しない範囲に、制御電圧を設定することにより、遅延の増大を抑えることができる。制御電圧発生回路中のＭＯＳＦＥＴ  ＱＭ１の閾値は、例えば、参照電位ＶＲＥＦ１を出力するメモリセル（または、ビット線電位ＶＴＨ１を出力するメモリセル）と同一の閾値に設定されている。
【００４６】
本実施形態によれば、更に、消費電力を低減することができるものである。
【００４７】
なお、本実施形態の構成において、各副センスアンプ毎に、それぞれ、制御電圧発生回路を設ける構成としてもよく、その場合は、各副センスアンプの遅延、感度を、それぞれ最適化することができる。更に、制御電圧発生回路を含めた副センスアンプのレイアウトパターンを、全て同一にすることができるので、それぞれの特性を揃え易いという利点もある。
【００４８】
一方、図１２に示すように、各副センスアンプに対して共通の、単一の制御電圧発生回路を設ける場合は、上記の効果は少ないが、回路規模を縮小することができ、また、制御電圧発生回路に於ける消費電力も低減することができるものである。
【００４９】
以上で、本発明に係るセンスアンプ回路を構成する電流制限手段付き副センスアンプの第１の構成例、及び、それを用いて構成した本発明のセンスアンプ回路の各実施形態についての説明を終わる。
【００５０】
次に、本発明に係るセンスアンプ回路を構成する電流制限手段付き副センスアンプの第２の構成例、及び、それを用いて構成した実施形態について説明する。
【００５１】
図１３は、本発明に係るセンスアンプ回路を構成する電流制限手段付き副センスアンプの第２の構成例を示す回路図である。
【００５２】
本構成例は、上記第１の構成例の電流制限手段付き副センスアンプの各トランジスタの極性を、それぞれ反転させた構成となっており、第１の構成例とは逆に、参照電位が低いほど、より多く電流制限を行う必要があるものである。
【００５３】
本副センスアンプの負荷トランジスタはＮ型ＭＯＳＦＥＴ ＱＮ１’、ＱＮ２’で構成され、参照電位ＶＲＥＦはＰ型ＭＯＳＦＥＴ ＱＰ１’のゲートに入力され、判定電位（ビット線電位）は、Ｐ型ＭＯＳＦＥＴ ＱＰ２’のゲートに入力される。ＱＰ１’のドレインは、カレントミラーを構成するＱＮ１’のドレインに接続され、ＱＰ２’のドレインは、カレントミラーを構成する他方のＱＮ２’のドレインに接続され、ＱＰ１’及びＱＰ２’のソースは、電流制限手段となる電流制限用のスイッチング素子を構成するＰ型ＭＯＳＦＥＴ ＱＰＸのドレインに接続される。ＱＰＸのゲートには、制御電圧（所定の電流制限用電位）ＶＸが入力される。ＱＰＸのソースと、電源電位との間には、当該カレントミラー型副センスアンプの活性・非活性を制御するスイッチング素子となる駆動トランジスタを構成するＰ型ＭＯＳＦＥＴ ＱＰＣのソース−ドレイン経路が接続されている。ＱＰＣは、センスアンプ活性化信号ＣＥ／により、オン・オフが制御される。
【００５４】
上記制御電圧ＶＸの発生回路の一構成例を図１４に示す。Ｎ型ＭＯＳＦＥＴ  ＱＭ１’の閾値電圧をＶｔとすると、本制御電圧発生回路より出力される制御電圧ＶＸは、ＶＸ＝Ｖｔとなる。このように、スイッチング素子ＱＰＸのゲートに、接地電位ＧＮＤよりも上昇させた所定の電流制限用電位を与える構成とすることにより、副センスアンプにおける駆動電流を制限することができ、消費電流の低減を図ることができるものである。
【００５５】
なお、制御電圧発生回路を構成するＮ型ＭＯＳＦＥＴ  ＱＭ１’の閾値設定は、メモリセルの閾値設定時に同時に行う構成とすることにより、工程の複雑化を回避することができ、また、メモリセルの閾値のばらつきに連動させて設定することができる。例えば、マスクＲＯＭでは、メモリセルへの不純物イオンの注入時に、同一マスクで、ＱＭ１’に不純物イオン注入を行うことができる。更に、制御電圧を変えたい場合は、別のマスクにより、注入量等を設定することができる。
【００５６】
上記図１３に示すセンスアンプに於いては、駆動トランジスタＱＰＣと電流制限用のスイッチング素子ＱＰＸとを別個に設ける構成としているが、スイッチング素子ＱＰＸへの制御電圧ＶＸの発生回路として、所定の電流制限用電位である制御電圧と、オフ電圧とを選択的に発生する電圧発生回路を設ける構成とすることにより、駆動トランジスタを省略することが可能となる。この場合の構成例を図１５及び図１６に示す。
【００５７】
図１６に示す制御電圧発生回路について説明すると、センスアンプ活性化信号ＣＥ／がＬレベルであるときは（センスアンプ動作時）、ＣＥ／信号と逆極性であるＣＥがＨレベルであるので、Ｐ型ＭＯＳＦＥＴ ＱＰＣ’はオフとなり、ＶＸとして、Ｖｔが出力される。したがって、センスアンプは、制限された所定の駆動電流にて動作する。一方、センスアンプ活性化信号ＣＥ／がＨレベルであるときは（センスアンプ非動作時）、ＣＥがＬレベルとなるので、Ｐ型ＭＯＳＦＥＴ ＱＰＣ’がオンとなり、ＶＸとして電源電位が出力されるので、スイッチング素子ＱＰＸはオフとなり、センスアンプは非動作となる。
【００５８】
なお、スイッチング素子ＱＰＸの挿入位置は、図１７に示すように、負荷回路（ＱＮ１’、ＱＮ２’）と、駆動回路（ＱＰ１’、ＱＰ２’）との間の位置であってもよい（ＱＰＸ１、ＱＰＸ２）。図１７は、駆動トランジスタを省略した場合の構成図であるが、駆動トランジスタを有する構成の場合に於いても、同様に、負荷回路（ＱＮ１’、ＱＮ２’）と、駆動回路（ＱＰ１’、ＱＰ２’）との間の位置に、スイッチング素子ＱＰＸ１、ＱＰＸ２を挿入する構成とすることができる。更に、その他の位置、例えば、駆動トランジスタを有する構成の場合に於いて、駆動トランジスタと電源電位との間にスイッチング素子を挿入する構成としてもよい。
【００５９】
また、図２３に示した構成のセンスアンプの各トランジスタの極性を反転させたセンスアンプに於いても、同様に、電流制限手段付きの構成とすることができるものである。この場合の構成図を、図１８に示す。図１８は、駆動トランジスタを有さない場合の構成図であるが、駆動トランジスタと電流制限用のスイッチング素子とを別個に設ける構成であってもよい。また、スイッチング素子の挿入位置についても、前記通常構成のセンスアンプの場合と同様に適宜設定することができるものである。
【００６０】
上記第１の構成例のセンスアンプを用いる場合は、基本的に、参照電位が高い側の副センスアンプに、電流制限手段付きセンスアンプを用いる構成としているが、本構成例のセンスアンプを用いる場合は、逆に、基本的に、参照電位が低い側の副センスアンプに、電流制限手段付きセンスアンプを用いて、センスアンプ回路を構成する。勿論、上記図１２と同様に、全ての副センスアンプに、本構成例の電流制限手段付きセンスアンプを用いる構成のセンスアンプ回路も可能なものである。
【００６１】
【発明の効果】
以上詳細に説明したように、本発明によれば、多値メモリに使用されるセンスアンプ回路の遅延時間を増大させることなく、その消費電流の低減を図ることができるものである。
【図面の簡単な説明】
【図１】本発明に係る電流制限手段付きセンスアンプの第１の構成例を示す回路構成図である。
【図２】図１に示す第１の構成例のセンスアンプのスイッチング素子に制御電圧を出力する制御電圧発生回路の一構成例を示す回路構成図である。
【図３】同第１の構成例の第１の変形例を示す回路構成図である。
【図４】図３に示す第１の変形例のセンスアンプのスイッチング素子に制御電圧を出力する制御電圧発生回路の一構成例を示す回路構成図である。
【図５】図１に示す第１の構成例及び図３に示す第１の変形例のセンスアンプの特性図である。
【図６】参照電位が高レベルである場合の、通常のセンスアンプの特性図である。
【図７】同第１の構成例の第２の変形例を示す回路構成図である。
【図８】同第１の構成例の第３の変形例を示す回路構成図である。
【図９】本発明の第１の実施形態のセンスアンプ回路のブロック構成図である。
【図１０】本発明の第２の実施形態のセンスアンプ回路のブロック構成図である。
【図１１】本発明の第３の実施形態のセンスアンプ回路のブロック構成図である。
【図１２】本発明の第４の実施形態のセンスアンプ回路のブロック構成図である。
【図１３】本発明に係る電流制限手段付きセンスアンプの第２の構成例を示す回路構成図である。
【図１４】図１３に示す第２の構成例のセンスアンプのスイッチング素子に制御電圧を出力する制御電圧発生回路の一構成例を示す回路構成図である。
【図１５】同第２の構成例の第１の変形例を示す回路構成図である。
【図１６】図１５に示す第１の変形例のセンスアンプのスイッチング素子に制御電圧を出力する制御電圧発生回路の一構成例を示す回路構成図である。
【図１７】同第２の構成例の第２の変形例を示す回路構成図である。
【図１８】同第２の構成例の第３の変形例を示す回路構成図である。
【図１９】多値メモリに於ける従来のセンスアンプ回路の回路構成図である。
【図２０】ビット線電位と参照電位の説明に供する図である。
【図２１】多値メモリのセンスアンプ回路の出力信号のデコード回路の構成図である。
【図２２】ビット線電位ＶＢＩＴと、センスアンプ回路出力信号ＳＡ及び出力情報Ｄとの関係を示す図である。
【図２３】特開平５−２１７３８５号公報に示されるセンスアンプ回路の回路構成図である。
【図２４】Ｎ型センスアンプの構成例を示す回路構成図である。
【図２５】参照電位が中レベルである場合のＮ型センスアンプの特性図である。
【図２６】参照電位が高レベルである場合のＮ型センスアンプの特性図である。
【図２７】参照電位が低レベルである場合のＮ型センスアンプの特性図である。
【図２８】メモリの構成例を示す回路構成図である。
【符号の説明】
ＱＮＸ、ＱＮＸ１、ＱＮＸ２              電流制限用スイッチング素子
ＱＰＸ、ＱＰＸ１、ＱＰＸ２              電流制限用スイッチング素子
ＶＸ                                    制御電圧
ＶＢＩＴ                                ビット線電位
ＶＲＥＦ                                参照電位
ＶＸＣ、ＶＸＣ２、ＶＸＣ３、ＶＸＣ２３  制御電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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