(57)【特許請求の範囲】
【請求項１】
入力されたアナログ信号を上位ビットと下位ビットとに分けてＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置であって、
所定の高レベル基準電圧と所定の低レベル基準電圧との間を複数の基準電圧範囲に区分し、区分した複数の基準電圧範囲の中から前記アナログ信号の電圧が属する一の基準電圧範囲を求め、求めた一の基準電圧範囲を示すビットデータを上位ビットデータとして生成出力すると共に、前記一の基準電圧範囲に基づき定めた下位ビット変換を行う電圧範囲の上限電圧、下限電圧及び中央値電圧を出力する上位ビット変換部と、
前記上位ビット変換部から出力された下位ビット変換を行う電圧範囲の中央値電圧及び前記アナログ信号を入力とし、前記中央値電圧を基準にして前記アナログ信号の電圧を増幅して得た信号を出力する第１の差動増幅器と、
前記第１の差動増幅器と同じ利得を有し、前記上位ビット変換部から出力された下位ビット変換を行う電圧範囲の上限電圧及び中央値電圧を入力とし、前記中央値電圧を基準にして前記上限電圧を増幅して得た信号を出力する第２の差動増幅器と、
前記第１の差動増幅器と同じ利得を有し、前記上位ビット変換部から出力された下位ビット変換を行う電圧範囲の下限電圧及び中央値電圧を入力とし、前記中央値電圧を基準にして前記下限電圧を増幅して得た信号を出力する第３の差動増幅器と、
前記第２の差動増幅器の出力電圧を下位ビット変換の高レベル基準電圧とすると共に前記第３の差動増幅器の出力電圧を下位ビット変換の低レベル基準電圧とし、前記高レベル基準電圧と前記低レベル基準電圧との間を複数の基準電圧範囲に区分し、区分した複数の基準電圧範囲の中から前記第１の差動増幅器の出力電圧が属する基準電圧範囲を求め、求めた基準電圧範囲を示すビットデータを下位ビットデータとして生成出力する下位ビット変換部と、
前記第１〜第３の差動増幅器と同じ利得を有し、前記上位ビット変換部から出力された下位ビット変換を行う中央値電圧を基準にしてこの中央値電圧を増幅して得た信号を出力する第４の差動増幅器とを備え、
前記下位ビット変換部は、前記第４の差動増幅器の出力電圧を、下位ビット変換における高レベル基準電圧から低レベル基準電圧までの電圧範囲の中央値基準電圧として、入力するものである
ことを特徴とする直並列型Ａ／Ｄ変換装置。
【請求項２】
前記上位ビット変換部は、下位ビット変換を行う電圧範囲の上限電圧，下限電圧及び中央値電圧の代わりに、所定の電圧範囲の上限電圧，下限電圧及び中央値電圧並びに下位ビット変換を行う電圧範囲の中央値電圧を出力するものであり、
前記第２の差動増幅器は、前記上位ビット変換部から出力された所定の電圧範囲の上限電圧及び中央値電圧を入力とし、前記中央値電圧を基準にして前記上限電圧を増幅するものであり、
前記第３の差動増幅器は、前記上位ビット変換部から出力された所定の電圧範囲の下限電圧及び中央値電圧を入力とし、前記中央値電圧を基準にして前記下限電圧を増幅するものである
ことを特徴とする請求項１記載の直並列型Ａ／Ｄ変換装置。
【請求項３】
上位ビット変換部は、生成された上位ビットデータを、与えられたパルス信号に従ってラッチして出力する上位バッファを備え、
下位ビット変換部は、生成された下位ビットデータを、与えられたパルス信号に従ってラッチして出力する下位バッファを備え、
当該直並列型Ａ／Ｄ変換装置は、与えられたパルス信号に従って、前記上位バッファから出力された上位ビットデータ及び前記下位バッファから出力された下位ビットデータを合わせてラッチして出力する下位・上位バッファを備えている
ことを特徴とする請求項１記載の直並列型Ａ／Ｄ変換装置。
【請求項４】
請求項１記載の直並列型Ａ／Ｄ変換装置において、
前記第４の差動増幅器は、前記下位ビット変換部に電圧を出力する出力線以外の出力線を有しており、この出力線は前記第１の差動増幅器の出力線と抵抗を介して接続されている
ことを特徴とする直並列型Ａ／Ｄ変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号をディジタル信号に変換するＡ／Ｄ変換装置に関するものであり、特にそのＡ／Ｄ変換処理を複数段に分けて行う直並列型Ａ／Ｄ変換装置に関するものである。
【０００２】
【従来の技術】
図１３は従来の直並列型Ａ／Ｄ変換装置の全体構成を示す回路図である。図１３に示す直並列型Ａ／Ｄ変換装置は、上位２ビット下位２ビット（後述する補正ビットを含めると下位３ビット）の４ビットＡ／Ｄ変換装置である。
【０００３】
図１３において、１はサンプルホールドされたＡ／Ｄ変換対象の入力アナログ信号の電圧ＶINが印加される入力端子、２は高レベル基準電圧ＶRTが印加される端子、３は低レベル基準電圧ＶRBが印加される端子、４はＡ／Ｄ変換の結果得られた４ビットのディジタル信号Ｄ0 〜Ｄ3 の出力端子である。
【０００４】
また、５１は直列に接続された抵抗値の等しい８（＝２3 ）個の抵抗ＲU1〜ＲU8からなる上位抵抗列、５２は４（＝２2 ）個の差動変換器ＤＥＡ1 〜ＤＥＡ4 からなる差動変換器列、５３は４（＝２2 ）個のスイッチＳＷ1 〜ＳＷ4 からなるスイッチ回路、５４は３（＝２2 −１）個のコンパレータＣＭU1〜ＣＭU3からなる上位コンパレータ列、５５は上位エンコーダであり、これらによって上位ビット変換部が構成されている。５６は直列に接続された抵抗値の等しい８（＝２3 ）個の抵抗ＲL1〜ＲL8からなる下位抵抗列、５７は７（＝２3 −１）個のコンパレータＣＭL1〜ＣL7からなる下位コンパレータ列、５８は下位エンコーダであり、これらによって下位ビット変換部が構成されている。また、５９は上位ビットデータを補正する補正回路、６０は下位・上位バッファである。
【０００５】
入力端子１は、差動変換器列５２を構成する各差動変換器ＤＥＡ1 〜ＤＥＡ4 の−側入力端子、上位コンパレータ列５４を構成する各コンパレータＣＭU1〜ＣＭU3の＋側入力端子、及び下位コンパレータ列５７を構成する各コンパレータＣＭL1〜ＣＭL7の＋側入力端子に接続されている。
【０００６】
上位抵抗列５１は、各抵抗間に７（＝２3 −１）個の分割点を持ち、端子２に印加された高レベル基準電圧ＶRTと端子３に印加された低レベル基準電圧ＶRBとの間の電圧を分割する。上位抵抗列５１の分割点のうち、奇数番目の分割点は各差動変換器ＤＥＡ1 〜ＤＥＡ4 の＋側入力端子に接続され、偶数番目の分割点は各コンパレータＣＭU1〜ＣＭU3の−側入力端子に接続されている。
【０００７】
スイッチ回路５３は、上位コンパレータ列５４の出力信号に従って隣り合う３個の差動変換器ＤＥＡN ，ＤＥＡN+1 ，ＤＥＡN+2 を選択し、差動変換器ＤＥＡN+2 ，ＤＥＡN+1 ，ＤＥＡN の出力電圧をそれぞれ、下位ビット変換のための高レベル基準電圧ＳＵＢH 、中央値基準電圧ＳＵＢM 、低レベル基準電圧ＳＵＢL として下位抵抗列５６に出力する。
【０００８】
下位抵抗列５６は、各抵抗間に７（＝２3 −１）個の分割点を持ち、スイッチ回路５３から出力された高レベル基準電圧ＳＵＢH と低レベル基準電圧ＳＵＢL との間の電圧を分割する。下位抵抗列５６の各分割点は、下位コンパレータ列５７を構成する各コンパレータＣＭL1〜ＣＭL7の−側入力端子に接続されている。
【０００９】
上位エンコーダ５５は、上位コンパレータ列５４の出力信号を上位ビットデータに変換する。また、下位エンコーダ５８は、下位コンパレータ列５７の出力信号を下位ビットデータに変換する。補正回路５９は、上位エンコーダ５５から出力された上位ビットデータを下位エンコーダ５８から出力された下位ビットデータを用いて補正する。
【００１０】
下位・上位バッファ６０は、下位エンコーダ５８から出力された下位ビットデータ及び補正回路５９によって補正された上位ビットデータを合わせて４ビットデータＤ0 〜Ｄ3 とし、出力端子４に出力する。
【００１１】
なお、上位コンパレータ列５４を構成するコンパレータＣＭU1〜ＣＭU3はクロック信号ＣＫＵに従って動作する一方、下位コンパレータ列５７を構成するコンパレータＣＭL1〜ＣＭL7はクロック信号ＣＫＬに従って動作する。また、下位・上位バッファ６０はクロック信号ＣＬＫの立ち上がりに従って動作する。
【００１２】
図１３に示す従来の直並列型Ａ／Ｄ変換装置の動作について説明する。
【００１３】
まず、上位ビット変換部の動作について説明する。いま、入力信号の電圧ＶINが、コンパレータＣＭU1の−側入力端子に接続された分割点（抵抗ＲU2とＲU3との間の分割点）の電圧とコンパレータＣＭU2の−側入力端子に接続された分割点（抵抗ＲU4とＲU5との間の分割点）の電圧の間にあるものとする。
【００１４】
このとき、コンパレータＣＭU1の出力信号は“Ｈ”レベルになると共にコンパレータＣＭU2，ＣＭU3の出力信号は“Ｌ”レベルになり、この上位コンパレータ列５４の出力信号は、上位エンコーダ５５によって上位ビットデータに変換される。
【００１５】
一方、スイッチ回路５３は、上位コンパレータ列５４の出力信号に従って、差動変換器ＤＥＡ1 ，ＤＥＡ2 ，ＤＥＡ3 の出力電圧が各々下位ビット変換の基準電圧ＳＵＢL ，ＳＵＢM ，ＳＵＢH として出力されるように、スイッチＳＷ1 〜ＳＷ4 を制御する。これにより、下位抵抗列５６には、差動変換器ＤＥＡ3 の出力電圧が高レベル基準電圧ＳＵＢH として印加され、差動変換器ＤＥＡ2 の出力電圧が中央値基準電圧ＳＵＢM として中央の分割点（抵抗ＲL4とＲL5との間の分割点）に印加され、差動変換器ＤＥＡ1 の出力電圧が低レベル基準電圧ＳＵＢL として印加される。
【００１６】
次に、下位ビット変換部の動作について説明する。下位抵抗列５６は、高レベル基準電圧ＳＵＢH と中央値基準電圧ＳＵＢM との間を２2 個の抵抗で分割し、中央値基準電圧ＳＵＢM と低レベル基準電圧ＳＵＢL との間を２2 個の抵抗で分割する。すなわち、高レベル基準電圧ＳＵＢH と低レベル基準電圧ＳＵＢL との間を２3 個の抵抗で分割する。下位コンパレータ列５７を構成する各コンパレータＣＭL1〜ＣＭL7は、下位抵抗列５６の各分割点電圧と入力信号の電圧ＶINとを比較し、比較結果を表す信号を出力する。下位エンコーダ５８は、下位コンパレータ列５７の出力信号を下位ビットデータに変換する。
【００１７】
図１４は従来の他の直並列型Ａ／Ｄ変換装置の構成を示す回路図である。図１４に示す直並列型Ａ／Ｄ変換装置は、大別して上位ビット変換部、下位ビット変換部、出力部の３つの部分から構成される。図１４において、１５１はアナログ信号入力端子、１５２は上位ビット側高レベル基準電圧端子、１５３は上位ビット側低レベル基準電圧端子、１５４はサンプルホールド回路、１５５は上位ビット側タップ抵抗、１５６は上位ビット側比較器、１５７はアナログスイッチ、１５８は上位ビット符号化回路、１５９は下位ビット側高レベル基準電圧端子、１６０は下位ビット側低レベル基準電圧端子、１６１は下位ビット側タップ抵抗、１６２は下位ビット側比較器、１６３は下位ビット符号化回路、１６４は出力バッファ回路、１６５はディジタル信号出力端子、１７１は第１の減算アンプ回路、１７２は第２の減算アンプ回路である（特開平５−１１０４３７号公報参照）。
【００１８】
図１４に示す従来の直並列型Ａ／Ｄ変換装置の動作について説明する。
【００１９】
アナログ信号入力端子１５１に入力されたアナログ信号はサンプルホールド回路１５４によってサンプリングされて、上位ビットＡ／Ｄ変換期間から下位ビットＡ／Ｄ変換期間までにわたって一定電圧に保持される。上位ビット側比較器１５６は、上位ビット側高レベル基準電圧端子１５２と上位ビット側低レベル基準電圧端子１５３との間の電圧を上位ビット側タップ抵抗１５５により抵抗分割して得られた各基準電圧信号と、サンプルホールド回路１５４によって保持されたアナログ信号の電圧とを比較し、このアナログ信号の電圧が属する基準電圧範囲を求める。この結果に従って、アナログ信号は上位ビット符号化回路１５８によって上位ビットのディジタル値に符号化される。
【００２０】
さらに細分化したディジタル値を得るために、上位ビット変換部は、アナログ信号の電圧が属する基準電圧範囲の上限電圧を下位ビット側高レベル基準電圧端子１５９に伝えると共に、前記基準電圧範囲の上限電圧と下限電圧との差電圧を第２の減算アンプ１７２によって増幅して得られた電圧を下位ビット側低レベル基準電圧端子１６０に伝える。
【００２１】
下位ビット側比較器１６２は、下位ビット側高レベル基準電圧端子１５９と下位ビット側低レベル基準電圧端子１６０との間の電圧を下位ビット側タップ抵抗１６１により抵抗分割して得られた各基準電圧信号と、前記基準電圧範囲の上限電圧とアナログ信号の電圧との差電圧を第１の減算アンプ回路１７１によって増幅して得られた下位ビット変換部の入力電圧とを比較し、この入力電圧が属する基準電圧範囲を求める。この結果に従って、アナログ信号は下位ビット側符号化回路１６３によって下位ビットのディジタル値に符号化される。出力バッファ回路１６４は、上位ビット符号化回路１５８によって符号化された上位ビットのディジタル値と、下位ビット符号化回路１６３によって符号化された下位ビットのディジタル値とをディジタル信号出力端子１６５を介して出力する。
【００２２】
【発明が解決しようとする課題】
しかしながら、従来の直並列型Ａ／Ｄ変換装置には以下のような問題がある。
【００２３】
図１３に示すような従来の直並列型Ａ／Ｄ変換装置では、上位ビット変換部内に上位コンパレータ列５４以外に差動変換器列５２を備えており、上位コンパレータ列５４が決定した入力信号の電圧ＶINを含む電圧範囲の上限電圧及び下限電圧を、それぞれ電圧ＶINを基準に増幅して下位ビット変換部に伝達している。
【００２４】
図１５は図１３に示すような従来の直並列型Ａ／Ｄ変換装置における下位ビット変換範囲の拡張の仕方を説明するための図である。図１５において、５１Ａは上位抵抗列、５２Ａは差動変換器列、５４Ａは上位コンパレータ列であり、説明に必要な部分以外は省略している。
【００２５】
いま、入力信号の電圧ＶINは、上位コンパレータＣＭU(n-1)の基準電圧Ｖc(n-1)と上位コンパレータＣＭU(n)の基準電圧Ｖc(n)との間にあるものとする。このとき、上位コンパレータＣＭU(n-1)以下のコンパレータの出力信号は“Ｈ”レベルになると共に上位コンパレータＣＭU(n)以上のコンパレータの出力信号は“Ｌ”レベルになり、スイッチ回路５３によって差動変換器ＤＥＡn-1 ，ＤＥＡn ，ＤＥＡn+1 が選択される。
【００２６】
このとき、差動変換器ＤＥＡn-1 は、分割点電圧Ｖc(n-1)の下隣の分割点電圧Ｖr(n-1)を入力信号の電圧ＶINを基準にして増幅し、低レベル基準電圧ＳＵＢL として出力する。差動変換器ＤＥＡn は、分割点電圧Ｖc(n-1)とＶc(n)との間の分割点電圧Ｖr(n)を入力信号の電圧ＶINを基準にして増幅し、中央値基準電圧ＳＵＢM として出力する。また、差動変換器ＤＥＡn+1 は、分割点電圧Ｖc(n)の上隣の分割点電圧Ｖr(n+1)を入力信号の電圧ＶINを基準にして増幅し、高レベル基準電圧ＳＵＢH として出力する。
【００２７】
例えば、９ビット（上位５ビット下位４ビット）の直並列型Ａ／Ｄ変換装置とすると、図１５に示すように、上位ビット変換の最小単位（Ｖc(n)−Ｖc(n-1)）が１６ステップであり、下位ビット変換の範囲（Ｖr(n+1)−Ｖr(n-1)）が３２ステップである。また、図１５では各差動変換器ＤＥＡn-1 ，ＤＥＡn ，ＤＥＡn+1 の利得を２倍としている。
【００２８】
いま、入力信号の電圧ＶINが電圧Ｖr(n)より４ステップ高電位側のところにあるとすると、電圧Ｖr(n+1)と入力信号の電圧ＶINとの差は１２ステップであるので、高レベル基準電圧ＳＵＢH は入力信号の電圧ＶINより２４ステップ高電位側に発生する。また、入力信号の電圧ＶINと電圧Ｖr(n)との差は４ステップであるので、中央値基準電圧ＳＵＢM は入力信号の電圧ＶINより８ステップ低電位側に発生する。さらに、入力信号の電圧ＶINと電圧Ｖr(n-1)との差は２０ステップであるので、低レベル基準電圧ＳＵＢL は入力信号の電圧ＶINより４０ステップ低電位側に発生する。
【００２９】
このように、従来の直並列型Ａ／Ｄ変換装置では、下位ビット変換部に伝達される基準電圧ＳＵＢH 、ＳＵＢM 、ＳＵＢL は、各々の差は一定ではあるが、値そのものは入力信号の電圧ＶINによって変化する。このため、下位ビット変換部は、動作を開始する前に基準電圧のセトリングを待たなければならず、したがって、Ａ／Ｄ変換の高速化が困難であるという問題があった。
【００３０】
また、図１３に示すような従来の直並列型Ａ／Ｄ変換器には、上位ビットデータに対して複雑な補正が必要になるという問題もあった。
【００３１】
図１６は従来の直並列型Ａ／Ｄ変換器において上位ビットデータに対して複雑な補正が必要になるメカニズムを説明するための図であり、図１３に示すような上位２ビットの直並列型Ａ／Ｄ変換器を示している。図１６において、５１は上位抵抗列、５４は上位コンパレータ列である。
【００３２】
図１６に示すように、入力信号の電圧ＶINが上位コンパレータＣＭU1の基準電圧Ｖc1より低いときは上位ビットデータは“０”であり、同様に、電圧Ｖc1より高く上位コンパレータＣＭU2の基準電圧Ｖc2より低いときは“１”、電圧Ｖc2より高く上位コンパレータＣＭU3の基準電圧Ｖc3より低いときは“２”、電圧Ｖc3より高いときは“３”である（１０進数表現による）。
【００３３】
ところが、例えば上位ビットデータが“１”になるとき、下位ビット変換を行う電圧範囲の下限電圧は分割抵抗ＲU1とＲU2との間の分割点電圧であり、上限電圧は分割抵抗ＲU5とＲU6との間の分割点電圧である。つまり、下位ビット変換を行う電圧範囲は、上位ビットデータが“０”である範囲の上半分から上位ビットデータが“２”である範囲の下半分まで拡張されている。このため、上位ビットデータに対し、１を加算するか、１を減算するか、加算・減算を行わないかの３通りの補正が必要になる。
【００３４】
図１７は、図１６と同様に、図１３に示すような従来の直並列型Ａ／Ｄ変換器において上位ビットデータに対して複雑な補正が必要になるメカニズムを説明するための図であり、（ａ），（ｂ），（ｃ）はそれぞれ、上位ビットデータが“０”，“２”，“３”の場合を示している。なお、図１７（ａ）のように上位ビットデータが“０”の場合は、低レベル基準電圧ＶRBを越えて下位ビット変換範囲を拡張する必要はなく、図１７（ｃ）のように上位ビットデータが“３”の場合は、高レベル基準電圧ＶRTを越えて下位ビット変換範囲を拡張する必要はない。
【００３５】
図１８は図１３に示すような従来の直並列型Ａ／Ｄ変換器における上位ビットデータの補正方法を示す図であり、下位ビットデータが２ビット（補正用ビットを含めて３ビット）の場合を示している。図１８に示すように、下位ビットデータの上位２ビットが“１１”のとき上位ビットデータに１を加算すると共に第２ビットを“０”に反転する一方、上位２ビットが“００”のとき上位ビットデータから１を減算すると共に第２ビットを“１”に反転する。
【００３６】
図１８に示すように、下位ビットデータによる上位ビットデータの補正は、１を加算する場合，１を減算する場合，加算・減算を行わない場合の３通りが必要になり、補正回路が複雑になるという問題があった。
【００３７】
さらに、図１３に示すような従来の直並列型Ａ／Ｄ変換装置には、他の問題もあった。
【００３８】
図１９は図１３に示す従来の直並列型Ａ／Ｄ変換装置を駆動するクロック信号のタイミングを示すタイミングチャートである。図１９に示すように、入力信号の電圧ＶINがサンプルホールドされている期間の前半においてクロック信号ＣＫＵが発生する一方、後半においてクロック信号ＣＫＬが発生する。また、クロック信号ＣＫＵと同一タイミングで立ち上がりかつクロック信号ＣＫＵよりもデューティ比の小さくないクロック信号ＣＬＫが発生する。上位コンパレータ列５４はクロック信号ＣＫＵのタイミングで信号を出力し、下位コンパレータ列５７はクロック信号ＣＫＬのタイミングで信号を出力する。下位・上位バッファ６０はクロック信号ＣＬＫの立ち上がりのタイミングで、補正された上位ビットデータ及び下位ビットデータをラッチする。
【００３９】
図１９に示すようなタイミングによると、Ｎサイクルにおけるクロック信号ＣＫＬによって下位コンパレータ列５７が信号を出力した後、（Ｎ＋１）サイクルにおけるクロック信号ＣＫＵによって上位コンパレータ列５４が新たに信号を出力するまでの間に、下位エンコーダ５８によって下位コンパレータ列５７の出力信号を下位ビットデータに変換し、さらに補正回路５９によって上位ビットデータの補正を行う必要がある。言い換えると、クロック信号ＣＫＬが発生してから次のクロック信号ＣＫＵが発生するまでの時間は、補正回路５９の動作余裕時間よりも長くなければならない。このため、Ａ／Ｄ変換の高速化が困難であるという問題があった。
【００４０】
以上のような問題に鑑み、本発明は、従来よりも高速動作が可能であり、しかも上位ビットデータの補正が簡易である直並列型Ａ／Ｄ変換装置を提供することを第１の課題とする。
【００４１】
また、従来の直並列型Ａ／Ｄ変換装置には以下のような問題がある。
【００４２】
図２０は従来の直並列型Ａ／Ｄ変換装置における課題を説明するための図であり、かつ図１４に示す従来の直並列型Ａ／Ｄ変換装置の動作を説明するための図である。同図中、（ａ）は第１の減算アンプ１７１の入力となる、サンプルホールド回路１５４によって保持されたアナログ信号の電圧ＶIN及びこの電圧ＶINが属する基準電圧範囲の上限電圧ＶHHの変化を示すグラフ、（ｂ）は第１の減算アンプ１７１から出力される下位ビット変換部の入力電圧ＶLIN 並びに下位ビット変換部の高レベル基準電圧ＶLH及び低レベル基準電圧ＶLLの変化を示すグラフ、（ｃ）は下位ビット側比較器１６２の動作タイミングを示すグラフである。
【００４３】
まず、図１４に示す従来の直並列型Ａ／Ｄ変換装置では、オペアンプ型減算アンプ１７１，１７２を用いて、アナログ信号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHHを基準にアナログ信号の電圧ＶIN及び当該基準電圧範囲の下限電圧を増幅し、増幅した電圧をそれぞれ下位ビット変換部の入力電圧ＶLIN 及び低レベル基準電圧ＶLLとして用いている。このような構成により、下位ビット変換部の下位ビット側比較器１６２に要求される電圧分解能を緩和している。また、下位ビット変換部の高レベル基準電圧ＶHHとしてアナログ信号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHHをそのまま用いている。
【００４４】
そのため、このような構成では、図２０（ａ），（ｂ）に示すように、アナログ信号の電圧ＶINが変化し、上位ビット変換部においてアナログ信号の電圧ＶINが属する基準電圧範囲が変化すると、これに伴って下位ビット変換部の高レベル基準電圧ＶLH及び低レベル基準電圧ＶLLが変化することになる。したがって、高レベル基準電圧ＶLH及び低レベル基準電圧ＶLLが安定するまでの過渡遅延によってＡ／Ｄ変換速度が制限されるという問題がある。
【００４５】
また、図２０（ａ）に示すように、アナログ信号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHHは上位ビット側比較器１５６における演算結果によって作動するアナログスイッチ１５７を通るので、その分、上限電圧ＶHHが決定されるタイミングはアナログ信号の電圧ＶINがサンプリングされるタイミングに対して遅延することになる。その結果、第１の減算アンプ１７１において、増幅する対象となる電圧すなわちアナログ信号の電圧ＶINと増幅の基準となる電圧すなわちアナログ信号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHHとが合致する期間（期間Ａ）と合致しない期間（期間Ｂ）とが生じる。
【００４６】
このため、図２０（ｂ）に示すように、第１の減算アンプ１７１から出力される下位ビット変換部の入力電圧ＶLIN は、期間Ａでは、下位ビット変換部の高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの間に存在するが、期間Ｂでは、アナログ信号の電圧とこれを含む基準電圧範囲の上限電圧及び下限電圧との相対関係が崩れるため、下位ビット変換部の高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの間から大きく外れてしまう。また、期間Ａでも、期間Ｂから期間Ａに移るときの過渡現象によって、下位ビット変換部の入力電圧ＶLIN は高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの間から外れてしまう。
【００４７】
ここで、下位ビット変換部の高レベル基準電圧ＶLH及び低レベル基準電圧ＶLLもまた過渡現象によって変化するので、例えば図２０（ｃ）に示すように期間Ａに移ってから下位ビット側比較器１６２のラッチ動作までの時間が短いとき、Ａ／Ｄ変換によって得られるディジタル値に大きな誤差が生じる可能性がある。したがって、直並列型Ａ／Ｄ変換装置に高速動作をさせる場合、変換精度が低下するという問題があった。
【００４８】
さらに、図１４に示すように、アナログ信号の電圧ＶINを増幅する第１の減算アンプ１７１はその入力インピーダンスがハイである下位ビット側比較器１６２に接続される一方、下限電圧を増幅する第２の減算アンプ１７２は下位ビット側タップ抵抗１６１に接続される。すなわち、第１の減算アンプ１７１と第２の減算アンプ１７２とでは、それぞれの出力に負荷されるインピーダンスが異なる。このため、上位ビット変換部におけるアナログ信号の電圧とこの電圧が属する基準電圧範囲との相対関係は、誤差が加わった形で下位ビット変換部に伝えられることになり、これにより変換精度が低下するという問題が生じていた。
【００４９】
前記の問題に鑑み、本発明は、直並列型Ａ／Ｄ変換装置において、その高速且つ高精度化を図る上で、下位ビット変換部に要求される電圧分解能が緩和され、しかも下位ビット変換の際に変換速度の制限がなく変換誤差も生じないようにすることを第２の課題とする。
【００５０】
【課題を解決するための手段】
請求項１の発明が講じた解決手段は、入力されたアナログ信号を上位ビットと下位ビットとに分けてＡ／Ｄ変換する直並列型Ａ／Ｄ変換装置として、所定の高レベル基準電圧と所定の低レベル基準電圧との間を複数の基準電圧範囲に区分し、区分した複数の基準電圧範囲の中から前記アナログ信号の電圧が属する一の基準電圧範囲を求め、求めた一の基準電圧範囲を示すビットデータを上位ビットデータとして生成出力すると共に、前記一の基準電圧範囲に基づき定めた下位ビット変換を行う電圧範囲の上限電圧、下限電圧及び中央値電圧を出力する上位ビット変換部と、前記上位ビット変換部から出力された下位ビット変換を行う電圧範囲の中央値電圧及び前記アナログ信号を入力とし、前記中央値電圧を基準にして前記アナログ信号の電圧を増幅する第１の差動増幅器と、前記第１の差動増幅器と同じ利得を有し、前記上位ビット変換部から出力された下位ビット変換を行う電圧範囲の上限電圧及び中央値電圧を入力とし、前記中央値電圧を基準にして前記上限電圧を増幅する第２の差動増幅器と、前記第１及び第２の差動増幅器と同じ利得を有し、前記上位ビット変換部から出力された下位ビット変換を行う電圧範囲の下限電圧及び中央値電圧を入力とし、前記中央値電圧を基準にして前記下限電圧を増幅する第３の差動増幅器と、前記第２の差動増幅器の出力電圧を下位ビット変換の高レベル基準電圧とすると共に前記第３の差動増幅器の出力電圧を下位ビット変換の低レベル基準電圧とし、前記高レベル基準電圧と前記低レベル基準電圧との間を複数の基準電圧範囲に区分し、区分した複数の基準電圧範囲の中から前記第１の差動増幅器の出力電圧が属する基準電圧範囲を求め、求めた基準電圧範囲を示すビットデータを下位ビットデータとして生成出力する下位ビット変換部と、前記第１〜第３の差動増幅器と同じ利得を有し、前記上位ビット変換部から出力された下位ビット変換を行う電圧範囲の中央値電圧を基準にしてこの中央値電圧を増幅する第４の差動増幅器とを備えたものとし、前記第４の差動増幅器の出力電圧は、前記下位ビット変換部に下位ビット変換における高レベル基準電圧から低レベル基準電圧までの電圧範囲の中央値基準電圧として入力されているものである。
【００５１】
また、請求項２の発明では、前記請求項１の直並列型Ａ／Ｄ変換装置において、前記上位ビット変換部は、下位ビット変換を行う電圧範囲の上限電圧，下限電圧及び中央値電圧の代わりに、所定の電圧範囲の上限電圧，下限電圧及び中央値電圧並びに下位ビット変換を行う電圧範囲の中央値電圧を出力するものとし、前記第２の差動増幅器は、前記上位ビット変換部から出力された所定の電圧範囲の上限電圧及び中央値電圧を入力とし、前記中央値電圧を基準にして前記上限電圧を増幅するものとし、前記第３の差動増幅器は、前記上位ビット変換部から出力された所定の電圧範囲の下限電圧及び中央値電圧を入力とし、前記中央値電圧を基準にして前記下限電圧を増幅するものとする。
【００５２】
また、請求項３の発明では、前記請求項１の直並列型Ａ／Ｄ変換装置において、前記上位ビット変換部は、生成された上位ビットデータを、与えられたパルス信号に従ってラッチして出力する上位バッファを備え、前記下位ビット変換部は、生成された下位ビットデータを、与えられたパルス信号に従ってラッチして出力する下位バッファを備え、当該直並列型Ａ／Ｄ変換装置は、与えられたパルス信号に従って、前記上位バッファから出力された上位ビットデータ及び前記下位バッファから出力された下位ビットデータを合わせてラッチして出力する下位・上位バッファを備えたものとする。
【００５３】
請求項４の発明では、前記請求項１の直並列型Ａ／Ｄ変換装置における第４の差動増幅器は、前記下位ビット変換部に電圧を出力する出力線以外の出力線を有しており、この出力線は前記第１の差動増幅器の出力線と抵抗を介して接続されているものとする。
【００５４】
請求項４の発明により、第１の差動増幅器は、下位ビット変換部に対して第２及び第３の差動増幅器と同じインピーダンスを持つことが可能になる。
【００５５】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る直並列型Ａ／Ｄ変換装置について、図面を参照しながら説明する。
【００５６】
図１は本実施形態に係る直並列型Ａ／Ｄ変換装置の全体構成を示す回路図である。図１に示す装置は、上位２ビット下位２ビット（補正ビットを含めると下位３ビット）の４ビットＡ／Ｄ変換装置である。
【００５７】
図１において、１はサンプルホールドされたＡ／Ｄ変換対象の入力アナログ信号の電圧ＶINが印加される入力端子、２は高レベル基準電圧ＶRTが印加される端子、３は低レベル基準電圧ＶRBが印加される端子、４はＡ／Ｄ変換の結果得られた４ビットのディジタル信号Ｄ0 〜Ｄ3 が出力される出力端子である。
【００５８】
また、１１は直列に接続された抵抗値の等しい８（＝２3 ）個の抵抗ＲU1〜ＲU8からなる上位抵抗列、１２は２（＝２2 −２）個のコンパレータＣＭU1，ＣＭU2からなる上位コンパレータ列、１３は３（＝２2 −１）個のスイッチＳＷ1 〜ＳＷ3 からなるスイッチ回路、１４は上位ビットデータを符号化する上位エンコーダ、１５は上位バッファ、１６は同一特性を有し利得が等しい４個の差動増幅器ＡＭＰ1 〜ＡＭＰ4 からなる差動増幅器列、１７は直列に接続された抵抗値の等しい８（＝２3 ）個の抵抗ＲL1〜ＲL8からなる下位抵抗列、１８は７（＝２3 −１）個のコンパレータＣＭL1〜ＣＭL7からなる下位コンパレータ列、１９は下位ビットデータを符号化する下位エンコーダ、２０は下位バッファ、２１は上位ビットデータを補正する補正回路、２２は下位・上位バッファである。
【００５９】
図１３と比較すると、上位抵抗列１１は上位抵抗列５１と、下位抵抗列１７は下位抵抗列５６と、下位コンパレータ列１８は下位コンパレータ列５７と、下位エンコーダ１９は下位エンコーダ５８と、それぞれ同じ構成からなる。
【００６０】
上位抵抗列１１、上位コンパレータ列１２、スイッチ回路１３、上位エンコーダ１４、上位バッファ１５によって上位ビット変換部４１が構成されている。また、下位抵抗列１７、下位コンパレータ列１８、下位エンコーダ１９、下位バッファ２０によって下位ビット変換部４２が構成されている。
【００６１】
入力端子１は、上位コンパレータ列１２を構成する各コンパレータ（以下、上位コンパレータという）ＣＭU1，ＣＭU2の＋側入力端子と差動増幅器列１６を構成する第１の差動増幅器ＡＭＰ1 の＋側入力端子とに接続されている。また、端子２及び３は上位抵抗列１１の両端に接続されている。
【００６２】
上位抵抗列１１は、各抵抗間に７（＝２3 −１）個の分割点を有している。偶数番目の分割点は、端子２に印加された高レベル基準電圧ＶRTと端子３に印加された低レベル基準電圧ＶRBとの間を複数の基準電圧範囲に区分しており、スイッチ回路１３を構成する各スイッチＳＷ1 〜ＳＷ3 に各々接続されている。奇数番目の分割点（両端の分割点を除く）は、上位コンパレータＣＭU1，ＣＭU2の−側入力端子に接続されている。
【００６３】
上位コンパレータ列１２は、クロック信号ＣＫＵのタイミングで、入力端子１に印加された入力信号の電圧ＶINと上位抵抗列１１の分割点電圧とを各上位コンパレータＣＭU1，ＣＭU2によって比較し、入力信号の電圧ＶINが属する基準電圧範囲を示す信号を出力する。上位コンパレータ列１２の出力信号は上位エンコーダ１４に入力され、上位エンコーダ１４は上位コンパレータ列１２の出力信号を上位ビットデータに変換して出力する。上位バッファ１５は、クロック信号ＮＣＬＫの立ち上がりのタイミングで上位ビットデータをラッチし、補正回路２１に出力する。また、上位コンパレータ列１２の出力信号はスイッチ回路１３にも入力される。
【００６４】
スイッチ回路１３は、上位コンパレータ列１２の出力信号に従って各スイッチＳＷ1 〜ＳＷ3 を制御し、下位ビット変換を行う電圧範囲（以下、下位変換範囲という）の上限電圧ＶH 、中央値電圧ＶM 、下限電圧ＶL を差動増幅器列１６に出力する。例えば、上位コンパレータＣＭU1の出力信号が“Ｈ”レベルであり、上位コンパレータＣＭU2の出力信号が“Ｌ”レベルであるときは、抵抗ＲU6とＲU7との間の分割点の電圧をＶH 、抵抗ＲU4とＲU5との間の分割点の電圧をＶM 、抵抗ＲU2とＲU3の間の分割点の電圧をＶL とする。
【００６５】
差動増幅器列１６は、下位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL 及び入力信号の電圧ＶINを入力とし、下位ビット変換部４２のための高レベル基準電圧ＳＵＢH 、中央値基準電圧ＳＵＢM 、低レベル基準電圧ＳＵＢL 及び下位ビットＡ／Ｄ変換対象の電圧ＳＵＢINを出力する。第２の差動増幅器ＡＭＰ2 は、＋側入力端子に電圧ＶH が、−側入力端子に電圧ＶM が入力され、電圧ＶM を基準にして電圧ＶH を増幅し電圧ＳＵＢH として出力する。第３の差動増幅器ＡＭＰ3 は、＋側入力端子に電圧ＶL が、−側入力端子に電圧ＶM が入力され、電圧ＶM を基準にして電圧ＶL を増幅し電圧ＳＵＢL として出力する。第４の差動増幅器ＡＭＰ4 は、＋側入力端子及び−側入力端子に共に電圧ＶM が入力され、電圧ＳＵＢM を出力する。また、第１の差動増幅器ＡＭＰ1 は、−側入力端子に電圧ＶM が、＋側入力端子に入力信号の電圧ＶINが入力され、電圧ＶM を基準にして電圧ＶINを増幅し電圧ＳＵＢINとして出力する。第１の差動増幅器ＡＭＰ1 の出力端子は下位コンパレータ列１８を構成する下位コンパレータＣＭL1〜ＣＭL7の＋側入力端子に接続されている。
【００６６】
下位抵抗列１７は、高レベル基準電圧として第２の差動増幅器ＡＭＰ2 の出力電圧ＳＵＢH が印加されると共に、低レベル基準電圧として第３の差動増幅器ＡＭＰ3 の出力電圧ＳＵＢL が印加され、さらに中間分割点（抵抗ＲL4とＲL5との間の分割点）に第４の差動増幅器ＡＭＰ4 の出力電圧ＳＵＢM が中央値基準電圧として印加される。下位抵抗列１７は各抵抗間に７（＝２3 −１）個の分割点を有しており、高レベル基準電圧ＳＵＢH と低レベル基準電圧ＳＵＢL との間を複数の基準電圧範囲に区分している。下位抵抗列１７の分割点は下位コンパレータＣＭL1〜ＣＭL7の−側入力端子にそれぞれ接続されている。
【００６７】
下位コンパレータ列１８は、クロック信号ＣＫＬのタイミングで、電圧ＳＵＢINと下位抵抗列１７の各分割点電圧とを各下位コンパレータＣＭL1〜ＣＭL7によって比較し、電圧ＳＵＢINが属する基準電圧範囲を示す信号を出力する。下位コンパレータ列１８の出力信号は下位エンコーダ１９に入力され、下位エンコーダ１９は下位コンパレータ列１８の出力信号を下位ビットデータに変換して出力する。下位バッファ２０は、クロック信号ＣＬＫの立ち上がりのタイミングで下位ビットデータをラッチし下位・上位バッファ２２に出力すると共に、下位ビットデータの一部を補正回路２１に出力する。
【００６８】
補正回路２１は、入力された上位ビットデータを下位ビットデータの一部を用いて補正して下位・上位バッファ２２に出力する。下位・上位バッファ２２は、クロック信号ＮＣＬＫの立ち上がりのタイミングで、補正された上位ビットデータ及び下位ビットデータを合わせて出力端子４に出力する。
【００６９】
図１に示す直並列型Ａ／Ｄ変換器において最も特徴的なことは、上位ビット変換部４１と下位ビット変換部４２との間に差動増幅器列１６を備えたことである。ここで、差動増幅器列１６の動作について説明する。
【００７０】
図２は差動増幅器列１６の動作を説明するための図であり、下位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL 及び入力電圧ＶINと第１〜第４の差動増幅器ＡＭＰ1 〜ＡＭＰ4 の各出力電圧ＳＵＢH ，ＳＵＢM 、ＳＵＢL 及びＳＵＢINとの関係を示す図である。
【００７１】
図２において、１１Ａは上位抵抗列、１２Ａは上位コンパレータ列であり、説明に必要な部分以外は省略している。上位抵抗列１１Ａにおいて、奇数番目の分割点の電圧をＶc(n)、偶数番目の分割点の電圧をＶr(n)とする。また、上位ビット変換の基準電圧範囲（Ｖc(n)−Ｖc(n-1)）が１６ステップであり、下位変換範囲（Ｖr(n+1)−Ｖr(n-1)）が３２ステップであるとする。また、説明を簡単にするために、第１〜第４の差動増幅器ＡＭＰ1 〜ＡＭＰ4 の利得は２倍であるものとする。
【００７２】
上位コンパレータＣＭU(n)は、電圧Ｖc(n)と入力信号の電圧ＶINとの比較を行う。入力信号の電圧ＶINが電圧Ｖc(n-1)と電圧Ｖc(n)との間にあるとき、下位変換範囲の上限電圧ＶH として電圧Ｖr(n+1)が選択され、中央値電圧ＶM として電圧Ｖr(n)が選択され、下限電圧ＶL として電圧Ｖr(n-1)が選択される。
【００７３】
第２の差動増幅器ＡＭＰ2 は電圧ＶINに関係なく電圧ＶM を基準にして電圧ＶH を増幅し、電圧ＳＵＢH として出力する。第３の差動増幅器ＡＭＰ3 は電圧ＶINに関係なく電圧ＶM を基準にして電圧ＶL を増幅し、電圧ＳＵＢL として出力する。また、第４の差動増幅器ＡＭＰ4 は電圧ＶINに関係なく電圧ＶM をそのまま電圧ＳＵＢM として出力する。この結果、電圧ＳＵＢH は電圧ＳＵＢM より３２（＝１６×２）ステップ高レベル側に発生し、電圧ＳＵＢL は電圧ＳＵＢM より３２（＝１６×２）ステップ低レベル側に発生する。
【００７４】
第１の差動増幅器ＡＭＰ1 は、電圧ＶM を基準にして入力信号の電圧ＶINを増幅し、電圧ＳＵＢINとして出力する。いま、電圧ＶINが電圧Ｖr(n)（＝ＶM ）より４ステップ高レベル側にあるとすると、電圧ＳＵＢINは電圧ＳＵＢM から８（＝４×２）ステップ高レベル側に発生する。すなわち、電圧ＶH ，ＶL と電圧ＶINとの相対関係は下位ビット変換においても維持される。
【００７５】
このように、本実施形態によると、下位ビット変換部４２の基準電圧ＳＵＢH 、ＳＵＢM 、ＳＵＢL は入力信号の電圧ＶINによって変化することはなく安定することになる。
【００７６】
なお、下位変換範囲の基準電圧ＶH ，ＶM ，ＶL は、必ずしも、上位コンパレータ列１２の出力信号に従って選択する必要はない。例えば、第２〜第４の差動増幅器ＡＭＰ2 〜ＡＭＰ4 には、上位抵抗列１１の任意の連続する３つの偶数番目の分割点電圧を電圧ＶH ，ＶM ，ＶL として入力し、第１の差動増幅器ＡＭＰ1 にのみ、上位コンパレータ列１２の出力信号によって決定された下位変換範囲の中央値電圧ＶM ' を入力すればよい。このようにしても、第１の差動増幅器ＡＭＰ1 の出力電圧ＳＵＢINと基準電圧ＳＵＢH 及びＳＵＢL との関係は図２のようになる。この場合、スイッチ回路１３は、上位コンパレータ列１２によって決定された電圧ＶM ' のみを差動増幅器列１６に出力すればよい。
【００７７】
以上説明したように、本実施形態と従来例とが大きく異なる点は、図２と図１５とを比較すると分かるように、下位ビット変換部４２の基準電圧ＳＵＢH 、ＳＵＢM 、ＳＵＢL が一定電圧に固定され、変換周期毎に変動することがないという点である。
【００７８】
以下、図１に示す直並列型Ａ／Ｄ変換装置の動作について説明する。
【００７９】
まず、上位ビット変換部４１の動作について説明する。図３は上位ビット変換部４１の動作を説明するための図であり、１１は上位抵抗列、１２は上位コンパレータ列である。同図中、（ａ）は入力信号の電圧ＶINが上位コンパレータＣＭU1の基準電圧Ｖc1と上位コンパレータＣＭU2の基準電圧Ｖc2との間（斜線を施した部分）にある場合、（ｂ）は入力信号の電圧ＶINが上位コンパレータＣＭU1の基準電圧Ｖc1よりも低い場合、（ｃ）は入力信号の電圧ＶINが上位コンパレータＣＭU2の基準電圧Ｖc2よりも高い場合を示している。
【００８０】
図３に示すように、上位抵抗列１１は高レベル基準電圧ＶRTと低レベル基準電圧ＶRBとの間を４個の基準電圧範囲に区分しており、上位ビットデータは４種類（２ビット）となる。上位ビットデータは、入力信号の電圧ＶINが低レベル基準電圧ＶRBと電圧Ｖr1との間にあるときは“０”、電圧Ｖr1と電圧Ｖr2との間にあるときは“１”、電圧Ｖr2と電圧Ｖr3との間にあるときは“２”、電圧Ｖr3と高レベル基準電圧ＶRTとの間にあるときは“３”になる（１０進数表現による）。
【００８１】
これに対し、上位コンパレータは２個しか接続されていないので、上位ビット変換部４１によって得られる上位ビットデータは３種類である（図３では丸で囲んでいる）。図３（ａ）のとき、上位コンパレータＣＭU1の出力信号は“Ｈ”レベル、上位コンパレータＣＭU2の出力信号は“Ｌ”レベルになり、上位エンコーダ１４によって得られる上位ビットデータは“１”になる。図３（ｂ）のとき、上位コンパレータＣＭU1及びＣＭU2の出力信号は共に“Ｌ”レベルになり、上位エンコーダ１４によって得られる上位ビットデータは“０”になる。図３（ｃ）のとき、上位コンパレータＣＭU1及びＣＭU2の出力信号は共に“Ｈ”レベルになり、上位エンコーダ１４によって得られる上位ビットデータは“２”になる。
【００８２】
一般的にいうと、上位抵抗列１１を構成する抵抗の個数は２n 個であるとすると、高レベル基準電圧ＶRTと低レベル基準電圧ＶRBとの間は２n-1 個の基準電圧範囲に区分され、上位コンパレータ列１２を構成するコンパレータの個数は（２n-1 −２）個になり、上位ビット変換部４１によって得られる上位ビットデータは（２n-1 −１）種類となる。このため、上位ビットデータの補正が必要になるが、これについては後述する。
【００８３】
また、図３（ａ）のとき、下位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL として電圧Ｖr3，Ｖr2，Ｖr1が差動増幅器列１６に出力される。同様に、図３（ｂ）のとき、電圧Ｖr2，Ｖr1，ＶRBが下位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL として差動増幅器列１６に出力され、図３（ｃ）のとき、電圧ＶRT，Ｖr3，Ｖr2が下位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL として差動増幅器列１６に出力される。
【００８４】
ただし、前述したように、下位変換範囲の電圧ＶH ，ＶM ，ＶL は、必ずしも上位コンパレータ列１２の出力信号に従って選択する必要はなく、上位抵抗列の任意の連続する３つの偶数番目の分割点電圧を電圧ＶH ，ＶM ，ＶL として入力し、第１の差動増幅器ＡＭＰ1 にのみ、上位コンパレータ列１２の出力信号によって決定された下位変換範囲の中央値電圧ＶM ' を入力すればよい。
【００８５】
差動増幅器列１６は、すでに説明したように、下位変換範囲の上限電圧ＶH ，中央値電圧ＶM ，下限電圧ＶL を下位ビット変換の高レベル基準電圧ＳＵＢH ，中央値基準電圧ＳＵＢM ，低レベル基準電圧ＳＵＢL に変換する。また、入力信号の電圧ＶINを下位ビットＡ／Ｄ変換の対象となる電圧ＳＵＢINに変換する。
【００８６】
次に、下位ビット変換部４２の動作について説明する。下位抵抗列１７は下位ビット変換の高レベル基準電圧ＳＵＢH と下位ビット変換の低レベル基準電圧ＳＵＢL との間を８個の基準電圧範囲に区分しており、下位ビットデータは８種類（３ビット）となる。さらに下位抵抗列１７の分割誤差を少なくするために、中央値基準電圧ＳＵＢM が中央の分割点（抵抗ＲL4とＲL5との間の分割点）に印加される。
【００８７】
下位コンパレータ列１８を構成する下位コンパレータＣＭL1〜ＣＭL7は、下位抵抗列１７の各分割点の電圧と下位ビットＡ／Ｄ変換対象の電圧ＳＵＢINとを比較し、比較結果を表す信号を出力する。下位エンコーダ１９は下位コンパレータ列１８の出力信号を３ビットの下位ビットデータに変換する。ただし、下位ビットデータのＭＳＢは、上位ビットデータの補正のために用いられる。
【００８８】
次に、補正回路２１の動作について説明する。図３に示したように、真の上位ビットデータと上位ビット変換部４１によって得られる上位ビットデータとは必ずしも一致しない。例えば、図３（ａ）の場合、上位ビットデータとして“１”が得られるが、真の上位ビットデータは“２”の場合と“１”の場合とがありその可能性は５０％ずつである。このとき、下位変換範囲の下限電圧ＶL は電圧Ｖr1であり、下位変換範囲の上限電圧ＶH は電圧Ｖr3であるので、下位変換範囲は真の上位データが“１”又は“２”である範囲に一致する。このため、入力された電圧ＶINが電圧ＶM より高いときは下位ビットデータのＭＳＢは“１”になり、入力された電圧ＶINが電圧ＶM より低いときは下位ビットデータのＭＳＢは“０”になる。したがって、上位ビットデータの補正は下位ビットデータのＭＳＢを用いて簡単に行うことができる。
【００８９】
図４は補正回路２１による上位ビットデータの補正方法を示す図である。図４に示すように、補正回路２１は、変換された下位ビットデータのＭＳＢが（バイナリーコードでもグレイコードでも）“１”のとき上位ビットデータに“１”を加算し、下位ビットデータのＭＳＢが“０”のときは上位ビットデータを補正しない。
【００９０】
したがって、従来例における補正と大きく異なるのは、図４と図１８とを比較すると分かるように、下位ビットデータのＭＳＢによって“１”を加算するか否かという補正だけでよい点であり、これにより、補正回路の構成は従来よりも簡易になる。
【００９１】
図５は図１に示す直並列型Ａ／Ｄ変換装置を駆動する信号のタイミングを示すタイミングチャートである。図５に示すように、入力された電圧ＶINがサンプルホールドされた期間の，前半において上位コンパレータ列１２を動作させるクロック信号ＣＫＵが発生する一方、後半において下位コンパレータ列１８を動作させるクロック信号ＣＫＬが発生する。また、上位バッファ１５及び下位・上位バッファ２２にラッチを行わせるクロック信号ＮＣＬＫは、クロック信号ＣＫＬと略同じタイミングにリーディングエッジ（又はトライリングエッジ）を持ち、下位バッファ２０にラッチを行わせるクロック信号ＣＬＫは、クロック信号ＣＫＵと略同じタイミングにリーディングエッジ（又はトライリングエッジ）を持つ。
【００９２】
図１に示す直並列型Ａ／Ｄ変換装置は、図５に示すような信号のタイミングに従って次のように動作する。
【００９３】
まず、Ｎサイクルにおけるクロック信号ＣＫＵによって確定した上位コンパレータ列１２の出力信号は、上位エンコーダ１４によって上位ビットデータに変換され、上位ビットデータはクロック信号ＮＣＬＫの立ち上がりによって上位バッファ１５にラッチされる。次に、Ｎサイクルにおけるクロック信号ＣＫＬによって確定した下位コンパレータ列１８の出力信号は、下位エンコーダ１９によって下位ビットデータに変換され、下位ビットデータはクロック信号ＣＬＫの立ち上がりによって下位バッファ２０にラッチされる。
【００９４】
上位バッファ１５にラッチされた上位ビットデータは、下位バッファ２０にラッチされた下位ビットデータのＭＳＢに従って、すでに説明したような補正が行われる。補正された上位ビットデータ及び下位ビットデータは、共に、（Ｎ＋１）サイクルにおけるクロック信号ＮＣＬＫの立ち上がりによって下位・上位バッファ２２にラッチされ、出力端子４に出力される。
【００９５】
したがって、補正回路２１の動作余裕時間は、下位バッファ２０がクロック信号ＣＬＫの立ち上がりによって下位ビットデータをラッチしてから下位・上位バッファ２２がクロック信号ＮＣＬＫの立ち上がりによって補正された上位ビットデータ及び下位ビットデータをラッチするまでの時間となる。
【００９６】
なお、本実施形態では、上位２ビット下位２ビットの４ビットＡ／Ｄ変換装置を例にとって説明したが、本発明はこれに限るものではなく、上位Ｎビット下位Ｍビットの（Ｎ＋Ｍ）ビットＡ／Ｄ変換装置（Ｎ，Ｍは自然数）で実現可能である。この場合、上位抵抗列１１を２N+1 個の抵抗によって構成し、上位コンパレータ列１２を（２N −２）個のコンパレータによって構成し、スイッチ回路１３を（２N −１）個のスイッチによって構成すると共に、下位抵抗列１７を２M+1 個の抵抗によって構成し、下位コンパレータ列１８を（２M+1 −１）個のコンパレータによって構成すればよい。
【００９７】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００９８】
図６は本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置の全体構成を示す回路図である。図６において、１０１はＡ／Ｄ変換の対象となるアナログ信号が入力されるアナログ信号入力端子、１０２は上位ビット側高レベル基準電圧端子、１０３は上位ビット側低レベル基準電圧端子、１０４はアナログ信号入力端子１０１に入力されたアナログ信号をサンプルホールドするサンプルホールド回路、１０５は上位ビット側高レベル基準電圧端子１０２と上位ビット側低レベル基準電圧端子１０３との間の電圧を分割する上位ビット側タップ抵抗、１０６は上位ビット側比較器、１０７はアナログスイッチ、１０８は上位ビット符号化回路、１０９は下位ビット側高レベル基準電圧端子、１１０は下位ビット側低レベル基準電圧端子、１１１は下位ビット側高レベル基準電圧端子１０９と下位ビット側低レベル基準電圧端子１１０との間の電圧を分割する下位ビット側タップ抵抗、１１２は下位ビット側比較器、１１３は下位ビット符号化回路、１１４は出力バッファ回路、１１５はディジタル信号出力端子である。
【００９９】
上位ビット変換部１４１は、上位ビット側タップ抵抗１０５、上位ビット側比較器１０６、アナログスイッチ１０７、上位ビット符号化回路１０８によって構成されている。下位ビット変換部１４２は、下位ビット側タップ抵抗１１１、下位ビット側比較器１１２、及び下位ビット符号化回路１１３によって構成されている。また、出力バッファ回路１１４によって出力部１４３が構成されている。
【０１００】
また、１１６ａは利得の固定された第１の差動増幅器、１１６ｂは利得の固定された第２の差動増幅器、１１６ｃは利得の固定された第３の差動増幅器，１１６ｄは利得の固定された第４の差動増幅器、１２０はスイッチング手段、１２４は抵抗である。第１〜第４の差動増幅器１１６ａ〜１１６ｄは同じ利得を有する。
【０１０１】
次に、図６に示す直並列型Ａ／Ｄ変換装置の動作について説明する。
【０１０２】
アナログ信号入力端子１０１に入力されたアナログ信号は、サンプルホールド回路１０４によってサンプリングされ上位ビットのＡ／Ｄ変換期間から下位ビットのＡ／Ｄ変換期間までの間一定の電圧に保持される。
【０１０３】
上位ビット変換部１４１では、サンプルホールド回路１０４によって保持されたアナログ信号の電圧ＶINと、上位ビット側高レベル基準電圧端子１０２と上位ビット側低レベル基準電圧端子１０３との間の電圧を上位ビット側タップ抵抗１０５により分割することによって得られた各基準電圧信号とを上位ビット側比較器１０６によってそれぞれ比較し、これにより、アナログ信号の電圧ＶINが属する基準電圧範囲を求める。求めた基準電圧範囲に従って、上位ビット符号化回路１０８は前記アナログ信号を表すディジタル信号の上位ビットを符号化する。なお、各基準電圧範囲の区分点にはアナログスイッチ１０７が各々接続されている。
【０１０４】
さらに細分化したディジタル値を得るために、第２の差動増幅器１１６ｂは、アナログ信号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHHを当該基準電圧範囲の中央値電圧ＶHMを基準にして増幅して、下位ビット変換の高レベル基準電圧ＶLHとして下位ビット側高レベル基準電圧端子１０９に出力すると共に、第３の差動増幅器１１６ｃは、アナログ信号の電圧ＶINが属する基準電圧範囲の下限電圧ＶHLを当該基準電圧範囲の中央値電圧ＶHMを基準にして増幅して、下位ビット変換の低レベル基準電圧ＶLLとして下位ビット側低レベル基準電圧端子１１０に出力する。
【０１０５】
図７は第１〜第４の差動増幅器１１６ａ，１１６ｂ，１１６ｃ，１１６ｄの構成の一例を示す回路図である。各差動増幅器は入力電圧と基準電圧との差電圧を増幅して、差電圧が０Ｖのときの出力電圧に増幅した差電圧を加えて出力するものであり、図７に示すように、一般に、トランジスタ１３１ａ，１３１ｂ、定電流源１３２ａ，１３２ｂ、エミッタ抵抗１３３、負荷抵抗１３４ａ，１３４ｂ及び出力バッファ１３５によって構成される。
【０１０６】
いま、各差動増幅器の利得をＡとし、各差動増幅器の入力電圧と基準電圧との差電圧が０Ｖのときの出力電圧をＶ0 とすると、上位ビット変換部１４１によって求められた，アナログ信号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHH，中央値電圧ＶHM，下限電圧ＶHLから、第２の差動増幅器１１６ｂから出力される下位ビット変換の高レベル基準電圧ＶLHは
ＶLH＝Ｖ0 ＋Ａ（ＶHH−ＶHM）  …（１）
と表わされ、また第３の差動増幅器１１６ｃから出力される下位ビット変換の低レベル基準電圧ＶLLは
ＶLL＝Ｖ0 ＋Ａ（ＶHL−ＶHM）  …（２）
と表わされる。したがって、下位ビット変換の高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの差は、式（１），（２）から、
ＶLH−ＶLL＝Ａ（ＶHH−ＶHL）  …（３）
となる。すなわち、上位ビット変換部１４１によって決定された，アナログ信号の電圧ＶINが属する基準電圧範囲の上限電圧ＶHHと下限電圧ＶHLとの差電圧が、第２及び第３の差動増幅器１１６ｂ，１１６ｃによってＡ倍されて、下位ビット側高レベル基準電圧端子１０９及び下位ビット側低レベル基準電圧端子１１０に伝えられることになる。
【０１０７】
またここで、上位ビット変換部１４１の任意の基準電圧範囲において上限電圧と中央値電圧との差及び下限電圧と中央値電圧との差は一定であるので、
ＶHH−ＶHM＝一定
ＶHL−ＶHM＝一定
となり、式（１），（２）から、
ＶLH＝一定  …（４）
ＶLL＝一定  …（５）
となる。すなわち、下位ビット変換の高レベル基準電圧ＶLH及び低レベル基準電圧ＶLLは、入力されたアナログ信号の電圧ＶINの大きさに関係なく常に一定となる。
【０１０８】
また、第１の差動増幅器１１６ａは、サンプルホールド回路１０４によって保持されたアナログ信号の電圧ＶINと上位ビット変換部１４１によって求められた，電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとをスイッチング手段１２０を介して入力し、電圧ＶINをこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMを基準に増幅して、下位ビット変換部１４２の入力電圧ＶLIN として出力する。
【０１０９】
ここで、スイッチング手段１２０についてさらに詳細に説明する。
【０１１０】
図８はスイッチング手段１２０の構成を示す回路図である。図８に示すように、スイッチング手段１２０はスイッチ１２１及び制御信号入力端子１２２によって構成される。スイッチ１２１は３つの入力端子と２つの出力端子を持ち、入力端子の１つにはサンプルホールド回路１０４によって保持された電圧ＶINが入力されると共に残りの２つにはこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMが入力され、出力端子の一方からは第１の差動増幅器１１６ａの増幅対象の電圧としての＋側入力電圧Ｖ+ が出力されると共に他方からは第１の差動増幅器１１６ａの基準電圧としての−側入力電圧Ｖ- が出力される。また、制御信号入力端子１２２にはスイッチ１２１を制御する制御信号Ｖc が入力される。
【０１１１】
図９は図８に示すようなスイッチング手段１２０を用いた場合の本実施形態に係る直並列型Ａ／Ｄ変換装置の動作を説明するための図である。同図中、（ａ）はサンプルホールド回路１０４によって保持されたアナログ信号の電圧ＶIN及びこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMの変化を示すグラフ、（ｂ）は第１の差動増幅器１１６ａの＋側入力電圧Ｖ+ 及び−側入力電圧Ｖ- の変化を示すグラフ、（ｃ）はスイッチ１２１，１２１を制御する制御信号Ｖc を示すグラフ、（ｄ）は第１の差動増幅器１１６ａから出力される下位ビット変換部１４２の入力電圧ＶLIN を示すグラフ、（ｅ）は下位ビット側比較器１１２の動作タイミングを示すグラフである。
【０１１２】
アナログ信号の電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMは上位ビット側比較器１０６における演算結果によって作動するアナログスイッチ１０７を通るので、その分、電圧ＶINに対して遅延する。このため、図９（ａ）に示すように、アナログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致している期間（期間Ａ）と合致していない期間（期間Ｂ）とが生じる。
【０１１３】
ここで、スイッチング手段１２０の制御信号入力端子１２２に図９（ｃ）に示すような制御信号Ｖc を入力して、スイッチ１２１，１２１に切り換え動作をさせる。制御信号Ｖc は期間Ａでは“Ｈ”レベルになりスイッチ１２１，１２１を図８において実線で示すように制御する一方、期間Ｂでは“Ｌ”レベルになりスイッチ１２１，１２１を図８において破線で示すように制御する。
【０１１４】
すなわち、図９（ｂ）に示すように、アナログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致している期間（期間Ａ）では、第１の差動増幅器１１６ａには、＋側入力電圧Ｖ+ としてアナログ信号の電圧ＶINが入力されると共に−側入力電圧Ｖ- として電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMが入力される。
【０１１５】
一方、アナログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致していない期間（期間Ｂ）では、第１の差動増幅器１１６ａには、＋側入力電圧Ｖ+ 及び−側入力電圧Ｖ- として共に電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMが入力される。
【０１１６】
したがって、図９（ｄ）に示すように、第１の差動増幅器１１６ａから出力される下位ビット変換部１４２の入力電圧ＶLIN は、期間Ａでは、アナログ信号の電圧ＶINがこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMを基準として増幅された電圧となる一方、期間Ｂでは、＋側入力電圧Ｖ+ と−側入力電圧Ｖ- との差電圧が０のときの出力電圧Ｖ0 となる。
【０１１７】
このことを数式を用いて説明する。他の差動増幅器と同様に、第１の差動増幅器１１６ａの利得をＡ、入力電圧と基準電圧との差電圧が０Ｖのときの出力電圧をＶ0 とすると、アナログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致している期間（期間Ａ）では、第１の差動増幅器１１６ａから出力される下位ビット変換部１４２の入力電圧ＶLIN は、
ＶLIN ＝Ｖ0 ＋Ａ（ＶIN−ＶHM）  …（６）
と表わされる。したがって、下位ビット変換の高レベル基準電圧ＶLHと下位ビット変換部１４２の入力電圧ＶLIN との差、及び下位ビット変換部１４２の入力電圧ＶLIN と下位ビット変換の低レベル基準電圧ＶLLとの差は、式（１），（２），（６）からそれぞれ、
ＶLH−ＶLIN ＝Ａ（ＶHH−ＶIN）  …（７）
ＶLIN −ＶLL＝Ａ（ＶIN−ＶHL）  …（８）
となる。すなわち、アナログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範囲の上限電圧ＶHH及び下限電圧ＶLHとの相対関係は保持されたまま、その差電圧だけがＡ倍増幅されて下位ビット変換部１４２に伝達されることになる。したがって、下位ビット側比較器１１２に要求される電圧分解能がＡ倍緩和される。
【０１１８】
一方、アナログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致していない期間（期間Ｂ）では、第１の差動増幅器１１６ａから出力される下位ビット変換部１４２の入力電圧ＶLIN は、入力差電圧が０Ｖのときの出力電圧である，下位ビット変換の高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの中央値電圧Ｖ0 になる。
【０１１９】
ＶLIN ＝Ｖ0   …（９）
このように、下位ビット変換部１４２の入力電圧ＶLIN は下位ビット変換の高レベル基準電圧ＶLHと低レベル基準電圧ＶLLとの間に常に存在し、期間Ｂから期間Ａに移るときに電圧変化の大きな過渡現象は生じない。また、すでに説明したように、下位ビット変換の高位基準電圧ＶLHと低レベル基準電圧ＶLLも常に一定である。したがって、例えば、図９（ｅ）に示すように、直並列型Ａ／Ｄ変換器が高速動作して、期間Ｂから期間Ａに移ってから下位ビット側比較器１１２のラッチ動作までの期間が短い場合でも、下位ビット変換部１４２は安定して動作し、得られる下位ビットは誤差のないものになる。
【０１２０】
なお、スイッチング手段１２０は図１０に示すような構成にしてもよい。図１０に示すスイッチング手段１２０では、スイッチ１２１の３つの入力端子のうち、上の２つにサンプルホールド回路１０４によって保持されたアナログ信号の電圧ＶINが入力されると共に残りの１つに電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMが入力される。また、制御信号入力端子１２２に入力された制御信号Ｖc はインバータ１２３によって反転された上でスイッチ１２１に与えられる。
【０１２１】
図１１は図１０に示すようなスイッチング手段１２０を用いた場合の本実施形態に係る直並列型Ａ／Ｄ変換装置の動作を説明するための図である。図９と同様に、図１１において、（ａ）はサンプルホールド回路１０４によって保持されたアナログ信号の電圧ＶIN及びこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMの変化を示すグラフ、（ｂ）は第１の差動増幅器１１６ａの＋側入力電圧Ｖ+ 及び−側入力電圧Ｖ- の変化を示すグラフ、（ｃ）はスイッチ１２１，１２１を制御する制御信号Ｖc を示すグラフ、（ｄ）は第１の差動増幅器１１６ａから出力される下位ビット変換部１４２の入力電圧ＶLIN を示すグラフ、（ｅ）は下位ビット側比較器１１２の動作タイミングを示すグラフである。
【０１２２】
図１１から分かるように、アナログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致していない期間（期間Ｂ）では、制御信号Ｖc はインバータ１２３によって反転されるのでスイッチ１２１は図１０において実線で示すようになり、第１の差動増幅器１１６ａには、＋側入力電圧Ｖ+ 及び−側入力電圧Ｖ- として共に電圧ＶINが入力される。この点以外は図１１と図９とは同じであり、図１０に示すスイッチング手段１２０を用いた本実施形態に係る直並列型Ａ／Ｄ変換装置は、図８に示すスイッチング手段１２０を用いた場合と同様の動作をする。
【０１２３】
また、図６において、第４の差動増幅器１１６ｄは、＋側入力電圧及び−側入力電圧として共にアナログ信号の電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMを入力し、下位ビット側高レベル基準電圧端子１０９と下位ビット側低レベル基準電圧端子１１０との中間点に出力電圧を与える。第４の差動増幅器１１６ｄの出力電圧は、下位ビット変換部１４２に高レベル基準電圧ＶLHから低レベル基準電圧ＶLLまでの電圧範囲の中央値基準電圧として入力されている。
【０１２４】
また、第４の差動増幅器１１６ｄは下位ビット側タップ抵抗１１１に出力電圧を与える出力線とは別の出力線１２５を有しており、この出力線１２５は抵抗１２４を介して第１の差動増幅器１１６ａの出力線に接続されている。
【０１２５】
すると、下位ビット変換の高レベル基準電圧ＶLHを出力する第２の差動増幅器１１６ｂ及び下位ビット変換の低レベル基準電圧ＶLLを出力する第３の差動増幅器１１６ｃが第４の差動増幅器１１６ｄに対して下位ビット側タップ抵抗１１１のインピーダンスを有するのに対応して、下位ビット変換部１４２の入力電圧ＶLIN を出力する第１の差動増幅器１１６ａも第４の差動増幅器１１６ｄに対して抵抗１２４によって同じインピーダンスを有するよう構成することが可能になり、上位ビット変換部１４１におけるアナログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範囲との相対関係が、下位ビット変換部１４２に誤差なく伝えられる。
【０１２６】
下位ビット変換部１４２では、第１の差動増幅器１１６ａから入力された電圧ＶLIN と、下位ビット側高レベル基準電圧端子１０９と下位ビット側低レベル基準電圧端子１１０との間の電圧を下位ビット側タップ抵抗１１１によりさらに細かく分割することによって得られた各基準電圧信号とを下位ビット側比較器１１２によって比較し、これにより、入力電圧ＶLIN が属する基準電圧範囲を求める。このとき、アナログ信号の電圧ＶINとこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMとが合致している期間（図９及び図１１における期間Ａ）において第１の差動増幅器１１６ａから出力される電圧、すなわち、アナログ信号の電圧ＶINがこの電圧ＶINが属する基準電圧範囲の中央値電圧ＶHMを基準に増幅された電圧ＶLIN を対象とする。
【０１２７】
求めた基準電圧範囲に従って、下位ビット符号化回路１１３は入力されたアナログ信号ＶINを表すディジタル信号の下位ビットを符号化する。出力バッファ回路１１４は、上位ビット符号化回路１０８によって符号化された上位ビットと下位ビット符号化回路１１３によって符号化された下位ビットとを合わせて、ディジタル信号出力端子１１５を介して出力する。
【０１２８】
なお、本実施形態では、下位ビット変換の高レベル基準電圧、低レベル基準電圧及びこれらの中央値電圧としてアナログ信号の電圧が属する基準電圧範囲の上限電圧、下限電圧及び中央値電圧を各々差動増幅して得た電圧を用いるものとしたが、本発明はこれに限るものでなく、下位ビット変換の高レベル基準電圧、低レベル基準電圧及びこれらの中央値電圧として上位ビット変換部１４１における任意の基準電圧範囲の上限電圧、下限電圧、中央値電圧を用いてもよい。
【０１２９】
図１２は本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置の変形例の全体構成を示す回路図であり、下位ビット変換の高レベル基準電圧、低レベル基準電圧及びこれらの中央値電圧として上位ビット変換部１４１における所定の基準電圧範囲の上限電圧、下限電圧及び中央値電圧を差動増幅して用いるものである。図１２において、図６に示す直並列型Ａ／Ｄ変換装置と共通の構成要素には、図６と同一の符号を付している。図１２において、アナログスイッチ１０７Ａはスイッチング手段１２０にのみ電圧を出力する。下位ビット変換の高レベル基準電圧、低レベル基準電圧及びこれらの中央値電圧として上位ビット変換部１４１における所定の基準電圧範囲の上限電圧、下限電圧及び中央値電圧を差動増幅して用いる点以外は、図１２に示す直並列型Ａ／Ｄ変換装置は図６に示す直並列型Ａ／Ｄ変換装置の構成と同様であり、図６に示す直並列型Ａ／Ｄ変換装置と同様の効果が得られる。
【０１３０】
【発明の効果】
以上のように、本発明によると、下位ビット変換における基準電圧のセトリング時間が短縮されるので、従来よりも高速動作が可能になる。また、上位ビットデータの補正が簡易になると共に、補正回路の動作余裕も向上する。
【０１３１】
また、下位ビット変換部に要求される電圧分解能が緩和され、しかも下位ビット変換部の高レベル基準電圧及び低レベル基準電圧を入力アナログ電圧信号の変化に関わらず安定させることができる。
【０１３２】
また、入力アナログ電圧信号を増幅する差動増幅器の前にスイッチング手段を設けることによって、この差動増幅器から出力される下位ビット変換部の入力アナログ電圧信号が下位ビット変換部の高レベル基準電圧と低レベル基準電圧との間から外れないようにしたので、過渡現象に由来する変換誤差が小さくなる。
【０１３３】
また、各差動増幅器の負荷インピーダンスを合わせることによって、各電圧を増幅する際に、入力アナログ電圧信号とこの入力アナログ電圧信号が属する基準電圧範囲の上限電圧及び下限電圧との相対関係にずれを生じさせない。
【０１３４】
したがって、高速且つ高精度の直並列型Ａ／Ｄ変換装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る直並列型Ａ／Ｄ変換器の回路構成図である。
【図２】本発明の第１の実施形態に係る直並列型Ａ／Ｄ変換器における下位変換範囲の拡張方法を示す図である。
【図３】本発明の第１の実施形態に係る直並列型Ａ／Ｄ変換器において、上位ビットデータの補正が簡易になるメカニズムを示す図である。
【図４】本発明の第１の実施形態に係る直並列型Ａ／Ｄ変換器における上位ビットデータの補正方法を示す図である。
【図５】本発明の第１の実施形態に係る直並列型Ａ／Ｄ変換器を駆動する信号のタイミングを示すタイミングチャートである。
【図６】本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置の構成を示す回路図である。
【図７】本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置に用いる差動増幅器の構成の一例を示す回路図である。
【図８】本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置に用いるスイッチング手段の構成の一例を示す回路図である。
【図９】図８に示すスイッチング手段を用いたときの本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置の動作を説明するためのタイミング図である。
【図１０】本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置に用いるスイッチング手段の構成の他の例を示す回路図である。
【図１１】図１０に示すスイッチング手段を用いたときの本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置の動作を説明するためのタイミング図である。
【図１２】本発明の第２の実施形態に係る直並列型Ａ／Ｄ変換装置の変形例の構成を示す回路図である。
【図１３】従来の直並列型Ａ／Ｄ変換装置の回路構成図である。
【図１４】従来の他の直並列型Ａ／Ｄ変換装置の構成を示す回路図である。
【図１５】図１３に示す従来の直並列型Ａ／Ｄ変換装置における下位変換範囲の拡張方法を示す図である。
【図１６】図１３に示す従来の直並列型Ａ／Ｄ変換装置において、上位ビットデータの補正が複雑になる理由を説明するための図である。
【図１７】図１３に示す従来の直並列型Ａ／Ｄ変換装置において、上位ビットデータの補正が複雑になる理由を説明するための図である。
【図１８】図１３に示す従来の直並列型Ａ／Ｄ変換装置における上位ビットデータの補正方法を示す図である。
【図１９】図１３に示す従来の直並列型Ａ／Ｄ変換装置を駆動する信号のタイミングを示すタイミングチャートである。
【図２０】図１４に示す従来の直並列型Ａ／Ｄ変換装置の動作を説明するためのタイミング図である。
【符号の説明】
ＶIN  アナログ信号の電圧
ＶRT  高レベル基準電圧
ＶRB  低レベル基準電圧
ＶH   下位ビット変換を行う電圧範囲の上限電圧
ＶL   下位ビット変換を行う電圧範囲の下限電圧
ＶM   下位ビット変換を行う電圧範囲の中央値電圧
ＳＵＢH   下位ビット変換の高レベル基準電圧
ＳＵＢL   下位ビット変換の低レベル基準電圧
ＳＵＢM   下位ビット変換の中央値基準電圧
１５  上位バッファ
ＡＭＰ1   第１の差動増幅器
ＡＭＰ2   第２の差動増幅器
ＡＭＰ3   第３の差動増幅器
ＡＭＰ4   第４の差動増幅器
２０  下位バッファ
２１  補正回路
２２  下位・上位バッファ
４１  上位ビット変換部
４２  下位ビット変換部
ＶIN  アナログ信号の電圧
ＶHH  基準電圧範囲の上限電圧
ＶHM  基準電圧範囲の中央値電圧
ＶHL  基準電圧範囲の下限電圧
１１６ａ  第１の差動増幅器
１１６ｂ  第２の差動増幅器
１１６ｃ  第３の差動増幅器
１１６ｄ  第４の差動増幅器
１２０  スイッチング手段
Ｖc   制御信号
１２４  抵抗
１２５  出力線
１４１  上位ビット変換部
１４２  下位ビット変換部
【図１】
0003574623.tif 000002
【図２】
0003574623.tif 000003
【図３】
0003574623.tif 000004
【図４】
0003574623.tif 000005
【図５】
0003574623.tif 000006
【図６】
0003574623.tif 000007
【図７】
0003574623.tif 000008
【図８】
0003574623.tif 000009
【図９】
0003574623.tif 000010
【図１０】
0003574623.tif 000011
【図１１】
0003574623.tif 000012
【図１２】
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【図１３】
0003574623.tif 000014
【図１４】
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【図１５】
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【図１６】
0003574623.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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