(57)【特許請求の範囲】
【請求項１】
入出力端子間に直列接続され、入出力開閉を担う第１及び第２半導体スイッチ素子と、
上記入力端子にドレイン電極が接続され、かつソース電極が接地電位に接続され、上記第１及び第２半導体スイッチ素子が非導通時に導通となる第３半導体スイッチ素子と、
上記第１半導体スイッチ素子のドレイン電極と上記第２半導体スイッチ素子のソース電極の接続点にドレイン電極が接続され、かつソース電極が接地電位に接続され、上記第１及び第２半導体スイッチ素子が非導通時に導通となる第４半導体スイッチ素子と、を備えた半導体スイッチ集積回路において、
上記第３半導体スイッチ素子が介在する上記入力端子と上記接地電位への接地電位端子との間に、当該第３半導体スイッチ素子のソース電極と接地電位との間に存在する所要周波数におけるインピーダンスと比較して十分高くなる値の抵抗を付加したことを特徴とする半導体スイッチ集積回路。
【請求項２】
上記の付加抵抗を、上記第３半導体スイッチ素子のソース電極と上記接地電位端子との間に配置したことを特徴とする上記第１請求項記載の半導体スイッチ集積回路。
【請求項３】
上記の付加抵抗を、この第３半導体スイッチ素子の導通時におけるドレイン−ソース電極間の抵抗値として形成したことを特徴とする上記第１請求項記載の半導体スイッチ集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体スイッチ集積回路、特に超短波帯から準マイクロ波帯での高周波信号の入出力の開閉又は切替えを行うための半導体スイッチ集積回路の構成に関する。
【０００２】
【従来の技術】
準マイクロ波帯に至る高周波信号の入出力開閉や切替え機能を低消費電力で実現する半導体スイッチ回路では、ＧａＡｓ化合物半導体による電界効果トランジスタであるＭＥＳＦＥＴ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等が用いられる。
【０００３】
図３には、このような半導体スイッチの集積回路の一例が示されており、この半導体スイッチ集積回路は、高周波信号が印加される入力端子Ｔ１  と、この高周波信号の出力端子Ｔ２  との間に、入出力開閉動作をする第１電界効果トランジスタ（ＭＥＳＦＥＴ−以下、単にＦＥＴとする）１及び第２ＦＥＴ２が直列接続される。即ち、上記第１ＦＥＴ１のドレインが入力端子Ｔ１  に、ソースが第２ＦＥＴ２のドレインに、第２ＦＥＴ２のソースが出力端子Ｔ２  に接続される。
【０００４】
また、上記の第１及び第２のＦＥＴ２，３に対し、シャント機能を果たすための第３及び第４のＦＥＴ３，４が設けられる。この第３ＦＥＴ３のドレインが上記入力端子Ｔ１  に接続され、一方の第４ＦＥＴ４のドレインは上記第１ＦＥＴ１のソースと第２ＦＥＴ２のドレインの接続点に接続されると共に、両ＦＥＴ３，４のソースが端子Ｔ３  に接続されている。この端子Ｔ３  は、パッケージ外部のリード部（接地電位）へ接続される接続端子である。
【０００５】
更に、上記第１ＦＥＴ１のゲートは抵抗５を介して、上記第２ＦＥＴ２のゲートは抵抗６を介して切替え端子Ｔ４  にそれぞれ接続され、上記第３ＦＥＴ３は抵抗７を介して、上記第４ＦＥＴ４のゲートは抵抗８を介して切替え端子Ｔ５  にそれぞれ接続される。
【０００６】
このような構成において、上記のＦＥＴ１〜４として、デプレッションモードのＭＥＳＦＥＴを適用した場合は、上記の切替え端子Ｔ４  とＴ５  に対し相補的に、例えば各ＦＥＴ１〜４のピンチオフ電圧より低い負のバイアス電圧と接地電位を印加することにより、入力端子Ｔ１  と出力端子Ｔ２  の間が開閉される。即ち、上記切替え端子Ｔ４  から、第１及び第２のＦＥＴ１，２のゲートに接地電位が印加され、切替え端子Ｔ５  から、第３及び第４のＦＥＴ３，４のゲートにピンチオフ電圧より低い負の電圧が印加されると、第１及び第２のＦＥＴ１，２は閉（導通）状態、第３及び第４のＦＥＴ３，４は開（非導通）状態となり、入力端子Ｔ１  に印加された信号が、出力端子Ｔ２  に出力される。
【０００７】
逆に、第１及び第２のＦＥＴ１，２のゲートにピンチオフ電圧より低い負の電圧が印加され、第３及び第４のＦＥＴ３，４のゲートに接地電位が印加されると、第１及び第２のＦＥＴ１，２は開状態、第３及び第４のＦＥＴ３，４は閉状態となり、入力端子Ｔ１  に印加された信号は出力端子Ｔ２  から出力されず、このとき上記第３ＦＥＴ３及び第４ＦＥＴ４はシャント機能を果たすことになる。
【０００８】
即ち、上記の第３ＦＥＴ３が閉状態（導通）時では、入力端子Ｔ１  と接地電位の間を低インピーダンスに保持し、他方の第４ＦＥＴ４が閉状態時では、上記第１のＦＥＴ１のソースと上記第２のＦＥＴ２のドレインの両電極の接続点と接地電位の間を低インピーダンスに保持した上で、上記第３ＦＥＴ３と第４ＦＥＴ４の閉状態が同期することで、上記入力端子Ｔ１  と出力端子Ｔ２  間の開状態（非導通）時のアイソレーション特性を良好に維持することができる。
【０００９】
【発明が解決しようとする課題】
ところで、上述の半導体スイッチ集積回路の集積回路実装では、図３の接続端子Ｔ３  がパッケージ外部に形成されたリード部を介して接地されるため、高周波域においては端子Ｔ３  と接地との間に、寄生インダクタンス素子１０が直列に接続されている状態となる。そして、上記第３ＦＥＴ３及び第４ＦＥＴ４の閉状態時では、等価的に上記第１ＦＥＴ１のドレインとソースの電極間が閉状態となるが、この第３ＦＥＴ３及び第４ＦＥＴ４のオン（導通時）抵抗に比べて上記寄生インダクタンス素子１０のインピーダンスが十分に低い周波数では、第３ＦＥＴ３及び第４ＦＥＴ４の両ソースの電圧が接地電位に限りなく近くなり、結果としてこれら第３ＦＥＴ３及び第４ＦＥＴ４を介した、上記第１ＦＥＴ１のドレインとソースの電極間のアイソレーション特性の低下は僅かとなる。
【００１０】
しかしながら、入出力の通過周波数の上昇に伴い、上記寄生インダクタンス素子１０のインピーダンスが増加すると、上記第３ＦＥＴ３及び第４ＦＥＴ４の両ソース側の電圧が高くなり、これらＦＥＴ３，４ではシャント機能よりも上記第１ＦＥＴ１のドレイン−ソース間の迂回路として機能する現象が顕在化し、スイッチ回路のアイソレーション特性を低下させることになる。このような寄生インダクタンス素子１０、即ちリード部の存在によるアイソレーションの低下は、集積回路の組立て実装において必然的に生じ、実装構造の工夫により防止することが困難である。
【００１１】
本発明は、上記問題点を解決するためになされたもので、その目的は、組立て実装に起因する高周波域でのアイソレーション特性の低下を抑制できる半導体スイッチ集積回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、本発明は、入出力端子間に直列接続され、入出力開閉を担う第１及び第２半導体スイッチ素子と、上記入力端子にドレイン電極が接続され、かつソース電極が接地電位に接続され、上記第１及び第２半導体スイッチ素子が非導通時に導通となる第３半導体スイッチ素子と、上記第１半導体スイッチ素子のドレイン電極と上記第２半導体スイッチ素子のソース電極の接続点にドレイン電極が接続され、かつソース電極が接地電位に接続され、上記第１及び第２半導体スイッチ素子が非導通時に導通となる第４半導体スイッチ素子と、を備えた半導体スイッチ集積回路において、上記第３半導体スイッチ素子が介在する上記入力端子と上記接地電位への接地電位端子（接地電位に接続するために設けられた端子）との間に、当該第３半導体スイッチ素子のソース電極と接地電位との間に存在する所要周波数におけるインピーダンスと比較して十分高くなる値の抵抗を付加したことを特徴とする。
上記の付加抵抗は、上記第３半導体スイッチ素子のソース電極と上記接地電位端子との間に配置してもよいし、この第３半導体スイッチ素子の導通時におけるドレイン−ソース電極間の抵抗値（チャネル抵抗値）として形成することも可能である。
【００１３】
上記構成によれば、上記第３及び第４半導体スイッチ素子の導通時において、上記第３半導体スイッチ素子のソース電極側を接地電位に接続するための端子に発生する高周波電圧を、上記の抵抗（又は第３半導体スイッチ素子内抵抗）により分圧して低くすることができる。従って、上記第３半導体スイッチ素子のドレイン−ソース間から第４半導体スイッチ素子のドレイン−ソース間を迂回路とした高周波信号の通過が低減され、第１及び第２の半導体スイッチ素子の非導通時の入出力端子間のアイソレーション特性を改善することが可能となる。
【００１４】
【発明の実施の形態】
図１には、実施形態例に係る半導体スイッチ集積回路の一例が示されており、この回路の主要構成は、図３に示された従来の構成と同様となっている。即ち、図示されるように、高周波信号が印加される入力端子Ｔ１  と、その出力端子Ｔ２  との間に、入出力開閉動作をするために第１半導体スイッチ素子としての第１ＦＥＴ（例えばＭＥＳＦＥＴ）１及び第２ＦＥＴ２が直列配置されており、上記第１ＦＥＴ１のドレインが入力端子Ｔ１  に、ソースが第２ＦＥＴ２のドレインに、第２ＦＥＴ２のソースが出力端子Ｔ２  に接続される。
【００１５】
一方、第３及び第４のＦＥＴ３，４が上記第１及び第２のＦＥＴ１，２の開状態（非導通）時に、漏洩信号を接地電位に短絡させるシャント機能を果たすように設けられる。即ち、この第３ＦＥＴ３は、そのドレインが上記入力端子Ｔ１  に、かつソースが端子Ｔ３  に接続され、一方の第４ＦＥＴ４のドレインは上記第１ＦＥＴ１のソースと第２ＦＥＴ２のドレインの接続点に接続され、かつソースが端子Ｔ３  に接続される。
【００１６】
また、上記の第１ＦＥＴ１のゲートは抵抗５を介して、上記第２ＦＥＴ２のゲートは抵抗６を介して切替え端子Ｔ４  にそれぞれ接続され、上記第３ＦＥＴ３は抵抗７を介して、上記第４ＦＥＴ４のゲートは抵抗８を介して切替え端子Ｔ５  にそれぞれ接続される。
【００１７】
そして、上記の端子Ｔ３  はパッケージ外部に形成された接地電位のリード部へ接続されており、このリード部は、入出力の対象である高周波信号にとって寄生インダクタンス素子１０となる。従って、この寄生インダクタンス素子１０の存在により、第３ＦＥＴ３及び第４ＦＥＴ４の閉状態（導通）時のアイソレーション特性が低下することになる。
【００１８】
実施形態例では、このアイソレーション特性の低下を抑制するために、図示されるように、第３ＦＥＴ３と端子Ｔ３  との間に、抵抗１２が直列に接続される。この抵抗１２は、上記の寄生インダクタンス素子１０のインピーダンスよりも十分高い値、例えば寄生インダクタンス素子１０のインピーダンスが１１Ωである場合に、１００Ω程度の抵抗値のものを用いている。なお、上記第３ＦＥＴ３の導通時のチャネル抵抗は数Ωである。
【００１９】
この抵抗１２によれば、上記端子Ｔ３  に発生する高周波電圧を下げることができ、これにより入出力端子Ｔ１  ，Ｔ２  の間のアイソレーション特性の低下を抑制することができる。即ち、上記入力端子Ｔ１  に与えられる信号の周波数が上昇すると、上記寄生インダクタンス素子１０のインピーダンスが増加し、上記第３及び第４のＦＥＴ３，４のシャント機能を低下させる高周波電圧が端子Ｔ３  、即ちこれらＦＥＴ３，４のソース電極側に発生することになる。しかし、上記抵抗１２はこの高周波電圧を分圧することになり、上記寄生インダクタンス素子１０のインピーダンスよりも十分大きな抵抗値を有することにより、端子Ｔ３  の電圧を小さくすることができ、これによって第３及び第４のＦＥＴ３，４のシャント機能が確保される。
【００２０】
実施形態例は以上の構成からなり、上記のＦＥＴ１〜４としてデプレッションモードのＮチャンネル電界効果トランジスタを用いた場合の作用を以下に説明する。このスイッチ回路は、上記の切替え端子Ｔ４  とＴ５  に対し相補的に、ピンチオフ電圧より低い負のバイアス電圧と接地電位を印加することにより、入力端子Ｔ１  と出力端子Ｔ２  の間の開閉が制御される。
【００２１】
即ち、上記切替え端子Ｔ４  に対し、第１及び第２のＦＥＴ１，２のドレイン、ソースと同電位の電圧を印加し、切替え端子Ｔ５  に対し、第３及び第４のＦＥＴ３，４のピンチオフ電圧以下の電圧（負電圧）を印加すると、第１及び第２のＦＥＴ１，２ではそのドレイン−ソース間が極めて低抵抗となる閉（導通）状態を呈し、第３及び第４のＦＥＴ３，４ではそのドレイン−ソース間が極めて高抵抗となる開（非導通）状態を呈する。従って、このとき入力端子Ｔ１  に印加された信号が出力端子Ｔ２  に出力される。
【００２２】
一方、上記切替え端子Ｔ４  に対し、第１及び第２のＦＥＴ１，２のピンチオフ電圧以下の電圧を印加し、切替え端子Ｔ５  に対し、第３及び第４のＦＥＴ３，４のドレイン、ソースと同電位の電圧を印加すると、第１及び第２のＦＥＴ１，２ではそのドレイン−ソース間が極めて高抵抗となる開状態、第３及び第４のＦＥＴ３，４ではそのドレイン−ソース間が極めて低抵抗となる閉状態を呈する。従って、このときには入力端子Ｔ１  に印加された信号は出力端子Ｔ２  から出力されず、また上記第３ＦＥＴ３及び第４ＦＥＴ４がシャント機能を果たすことになる。
【００２３】
即ち、上記第１ＦＥＴ１及び第２ＦＥＴ２の開状態に同期して、上記第３ＦＥＴ３及び第４ＦＥＴ４が閉状態となり、この第３ＦＥＴ３及び第４ＦＥＴ４が、入力端子Ｔ１  と出力端子Ｔ２  間に漏洩する信号を接地電位に短絡させるシャント機能を行う。そして、この際には、従来、寄生インダクタンス１０の存在にて生じていたアイソレーション特性の低下を上記抵抗１２によって抑制することができる。
【００２４】
上述したように、第３ＦＥＴ３のソース側に配置された抵抗１２は、上記寄生インダクタンス素子１０のインピーダンス（例えば１１Ω）よりも十分大きな値（例えば１００Ω）となっており、高周波信号によって第３ＦＥＴ３のソース電極側に生じた電圧を約１／１０に分圧し、端子Ｔ３  に生じる電圧を小さくすることができる。そして、この端子Ｔ３  の電位は、同様に閉状態となる第４ＦＥＴ４を介した上記第１ＦＥＴ１のソース電極及び上記第２ＦＥＴ２のドレイン電極の電位と同電位となるが、この端子Ｔ３  の電位は入力端子Ｔ１  に印加された高周波電圧を遥かに下回ることになる。従って、上記第３ＦＥＴ３及び第４ＦＥＴ４のソース電極と接地電位間の共通インピーダンス成分（１０）による高周波漏洩経路を介した高周波電圧の漏洩が低下する。即ち、この第３ＦＥＴ３のドレインとソースの電極間から第４ＦＥＴ４のドレインとソースの電極間を迂回路とする高周波電圧の漏洩が低下し、アイソレーション特性が改善される。
【００２５】
図２には、上記図１の半導体スイッチ集積回路を表面実装プラスチックパッケージへ実装することを想定したシュミレーションでのアイソレーション特性の比較例が示されている。この図２では、上記寄生インダクタンスのインピーダンスを周波数１．３ＧＨｚにて例えば１１Ω、本発明の抵抗１２を例えば１００Ωとしたものであり、特性線Ｃ１  が図３の従来回路と等価の集積回路の結果、特性線Ｃ２  が図１の実施例回路と等価の集積回路の結果である。図示されるように、図１の回路（特性線Ｃ２  ）によれば、従来の回路（特性線Ｃ１  ）と比較すると、１〜２ＧＨｚの周波数でアイソレーション特性が５ｄＢ以上、改善されていることが分る。
【００２６】
また、上記の抵抗１２を配置する代りに、第３ＦＥＴ３の導通時のドレインとソースの電極間の抵抗を、上記寄生インダクタンス１０のインピーダンスよりも十分に高い値に設定してもよい。即ち、図１の第３ＦＥＴ４や第４ＦＥＴ４のドレイン−ソース間における導通時のチャネル抵抗は、例えば数Ω（１０Ω以下）に設定されているが、この第３ＦＥＴ３についてのみ、上記チャネル抵抗を約１００Ωに設定する。このチャネル抵抗によっても、端子Ｔ３  の電圧が分圧により小さくなるので、第３ＦＥＴ３のドレインとソースの電極間から第４ＦＥＴ４のドレインとソースの電極間を通って迂回する経路を高周波漏洩経路とした高周波の漏洩を低減し、アイソレーション特性の低下を抑制することができる。
【００２７】
更に、上記例では、半導体スイッチ素子としてＦＥＴを用いたが、ＦＥＴと同様なスイッチング特性を有するものであれば、他の半導体スイッチ素子を用いて回路構成してもよい。また、ＦＥＴと他の素子を組み合わせた回路構成としてもよい。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、入出力端子間において入出力開閉を担う第１及び第２半導体スイッチ素子と、この第１及び第２半導体スイッチ素子の非導通時に導通状態となり、シャント機能を果たす第３及び第４半導体スイッチ素子とを備えた半導体スイッチ集積回路で、上記第３半導体スイッチ素子のソース電極側に、当該ソース電極と接地電位との間に存在する所要周波数におけるインピーダンスと比較して十分高くなる値の抵抗を設けるか、又はこの抵抗値をこの第３半導体スイッチ素子の導通時におけるドレイン−ソース電極間の抵抗値として設定するようにしたので、抵抗の追加という簡単な構成で、組立て実装に起因する高周波域でのアイソレーション特性の低下が抑制され、特性改善が図られるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態例に係る半導体スイッチ集積回路の構成を示す回路図である。
【図２】従来回路及び本発明に係る半導体スイッチ集積回路のシュミレーションにおけるアイソレーションの周波数特性図である。
【図３】従来の半導体スイッチ集積回路の一例を示す回路図である。
【符号の説明】
１  …  第１ＦＥＴ、  ２  …  第２ＦＥＴ、
３  …  第３ＦＥＴ、  ４  …  第４ＦＥＴ、
１０  …  寄生インダクタンス、
１２  …  抵抗、
Ｔ１    …  入力端子、
Ｔ２    …  出力端子、
Ｔ３    …  接地電位接続端子、
Ｔ４  ，Ｔ５    …  切替え端子。
【図１】
0003594762.tif 000002
【図２】
0003594762.tif 000003
【図３】
0003594762.tif 000004