(57)【特許請求の範囲】
【請求項１】
出力用ＭＯＳトランジスタと、前記出力用ＭＯＳトランジスタのゲート・ソース間電圧をクランプして前記出力用ＭＯＳトランジスタの過電流時の電流を制限するクランプ回路とを有した半導体装置において、
前記出力用ＭＯＳトランジスタが縦型ＭＯＳトランジスタであり、前記クランプ回路にドレイン・ゲート間が短絡されたクランプ用の横型ＭＯＳトランジスタを用い、
前記縦型ＭＯＳトランジスタおよび横型ＭＯＳトランジスタは、低濃度一導電型の同一半導体基板に形成されると共に、それぞれのゲートを半導体基板の表面層に形成された溝の内部に形成した構造であり、
前記縦型ＭＯＳトランジスタは、前記溝に接して半導体基板の表面層に他導電型ベース領域が形成されるとともに、この溝に接してベース領域の表面層に高濃度一導電型ソース領域が形成され、
前記横型ＭＯＳトランジスタは、半導体基板の表面層に低濃度他導電型ウェル領域が形成され、前記溝がこのウェル領域の表面層に形成されるとともに、
この溝に接してウェル領域の表面層に前記縦型ＭＯＳトランジスタのベース領域と同時に他導電型ベース領域が形成され、
この溝に接して前記縦型ＭＯＳトランジスタのソース領域と同時にベース領域の表面層に高濃度一導電型ソース領域が形成されるとともに、ウェル領域の表面層に高濃度一導電型ドレイン領域が形成された
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に出力用ＭＯＳトランジスタと、出力用ＭＯＳトランジスタのゲート・ソース間電圧をクランプして出力用ＭＯＳトランジスタの過電流時の電流を制限するクランプ回路とを有した半導体装置に関する。
【０００２】
【従来の技術】
従来のＭＯＳトランジスタ出力回路１０は、図６に示すように、電源端子１に一端が接続された負荷２の他端と、接地端子３と、入力端子４とに接続されて使用される。ＭＯＳトランジスタ出力回路１０は、負荷２の他端にドレインが接続されるとともに接地端子３にソースが接続されるＮチャネル型出力用ＭＯＳトランジスタ１１と、入力端子４に一端が接続されるとともに他端が出力用ＭＯＳトランジスタ１１のゲートに接続された抵抗１２と、出力用ＭＯＳトランジスタ１１のゲートとソース間に接続されたクランプ回路１３とを有している。クランプ回路１３は、出力用ＭＯＳトランジスタ１１のドレインとソース間に分圧抵抗１４，１５が直列接続され、出力用ＭＯＳトランジスタ１１のゲートと抵抗１２との接続点と、出力用ＭＯＳトランジスタ１１のソース間に、Ｎチャネル型スイッチング用ＭＯＳトランジスタ１６と複数個の、図では、３個の順方向に配置したダイオード１７とが直列接続され、抵抗１４と抵抗１５の接続点がスイッチング用ＭＯＳトランジスタ１６のゲートに接続されて構成されている。
【０００３】
上記構成のＭＯＳトランジスタ出力回路１０の動作を説明する。電源端子１と接地端子３間に電源電圧Ｖｃｃが供給された状態で、入力端子４に“Ｈ（ハイ）”レベルの入力信号Ｖｉが供給されると、出力用ＭＯＳトランジスタ１１が導通する。この状態のとき、例えば負荷２が短絡して出力用ＭＯＳトランジスタ１１に過電流が流れると、出力用ＭＯＳトランジスタ１１のドレイン・ソース間電圧が上昇し、抵抗１４と抵抗１５の接続点の電位も上昇して、スイッチング用ＭＯＳトランジスタ１６が導通する。スイッチング用ＭＯＳトランジスタ１６が導通すると、出力用ＭＯＳトランジスタ１１のゲート・ソース間電圧は３個のダイオード１７の順方向電圧の和とスイッチング用ＭＯＳトランジスタ１６のオン電圧の総和の一定電圧にクランプされ、出力用ＭＯＳトランジスタ１１はオン動作時のゲート・ソース間電圧に比べて低いゲート・ソース間電圧による飽和領域での動作となってドレイン・ソース間に流れる電流値を一定に制限することができる。
【０００４】
ところで、ＭＯＳトランジスタ出力回路１０は、出力用ＭＯＳトランジスタ１１のゲート・ソース間に印加されるクランプ電圧が上述したように一定電圧であるため、そのクランプ電圧により制限される出力用ＭＯＳトランジスタ１１のドレイン・ソース間に流れる電流の値（以下、電流制限値という）は、図７に示すように、出力用ＭＯＳトランジスタ１１の閾値電圧ＶＴが設計値どおりの場合、所望の値となる。しかし、出力用ＭＯＳトランジスタ１１の閾値電圧ＶＴに製造ばらつきがあると、閾値電圧ＶＴが設計値より低いと電流制限値は所望値より大きくなり、閾値電圧ＶＴが設計値より高いと電流制限値は所望値より小さくなって、電流制限値もばらつくという問題がある。この閾値電圧ＶＴのばらつきによる電流制限値のばらつきは、出力用ＭＯＳトランジスタの相互コンダクタンスｇｍが大きくなるほど大きくなる。
【０００５】
上述の問題を解決すると考えられる発明が特公平７−２００２６号公報に記載されている。この発明は、出力用縦型ＭＯＳトランジスタの過電流を制限するためのゲート・ソース間クランプ電圧を出力用縦型ＭＯＳトランジスタと同じ特性を有するクランプ用縦型ＭＯＳトランジスタとそのゲートの印加電位を抵抗の分圧電位で与える定電圧回路により設定する構成としている。
【０００６】
【発明が解決しようとする課題】
ところで、上述の問題を解決するためにＭＯＳトランジスタ出力回路に特公平７−２００２６号公報に記載の上述の構成を用いた場合、以下のような問題点がある。クランプ用縦型ＭＯＳトランジスタは、定電圧のクランプ電圧を得るために、そのゲートの印加電位を抵抗の分圧電位で与える構成としているため、相互コンダクタンスｇｍの大きなトランジスタが必要であり、トランジスタの面積が大きく、チップサイズを小さくできない。また、クランプ用縦型ＭＯＳトランジスタは、出力用縦型ＭＯＳトランジスタと同じ特性を得るために同一半導体基板上に同じ工程で形成することが望ましいが、ドレイン電位を出力用縦型ＭＯＳトランジスタのドレイン電位とは別電位にする必要があり、両トランジスタのドレインを基板内で分離しなければならず、製造工程が複雑となる。
本発明は上記問題点に鑑み、出力用ＭＯＳトランジスタの閾値電圧ＶＴに製造ばらつきがあっても、チップサイズを大きくせず、また複雑な工程を用いずに、クランプ電圧をその閾値電圧ＶＴの製造ばらつきに連動させた値とすることにより、電流制限値のばらつきが少ない半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、出力用ＭＯＳトランジスタと、出力用ＭＯＳトランジスタのゲート・ソース間電圧をクランプして出力用ＭＯＳトランジスタの過電流時の電流を制限するクランプ回路とを有した半導体装置において、出力用ＭＯＳトランジスタが縦型ＭＯＳトランジスタであり、クランプ回路にドレイン・ゲート間が短絡されたクランプ用の横型ＭＯＳトランジスタを用い、縦型ＭＯＳトランジスタおよび横型ＭＯＳトランジスタは、低濃度一導電型の同一半導体基板に形成されると共に、それぞれのゲートを半導体基板の表面層に形成された溝の内部に形成した構造であり、縦型ＭＯＳトランジスタは、溝に接して半導体基板の表面層に他導電型ベース領域を形成するとともに、この溝に接してベース領域の表面層に高濃度一導電型ソース領域を形成し、横型ＭＯＳトランジスタは、半導体基板の表面層に低濃度他導電型ウェル領域を形成し、溝がこのウェル領域の表面層に形成されるとともに、この溝に接してウェル領域の表面層に縦型ＭＯＳトランジスタのベース領域と同時に他導電型ベース領域を形成し、この溝に接して縦型ＭＯＳトランジスタのソース領域と同時にベース領域の表面層に高濃度一導電型ソース領域を形成するとともに、ウェル領域の表面層に高濃度一導電型ドレイン領域を形成したことを特徴とする半導体装置である。
【０００８】
【発明の実施の形態】
以下、この発明の第１実施例について、図１を参照して説明する。図において、２０は半導体装置としてのＭＯＳトランジスタ出力回路で、電源端子１に一端が接続された負荷２の他端と、接地端子３と、入力端子４とに接続されて使用される。ＭＯＳトランジスタ出力回路２０は、負荷２の他端にドレインが接続されるとともに接地端子３にソースが接続されるＮチャネル型出力用ＭＯＳトランジスタ２１と、入力端子４に一端が接続されるとともに他端が出力用ＭＯＳトランジスタ２１のゲートに接続された抵抗２２と、出力用ＭＯＳトランジスタ２１のゲートとソース間に接続されたクランプ回路２３とを有している。クランプ回路２３は、出力用ＭＯＳトランジスタ２１のドレインとソース間に分圧抵抗２４，２５が直列接続され、出力用ＭＯＳトランジスタ２１のゲートと抵抗２２との接続点と、出力用ＭＯＳトランジスタ２１のソース間に、Ｎチャネル型スイッチング用ＭＯＳトランジスタ２６と、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴの製造ばらつきに連動した閾値電圧ＶＴを有しドレイン・ゲート間を短絡した複数個の、図では、２個のＮチャネル型クランプ用ＭＯＳトランジスタ２７とが直列接続され、抵抗２４と抵抗２５の接続点がスイッチング用ＭＯＳトランジスタ２６のゲートに接続されて構成されている。
【０００９】
次に、クランプ用ＭＯＳトランジスタ２７の閾値電圧ＶＴの製造ばらつきを出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴの製造ばらつきと連動させるための、出力用ＭＯＳトランジスタ２１とクランプ用ＭＯＳトランジスタ２７との半導体基板上での構成を、出力用ＭＯＳトランジスタ２１がゲートプレーナ構造の縦型である場合について、図２（ａ）、（ｂ）を参照して説明する。出力用ＭＯＳトランジスタ２１は、図２（ａ）に示す出力用ＭＯＳトランジスタ１２１を１ユニットセルとして、多数のユニットセルが例えばマトリックス状に配置され並列接続されて構成される。クランプ用ＭＯＳトランジスタ２７は、図２（ｂ）に示すクランプ用ＭＯＳトランジスタ１２７が１個で構成される。クランプ用ＭＯＳトランジスタ１２７は、ゲートプレーナ構造の横型であり、出力用ＭＯＳトランジスタ１２１と同一の低濃度一導電型であるＮ−  型半導体基板４０に形成されている。出力用ＭＯＳトランジスタ１２１は、図２（ａ）に示すように、半導体基板４０をドレイン領域４１とし、半導体基板４０の表面層に他導電型であるＰ型ベース領域４２を配置し、ベース領域４２の表面層に高濃度一導電型であるＮ＋  型ソース領域４３を配置し、ドレイン領域４１とソース領域４３間のベース領域４２表面にゲート酸化膜４４を介してポリシリコンからなるゲート電極４５を配置して構成されている。クランプ用ＭＯＳトランジスタ１２７は、図２（ｂ）に示すように、半導体基板４０の表面層にＰ−  型ウェル領域４６を配置し、ウェル領域４６の表面層にＰ型ベース領域４７を配置し、ベース領域４７の表面層とウェル領域４６の表面層にＮ＋  型ソース領域４８とＮ＋  型ドレイン領域４９をそれぞれ配置し、ドレイン領域４９とソース領域４８間のベース領域４７およびウェル領域４６表面にゲート酸化膜５０を介してポリシリコンからなるゲート電極５１を配置して構成されている。ゲート酸化膜４４とゲート酸化膜５０とは同一酸化膜をパターニングして形成され、ゲート電極４５とゲート電極５１とは、同一ポリシリコン膜をパターニングして形成される。ベース領域４２とベース領域４７とが同時に、ソース領域４３とソース領域４８およびドレイン領域４９とが同時に、ゲート電極４５とゲート電極５１とをそれぞれマスクに自己整合的に形成される。従って、ベース領域４２およびベース領域４７のチャネル領域となる領域の濃度分布はほぼ同一となり、クランプ用ＭＯＳトランジスタ１２７の閾値電圧ＶＴは、出力用ＭＯＳトランジスタ１２１の閾値電圧ＶＴとほぼ同じ値となり、出力用ＭＯＳトランジスタ１２１の閾値電圧ＶＴが製造上でばらついた場合、クランプ用ＭＯＳトランジスタ１２７の閾値電圧ＶＴも連動してほぼ同様にばらつく。
【００１０】
次に、出力用ＭＯＳトランジスタ２１とクランプ用ＭＯＳトランジスタ２７との半導体基板上での構成を、出力用ＭＯＳトランジスタ２１がゲートを溝の内部に形成したＵＭＯＳ構造の縦型である場合について、図３（ａ）、（ｂ）を参照して説明する。出力用ＭＯＳトランジスタ２１は、図３（ａ）に示す出力用ＭＯＳトランジスタ２２１を１ユニットセルとして、多数のユニットセルが例えばマトリックス状に配置され並列接続されて構成される。クランプ用ＭＯＳトランジスタ２７は、図３（ｂ）に示すクランプ用ＭＯＳトランジスタ２２７が１個で構成される。クランプ用ＭＯＳトランジスタ２２７は、ＵＭＯＳ構造の横型であり、出力用ＭＯＳトランジスタ２２１と同一の低濃度一導電型であるＮ- 型半導体基板６０に形成されている。出力用ＭＯＳトランジスタ２２１は、図３（ａ）に示すように、半導体基板６０をドレイン領域６１とし、半導体基板６０の表面に断面がＵ字型の溝（以下、Ｕ字型溝という）６２が形成され、このＵ字型溝６２内にゲート酸化膜６３を介してポリシリコンからなるゲート電極６４を配置し、Ｕ字型溝６２に接してＮ型シリコン基板６０の表面層にＵ字型溝６２より浅く他導電型であるＰ型ベース領域６５を配置し、Ｕ字型溝６２に接してベース領域６５の表面層に高濃度一導電型であるＮ+ 型ソース領域６６を配置して構成されている。クランプ用ＭＯＳトランジスタ２２７は、図３（ｂ）に示すように、半導体基板６０の表面層にＰ- 型ウェル領域６７を配置し、ウェル領域６７の表面にＵ字型溝６８が形成され、このＵ字型溝６８内にゲート酸化膜６９を介してポリシリコンからなるゲート電極７０を配置し、Ｕ字型溝６８の片側（図示左側）に接してウェル領域６７の表面層にＵ字型溝６８より浅くＰ型ベース領域７１を配置し、Ｕ字型溝６８に接してベース領域７１の表面層とウェル領域６７の表面層にＮ+ 型ソース領域７２とＮ+ 型ドレイン領域７３をそれぞれ配置して構成されている。ゲート酸化膜６３とゲート酸化膜６９とは同時に形成され、ゲート電極６４とゲート電極７０とは、同一ポリシリコン膜から同時に形成される。ベース領域６５とベース領域７１とが同時に、ソース領域６６とソース領域７２およびドレイン領域７３とが同時に形成される。従って、ベース領域６５およびベース領域７１のチャネル領域となる領域の濃度分布はほぼ同一となり、クランプ用ＭＯＳトランジスタ２２７の閾値電圧ＶＴは、出力用ＭＯＳトランジスタ２２１の閾値電圧ＶＴとほぼ同じ値となり、出力用ＭＯＳトランジスタ２２１の閾値電圧ＶＴが製造上でばらついた場合、クランプ用ＭＯＳトランジスタ２２７の閾値電圧ＶＴも連動してほぼ同様にばらつく。
【００１１】
上記構成のＭＯＳトランジスタ出力回路２０の動作を説明する。電源端子１と接地端子３間に電源電圧Ｖｃｃが供給された状態で、入力端子４に“Ｈ（ハイ）”レベルの入力信号Ｖｉが供給されると、出力用ＭＯＳトランジスタ２１が導通する。この状態のとき、例えば負荷２が短絡して出力用ＭＯＳトランジスタ２１に過電流が流れると、出力用ＭＯＳトランジスタ２１のドレイン・ソース間電圧が上昇し、抵抗２４と抵抗２５の接続点の電位も上昇して、スイッチング用ＭＯＳトランジスタ２６が導通する。スイッチング用ＭＯＳトランジスタ２６が導通すると、出力用ＭＯＳトランジスタ２１のゲート・ソース間電圧は２個のクランプ用ＭＯＳトランジスタ２７の閾値電圧ＶＴの和とスイッチング用ＭＯＳトランジスタ２６のオン電圧との総和の電圧にクランプされ、出力用ＭＯＳトランジスタ２１はオン動作時のゲート・ソース間電圧に比べて低いゲート・ソース間電圧による飽和領域での動作となってドレイン・ソース間に流れる電流値を一定に制限することができる。
【００１２】
このとき、電流制限値は、図４に示すように、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴが設計値どおりの場合、所望の値となる。また、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴに製造ばらつきがある場合でも、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴが設計値より低いと、クランプ用ＭＯＳトランジスタ２７の閾値電圧ＶＴも連動して低くなり、クランプ電圧も連動して低くなり、出力用ＭＯＳトランジスタ２１の閾値電圧ＶＴが設計値より高いと、クランプ用ＭＯＳトランジスタ２７の閾値電圧ＶＴも連動して高くなり、クランプ電圧も連動して高くなるため、電流制限値は、閾値電圧ＶＴが設計値の場合とほぼ同じ値となり、電流制限値のばらつきは小さくなる。
【００１３】
次に、本発明の第２実施例について、図５を参照して説明する。図において、３０はＭＯＳトランジスタ出力回路で、電源端子１と、一端が接地端子３に接続された負荷２の他端と、入力端子４とに接続されて使用される。ＭＯＳトランジスタ出力回路３０は、電源端子１にドレインが接続されるとともに負荷２の他端にソースが接続されるＮチャネル型出力用ＭＯＳトランジスタ３１と、入力端子４に一端が接続されるとともに他端が出力用ＭＯＳトランジスタ３１のゲートに接続された抵抗３２と、出力用ＭＯＳトランジスタ３１のゲートとソース間に接続されたクランプ回路３３とを有している。クランプ回路３３は、出力用ＭＯＳトランジスタ３１のドレインとソース間に分圧抵抗３４,３５が直列接続され、出力用ＭＯＳトランジスタ３１のゲートと抵抗３２との接続点と、出力用ＭＯＳトランジスタ３１のソース間に、Ｎチャネル型スイッチング用ＭＯＳトランジスタ３６と、出力用ＭＯＳトランジスタ３１の閾値電圧ＶＴの製造ばらつきに連動した閾値電圧ＶＴを有し、ドレイン・ゲート間を短絡した複数個の、図では、２個のＮチャネル型クランプ用ＭＯＳトランジスタ３７とが直列接続され、抵抗３４と抵抗３５の接続点がスイッチング用ＭＯＳトランジスタ３６のゲートに接続されて構成されている。出力用ＭＯＳトランジスタ３１とクランプ用ＭＯＳトランジスタ３７との半導体基板上での構成、およびＭＯＳトランジスタ出力回路３０の動作は、ＭＯＳトランジスタ出力回路２０と同様であるので、この説明を省略する。尚、上記実施例１および２では、出力用ＭＯＳトランジスタ２１，３１のゲート・ソース間に、スイッチング用ＭＯＳトランジスタ２６，３６をゲート側に、クランプ用ＭＯＳトランジスタ２７，３７をソース側にして直列接続しているが、スイッチング用ＭＯＳトランジスタ２６，３６をソース側に、クランプ用ＭＯＳトランジスタ２７，３７をゲート側にしてもよい。
【００１４】
【発明の効果】
以上のように、この発明のＭＯＳトランジスタ出力回路は、クランプ回路を出力用ＭＯＳトランジスタの閾値電圧ＶＴの製造ばらつきと連動させた閾値電圧ＶＴの製造ばらつきを有するＭＯＳトランジスタで構成しているので、出力用ＭＯＳトランジスタの閾値電圧ＶＴに製造ばらつきがある場合でも、設計値に対してばらつきの少ない電流制限値を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例のＭＯＳトランジスタ出力回路の回路図。
【図２】図１に示すＭＯＳトランジスタ出力回路に含まれる出力用ＭＯＳトランジスタとクランプ用ＭＯＳトランジスタとの半導体基板上での構成の一例を示す断面図。
【図３】図１に示すＭＯＳトランジスタ出力回路に含まれる出力用ＭＯＳトランジスタとクランプ用ＭＯＳトランジスタとの半導体基板上での構成の他の例を示す断面図。
【図４】図１に示すＭＯＳトランジスタ出力回路の動作を説明するための特性図。
【図５】本発明の第２実施例のＭＯＳトランジスタ出力回路の回路図。
【図６】従来のＭＯＳトランジスタ出力回路の回路図。
【図７】図６に示すＭＯＳトランジスタ出力回路の動作を説明するための特性図。
【符号の説明】
２１、３１  Ｎチャネル型出力用ＭＯＳトランジスタ
２３、３３  クランプ回路
２４、２５、３４、３５  分圧抵抗
２６、３６  Ｎチャネル型スイッチング用ＭＯＳトランジスタ
２７、３７  Ｎチャネル型クランプ用ＭＯＳトランジスタ
４０、６０ 半導体基板
４１、６１ ドレイン領域
４２、７１  Ｐ型ベース領域
４３、７２  Ｎ+ 型ソース領域
４４、６３、６９ ゲート酸化膜
４５、６４、７０ ゲート電極
４６、６７  Ｐ- 型ウェル領域
４７、６５  Ｐ型ベース領域
４８、６６  Ｎ+ 型ソース領域
４９、７３ Ｎ+ 型ドレイン領域
５１ ゲート電極
６２、６８ Ｕ字型溝
１２１、２２１ 出力用ＭＯＳトランジスタ
１２７、２２７ クランプ用ＭＯＳトランジスタ
【図１】
0003555680.tif 000002
【図２】
0003555680.tif 000003
【図３】
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【図４】
0003555680.tif 000005
【図５】
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【図６】
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【図７】
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