(57)【特許請求の範囲】
【請求項１】
メモリセルのセルトランジスタが形成されたメモリセルアレイ領域と、前記メモリセル以外の周辺回路が形成された周辺回路領域と、前記メモリセルアレイ領域と前記周辺回路領域との境界を成すメモリセルアレイ領域周辺部とを有する半導体基体と、
前記半導体基体上に形成され、メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に開口を有する絶縁膜と、
前記半導体基体上のメモリセルアレイ領域内に設けられ、前記セルトランジスタの不純物拡散層と電気的に接続される複数のシリンダ型のセルキャパシタ下部電極と、
前記セルキャパシタ下部電極を被覆するセルキャパシタ絶縁膜と、
前記セルキャパシタ絶縁膜を被覆すると共に、前記半導体基体上の前記メモリセルアレイ領域から前記メモリセルアレイ領域周辺部に渡って延設されたセルキャパシタ上部電極と、
前記セルキャパシタ上部電極及び前記絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜中に設けられ、前記メモリセルアレイ領域周辺部において前記セルキャパシタ上部電極に接続されるコンタクトプラグと
を具備し、前記メモリセルアレイ領域から前記メモリセルアレイ領域周辺部にかけて形成された前記セルキャパシタ上部電極は、前記絶縁膜の開口部の側壁に沿って設けられ、前記周辺回路領域上に設けられた前記絶縁膜の上面は、前記メモリセルアレイ領域内に設けられた前記セルキャパシタ下部電極の上面よりも高い
ことを特徴とする半導体記憶装置。
【請求項２】
メモリセルのセルトランジスタが形成されたメモリセルアレイ領域と、前記メモリセル以外の周辺回路が形成された周辺回路領域と、前記メモリセルアレイ領域と前記周辺回路領域との境界を成すメモリセルアレイ領域周辺部とを有する半導体基体と、
前記半導体基体上に形成され、メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に開口を有する絶縁膜と、
前記半導体基体上のメモリセルアレイ領域内に設けられ、前記セルトランジスタの不純物拡散層と電気的に接続される複数のシリンダ型のセルキャパシタ下部電極と、
前記セルキャパシタ下部電極を被覆するセルキャパシタ絶縁膜と、
前記セルキャパシタ絶縁膜を被覆すると共に、前記半導体基体上の前記メモリセルアレイ領域から前記メモリセルアレイ領域周辺部に渡って延設されたセルキャパシタ上部電極と、
前記セルキャパシタ上部電極及び前記絶縁膜上に形成された層間絶縁膜と、
前記層間絶縁膜中に設けられ、前記メモリセルアレイ領域周辺部において前記セルキャパシタ上部電極に接続されるコンタクトプラグと
を具備し、前記メモリセルアレイ領域から前記メモリセルアレイ領域周辺部にかけて形成された前記セルキャパシタ上部電極は、前記絶縁膜の開口部の側壁に沿って設けられ、前記コンタクトプラグは、該コンタクトプラグの底面と側面が前記キャパシタ上部電極に接している
ことを特徴とする半導体記憶装置。
【請求項３】
前記周辺回路領域上に設けられた前記絶縁膜の上面は、前記メモリセルアレイ領域内に設けられた前記セルキャパシタ下部電極の上面よりも高い
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記コンタクトプラグは、該コンタクトプラグの底面と側面が前記キャパシタ上部電極に接している
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記コンタクトプラグは、前記層間絶縁膜上に設けられる金属配線層の一部である
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項６】
半導体基板のメモリセルアレイ領域上及び周辺回路領域上に、セルトランジスタ及び周辺トランジスタを各々形成する工程と、
前記セルトランジスタ及び周辺トランジスタを被覆するようにして、前記メモリセルアレイ領域、前記周辺回路領域、及び該メモリセルアレイ領域と該周辺回路領域との境界を成すメモリセルアレイ領域周辺部に層間絶縁膜を形成する工程と、
前記層間絶縁膜内に、前記セルトランジスタと接続するコンタクトプラグを形成する工程と、
前記層間絶縁膜上に絶縁膜を形成する工程と、
前記メモリセルアレイ領域において、前記層間絶縁膜の上面に達する溝を前記絶縁膜に形成して、前記溝底部に前記コンタクトプラグの上面を露出させる工程と、
前記メモリセルアレイ領域から前記周辺回路領域に渡って、前記溝の底面、側面、及び前記絶縁膜上面に、該溝底部において前記コンタクトプラグと接するようにして、セルキャパシタ下部電極を形成する工程と、
前記周辺回路領域における前記セルキャパシタ下部電極上、及び前記溝内部を埋め込むようにしてエッチングマスクを形成する工程と、
前記エッチングマスクを用いて前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部の前記絶縁膜をエッチングすることにより、シリンダ型のセルキャパシタ下部電極を形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記シリンダ型のセルキャパシタ下部電極を形成する工程の後、前記エッチングマスクを除去する工程と、
少なくとも前記キャパシタ下部電極を被覆するようにしてセルキャパシタ絶縁膜を形成する工程と
を更に備えることを特徴とする請求項６記載の半導体記憶装置の製造方法。
【請求項８】
前記周辺回路領域の前記絶縁膜上に残存する前記セルキャパシタ下部電極は、前記メモリセルアレイ領域内に形成されたシリンダ型のセルキャパシタ下部電極の上面よりも高い位置にある
ことを特徴とする請求項６または７記載の半導体記憶装置の製造方法。
【請求項９】
メモリセルのセルトランジスタが形成されたメモリセルアレイ領域と、前記メモリセル以外の周辺回路が形成された周辺回路領域と、前記メモリセルアレイ領域と前記周辺回路領域との境界を成すメモリセルアレイ領域周辺部とを有する半導体基体上に、絶縁膜を形成する工程と、
前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部における前記絶縁膜を除去して、開口を形成する工程と、
前記開口部に複数のシリンダ型のセルキャパシタ下部電極を形成する工程と、
少なくとも前記セルキャパシタ下部電極を被覆するようにしてセルキャパシタ絶縁膜を形成する工程と、
前記メモリセルアレイ領域から前記周辺回路領域に沿って、前記セルキャパシタ絶縁膜上にセルキャパシタ上部電極を形成する工程と、
前記セルキャパシタ上部電極上に第１層間絶縁膜を形成する工程と、
前記周辺回路領域上に形成された前記セルキャパシタ上部電極をストッパーに用いて前記第１層間絶縁膜を平坦化し、該周辺回路領域における前記セルキャパシタ上部電極を露出させる工程と、
前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に形成された前記第１層間絶縁膜をマスクに用いて、前記周辺回路領域における少なくとも前記セルキャパシタ上部電極をエッチングして除去する工程と、
前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に形成された前記第１層間絶縁膜をマスクに用いて、前記周辺回路領域における前記セルキャパシタ絶縁膜及び前記セルキャパシタ下部電極をエッチングして除去する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項１０】
メモリセルのセルトランジスタが形成されたメモリセルアレイ領域と、前記メモリセル以外の周辺回路が形成された周辺回路領域と、前記メモリセルアレイ領域と前記周辺回路領域との境界を成すメモリセルアレイ領域周辺部とを有する半導体基体上に、絶縁膜を形成する工程と、
前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部における前記絶縁膜を除去して、開口を形成する工程と、
前記開口部に複数のシリンダ型のセルキャパシタ下部電極を形成する工程と、
少なくとも前記セルキャパシタ下部電極を被覆するようにしてセルキャパシタ絶縁膜を形成する工程と、
前記メモリセルアレイ領域から前記周辺回路領域に沿って、前記セルキャパシタ絶縁膜上にセルキャパシタ上部電極を形成する工程と、
前記セルキャパシタ上部電極上に第１層間絶縁膜を形成する工程と、
前記周辺回路領域上に形成された前記セルキャパシタ上部電極をストッパーに用いて前記第１層間絶縁膜を平坦化し、該周辺回路領域における前記セルキャパシタ上部電極を露出させる工程と、
前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に形成された前記第１層間絶縁膜をマスクに用いて、前記周辺回路領域における少なくとも前記セルキャパシタ上部電極をエッチングして除去する工程と、
前記メモリセルアレイ領域から前記周辺回路領域に沿って第２層間絶縁膜を形成する工程と、
前記メモリセルアレイ領域周辺部に形成された前記セルキャパシタ上部電極に接続する第１コンタクトプラグと、前記周辺回路領域の前記半導体基体内に形成された金属配線層に接続する第２コンタクトプラグとを形成する工程と
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項１１】
前記セルキャパシタ上部電極をエッチングして除去する工程の後、  前記メモリセルアレイ領域から前記周辺回路領域に沿って第２層間絶縁膜を形成する工程と、
前記メモリセルアレイ領域周辺部に形成された前記セルキャパシタ上部電極に接続する第１コンタクトプラグと、前記周辺回路領域の前記半導体基体内に形成された金属配線層に接続する第２コンタクトプラグとを形成する工程と
を更に備えることを特徴とする請求項９記載の半導体記憶装置の製造方法。
【請求項１２】
前記セルキャパシタ上部電極をエッチングして除去する工程の後、メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に形成された前記第１層間絶縁膜をマスクに用いて、前記周辺回路領域における前記セルキャパシタ絶縁膜及び前記セルキャパシタ下部電極をエッチングして除去する工程を更に備える
ことを特徴とする請求項１０記載の半導体記憶装置の製造方法。
【請求項１３】
前記周辺回路領域の前記絶縁膜上に残存する前記セルキャパシタ上部電極は、前記メモリセルアレイ領域内に形成されたシリンダ型のセルキャパシタ上部電極の上面よりも高い位置にある
ことを特徴とする請求項９乃至１２記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置及びその製造方法に関するもので、特にＤＲＡＭのセルキャパシタの周辺構造及びその製造方法に係るものである。
【０００２】
【従来の技術】
一般に、半導体記憶装置には、微細化、低電圧化、高速化、及び高信頼性化などの様々な要求がある。特にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）における微細化技術は以前にも増して加速しており、単位記憶素子（セル）の占める面積がますます縮小されている。そのため、限られたセル面積の中で如何に十分なセルキャパシタ容量を確保するかが大きな課題となってきている。
【０００３】
セルキャパシタ容量を大きくするには、セルキャパシタの表面積を増大させることで実現できる。そこで、セルキャパシタの表面積の増大と微細化を両立させるための提案が数多くなされている。
【０００４】
従来のセルキャパシタ表面積を増大させる構造の一例が、Ｗ．Ｗａｋａｍｉｙａ  ｅｔ  ａｌ．，  ”Ｎｏｖｅｌ  Ｓｔａｃｋｅｄ  Ｃａｐａｃｉｔｏｒ  Ｃｅｌｌ  ｆｏｒ  ６４Ｍｂ  ＤＲＡＭ”，  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ，  ｐｐ．６９−７０，  １９８９記載のシリンダ構造である。これは、スタック・キャパシタ（ｓｔａｃｋｅｄ  ｃａｐａｃｉｔｏｒ）の一種で、円筒形のキャパシタを３次元的に配置することで、占有面積を抑えるものである。しかし、このシリンダ構造では、セルキャパシタ形成後のグローバル平坦化が難しいという欠点があった。この問題を解決するために、例えば特開平１１−２６７１８号に記載されている半導体集積回路装置の製造方法では、シリンダ構造のスタック・キャパシタにおいて、平坦化が簡単なプロセスを提案している。また、ＤＲＡＭはコスト競争が激しく、製造工程をなるべく短縮するべく各社様々な工夫がなされている。この観点から見ると、特開平１１−２６７１８号記載の半導体集積回路の製造方法は製造工程数が多く製造工期が長いため、コストが高いという問題があった。
【０００５】
従来のＤＲＡＭの構造について図３０（ａ）はＤＲＡＭの断面図であり、メモリセルアレイ領域、図３０（ｂ）はメモリセルアレイ領域に隣接する周辺回路領域を示している。ここではキャパシタにシリンダ構造のスタック型を、セル構造にはセルキャパシタをビット線の上に形成するＣＯＢ（Ｃａｐａｃｉｔｏｒ  Ｏｖｅｒ  Ｂｉｔｌｉｎｅ）構造をそれぞれ採用したＤＲＡＭについて示している。
【０００６】
まず図３０（ａ）に示すメモリセルアレイ領域について説明する。半導体基板１０中には素子領域１１とそれを取り囲む素子分離領域１２とが形成されており、この素子領域１１内にセルトランジスタ（図示せず）が形成されている。そして、全面には層間絶縁膜２３が形成されており、この層間絶縁膜２３にはセルトランジスタとセルキャパシタとを接続するためのコンタクトプラグ２４とビット線１７が形成されている。
【０００７】
層間絶縁膜２３上にはＳｉＮ膜２５と、コンタクトプラグ２４と接続するストレージノード電極２６がシリンダ状に形成され、メモリセルアレイ領域５４の周辺部５５ではＳｉＮ膜２５上にＳｉＯ２膜３４が形成されている。そして、図示するようにメモリセルアレイ領域５４の全域にわたってセルキャパシタ絶縁膜２７、プレート電極２８が形成され、シリンダ構造でスタック型のセルキャパシタが構成されている。尚、メモリセルアレイ領域５４の周辺部５５のＳｉＯ２膜３４上にもストレージノード電極２６、キャパシタ絶縁膜２７、及びプレート電極２８が形成されているのは、外部とのコンタクトを取るコンタクトプラグの形成のためである。更に全面に層間絶縁膜２９が形成され、メモリセルアレイ領域５４の周辺部５５においてプレート電極２８とのコンタクトを取るコンタクトプラグ３０が形成され、この層間絶縁膜２９上には金属配線層３１が形成されている。
【０００８】
次に図３０（ｂ）に示す周辺回路領域５６の構造について説明する。ＤＲＡＭのメモリセルアレイに隣接する周辺回路領域５６に形成される回路は、例えばイコライズ回路やセンスアンプ回路である。図３０（ｂ）は、一例としてＭＯＳトランジスタが形成されている場合について示しており、半導体基板１０の素子領域１１上にはゲート絶縁膜２０を介してゲート電極３２が形成されている。そして、ゲート電極３２の両側の半導体基板１０中には、ソース、ドレイン領域となる不純物拡散層２１、２１が形成され、ＭＯＳトランジスタを形成している。そして、ゲート電極３２の上部及び両側面はＳｉＮ膜２２で覆われており、全面に層間絶縁膜２３が形成されている。この層間絶縁膜２３にはＭＯＳトランジスタの不純物拡散層２１とコンタクトを取るための金属配線層３３がビット線１７のレベルで配線されている。層間絶縁膜２３上にはＳｉＮ膜２５とＳｉＯ２膜３４が形成され、このＳｉＯ２膜３４上に層間絶縁膜２９が形成されている。この層間絶縁膜２９には、ＭＯＳトランジスタの金属配線層３３とコンタクトを取るコンタクトプラグ３５が形成され、層間絶縁膜２９上には金属配線層３６が形成されている。なお、メモリセルアレイの最も端に位置するセルキャパシタは、その構造上ダミーのセルキャパシタとなる。
【０００９】
以上のような構成のＤＲＡＭの製造方法について図３１乃至図４０を用いて説明する。図３１乃至図４０は、ＤＲＡＭのメモリセルアレイの断面図を工程順に示している。なお図３１乃至図３９では、説明を簡単にするためにセルキャパシタの製造工程に着目して示しており、他の構成ならびに工程については省略している。また、図４０には周辺回路領域５６の断面図もあわせて示している。
【００１０】
まずセルキャパシタのストレージノード電極とのコンタクトを取るためのコンタクトプラグ２４が形成された層間絶縁膜２３上に、図３１に示すように、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等によりＳｉＮ膜２５、ＳｉＯ２膜３４を形成する。
【００１１】
次に全面にレジスト３７を塗布し、図３２に示すように、リソグラフィ技術と異方性のエッチング、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等により、コンタクトプラグ２４上にセルキャパシタのストレージノード電極を形成するための溝３８を形成する。
【００１２】
そして図３３のように、全面にストレージノード電極２６を形成する。ストレージノード電極２６は例えばＣＶＤ法等により形成された多結晶シリコン膜である。
【００１３】
次に図３４のように、全面にＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜３９を塗布する。
【００１４】
そして再度全面にレジスト３７を塗布し、リソグラフィ技術とＲＩＥ法等により、図３５のようにＳＯＧ膜３９とストレージノード電極２６である多結晶シリコン膜の一部を除去する。この際、図示するようにメモリセルアレイ領域５４の周辺部５５のＳｉＯ２膜３４上のストレージノード電極２６を残存させる。
【００１５】
レジスト３７を除去した後、ＨＦ溶液等によるウェットエッチングでＳＯＧ膜３９とＳｉＯ２膜３４とを除去する。この際ＳｉＮ膜２５はエッチングのストッパーとして機能する。この結果、図３６に示すようなシリンダ型のストレージノード電極が形成される。
【００１６】
そして、図３７に示すように、全面にセルキャパシタ絶縁膜２７となるＴａ２Ｏ５膜をＣＶＤ法等により形成する。
【００１７】
引き続き、全面にプレート電極２８となるＴｉＮ膜をＣＶＤ法等により形成し、再度レジスト３７を塗布する。そして、リソグラフィ技術とＲＩＥ法等により、図３８のように、周辺回路領域５６のプレート電極２８、セルキャパシタ絶縁膜２７、ストレージノード電極２６を除去する。
【００１８】
その後、図３９に示すように、レジスト３７を除去して全面に層間絶縁膜２９を形成する。
【００１９】
そして図４０に示すように、この層間絶縁膜２９にレジストを塗布し、再度リソグラフィ技術とＲＩＥ法等により、プレート電極２８とコンタクトを取るコンタクトホール４０を、メモリセルアレイ領域５４の周辺部５５に形成する。この際、周辺回路領域５６におけるビット線１７のレベルに配線されている金属配線層３３とコンタクトを取るためのコンタクトホール４１も同時に形成されるのが普通である。
【００２０】
その後、このコンタクトホール４０、４１を金属により埋め込み、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｅｔｃｈｉｎｇ）法等により平坦化することでコンタクトプラグ３０、３５を形成する。また、層間絶縁膜２９上には金属配線層３１、３６を形成して、図３０のような構造を得る。
【００２１】
上記のような従来のＤＲＡＭの形成方法は、セルキャパシタ形成からコンタクトプラグ形成までの間に４回ものリソグラフィ工程を要し、製造工程数が多い。そのため歩留まりが悪くＤＲＡＭのコストが高くなるという問題があった。更に、メモリセルアレイ領域５４の周辺部５５でセルキャパシタのプレート電極２８とコンタクトを取るコンタクトホール４０の底面はセルキャパシタの上方にある。それに対して周辺回路領域５６の金属配線層３３とコンタクトを取るためのコンタクトホール４１の底面は、コンタクトホール４０の底面よりも深いビット線１７のレベルにある。そのためＲＩＥ法等によりコンタクトホール４０、４１を形成する工程において、コンタクトホール４０が完全に開口されて露出したプレート電極２８が、コンタクトホール４１が開口するまでの間プラズマダメージを受け続けることになる。これは、セルキャパシタのキャパシタ性能の劣化、あるいは信頼性の劣化したセルキャパシタが形成されてしまう原因となる。
【００２２】
【発明が解決しようとする課題】
上記のように、従来の半導体記憶装置及びその製造方法は、リソグラフィ工程を初めとして製造工程数が多く、そのため半導体記憶装置の歩留まりが悪く、コストが高くなるという問題があった。更に、ＤＲＡＭ等においてはセルキャパシタのプレート電極とコンタクトを取るコンタクトホールの底部は、周辺回路のビット線レベルの配線とコンタクトを取るコンタクトホールの底部より高いレベルにある。そのため、セルキャパシタとコンタクトを取るコンタクトホールが完全に開口された後も、他方のコンタクトホールが開口するまでの間、露出されたプレート電極はプラズマダメージを受けることになり、キャパシタ性能が劣化する、あるいは信頼性の劣化したセルキャパシタが形成されてしまうという問題があった。
【００２３】
この発明は、上記事情に鑑みてなされたもので、その目的は、製造工程を少なくすることで歩留まりを向上させ、コストを抑えることが出来る半導体記憶装置及びその製造方法を提供することにある。
【００２４】
また、この発明の他の目的は、製造過程におけるセルキャパシタの電極劣化を抑制し、高性能、高信頼性の半導体記憶装置及びその製造方法を提供することにある。
【００２５】
【課題を解決するための手段】
この発明の第１の態様に係る半導体記憶装置は、メモリセルのセルトランジスタが形成されたメモリセルアレイ領域と、前記メモリセル以外の周辺回路が形成された周辺回路領域と、前記メモリセルアレイ領域と前記周辺回路領域との境界を成すメモリセルアレイ領域周辺部とを有する半導体基体と、前記半導体基体上に形成され、メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に開口を有する絶縁膜と、前記半導体基体上のメモリセルアレイ領域内に設けられ、前記セルトランジスタの不純物拡散層と電気的に接続される複数のシリンダ型のセルキャパシタ下部電極と、前記セルキャパシタ下部電極を被覆するセルキャパシタ絶縁膜と、前記セルキャパシタ絶縁膜を被覆すると共に、前記半導体基体上の前記メモリセルアレイ領域から前記メモリセルアレイ領域周辺部に渡って延設されたセルキャパシタ上部電極と、前記セルキャパシタ上部電極及び前記絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜中に設けられ、前記メモリセルアレイ領域周辺部において前記セルキャパシタ上部電極に接続される第１コンタクトプラグとを具備し、前記メモリセルアレイ領域から前記メモリセルアレイ領域周辺部にかけて形成された前記セルキャパシタ上部電極は、前記絶縁膜の開口部の側壁に沿って設けられ、前記周辺回路領域上に設けられた前記絶縁膜の上面は、前記メモリセルアレイ領域内に設けられた前記セルキャパシタ下部電極の上面よりも高い。
また、この発明の第２の態様に係る半導体記憶装置は、メモリセルのセルトランジスタが形成されたメモリセルアレイ領域と、前記メモリセル以外の周辺回路が形成された周辺回路領域と、前記メモリセルアレイ領域と前記周辺回路領域との境界を成すメモリセルアレイ領域周辺部とを有する半導体基体と、前記半導体基体上に形成され、メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に開口を有する絶縁膜と、前記半導体基体上のメモリセルアレイ領域内に設けられ、前記セルトランジスタの不純物拡散層と電気的に接続される複数のシリンダ型のセルキャパシタ下部電極と、前記セルキャパシタ下部電極を被覆するセルキャパシタ絶縁膜と、前記セルキャパシタ絶縁膜を被覆すると共に、前記半導体基体上の前記メモリセルアレイ領域から前記メモリセルアレイ領域周辺部に渡って延設されたセルキャパシタ上部電極と、前記セルキャパシタ上部電極及び前記絶縁膜上に形成された層間絶縁膜と、前記層間絶縁膜中に設けられ、前記メモリセルアレイ領域周辺部において前記セルキャパシタ上部電極に接続されるコンタクトプラグとを具備し、前記コンタクトプラグは、該コンタクトプラグの底面と側面が前記キャパシタ上部電極に接している。
【００２８】
また、この発明の第３の態様に係る半導体記憶装置の製造方法は、半導体基板のメモリセルアレイ領域上及び周辺回路領域上に、セルトランジスタ及び周辺トランジスタを各々形成する工程と、前記セルトランジスタ及び周辺トランジスタを被覆するようにして、前記メモリセルアレイ領域、前記周辺回路領域、及び該メモリセルアレイ領域と該周辺回路領域との境界を成すメモリセルアレイ領域周辺部に層間絶縁膜を形成する工程と、前記層間絶縁膜内に前記セルトランジスタと接続するコンタクトプラグを形成する工程と、前記層間絶縁膜上に絶縁膜を形成する工程と、前記メモリセルアレイ領域において、前記層間絶縁膜の上面に達する溝を前記絶縁膜に形成して、前記溝底部に前記コンタクトプラグの上面を露出させる工程と、前記メモリセルアレイ領域から前記周辺回路領域に渡って、前記溝の底面、側面及び前記絶縁膜上面に、該溝底部において前記コンタクプラグと接するようにして、セルキャパシタ下部電極を形成する工程と、前記周辺回路領域における前記セルキャパシタ下部電極上、及び前記溝内部を埋め込むようにしてエッチングマスクを形成する工程と、前記エッチングマスクを用いて前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部の前記絶縁膜をエッチングすることにより、シリンダ型のセルキャパシタ下部電極を形成する工程とを具備する。
【００３０】
更に、この発明の第４の態様に係る半導体記憶装置の製造方法は、メモリセルのセルトランジスタが形成されたメモリセルアレイ領域と、前記メモリセル以外の周辺回路が形成された周辺回路領域と、前記メモリセルアレイ領域と前記周辺回路領域との境界を成すメモリセルアレイ領域周辺部とを有する半導体基体上に絶縁膜を形成する工程と、前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部における前記絶縁膜を除去して、開口を形成する工程と、前記開口部に複数のシリンダ型のセルキャパシタ下部電極を形成する工程と、少なくとも前記セルキャパシタ下部電極を被覆するようにしてセルキャパシタ絶縁膜を形成する工程と、前記メモリセルアレイ領域から前記周辺回路領域に沿って、前記セルキャパシタ絶縁膜上にセルキャパシタ上部電極を形成する工程と、前記セルキャパシタ上部電極上に第１層間絶縁膜を形成する工程と、前記周辺回路領域上に形成された前記セルキャパシタ上部電極をストッパーに用いて前記第１層間絶縁膜を平坦化し、該周辺回路領域における前記セルキャパシタ上部電極を露出させる工程と、前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に形成された前記第１層間絶縁膜をマスクに用いて、前記周辺回路領域における少なくとも前記セルキャパシタ上部電極をエッチングして除去する工程と、前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に形成された前記第１層間絶縁膜をマスクに用いて、前記周辺回路領域における前記セルキャパシタ絶縁膜及び前記セルキャパシタ下部電極をエッチングして除去する工程とを具備する。
【００３１】
更にこの発明の第５の態様に係る半導体記憶装置の製造方法は、メモリセルのセルトランジスタが形成されたメモリセルアレイ領域と、前記メモリセル以外の周辺回路が形成された周辺回路領域と、前記メモリセルアレイ領域と前記周辺回路領域との境界を成すメモリセルアレイ領域周辺部とを有する半導体基体上に、絶縁膜を形成する工程と、前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部における前記絶縁膜を除去して、開口を形成する工程と、前記開口部に複数のシリンダ型のセルキャパシタ下部電極を形成する工程と、少なくとも前記セルキャパシタ下部電極を被覆するようにセルキャパシタ絶縁膜を形成する工程と、前記メモリセルアレイ領域から前記周辺回路領域に沿って、前記セルキャパシタ絶縁膜上にセルキャパシタ上部電極を形成する工程と、前記セルキャパシタ上部電極上に第１層間絶縁膜を形成する工程と、前記周辺回路領域上に形成された前記セルキャパシタ上部電極をストッパーに用いて前記第１層間絶縁膜を平坦化し、該周辺回路領域における前記セルキャパシタ上部電極を露出させる工程と、前記メモリセルアレイ領域及び前記メモリセルアレイ領域周辺部に形成された前記第１層間絶縁膜をマスクに用いて、前記周辺回路領域における少なくとも前記セルキャパシタ上部電極をエッチングして除去する工程と、前記メモリセルアレイ領域から前記周辺回路領域に沿って第２層間絶縁膜を形成する工程と、前記メモリセルアレイ領域周辺部に形成された前記セルキャパシタ上部電極に接続する第１コンタクトプラグと、前記周辺回路領域の前記半導体基体内に形成された金属配線層に接続する第２コンタクトプラグとを形成する工程と具備する。
【００３４】
この発明の第１、第２の態様に係る半導体記憶装置によれば、メモリセルアレイの最も端に位置するセルキャパシタをダミーにする必要が無く、効率的にメモリセルアレイを利用できる。従って、チップサイズを小さくすることが出来、よりいっそうの低コスト化を図ることが出来る。
【００３７】
また、この発明の第３の態様に係る半導体記憶装置の製造方法によれば、溝内にもエッチングマスクを形成することで、セルキャパシタ下部電極を保護することが出来る。また、メモリセルアレイ領域内におけるセルキャパシタ下部電極の一部と絶縁膜の全てとを除去し、絶縁膜上に残存するセルキャパシタ下部電極をメモリセルアレイ領域内に形成されたセルキャパシタ下部電極の上面よりも高い位置にすることにより、後の工程におけるリソグラフィ工程の削減を図ることが出来るので、製造工程を少なくすることで歩留まりを向上させ、コストを抑えることが出来る。更に、メモリセルアレイ領域における絶縁膜を全て除去するため、コンタクトホールを形成する領域でのキャパシタの電極層はセルキャパシタ底部のレベルに位置することとなり、周辺回路の金属配線層のレベルと大差ない。すなわち、それぞれとコンタクトを取るコンタクトホールの深さをほぼ同じに出来、ＲＩＥ法等によるコンタクトホールの形成の際、片方が完全に開口した後も受けるプラズマダメージを最小限に抑えることが出来る。そのため、キャパシタの電極劣化を抑えることが出来、高性能、高信頼性のセルキャパシタを形成できる。
【００４０】
更にこの発明の第４、第５の態様に係る半導体記憶装置の製造方法によれば、メモリセルアレイ領域外の絶縁膜上のセルキャパシタ上部電極をストッパーに用いて層間絶縁膜の平坦化を行い、この絶縁膜上のセルキャパシタ上部電極を露出させる。そしてこの平坦化した層間絶縁膜をマスクに用いるので、リソグラフィ工程を必要とせずメモリセルアレイ領域外のセルキャパシタ上部電極を除去できる。そのため、半導体装置の製造工程を少なくすることが出来、歩留まりを向上させコストを抑えることが出来る。
【００４３】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００４４】
この発明の第１の実施形態に係る半導体記憶装置及びその製造方法について、ＤＲＡＭを例に挙げて説明する。
【００４５】
図１はＤＲＡＭのメモリセルアレイの平面図である。半導体基板１０内には素子領域１１と素子分離領域１２とが形成されている。図示するように千鳥状に配置された素子領域１１には、セルトランジスタが形成されており、ゲート電極１３（ワード線）とビット線１７とが交差するように形成されている。ビット線１７は、コンタクトプラグ１４、１５により多結晶シリコン配線層１６を介してセルトランジスタの不純物拡散層に接続される。そして、素子領域１１上にはセルキャパシタ１８が形成されている。
【００４６】
図２（ａ）は図１におけるＡ−Ａ’線の方向の断面図であり、メモリセルアレイ領域、図２（ｂ）はメモリセルアレイに隣接する周辺回路領域を示している。また、図３は図１におけるＢ−Ｂ’線に対応するメモリセルアレイの断面図である。
【００４７】
周辺回路領域５６については従来と同様であるため説明は省略し、メモリセルアレイ領域について図２（ａ）、図３を用いて説明する。半導体基板１０中の素子領域１１を素子分離領域１２が取り囲んでおり、この素子領域１１内にはセルトランジスタが形成されている。すなわち、半導体基板１０上にゲート絶縁膜２０を介してゲート電極１３（ワード線）が形成され、ゲート電極１３の両側の半導体基板１０中にはソース、ドレイン領域となる不純物拡散層２１、２１が形成されている。また、ゲート電極１３の上部及び両側面はＳｉＮ膜２２で覆われており、全面に層間絶縁膜２３が形成されている。この層間絶縁膜２３には、素子領域１１に形成されたセルトランジスタとセルキャパシタとを接続するためのコンタクトプラグ２４とビット線１７が形成されている。
【００４８】
層間絶縁膜２３上にはＳｉＮ膜２５と、コンタクトプラグ２４と接続するようにシリンダ型のストレージノード電極（セルキャパシタ上部電極）２６が形成されている。そして、図２に示すようにメモリセルアレイ領域５４全域にわたってセルキャパシタ絶縁膜２７、プレート電極２８（セルキャパシタ下部電極）とが形成され、シリンダ構造でスタック型のセルキャパシタが構成されている。注目すべき事は、メモリセルアレイ領域５４の周辺部５５においては従来と異なりＳｉＯ２膜３４が形成されておらず、この領域でのプレート電極２８はほぼセルキャパシタの底面のレベルにあるということである。更に全面に層間絶縁膜２９が形成され、メモリセルアレイ領域５４の周辺部５５においてプレート電極２８とのコンタクトを取るためのコンタクトプラグ３０が形成され、この層間絶縁膜２９上には金属配線層３１が形成されている。
【００４９】
以上のような構造によれば、メモリセルアレイの最も端に位置するセルキャパシタをダミーにする必要が無く、効率的にメモリセルアレイを利用できる。
【００５０】
次に、以上の構成を有するＤＲＡＭの製造方法について図４乃至図１５を用いて説明する。図４乃至図１５は、ＤＲＡＭのメモリセルアレイの断面図を工程順に示している。なお従来技術と同様に、説明の簡単化のために図４乃至図１４の工程において、セルキャパシタ以外の構成については省略している。また、図１５には周辺回路領域の断面図もあわせて示している。
【００５１】
まず図４に示すように、層間絶縁膜２３上に、ＣＶＤ法等によりＳｉＮ膜２５、ＳｉＯ２膜３４、そしてアモルファスシリコン膜５０を形成する。このアモルファスシリコン膜５０は一般的に言われるパターン転写膜であり、ＳｉＮ膜２５、ＳｉＯ２膜３４に対してエッチング選択比の高いものであれば良く、例えばＲｕ（Ｒｕｔｈｅｎｉｕｍ）やＴｉＮ、Ｃ（Ｃａｒｂｏｎ）であってもよい。
【００５２】
次に全面にレジストを塗布し、リソグラフィ技術とＲＩＥ法等の異方性エッチングにより、セルキャパシタのストレージノード電極を形成するための溝３８を図５のように形成する。なお、ここでアモルファスシリコン膜５０を除去してもかまわない。
【００５３】
次に図６のように、ストレージノード電極２６としてのＲｕ膜をＣＶＤ法等により全面に形成する。
【００５４】
そして、再度全面にレジスト３７を塗布し、リソグラフィ技術によりパターニングを行う。すなわち、図７に示すように溝３８内と周辺回路領域５６にレジスト３７が残存するようにパターン形成する。この際、レジスト３７には染料入りのカラーレジストなどを用いるのが好ましい。
【００５５】
次に、このパターニングされたレジスト３７をマスクに用いてＲＩＥ法等により、ストレージノード電極２６とアモルファスシリコン膜５０とを、図８に示すように除去する。ストレージノード電極２６はレジスト３７により保護されているので、ＲＩＥ法によるプラズマダメージを回避することが出来る。ここで、メモリセルアレイ領域５４におけるストレージノード電極２６の一部がエッチングされることにより、この領域のストレージノード電極２６よりも、エッチングされずに残存する周辺回路領域５６のストレージノード電極２６の方が高い位置にあることが重要である。
【００５６】
続いて、ＲＩＥ法等によりＳｉＯ２膜３４を図９のように除去する。
【００５７】
引き続き、ストレージノード電極２６の側壁に残存したＳｉＯ２膜３４を、例えばＨＦ溶液等によるウェットエッチングにより、図１０に示すように全て除去する。この際、ＳｉＮ膜２５がエッチングのストッパーとして機能する。なお、この工程で周辺回路領域５６のＳｉＯ２膜３４上に残存しているアモルファスシリコン膜５０とストレージノード電極２６を除去しても良い。これらの工程により図示するような、Ｒｕ膜が上方に突出したシリンダ型のストレージノード電極が形成され、また周辺回路領域５６以外のＳｉＯ２膜３４が全て除去される。
【００５８】
なお、従来このＳｉＯ２膜３４を除去する工程はウェットエッチングのみにより行っていたが、この場合エッチャントがストレージノード電極２６を浸食しストレージノード電極２６の性能が劣化することがあった。しかし、本実施形態のようにＲＩＥ法等の異方性エッチングとウェットエッチングとを組み合わせることでウェットエッチングの時間を短くすることが出来るので、ストレージノード電極２６の性能を落とさずに済む。
【００５９】
次に図１１に示すように、キャパシタ絶縁膜２７となるＴａ２Ｏ５膜を、例えばＣＶＤ法等により全面に形成する。
【００６０】
そして図１２に示すように、プレート電極２８となるＴｉＮ膜を全面に形成する。ストレージノード電極２６と同様に、メモリセルアレイ領域５４のプレート電極２８の上面より周辺回路領域５６のプレート電極２８の上面の方が高い位置になるように形成されることなる。
【００６１】
その後、全面に層間絶縁膜２９、例えばＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法によるＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜や、ＣＶＤ法による段差被覆性の高いＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ  ；  Ｓｉ（ＯＣ２Ｈ５）４）を用いたＵＳＧ膜やＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｏｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等で形成し、図１３のように、ＣＭＰ法等により平坦化する。この際には周辺回路領域５６に形成されたプレート電極２８であるＴｉＮ膜がＣＭＰのストッパーとなる。このＣＭＰにより周辺回路領域５６にはプレート電極２８が、メモリセルアレイ領域５４にはプレート電極２８上に形成された層間絶縁膜２９が現れる。
【００６２】
引き続き図１４のように、ＲＩＥ法等により周辺回路領域５６のプレート電極２８、セルキャパシタ絶縁膜２７、ストレージノード電極２６、アモルファスシリコン膜５０を除去する。この際には、メモリセルアレイ領域５４の周辺部５５の層間絶縁膜２９がマスクとして機能するため、リソグラフィ工程を必要としない。
【００６３】
そして再度、ＵＳＧ膜等の層間絶縁膜２９をＨＤＰ法やＣＶＤ法等により全面に形成し、ＣＭＰ法等により平坦化を行う。その後図１５のように、周知のリソグラフィ技術及びＲＩＥ法により、プレート電極２８とコンタクトを取るコンタクトホール５１を、メモリセルアレイ領域５４の周辺部５５に形成する。この際、周辺回路領域５６におけるビット線１７レベルに配線されている金属配線層３３とコンタクトを取るコンタクトホール５２も同時に形成する。
【００６４】
その後、このコンタクトホール５１、５２を金属により埋め込み、ＣＭＰ法等により平坦化することでコンタクトプラグ３０、３５を形成する。また、層間絶縁膜２９上には金属配線層３１、３６を形成して、図２のような構造を得る。
【００６５】
以上のような製造方法によれば、従来のセルキャパシタ形成からコンタクトプラグ形成までの間に４回必要であったリソグラフィ工程を、３回に減らすことが出来る。すなわち、従来周辺回路領域５６のストレージノード電極２６、セルキャパシタ絶縁膜２７、プレート電極２８を除去するために行っていたリソグラフィ工程を省くことが出来る。本実施形態では、プレート電極２８の形成後に層間絶縁膜２９を形成し、周辺回路領域５６のＳｉＯ２膜３４上のプレート電極２８をストッパーにＣＭＰを行い、平坦化している。これにより、ストレージノード電極２６、セルキャパシタ絶縁膜２７、プレート電極２８の３層を除去すべき周辺回路領域５６にはプレート電極２８が露出され、除去すべきでないメモリセルアレイ領域５４には層間絶縁膜２９が現れており、この層間絶縁膜２９が実質的にエッチングマスクとして機能する。そのため、リソグラフィ技術によるパターニング処理を必要とせずにエッチングマスクの形成、エッチングを行うことが出来る。
【００６６】
これは、層間絶縁膜２９上に形成したＳｉＯ２膜３４の処理方法とメモリセルアレイ領域５４内外におけるプレート電極２８の位置関係に起因している。従来、メモリセルアレイ領域５４の周辺部５５全域にＳｉＯ２膜３４を残存させ、このＳｉＯ２膜３４上にストレージノード電極２６、セルキャパシタ絶縁膜２７、プレート電極２８を形成していた。そのため、プレート電極２８の残存させるべき部分（メモリセルアレイ領域５４の周辺部５５）と除去すべき部分（周辺回路領域５６）とが同一のレベルにあるため上述の処理の際にリソグラフィ工程を必要としていたと言える。
【００６７】
それに対して、本実施形態では周辺回路領域５６のＳｉＯ２膜３４のみ残し、その他の領域では全てエッチングにより取り除いている。そのため、周辺回路領域５６におけるプレート電極２８はＳｉＯ２膜３４上に形成され、メモリセルアレイ領域５４の周辺部５５ではセルキャパシタ絶縁膜２７とともに層間絶縁膜２３上のＳｉＮ膜２５に直接形成される。また、周辺回路領域５６に形成されたキャパシタ上部電極２８はセルキャパシタを構成するプレート電極２８の上面よりも高い位置にある。従って、両者の間の段差を層間絶縁膜２９で埋め込み平坦化すると、周辺回路領域５６にのみプレート電極２８が露出されることになり、層間絶縁膜２９によるエッチングマスクを形成できる。
【００６８】
更に、メモリセルアレイ領域５４の周辺部５５におけるプレート電極２８がほぼセルキャパシタ底面のレベルにあるため、このプレート電極２８とコンタクトを取るコンタクトホール５１の底面と、周辺回路領域５６のビット線レベルの配線３３とコンタクトを取るコンタクトホール５２の底面とのレベル差を従来に比べて小さくできる。このため、ＲＩＥ等によるコンタクトホール５１、５２の開口の際にプレート電極２８が受けるプラズマダメージを軽減でき、高性能、高信頼性のセルキャパシタを形成できる。
【００６９】
またコンタクトプラグ３０は、図２に示すようにメモリセルアレイ領域５４の周辺部５５におけるプレート電極２８の必ずしも中央部に形成する必要はない。すなわち図１６、図１７に示すように、コンタクトプラグ３０の一方の側面が最外部の上方向に延びるプレート電極２８に接したり、またはセルキャパシタに接するように形成しても良い。この場合、コンタクトプラグ３０とプレート電極２８との接触面積が増大するのでむしろ好ましいと言える。図１８はメモリセルアレイ領域５４の周辺部５５を非常に狭くした場合について示している。この場合はコンタクトプラグ３０が、周辺回路領域５６のＳｉＯ２膜３４の側壁に従って上方向に延びるプレート電極２８とセルキャパシタとに接するためコンタクトプラグ３０とプレート電極２８との接触面積を更に大きくする事が出来る。
【００７０】
上記のように、第１の実施形態によればリソグラフィ工程を１回減らすことで製造工程を少なくできるので、歩留まりを向上でき、ＤＲＡＭのコストを抑えることが出来る。また、メモリセルアレイ領域５４内のコンタクトホールと周辺回路領域５６内のコンタクトホールの深さをほぼ同じに出来るので、製造過程におけるセルキャパシタの電極劣化を抑制できる。
【００７１】
次に、本発明の第２の実施形態に係る半導体記憶装置及びその製造方法について、同じくＤＲＡＭを例に挙げて説明する。本実施形態に係るＤＲＡＭの構造は第１の実施形態で説明したＤＲＡＭのセルキャパシタにＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ）−シリコンを付加したものである。
【００７２】
図１９はこのＤＲＡＭの構造について示している。尚、セルキャパシタ以外の構造については第１の実施形態と同様であるため省略している。図示するように、セルキャパシタのストレージノード電極２８の表面にＨＳＧ−シリコン５３を設け、このＨＳＧ−シリコン５３上にセルキャパシタ絶縁膜２７を設けている。
【００７３】
以上のような構成によれば、メモリセルアレイの最も端に位置するセルキャパシタをダミーにする必要が無く、効率的にメモリセルアレイを利用できる。
【００７４】
更に、ＨＳＧ−シリコン５３によりキャパシタ表面積が増大するため、効率的にセルキャパシタ容量を増加することが出来る。
【００７５】
次に、以上のような構成のＤＲＡＭの製造方法について図２０乃至図２９を用いて説明する。図２０乃至図２９は、ＤＲＡＭのメモリセルアレイの製造工程の断面図を順次示している。
【００７６】
まず、層間絶縁膜２３上に、ＣＶＤ法等によりＳｉＮ膜２５、ＳｉＯ２膜３４、そしてパターン転写膜としてのアモルファスシリコン膜５０を形成する。
【００７７】
次に全面にレジストを塗布し、リソグラフィ技術とＲＩＥ法等の異方性エッチングにより、セルキャパシタのストレージノード電極を形成するための溝３８を形成する。
【００７８】
そして、全面にストレージノード電極２６として多結晶シリコン膜を形成する。引き続き、多結晶シリコン膜上にアモルファスシリコン膜を形成し、真空中でアニールする。このアニール処理により多結晶シリコン膜上のアモルファスシリコンが粒状になりＨＳＧ−シリコン５３が形成され、図２０のような構造が得られる。このようにＨＳＧ−シリコンは多結晶シリコン膜上のアモルファスシリコンを真空中でアニールして形成することが一般的である。また、多結晶シリコンの成長温度とアモルファスシリコンの成長温度には温度差があり、アモルファスシリコンの成長温度の方が低いのが通常である。ここで、多結晶とアモルファスの成長温度の中間の温度でシリコンを形成すると、シリコンは多結晶とアモルファスの中間の相で形成され、やはりその形状は粒状になる。このようなシリコンはＲｕｇｇｅｄ  Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ  Ｓｉｌｉｃｏｎと呼ばれる。
【００７９】
その後の工程は、第１の実施形態と同様であり、まず全面にレジスト３７を塗布し、リソグラフィ技術により図２１に示すようなパターンを形成する。すなわち、メモリセルアレイ領域５４に形成された溝３８内と、周辺回路領域５６にレジスト３７が残存するようにパターニングする。
【００８０】
次に、このパターニングされたレジスト３７をマスクに用いてＲＩＥ法等により、ストレージノード電極２６、ＨＳＧ−シリコン５３、そしてアモルファスシリコン膜５０とを、図２２に示すように除去する。
【００８１】
続いて、ＲＩＥ法等によりＳｉＯ２膜３４を図２３のように除去する。
【００８２】
引き続き、ストレージノード電極２６の側壁に残存したＳｉＯ２膜３４をウェットエッチングにより、図２４に示すように全て除去する。この際、ＳｉＮ膜２５がエッチングのストッパーとして機能する。なお、この工程で周辺回路領域５６のＳｉＯ２膜３４上に残存しているアモルファスシリコン膜５０、ストレージノード電極２６、ＨＳＧ−シリコン５３を除去しても良い。これらの工程により図示するような、多結晶シリコン膜とＨＳＧ−シリコンが上方に突出したシリンダ型ストレージノード電極が形成される。
【００８３】
次に図２５に示すように、セルキャパシタ絶縁膜２７となるＴａ２Ｏ５膜を、例えばＣＶＤ法等により全面に形成する。
【００８４】
そして図２６に示すように、プレート電極２８となるＴｉＮ膜を全面に形成する。勿論、メモリセルアレイ領域５４のプレート電極２８の上面より高い位置に、周辺回路領域５６のプレート電極２８の上面が形成される。
【００８５】
その後、全面に層間絶縁膜２９、例えば、ＨＤＰ法によるＵＳＧ膜や、段差被覆性の高いＣＶＤ法によるＴＥＯＳを用いたＵＳＧ膜やＢＰＳＧ膜等により形成し、図２７のようにＣＭＰ法等により平坦化する。この際には周辺回路領域５６のプレート電極２８であるＴｉＮ膜がＣＭＰのストッパーとなる。このＣＭＰにより周辺回路領域５６にはプレート電極２８が、メモリセルアレイ領域５４にはプレート電極２８上に形成された層間絶縁膜２９が現れている。
【００８６】
引き続き図２８のように、ＲＩＥ法等により周辺回路領域５６のプレート電極２８、セルキャパシタ絶縁膜２７、ＨＳＧ−シリコン５３、ストレージノード電極２６、アモルファスシリコン膜５０を除去する。この際、層間絶縁膜２９がマスクとして機能するため、リソグラフィ工程を必要としない。
【００８７】
そして再度、ＵＳＧ膜等の層間絶縁膜２９をＣＶＤ法等により全面に形成し、ＣＭＰ法等により平坦化を行う。その後、周知のリソグラフィ技術及びＲＩＥ法により、図２９のようにプレート電極２８とコンタクトを取るコンタクトホール５１を、メモリセルアレイ領域５４の周辺部５５に形成する。図示しないが、この際周辺回路領域５６に形成された周辺回路のビット線レベルの金属配線層とのコンタクトホールも同時に形成される。
【００８８】
その後、このコンタクトホール５１と周辺回路領域５６のコンタクトホールを金属により埋め込み、ＣＭＰ法等により平坦化することでコンタクトプラグ３０を形成して図１９のような構造を得る。
【００８９】
以上のような製造方法によれば、従来のセルキャパシタ形成からコンタクトプラグ形成までの間に４回必要であったリソグラフィ工程を、３回に減らし製造工程を少なくできるので、歩留まりを向上させることが出来、ＤＲＡＭのコストを抑えることが出来る。
【００９０】
更に、メモリセルアレイ領域５４の周辺部５５におけるプレート電極２８はほぼセルキャパシタ底面のレベルにあるため、このプレート電極２８とコンタクトを取るコンタクトホール５１の底面と、周辺回路領域５６のビット線レベルの配線とコンタクトを取るコンタクトホールの底面とのレベル差を従来に比べて小さくできる。このため、ＲＩＥ等によりプレート電極２８が受けるプラズマダメージを軽減でき、高性能、高信頼性のセルキャパシタを形成できる。
【００９１】
また、ストレージノード電極２６上にＨＳＧ−シリコン５３を形成することによりセルキャパシタ表面積を増大させることが出来、キャパシタ容量を増加させることが出来る。
【００９２】
無論、第１の実施形態同様、コンタクトプラグ３０は図１９に示すようにメモリセルアレイ領域５４の周辺部５５のプレート電極２８の中央に形成する必要はなく、コンタクトプラグ３０の一方の側面が最外部の上方向に延びるプレート電極２８に接したり、またはセルキャパシタに接するように形成しても良いし、メモリセルアレイ領域５４の周辺部５５を非常に狭くして、両者に接触するようにしても良い。
【００９３】
上述のように第１、第２の実施形態ではＤＲＡＭを例に挙げて説明したが、同様の構造を有するような素子全般に適用できるのは言うまでもない。また、コンタクトプラグ３０、３５は金属配線層３１、３６の一部で形成されていても良く、本発明の趣旨を逸脱しない範囲で適宜実施することができる。
【００９４】
【発明の効果】
以上説明したように、この発明によれば、製造工程を少なくすることで歩留まりを向上させ、コストを抑えることが出来る半導体記憶装置及びその製造方法を提供できる。
【００９５】
また、製造過程におけるセルキャパシタの電極劣化を抑制し、高性能、高信頼性の半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、ＤＲＡＭ平面図。
【図２】この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、図１のＡ−Ａ’線の方向に沿ったＤＲＡＭの断面図を示しており、（ａ）図はメモリセルアレイ領域、（ｂ）図は周辺回路領域。
【図３】この発明の第１の実施形態に係る半導体記憶装置について説明するためのもので、図１のＢ−Ｂ’線に相当するＤＲＡＭのメモリセルアレイ領域の断面図。
【図４】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第１の製造工程を示す断面図。
【図５】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第２の製造工程を示す断面図。
【図６】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第３の製造工程を示す断面図。
【図７】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第４の製造工程を示す断面図。
【図８】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第５の製造工程を示す断面図。
【図９】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第６の製造工程を示す断面図。
【図１０】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第７の製造工程を示す断面図。
【図１１】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第８の製造工程を示す断面図。
【図１２】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第９の製造工程を示す断面図。
【図１３】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第１０の製造工程を示す断面図。
【図１４】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第１１の製造工程を示す断面図。
【図１５】この発明の第１の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第１２の製造工程を示す断面図で、（ａ）図はメモリセルアレイ領域、（ｂ）図は周辺回路領域。
【図１６】この発明の第１の実施形態に係る半導体記憶装置の製造方法の変形例について説明するためのもので、ＤＲＡＭの断面図。
【図１７】この発明の第１の実施形態に係る半導体記憶装置の製造方法の別の変形例について説明するためのもので、ＤＲＡＭの断面図。
【図１８】この発明の第１の実施形態に係る半導体記憶装置の製造方法の更に別の変形例について説明するためのもので、ＤＲＡＭの断面図。
【図１９】この発明の第２の実施形態に係る半導体記憶装置について説明するためのもので、ＤＲＡＭの断面図。
【図２０】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第１の製造工程を示す断面図。
【図２１】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第２の製造工程を示す断面図。
【図２２】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第３の製造工程を示す断面図。
【図２３】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第４の製造工程を示す断面図。
【図２４】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第５の製造工程を示す断面図。
【図２５】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第６の製造工程を示す断面図。
【図２６】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第７の製造工程を示す断面図。
【図２７】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第８の製造工程を示す断面図。
【図２８】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第９の製造工程を示す断面図。
【図２９】この発明の第２の実施形態に係る半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第１０の製造工程を示す断面図。
【図３０】従来の半導体記憶装置について説明するためのもので、ＤＲＡＭの断面図を示しており、（ａ）図はメモリセルアレイ領域、（ｂ）図は周辺回路領域。
【図３１】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第１の製造工程を示す断面図。
【図３２】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第２の製造工程を示す断面図。
【図３３】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第３の製造工程を示す断面図。
【図３４】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第４の製造工程を示す断面図。
【図３５】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第５の製造工程を示す断面図。
【図３６】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第６の製造工程を示す断面図。
【図３７】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第７の製造工程を示す断面図。
【図３８】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第８の製造工程を示す断面図。
【図３９】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第９の製造工程を示す断面図。
【図４０】従来の半導体記憶装置の製造方法について説明するためのもので、ＤＲＡＭの第１０の製造工程を示す断面図であり、（ａ）図はメモリセルアレイ領域、（ｂ）図は周辺回路領域。
【符号の説明】
１０…半導体基板
１１…素子領域
１２…素子分離領域
１３…ゲート電極（ワード線）
１４、１５、２４、３０、３５…コンタクトプラグ
１６…多結晶シリコン配線層
１７…ビット線
１８…セルキャパシタ
１９…ＭＯＳトランジスタ
２０…ゲート絶縁膜
２１…不純物拡散層
２２、２５…ＳｉＮ膜
２３、２９…層間絶縁膜
２６…ストレージノード電極
２７…キャパシタ絶縁膜
２８…プレート電極
３１、３３、３６…金属配線層
３２…ゲート電極
３４…ＳｉＯ２膜
３７…レジスト
３８…溝
３９…ＳＯＧ膜
４０、４１、５１、５２…コンタクトホール
５０…アモルファスシリコン膜
５３…ＨＳＧ−シリコン
５４…メモリセルアレイ領域
５５…メモリセルアレイ領域の周辺部
５６…周辺回路領域
【図１】
0003595231.tif 000002
【図２】
0003595231.tif 000003
【図３】
0003595231.tif 000004
【図４】
0003595231.tif 000005
【図５】
0003595231.tif 000006
【図６】
0003595231.tif 000007
【図７】
0003595231.tif 000008
【図８】
0003595231.tif 000009
【図９】
0003595231.tif 000010
【図１０】
0003595231.tif 000011
【図１１】
0003595231.tif 000012
【図１２】
0003595231.tif 000013
【図１３】
0003595231.tif 000014
【図１４】
0003595231.tif 000015
【図１５】
0003595231.tif 000016
【図１６】
0003595231.tif 000017
【図１７】
0003595231.tif 000018
【図１８】
0003595231.tif 000019
【図１９】
0003595231.tif 000020
【図２０】
0003595231.tif 000021
【図２１】
0003595231.tif 000022
【図２２】
0003595231.tif 000023
【図２３】
0003595231.tif 000024
【図２４】
0003595231.tif 000025
【図２５】
0003595231.tif 000026
【図２６】
0003595231.tif 000027
【図２７】
0003595231.tif 000028
【図２８】
0003595231.tif 000029
【図２９】
0003595231.tif 000030
【図３０】
0003595231.tif 000031
【図３１】
0003595231.tif 000032
【図３２】
0003595231.tif 000033
【図３３】
0003595231.tif 000034
【図３４】
0003595231.tif 000035
【図３５】
0003595231.tif 000036
【図３６】
0003595231.tif 000037
【図３７】
0003595231.tif 000038
【図３８】
0003595231.tif 000039
【図３９】
0003595231.tif 000040
【図４０】
0003595231.tif 000041