(57)【特許請求の範囲】
【請求項１】
電流通路の一端に電源電位が印加され、ゲートが入力電源信号線に接続され、電流通路の他端が電源出力信号線に接続された第１ＭＯＳＦＥＴと、電流通路の一端が上記第１ＭＯＳＦＥＴの電流通路の他端に接続された第２ＭＯＳＦＥＴと、電流通路の一端が上記第２ＭＯＳＦＥＴの電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートにイネーブル制御信号の反転信号が供給される第３ＭＯＳＦＥＴと、電流通路の一端に上記電源電位が印加され、ゲートに上記イネーブル制御信号が供給される第４ＭＯＳＦＥＴと、電流通路の一端が上記第４ＭＯＳＦＥＴの電流通路の他端に接続され、ゲートに上記入力電源信号線が接続された第５ＭＯＳＦＥＴと、電流通路の一端が上記第５ＭＯＳＦＥＴの電流通路の他端に接続され、ゲート及び電流通路の他端が上記第２ＭＯＳＦＥＴのゲートに接続された第６ＭＯＳＦＥＴと、電流通路の一端が上記第６ＭＯＳＦＥＴのゲート及び電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートに上記イネーブル制御信号が供給される第７ＭＯＳＦＥＴとを具備することを特徴とする電源回路。
【請求項２】
前記第１及び第５ＭＯＳＦＥＴはイントリンシック型のＮチャネルトランジスタであり、前記第２、第４及び第６ＭＯＳＦＥＴはエンハンスメント型のＰチャネルトランジスタであり、前記第３及び第７ＭＯＳＦＥＴはエンハンスメント型のＮチャネルトランジスタであることを特徴とする請求項１に記載の電源回路。
【請求項３】
前記入力電源信号線の電位は、出力電位と前記第１ＭＯＳＦＥＴの閾値電圧との和と等しいことを特徴とする請求項１または２に記載の電源回路。
【請求項４】
前記第１及び第４ＭＯＳＦＥＴの電流通路の一端に接続され、前記電源電位を印加する電源発生回路を更に具備することを特徴とする請求項１ないし３いずれか１つの項に記載の電源回路。
【請求項５】
前記第２ＭＯＳＦＥＴのゲートと接地点間に並列接続される抵抗とキャパシタとを更に具備することを特徴とする請求項１ないし４いずれか１つの項に記載の電源回路。
【請求項６】
不揮発性のメモリセルがマトリックス状に配置されたメモリセルアレイと、上記メモリセルアレイ中のメモリセルを選択する選択手段と、上記選択手段によって選択されたメモリセルのコントロールゲートに電位を与える電源回路とを備え、
上記電源回路は、電流通路の一端に電源電位が印加され、ゲートが入力電源信号線に接続され、電流通路の他端が電源出力信号線に接続された第１ＭＯＳＦＥＴと、電流通路の一端が上記第１ＭＯＳＦＥＴの電流通路の他端に接続された第２ＭＯＳＦＥＴと、電流通路の一端が上記第２ＭＯＳＦＥＴの電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートにイネーブル制御信号の反転信号が供給される第３ＭＯＳＦＥＴと、電流通路の一端に上記電源電位が印加され、ゲートに上記イネーブル制御信号が供給される第４ＭＯＳＦＥＴと、電流通路の一端が上記第４ＭＯＳＦＥＴの電流通路の他端に接続され、ゲートに上記入力電源信号線が接続された第５ＭＯＳＦＥＴと、電流通路の一端が上記第５ＭＯＳＦＥＴの電流通路の他端に接続され、ゲート及び電流通路の他端が上記第２ＭＯＳＦＥＴのゲートに接続された第６ＭＯＳＦＥＴと、電流通路の一端が上記第６ＭＯＳＦＥＴのゲート及び電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートに上記イネーブル制御信号が供給される第７ＭＯＳＦＥＴと
を具備することを特徴とする不揮発性半導体メモリ。
【請求項７】
前記選択手段は、前記メモリセルアレイの行を選択するロウデコーダと、前記メモリセルアレイの列を指定するカラムデコーダと、前記ロウデコーダの出力電位のレベルをシフトしてワード線に供給するレベルシフタとを備え、前記電源回路の電源出力信号線が上記レベルシフタに接続され、前記電源回路の出力電位が前記レベルシフタの電源として供給されることを特徴とする請求項６に記載の不揮発性半導体メモリ。
【請求項８】
チップ中の少なくとも一部の回路に電源を与える電源回路を有する半導体集積回路装置において、
上記電源回路は、電流通路の一端に電源電位が印加され、ゲートが入力電源信号線に接続され、電流通路の他端が電源出力信号線に接続された第１ＭＯＳＦＥＴと、電流通路の一端が上記第１ＭＯＳＦＥＴの電流通路の他端に接続された第２ＭＯＳＦＥＴと、電流通路の一端が上記第２ＭＯＳＦＥＴの電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートにイネーブル制御信号の反転信号が供給される第３ＭＯＳＦＥＴと、電流通路の一端に上記電源電位が印加され、ゲートに上記イネーブル制御信号が供給される第４ＭＯＳＦＥＴと、電流通路の一端が上記第４ＭＯＳＦＥＴの電流通路の他端に接続され、ゲートに上記入力電源信号線が接続された第５ＭＯＳＦＥＴと、電流通路の一端が上記第５ＭＯＳＦＥＴの電流通路の他端に接続され、ゲート及び電流通路の他端が上記第２ＭＯＳＦＥＴのゲートに接続された第６ＭＯＳＦＥＴと、電流通路の一端が上記第６ＭＯＳＦＥＴのゲート及び電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートに上記イネーブル制御信号が供給される第７ＭＯＳＦＥＴと
を具備することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は電源回路に関するもので、特に不揮発性半導体メモリ等の半導体集積回路装置に内蔵されるものである。
【０００２】
【従来の技術】
図６は、半導体不揮発性メモリ、例えばフラッシュＥ２  ＰＲＯＭに使用される従来の電源回路を示している。図６において、１１は電源発生回路（または電源）で、この電源発生回路１１と接地点ＧＮＤ間には、イントリンシック型（閾値電圧が０Ｖ近傍のトランジスタ）のＮチャネルトランジスタＮＩ１の電流通路、抵抗Ｒ１及びエンハンスメント型のＮチャネルトランジスタＮＥ１の電流通路が直列に接続されている。上記トランジスタＮＩ１のゲートにはベリファイ信号ＶＦＹ´が供給され、上記トランジスタＮＥ１のゲートにはイネーブル制御信号ＥＮが供給される。そして、上記トランジスタＮＩ１と抵抗Ｒ１との接続点から出力電位ＶＶＦＹ  を得るようになっている。この出力電位ＶＶＦＹ  は、消去及び書き込み後のベリファイ時のワード線に供給される。
【０００３】
上記ベリファイ信号ＶＦＹ´の電位ＶＶＦＹ’は、電源発生回路１１の出力電位  （または電源電位）から所望の出力電位ＶＶＦＹ  を得るために、トランジスタＮＩ１の閾値電圧をＶｔｈＮＩ１  、電源回路１１から接地点ＧＮＤへ流れる直流電流によるトランジスタＮＩ１での電位降下分をαとすると、ＶＶＦＹ’＝ＶＶＦＹ  ＋ＶｔｈＮＩ１  ＋αに設定されている。上記抵抗Ｒ１及びトランジスタＮＥ１は、出力電位ＶＶＦＹ  がベリファイ信号ＶＦＹ´の電位ＶＶＦＹ’よりも高い状態から始動する場合に、出力電位ＶＶＦＹ  を引き下げるためのものであり、トランジスタＮＥ１はイネーブル制御信号ＥＮでオン／オフ制御され、ディセーブル時にオフすることにより待機状態での貫通電流を防止するようになっている。
【０００４】
上記抵抗Ｒ１は、例えば図７に示すようにゲートをドレインに接続したＮチャネルトランジスタＮＥ２で構成することができる。上記トランジスタＮＥ１のオン抵抗を十分大きく設定すれば、この抵抗Ｒ１を省略することもできる。
【０００５】
ところで、上記図６の電源回路において、動作時にはイネーブル制御信号ＥＮが“Ｈ”レベルとなり、トランジスタＮＥ１がオンする。この際、出力電位ＶＶＦＹ  のイニシャル電位がＶＶＦＹ’−ＶｔｈＮＩ１  （ＶｔｈＮＩ１  はトランジスタＮＩ１の閾値電圧）より高い場合には、抵抗Ｒ１及びトランジスタＮＥ１がその電位を引き下げる役割をする。しかしながら、図６に示した電源回路では、動作が安定しても直流電流が流れ続けるため、無駄な電力を消費する。この直流電流を抑制するために、抵抗Ｒ１の抵抗値を大きくすると、上述した出力電位を引き下げる動作が遅くなるという問題がある。
【０００６】
また、出力電位ＶＶＦＹ  はトランジスタＮＩ１のオン抵抗、抵抗Ｒ１の抵抗値、及びトランジスタＮＥ１のオン抵抗の比によって定まるが、それらが各種パラメータに対して独立の依存性を持っているため、製造プロセスのばらつきによって出力電位ＶＶＦＹ  もばらつくという問題がある。例えば、抵抗Ｒ１を図７に示したように、エンハンスメント型のＮチャネルトランジスタＮＥ２で構成した場合、イントリンシック型のトランジスタＮＩ１とエンハンスメント型のトランジスタＮＥ１，ＮＥ２ではチャネル部の不純物濃度（イオン注入量）が異なるため、それぞれのトランジスタの閾値電圧Ｖｔｈやドレイン電流Ｉｄｒには個別のばらつきが生じやすく、このばらつきが出力電位ＶＶＦＹ  のばらつきの要因となる。
【０００７】
【発明が解決しようとする課題】
上記のように従来の電源回路は、無駄な電力を消費し、低消費電力化を図ろうとすると動作速度の低下を招くという問題があった。しかも、製造プロセスのばらつきによって出力電位もばらつくという問題があった。
【０００８】
また、従来の電源回路を備えた不揮発性半導体メモリは、電源回路が無駄な電力を消費し、低消費電力化を図ろうとすると動作速度の低下を招くという問題があった。しかも、製造プロセスのばらつきによって電源回路の出力電位もばらつくという問題があった。
【０００９】
更に、従来の電源回路を備えた半導体集積回路装置は、電源回路が無駄な電力を消費し、低消費電力化を図ろうとすると動作速度の低下を招くという問題があった。しかも、製造プロセスのばらつきによって電源回路の出力電位もばらつくという問題があった。
【００１０】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、高速且つ低消費電力でプロセスばらつきに対して特性変動の少ない電源回路を提供することにある。
【００１１】
この発明の他の目的は、高速且つ低消費電力でプロセスばらつきに対して特性変動の少ない電源回路を備えた不揮発性半導体メモリを提供することにある。
この発明の更に他の目的は、高速且つ低消費電力でプロセスばらつきに対して特性変動の少ない電源回路を備えた半導体集積回路装置を提供することにある。
【００１７】
【課題を解決するための手段】
この発明の請求項１に記載した電源回路は、電流通路の一端に電源電位が印加され、ゲートが入力電源信号線に接続され、電流通路の他端が電源出力信号線に接続された第１ＭＯＳＦＥＴと、電流通路の一端が上記第１ＭＯＳＦＥＴの電流通路の他端に接続された第２ＭＯＳＦＥＴと、電流通路の一端が上記第２ＭＯＳＦＥＴの電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートにイネーブル制御信号の反転信号が供給される第３ＭＯＳＦＥＴと、電流通路の一端に上記電源電位が印加され、ゲートに上記イネーブル制御信号が供給される第４ＭＯＳＦＥＴと、電流通路の一端が上記第４ＭＯＳＦＥＴの電流通路の他端に接続され、ゲートに上記入力電源信号線が接続された第５ＭＯＳＦＥＴと、電流通路の一端が上記第５ＭＯＳＦＥＴの電流通路の他端に接続され、ゲート及び電流通路の他端が上記第２ＭＯＳＦＥＴのゲートに接続された第６ＭＯＳＦＥＴと、電流通路の一端が上記第６ＭＯＳＦＥＴのゲート及び電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートに上記イネーブル制御信号が供給される第７ＭＯＳＦＥＴとを具備する。
【００１８】
請求項２に記載したように、請求項１に記載の電源回路において、前記第１及び第５ＭＯＳＦＥＴはイントリンシック型のＮチャネルトランジスタであり、前記第２、第４及び第６ＭＯＳＦＥＴはエンハンスメント型のＰチャネルトランジスタであり、前記第３及び第７ＭＯＳＦＥＴはエンハンスメント型のＮチャネルトランジスタである。
【００１９】
請求項３に記載したように、請求項１または２に記載の電源回路において、前記入力電源信号線の電位は、出力電位と前記第１ＭＯＳＦＥＴの閾値電圧との和と等しい。
【００２０】
請求項４に記載したように、請求項１ないし３いずれか１つの項に記載の電源回路において、前記第１及び第４ＭＯＳＦＥＴの電流通路の一端に接続され、前記電源電位を印加する電源発生回路を更に具備する。
【００２１】
請求項５に記載したように、請求項１ないし４いずれか１つの項に記載の電源回路において、前記第２ＭＯＳＦＥＴのゲートと接地点間に並列接続される抵抗とキャパシタとを更に具備する。
【００２８】
この発明の請求項６に記載した不揮発性半導体メモリは、不揮発性のメモリセルがマトリックス状に配置されたメモリセルアレイと、上記メモリセルアレイ中のメモリセルを選択する選択手段と、上記選択手段によって選択されたメモリセルのコントロールゲートに電位を与える電源回路とを備え、上記電源回路は、電流通路の一端に電源電位が印加され、ゲートが入力電源信号線に接続され、電流通路の他端が電源出力信号線に接続された第１ＭＯＳＦＥＴと、電流通路の一端が上記第１ＭＯＳＦＥＴの電流通路の他端に接続された第２ＭＯＳＦＥＴと、電流通路の一端が上記第２ＭＯＳＦＥＴの電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートにイネーブル制御信号の反転信号が供給される第３ＭＯＳＦＥＴと、電流通路の一端に上記電源電位が印加され、ゲートに上記イネーブル制御信号が供給される第４ＭＯＳＦＥＴと、電流通路の一端が上記第４ＭＯＳＦＥＴの電流通路の他端に接続され、ゲートに上記入力電源信号線が接続された第５ＭＯＳＦＥＴと、電流通路の一端が上記第５ＭＯＳＦＥＴの電流通路の他端に接続され、ゲート及び電流通路の他端が上記第２ＭＯＳＦＥＴのゲートに接続された第６ＭＯＳＦＥＴと、電流通路の一端が上記第６ＭＯＳＦＥＴのゲート及び電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートに上記イネーブル制御信号が供給される第７ＭＯＳＦＥＴとを具備する。
【００２９】
請求項７に記載したように、請求項６に記載の不揮発性半導体メモリにおいて、前記選択手段は、前記メモリセルアレイの行を選択するロウデコーダと、前記メモリセルアレイの列を指定するカラムデコーダと、前記ロウデコーダの出力電位のレベルをシフトしてワード線に供給するレベルシフタとを備え、前記電源回路の電源出力信号線が上記レベルシフタに接続され、前記電源回路の出力電位が前記レベルシフタの電源として供給される。
【００３９】
この発明の請求項８に記載した半導体集積回路装置は、チップ中の少なくとも一部の回路に電源を与える電源回路を有する半導体集積回路装置において、上記電源回路は、電流通路の一端に電源電位が印加され、ゲートが入力電源信号線に接続され、電流通路の他端が電源出力信号線に接続された第１ＭＯＳＦＥＴと、電流通路の一端が上記第１ＭＯＳＦＥＴの電流通路の他端に接続された第２ＭＯＳＦＥＴと、電流通路の一端が上記第２ＭＯＳＦＥＴの電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートにイネーブル制御信号の反転信号が供給される第３ＭＯＳＦＥＴと、電流通路の一端に上記電源電位が印加され、ゲートに上記イネーブル制御信号が供給される第４ＭＯＳＦＥＴと、電流通路の一端が上記第４ＭＯＳＦＥＴの電流通路の他端に接続され、ゲートに上記入力電源信号線が接続された第５ＭＯＳＦＥＴと、電流通路の一端が上記第５ＭＯＳＦＥＴの電流通路の他端に接続され、ゲート及び電流通路の他端が上記第２ＭＯＳＦＥＴのゲートに接続された第６ＭＯＳＦＥＴと、電流通路の一端が上記第６ＭＯＳＦＥＴのゲート及び電流通路の他端に接続され、電流通路の他端が接地点に接続され、ゲートに上記イネーブル制御信号が供給される第７ＭＯＳＦＥＴとを具備する。
【００４８】
請求項１に示すような構成によれば、出力電位が“入力電源信号線の電位−第１ＭＯＳＦＥＴの閾値電圧”よりも低い時には第６ＭＯＳＦＥＴによって第２ＭＯＳＦＥＴがオフするので貫通電流を防止でき、高い時には第２ＭＯＳＦＥＴがオンすることによって（このとき第３ＭＯＳＦＥＴもオンしている）、出力電位を放電して低下させることができる。また、上記第２ＭＯＳＦＥＴはオン抵抗を小さく設定することができるので、出力電位の放電速度を高速化できる。これによって、消費電力の増大を招くことなく動作初期の高速化が可能となる。しかも、第３，第５，第７ＭＯＳＦＥＴをイネーブル制御信号で制御し、電源回路が待機状態のときには第３，第４ＭＯＳＦＥＴをオフするので無駄な電力消費を完全に遮断でき、且つ第７ＭＯＳＦＥＴをオンして第２ＭＯＳＦＥＴのゲート電位を初期状態に設定することができる。
【００４９】
請求項２に示すように、イントリンシック型のＮチャネルトランジスタと、エンハンスメント型のＰチャネルトランジスタを用いれば、Ｐチャネルトランジスタのプロセスばらつきの影響を相殺でき、出力電位をプロセスばらつきの少ないイントリンシック型のＮチャネルトランジスタにしか影響を受けなくすることが可能となる。
【００５０】
請求項３に示すように、入力電源信号線の電位は、電源電位と第１ＭＯＳＦＥＴの閾値電圧との和にすることにより、第１ＭＯＳＦＥＴの閾値電圧による出力電位の低下を抑制できる。
【００５１】
請求項４に示すように、電源電位は外部から供給される電源を用いて電源発生回路から与えることができる。
請求項５に示すように、抵抗とキャパシタとを設ければ、動作時に第２ＭＯＳＦＥＴのゲート電位が上昇したときに抵抗を介してゲート電位を下げることができ、キャパシタによってノイズ等によるゲート電位の変動を抑制して安定化できる。
【００５７】
請求項６に示すような構成によれば、電源回路における出力電位が“入力電源信号線の電位−第１ＭＯＳＦＥＴの閾値電圧”よりも低い時には第６ＭＯＳＦＥＴによって第２ＭＯＳＦＥＴがオフするので貫通電流を防止でき、高い時には第２ＭＯＳＦＥＴがオンすることによって（このとき第３ＭＯＳＦＥＴもオンしている）、出力電位を放電して低下させることができる。また、上記第２ＭＯＳＦＥＴはオン抵抗を小さく設定することができるので、出力電位の放電速度を高速化できる。これによって、消費電力の増大を招くことなく動作初期の高速化が可能な電源回路を備えた不揮発性半導体メモリとなる。しかも、第３，第５，第７ＭＯＳＦＥＴをイネーブル制御信号で制御し、電源回路が待機状態のときには第３，第４ＭＯＳＦＥＴをオフするので無駄な電力消費を完全に遮断でき、且つ第７ＭＯＳＦＥＴをオンして第２ＭＯＳＦＥＴのゲート電位を初期状態に設定することができる。
【００５８】
請求項７に示すように、電源回路の出力電位をロウデコーダの出力電位のレベルをシフトしてワード線に供給するレベルシフタの電源として供給することができる。
【００６６】
請求項８に示すような構成によれば、電源回路の出力電位が“入力電源信号線の電位−第１ＭＯＳＦＥＴの閾値電圧”よりも低い時には第６ＭＯＳＦＥＴによって第２ＭＯＳＦＥＴがオフするので貫通電流を防止でき、高い時には第２ＭＯＳＦＥＴがオンすることによって（このとき第３ＭＯＳＦＥＴもオンしている）、出力電位を放電して低下させることができる。また、上記第２ＭＯＳＦＥＴはオン抵抗を小さく設定することができるので、出力電位の放電速度を高速化できる。これによって、消費電力の増大を招くことなく動作初期の高速化が可能な電源回路を備えた半導体集積回路装置となる。しかも、第３，第５，第７ＭＯＳＦＥＴをイネーブル制御信号で制御し、電源回路が待機状態のときには第３，第４ＭＯＳＦＥＴをオフするので無駄な電力消費を完全に遮断でき、且つ第７ＭＯＳＦＥＴをオンして第２ＭＯＳＦＥＴのゲート電位を初期状態に設定することができる。
【００７０】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、この発明の第１の実施の形態に係る電源回路を示している。この電源回路は、電源発生回路（または電源）１１、イントリンシック型（閾値電圧が０Ｖ近傍のトランジスタ）のＮチャネルトランジスタ（第１，第２ＭＯＳＦＥＴ）ＮＩ１，ＮＩ２、及びＰチャネル型のトランジスタ（第３，第４ＭＯＳＦＥＴ）ＰＥ１，ＰＥ２を含んで構成されている。
【００７１】
トランジスタＮＩ１の電流通路の一端は上記電源発生回路１１に、ゲートは入力電源信号線１２に、電流通路の他端は電源出力信号線１３にそれぞれ接続される。また、トランジスタＮＩ２の電流通路の一端は上記電源発生回路１１に、ゲートは上記入力電源信号線１２にそれぞれ接続される。トランジスタＰＥ１の電流通路は、上記電源出力信号線１３と接地点ＧＮＤ間に接続される。トランジスタＰＥ２の電流通路の一端は、上記トランジスタＮＩ２の電流通路の他端に接続され、ゲート及び電流通路の他端は上記トランジスタＰＥ１のゲートに接続されている。そして、上記入力電源信号線１２にベリファイ信号ＶＦＹ´が供給され、上記電源出力信号線１３から出力電位ＶＶＦＹ  を得るようになっている。
【００７２】
上記のような構成において、動作時にはベリファイ信号ＶＦＹ´によってトランジスタＮＩ１，ＮＩ２のゲートが電位ＶＶＦＹ’でバイアスされ、出力電位ＶＶＦＹ  としてＶＶＦＹ’−ＶｔｈＮＩ（ＶｔｈＮＩはイントリンシック型のＮチャネルトランジスタの閾値電圧、理論的には０Ｖであるが実際のトランジスタでは０Ｖ近傍の所定の値となる）が出力される。
【００７３】
ここで、動作開始時に出力電位ＶＶＦＹ  がＶＶＦＹ’−ＶｔｈＮＩより高い状態から始動する場合を考える。この時、トランジスタＰＥ２の電流通路の一端の電位は、トランジスタＮＩ２により前記トランジスタＮＩ１の動作と同様にＶＶＦＹ’−ＶｔｈＮＩとなる。ノードＡの電位は、トランジスタＰＥ２の閾値電圧（｜ＶｔｈＰＥ｜）によってＶＶＦＹ’−ＶｔｈＮＩ−｜ＶｔｈＰＥ｜となる。これによって、トランジスタＰＥ１のソースである出力電位ＶＶＦＹ  がＶＶＦＹ’−ＶｔｈＮＩより高くなると、トランジスタＰＥ１のゲート・ソース間電圧ＶＧＳが｜ＶｔｈＰＥ｜を越えてこのトランジスタＰＥ１がオン状態となり、出力電位ＶＶＦＹ  を引き下げる。出力電位ＶＶＦＹ  がＶＶＦＹ’−ＶｔｈＮＩまで低下すると、トランジスタＰＥ１がオフ状態となるので接地点ＧＮＤへの貫通電流は流れなくなり、電源発生回路（または電源）１１からトランジスタＮＩ１を介して電源出力信号線１３にのみ電流が流れる、出力電位ＶＶＦＹ  を上昇させる。一方、動作開始時に出力電位ＶＶＦＹ  がＶＶＦＹ’−ＶｔｈＮＩより低い状態から始動する場合には、トランジスタＰＥ１はオフ状態となり、トランジスタＮＩ１によって出力電位ＶＶＦＹ  が上昇し、ＶＶＦＹ’−ＶｔｈＮＩを越えるとトランジスタＰＥ１がオンする。このように、トランジスタＰＥ１は必要な時だけ電流を流し、それ以外はオフ状態となる。よって、無駄な貫通電流を流さないため、トランジスタＰＥ１に十分な駆動能力を持たせることが可能となり、出力電位ＶＶＦＹ  が所望の電位より高い状態からでも高速に出力電位を安定させることが可能となる。
【００７４】
また、トランジスタＰＥ１とトランジスタＰＥ２の閾値電圧ＶｔｈＰＥは相殺されるため、製造プロセスによる閾値電圧のばらつきの出力電位ＶＶＦＹ  への影響はイントリンシック型のＮチャネルトランジスタのみが関与することとなるが、イントリンシック型のトランジスタはチャネル領域にイオン注入を行わずに形成可能であり、製造プロセスのばらつきの影響を受け難い。よって、製造プロセスのばらつきによる出力電位ＶＶＦＹ  のばらつきが少ない電源回路が得られる。
【００７５】
図２は、この発明の第２の実施の形態に係る電源回路を示している。基本的には図１に示した第１の実施の形態と同じ構成であるが、図１に示した回路にディセーブル時に貫通電流を流さないように、エンハンスメント型のＮチャネルトランジスタＮＥ３，ＮＥ４、及びエンハンスメント型のＰチャネルトランジスタＰＥ３を設けたものである。
【００７６】
すなわち、図１に示した回路におけるトランジスタＰＥ１と接地点ＧＮＤ間にトランジスタＮＥ３の電流通路を挿入し、このトランジスタＮＥ３のゲートにインバータ１４を介してイネーブル制御信号／ＥＮ（／は反転信号を意味する）を供給している。また、上記トランジスタＮＩ２と電源発生回路１１間にトランジスタＰＥ３の電流通路を挿入し、このトランジスタＰＥ３のゲートにイネーブル制御信号／ＥＮを供給している。更に、上記トランジスタＰＥ２と接地点ＧＮＤ間にトランジスタＮＥ４の電流通路を挿入し、このトランジスタＮＥ４のゲートにイネーブル制御信号／ＥＮを供給している。
【００７７】
上記のような構成において、イネーブル制御信号／ＥＮが“Ｌ”レベル、換言すれば電源回路がイネーブル状態では、トランジスタＮＥ３，ＰＥ３がオン状態となり、トランジスタＮＥ４がオフ状態となる。この状態では、図１に示した回路と実質的に同じ回路構成となり、同様な作用効果が得られる。一方、イネーブル制御信号／ＥＮが“Ｈ”レベル、すなわち電源回路がディセーブル状態では、トランジスタＮＥ３，ＰＥ３がオフ状態となり、トランジスタＮＥ４がオン状態となる。この結果、電源発生回路１１から接地点ＧＮＤの電流パスが遮断され、貫通電流は流れない。また、オン状態のトランジスタＮＥ４によってノードＢが放電されるので、出力電位ＶＶＦＹ  がベリファイ信号ＶＦＹ´の電位ＶＶＦＹ’よりも高い状態から始動する場合に、このノードＢの電位の上昇によってトランジスタＰＥ１がオンするのが遅れたり出力電位ＶＶＦＹ  を引き下げる速度が低下したりすることはない。
【００７８】
上述したように、出力電位ＶＶＦＹ  が“ＶＶＦＹ’−ＶｔｈＮＩ”よりも低い時にはトランジスタＰＥ２によってトランジスタＰＥ１がオフするので貫通電流を防止でき、高い時にはトランジスタＰＥ１がオンすることによって（このときトランジスタＮＥ３もオンしている）、出力電位を放電して低下させることができる。また、上記トランジスタＰＥ１はオン抵抗を小さく設定することができるので、出力電位ＶＶＦＹ  の放電速度を高速化できる。これによって、消費電力の増大を招くことなく動作初期の高速化が可能となる。しかも、トランジスタＮＥ３，ＰＥ３，ＮＥ４をイネーブル制御信号／ＥＮで制御し、電源回路が待機状態のときにはトランジスタＮＥ３，ＰＥ３をオフするので無駄な電力消費を完全に遮断できる。また、電源回路としての基本構成部は、図１と同様にイントリンシック型のＮチャネルトランジスタＮＩ１と、エンハンスメント型のＰチャネルトランジスタＰＥ１を用いているので、Ｐチャネルトランジスタの製造プロセスのばらつきによる影響を相殺できるので、電源回路の出力電位ＶＶＦＹ  は製造プロセスのばらつきによる閾値電圧のばらつきの影響が少ないイントリンシック型のＮチャネルトランジスタＮＩ１にしか影響を受けない。
【００７９】
図３及び図４はそれぞれ、この発明の第３，第４の実施の形態に係る電源回路を示している。図３に示す回路は、図１に示した回路におけるノードＡと接地点ＧＮＤ間に抵抗Ｒ２とキャパシタＣを並列接続したものである。また、図４に示す回路は、上記図２に示した回路におけるノードＢと接地点ＧＮＤ間に抵抗Ｒ２とキャパシタＣを並列接続したものである。
【００８０】
上記のような構成によれば、トランジスタＰＥ１のゲート電位が上昇したときに抵抗Ｒ２を介してゲート電位を下げることができる。また、キャパシタＣによってノイズ等によるトランジスタＰＥ１のゲート電位の変動を抑制して安定化できる。
【００８１】
なお、必要に応じて上記抵抗Ｒ２またはキャパシタＣの一方のみを設けても良いのは勿論であり、上記抵抗Ｒ２としてはオン抵抗の小さいトランジスタを用いても良い。
【００８２】
図５は、上記図１ないし図４に示した電源回路をフラッシュＥ２  ＰＲＯＭに適用する場合の構成例について説明するための回路図である。図５ではメモリセルアレイと、このメモリセルアレイの周辺回路の一部を抽出して示している。メモリセルアレイ１５は、不揮発性のメモリセルＭＣがマトリックス状に配置されて構成されている。上記メモリセルＭＣの行毎にワード線ＷＬ１，ＷＬ２，…が接続され、列毎にビット線ＢＬ１，ＢＬ２，…が接続されている。ロウアドレス信号ＲＡｄｄは、ロウアドレスバッファ１６を介してロウデコーダ１７に供給されてデコードされる。上記ローデコーダ１７は、上記ロウアドレスバッファ１７からロウアドレス信号が供給されるナンドゲート１８−１，１８−２，…と、これらナンドゲート１８−１，１８−２，…の出力レベルをそれぞれシフトするレベルシフタ１９−１，１９−２，…とを含んで構成されている。上記各レベルシフタ１９−１，１９−２，…には、上記図１ないし図４に示したいずれかの電源回路の出力電位ＶＶＦＹ  が電源として供給され、消去及び書き込み後のベリファイ時に各ナンドゲート１８−１，１８−２，…の出力レベルをそれぞれ電位ＶＶＦＹ  にシフトしてワード線ＷＬ１，ＷＬ２，…に供給するようになっている。各ワード線ＷＬ１，ＷＬ２，…には、メモリセルＭＣを構成するセルトランジスタのコントロールゲートが接続されている。
【００８３】
カラムアドレス信号ＣＡｄｄは、カラムアドレスバッファ２０を介してカラムデコーダ２１に供給される。このカラムデコーダ２１によるデコード結果に応じてセンスアンプ２２が駆動され、メモリセルＭＣからビット線ＢＬ１，ＢＬ２，…上に読み出されたデータがセンス及び増幅され、入出力バッファ２３を介して出力される。また、入出力バッファ２３に入力されたデータがセンスアンプ２２及びビット線ＢＬ１，ＢＬ２，…を介して上記ロウデコーダ１７と上記カラムデコーダ２１とによって選択されたメモリセルＭＣ中に書き込まれる。
【００８４】
このような構成によれば、フラッシュＥ２  ＰＲＯＭの消去及び書き込み後のベリファイ時の電源回路として高速且つ低消費電力で製造プロセスのばらつきに対して特性変動の少ない電源回路を用いるので、フラッシュＥ２  ＰＲＯＭの消去及び書き込み後のベリファイ動作の高速化、低消費電力化を図れる。また、このフラッシュＥ２  ＰＲＯＭは、製造プロセスのばらつきに対しても特性変動が少なくなる。
【００８５】
なお、この発明の電源回路は、上述したフラッシュＥ２  ＰＲＯＭ以外の他の不揮発性半導体メモリ、あるいはメモリ以外の他の半導体集積回路装置にも適用できるのは勿論である。
【００８６】
【発明の効果】
以上説明したように、この発明によれば、高速且つ低消費電力でプロセスばらつきに対して特性変動の少ない電源回路が得られる。
また、高速且つ低消費電力でプロセスばらつきに対して特性変動の少ない電源回路を備えた不揮発性半導体メモリが得られる。
更に、高速且つ低消費電力でプロセスばらつきに対して特性変動の少ない電源回路を備えた半導体集積回路装置が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係る電源回路を示す回路図。
【図２】この発明の第２の実施の形態に係る電源回路を示す回路図。
【図３】この発明の第３の実施の形態に係る電源回路を示す回路図。
【図４】この発明の第４の実施の形態に係る電源回路を示す回路図。
【図５】図１ないし図４に示した電源回路をフラッシュＥ２  ＰＲＯＭに適用する場合の構成例について説明するための回路図。
【図６】従来の電源回路を示す回路図。
【図７】図６に示した回路における抵抗の構成例について説明するための図。
【符号の説明】
１１…電源発生回路（または電源）、１２…入力電源信号線、１３…電源出力信号線、１４…インバータ、１５…メモリセルアレイ、１６…ロウアドレスバッファ、１７…ロウデコーダ、１８−１，１８−２…ナンドゲート、１９−１，１９−２…レベルシフタ、２０…カラムアドレスバッファ、２１…カラムデコーダ、２２…センスアンプ、２３…入出力バッファ、ＮＩ１，ＮＩ２…イントリンシック型のＮチャネルトランジスタ、ＰＥ１，ＰＥ２，ＰＥ３…エンハンスメント型のＰチャネルトランジスタ、ＮＥ２，ＮＥ３…エンハンスメント型のＮチャネルトランジスタ、／ＮＥ…イネーブル制御信号、ＶＦＹ´…ベリファイ信号、ＶＶＦＹ  …出力電位、ＭＣ…メモリセル、ＷＬ１，ＷＬ２…ワード線、ＢＬ１，ＢＬ２…ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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