(57)【特許請求の範囲】
【請求項１】
回路要素と、
回路ブロックとを備え、
（イ）前記回路要素と前記回路ブロックとの間には、前記回路要素に近接して接続された第１トランジスタ・スイッチ、該第１トランジスタ・スイッチに接続された第１導線、並びに該第１導線及び前記回路ブロックの間に接続された第２トランジスタ・スイッチを有する導通路と、前記回路要素に近接して接続された第３トランジスタ・スイッチ、該第３トランジスタ・スイッチに接続された第２導線、並びに該第２導線及び前記回路ブロックの間に接続された第４トランジスタ・スイッチを有する冗長導通路との両方が設けられ、
（ロ）前記第１トランジスタ・スイッチ、前記第２トランジスタ・スイッチ、前記第３トランジスタ・スイッチ及び前記第４トランジスタ・スイッチを制御するスイッチ手段が設けられ、
（ハ）該スイッチ手段は常時は、前記第１トランジスタ・スイッチ及び前記第２トランジスタ・スイッチをオンにすると共に前記第３トランジスタ・スイッチ及び前記第４トランジスタ・スイッチをオフにすることにより、前記冗長導通路を遮断し、前記導通路を介して前記回路要素を前記回路ブロックに接続し、
（ニ）前記スイッチ手段は、前記第１導線が非動作状態であるという判定結果に応答して、前記第１トランジスタ・スイッチ及び前記第２トランジスタ・スイッチをオフにすると共に前記第３トランジスタ・スイッチ及び前記第４トランジスタ・スイッチをオンにすることにより、前記導通路を遮断し、前記冗長導通路を介して前記回路要素を前記回路ブロックに接続することを特徴とする半導体デバイス。
【請求項２】
前記スイッチ手段は、ヒューズと、該ヒューズに接続されたインバータ・ラッチとを有し、前記ヒューズは常時は、前記第１トランジスタ・スイッチ及び前記第２トランジスタ・スイッチをオンにすると共に前記第３トランジスタ・スイッチ及び前記第４トランジスタ・スイッチをオフにするように前記インバータ・ラッチをセットし、前記ヒューズは、前記第１導線が非動作状態であるという判定結果を示す信号に応答して、前記第１トランジスタ・スイッチ及び前記第２トランジスタ・スイッチをオフにすると共に前記第３トランジスタ・スイッチ及び前記第４トランジスタ・スイッチをオンにするように前記インバータ・ラッチをリセットすることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記インバータ・ラッチは、第１インバータの出力と第２インバータの入力とを接続した第１接続点と、前記第１インバータの入力と前記第２インバータの出力とを接続した第２接続点とを有し、前記ヒューズの出力は前記第１接続点に接続され、該第１接続点が前記第１トランジスタ・スイッチ及び前記第２トランジスタ・スイッチを制御し、前記第２接続点が前記第３トランジスタ・スイッチ及び前記第４トランジスタ・スイッチを制御することを特徴とする請求項２に記載の半導体デバイス。
【請求項４】
前記第１トランジスタ・スイッチ、前記第２トランジスタ・スイッチ、前記第３トランジスタ・スイッチ及び前記第４トランジスタ・スイッチは、ＦＥＴであり、前記第１接続点が前記第１トランジスタ・スイッチのゲート及び前記第２トランジスタ・スイッチのゲートを制御し、前記第２接続点が前記第３トランジスタ・スイッチのゲート及び前記第４トランジスタ・スイッチのゲートを制御することを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
回路要素と、
回路ブロックとを備え、
（イ）前記回路要素と前記回路ブロックの入力との間には、前記回路要素に接続された第１導線、並びに該第１導線及び前記回路ブロックの入力の間に接続された第１トランジスタ・スイッチを有する第１導通路と、前記回路要素に接続された第２導線、並びに該第２導線及び前記回路ブロックの入力の間に接続された第２トランジスタ・スイッチを有する第１冗長導通路との両方が設けられ、
（ロ）前記第１トランジスタ・スイッチ及び前記第２トランジスタ・スイッチを制御する第１スイッチ手段が設けられ、
（ハ）該第１スイッチ手段は常時は、前記第１トランジスタ・スイッチをオンにすると共に前記第２トランジスタ・スイッチをオフにすることにより、前記第１冗長導通路を遮断し、前記第１導通路を介して前記回路要素を前記回路ブロックの入力に接続し、
（ニ）前記第１スイッチ手段は、前記第１導線が非動作状態であるという判定結果に応答して、前記第１トランジスタ・スイッチをオフにすると共に前記第２トランジスタ・スイッチをオンにすることにより、前記第１導通路を遮断し、前記第１冗長導通路を介して前記回路要素を前記回路ブロックの入力に接続し、
（ホ）前記回路ブロックは、
回路構成要素を備え、
（ヘ）該回路構成要素と前記回路ブロックの入力との間には、該入力に接続された第３導線、並びに該第３導線及び前記回路構成要素の間に接続された第３トランジスタ・スイッチを有する第２導通路が設けられ、
（ト）前記回路構成要素と前記回路ブロックの入力との間には、該入力に接続された第４導線、並びに該第４導線及び前記回路構成要素の間に接続された第４トランジスタ・スイッチを有する第２冗長導通路が設けられ、
（チ）前記第３トランジスタ・スイッチ及び前記第４トランジスタ・スイッチを制御する第２スイッチ手段が設けられ、
（リ）該第２スイッチ手段は常時は、前記第３トランジスタ・スイッチをオンにすると共に前記第４トランジスタ・スイッチをオフにすることにより、前記第２冗長導通路を遮断し、前記第２導通路を介して前記回路構成要素を前記回路ブロックの入力に接続し、
（ヌ）前記第２スイッチ手段は、前記第３導線が非動作状態であるという判定結果に応答して、前記第３トランジスタ・スイッチをオフにすると共に前記第４トランジスタ・スイッチをオンにすることにより、前記第２導通路を遮断し、前記第２冗長導通路を介して前記回路構成要素を前記回路ブロックの入力に接続することを特徴とする半導体デバイス。
【請求項６】
前記第１スイッチ手段は、第１ヒューズと、該第１ヒューズに接続された第１インバータ・ラッチとを有し、前記第１ヒューズは常時は、前記第１トランジスタ・スイッチをオンにすると共に前記第２トランジスタ・スイッチをオフにするように前記第１インバータ・ラッチをセットし、前記第１ヒューズは、前記第１導線が非動作状態であるという判定結果を示す信号に応答して、前記第１トランジスタ・スイッチをオフにすると共に前記第２トランジスタ・スイッチをオンにするように前記第１インバータ・ラッチをリセットし、
前記第２スイッチ手段は、第２ヒューズと、該第２ヒューズに接続された第２インバータ・ラッチとを有し、前記第２ヒューズは常時は、前記第３トランジスタ・スイッチをオンにすると共に前記第４トランジスタ・スイッチをオフにするように前記第２インバータ・ラッチをセットし、前記第２ヒューズは、前記第３導線が非動作状態であるという判定結果を示す信号に応答して、前記第３トランジスタ・スイッチをオフにすると共に前記第４トランジスタ・スイッチをオンにするように前記第２インバータ・ラッチをリセットすることを特徴とする請求項５に記載の半導体デバイス。
【請求項７】
前記第１インバータ・ラッチは、第１インバータの出力と第２インバータの入力とを接続した第１接続点と、前記第１インバータの入力と前記第２インバータの出力とを接続した第２接続点とを有し、前記第１ヒューズの出力は前記第１接続点に接続され、該第１接続点が前記第１トランジスタ・スイッチを制御し、前記第２接続点が前記第２トランジスタ・スイッチを制御し、
前記第２インバータ・ラッチは、第１インバータの出力と第２インバータの入力とを接続した第１接続点と、前記第１インバータの入力と前記第２インバータの出力とを接続した第２接続点とを有し、前記第２ヒューズの出力は前記第１接続点に接続され、該第１接続点が前記第３トランジスタ・スイッチを制御し、前記第２接続点が前記第４トランジスタ・スイッチを制御することを特徴とする請求項６に記載の半導体デバイス。
【請求項８】
前記第１トランジスタ・スイッチ、前記第２トランジスタ・スイッチ、前記第３トランジスタ・スイッチ及び前記第４トランジスタ・スイッチは、ＦＥＴであり、前記第１スイッチ手段の前記第１接続点が前記第１トランジスタ・スイッチのゲートを制御し、前記第１スイッチ手段の前記第２接続点が前記第２トランジスタ・スイッチのゲートを制御し、
前記第２スイッチ手段の前記第１接続点が前記第３トランジスタ・スイッチのゲートを制御し、前記第２スイッチ手段の前記第２接続点が前記第４トランジスタ・スイッチのゲートを制御することを特徴とする請求項７に記載の半導体デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、最も一般的には半導体集積回路デバイス、集積回路デバイスのレイアウト、およびこれらのデバイスを形成し動作させる方法に関する。さらに詳細には、本発明は、半導体集積回路デバイス内に回路ブロックへのアクセス用の冗長導線を設けるための装置および方法を対象とする。
【０００２】
【従来の技術】
半導体集積回路は、それぞれが様々な回路構成要素を含む複数の回路ブロックを備える。複数の導線で、この回路構成要素および回路ブロックを他の回路要素にまた相互に接続する。一般的に言えば、各回路構成要素および回路ブロックは、複数の個別フィーチャを高集積、高密度で含む。個々の回路ブロックはそれぞれ、その上に集積回路デバイスが形成される半導体基板内のかなり大きな表面積を占める。上記回路構成要素および回路ブロックを相互にまた外部フィーチャを含めて他の回路要素に接続する導線は、大きな表面積を必要としない。回路構成要素にアクセスするために形成される導線が非動作状態であるとき、その個々の回路構成要素はアクセスできず役に立たなくなる。回路ブロック全体にアクセスするための導線が非動作状態であるとき、回路ブロック全体はアクセスできず、したがって役に立たなくなる。これが起こると、集積回路を形成する表面積のうちのかなりの面積が無駄になる。
【０００３】
導線は、典型的には、銅、アルミニウムまたはその合金などの金属から形成され、一般にかなり長い線材であり、集積回路デバイス内でいくつかの回路ブロックを包囲または横断する。回路ブロック内のフィーチャに比べて導線はかなり長いが、これは集積回路デバイス内で個々の回路ブロックを任意数の比較的遠隔の構成要素に接続するからである。例えば、ランダム・アクセス・メモリ（ＲＡＭ）または読取り専用メモリ（ＲＯＭ）デバイスでは、個々の回路構成要素はメモリ・デバイス用の記憶セルである。メモリ・デバイス用記憶セルは、水平の行と垂直の列からなるアレイとして配置することができる。このようなアレイは回路ブロックと見なされる。この構成では、各セルはその行および列にある他のすべてのセルと電気的接続を共用する。この電気的接続は、ワード線と呼ばれる、行内のすべてのセルに接続された水平方向の線、およびビット線と呼ばれる、（データをセルに流出入させる）垂直方向の線を含むことができる導電性データ線によって提供される。メモリ・セルを他の構成要素に接続する導電性データ線に欠陥があるとき、メモリ・セルは役に立たない。
【０００４】
欠陥のある金属導線に付随する問題に対処するために、一手法として、ＤＲＡＭデバイス内に別の回路構成要素、例えば追加のメモリ・セルを提供することがある。この手法を使用して、追加のメモリ・セルと関連する導電性データ線の両方を提供しなければならない。しかし、メモリ・セルなどのアクティブ回路構成要素は、半導体基板内でかなり大きな表面積を必要とする。したがって、半導体集積回路デバイス内に追加の回路構成要素を設けると、著しく小型化したサイズのデバイスを提供することが犠牲になる。これは、所定寸法の基板（例えば、６インチのウェハ）内に同時に形成できる集積回路デバイスの数が少なくなるので望ましくない。したがって、半導体集積回路デバイス内に追加の回路構成要素を付加するのは、歩留りを増加させるための費用効果の高い方法ではない。
【０００５】
集積回路デバイス内のデバイス階層レベルの数が増加するにつれ、非動作状態の導線の有害な効果も増大する。例えば、上述のＤＲＡＭデバイスに関して、読取り書込み線に欠陥があるとき、アレイまたは回路ブロックを構成しビット線を介して欠陥のあるまたは非動作状態の読取り書込み線に接続される個々のメモリ・セルの全部が役に立たなくなる。読取り書込み線に欠陥が生じないよう保護するために、アレイを形成する複数の追加セルが必要となる。この例から、潜在的に欠陥のある導線を補償するために予備の回路ブロックまたは構成要素を設けることが必ずしも実用的でないことが理解できよう。
【０００６】
【発明が解決しようとする課題】
本発明は、回路ブロックまたは回路ブロック内の回路構成要素あるいはその両方にアクセスするための冗長導線を提供することを対象とする。本発明は、導線が動作状態であるかそれとも非動作状態であるかを判定するための手段を使用し、また導線が非動作状態であることが判明したときに非動作状態の導線を回路ブロックから減結合する手段と、冗長導線を回路ブロックに結合する手段を提供する。
【０００７】
【課題を解決するための手段】
本発明は、半導体集積回路内の回路ブロックと、回路ブロックに電気的に結合された導線と、回路ブロックに電気的に結合されるように適合された他の導線と、上記導線が動作状態であるかそれとも非動作状態であるかを判定するための第１の手段と、導線を前記回路ブロックから電気的に減結合するための第１のスイッチと、上記他の導線を前記回路ブロックに結合するための第２のスイッチとを備える半導体デバイスを提供する。
【０００８】
【発明の実施の形態】
図１は、従来技術のような例示的実施の形態の簡略化バージョンを示す回路図である。図１では、導線３は２つの要素間の電気的接続を提供することが理解できる。ここに示した図では、導線３は回路要素１を回路ブロック５に接続する。導線３が欠陥または非動作状態の場合、回路要素１と回路ブロック５の間の接続は行われない。一実施の形態では、回路要素１はオフチップ・ドライバ（ＯＣＤ）である。これが実施の形態の一例にすぎず、導線３は集積回路内の任意の２つの個別の構成要素または回路ブロックを結合できることが理解できよう。「回路要素」および「回路ブロック」は、非常に広い意味で使用され任意の数の異なる構成要素を表すことがさらに理解できよう。
【０００９】
ここで論じる導線は、一般にデータ線であり、ビット線、読取り書込みデータ（ＲＷＤ）線、列選択（ＣＳＬ）線、バンク列選択（ＢＣＳＬ）線、グローバル列選択（ＧＣＳＬ）線、マスタ・データ（ＭＤＱ）線、ローカル・データ（ＬＤＱ）線、または他のビット線を含む。当技術分野における通常のどんな方法によっても、導線および関連する冗長回路を形成することができる。好ましい形成方法では、アルミニウム、アルミニウム合金、銅、銅合金などの金属から導線を形成できるが、他の導電性フィルムも使用できる。
【００１０】
好ましい形成方法では、導電性フィルムは絶縁性表面の上に付着することによって形成された金属フィルムである。次いで、フォトリソグラフィ手段を使用して、この金属フィルム上に形成された感光コーティング内にパターンを生成する。次いでエッチング・プロセスを使用して、感光コーティングで覆われていない露出した金属フィルムの部分を除去することによって、感光フィルム内に形成されたパターンを金属フィルムに転移させる。金属フィルムの一部分および感光コーティングを除去した後、金属配線パターンが得られる。この配線パターンは、以下に導線または導電性データ線と一般に呼ばれる金属線を含む。このような配線パターンを形成するために代替方法も使用できる。このような代替方法の一例はダマシン処理である。
【００１１】
典型的な半導体集積回路デバイスは、複数レベルの上記配線パターンからなり、このレベル間に配設された絶縁性フィルム内に形成された開口を介して相互にまた他の回路要素に接続される。本発明は、複数レベルの配線パターンのいずれか中に冗長スキームを提供することを対象とし、あるいはあるレベルの配線パターンの非動作状態の導線を交換するために、別のレベルの配線パターン内に形成された冗長導線を設けることによって、複数レベルの配線パターンを利用した冗長スキームを提供することができる。
【００１２】
本発明は、配線レベル内にかつ他の配線レベルに関して形成された相対的配置、接続手段および回路パターンに関する。本発明は、半導体デバイス内のフィーチャの構成のために冗長スキームを提供するものであり、配線パターンや導線など半導体デバイス内のフィーチャを形成するための特定の方法に限定されるものではない。
【００１３】
図２は、本発明の冗長スキームの例示的実施の形態を示す回路図である。この例示的実施の形態では、回路要素１が回路ブロック５に結合される。回路要素１はオフチップ・ドライバまたは内部回路でもよい。本発明の冗長スキームは、回路内の任意の２つのフィーチャを結合するのにも適用できることが理解できよう。導線２および４はそれぞれ、回路要素１と回路ブロック５の間の電気的接続を提供するように適合されている。導線４は最初トランジスタ１４を介して回路ブロック５に結合され、導電性データ線２はトランジスタ１２を介して回路ブロック５に結合するように適合されている。図２は一定の縮尺で描かれていないことに留意されたい。実際、導線２および４はかなり長く、回路要素１から回路ブロック５に向かう際に他の複数の回路ブロック（図示せず）を横切ったり取り囲むことがある。導線２および４は上述のどの金属フィルムから形成することもでき、金属フィルムは、半導体集積回路デバイスを製造する際に形成される複数レベルの金属フィルムのどれを備えることもできる。代替実施の形態では、導線がポリシリコン線を含むこともできる。
【００１４】
上記の導線はかなり長く、他の複数の回路ブロックまたは構成要素（図示せず）の周囲を通るように構成されるので、開路または他の欠陥もしくは非動作状態になり易い。さらに、導線が他の回路フィーチャに短絡することもある。最初に構成された半導体回路では、導線４と導線２のどちらか一方を使用して、最初に回路要素１を回路ブロック５に結合することができる。
【００１５】
例示的実施の形態では、導線４は、最初に回路要素１と回路ブロック５を結合し、またはこれらの間の電気的接続を提供する。これは、トランジスタ１４は、最初（結合）導線４と回路ブロック５の間の電気的接続を提供する「オン」状態にあり、トランジスタ１２は、導線２が最初回路ブロック５に電気的に接続（結合）されないことを意味する「オフ」状態にあるからである。トランジスタのチャネルが導通状態のとき、トランジスタは「オン」状態にあると見なされる。トランジスタのチャネルが非導通状態のとき、トランジスタは「オフ」状態にあると見なされる。図２に示す例示的実施の形態では、トランジスタ・ゲート上の論理高信号はトランジスタを「オン」状態にし、トランジスタ・ゲート上の論理低信号はトランジスタを「オフ」状態にする。図２の構成では、最初に設定されるインバータ・ラッチ１０が、論理高信号をトランジスタ１４に提供して「オン」状態にし、論理低信号をトランジスタ１２に提供して「オフ」状態にする。ラッチ１０は、１対の相互結合されたインバータからなる。
【００１６】
この例示的実施の形態では、導線２は回路ブロック５に結合されるように適合された冗長導線として働く。スイッチ手段１９およびトランジスタ１４を設けることによって、導線４を減結合することが可能であり、導線４と隣接する導線との間の短絡の場合または導線４が他の理由で不動作状態の場合に有利である。またスイッチ手段１９は、冗長導線２を結合し導線４を交換する。（図７および図８に示す）本発明の他の例示的実施の形態では、単一の冗長導線で、回路要素１から様々な回路ブロックに向かう複数の導線のどれでも交換できるスイッチ手段を提供することができる。
【００１７】
当技術分野で周知の任意の従来の手段を使用して、導線４が動作状態であるかそれとも非動作状態であるかを判定することができる。非動作状態の線とは、不連続である、開路を含む、別のフィーチャに短絡する、または他の欠陥がある線である。好ましい実施の形態では、線に関して電気連続性試験を行うことができるが、代替方法として他の試験手段を使用することもできる。導線が動作状態であるかそれとも非動作状態であるかを判定するための簡単な手段は、以下の試験を含むことができる。導線４を参照すると、例えば、点４Ａと４Ｂの間、基本的に回路要素１と回路ブロック５の間で導線４が動作状態であるかどうかに関する判定を行うことができる。
【００１８】
一実施の形態では、回路要素１は三状態入力（論理高、論理低および高インピーダンス）を有するオフチップ・ドライバ（ＯＣＤ）とすることができる。回路要素１を高インピーダンス状態に置いた後、低電圧レベルを点４Ａに印加し、次いで、導線上に別の電位を印加することができるソース／ドレーンまたは他のフィーチャを介してではなく、トランジスタ・ゲートなどを介して導線４が回路ブロック５に接続するものとすると、点４Ｂで電圧を測定することができる。次に、高電圧を点４Ａに印加し、その後、点４Ｂで電圧を測定することができる。当技術分野で通常使用される追加の従来の回路（図示せず）を使用して、電圧を印加し検出することができる。この追加の回路は上記装置の外部に設けることもでき、あるいは半導体集積回路デバイスに組み込むこともできる。点４Ａで印加された電圧レベルがそれに応じて点４Ｂで測定手段によって測定されない場合、導線４は２つの点４Ａと４Ｂの間で非動作状態であると判定される。
【００１９】
ＤＲＡＭ内の導線が非動作状態であるかどうかを判定するための他の方法は、当技術分野で周知の方法を使用してＤＲＡＭのビット・マップを測定することである。ビット・マップを読み取ることによって、ビット線、ワード線またはＯＣＤに接続している導線が非動作状態であるかどうかを判定することができるが、これは欠陥または非動作状態の導線がビット・マップ内のデータ・パターンに影響を及ぼすからである。
【００２０】
導線が２つの関連する回路構成要素間で動作状態であるかそれとも非動作状態であるかを判定するための当技術分野で周知の他の手段も、代替方法として使用できることが理解できよう。
【００２１】
導線４が非動作状態であると判定された場合、この判定の結果が、信号１６として送られ、スイッチ手段１９内のヒューズ１８が飛ぶ。ヒューズの出力信号は、ヒューズが飛んだかどうかに応じて高または低のどちらかである。ヒューズ１８が飛んだときは、それがラッチ１０をリセットしてその状態を変え、導線１１を介してトランジスタ１４をオフにすることにより、結合構成が反転し導線４が回路ブロック５から減結合され、また線９を介してトランジスタ１２をオンにすることにより、線２が回路ブロック５に結合される。このように、導線４が動作状態であるかそれとも非動作状態であるかの判定に応答して、導線４が減結合され導線２が結合される。このようにして、このとき回路要素１は導線２を介して回路ブロック５に結合される。図２に示した例示的実施の形態では、スイッチ手段が単一のトランジスタを含むように示されているが、代替実施の形態では、伝送ゲート（背中合わせになったｐ−チャネル・トランジスタとｎ−チャネル・トランジスタ）など他のスイッチ手段を使用できることが理解されよう。他の実施の形態では、レーザ（図示せず）を使用して非動作状態の導線を減結合して、非動作状態の導線の一部をヒューズ点（図示せず）で選択的に減結合することができる。
【００２２】
導線４を減結合し導線２を回路ブロック５に結合するスイッチ手段１９は、導線４が動作状態であるかそれとも非動作状態であるかを判定する手段に応答することが理解できよう。好ましい実施の形態では、導線が非動作状態であるかどうかを判定する手段が、直接にヒューズを飛ばす出力信号を提供する。
【００２３】
図３は、図２の回路図に類似の回路図であるが、追加のトランジスタ１３および１５を含む。回路要素１を導線４を介して回路ブロック５に結合するには、減結合トランジスタ１４および１５を共にオンにしなければならないことが理解できよう。同様に、回路要素１を導線２を介して回路ブロック５に結合するには、減結合トランジスタ１２および１３を共にオンにしなければならないことが理解できよう。この代替実施の形態では、導線４が回路ブロック５に最初結合されており、非動作状態であることが判明した場合、減結合トランジスタ１５および１４が本発明によれば、ラッチ１０によって共にオフにされ減結合トランジスタ１２および１３が共にオンにされる。
【００２４】
複数の結合および減結合トランジスタを提供すること、または少なくとも減結合トランジスタを回路ブロック５に近接して配置することの利点は、導線４および減結合トランジスタ１４および１５に関して理解できよう。減結合トランジスタ１４は一般に回路要素１から離して配置され、減結合トランジスタ１５は回路要素１に近接して配置される。減結合トランジスタ１５を回路要素１に近接して設けることによって、減結合トランジスタ１５がオフにされるとき導線４が短絡することがある回路から、回路要素１が有効に減結合される。トランジスタ１４だけを使用して回路要素１を回路ブロック５から減結合した場合、回路要素１は導線４の本体（bulk）に結合されたままであることが理解できよう。したがって、例えば、導線４と導線６の間の望ましくない短絡のために、導線４が回路要素７に短絡した場合、望ましくないことに回路要素１が回路要素７と相互作用する可能性がある。減結合トランジスタ１５を回路要素１に近接して配置することによって、回路要素１が導線４の本体から有効に減結合され、それによって、回路要素１に悪影響を及ぼす導線４と（回路要素７などの）回路要素の間の望ましくない短絡の可能性が最小限になる。
【００２５】
図４は、図２に示した回路図の代替実施の形態を示す回路図である。図４に示した実施の形態では、回路要素１に結合された導線２および４がそれぞれ、図２に示した単一の回路ブロックではなく複数の回路ブロックに結合されるように適合される。
【００２６】
図４の回路図は、回路ブロック５Ａ、回路ブロック５Ｂおよび回路ブロック５Ｃの３つの回路ブロックを示す。導線４は各回路ブロックへの電気的接続を提供するように適合される。導線４は、トランジスタ２０Ａによって回路ブロック５Ａに電気的に接続／結合され、トランジスタ２０Ｂによって回路ブロック５Ｂに電気的に接続／結合され、トランジスタ２０Ｃによって回路ブロック５Ｃに電気的に接続／結合される。同様に、導線２はトランジスタ２１Ａによって回路ブロック５Ａに電気的に接続／結合され、トランジスタ２１Ｂによって回路ブロック５Ｂに電気的に接続／結合され、トランジスタ２１Ｃによって回路ブロック５Ｃに電気的に接続／結合されるように適合される。１本の導線、例えば導線４がすべて「オン」状態にあるトランジスタ２０Ａ、２０Ｂおよび２０Ｃを介して最初に複数の回路ブロック５Ａ、５Ｂおよび５Ｃに結合され、導線４がいずれかの回路ブロックについて非動作状態であると判定された場合、その判定に応答して、ヒューズ１８から供給されるスイッチング信号によってラッチ１０がリセットされるので、本発明の利点が得られる。
【００２７】
ラッチ１０がリセットされると、論理低信号をトランジスタ２０Ａ、２０Ｂおよび２０Ｃに送り、それによって、トランジスタ２０Ａ、２０Ｂおよび２０Ｃが「オフ」状態になり、回路ブロック５Ａ、５Ｂおよび５Ｃから導線４を減結合する。それと同時に、ラッチ１０が最初「オフ」状態であったトランジスタ２１Ａ、２１Ｂおよび２１Ｃに論理高信号を送る。その結果、トランジスタ２１Ａ、２１Ｂおよび２１Ｃが「オン」状態に変わり、それによって、導線２を回路ブロック５Ａ、５Ｂおよび５Ｃに結合する。このようにして、導線２が冗長線として働く。導線４が非動作状態にあると判定された後、導線２が回路要素１と回路ブロック５Ａ、５Ｂおよび５Ｃの間の電気的接続を提供するために使用される。
【００２８】
代替実施の形態では、最初に結合された導線が当該の２つの回路要素間で動作状態にあるかどうかを検出する手段を変更することができる。同様に、最初に結合された導線が非動作状態にあることを判定する手段に応答するスイッチ手段を変更することもできる。さらに、導線をそれが電気的に接触するように適合された回路ブロックに、電気的に結合および減結合する手段を変更することもできる。上述のような半導体集積回路に含まれるスイッチング用のトランジスタを使用した電気的手段に加えて、レーザ切断または他の機械的手段によって導線の結合および減結合を行うこともでき、集積回路デバイスの外部の構成要素を含むこともできる。
【００２９】
例Ｉ−ＤＲＡＭデバイス
ここで図５を参照すると、ＤＲＡＭデバイスに適用される回路図が示されている。図５は、ＤＲＡＭデバイス内の列経路を概略的に示す。概して言えば、各センス増幅器（ＳＡ）は、メモリ・セル内に格納されたデータ・ビットを反映するビット線とビット線補線（bit line complement）の間の電圧差を増幅する。センス増幅器（ＳＡ）の１つが、（図示しない列選択線によって制御される）ビット・スイッチを介してローカル・データ線対ＬＤＱに接続される。次いで、複数のＬＤＱ対のうちの１対が、ＭＤＱＳトランジスタを介してマスタ・データ線（ＭＤＱ）対に接続される。どちらか一方のＭＤＱ対（２４Ａと２４Ｂ、または２５Ａと２５Ｂ）の差電圧が、第２センス増幅器（ＳＳＡ）２２によって増幅される。次いで、ＳＳＡ２２がこの情報ビットをＲＷＤ（読取り書込みデータ）線２３上に出力する。次いで、ＲＷＤ線２３がこのビットをオフチップ・ドライバ（ＯＣＤ）３６に移送する。
【００３０】
さらに図５を参照すると、例えばマスタ・データ線対ＭＤＱ２４ＡとｂＭＤＱ２４Ｂの線の１つが欠陥（すなわち、非動作状態）であると判定される場合、線の対２４Ａと２４Ｂを対ＳＭＤＱ２５ＡとｂＳＭＤＱ２５Ｂで置き換えることによって、その問題が修復できる。非動作状態の線対をＭＤＱＳトランジスタ３１および３３によりＬＤＱ線対２８Ａ、２８Ｂおよび２９Ａ、２９Ｂからそれぞれ減結合することができる。予備線対ＳＭＤＱ２５ＡとｂＳＭＤＱ２５Ｂを、結合ＳＭＤＱＳトランジスタ３０および３２を介してＬＤＱ線対に結合することができる。ヒューズが飛んだとき上述のようにラッチ（図示せず）の状態を反転する従来のヒューズ（図示せず）によって、このスイッチング（結合および減結合）を制御することができる。導線が非動作状態であるかどうかの判定は先に述べたようであり、この判定に応答する信号がヒューズを飛ばすことができる。
【００３１】
本発明によって得られる利点は、追加の対応する冗長セルを設ける必要なしに、非動作状態の金属導線を交換するために、半導体デバイスを形成するチップ上に冗長金属導線を有することである。この原理をＤＲＡＭデバイスに適用すると、従来技術により、列選択線（ＣＳＬ）などの金属導線が非動作状態である場合に予備ＣＳＬ線が提供できる。予備ＣＳＬ線が活動化して非動作状態の線と置き換わる。ただし、この予備ＣＳＬ線は、必要に応じて従来の手段を使用して、やはり設けられている予備セルにアクセスすることになる。本発明はまた、予備の金属導線を活動化させる。ただし、この予備の金属導線は、非動作状態の金属導線によってアクセスされるのと同じセルにアクセスする。予備のセルは必要でない。
【００３２】
本発明の概念は、広範囲なものであり、読取り書込みデータ線など広範囲の導線またはバンク列選択線などのビット線に適用することができる。同期複数バンクＤＲＡＭでは、データが破壊される可能性があるため、列選択線（ＣＳＬ）を異なるバンク間で共用することができない。書込み動作を実行するために、ＣＳＬを活動化しなければならない。しかし、活動化されたＣＳＬを受け取るはずの既に活動化しているバンクが、ビット・スイッチを開きデータを出力することになる。このバス争奪競合を防止するために、１ＧＢ（ギガバイト）ＤＲＡＭなどのＤＲＡＭは階層ＣＳＬアーキテクチャを有することになる。階層ＣＳＬアーキテクチャでは、２つのタイプのＣＳＬ線、すなわちグローバルＣＳＬ線（ＧＣＳＬ）とバンクＣＳＬ線（ＢＣＳＬ）が設けられる。１つのビット・スイッチを設ける代わりに、２つの直列ビット・スイッチ・トランジスタが設けられる。第１のものはＢＣＳＬにより制御される。バンク毎に４本のＢＣＳＬ線がある。第２のビット・スイッチ・トランジスタはＧＣＳＬにより制御される。この信号は異なるバンク間で共用される。
【００３３】
半導体ＤＲＡＭデバイスを３レベルの金属製造工程を使用して形成するとき、ＧＣＳＬ線は、普通、連続的に形成される金属レベルの第３のレベルから形成される。ＧＣＳＬ線と同様に、ＢＣＳＬ線も金属線であり、列デコーダからユニット内の様々なセンス増幅器バンクに延びている。ＢＣＳＬ線およびＧＣＳＬ線はかなり長く、したがって、断線、短絡および非動作状態にする他の欠陥を生じやすい。センス増幅器バンクでは、垂直ＢＣＳＬ線も第３レベルの金属から形成することができ、第２レベルの金属から形成された水平ＢＣＳＬ線に接続される。本発明では、第３の金属レベルから形成されたＢＣＳＬ線または第２の金属レベルから形成されたＢＣＳＬ線が非動作状態であることが判明した場合、階層構造内のこれらの導線のいずれかを非階層構造に関連して述べたような冗長金属導線と交換する。
【００３４】
本発明は、ＤＲＡＭ以外の半導体デバイスにも適用でき、複数レベルの金属工程内の様々な金属レベルのいずれかから形成された様々な導線にも適用できることを理解されたい。
【００３５】
図６は、階層構造内の複数レベルに適用される本発明の概念を示す回路図である。破線は、回路要素４０に接続しようとする第１回路ブロック４１を示す。導線４２および４４はそれぞれ、トランジスタ４６および４７によって回路要素４０を回路ブロック４１に結合するように適合される。前述の実施の形態と同様に、２本の導線のうちの１本は、回路ブロック４１に最初に電気的に接続／結合される。最初に結合された導線が判定手段（図示せず）により非動作状態であることが判明した場合、判定手段に応答する手段が、ラッチ４９の状態を変えさせる信号５１をヒューズ５２に供給し、結合構成を反転し、欠陥のあるまたは非動作状態の線（導線４２または４４）を減結合し、関連するトランジスタによって他の「予備」導線を回路ブロック４１に電気的に結合する。回路ブロック４１にアクセスするために設けられた冗長スキームに加えて、本発明による別の冗長スキームが回路ブロック４１内に設けられる。
【００３６】
回路ブロック４１内では、回路要素４０と回路構成要素４３の間に電気的接続が必要である。導線４２または導線４４が回路ブロック４１に電気的に結合されているかどうかに関わらず、導線５８が回路ブロック４１内の回路構成要素４３に結合されるように提供される。ＤＲＡＭなどの半導体メモリ・デバイスに適用される例示的実施の形態では、回路ブロック４１は、記憶セルのアレイを備えることができ、回路構成要素４３は、アレイ内にメモリ・サブブロックを備えることができる。線５３または５４は、ＭＤＱ線として知られる導電性データ線とすることができる。
【００３７】
導電性データ線５８は、導電性データ線５３または導電性データ線５４によって回路構成要素４３に結合することができる。一実施の形態では、導電性データ線５３は最初に、「オン」状態にあるトランジスタ５５によって回路構成要素４３に結合することができる。トランジスタ５６は、最初「オフ」状態にあり、導電性データ線５４を回路構成要素４３から減結合させる。当技術分野で使用される上述のような従来の判定手段により、導電性データ線５３が非動作状態であると判明した場合、判定手段に応答する手段が、ラッチ６０をリセットする信号６２をヒューズ６３に提供し、それによって、線５３を減結合し導電性データ線５４を回路構成要素４３に結合する。導電性データ線５４の回路構成要素４３への結合は、トランジスタ５６によって実行される。このように、本発明の冗長スキームが階層構造内の複数のレベルに適用できることが理解できよう。
【００３８】
前述の図面の説明に関して指摘したように、本発明の冗長スキームを利用する導線４２と４４、および５３と５４は、一定の縮尺で描かれていない。すなわち、これらの各線はかなり長く、欠陥を生じ非動作状態になりやすい。またこの回路図は、本発明の冗長スキームを示すための例示的なものにすぎないことにも留意されたい。実際には、複数レベルの導電層を使用して半導体デバイスを形成することができ、各レベル内に複数の冗長スキームが可能であるが、これは、複数レベルのメタライゼーション・スキームおよび基板内に形成されたトランジスタが、半導体デバイスを形成する様々な導電層から形成された構成要素間に複雑な電気接続パターンをもたらすからである。
【００３９】
図７は、いくつかの導線のいずれかを交換するために使用することができる単一の冗長導線を示す回路図である。回路要素６５、６６、６７、６８は最初に、それぞれ導線７０、７３、７６、７９によって回路ブロック１０１、１０２、１０３、１０４に結合される。回路要素６５の回路ブロック１０１への結合は、導線７０がトランジスタ７１Ｂによって回路ブロック１０１に結合されており、かつトランジスタ７１Ａ、７１Ｂが「オン」状態にあることによって容易になる。回路要素６６の回路ブロック１０２への結合は、導線７３がトランジスタ７４Ｂによって回路ブロック１０２に結合されており、かつトランジスタ７４Ａ、７４Ｂが「オン」状態にあることによって容易になる。回路要素６７の回路ブロック１０３への結合は、導線７６がトランジスタ７７Ｂによって回路ブロック１０３に結合されており、かつトランジスタ７７Ａ、７７Ｂが「オン」状態にあることによって容易になる。最後に、回路要素６８の回路ブロック１０４への結合は、導線７９がトランジスタ８０Ｂを介して回路ブロック１０４に結合されており、かつトランジスタ８０Ａ、８０Ｂが「オン」状態にあることによって容易になる。
【００４０】
導線７０、７３、７６、７９のいずれかが、当技術分野で周知の上述のような判定手段により非動作状態であると判明した場合、本発明の冗長スキームは、上記導線のいずれかを交換するための冗長導線８８を提供する。例えば、導線７６が非動作状態であると判定された場合、この判定に応答してスイッチング信号（図示せず）がラッチＩ３に送られる。このスイッチング信号がラッチＩ３をリセットし、それによってトランジスタ７７Ａ、７７Ｂがオフにされ、導線７６および回路要素６７を回路ブロック１０３から減結合する。またラッチＩ３は論理高信号を送り、それによってトランジスタ７８Ａ、７８Ｂがオンにされ、導線８８および回路要素６７を回路ブロック１０３に結合する。同じ手順が導線７０、７３または７９にも適用され、それぞれ予備または冗長導線として導線８８を使用する。このように、潜在的に非動作状態の各導線ごとに対応する冗長導線を必要としないので、本発明のさらなる利点が実現されることが理解できよう。すなわち複数の導線に対して、非動作状態の導線のいずれかを交換するために単一の冗長導線を使用できることが理解できよう。
【００４１】
図８は、非動作状態である他の複数の導線のいずれかを交換するために利用できる単一の冗長導線を設けるための代替構成の例示的実施の形態を示す。図８では、冗長導線９５が導線９３または９４を置き換えるために利用でき、それぞれ単一の回路要素９０と回路ブロック９１および９２のそれぞれとの間の電気的接続を提供する。
【００４２】
回路要素９０は、最初に導線９３によって回路ブロック９１に電気的に接続／結合される。回路要素９０はまた、最初に導線９４によって回路ブロック９２に結合される。導線９３または９４が非動作状態であると判定された場合、冗長導線９５が導線９３または９４を交換するために利用でき、それぞれ回路ブロック９１または９２との接続を提供する。導線が非動作状態であるかどうかを判定する手段、および非動作状態の導線を減結合し利用可能な冗長導線を結合する手段は、前述の例示的実施の形態に関して述べたようなものである。図８に示す回路はまた、図３に関して説明したような複数の結合トランジスタおよび複数の減結合トランジスタのフィーチャを含む。
【００４３】
図８の回路要素９０と回路ブロック９１の間の電気的接続に関して、例えば、回路要素９０を最初に導線９３によって回路ブロック９１に結合することができる。導線９３が非動作状態であると判明した場合、その判定に応答する信号が、ヒューズ８５がラッチ８３の状態を変更し、最初の結合構成を反転し、それによって、トランジスタ９６Ａおよび９６Ｂを「オフ」にして、回路要素９０を導線９３から減結合させ、導線９３を回路ブロック９１から減結合させる。同様に、結合トランジスタ９７Ａおよび９７Ｂが共に「オン」にされて、導線９５を、またそれによって回路要素９０を回路ブロック９１に電気的に結合する。減結合トランジスタ９６ＡはＯＣＤ９０に近接して配置され、図３の減結合トランジスタ１５に関して説明したのと同じ利点を提供する。代替実施の形態では、図３に関して説明したように、単一の減結合トランジスタを使用することができるが、これを回路要素９０に近接して配置して、回路要素９０を非動作状態の導線から減結合し所望の結果を得ることが好ましい。
【００４４】
前述の実施の形態は本発明の様々な実施の形態のいくつかを例示するために示したのであって、本発明の範囲または趣旨を限定するものではない。この冗長スキームは、限定されない様々な半導体デバイスに適用することができ、本明細書に記載したＤＲＡＭデバイスの例示的実施の形態に限定されるものではない。本発明の範囲から逸脱せず、フィーチャの具体的な構成を変更することができる。導線が非動作状態であるかどうかを検出する手段、冗長金属導線を回路ブロックに結合する手段、および欠陥のある金属導線を減結合する手段は、本明細書に記載した手段に限定されるものではない。すなわち、本発明の範囲内で追加の手段を使用することもできる。複数の結合トランジスタおよび減結合トランジスタを使用する特徴、および減結合トランジスタを回路要素に近接して設けて回路要素を非動作状態の線から減結合し別のフィーチャへの短絡が回路要素に悪影響を及ぼす可能性を最小限に抑える特徴を、本発明のどの回路構成にも含めることができる。ここで言及した回路ブロックおよび回路構成要素は、半導体集積回路内の要素を一般的に記述するものである。したがって、それらはメモリ・セル、メモリ・セルのアレイまたは半導体デバイス内に設けられる他の任意の回路構成要素を含むことができる。
【００４５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００４６】
（１）半導体集積回路内の回路ブロックと、
前記回路ブロックに電気的に結合された第１の導線と、
前記回路ブロックに電気的に結合されるように適合された第２の導線と、
前記第１の導線が動作状態であるかそれとも非動作状態であるかを判定するための第１の手段と、
前記第１の導線を前記回路ブロックから電気的に減結合するための第１のスイッチと、
前記第２の導線を前記回路ブロックに結合するための第２のスイッチとを備える半導体デバイス。
（２）前記第１のスイッチおよび前記第２のスイッチがそれぞれ前記第１の手段に応答する、上記（１）に記載の半導体デバイス。
（３）前記回路ブロックが、
回路構成要素と、
前記回路構成要素に電気的に結合された第１の回路導線と、
前記回路構成要素に電気的に結合されるように適合された第２の回路導線と、前記第１の回路導線が動作状態であるかそれとも非動作状態であるかを判定するための第２の手段と、
前記第１の回路導線を前記回路構成要素から電気的に減結合するための第３のスイッチと、
前記第２の回路導線を前記回路構成要素に結合するための第４のスイッチとを備える、上記（１）に記載の半導体デバイス。
（４）前記第３のスイッチおよび前記第４のスイッチがそれぞれ前記第２の手段に応答する、上記（３）に記載の半導体デバイス。
（５）前記回路ブロックが、
複数の回路構成要素と、
それぞれが前記複数の回路構成要素のうちの対応する回路構成要素に電気的に結合された複数の第１の回路導線と、
前記複数の回路構成要素のうちの回路構成要素のいずれかに電気的に結合されるように適合された第２の回路導線と、
前記第１の回路導線がそれぞれ動作状態であるかそれとも非動作状態であるかを判定するための第２の手段と、
対応する第１の回路導線をそれに対応する回路構成要素から電気的に減結合するための複数の第３のスイッチと、
前記第２の回路導線を前記複数の回路構成要素のうちのいずれかの回路構成要素に結合するための第４のスイッチとを備える、上記（１）に記載の半導体デバイス。
（６）前記第１の導線および前記第２の導線が、それぞれ前記半導体集積回路の製造中に最初に形成された同じ金属フィルムから形成される、上記（１）に記載の半導体デバイス。
（７）前記第１のスイッチがレーザ光線を含む、上記（１）に記載の半導体デバイス。
（８）前記第１のスイッチおよび前記第２のスイッチが、それぞれ電気的構成要素を含む、上記（１）に記載の半導体デバイス。
（９）前記第１のスイッチおよび前記第２のスイッチが、それぞれ前記半導体集積回路内に形成されたトランジスタを含む、上記（１）に記載の半導体デバイス。
（１０）前記第１のスイッチが少なくとも１つの減結合トランジスタを含む、上記（１）に記載の半導体デバイス。
（１１）前記第１のスイッチがさらにヒューズを含む、上記（１０）に記載の半導体デバイス。
（１２）前記第１の導線および前記第２の導線に結合された回路要素をさらに備える、上記（１０）に記載の半導体デバイス。
（１３）前記回路要素がオフチップ・ドライバを備える、上記（１２）に記載の半導体デバイス。
（１４）前記少なくとも１つの減結合トランジスタのうちの少なくとも１つが、前記導線を減結合するように前記回路要素に近接して配置される、上記（１２）に記載の半導体デバイス。
（１５）前記第２のスイッチが少なくとも１つの結合トランジスタを含む、上記（１）に記載の半導体デバイス。
（１６）前記第２のスイッチがさらにヒューズを含む、上記（１５）に記載の半導体デバイス。
（１７）前記第１のスイッチおよび前記第２のスイッチを含むラッチをさらに備える、上記（１）に記載の半導体デバイス。
（１８）前記第１の手段が、前記第１の導線の１つの部分に印加された電圧が前記第１の導線の他の部分で検知されるかどうかを判定するための試験を行うための電気試験装置と、前記判定の結果を送達するための出力手段とを含む、上記（１）に記載の半導体デバイス。
（１９）前記第１の導線および前記第２の導線がそれぞれマスタ・データ線からなり、前記第１の回路導線および前記第２の回路導線がそれぞれローカル・データ線からなり、前記半導体集積回路がＤＲＡＭデバイスを備える、上記（３）に記載の半導体デバイス。
（２０）前記第１の導線および前記第２の導線がそれぞれビット線からなる、上記（１）に記載の半導体デバイス。
（２１）前記半導体集積回路がＤＲＡＭデバイスであり、前記第１の導線および前記第２の導線がそれぞれ列選択線からなる、上記（１）に記載の半導体デバイス。
（２２）前記半導体集積回路がＤＲＡＭデバイスであり、前記第１の導線および前記第２の導線がそれぞれグローバル列選択線からなり、前記第１の回路導線および前記第２の回路導線がそれぞれ列選択線からなる、上記（３）に記載の半導体デバイス。
（２３）半導体集積回路内の複数の回路ブロックと、
それぞれが前記複数の回路ブロックのうちの対応する回路ブロックに電気的に結合された複数の第１の導線と、
前記複数の回路ブロックのうちの前記回路ブロックのいずれかに電気的に結合されるように適合された第２の導線と、
前記第１の導線がそれぞれ動作状態であるかそれとも非動作状態であるかを判定するための第１の手段と、
対応する第１の導線をそれに対応する回路ブロックから電気的に減結合するための複数の第１のスイッチと、
前記第２の導線を前記複数の回路ブロックのうちのいずれかの回路ブロックに結合するための第２のスイッチとを備える半導体デバイス。
（２４）それぞれが前記複数の回路ブロックのうちの対応する回路ブロックに前記対応する第１の導線を介して結合され、それぞれが前記第２の導線にさらに結合された複数の回路要素をさらに備える、上記（２３）に記載の半導体デバイス。
（２５）前記第１のスイッチがそれぞれ減結合トランジスタを含む、上記（２４）に記載の半導体デバイス。
（２６）前記減結合トランジスタがそれぞれ前記対応する導線を減結合するように前記回路要素に近接して配置される、上記（２５）に記載の半導体デバイス。
（２７）前記複数の第１の導線および前記第２の導線に結合された回路要素をさらに備える、上記（２３）に記載の半導体デバイス。
（２８）前記回路要素がオフチップ・ドライバを備える、上記（２７）に記載の半導体デバイス。
（２９）前記複数の回路ブロックのうちの少なくとも１つの回路ブロックが、
複数の回路構成要素と、
それぞれが前記複数の回路構成要素のうちの対応する回路構成要素に電気的に結合された複数の第１の回路導線と、
前記複数の回路構成要素のうちのいずれかの回路構成要素に電気的に結合されるように適合された第２の回路導線と、
前記第１の回路導線がそれぞれ動作状態であるかそれとも非動作状態であるかを判定するための第２の手段と、
対応する第１の回路導線をそれに対応する回路構成要素から電気的に減結合するための複数の第３のスイッチと、
前記第２の回路導線を前記複数の回路構成要素のうちのいずれかの回路構成要素に結合するための第４のスイッチとを備える、上記（２３）に記載の半導体デバイス。
【図面の簡単な説明】
【図１】従来技術のような回路ブロックに結合された導線を示す回路図である。
【図２】回路ブロックに結合するように適合された冗長導線を示す回路図である。
【図３】追加のトランジスタを含む図２に類似の回路図である。
【図４】複数の回路ブロックに結合するように適合された冗長導線を示す回路図である。
【図５】ＤＲＡＭ内の冗長導線の代替実施の形態を示す回路図である。
【図６】本発明の複数の階層レベルの冗長導線を使用する回路を示す回路図である。
【図７】複数の潜在的に非動作状態の導電性データ線のいずれか１つを交換するために使用できる冗長導線を示す回路図である。
【図８】複数の潜在的に非動作状態の導線のいずれかを交換するように適合された冗長導線の他の例を示す回路図である。
【符号の説明】
１  回路要素
２  導電性データ線
３  導線
４  導線
５  回路ブロック
５Ａ  回路ブロック
５Ｂ  回路ブロック
５Ｃ  回路ブロック
６  導線
７  回路要素
９  導線
１０  インバータ・ラッチ
１１  導線
１２  トランジスタ
１３  トランジスタ
１４  トランジスタ
１５  トランジスタ
１６  信号
１８  ヒューズ
１９  スイッチ手段
２０Ａ  トランジスタ
２０Ｂ  トランジスタ
２０Ｃ  トランジスタ
２１Ａ  トランジスタ
２１Ｂ  トランジスタ
２１Ｃ  トランジスタ
２２  第２センス増幅器（ＳＳＡ）
２３  ＲＷＤ（読取り書込みデータ）線
２４Ａ  ＭＤＱ対
２４Ｂ  ＭＤＱ対
２５Ａ  ＭＤＱ対
２５Ｂ  ＭＤＱ対
３６  オフチップ・ドライバ（ＯＣＤ）
２８Ａ  ＬＤＱ線対
２８Ｂ  ＬＤＱ線対
３０  ＳＭＤＱＳトランジスタ
３１  ＭＤＱＳトランジスタ
３２  ＳＭＤＱＳトランジスタ
３３  ＭＤＱＳトランジスタ
４０  回路要素
４１  第１回路ブロック
４２  導線
４３  回路構成要素
４４  導線
４６  トランジスタ
４７  トランジスタ
４９  ラッチ
５１  信号
５２  ヒューズ
５３  導線
５４  導線
５５  トランジスタ
５６  トランジスタ
５８  導線
６０  ラッチ
６２  信号
６３  ヒューズ
６５  回路要素
６６  回路要素
６７  回路要素
６８  回路要素
７０  導線
７１Ａ  トランジスタ
７１Ｂ  トランジスタ
７３  導線
７４Ａ  トランジスタ
７４Ｂ  トランジスタ
７６  導線
７７Ａ  トランジスタ
７７Ｂ  トランジスタ
７８Ａ  トランジスタ
７８Ｂ  トランジスタ
７９  導線
８０Ａ  トランジスタ
８０Ｂ  トランジスタ
８３  ラッチ
８５  ヒューズ
８８  冗長導線
９０  回路要素
９１  回路ブロック
９２  回路ブロック
９３  導線
９４  導線
９５  冗長導線
９６Ａ  トランジスタ
９６Ｂ  トランジスタ
９７Ａ  結合トランジスタ
９７Ｂ  結合トランジスタ
１０１  回路ブロック
１０２  回路ブロック
１０３  回路ブロック
１０４  回路ブロック
Ｉ３  ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003540716.tif 000007
【図７】
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【図８】
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