(57)【特許請求の範囲】
【請求項１】
周波数ｆの高速のクロックと該クロックに同期したｎビット単位のデータ信号を処理する半導体集積回路装置において、
前記クロックを１／Ｎに分周する分周器と、
引き続くＮ個の前記ｎビット単位のデータ信号を同時に出力することによりＮ×ｎビット単位のデータ信号に変換するデータ変換手段と、
１／Ｎに分周されたクロックを使用して、前記Ｎ×ｎビット単位のデータ信号を処理する主回路と、
ｆ／Ｎの周波数のクロックで動作する汎用のロジックテスタからテスト用のデータ信号を前記主回路に直接入力するテスト用データ信号入力端子と、
前記ロジックテスタからｆ／Ｎの周波数のクロックを前記主回路に直接入力するためのテスト用クロック入力端子と、
を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速のクロックで処理されたデータ信号を処理する半導体集積回路装置に関するもので、特に低速のクロックで動作を行う汎用ロジックテスタでその処理動作が正常か否かを測定するための半導体集積回路装置に関する。
【０００２】
【従来の技術】
ＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）用のリアルタイム画像処理などの１００〜２３０ＭＨｚの高速のクロックで処理されるとともに転送されるデータ信号を処理するＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）をロジックテスタで測定するには、該ＬＳＩが高速のクロックで動作を行うため、高速のクロックで動作を行う高速ロジックテスタの導入が不可欠である。しかしながら、該高速ロジックテスタは、高価であるので、前記ＬＳＩの生産工程でのテスト工程にかかるコストが高くなる。その結果、ＬＳＩの単価が高くなってしまう。
【０００３】
そこで、特開平９−２１１０７０号公報及び特開平９−２４３７１３号公報では、低速のクロックで動作を行うテスタを用いて高速動作試験を安定に実施することができるための回路を有した半導体集積回路装置及びその試験方法が提供されている。特開平９−２１１０７０号公報及び特開平９−２４３７１３号公報で提供される半導体集積回路装置の内部構成を示すブロック図を、それぞれ、図８、図１０に示す。
【０００４】
図８に示す半導体集積回路装置１００は、高速のクロックでデータ信号の処理動作を行う基本機能部１０１で処理されたデータ信号を、低速のクロックで動作を行うテスタ１１０で試験するための低速のクロックに応じたデータ信号に変換する出力変換部１０２が設けられている。この半導体集積回路装置１００によると、テスタ１１０より入力されたデータ信号を、テスタ１１０から入力される高速のクロック信号を用いて基本機能部１０１で処理する。基本機能部１０１で処理されたデータ信号は、図９のように、出力変換部１０２で測定周期に応じたデータ信号に変換するために、測定周期１周期毎にシフトレジスタ１０３に記憶させた４つのデータ信号をセレクタ１０４で選択して、テスタ１１０に出力する。
【０００５】
又、図１０に示す半導体集積回路装置は、外部から入力される低速のクロックΦＴに応じたデータ信号をシフトレジスタ１０５に入力する。このとき、シフトレジスタ１０５はクロック生成回路１０７より与えられるクロックΦＴで動作を行う。次に、シフトレジスタ１０５は、高速のクロックΦで動作を行い、クロックΦでデータ信号を処理する主回路１０６にクロック生成回路１０７より与えられるクロックΦに応じたデータ信号を主回路１０６に送出する。このとき、主回路１０６もクロック生成回路１０７より与えられるクロックΦで動作を行う。
【０００６】
【発明が解決しようとする課題】
しかしながら、特開平９−２１１０７０号公報で提供される半導体集積回路装置では、基本機能部１０１において高速のクロックで処理される４つのデータ信号のうち１つのデータ信号が出力変換部１０２で選択され、テスタ１１０に出力される。よって、前記４つのデータ信号をテスタ１１０に出力するには、前記４つのデータ信号を基本機能部１０１で４度処理する必要がある。
【０００７】
又、特開平９−２４３７１３号公報で提供される半導体集積回路装置では、外部からデータ信号を入力されるときと、主回路１０６にデータ信号を送出するときとで、シフトレジスタ１０５を動作させるためのクロックが変更される。そのため、周波数の違う２つのクロックΦ，ΦＴを入力するとともに、データ信号を入力するときとデータ信号を処理するときとでクロックを変更する必要がある。
【０００８】
このような問題を鑑みて、本発明は、高速のクロックに対応したデータ信号が入力されるとともに該データ信号を処理する半導体集積回路装置において、該半導体集積回路装置をテストする際に汎用のロジックテスタを使用してその処理動作のテストを行うことが可能なテスト機能を有する半導体集積回路装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体集積回路装置は、周波数ｆの高速のクロックと該クロックに同期したｎビット単位のデータ信号を処理する半導体集積回路装置において、前記クロックを１／Ｎに分周する分周器と、引き続くＮ個の前記ｎビット単位のデータ信号を同時に出力することによりＮ×ｎビット単位のデータ信号に変換するデータ変換手段と、１／Ｎに分周されたクロックを使用して、前記Ｎ×ｎビット単位のデータ信号を処理する主回路と、ｆ／Ｎの周波数のクロックで動作する汎用のロジックテスタからテスト用のデータ信号を前記主回路に直接入力するテスト用データ信号入力端子と、前記ロジックテスタからｆ／Ｎの周波数のクロックを前記主回路に直接入力するためのテスト用クロック入力端子と、を有することを特徴とする。
【００１０】
【発明の実施の形態】
本発明の実施形態について、図面を参照して説明する。図１は、本発明で使用する半導体集積回路装置（以下、ＬＳＩとする。）の内部構造を示すブロック図である。図２は、前記ＬＳＩ内に設けられるデータ信号変換部の内部構造を示すブロック図である。図４は、外部より入力されるデータ信号とデータ信号変換部より送出されるデータ信号の関係を示すタイムチャートである。
【００１１】
図１に示すＬＳＩ１は、画像データなどのｆＭＨｚ（本実施形態では、１００ＭＨｚとする。）のクロックで転送されるｎビット（本実施形態では、８ビットとする。）のデータ信号が入力される入力端子ＩＮと、周波数が１００ＭＨｚのクロックが入力されるクロック入力端子ＣＫと、１００ＭＨｚのクロックで動作を行うとともに外部から入力される前記データ信号をＮ倍（本実施形態では、２倍とする。）のビット数のデータ信号に分割するデータ信号変換部２と、外部から入力される前記クロックを１／Ｎ倍（本実施形態では、１／２倍とする。）に周波数を分周する分周器３と、分周器３から与えられるクロックでデータ信号変換部２から送出されるデータ信号を処理するとともに出力端子ＯＵＴに処理後のデータ信号を送出する主回路４と、分周器３から送出されるクロックを反転するインバータ６とを有し、分周器３より送出されるのクロック及びインバータ６より送出される反転したクロックがデータ信号変換部２に与えられる。
【００１２】
又、データ信号変換部２の動作について、図２のブロック図を用いて説明する。このデータ信号変換部２は、ＡＮＤ回路８，９，１２，１３と、ＯＲ回路１０，１４と、フリップフロップ１５，１６，１７，１８，１９より構成される。まず、ＡＮＤ回路９，１３に入力端子ＩＮに入力される８ビットのデータ信号が与えられる。このとき、ＡＮＤ回路９には、分周器３より直接５０ＭＨｚのクロックが送出される。又、ＡＮＤ回路１３には、インバータ６で反転したクロックが送出される。更に、ＡＮＤ回路８，１２は、それぞれ、フリップフロップ１５，１６の出力端子Ｑ１，Ｑ２からの信号が与えられる。ＡＮＤ回路８には、分周器３からの５０ＭＨｚのクロックがインバータ７を介して送出され、又、ＡＮＤ回路１２には、インバータ６からの反転したクロックがインバータ１１を介して送出される。
【００１３】
今、分周器３から出力されるクロックが図３（ｂ）のようなクロックであり且つ、図３（ａ）のようなデータ信号が入力端子ＩＮに入力されるとする。まず、分周器３から出力されるクロックがＨｉのとき、ＡＮＤ回路８及びＡＮＤ回路１３は、それぞれインバータ７，６を介してＬｏｗの信号が与えられるので、ＡＮＤ回路８，１３は、Ｌｏｗの信号をＯＲ回路１０，１４に送出する。又、前記クロックが直接与えられるＡＮＤ回路９及びインバータ６，１１を介して前記クロックが与えられるＡＮＤ回路１２が、それぞれＨｉの信号が与えられる。よって、ＡＮＤ回路９が、入力端子ＩＮから与えられるデータ信号をＯＲ回路１０に送出するとともに、ＡＮＤ回路１２は、フリップフロップ１６の端子Ｑ２から送出されるデータ信号をＯＲ回路１４に送出する。
【００１４】
このとき、ＯＲ回路１０は、ＡＮＤ回路８からＬｏｗの信号が、ＡＮＤ回路９から入力端子ＩＮからのデータ信号が送出されるので、このデータ信号をフリップフロップ１５の端子Ｄ１に送出する。又、ＯＲ回路１４は、ＡＮＤ回路１２からフリップフロップ１６の端子Ｑ２から送出されるデータ信号が、ＡＮＤ回路１３からＬｏｗの信号が送出されるので、端子Ｑ２からのデータ信号をフリップフロップ１６のＤ２に送出する。
【００１５】
次に、分周器３から出力されるクロックがＬｏｗのとき、ＡＮＤ回路８及びＡＮＤ回路１３は、それぞれインバータ７，６を介してＨｉの信号が与えられる。よって、ＡＮＤ回路８が、フリップフロップ１５の端子Ｑ１から送出されるデータ信号をＯＲ回路１０に送出するとともに、ＡＮＤ回路１３が、入力端子ＩＮから与えられるデータ信号をＯＲ回路１４に送出する。又、前記クロックが直接与えられるＡＮＤ回路９及びインバータ６，１１を介して前記クロックが与えられるＡＮＤ回路１２は、それぞれＬｏｗの信号が与えられる。よって、ＡＮＤ回路９，１２は、Ｌｏｗの信号をＯＲ回路１０，１４に送出する。
【００１６】
このとき、ＯＲ回路１０は、ＡＮＤ回路８からフリップフロップ１５の端子Ｑ１から送出されるデータ信号が、ＡＮＤ回路９からＬｏｗの信号が送出されるので、端子Ｑ１からのデータ信号をフリップフロップ１５のＤ１に送出する。又、ＯＲ回路１４は、ＡＮＤ回路１２からＬｏｗの信号が、ＡＮＤ回路１３から入力端子ＩＮからのデータ信号が送出されるので、このデータ信号をフリップフロップ１６の端子Ｄ２に送出する。
【００１７】
上記のような動作を行うことによって、フリップフロップ１５の端子Ｄ１に図３（ｃ）のようなデータ信号が与えられることになるとともに、端子Ｑ１より図３（ｄ）のようなデータ信号が送出されることになる。又、フリップフロップ１６の端子Ｄ２に図３（ｅ）のようなデータ信号が与えられることになるとともに、端子Ｑ２より図３（ｆ）のようなデータ信号が送出されることになる。
【００１８】
ところで、フリップフロップ１５，１６，１７は、それぞれの端子Ｃ１，Ｃ２，Ｃ３に、端子ＣＫに入力される１００ＭＨｚのクロック信号が与えられ、又、フリップフロップ１８，１９は、それぞれの端子Ｃ４，Ｃ５に、分周器３から送出される５０ＭＨｚのクロック信号が与えられる。前記フリップフロップ１６はＯＲ回路１４から送出されるデータ信号が端子Ｄ２に与えられるとともに、１００ＭＨｚのクロックに同期して、端子Ｑ２よりデータ信号をフリップフロップ１９の端子Ｄ５に送出する。
【００１９】
又、フリップフロップ１５は、ＯＲ回路１０から送出されるデータ信号が端子Ｄ１に与えられるとともに、１００ＭＨｚのクロックに同期して、端子Ｑ１よりデータ信号をフリップフロップ１７の端子Ｄ３に送出する。フリップフロップ１７は、フリップフロップ１８，１９の端子Ｑ４，Ｑ５からデータ伝送路ａ，ｂにデータ信号を同時に送出するために、フリップフロップ１８，１９の端子Ｄ４，Ｄ５にデータ信号を与えるタイミングを同時にするためのタイミング調整用の回路である。該フリップフロップ１７は、１００ＭＨｚのクロックに同期して、端子Ｑ３より図３（ｇ）のようなデータ信号をフリップフロップ１８の端子Ｄ４に送出する。このように、フリップフロップ１７を使用することにより、図３（ｄ）と図３（ｆ）との間に見られるデータ信号における１００ＭＨｚのクロック１周期分のズレを調整することができる。その後、フリップフロップ１８，１９がそれぞれ、５０ＭＨｚのクロックに同期して、端子Ｑ４，Ｑ５よりデータ伝送路ａ，ｂにデータ信号を同時に送出する。
【００２０】
このようなデータ信号変換部２を有するＬＳＩ１は、入力端子ＩＮに外部で１００ＭＨｚのクロックで処理されるとともに転送された８ビットのデータ信号が入力され、データ信号変換部２に送出される。このとき、データ信号変換部２は、図４（ａ）のような８ビットのデータ信号Ａ，Ｂ，Ｃ，Ｄが入力されたとき、上記のような動作を行うことによって、データ信号Ａ，Ｃがデータ伝送路ａに、データＢ，Ｄがデータ伝送路ｂに、それぞれ送出されるように前記８ビットのデータ信号を分割する。
【００２１】
このようにして、図４（ｂ）、（ｃ）のように、データ信号変換部２よりデータ伝送路ａ，ｂを介して、まず、データ信号Ａ，Ｂが主回路４に送出され、次に、データ信号Ｃ，Ｄが主回路４に送出される。即ち、主回路４には、１６ビットのデータ信号が与えられたことになる。更に、クロック入力端子ＣＫから入力された１００ＭＨｚのクロックは、分周器３で５０ＭＨｚのクロックに変換されて主回路４に与えられる。主回路４は、この５０ＭＨｚのクロックに同期して動作を行い、前記１６ビットのデータ信号を処理する。
【００２２】
更に、ＬＳＩ１は、汎用のロジックテスタ（以下、テスタとする。）より１６ビットのテスト用信号のうち８ビットの信号が入力される端子ＤＩａと、前記１６ビットのテスト用信号のうち残りの８ビット信号が入力される端子ＤＩｂと、テスタより５０ＭＨｚのクロックが入力される端子ＤＣ１と、分周器３から送出される前記５０ＭＨｚのクロックが出力される端子ＣＫＯとを有する。
【００２３】
このようなＬＳＩ１にテスタ５（図５）を接続して、主回路４の動作状態をテストするときの動作について説明する。テスタ５は、図５のように、ＬＳＩ１の端子ＤＩａ，ＤＩｂ，ＤＣ１，ＯＵＴに、端子ＤＯａ，ＤＯｂ，ＤＣ２，ＩＮがそれぞれ接続される。このとき、テスタ５の端子ＤＯａ，ＤＯｂより１６ビットのテスト用データ信号が８ビットずつ端子ＤＩａ，ＤＩｂに入力されるとともに、テスタ５の端子ＤＣ２から５０ＭＨｚのクロックがＬＳＩ１の端子ＤＣ１に入力される。端子ＤＩａ，ＤＩｂに入力されたデータ信号が、それぞれデータ伝送路ａ，ｂを介して主回路４に送出される。
【００２４】
主回路４は、端子ＤＣＫより入力された５０ＭＨｚのクロックに同期して動作を行うとともに、前記テスト用データ信号を処理して出力端子ＯＵＴに送出する。このようにして、出力端子ＯＵＴより主回路４で処理されたテスト用データ信号がテスタ５の端子ＩＮに出力される。このテスタ５に出力されたテスト用データ信号が、期待した値となるか否かによって、主回路４が正常に動作するか否かをテストする。
【００２５】
更に、ＬＳＩ１は、データ伝送路ａ，ｂから分岐してデータ信号変換部２で変換されたデータを出力するための出力端子ＭＯａ，ＭＯｂを有する。このようなＬＳＩ１のデータ信号変換部２が正常に動作するか否かをテストする方法について、図６及び図７を使用して説明する。
【００２６】
まず、１００ＭＨｚのクロックを分周器３で５０ＭＨｚで分周し、この５０ＭＨｚのクロックが端子ＣＫＯより出力される。この端子ＣＫＯより出力されるクロックが、クロック変換回路５０で図７（ａ）のような８ビットのテスト用のデータ信号に変換される。このテスト用のデータ信号は、１００ＭＨｚのクロックに同期させたとき、図７（ａ）のように、ＨｉとＬｏｗを順番に繰り返すデータ信号となる。このようなデータ信号を入力端子ＩＮに入力したとき、データ伝送路ａ，ｂには、それぞれ、図７（ｂ），（ｃ）のように、Ｈｉ，Ｌｏｗのみの信号が送出される。このデータ伝送路ａ，ｂに送出されるＨｉ，Ｌｏｗの信号がそれぞれ、端子ＭＯａ，ＭＯｂから出力される。このように、端子ＭＯａ，ＭＯｂより出力される信号をモニタ５１，５２で確認し、一方が常にグランドレベルであり、且つ他方が常に所定の電圧レベルであるとき、データ信号変換部２は正常に動作していると判断できる。
【００２７】
又、本実施形態では、１／２の分周器を用いたが、１／４の分周器を用いたとき、端子ＭＯａ，ＭＯｂから出力される信号の周波数を周波数カウンタなどで調べることによって、データ信号変換部が正常に動作を行っているか否かを判断することができる。
【００２８】
尚、本実施形態を説明するために使用した図面内の太線は、全て８ビットのデータ伝送路を表す。
【００２９】
【発明の効果】
本発明の半導体集積回路装置によると、該半導体集積回路装置内のデータ信号を処理する主回路が、高速のクロックを１／Ｎで分周したクロックに同期して動作を行うので、主回路の動作が正常か否かを検査するために、低速のクロックに同期して動作する汎用のロジックテスタを用いて検査することができる。又、高速のロジックテスタでなく汎用のロジックテスタでその処理動作を検査することができるので、テスト工程にかかるコストを抑えることができる。
【図面の簡単な説明】
【図１】本発明で使用するＬＳＩの内部構造を示すブロック図。
【図２】データ信号変換部の内部構造を示すブロック図。
【図３】データ信号変換部内の回路の動作を示すタイムチャート。
【図４】外部より入力されるデータ信号とデータ信号変換部より送出されるデータ信号の関係を示すタイムチャート。
【図５】図１に示すＬＳＩとテスタとの関係を示すブロック図。
【図６】図１に示すＬＳＩ内のデータ信号変換部を検査するときの構成を示すブロック図。
【図７】テスト用のデータ信号とデータ信号変換部より送出されるデータ信号の関係を示すタイムチャート。
【図８】従来使用されているＬＳＩの内部構造を示すブロック図。
【図９】図８に示すＬＳＩの動作を示すタイムチャート。
【図１０】従来使用されているＬＳＩの内部構造を示すブロック図。
【符号の説明】
１    半導体集積回路装置（ＬＳＩ）
２    データ信号変換部
３    分周器
４    主回路
５    汎用のロジックテスタ（テスタ）
６，７，１１    インバータ
８，９，１２，１３    ＡＮＤ回路
１０，１４    ＯＲ回路
１５，１６，１７，１８，１９    フリップフロップ
５０    クロック変換回路
５１，５２    モニタ
１００    半導体集積回路装置
１０１    基本機能部
１０２    出力変換部
１０３    シフトレジスタ
１０４    セレクタ
１０５    シフトレジスタ
１０６    主回路
１０７    クロック生成回路
１１０    テスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003597403.tif 000008
【図８】
0003597403.tif 000009
【図９】
0003597403.tif 000010
【図１０】
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