(57)【特許請求の範囲】
【請求項１】
直交周波数分割多重方式の伝送装置の伝送帯域変更方法において、
送信側では、送信側クロック発振器の出力をクロックレート変換して作成したクロックを、レート変換部、符号化部、ＩＦＦＴ部、ガード付加部、同期シンボル挿入部、直交変調処理部に供給する際、伝送帯域に応じてクロックレートを変更することで上記作成したクロックの周波数を切り換え、
受信側では、受信側クロック発振器の出力をクロックレート変換して作成したクロックと受信信号から検出した同期信号とに基づいて上記受信信号をＦＦＴ変換後、復号化処理し、該復号化処理により得られた出力データの状態に応じてクロックレートを変更することで上記作成したクロックの周波数を切り換え、
受信側で復調する伝送帯域を、送信側の上記伝送帯域に自動追随させることを特徴とする直交周波数分割多重方式の伝送帯域変更方法。
【請求項２】
直交周波数分割多重方式の伝送装置において、
送信側クロック発振器の出力をクロックレート変換して作成したクロックを、レート変換部、符号化部、ＩＦＦＴ部、ガード付加部、同期シンボル挿入部、直交変調処理部に供給するクロックレート変換部を送信装置に備え、
受信側クロック発振器の出力をクロックレート変換するクロックレート変換部と、該クロックレート変換部の出力と受信信号から検出した同期信号とに基づいて上記受信信号をＦＦＴ変換した後に復号化する信号処理部と、該信号処理部の出力データの状態に応じて上記クロックレート変換部を制御するデータ確認部を受信装置に備え、
受信側で復調する伝送帯域を、送信側の伝送帯域に自動追随させることを特徴とする直交周波数分割多重方式の伝送装置。
【請求項３】
請求項２記載の直交周波数分割多重方式の伝送装置において、
上記送信装置に接続され、電波使用状態を調べることにより得られた空き伝送帯域に応じて伝送帯域幅を決める回線状態監視部を備え、上記空き伝送帯域に応じて決まった上記伝送帯域幅でデータ伝送を行うことを特徴とする直交周波数分割多重方式の伝送装置。
【請求項４】
請求項２乃至３記載の直交周波数分割多重方式の伝送装置において、
ここで用いる変調方式をＱＡＭ方式としたことを特徴とする直交周波数分割多重方式の伝送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、直交周波数分割多重変調方式のディジタル伝送装置に関する。
【０００２】
【従来の技術】
近年、ヨーロッパやアメリカ及び日本では、テレビジョン放送のディジタル化が検討されているが、その変調方式としては、ＯＦＤＭ（Ｏｒｔｈｏｇｏｎａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）変調方式の採用が有力視されている。該ＯＦＤＭ変調方式は、マルチキャリア変調方式の一種で、多数のディジタル変調波を加え合わせたもので、このときの各キャリアの変調方式には、ＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）方式等が用いられる。
そして、このＯＦＤＭ信号を式で表現すると、以下のように表される。
まず、各キャリアのＱＰＳＫ信号をαｋ（ｔ）とすると、これは式（１）で表せる。
αｋ（ｔ）＝ａｋ（ｔ）×ｃｏｓ（２πｋｆｔ）＋ｂｋ（ｔ）×ｓｉｎ（２πｋｆｔ）  ……………（１）
ここで、ｋはキャリアの番号を示し、ａｋ（ｔ）、ｂｋ（ｔ）は、ｋ番目のキャリアのデータで、［−１］または［１］の値をとる。
次に、キャリアの本数をＮとすると、ＯＦＤＭ信号はＮ本のキャリアの合成であり、これをβｋ（ｔ）とすると、これは次の式（２）で表すことができる。
βｋ（ｔ）＝Σαｋ（ｔ）  ………………………………………………（２）
ここで、ｋ＝１〜Ｎ  の値をとる。
【０００３】
ＯＦＤＭ信号は、上記信号単位から構成される。  この信号単位シンボルは、例えば、有効サンプル１０２４サンプルのデータに、ガードインターバルデータ３２サンプルを付加した、１０５６サンプルのシンボル３９６組に、４組の同期シンボルを付加した全４００シンボルからなるフレームと呼ぶ、ストリーム単位の繰り返しで構成されている。
図６は、ＯＦＤＭ変復調装置の基本構成を示すブロック図である。
以下、ＯＦＤＭ変復調装置の構成と動作について、図７も用いて説明する。
連続的に入力されるデータＤｉｎは、レート変換部１でレート変換され、例えば４００シンボルからなるフレーム周期毎に、後述の同期シンボル期間に対応する４シンボル期間と、各情報シンボルにおける、２７３から７５２サンプルまでの期間に対応する不要キャリア用ブランクを除いた期間に、データＤｉｉとして出力される。
なおレート変換部１は、他の各部に同期シンボル期間の開始を示すＦＳＴ信号をフレーム周期である４００シンボル毎に出力する。
符号化部２Ｔは、入力データを符号化し、ＩとＱの２軸にマッピングした符号化データＲｆとＩｆを出力する。
【０００４】
ＩＦＦＴ（Ｉｎｖｅｒｓｅ  Ｆａｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ：逆フーリエ変換）部３Ａは、符号化データＲｆとＩｆを周波数成分と見なし、１０２４サンプルからなる時間軸信号ＲとＩに変換する。
ガード付加部３Ｂは、１０２４サンプルからなる信号ＲとＩの開始期間波形の例えば最初の３２サンプルの波形を１０２４サンプル後に付加し、合計１０５６サンプルの時間波形信号ＲｇとＩｇを出力する。
同期シンボル挿入部５は、当該情報シンボルｍ個ごとに、予めメモリ等に記憶された、例えば４シンボルからなる同期シンボルの挿入された信号ＲｓｇとＩｓｇを作成、出力する。
この信号は、直交変調処理部８にて直交変調され、図７の（ｂ）に示すようなフレーム構成のＯＦＤＭ変調波信号となり、送信側から受信側に送信される。
なお、クロック発振器１１からのクロックＣＫは各部に供給される。
送信されたＯＦＤＭ変調波は、受信側の直交復調処理部９にて、ベースバンドのＯＦＤＭ信号に直交復調され、時間軸信号Ｒ’ｓｇとＩ’ｓｇとなり出力される。
当該信号Ｒ’ｓｇとＩ’ｓｇは、同期検出器４に入力され、ここで同期シンボル群が検出され、フレーム周期を表すＦＳＴ’ｒパルスが各部に出力される。
また、時間軸信号Ｒ’ｓｇとＩ’ｓｇはＦＦＴ部３Ｃに入力され、時間波形信号から周波数成分信号Ｒ’ｆとＩ’ｆに変換される。
この信号Ｒ’ｆとＩ’ｆは、復号化部２Ｒで復号され、信号Ｄ’ｏが出力される。
そして、レート逆変換部７で連続したデータ信号Ｄｏｕｔに変換後、出力される。
【０００５】
次に、各部の詳細な構成、動作について述べる。
まず、レート変換部１の一例を図８に示し、説明する。
レート変換部１に入力されたクロックＣＫはＰＬＬ／ＶＣＯ１−２に入力され、ＰＬＬ／ＶＣＯ１−２は、Ｎ／Ｇ倍の周波数のクロックＣＫｍを出力する。
また、クロックＣＫは、ＦＳＴカウンタ１−４にも入力され、ここで送信側における処理のフレーム基準となるＦＳＴパルスを発生、出力する。
なお、このＦＳＴパルスは、ＦＩＦＯメモリ１−３のＷＲＳＴ端子とＲＲＳＴ端子に入力され、書込みと読出しのリセットの基準になる。
そして、入力された連続データＤｉｎは、シリアル／パラレル（Ｓ／Ｐ）変換器１−１にてパラレル信号となり、ＦＩＦＯメモリ１−３に入力され、ここで前述のごときブランク期間を有するデータ信号Ｄｉｉ（図７（ａ））が出力される。
【０００６】
次に、符号化部２Ｔの一例を図９に示し、説明する。
上記レート変換部１出力の信号Ｄｉｉは、マッピングＲＯＭ２−１，２−２に入力され、Ｉ，Ｑ軸の所定点の信号に変換される。  図７の（ａ）に示す、不要キャリアに相当する期間の信号は、選択器２−３，２−４にて”０”に置換され、前述の信号ＲｆとＩｆが作成される。  この選択器２−３，２−４は、上記クロックＣＫとＦＳＴパルスに基づきタイミングの定められたコントローラ２−５により制御される。
次に、ＩＦＦＴ変換部３Ａの一例を図１０に示し、説明する。
上記クロックＣＫとＦＳＴパルスとでタイミングを決められたコントローラ３Ａ−２により、ガード期間を含めたシンボル周期の信号を基準とし、上記入力信号ＲｆとＩｆを、上記時間波形信号ＲとＩに変換する。  これは、具体的には例えば、プレッシー社のＰＤＳＰ１６５１０等を用いれば実現できる。
【０００７】
次に、ガード付加部３Ｂの一例を図１１に示し、説明する。
ここに入力された上記信号ＲとＩは、１０２４サンプルだけ信号を遅延する遅延器３Ｂ−１，３Ｂ−２と選択器３Ｂ−３，３Ｂ−４にそれぞれ入力され、各選択器３Ｂ−３，３Ｂ−４において、１から１０２４サンプル目までは遅延されない信号ＲとＩが、１０２５サンプルから１０５６サンプル目までは遅延器３Ｂ−１，３Ｂ−２で１０２４サンプル遅延された信号が選択され、出力される。
その結果、出力される１シンボルが１０５６サンプルからなる信号Ｒｇ，Ｉｇは、１０２５サンプル目から１０５６サンプル目に１サンプルから３２サンプル間の時間波形が付加される。  この選択器３Ｂ−３，３Ｂ−４は、上記クロックＣＫとＦＳＴパルスとでタイミングを決められたコントローラ３Ｂ−５によって制御される。
次に、同期シンボル挿入部５の一例を図１２に示し、説明する。
上記クロックＣＫとＦＳＴパルスによってタイミングを決められたコントローラ５−５によって制御されるＲＯＭ５−１，５−２は、前述の同期シンボル信号をＦＳＴパルスに応じたタイミングで発生する。
同様に、クロックＣＫとＦＳＴパルスとでタイミングを決められたコントローラ５−６により制御される選択器５−３，５−４は、上記ガード付加部３Ｂで作成されたガード付時間信号ＲｇとＩｇの現段階では無信号期間である、４シンボル期間のみ、ＲＯＭ５−１，５−２からの同期シンボル信号を選択して出力する。その結果、同期シンボル信号の挿入された、図７の（ａ）に示す時間波形信号ＲｓｇとＩｓｇが出力される。
【０００８】
ここで、図７の（ｂ）に記載のＮＵＬＬシンボルは、同期シンボル群の存在を大まかに見つけるためのもので、このシンボル期間は信号を一切出力しない。  また、ＳＷＥＥＰシンボルは、各シンボルの切り替わり点を正確に求めるためのものであり、１シンボル期間に伝送帯域の下限周波数から上限周波数に変化する波形からなる。
そして、直交変調処理部８のＤ／Ａ変換器８１において、上記時間波形信号の実数部信号Ｒｓｇと虚数部信号ＩｓｇのＤ／Ａ変換を行ない、直交変調器８２で実数部信号に対してはローカル発振器８３からの周波数ｆｃのキャリア信号で、一方、虚数部信号に対してはローカル発振器８３の周波数ｆｃのキャリア信号を９０°移相した信号で直交変調し、これらの信号を合成しＯＦＤＭ信号を得る。
【０００９】
次に、受信側の構成、動作について説明する。
まず、前述伝送されたフレーム構成の信号が直交復調処理部９に入力される。ここでの処理は、送信側とは逆に、直交復調器９１にて、電圧制御発振器９３のキャリア信号で復調したものを実数部信号、９０°移相したキャリア信号で復調した出力を虚数部信号として取り出すものである。  これら実数部、虚数部の各復調アナログ信号は、Ａ／Ｄ変換器９４にてディジタル信号に変換される。
次に、同期検出器４の一例を図１３に示し、説明する。
上記直交復調されたディジタル信号Ｒ’ｓｇとＩ’ｓｇは、ＮＵＬＬ終了検出器４−１とＳＷＥＥＰ演算部４−２とに入力される。
ＮＵＬＬ終了検出器４−１は、フレーム構成のシンボル群の中から、無信号の期間であるＮＵＬＬシンボルを検出し、同期シンボルの大まかな位置を検出し、ＮＵＬＬ終了時点から図示しないタイマ回路にてＳＷＥＥＰシンボル開始時期を推定してＳＷＥＥＰ期間フラグパルスを出力する。
ＳＷＥＥＰ演算部４−２は、ＳＷＥＥＰ期間フラグパルスを参照し、ＮＵＬＬシンボルの後に存在するＳＷＥＥＰシンボルによって、各シンボルの正確な切り替わりタイミングを捜索する。具体的には、予めＳＷＥＥＰシンボルのパターンを内蔵メモリに記憶しておき、入力されたＯＦＤＭ信号と該メモリに記憶された信号を相関演算し、メモリの信号パターンとＯＦＤＭ信号のパターンが一致した時点で、一致パルスをフレームカウンタ４−４のリセット端子に入力する。
【００１０】
フレームカウンタ４−４は、カウント数がフレーム周期を構成する値、例えば４２２４００（＝１０５６×４００）に到達すると、その値を０に戻すとともに、フレーム開始時期を示すＦＳＴｒパルスを出力し、再びカウントを開始する。
以後は、一定カウント、即ちフレーム開始点毎にＦＳＴｒパルスが出力され、フレーム開始時期を示す。  受信側では、このＦＳＴｒパルスをＦＦＴ部３Ｃ、復号化部２Ｒ、レート逆変換部７における開始タイミングとする。
ＦＦＴ変換部５は、ＦＳＴｒパルスを基にシンボルを区切り、フーリエ変換を行うことでＯＦＤＭ復調を行い、上記周波数成分信号Ｒ’ｆとＩ’ｆを出力する。
復号化部２Ｒは、例えばＲＯＭテーブル手法にて、これら信号Ｒ’ｆとＩ’ｆを識別し、復号化信号Ｄ’ｏを算出する。
レート逆変換部７は、上記クロックＣＫｒとＦＳＴｒパルスによって動作タイミングが決定され、レート変換部１の構成を反転（逆に）した構成である。
ところで、伝送されるＯＦＤＭ信号の帯域幅は、ベースバンド信号Ｒｓｇ，Ｉｓｇの帯域の２倍となる。  ベースバンド信号Ｒｓｇ，Ｉｓｇの帯域は、ＩＦＦＴ部３Ａに入力するキャリアに相当するデータに依存して決定される。
【００１１】
ここで、ＩＦＦＴ部３Ａの動作について、図１４を使い説明する。
周波数成分である信号Ｒｆは、周期１／Ｓのクロックに同期し順次入力される。
１番目のデータｆ０は、直流成分であるキャリア０の振幅レベルを決定する。２番目のデータｆ１は、周期１０２４／Ｓのキャリア１の振幅レベルを決定し、３番目のデータｆ２は、周期５１２／Ｓのキャリア２の振幅レベルを決定する。
このようにして入力された最高周波数成分がＩＦＦＴ変換によって作成される時間波形の最高周波数、すなわち帯域幅を決定する。
なお、このようにして個別の振幅を決定されて変換作成された各キャリアは、これらが総加算されて、時間波形信号Ｒが作成される。
ただし、この時間波形信号Ｒは、計１０２４サンプルのデータから構成されており、各サンプルデータは周期１／Ｓのクロックに同期して出力される。即ち、キャリア１は、入力クロック周期の１０２４倍の周波数となる。
【００１２】
【発明が解決しようとする課題】
以上説明した従来構成の伝送装置において、伝送帯域幅の変更を行なう場合、以下の部分の変更が必要となる。
１）伝送容量の変更に伴い、送信側のレート変換部１のＰＬＬ／ＶＣＯ１−４のＮ／Ｇ特性。
２）送信側の符号化部２Ｔにおいて、不要キャリア振幅を０にするため置換する０の期間の変更をするコントローラ２−５の制御特性。
３）帯域変更に伴い、送信側の同期挿入部５において、ＳＷＥＥＰシンボルに対応する周波数パターンを記憶しているＲＯＭ５−１，５−２のデータ。
４）受信側の同期検出器４のＳＷＥＥＰ演算部４−２の内蔵メモリに記憶されたＳＷＥＥＰシンボルパターン。
５）受信側のレート逆変換部７のＰＬＬ／ＶＣＯ特性。
このように従来の伝送装置では、伝送帯域幅を変更しようとしても、送信側と受信側の双方で変更しなければならない部分が多く、また、送信側で行った帯域可変処理に受信側が追随しないため、伝送帯域幅を容易に、かつ瞬時に変更することができない。
本発明はこれらの欠点を除去し、帯域幅の可変を容易に行える伝送システムの実現を目的とする。
【００１３】
【課題を解決するための手段】
本発明は、上記目的を達成するため、送信側において各部に供給するクロックレートを変更し、受信側では、受信信号から検出した同期信号と受信側クロックを分周して作成したフレーム信号とを位相比較し、その結果により受信クロック発振部のクロック周波数を制御し、受信側で復調する帯域を送信側の帯域に自動追随させて伝送帯域を可変するようにしたものである。
即ち、送信側のＩＦＦＴ変換において、ｎ番目のデータｆｎは、ｎ番目のキャリアの周期１０２４／（ｎ・Ｓ）の振幅レベルを決定する。  ここで、ＩＦＦＴ変換部に供給されるクロックの周期を変更すれば、ｎ番目のキャリアの周波数も変更される。伝送帯域幅は、発生するキャリアの最高周波数で決定される。
すなわち、帯域の可変が、クロックの周期を変更することにより実現できる。また、クロックの周期の変更でシンボル周期も変更され、このシンボル数で決定されるフレーム周期も変更される。
受信側では、受信信号から検出したＮＵＬＬシンボルとＳＷＥＥＰシンボルの周期、すなわち、送信側のフレーム周期と、フレームカウンタで定められているＦＳＴｒ周期とを比較し、差分を解消するように、受信側クロックの周期を制御する。
これにより、送信側で行った帯域可変処置に自動追随する伝送システムを構築できる。
【００１４】
【発明の実施の形態】
本発明の帯域可変伝送システムの一実施例の全体ブロック構成を図１に示し、説明する。
送信側において、クロック発振器１１のクロック出力端子は、クロックレート変換部１０に接続される。  クロックレート変換部１０のクロック出力端子は、レート変換部１、符号化部２Ｔ、ＩＦＦＴ部３Ａ、ガード付加部３Ｂ、同期シンボル挿入部５、直交変調処理部８の各クロック端子に接続される。
受信側において、同期検出器１５の出力ＶＣは、電圧制御クロック発振器１２の端子ＶＣに接続される。  同期検出器１５の出力ＦＳＴｒは、ＦＦＴ部３Ｃ、レート逆変換部７のＦＳＴ端子に接続される。  電圧制御クロック発振器１２の出力ＣＫｒは、ＦＦＴ部３Ｃ、レート逆変換部７、直交復調処理部９、同期検出器１５のクロックＣＫ端子に接続される。
【００１５】
まず、送信側における帯域可変処理動作について説明する。
伝送帯域幅の変更を行う場合、クロックレート変換部１０において、クロック発振器１１からのクロックＣＫを、変更する帯域幅に応じたレートのクロックに変換する。  すなわち、クロックレート変換部１０は、クロックＣＫのレートの（Ｖ／ＮＲ）倍したレートのクロックＣＫｄを出力する。
ここで、レート変換部１から出力される前述のフレーム周期パルスＦＳＴは、例えば、上記クロックＣＫｄの１０５６×４００カウント毎に出力されるため、クロックＣＫｄとフレーム周期パルスＦＳＴとを基準に動作する符号化部２Ｔ、ＩＦＦＴ部３Ａ、ガード付加部３Ｂ、同期シンボル挿入部５、直交変調処理部８では、それぞれサンプルレートが（Ｖ／ＮＲ）倍となった出力データを、それぞれ（ＮＲ／Ｖ）倍の期間をかけて出力することになる。
また、レート変換部１内のＰＬＬ／ＶＣＯ１−４（図８）は、入力するクロックレートが（Ｖ／ＮＲ）倍になるため、Ｎ／Ｇの比率のクロックＣＫｍも（Ｖ／ＮＲ）倍となり、取り込まれるデータＤｉｎのレートも（Ｖ／ＮＲ）倍になる。
ここで、例えば、（Ｖ／ＮＲ）を１／２とした場合について説明する。
この場合、ＩＦＦＴ部３Ａにおいて、サンプルクロックＣＫｄが１／２になると各キャリア間隔は１／２に、またシンボル周期は２倍になる。
このとき、キャリアの本数を変更していないため、（Ｖ／ＮＲ）が１／２の本例の場合、帯域幅は、キャリア間隔×キャリア本数で決定され、半分となる。
即ち、クロックレートを（Ｖ／ＮＲ）倍にすることにより、帯域幅を（Ｖ／ＮＲ）倍に変更することができる。
【００１６】
次に、受信側における帯域可変処理動作について説明する。
同期検出器１５は、前述のようにして、入力された信号Ｒ’ｓｇとＩ’ｓｇから検出したＮＵＬＬ期間を基準としてＳＷＥＥＰシンボルを探し、受信フレーム周期を示す一致パルスと位相比較してクロックＣＫｒｃの周波数を制御する。また、このクロックＣＫｒｃを、例えば１０５６×４００カウントして作成したフレーム周期パルスＦＳＴｒｃを出力する。
ここで、ＦＦＴ部３Ｃ、レート逆変換部７は、このパルスＦＳＴｒｃとクロックＣＫｒｃにより動作するため、送信側でのサンプルレートがＶ／ＮＲ倍されている場合、ＦＳＴｒｃパルスとの位相比較基準である一致パルスは、ＮＲ／Ｖ倍の周期であるから、このクロックＣＫｒｃが、通常時のＶ／ＮＲ倍の周波数にまで変更された場合に、ＦＳＴｒｃパルスと一致パルスの周期及び位相が合致する。
【００１７】
図２に、この同期検出器１５の具体的構成を示し、説明する。
入力される信号Ｒ’ｓｇとＩ’ｓｇは、ＮＵＬＬ終了検出器１５−１とＳＷＥＥＰ演算部１５−２に入力される。  ＮＵＬＬ終了検出器１５−１出力であるＳＷＥＥＰ期間フラグパルスは、ＳＷＥＥＰ演算部１５−２のＳＴ端子に入力される。
ＮＵＬＬ終了検出器１５−１、ＳＷＥＥＰ演算部１５−２、フレームカウンタ１５−４のＣＫ端子には、クロックＣＫｒｃが入力される。
ＳＷＥＥＰ演算部４−２の出力である一致パルスは、ＰＬＬ１５−３のＲ端子に入力される。
また、クロックＣＫｒｃを１０５６×４００数えるフレームカウンタ１５−４の出力ＦＳＴｒｃは、後段の回路およびＰＬＬ１５−３のＶ端子に入力される。
ＰＬＬ１５−３は、Ｖ端子とＲ端子にそれぞれ入力されるパルスの位相に応じて電圧が変化する信号ＶＣを出力する。
そして、電圧制御型のクロック発振器１２は、同期検出器１５から印加される上記信号ＶＣの電圧の高低に応じて、即ち、送信側のクロックＣＫｄのクロックレート変換に応じて、出力するクロックＣＫｒｃの周波数を上下させる。
以上説明した処理によって、受信側において用いるクロックＣＫｒｃとフレーム周期パルスＦＳＴｒｃを、送信側において変更したクロックＣＫｄとフレーム周期パルスＦＳＴに追随させることができる。
【００１８】
次に、本発明の帯域可変伝送システムの第２の実施例のブロック構成を図３に示し、上記図１と異なる部分を中心にして説明する。
受信側のクロック発振器１６の出力クロックＣＫｒｃは、クロックレート変換部１７に入力される。クロックレート変換部１７の出力クロックＣＫｒｃは、ＦＦＴ部３Ｃ、レート逆変換部７、データ確認部１８のＣＫ端子に接続される。
データ確認部１８のＦＳＴ端子には、同期検出器１５のＦＳＴｒｃパルスが入力され、Ｄ端子には復号化部２Ｒの出力Ｄ’ｏが入力される。
前述の如く、送信側で伝送帯域幅を、Ｖ／ＮＲ（例えば、１／２）にした場合、キャリア本数を変更しないため、キャリア間隔はＶ／ＮＲになる。
ここで、受信側において、元々のクロックレートでＦＦＴ変換動作を行うと、即ち、キャリア間隔が１倍のままＦＦＴ変換を行うと、その結果として復号化部２Ｒから得られる出力Ｄ’ｏは、１本おきに”０”となる歯抜け状態となる。また、逆に送信側のクロックレートが１倍で、受信側がＶ／ＮＲ倍のクロックレートで動作すると、復号化部２Ｒから得られる出力Ｄ’ｏは、周波数の高い方のキャリアのデータが無い状態となってしまう。
そこで、データ確認部１８にて、この出力Ｄ’ｏの状態を調べ、送信側におけるクロックレートの変更状態を確認する。
【００１９】
そして、データ確認部１８では、受信側におけるクロックレートが、送信側のクロックレート変更に対応するクロックレートになる様、クロックレート変換部１７に対し、クロックレートの変更を指示する制御信号を出力する。
これにより、クロックレート変換部１７は、受信側におけるクロックＣＫｒｃをデータ確認部１８からの制御信号に基づき、送信側のクロックレート変更に対応したクロックレートに変更する。
ここで、送信側のクロックレート変換を、単純な１／２倍や１／３倍等とすることにより、受信側のデータ確認部１８の確認動作において、誤検出することが少なくなる。
以上説明した構成によって、受信側において用いるクロックＣＫｒｃとフレーム周期パルスＦＳＴｒｃを、送信側において変更したクロックＣＫｄとフレーム周期パルスＦＳＴに追随させることができる。
【００２０】
次に、本発明の帯域可変伝送システムの第３の実施例のブロック構成を図４に示す。これは、図１の構成に、レート変換部１７とデータ確認部１８を追加した構成であり、動作説明を省略する。
ここで、クロックレート変換部１０，１７は、論理素子による分周動作のみにより、クロックレートを、１／２，１／３，１／４等に変える機能のみとする。これは、受信側の電圧制御型のクロック発振器１２の周波数変化幅が狭い範囲でしか可変できない場合に、主に用いられる構成である。
次に、本発明を適用した帯域自動可変伝送システムの構成を図５に示す。
回線状態監視装置１０６は、使用する回線の電波使用状態を調べ、空き具合に応じて使用する周波数と使える帯域幅を決定するもので、切換制御信号Ｓ１を帯域可変変調装置１０１の制御端子に出力する。また、切換制御信号Ｓ２を周波数変換送信装置１０２の制御端子に出力する。
帯域可変変調装置１０１、周波数変換送信装置１０２は、図１、図３、図４の送信側の構成を大きくブロック化して示したもので、帯域可変変調装置１０１はレート変換部１〜同期シンボル挿入部５等に対応し、周波数変換送信装置１０２は、直交変調処理部８に対応する。いずれも、外部から切換コントロール可能な機能が付加されたものである。
また、帯域可変復調装置１０４は、キャリアの有無等の復調状態から切換制御信号Ｓ３を、周波数変換受信装置１０３に送る。
周波数変換受信装置１０３、帯域可変復調装置１０４は、図１、図３、図４の受信側の構成を大きくブロック化して示したもので、周波数変換受信装置１０３は直交復調処理部９に対応し、帯域可変復調装置１０４はＦＦＴ部３Ｃ〜レート逆変換部７等に対応するものである。
【００２１】
以下、この動作について述べる。
まず、伝送開始に先立ち、送信側では、回線状態監視装置１０６により、使用回線の電波使用状態を調べ、回線の空き具合に応じて、使用する周波数と使える帯域幅を決定する。
そして、切換制御信号Ｓ１により使用する帯域幅を、切換制御信号Ｓ２により使用する周波数を、それぞれ帯域可変変調装置１０１、周波数変換送信装置１０２に指定する。
これにより、帯域可変変調装置１０１では、使用する帯域幅になるよう、前述のようなクロックレート変更が行われ、使用する帯域幅になる。  また、周波数変換送信装置１０２では、使用する周波数となるように、ローカル発振周波数が制御され、使用する周波数となる。  そして、使用する周波数、帯域幅となった送信信号が、受信側に送出される。
一方、受信側では、帯域可変復調装置１０４において、全てのキャリアが存在しない状態、キャリアの一部のみが存在する状態、予定したキャリアがおおよそ存在する状態のいずれであるかを判別し、対応する切換制御信号Ｓ３を周波数変換受信装置１０３に出力する。
周波数変換受信装置１０３では、この切換制御信号Ｓ３によって、受信周波数が切換えられ、送信側からの送信信号を受信できるようになる。
これら構成をとることで、空きチャネルを自動探索してその空き帯域に応じた伝送帯域幅でデータ伝送を行うシステムを構築できる。
【００２２】
ここで、図１５に、クロックレートを１倍とした場合のフレーム周期時間と、その際の周波数成分の関係を示す。  また、図１６に、クロックレートを高めた場合のフレーム周期時間と、その際の周波数成分の関係を示す。
前述のように、クロックレートを１／２に下げればフレーム周期は２倍になるが、周波数帯域は１／２になる。
従って、図１５の場合の１チャネル（ｃｈ）分の帯域を、図１６の場合は、別個に利用することができる。
つまり、図５に示す伝送システムにおいて、送信および受信周波数を、１／２ｃｈ単位に変更できる周波数変換送信装置１０２と、周波数変換受信装置１０３とを組み合わせる。
これにより、１ｃｈ分の帯域を複数伝送に利用することができるようになり、限られた伝送帯域を有効に利用することができる。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、送信側にてクロックレートを変更することで帯域可変は可能となり、かつ、受信側はその変更に自動的に追尾する伝送システムを実現できる。
【図面の簡単な説明】
【図１】本発明のデータ伝送システムの全体構成を示すブロック図
【図２】本発明で用いる同期検出器１５の構成を示すブロック図
【図３】本発明の他のデータ伝送システムの全体構成を示すブロック図
【図４】本発明の他のデータ伝送システムの全体構成を示すブロック図
【図５】本発明を適用した帯域自動可変伝送システムの全体構成を示すブロック図
【図６】従来のデータ伝送システムの全体構成を示すブロック図
【図７】本発明の各部の波形タイムチャートおよびフレーム構成波形図
【図８】レート変換部１の構成を示すブロック図
【図９】符号化部２Ｔの構成を示すブロック図
【図１０】ＩＦＦＴ部３Ａの構成を示すブロック図
【図１１】ガード付加部３Ｂの構成を示すブロック図
【図１２】同期シンボル挿入部５の構成を示すブロック図
【図１３】同期検出器４の構成を示すブロック図
【図１４】ＩＦＦＴ部３Ａの動作を説明する図
【図１５】クロックレート１倍の場合のフレーム周期時間と周波数成分の関係を示す図
【図１６】クロックレートのアップ時のフレーム周期時間と周波数成分の関係を示す図
【符号の説明】
１：レート変換部、２Ｔ：符号化部、３Ａ：ＩＦＦＴ部、３Ｂ：ガード付加部、５：同期シンボル挿入部、３Ｃ：ＦＦＴ部、２Ｒ：復号化部、７：レート逆変換部、８：直交変調処理部、９：直交復調処理部、１０，１７：クロックレート変換部、１１，１２，１６：クロック発振器、１５：同期検出器、１８：データ確認部、１５−１：ＮＵＬＬ終了検出器、１５−２：ＳＷＥＥＰ演算部、１５−４：フレームカウンタ、１５−３：ＰＬＬ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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