(57)【特許請求の範囲】
【請求項１】
クロック信号を伝搬するためのクロック配線と同じ層に前記クロック配線に沿って一対のシールド配線を設け、前記一対のシールド配線の線幅を変えることによりクロック信号の前記クロック配線における伝搬遅延時間を調整することを特徴とするクロック伝搬遅延時間の調整方法。
【請求項２】
クロック信号を伝搬するためのクロック配線と同じ層に前記クロック配線に沿って一対のシールド配線を設け、前記クロック配線の線幅および前記一対のシールド配線の線幅を変えることによりクロック信号の前記クロック配線における伝搬遅延時間を調整することを特徴とするクロック伝搬遅延時間の調整方法。
【請求項３】
クロック信号を伝搬するためのクロック配線と同じ層に前記クロック配線に沿って一対のシールド配線を設け、前記クロック配線の幅および前記シールド配線の幅それぞれを一定とし、前記クロック配線により分配されるクロック信号の複数の回路それぞれへの伝搬遅延時間が等しくなるようにクロック配線の長さおよび介在するクロックドライバを決定した後に、クロック信号の前記複数の回路それぞれへの伝搬遅延時間を評価し、前記シールド配線の線幅を変えてクロック信号の前記複数の回路それぞれへの伝搬遅延時間が等しくなるようにすることを特徴とするクロック伝搬遅延時間の調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック配線構造およびクロック伝搬遅延時間の調整方法に関し、特に半導体集積回路のクロック配線構造およびこのクロック配線構造を用いたクロック伝搬遅延時間の調整方法に関する。
【０００２】
【従来の技術】
現在、半導体集積回路はクロックに同期した同期式回路が主流になっている。しかし、近年の回路の高集積化高速化に伴い、クロック分配に関して問題点が指摘され、それらを解決するための様々な手法が提案されている。
【０００３】
例えば、同期式回路におけるクロック信号は、その性質上、回路内のすべてのＦＦ（フリップフロップ回路）等に同時に到達することが要求される。現実には、設計、製造、使用に関する様々な要因のために、クロックスキューと呼ばれる到達時刻のバラツキが生じる。クロックスキューは、クロックの高速化の妨げになるだけでなく、回路の誤動作の原因にもなる。
【０００４】
クロックの高速化に伴い、クロックスキューの性能に与える影響が相対的に大きくなるため、クロックスキューはできるだけ小さくすることが必要である。クロックスキューを合わせるため、クロック分配元から供給先までの配線長を合わせたり、遅延素子としてバッファなどを挿入するということが行われている。しかし、配線長を合わせる方法では冗長なクロック配線が発生し、遅延素子を挿入する方法では、きめ細かな調整ができないといった問題点があった。
【０００５】
例えば、特開平４−３２６４１１号公報のクロック分配回路では、このような問題点に関して、クロック配線の配線幅を変えて、配線容量と配線抵抗を調整することでクロックスキューを調整できるようにしている。図７に特開平４−３２６４１１におけるクロック分配回路の構成ブロック図を示す。クロック発生回路３０に接続されたクロックドライバ４１−１〜４１−ｎには、出力側に配線幅の調整可能なクロック配線４２−１〜４２−ｎを有し、その先に回路ブロック５０−１〜５０−ｎが接続されている。そして、クロック配線４２−１〜４２−ｎの配線幅を調整し、各クロックドライバ４１−１〜４１−ｎと各回路ブロック５０−１〜５０−ｎ間の伝搬遅延時間が等しくなるようにし、低クロックスキューを実現している。
【０００６】
次に、特開平１１−１７５１８３号公報の半導体集積回路におけるクロック分配回路では、図８のようにクロック配線２１の両サイドにシールド配線２０を設け、さらにクロック配線２１を段階的に細くしてテーパリングをつけ、クロック配線２１の各幅での配線容量Ｃ１１、Ｃ１２、Ｃ１３を段階的に小さくしていくことができる。これにより、クロック分配回路のクロック配線容量のばらつきを吸収し、クロックスキューの調整を行う。
【０００７】
【発明が解決しようとする課題】
特開平４−３２６４１１号公報のクロック分配回路では、クロック配線の周囲にシールド配線が設けられていないため、周囲の他の信号配線により、クロック配線の配線容量が変動するため、クロック信号の遅延計算に誤差が生じやすいという欠点があり、電磁ノイズの影響を受けやすいという問題点もある。また、クロック配線の配線幅を変えて配線抵抗を変えてしまうために、定電圧源に接続されている場合に電流値も変化してしまうという問題点もある。
【０００８】
特開平１１−１７５１８３号公報の半導体集積回路におけるクロック分配回路では、クロック配線１５の配線幅を調整するだけなので、配線容量を小さくすると配線抵抗も大きくなるため、遅延時間調整の効果が小さく、配線幅の変更による配線抵抗の変化に従って電流値も変化してしまう問題点もある。また、シールド配線２０はクロック配線２１の両サイドのみであるため、下層の他の信号配線によるクロック配線２１の配線容量の変動や電磁ノイズの影響を受けやすいといった問題点がある。
【０００９】
本発明の目的は、以上の問題点を解決するクロック配線構造およびクロック伝搬遅延時間の調整方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明のクロック配線構造は、一の層に設けられたクロック信号を伝搬するためのクロック配線（図１の１）と、前記一の層に前記クロック配線に沿ってその両側に設けられた一対の同層シールド配線（図１の２）とを含み、前記クロック配線に必要な伝搬遅延時間に従って前記一対のシールド配線の線幅が調整されていることを特徴とする。
【００１１】
本発明のクロック配線構造は、一の層に設けられたクロック信号を伝搬するためのクロック配線（図１の１）と、前記一の層に前記クロック配線に沿ってその両側に設けられた一対の同層シールド配線（図１の２）とを含み、前記クロック配線に必要な伝搬遅延時間に従って前記クロック配線の線幅および前記一対のシールド配線の線幅が調整されていることを特徴とする。また、本発明のクロック配線構造は、前記一の層の下層および上層またはこれらのいずれかの層に前記クロック配線および前記一対のシールド配線に沿って設けられた隣接層シールド配線を含むようにすることもできる。
【００１２】
本発明のクロック伝搬遅延時間の調整方法は、クロック信号を伝搬するためのクロック配線（図１の１）と同じ層に前記クロック配線に沿って一対のシールド配線（図１の２）を設け、前記一対のシールド配線の線幅を変えることによりクロック信号の前記クロック配線における伝搬遅延時間を調整することを特徴とする。
【００１３】
本発明のクロック伝搬遅延時間の調整方法は、クロック信号を伝搬するためのクロック配線（図１の１）と同じ層に前記クロック配線に沿って一対のシールド配線（図１の２）を設け、前記クロック配線の線幅および前記一対のシールド配線の線幅を変えることによりクロック信号の前記クロック配線における伝搬遅延時間を調整することを特徴とする。
【００１４】
本発明のクロック伝搬遅延時間の調整方法は、クロック信号を伝搬するためのクロック配線（図１の１）と同じ層に前記クロック配線に沿って一対のシールド配線（図１の２）を設け、前記クロック配線の幅および前記シールド配線の幅それぞれを一定とし、前記クロック配線により分配されるクロック信号の複数の回路それぞれへの伝搬遅延時間が等しくなるようにクロック配線の長さおよび介在するクロックドライバを決定（図５のＳ１、Ｓ２）した後に、クロック信号の前記複数の回路それぞれへの伝搬遅延時間を評価（図５のＳ３、Ｓ４）し、前記シールド配線の線幅を変えてクロック信号の前記複数の回路それぞれへの伝搬遅延時間が等しくなるようにする（図５のＳ５）ことを特徴とする。
【００１５】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
図１は、本発明の実施の形態の半導体集積回路のクロック配線構造を示す部分斜視図である。
【００１７】
図１において、クロック配線１の両側には一対のシールド配線２が平行に配置され、クロック配線１とシールド配線２の下層にシールド配線３が平行に設けられている。シールド配線２、３は半導体集積回路のグランドに接続されている。
【００１８】
なお、クロック配線１およびシールド配線２より下側には、シールド配線３の部分を除いて絶縁物で充たされているが、図１は絶縁物を省略して示している。また、クロック配線１およびシールド配線２、３は一部分のみを切断して示しある。一般には、クロック配線１は、長く延在し、途中に屈曲部、分岐部を含む場合も多いが、シールド配線２もクロック配線１が屈曲すれば、これに従って屈曲し、クロック配線１が分岐すればこれに従って分岐し、クロック配線１に沿って配線される。シールド配線３も同様にクロック配線１およびシールド配線２に沿って配線される。
【００１９】
図３（ａ）〜（ｅ）は、図１に示す半導体集積回路のクロック配線構造の平面図である。
【００２０】
図３（ａ）は、配線設計時に基準とするクロック配線構造で、クロック配線１は幅Ｗ１で形成し、シールド配線２は幅Ｗ２で形成する。図３（ｂ）は、図３（ａ）の基準クロック配線構造に対しシールド配線２の幅を広げた場合で、クロック配線１は幅Ｗ１で形成し、シールド配線２は幅Ｗ３で形成する。図３（ｃ）はシールド配線２の幅をＷ４に狭めた場合である。幅Ｗ３＞幅Ｗ２＞幅Ｗ４で、図３（ｂ）のクロック配線１の配線容量は、図３（ａ）のものより大きく、図３（ｃ）のクロック配線１の配線容量は、図３（ａ）のものより小さくなる（シールド配線２の幅以外は同じ条件とする）。このようにシールド配線２の幅を変えることにより、クロック配線１の配線容量を変化させ、クロック配線１上のクロック信号の伝搬遅延時間を調整することができる。
【００２１】
図３（ｄ）および（ｅ）は、基準クロック配線構造に対し、シールド配線２の線幅とともにクロック配線１の線幅も変えた場合で、図３（ｄ）のシールド配線２は、幅Ｗ３、クロック配線１は広げた幅Ｗ５で形成し、図３（ｅ）のシールド配線２は、幅Ｗ４、クロック配線１は狭めた幅Ｗ６で形成してある。幅Ｗ５＞幅Ｗ１＞幅Ｗ６であり、図３（ｄ）のクロック配線１の配線容量は、図３（ｂ）のものより、さらに大きく、図３（ｅ）のクロック配線１の配線容量は、図３（ｃ）のものより、さらに小さくなる。
【００２２】
図３（ｂ）〜（ｅ）のクロック配線構造は例示であり、本発明のクロック伝搬遅延時間の調整においては、これらに限られず、より多くの線幅の組み合わせを用意しておいて配線設計することができる。
【００２３】
シールド配線３の線幅は、クロック配線１またはシールド配線２の線幅に合わせても、合わせなくてもよい。また、図３には、クロック配線１の両側の一対のシールド配線２の幅を等しくした場合のみを示したが、これに限られず一対のシールド配線２の線幅を異なるようにしてもよい。
【００２４】
図３には、クロック配線構造全体の幅Ｗ７、すなわち一対のシールド配線２それぞれの外側の縁の間隔を一定にした場合を示したが、これに限られず、幅Ｗ７も変えてもよい。しかし、クロック配線構造の全体の幅Ｗ７を一定にし、シールド配線２または、これとクロック配線１の幅のみを変えてクロック信号の伝搬遅延時間を調整するようにすることにより、対象とするクロック配線１以外の配線や素子に影響を与えることなく調整できるようになるという効果がある。
【００２５】
図４は、図１に示したクロック配線構造を用いた２段のクロックドライバ４、５ａ、５ｂで５個のＦＦ６ａ〜６ｅにクロック信号をツリー状に分配した時のクロック分配回路である。
【００２６】
クロック入力端子１１は、クロック配線部７でクロックドライバ４に接続され、クロックドライバ４は、クロック配線部８で分岐点１２に接続され、分岐点１２は、クロック配線部８ａ、８ｂによりクロックドライバ５ａ、５ｂに接続される。クロックドライバ５ａ、５ｂは、クロック配線部９、１０で分岐点１３、１５に接続され、分岐点１３は、クロック配線部９ａ、９ｂでＦＦ６ａ、６ｂに接続され、分岐点１５は、クロック配線部１０ａ、１０ｂでＦＦ６ａ、６ｂに接続されている。また、クロック配線部９ｂの途中に設けられた分岐点１４がクロック配線部９ｃでＦＦ６ｃに接続されている。
【００２７】
少なくともクロック配線部８ａ、８ｂ、９ａ〜９ｃ、１０ａ、１０ｂは、図１に示すクロック配線構造により構成され、クロック配線部８ａ、８ｂ、９ａ〜９ｃ、１０ａ、１０ｂのクロック配線１の線幅、シールド配線２の線幅またはこれとクロック配線１の線幅を図３の示すように様々に変更して、クロック入力端子１１からＦＦ６ａ〜６ｅ間でのクロック信号の伝搬遅延時間を調整することができる。
【００２８】
図５は、図１に示すクロック配線構造を用いて、ＣＴＳ（クロックツリーシンセシス）でクロック分配回路を自動配線し、必要によりクロック伝搬遅延時間を調整する方法を示すフローチャートである。
【００２９】
ステップＳ１では、初期の回路情報から挿入するクロックドライバ４、５ａおよび５ｂの数、ファンアウト数等を決定する。ステップＳ２では、クロックドライバ４、５ａおよび５ｂを挿入し、バランス配線、迂回配線により、ツリー状のクロック分配回路を生成する。この当初の生成では、クロック配線部８ａ、８ｂ、９、……  １０ｂは、図３（ａ）に示したような、すべて同じ線幅のクロック配線１、同じ線幅のシールド配線２からなる基準となるクロック配線構造で構成し、クロック配線部８ａ、８ｂ、９、……  １０ｂによる伝搬遅延時間の調整は、クロック配線部８ａ、８ｂ、９、……  １０ｂそれぞれの長さを調整して行う。
【００３０】
ステップＳ３で、遅延計算を行い、ステップＳ４で、タイミングの判定を行う。クロック信号のＦＦ６ａ〜６ｅそれぞれへの到達時間の差が許容範囲内であれば、タイミング判定は合格としてクロックツリーによるクロック分配回路の生成は完了である。
【００３１】
タイミング判定が不合格の場合は、ステップＳ５で、クロックの遅延時間の差が小さくなるように、クロックツリーの分岐点１２以降のクロック配線部８ａ、８ｂ、９ａ〜９ｃ、１０ａおよび１０ｂのシールド配線２または、これとクロック配線１の線幅を図３に示したように調整する。再度、遅延計算を行い（ステップＳ６）、タイミング判定を行う（ステップＳ４）。タイミング判定が合格となるまで、このループプロセスを実行する。
【００３２】
ステップＳ３およびＳ６の遅延計算は、コンピュータ上で行われる。図６は、この遅延計算の方法を説明するための回路図で、信号が入力される始端Ａから分岐点Ｂまでの配線１６、分岐点Ｂから終端Ｄまでの配線１７および分岐点Ｂから終端Ｅまでの配線１８からなる枝分かれしている配線である。
【００３３】
配線１６は、トランジスタのオン抵抗Ｒ１、配線抵抗Ｒ２、Ｒ３および配線容量Ｃ２、Ｃ３を有し、配線１７は、配線抵抗Ｒ４、Ｒ７および配線容量Ｃ４、Ｃ７を有し、負荷容量Ｃ８が接続されている。配線１８は、配線抵抗Ｒ５、Ｒ６および配線容量Ｃ５、Ｃ６を有する。終端ＤおよびＥには、それぞれ負荷容量Ｃ９およびＣ１０が接続されている。負荷容量Ｃ８〜Ｃ１０は、トランジスタのものである。
【００３４】
図６のように枝分かれしている配線では、以下に示すように枝分かれしているノードの遅延を独立に計算し、それぞれの値を加算して出力遅延を求める。（以下の計算式でＲ１、Ｒ２……は、記号が示すオン抵抗、配線抵抗の抵抗値を示し、Ｃ２、Ｃ３……は、記号が示す配線容量または負荷容量の容量値を示す。）
始端Ａから分岐点Ｂまでの遅延時間  Ｔ（Ａ，Ｂ）＝Ｒ１（Ｃ２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６＋Ｃ７＋Ｃ８＋Ｃ９＋Ｃ１０）＋Ｒ２（Ｃ２／２＋Ｃ３＋Ｃ４＋Ｃ５＋Ｃ６＋Ｃ７＋Ｃ８＋Ｃ９＋Ｃ１０）＋Ｒ３（Ｃ３／２＋Ｃ４＋Ｃ５＋Ｃ６＋Ｃ７＋Ｃ８＋Ｃ９＋Ｃ１０）
分岐点Ｂから終端Ｄまでの遅延時間  Ｔ（Ｂ，Ｄ）＝Ｒ４（Ｃ４／２＋Ｃ７＋Ｃ８＋Ｃ９）＋Ｒ７（Ｃ７／２＋Ｃ９）
分岐点Ｂから終端Ｅまでの遅延時間  Ｔ（Ｂ，Ｅ）＝Ｒ５（Ｃ５／２＋Ｃ６＋Ｃ１０）＋Ｒ６（Ｃ６／２＋Ｃ１０）
始端Ａから終端Ｄまでの遅延時間  Ｔ（Ａ，Ｄ）＝Ｔ（Ａ，Ｂ）＋Ｔ（Ｂ，Ｄ）
始端Ａから終端Ｅまでの遅延時間  Ｔ（Ａ，Ｅ）＝Ｔ（Ａ，Ｂ）＋Ｔ（Ｂ，Ｅ）
終端ＤおよびＥにおけるスキュー（遅延時間差）  Ｔｓｋｅｗ＝｜Ｔ（Ａ，Ｄ）−Ｔ（Ａ，Ｅ）｜＝｜Ｔ（Ｂ，Ｄ）−Ｔ（Ｂ，Ｅ）｜＝｜Ｒ４（Ｃ４／２＋Ｃ７＋Ｃ８＋Ｃ９）＋Ｒ７（Ｃ７／２＋Ｃ９）−｛Ｒ５（Ｃ５／２＋Ｃ６＋Ｃ１０）＋Ｒ６（Ｃ６／２＋Ｃ１０）｝｜
通常、配線容量は、トランジスタの負荷容量よりも極めて大きく、Ｃ８〜Ｃ１０  ＜＜  Ｃ２〜Ｃ７  なので、終端ＤおよびＥにおけるスキュー  Ｔｓｋｅｗ＝｜Ｔ（Ａ，Ｄ）−Ｔ（Ａ，Ｅ）｜＝｜Ｔ（Ｂ，Ｄ）−Ｔ（Ｂ，Ｅ）｜      〜｜Ｒ４（Ｃ４／２＋Ｃ７＋Ｃ８）＋Ｒ７（Ｃ７／２）−｛Ｒ５（Ｃ５／２＋Ｃ６）＋Ｒ６（Ｃ６／２）｝｜  となる。
【００３５】
図３に示したようにシールド配線２、クロック配線１の線幅、間隔を様々に変えて配線容量、配線抵抗を調整し、スキューＴｓｋｅｗの値が０になるようにする。
【００３６】
なお、ステップＳ６の遅延計算の変わりに半導体集積回路を試作し、そのクロック分配回路のクロック信号のスキューの実測結果に基づいて、さらにシールド配線２の線幅等を調整するようにすることも可能である。
【００３７】
図２は、本発明の他の実施の形態の半導体集積回路のクロック配線構造を示す部分斜視図である。
【００３８】
図２において、クロック配線１の両側には一対のシールド配線２が平行に配置され、クロック配線１とシールド配線２の下層に太幅配線のシールド配線１９が平行に設けられている。層シールド配線１９は、少なくとも下層のクロック配線１および一対の同層シールド配線２に対応する部分を覆う幅の広い一本の配線からなる。また、この太幅配線のシールド配線１９は、多数の穴を開けて、メッシュ状にすることもできる。
【００３９】
また、本発明のクロック配線構造およびクロック伝搬遅延時間の調整方法は、ツリー構造のクロック分配回路だけではなく、他のクロック分配回路（特に図示はしないが、Ｈツリー構造やメッシュ構造など）のクロック配線にも適用することができる。
【００４０】
また、図１および図２には、クロック配線１の両側のシールド配線２のほかは下層のみにシールド配線３、１９を配置する例を示したが、クロック配線１の上層または上下層の双方にクロック配線に沿ってシールド配線を設けてもよいことは言うまでもない。
【００４１】
【発明の効果】
第一の効果は、シールド配線、クロック配線の線幅を変えてクロック配線の配線容量、配線抵抗を調整することにより、クロック信号の各素子間の遅延時間をきめ細かに調整することができるため、必要以上の迂回配線や、クロックドライバのダミーゲートを設けることをしないで、クロックスキューの小さなクロック分配回路を提供できることである。
【００４２】
また、クロック配線の線幅を変えずにシールド配線の線幅のみを変え、クロック配線の配線容量を変えてクロック信号の伝搬遅延時間を調整する場合は、クロック配線の配線抵抗は変えずに済み、配線容量の変化のみでクロック信号の伝搬遅延時間の変動を判定でき、遅延時間の見積もりが容易になり、調整が容易になる効果がある。
【００４３】
さらに、クロック配線の線幅を変えずにシールド配線の線幅のみを変え、クロック配線の配線容量を変えてクロック信号の伝搬遅延時間を調整する場合は、クロック配線の配線抵抗は変えずに済み、電圧が一定の電源からの電流値が変わらないようにできる効果があり、特に直流成分について効果が大きい。
【００４４】
シールド配線の線幅と共にクロック配線の線幅も変える場合は、クロック配線の配線抵抗も変わるが、シールド配線の線幅の変更での配線容量による伝搬遅延時間の調整分だけ、クロック配線の配線抵抗の変化を少なくできる効果がある。
【００４５】
第二の効果は、クロック配線の両側、および下層、上層または双方の層をシールド配線で囲むことによって、周囲の他の信号配線によるクロック配線の配線容量の変動を防ぎ、遅延時間の見積もりが容易になることと、電磁ノイズを防ぐことができることである。
【図面の簡単な説明】
【図１】本発明の実施の形態のクロック配線構造の部分斜視図である。
【図２】本発明の他の実施の形態のクロック配線構造の部分斜視図である。
【図３】図１に示したクロック配線構造のクロック信号の伝搬遅延時間の調整方法を示す平面図で、（ａ）は基準とするクロック配線構造、（ｂ）は基準のクロック配線構造のシールド配線２の線幅を広げたクロック配線構造、（ｃ）はシールド配線２の線幅を狭めたクロック配線構造、（ｄ）はクロック配線１の線幅およびシールド配線２の線幅を広げたクロック配線構造、（ｅ）はクロック配線１の線幅およびシールド配線２の線幅を狭めたクロック配線構造の図である。
【図４】図１のクロック配線構造を適用するクロック分配回路の一例の回路図である。
【図５】図１に示したクロック配線の構造のクロック信号の伝搬遅延時間の調整方法を示す流れ図である。
【図６】図５中の遅延計算Ｓ３、Ｓ５を説明するための回路図である。
【図７】従来のクロック分配回路の回路図である。
【図８】従来の他のクロック分配回路のクロック配線構造を示す平面図である。
【符号の説明】
１    クロック配線
２    シールド配線
３    シールド配線
４    クロックドライバ
５ａ、５ｂ    クロックドライバ
６ａ〜６ｅ    ＦＦ
７    クロック配線部
８ａ、８ｂ    クロック配線部
９ａ〜９ｃ    クロック配線部
１０ａ、１０ｂ    クロック配線部
１２    分岐点
１３    分岐点
１４    分岐点
１５    分岐点
１６    クロック配線
１９    シールド配線
２０    シールド配線
２１    クロック配線
３０    クロック発生回路
４１−１〜４１−ｎ    クロックドライバ
４２−１〜４２−ｎ    クロック配線
５０−１〜５０−ｎ    回路ブロック
Ａ    始端
Ｂ    分岐点
Ｄ、Ｅ    終端
Ｃ２〜Ｃ７    配線容量
Ｃ８〜Ｃ１０    負荷容量
Ｃ１１〜Ｃ１３    配線容量
Ｒ１    オン抵抗
Ｒ２〜Ｒ７    配線抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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