(57)【特許請求の範囲】
【請求項１】
回路基板に実装するための半導体装置であって、
半導体素子と、多層基板と、前記多層基板の表面に設けられた内側接続電極と、前記多層基板の裏面に二次元的に設けられ、前記内側接続電極と電気的に接続された外部接続電極と、前記半導体素子と前記多層基板との間に配置される多孔質基材と、前記基材に設けられた孔に充填され、前記半導体素子の端子電極と前記多層基板の内側接続電極とを電気的に接続する導電性ペーストとを備えることを特徴とする半導体装置。
【請求項２】
前記孔は前記基材を貫通しておらず、前記孔に充填された導電性ペーストは、前記基材が有するＩＶＨ（インナービアホール）構造を通じて、前記回路基板の内側接続電極に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基材はその少なくとも一方の面に接着剤層を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記孔は、前記基材の、少なくとも前記半導体素子側の前記接着剤層を貫通することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記基材はその少なくとも一方の面が自己接着性を有することを特徴とする請求項１記載の半導体装置。
【請求項６】
前記孔は、前記基材を貫通する孔であることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記半導体素子は、前記端子電極上に突起電極を有し、前記端子電極は、前記突起電極および前記導電性ペーストを介して、前記内側接続電極に電気的に接続されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
少なくとも前記半導体素子および前記回路基板は、平面形状および平面サイズが実質的に同じであることを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
回路基板に実装するための半導体装置の製造方法であって、
多孔質基材に孔を形成する孔形成工程と、
前記孔に導電性ペーストを充填するペースト充填工程と、
前記基材を介して半導体素子を多層基板に機械的に接続すると同時に、前記半導体素子の端子電極と前記多層基板の接続電極とを前記導電性ペーストによって電気的に接続する接続工程と、
前記接続工程の後に、前記基材と前記多層基板とを、前記半導体素子と同一サイズに切断する切断工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記孔形成工程において、その孔は前記基材を貫通せず形成され、
その孔と前記回路基板側の面との間はＩＶＨ（インナービアホール）構造で接続されていることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記基材は、前記基材の、少なくとも前記半導体素子側の面に接着剤層を有しており、
前記孔形成工程において、前記孔は少なくとも前記接着剤層を貫通する孔であることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記接続工程における接続は、前記基材の接着剤層を利用してなされることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記基材の、少なくとも前記半導体素子側の面が、自己接着性を有しており、
前記孔形成工程において、前記孔は前記基材の少なくとも前記半導体素子側の面に形成されることを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
前記接続工程における接続は、前記基材の自己接着性を利用してなされることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記半導体素子は、前記端子電極上に突起電極を有し、
前記接続工程において、前記端子電極を、前記突起電極および前記導電性ペーストを介して、前記接続電極に電気的に接続することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１６】
前記接続工程において、前記導電性ペースト中の導電性物質を圧縮することにより緻密化することを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子を回路基板に実装するためにパッケージ化された半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体素子を回路基板上に実装する際には、半導体素子の保護と実装を容易にするためにＱＦＰ（ｑｕａｄ  ｆｌａｔ  ｐａｃｋａｇｅ）等に代表されるように半導体素子をパッケージング化して用いられてきたが、近年、半導体素子の接続端子の増加により、半導体素子のパッケージサイズが次第に大きくなり、実装面積の小型化には従来の半導体素子のパッケージ技術で対処することが次第に困難になって来た。
【０００３】
そこで、裸の半導体素子を回路基板上に直付けし、実装面積の小型化と効率的使用を図ろうとする方法が考え出された。例えば、半導体素子を回路基板に接続する際、あらかじめ半導体素子の端子電極上に密着金属や拡散防止金属の蒸着膜を形成し、さらにその上にメッキにより形成した半田の突起電極を構成する。次に、半導体素子をフェースダウンにし、高温に加熱して半田を回路基板の接続電極に融着させる。この実装方法は、接続後の機械的強度が強く、接続が一括にできることなどから有効な方法であるとされている（例えば、工業調査会、１９８０年１月１５日発行、日本マイクロエレクトロニクス協会編、『ＩＣ化実装技術』）。
【０００４】
さらに、米国特許５１２１１９０号や特開平６−６１３０３号公報等に示されるように、半田による接合部の安定性を確保するために、封入材を用いた実装方法および半導体装置が提案されている。以下、図７および図８を参照しながら、この従来の半導体装置について説明する。図７は、一般的な半導体素子の端子電極の配置を示す図であり、図８は、半導体素子がフェースダウンで実装された従来の半導体装置の要部断面図である。
【０００５】
図７に示す一般的な半導体素子の端子電極の配置は、半導体素子１５の周囲に端子電極１６が構成される。これら端子電極１６の増加に対応する場合には、端子電極１６相互の間隔が狭くするか、半導体素子１５のサイズを大きくするかで対処する必要がある。
【０００６】
図８に示す半導体素子がフェースダウンで実装された半導体装置は、半導体素子１５と、半導体素子１５の端子電極１６と、回路基板１７と、回路基板１７の表面に形成された接続電極１８と、接続電極１８と端子電極１６を接合した半田による接合部１９と、半導体素子１５を封止した封止樹脂２０等で構成されている。
【０００７】
以下、上記従来の半導体装置を形成するための製造方法を説明する。まず、半導体素子１５の端子電極１６にあらかじめ半田の突起電極を形成しておき、この半導体素子１６をフェースダウン状態で回路基板１８に搭載し、半田の突起電極を接続電極１８の所定の位置に位置合わせを行う。次に、２００〜３００℃の高温に加熱して半田を溶融し、半田の突起電極と接続電極１８に接合し、半導体素子１５を半田による接合部１９により回路基板１７に固定する。その後、半導体素子１５と回路基板１７との間隙に液状の封止樹脂２０を充填し、１２０℃程度で加熱硬化するこうとにより、封止樹脂２０を固化させる。このようにして、半導体素子１５の回路基板１７への実装が完了して、図８に示すような半導体装置が得られる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置とその製造方法においては、次のような問題がある。
【０００９】
第１に、半導体素子１５の表面を保護するために、半導体素子１５と回路基板１７との間隙に封止樹脂２０を充填する必要があり、実装サイズが大きくなる。そのため、パッケージング化された半導体装置として用いる場合には、そのサイズが半導体素子１５よりも大きなものとなる。
【００１０】
第２に、半導体素子１５の端子電極１６が回路規模の増大などによって増加した場合に、端子電極１６相互の間隔が狭くなり、半田による接合部１９のサイズやピッチが小さくなる。そのため、半導体素子１５と回路基板１７との半田による接合部１９の信頼性が低くなる。
【００１１】
第３に、半導体素子１５の周囲に配置された端子電極１６をフェースダウンで実装しやすくするためには、薄膜技術を応用した多層配線技術で半導体素子１５上で端子電極１６を二次元的に配置して端子電極１６のサイズやピッチを広くする必要がある。しかしその様にすると、半導体装置の歩留まりが低下したり、製造コストが大幅に増大する。
【００１２】
これらの結果、半導体装置の小型化、高信頼性化や低コスト化に限界があり、あまり実用的とはいえなかった。特に、近年の半導体素子の多端子化に対応するためには、上記のような問題点はますます深刻化する。
【００１３】
本発明は、上記従来例の問題点を解決するためになされたものであり、半導体素子の多端子化にも容易に対応可能な小型・薄型・高信頼性の半導体装置とその製造方法を提供することを目的とするものである。
【００１４】
【課題を解決するための手段】
第１の本発明は、回路基板に実装するための半導体装置であって、
半導体素子と、多層基板と、前記多層基板の表面に設けられた内側接続電極と、前記多層基板の裏面に二次元的に設けられ、前記内側接続電極と電気的に接続された外部接続電極と、前記半導体素子と前記多層基板との間に配置される多孔質基材と、前記基材に設けられた孔に充填され、前記半導体素子の端子電極と前記多層基板の内側接続電極とを電気的に接続する導電性ペーストとを備えることを特徴とする半導体装置である。
【００１５】
また、第２の本発明は、前記孔は前記基材を貫通しておらず、前記孔に充填された導電性ペーストは、前記基材が有するＩＶＨ（インナービアホール）構造を通じて、前記回路基板の内側接続電極に接続されていることを特徴とする上記第１の本発明の半導体装置である。
また、第３の本発明は、前記基材はその少なくとも一方の面に接着剤層を有することを特徴とする上記第１の本発明の半導体装置である。
また、第４の本発明は、前記孔は、前記基材の、少なくとも前記半導体素子側の前記接着剤層を貫通することを特徴とする上記第３の本発明の半導体装置である。
また、第５の本発明は、前記基材はその少なくとも一方の面が自己接着性を有することを特徴とする上記第１の本発明の半導体装置である。
また、第６の本発明は、前記孔は、前記基材を貫通する孔であることを特徴とする上記第１の本発明の半導体装置である。
また、第７の本発明は、前記半導体素子は、前記端子電極上に突起電極を有し、前記端子電極は、前記突起電極および前記導電性ペーストを介して、前記内側接続電極に電気的に接続されていることを特徴とする上記第１〜６の本発明のいずれか一の半導体装置である。
また、第８の本発明は、少なくとも前記半導体素子および前記回路基板は、平面形状および平面サイズが実質的に同じであることを特徴とする上記第１〜７の本発明のいずれか一の半導体装置である。
また、第９の本発明は、回路基板に実装するための半導体装置の製造方法であって、
多孔質基材に孔を形成する孔形成工程と、
前記孔に導電性ペーストを充填するペースト充填工程と、
前記基材を介して半導体素子を多層基板に機械的に接続すると同時に、前記半導体素子の端子電極と前記多層基板の接続電極とを前記導電性ペーストによって電気的に接続する接続工程と、
前記接続工程の後に、前記基材と前記多層基板とを、前記半導体素子と同一サイズに切断する切断工程と、
を含むことを特徴とする半導体装置の製造方法である。
また、第１０の本発明は、前記孔形成工程において、その孔は前記基材を貫通せず形成され、
その孔と前記回路基板側の面との間はＩＶＨ（インナービアホール）構造で接続されていることを特徴とする上記第９の本発明の半導体装置の製造方法である。
また、第１１の本発明は、前記基材は、前記基材の、少なくとも前記半導体素子側の面に接着剤層を有しており、
前記孔形成工程において、前記孔は少なくとも前記接着剤層を貫通する孔であることを特徴とする上記第９の本発明の半導体装置の製造方法である。
また、第１２の本発明は、前記接続工程における接続は、前記基材の接着剤層を利用してなされることを特徴とする上記第１１の本発明の半導体装置の製造方法である。
また、第１３の本発明は、前記基材の、少なくとも前記半導体素子側の面が、自己接着性を有しており、
前記孔形成工程において、前記孔は前記基材の少なくとも前記半導体素子側の面に形成されることを特徴とする上記第９の本発明の半導体装置の製造方法である。
また、第１４の本発明は、前記接続工程における接続は、前記基材の自己接着性を利用してなされることを特徴とする上記第１３の本発明の半導体装置の製造方法である。
また、第１５の本発明は、前記半導体素子は、前記端子電極上に突起電極を有し、
前記接続工程において、前記端子電極を、前記突起電極および前記導電性ペーストを介して、前記接続電極に電気的に接続することを特徴とする上記第９の本発明の半導体装置の製造方法である。
また、第１６の本発明は、前記接続工程において、前記導電性ペースト中の導電性物質を圧縮することにより緻密化することを特徴とする上記第９の本発明の半導体装置の製造方法である。
【００２０】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００３７】
それにより、半導体素子と基板や基材との間隙に封止樹脂を充填する必要が無くなり、半導体素子の実装サイズを半導体素子のサイズにまで小型化できる。
【００３８】
また、半導体素子の周囲に配置された端子電極の配置を二次元的に変換する多層基板を用いることにより、半導体素子の端子電極の増大に容易に対応できる半導体装置が得られる。
【００３９】
【発明の実施の形態】
以下に、本発明の実施の形態を図面を参照して説明する。
【００４０】
（第１の実施の形態）
まず、本発明の第１の実施の形態を図面を参照して説明する。
【００４１】
図１は、本発明の第１の実施の形態における半導体装置の製造方法の工程を示す断面図であり、図２は、本発明の第１の実施の形態における半導体装置の構成を示す断面図であり、図３は、本発明の第１の実施の形態における半導体装置の外部接続端子の配置を示す図である。なお、これらの図面に描かれた部材の寸法は説明の便宜上誇張して描いている。
【００４２】
図２および図３に示すように、本実施の形態における半導体装置は、半導体素子６と、半導体素子６に形成された端子電極７と、多層基板８と、半導体素子６が接続される面とは反対側の多層基板８の裏面に二次元的に配置された外部接続端子１１と、半導体素子６と多層基板８とを機械的に接続する接着剤層２を両面に有する有機フイルム１と、半導体素子６と多層基板８とを電気的に接続する導電性ペースト５等で構成されている。また、図１（ａ）〜（ｅ）において、３は離型性フイルム、４は貫通孔、９は接続端子、１０は圧縮された導電性ペーストである。なお、図３において、外部接続端子１１は、多層基板８の面に１０×１０個形成されているとして示しているが、図１および図２においては、便宜上、４×４個形成されているものの断面図として示している。
【００４３】
次に、本実施の形態における半導体装置の製造方法について説明する。
【００４４】
まず、非圧縮性基材である有機フィルム１（例えばアラミドフィルム）の両面に接着剤層２（例えばエポキシ樹脂）を設け、さらに両面にポリエステルなどの離型性フィルム３を備えた基材を準備する（図１（ａ））。
【００４５】
次に、有機フィルム１の所定の箇所にレーザー加工法などを利用して貫通孔４を形成する（図１（ｂ））。本工程は、本発明の貫通孔形成工程に対応するものである。
【００４６】
次に、貫通孔４に導電性ペースト５を充填する（図１（ｃ））。導電性ペースト５を充填する方法としては、貫通孔４を有する有機フィルム１を印刷機のテーブル上に設置し、直接導電性ペースト５を離型性フィルム３の上から印刷する。このとき、上面の離型性フィルム３は印刷マスクの役割と接着剤層２表面の汚損防止の役割を果たしている。本工程は、本発明のペースト充填工程に対応するものである。
【００４７】
その後、接着剤層２の両面から離型性フィルム３を剥離して、接着剤層２の片面に半導体素子６の端子電極７ともう一方の片面に多層基板８の接続電極９を位置合わせして張り合わせる（図１（ｄ））。この状態で加熱加圧することにより、接着剤層２によって半導体素子６、多層基板８が機械的に接着される（図１（ｅ））。さらに、この工程においては、導電性ペースト５が圧縮されて導電性ペースト５中の導電性物質が緻密化されるとともに硬化して、半導体素子６の端子電極７と多層基板８の接続電極９が圧縮された導電性ペースト１０によって電気的に接続される。図１（ｄ）の工程および図１（ｅ）の工程を合わせたものは、本発明の接続工程に対応するものである。
【００４８】
その後、有機フィルム１、接着剤層２および多層基板８を、半導体素子６のサイズで切断することで、図２に示すような、平面のサイズが半導体素子６のものと同じである、本実施の形態における半導体装置が得られる。この半導体装置においては、半導体素子６の周囲に配置された端子電極７が多層基板８によって、図３に示すように、二次元的な配置に変換された外部接続端子１１を有する。
【００４９】
（第２の実施の形態）
次に、本発明の第２の実施の形態を図面を参照して説明する。本実施の形態における半導体装置は、本発明の基材層が圧縮性基材を主成分とすることに関する点以外は、上述した第１の実施の形態における半導体装置と同様である。したがって、本実施の形態において、第１の実施の形態と基本的に同様のものについては、同一符号を付与し、説明を省略する。また、特に説明のないものについては、第１の実施の形態と同じとする。
【００５０】
図４は、第２の実施の形態における半導体装置の構成を示す断面図である。上記第１の実施の形態の場合と比較して、有機フィルム１に代えて多孔質基材１２とした点で異なる他は、第１の実施の形態の場合と実質的に同じ構成である。
【００５１】
なお、本実施の形態における半導体装置の製造方法は、第１の実施の形態における半導体装置の製造方法と実質的に同じ手順である。
【００５２】
半導体素子６と多層基板８とを機械的かつ電気的に接続する基材に、多孔質基材１２（例えば芳香族ポリアミド繊維に熱硬化性エポキシ樹脂を含浸させた複合材）を用いることにより、上記第１の実施の形態の効果に加えて、本発明の接続工程における加熱加圧時に、多孔質基材１２が圧縮されやすく、このため、導電性ペースト５中の導電性物質が一層緻密化されるという効果がある。
【００５３】
（第３の実施の形態）
次に、本発明の第３の実施の形態を図面を参照して説明する。本実施の形態における半導体装置は、その半導体素子が突起電極を有することに関する点以外は、上述した第１の実施の形態における半導体装置と同様である。したがって、本実施の形態において、第１の実施の形態と基本的に同様のものについては、同一符号を付与し、説明を省略する。また、特に説明のないものについては
、第１の実施の形態と同じとする。
【００５４】
図５は、第３の実施の形態における半導体装置の構成を示す断面図である。上記第１の実施の形態の場合と比較して、半導体素子６の端子電極７上に突起電極１３を形成した点で異なる他は、第１の実施の形態の場合と実質的に同じ構成である。
【００５５】
次に、本実施の形態における半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第１の実施の形態における半導体装置の製造方法の接続工程の前に、半導体素子６の端子電極７上に突起電極１３を形成する工程を含み、接続工程においては、端子電極７と接続電極９とを、突起電極１３を介して、導電性ペーストにより電気的に接続すること以外は、第１の実施の形態の場合と実質的に同じ手順である。
【００５６】
半導体素子６の端子電極７上に突起電極１３を形成することにより、上記第１の実施の形態の効果に加えて、半導体装置の製造工程における加熱加圧時に、突起電極１３の分だけ導電性ペースト５が圧縮され、このため、導電性ペースト５中の導電性物質がさらに一層緻密化されるという効果がある。
【００５７】
なお、第２の実施の形態における半導体装置の半導体素子が本発明の突起電極を有する構成としても、第２の実施の形態の効果に加えて、上記と同様に、導電性ペースト５中の導電性物質がさらに一層緻密化されるという効果がある。
【００５８】
（第４の実施の形態）
次に、本発明の第４の実施の形態を図面を参照して説明する。本実施の形態における半導体装置は、その回路基板が本発明の接着剤層および導電性ペーストを有し、本発明の基材を備えていないことに関する点以外は、上述した第１の実施の形態における半導体装置と同様である。したがって、本実施の形態において、第１の実施の形態と基本的に同様のものについては、同一符号を付与し、説明を省略する。また、特に説明のないものについては、第１の実施の形態と同じとする。
【００５９】
図６は、第４の実施の形態における半導体装置の構成を示す断面図である。上記第１の実施の形態の場合と比較して、導電性ペースト１０および接着剤層２が半導体素子６と接続される表層に形成された多層基板１４を用いる点で異なる他は、第１の実施の形態の場合と実質的に同じ構成である。
【００６０】
半導体素子６が接続される側に、導電性ペースト１０および接着剤層２を形成し多層基板１４を用いることにより、上記第１の実施の形態の効果に加えて、有機フイルム１や多孔質基材１２などの基材を不要とでき、さらに薄型の半導体装置が得られる。
【００６１】
なお、上記孔は貫通していてもよい。
【００６２】
なお、上記各実施の形態において、導電性ペースト１０の材質はエポキシ樹脂、シリコーン樹脂、フェノール樹脂等にＡｇ，Ａｕ，Ｃｕ，Ｎｉ等の微粉末を含んだもので、良好な導電性があり、かつ、熱硬化性のものであればいかなるものでも良い。
【００６３】
なお、第２または第３の実施の形態における半導体装置の回路基板が本発明の接着剤層および導電性ペーストを有し、本発明の基材を備えていない構成としても、第２または第３の実施の形態の効果に加えて、上記と同様の効果がある。
【００６４】
なお、本発明の回路基板は、上述した第１〜第４の実施の形態においては、半導体素子と相対する面と反対側の面にマトリックス状で二次元的に配置された外部接続端子を有する多層基板であるとして説明したが、これに限るものではない。たとえばランダムに２次元的に配置してもよい。
【００６５】
また、本発明の導電性ペーストの導電性物質は、圧縮により緻密化されたものであるとして説明したが、これに限るものではなく、圧縮による緻密化を省略したものであっても、小型・薄型化という効果は得られる。
【００６６】
【発明の効果】
以上説明したところから明らかなように、本発明は、半導体素子の多端子化にも容易に対応可能な小型・薄型・高信頼性の半導体装置とその製造方法を提供することができる。
【００６７】
すなわち、本発明の半導体装置は、半導体素子の周囲に配置された端子電極の配置を二次元的に変換する多層基板を用いることにより、半導体素子の端子電極の増大に容易に対応できる半導体装置が得られる。
【００６８】
また、本発明の半導体装置の製造方法は、半導体素子と基板や基材との間隙に封止樹脂を充填する必要が無くなり、半導体素子の実装サイズを半導体素子のサイズにまで小型化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の製造方法の工程を示す断面図である。
【図２】本発明の第１の実施の形態における半導体装置の構成を示す断面図である。
【図３】本発明の第１の実施の形態における半導体装置の外部接続端子の配置を示す図である。
【図４】第２の実施の形態における半導体装置の構成を示す断面図である。
【図５】第３の実施の形態における半導体装置の構成を示す断面図である。
【図６】第４の実施の形態における半導体装置の構成を示す断面図である。
【図７】一般的な半導体素子の端子電極の配置を示す図である。
【図８】半導体素子がフェースダウンで実装された従来の半導体装置の要部断面図である。
【符号の説明】
１  有機フィルム
２  接着剤層
３  離型性フィルム
４  貫通孔
５  導電性ペースト
６  半導体素子
７  端子電極
８  多層基板
９  接続電極
１０  圧縮された導電性ペースト
１１  外部接続端子
１２  多孔質基材
１３  突起電極
１４  表層に導電性ペーストを用いた多層基板
１５  半導体素子
１６  端子電極
１７  回路基板
１８  接続電極
１９  半田による接合部
２０  封止樹脂
【図１】
0003563637.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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