(57)【特許請求の範囲】
【請求項１】
半導体基板上に積層するゲート絶縁膜および多結晶半導体膜から成るＭＩＳ構造の半導体装置において、前記多結晶半導体膜の結晶粒中での不純物の拡散定数をＤｃ、前記ゲート絶縁膜中の不純物の拡散係数をＤｏｘ、前記多結晶半導体膜への不純物拡散の熱処理時間をｔａとするとき、前記多結晶半導体膜の膜厚方向を基準にした横方向平均結晶粒径が４×（Ｄｃ×ｔａ）１／２  を超えないで、且つ、前記ゲート絶縁膜厚が２×（Ｄｏｘ×ｔａ）１／２  を超えることを特徴とする半導体装置。
【請求項２】
前記多結晶半導体膜の横方向平均結晶粒径が１３ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記多結晶半導体膜が多結晶シリコン膜あるいは多結晶のシリコン・ゲルマニウム膜であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記不純物がホウ素、リンあるいはヒ素であることを特徴とする請求項１，請求項２または請求項３記載の半導体装置。
【請求項５】
前記ゲート絶縁膜がシリコン酸化膜、シリコン酸窒化膜、タンタル酸化膜あるいはハフニウム酸化膜であることを特徴とする請求項１から請求項４のうち１つの請求項に記載の半導体装置。
【請求項６】
半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に水酸基を吸着させる工程と、前記吸着後に化学気相成長法で前記ゲート絶縁膜上に多結晶半導体膜を成膜する工程とを含み、前記化学気相成長において、第１のステップで前記水酸基の存在する領域に結晶核を形成し、第２のステップで前記第１のステップの基板温度よりも高い基板温度で前記結晶核を種として多結晶半導体膜を成膜することを特徴とする半導体装置の製造方法。
【請求項７】
前記多結晶半導体膜は多結晶シリコン膜あるいは多結晶のシリコン・ゲルマニウム膜であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記ゲート絶縁膜はシリコン酸化膜、シリコン酸窒化膜、タンタル酸化膜あるいはハフニウム酸化膜で構成されることを特徴とする請求項６または請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にＭＩＳ構造でのゲート電極膜とその成膜方法に関する。
【０００２】
【従来の技術】
従来、ＭＩＳＦＥＴのゲート電極として不純物をドープした多結晶シリコン層が用いられている。特に、最先端のＣＭＯＳデバイスでは、短チャネル効果を防ぐために、表面チャネル型となるデュアルゲート構造が用いられている。デュアルゲート構造とは、Ｐチャネル型のＭＯＳトランジスタ（以下、ＰＭＯＳという）にはＰ導電型のゲートシリコン層が、そして、Ｎチャネル型のＭＯＳトランジスタ（以下、ＮＭＯＳという）にはＮ導電型のゲートシリコン層が用いられる構造である。
【０００３】
このようなデュアルゲート構造の場合、ゲートシリコン層への不純物のドープは、通常、イオン注入法により行われ、この不純物の拡散および活性化は熱処理により行われる。そして、ゲートシリコン層に不純物を均一に導入させるために、ゲートシリコン層には化学気相成長（ＣＶＤ）法により成膜される多結晶シリコンの用いられることが多い。これは、多結晶シリコンの結晶粒界が不純物の拡散経路として働くようになるからである。
【０００４】
【発明が解決しようとする課題】
しかし、上述した従来のような技術では、ゲートシリコン層中に十分に均一に不純物を拡散させるためには、平均結晶粒径に応じた熱処理を加えなくてはならない。なぜなら、結晶粒界に沿った不純物の拡散は速いが、結晶粒界から結晶の内部すなわち結晶粒中への不純物の拡散は遅いからである。もし、結晶内部まで十分に不純物が拡散しないと、ＭＩＳＦＥＴのチャネル領域の反転時にゲート絶縁膜界面のゲート電極領域が空乏化し、実効的なゲート絶縁膜の膜厚が厚くなり、トランジスタの駆動能力が劣化してしまう。これをゲート空乏化という。このゲート空乏化を防ぐためには十分な熱処理を加える必要があるが、今度は結晶粒界端からゲート絶縁膜に不純物が拡散し、シリコン基板側にも突き抜けてＭＩＳＦＥＴのしきい値が変動してしまう。これを不純物の突き抜けという。
本発明は、これら上記の問題を解消しうるゲート電極膜およびその成膜方法を提供することを目的としている。すなわち、本発明は、ゲート空乏化と不純物突き抜けという２つの問題を同時に解決することを目的にしている。
【０００５】
【課題を解決するための手段】
このために本発明の半導体装置においては、半導体基板上に積層するゲート絶縁膜および多結晶半導体膜から成るＭＩＳ構造において、前記多結晶半導体膜の結晶粒中の不純物の拡散定数をＤｃ、ゲート絶縁膜中の不純物の拡散係数をＤｏｘ、前記多結晶半導体膜への不純物拡散の熱処理時間をｔａとするとき、前記多結晶半導体膜の膜厚方向を基準にした横方向平均結晶粒径は４×（Ｄｃ×ｔａ）１／２  を超えないで、且つ、前記ゲート絶縁膜厚は２×（Ｄｏｘ×ｔａ）１／２  を超えるように形成される。ここで、前記多結晶半導体膜の横方向平均結晶粒径は１３ｎｍ以下になるように設定されている。
【０００６】
そして、前記多結晶半導体膜は多結晶シリコン膜あるいは多結晶のシリコン・ゲルマニウム膜であり、前記不純物はホウ素、リンあるいはヒ素であり、前記ゲート絶縁膜はシリコン酸化膜、シリコン酸窒化膜、タンタル酸化膜あるいはハフニウム酸化膜で構成されている。
【０００７】
そして、本発明の半導体装置の製造方法は、半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜表面に水酸基を吸着させる工程と、前記吸着させた後に化学気相成長法で前記ゲート絶縁膜上に多結晶半導体膜を成膜する工程とを含む。前記化学気相成長において、第１のステップで前記水酸基の存在する領域に結晶核を形成し、第２のステップで前記結晶核を種として多結晶半導体膜を成膜する。また、前記第２のステップの基板温度は前記第１のステップの基板温度より高くなるように設定される。ここで、前記多結晶半導体膜は多結晶シリコン膜あるいは多結晶のシリコン・ゲルマニウム膜であり、前記ゲート絶縁膜はシリコン酸化膜、シリコン酸窒化膜、タンタル酸化膜あるいはハフニウム酸化膜で構成される。
【０００８】
本発明では、ゲート絶縁膜表面に水酸基を吸着させる。そして、この水酸基の存在する領域が多結晶半導体膜の結晶核となり、多結晶半導体膜の化学気相成長において微細な結晶粒径の制御が容易になる。
【０００９】
そして、多結晶半導体膜への不純物拡散において、上記結晶粒内へ高濃度不純物が容易に導入でき、上記ゲート空乏化と不純物突き抜けという問題は皆無になる。
【００１０】
【発明の実施の形態】
次に、図１に基づいて本発明の実施の形態について説明する。図１は、本発明のＭＩＳ構造の製造工程順の断面図である。
【００１１】
図１（ａ）に示すように、シリコン基板１表面を洗浄した後、熱酸化法等により膜厚１〜３ｎｍのシリコン酸化膜でゲート絶縁膜２を形成する。次に、図１（ｂ）に示すように、シリコン基板１を０．１％程度の希弗酸溶液に１分間浸し、ゲート絶縁膜２の表面に水酸基３を吸着させる。この水酸基３は、ＣＶＤ法で多結晶シリコンを成膜する際に、シリコンの結晶核として作用するようになる。
【００１２】
ここで、ゲート絶縁膜２表面に水酸基３を吸着させる場合に、図１（ａ）状態のシリコン基板１を超純水に浸す方法をとってもよい。この場合には、超純水の温度が沸点近くになるように高くすると効果的である。
【００１３】
次に、図１（ｃ）に示すように、ＣＶＤ法により、膜厚が１００ｎｍ〜１５０ｎｍの多結晶シリコン膜４を堆積させる。この多結晶シリコン膜４の成膜方法では、次に述べる２ステップの堆積手段を用いると微細な結晶粒径の制御性が大幅に向上する。
【００１４】
すなわち、第１のステップでは、上記ゲート絶縁膜２表面への水酸基の吸着後、ＣＶＤの反応炉内にシリコン基板１を挿入する。そして、基板温度を５６０℃〜５８０℃に設定し、反応炉内にアルゴン等で希釈したシランガス（例えば、ＳｉＨ４  ガス）を反応炉内に導入し、ゲート絶縁膜２表面をシランガスに曝露する。この曝露処理の時間は、多結晶シリコン膜が膜厚０．５ｎｍ〜１ｎｍ相当堆積する時間とする。この処理により、ゲート絶縁膜２の水酸基３が存在するところに結晶核が形成される。ここで、この結晶核の面密度が１×１０１１〜５×１０１１／ｃｍ２  になるようにする。
【００１５】
引き続く第２のステップでは、上記反応炉の基板温度を第１のステップよりも高くなるようにする。例えば、基板温度を６００℃〜６２０℃に設定する。そして、所望の膜厚の多結晶シリコン膜４を成膜する。このような方法であれば、図１（ｃ）に示すように、結晶粒界５で区分される横方向平均結晶粒径が１３ｎｍの多結晶シリコン膜が高精度に堆積できる。
【００１６】
この後（図示せず）、公知の方法であるプラズマドーピング等の方法によってボロンを多結晶シリコン膜４の表面層にドーピングする。そして、１０００℃，２０秒の熱処理によってボロンの多結晶シリコン膜４中への熱拡散およびその活性化を行う。ここで、プラズマドーピングの代わりに通常のボロンイオン注入を行ってもよい。但し、この場合には、注入エネルギーは１０ｋｅＶ程度に低く抑え、ドーズ量は５×１０１５／ｃｍ２  程度にする。このような条件であれば、ドーピング領域の深さは３０ｎｍ程度になる。また、この場合には、多結晶シリコン膜４表面が非晶質に変わることもない。
【００１７】
このようにして、ボロン不純物を含有する多結晶シリコン膜４をフォトリソグラフィ技術とドライエッチング技術とでパターニングし、ＭＩＳＦＥＴのゲート電極を形成する。ここで、上記のボロンのドーピングは、ゲート電極にパターニングした後に行ってもよい。後は、公知の方法でソース・ドレイン領域となる拡散層を形成しＭＩＳＦＥＴの基本構造が完成する。
【００１８】
ここで、横方向の平均結晶粒径は１３ｎｍ以下になることが好ましい。この値は、ドープしたボロンが多結晶シリコン膜４の結晶粒内部まで十分に拡散できる最大の粒径であり、上述したようなゲート空乏化は皆無になる。そして、この時、ボロン原子がゲート絶縁膜２を貫通しシリコン基板１表面に達するというボロン突き抜けは全く起きない。
【００１９】
以上の説明では、ＭＩＳ構造のゲート電極について行われているが、ＭＩＳ構造のダイオードでも全く同様となる。また、ゲート電極は、ゲートシリコン層表面にシリサイド層あるいは高融点金属層が形成された構造になってもよい。
【００２０】
ここで、ゲート絶縁膜２はシリコン酸化膜に限ることなく、チタン酸化膜、タンタル酸化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミニウム酸化膜、ＢＳＴ膜、シリコン・ゲルマニウム酸化膜等の絶縁膜であってもよい。
【００２１】
また、本発明では、多結晶シリコン膜の代わりに多結晶のシリコン・ゲルマニウム膜を用いてもよい。但し、この場合には、ＣＶＤの反応炉内にジシランガスとゲルマンガスが導入される。
【００２２】
さらには、不純物の種類は、ボロン以外に二弗化ボロンあるいはリンやヒ素、アンチモン等でもよい。
【００２３】
本発明者は更に上記多結晶シリコン膜４の横方向平均結晶粒径と上記ゲート絶縁膜厚の関係について詳細に調べた。その結果について図２、図３および図４に基づいて説明する。
【００２４】
図２はＭＩＳ構造の模式的断面図である。ここで、図１で示したものと同じものは同一符号で示される。図２に示すように、シリコン基板１上にゲート絶縁膜２および多結晶シリコン膜４が形成されている。ここで、以下の説明で必要なパラメータを図２に従って示す。
【００２５】
すなわち、Ｌｃ：横方向平均結晶粒径、Ｌｇ：ゲート電極膜厚、Ｌｄ：不純物のドーピング深さ、Ｌｏｘ：ゲート絶縁膜厚、Ｄｇ：結晶粒界に沿った不純物の拡散定数、Ｄｃ：結晶粒内の不純物の拡散定数、Ｄｏｘ：ゲート絶縁膜中の不純物の拡散定数となっている。
【００２６】
図２の構造において、ある一定の温度で時間ｔａの熱処理を加えることを考える。上記のパラメタを用いて、ｔｇ：ドーピング領域６の不純物が結晶粒界５に沿って拡散しゲート絶縁膜２とシリコン基板１の界面に達する時間、ｔｃ：不純物が結晶粒内部に達する時間、ｔｏｘ：不純物がゲート絶縁膜２中を拡散してシリコン基板１表面に突き抜けてしまう時間とする。
【００２７】
これらの時間は、それぞれ次式のようになる。
【００２８】
ｔｇ＝（Ｌｄ−Ｌｇ）２  ／（４Ｄｇ）    （１）
ｔｃ＝ｔｇ＋Ｌｃ２  ／（１６Ｄｃ）      （２）
ｔｏｘ＝ｔｇ＋Ｌｏｘ２  ／（４Ｄｏｘ）  （３）
ここで、不純物がゲート電極中に十分拡散し、かつ不純物が突き抜けないためには次のことが必要になる。すなわち、ｔａ＞ｔｃ、ｔａ＜ｔｏｘである。このことと、ｔａ＞＞ｔｇという条件のもとで熱処理を行うので、（１）式、（２）式および（３）式を考慮し、次の条件のよいことが判明した。すなわち、
Ｌｃ＜４（Ｄｃ×ｔａ）１／２        （４）
Ｌｏｘ＞２（Ｄｏｘ×ｔａ）１／２    （５）
上記の（４）式と（５）式とが、不純物がゲート電極中に十分拡散し、かつ不純物が突き抜けないための条件である。すなわち、多結晶シリコン膜４の横方向平均結晶粒径と上記ゲート絶縁膜厚が一般的に（４）式と（５）式を満足すれば、ドーピングした不純物が多結晶シリコン膜４の結晶粒内部まで十分に拡散でき、上述したようなゲート空乏化は皆無になる。そして、この時、ボロン原子がゲート絶縁膜２を貫通しシリコン基板１表面に達するというボロン突き抜けは全く起こらなくなる。この関係について図３（ａ）に示す。図３で斜線で示す領域であれば、前述の課題が容易に解決されるようになる。
【００２９】
更に具体的な条件について調べるために、不純物としてボロン、ゲート電極材料として多結晶シリコン、ゲート絶縁膜としてシリコン酸化膜を選び、シミュレーションを行った。その際、
Ｄｃ＝２４×ｅｘｐ（−３．８７Ｑ／ｋＴ）    （６）
Ｄｇ＝０．８２×ｅｘｐ（−２．７４Ｑ／ｋＴ）    （７）
Ｄｏｘ＝１．６１×１０−５×ｅｘｐ（−２．８２Ｑ／ｋＴ）    （８）
１／ｍｇ＝４    （９）
１／ｍｏｘ＝５    （１０）
を用いた。ここで、ｍｇ、ｍｏｘはそれぞれシリコン結晶に対する結晶粒界とシリコン酸化膜の偏析係数、Ｑは電荷素量、ｋはボルツマン定数、Ｔは熱処理時の絶対温度である。
【００３０】
上記（６）式〜（１０）式の値を用いたシミュレーションより、ゲート絶縁膜がシリコン酸化膜、ゲート電極が多結晶シリコン、不純物がボロンで、熱処理を１０００℃で１０秒間加えたときの、ボロンが十分にゲート電極膜全体に拡散しボロン突き抜けも起きないための、横方向平均結晶粒径Ｌｃとゲート絶縁膜厚Ｌｏｘの関係を求めた。その結果を図３（ｂ）に示す。この結果より、図３（ｂ）の斜線の領域で示すように、ゲート酸化膜厚が０．６ｎｍ以上で、かつ横方向平均結晶粒径は１３ｎｍ以下であればよいことが判る。
【００３１】
また、図４（ａ）は、従来の技術の場合であって、横方向平均結晶粒径が５０ｎｍとなっている場合の不純物の拡散を説明する図であり、幅５０ｎｍ、高さ１５０ｎｍの多結晶シリコン膜４上層のドーピング領域６に２×１０２０／ｃｍ３  の高濃度のボロンを混入した後、１０００℃、１０秒の熱処理によってボロンを拡散させた後のシミュレーション結果である。
【００３２】
図４（ａ）に示すように、多結晶シリコン膜４表面には不純物濃度１０２０／ｃｍ３  以上領域７が形成され、その下部に不純物濃度１０１９／ｃｍ３  以上領域８が形成される。そして、結晶粒の表面部に不純物濃度１０１８／ｃｍ３  以上領域９が形成される。なお、このような不純物濃度１０１８／ｃｍ３  以上領域９では、その不純物濃度は１０１９／ｃｍ３  未満になることに念のために言及しておく。
このように、熱処理により、ボロン不純物は、まず結晶粒界５に沿って拡散し、その後結晶粒内部に拡散していく。しかし、結晶粒内部にボロンが十分拡散せず低濃度になることが判る。そして、シリコン基板１表面にボロン突き抜け１０が生じる。
【００３３】
これに対して、多結晶シリコン膜４の横方向平均結晶粒径が１０ｎｍとなる本発明の場合では、図４（ｂ）に示すように、多結晶シリコン膜４のほとんどの領域に不純物濃度１０２０／ｃｍ３  以上領域７が形成され、その下部は全て不純物濃度１０１９／ｃｍ３  以上領域８となり、不純物濃度１０１８／ｃｍ３  以上領域９は全く形成されない。このように、本発明では、短い熱処理時間で結晶粒内部まで十分にボロンが拡散でき、熱処理時間が短くなるのでボロン不純物の突き抜けは起きない。但し、この場合の熱処理の条件は図４（ａ）で説明したのと同じとなっている。
【００３４】
上記のように、従来の技術で通常のＣＶＤ法で多結晶シリコン膜を成膜すると、横方向平均結晶粒径は５０ｎｍ以上になる。本発明で、横方向平均結晶粒径１０ｎｍ程度に成膜するためには、ゲート絶縁膜表面にシリコンの結晶核を０．０１個／ｎｍ２  以上の密度で用意しておけばよい。この方法については、図１で説明した通りである。
【００３５】
なお、本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態が適宜変更され得る。
【００３６】
【発明の効果】
以上、本発明では、上述したように、ドーピングした不純物を拡散および活性化するための熱処理温度における多結晶半導体膜の結晶粒中の不純物の拡散定数をＤｃ、ゲート絶縁膜中の不純物の拡散係数をＤｏｘ、熱処理時間をｔａとするとき、ゲート絶縁膜厚が２（Ｄｏｘ×ｔａ）１／２  を超え、且つ、多結晶半導体膜の横方向平均結晶粒径が４（Ｄｃ×ｔａ）１／２  を超えないように形成する。
【００３７】
そして、結晶粒径を小さく制御した多結晶半導体膜は、ゲート絶縁膜の表面に水酸基を吸着させることによって、２ステップのＣＶＤ法で成膜される。
【００３８】
このようなＭＩＳ構造にすることで、ゲート絶縁膜中を通過し半導体基板表面へ不純物が突き抜けることは全く無く、ＭＩＳＦＥＴのゲート電極膜全体に均一に不純物を拡散させゲート空乏化を防ぐことができる。
【００３９】
本発明により、ＭＩＳＦＥＴ等の半導体素子の微細化が容易になり、高性能で信頼性の高い半導体装置の製造が容易になる。
【図面の簡単な説明】
【図１】本発明の実施の形態を説明するためのＭＩＳ構造の製造工程順の断面図である。
【図２】本発明を説明するためのＭＩＳ構造の断面図である。
【図３】本発明の効果的範囲を説明するためのグラフである。
【図４】本発明の効果を説明するためのシミュレーション図である。
【符号の説明】
１    シリコン基板
２    ゲート絶縁膜
３    水酸基
４    多結晶シリコン膜
５    結晶粒界
６    ドーピング領域
７    不純物濃度１０２０／ｃｍ３  以上領域
８    不純物濃度１０１９／ｃｍ３  以上領域
９    不純物濃度１０１８／ｃｍ３  以上領域
１０    ボロン突き抜け
【図１】
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【図２】
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【図３】
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【図４】
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