(57)【特許請求の範囲】
【請求項１】
入力信号を遅延させる第１の可変遅延回路と、
前記第１の可変遅延回路よりも高い精度で遅延時間を制御可能な第２の可変遅延回路と、
前記第１の可変遅延回路の遅延時間と前記第２の可変遅延回路の遅延時間とを可変に制御する制御回路と
を備え、
前記第１の可変遅延回路の出力を前記第２の可変遅延回路によって遅延させることにより、前記入力信号に対して所定の位相関係を有する出力信号を出力する位相調整回路であって、
前記第２の可変遅延回路は、
前記第１の可変遅延回路の出力を遅延させる複数の遅延回路と、
選択信号に応じて前記複数の遅延回路の出力のうち１つを選択し、選択された出力を前記出力信号として出力する選択回路と
を備え、
前記複数の遅延回路は、前記第１の可変遅延回路の出力を第１の遅延時間だけ遅延させる第１の遅延回路と、前記第１の可変遅延回路の出力を前記第１の遅延時間より長い第２の遅延時間だけ遅延させる第２の遅延回路とを含み、
前記第１の遅延時間と前記第２の遅延時間との差は、前記第１の遅延回路において設定可能な最小遅延時間より短い、位相調整回路。
【請求項２】
前記第１の可変遅延回路の分解時間より、前記第２の可変遅延回路において設定可能な遅延時間のレンジの方が広い、請求項１に記載の位相調整回路。
【請求項３】
目標遅延時間が前記第２の可変遅延回路において設定可能な遅延時間のレンジを越えた場合には、前記制御回路は、前記第１の可変遅延回路の遅延時間を再設定し、前記第２の可変遅延回路の遅延時間を前記第２の可変遅延回路において設定可能な遅延時間のレンジの実質的に中央に再設定する、請求項１に記載の位相調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変遅延回路およびその可変遅延回路を用いた位相調整回路に関する。
【０００２】
【従来の技術】
高速のデータ伝送を実現するために、データの入出力は、クロック信号に同期させて行われる。特に、クロック信号の周波数が１００ＭＨｚを越える場合には、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）やＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いて、半導体集積回路の外部から供給される外部クロック信号と半導体集積回路の内部において使用される内部クロック信号との同期をとることが必要になる。
【０００３】
デジタル遅延回路を用いたデジタル方式のＰＬＬ、ＤＬＬは、アナログ方式のＰＬＬ、ＤＬＬに比較して、設計が容易であるという利点を有している一方で、位相の分解能をデジタル遅延回路の１ゲートの遅延量より小さくすることはできないという欠点を有していた。
【０００４】
このような欠点を解決するための１つの方法として、特開平１０−２７６０７４号公報は、デジタル遅延回路の１ゲートの遅延量より小さい分解時間を実現する方法を示している。この方法によれば、遅延量ｔｄを有する遅延ゲートと遅延量ｔｄ＋αの遅延ゲートとを組み合わせることによって分解時間αが実現される。例えば、Ｎ１＋Ｎ２＝１０という条件下で、遅延量ｔｄをそれぞれ有するＮ１個の遅延ゲートと遅延量１．１ｔｄをそれぞれ有するＮ２個の遅延ゲートとを直列に接続することにより、遅延時間が１０ｔｄから１１ｔｄまでの範囲であり、かつ、分解時間が０．１ｔｄである遅延を実現することが可能になる。例えば、Ｎ１＝７、Ｎ２＝３の場合には、１０．３ｔｄの遅延時間を実現することができる。
【０００５】
【発明が解決しようとする課題】
しかし、上記公報に記載の方法によれば、設定可能な遅延時間のレンジの拡大に伴って、設定可能な遅延時間のレンジの下限値が大きくなってしまうという問題点があった。
【０００６】
例えば、分解時間が０．１ｔｄであり、かつ、設定可能な遅延時間のレンジが２ｔｄである遅延を実現するためには、Ｎ１＋Ｎ２＝２０という条件下で、遅延量ｔｄをそれぞれ有するＮ１個の遅延ゲートと遅延量１．１ｔｄをそれぞれ有するＮ２個の遅延ゲートとを直列に接続する必要がある。この場合、設定可能な遅延時間のレンジの下限値は２０ｔｄとなってしまう。
【０００７】
また、上記公報に記載の方法によれば、分解時間が高精度になるに伴って、設定可能な遅延時間のレンジの下限値が大きくなってしまうという問題点もあった。
【０００８】
例えば、分解時間が０．０５ｔｄである遅延を実現するためには、Ｎ１＋Ｎ２＝２０という条件下で、遅延量ｔｄをそれぞれ有するＮ１個の遅延ゲートと遅延量１．０５ｔｄをそれぞれ有するＮ２個の遅延ゲートとを直列に接続する必要がある。この場合も、設定可能な遅延時間のレンジの下限値は２０ｔｄとなってしまう。
【０００９】
本発明は、上記問題点を解決するためになされたものであり、設定可能な遅延時間のレンジや分解時間の精度にかかわらず、設定可能な遅延時間の下限値が変動しない可変遅延回路を提供することを目的とする。また、本発明は、その可変遅延回路を用いた位相調整回路を提供することを他の目的とする。
【００１０】
【課題を解決するための手段】
本発明の位相調整回路は、入力信号を遅延させる第１の可変遅延回路と、前記第１の可変遅延回路よりも高い精度で遅延時間を制御可能な第２の可変遅延回路と、前記第１の可変遅延回路の遅延時間と前記第２の可変遅延回路の遅延時間とを可変に制御する制御回路とを備え、前記第１の可変遅延回路の出力を前記第２の可変遅延回路によって遅延させることにより、前記入力信号に対して所定の位相関係を有する出力信号を出力する位相調整回路であって、前記第２の可変遅延回路は、前記第１の可変遅延回路の出力を遅延させる複数の遅延回路と、選択信号に応じて前記複数の遅延回路の出力のうち１つを選択し、選択された出力を前記出力信号として出力する選択回路とを備え、前記複数の遅延回路は、前記第１の可変遅延回路の出力を第１の遅延時間だけ遅延させる第１の遅延回路と、前記第１の可変遅延回路の出力を前記第１の遅延時間より長い第２の遅延時間だけ遅延させる第２の遅延回路とを含み、前記第１の遅延時間と前記第２の遅延時間との差は、前記第１の遅延回路において設定可能な最小遅延時間より短い。これにより、上記目的が達成される。
【００１２】
前記第１の可変遅延回路の分解時間より、前記第２の可変遅延回路において設定可能な遅延時間のレンジの方が広いことが好ましい。
【００１３】
目標遅延時間が前記第２の可変遅延回路において設定可能な遅延時間のレンジを越えた場合には、前記制御回路は、前記第１の可変遅延回路の遅延時間を再設定し、前記第２の可変遅延回路の遅延時間を前記第２の可変遅延回路において設定可能な遅延時間のレンジの実質的に中央に再設定することが好ましい。
【００１４】
以下、作用を説明する。
【００１５】
可変遅延回路によれば、入力信号を遅延させる複数の遅延回路の出力のうちの１つが選択回路によって選択され、選択された出力が出力信号として出力される。前記複数の遅延回路には、入力信号を第１の遅延時間だけ遅延させる第１の遅延回路と、入力信号を第１の遅延時間より長い第２の遅延時間だけ遅延させる第２の遅延回路とが含まれている。第１の遅延時間と第２の遅延時間との差は、第１の遅延回路において設定可能な最小遅延時間より短い。これにより、可変遅延回路において設定可能な遅延時間のレンジを所定の範囲に限定することなく、いくらでも広くとることが可能になる。また、可変遅延回路において設定可能な遅延時間の下限値は、可変遅延回路において設定可能な遅延時間のレンジにかかわらず固定された値となる。
【００１６】
請求項１に係る発明によれば、上述した可変遅延回路を第２の可変遅延回路として用いた位相調整回路が提供される。これにより、入力信号に対して所定の位相関係を有する出力信号を出力することができる。
【００１７】
請求項２に係る発明によれば、第１の可変遅延回路の分解時間より、第２の可変遅延回路において設定可能な遅延時間のレンジの方が広い。これにより、第１の可変遅延回路の遅延時間を再設定することなく、第２の可変遅延回路の遅延時間を調整することにより入力信号の位相を調整することが可能な機会が増大する。これにより、第１の可変遅延回路の遅延時間を再設定する回数を低減することができる。
【００１８】
請求項３に係る発明によれば、第２の可変遅延回路がリセットされる場合には、第２の可変遅延回路の遅延時間が第２の可変遅延回路において設定可能な遅延時間のレンジの実質的に中央に再設定される。これにより、入力信号と出力信号との位相関係を高速に調整することが可能になる。
【００１９】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１の可変遅延回路１０１の構成を示す。
【００２１】
可変遅延回路１０１は、入力信号Ｆｉｎを遅延させるｎ個の遅延回路１０２−１〜１０２−ｎと、選択信号ＳＥＬに応じて遅延回路１０２−１〜１０２−ｎの出力のうち１つを選択し、選択した出力を出力信号Ｆｏｕｔとして出力する選択回路１０３とを含んでいる。ここで、ｎは２以上の任意の整数である。
【００２２】
遅延回路１０２−１〜１０２−ｎのそれぞれは、固定された遅延量を有している。このような固定された遅延量は、例えば、１以上の遅延ゲートを直列に接続することによって得られる。遅延ゲートは、例えば、インバータであり得る。
【００２３】
例えば、遅延回路１０２−１〜１０２−ｎのそれぞれが直列に接続された１以上のＭＯＳトランジスタゲート（例えば、インバータ）を含む場合には、遅延回路１０２−１〜１０２−ｎのそれぞれに設定可能な遅延時間の最小値が存在する。このような遅延時間の最小値は、ＭＯＳトランジスタのプロセスに依存して決定される。
【００２４】
例えば、遅延回路１０２−１に設定可能な遅延時間の最小値（すなわち、最小遅延時間）がｔｄであると仮定する。この場合、遅延回路１０２−２にｔｄより小さい遅延時間を設定することは不可能であるが、ｔｄより大きな遅延時間（例えば、１．１ｔｄ）を設定することは可能である。例えば、遅延回路１０２−２に含まれるＭＯＳトランジスタのサイズや負荷条件を調整することによって遅延回路１０２−２にｔｄより大きな遅延時間を設定することができる。
【００２５】
例えば、遅延回路１０２−ｋの遅延時間が｛１＋（ｋ−１）×０．１｝・ｔｄに設定され得る。ここで、ｋ＝１，２，．．．，ｎである。この場合、遅延回路１０２−（ｋ＋１）の遅延時間と遅延回路１０２−ｋの遅延時間との差は、０．１ｔｄであり、最小遅延時間ｔｄよりも短い。このように遅延時間が設定された遅延回路１０２−１〜１０２−ｎの出力の１つを選択し、選択された出力を出力信号Ｆｏｕｔとして出力することにより、入力信号Ｆｉｎに対する出力信号Ｆｏｕｔの遅延時間を可変に調整することが可能になる。すなわち、可変遅延回路１０１において、遅延時間をｔｄ＋ｔｓから０．１ｔｄステップでデジタルに設定することが可能になる。ここで、ｔｓは選択回路１０３において発生する遅延時間を示す。
【００２６】
なお、可変遅延回路１０１の使用目的が、遅延の分解時間の高精度化をはかる場合のように、遅延量の分解時間をｔｄ以下に設定することである場合には、遅延回路１０２−（ｋ＋１）の遅延時間と遅延回路１０２−ｋの遅延時間との差は厳密に０．１ｔｄである必要はなく、ｔｄより小さくしさえすればよい。また、設定可能な遅延時間のステップは必ずしも均等である必要はなく、遅延時間のステップに０．１ｔｄを越えるステップが含まれていてもよい。
【００２７】
図２は、図１に示される可変遅延回路１０１を用いた位相調整回路１００の構成を示す。図２に示される位相調整回路１００においては、図１に示される可変遅延回路１０１は遅延微調整回路として使用される。
【００２８】
位相調整回路１００は、入力クロック信号ｅＣＬＫを遅延させる遅延粗調整回路１１１と、遅延粗調整回路１１１よりも高い精度で遅延時間を制御可能な遅延微調整回路１０１とを含み、遅延粗調整回路１１１から出力されるクロック信号ｆＣＬＫを遅延微調整回路１０１によって遅延させることにより、入力クロック信号ｅＣＬＫに対して所定の位相関係を有する出力クロック信号ｉＣＬＫを出力する。
【００２９】
遅延微調整回路１０１は、遅延回路１０２−１〜１０２−ｎと、選択信号ＳＥＬに応じて遅延回路１０２−１〜１０２−ｎの出力のうちの１つを選択する選択回路１０３とを含む。選択信号ＳＥＬは、位相比較器１０４からの出力信号に応じて制御回路１０５によって生成される。位相比較器１０４からの出力信号は、入力クロック信号ｅＣＬＫの位相と出力クロック信号ｉＣＬＫの位相とを比較することによって得られる。
【００３０】
遅延粗調整回路１１１は、遅延回路１１２と、遅延回路１１２を制御する遅延制御回路１１３とを含む。遅延制御回路１１３は、モニター回路３００からの出力信号に応じて制御回路１１５によって制御される。モニター回路３００は、遅延微調整回路１０１の状態をモニターするために使用される。モニター回路３００からの出力信号は、位相比較器１０４からの出力信号と位相比較器１１４からの出力信号とに基づいて生成される。位相比較器１１４からの出力信号は、入力クロック信号ｅＣＬＫの位相とクロック信号ｄＣＬＫの位相とを比較することによって得られる。クロック信号ｄＣＬＫは、クロック信号ｅＣＬＫを遅延粗調整回路１１１、ダミー遅延回路２００およびダミードライバ回路１１６を用いて遅延させることによって得られる。
【００３１】
遅延粗調整回路１１１の出力には、ダミー遅延回路２００を介してダミードライバ回路１１６が接続されている。ダミードライバ回路１１６の遅延量は、出力クロック信号ｉＣＬＫを駆動するドライバ回路１０６の遅延量に実質的に等しくなるように予め設定される。
【００３２】
遅延粗調整回路１１１における設定可能な遅延時間のステップをｔｄ、遅延微調整回路１０１において設定可能な遅延時間のレンジをｔｄから１．９ｔｄと仮定する。この場合、遅延粗調整回路１１１の遅延時間を（Ｎ−１）ｔｄに設定し、遅延微調整回路１０１の遅延時間を１．９ｔｄに設定することにより、位相調整回路１００の遅延時間を（Ｎ＋０．９）ｔｄに設定することが可能になる。このようにして、位相調整回路１００の遅延時間を（Ｎ＋０．９）ｔｄに設定した状態を状態Ａとする。
【００３３】
また、遅延粗調整回路１１１の遅延時間をＮｔｄに設定し、遅延微調整回路１０１の遅延時間をｔｄに設定することにより、位相調整回路１００の遅延時間を（Ｎ＋１）ｔｄに設定することが可能になる。このようにして、位相調整回路１００の遅延時間を（Ｎ＋１）ｔｄに設定した状態を状態Ｂとする。
【００３４】
プロセスのばらつき等の原因により、遅延粗調整回路１１１の遅延特性と遅延微調整回路１０１の遅延特性とが異なる場合には、状態Ａにおいて設定される遅延時間（Ｎ＋０．９）ｔｄと状態Ｂにおいて設定される遅延時間（Ｎ＋１）ｔｄとの差が０．１ｔｄより大きくなる場合も想定される。この場合、位相調整回路１００の状態が状態Ａにも状態Ｂにもロックしないため、状態Ａと状態Ｂとの間で発振する発振状態が生じ得る。そうすると、遅延微調整回路１０１ではその構成により、最大値または最小値から順に遅延設定を始めるため、位相の変動が激しくなる。
【００３５】
このように、遅延粗調整回路１１１と遅延微調整回路１０１とを単純に接続しただけでは、遅延量の微調整を実現することができない。位相調整回路１００では、位相比較器１０４と位相比較器１１４とが互いに独立に位相比較を行うことにより、遅延粗調整回路１１１の遅延時間と遅延微調整回路１０１の遅延時間とが互いに独立に設定される。遅延微調整回路１１１がオーバーフローした場合にのみ遅延粗調整回路１１１の遅延時間が再設定される。これにより、上述した発振動作が防止される。
【００３６】
以下、位相調整回路１００の動作を説明する。
【００３７】
まず、入力信号ｅＣＬＫの位相と、遅延粗調整回路１１１、ダミー遅延回路２００およびダミードライバ回路１１６を通過したクロック信号ｄＣＬＫの位相とが一致するように、遅延回路１１２の段数が遅延制御回路１１３によって制御される。
【００３８】
ここで、図３に示されるように、クロック信号ｄＣＬＫの位相が入力クロック信号ｅＣＬＫの位相より０．３ｎｓ遅れている場合を考える。なお、遅延粗調整回路１１１の分解時間は１ｎｓ、ダミー遅延回路２００の遅延時間は２ｎｓ、遅延微調整回路１０１において設定可能な遅延時間のレンジは１．０ｎｓから３．０ｎｓまでであると仮定する。
【００３９】
クロック信号ｄＣＬＫは出力クロック信号ｉＣＬＫに対して独立した信号である。従って、遅延微調整回路１０１において選択される遅延回路が変化した場合でも、そのような変化は遅延粗調整回路１１１において入力クロック信号ｅＣＬＫとクロック信号ｄＣＬＫとの位相関係には影響を与えない。クロック信号ｄＣＬＫの位相は、入力クロック信号ｅＣＬＫの位相より０．３ｎｓだけ遅れたままである。
【００４０】
遅延粗調整回路１１１の出力がクロック信号ｆＣＬＫとして遅延微調整回路１０１に供給される。遅延微調整回路１０１の出力は、ドライバ回路１０６を介して出力クロック信号ｉＣＬＫとして出力される。
【００４１】
図３に示されるように、クロック信号ｆＣＬＫの位相は、クロック信号ｄＣＬＫの位相より２ｎｓ進んでいる。これは、ダミー遅延回路２００の遅延時間が２ｎｓに設定されているからである。
【００４２】
出力クロック信号ｉＣＬＫの位相と入力クロック信号ｅＣＬＫの位相とを一致させるためには、図３に示されるように、クロック信号ｆＣＬＫを１．７ｎｓだけ遅らせればよいことがわかる。
【００４３】
遅延微調整回路１０１は、１．０ｎｓから３．０ｎｓまで０．１ｎｓきざみで設定可能な遅延時間のレンジを有している。従って、遅延微調整回路１０１の遅延時間を１．７ｎｓに設定することにより、出力クロック信号ｉＣＬＫの位相と入力クロック信号ｅＣＬＫの位相とを一致させることが可能になる。
【００４４】
上述したように、モニター回路３００によって遅延微調整回路１０１の状態がモニターされる。遅延粗調整回路１１１の分解時間より、遅延微調整回路１０１に設定可能な遅延時間のレンジの方が広い場合には、遅延粗調整回路１１１の遅延時間を再設定することなく、遅延微調整回路１０１の遅延時間を調整することにより位相調整を行うことができる機会が増大する。これは、入力クロック信号ｅＣＬＫとクロック信号ｄＣＬＫとの位相差を検知した場合でも、その位相差を遅延微調整回路１０１によって調整することができる場合があるからである。このように、遅延粗調整回路１１１の遅延時間を再設定することなく、遅延微調整回路１０１の遅延時間を調整することにより、位相が大きく変動する発振動作が起こることを防止することができる。また、遅延粗調整回路１１１の遅延時間を再設定する回数を低減することができる。
【００４５】
図４（ａ）は、遅延粗調整回路１１１の分解時間より、遅延微調整回路１０１に設定可能な遅延時間のレンジの方が広い場合における遅延粗調整回路１１１の状態および遅延微調整回路１０１の状態を示す。
【００４６】
遅延粗調整回路１１１の分解時間をｔｄとする。遅延粗調整回路１１１の遅延時間がＮｔｄに設定されており、遅延微調整回路１０１の遅延時間が可変領域の下限値（例えば、ｔｄ）に設定されている状態を第１の状態と定義する。この第１の状態から位相調整回路１００の遅延時間を減らす必要が生じた場合には、遅延微調整回路１０１によって調整可能な遅延時間の範囲をこえてしまう。この場合には、遅延粗調整回路１１１の遅延時間が（Ｎ−１）ｔｄに再設定され、これに応じて、遅延微調整回路１０１の遅延時間も再設定される。この際、遅延微調整回路１０１に設定される遅延時間は、可変領域の下限値から徐々に増加し、所定の遅延時間に到達したところで安定する。遅延粗調整回路１１１の遅延時間と遅延微調整回路１０１の遅延時間とを再設定した後の安定状態を第２の状態と定義する。
【００４７】
第１の状態から第２の状態にいったん遷移すると、位相調整回路１００の遅延時間を変動させる必要が生じた場合でも、その変動量が小さい場合には、第２の状態から第１の状態に戻ることなく、遅延微調整回路１０１の遅延時間を調整することによってその変動量を補償することができる。この場合には、遅延粗調整回路１１１の遅延時間を再設定する必要がない。これにより、第１の状態から第２の状態に遷移した後すぐに第２の状態から第１の状態に遷移するといった不安定な動作が起こらなくなる。
【００４８】
なお、第１の状態から第２の状態への遷移、または、第２の状態から第１の状態への遷移が起こった場合に、遅延微調整回路１０１をリセットすることにより、位相比較器１０４による位相比較の回数を低減することができる。例えば、第１の状態から第２の状態への遷移が起こった場合には、図４（ｂ）に示されるように、遅延微調整回路１０１の遅延時間が遅延微調整回路１０１において設定可能な遅延時間（可変領域）の実質的に中央に再設定される。このように遅延微調整回路１０１の遅延時間を再設定することにより、第１の状態から第２の状態に遷移した際の位相調整回路１００の遅延時間がほとんど変動しなくなる。これにより、入力クロック信号ｅＣＬＫに対して出力クロック信号ｉＣＬＫをすばやく追従させることが可能になる。その結果、入力クロック信号ｅＣＬＫと出力クロック信号とのの位相関係が高速に調整される。
【００４９】
さらに、遅延微調整回路１０１の遅延時間の可変領域を広く設定することにより、遅延微調整回路１０１のオーバーフローを起こりにくくすることができる。これにより、遅延粗調整回路１１１の遅延時間の再設定をさらに起こりにくくすることができる。その結果、遅延粗調整回路１１１の遅延時間を再設定する回数を低減することができる。
【００５０】
なお、実施の形態１では、入力クロック信号ｅＣＬＫの位相と出力クロック信号ｉＣＬＫの位相とを一致させる場合を例にとり説明したが、本発明の位相調整回路１００による位相調整の対象がクロック信号に限定されるわけではない。本発明の位相調整回路１００は、任意の入力信号に対して所定の位相関係を有する出力信号を出力するように動作し得る。
【００５１】
（実施の形態２）
図５は、本発明の実施の形態２の位相調整回路４００の構成を示す。図５において、図２に示される構成要素と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【００５２】
基準信号Ｒｅｆが位相調整回路４００に入力される。位相比較器１０４は、基準信号Ｒｅｆの位相と出力信号ＯＵＴの位相とを比較し、その比較結果を示す出力信号を出力する。位相比較器１１４は、基準信号Ｒｅｆの位相と信号ｄＤの位相とを比較し、その比較結果を示す出力信号を出力する。
【００５３】
図６は、位相調整回路４００ａと、位相調整回路４００ｂとを含む半導体集積回路６００の構成を示す。位相調整回路４００ａと位相調整回路４００ｂとは、図５に示される位相調整回路４００と同一の構成を有している。
【００５４】
半導体集積回路６００の外部から供給される入力データｅＤ０が位相調整回路４００ａに入力される。半導体集積回路６００の外部から供給される入力データｅＤ１が位相調整回路４００ｂに入力される。
【００５５】
半導体集積回路６００の外部から供給される入力データｅＤ０と入力データｅＤ１との間には、形状起因のスキューが発生し得る。形状起因のスキューは、例えば、ケーブルやコネクタ等の伝送路の線路長の差、線路負荷の差等の原因により起こる。データの伝送速度が低速時はこのようなスキューを無視してもさしつかえないが、データの伝送速度が高速になるにつれてこのようなスキューを補正する必要が生じる。図６に示される位相調整回路４００ａ、４００ｂは、入力データｅＤ０と入力データｅＤ１との間に生じるスキューを補正するために使用される。
【００５６】
入力データｅＤ０、ｅＤ１の電位の変化は一定のレートでは起こらない。そこで、入力データｅＤ０、ｅＤ１の電位が周期的に変化するキャリブレーションサイクルが実際のデータを伝送する前に設けられる。キャリブレーションサイクルにおいて、入力データｅＤ０に対して位相調整回路４００ａにおける遅延粗調整回路１１１の遅延時間と遅延微調整回路１０１の遅延時間とが設定され、入力データｅＤ１に対して位相調整回路４００ｂにおける遅延粗調整回路１１１の遅延時間と遅延微調整回路１０１の遅延時間とが設定される。これにより、時間的に変化しない形状起因のスキューを補正することができる。
【００５７】
なお、位相調整回路４００ａ、４００ｂを用いることにより、特開平１０−２７６０７４号公報に記載の方法に比べて、スキューを補正するために必要なレイテンシを低減することができる。
【００５８】
図７は、位相調整回路４００ａによってスキューを補正するために必要なレイテンシが低減される様子を示す。
【００５９】
位相調整回路４００ａによれば、遅延微調整回路１０１において設定可能な遅延時間の最小値は、（ｔｄ＋ｔｓ）である。ここで、ｔｄは遅延回路１０２に設定可能な遅延時間の最小値を示し、ｔｓは選択回路１０３において生じる遅延時間を示す。遅延粗調整回路１１１において設定可能な遅延時間の最小値を０ｓ、ドライバ回路１０６による遅延時間をｔｔとすると、入力データｅＤ０と出力データｉＤ０との時間差は（ｔｄ＋ｔｓ＋ｔｔ）となる。ｔｄ＝２００ｐｓ、ｔｓ＝ｔｔ＝１００ｐｓとすると、データレートが２．５Ｇｂｐｓ以下の場合は、スキュー補正を行うために生じるレイテンシは１サイクルである。
【００６０】
これに対して、特開平１０−２７６０７４号公報に記載の遅延微調整回路によれば、分解時間を０．１ｔｄに設定すると、遅延微調整回路において設定可能な遅延時間の最小値は１０ｔｄになってしまう。その結果、入力データｅＤ０と出力データｉＤ０との時間差は（１０ｔｄ＋ｔｓ＋ｔｔ）となる。データレートが２．５Ｍｂｐｓのデータ伝送に対しては、スキュー補正を行うために生じるレイテンシは６サイクルとかなり大きくなってしまう。また、レイテンシが１サイクルの範囲内でスキュー補正を行うことができるデータレートの上限は４５０Ｍｂｐｓである。このように、上記公報に記載の遅延微調整回路では超高速低レイテンシデータ伝送に対応することができない。
【００６１】
【発明の効果】
本発明によれば、設定可能な遅延時間のレンジや分解時間の精度にかかわらず、設定可能な遅延時間の下限値が変動しない可変遅延回路を提供することができる。
【００６２】
さらに、本発明によれば、低レイテンシで高精度に位相を一致させることができる位相調整回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の可変遅延回路１０１の構成を示す図である。
【図２】図１に示される可変遅延回路１０１を用いた位相調整回路１００の構成を示す図である。
【図３】クロック信号間の位相関係を示す図である。
【図４】（ａ）および（ｂ）は、遅延粗調整回路１１１の状態および遅延微調整回路１０１の状態を示す図である。
【図５】本発明の実施の形態２の位相調整回路４００の構成を示す図である。
【図６】位相調整回路４００ａと、位相調整回路４００ｂとを含む半導体集積回路６００の構成を示す図である。
【図７】位相調整回路４００ａによってスキューを補正するために必要なレイテンシが低減される様子を示す図である。
【符号の説明】
１００  位相調整回路
１０１  可変調整回路（遅延微調整回路）
１０２−１〜１０２−ｎ  遅延回路
１０３  選択回路
１０４  位相比較器
１０５  制御回路
１０６  ドライバ回路
１１１  遅延粗調整回路
１１２  遅延回路
１１３  遅延制御回路
１１４  位相比較器
１１５  制御回路
１１６  ダミードライバ回路
２００  ダミー遅延回路
３００  モニター回路
４００、４００ａ、４００ｂ  位相調整回路
６００  半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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