(57)【特許請求の範囲】
【請求項１】
半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成され、７０原子％以上のゲルマニウム（Ｇｅ）を含有するシリコン・ゲルマニウム（ＳｉＧｅ）からなる第１の半導体結晶と、
前記第１の半導体結晶の上に積層され、ゲルマニウム、または前記第１の半導体結晶よりも高い濃度のゲルマニウムを含有するシリコン・ゲルマニウムからなる第２の半導体結晶と、
前記第２の半導体結晶の上に積層され、ゲルマニウム、または前記第２の半導体結晶と同じかあるいは低い濃度のゲルマニウムを含有するシリコン・ゲルマニウムからなる第３の半導体結晶と、
前記第２の半導体結晶の側壁を被覆するゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第２の半導体結晶の側壁上に設けられたゲート電極と、
を備え、
前記第１の半導体結晶は、電子に対する伝導帯のポテンシャルが前記第２の半導体結晶の電子に対する伝導帯のポテンシャルよりも高く、且つ正孔に対する価電子帯のポテンシャルが前記第２の半導体結晶の正孔に対する価電子帯のポテンシャルよりも高く、
前記第３の半導体結晶は、電子に対する伝導帯のポテンシャルが前記第２の半導体結晶の電子に対する伝導帯のポテンシャルと同じかまたは高く、且つ正孔に対する価電子帯のポテンシャルが前記第２の半導体結晶の正孔に対する価電子帯のポテンシャルと同じかまたは高く、
前記ゲート電極に印加する電圧に応じた電界効果により前記第２の半導体結晶の前記側壁付近に反転層を誘起して前記第１の半導体結晶と前記第３の半導体結晶との間の電子あるいは正孔の流れを制御する、半導体装置。
【請求項２】
前記第２の半導体結晶は、前記第１の半導体結晶よりも大きな格子定数を有する半導体からなり、
前記第２の半導体結晶は、前記第１の半導体結晶との積層面に対して平行な方向に生ずる圧縮応力による圧縮ひずみを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の半導体結晶は、第１導電型のチャネル領域と、第２導電型のドレイン領域とを有することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１の半導体結晶は、炭素（Ｃ）を含有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、より詳細には、高速、低消費電力のトランジスタ、特にひずみＳｉＧｅ（シリコン・ゲルマニウム）またはひずみＧｅ（ゲルマニウム）をチャネルとして有する縦型電界効果トランジスタに関する。
【０００２】
【従来の技術】
ＳｉやＳｉＧｅの結晶に応力歪みを加えると、バンド構造が変調され電子や正孔の移動度が向上する。応力が殆ど負荷されず格子緩和したＳｉＧｅ結晶上に形成した歪Ｓｉ層では、電子移動度、正孔移動度共に２倍以上の向上が期待される。
【０００３】
一方、これまで、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｅｉｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高速化や高性能化は素子寸法を縮小することにより実現されてきている。しかし、この場合にはリソグラフィーによるゲート加工精度が成功の鍵を握るため、リソグラフィ技術により寸法の下限が制限されていた。
【０００４】
これに対して、５０ｎｍ以下のサイズの素子を実現するために、縦型構造を採用するという方策がある。この縦型素子に歪を導入することにより、キャリアの移動度向上の効果を取り入れることができる。
【０００５】
例えば、Ｋ．Ｃ．Ｌｉｕら（Ｔｅｃｈ．Ｄｉｇ．  ＩＥＤＭ（１９９９）  ｐ．６３）は、Ｓｉ基板の上に薄膜成長した、格子緩和していない（縦方向すなわち層厚方向に結晶格子が伸びている）ＳｉＧｅ層を柱状に加工し、この柱の側壁にＳｉ結晶を成長させ、このＳｉ結晶の表面を酸化してゲート電極をつけ、柱の上部と裾野にソースとドレインを形成したＭＯＳＦＥＴ構造を提案している。この構造ではＳｉＧｅ層の厚さをゲート長とすることができ、ゲート長が５０ｎｍ以下の極微細素子も可能となる。また、縦方向に格子が伸びたＳｉＧｅ結晶に接して歪Ｓｉ結晶層が形成されるため、平面内に形成していた従来構造のように格子緩和したＳｉＧｅ結晶を用意する必要が無い。
【０００６】
一方、Ｓｉ基板上に格子緩和したＳｉＧｅ層を形成してソースとし、その上にチャネル部となる歪Ｓｉ層、ドレイン部となるＳｉＧｅ層を順次積層した縦型ＭＯＳＦＥＴも提案されている（特開平１０‐２２５０１）。この構造では、ソース／チャネル部分のバンド構造をみたときに、伝導帯のエネルギーがソース側で高くなるため、エネルギーの高い（加速された）電子をチャネルに導入できることができる。その結果として、特にチャネル長の短いＦＥＴの場合に、加速された電子の速度が低下する前にソースに到達させることができ、歪Ｓｉ層の効果と合わせて、従来の限界を超えた高速のスイッチング素子が期待できる。
【０００７】
一方、上述のような素子構造を具体化するための要素材料技術として、絶縁膜上に格子緩和したＳｉＧｅ層を直接形成する手法が提案されている。酸化膜上の緩和ＳｉＧｅバッファ層の製造方法として、（１）薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ  ）上にＳｉＧｅをエピタキシャル成長する方法（  Ａ．Ｒ．Ｐｏｗｅｌｌ  ｅｔ  ａｌ．，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．  ６４，  １８５６  （１９９４））、（２）  Ｓｉ基板上に形成した酸化膜と、Ｓｉ基板上にエピタキシャル成長したＳｉＧｅの積層構造を対向してはりあわせ、後にＳｉＧｅ積層構造の一部を除去する方法（特許第３０３７９３４号、特許第２９０８７８７号）、（３）ＳｉＧｅ層に酸素イオン注入を施し、高温アニールを経てＳｉＧｅ層中に埋め込み酸化膜を形成する方法などが提案されている。
【０００８】
【発明が解決しようとする課題】
縦方向に格子が伸びた歪ＳｉＧｅ層の側面に歪Ｓｉ層を形成してチャネルとする手法は、従来の横方向のＦＥＴと比べた場合に、構造を縦型にしたことが特徴である。これに対して、緩和ＳｉＧｅ層の上の歪Ｓｉ層をチャネルとする縦型ＭＯＳＦＥＴでは、高いエネルギーの電子を注入できるため、より高性能の素子が期待できる。
【０００９】
しかし、緩和ＳｉＧｅ（ソース）から歪Ｓｉ（チャネル）に高いエネルギーのキャリアを注入できるのは、ソース側の伝導帯の位置が高くなる電子についてであり、価電子体ではバンド構造が逆転するために、高いエネルギーの正孔をチャネルに注入することはできない。そのため、この構造では、相補型のＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を作製することは容易ではないという問題がある。
【００１０】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、高エネルギーのキャリアを注入できるヘテロ構造を有する縦型へテロＭＯＳＦＥＴであって、より高性能でかつＣＭＯＳＦＥＴを容易に実現できる構造を有する半導体は装置を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明においては、絶縁膜上に高Ｇｅ濃度のＳｉＧｅバッファ層とひずみＧｅチャネルとを積層した構造を採用する。
【００１２】
すなわち、本発明の半導体装置は、ＩＶ族半導体からなる第１の半導体結晶と、前記第１の半導体結晶の上に積層されたＩＶ族半導体からなる第２の半導体結晶と、前記第２の半導体結晶の上に積層されたＩＶ族半導体からなる第３の半導体結晶と、前記第２の半導体結晶の側壁を被覆するゲート絶縁膜と、前記ゲート絶縁膜を介して前記第２の半導体結晶の側壁上に設けられたゲート電極と、を備え、
第１及び第３の半導体結晶の少なくともいずれかは、電子に対する伝導帯のポテンシャルが前記第２の半導体結晶の電子に対する伝導帯のポテンシャルよりも高く、且つ正孔に対する価電子帯のポテンシャルが前記第２の半導体結晶の正孔に対する価電子帯のポテンシャルよりも高く、
前記ゲート電極に印加する電圧に応じた電界効果により前記第２の半導体結晶の側部に反転層を誘起して前記第１の半導体結晶と前記第３の半導体結晶との間の電子あるいは正孔の流れを制御することを特徴とする。
【００１３】
ここで、前記第２の半導体結晶は、前記第１の半導体結晶よりも大きな格子定数を有する半導体からなり、前記第２の半導体結晶は、前記第１の半導体結晶との積層面に対して平行な方向に生ずる圧縮応力による圧縮ひずみを有するものとすることができる。
【００１４】
また、第１及び第３の半導体結晶のいずれか一方は、電子に対する伝導帯のポテンシャルが前記第２の半導体結晶の電子に対する伝導帯のポテンシャルよりも高く、且つ正孔に対する価電子帯のポテンシャルが前記第２の半導体結晶の正孔に対する価電子帯のポテンシャルよりも高く、
第１及び第３の半導体結晶のいずれか他方は、伝導帯のポテンシャルと価電子帯のポテンシャルが前記第２の半導体結晶と略同一であるものとすることができる。
【００１５】
また、前記第２の半導体結晶は、第１導電型のチャネル領域と、第２導電型のドレイン領域とを有するものとすることができる。
【００１６】
また、前記第１の半導体結晶は、７０原子％以上のゲルマニウム（Ｇｅ）を含有するシリコン・ゲルマニウム（ＳｉＧｅ）からなり、前記第２の半導体結晶は、ゲルマニウム、または前記第１の半導体結晶よりも高い濃度のゲルマニウムを含有するシリコン・ゲルマニウムからなるものとすることができる。
【００１７】
また、前記第１の半導体結晶は、炭素（Ｃ）を含有するものとすることができる。
【００１８】
以上列挙した構成により、本発明によれば、絶縁膜上に形成されたＧｅ濃度が高い、格子緩和したＳｉＧｅ層の上に、チャネル層となる歪Ｇｅ層を積層することにより、縦方向（キャリアの走行方向）に格子の伸びた結晶層をチャネルに利用でき、より高速の移動度が期待できる。
【００１９】
さらに本発明によれば、伝導体、荷電子帯ともにソース部がチャネル部に対して高いエネルギーとなるため、電子・正孔ともに加速した電荷をチャネルに注入できる構造が実現でき、同一の材料系で容易に超高速のＣＭＯＳＦＥＴを作製することが可能となる。
【００２０】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００２１】
図１は、本発明の半導体装置の要部断面構成を例示する概念図である。すなわち、本発明の半導体装置は、（００１）Ｓｉ基板１の上に、埋め込み酸化膜２、ＳｉＧｅバッファ層（第１のソース／ドレイン部）３、ひずみＧｅチャネル層４、ＳｉＧｅキャップ層（第２のソース／ドレイン部）５が積層され、ひずみＧｅチャネル層４の側壁を中心としてゲート絶縁膜６、ゲート電極７が形成された構造を有する。
【００２２】
ここで、ＳｉＧｅバッファ層３の緩和状態での格子定数は、Ｇｅチャネル層４よりも小さい。そして、膜厚の厚いバッファ層３の上に膜厚が薄いチャネル層４がエピタキシャル積層されている。その結果として、バッファ層３の格子は緩和すなわち殆どひずみを有さず、チャネル層４は格子定数の差に応じてひずみを有する。
【００２３】
具体的には、チャネル層４には、積層面に対して平行な方向に圧縮応力が負荷される。その結果として、チャネル層４の結晶格子は、積層面に対して平行な方向に圧縮され、積層面に対して垂直な方向に延伸される。ここで、ＧｅあるいはＳｉＧｅにおいては、結晶格子がひずみにより延伸すると、その延伸方向に沿ってキャリアの移動度が増大するという効果がある。つまり、本発明においては、縦型ＦＥＴにおいて、チャネル方向に沿って延伸ひずみを生じさせることによりキャリアの移動度を増大させ、より高速な動作を実現することができる。
【００２４】
ここで、ＳｉＧｅバッファ層３のＧｅの組成は７０原子％以上であることが望ましい。これは、バッファ層３のＧｅ組成が７０原子％以下の場合、ひずみＧｅチャネル層４を５０ｎｍ以上積層すると、チャネル層４に転位などの結晶欠陥が生じる可能性があるからである。これは、バッファ層３のＧｅ組成７０原子％に対するＧｅの熱力学的臨界膜厚が５０ｎｍだからである。更に望ましいＧｅ組成の範囲は、７０原子％以上８０原子％以下である。この上限値８０原子％は、ひずみによる正孔移動度の増大の効果を享受するための設定値である。すなわち、Ｇｅ組成が８０原子％以下であると、Ｇｅチャネル層４に加えられるひずみの影響で、正孔のフォノン散乱移動度が、無ひずみのＧｅに対する移動度の２倍以上になる。
【００２５】
ここで、ひずみＧｅチャネル層４の代わりに、Ｓｉを含有したひずみＳｉ１−ｘＧｅｘ（０．８＜ｘ＜１）チャネル層を用いても同様の効果を得ることが可能である。
【００２６】
ゲート絶縁膜６としては、例えばＺｒ（ジルコニウム）シリケート／ＺｒＯ２膜を用いることができる。これは、シリケート：ＳｉＯ２中に、Ｚｒ、  Ｈｆ（ハフニウム）、Ｌａ（ランタン）などの金属が固溶した物質である。
【００２７】
また、ゲート電極７としては、ｐ型またはｎ型にドーピングされた多結晶Ｓｉ（ポリＳｉ）または多結晶ＳｉＧｅ（ポリＳｉＧｅ）を用いることができる。
【００２８】
次に、本実施形態の半導体装置の製造方法について説明する。
【００２９】
図２及び図３は、本発明の半導体装置の要部製造工程を表す工程断面図である。
【００３０】
まず、図２（ａ）に表したように、Ｓｉ基板１、埋め込み酸化膜２、ＳＯＩ膜１１、ＳｉＧｅ層１２、Ｓｉキャップ層１３からなる積層構造を形成する。具体的には、例えば、Ｓｉ基板１、埋め込み酸化膜２、ＳＯＩ膜３（厚さ約２０ｎｍ）からなるＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板１０の上に、ＵＨＶ−ＣＶＤ（ｕｌｔｒａ−ｈｉｇｈ  ｖａｃｕｕｍ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法またはＭＢＥ法またはＬＰ−ＣＶＤ法などの方法により、Ｓｉ０．９Ｇｅ０．１膜１２を約１５０ｎｍ、Ｓｉキャップ層１３を約５ｎｍ成長する。この時形成する各層の各膜厚は成長温度における臨界膜厚を下回っているため、ミスフィット転位は生じない。
【００３１】
次に、図２（ｂ）に表したように、熱酸化膜１４を形成する。具体的には、このウェーハを酸化炉に投入し、例えば、窒素で５０％に希釈した酸素ガスを用いて約１０００℃において、ＳｉＧｅ層３の膜厚が２５ｎｍになるまで酸化を進行させる。この酸化の過程においては、埋め込み酸化膜２（下層）と熱酸化膜１４（上層）とにはさまれたＳｉＧｅ層３の内部においてはＧｅ原子は十分に拡散できるが、上下の酸化膜をＧｅ原子は透過することはできない。このために、熱酸化の進行とともない、ＳｉＧｅ層３の厚さが薄くなるとともに、そのＧｅ濃度は７０原子％程度まで濃縮される。
【００３２】
ここで、処理温度が、ＳｉＧｅ層１２の融点を超えないように注意しなければならない。本具体例の場合、Ｇｅ濃度が７０原子％のＳｉＧｅ層３を得るためには、最終的な酸化温度は１０２５℃以下にしなければならない。ＳｉＧｅ層を溶融させることなく酸化時間を短縮するためには、ＳｉＧｅ層中のＧｅ濃度に応じた融点を超えない範囲で、始めは温度を高く設定し、徐々に、あるいは段階的に温度を下げていくのが有効である。
【００３３】
次に、図２（ｃ）に表したように、熱酸化膜１４を剥離し、ウェーハ全面に５×１０１５ｃｍ−２程度のドーズ量で砒素（Ａｓ）をイオン注入する。その後アニールを施し、注入層を低抵抗化する。
【００３４】
次に、図２（ｄ）に表したように、結晶層を積層する。具体的には、表面洗浄の後、再びＵＨＶ−ＣＶＤ法、ＭＢＥ法またはＬＰ−ＣＶＤ法などの方法により厚さ３０ｎｍのＧｅチャネル層４、厚さ１００ｎｍのＳｉ０．３Ｇｅ０．７層５（上部ソース・ドレイン部）を形成する。このとき、Ｓｉ０．３Ｇｅ０．７層５（上部ソース・ドレイン部）は高濃度のｎ型ドーピングが施されていることが望ましいが、エピタキシャル成長後に再度イオン注入を施してもよい。
【００３５】
続いて、図３（ａ）に表したように、パターニングを施す。具体的には、ウェーハ表面に図示しないフォトレジストパターンを形成し、このレジストパターンをマスクとしてｎ型Ｓｉ０．３Ｇｅ０．７層５及びＧｅチャネル層４をＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）法を用いて島状にエッチング加工する。レジストパターンはエッチング加工終了後に剥離する。
【００３６】
次に、図３（ｂ）に表したように、ウェーハ表面に厚さ３ｎｍ程度の薄い絶縁膜１６をＣＶＤ法などにより形成する。この絶縁膜１６の一部はゲート絶縁膜６となる。
【００３７】
その後、図３（ｃ）に表したように、ゲート電極用に、厚さ２０ｎｍ程度の多結晶Ｓｉ層１７をウェーハ全面に堆積し、リン（Ｐ）を５×１０１５ｃｍ−２程度のドーズ量でイオン注入し、さらにアニールを施して、多結晶Ｓｉ層１７を高濃度のｎ型とする。
【００３８】
次に、図３（ｄ）に表したように、ゲート電極を形成する。具体的には、異方性エッチングにより多結晶Ｓｉ層１７を上方からエッチバックする。このようにして、島状突起Ｐの側面にｎ型多結晶Ｓｉ層を残置させてゲート電極７を形成する。ここで、異方性エッチングによるエッチバックの前に、ウェーハの表面をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：化学機械研磨）により研磨して、島状突起Ｐの上面の多結晶Ｓｉ層１７を除去しておいてもよい。
【００３９】
この後、絶縁膜１６の一部を開口することにより、上部及び下部のソース・ドレイン電極を形成して、本発明のトランジスタの要部が完成する。
【００４０】
次に、図２（ｃ）に表した積層構造を得るための別の方法について説明する。
【００４１】
図４は、この方法を表す概略工程断面図である。
【００４２】
まず、図４（ａ）に表した積層構造を形成する。具体的には、Ｓｉ基板１の上に厚さ１μｍ程度の傾斜組成Ｓｉ１−ｘＧｅｘ層２１（ここで、組成ｘは、基板１から離れるに従って０から０．１程度まで増加する）、厚さ１．５μｍ程度のＳｉ０．９Ｇｅ０．１層２２、厚さ２０ｎｍ程度のＳｉキャップ層２３を積層する。積層方法としては、前述したようなＵＨＶ−ＣＶＤ、ＭＢＥ法またはＬＰ−ＣＶＤ法などを用いることができる。
【００４３】
次に、図４（ｂ）に表したように、埋め込み酸化膜を形成する。具体的には、加速電圧１６０ｋｅＶ、ドーズ量４×１０１７イオン／ｃｍ２程度の条件で酸素イオンを注入し、９００℃で酸化処理することによりウェーハ表面に熱酸化膜２４を１０ｎｍ以上の厚みに形成する。酸素イオンを打ち込むＳｉＧｅ層２２のＧｅ組成が１０原子％と低いのは、連続的で均一な埋め込み酸化膜を得るためである。Ｇｅ組成が３０原子％以上では、この方法で連続的な埋め込み酸化膜を得ることは困難となる（Ｙ．  Ｉｓｈｉｋａｗａ  ｅｔ  ａｌ．，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．，  ７５，  ９８３  （１９９９））。
【００４４】
次に、酸素をわずか（０．５％）に含むアルゴンガス雰囲気中で１３００℃、４時間程度アニールすると、ＳｉＧｅ層２２の上面から約３００ｎｍ程度基板側に埋め込み酸化膜２が形成される。この埋め込み酸化膜２からはＧｅが排除され、ほぼ純粋なＳｉＯ２となる。
【００４５】
次に、図４（ｃ）に表したように、このウェーハを弗酸・硝酸混合液にてＳｉＧｅ層２の層厚が約２３ｎｍになるまでエッチングすると、図２（ｃ）と同様の構造が得られる。
【００４６】
なお、本発明においては、ゲート電極７の材料として、Ｗ（タングステン）などの金属を用いることも可能である。また、ゲート絶縁膜６としては、Ｓｉ酸化膜（ＳｉＯｘ）はもちろん、Ｓｉ窒化膜（Ｓｉ３Ｎ４）、Ｓｉ酸化窒化膜（ＳｉＯｘＮｙ）、Ａｌ２Ｏ３，  Ｔａ２Ｏ５，  ＴｉＯ２，  Ｙａ２Ｏ３等の高誘電体絶縁膜も同様に用いることができる。
【００４７】
また、ゲート絶縁膜６としては、上述した材料のほか、Ｇｅ窒化膜を用いることもできる。このＧｅ窒化膜は、ＣＶＤによる堆積の他、Ｇｅ表面を直接アンモニアガスや窒素ガスを用いて窒化することによっても得られる。
【００４８】
また、また、基板１の面方位としても、（００１）だけではなく、他の面方位、例えば（１１１）基板、（１１０）基板などを用いても良い。
【００４９】
次に、本発明の半導体装置の変形例について説明する。
【００５０】
図１に例示した半導体装置においては、チャネル部分をひずみＧｅ（ゲルマニウム）層４として、その上下のソース・ドレイン部分をＳｉＧｅ層３、５により構成したが、ドレイン部分は、Ｇｅにより構成してもよい。このようにすると、キャリアのバリスティック注入の効果をさらに高めることも可能となる。
【００５１】
図５（ａ）は、図１に例示したようにチャネル部ＣをひずみＧｅにより形成し、ソース部Ｓとドレイン部ＤをともにＳｉＧｅにより形成した場合のバンドダイアグラムを表す概念図である。すなわち、電子及び正孔のいずれに対しても、ソース部Ｓ、ドレイン部Ｄの両側でＧｅチャネル層（チャネル部）Ｃよりもポテンシャルが高くなる。このようにすると、伝導帯、価電子帯ともにソース部がチャネル部に対して高いエネルギーとなるため、電子・正孔ともに加速した電荷をチャネルにバリスティックに注入でき、同一の材料系で容易に超高速のＣＭＯＳＦＥＴを作製することが可能となる。
【００５２】
さらに、ソース部ＳはＳｉＧｅにより形成し、ドレイン部Ｄはチャネル部Ｃと同様のひずみＧｅにより形成すると、図５（ｂ）に表したように、ドレイン部Ｄでは電子と正孔のいずれに対してもポテンシャル障壁が無くなる。
【００５３】
本発明の半導体装置の特徴のひとつであるバリスティックなキャリアの注入のためには、ソース部のポテンシャルがチャネル部よりも高いことが要求されるが、ドレイン側のポテンシャルはいずれでも構わない。従って、ドレイン側のポテンシャルの設計、すなわち材料の選定には、以下の点を考慮するとよい。
【００５４】
まず、ドレイン側をＧｅにより形成する場合は、チャネルとドレインとの境界はヘテロ接合とはならないため、ドーピングプロファイルの設計は容易となる。
【００５５】
しかし、ＳｉＧｅからなるソース部の上に格子定数が異なるＧｅ層を成長するため、積層の厚みをいわゆる臨界膜厚以下とする必要がある。さらに、複数のＦＥＴを組み合わせてＣＭＯＳを形成する場合などに、本発明のような縦型の構造においては、下側をソースにするかドレインにするかは自由に選択できると便利である。つまり、ソースとドレインとが同様の材料からなる対称形の構造のほうがインバータなどの回路を設計する際に自由度が高くなる。
【００５６】
一方、ドレイン部をＳｉＧｅで形成する場合は、チャネルとドレインとの境界がヘテロ接合となる。この場合は、ヘテロ界面とドレインへの不純物注入のプロファイルが一致していることが望ましい。これに対して、チャネルとドレインとの接合をずらして設ける構造も考えられる。
【００５７】
図６（ａ）は、チャネルとドレインとの接合をひずみＧｅ層の内部に設けた構造を例示する概念断面図であり、図６（ｂ）は、この構造のバンドダイアグラムを表す概念図である。同図の構成においては、ＳｉＧｅ層５１、ひずみＧｅ層５２、ＳｉＧｅ層５３が順次積層されているが、ひずみＧｅ層５２におけるドーピングプロファイルを調節することにより、チャネル部Ｃとドレイン部Ｄとの接合Ｊは、ひずみＧｅ層５２の内部に形成されている。このようにすれば、チャネル・ドレイン間のポテンシャル障壁をなくし、且つ上下対称に近い縦型ＦＥＴが得られる。
【００５８】
以上説明した具体例においては、ＳｉＧｅ層とひずみＧｅ層との組み合わせ、あるいはＳｉＧｅ層とひずみＳｉＧｅ層との組み合わせについて説明した。しかし、本発明は、これらに限定されるものではなく、Ｃ（炭素）をＳｉＧｅ結晶中に５％程度以下の濃度で添加したＳｉＧｅＣ結晶を用いることも可能である。Ｃの添加により、ＳｉＧｅのバンドギャップを維持しながらひずみＧｅ層あるいはひずみＳｉＧｅ層との格子定数の差を大きくすることが可能となる。
【００５９】
また、ソース・ドレイン部にＳｉＧｅＣを用いると、不純物の拡散を抑制できるという効果も併せて得られる。
【００６０】
次に、本発明によるＣＭＯＳインバータについて説明する。
【００６１】
図７は、本発明によるＣＭＯＳインバータの一例を表す概念図である。すなわち、同図のインバータは、共通のＳｉ基板１、埋め込み酸化膜２の上に形成されたｎチャネルトランジスタ６０Ａと、ｐチャネルトランジスタ６０Ｂとを有する。これらのトランジスタは、例えば、図１乃至図６に関して前述したような本発明の構成を有する。具体的には、例えば、ＳｉＧｅバッファ層３Ａ、３Ｂ、ひずみＧｅチャネル層４Ａ、４Ｂ、ＳｉＧｅキャップ層５Ａ、５Ｂの如くである。これらの層は、ｎチャネルまたはｐチャネルのいずれかに合わせて導電型及びキャリア濃度が調節されている。
【００６２】
ゲート電極７Ａ、７Ｂは、共通入力配線Ｗ１により接続されている。また、ｎチャネルトランジスタ６０Ａのソース・ドレインのいずれか一方と、ｐチャネルトランジスタ６０Ｂのソース・ドレインのいずれか他方とは共通出力配線Ｗ２により接続されている。さらに、ゼロボルト入力配線Ｗ３と、プラス１ボルト入力配線Ｗ４がそれぞれ、ソース・ドレインのいずれかに配線され、トランジスタ６０Ａ、６０Ｂが相補動作する。
【００６３】
ここで、ｐチャネルトランジスタ６０Ｂを形成する際には、砒素（Ａｓ）の代わりに例えば硼素（Ｂ）を添加不純物としてイオン注入すればよい。すなわち、イオン注入する領域に応じて、２回に分けてイオン注入を行えば、ｎチャネルトランジスタとｐチャネルトランジスタとを同一の基板上に形成できる。
【００６４】
なお、本具体例のＣＭＯＳインバータにおいても、ＳｉＧｅ層とひずみＳｉＧｅチャネル層とを組み合わせた縦型ＦＥＴを用いることができる。または、炭素を添加したＳｉＧｅＣ層とひずみＧｅチャネル層（または、ひずみＳｉＧｅチャネル層）とを組み合わせてもよい。
【００６５】
【発明の効果】
以上詳述したように、本発明によれば、絶縁膜上に形成された格子緩和したＳｉＧｅ層の上に、チャンネル層となるひずみＧｅ層またはひずみＳｉＧｅ層を積層し、さらにその上にＳｉＧｅ層を形成することにより、このひずみＧｅ層をチャンネルに利用でき、より高速の移動度の縦型ＭＯＳＦＥＴを実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の要部断面構成を例示する概念図である。
【図２】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図３】本発明の半導体装置の要部製造工程を表す工程断面図である。
【図４】図２（ｃ）に表した積層構造を得るための別の方法を表す概略工程断面図である。
【図５】（ａ）は、図１に例示したようにチャネル部ＣをひずみＧｅにより形成し、ソース部Ｓとドレイン部ＤをともにＳｉＧｅにより形成した場合のバンドダイアグラムを表す概念図であり、（ｂ）は、ソース部ＳをＳｉＧｅにより形成しドレイン部Ｄはチャネル部Ｃと同様のひずみＧｅにより形成した場合のバンドダイアグラムを表す概念図である。
【図６】（ａ）は、チャネルとドレインとの接合をひずみＧｅ層の内部に設けた構造を例示する概念断面図であり、（ｂ）は、この構造のバンドダイアグラムを表す概念図である。
【図７】本発明によるＣＭＯＳインバータの一例を表す概念図である。
【符号の説明】
１  基板
２  埋め込み酸化膜
３、３Ａ、３Ｂ  ＳｉＧｅバッファ層
４、４Ａ、４Ｂ  ひずみＧｅチャネル層
５、５Ａ、５Ｂ  ＳｉＧｅキャップ層
６  ゲート絶縁膜
７  ゲート電極
Ｗ１、Ｗ２、Ｗ３、Ｗ４  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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