(57)【特許請求の範囲】
【請求項１】
メモリセル（100）であって、
第１のポート（21）および第２のポート（24）を有し、前記第１のポート（21）の値および前記第２のポート（24）の値を制御するように構成されて、前記第１のポート（21）の前記値を前記第２のポート（24）の前記値の反転値として維持するようにさらに構成されている、記憶素子（18）と、
第１のビットライン（32）と、
第２のビットライン（34）と、
前記第１のビットライン（32）および前記第１のポート（21）に接続された第１のスイッチング素子（26）と、
前記第２のビットライン（34）および前記第２のポート（24）に接続された第２のスイッチング素子（28）と、
クロック信号を受信するための手段と、
前記クロック信号に応答して前記第１および第２のビットライン（32、34）をプリチャージするための手段と、
入力値を受け取るための手段と、
前記第１および第２のビットラインの連続したプリチャージの間に、前記入力値を、前記第１のビットライン（32）を介して前記記憶素子（18）に格納するための手段と、および
前記第１および第２のビットラインの前記連続したプリチャージの間に、前記記憶素子（18）に格納された値を、前記第２のビットラインを介して読み出すための手段とを含む、メモリセル（100）。
【請求項２】
前記記憶素子にデータを書き込むことが、クロック信号によってイネーブルにされ、前記連続したプリチャージが、前記クロック信号の連続したサイクルの間に行われ、前記格納するための手段が、前記サイクルの１つのサイクルの間に前記記憶素子（18）に前記入力値を格納し、且つ前記読み出すための手段が、前記１つのサイクルの間に前記記憶素子（18）に格納された値を読み出す、請求項１のメモリセル（100）。
【請求項３】
データの値を格納するための方法であって、
第１のスイッチング素子（26）を介して第１のビットライン（32）に接続された第１のポート（21）と、第２のスイッチング素子（28）を介して第２のビットライン（34）に接続された第２のポート（24）とを有する記憶素子（18）を有するメモリセル（100）を準備するステップと、
前記第１のポート（21）の値を前記第２のポート（24）の値の反転値として維持するステップと、
入力値を受け取るステップと、
クロック信号を受信するステップと、
前記第１のビットライン（32）および前記第２のビットライン（34）を、前記クロック信号に応答してプリチャージするステップと、
前記第１および第２のビットラインの連続したプリチャージの間に、前記入力値を、前記第１のビットライン（32）を介して前記記憶素子（18）に格納するステップと、および
前記第１および第２のビットラインの前記連続したプリチャージの間に、前記記憶素子（18）に格納された値を、前記第２のビットライン（34）を介して読み出すステップとを含む、方法。
【請求項４】
前記連続したプリチャージが、前記クロック信号の連続したサイクルの間に行われる、請求項３の方法。
【請求項５】
メモリセル（100）であって、
第１のポート（24）および第２のポート（21）を有し、前記第１のポート（24）の値および前記第２のポート（21）の値を制御するように構成されて、前記第１のポート（24）の前記値を前記第２のポート（21）の前記値の反転値として維持するようにさらに構成されている、記憶素子（18）と、および
データの値を前記記憶素子（18）に書き込むように構成された回路であって、前記記憶素子（18）にデータを書き込むことが、クロック信号によってイネーブルにされ、前記回路が、前記クロック信号の１サイクルの間に、前記記憶素子（18）にデータの値を書き込み、且つ前記記憶素子（18）からデータの値を読み出すように構成されている、回路とを含み、その回路が、
前記第１のポート（24）および第１のビットライン（34）に結合され、第１のセレクト信号に応答して活性化および不活性化されるように構成されて、活性化されると前記第１のポート（24）を前記第１のビットライン（34）に電気的に接続し、不活性化されると前記第１のポート（24）を前記第１のビットライン（34）から電気的に切り離すようにさらに構成されている、第１のスイッチング素子（28）と、
前記第２のポート（21）および第２のビットライン（32）に結合され、第２のセレクト信号に応答して活性化および不活性化されるように構成されて、活性化されると前記第２のポート（21）を前記第２のビットライン（32）に電気的に接続し、不活性化されると前記第２のポート（21）を前記第２のビットライン（32）から電気的に切り離すようにさらに構成されている、第２のスイッチング素子（26）と、および
入力ライン（128）に結合され、モード信号に基づいて前記入力ライン（128）を前記第１のビットライン(34)に電気的に接続するように構成されたスイッチング機構（137）であって、そのスイッチング機構（137）は、そのスイッチング機構（137）が前記入力ライン（128）を前記第１のビットライン（34）から電気的に切り離す場合には、前記入力ライン（128）を前記第２のビットライン（32）に電気的に接続し、前記スイッチング機構（137）が前記入力ライン（128）を前記第１のビットライン（34）に電気的に接続する場合には、前記入力ライン（128）を前記第２のビットライン（32）から電気的に切り離すように構成されている、スイッチング機構（137）とを含み、
前記記憶素子（18）に書き込まれるデータの値は、前記第１および第２のビットライン（32、34）のどちらかが特定の論理値に駆動されることに基づいている、メモリセル（100）。
【請求項６】
前記回路が、
出力ライン（124）に結合され、前記第１のビットライン（34）から値を受け取り且つ前記第２のビットライン（32）から値を受け取って、前記受け取った値の一方を前記モード信号に基づいて選択するように構成され、前記選択された一つの値を前記出力ライン（124）にわたって伝達するようにさらに構成されている、マルチプレクサ（121）をさらに含み、
前記モード信号は、前記入力ライン（128）が前記クロック信号の各連続した周期毎に前記第１および第２のビットライン（32、34）の異なる一方に電気的に接続されるように、前記スイッチング機構（137）を制御する、請求項５のメモリセル（100）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概してデータ処理技術に関しており、特に、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルのようなメモリセルに、同じクロック周期中に書き込み動作と読み出し動作とを実行するためのシステムおよび方法に関する。
【０００２】
【従来の技術】
ＳＲＡＭセルは、デジタルビット値の記憶用として当該技術において知られており、マイクロプロセッサの内部キャッシュメモリにおいてのように、データの記憶を必要とする多くのエレクトロニクスの応用例において、使用されている。ＳＲＡＭセル内の各記憶素子は、通常は、一度に１ビットの情報しか格納せず、新しい値を記憶素子に格納すると、その記憶素子に格納されていた以前の値は、上書き（オーバーライト）される。
【０００３】
従来の大部分のＳＲＡＭセルでは、セルに対して、一度に一つの値の書き込みか、または一つの値の読み出ししかできない。したがって、単一のクロック周期の間には、単一の動作のみが生じ得る。本願明細書で使用されている「動作」という用語は、説明されているメモリセルへの書き込み、またはそこからの読み出しを指す。二つまたはそれ以上の動作の実行準備が整っている場合には、各クロック周期の間に複数の動作が発生しないように、それらの動作の少なくとも一つは、後のクロック周期まで延期される。しかし、動作の延期は、一般的には望ましくない。それは、延期によって、その動作の結果を生じさせるために要求される時間量が増加するからである。
【０００４】
「Ｓｉｎｇｌｅ−Ｅｎｄｅｄ  Ｒｅａｄ，Ｄｕａｌ−Ｅｎｄｅｄ  Ｗｒｉｔｅ  ＳＲＡＭ  Ｃｅｌｌ」という名称の米国特許第５，８１５，４３２号は、参照によって本願明細書に組み込まれるが、より高周波動作を生じさせることができるＳＲＡＭセルの設計を説明している。この点について、米国特許第５，８１５，４３２号のＳＲＡＭセルは、同じセルの二つの読み出し動作を、同時に生じさせることができる。したがって、単一のクロック周期の間に、一つのＳＲＡＭセルからの２回の読み出し、または１回のＳＲＡＭセルへの書き込みが、行える。その結果、所与の時間期間中に同じＳＲＡＭセルを使用する動作の数が増加する。
【０００５】
米国特許第５，８１５，４３２号によって提供された設計は、多数の読み出し動作を生成するアプリケーションで、うまく動作する。しかし、多数の書き込み動作を利用するアプリケーションでは、米国特許第５，８１５，４３２号の利点は低減する。なぜなら、米国特許第５，８１５，４３２号の設計は、複数回の読み出し動作のみを、同時に発生させることしかできないからである。
【０００６】
【発明が解決しようとする課題】
従って、同じクロック周期の間に書き込み動作および読み出し動作を行えるようにし、特定の時間期間の間に処理される書き込み動作の数を増やすことができるＳＲＡＭセルの提供という、これまで未解決であったことを実現する必要性が、当該産業界に存在している。
【０００７】
【課題を解決するための手段】
本発明は、上記で説明した従来技術の不適切さおよび欠陥を克服する。一般に、本発明は、同じクロック周期の間にメモリセルへの書き込みおよびメモリセルからの読み出しを行うためのシステムおよび方法を提供する。
【０００８】
本発明のメモリセルは、記憶素子、マルチプレクサ、第１および第２のビットライン、第１および第２のスイッチング素子、およびスイッチング機構を利用する。記憶素子は、第１のポートおよび第２のポートを有し、第１のポートの値を、第２のポートの値の反転値として維持する。第１のスイッチング素子は、第１のポートおよび第１のビットラインに接続され、第２のスイッチング素子は、第２のポートおよび第２のビットラインに接続される。メモリセルに書き込まれるべき入力値は、スイッチング機構によって受け取られ、スイッチング機構が、この入力値を、モード信号の値に基づいてビットラインの一方に伝達する。どのビットラインが入力値を受け取るかに依存して、スイッチング機構は、入力値を一方のビットラインに送る前に、入力値を反転してもよい。マルチプレクサは、他方のビットラインの値を受け取って、モード信号の値に基づいてこの値を選択する。マルチプレクサはそれから、選択された値をメモリセルの出力として伝達する。
【０００９】
本発明は、データ値を格納するための方法を提供するとみなされることもできる。この方法は、第１のスイッチング素子を介して第１のビットラインに接続された第１のポートと、第２のスイッチング素子を介して第２のビットラインに接続された第２のポートとを有するメモリセルを準備するステップと、第１のポートの値を第２のポートの値の反転値として維持するステップと、入力値を受け取るステップと、クロック信号を受信するステップと、クロック信号に応答して第１および第２のビットラインをプリチャージするステップと、第１および第２のビットラインの連続したプリチャージの間に、入力値を、第１のビットラインを介してメモリセルに格納するステップと、第１および第２のビットラインの連続したプリチャージの間に、メモリセルに格納された値を、第２のビットラインを介して読み出すステップと、によって、広く概念化されることができる。
【００１０】
本発明の他の特徴および利点は、図面と共に以下の詳細な説明を読み、これを考察することで、当業者に明らかになるであろう。そのような特徴および利点はすべて、ここでは本発明の範囲内に含まれ、特許請求の範囲によって保護されることが意図されている。
【００１１】
【発明の実施の形態】
本発明は、図面を参照して、よりよく理解されることができる。図面内の要素は、必ずしも互いに対して正確な縮尺で描かれておらず、その代わりに、本発明の原理を明瞭に描くことに重点が置かれている。さらに、同じ参照番号は、いくつかの図面を通じて、対応している部分を指している。
【００１２】
本発明は、概して同じクロック周期の間に書き込み動作と読み出し動作とを行うことができる、ＳＲＡＭセルのようなメモリセルを提供する。本発明の原理をよりよく説明するために、従来技術の例示的なＳＲＡＭセル１５を示す図１をまず参照する。
【００１３】
ビット値は、２つの入力／出力（Ｉ／Ｏ）ポート２１および２４を有する記憶素子１８に格納される。記憶素子１８は、任意の所与の時間で、ポート２１の値がポート２４の値の反転値であるように設計されている。図２は、記憶素子１８を実現するために使用され得る回路の例示的な実施形態を描いている。インバータ２７は、ポート２１および２４の値がお互いの反転値であることを確実にする。
【００１４】
ポート２４の値は、記憶素子１８に格納された値に対応し、したがってポート２１の値は、記憶素子１８に格納された値の反転値に対応する。例えば、記憶素子１８に格納された値が「１」であれば、ポート２４の値は論理的ハイであり、ポート２１の値は論理的ローであるはずである。逆に、記憶素子１８に格納された値が「０」であれば、ポート２４の値は論理的ローであり、ポート２１の値は論理的ハイであるはずである。言い換えると、ポート２４の値は、記憶素子１８に格納された値を示す。
【００１５】
記憶素子１８に値を格納する、言い換えると書き込むためには、セレクトライン２５上の値がアサートにされてスイッチング素子２６および２８を活性化し、ビットライン３２および３４上の値が適切にアサートおよびデアサート（ｄｅａｓｓｅｒｔ）にされて、記憶素子１８に所望の値を書き込む。この場合、記憶素子１８は、スイッチング素子２６の活性化によって、ビットライン３２上の論理的ローがポート２１の値を論理的ローにし、スイッチング素子２８の活性化によって、ビットライン３４上の論理的ローがポート２４の値を論理的ローにできるように、設計されている。しかし、記憶素子１８はさらに、スイッチング素子２６および／または２８が活性化または不活性化されるかどうかにかかわらず、ビットライン３２または３４のいずれかの論理的ハイが、ポート２１および２４の値、したがって記憶素子１８に格納された値に影響を与えないようにも、設計されている。上記の機能を可能にするために、ＮＦＥＴが通常は使用されて、図１に示されているようなスイッチング素子２６および２８を実現する。ただし、他の実施形態では、スイッチング素子２６および／または２８の実現において、他のデバイスを利用することも可能であり得る。
【００１６】
したがって、記憶素子１８に「１」を書き込むためには、セレクトライン２５がアサートにされ、ビットライン３２が論理的ローにされ、ビットライン３４が論理的ハイにされる。その結果として、ポート２１の値は論理的ローにされ、ポート２４の値（すなわち、記憶素子１８に格納された値を示している値）は、記憶素子１８のインバータ２７（図２）を介して論理的ハイにされる。記憶素子１８に「０」を書き込むためには、セレクトライン２５がアサートにされ、ビットライン３４が論理的ローにされ、ビットライン３２が論理的ハイにされる。その結果として、ポート２４の値は論理的ローにされ、ポート２１の値は、記憶素子１８のインバータ２７を介して論理的ハイにされる。
【００１７】
スイッチング素子４２、４４、４６、および４８は、典型的には、ビットライン３２および３４の値を制御するために使用される。この場合、スイッチング素子４２、４４、４６、および４８（およびスイッチング素子２６および２８）は、不活性化されると開回路になる。さらに、スイッチング素子４２および４４は、活性化されると、電源電圧（Ｖｄｄ）をビットライン３２および３４にそれぞれ送り、スイッチング素子４６および４８は、活性化されると、ビットライン３２および３４の値を、それぞれ接地する。典型的には、図１によって示されているように、スイッチング素子４２および４４を実現するためにＰＦＥＴが使用され、スイッチング素子４６および４８を実現するためにＮＦＥＴが使用される。ただし、他の実施形態では、他のタイプのデバイスを使用してスイッチング素子４２、４４、４６、および／または４８を実現してもよい。
【００１８】
記憶素子１８に値を書き込む際に、プリチャージ（ＰＣＨＧ）ライン５５は、クロック信号の周期の前半の半周期の間にアサートにされて、スイッチング素子４２および４４を活性化し、ライト（ｗｒｉｔｅ）ライン５７および５９がデアサートにされて、スイッチング素子４６および４８を不活性化する。その結果として、ビットライン３２および３４は、最初は両方とも論理的ハイにされる。それから、クロック信号の周期の次の半周期の間に、プリチャージライン５５がデアサートにされて、スイッチング素子４２および４４を不活性化し、セレクトライン２５がアサートにされて、スイッチング素子２６および２８を活性化する。加えて、記憶素子１８へ所望の値を書き込むために、ライトライン５７または５９の一方がアサートにされて、適切なスイッチング素子４６または４８を活性化する。この場合、記憶素子１８へ「１」を書き込むためには、ライトライン５７がアサートにされてスイッチング素子４６が活性化され、記憶素子１８へ「０」を書き込むためには、ライトライン５９がアサートにされてスイッチング素子４８が活性化される。
【００１９】
記憶素子１８に現在格納されている値を読み出す際には、プリチャージライン５５は、クロック信号の周期の前半の半周期の間にアサートにされて、スイッチング素子４２および４４を活性化し、ライトライン５７および５９がデアサートにされて、スイッチング素子４６および４８を不活性化する。したがって、ビットライン３２および３４は、最初は両方とも論理的ハイにされる。それから、クロック信号の周期の次の半周期の間に、プリチャージライン５５がデアサートにされて、スイッチング素子４２および４４を不活性化し、セレクトライン２５がアサートにされて、スイッチング素子２６および２８を活性化する。セレクトライン２５がアサートにされると、論理的ローの値を有するポート２１または２４が、隣接するビットライン３２または３４を論理的ローにさせる。例えば、記憶素子に格納されている値が「１」であり、したがってポート２１が論理的ローであれば、ビットライン３２は、セレクトライン２５がアサートにされたときに論理的ローにされる。さらに、記憶素子１８に格納されている値が「０」であり、したがってポート２４が論理的ローであれば、ビットライン３４は、セレクトライン２５がアサートにされたときに論理的ローにされる。
【００２０】
センスアンプ６３は、ビットライン３２および３４の値を受け取って、ビットライン３２および３４から受け取った値に基づいて、記憶素子１８に格納された同じ値を出力ライン６４を介して出力するように構成されている。この場合、センスアンプ６３は、ビットライン３２および３４の値間の論理的な相違を検出すると、ビットライン３４から受け取った値を、セル１５から読み出した値として出力ライン６４を介して出力するように設計されている。したがって、センスアンプ６３は、ビットライン３２および３４がプリチャージされ（すなわち、スイッチング素子４２および４４が活性化され）、プリチャージ後にビットライン３２または３４の一方の値が論理的ローにされた後に、ビットライン３４から受け取った値を、セル１５から読み出した値として出力する。
【００２１】
以上の技術によれば、各クロック周期毎に、ある値を記憶素子１８に書き込むか、または記憶素子１８から読み出すことができる。しかし、前述のように、同じクロック周期の間に書き込み動作および読み出し動作を行うことができて、所与の時間期間内に処理される書き込み動作の合計数を増加させられることが望まれる用途が、多く存在する。
【００２２】
一般に、本発明は、クロック周期の間に同じメモリセルに対して、書き込み動作を読み出し動作と共に実行することができるシステムおよび方法を提供する。図３は、本発明の原理に従った、ＳＲＡＭセルのようなメモリセル１００を描いている。図３に示されているように、メモリセル１００は、従来のメモリセル１５と同様に、記憶素子１８、ポート２１および２４、ビットライン３２および３４、ならびにスイッチング素子２６、２８、４２、および４４を含む。さらに、従来のセル１５と同様に、記憶素子１８に格納された値はポート２４における値によって示され、ポート２１の値は、ポート２４の値の反転値である。
【００２３】
モード信号は、モードライン１０４を介してセル１００に提供される。このモード信号は、好ましくは、以下にさらに詳細に説明されるように、セル１００のタイミングを制御するために使用されるクロック（ＣＫ）信号とは異なる周波数を有するクロック信号である。図４に示されているように、モード信号は、好適な実施形態では、ＣＫ信号の半分の周波数を有し、ＣＫ信号に同期する。言い換えると、モード信号は、ＣＫ信号の周期毎に切り換わる。ＣＫ信号およびモード信号は、図４では、例示の目的のために異なる振幅を有するように示されているが、ＣＫ信号およびモード信号は、好適な実施形態では、同じ振幅を有していてもよい。
【００２４】
モード信号が論理的にハイであるときに読み出し動作を実行するためには、従来技術で行われたように、ＣＫ信号の周期の前半の半周期において、ビットライン３２および３４が最初にプリチャージされる。それから、ＣＫ信号の周期の次の半周期の間に、セレクト論理回路１０７が、セレクトライン１１１をアサートにするように設計される。この場合、セレクト論理回路１０７は、モード信号およびリード信号を、それぞれモードライン１０４およびリード（ｒｅａｄ）ライン１１６を介して受信する。リードライン１１６上の値は、好ましくは、読み出し動作が実行されるべきときには論理的ハイであり、読み出し動作が実行されるべきでないときには論理的ローである。したがって、モードライン１０４上のモード信号およびリードライン１１６上のリード信号が両方とも論理的ハイであると、セレクト回路１０７は、セレクトライン１１１にわたって伝達される値をアサートにし、それによってスイッチング素子２８を活性化するように構成される。これにより、ビットライン３４の論理値が、ポート２４の論理値（すなわち、メモリ素子１８に格納された値）にされる。
【００２５】
以上の論理値は、それから増幅器１１９を通って送られ、マルチプレクサ１２１によって受け取られる。増幅器１１９が、図３によって示されているようにマルチプレクサ１２１の前（例えば、マルチプレクサ１２１の入力）、またはマルチプレクサ１２１の後（例えば、マルチプレクサ１２１の出力）に位置してもよいことに留意されたい。モード信号に基づいて、マルチプレクサ１２１は、ビットライン３４から受け取った論理値を選択し、この論理値を、出力ライン１２４を介して伝達するように構成されている。この場合、マルチプレクサ１２１は、モード信号をモードライン１０４を介して制御信号として受信し、モード信号が論理的ハイであると、ビットライン３４から受け取った値を選択するように構成されている。モード信号が論理的ローであると、マルチプレクサ１２１は、代わりにビットライン３２から受け取った値を選択し、この値を出力ライン１２４を介して伝達するように構成されている。
【００２６】
出力ライン１２４にわたって伝達された値は、排他的ＯＲ（ＸＯＲ）ゲート１２５によって受け取られる。このＸＯＲゲート１２５は、モードライン１０４からのモード信号も受信する。モード信号が論理的ハイである場合、ＸＯＲゲート１２５は、出力ライン１２４から受け取った値を出力するように構成されている。後に説明するように、モード信号が論理的ローである場合には、ＸＯＲゲート１２５は、出力ライン１２４から受け取った値の反転値を出力するように構成されている。このように、ＸＯＲゲート１２５によって出力される論理値は、記憶素子１８に格納された論理値（すなわち、メモリセル１００から読み出される値）であるはずである。
【００２７】
記憶素子１８の論理値がビットライン３４を介して読み出されている間に、ビットライン３２を使用して、書き込み動作が同時に実行されてもよい。この場合、ライトライン１２６上のライト信号は、好ましくは、書き込み動作が実行されるべきときには論理的ハイにされ、書き込み動作が実行されるべきではないときには論理的ローにされる。さらに、記憶素子１８に書き込まれるべき論理値は、ライト信号が論理的ハイにされると、入力ライン１２８にわたって伝達される。
【００２８】
両方のビットライン３２および３４が、ＣＫ信号の周期の前半の半周期でプリチャージされた後に、ライトライン１２６上のライト信号およびモードライン１０４上のモード信号が両方とも論理的ハイになると、セレクト論理回路１０７は、セレクトライン１２９にわたって伝達される値をアサートにし、それによってＣＫ信号の周期の次の半周期の間にスイッチング素子２６を活性化するように構成されている。さらに、モード信号は、スイッチング機構１３７のスイッチング素子１３３および１３５に、制御信号として伝達される。好適な実施形態では、図３に示されているように、スイッチング素子１３３および１３５はトライステート（ｔｒｉｓｔａｔｅ）増幅器であるが、他の実施形態では、他のタイプのスイッチであってもよい。さらに、スイッチング機構１３７の他の構成も、本発明の原理から逸脱することなく存在し得る。
【００２９】
モード信号が論理的ハイであると、スイッチング素子１３３は、入力ライン１２８からの値の反転値を、ビットライン３２に伝達するように設計されている。したがって、入力ライン１２８上の値が論理的ハイであると、ビットライン３２の値は論理的ローにされる。その結果として、ポート２１における値は論理的ローにされて、したがって、ポート２４における値は、記憶素子１８のインバータ２７（図２）を介して、論理的ハイ（すなわち、「１」が記憶素子１８に書き込まれる）にされる。入力ライン１２８上の値が論理的ローである場合、ビットライン３２の値は論理的ハイにされ、ポート２１および２４における値には変化は生じない。
【００３０】
さらに、モードライン１０４上のモード信号が論理的ハイであると、スイッチング素子１３５は、開回路として動作するように設計されている。したがって、入力ライン１２８上のどの値も、スイッチング素子１３５によって伝達されないはずである。その結果として、セル１００からビットライン３４を介して読み出される値は、入力ライン１２８上の値によって影響を受けないはずである。
【００３１】
モード信号が論理的ローであるときに読み出し動作を実行するためには、従来技術で行われたように、ＣＫ信号の周期の前半の半周期において、ビットライン３２および３４が最初にプリチャージされる。それから、ＣＫ信号の周期の次の半周期の間に、セレクト論理回路１０７が、リードライン１１６上の論理的ハイおよびモードライン１０４上の論理的ローに応答してセレクトライン１２９をアサートにするように設計され、これによって、スイッチング素子２６を活性化する。これにより、ビットライン３２の論理値が、ポート２１の論理値（すなわち、メモリ素子１８に格納された値の反転値）にされる。
【００３２】
ビットライン３２上の論理値は、次に増幅器１３８を通って送られ、マルチプレクサ１２１によって受け取られる。増幅器１３８が、図３によって示されているようにマルチプレクサ１２１の前（例えば、マルチプレクサ１２１の入力）、またはマルチプレクサ１２１の後（例えば、マルチプレクサ１２１の出力）に位置してもよいことに留意されたい。モードライン１０４上の論理的ローに応答して、マルチプレクサ１２１は、ビットライン３２から受け取った論理値を選択し、この論理値を出力ライン１２４を介して伝達するように構成されている。先に示したように、ＸＯＲゲート１２５が、モードライン１０４上の論理的ローに応答して、この値の反転値を出力するように構成されている。したがって、ＸＯＲゲート１２５によって出力される論理値は、記憶素子１８に格納された論理値（すなわち、メモリセル１００から読み出される値）であるはずである。
【００３３】
記憶素子１８の論理値がビットライン３２を介して読み出されている間に、ビットライン３４を使用して、書き込み動作が同時に実行されてもよい。先に説明したように、書き込み動作が実行されるべきときには、ライトライン１２６上のライト信号は、好ましくは論理的ハイにされ、記憶素子１８に書き込まれるべき論理値は、入力ライン１２８にわたって伝達される。ライトライン１２６上の論理的ハイおよびモードライン１０４上の論理的ローに応答して、セレクト論理回路１０７は、セレクトライン１１１にわたって伝達された値をアサートにし、それによって、ＣＫ信号の周期の後半の半周期の間に（すなわち、ビットライン３２および３４がプリチャージされた後に）、スイッチング素子２８を活性化するように構成されている。
【００３４】
さらに、先に延べたように、モード信号は、モードライン１０４を介してスイッチング素子１３３および１３５に制御信号として伝達される。モード信号が論理的ローであると、スイッチング素子１３５は、入力ライン１２８からの値をビットライン３４に伝達するように設計されている。したがって、入力ライン１２８上の値が論理的ローであると、ビットライン３４の値は論理的ローにされる。その結果として、ポート２４における値は論理的ローにされて（すなわち、「０」が記憶素子１８に書き込まれて）、したがって、ポート２１における値は、記憶素子１８のインバータ２７（図２）を介して、論理的ハイにされる。入力ライン１２８の上の値が論理的ハイである場合、ビットライン３４の値は論理的ハイにされ、ポート２１および２４における値には変化は生じない。
【００３５】
さらに、モードライン１０４上のモード信号が論理的ローであると、スイッチング素子１３３は、開回路として動作するように設計されている。したがって、入力ライン１２８上のどの値も、スイッチング素子１３３によって伝達されないはずである。その結果として、セル１００からビットライン３２を介して読み出される値は、入力ライン１２８上の値によって影響を受けないはずである。
【００３６】
図５は、セレクト論理回路１０７を実現するために使用され得る例示的な回路を示している。この場合、図５に示されたセレクト論理回路１０７は、ＡＮＤゲート１４２、１４３、１４４、および１４５を含み、且つＯＲゲート１４６および１４７を含む。モードライン１０４上のモード信号が論理的ハイであるとき、ＡＮＤゲート１４２およびＯＲゲート１４６は、リードライン１１６上のリード信号が論理的ハイであれば、セレクトライン１１１にわたって伝達される値をアサートにするように構成されている。モード信号が論理的ハイであるときにリードライン１１６上のリード信号が論理的ローであれば、ＡＮＤゲート１４２および１４３ならびにＯＲゲート１４６が、セレクトライン１１１にわたって伝達される値をデアサートにするように設計されている。
【００３７】
さらに、モードライン１０４上のモード信号が論理的ハイであるとき、ＡＮＤゲート１４５およびＯＲゲート１４７は、ライトライン１２６上のライト信号が論理的ハイであれば、セレクトライン１２９にわたって伝達される値をアサートにするように構成されている。モード信号が論理的ハイであるときにライトライン１２６上のライト信号が論理的ローである場合、ＡＮＤゲート１４４および１４５ならびにＯＲゲート１４７が、セレクトライン１２９にわたって伝達される値をデアサートにするように設計されている。
【００３８】
モードライン１０４上のモード信号が論理的ローであるとき、ＡＮＤゲート１４３およびＯＲゲート１４６は、ライトライン１２６上のライト信号が論理的ハイであれば、セレクトライン１１１にわたって伝達される値をアサートにするように構成されている。モード信号が論理的ローであるときにライトライン１２６上のライト信号が論理的ローであれば、ＡＮＤゲート１４２および１４３ならびにＯＲゲート１４６が、セレクトライン１１１にわたって伝達される値をデアサートにするように設計されている。
【００３９】
加えて、モードライン１０４上のモード信号が論理的ローであるとき、ＡＮＤゲート１４４およびＯＲゲート１４７は、リードライン１１６上のリード信号が論理的ハイであれば、セレクトライン１２９にわたって伝達される値をアサートにするように構成されている。モード信号が論理的ローであるときにリードライン１１６上のリード信号が論理的ローであれば、ＡＮＤゲート１４４および１４５ならびにＯＲゲート１４７が、セレクトライン１２９にわたって伝達される値をデアサートにするように設計されている。
【００４０】
さらに、図６は、ライン５５、１０４、１１６、および１２６にわたって伝達される信号のタイミングをＣＫ信号に基づいて制御するために使用され得る例示的な回路を描いている。この場合、ＣＫ信号の反転値が、インバータ１５２によってプリチャージライン５５にわたって伝達される。したがって、プリチャージライン５５上の値は、ＣＫ信号の周期の前半の半周期の間にアサートにされ、ＣＫ信号の周期の後半の半周期の間にデアサートにされる。その結果として、スイッチング素子４２および４４（図３）は、ＣＫ信号の周期の前半の半周期の間に活性化され、それによって、ビットライン３２および３４の値をＶｄｄに、言いかえれば論理的ハイにさせる。ＣＫ信号の周期の後半の半周期の間に、スイッチング素子４２および４４は不活性化され、それによって、ビットライン３２および３４をＶｄｄから分離する。
【００４１】
さらに、ＣＫ信号の周期の前半の半周期の間に、ＡＮＤゲート１５５および１５７は、ライン１６１および１６３からそれぞれ受信したリード信号およびライト信号の値には無関係に、ライン１１６および１２６にわたって伝達される値をそれぞれデアサートにするように構成されている。ライン１６１上のライト信号は、アサートにされると、入力ライン１２８上の値が記憶素子１８に書き込まれるべきであることを示し、デアサートにされると、書き込み動作が行われるべきではないことを示す。ライン１６３上のリード信号は、アサートにされると、記憶素子１８に格納された値がセル１００によって出力されるべきことを示し、デアサートにされると、読み出し動作が行われるべきではないことを示す。
【００４２】
ＣＫ信号の周期の後半の半周期の間、好適な実施形態では、ＣＫ信号は論理的ハイである。したがって、ＡＮＤゲート１５５は、ライン１６１から受け取った値をライトライン１２６に伝達し、且つ、ＡＮＤゲート１５７は、ライン１６３から受け取った値をリードライン１１６に伝達する。その結果として、読み出しおよび書き込み動作は、ＣＫ信号の周期の後半の半周期においてのみ、イネーブルにされる。言い換えると、読み出しおよび書き込み動作は、ビットライン３２および３４がプリチャージされた後でのみ、イネーブルにされる。
【００４３】
モード回路１７１は、ＣＫ信号を受信するように構成されている。ＣＫ信号に基づいて、モード回路１７１はモード信号を生成し、このモード信号をモードライン１０４にわたって伝達する。前述のように、モード信号は、ＣＫ信号の１周期が完了したときにモード信号が切り換わるように、好ましくはＣＫ信号と同期される。
【００４４】
動作
メモリセル１００の好適な使用および動作、ならびに関連する方法論を、以下に説明する。
【００４５】
例示の目的で、メモリセル１００に読み出し動作および書き込み動作を実行することが望ましいと仮定する。さらに、ＣＫ信号の現在の周期の間に、モード信号が論理的ハイに切り換えられると仮定する。その結果として、ＣＫ信号の周期の後半の半周期の間に（すなわち、ビットライン３２および３４がプリチャージされた後に）、ライトライン１２６の上のライト信号、リードライン１１６の上のリード信号、およびモードライン１０４の上のモード信号は、全て論理的ハイに設定される。これに応答して、セレクト論理回路１０７は、セレクトライン１１１および１２９の上の信号をアサートにして、スイッチング素子２６および２８が活性化される。モード信号は論理的ハイであるので、記憶素子１８に格納された値は、ビットライン３４を介して読み出され、記憶素子１８に書き込まれるべき値は、ビットライン３２に伝達される。記憶素子１８に書き込まれるべき値が論理的ハイである場合、ポート２１の値が論理的ローにされ、したがって、ポート２４の値が論理的ハイにされる。その結果として、書き込み動作および読み出し動作が、ＣＫ信号の同じ周期の間に実行される。
【００４６】
しかし、記憶素子１８に書き込まれるべき値が論理的ローである場合、ポート２１および２４における値は、変化しないままである。したがって、ＣＫ信号の次の周期の開始時に、モード信号が論理的ローに切り換わり、入力ライン１２８上の値（すなわち、記憶素子１８に書き込まれるべき値）は、入力ライン１２８上に維持される。さらに、ライン１２６上のライト信号の値は、論理的ハイに維持される。したがって、ＣＫ信号のこの次の周期の後半の半周期の間に、セレクトライン１１１の値がアサートにされ、それによってスイッチング素子２８が活性化される。モード信号は、現在、論理的ローであるので、記憶素子１８に書き込まれるべき値は、スイッチング素子１３５を介してビットライン３４に伝達される。先の値が論理的ローであり、且つスイッチング素子２８が活性化されるので、ポート２４における値は論理的ローにされ、したがって、ポート２１における値が論理的ハイにされる。ＣＫ信号のこの周期の間に、別の読み出し動作がビットライン３２を利用して実行されてもよいことに、留意されたい。
【００４７】
結果として、書き込み動作によって記憶素子１８に書き込まれるべき値が、ＣＫ信号の先の２つの周期の一方において、記憶素子１８に書き込まれる。これらの２つの周期の各々において、別の読み出し動作を実行することも可能である。したがって、以上で説明した技術を利用することによって、メモリセル１００に対して実行される動作の数を増やすことが可能である。
【００４８】
本発明が、上記においては、データの読み出しおよび書き込みが行われる２つのポート２１および２４を有する記憶素子を利用するものとして説明されてきたことに、留意されたい。しかし、本発明は、そのような内容に限定されるべきではない。この点については、多重ポート型メモリセル（ｍｕｌｔｉ−ｐｏｒｔｅｄ  ｍｅｍｏｒｙ  ｃｅｌｌｓ）は、当該技術でよく知られており、本発明のメモリセル１００は、他の記憶素子１８および／または他のポート２１および／または２４を含むことができる。
【００４９】
他の実施形態
メモリセル１００によって伝達される信号のタイミングに依存して、読み出し動作と同じ周期の間に行われる書き込み動作が、読み出し動作を介してセル１００から読み出される値に影響を与えることがある。この場合、書き込み動作によって書き込まれる値は、記憶素子１８に格納されていた以前の値を、その以前の値が読み出し動作によって記憶素子１８から読み出される前に、上書きする。したがって、セル１００から読み出されたデータの完全性を確実にするために、付加的なステップが実行されてもよい。
【００５０】
ある実施形態では、図７に示されているように、読み出し動作によって読み出されるデータを書き込み動作が上書きしないことを確実にするために、書き込み動作が十分な時間量だけ遅延されてもよい。この実施形態では、ライト接続１２６を介してセレクト論理回路１０７に伝達されたライト信号は、遅延機構１８２を通過してもよい。遅延機構１８２は、ＣＫ信号の同じ周期中に行われる読み出し動作によって読み出されるデータを書き込み動作が上書きしないように確実にするために、十分な時間量だけライト信号を遅延するように設計されている。
【００５１】
他の実施形態では、ＣＫ信号の同じ周期中に行われる読み出しおよび書き込み動作が、同じ記憶素子１８にアクセスすることを防いでもよい。この実施形態では、図８に示されているように、少なくとも一つの他の記憶素子１８’が、メモリセル１００に含まれる。記憶素子１８’は、記憶素子１８と同一であるように構成され、したがって２つのポート２１’および２４’を含む。ポート２１’における値は、ポート２４’における値の反転値であるはずであり、ポート２４’における値は、記憶素子１８’に格納される値を示す。
【００５２】
図８に描かれているセル１００は、セレクト論理回路１０７と同一であるように構成されたセレクト論理回路１０７’も含む。したがって、セレクト論理回路１０７’は、セレクト論理回路１０７が、接続１１６および１２６からそれぞれ受信したリード信号およびライト信号に基づいて、スイッチング素子２６および２８の状態を制御するのと同じやり方で、接続１１６’および１２６’からそれぞれ受け取ったリード’信号およびライト’信号に基づいて、スイッチング素子２６’および２８’の状態を制御する。
【００５３】
先に延べたように、ＣＫ信号の同じ周期の間に、同じ記憶素子１８に対する読み出し動作と書き込み動作とを実行する代わりに、読み出し動作を、ビットライン３２または３４の一方を介して記憶素子１８または１８’の一方に対して実行し、書き込み動作を、ビットライン３２または３４の他方を介して記憶素子１８または１８’の他方に対して実行してもよい。その結果として、２つの動作は同時に行われるものの、書き込み動作を介してセル１００に書き込まれた値は、読み出し動作によってセル１００から読み出される値を上書きしない。
【００５４】
本発明の上述の実施形態、特にいずれの「好適な」実施形態も、単に可能性のある実施形態の例であり、本発明の原理の明瞭な理解のために示されたものに過ぎないことが、強調されるべきである。本発明の上記の実施形態（単数または複数）に対して、多くの変形および修正が、本発明の思想および原理から実質的に逸脱することなく、行われ得る。そのような修正および変形は全て、この開示および本発明の範囲内に含まれ、特許請求の範囲によって保護されることが意図されている。
【００５５】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．第１のビットラインと、
第２のビットラインと、
入力ラインと、
出力ラインと、
第１のポートおよび第２のポートを有し、前記第１のポートの値および前記第２のポートの値を制御するように構成されて、前記第１のポートの前記値を前記第２のポートの前記値の反転値として維持するようにさらに構成されている、記憶素子と、
前記第１のポートおよび前記第１のビットラインに結合され、第１のセレクト信号に応答して活性化および不活性化されるように構成されて、活性化されると前記第１のポートを前記第１のビットラインに電気的に接続し、不活性化されると前記第１のポートを前記第１のビットラインから電気的に切り離すようにさらに構成されている、第１のスイッチング素子と、
前記第２のポートおよび前記第２のビットラインに結合され、第２のセレクト信号に応答して活性化および不活性化されるように構成されて、活性化されると前記第２のポートを前記第２のビットラインに電気的に接続し、不活性化されると前記第２のポートを前記第２のビットラインから電気的に切り離すようにさらに構成されている、第２のスイッチング素子と、
前記出力ラインに結合され、前記第１のビットラインから値を受け取り且つ前記第２のビットラインから値を受け取って、前記受け取った値の一方をモード信号に基づいて選択するように構成され、前記選択された一つの値を前記出力ラインにわたって伝達するようにさらに構成されている、マルチプレクサと、および前記入力ラインに結合され、前記入力ラインから入力値を受け取り、前記モード信号に基づいて、前記ビットラインの一方を選択するように構成され、前記ビットラインのうちの前記選択された一方を前記入力ラインに電気的に接続し、且つ他方のビットラインを前記入力ラインから電気的に切り離すようにさらに構成されている、スイッチング機構とを含む、メモリセル。
２．前記メモリセルが、スタティックランダムアクセスメモリ（ＳＲＡＭ）である、上記１に記載のメモリセル。
３．前記スイッチング機構が、
前記入力ラインに結合された第３のスイッチング素子であって、前記モード信号が第１の論理状態を示すときには、前記入力ラインを前記第１のビットラインに電気的に接続し、前記モード信号が第２の論理状態を示すときには、前記入力ラインを前記第１のビットラインから電気的に切り離すように構成された、第３のスイッチング素子と、および
前記入力ラインに結合された第４のスイッチング素子であって、前記モード信号が前記第２の論理状態を示すときには、前記入力ラインを前記第２のビットラインに電気的に接続し、前記モード信号が前記第１の論理状態を示すときには、前記入力ラインを前記第２のビットラインから電気的に切り離すように構成された、第４のスイッチング素子とを含む、上記１に記載のメモリセル。
４．前記第４のスイッチング素子が前記入力信号を反転するようにさらに構成された、上記３に記載のメモリセル。
５．クロック信号、リード信号、およびライト信号を受信するように構成され、前記リード信号と前記クロック信号に基づいて前記第１のセレクト信号を前記第１のスイッチング素子に伝達し、且つ前記ライト信号と前記クロック信号に基づいて前記第２のセレクト信号を前記第２のスイッチング素子に伝達するようにさらに構成された、セレクト回路をさらに含み、
前記モード信号が前記クロック信号に基づいており、そのモード信号の周波数が前記クロック信号の周波数と異なる、上記１に記載のメモリセル。
６．前記セレクト回路が前記モード信号を受信するように構成され、前記モード信号に基づいて前記第１のセレクト信号を前記第１のスイッチング素子に伝達し、且つ前記モード信号に基づいて前記第２のセレクト信号を前記第２のスイッチング素子に伝達するようにさらに構成された、上記５に記載のメモリセル。
７．第１のポートおよび第２のポートを有し、前記第１のポートの値および前記第２のポートの値を制御するように構成されて、前記第１のポートの前記値を前記第２のポートの前記値の反転値として維持するようにさらに構成されている、記憶素子と、
第１のビットラインと、
第２のビットラインと、
前記第１のビットラインおよび前記第１のポートに接続された第１のスイッチング素子と、
前記第２のビットラインおよび前記第２のポートに接続された第２のスイッチング素子と、
入力値を受け取り、モード信号の値に基づいて、前記入力値を前記ビットラインの一方に伝達するように構成されたスイッチング機構と、および
他方のビットラインから値を受け取り、前記モード信号の前記値に基づいて、前記他方のビットラインからの前記値を選択するように構成され、前記選択された値を伝達するようにさらに構成されている、マルチプレクサとを含む、メモリセル。
８．クロック信号を受信するように構成され、前記スイッチング機構が前記クロック信号に基づいて前記入力値をいつ伝達するかを制御するように構成された回路をさらに含み、
前記モード信号の周波数が前記クロック信号の周波数と異なる、上記７に記載のメモリセル。
９．前記スイッチング機構は、前記入力値を前記一方のビットラインに伝達する前に、前記ビットラインのいずれが前記入力値を受け取るかに応じて、前記入力値を反転するようにさらに構成されている、上記７に記載のメモリセル。
１０．メモリセルであって、
第１のポートおよび第２のポートを有し、前記第１のポートの値および前記第２のポートの値を制御するように構成されて、前記第１のポートの前記値を前記第２のポートの前記値の反転値として維持するようにさらに構成されている、記憶素子と、
第１のビットラインと、
第２のビットラインと、
前記第１のビットラインおよび前記第１のポートに接続された第１のスイッチング素子と、
前記第２のビットラインおよび前記第２のポートに接続された第２のスイッチング素子と、
クロック信号を受信するための手段と、
前記クロック信号に応答して前記第１および第２のビットラインをプリチャージするための手段と、
入力値を受け取るための手段と、
前記第１および第２のビットラインの連続したプリチャージの間に、前記入力値を、前記第１のビットラインを介して前記メモリセルに格納するための手段と、および
前記第１および第２のビットラインの前記連続したプリチャージの間に、前記メモリセルに格納された値を、前記第２のビットラインを介して読み出すための手段とを含む、メモリセル。
１１．前記メモリセルが、スタティックランダムアクセスメモリ（ＳＲＡＭ）である、上記１０に記載のメモリセル。
１２．前記クロック信号に基づいてモード信号を生成するための手段と、
出力ラインと、
入力ラインと、
前記出力ラインに結合され、前記ビットラインから複数の値を同時に受け取るように構成されたマルチプレクサであって、そのマルチプレクサが受け取った前記値のうちの１つを、前記モード信号に基づいて選択するように構成され、前記マルチプレクサにより選択された前記１つの値を前記出力ラインにわたって伝達するようにさらに構成された、マルチプレクサと、および
前記入力ラインに結合され、前記入力ラインからの入力値を受け取り、前記モード信号に基づいた前記ビットラインの１つを介して前記入力値を前記記憶素子へ伝達するように構成された、スイッチング機構とをさらに含む、上記１０に記載のメモリセル。
１３．前記生成手段が、前記クロック信号の周期毎に１回ずつ、前記モード信号を切り換えるように構成される、上記１２に記載のメモリセル。
１４．データの値を格納するための方法であって、
第１のスイッチング素子を介して第１のビットラインに接続された第１のポートと、第２のスイッチング素子を介して第２のビットラインに接続された第２のポートと、を有するメモリセルを準備するステップと、
前記第１のポートの値を前記第２のポートの値の反転値として維持するステップと、
入力値を受け取るステップと、
クロック信号を受信するステップと、
前記第１のビットラインおよび前記第２のビットラインを、前記クロック信号に応答してプリチャージするステップと、
前記第１および第２のビットラインの連続したプリチャージの間に、前記入力値を、前記第１のビットラインを介して前記メモリセルに格納するステップと、および
前記第１および第２のビットラインの前記連続したプリチャージの間に、前記メモリセルに格納された値を、前記第２のビットラインを介して読み出すステップとを含む、方法。
１５．前記格納ステップと前記読み出しステップとを同時に実行するステップをさらに含む、上記１４に記載の方法。
１６．前記第１のビットラインを介した格納ステップと前記第２のビットラインを介した読み出しステップとを、前記入力値の論理値に基づいて実行するステップと、
別の入力値を受け取るステップと、
前記別の入力値を、前記第２のビットラインを介して、前記別の入力値の論理値に基づいて、前記メモリセルに格納するステップと、
前記メモリセルに格納された値を、前記第１のビットラインを介して、前記別の入力値の前記論理値に基づいて読み出すステップと、および
前記第２のビットラインを介した格納ステップと前記第１のビットラインを介した読み出しステップとを、前記第１および第２のビットラインの連続したプリチャージの間に実行するステップとをさらに含む、上記１４に記載の方法。
１７．前記クロック信号に基づいて、モード信号を生成するステップと、
前記モード信号に基づいて、前記入力値を前記第１のビットラインに伝達するステップと、
前記第１のビットラインの値と前記第２のビットラインの値とを、同時に受け取るステップと、
前記モード信号に基づいて、前記同時に受け取るステップで受け取った前記値のうちで、前記読み出しステップで読み出した前記値に対応する一方の値を選択するステップと、および
前記選択ステップで選択された前記一方の値を伝達するステップとをさらに含む、上記１４に記載の方法。
１８．前記クロック信号の周期毎に１回ずつ、前記モード信号を切り換えるステップをさらに含む、上記１７に記載の方法。
１９．前記入力値を前記第１のビットラインに伝達する前に、前記入力値を反転するステップをさらに含む、上記１７に記載の方法。
【００５６】
【発明の効果】
本発明により、同じクロック周期の間に書き込み動作および読み出し動作が可能にされ、特定の時間期間中に処理される書き込み動作の数を増やすことが可能なＳＲＡＭセルが提供される。
【図面の簡単な説明】
【図１】
従来技術に従ったＳＲＡＭセルを示す図である。
【図２】
図１に描かれた記憶素子の、さらに詳細な図である。
【図３】
本発明の原理に従ったメモリセルを示す図である。
【図４】
図３のメモリセルを動作するために使用されるクロック信号およびモード信号
のグラフを示す図である。
【図５】
図３に描かれたセレクト回路をさらに詳細に示す図である。
【図６】
図３に描かれた好適な実施形態のモード信号、リード信号、およびライト信号
のタイミングを制御するために使用され得る例示的な回路の図である。
【図７】
本発明に従ったメモリセルの他の実施形態を示す図である。
【図８】
本発明に従ったメモリセルのさらに他の実施形態を示す図である。
【符号の説明】
１８  記憶素子
２１、２４  ポート
２６、２８、１３３、１３５  スイッチング素子
３２、３４  ビットライン
１００  メモリセル
１２１  マルチプレクサ
１２４  出力ライン
１２８  入力ライン
１３７  スイッチング機構
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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