(57)【特許請求の範囲】
【請求項１】
メモリセルアレイ領域に隣接されるセンスアンプ領域とサブワードドライバ領域との交点領域にセンスアンプ信号を増幅するサブアンプ回路が配置され、かつ前記センスアンプ領域側にカラムデコーダ領域、前記サブワードドライバ領域側にメインワードドライバ領域がそれぞれ配置される階層化入出力構成の半導体記憶装置であって、前記サブアンプ回路の制御信号が前記カラムデコーダ領域側から入力されることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、前記サブアンプ回路は、前記メインワードドライバ領域側から入力されるマット選択信号と論理がとられ、このマット選択信号による選択メモリマットのサブアンプ回路のみが活性化されることを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置であって、前記サブアンプ回路は、バンクアクティブコマンドの入力により前記マット選択信号が活性化されたときにオンしてサブ入出力線とメイン入出力線とを接続する第１のゲート回路、およびオフしてサブ入出力線の電位をビット線イコライズレベルからリード／ライトイコライズレベルに変える第２のゲート回路と、リードコマンドの入力により前記サブアンプ回路の制御信号が活性化されたときにオンして差動アンプ回路をオンする第３のゲート回路、およびオフしてサブ入出力線とメイン入出力線とを切り離す第４のゲート回路とを有することを特徴とする半導体記憶装置。
【請求項４】
請求項１、２または３記載の半導体記憶装置であって、前記半導体記憶装置は、ＤＲＡＭ、シンクロナスＤＲＡＭであることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置技術に関し、たとえばＤＲＡＭなどにおける大容量化に伴い、センスアンプからメインアンプまでの距離が増加するため、アクセス遅延が問題となり、特にセンスアンプの出力は微小信号であるために配線長の遅延は大きく、この遅延対策として好適な半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
たとえば、本発明者が検討したところによれば、ＤＲＡＭなどの遅延対策に関する技術としては、Ｍ．Ｎａｋａｍｕｒａ，”Ａ  ２９ｎｓ  ６４Ｍｂ  ＤＲＡＭ  ｗｉｔｈ  Ｈｉｅｒａｃｈｉｃａｌ  Ａｒｒａｙ  Ａｒｃｈｉｔｅｃｔｕｒｅ，”ＩＳＳＣＣ  ｐｐ２４６−２４７  ｉｎ  １９９５  などの文献に記載される技術などが挙げられる。この技術は、センスアンプ信号をサブアンプ回路により増幅してからメインアンプに出力し、高速化を可能としている。このサブアンプ回路は、センスアンプ領域とサブワードドライバ領域との交点領域に配置され、サブアンプ回路の制御信号はメインワードドライバ領域側から入力されている。
【０００３】
【発明が解決しようとする課題】
ところで、前記のようなＤＲＡＭなどの遅延対策技術において、サブアンプ回路の制御信号は列選択線信号とタイミングを合わせる必要があるが、前記文献の技術では信号のパスが異なるためにタイミングを合わせることが難しく、さらに非選択メモリマットのサブアンプ回路も活性化されてしまい、消費電力が増大することも考えられる。
【０００４】
そこで、本発明の目的は、新たなサブアンプ回路とその制御方法の適用により、サブアンプ回路の制御信号をカラムデコーダ側から入力することで列選択線信号とタイミングを合わせやすくし、さらに非選択メモリマットのサブアンプ回路を停止することで消費電力の低減を図ることができる半導体記憶装置を提供するものである。
【０００５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００７】
すなわち、本発明の半導体記憶装置は、メモリセルアレイ領域に隣接されるセンスアンプ領域とサブワードドライバ領域との交点領域にセンスアンプ信号を増幅するサブアンプ回路が配置され、かつセンスアンプ領域側にカラムデコーダ領域、サブワードドライバ領域側にメインワードドライバ領域がそれぞれ配置される階層化入出力構成に適用されるものであり、サブアンプ回路の制御信号がカラムデコーダ領域側から入力されて構成されるものである。
【０００８】
このサブアンプ回路は、メインワードドライバ領域側から入力されるマット選択信号と論理がとられ、このマット選択信号による選択メモリマットのサブアンプ回路のみが活性化されるようにしたものである。
【０００９】
具体的に、サブアンプ回路は、バンクアクティブコマンドの入力によりマット選択信号が活性化されたときにオンしてサブ入出力線とメイン入出力線とを接続する第１のゲート回路、およびオフしてサブ入出力線の電位をビット線イコライズレベルからリード／ライトイコライズレベルに変える第２のゲート回路と、リードコマンドの入力によりサブアンプ回路の制御信号が活性化されたときにオンして差動アンプ回路をオンする第３のゲート回路、およびオフしてサブ入出力線とメイン入出力線とを切り離す第４のゲート回路とを有し、特にＤＲＡＭ、シンクロナスＤＲＡＭなどに適用するようにしたものである。
【００１０】
よって、前記半導体記憶装置によれば、サブアンプ回路の制御信号と列選択線信号とはともにカラムデコーダ領域側から制御するため、タイミングを合わせやすくなり、従来方式で必要となるタイミングマージンを減少でき、高速化が可能となる。すなわち、サブアンプ回路の制御信号と列選択線信号とのタイミングマージンを同じパスにすることによってゼロにすることができる。
【００１１】
また、非選択のサブアンプ回路を停止することができるため、消費電力を低減できる。さらに、サブアンプ回路を工夫し、制御信号を３本から１本にすることができる。すなわち、マット選択信号とカラムデコーダ領域からのサブアンプ回路の制御信号と論理をとることにより、選択メモリマットのサブアンプ回路のみを活性化することができる。
【００１２】
この結果、ＤＲＡＭ、シンクロナスＤＲＡＭなどの半導体記憶装置において、アクセス時間を短縮して性能を向上し、また消費電力を低減して性能を向上し、さらに信号線本数を低減してコストを低減することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１（ａ），（ｂ）  は本発明の一実施の形態である半導体記憶装置を示すレイアウト図と部分拡大図、図２は本実施の形態の半導体記憶装置において、メモリマット構成を示す説明図、図３はサブアンプ回路を示す回路図、図４および図５は読み出し動作、書き込み動作を示す波形図である。
【００１５】
まず、図１により本実施の形態の半導体記憶装置のレイアウト構成を説明する。
【００１６】
本実施の形態の半導体記憶装置は、たとえば階層化入出力線構成を用いた６４ＭビットのＤＲＡＭとされ、メインロウデコーダ領域１、メインワードドライバ領域２、カラムデコーダ領域３、周辺回路／ボンディングパッド領域４、メモリセルアレイ領域５、センスアンプ領域６、サブワードドライバ領域７、交点領域８などからなり、周知の半導体製造技術によって１個のメモリチップ上に形成されて構成されている。
【００１７】
このＤＲＡＭにおいては、たとえば図１に示すように、メモリチップの行方向における左側と右側、列方向における上側と下側にメモリセルアレイ領域５などからなるメモリマットが分割して配置される。この左側と右側とに配置されたメモリマットは、それぞれのメモリマットに対応するメインワードドライバ領域２を介して中央に配置されたメインロウデコーダ領域１を挟んで対で配置されている。
【００１８】
また、メモリチップの上側と下側に配置されたメモリマットの中央側には、それぞれのメモリマットに対応するカラムデコーダ領域３が配置されている。さらに、その中央部には、周辺回路／ボンディングパッド領域４として、図示しないロウアドレスバッファ、カラムアドレスバッファ、プリデコーダ、タイミング発生回路、データ入出力回路などが配置され、さらに外部接続用のボンディングパッドが設けられている。
【００１９】
メモリマットは、たとえば図２に示すように、メモリセルアレイ領域５の列方向にセンスアンプ領域６が配置され、また行方向にサブワードドライバ領域７が配置され、このセンスアンプ領域６とサブワードドライバ領域７との交点領域８にはセンスアンプ群の制御回路としてのサブアンプ回路９が配置されている。このメモリセルアレイ領域５に対して、ワード線は行方向（水平方向）、ビット線は列方向（垂直方向）としている。これとは逆の配置でも本発明を用いることができることは自明である。
【００２０】
特に、本実施の形態においては、このメモリマットが、センスアンプ領域６とサブワードドライバ領域７との交点領域（インターセクション）８に、センスアンプ信号を増幅するサブアンプ回路９を配置した階層化入出力線構成とされ、サブアンプ回路９の制御信号ＤＲＥＡＤＴを列選択線ＹＳの信号とパスを同一にするために、サブアンプ回路９の制御信号ＤＲＥＡＤＴがカラムデコーダ領域３側から入力されることを特徴としている。
【００２１】
さらに、サブアンプ回路９においては、サブワードドライバ領域７から入力されるマット選択信号ＢＬＥＱと論理をとるように構成され、活性化されたメモリマットのサブアンプ回路９のみがメイン入出力線ＭＩＯＴ／Ｂに接続され、非選択のメモリマットのサブアンプ回路９は活性化されないような構成となっている。
【００２２】
また、このサブアンプ回路９の制御信号ＤＲＥＡＤＴは、カラムデコーダ領域３のプリデコード起動信号ＤＲＤＩＯＴにより生成され、カラムデコーダ領域３からサブアンプ回路９に入力されている。また、サブアンプ回路９からのサブ入出力線ＳＩＯＴ／Ｂはセンスアンプ領域６に接続され、このセンスアンプ領域６から列選択線ＹＳにより制御されるビット線ＢＬＴ／Ｂを介してメモリセルアレイ領域５のメモリセルに接続され、一方、メイン入出力線ＭＩＯＴ／Ｂはメインアンプに接続されている。
【００２３】
続いて、図３により、サブアンプ回路９の回路構成例およびその動作概要を説明する。
【００２４】
このサブアンプ回路９は、マット選択信号ＢＬＥＱとサブアンプ回路制御信号ＤＲＥＡＤＴの反転信号とにより制御されるＣＭＯＳパスゲートＱ１〜Ｑ４によるスイッチング回路と、サブアンプ回路制御信号ＤＲＥＡＤＴにより制御されるＮＭＯＳトランジスタＱ５〜Ｑ９による差動アンプ回路と、マット選択信号ＢＬＥＱの反転信号により制御されるＮＭＯＳトランジスタＱ１０〜Ｑ１２によるレベル変換回路と、信号を反転するインバータＩＶ１，ＩＶ２との組み合わせからなり、センスアンプ信号の増幅機能、メイン入出力線ＭＩＯＴ／Ｂとサブ入出力線ＳＩＯＴ／Ｂとの接続制御機能などが備えられている。
【００２５】
このサブアンプ回路９の回路構成において、バンクアクティブコマンドが入力されると、マット選択信号ＢＬＥＱが活性化され、ＣＭＯＳパスゲートＱ１がオンし、サブ入出力線ＳＩＯＴ／Ｂとメイン入出力線ＭＩＯＴ／Ｂとが接続される。同時に、ＮＭＯＳトランジスタＱ１２がオフし、サブ入出力線ＳＩＯＴ／Ｂの電位がビット線イコライズレベルＶＢＬＲからリード／ライト時のイコライズレベルＶＤＤに変えられる。
【００２６】
さらに、リードコマンドが入力されると、列選択線ＹＳが選択されたメモリマットのサブアンプ回路制御信号ＤＲＥＡＤＴが活性化される。よって、ＮＭＯＳトランジスタＱ９がオンし、差動アンプ回路がオンするとともに、ＣＭＯＳパスゲートＱ４がオフし、サブ入出力線ＳＩＯＴ／Ｂとメイン入出力線ＭＩＯＴ／Ｂとが切り離されてデータが読み出される。このとき、非選択のサブアンプ回路９は、メイン入出力線ＭＩＯＴ／Ｂから切り離されているか、活性化されないため、問題となることはない。
【００２７】
また、ライトコマンドが入力されると、サブアンプ回路９は非活性のままで、メイン入出力線ＭＩＯＴ／Ｂからデータが書き込まれる。このとき、非選択のサブアンプ回路９は、リード時と同様である。
【００２８】
次に、本実施の形態の作用について、図４および図５により、読み出し動作、書き込み動作を説明する。
【００２９】
まず、バンクアクティブコマンドによりメモリマットが活性化されると、図４のように、ビット線イコライズ信号であるマット選択信号ＢＬＥＱがＨｉｇｈレベルとなる。これにより、選択のサブ入出力線ＳＩＯＴ／Ｂと非選択のサブ入出力線ＳＩＯＴ／Ｂの一部（ロウ活性化のメモリマット）とをリード／ライト時のイコライズレベルＶＤＤにプリチャージし、メイン入出力線ＭＩＯＴ／Ｂに接続することができる。
【００３０】
その後、読み出し動作時には、リードコマンドにより列選択線ＹＳが選択されると、その選択されたメモリマットのサブアンプ回路制御信号ＤＲＥＡＤＴが活性化され、差動アンプ回路をオンする。これにより、サブ入出力線ＳＩＯＴ／Ｂの信号をメイン入出力線ＭＩＯＴ／Ｂに増幅して転送することができる。
【００３１】
なお、非選択のメモリマットのサブアンプ回路９の一部（カラム活性化のメモリマット）は差動アンプ回路が活性化されるが、メイン入出力線ＭＩＯＴ／Ｂに接続していないために問題となることはない。
【００３２】
また、書き込み動作時には、図５のように、ライトコマンドによりサブアンプ回路制御信号ＤＲＥＡＤＴは非活性でＬｏｗレベルのままである。これにより、サブ入出力線ＳＩＯＴ／Ｂとメイン入出力線ＭＩＯＴ／Ｂとは接続されたままであり、メイン入出力線ＭＩＯＴ／Ｂから書き込みを行うことができる。
【００３３】
この書き込み動作時に、本実施の形態のサブアンプ回路９ではサブ入出力線ＳＩＯＴ／Ｂの接続が要らないため、列選択線ＹＳを選択するだけでよく、よって高速に書き込みを行うことが可能である。
【００３４】
従って、本実施の形態の半導体記憶装置によれば、サブアンプ回路制御信号ＤＲＥＡＤＴをカラムデコーダ領域３側から入力し、サブアンプ回路制御信号ＤＲＥＡＤＴを列選択線ＹＳの信号とパスを同一にすることができるので、タイミングを合わせやすくなり、このタイミングマージンを不要にすることができるとともに、高速に動作させることができる。
【００３５】
また、サブアンプ回路９においてマット選択信号ＢＬＥＱと論理をとることにより、選択のメモリマットのサブアンプ回路９のみを活性化し、非選択のメモリマットのサブアンプ回路９は活性化されないので、消費電力を低減することができる。
【００３６】
さらに、サブアンプ回路９の回路構成により、リード、ライト、イコライズの３本の制御信号を必要としていた従来方式に対して、サブアンプ回路制御信号ＤＲＥＡＤＴの１本のみとすることができる。
【００３７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３８】
たとえば、前記実施の形態においては、６４ＭビットのＤＲＡＭの例で説明したが、これに限定されるものではなく、２５６Ｍビットなど、さらに大容量化のＤＲＡＭについても広く適用可能であり、このように大容量化の構成とすることにより本発明の効果はますます大きくなる。
【００３９】
また、メモリチップのメモリマット構成は、図１のような４分割に限らず、８分割などの他のメモリマット構成についても適用可能であることはいうまでもない。
【００４０】
以上の説明では、主として本発明者によってなされた発明をその属する技術分野であるＤＲＡＭによる半導体記憶装置に適用した場合について説明したが、これに限定されるものではなく、シンクロナスＤＲＡＭや、ＳＲＡＭなどの他の半導体記憶装置全般についても広く適用可能である。
【００４１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００４２】
（１）．サブアンプ回路の制御信号がカラムデコーダ領域側から入力されることで、列選択線信号とともに同じパスでカラムデコーダ領域側から制御することができるので、タイミングを合わせやすくなり、このタイミングマージンを減少させることができるとともにアクセスの高速化を図ることが可能となる。
【００４３】
（２）．サブアンプ回路においてマット選択信号と論理がとられることで、このマット選択信号による選択メモリマットのサブアンプ回路のみを活性化し、非選択メモリマットのサブアンプ回路を停止させることができるので、消費電力を低減することが可能となる。
【００４４】
（３）．バンクアクティブコマンド、リードコマンド、ライトコマンドにより制御されるゲート回路を有することで、サブアンプ回路における制御信号の信号線本数を低減することが可能となる。
【００４５】
（４）．前記（１）  〜（３）  により、ＤＲＡＭ、シンクロナスＤＲＡＭなどの半導体記憶装置において、アクセス時間の短縮による性能向上、消費電力の低減による性能向上、信号線本数の低減によるコスト低減を実現することが可能となる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）  は本発明の一実施の形態である半導体記憶装置を示すレイアウト図と部分拡大図である。
【図２】本発明の一実施の形態の半導体記憶装置において、メモリマット構成を示す説明図である。
【図３】本発明の一実施の形態の半導体記憶装置において、サブアンプ回路を示す回路図である。
【図４】本発明の一実施の形態の半導体記憶装置において、読み出し動作を示す波形図である。
【図５】本発明の一実施の形態の半導体記憶装置において、書き込み動作を示す波形図である。
【符号の説明】
１    メインロウデコーダ領域
２    メインワードドライバ領域
３    カラムデコーダ領域
４    周辺回路／ボンディングパッド領域
５    メモリセルアレイ領域
６    センスアンプ領域
７    サブワードドライバ領域
８    交点領域
９    サブアンプ回路
ＢＬＴ／Ｂ    ビット線
ＹＳ    列選択線
ＭＩＯＴ／Ｂ    メイン入出力線
ＳＩＯＴ／Ｂ    サブ入出力線
ＤＲＥＡＤＴ    サブアンプ回路制御信号
ＢＬＥＱ    マット選択信号
ＤＲＤＩＯＴ    プリデコード起動信号
Ｑ１〜Ｑ４    ＣＭＯＳパスゲート
Ｑ５〜Ｑ１２    ＮＭＯＳトランジスタ
ＩＶ１，ＩＶ２    インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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