(57)【特許請求の範囲】
【請求項１】
第１のＣＰＵと第２のＣＰＵ間のシリアルデータ通信装置であって、
前記第１のＣＰＵから第２のＣＰＵにデータを転送するための第１のデータ線と同期線とクロック線と、
前記第１のＣＰＵの動作速度が変化したことを前記第２のＣＰＵに知らせるための第１の割込み線と、
前記第２のＣＰＵから第１のＣＰＵにデータを転送するための第２のデータ線と同期線とクロック線と、
前記第２のＣＰＵの動作速度が変化したことを前記第１のＣＰＵに知らせるための第２の割込み線と、
前記第１のＣＰＵと第２のＣＰＵとにそれぞれ設けられ、前記第１のＣＰＵと第２のＣＰＵとの間のＣＰＵ動作速度に対するデータの転送を設定した転送速度テーブルと、
で構成したことを特徴とするシリアルデータ通信装置。
【請求項２】
第１のＣＰＵから第２のＣＰＵにデータを送るための第１のデータ線と同期線とクロック線と割込み線とが設けられ、前記第２のＣＰＵから前記第１のＣＰＵにデータを送るための第２のデータ線と同期線とクロック線と割込み線とが設けられているシリアルデータ通信装置の通信方法であって、
前記第１のＣＰＵの動作速度を上げる第１の工程と、
前記第１のＣＰＵが動作速度を上げたことを前記第１の割込み線を用いて前記第２のＣＰＵに知らせる第２の工程と、
前記第１のＣＰＵのデータ転送速度を予め定めた転送速度に下げると共に、前記第２のＣＰＵは、前記第１の割込み線を介して受信した割込み信号に基づき、第２のＣＰＵのデータ転送速度を予め定めた転送速度に下げる第３の工程と、
前記第１のＣＰＵが、前記第２のＣＰＵに対して、第１のＣＰＵの動作速度を知らせると共に、前記第２のＣＰＵが、前記第１のＣＰＵに対して、第２ＣＰＵの動作速度を知らせる第４の工程と、
新たに設定された通信速度で通信する第５の工程と、
を含むことを特徴とするシリアルデータの通信方法。
【請求項３】
第１のＣＰＵから第２のＣＰＵにデータを送るための第１のデータ線と同期線とクロック線と割込み線とが設けられ、前記第２のＣＰＵから前記第１のＣＰＵにデータを送るための第２のデータ線と同期線とクロック線と割込み線とが設けられているシリアルデータ通信装置の通信方法であって、
前記第１のＣＰＵの動作速度を上げる第１の工程と、
前記第１のＣＰＵが動作速度を上げたことを前記第１の割込み線を用いて前記第２のＣＰＵに知らせる第２の工程と、
前記第１のＣＰＵのデータ転送速度を予め定めた転送速度に下げると共に、前記第２のＣＰＵは、前記第１の割込み線を介して受信した割込み信号に基づき、第２のＣＰＵのデータ転送速度を予め定めた転送速度に下げる第３の工程と、
前記第１のＣＰＵが、前記第２のＣＰＵに対して、第１ＣＰＵの動作速度を知らせる第４の工程と、
所定の時間経過後、新たに設定された通信速度で通信する第５の工程と、
を含むことを特徴とするシリアルデータの通信方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シリアルデータの通信装置とその通信方法に関する。
【０００２】
【従来の技術】
複数のＣＰＵを持つ機器が現在多くなっている。従来、このような機器のＣＰＵ間データ通信においては、固定転送速度で転送していた。なぜならば、ＣＰＵのコア周波数が一定であった為である。
【０００３】
しかし、低消費電力の要求から、ＣＰＵの動作周波数を可変にする機器が多くなってきている。ＣＰＵの動作周波数が可変になれば、それにあわせてシリアルデータ通信の転送速度の上限も変化する。シリアルデータ通信の効率を高めるためには、転送速度は、常に上限に近いところで動作させる必要がある。このため、シリアル転送の転送速度も可変にする必要が生じてきた。
【０００４】
従来のシステムでは、図６のように、クロック線、データ線、シンクロ線から構成されている。
【０００５】
このような構成を有する従来のシステムにおいては、相手ＣＰＵからの情報がなく、転送速度を変えながらデータをハンドシェイクして、データの転送ができるか否かを試行し、新たな転送速度を設定する方法しかなかった。このため、転送速度を変えるための処理時間がかかるという欠点があった。
【０００６】
【発明が解決しようとする課題】
本発明の目的は、上記した従来技術の欠点を改良し、特に、シリアル転送の転送速度を可変にし、常にシリアル転送速度を最大にすることを可能にした新規なシリアルデータの通信装置とその通信方法を提供するものである。
【０００７】
【課題を解決するための手段】
本発明は上記した目的を達成するため、基本的には、以下に記載されたような技術構成を採用するものである。
【０００８】
即ち、本発明に係わるシリアルデータの通信装置の態様は、
第１のＣＰＵと第２のＣＰＵ間のシリアルデータ通信装置であって、
前記第１のＣＰＵから第２のＣＰＵにデータを転送するための第１のデータ線と同期線とクロック線と、
前記第１のＣＰＵの動作速度が変化したことを前記第２のＣＰＵに知らせるための第１の割込み線と、
前記第２のＣＰＵから第１のＣＰＵにデータを転送するための第２のデータ線と同期線とクロック線と、
前記第２のＣＰＵの動作速度が変化したことを前記第１のＣＰＵに知らせるための第２の割込み線と、
前記第１のＣＰＵと第２のＣＰＵとにそれぞれ設けられ、前記第１のＣＰＵと第２のＣＰＵとの間のＣＰＵ動作速度に対するデータの転送を設定した転送速度テーブルと、
で構成したことを特徴とするものである。
【０００９】
又、本発明に係わるシリアルデータの通信方法の第１態様は、
第１のＣＰＵから第２のＣＰＵにデータを送るための第１のデータ線と同期線とクロック線と割込み線とが設けられ、前記第２のＣＰＵから前記第１のＣＰＵにデータを送るための第２のデータ線と同期線とクロック線と割込み線とが設けられているシリアルデータ通信装置の通信方法であって、
前記第１のＣＰＵの動作速度を上げる第１の工程と、
前記第１のＣＰＵが動作速度を上げたことを前記第１の割込み線を用いて前記第２のＣＰＵに知らせる第２の工程と、
前記第１のＣＰＵのデータ転送速度を予め定めた転送速度に下げると共に、前記第２のＣＰＵは、前記第１の割込み線を介して受信した割込み信号に基づき、第２のＣＰＵのデータ転送速度を予め定めた転送速度に下げる第３の工程と、
前記第１のＣＰＵが、前記第２のＣＰＵに対して、第１のＣＰＵの動作速度を知らせると共に、前記第２のＣＰＵが、前記第１のＣＰＵに対して、第２ＣＰＵの動作速度を知らせる第４の工程と、
新たに設定された通信速度で通信する第５の工程と、
を含むことを特徴とするものであり、
叉、第２態様は、
第１のＣＰＵから第２のＣＰＵにデータを送るための第１のデータ線と同期線とクロック線と割込み線とが設けられ、前記第２のＣＰＵから前記第１のＣＰＵにデータを送るための第２のデータ線と同期線とクロック線と割込み線とが設けられているシリアルデータ通信装置の通信方法であって、
前記第１のＣＰＵの動作速度を上げる第１の工程と、
前記第１のＣＰＵが動作速度を上げたことを前記第１の割込み線を用いて前記第２のＣＰＵに知らせる第２の工程と、
前記第１のＣＰＵのデータ転送速度を予め定めた転送速度に下げると共に、前記第２のＣＰＵは、前記第１の割込み線を介して受信した割込み信号に基づき、第２のＣＰＵのデータ転送速度を予め定めた転送速度に下げる第３の工程と、
前記第１のＣＰＵが、前記第２のＣＰＵに対して、第１ＣＰＵの動作速度を知らせる第４の工程と、
所定の時間経過後、新たに設定された通信速度で通信する第５の工程と、
を含むことを特徴とするものである。
【００１０】
【発明の実施の形態】
本発明は、２ＣＰＵ間のシリアルデータ転送において、常にシリアル転送速度を最大にするように、転送速度を可変にできる構成を提供するものである。
【００１１】
図１に、本発明の信号結線図を示す。ＣＰＵ１からＣＰＵ２へのデータ転送において、クロック（Ｃｌｋ１）、データ（Ｄａｔａ１）、同期（Ｓｙｎｃ１）、割込み（ＩＮＴ１）の４本の信号線でシリアルデータ転送を行う。ＣＰＵ２からＣＰＵ１への転送も同様である。
【００１２】
このように、従来の３線シリアルに加え、割込み線を組み合わせることにより、転送速度の可変を可能にしている。
【００１３】
【実施例】
以下に、本発明に係わるシリアルデータの通信装置とその通信方法の具体例を図面を参照しながら詳細に説明する。
【００１４】
（第１の具体例）
図１〜図４は、本発明の第１の具体例を示す図であり、これらの図には、
第１のＣＰＵと第２のＣＰＵ間のシリアルデータ通信装置であって、
前記第１のＣＰＵ１から第２のＣＰＵ２にデータを転送するための第１のデータ線（Ｄａｔａ１）と同期線（Ｓｙｎ１）とクロック線（Ｃｌｋ１）と、
前記第１のＣＰＵ１の動作速度が変化したことを前記第２のＣＰＵ２に知らせるための第１の割込み線（ＩＮＴ１）と、
前記第２のＣＰＵ２から第１のＣＰＵ１にデータを転送するための第２のデータ線（Ｄａｔａ２）と同期線（Ｓｙｎ２）とクロック線（Ｃｌｋ２）と、
前記第２のＣＰＵ２の動作速度が変化したことを前記第１のＣＰＵ１に知らせるための第２の割込み線（ＩＮＴ２）と、
前記第１のＣＰＵ１と第２のＣＰＵ２とにそれぞれ設けられ、前記第１のＣＰＵと第２のＣＰＵとの間のＣＰＵ動作速度に対するデータの転送を設定した転送速度テーブル１０と、
で構成したことを特徴とするシリアルデータの通信装置が示されている。
【００１５】
以下に、第１の具体例の動作を図１〜図４を用いて更に詳細に説明する。
【００１６】
図１に本発明の構成を示す。本発明は、２つのＣＰＵ１、２と、その間を結線する８本の配線で構成されている。
【００１７】
即ち、８本の配線は、クロック線（Ｃｌｋ）、データ線（Ｄａｔａ）、シンクロ線（Ｓｙｎ）、割込み線（ＩＮＴ）の４本の配線から構成されている。クロック線（Ｃｌｋ）は、データ転送時のクロックを送る線である。データ線（Ｄａｔａ）は、シリアルデータを送る線である。シンクロ線（Ｓｙｎ）は、データの同期をとるための線である。また、割込み線（ＩＮＴ）は、ＣＰＵの動作速度が変化したときに相手側のＣＰＵに対して割込みを伝える線である。
【００１８】
また、それぞれのＣＰＵは、図２に示したテーブル１０を持っている。このテーブルには、それぞれのＣＰＵの動作速度の組み合わせによるシリアル転送の最大転送速度が表されている。このテーブルから、各ＣＰＵの動作周波数、即ち、動作速度の組み合わせに従って、シリアル転送速度が得られる。
【００１９】
次に、このように構成した第１の具体例の動作を図３に基づいて説明する。
【００２０】
図３の動作中（１）において、２つのＣＰＵは、それぞれクロック周波数１００ＭＨｚ、データ転送速度２００ｋｂｐｓで動作している。
【００２１】
次に、（２）の工程で、ある処理のために、ＣＰＵ１の動作周波数が上がったとする。この時、ＣＰＵ１の動作周波数が上がったのと同時に、割込み線（ＩＮＴ２）を介して、割込みが発生したことをＣＰＵ２に対して知らせる。
【００２２】
次に、（３）に示すように、ＣＰＵ２は、この割込みを受けて、シリアルの転送速度を一番低い５０ｋｂｐｓにおとす。また、ＣＰＵ１も同時にシリアルの転送速度を一番低い５０ｋｂｐｓにおとしている。ここで、転送速度を最低におとすのは、各ＣＰＵが、どの速度に変化したかがわからないための処置である。
【００２３】
この（３）の工程では、ＣＰＵ１，２双方のシリアル転送速度が一致しているので通信可能となっている。ここで、ＣＰＵ１の新しい動作周波数を、クロック（Ｃｌｋ１）、データ（Ｄａｔａ１）、シンクロ（Ｓｙｎ１）を使って、ＣＰＵ２に知らせる。また、同時に、ＣＰＵ２からもＣＰＵ２の動作周波数を、クロック（Ｃｌｋ２）、データ（Ｄａｔａ２）、シンクロ（Ｓｙｎ２）を使ってＣＰＵ１に知らされる。
【００２４】
そして、（４）の工程では、それぞれのＣＰＵは、図２のテーブル１０を参照することにより、新たなシリアル転送速度４００ｋｂｐｓにし、通信を行う。
【００２５】
このようにして、２つのＣＰＵにおいて、シリアル最大転送速度の通信が可能となる。
【００２６】
このように、第１の具体例は、図４に示したように、
第１のＣＰＵから第２のＣＰＵにデータを送るための第１のデータ線と同期線とクロック線と割込み線とが設けられ、前記第２のＣＰＵから前記第１のＣＰＵにデータを送るための第２のデータ線と同期線とクロック線と割込み線とが設けられているシリアルデータ通信装置の通信方法であって、
前記第１のＣＰＵの動作速度を上げる第１の工程（ステップＳ１）と、
前記第１のＣＰＵが動作速度を上げたことを前記第１の割込み線を用いて前記第２のＣＰＵに知らせる第２の工程（ステップＳ２）と、
前記第１のＣＰＵのデータ転送速度を予め定めた転送速度に下げると共に、前記第２のＣＰＵは、前記第１の割込み線を介して受信した割込み信号に基づき、第２のＣＰＵのデータ転送速度を予め定めた転送速度に下げる第３の工程（ステップＳ３）と、
前記第１のＣＰＵが、前記第２のＣＰＵに対して、第１ＣＰＵの動作速度を知らせると共に、前記第２のＣＰＵが、前記第１のＣＰＵに対して、第２ＣＰＵの動作速度を知らせる第４の工程（ステップＳ４）と、
新たに設定された通信速度で通信する第５の工程（ステップＳ５）と、
を含むことを特徴とするものである。
【００２７】
（第２の具体例）
次に、本発明の第２の具体例について、図５を参照して説明する。
【００２８】
この具体例では、ＣＰＵ１、２は、それぞれＲｅｇ１、２という変数を持っている。Ｒｅｇ１には、ＣＰＵ２の動作速度が、Ｒｅｇ２には、ＣＰＵ１の動作周波数が入れられている。このように、各ＣＰＵが相手ＣＰＵの動作速度を変数として持つことにより、一方のＣＰＵの動作速度が変わった場合、他方の動作速度の変わらないＣＰＵの動作速度を送る必要がなくなる。このため、図３の（３）の工程と異なり、図４の（３）の工程では、動作速度の転送が片方向のみでよくなる。
【００２９】
このように、
第１のＣＰＵの動作速度を上げる第１の工程と、
前記第１のＣＰＵが動作速度を上げたことを第１の割込み線を用いて第２のＣＰＵに知らせる第２の工程と、
前記第１のＣＰＵのデータ転送速度を予め定めた転送速度に下げると共に、前記第２のＣＰＵは、第１の割込み線を介して受信した割込み信号に基づき、第２のＣＰＵのデータ転送速度を予め定めた転送速度に下げる第３の工程と、
前記第１のＣＰＵが、前記第２のＣＰＵに対して、第１ＣＰＵの動作速度を知らせる第４の工程と、
所定の時間経過後、新たに設定された通信速度で通信する第５の工程と、
を含むことを特徴とするものである。
【００３０】
【発明の効果】
本発明に係わるシリアルデータの通信装置とその通信方法は、上述のように構成したので、ＣＰＵの動作速度に見合った最大のシリアル転送速度を確保できる。
【図面の簡単な説明】
【図１】本発明に係わるシリアルデータの通信装置の構成を示すブロック図である。
【図２】第１の具体例の転送速度テーブルの一例を示す図である。
【図３】本発明の動作を説明する図である。
【図４】第１の具体例のフローチャートである。
【図５】本発明の第２の具体例の動作を説明する図である。
【図６】従来のシリアルデータの通信装置の構成を示すブロック図である。
【符号の説明】
１、２  ＣＰＵ
３  テーブル
１０  転送速度テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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