(57)【特許請求の範囲】
【請求項１】
低論理振幅の入力信号の高低レベル変化に応じて出力段バッファ回路の論理閾値電圧を基準に振幅する被増幅信号を得る電圧励振手段と、前記被増幅信号をパルス増幅して高論理振幅信号を得るパルス増幅回路と、前記高論理振幅信号を入力としてその反転信号を得る前記出力段バッファ回路とを有して成ることを特徴とする論理振幅レベル変換回路。
【請求項２】
請求項１において、前記電圧励振手段は、前記出力段バッファ回路の論理閾値電圧を生成する論理閾値生成回路と、生成された前記論理閾値電圧を直流バイアスとし、低論理振幅の入力信号の高低レベル変化に応じて前記直流バイアスにオフセット電圧を加減して前記被増幅信号を得る論理閾値シフト回路とを有することを特徴とする論理振幅レベル変換回路。
【請求項３】
請求項２において、前記論理閾値生成回路は、前記出力段バッファ回路と実質的同等に作り込まれたＣＭＯＳのダミー・インバータをダイオード接続して成ることを特徴とする論理振幅レベル変換回路。
【請求項４】
請求項２又は請求項３において、前記論理閾値シフト回路は、前記論理閾値生成回路と共にカレントミラー回路を構成するミラー電流用トランジスタと、ソースを前記低論理振幅の入力信号の入力端とすると共にドレインを出力端とし、前記ミラー電流用トランジスタに直列接続したダイオード接続のオフセット電圧発生用トランジスタと、前記オフセット電圧発生用トランジスタに並列接続した直流バイアス設定手段とを有することを特徴とする論理振幅レベル変換回路。
【請求項５】
請求項４において、前記直流バイアス設定手段は、抵抗素子であることを特徴とする論理振幅レベル変換回路。
【請求項６】
請求項４において、前記直流バイアス設定手段は、トランジスタのオン抵抗であることを特徴とする論理振幅レベル変換回路。
【請求項７】
請求項２乃至請求項６のいずれか一項において、前記論理閾値電圧を保持する電圧保持手段を有することを特徴とする論理振幅レベル変換回路。
【請求項８】
請求項７において、前記電圧保持手段は、前記論理閾値生成回路の出力配線層と電源配線層との間に形成したキャパシタであることを特徴とする論理振幅レベル変換回路。
【請求項９】
請求項８において、前記キャパシタは、層間絶縁膜を挟んで前記出力配線層の幅広配線部と前記電源配線層とが重なり並走する領域を含む配線間キャパシタであることを特徴とする論理振幅レベル変換回路。
【請求項１０】
請求項４乃至請求項９のいずれか一項において、前記パルス増幅回路は、電流源トランジスタを流れる電流を可変制御する入力トランジスタ及びミラー電流用トランジスタを流れるミラー電流を可変制御する負荷トランジスタを含むカレントミラー型パルス増幅回路であって、前記出力端が前記入力トランジスタのゲートに接続すると共に前記入力端が前記負荷トランジスタのソースに接続して成り、前記出力端の電圧を高低レベル反転してその反転信号を前記負荷トランジスタのゲートに制御信号として加える負荷値可変制御回路を有することを特徴とする論理振幅レベル変換回路。
【請求項１１】
請求項１０において、前記負荷値可変制御回路は、前記論理閾値生成回路と共にカレントミラー回路を構成するミラー電流用トランジスタと、前記ミラー電流用トランジスタに直列接続し、前記出力端の電圧をゲート電圧とすると共にドレイン電圧を前記制御信号とする駆動トランジスタとを有することを特徴とする論理振幅レベル変換回路。
【請求項１２】
請求項４乃至請求項９のいずれか一項において、前記パルス増幅回路は、電流源トランジスタに流れる電流を可変制御する入力トランジスタ及びミラー電流トランジスタに流れるミラー電流を可変制御する負荷トランジスタを含むカレントミラー型パルス増幅回路であって、前記出力端が前記入力トランジスタのゲートに接続すると共に前記入力信号とは逆極相の低論理振幅の入力信号が前記入力トランジスタのソースに接続して成り、前記逆極相の入力信号の電圧をオフセットさせて前記負荷トランジスタのゲートに制御信号として加える負荷値可変制御回路を有することを特徴とする論理振幅レベル変換回路。
【請求項１３】
請求項４乃至請求項９のいずれか一項において、前記パルス増幅回路は、フリップ・フロップの一方のトランジスタを開閉制御する第１トランジスタと、前記フリップ・フロップの他方のトランジスタを開閉制御する第２トランジスタとを含むフリップ・フロップ型パルス増幅回路であって、前記出力端が前記第１トランジスタのゲートに接続して成り、前記逆極相の入力信号の電圧をオフセットさせて前記第２トランジスタのゲートに制御信号として加える負荷値可変制御回路を有することを特徴とする論理振幅レベル変換回路。
【請求項１４】
請求項１２又は請求項１３において、前記負荷値可変制御回路は、前記論理閾値生成回路と共にカレントミラー回路を構成するミラー電流用トランジスタと、ソースを前記逆極相の入力信号の入力端とすると共にドレインを前記制御信号の出力端とし、前記ミラー電流用トランジスタに直列接続したダイオード接続のオフセット電圧発生用トランジスタと、当該オフセット電圧発生用トランジスタに並列接続された直流バイアス設定用トランジスタとを有することを特徴とする論理振幅レベル変換回路。
【請求項１５】
一対の基板間に液晶を挟持し、前記基板の一方に、トランジスタと該トランジスタに接続された画素電極とをマトリクス状に配列した画素部と、該画素部に対する信号の供給を制御する駆動回路部と、該駆動回路部にクロック信号を供給するクロックインターフェース部とが形成された液晶装置において、前記クロックインターフェース部は請求項１乃至請求項１４のいずれか一項に規定する論理振幅レベル変換回路を用いて成ることを特徴とする液晶装置。
【請求項１６】
請求項１５に規定された液晶装置を備えて成ることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば０〜３Ｖ程度の低（狭）論理振幅の入力信号を例えば０〜１２Ｖ程度の高（広）論理振幅の出力信号に変換するための論理振幅レベル変換回路、また、それを基板に内蔵する液晶装置、並びにその液晶装置を用いた電子機器に関する。
【０００２】
【従来の技術】
アクティブマトリクス型液晶表示装置の液晶パネル（薄膜トランジスタ集積回路装置）は比較的高い動作電圧を有し、電源電圧は１２Ｖ程度となっている。この液晶パネルの入力クロック信号は外部タイミングジェネレータ（ＴＧ）から供給されるものであるが、このタイミングジェネレータは通常シリコンチップにトランジスタを作り込んだＣＭＯＳゲートアレイから成り、その電源電圧は比較的低く、３Ｖ又は３．３Ｖ〜５Ｖ程度となっている。このため、液晶パネルには０〜３Ｖ程度の低（狭）論理振幅の入力信号を０〜１２Ｖ程度の高（広）論理振幅の出力信号に変換するための論理振幅レベル変換回路が内蔵されており、クロックインターフェースとして機能する。
【０００３】
従来、このような液晶表示装置に内蔵された論理振幅レベル変換回路としては、例えば特開平６−２１６７５３号公報に記載のものが知られている。その論理振幅レベル変換回路は、図１１に示す如く、逆極性の低論理振幅の２相クロック信号ＣＬＫ１，ＣＬＫ２を入力とするディテクタ／オフセッタ１Ａ，１Ｂと、オフセットさせた信号をパルス増幅して高論理振幅の出力クロック信号Ｖｏｕｔ  を得る差動型カレントミラー回路のレベルシフター（レベル変換部）２と、後段側からの影響を緩衝する出力段バッファ回路の出力インバータ３と、定電流源４とから構成されている。
【０００４】
定電流源４と共にディテクタ／オフセッタ１Ａ，１ＢのＰチャネル型トンラジスタＰ２，Ｐ６とはそれぞれカレントミラー回路を構成しており、ダイオード接続のＮチャネル型の検出トランジスタＮ２，Ｎ６に定電流ＩＡ，ＩＢ  を流し込むため、ダイオード接続された検出トランジスタＮ２，Ｎ６のドレイン電圧は、そのソース電圧たるクロック信号ＣＬＫ１，ＣＬＫ２の論理レベル電圧よりも定電流ＩＡ，ＩＢ  に応じたオフセット電圧（検出トランジスタＮ２，Ｎ６の閾値電圧Ｖｔｈを超える電圧）Ｖｏｆｆｓｅｔｔ  だけ必ず高くなる。検出トランジスタＮ２，Ｎ６の閾値電圧Ｖｔｈとレベルシフター２のＮチャネル型の入力トランジスタＮ３，Ｎ５の閾値電圧とが等しくなるように、それぞれのトランジスタが予め形成されていると、クロック信号ＣＬＫ１が閾値電圧Ｖｔｈよりも低いハイレベル（例えば＋２Ｖ）の場合でも、入力トランジスタＮ３のゲートにはその電圧にオフセット電圧が重畳されたゲート電圧（＝２＋Ｖｏｆｆｓｅｔｔ  ）が加わることになるため、その入力トランジスタＮ３が確実に導通すると共に、他方、入力トランジスタＮ５のゲートにはオフセット電圧だけが加わることから、入力トランジスタＮ５は遮断状態へ近づく。このため、Ｐチャネル型の負荷トランジスタＰ５が導通してそのドレインを電源電圧ＶＧＧ（＝＋１２Ｖ）側に引き上げる。
【０００５】
クロック信号ＣＬＫ１がローレベル（０Ｖ）へ遷移すると、入力トランジスタＮ３のゲートにはオフセット電圧Ｖｏｆｆｓｅｔｔ  だけが加わるため、入力トランジスタＮ３が遮断状態へ近づくと共に、逆に入力トランジスタＮ５が導通し、Ｐチャネル型の負荷トランジスタＰ５が遮断してそのドレインを接地電圧ＶＳＳ（＝０Ｖ）側に引き下げる。
【０００６】
出力インバータ３はＣＭＯＳインバータからなり、高論理振幅の出力クロック信号Ｖｏｕｔ  を受けて高論理振幅の反転出力クロック信号Ｖｏｕｔ  ＊  を出力する。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の論理振幅レベル変換回路にあっては、次のような問題点があった。
【０００８】
検出トランジスタＮ２はゲートＳとドレインＤが接続（ダイオード接続）されているため、常に飽和領域で動作し、電圧電流特性は、図１２に示すようにダイオード特性（２乗曲線）に似る。即ち、そのドレイン電流をＩＤ  、ソース・ドレイン電圧をＶＤＳ、電流増幅率をβとすると、電圧電流特性は、
ＩＤ  ＝β（ＶＤＳ−Ｖｔｈ）２  ／２                          （１）
で与えられる。
【０００９】
また、電流源のトランジスタＰ２のオン抵抗（チャネル抵抗）をＲｏｎとすると、ドレイン電流ＩＤ  は次式で与えられる。
ＩＤ  ＝（ＶＧＧ−ＶＤＳ）／Ｒｏｎ                              （２）
従って、オフセット電圧Ｖｏｆｆｓｅｔｔ  は、（１）の電圧電流特性と（２）の負荷直線から図１２の交点に相当している。ここに、電流源のトランジスタＰ２のオン抵抗Ｒｏｎを大きくすると、負荷直線の傾きが小さくなり、オフセット電圧Ｖｏｆｆｓｅｔｔ  は閾値電圧Ｖｔｈを超えた値からその近傍値に上から近づけることができるが、薄膜トランジスタ（ＴＦＴ）を回路素子として用いた薄膜半導体回路ではスペース効率の点で高抵抗素子が得難いため、トランジスタＰ２のオン抵抗や抵抗素子のバラツキの無い高抵抗化は難しい。従って、一般にオン抵抗Ｒｏｎは小さいものであるので、オフセット電圧Ｖｏｆｆｓｅｔｔ  は閾値電圧Ｖｔｈを超える値（Ｖｔｈ＋ｖ）となっている。
【００１０】
ところが、入力クロックＣＬＫ１がローレベル（０Ｖ）の場合、そのオフセット電圧Ｖｏｆｆｓｅｔｔ  は略（Ｖｔｈ＋ｖ）である。このため、入力トランジスタＮ３のゲートには常にオフセット電圧Ｖｏｆｆｓｅｔｔ  以上の電圧が掛かった状態にあり、レベルシフター２は入力クロックＣＬＫ１のハイレベル側の極性を偏って強くパルス増幅する結果となり、パルス増幅された出力クロック信号Ｖｏｕｔ  の論理閾値はローレベル側に大きくずれており、出力インバータ３の論理閾値に一致しないので、出力インバータ３から出力される反転出力クロック信号Ｖｏｕｔ  ＊  のデューティー比は入力クロックＣＬＫ１，ＣＬＫ２のデューティー比から歪んだものとなっている。
【００１１】
そこで、上記問題点に鑑み、本発明の課題は、パルス増幅で得た高論理振幅の論理閾値を出力段バッファ回路の論理閾値に整合させることにより、低論理振幅の入力信号のデューティー比に対して高論理振幅のバッファ出力のデューティ比の歪みを抑制できる論理振幅レベル変換回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明の講じた手段は、低論理振幅の入力信号の高低レベル変化に応じて出力段バッファ回路の論理閾値電圧を基準に振幅する被増幅信号を得るための電圧励振手段をパルス増幅回路に前置したところにある。
【００１３】
即ち、本発明に係る論理振幅レベル変換回路は、図１に示す如く、低論理振幅の入力信号（ＣＬＫ）の高低レベル変化に応じて出力段バッファ回路の論理閾値電圧（ＶｔｈＬ  ）を基準に振幅する被増幅信号（Ｖｉｎ）を得る電圧励振手段と、この被増幅信号をパルス増幅して高論理振幅信号（Ｖｏｕｔ  ）を得るパルス増幅回路と、この高論理振幅信号を入力としてその反転信号（Ｖｏｕｔ  ＊  ）を得る上記出力段バッファ回路とを有することを特徴とする。
【００１４】
低論理振幅の入力信号がハイレベルになると、電圧励振手段が出力段バッファ回路の論理閾値電圧を超える電圧を出力するため、これをパルス増幅回路がパルス増幅してハイレベルの高論理振幅信号に変換し、出力段バッファ回路がローレベルの高論理振幅信号を出力する。逆に、低論理振幅の入力信号がローレベルになると、電圧励振手段が出力段バッファ回路の論理閾値電圧を下回る電圧を出力するため、これをパルス増幅回路がパルス増幅してローレベルの高論理振幅信号に変換し、出力段バッファ回路がハイレベルの高論理振幅信号を出力する。
【００１５】
パルス増幅回路への被増幅信号が予め出力段バッファ回路の論理閾値電圧を基準にして振られているため、パルス増幅回路の出力信号は出力段バッファ回路の論理閾値電圧を基準に振られることになる。このため、低論理振幅の入力信号のデューティー比に対して高論理振幅のバッファ出力のデューティー比の歪みを抑制できる。それ故、本発明の論理振幅レベル変換回路はクロックインターフェイスに用いるに適している。
【００１６】
この電圧励振手段としては、図１に示す如く、出力段バッファ回路の論理閾値電圧を生成する論理閾値生成回路と、生成された論理閾値電圧を直流バイアスとし、低論理振幅の入力信号の高低レベル変化に応じて上記直流バイアスにオフセット電圧を加減して上記被増幅信号を得る論理閾値シフト回路とを有する構成を採用できる。
【００１７】
図１１に示す従来例のように、低論理振幅の入力信号の高低レベル変化に応じて低論理振幅の論理レベルに対しオフセット電圧をただ重畳して出力するのではなく、確定された基準たる直流バイアス（ＶｔｈＬ  ）のレベルに対しオフセット電圧を加減（加算と減算）して出力するようになっているため、論理閾値シフト回路の出力信号（被増幅信号）は低論理振幅の論理閾値（略振幅中心）を高論理振幅の論理閾値へシフトした論理閾値シフト信号の意義を持つ。
【００１８】
上記論理閾値検出回路は、図１に示す如く、上記出力段バッファ回路と実質的同等に作り込まれたＣＭＯＳのダミー・インバータをダイオード接続して成る。
【００１９】
ＣＭＯＳのダミー・インバータのＮチャネル型ＭＯＳトランジスタ（Ｎ１）の閾値電圧をＶｔｈｎ  とし、Ｐチャネル型ＭＯＳトランジスタ（Ｐ１）の閾値電圧Ｖｔｈｐ  とすると、Ｎチャネル型ＭＯＳトランジスタ（Ｎ１）に流れるドレイン電流ＩＤｎは、次式で与えられる。
ＩＤｎ＝βｎ  （ＶＤＳｎ  −Ｖｔｈｎ  ）２  ／２                    （３）
但し、ＶＤＳｎ  はＮチャネル型ＭＯＳトランジスタ（Ｎ１）のソース・ドレイン電圧、βｎ  は電流増幅率である。また、Ｐチャネル型ＭＯＳトランジスタ（Ｐ１）に流れるドレイン電流ＩＤｐは、次式で与えられる。
ＩＤｐ＝βｐ  （ＶＤＳｐ  ＋Ｖｔｈｐ  ）２  ／２                    （４）
但し、ＶＤＳＰ  はＰチャネル型ＭＯＳトランジスタ（Ｐ１）のソース・ドレイン電圧、βｐ  は電流増幅率である。
【００２０】
ＩＤｎ＝ＩＤｐ  であり、電源電圧をＶＳＳ＝０，ＶＧＧとすると、ＶＤＳｐ  ＝ＶＧＧ−ＶＤＳｎ  であるから、ダミー・インバータの論理閾値電圧ＶｔｈＬ  は、これらの関係と式（３），式（４）から、図２の交点で与えられる。
【００２１】
上記論理閾値シフト回路としては、図１に示す如く、論理閾値生成回路と共にカレントミラー回路を構成するミラー電流用トランジスタ（Ｐ２）と、ソースを低論理振幅の入力信号ＣＬＫの入力端（Ｐ１  ）とすると共にドレインを出力端（Ｐ２  ）とし、ミラー電流用トランジスタ（Ｐ２）に直列接続したダイオード接続のオフセット電圧発生用トランジスタ（Ｎ２）と、オフセット電圧発生用トランジスタ（Ｎ２）に並列接続した直流バイアス設定手段ｒとを有する構成を採用できる。
【００２２】
この直流バイアス設定手段としては、図１に示す抵抗素子ｒやトランジスタのオン抵抗とすることができる。
【００２３】
論理閾値電圧がＶｔｈＬ  のときダミー・インバータに貫通電流Ｉ０  が源電流として流れるが、素子構成が同等に作り込まれていると、ミラー係数が１ではミラー電流用トランジスタ（Ｐ２）にはミラー電流Ｉ０  が流れる。直流バイアス設定手段の抵抗値ｒをＶｔｈＬ  ／Ｉ０  としておくと、仮にオフセット電圧発生用トランジスタ（Ｎ２）が完全遮断のときは出力端（Ｐ２  ）に論理閾値電圧ＶｔｈＬ  が直流バイアスとして再現される。
【００２４】
実際は、トランジスタ（Ｎ２）がダイオード接続されているため、常に飽和状態で動作するので、多少の電流が流れている。今、入力信号ＣＬＫがローレベル（０Ｖ）のとき、トランジスタ（Ｎ２）に流れる電流をＩＬｏｗ  とすれば、その分、直流バイアス設定手段に流れる電流が少なくなるため、出力端（Ｐ２  ）の電圧ＶｉｎはＶｔｈＬ  よりも低く、（ＶｔｈＬ  −ＩＬｏｗ  ・ｒ）となる。これはトランジスタ（Ｎ２）のソース・ドレイン電圧に等しい。即ち、入力信号ＣＬＫがローレベル（０Ｖ）のときは、直流バイアスＶｔｈＬ  に対してオフセット電圧（ＩＬｏｗ  ・ｒ）を減算することになる。
【００２５】
また、入力信号ＣＬＫがハイレベル（例えば低論理振幅値Ａ＝２Ｖ）のとき、トランジスタ（Ｎ２）に流れる電流をＩＨＩＧＨとすれば、その分、直流バイアス設定手段に流れる電流が少なくなるものの、入力端（Ｐ１  ）がハイレベルに底上げされているため、出力端（Ｐ２  ）の電圧ＶｉｎはＶｔｈＬ  よりも高く、（ＶｔｈＬ  −ＩＨＩＧＨ・ｒ＋２）となる。即ち、入力信号ＣＬＫがハイレベル（０Ｖ）のときは、直流バイアスＶｔｈＬ  に対してオフセット電圧（−ＩＨＩＧＨ・ｒ＋２）を加算することになる。勿論、低論理振幅電圧２ＶよりもＩＨＩＧＨ・ｒの値は小さいものとする。入力信号ＣＬＫがローレベルのときよりもハイレベルの方がトランジスタ（Ｎ２）に流れる電流は小さくなるため（ＩＨＩＧＨ＜ＩＬｏｗ  ）、ＩＨＩＧＨ・ｒ＜２の条件は成立し易い。また半導体プロセス上、低抵抗素子の作り込みが容易である点も好都合である。
【００２６】
ところで、図１１に示す従来の回路では、入力クロックＣＬＫ１がローレベル（０Ｖ）に立ち下がると、実際は、ドレイン電流ＩＤ  がやや増加するため、そのオフセット電圧Ｖｏｆｆｓｅｔｔ  もハイレベルのときよりもやや増加し、（Ｖｔｈ＋ｖ＋Δｖ）となるので、入力トランジスタＮ３のゲート電圧はハイレベルのときから立ち下がり難い。しかし、本発明ではトランジスタ（Ｎ２）と直流バイアス設定手段ｒが並列接続して分流回路を構成しているため、上記のＩＨＩＧＨ・ｒ＜２の条件、即ち、直流バイアス設定手段の電圧降下分（ＩＨＩＧＨ・ｒ）を低論理振幅値Ａ（２Ｖ）よりも小さくすることは容易である。
【００２７】
そして、本発明では、図１に示すように、上記論理閾値電圧ＶｔｈＬ  を保持するための電圧保持手段を有する。論理振幅レベル変換回路において、高速の信号を振幅レベル変換する場合、パスル増幅後の高論理振幅の高低レベル変化毎にノイズが発生し易く、それが論理閾値生成回路の出力配線層に帰還し、その電位変動を招く虞れがあるが、電圧保持手段で生成された論理閾値電圧を保持しているため、そのノイズの影響を低減でき、論理閾値電圧の変動を抑制できる。
【００２８】
この電圧保持手段としては、論理閾値生成回路の出力配線層と電源配線層との間に形成したキャパシタ（Ｃ）とすることができる。特に、上記キャパシタは、層間絶縁膜を挟んで上記出力配線層の幅広配線部と上記電源配線層とが重なり並走する領域を含む配線間キャパシタとすることができる。配線層の引回しと形状変更だけで構成でき、プロセスの追加を招かないため、製造上有利となる。
【００２９】
上記の論理振幅レベル変換回路に用いるパルス増幅回路は、電流源トランジスタを流れる電流を可変制御する入力トランジスタ及びミラー電流用トランジスタを流れるミラー電流を可変制御する負荷トランジスタを含むカレントミラー型パルス増幅回路であって、上記出力端が上記入力トランジスタのゲートに接続すると共に上記入力端が上記負荷トランジスタのソースに接続して成る。かかる場合、上記出力端の電圧を高低レベル反転してその反転信号を上記負荷トランジスタのゲートに制御信号として加える負荷値可変制御回路を有する。
【００３０】
低論理振幅の入力信号がハイレベルになると、前述したように、出力端の電圧が論理閾値電圧を超えたレベルになるため、カレントミラー回路の源電流が増加すると共にミラー電流も増加し、また負荷値可変制御回路により負荷トランジスタが高負荷となるため、電圧降下が高まり、パルス増幅回路の出力は高論理振幅のハイレベルになる。逆に、低論理振幅の入力信号がローレベルになると、前述したように、出力端の電圧が論理閾値電圧を下回るレベルになるため、カレントミラー回路の源電流が減少すると共にミラー電流も減少し、また負荷値可変制御回路により負荷トランジスタが低負荷となるので、電圧降下が減少し、パルス増幅回路の出力は高論理振幅のローレベルになる。
【００３１】
高速の立ち上がりや立ち下がりを実現するカレントミラー回路のパルス増幅回路では、出力のハイレベルは電源電圧（ＶＧＧ）へ完全にはプルアップせず、またローレベルも電源電圧（ＶＳＳ）へ完全にはプルダウンし難い。しかし、パルス増幅された信号の論理閾値電圧が出力段バッファ回路のそれに合致しているため、論理レベルと電源電圧との乖離（電圧降下）は出力段バッファ回路において電源電圧まで一杯に振ることができることから自然に解消される。このようなパルス増幅回路によれば、低論理振幅の単相入力でレベルシフトが可能となり、またクロック信号等の高速信号のレベルシフトに適している。なお、出力段バッファ回路は１段のインバータのみではなく、２段以上のインバータで構成しても良い。
【００３２】
上記負荷値可変制御回路としては、上記論理閾値生成回路と共にカレントミラー回路を構成するミラー電流用トランジスタと、上記ミラー電流用トランジスタに直列接続し、上記出力端の電圧をゲート電圧とすると共にドレイン電圧を上記制御信号とする駆動トランジスタとを有して成る。
【００３３】
また、別のパルス増幅回路としては、電流源トランジスタに流れる電流を可変制御する入力トランジスタ及びミラー電流トランジスタに流れるミラー電流を可変制御する負荷トランジスタを含むカレントミラー型パルス増幅回路であって、上記出力端が上記入力トランジスタのゲートに接続すると共に前記入力信号とは逆極相の低論理振幅の入力信号が前記入力トランジスタのソースに接続して成る。かかる場合、上記逆極相の入力信号の電圧をオフセットさせて上記負荷トランジスタのゲートに制御信号として加える負荷値可変制御回路を有する。これは、２相入力の差動型カレントミラー回路のパルス増幅回路であり、高速信号のレベルシフトに適している。
【００３４】
更に、別のパルス増幅回路としては、フリップ・フロップの一方のトランジスタを開閉制御する第１トランジスタと、上記フリップ・フロップの他方のトランジスタを開閉制御する第２トランジスタとを含むフリップ・フロップ型パルス増幅回路であって、上記出力端が前記第１トランジスタのゲートに接続してなる。
【００３５】
かかる場合、上記逆極相の入力信号の電圧をオフセットさせて上記第２トランジスタのゲートに制御信号として加える負荷値可変制御回路を有する。２相入力のフリップ・フロップ型のパルス増幅回路であり、低消費電力化に適している。
【００３６】
これらの負荷値可変制御回路としては、上記論理閾値生成回路と共にカレントミラー回路を構成するミラー電流用トランジスタと、ソースを前記逆極相の入力信号の入力端とすると共にドレインを上記制御信号の出力端とし、前記ミラー電流用トランジスタに直列接続したダイオード接続のオフセット電圧発生用トランジスタと、当該オフセット電圧発生用トランジスタに並列接続した直流バイアス設定用トランジスタとを有する。
【００３７】
以上のような構成の論理振幅レベル変換回路はクロックインターフェースに用いるに適している。例えば、本発明は、一対の基板間に液晶を挟持し、これらの基板の一方に、トランジスタとそのトランジスタに接続された画素電極とをマトリクス状に配列した画素部と、その画素部に対する信号の供給を制御する駆動回路部と、その駆動回路部にクロック信号を供給するクロックインターフェース部とが形成された液晶装置において、当該クロックインターフェース部は上記の論理振幅レベル変換回路を用いて成ることを特徴とする。かかる液晶装置においては、高速クロックの歪みを抑制でき、画像品質が向上する。そしてまた、本発明はこのような液晶装置を具備する電子機器も含む。
【００３８】
【発明の実施の形態】
次に本発明の実施形態を添付図面に基づいて説明する。
【００３９】
〔実施形態１〕
図３は本発明に係る論理振幅レベル変換回路の実施形態１を示す回路図で、図４（Ａ）〜（Ｃ）はそれぞれ動作を説明するための波形図である。
【００４０】
本例の論理振幅レベル変換回路１０は、出力バッファ回路の出力ＣＭＯＳインバータ１５の論理閾値電圧ＶｔｈＬ  を生成するための論理閾値生成回路１１と、生成された論理閾値電圧ＶｔｈＬ  を直流バイアスとし、低論理振幅のクロック入力信号ＣＬＫの高低レベル変化に応じて上記直流バイアスにオフセット電圧Ｖｏｆｆｓｅｔを加減して被増幅信号Ｖｉｎを得る論理閾値シフト回路１２と、被増幅信号Ｖｉｎをパルス増幅して高論理振幅信号Ｖｏｕｔ  を得るパルス増幅回路１３と、クロック入力信号ＣＬＫの高低レベル変化に応じてパルス増幅回路１３の負荷トランジスタＮ５のゲートに制御信号を加える負荷値可変制御回路１４と、高論理振幅信号Ｖｏｕｔ  を入力としてその反転信号Ｖｏｕｔ  ＊  を得る出力段インバータ回路のＣＭＯＳインバータ１５とを有する。論理閾値生成回路１１と論理閾値シフト回路１２とが、低論理振幅の入力信号ＣＬＫの高低レベル変化に応じて論理閾値電圧ＶｔｈＬ  を基準に振幅する被増幅信号を得る電圧励振手段に相当している。
【００４１】
本例の論理閾値生成回路１１は、出力ＣＭＯＳインバータ１５と実質的同等に作り込まれたＣＭＯＳのダミー・インバータをダイオード接続して成る。前述したように、Ｐチャネル型トランジスタＰ１とＮチャネル型トランジスタＮ１の共通ドレインにはＣＭＯＳインバータ１５の論理閾値電圧ＶｔｈＬ  が常時生成されている。ダミー・インバータの共通ドレイン（出力配線）には論理閾値電圧ＶｔｈＬ  を保持する電圧保持手段のキャパシタＣ１  ，Ｃ２  が接続されている。
【００４２】
本例の論理閾値シフト回路１２は、論理閾値生成回路１１と共にカレントミラー回路を構成するミラー電流用トランジスタＰ２と、ソースを低論理振幅のクロック入力信号ＣＬＫの入力端Ｐ１  とすると共にドレインを出力端Ｐ２  とし、ミラー電流用トランジスタＰ２に直列接続したダイオード接続のオフセット電圧発生用トランジスタＮ２と、オフセット電圧発生用トランジスタＮ２に並列接続した直流バイアス設定手段のＭＯＳトランジスタＮ８とを有する。
【００４３】
本例のパルス増幅回路１３は、電流源トランジスタＰ３を流れる源電流を可変制御する入力トランジスタＮ３及びミラー電流用トランジスタＰ５を流れるミラー電流を可変制御する負荷トランジスタＮ５を含むカレントミラー型パルス増幅回路である。出力端Ｐ２  が入力トランジスタＮ３のゲートに接続すると共に入力端Ｐ１  が負荷トランジスタＮ５のソースに接続して成る。負荷値可変制御回路１４は出力端Ｐ２  の電圧Ｖｉｎを高低レベル反転してその反転信号を負荷トランジスタＮ５のゲートに制御信号として加える。この負荷値可変制御回路１４は、論理閾値生成回路１１と共にカレントミラー回路を構成するミラー電流用トランジスタＰ６と、ミラー電流用トランジスタＰ６に直列接続し、出力端Ｐ２  の電圧Ｖｉｎをゲート電圧とすると共にドレイン電圧を上記の制御信号とする駆動トランジスタＮ６とを有する。
【００４４】
なお、出力ＣＭＯＳインバータ１５はＰチャネル型トランジスタＰ７とＮチャネル型トランジスタＮ７とから成る。
【００４５】
論理閾値生成回路１１には貫通電流Ｉ０  が源電流として流れるが、本例のトランジスタの素子構成は同等に作り込まれているので、論理閾値シフト回路１２のミラー電流用トランジスタＰ２にもミラー電流Ｉ０  が流れる。直流バイアス設定手段のトランジスタＮ８のゲートにも論理閾値電圧ＶｔｈＬ  が印加されているため、トランジスタＮ８のオン抵抗ｒｏｎは略ＶｔｈＬ  ／Ｉ０  となっている。ここに、仮にオフセット電圧発生用トランジスタ（Ｎ２）が完全遮断のときは出力端Ｐ２  に論理閾値電圧ＶｔｈＬ  が直流バイアスとして再現される。
【００４６】
ところで、トランジスタＮ２はダイオード接続されているため、常に飽和状態で動作するので、多少の電流が流れる。今、クロック入力信号ＣＬＫがローレベル（０Ｖ）のとき、トランジスタ（Ｎ２）に流れる電流をＩＬｏｗ  とすれば、その分、トランジスタＮ８に流れる電流が少なくなるため、図４（Ａ）に示す如く、出力端Ｐ２  の電圧ＶｉｎはＶｔｈＬ  よりも低く、（ＶｔｈＬ  −ＩＬｏｗ  ・ｒｏｎ）となり、オフセット電圧Ｖｏｆｆｓｅｔ＝ＩＬｏｗ  ・ｒｏｎだけＶｔｈＬ  より下回る。勿論、電圧Ｖｉｎはトランジスタ（Ｎ２）のソース・ドレイン電圧に等しい。
【００４７】
また、クロック入力信号ＣＬＫがハイレベル（例えば２Ｖ）のとき、トランジスタ（Ｎ２）に流れる電流をＩＨＩＧＨとすれば、その分、トランジスタＮ８に流れる電流が少なくなるものの、入力端Ｐ１  がハイレベルに底上げされているため、図４（Ａ）に示す如く、出力端Ｐ２  の電圧ＶｉｎはＶｔｈＬ  よりも高く、（ＶｔｈＬ  −ＩＨＩＧＨ・ｒｏｎ＋２）となる。勿論、低論理振幅２ＶよりもＩＨＩＧＨ・ｒｏｎの値は小さいものとする。クロック入力信号ＣＬＫがローレベルのときよりもハイレベルの方がトランジスタ（Ｎ２）に流れる電流は小さくなるため（ＩＨＩＧＨ＜ＩＬｏｗ  ）、ＩＨＩＧＨ・ｒｏｎ＜２の条件は成立し易い。半導体プロセス上、トランジスタのオン抵抗を低くするように作り込むことは容易である。
【００４８】
低論理振幅のクロック入力信号ＣＬＫがハイレベルになると、出力端Ｐ２  の電圧Ｖｉｎが論理閾値電圧ＶｔｈＬ  を超えたレベルになるため、パルス増幅回路の入力トランジスタＮ３に流れる源電流が増加すると共にミラー電流用トランジスタＰ５に流れるミラー電流も増加し、また負荷値可変制御回路１４の駆動トランジスタＮ６のドレイン電圧が降下するため負荷トランジスタＮ５が高負荷となり、そのドレイン電圧が上昇し、図４（Ｂ）に示す如く、パルス増幅回路１３の出力は高論理振幅のハイレベルになる。
【００４９】
逆に、低論理振幅のクロック入力信号ＣＬＫがローレベルになると、出力端Ｐ２  の電圧Ｖｉｎは論理閾値電圧ＶｔｈＬ  を下回るレベルになるため、パルス増幅回路の入力トランジスタＮ３に流れる源電流が減少すると共にミラー電流用トランジスタＰ５に流れるミラー電流も減少し、また負荷値可変制御回路１４の駆動トランジスタＮ６のドレイン電圧が上昇するため負荷トランジスタが低負荷となり、そのドレイン電圧が降下し、図４（Ｂ）に示す如く、パルス増幅回路１３の出力は高論理振幅のローレベルになる。
【００５０】
このように、パルス増幅回路１３への被増幅信号Ｖｉｎが予め出力インバータ１５の論理閾値電圧ＶｔｈＬ  を基準にして振られているため、パルス増幅回路１３の出力信号Ｖｏｕｔ  は出力インバータ１５の論理閾値電圧を基準に振られることになる。このため、低論理振幅の入力信号ＣＬＫのデューティー比に対して高論理振幅のインバータ出力Ｖｏｕｔ  ＊  のデューティー比の歪みを抑制できる。
【００５１】
ここで、パルス増幅回路１３のハイレベルは電源電圧（ＶＧＧ）へ完全にはプルアップせず、またローレベルも電源電圧（ＶＳＳ）へ完全にはプルダウンしていない。高速の立ち上がりや立ち下がり（高速応答性）を実現するカレントミラー回路のパルス増幅回路１３では、貫通電流を流し続けておく必要性からである。しかし、その論理閾値電圧が出力インバータ１５の論理閾値電圧ＶｔｈＬ  に合致しているため、図４（Ｃ）に示す如く、このような論理レベルと電源電圧との乖離（電圧降下）ΔＶＨ  ，ΔＶＬ  は出力段バッファ回路のＣＭＯＳインバータ１５において電源電圧まで一杯に振ることができることから自然に解消される。かかる場合、ハイレベル側の電圧降下ΔＶＨ  はＰチャネル型ＭＯＳトランジスタＰ７の閾値電圧Ｖｔｈｐ  よりも低く、ローレベル側の電圧降下ΔＶＬ  はＮチャネル型ＭＯＳトランジスタの閾値電圧Ｖｔｈｎ  よりも低いことが要求される。
【００５２】
なお、パルス増幅回路１３のＣＭＯＳ回路（Ｐ３とＮ３），（Ｐ５とＮ５），（Ｐ６とＮ６）の論理閾値電圧も出力段バッファ回路のインバータ１５の論理閾値電圧ＶｔｈＬ  に一致させるように、各トランジスタ・サイズを調整（Ｐチャネル型同士，Ｎチャネル型同士のサイズが同一でなくとも、電流増幅率の比（βｐ  ：βｎ  ）が各対同士で等しければ良い。）しておくことが好ましく、これによると、論理閾値電圧ＶｔｈＬ  を基準に出力信号Ｖｏｕｔ  が振幅し易い。
【００５３】
このようなパルス増幅回路１３によれば、低論理振幅の単相入力でレベルシフトが可能となり、また高速信号のレベルシフトに適している。
【００５４】
図５は上記の論理振幅レベル変換回路１０を薄膜トランジスタ（ＴＦＴ）で構成した例を示す平面パターン図である。Ｐチャネル型ＴＦＴ（Ｐ１，Ｐ６，Ｐ３，Ｐ２，Ｐ５）とＮチャネル型ＴＦＴ（Ｎ１，Ｎ６，Ｎ３，Ｎ８，Ｎ２，Ｎ５）とが並行２列に配列されている。これらのＴＦＴは、絶縁基板上にチャネル領域等を形成する第１層目の多結晶シリコン層（矩形状の散点領域で示す）Ｌ１，Ｌ１′と、その上の中央部分をゲート絶縁膜を挟んで重ねたゲート電極を形成する第２層目の多結晶シリコン層Ｌ２とを有し、そのゲート電極をマスクとして自己整合的に不純物をドープしたものである。第２層目の多結晶シリコン層Ｌ２の上には層間絶縁膜を介して第３層目のアルミニウム層Ｌ３が形成されている。
【００５５】
アルミニウム層Ｌ３のうち、ＴＦＴの２列の一方の側端には幅広状の電源配線層ＶＧＧが延在しており、ＴＦＴ（Ｐ１，Ｐ６，Ｐ３，Ｐ２，Ｐ５）のソースとコンタクトホールを介して接続している。他方の側端には電源配線層ＶＳＳと低論理振幅の入力信号の配線層ＣＬＫとが延在しており、電源配線層ＶＳＳはＴＦＴ（Ｎ１，Ｎ６，Ｎ３）のソースとコンタクトホールを介して接続し、また入力信号の配線層ＣＬＫはＴＦＴ（Ｎ８，Ｎ２，Ｎ５）のソースとコンタクトホールを介して接続している。更に、ＴＦＴ（Ｐ１，Ｎ１）の共通ドレイン配線、ＴＦＴ（Ｐ６，Ｎ６）の共通ドレイン配線、ＴＦＴ（Ｐ３，Ｎ３）の共通ドレイン配線、ＴＦＴ（Ｐ２，Ｎ２）の共通ドレイン配線及びＴＦＴ（Ｐ５，Ｎ５）の共通ドレイン配線もアルミニウム層Ｌ３でコンタクトホールを介して接続されている。
【００５６】
論理閾値検出回路１１を構成するＴＦＴ（Ｐ１，Ｎ１）の共通ドレインはアルミニウム層Ｌ３で接続されているが、それにコンタクトホールを介して接続する第２層目の多結晶シリコン層Ｌ２は分岐配線Ｂ１とＢ２に分岐している。その一方の分岐配線Ｂ１は幅広状の電源配線層ＶＳＳと幅広状に重なり並走する領域を有しており、配線間キャパシタＣ１  を形成している。また、他方の分岐配線Ｂ２は電源配線層ＶＧＧと幅広状に重なり並走する領域を有しており、配線間キャパシタＣ２  を形成している。
【００５７】
カレントミラー型のパルス増幅回路は源流側のＣＭＯＳ回路（Ｐ３，Ｎ３）とミラー電流側のＣＭＯＳ回路（Ｐ５，Ｎ５）とで構成されるものであるが、本例のレイアウトでは、両ＣＭＯＳ回路は隣接せず、その間に論理閾値シフト回路１２を構成すべき直流バイアス設定用のＴＦＴ（Ｎ８），ミラー電流用のＴＦＴ（Ｐ２）及びオフセット電圧発生用のＴＦＴ（Ｎ２）が介在している。かかるレイアウトによれば、分岐配線Ｂ１と電源配線層ＶＳＳの重なり長さや分岐配線Ｂ２と電源配線層ＶＧＧと重なり長さが必然的に延長されることにより、キャパシタＣ１  ，Ｃ２  の十分な静電容量を確保できる。
【００５８】
高速信号の論理振幅レベルを変換する場合、パスル増幅後の高論理振幅の高低レベル変化毎にノイズが発生し易く、論理閾値検出回路１１の出力配線層（Ｂ１，Ｂ２）に帰還し、電位変動を招く虞れがあるが、このような十分な容量のキャパシタＣ１  ，Ｃ２  が存在すると、生成された論理閾値電圧ＶｔｈＬ  が保持されるため、そのノイズの影響を低減でき、論理閾値電圧の変動を抑制できる。本例のキャパシタＣ１  ，Ｃ２  はＴＥＴ配置，配線層の引回し及び形状変更だけで構成でき、プロセスの追加を招かないため、製造上有利となる。
【００５９】
なお、各Ｎチャネル型ＴＦＴは同一プロセスにより同一トランジスタ・サイズ（チャネル幅ＷＮ  ／チャネル長ＬＮ  ）で作り込むのが好ましく、各Ｐチャネル型ＴＦＴも同一プロセスにより同一トランジスタ・サイズ（チャネル幅ＷＰ  ／チャネル長ＬＰ  ）で作り込むのが好ましい。なお、第１層目の多結晶シリコン層Ｌ１′はトランジタＰ２とＰ３との間に形成されたダミー領域であり、トランジタＰ８と同様な環境をトランジタＰ２とＰ３に与えることができる。
【００６０】
〔実施形態２〕
図６は本発明に係る論理振幅レベル変換回路の実施形態２を示す回路図である。図６において図３に示す部分と同一部分には同一参照符号を付し、その説明は省略する。
【００６１】
本例の論理振幅レベル変換回路２０は２相入力型であり、実施形態１に対してパルス増幅回路１３′と負荷値可変制御回路１４′が異なっている。
【００６２】
パルス増幅回路１３′は、電流源トランジスタＰ３に流れる源電流を可変制御する入力トランジスタＮ３及びミラー電流トランジスタＰ５に流れるミラー電流を可変制御する負荷トランジスタＮ５を含むカレントミラー型パルス増幅回路であって、出力端Ｐ１  が入力トランジスタＮ３のゲートに接続すると共に低論理振幅のクロック入力信号ＣＬＫ１とは逆極相の低論理振幅のクロック入力信号ＣＬＫ２が入力トランジスタＮ３のソースに接続して成る。
【００６３】
負荷値可変制御回路１４′は、逆極相の入力信号ＣＬＫ２の電圧をオフセットさせて負荷トランジスタＮ５のゲートに制御信号として加えるものであり、論理閾値生成回路１１と共にカレントミラー回路を構成するミラー電流用トランジスタＰ６と、ソースを逆極相の入力信号ＣＬＫ２の入力端とすると共にドレインを上記制御信号の出力端とし、ミラー電流用トランジスタＰ６に直列接続したダイオード接続のオフセット電圧発生用トランジスタＮ６と、直流バイアス設定用トランジスタＮ８と同様に論理閾値電圧ＶｔｈＬ  をゲートに入力される直流バイアス設定用トランジスタＮ９とを有している。
【００６４】
ＣＬＫ１がハイレベルのとき、ＣＬＫ２がローレベルとなるため、オフセット電圧発生用トランジスタＮ６で生じるオフセット電圧は降下するので、負荷トランジスタＮ５は高負荷となり、そのドレイン電圧の上昇により、高論理振幅の出力Ｖｏｕｔ  はハイレベルとなる。逆に、ＣＬＫ１がローレベルのとき、ＣＬＫ２がハイレベルとなるため、オフセット電圧発生用トランジスタＮ６で生じるオフセット電圧は上昇するので、負荷トランジスタＮ５は低負荷となり、そのドレイン電圧の降下により、高論理振幅の出力Ｖｏｕｔ  はローレベルとなる。
【００６５】
このように、パルス増幅回路１３′への被増幅信号Ｖｉｎが予め出力ＣＭＯＳインバータ１５の論理閾値電圧ＶｔｈＬ  を基準にして振られているため、パルス増幅回路１３′の出力信号Ｖｏｕｔ  は出力インバータ１５の論理閾値電圧を基準に振られることになる。このため、低論理振幅の入力信号ＣＬＫ１，ＣＬＫ２，のデューティー比に対して高論理振幅のインバータ出力Ｖｏｕｔ  ＊  のデューティー比の歪みを抑制できる。
【００６６】
なお、論理閾値シフト回路１２を構成するトランジスタ・サイズ（チャネル幅／チャネル長）の比と、負荷値可変制御回路１４′を構成するトランジスタ・サイズ（チャネル幅／チャネル長）の比を互いに等しくすると、その対称性が良好になる。特に、対応するトランジスタ同士（Ｐ２とＰ６，Ｎ２とＮ６，Ｎ８とＮ９）のサイズが等しくなると、より好ましい。また、この実施形態２においても、各トランジスタのサイズはＮチャネル同士，Ｐチャネル同士で等しければ、回路全体のバランスが良くなる。
【００６７】
本例に用いたパルス増幅回路１３′は２相入力の差動型カレントミラー回路型であり、クロック信号等の高速信号のレベルシフトに適している。
【００６８】
〔実施形態３〕
図７は本発明に係る論理振幅レベル変換回路の実施形態３を示す回路図である。図７において図６に示す部分と同一部分には同一参照符号を付し、その説明は省略する。
【００６９】
本例の論理振幅レベル変換回路３０は２相入力型であり、実施形態２に対してパルス増幅回路１３″が異なっている。
【００７０】
このパルス増幅回路１３″はフリップ・フロップの一方のトランジスタＰ５を開閉制御する第１トランジスタＮ３と、上記フリップ・フロップの他方のトランジスタＰ３を開閉制御する第２トランジスタＮ５とを含むフリップ・フロップ型パルス増幅回路であって、出力端Ｐ２  が第１トランジスタＮ３のゲートに接続して成り、負荷値可変制御回路１４′のオフセット電圧発生用トランジスタＮ６のドレイン電圧が第２トランジスタＮ５のゲートに制御信号として加わっている。
【００７１】
クロック入力信号ＣＬＫ１がハイレベルのとき、クロック入力信号ＣＬＫ２がローレベルとなるため、第１トランジスタＮ３は低負荷となり、トランジスタＰ５が開成し、またオフセット電圧発生用トランジスタＮ６で生じるオフセット電圧は降下するので、第２トランジスタＮ５は高負荷となり、トランジスタＰ３が閉成する。従って、高論理振幅の出力Ｖｏｕｔ  は電源電圧ＶＧＧにプルアップされてハイレベルとなる。
【００７２】
逆に、クロック入力信号ＣＬＫ１がローレベルのとき、クロック入力信号ＣＬＫ２がハイレベルとなるため、第１トランジスタＮ３は高負荷となり、トランジスタＰ５が閉成し、またオフセット電圧発生用トランジスタＮ６で生じるオフセット電圧は下降するので、負荷トランジスタＮ５は高負荷となり、トランジスタＰ３が開成する。従って、高論理振幅の出力Ｖｏｕｔ  は電源電圧ＶＳＳにプルダウンされてローレベルとなる。
【００７３】
このように、パルス増幅回路１３″への被増幅信号Ｖｉｎが予め出力ＣＭＯＳインバータ１５の論理閾値電圧ＶｔｈＬ  を基準にして振られているため、パルス増幅回路１３″の出力信号Ｖｏｕｔ  は出力ＣＭＯＳインバータ１５の論理閾値電圧を基準に振られることになる。このため、低論理振幅の入力信号ＣＬＫ１，ＣＬＫ２，のデューティー比に対して高論理振幅のインバータ出力Ｖｏｕｔ  ＊  のデューティー比の歪みを抑制できる。
【００７４】
なお、論理閾値シフト回路１２を構成するトランジスタ・サイズ（チャネル幅／チャネル長）の比と、負荷値可変制御回路１４′を構成するトランジスタ・サイズ（チャネル幅／チャネル長）の比を互いに等しくすると、その対称性が良好になる。特に、対応するトランジスタ同士（Ｐ２とＰ６，Ｎ２とＮ６，Ｎ８とＮ９）のサイズが等しくなると、より好ましい。また、この実施形態２においても、各トランジスタのサイズはＮチャネル同士，Ｐチャネル同士で等しければ、回路全体のバランスが良くなる。
【００７５】
本例に用いたパルス増幅回路１３″は２相入力のフリップ・フロップ型であり、貫通電流を抑制できることから、低消費電力化を実現できる。
【００７６】
〔実施形態４〕
図８は実施形態１，２又は３の論理振幅レベル変換回路をクロックインターフェースとして適用したアクティブマトリクス型液晶表示装置を示す平面図である。
【００７７】
本例のアクティブマトリクス型液晶表示装置４０の液晶パネル４１は、一対の基板間に液晶ＬＣを封入して構成されており、一方の基板には、マトリクス状に画素を配列したアクティブマトリクス画素部４１ａと、垂直系ドライバー４４と、水平系ドライバー４８と、レベルシフター５１〜５４とが形成され、他方の基板（対向基板）にはカラーフィルタＲ，Ｇ，Ｂ及びこの上に配置される対向電極ＣＯＭとが形成されて成る。マトリクス状に配列した多数の画素液晶ＬＣとこれを駆動するＴＦＴとを含んでいる。なお、個々の液晶ＬＣには付加容量ＣＳが並列に接続されている。各ＴＦＴのドレインは対応する液晶ＬＣに画像信号を印加する画素電極に接続され、ソースは信号ライン４２に接続され、ゲートはゲートライン４３に接続されている。また、各液晶ＬＣの他端は画素電極と液晶ＬＣを挟んで対向する対向電極ＣＯＭに電気的に接続されている。
【００７８】
複数のゲートライン４３は垂直系ドライバー（垂直シフトレジスタ）４４に接続されており、選択信号の供給を受ける。同じカラーフィルタを持つ信号ライン４２はそれぞれサンプリングスイッチＳＷを介して対応するデータライン４５，４６，４７に接続されており、画像信号の供給を受ける。各サンプリングスイッチＳＷは水平系ドライバー４８の中の対応するゲート回路を介して水平シフトレジスタに接続されている。垂直系ドライバー４４や水平系ドライバー４８等は周辺駆動回路部を構成する。
【００７９】
垂直系ドライバー４４は線順次でゲートライン４３を選択する。水平系ドライバー４８はサンプリングスイッチＳＷを導通させ、色相映像信号を対応する信号ライン４２に分配する。１本のゲートライン４３が選択されると、そのライン上のＴＦＴが一斉に導通状態となり、各信号ラインン４２からサンプルされた色相画像信号が液晶ＬＣ及び付加容量ＣＳに書き込まれる。このゲートラインの選択が解除されると、液晶ＬＣ及び付加容量ＣＳに書き込まれた映像信号は、次の選択動作までそのまま保持される。なお、液晶パネル４１はモノクロ表示又は単色光の変調に用いられる場合はカラーフィルタは不要である。
【００８０】
水平系ドライバー４８は水平スタート信号ＨＳＴにより起動し、互いに逆相の水平クロック信号ＨＣＫ１，ＨＣＫ２に同期して水平スタート信号ＨＳＴを順次転送し、サンプリングスイッチＳＷを駆動する。また、垂直系ドライバー４４は垂直スタート信号ＶＳＴに応じて起動し、互いに逆相の垂直クロック信号ＶＣＫ１，ＶＣＫ２に同期して垂直スタート信号ＶＳＴを順次転送し、複数のゲートライン４３を線順次で選択する。水平スタート信号ＨＳＴは前述した実施形態１の論理振幅レベル変換回路１０の単相レベルシフター５１により内部的に形成され、垂直スタート信号ＶＳＴも論理振幅レベル変換回路１０の単相レベルシフター５２により内部的に形成される。また、水平クロック信号ＨＣＫ１，ＨＣＫ２は前述した実施形態２（又は実施形態３）の論理振幅レベル変換回路２０（又は３０）の２相レベルシフター５３により内部的に形成され、垂直クロック信号ＶＣＫ１，ＶＣＫ２も論理振幅レベル変換回路２０（又は３０）の２相レベルシフター５４により内部的に形成される。上記のレベルシフター５１〜５４には、外部タイミングジェネレータ（ＴＧ）５５から低論理振幅のクロック信号が供給される。
【００８１】
液晶パネル４１の電源電圧は１２Ｖ程度であるが、クロックインターフェースとして、論理振幅レベル変換回路１０，２０（又は３０）を用いると、変換後の高論理振幅のクロック信号が外部タイミングジェネレータ５５から発生する低論理振幅のクロック信号に対して歪み難い。特に、液晶パネル４１の光源からの光照射により温度上昇を招くが、出力インバータとダミー・インバータとは略同等に温度変化するため、論理閾値電圧を常に等しくできる。
【００８２】
なお、上記実施形態においては、パルス増幅回路の入力トランジスタとしてＮチャネル型を用いてあるが、Ｐチャネル型を用い、他のトランジスタの極性を逆にしても良い。またトンラジスタの極性を適宜変更することにより、例えば０〜−３Ｖ程度の低（狭）論理振幅信号を例えば０〜−１２Ｖ程度の高論理振幅信号や例えば０〜＋１２Ｖ程度の高（広）論理振幅信号にも変換できる。
【００８３】
また、各実施形態においては、絶縁性（例えばガラス）基板上に形成したＴＦＴを回路素子として説明してきたが、上記した一方の基板を半導体基板に置換しても良く、その場合は、ＴＦＴは半導体基板表面にソース，ドレイン，チャネルが形成された電界効果トランジスタに置き換えて本発明を適用できる。
【００８４】
〔実施形態５〕
図９は上記実施形態４の液晶装置を用いた電子機器を示すブロック図である。
【００８５】
この電子機器は、表示情報出力源１０００，表示情報処理回路１００２，表示駆動回路１００４，液晶パネル１００６，クロック発生回路１００８，及び電源回路１０１０などを含んで構成される。
【００８６】
表示情報出力源１０００は、ＲＯＭ，ＲＡＭなどのメモリ，テレビ信号を同調して出力する同調回路などを含んで構成され、クロック発生回路１００８からのクロックに基づいて、ビデオ信号などの表示情報を出力する。表示情報処理回路１００２は、クロック発生回路１００８からのクロックに基づいて表示情報を処理して出力する。この表示情報処理回路１００２は、例えば、増幅・極性反転回路，相展開回路，ローテーション回路，ガンマ回路あるいはクランプ回路等を含むことができる。表示駆動回路１００４は、水平系駆動回路及び垂直系駆動回路を含んで構成され、表示情報処理回路１００２からの画像信号ＤＡＴＡ及びクロック信号ＣＬＫを供給されて、液晶パネル１００６を表示駆動する。液晶パネル１００６及び表示駆動回路１００４は実施形態４の液晶装置が採用される。電源回路１０１０は、上述の各回路に電力を供給する。
【００８７】
このような構成の電子機器としては、図１０に示す液晶プロジェクタや、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャーあるいは携帯電話器、ワードプロセッサ、テレビ受像器、ビューファインダ又はモニタ付きのビデオカメラ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末機、タッチパネルを備えた電子装置などを挙げることができる。
【００８８】
図１０は投写型表示装置の要部を示す概略構成図である。図中、１１０は光源、１１３はダイクロイックミラー、１１５，１１６，１１７は反射ミラー、１１８，１１９，１２０はリレーレンズ、１２２，１２３，１２４は実施形態４の液晶装置を用いた液晶ライトバルブ、１２５はクロスダイクロイックプリズム、１２６は投写レンズ、スクリーン１２７を示す。
【００８９】
光源１１０はメタルハライド等のランプ１１１とランプの光を反射するリフレクタ１１２とから成る。青色光・緑色光反射のダイクロイックミラー１１３は、光源１１０からの白色光束のうちの赤色光を透過させると共に、青色光と緑色光を反射する。透過した赤色光は反射ミラー１１７で反射され、赤色光用液晶ライトバルブ１２２に入射される。一方、ダイクロイックミラー１１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー１１４によって反射され、緑色光用液晶ライトバルブ１２３に入射される。また一方、青色光は第２のダイクロイックミラー１１４も透過する。青色光に対しては、長い光路による光損失を防ぐため、入射レンズ１１８、リレーレンズ１１９、出射レンズ１２０を含むリレーレンズ系から成る入射手段１２１が設けられ、これを介して青色光が青色光用液晶ライトバルブ１２４に入射される。各ライトバルブにより変調された３つの色光はクロスダイクロイックプリズム１２５に入射する。このプリズムは４つの直角プリズムが貼り合わされ、その内面に赤色光を反射する誘電体多層膜と青色光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投写光学系である投写レンズ１２６によってスクリーン１２７上に投写され、画像が拡大されて表示される。
【００９０】
【発明の効果】
以上説明したように、本発明に係る論理振幅レベル変換回路は、低論理振幅の入力信号の高低レベル変化に応じて出力段バッファ回路の論理閾値電圧を基準に振幅する被増幅信号を得るための電圧励振手段をパルス増幅回路に前置したことを特徴とするものであるから、次のような効果を奏する。
【００９１】
▲１▼  パルス増幅回路への被増幅信号が予め出力段バッファ回路の論理閾値電圧を基準にして振られているため、パルス増幅回路の出力信号は出力段バッファ回路の論理閾値電圧を基準に振られることになる。このため、低論理振幅の入力信号のデューティー比に対して高論理振幅の出力段バッファ回路の出力のデューティー比の歪みを抑制できる。それ故、本発明の論理振幅レベル変換回路はクロックインターフェイスに用いるに適している。
【００９２】
▲２▼  電圧励振手段が、出力段バッファ回路の論理閾値電圧を生成する論理閾値生成回路と、生成された論理閾値電圧を直流バイアスとし、低論理振幅の入力信号の高低レベル変化に応じて上記直流バイアスにオフセット電圧を加減して上記被増幅信号を得る論理閾値シフト回路とを有する構成では、生成された基準たる直流バイアスのレベルに対しオフセット電圧を加減して出力するようになっているため、論理閾値シフト回路の出力信号（被増幅信号）は低論理振幅の論理閾値（略振幅中心）を高論理振幅の論理閾値へシフトした論理閾値シフト信号の意義を持つので、論理閾値を確実に整合させることができ、デューティー比の歪みを抑制できる。
【００９３】
▲３▼  論理閾値シフト回路としては、論理閾値生成回路と共にカレントミラー回路を構成するミラー電流用トランジスタと、ソースを低論理振幅の入力信号の入力端とすると共にドレインを出力端とし、ミラー電流用トランジスタに直列したダイオード接続のオフセット電圧発生用トランジスタと、オフセット電圧発生用トランジスタに並列した直流バイアス設定手段とを有する構成を採用できる。出力インバータの論理閾値電圧を基準に振幅する被増幅信号を確実に生成できる。半導体プロセス上、直流バイアス設定手段たる低抵抗素子の作り込みが容易である点で好都合である。
【００９４】
▲４▼  論理閾値電圧を保持するための電圧保持手段を有する場合、ノイズの影響を低減でき、論理閾値電圧の変動を抑制できる。
【００９５】
▲５▼  この電圧保持手段としては、論理閾値生成回路の出力配線層と電源配線層との間に形成したキャパシタとすることができる。特に、上記キャパシタは、層間絶縁膜を挟んで上記出力配線層の幅広配線部と上記電源配線層とが重なり並走する領域を含む配線間キャパシタとすることができる。配線層の引回しと形状変更だけで構成でき、プロセスの追加を招かないため、製造上有利となる。
【００９６】
▲６▼    本発明の論理振幅レベル変換回路を液晶装置のクロックインターフェースとして用いる場合、高速クロックの歪みを抑制できる。特に、液晶装置は光照射により温度上昇を招くが、出力段バッファ回路と論理閾値生成回路とは略同等に温度変化するため、論理閾値電圧を常に等しくできる。
【図面の簡単な説明】
【図１】本発明に係る論理振幅レベル変換回路の基本構成を示す回路図である。
【図２】同論理振幅レベル変換回路における論理閾値生成回路の論理閾値で電圧の生成動作を理解するための電圧電流特性を示すグラフである。
【図３】本発明に係る論理振幅レベル変換回路の実施形態１を示す回路図である。
【図４】（Ａ）〜（Ｃ）はそれぞれ実施形態１の動作を説明するための波形図である。
【図５】実施形態１を薄膜トランジスタ（ＴＦＴ）で構成した例を示す平面パターン図である。
【図６】本発明に係る論理振幅レベル変換回路の実施形態２を示す回路図である。
【図７】本発明に係る論理振幅レベル変換回路の実施形態３を示す回路図である。
【図８】本発明の実施形態４において、実施形態１，２又は３の論理振幅レベル変換回路をクロックインターフェースとして適用したアクティブマトリクス型液晶表示装置を示す平面図である。
【図９】本発明の実施形態５において、実施形態４の液晶装置を用いた電子機器の一例を示すブロック図である。
【図１０】投写型表示装置の要部を示す概略構成図である。
【図１１】従来の論理振幅レベル変換回路を示す回路図である。
【図１２】図１１に示す論理振幅レベル変換回路において、オフセット電圧発生用トランジスタの電圧電流特性を示すグラフである。
【符号の説明】
１０，２０，３０…論理振幅レベル変換回路
１１…論理閾値生成回路
１２…論理閾値シフト回路
１３…単相入力カレントミラー型パルス増幅回路
１３′…２相入力カレントミラー型パルス増幅回路
１３″…２相入力フリップ・フロップ型パルス増幅回路
１４，１４′…負荷値可変制御回路
１５…出力バッファ回路の出力ＣＭＯＳインバータ
Ｃ，Ｃ１，Ｃ２  …論理閾値電圧保持用キャパシタ
Ｐ１，Ｐ２，Ｐ３，Ｐ５，Ｐ６，Ｐ７…Ｐチャネル型ＭＯＳトンジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ５，Ｎ６，Ｎ７，Ｎ８，Ｎ９…Ｎチャネル型ＭＯＳトンジスタ
Ｌ１，Ｌ１′…第１層目の多結晶シリコン層
Ｌ２…第２層目の多結晶シリコン層
Ｌ３…第３層目のアルミニウム層
ＣＬＫ，ＣＬＫ１，ＣＬＫ２…低論理振幅の入力信号
ＶｔｈＬ  …出力段バッファ回路の論理閾値電圧
Ｖｉｎ…被増幅信号
Ｖｏｕｔ  …高論理振幅信号
Ｖｏｕｔ  ＊  …反転信号
Ｐ１  …オフセット電圧発生用トランジスタの入力端
Ｐ２  …オフセット電圧発生用トランジスタの出力端
４０…アクティブマトリクス型液晶表示装置
４１…液晶パネル
４１ａ…アクティブマトリクス画素部
４２…信号ライン
４３…ゲートライン
４４…垂直系ドライバー
４５，４６，４７…データライン
４８…水平系ドライバー
５１，５２…単相レベルシフター
５３，５４…２相レベルシフター
５５…外部タイミングジェネレータ（ＴＧ）
ＬＣ…画素液晶
ＣＳ…付加容量
ＳＷ…サンプリングスイッチ
１１０…光源
１１１…ランプ
１１２…リフレクタ
１１３…ダイクロイックミラー
１１５，１１６，１１７…反射ミラー
１１８，１１９，１２０…リレーレンズ
１２１…入射手段
１２２，１２３，１２４…液晶ライトバルブ
１２５…クロスダイクロイックプリズム
１２６…投写レンズ
１２７…スクリーン
１０００…表示情報出力源
１００２…表示情報処理回路
１００４…表示駆動回路
１００６…液晶パネル
１００８…クロック発生回路
１０１０…電源回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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