(57)【特許請求の範囲】
【請求項１】
アクティブマトリックス型液晶表示装置のソースドライバーにおける複数個のデコーダをテストする方法において、
(a)Ｎ(Ｎは自然数) ビットデータの２N種のビット組み合わせのうち１つのビット組み合わせによるデータをテスト用データとして選択して、前記デコーダに各々対応する複数個の記憶箇所に同時にラッチする段階と、
(b)前記ラッチされたテスト用データを前記デコーダに出力する段階と、
(c)前記各デコーダの出力データをテストする段階と、
を具備するデコーダテスト方法であって、
前記(a)段階では、テスト制御信号に応答してシフトクロック及びラッチクロックを選択的に出力し、入力されるデータを複数個の入力制御クロックのうち１つのクロックに応答して複数個の記憶箇所に同時にラッチし、
前記(b)段階では、ラッチされた全てのデータを前記シフトクロックに応答して同時に前記各デコーダに出力し、
前記(b)段階で前記テスト用データを前記全てのデコーダに出力するのに要求されるクロックは、前記デコーダのテストモードの間に出力イネーブルレベルに保たれる、ことを特徴とするデコーダテスト方法。
【請求項２】
前記(b)段階で前記テスト用データを前記全てのデコーダに出力するのに要求されるクロックは、前記(a)段階で前記テスト用データを前記全ての記憶箇所にラッチするのに要求されるクロックと同一なタイミングであることを特徴とする請求項１に記載のデコーダテスト方法。
【請求項３】
前記各デコーダから前記２N種のビット組み合わせよりなる前記各テスト用データに相当する前記２N個の出力データを得るのにかかる時間はＬ＋２N個のクロック時間であり、ここでこのＬは前記デコーダに接続された出力チャンネル数をR、G、B信号に対する入力端子数で除算した値であることを特徴とする請求項１に記載のデコーダテスト方法。
【請求項４】
前記Ｎビットデータはパネルの各ドットに対する色の輝度を示すためのデータであり、前記２N種のビット組み合わせの出力は前記各データに相当するレベルの電圧であることを特徴とする請求項１乃至３の何れかに記載のデコーダテスト方法。
【請求項５】
アクティブマトリックス型液晶表示装置のソースドライバーにおける、それぞれのＮ（ここでＮは自然数）ビットデータについて２N個の出力のうち一つをそれぞれ選択する複数個のデコーダのテスト制御装置において、
テスト制御信号に応答してシフトクロック及びラッチクロックを選択的に出力する選択部と、
入力されるデータを複数個の入力制御クロックのうち１つのクロックに応答して複数個の記憶箇所に同時にラッチし、ラッチされた全てのデータを前記シフトクロックに応答して同時に前記各デコーダに出力するデータレジスタと、を具備し、
前記シフトクロックを順次に入力して前記複数個の入力制御クロックを順次に発生するシフトレジスタと、
基準クロックに応答して前記シフトクロックを発生し、前記基準クロックが複数個のパルスを有する際、１つのパルスを有する他の基準クロックに応答して前記ラッチクロックを発生する制御部と、をさらに具備する、ことを特徴とするデコーダテスト制御装置。
【請求項６】
前記Ｎビットデータはパネルの各ドットに対する色の輝度を示すためのデータであり、前記２N個の出力は前記各データに相当するレベルの電圧であることを特徴とする請求項５に記載のデコーダテスト制御装置。
【請求項７】
アクティブマトリックス型液晶表示装置のソースドライバーにおける、それぞれのＮ（ここでＮは自然数）ビットデータについて２N個の出力のうち一つをそれぞれ選択する複数個のデコーダのテスト制御装置であって、
入力されるデータを複数個の入力制御クロックのうち１つのクロックに応答して複数個の記憶箇所に同時にラッチし、ラッチされた全てのデータを出力イネーブルレベルのラッチクロックに応答して前記各デコーダに出力するデータレジスタと、
テスト制御信号に応答して前記ラッチクロックを発生する制御部と、
を具備するデコーダテスト制御装置であって、
シフトクロックを順次に入力して前記複数個の入力制御クロックを順次に発生するシフトレジスタをさらに含み、前記制御部は所定の基準クロックに応答して前記シフトクロックを発生し、前記基準クロックが複数個のパルスを有する際、１つのパルスを有する他の基準クロックに応答して前記ラッチクロックを発生する、ことを特徴とするデコーダテスト制御装置。
【請求項８】
前記Ｎビットデータはパネルの各ドットに対する色の輝度を示すためのデータであり、前記２N個の出力は前記各データに相当するレベルの電圧であることを特徴とする請求項７に記載のデコーダテスト制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタを用いたＴＦＴタイプの液晶表示装置(ＬＣＤ)すなわちアクティブマトリックス型液晶表示装置のソースドライバーに係り、特にＴＦＴ用ＬＣＤソースドライバーのデコーダをテストするデコーダテスト制御装置及びこれを用いたデコーダテスト方法に関する。
【０００２】
【従来の技術】
一般に、ＴＦＴ  用ＬＣＤ  ソースドライバーはＴＦＴ  パネルの各ドットに対する赤（Ｒ）  、緑（Ｇ）  、青（Ｂ）  のそれぞれの輝度を示すためのデータに相当する電圧を出力することによりＴＦＴ  パネルを駆動する。例えば、６４階調３００  チャンネルドライバーの出力部の各階調選択用デコーダは６  ビット入力データの全てのビット組み合わせに該当する電圧（Ｖ１  〜Ｖ６４）のうち入力データに相当するレベルの電圧を選択する。
【０００３】
このようなＴＦＴ  用ＬＣＤ  ソースドライバーの回路は製作段階及び組立段階等製品の完成まで多段階の回路検証のためのテストを受けることになる。現在行われている大部分のテストプログラムでは、１つのテスト項目に対して全てのチャンネルの出力が各々１つのレベル電圧を出力させるサイクル、即ち１サイクルを階調数だけ繰返している。
【０００４】
例えば、前述したデコーダが入力データの全てのビット組み合わせ、即ち００〜３Ｆに各々対応する全ての場合の電圧レベル（Ｖ１  〜Ｖ６４）を正常に出力するかをテストするためには６５サイクルが要求される。ここで、１  サイクルは１００  個のシフトクロックと１  つのラッチクロックだけの時間を必要とし、最初の１  サイクルは初期に入力データをラッチするのに要求されるサイクルである。
【０００５】
図１（ａ）乃至（ｆ）は従来のデコーダのテストにかかるテスト時間を示すタイミング図である。
図１（ａ）に示されたシフトクロックＳＣＬＫに応答して複数個のチャンネルに対する入力データがデータレジスタに順次にラッチされ、図１（ｂ）に示されたラッチクロックＬＣＬＫに応答してデータレジスタにラッチされた全てのデータがいっせいに出力される。ここで、シフトクロックＳＣＬＫの１つのクロックに応答していっせいにＲ  、Ｇ  、Ｂ  各々に対する入力データが入力されるので、１００  個のシフトクロックが要求される。
【０００６】
図１（ｃ）では入力データが全て同じ値となっているが、実際の入力データはそれぞれ別のデータであり、ここではテストのために同一値を用ている。図１（ｄ）乃至（ｆ）は出力チャンネルＯＵＴ１〜ＯＵＴ３００の出力を示し、これらはラッチクロックＬＣＬＫに応答していっせいに出力される。このような出力が６４階調の各々に対して行われると６４階調×１００  シフトクロックだけの時間がかかる。
【０００７】
つまり、前述したデコーダのテストのためには少なくとも階調数×シフトクロック周期×出力数だけの時間がかかる。実質的に、１  つのチップのうちデコーダをテストするために行われるテスト項目は少なくとも５  種類以上であるため、ＩＣテスト時間の大部分がデコーダテストに使用されるという問題点があった。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、回路検証にかかるテスト時間を短縮可能なアクティブマトリックス型ＬＣＤソースドライバーにおけるデコーダテスト方法を提供することである。
本発明の他の目的は、前記テスト方法を行うデコーダテスト制御装置を提供することである。
【０００９】
【課題を解決するための手段】
前記目的を達成するための本発明によるアクティブマトリックス型液晶表示装置ソースドライバーの複数個のデコーダをテストする方法は、まずＮ(Ｎは自然数)ビットデータの２N 種のビット組み合わせのうち１つのビット組み合わせによるデータをテスト用データとして選択して前記デコーダに各々対応する複数個の記憶箇所に同時にラッチさせる。次いで、ラッチされたテスト用データをデコーダに出力してから各デコーダの出力データをテストする。
【００１０】
前記他の目的を達成するための本発明の望ましい一実施の形態によるアクティブマトリックス型液晶表示装置のソースドライバーの複数個のデコーダのテスト制御装置は、選択部及びデータレジスタを具備する。選択部は、テスト制御信号に応答してシフトクロック及びラッチクロックを選択的に出力する。データレジスタは、入力されるデータを複数個の入力制御クロックのうち１つのクロックに応答して複数個の記憶箇所に同時にラッチし、ラッチされた全てのデータをシフトクロックに応答して同時に各デコーダに出力する。
【００１１】
また、前記他の目的を達成するための本発明の望ましい他の実施の形態によるアクティブマトリックス型液晶表示装置のソースドライバーの複数個のデコーダのテスト制御装置は、データレジスタ及び制御部を具備する。データレジスタは、入力されるデータを複数個の入力制御クロックのうち１つのクロックに応答して複数個の記憶箇所に同時にラッチし、ラッチされた全てのデータを出力イネーブルレベルのラッチクロックに応答して各デコーダに出力する。制御部はテスト制御信号に応答して前記ラッチクロックを発生する。
【００１２】
【発明の実施の形態】
以下、本発明のデコーダテスト制御装置の構成及び動作の実施の形態を添付図面に基づき詳しく説明する。
図２は本発明に使用されるアクティブマトリックス型液晶表示装置のソースドライバーの一例の出力部の概略的のブロック図である。64階調300チャンネルドライバーの出力部の各階調選択用デコーダは6ビット入力データの全てのビット組み合わせに該当する電圧(V1〜V64)のうち入力データに相当するレベルの電圧を選択する。
【００１３】
入力データ（Ｄ１  〜Ｄ３００）は３００  チャンネル（ＯＵＴ１  〜ＯＵＴ３００）  の各々に対して別のデータであり、３つずつのチャンネルがＴＦＴ  パネルの１つのドットのＲ  、Ｇ  、Ｂ  表示電圧のために用いられる。ＴＦＴ  パネルの全てのドットに対して同時に表示電圧を出力するため、各チャンネルに対する入力データはそれぞれのデコーダに入力される前にシフトクロックに応答して順次にデータレジスタにラッチされる。
【００１４】
この際、データレジスタはＴＦＴ  パネルの１つのドットに対するＲ  、Ｇ  、Ｂ  のそれぞれの輝度を示すために、１つのシフトクロックに応答して３つのチャンネルに対するデータを入力する。従って、データレジスタに３００  チャンネルに対する入力データを格納しようとすれば、少なくとも１００  個のシフトクロックが要求される。
【００１５】
データレジスタにラッチされた全ての入力データはラッチクロックに応答していっせいにそれぞれのデコーダに出力される。それぞれのデコーダは入力データの全てのビット組み合わせに該当するレベルの電圧（Ｖ１  〜Ｖ６４）のうち、それぞれの入力データに相当する電圧を表示電圧として選択する。表示電圧はそれぞれの電流バッファを経てそれぞれのチャンネル（ＯＵＴ１  乃至ＯＵＴ３００）  に出力される。
【００１６】
図３  は図２  の簡略なブロック図を含む本発明によるデコーダテスト制御装置の望ましい一実施の形態を示すブロック図である。これを参照すると、本発明のデコーダテスト制御装置は、制御部３０２  、シフトレジスタ３０４  、選択部３０６  、データレジスタ３０８  及び出力部３００  を有する。また、出力部３００  はデコーディング部３１０  及びバッファ部３１２  を有する。ここで、デコーディング部３１０  は複数個のデコーダ（図２  参照）を含み、バッファ部３１２  は複数個のバッファ（図２  参照）を含む。
【００１７】
デコーディング部３１０  はパネルの１００  個のドットの各々に対する各Ｒ  、Ｇ  、Ｂ  の階調を選択するために、各々６  ビットよりなる３  つの入力データＤＩ０  、ＤＩ１  、ＤＩ２  及び３００  個の出力チャンネルＯＵＴ１〜ＯＵＴ３００を有する６４階調３００  チャンネルのソースドライバーに適用される。しかし、このような数値は特定の製品の一例であり、本発明がこれに限定されるものではない。
【００１８】
制御部３０２  は外部から開始パルスＤＩＯ１を入力した後に第２  クロックＣＬＫ２に応答してシフトクロックＳＣＬＫを発生し、第２  クロックＣＬＫ２が１００  番のパルスの際、１  番のパルスの第１  クロックＣＬＫ１に応答してラッチクロックＬＣＬＫを発生し、テスト制御信号ＴＥＳＴに応答してラッチイネーブル信号ＬＥＮ  を発生する。
【００１９】
シフトレジスタ３０４  は制御部３０２  から順次に入力されたシフトクロックＳＣＬＫを複数本の出力ラインを通して１クロックずつ順次に出力する。例えば、シフトレジスタ３０４  から出力される１つのクロックに応答して同時に３  つの入力データがラッチされるならば、３００  個の出力チャンネルに対して１００  個のシフトクロックが要求されるので、シフトレジスタ３０４  は１００  本の出力ラインを通して第１  乃至第１００  シフトクロックを順次に出力する。
選択部３０６  は制御部３０２  から入力されたシフトクロックＳＣＬＫ及びラッチクロックＬＣＬＫをテスト制御信号ＴＥＳＴに応答して選択的に出力する。
【００２０】
データレジスタ３０８  は入力端子ＩＮ１  乃至ＩＮ３  を通して各々６  ビットよりなるデータＤＩＯ  〜ＤＩ２  を入力し続け、シフトレジスタ３０４  から出力される複数個の入力制御クロックの第１  乃至第１００  シフトクロックの各々に応答して該当記憶箇所に順次にラッチする。データレジスタ３０８  は１００  番目に入力したデータをシフトレジスタ３０４  からの第１００  シフトクロックに応答して該当記憶箇所に格納した後、順次にラッチされた全てのデータを選択部３０６  からのラッチクロックＬＣＬＫに応答していっせいに出力する。即ち、シフトクロックＳＣＬＫが第２  クロックＣＬＫ２に応答して１００  回発生する時、ラッチクロックＬＣＬＫは第１  クロックＣＬＫ１に応答して１  回発生する。
【００２１】
デコーディング部３１０  はデータレジスタ３０８  からいっせいに出力されたデータを入力し、６  ビットデータの全てのビット組み合わせに相当する６４階調のレベルの電圧Ｖ１〜Ｖ６４  のうち、それぞれのデータに相当する電圧を選択する。バッファ部３１２  はデコーディング部３１０  から選択された電圧を一時格納してそれぞれのチャンネルである３００  チャンネルを通してパネル表示電圧として各々出力する。ここで、デコーディング部３１０  及びバッファ部３１２  の内部構成は、図２  に示されたデコーダ及びバッファであり、デコーディング部３１０  に入力されるデータの数または出力チャンネル数のデコーダ及びバッファより構成される。
【００２２】
前述したデータレジスタ３０８  の動作は正常に動作する場合、即ち選択部３０６  からのラッチクロックＬＣＬＫに応答して動作する場合に関する。以降、ＴＦＴ  用ＬＣＤ  ソースドライバーで回路検証のためにデコーディング部３１０  をテストする場合におけるデータレジスタ３０８  の動作を説明する。
【００２３】
デコーディング部３１０  のそれぞれのデコーダの特性を検証しようとすれば、それぞれのデコーダから全ての場合のレベルの電圧Ｖ１〜Ｖ６４  が出力されるように、各デコーダに入力されるデータを６４種に変化させるべきである。この際、各デコーダはテスト中なので、入力端子ＩＮ１  乃至ＩＮ３  を通して別のデータを入力する必要はなく、全てのデコーダに対して同一なデータを６４種に変化させて入力しても良い。
【００２４】
前述した制御部３０２  及び選択部３０６  にテスト制御信号ＴＥＳＴが印加されると、データレジスタ３０８  は制御部３０２  からラッチイネーブル信号ＬＥＮ  及び選択部３０６  からシフトクロックＳＣＬＫが印加される。この際、データレジスタ３０８  はシフトレジスタ３０４  から複数個の入力制御クロックのうち１つのクロックである第１  、第２  、．．．または第１００  シフトクロックを印加される度に、ラッチイネーブル信号ＬＥＮ  に応答して入力端子ＩＮ１  乃至ＩＮ３  を通して一回入力したデータを全ての記憶箇所にラッチさせ、シフトクロックＳＣＬＫに応答してデコーディング部３１０  の全てのデコーダに出力する。従って、データレジスタ３０８  は６４個のシフトクロックＳＣＬＫが発生する間に入力端子ＩＮ１  乃至ＩＮ３  を通して入力されたデータの全てのビット組み合わせをデコーディング部３１０  の全てのデコーダに出力する。
【００２５】
つまり、データレジスタ３０８  は一度入力したデータを全ての記憶箇所にラッチし、デコーディング部３１０  の全てのデコーダに出力することによりテスト時間を短縮する。
【００２６】
図４（ａ）乃至（ｉ）は図３  に示されたデコーディング部のテストのために所要されるテスト時間を示すタイミング図である。
図４（ａ）に示されたシフトクロックＳＣＬＫから最初の１００  クロック以降のクロックが発生されるときをテストモードとすれば、最初の１００  クロック以降の６４クロックはシフトレジスタ３０４  のみならず選択部３０６  からも出力される。即ち、図４（ｂ）に示された選択部３０６  の出力ＭＵＸＯは最初の１  サイクルの間はラッチクロックＬＣＬＫであるが、次のサイクルの間はシフトクロックＳＣＬＫであることが分かる。
【００２７】
図４（ｃ）に示されたデータＤＩ（  但し、ＤＩはデータレジスタ３０８  の入力データを代表的に示す）  は最初の１００  クロックに応答して順次にラッチされた後にいっせいに出力される。しかし、選択部３０６  の出力ＭＵＸＯがシフトクロックＳＣＬＫに変換されるので、図４（ｃ）に示されたデータＤＩは次の６４クロックに応答して図４（ｃ）乃至（ｈ）  に示されたように出力し続ける。即ち、テスト動作時にはシフトクロックＳＣＬＫがラッチクロックＬＣＬＫの代りに用いられるので、データＤＩは順次にラッチされることなく直ちに出力される。
【００２８】
図５  は図２  の簡略なブロック図を含む本発明によるデコーダテスト制御装置の望ましい他の実施の形態を示すブロック図である。これを参照すると、本発明のデコーダテスト制御装置は、制御部５０２  、シフトレジスタ５０６  、データレジスタ５０８  及び出力部５００  を有する。また、出力部５００  はデコーディング部５１０  及びバッファ部５１２  を有する。ここで、デコーディング部５１０  は複数個のデコーダ（図２  参照）を含み、バッファ部５１２  は複数個のバッファ（図２  参照）を含む。
【００２９】
デコーディング部５１０  はデコーディング部３１０  （図３  参照）のように６４階調３００  チャンネルソースドライバーＩＣに適用される。しかし、このような数値は特定製品の一例であり、本発明がこれに限定されるものではない。
【００３０】
制御部５０２  は外部から開始パルスＤＩＯ１を入力した後に第２  クロックＣＬＫ２に応答してシフトクロックＳＣＬＫを発生し、第２  クロックＣＬＫ２が１００  番のパルスの際、１  番のパルスの第１  クロックＣＬＫ１に応答してラッチクロックＬＣＬＫを発生する。しかし、テスト制御信号ＴＥＳＴが制御部５０２  のデコーディング部テスト制御器５０４  に印加されると、テスト制御信号ＴＥＳＴに応答してハイレベル、即ち出力イネーブルレベルに保たれたラッチクロックＬＣＬＫ及びラッチイネーブル信号ＬＥＮ  を発生する。
【００３１】
シフトレジスタ５０６  は制御部５０２  から順次に入力したシフトクロックＳＣＬＫを複数個の出力ラインを通して１つのクロックずつ順次に出力する。例えば、シフトレジスタ５０６  から出力される１つのクロックに応答して同時に３  つの入力データがラッチされると、３００  個の出力チャンネルに対して１００  個のシフトクロックが要求されるので、シフトレジスタ５０６  は１００  本の出力ラインを通して第１  乃至第１００  シフトクロックを順次に出力する。
【００３２】
データレジスタ５０８  は入力端子ＩＮ１  乃至ＩＮ３  を通して各々６  ビットからなるデータＤＩＯ  〜ＤＩ２  を入力し続け、シフトレジスタ５０６  から出力される複数個の入力制御クロックの第１  乃至第１００  シフトクロックの各々に応答して該当記憶箇所に順次にラッチする。データレジスタ５０８  は順次にラッチされたデータを、制御部５０２  から第１  クロックＣＬＫ１に応答して発生されたラッチクロックＬＣＬＫに応答していっせいに出力する。即ち、シフトクロックＳＣＬＫが第２  クロックＣＬＫ２に応答して１００  回発生した時ラッチクロックＬＣＬＫは第１  クロックＣＬＫ１に応答して１  回発生する。
【００３３】
デコーディング部５１０  及びバッファ部５１２  は図３  に示されたデコーディング部３１０  及びバッファ部３１２  と各々対応するように動作する。即ち、デコーディング部５１０  はデータレジスタ５０８  からいっせいに出力されたデータを入力し、６  ビットデータの全てのビット組み合わせに相当する６４レベルの電圧Ｖ１〜Ｖ６４  のうち、それぞれのデータに相当する電圧を選択する。バッファ部５１２  はデコーディング部５１０  から選択された電圧を一時格納してそれぞれのチャンネルの３００  チャンネルを通して表示電圧として各々出力する。
【００３４】
前述したデータレジスタ５０８  の動作はパネル表示電圧供給装置が正常に動作する場合に、即ち制御部５０２  から第１  クロックＣＬＫ１に応答して発生されたラッチクロックＬＣＬＫに応答して動作する場合に関する。次に制御部５０２は、パネル表示電圧供給装置で回路検証のためにデコーディング部５１０  をテストする場合にデータレジスタ５０８  の動作を説明する。
【００３５】
前述したように、制御部５０２  は正常動作時には第１  クロックＣＬＫ１に応答してラッチクロックＬＣＬＫを発生するが、制御部５０２  のデコーディング部テスト制御器５０４  にテスト制御信号ＴＥＳＴが印加されるとテスト制御信号ＴＥＳＴに応答してハイレベルに保たれたラッチクロックＬＣＬＫ及びラッチイネーブル信号ＬＥＮ  を発生する。
【００３６】
この際、データレジスタ５０８  はシフトレジスタ５０６  から複数個の入力制御クロックのうち１つのクロックの第１  、第２  、．．．または第１００  シフトクロックが印加される度にラッチイネーブル信号ＬＥＮ  に応答して入力端子ＩＮ１  乃至ＩＮ３  を通して一度入力したデータを全ての記憶箇所にラッチさせ、常にハイレベルのラッチクロックＬＣＬＫに応答してデコーディング部５１０  の全てのデコーダに出力する。従って、データレジスタ５０８  は６４個のシフトクロックＳＣＬＫが発生する間、入力端子ＩＮ１  乃至ＩＮ３  を通して入力したデータの全てのビット組み合わせをデコーディング部５１０  の全てのデコーダに出力する。
【００３７】
つまり、データレジスタ５０８  は一度入力したデータを全ての記憶箇所にラッチし、デコーディング部５１０  の全てのデコーダに出力することにより、テスト時間を短縮する。
【００３８】
図６（ａ）乃至（ｉ）は図５  に示されたデコーディング部のテストのために所要されるテスト時間を示すタイミング図である。
図６（ａ）に示されたシフトクロックＳＣＬＫから最初の１００  クロック以降のクロックの発生されるときをテストモードとすれば、図６（ｂ）に示されたラッチクロックＬＣＬＫはテストモード時にハイレベル、即ち出力イネーブルレベルに保たれる。
【００３９】
図６（ｃ）に示されたデータＤＩ（  但し、ＤＩはデータレジスタ５０８  の入力データを代表的に示す）  は最初の１００  クロックに応答して順次にラッチされた後にラッチクロックＬＣＬＫに応答していっせいに出力される。しかし、ラッチクロックＬＣＬＫがハイレベルを保ち続けているので図６（ｃ）に示されたデータＤＩは次の６４クロックに応答して図６（ｄ）乃至（ｉ）  に示されたように出力し続ける。即ち、テスト動作時にはラッチクロックＬＣＬＫがハイレベルを保つのでデータＤＩは順次にラッチされることなく直ちに出力される。
【００４０】
従って、本発明のパネル表示電圧供給装置のデコーディング部をテストするのにかかる時間は図１（ａ）乃至（ｆ）  におけるテスト時間に比べて６４階調用デコーダの場合に約２／６４に短縮され、２５６  階調用デコーダの場合には約２／２５６  に短縮される。
【００４１】
以下、本発明のデコーダテスト方法を添付図面に基づき詳しく説明する。
図７  は本発明によるデコーダテスト方法を示すフローチャートである。同図において、まず、デコーダがテストモードであるかを判断する（７０２段階）  。もし、テストモードでなければ、正常モードで動作する（７１２段階）  。ここで、デコーダはＴＦＴ  用ＬＣＤ  ソースドライバーで用いられる階調選択用デコーダであり、それぞれのＮ  ビットデータ、即ちパネルの各ドットに対する色の輝度を示すための入力データに対して２Ｎ  個の出力、即ち各入力データに相当するレベルの電圧のうち１つを各々選択する。正常モード時に、それぞれのＮ  ビットデータは各デコーダに対応する記憶箇所に順次にラッチされた後、いっせいにデコーダに出力される。それに伴って、各デコーダの出力をパネル表示電圧として同時に得られる。
【００４２】
しかし、７０２  段階でテストモードと判断されると、一度入力したＮ  ビットデータ、即ちＮ  ビットデータの２Ｎ  種の全てのビット組み合わせのうち１つをテスト用データとして選択して各デコーダに対応する全ての記憶箇所に同時にラッチさせる（７０４段階）  。７０４  段階後に、ラッチされたテスト用データを全ての複数個のデコーダに出力し、複数個のデコーダからテスト用データに相当するデータを各々得る（７０６段階）  。７０６  段階後に、複数個のデコーダから得たそれぞれのデータの所定テストを行う（７０８段階）  。また、このようなテスト過程は全てのテスト用データに対してテストを行ったかを判断し（７１０段階）  、そうでなければ７０４  段階に戻り、７０４  段階乃至７０８  段階を繰返して行う。
【００４３】
図７  に示された本発明によるデコーダテスト方法によれば、テストモード時にそれぞれのＮ  ビットデータを順次に入力して複数個の各デコーダに対応する記憶箇所に順次にラッチさせない。また、７０６  段階でテスト用データを全てのデコーダに出力させのるに必要なクロックは、７０４  段階でテスト用データを全ての記憶箇所にラッチさせるのに必要なクロックと同一なタイミングであり、またデコーダのテストモードの間出力イネーブルレベルに保たれる。
【００４４】
従って、正常モード時と比較してそれぞれのＮ  ビットデータを順次にラッチさせるのに必要な時間が無くなる。例えば、Ｍ  個の各デコーダから２Ｎ  種のビット組み合わせよりなる各テスト用データに相当する２Ｎ  個の出力を得るのに必要な時間はＬ＋２Ｎ  個のクロック時間である。ここで、Ｌ  はＭ  個のデコーダに接続された出力チャンネル数を３（Ｒ  、Ｇ  、Ｂ  、３  つの出力に該当するＮ  ビットデータが同時にラッチされるので）  で除算した値である。
【００４５】
【発明の効果】
前述したように、本発明によるＴＦＴ  用ＬＣＤ  ソースドライバーにおけるデコーダテスト制御装置及びこれを用いたデコーダテスト方法は、階調選択用デコーダの前段でデコーディングされるデータをラッチするデータレジスタの出力を制御することによりデコーダの回路検証のために所要されるテスト時間が短縮可能となる。
【図面の簡単な説明】
【図１】(a)乃至(f)は、従来のデコーダのテストのために所要されるテスト時間を示すタイミング図である。
【図２】本発明に使用されるアクティブマトリックス型液晶表示装置のソースドライバーの一例の出力部の概略的なブロック図である。
【図３】図２に示された簡略なブロック図を含む本発明によるデコーダテスト制御装置の望ましい一実施の形態を示すブロック図である。
【図４】(a)乃至(i)は、図３に示されたデコーディング部のテストのために所要されるテスト時間を示すタイミング図である。
【図５】図２に示された簡略なブロック図を含む本発明によるデコーダテスト制御装置の望ましい他の実施の形態を示すブロック図である。
【図６】(a)乃至(i)は、図５に示されたデコーディング部のテストのために所要されるテスト時間を示すタイミング図である。
【図７】本発明によるデコーダテスト方法を示すフローチャートである。
【符号の説明】
300...出力部
302...制御部
304...シフトレジスタ
306...選択部
308...データレジスタ
310...デコーディング部
312...バッファ部
【図１】
0003593455.tif 000002
【図２】
0003593455.tif 000003
【図３】
0003593455.tif 000004
【図４】
0003593455.tif 000005
【図５】
0003593455.tif 000006
【図６】
0003593455.tif 000007
【図７】
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