(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルのアレイにおいて複数のそのような不揮発性メモリセルの各々を形成する方法であって、各前記不揮発性メモリセルはサブミクロンCMOSトランジスタを不揮発性メモリフローティングゲートトランジスタに近接する状態で含み、前記方法は、
第１導電型の半導体基板を設けるステップと、
前記半導体基板の第１の領域に不揮発性メモリフローティングゲートトランジスタを形成するステップとを含み、前記不揮発性メモリフローティングゲートトランジスタは、前記基板上に第１のゲート酸化物層と、前記第１のゲート酸化物層上に第１のポリシリコン層と、前記第１のポリシリコン層上に第２のゲート酸化物層と、前記第２のゲート酸化物層上に第２のポリシリコン層とを有し、それによって、ポリシリコンゲートの対を前記第１の領域のうちある部分上に積層および整列させるように形成し、しかも前記ゲートは前記基板から前記第１のゲート酸化物層によって分離されかつ互いから前記第２のゲート酸化物層によって分離され、前記不揮発性メモリフローティングゲートトランジスタは、さらに、第２導電型のドープされたソース領域とドレイン領域とが、前記基板の前記第１の領域において、前記積層されたポリシリコンゲートの対に近接して形成され、前記方法はさらに、
熱酸化物層を前記不揮発性メモリフローティングゲートトランジスタおよび前記半導体基板上に形成するステップを含み、前記熱酸化物層は所望される最終的な熱酸化物厚みよりも小さい第１の厚みに形成され、前記所望される最終的な厚みは少なくとも12ボルトのプログラミング電圧に耐えるのに十分であり、前記方法はさらに、
前記第２の領域の表面がそのまま残るように前記熱酸化物層を前記基板の第２の領域から完全に除去するステップを含み、前記第２の領域は前記第１の領域には近接するがフローティングゲートトランジスタからはフィールド酸化物領域によって分離され、前記方法はさらに、
第３のゲート酸化物層を前記基板の前記第１および第２の領域上に形成するステップを含み、前記第３のゲート酸化物層の厚みは、前記第１および第２の厚みの合計が前記所望される最終的な熱酸化物厚みに実質的に等しくなるように、第２の厚みに形成され、前記方法はさらに、
第３のポリシリコン層を前記不揮発性メモリフローティングゲートトランジスタおよび前記第３の酸化物層上に形成するステップと、
前記第２の領域のうちある部分上を除くすべての部分から前記第３のポリシリコン層を選択的に除去し、それによって、サブミクロンCMOSトランジスタのポリシリコンゲートを形成するステップと、
前記第２導電型のドーパントを前記半導体基板の前記第２の領域の部分であって前記サブミクロンCMOSトランジスタの前記ポリシリコンゲートに近接する部分に導入し、それによって、前記サブミクロンCMOSトランジスタのソース領域およびドレイン領域を形成するステップと、
前記サブミクロンCMOSトランジスタおよび前記不揮発性メモリフローティングゲートトランジスタへのメタライゼーションされたコンタクトを形成するステップとを含み、前記コンタクトは、前記不揮発性メモリフローティングゲートトランジスタのドレインを前記サブミクロンCMOSトランジスタのソースに結合し、前記サブミクロンCMOSトランジスタのドレインを前記アレイのビット線に結合し、前記不揮発性メモリフローティングゲートトランジスタのソースを接地電位に結合し、前記サブミクロンCMOSトランジスタのポリシリコンゲートをアクセス線に結合し、前記不揮発性メモリフローティングゲートトランジスタの第２のポリシリコンゲートを読出線に結合する、複数の不揮発性メモリセルの各々を形成する方法。
【請求項２】
前記熱酸化物層の形成前に、前記不揮発性メモリフローティングゲートトランジスタの前記積層されたポリシリコンゲートの対の、少なくとも１つのポリ再酸化ステップをさらに含み、それによって、前記不揮発性メモリフローティングゲートトランジスタの電荷保持特性の改善が、後に形成されるサブミクロンCMOSトランジスタの性能を損なうことなく行なわれる、請求項１に記載の方法。
【請求項３】
前記所望される最終的な熱酸化物厚みは５00オングストロームであり、前記サブミクロンCMOSトランジスタに対する前記第３のゲート酸化物層の前記第２の厚みは200オングストローム未満である、請求項１に記載の方法。
【請求項４】
前記第３のゲート酸化物層は100〜150オングストロームの厚みに形成される、請求項１に記載の方法。
【請求項５】
前記不揮発性メモリフローティングゲートトランジスタはEPROMトランジスタである、請求項１に記載の方法。
【請求項６】
前記不揮発性メモリフローティングゲートトランジスタはEEPROMトランジスタである、請求項１に記載の方法。
【請求項７】
前記メタライゼーションされたコンタクトの形成後に、保護被膜で、前記サブミクロンCMOSトランジスタおよび前記不揮発性メモリフローティングゲートトランジスタを含んで前記半導体基板を被覆するステップをさらに含む、請求項１に記載の方法。
【発明の詳細な説明】
技術分野
この発明は半導体装置に関する。特定的には、この発明は不揮発性記憶装置を有するサブミクロンCMOS装置の集積化に関する。
背景技術
EPROMとして知られている消去プログラマブルリードオンリメモリおよびEEPROMとして知られている電気的消去プログラマブルリードオンリメモリは技術分野で周知の「フローティングゲート」装置である。典型的には、これらの二重層ポリシリコン不揮発性記憶装置は、記憶装置に電気的に結合される別個の装置を用いて、プログラムされアクセスされる。過去において、このようなプログラミングおよびアクセスは記憶装置の形成中に形成されるトランジスタを用いて達成されてきた。つまり、トランジスタの形成は記憶装置の製造過程の流れに組込まれていた。特定的には、ポリシリコンの第２の層がメモリセルを形成するために堆積される一方で、そのポリシリコンは基板の別の領域にも堆積された。その後、第２のポリシリコン層を装置のゲートの１つとして有するその別の領域にトランジスタが形成された。トランジスタの形成を製造過程の流れに組込むことは、装置の形成において必要とされる製造過程を簡潔にしたという点で有益と考えられていた。
高性能サブミクロンCMOSトランジスタを用いてフローティングゲート装置にアクセスすることは、サブミクロンCMOS装置の作動が高速であるため、特に有益であろう。しかし、高性能ＮチャネルおよびＰチャネルトランジスタのようなサブミクロンCMOS装置の形成をEPROMおよびEEPROMのような二重層ポリシリコン不揮発性記憶装置を形成するために用いられる製造過程に統合することを阻止する幾つかの相容れない点が存在する。
EPROMおよびEEPROMのようなフローティングゲート装置は、それらの装置を形成するポリシリコン層の各々の堆積の後、かなりの酸化を必要とする。十分な電荷保持特性を達成するために多くのポリシリコン再酸化が必要とされる。残念ながら、サブミクロンCMOS装置は過度のポリ再酸化を受けると相互コンダクタンスおよび信頼性がかなり劣化する。その結果、デュアルポリ形成過程を経たサブミクロンCMOS装置の性能は極端に低下する。具体的に言うと、サブミクロンポリシリコンゲートが繰返し酸化に晒されるので、ゲートエッジの酸化によってゲートのエッジが基板から浮き上がりがちになる。このことによりゲートがチャネル領域と減結合する。その結果、利得劣化およびホットエレクトロンの信頼性の問題が生じる。加えて、再酸化熱サイクルがチャネルの電圧調整インプラントのドーパント拡散を引き起こす。
さらに、デュアルポリ不揮発性記憶装置の動作は高性能サブミクロンCMOS装置の使用と相容れないことがしばしばある。EPROMおよびEEPROMは12〜18ボルトの比較的高いプログラミング電圧をしばしば必要とする。このような電圧はサブミクロンCMOS装置に見られる薄いゲート酸化物および低いダイオード絶縁破壊とは相容れない。サブミクロンCMOS装置は典型的には、厚さが200オングストロームより小さい、薄いゲート酸化物を有する。しかし、200オングストロームより薄いゲート酸化物は約15ボルトの固有絶縁破壊を有する。ゆえに、デュアルポリ不揮発性記憶素子に使用されるプログラミング電圧は絶対に高性能サブミクロンCMOS装置を破壊する。
ゆえにこの発明の目的は、高性能サブミクロンCMOS装置の形成および使用をデュアルポリ不揮発性記憶装置の製造および動作とうまく統合することである。
発明の概要
この目的は、不揮発性記憶装置に関連した第３のポリシリコン層を高性能サブミクロンCMOS装置のゲートの１つとして堆積させることにより達成された。これは、高性能CMOS装置のための処理を不揮発性記憶装置のための処理から切り離して２つの装置のタイプを別個に最適化することを可能にする方法で行なわれる。我々はデュアルポリ不揮発性記憶装置の上、およびその上に高性能CMOS装置が形成される半導体基板の表面部分上に熱酸化物の層を形成する。熱酸化物はその後、高性能サブミクロンCMOS装置が形成されるべき基板上の活性領域から除去される。
薄いゲート酸化物が活性領域上に形成され、しきい値電圧調整インプラントが行なわれる。第３のポリシリコン層はその後不揮発性記憶装置および半導体基板の表面上に堆積される。第３のポリシリコン層はドープされ、そしてドープされたポリシリコン層がサブミクロン装置ゲートの形成される活性領域を除く基板上のあらゆる部分から除去されるように、半導体基板の表面から選択的に除去される。
その後、ソース、ドレインおよびゲートを有する高性能サブミクロンCMOS装置が、活性領域に残っている、ドープされたポリシリコン層の部分をゲートとして利用して形成される。メタライゼーションされたコンタクトがサブミクロンCMOS装置に作られ、そして装置は保護コーティングで被覆される。
デュアルポリ不揮発性記憶装置と高性能サブミクロンCMOS装置とは時間を別にして形成されるため、これらの装置を別々に最適化することが可能である。加えてこの発明は、不揮発性記憶装置における高い接合破壊電圧の達成に必要とされるソースおよびドレイン拡散サイクルからサブミクロンCMOS装置を減結合させることを可能とする。さらには、別々の最適化が装置のいずれの特性または信頼性を損なうことなく達成され得る。
【図面の簡単な説明】
図1A−Ｅは、この発明に従う、高性能サブミクロンCMOS装置とデュアルポリ不揮発性記憶装置との集積化に用いられるステップの側断面図である。
図２は、この発明に従う、集積化された高性能サブミクロンCMOS装置およびデュアルポリ不揮発性記憶装置の回路図である。
発明を実施するためのベストモード
図1Aを参照すると、この発明の形成の最初のステップの断面図が示される。ｐ形不純物を添加されたウェル22を含みかつその上に形成されたEPROM24を有する、ｐ形不純物を添加されたシリコン基板20が示される。半導体基板20は好ましい実施例においてはシリコンで形成されるが、他のいかなる適した半導体材料を使用してもよい。加えて、もし所望されるならば、基板20は異なる導電形式を有してもよい。さらに、好ましい実施例においてはEPROM24が使用されるが、EEPROMもまたこの発明の方法に適合する。
EPROM24は高電圧源30およびドレイン32上に形成される、２つの積み重なって整列したポリシリコン層26および28から形成される。２つのポリシリコン層26および28は絶縁誘電体層34によって分離されており、再酸化を受ける。２つのポリシリコン層26および28の再酸化の後、熱酸化物の層36がEPROM24およびシリコン基板20上に形成される。この発明の好ましい実施例において、熱酸化物36は約200オングストロームの深さに形成される。
図1Bに示されるように、熱酸化物層36はその後、ｐ形不純物を添加されたウェル22上のシリコン基板20の領域38から除去される。その際、熱酸化物36は、高性能サブミクロンCMOSトランジスタの薄いゲート酸化物層が形成されるべき、シリコン基板20の活性領域38から除去される。好ましい実施例において、熱酸化物36はウェットHFエッチングを用いて除去されるが、この技術において周知である数多くのエッチング技術のいずれでも適当である。
図1Cを参照すると、薄いゲート酸化物層40がシリコン基板20の活性領域38に形成される。ゲート酸化物40は典型的には約100ないし150オングストロームの厚さに形成される。薄いゲート酸化物40の形成において、EPROM24の２つのポリシリコン層26および28に、またさらに再酸化が起こる。その結果ポリシリコン層26および28は酸化されて最終的な厚さが約500オングストロームとなる。薄いゲート酸化物40の形成の後、エンハンスメントインプラント42が、シリコン基板20の、ｐ形不純物を添加された領域22に行なわれる。エンハンスメントインプラント42は高性能サブミクロンCMOSトランジスタのしきい値電圧を調整するために用いられる、BF2または他の任意の周知のドーパントの軽ドーズ量のインプラントである。
図1Dを参照すると、第３のポリシリコン層44はシリコン基板の表面上に堆積される。その結果、薄いゲート酸化物40およびEPROM24の両方はポリシリコン層44によって被覆される。ポリシリコン層44は典型的には約2000〜5000オングストロームの厚さに堆積される。第３のポリシリコン層44はその後、燐のようなｎ形ドーパントを添加されて、第３のポリシリコン層44にn+形導電性を生じさせる。
図1Eに見られるように、第３のドープされたポリシリコン層44はその後、薄いゲート酸化物40上の領域を除く、シリコン半導体20上のあらゆる部分から除去される。その際、高性能サブミクロンCMOSトランジスタのためのゲート領域46が形成される。第３のポリシリコン層44から高性能サブミクロンCMOSトランジスタのゲート46を形成することにおいて、サブミクロンCMOS装置はEPROM装置24から効果的に減結合されて、これら２つの装置の別々の最適化が可能となる。その結果、トランジスタは12〜20ボルトの、EPROM24に必要な高いプログラミング電圧によって悪影響を受けることはない。その後、サブミクロン幅の第３のポリシリコン層44が堆積する間に第１の２つのポリシリコン層26および28の側壁に堆積したかもしれない残留ポリシリコンをすべて除去するために、さらなるエッチングステップがとられる。
サブミクロンCMOSトランジスタの形成は、低電圧源48およびドレイン50を注入し、そして低電圧源48およびドレイン50ならびにゲート46に、図示されていない、メタライゼーションされたコンタクトを形成することにより完了する。装置はその後保護コーティングで被覆される。この発明の好ましい実施例では、Ｎチャネル型高性能サブミクロンCMOSトランジスタが形成される。しかし、この発明の方法は、ｎ形不純物を添加されたウェルに、ｐ形不純物を添加されたソースおよびドレイン領域を含む、トランジスタを形成することによって、Ｐチャネル型高性能サブミクロントランジスタの形成にも応用されるだろう。
図２を参照すると、この発明のEPROM24のサブミクロンCMOS装置の集積化を示す回路図が示されている。EPROM24およびEPROM24にアクセスするために用いられる高性能サブミクロンCMOSトランジスタ60は、カラム線62と接地線64との間に直列に結合される。サブミクロンCMOSトランジスタ60のドレイン端子は金属コンタクト66を介してカラム線62に接続される。トランジスタ60のゲートはアクセス線68に結合される。加えて、EPROM24のゲートは読出線70に結合される。そうすることで、高速サブミクロンCMOSトランジスタ60はEPROM24にアクセスするために用いられるであろう。
図１を再び参照すると、上述のこの発明は先行技術に対して幾つかの利点を有する。第３のポリシリコン層44によって、高性能サブミクロンCMOSトランジスタはEPROM24の形成に必要なかなりの再酸化を受ける必要なく形成されることが可能である。
サブミクロンCMOSトランジスタを用いることにより、EPROMは、先行技術の標準的なトランジスタを用いて可能であった場合よりも高速でアクセスされ読出されることが可能である。加えて第３のポリシリコン層44はサブミクロンCMOSトランジスタとEPROM24とを減結合させるので、それらは別々に最適化され得る。その結果、それらの装置は両方とも互いの特性または信頼性を損なうことなく使用できる。
加えて、それら２つの装置は同じプロセスの流れで製造可能であり、それにより製造ステップを削除することによってシステムの製造コストを削減する一方で、同時に、製造過程の歩留りおよび信頼性を改善する。
【図１ａ】
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【図１ｂ】
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【図１ｃ】
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【図１ｄ】
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【図１ｅ】
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【図２】
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