(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳ型の第１のインバータと、
第１導電型のチャンネルを有するＭＯＳ型トランジスタからなる第１の制御スイッチであって、１相の制御信号によって制御されるものと、
この第１の制御スイッチの導通時に前記第１のインバータの出力を受取るＣＭＯＳ型の第２のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型とは反対の第２導電型のチャンネルを有するものが前記第１の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、
この第２のインバータの出力を受取るＣＭＯＳ型の第３のインバータと、
前記第２導電型のチャンネルを有するＭＯＳ型トランジスタからなる第２の制御スイッチであって、前記制御信号によって制御され、導通時に前記第３のインバータの出力を前記第２のインバータに入力するものと、
前記第２導電型のチャンネルを有するＭＯＳ型トランジスタからなる第３の制御スイッチであって、前記制御信号によって制御されるものと、
この第３の制御スイッチの導通時に前記第２のインバータの出力を受取るＣＭＯＳ型の第４のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型のチャンネルを有するものが前記第３の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、
この第４のインバータの出力を受取るＣＭＯＳ型の第５のインバータと、
前記第１導電型のチャンネルを有するＭＯＳ型トランジスタからなる第４の制御スイッチであって、前記制御信号によって制御され、導通時に前記第５のインバータの出力を前記第４のインバータに入力するものと
を備えたＭＯＳ型スタティックフリップフロップ。
【請求項２】
ＣＭＯＳ型の第１のインバータと、
第１導電型のチャンネルを有するＭＯＳ型トランジスタからなる第１の制御スイッチであって、１相の制御信号によって制御されるものと、
この第１の制御スイッチの導通時に前記第１のインバータの出力を受取るＣＭＯＳ型の第２のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型とは反対の第２導電型のチャンネルを有するものが前記第１の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、
この第２のインバータの出力を受取るＣＭＯＳ型の第３のインバータと、
前記第２導電型のチャンネルを有するＭＯＳ型トランジスタからなる第２の制御スイッチであって、前記制御信号によって制御され、導通時に前記第３のインバータの出力を前記第２のインバータに入力するものと、
前記第２のインバータの出力を受取るＣＭＯＳ型の第４のインバータと、
前記第２導電型のチャンネルを有するＭＯＳ型トランジスタからなる第３の制御スイッチであって、前記制御信号によって制御されるものと、
この第３の制御スイッチの導通時に前記第４のインバータの出力を受取るＣＭＯＳ型の第５のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型のチャンネルを有するものが前記第３の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、
この第５のインバータの出力を受取るＣＭＯＳ型の第６のインバータと、
前記第１導電型のチャンネルを有するＭＯＳ型トランジスタからなる第４の制御スイッチであって、前記制御信号によって制御され、導通時に前記第６のインバータの出力を前記第５のインバータに入力するものと
を備えたＭＯＳ型スタティックフリップフロップ。
【請求項３】
ＣＭＯＳ型の第１のインバータと、
第１導電型のチャンネルを有するＭＯＳ型トランジスタからなる第１の制御スイッチであって、１相の制御信号によって制御されるものと、
この第１の制御スイッチの導通時に前記第１のインバータの出力を受取るＣＭＯＳ型の第２のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型とは反対の第２導電型のチャンネルを有するものが前記第１の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、
この第２のインバータの出力を反転し、その反転出力を前記第２のインバータに入力するＣＭＯＳ型の第３のインバータであって、前記第１のインバータより駆動能力が低いものと、
前記第２導電型のチャンネルを有するＭＯＳ型トランジスタからなる第２の制御スイッチであって、前記制御信号によって制御されるものと、
この第２の制御スイッチの導通時に前記第２のインバータの出力を受取るＣＭＯＳ型の第４のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型のチャンネルを有するものが前記第２の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、この第４のインバータの出力を反転し、その反転出力を前記第４のインバータに入力するＣＭＯＳ型の第５のインバータであって、前記第２のインバータより駆動能力が低いものと
を備えたＭＯＳ型スタティックフリップフロップ。
【請求項４】
ＣＭＯＳ型の第１のインバータと、
第１導電型のチャンネルを有するＭＯＳ型トランジスタからなる第１の制御スイッチであって、１相の制御信号によって制御されるものと、
この第１の制御スイッチの導通時に前記第１のインバータの出力を受取るＣＭＯＳ型の第２のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型とは反対の第２導電型のチャンネルを有するものが前記第１の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、
この第２のインバータの出力を反転し、その反転出力を前記第２のインバータに入力するＣＭＯＳ型の第３のインバータであって、前記第１のインバータより駆動能力が低いものと、
前記第２のインバータの出力を受取るＣＭＯＳ型の第４のインバータと、
前記第２導電型のチャンネルを有するＭＯＳ型トランジスタからなる第２の制御スイッチであって、前記制御信号によって制御されるものと、
この第２の制御スイッチの導通時に前記第４のインバータの出力を受取るＣＭＯＳ型の第５のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型のチャンネルを有するものが前記第２の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、この第５のインバータの出力を反転し、その反転出力を前記第５のインバータに入力するＣＭＯＳ型の第６のインバータであって、前記第４のインバータより駆動能力が低いものと
を備えたＭＯＳ型スタティックフリップフロップ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、ＭＯＳ型スタティックフリップフロップに関し、特にＤ（遅延）−フリップフロップ［以下、Ｄ−ＦＦと略記する］においてインバータ間のデータ転送を１相のクロック信号で制御することによりトランジスタ数の低減を図ったものである。
【０００２】
【従来の技術】
従来、この種のＤ−ＦＦとしては、図５に示すものが知られている。図５の回路は、１つの半導体チップに集積化されたＭＯＳ型集積回路のうちの１つのＤ−ＦＦセルに相当する。
【０００３】
入力データＤを受取る第１のインバータＩＶ１  の出力側には、ＰチャンネルＭＯＳ型トランジスタＰ１  及びＮチャンネルＭＯＳ型トランジスタＮ１  を並列接続した構成の制御スイッチＳ１  が接続されており、第２のインバータＩＶ２  は、スイッチＳ１  の導通時にインバータＩＶ１  の出力を受取るようになっている。
【０００４】
第３のインバータＩＶ３  は、インバータＩＶ２  の出力Ｄ’を受取るもので、その出力側には、スイッチＳ１  と同様の構成の制御スイッチＳ２  が接続されている。インバータＩＶ３  の出力は、スイッチＳ２  の導通時にインバータＩＶ２  に入力される。
【０００５】
インバータＩＶ２  の出力側には、スイッチＳ１  と同様の構成の制御スイッチＳ３  が接続されており、第４のインバータＩＶ４  は、スイッチＳ３  の導通時にインバータＩＶ２  の出力Ｄ’を受取るようになっている。
【０００６】
第５のインバータＩＶ５  は、インバータＩＶ４  の出力を受取るもので、その出力側には、スイッチＳ１  と同様の構成の制御スイッチＳ４  が接続されている。インバータＩＶ５  の出力は、スイッチＳ４  の導通時にインバータＩＶ４  に入力される。
【０００７】
第６のインバータＩＶ６  は、インバータＩＶ４  の出力を反転し、その反転出力を出力データＱとして送出するものである。出力データＱの反転データに相当する出力データＮＱを必要とするときは、インバータＩＶ４  の出力を導出すればよい。
【０００８】
第７のインバータＩＶ７  は、クロック信号φを反転して逆相のクロック信号Ｎφを送出するものである。クロック信号φは、スイッチＳ１  ，Ｓ４  のＰチャンネルＭＯＳ型トランジスタのゲートに供給されると共に、スイッチＳ２  ，Ｓ３  のＮチャンネルＭＯＳ型トランジスタのゲートに供給される。また、クロック信号Ｎφは、スイッチＳ１  ，Ｓ４  のＮチャンネルＭＯＳ型トランジスタのゲートに供給されると共に、スイッチＳ２  ，Ｓ３  のＰチャンネルＭＯＳ型トランジスタのゲートに供給される。
【０００９】
インバータＩＶ１〜ＩＶ７は、いずれも図６に示すようなＣＭＯＳ（コンプリメンタリＭＯＳ）型インバータＩＶからなるものである。このインバータＩＶにあっては、ＮチャンネルＭＯＳ型トランジスタＮ１１のゲートとＰチャンネルＭＯＳ型トランジスタＰ１１のゲートとが共に入力配線Ｌｉに接続されると共に、トランジスタＮ１１のドレインとトランジスタＰ１１のドレインとが共に出力配線Ｌｏに接続される。また、トランジスタＮ１１のソースには、接地電位等の基準電位が与えられると共に、トランジスタＰ１１のソースには、動作電位ＶＤＤが与えられる。
【００１０】
入力配線Ｌｉ  に供給される入力信号Ｉが“１”になると、トランジスタＮ１１及びＰ１１がそれぞれオン及びオフし、出力配線Ｌｏ  から得られる出力信号ＮＩは、“０”となる。そして、入力信号Ｉが“０”になると、トランジスタＮ１１及びＰ１１がそれぞれオフ及びオンし、出力信号ＮＩは、“１”となる。
【００１１】
図７は、図５の回路の種々の信号波形を示すもので、図７を参照して図５の回路の動作を説明する。
【００１２】
まず、時刻ｔ１  にてクロック信号φ及びＮφがそれぞれ“０”及び“１”になると、スイッチＳ１  がオン状態となり、入力データＤ＝“１”はインバータＩＶ１  からインバータＩＶ２  に転送され、インバータＩＶ２  の出力Ｄ’は“１”となる。このとき、出力Ｄ’＝“１”はインバータＩＶ３  に入力されるが、スイッチＳ２  がオフ状態であるため、インバータＩＶ３  の出力“０”はインバータＩＶ２  に入力されない。また、スイッチＳ３  もオフ状態であり、出力Ｄ’＝“１”はインバータＩＶ４  に入力されない。
【００１３】
次に、時刻ｔ２  でクロック信号φ及びＮφがそれぞれ“１”及び“０”になると、スイッチＳ１  がオフ状態になると共にスイッチＳ２  ，Ｓ３  が共にオン状態になる。このため、インバータＩＶ２  の出力Ｄ’＝“１”がインバータＩＶ４  に転送され、これに応じてインバータＩＶ６  の出力Ｑが“１”となる。また、出力Ｄ’＝“１”を受取るインバータＩＶ３  の出力“０”は、スイッチＳ２  を介してインバータＩＶ２  に入力され、インバータＩＶ２  は出力Ｄ’＝“１”の状態を維持する。このとき、インバータＩＶ４  の出力“０”はインバータＩＶ５  に入力されるが、スイッチＳ４  がオフ状態であるため、インバータＩＶ５  の出力“１”はインバータＩＶ４  に入力されない。
【００１４】
時刻ｔ２  の後スイッチＳ２  ，Ｓ３  がオン状態にあるときは、入力データＤが“１”から“０”に変化しても、スイッチＳ１  がオフ状態であるため、インバータＩＶ２  の出力Ｄ’は変化せず、“１”のままである。従って、出力Ｑも“１”のままである。
【００１５】
次に、時刻ｔ３  でクロック信号φ及びＮφがそれぞれ“０”及び“１”になると、スイッチＳ１  ，Ｓ４  がオン状態になると共にスイッチＳ２  ，Ｓ３  がオフ状態になる。このため、インバータＩＶ５  の出力“１”がスイッチＳ４  を介してインバータＩＶ４  に入力され、インバータＩＶ４  は出力＝“０”の状態を維持し、従って出力Ｑも“１”の状態を維持する。このとき、入力データＤが“０”であるので、インバータＩＶ１  の出力＝“１”がスイッチＳ１  を介してインバータＩＶ２  に転送され、これに応じて出力Ｄ’が“０”となる。
【００１６】
時刻ｔ３  の後スイッチＳ２  ，Ｓ３  がオフ状態にあるときに、入力データＤが“０”から“１”に変化したり、“１”から“０”に変化したりすると、このような変化に対応してインバータＩＶ２  ，ＩＶ３  の出力状態は変化するものの、インバータＩＶ４  の出力状態は変化せず、従って出力Ｑの状態も変化しない。
【００１７】
この後、時刻ｔ４  でクロック信号φ及びＮφがそれぞれ“１”及び“０”になると、スイッチＳ１  ，Ｓ４  がオフ状態になると共にスイッチＳ２  ，Ｓ３  がオン状態になる。このため、インバータＩＶ３  の出力“１”がスイッチＳ２  を介してインバータＩＶ２  に入力され、インバータＩＶ２  は出力Ｄ’＝“０”の状態を維持する。また、出力Ｄ’＝“０”がスイッチＳ３  を介してインバータＩＶ４  に転送されるので、インバータＩＶ６  の出力Ｑは“０”となる。
【００１８】
時刻ｔ５  以降の動作も上記したと同様に行なわれる。図５の回路によれば、クロック信号φの立上りで入力データＤを取込み、その取込みデータをクロック信号φの次の立上りまで保持することができる。
【００１９】
【発明が解決しようとする課題】
上記した従来技術によると、Ｄ−ＦＦセル１つ当りトランジスタを２２個も必要とするため、セルサイズが増大し、チップサイズの増大を招く不都合がある。
【００２０】
また、各制御スイッチを２個のＭＯＳ型トランジスタで構成しているため、クロック入力数は、各制御スイッチ毎に２個所で合計８個所と多い。従って、入力容量が大きくなり、高速動作に不向きである。
【００２１】
一方、図８に示すようなデータ転送回路が知られており、これを応用して図９に示すようなＤ−ＦＦを構成することが考えられる。
【００２２】
図８の回路は、ＮチャンネルＭＯＳ型トランジスタＮ２１及びＰチャンネルＭＯＳ型トランジスタＰ２１を含む第１のインバータＩＶ２１と、ＮチャンネルＭＯＳ型トランジスタＮ２２と、ＮチャンネルＭＯＳ型トランジスタＮ２３及びＰチャンネルＭＯＳ型トランジスタＰＨ  を含む第２のインバータＩＶ２２とを備え、制御信号ＳＣに応じてトランジスタＮ２２がオンしたときにインバータＩＶ２１の出力をインバータＩＶ２２に転送するようになっている。
【００２３】
このような回路では、トランジスタＮ２１がオフ状態のときにトランジスタＮ２２がオンすると、トランジスタＮ２３，ＰＨ  のゲート接続点であるＸ点の電位は、ＶＤＤ−ＶＴＮまでしか上がらない。ここで、ＶＤＤは、トランジスタＰ２１，ＰＨ  のソース電位、ＶＴＮは、トランジスタＮ２２のスレッショルド電圧である。従って、トランジスタＰＨ  のスレッショルド電圧がＶＴＮに近い値であると、トランジスタＰＨ  は十分にオフできず、リーク電流が流れてしまう。そこで、トランジスタＰＨ  のスレッショルド電圧の値をＶＴＮに比べて大きく（例えば１．４Ｖ程度）設定することによりトランジスタＰＨ  が十分にオフするようにしている。
【００２４】
図９のＤ−ＦＦは、このような考え方を図５のＤ−ＦＦに適用することによりトランジスタ数の低減を図ったものである。すなわち、制御スイッチＳ１  〜Ｓ４  をいずれもＮチャンネルＭＯＳ型トランジスタのみで構成すると共に、インバータＩＶ２  ，ＩＶ４  を構成するＰチャンネルＭＯＳ型トランジスタＰＨ  としてスレッショルド電圧がＳ１  ，Ｓ３  としてのトランジスタより高いものを用いたことによりトランジスタ数をセル当り２２個から１８個に低減したものである。このようにすると、セルサイズ乃至チップサイズの縮小が可能になると共にクロック入力数の低減が可能になるが、トランジスタ数を一層低減するのが望ましい。
【００２５】
トランジスタ数の低減対策としては、クロック信号Ｎφをセルの外部で作成し、各セルに供給することも考えられる。このようにすると、セル当り更に２個のトランジスタ（インバータＩＶ７  ）を削減できる。しかしながら、クロック信号Ｎφを各セルに引き回すための配線を設ける必要があり、チップ面積が増大すると共にクロック信号φ及びＮφ間に遅延時間差が生ずるという問題点がある。
【００２６】
この発明の目的は、このような問題点を伴うことなくトランジスタ数を低減した新規なＭＯＳ型スタティックフリップフロップを提供することにある。
【００２７】
【課題を解決するための手段】
この発明に係るＭＯＳ型スタティックフリップフロップは、
ＣＭＯＳ型の第１のインバータと、
第１導電型のチャンネルを有するＭＯＳ型トランジスタからなる第１の制御スイッチであって、１相の制御信号によって制御されるものと、
この第１の制御スイッチの導通時に前記第１のインバータの出力を受取るＣＭＯＳ型の第２のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型とは反対の第２導電型のチャンネルを有するものが前記第１の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、
この第２のインバータの出力を受取るＣＭＯＳ型の第３のインバータと、
前記第２導電型のチャンネルを有するＭＯＳ型トランジスタからなる第２の制御スイッチであって、前記制御信号によって制御され、導通時に前記第３のインバータの出力を前記第２のインバータに入力するものと、
前記第２導電型のチャンネルを有するＭＯＳ型トランジスタからなる第３の制御スイッチであって、前記制御信号によって制御されるものと、
この第３の制御スイッチの導通時に前記第２のインバータの出力を受取るＣＭＯＳ型の第４のインバータであって、このインバータを構成する２つのＭＯＳ型トランジスタのうち前記第１導電型のチャンネルを有するものが前記第３の制御スイッチを構成するトランジスタより高いスレッショルド電圧を有するものと、
この第４のインバータの出力を受取るＣＭＯＳ型の第５のインバータと、
前記第１導電型のチャンネルを有するＭＯＳ型トランジスタからなる第４の制御スイッチであって、前記制御信号によって制御され、導通時に前記第５のインバータの出力を前記第４のインバータに入力するものと
を備えたものである。
【００２８】
【作用】
この発明の構成によれば、第１〜第４の制御スイッチをいずれも１つのＭＯＳ型トランジスタで構成すると共に１相の制御信号で制御するようにしたので、トランジスタ数がセル当り１８個以下に低減されると共に２相クロックの使用に伴う問題点をなくすことができる。
【００２９】
【実施例】
図１は、この発明の一実施例に係るＤ−ＦＦを示すもので、図５，９と同様の部分には同様の符号を付して詳細な説明を省略する。
【００３０】
図１のＤ−ＦＦは、図８，１０に示すようなデータ転送回路を利用してインバータ間のデータ転送を１相のクロック信号で制御するようにしたことを特徴とするものである。
【００３１】
図１０の回路は、図８の回路の考え方をＰチャンネルＭＯＳ型トランジスタＰ２２によるデータ転送に適用したものである。インバータＩＶ２１は、図８で述べたのと同様のものであり、インバータＩＶ２３は、ＮチャンネルＭＯＳ型トランジスタＮＨ  及びＰチャンネルＭＯＳ型トランジスタＰ２３を含むものである。制御信号ＳＣ’によりトランジスタＰ２２がオンすると、インバータＩＶ２１の出力がインバータＩＶ２３に転送される。
【００３２】
このような回路では、トランジスタＮ２１がオン状態のときにトランジスタＰ２２がオンすると、トランジスタＰ２３，ＮＨ  のゲート接続点であるＹ点の電位は、ＶＳＳ＋ＶＴＰまで上昇してしまう。ここで、ＶＳＳは、トランジスタＮ２１，ＮＨ  のソース電位、ＶＴＰは、トランジスタＰ２２のスレッショルド電圧である。従って、トランジスタＮＨ  のスレッショルド電圧がＶＴＰに近い値であると、トランジスタＮＨ  が十分にオフできない。そこで、トランジスタＮＨ  のスレッショルド電圧をＶＴＰに比べて大きく設定することによりトランジスタＮＨ  が十分にオフするようにしている。
【００３３】
図１の回路では、制御スイッチＳ１  をＰチャンネルＭＯＳ型トランジスタのみで構成すると共に１相のクロック信号φで制御し、インバータＩＶ２  のＮチャンネルＭＯＳ型トランジスタＮＨ  としてはＳ１  としてのトランジスタよりスレッショルド電圧が高いものを用いている。従って、図１０で述べた原理により正常な動作が確保される。また、制御スイッチＳ３  をＮチャンネルＭＯＳ型トランジスタのみで構成すると共に１相のクロック信号φで制御し、インバータＩＶ４  のＰチャンネルＭＯＳ型トランジスタＰＨ  としてはＳ３  としてのトランジスタよりスレッショルド電圧が高いものを用いている。従って、図８で述べた原理により正常な動作が確保される。
【００３４】
制御スイッチＳ２  は、スイッチＳ３  と同期して動作するものであるから、Ｓ３  と同様にＮチャンネルＭＯＳ型トランジスタのみで構成すると共に１相のクロック信号φで制御する。また、制御スイッチＳ４  は、スイッチＳ１  と同期して動作するものであるから、Ｓ１  と同様にＰチャンネルＭＯＳ型トランジスタのみで構成すると共に１相のクロック信号φで制御する。
【００３５】
図１のＤ−ＦＦは、図５のＤ−ＦＦと同様に動作するものである。図１のＤ−ＦＦによれば、トランジスタ数が１６個となり、セルサイズ乃至チップサイズの縮小が可能である。また、クロック入力数が４個所と少なく、入力容量が低減されることから高速動作が可能である。さらに、クロック信号が１相であるため、２相クロックの使用に伴う問題点もない。なお、出力データＱの反転出力に相当する出力データＮＱのみを利用するときは、インバータＩＶ６  を省略することができ、トランジスタ数は更に２個減る。
【００３６】
図１の回路において、インバータＩＶ１  の入力として入力データＤの代りに破線ＢＬ１  で示すように出力ＮＱを供給すると共にＳ１  〜Ｓ４  の各スイッチの制御信号として１相のクロック信号φの代りに１相のトリガ信号を供給すると、Ｔ（トリガ又はトグル）−フリップフロップ［以下、Ｔ−ＦＦと略記する］を実現することができる。
【００３７】
図２は、図１の回路の変形例を示すもので、図１と同様の部分には同様の符号を付して詳細な説明を省略する。
【００３８】
図２のＤ−ＦＦの特徴とするところは、インバータＩＶ２  と制御スイッチＳ３  との間にＣＭＯＳ型インバータＩＶ８  を設け、インバータＩＶ４  の出力側のインバータＩＶ６  をなくしたことである。この場合、インバータＩＶ４  の出力側から出力データＱが得られると共にインバータＩＶ４  の入力側から出力データＮＱが得られる。
【００３９】
図２の回路においても、破線ＢＬ２  で示すように出力ＮＱをインバータＩＶ１  の入力として供給すると共にクロック信号φの代りにトリガ信号を供給すると、Ｔ−ＦＦを実現することができる。
【００４０】
図３は、この発明の他の実施例に係るＤ−ＦＦを示すもので、図１と同様の部分には同様の符号を付して詳細な説明を省略する。
【００４１】
図３のＤ−ＦＦが図１のＤ−ＦＦと異なるところは、図１の制御スイッチＳ２  及びインバータＩＶ３  を含む回路部に代えてインバータＩＶ１  より駆動能力が低いＣＭＯＳ型インバータＩＶ３１を設けると共に図１の制御スイッチＳ４  及びインバータＩＶ５  を含む回路部に代えてインバータＩＶ２  より駆動能力が低いＣＭＯＳ型インバータＩＶ５１を設けたことである。インバータＩＶ３１，ＩＶ５１としては、チャンネル長Ｌを大きくすると共にチャンネル幅Ｗを小さくするなどして駆動能力を低下させたものを用いることができる。
【００４２】
図３の構成において、制御スイッチＳ１  がオンしたときはインバータＩＶ２  の入力点Ｚ１  の電位がインバータＩＶ１  の出力に応じて決定され、制御スイッチＳ３  がオンしたときはインバータＩＶ４  の入力点Ｚ２  の電位がインバータＩＶ２  の出力に応じて決定される。
【００４３】
図３のＤ−ＦＦによると、図１のＤ−ＦＦに比べて更に２つのトランジスタが減り、トランジスタ数は１４個となる。従って、セルサイズ乃至チップサイズを一層縮小できると共に一層の高速化が可能となる。
【００４４】
図３の回路においても、破線ＢＬ３  で示すように出力ＮＱをインバータＩＶ１  の入力として供給すると共にクロック信号φの代りにトリガ信号を供給すると、Ｔ−ＦＦを実現することができる。
【００４５】
図４は、図３の回路の変形例を示すもので、図３と同様の部分には同様の符号を付して詳細な説明を省略する。
【００４６】
図４のＤ−ＦＦの特徴とするところは、インバータＩＶ２  と制御スイッチＳ３  との間にＣＭＯＳ型インバータＩＶ８  を設け、インバータＩＶ４  の出力側のインバータＩＶ６  をなくしたことである。この場合、インバータＩＶ５１としては、インバータＩＶ８  より駆動能力が低いものを用いる。図４のＤ−ＦＦによると、インバータＩＶ４  の出力側から出力データＱが得られると共にインバータＩＶ４  の入力側から出力データＮＱが得られる。
【００４７】
図４の回路においても、破線ＢＬ４  で示すように出力ＮＱをインバータＩＶ１  の入力として供給すると共にクロック信号φの代りにトリガ信号を供給すると、Ｔ−ＦＦを実現することができる。
【００４８】
この発明は、上記した実施例に限定されるものではなく、種々の改変形態で実施可能なものである。例えば、クロック信号としてφの代りにＮφを用いると共に制御スイッチＳ１  〜Ｓ４  を構成するトランジスタのチャンネル導電型を図示したものとは反対にし、インバータＩＶ２  ではＰチャンネルトランジスタを、インバータＩＶ４  ではＮチャンネルトランジスタをそれぞれ高スレッショルド電圧とすればよい。
【００４９】
【発明の効果】
以上のように、この発明によれば、ＭＯＳ型スタティックフリップフロップを構成するトランジスタの数を大幅に低減したので、セルサイズ乃至チップサイズの縮小が可能となる効果が得られるものである。
【００５０】
また、各制御スイッチを１つのトランジスタで構成すると共に１相の制御信号で制御するようにしたので、高速動作が可能になると共に２相の制御信号の使用に伴う不利益を免れる効果もある。
【図面の簡単な説明】
【図１】この発明の一実施例に係るＤ−ＦＦの回路構成を示す回路図である。
【図２】図１の回路の変形例を示す回路図である。
【図３】この発明の他の実施例に係るＤ−ＦＦの回路構成を示す回路図である。
【図４】図３の回路の変形例を示す回路図である。
【図５】従来のＤ−ＦＦの回路構成を示す回路図である。
【図６】ＣＭＯＳ型インバータの回路構成を示す回路図である。
【図７】図５の回路の動作を説明するための信号波形図である。
【図８】ＮチャンネルＭＯＳ型トランジスタを用いたデータ転送回路を示す回路図である。
【図９】図８の回路を用いて構成されたＤ−ＦＦの回路構成を示す回路図である。
【図１０】ＰチャンネルＭＯＳ型トランジスタを用いたデータ転送回路を示す回路図である。
【符号の説明】
ＩＶ１  〜ＩＶ８  ，ＩＶ３１，ＩＶ５１：ＣＭＯＳ型インバータ、Ｓ１  〜Ｓ４  ：制御スイッチ。
【図１】
0003572700.tif 000002
【図２】
0003572700.tif 000003
【図３】
0003572700.tif 000004
【図４】
0003572700.tif 000005
【図５】
0003572700.tif 000006
【図６】
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【図７】
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【図８】
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【図１０】
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【図９】
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