(57)【特許請求の範囲】
【請求項１】
電源電流を供給する等価的な電源において、
第１駆動信号入力端に入力された第１駆動信号によって前記電源電流の一部である負荷電流をスイッチングするメインスイッチング素子と、前記負荷電流の大きさをチェックするために第２駆動信号入力端に入力された第２駆動信号によって前記電源電流の他の一部をスイッチングするセンススイッチング素子とを含む入力端子分離型スイッチング素子と、
前記センススイッチング素子に流れる電流を用いて前記負荷電流の大きさをチェックするためのセンシング電圧を形成するものであって、一端が前記センススイッチング素子の電流出力端に連結される電流センシング部と、
前記センシング電圧を前記第２駆動信号入力端に印加するためのものであって、第１端は前記電流センシング部の一端に連結され、第２端は前記第２駆動信号入力端に連結される電流比補償部と、
を含む入力端子分離型スイッチング素子駆動回路。
【請求項２】
前記メインスイッチング素子及び前記センススイッチング素子はそれぞれメインＦＥＴ及びセンスＦＥＴであり、前記メインＦＥＴ及び前記センスＦＥＴのドレーン端が共通に連結され、前記メインＦＥＴ及び前記センスＦＥＴのゲート端、前記メインＦＥＴ及び前記センスＦＥＴのソース端は分離されることを特徴とする請求項１に記載の入力端子分離型スイッチング素子駆動回路。
【請求項３】
カソード端が前記第１駆動信号入力端子に連結され、アノード端が接地されている第１ゼナーダイオードと、
カソード端が前記電流比補償部の第３端子に連結され、アノード端が接地されている第２ゼナーダイオードとを含むスイッチング素子保護部をさらに含むことを特徴とする請求項１に記載の入力端子分離型スイッチング素子駆動回路。
【請求項４】
前記電流センシング部は、一端は前記センススイッチング素子の電流出力端に連結され他端は接地される抵抗を含むことを特徴とする請求項１に記載の入力端子分離型スイッチング素子駆動回路。
【請求項５】
電源電流を供給する等価的な電源において、
第１駆動信号入力端に入力された第１駆動信号によって前記電源電流の一部である負荷電流をスイッチングするメインスイッチング素子と、前記負荷電流の大きさをチェックするために第２駆動信号入力端に入力された第２駆動信号によって前記電源電流の他の一部をスイッチングするセンススイッチング素子とを含む入力端子分離型スイッチング素子と、
前記センススイッチング素子に流れる電流を用いて前記負荷電流の大きさをチェックするためのセンシング電圧を形成するものであって、一端は前記センススイッチング素子の電流出力端に連結される電流センシング部と、
前記センシング電圧を前記第１駆動信号入力端に印加される電圧から引くために第１端は前記電流センシング部の一端に連結され、第２端は前記第１駆動信号入力端に連結される電流比補償部と、
を含む入力端子分離型スイッチング素子駆動回路。
【請求項６】
前記メインスイッチング素子及び前記センススイッチング素子はそれぞれメインＦＥＴ及びセンスＦＥＴであり、前記メインＦＥＴ及び前記センスＦＥＴのドレーン端が共通に連結され、前記メインＦＥＴ及び前記センスＦＥＴのゲート端、前記メインＦＥＴ及び前記センスＦＥＴのソース端は分離されることを特徴とする請求項５に記載の入力端子分離型スイッチング素子駆動回路。
【請求項７】
カソード端が前記電流比補償部の第３端子に連結され、アノード端が接地されている第３ゼナーダイオードと、
カソード端が前記第２駆動信号入力端子に連結され、アノード端が接地されている第４ゼナーダイオードとを含むスイッチング素子保護部をさらに含むことを特徴とする請求項５に記載の入力端子分離型スイッチング素子駆動回路。
【請求項８】
前記電流センシング部は、一端は前記センススイッチング素子の電流出力端に連結され他端は接地される抵抗を含むことを特徴とする請求項５に記載の入力端子分離型スイッチング素子駆動回路。
【請求項９】
互いに真理値が反対である第１制御信号及び第２制御信号において、
電源電流の一部である負荷電流をスイッチングするメインスイッチング素子と、前記負荷電流の大きさをチェックするために前記電源電流の他の一部をスイッチングするセンススイッチング素子とを含む入力端子分離型スイッチング素子と、
前記第２制御信号の入力を受けて時間を遅延させて前記第２制御信号を出力する第１遅延回路と、
前記第１制御信号によってメインスイッチング素子をオンさせ、前記第１遅延回路から出力された前記第２制御信号によって前記メインスイッチング素子を遅延させてオフさせるメインスイッチ駆動ドライバーと、
前記第１制御信号の入力を受けて時間を遅延させて前記第１制御信号を出力する第２遅延回路と、
前記第２遅延回路から出力された前記第１制御信号によってセンススイッチング素子を遅延させてオンさせ、前記第２制御信号によって前記センススイッチング素子をオフさせるセンススイッチ駆動ドライバーと、
前記センススイッチング素子に流れる電流を用いて前記負荷電流の大きさをチェックするためのセンシング電圧を形成するものであって、一端は前記センススイッチング素子の電流出力端に連結される電流センシング部と、
を含む入力端子分離型スイッチング素子駆動回路。
【請求項１０】
前記メインスイッチング素子及び前記センススイッチング素子はそれぞれメインＦＥＴ及びセンスＦＥＴであり、前記メインＦＥＴ及び前記センスＦＥＴのドレーン端が共通に連結され、前記メインＦＥＴ及び前記センスＦＥＴのゲート端、前記メインＦＥＴ及び前記センスＦＥＴのソース端は分離されることを特徴とする請求項９に記載の入力端子分離型スイッチング素子駆動回路。
【請求項１１】
第１ゼナーダイオード及び第２ゼナーダイオードからなり、前記第１ゼナーダイオードのカソード端が前記メインスイッチング素子のゲート端に連結され、前記第２ゼナーダイオードのカソード端が前記センススイッチング素子のゲート端に連結される第１スイッチング素子保護部及び第２スイッチング素子保護部をさらに含むことを特徴とする請求項９又は請求項１０に記載の入力端子分離型スイッチング素子駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳ−ＦＥＴ駆動回路に係り、より詳しくは、メインＦＥＴ及びセンスＦＥＴを備えたＭＯＳ−ＦＥＴとその駆動回路に関する。
【０００２】
【従来の技術】
ＭＯＳ−ＦＥＴは電界をゲート端（ｇａｔｅ）に印加してチャンネル（ｃｈａｎｎｅｌ）を形成した後、ドレーン端（ｄｒａｉｎ）とソース端（ｓｏｕｒｃｅ）との間に電界を印加することによって電流が流れるようにする。この時、ゲート端に印加される電界の大きさを制御することによってＭＯＳ−ＦＥＴをスイッチングすることができる。
【０００３】
このようなＭＯＳ−ＦＥＴをスイッチングするために、ゲート端に印加される電圧を制御するためのＭＯＳ−ＦＥＴ駆動回路が必要であり、ＭＯＳ−ＦＥＴに流れる電流の大きさを検出するセンスＦＥＴを備える。
【０００４】
図１は従来のＭＯＳ−ＦＥＴ駆動回路の回路図である。
図１に示されているように、従来のＭＯＳ−ＦＥＴ駆動回路は電流センシング保存Ｒｓを通じて、負荷電流ＩＬを感知してＭＯＳ−ＦＥＴの駆動を制御する。この回路は構成が比較的簡単で、過度状態で負荷電流ＩＬが急激に増加する場合、電流センシング抵抗Ｒｓに印加される電圧が大きくなるに伴って、ＭＯＳ−ＦＥＴのゲートとソースとの間の電圧Ｖｇｓが減少してＭＯＳ−ＦＥＴ導通時のドレーンとソースとの間の抵抗Ｒｄｓが増加し、これによって負荷電流が制限されてＭＯＳ−ＦＥＴの破壊が防止される。しかし、従来のＭＯＳ−ＦＥＴ駆動回路は電流センシング抵抗Ｒｓで消耗される電力が大きいという短所を有する。
【０００５】
図２は従来のＭＯＳ−ＦＥＴ駆動回路の他の一例の回路図である。
図２に示されているように、従来のＭＯＳ−ＦＥＴ駆動回路の他の一例は、メインＦＥＴ及びセンスＦＥＴのドレーンが共通に連結され、ゲートもまた共通に連結される。そして、センスＦＥＴのソースに電流センシング抵抗Ｒｓが連結される。メインＦＥＴ及びセンスＦＥＴは単一チップ（ｃｈｉｐ）から構成されて同一の特性を有し、ただし大部分の電流がメインＦＥＴに流れるように電流比が設定されていることによって電流センシング抵抗で消耗されるエネルギーを減少させることができる。
【０００６】
しかし、この回路は負荷電流ＩＬが増加することに伴って電流センシング抵抗Ｒｓに印加される電圧が増加することによって、メインＦＥＴに流れる電流ＩｍａｉｎとセンスＦＥＴに流れる電流Ｉｓｅｎｓｅとの比が不正確になる短所があり、過度状態で負荷電流ＩＬが急激に増加する場合には、センスＦＥＴのＶｇｓ、ｓｅｎｓｅは電流センシング抵抗Ｒｓに印加される電圧が増加することによって減少する反面、メインＦＥＴのＶｇｓ、ｍａｉｎは減少しなくてメインＦＥＴが破壊される場合が発生する。
【０００７】
【発明が解決しようとする課題】
本発明はこのような問題点を解決するためのものであり、その目的は、センスＦＥＴを備え、正確な電流制御及びＭＯＳ−ＦＥＴの破壊防止をすることができる入力端子分離型スイッチング素子及びその駆動回路を提供することにある。
【０００８】
【課題を解決するための手段】
このような問題点を解決するために本発明は、メインＦＥＴ及びセンスＦＥＴを備え、メインＦＥＴ及びセンスＦＥＴのドレーン端を共通に連結し、メインＦＥＴ及びセンスＦＥＴを駆動するためのゲート端を連結し分離したセンスＦＥＴを備えたＭＯＳ−ＦＥＴとその駆動回路を提供する。
【０００９】
本発明の特徴による入力端子分離型スイッチング素子は、第１駆動信号入力端に入力された第１駆動信号によって電源電流の一部である負荷電流をスイッチングするメインスイッチング素子と、負荷電流の大きさをチェックするために第２駆動信号入力端に入力された第２駆動信号によって電源電流の他の一部をスイッチングするセンススイッチング素子とを含む。
【００１０】
この時、メインスイッチング素子及びセンススイッチング素子はそれぞれメインＦＥＴ及びセンスＦＥＴであり、メインＦＥＴ及びセンスＦＥＴのドレーン端が共通に連結され、メインＦＥＴ及びセンスＦＥＴのゲート端、メインＦＥＴ及びセンスＦＥＴのソース端は分離される。
【００１１】
本発明の１つの特徴による入力端子分離型スイッチング素子駆動回路は入力端子分離型スイッチング素子、電流センシング部及び電流比補償部を含む。
【００１２】
分離型スイッチング素子は、第１駆動信号入力端に入力された第１駆動信号によって電源電流の一部である負荷電流をスイッチングするメインスイッチング素子と、負荷電流の大きさをチェックするために第２駆動信号入力端に入力された第２駆動信号によって電源電流の他の一部をスイッチングするセンススイッチング素子とを含む。
【００１３】
電流センシング部はセンススイッチング素子に流れる電流を用いて負荷電流の大きさをチェックするためのセンシング電圧を形成するものであって、一端がセンススイッチング素子の電流出力端に連結される。
【００１４】
電流比補償部はセンシング電圧を第２駆動信号入力端に印加するためのものであって、第１端が電流センシング部の一端に連結され、第２端が第２駆動信号入力端に連結される。
【００１５】
本発明の他の特徴による入力端子分離型スイッチング素子駆動回路は入力端子分離型スイッチング素子、電流センシング部及び電流比補償部を含む。
【００１６】
入力端子分離型スイッチング素子は、第１駆動信号入力端に入力された第１駆動信号によって電源電流の一部である負荷電流をスイッチングするメインスイッチング素子と、負荷電流の大きさをチェックするために第２駆動信号入力端に入力された第２駆動信号によって電源電流の他の一部をスイッチングするセンススイッチング素子とを含む。
【００１７】
電流センシング部は、センススイッチング素子に流れる電流を用いて負荷電流の大きさをチェックするためのセンシング電圧を形成するものであって、一端がセンススイッチング素子の電流出力端に連結される。
【００１８】
電流比補償部は、センシング電圧を第１駆動信号入力端に印加される電圧から引き抜くために第１端はが電流センシング部の一端に連結され、第２端は第１駆動信号入力端に連結される。
【００１９】
本発明の他の特徴による入力端子分離型スイッチング素子駆動回路は、入力端子分離型スイッチング素子、第１遅延回路、メインスイッチ駆動ドライバー、第２遅延回路、センススイッチ駆動ドライバー及び電流センシング部を含む。
【００２０】
入力端子分離型スイッチング素子は、電源電流の一部である負荷電流をスイッチングするメインスイッチング素子と、負荷電流の大きさをチェックするために電源電流の他の一部をスイッチングするセンススイッチング素子とを含む。
【００２１】
第１遅延回路は、第２制御信号の入力を受けて時間を遅延させ第２制御信号を出力する。
【００２２】
メインスイッチ駆動ドライバーは、第１制御信号によってメインスイッチング素子をオンさせ、第１遅延回路から出力された第２制御信号によってメインスイッチング素子を遅延させてオフさせる。
【００２３】
第２遅延回路は、第１制御信号の入力を受けて時間を遅延させ第１制御信号を出力する。
【００２４】
センススイッチ駆動ドライバーは、第２遅延回路から出力された第１制御信号によってセンススイッチング素子を遅延させてオンさせ、第２制御信号によってセンススイッチング素子をオフさせる。
【００２５】
電流センシング部は、センススイッチング素子に流れる電流を用いて、負荷電流の大きさをチェックするためのセンシング電圧を形成するものであって、一端がセンススイッチング素子の電流出力端に連結される。
【００２６】
この時、メインスイッチング素子及び前記センススイッチング素子は、それぞれメインＦＥＴ及びセンスＦＥＴであり、メインＦＥＴ及びセンスＦＥＴのドレーン端が共通に連結され、メインＦＥＴ及びセンスＦＥＴのゲート端、メインＦＥＴ及びセンスＦＥＴのソース端は分離される。
【００２７】
【発明の実施の形態】
以下、図面に基づいて本発明のセンスＦＥＴを備えたＭＯＳ−ＦＥＴ及びその駆動回路の動作を詳細に説明する。
【００２８】
図３は本発明の実施形態による入力端子分離型スイッチング素子の回路図である。
図３に示されているように、本発明の実施形態による入力端子分離型スイッチング素子は、駆動信号によって負荷電流をスイッチングする素子であるメインＦＥＴ１００と、他の駆動信号によってフィードバック信号を形成するためにスイッチングするセンスＦＥＴ２００とを含む。
【００２９】
この時、メインＦＥＴ１００及びセンスＦＥＴ２００のドレーン端は共通に連結され、メインＦＥＴ１００及びセンスＦＥＴ２００のゲート端、ソース端はそれぞれ分離されて形成される。この時、メインＦＥＴ１００及びセンスＦＥＴ２００は単一チップ（ｃｈｉｐ）から構成されて同一の特性を有する。このような本発明の実施形態によるＭＯＳ−ＦＥＴは１つのドレーン端とそれぞれ２個ずつのソース端及びゲート端を有して全部で５個の端子を形成する。
【００３０】
図４は本発明の第１実施形態によるスイッチング素子駆動回路の回路図である。
図４に示されているように、本発明の第１実施形態によるスイッチング素子駆動回路は、入力端子分離型スイッチング素子１０、電流センシング部３００、電流比補償部４００及びスイッチング素子保護部５００を含む。
【００３１】
入力端子分離型スイッチング素子１０は、メインＦＥＴ１００とセンスＦＥＴ２００とを含み、メインＦＥＴ１００及びセンスＦＥＴ２００のドレーン端は共通に連結されており、それぞれのゲート端及びソース端は分離されている。
【００３２】
電流センシング部３００は、入力端子分離型スイッチング素子１０に流れる電流の大きさを検出するためのものであって、センスＦＥＴ２００のソース端に連結されている。本発明の第１実施形態による電流センシング部３００は、電流をセンシングするために抵抗Ｒｓを使用し、抵抗Ｒｓの一端はセンスＦＥＴ２００のソース端に連結され他の一端は接地される。
【００３３】
電流比補償部４００は、電流センシング部３００に流れる電流によって電流センシング部３００に電圧が形成される時に、この電圧によってセンスＦＥＴ２００のゲートとソースとの間に印加される電圧が小さくなることによって発生するメインＦＥＴ１００及びセンスＦＥＴ２００に流れる電流の比が不正確になることを補償するためのものであって、本発明の第１実施形態による電流比補償部４００は加算器を使用する。この時、加算器の第１端は電流センシング部３００の一端に連結され、第２端はセンスＦＥＴ２００のゲート端に連結される。
【００３４】
従って、図２に示されたＭＯＳ−ＦＥＴ駆動回路では、センスＦＥＴ２００に流れる電流の大きさが増加するに伴って電流センシング抵抗Ｒｓに印加される電圧の増加によってゲートとソースとの間の電圧の減少による電流比の不正確さが発生する反面、本発明の実施形態による入力端子分離型スイッチング素子１０の駆動回路によると、センスＦＥＴ２００に流れる電流の大きさが増加するに伴って電流センシング部３００に印加される電圧が大きくなるが、電流比補償部４００がこの電流センシング部３００に印加された電圧の分だけセンスＦＥＴ２００のゲート端に印加することによって、センスＦＥＴ２００のゲートとソースとの間の電圧はその状態を維持する。
【００３５】
スイッチング素子保護部５００は、メインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に過度な電流が流れてメインＦＥＴ１００及びセンスＦＥＴ２００が破壊されることを防止するためのものであって、メインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に過度な電流が流れると、この電流を感知してメインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に入力される信号をシンク（ｓｉｎｋ）させる。この時、本発明の第１実施形態によるスイッチング素子保護部５００は、第１ゼナーダイオード５１０及び第２ゼナーダイオード５２０を使用し、第１ゼナーダイオード５１０のカソード端はメインＦＥＴ１００のゲート端に連結され、アノード端は接地される。また、第２ゼナーダイオード５２０のカソード端は電流比補償部４００の第３端子に連結され、アノード端は接地される。
【００３６】
以下、図４に基づいて本発明の第１実施形態によるスイッチング素子駆動回路の動作を詳細に説明する。
【００３７】
ＭＯＳ−ＦＥＴ駆動部は、メインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に駆動信号を出力してメインＦＥＴ１００及びセンスＦＥＴ２００を駆動させ、メインＦＥＴ１００及びセンスＦＥＴ２００が駆動されるとメインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのドレーン端とソース端との間には電流が流れる。
【００３８】
この時、電流センシング部３００の抵抗ＲｓはセンスＦＥＴ２００に流れる電流を検出してセンシング電圧を形成する。このセンシング電圧は電流比補償部４００に入力され、電流比補償比はこのセンシング電圧をセンスＦＥＴ２００のゲート端に印加することによって、センシング電圧が増加してもセンスＦＥＴ２００のゲートとソースとの間の電圧がその大きさを維持するようになるので、センスＦＥＴ２００及びメインＦＥＴ１００に流れる電流の比率はそのまま維持される。
【００３９】
この時、メインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に任意の原因によって過度な電圧が印加されると、スイッチング素子保護部５００である第１ゼナーダイオード５１０及び第２ゼナーダイオード５２０は導通してメインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲートに入力される信号をシンクさせる。
【００４０】
次いで、本発明の第２実施形態を図面に基づいて詳細に説明する。
図５は本発明の第２実施形態によるスイッチング素子駆動回路の回路図である。
図５に示されているように、本発明の第２実施形態によるスイッチング素子駆動回路は入力端子分離型スイッチング素子１０、電流センシング部３００、電流比補償部４００及びスイッチング素子保護部５００を含む。
【００４１】
入力端子分離型スイッチング素子１０及び電流センシング部３００は第１実施形態と同一であるので、これに関する説明は省略する。
【００４２】
電流比補償部４００は、電流センシング部３００に流れる電流によって電流センシング部３００にセンシング電圧が形成される時、このセンシング電圧によってセンスＦＥＴ２００のゲートとソースとの間に印加される電圧が小さくなることによって発生するメインＦＥＴ１００及びセンスＦＥＴ２００に流れる電流の比が不正確になることを補償するためのものであって、本発明の第２実施形態のための電流比補償部４００は減算器を利用する。この時、減算器の第１端は電流センシング部３００の一端に連結され、第２端はメインＦＥＴ１００のゲート端に連結される。
【００４３】
従って、このような本発明の第２実施形態による電流比補償部４００は、センスＦＥＴ２００に流れる電流の増加によってセンシング電圧が大きくなり、センスＦＥＴ２００のゲートとソースとの間の電圧が減少する分だけメインＦＥＴ１００のゲートとソースとの間に印加される電圧を減少させることによって、メインＦＥＴ１００及びセンスＦＥＴ２００に流れる電流比を一定に維持させる。この時、電流比補償部４００はメインＦＥＴ１００のゲートとソースとの間に印加される電圧からセンシング電圧を引くので、メインＦＥＴ１００を保護する役割も共に遂行する。
【００４４】
スイッチング素子保護部５００はメインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に過度な電流が流れメインＦＥＴ１００及びセンスＦＥＴ２００が破壊されることを防止するためのものであって、メインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に過度な電流が流れると、この電流を感知してメインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に入力される信号をシンク（ｓｉｎｋ）させる。
【００４５】
この時、本発明の第２実施形態のためのスイッチング素子保護部５００は第３ゼナーダイオード５３０及び第４ゼナーダイオード５４０を使用し、第３ゼナーダイオード５３０のカソード端は電流比補償部４００の第３端子に連結され、アノード端は接地される。また、第４ゼナーダイオード５４０のカソード端はセンスＦＥＴ２００のゲート端に連結され、アノード端は接地される。
【００４６】
以下、図５に基づいて本発明の第２実施形態によるスイッチング素子駆動回路の動作を詳細に説明する。
【００４７】
ＭＯＳ−ＦＥＴ駆動部はメインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に駆動信号を出力してメインＦＥＴ１００及びセンスＦＥＴ２００を駆動させ、メインＦＥＴ１００及びセンスＦＥＴ２００が駆動されると、メインＦＥＴ１００及びセンスＦＥＴ２００には電流が流れる。
【００４８】
この時、電流センシング部３００の抵抗ＲｓはセンスＦＥＴ２００に流れる電流を検出してセンシング電圧を形成する。このセンシング電圧は電流比補償部４００に入力され、電流比補償部はこのセンシング電圧をメインＦＥＴ１００のゲート端に印加される電圧から引くことによってセンシング電圧が増加してセンスＦＥＴ２００のゲートとソースとの間で減少する電圧の大きさだけメインＦＥＴ１００のゲートとソースとの間に印加される電圧から引くことによってメインＦＥＴ１００及びセンスＦＥＴ２００に流れる電流の比をそのまま維持する。
【００４９】
このような本発明の第２実施形態による電流比補償部４００は、メインＦＥＴ１００のゲートに印加される電圧からセンシング電圧を引くことによって、過度な電圧によるメインＦＥＴ１００の破損を防止する動作を共に遂行する。
【００５０】
このようなスイッチング素子駆動回路の動作中にメインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲート端に任意の原因によって過度な電圧が印加されると、スイッチング素子保護部５００である第１ゼナーダイオード５１０及び第２ゼナーダイオード５２０は導通されてメインＦＥＴ１００及びセンスＦＥＴ２００のそれぞれのゲートに入力される信号をシンクさせることによってメインＦＥＴ１００及びセンスＦＥＴ２００を保護する。
【００５１】
このように５端子ＭＯＳ−ＦＥＴを使用してメインＦＥＴ１００及びセンスＦＥＴ２００を個別的に制御することによって、メインＦＥＴ１００及びセンスＦＥＴ２００に流れる電流比を一定に保持することができる。
【００５２】
図６は本発明の第３実施形態のためのスイッチング素子駆動回路の回路図である。図６に示されているように、本発明の第３実施形態のためのスイッチング素子駆動回路は入力端子分離型スイッチング素子１０、電流センシング部３００、第１スイッチング素子保護部５１０、第２スイッチング素子保護部５２０、センスＦＥＴ駆動ドライバー６１０、第１遅延回路６２０、メインＦＥＴ駆動ドライバー６３０及び第２遅延回路６４０を含む。
【００５３】
入力端子分離型スイッチング素子１０、電流センシング部３００、第１スイッチング素子保護部５１０及び第２スイッチング素子保護部５２０は第１実施形態と同一であるのでこれに関する説明は省略する。ただし、第１スイッチング素子保護部５１０、第２スイッチング素子保護部５２０は第１実施形態及び第２実施形態とは異なりセンスＦＥＴ２００のゲート及びメインＦＥＴ１００のゲートにそれぞれ第１スイッチング素子保護部５１０及び第２スイッチング素子保護部５２０のカソード端が連結されて、メインＦＥＴ１００及びセンスＦＥＴ２００のゲート端に過電圧が印加されるとメインＦＥＴ１００及びセンスＦＥＴ２００を保護する。
【００５４】
センスＦＥＴ駆動ドライバー６１０は入力を受けた互いに真理値が反対である第１制御信号Ｑ及び第２制御信号
【数１】
0003574416.tif 000002
によってセンスＦＥＴ２００のオン／オフ信号を出力する。センスＦＥＴ駆動ドライバー６１０は２つのＢＪＴである第１スイッチ６１１と第２スイッチ６１３とからなり、第１スイッチ６１１のコレクター端は電源Ｖｃｃと連結され、ベース端は第１制御信号Ｑの入力を受け、エミッター端は第２スイッチ６１３のコレクター端と連結される。
【００５５】
第１遅延回路６２０は第２制御信号
【数２】
0003574416.tif 000003
の入力を受けてその時間を遅延させて第２スイッチ６１３のベース端に出力する。
【００５６】
メインＦＥＴ駆動ドライバー６３０は入力を受けた第１制御信号Ｑ及び第２制御信号
【数３】
0003574416.tif 000004
によってメインＦＥＴ１００のオン／オフ信号を出力する。メインＦＥＴ駆動ドライバー６３０は２つのＢＪＴである第３スイッチ６３１と第４スイッチ６３３とからなり、第３スイッチ６３１のコレクター端は電源Ｖｃｃと連結され、第４スイッチ６３３のコレクター端は第１スイッチ６１３のエミッター端と連結され、ベース端は第２制御信号の入力を受ける。
【００５７】
第２遅延回路６４０は第１制御信号Ｑの入力を受けてその時間を遅延させて第３スイッチ６３１のベース端に出力する。
【００５８】
このような本発明の第３実施形態はメインＦＥＴ１００とセンスＦＥＴ２００とのゲートが分離されることによってメインＦＥＴ１００及びセンスＦＥＴ２００のオン／オフを設計者の任意通り遅延させて駆動することができるという付加的な長所を有することもできる。第３実施形態ではメインＦＥＴ１００のオンは遅く、オフは速く具現されており、センスＦＥＴ２００のオンは速く、オフは遅く具現されている。
【００５９】
以上で説明した本発明の実施形態は一つの実施形態にすぎず、本発明は前記実施形態に限定されるものではなく、前記実施形態の他にも多くの変更や変形が可能であることはもちろんである。
【００６０】
例えば、メインＦＥＴ及びセンスＦＥＴはＦＥＴの代りにスイッチの役割として他のスイッチング素子を使用することができる。
【００６１】
【発明の効果】
このような本発明の入力端子分離型スイッチング素子とその駆動回路はメインＦＥＴ及びセンスＦＥＴに流れる電流比を一定に維持することができるだけでなく、ゲート分離型ＭＯＳ−ＦＥＴの破損を防止することもできる。
【図面の簡単な説明】
【図１】従来のＭＯＳ−ＦＥＴ駆動回路の回路図である。
【図２】従来のＭＯＳ−ＦＥＴ駆動回路の他の一例の回路図である。
【図３】本発明の実施形態による入力端子分離型スイッチング素子の回路図である。
【図４】本発明の第１実施形態によるスイッチング素子駆動回路の回路図である。
【図５】本発明の第２実施形態によるスイッチング素子駆動回路の回路図である。
【図６】本発明の第３実施形態によるスイッチング素子駆動回路の回路図である。
【符号の説明】
１０  入力端子分離型スイッチング素子
１００  メインＦＥＴ
２００  センスＦＥＴ
３００  電流センシング部
４００  電流比補償部
５００  スイッチング素子保護部
５１０  第１ゼナーダイオード
５２０  第２ゼナーダイオード
５３０  第３ゼナーダイオード
５４０  第４ゼナーダイオード
６１０  センスＦＥＴ駆動ドライバー
６１１  第１スイッチ
６１３  第２スイッチ
６２０  第１遅延回路
６３０  メインＦＥＴ駆動ドライバー
６３１  第３スイッチ
６３３  第４スイッチ
６４０  第２遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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