(57)【特許請求の範囲】
【請求項１】
インダクタを有する半導体装置であって、
半導体基板の上に形成された第１の絶縁層と、
その第１の絶縁層の表面上に形成された、第１と第２の端部を有する下層配線層と、
前記第１の絶縁層の表面上に所定のパターンに従って延びるように形成された第２の絶縁層と、
その第２の絶縁層の側壁に沿って延在し、前記下層配線層の第１と第２の端部の双方に導電接続された上層配線層とを備えた、半導体装置。
【請求項２】
前記下層配線層と、前記上層配線層は、アルミニウムを含む、請求項１に記載の半導体装置。
【請求項３】
前記上層配線層は渦巻き状である、請求項２に記載の半導体装置。
【請求項４】
前記上層配線層は、前記半導体基板から遠ざかるにつれてその幅が狭くなっている、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
インダクタを有する半導体装置の製造方法であって、
半導体基板の上に第１の絶縁層を形成する工程と、
その第１の絶縁層の表面上に第１と第２の端部を有する下層配線層を形成する工程と、
前記第１の絶縁層の表面上に所定のパターンに従って延びるように第２の絶縁層を形成する工程と、
前記下層配線層に接し、かつ前記第２の絶縁層を覆うように導電層を形成する工程と、
その導電層をエッチバックすることにより、前記第２の絶縁層の側壁に沿って延在し、前記下層配線層の第１と第２の端部の双方に導電接続された上層配線層を形成する工程とを備えた、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置およびその製造方法に関し、特に、電気信号中の高周波ノイズを低減するためのインダクタを有する半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、コンピュータなどの情報機器の目ざましい普及によって半導体装置の需要が急速に拡大している。また、機能的には、誤作動が少なくかつ高速動作の可能なものが要求されている。これに伴って半導体装置に入出力される電気信号中の高周波ノイズを除去する技術開発が進められている。
【０００３】
このような高周波ノイズを除去するためには、一般的に、スパイラルインダクタを組込んだＬＮＡ（Ｌｏｗ  Ｎｏｉｓｅ  Ａｍｐ．）回路が用いられている。
【０００４】
ここで、ＬＮＡ回路について、図面を用いて説明する。
図１５は、ＬＮＡ回路の回路図である。図１５を参照して、ＬＮＡ回路では、インダクタ１００ａが抵抗３００ａとトランジスタ４００に導電接続されている。抵抗３００ａがキャパシタ２００ａに導電接続されている。キャパシタ２００ａは接地されている。トランジスタ４００は、インダクタ１００ｃと、インダクタ１００ｂと、抵抗３００ｂに導電接続されている。インダクタ１００ｂは接地されている。抵抗３００ｂはキャパシタ２００ｂに導電接続されている。キャパシタ２００ｂは接地されている。
【０００５】
このように構成されたＬＮＡ回路においては、電気信号中に高周波が混じっている場合には、インダクタ１００ａ、１００ｂ、１００ｃが高周波に対して抵抗になるため、トランジスタ４００には高周波は流れない。一方、高周波に対してキャパシタ２００ａ、２００ｂは抵抗とならないため、高周波は、キャパシタ２００ａ、２００ｂを介してアースされる。
【０００６】
このようにして、ＬＮＡ回路においては、電気信号中のノイズである高周波を除去している。
【０００７】
次に、ＬＮＡ回路中のインダクタの構造について説明する。
図１６は、従来のインダクタを示す平面図である。図１７は、図１６中のＸＶＩＩ−ＸＶＩＩ線に沿って見た断面を示す図である。図１６、図１７を参照して、インダクタ１００は、シリコン基板１０１と、絶縁膜１０２と、下層配線１０３と、絶縁膜１０４と、上層配線１０５とを備えている。
【０００８】
シリコン基板１０１上に絶縁膜１０２が形成されている。絶縁膜１０２上に下層配線１０３が形成されている。下層配線１０３を覆うように絶縁膜１０４が形成されている。絶縁膜１０４に、下層配線１０３に達するコンタクトホール１０６が形成されている。絶縁膜１０４の上に上層配線１０５が形成されている。上層配線１０５と下層配線１０３はコンタクトホール１０６を介して導電接続されている。上層配線１０５は渦巻き状に形成されている。上層配線１０５の側壁は、絶縁膜１０４に対してほぼ垂直である。
【０００９】
次に、図１６、図１７で示す従来のインダクタの製造方法について、図面を参照して説明する。
【００１０】
図１８〜図２５は、従来のインダクタの製造工程を示す断面図である。
図１８を参照して、シリコン基板１０１上に絶縁膜１０２を形成する。絶縁膜１０２上にアルミニウム合金からなる下層配線１０３を形成する。下層配線１０３を覆うように絶縁膜１０４を形成する。絶縁膜１０４の上にレジスト１０７を形成する。
【００１１】
図１９を参照して、露光・現像処理などによりレジスト１０７（図１８）を所望の形状にパターニングしてレジストパターン１０８を形成する。
【００１２】
図２０を参照して、レジストパターン１０８をマスクとして絶縁膜１０４をエッチングすることにより、下層配線１０３に達するコンタクトホール１０６を形成する。
【００１３】
図２１を参照して、Ｏ２  プラズマを用いてレジストパターン１０８（図２０）を除去することにより、絶縁膜１０４の表面を露出させる。
【００１４】
図２２を参照して、絶縁膜１０４の表面全体を覆うように、かつコンタクトホール１０６を充填するように、スパッタリングによりアルミニウム膜１０９を形成する。このとき、アルミニウム膜１０９と下層配線１０３は接する。
【００１５】
図２３を参照して、アルミニウム膜１０９の表面にレジスト１１０を形成する。
【００１６】
図２４を参照して、露光・現像処理によりレジスト１１０（図２３）を所望の形状にパターニングしてレジストパターン１１１を形成する。このとき、レジストパターン１１１は渦巻き状のパターンに形成される。
【００１７】
図２５を参照して、レジストパターン１１１をマスクとしてアルミニウム膜１０９（図２４）をエッチングすることにより、上層配線１０５を形成する。
【００１８】
最後に図１７を参照して、Ｏ２  プラズマの雰囲気中にレジストパターン１１１（図２５）をさらすことにより、レジストパターン１１１を除去し、上層配線１０５の表面を露出させる。このようにして従来のインダクタは製造されている。
【００１９】
【発明が解決しようとする課題】
以上のように構成された従来のインダクタの製造方法においては、まず、製造工程が多いため、どこか１つの工程で欠陥が発生すると、インダクタは不良品となるため、インダクタの製造歩留りが低いという問題があった。
【００２０】
また、インダクタの上層配線１０５の側面が絶縁膜に対して垂直であるため、上層配線１０５をパッシベーション膜などで覆う際に、カバレッジ不良や膜はがれが生じるという問題があった。
【００２１】
そこで、本発明は、上記のような問題を解決するためになされたものであり、製造工程が少なく、上層配線の側面ちが絶縁膜に対して垂直とならないインダクタンスの構造を有する半導体装置およびその製造方法を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】
この発明の半導体装置は、インダクタを有する半導体装置であって、第１の絶縁層と、下層配線層と、第２の絶縁層と、上層配線層とを備えている。
【００２３】
第１の絶縁層は半導体基板の上に形成されている。下層配線層は、第１の絶縁層の表面上に形成されており、第１と第２の端部を有している。第２の絶縁層は第１の絶縁層の表面上に所定のパターンに従って延びるように形成されている。上層配線層は第２の絶縁層の側壁に沿って延在し、下層配線層の第１と第２の端部の双方に導電接続されている。
【００２４】
また、下層配線層と上層配線層はアルミニウムを含むことが好ましい。
さらに、上層配線層は渦巻き状であることが好ましい。
【００２５】
さらにまた、上層配線層は半導体基板から遠ざかるにつれてその幅が狭くなっていることが好ましい。
【００２６】
この発明の半導体装置の製造方法は、インダクタを有する半導体装置の製造方法であって、半導体基板の上に第１の絶縁層を形成する工程と、その第１の絶縁層の表面上に第１と第２の端部を有する下層配線層を形成する工程と、第１の絶縁層の表面上に所定のパターンに従って延びるように第２の絶縁層を形成する工程と、下層配線層に接し、かつ第２の絶縁層を覆うように導電層を形成する工程と、その導電層をエッチバックすることにより、第２の絶縁層の側壁に沿って延在し、下層配線層の第１と第２の端部の双方に導電接続された上層配線層を形成する工程とを備えている。
【００２７】
このように構成された半導体装置の製造方法においては、まず、第１の絶縁層の表面上に所定のパターンに従って延びるように第２の絶縁層を形成する。次に、下層配線層に接しかつ第２の絶縁層を覆うように導電層を形成する。最後に、導電層をエッチバックすることにより、第２の絶縁層の側壁に沿って延在し、下層配線層の第１と第２の端部の双方に導電接続された上層配線層を形成する。
【００２８】
そのため、第２の絶縁層を覆うように導電層を形成し、その導電層の上に形成したレジストパターンに従って導電層を除去することによって上層配線層を形成する従来の製造方法に比べて、製造工程を減らすことができる。
【００２９】
言い換えれば、この発明に従った構造のインダクタを有する半導体装置は、従来より少ない製造工程およびマスク枚数で製造できるため、製造歩留りを向上させることができ、製造コストも安くなる。
【００３０】
また、上層配線層が渦巻き状であれば、インダクタンスをさらに増やすことができる。
【００３１】
さらに、半導体基板から遠ざかるにつれて上層配線層の幅が狭くなっていれば、上層配線層が第２の絶縁層の側壁に傾斜面を形成するため、上層配線層をパッシベーション膜などで覆った場合も、パッシベーション膜などに生じるカバレッジ不良や膜はがれがなくなる。
【００３２】
【発明の実施の形態】
（実施の形態１）
図１は、この発明の実施の形態１のインダクタの平面図である。図２は、図１中のＩＩ−ＩＩ線に沿って見た断面を示す図である。図１、図２を参照して、インダクタ１０は、シリコン基板１と、絶縁膜２と、下層配線３と、絶縁膜４と、上層配線５とを備えている。
【００３３】
シリコン基板１上に絶縁膜２が形成されている。絶縁膜２上に下層配線３が形成されている。下層配線３はアルミニウム合金からなるものである。下層配線３の幅は約１．５μｍである。下層配線３の厚みは約０．５μｍである。絶縁膜２の上に絶縁膜４が渦巻き状に形成されている。絶縁膜４と、絶縁膜２は、ＴＥＯ等を原料としたシリコン酸化膜とＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ  ）またはＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ  ）とにより構成される。絶縁膜４の側壁は絶縁膜２の表面に対してほぼ垂直である。絶縁膜４は下層配線３の一部を覆っている。絶縁膜４の厚みは約３μｍである。
【００３４】
絶縁膜４の側壁に上層配線５が形成されている。上層配線５の幅の最大値は約３μｍである。上層配線５の幅はシリコン基板１から遠ざかるにつれて狭くなっている。上層配線５はアルミニウム合金からなるものである。絶縁膜４が渦巻き状に形成されているため、その側壁に形成された上層配線５も渦巻き状に形成されている。下層配線３の２つの端部に上層配線５が導電接続されている。
【００３５】
次に、図１および図２で示すインダクタの製造方法について、図面に基づいて説明する。
【００３６】
図３〜図７は、図１および図２で示すインダクタの製造工程を示す断面図である。図３を参照して、シリコン基板１上にＴＥＯＳ等を原料としたシリコン酸化膜とＳＯＧからなる絶縁膜２を形成する。絶縁膜２上に幅が約１．５μｍで、厚みが約０．５μｍで、アルミニウム合金からなる下層配線３を形成する。下層配線３を覆うように絶縁膜２上にＣＶＤ法によりＴＥＯＳ等を原料としたシリコン酸化膜とＢＰＳＧからなる絶縁膜６を形成する。回転塗布により絶縁膜６上にレジスト７を形成する。
【００３７】
図４を参照して、露光・現像処理により、レジスト７（図３）を渦巻き形状にパターニングすることによりレジストパターン８を形成する。
【００３８】
図５を参照して、レジストパターン８をマスクとして絶縁膜６（図４）をＣＦ４  ガスによりドライエッチングすることにより、絶縁膜４を形成する。レジストパターン８が渦巻き形状であるため、絶縁膜４も渦巻き形状である。絶縁膜２があまりエッチングされないように、絶縁膜６（図４）のエッチングレートを算出し、そのエッチングレートをもとに時間を設定してエッチングを行なう。
【００３９】
図６を参照して、Ｏ２  プラズマの雰囲気中にレジストパターン８（図５）をさらすことにより、レジストパターン８を除去し、絶縁膜４の表面を露出させる。
【００４０】
図７を参照して、絶縁膜４および下層配線３を覆うように、スパッタリングによりアルミニウム合金からなるアルミニウム膜９を形成する。アルミニウム膜９の厚さは約３μｍである。
【００４１】
図２を参照して、Ｃｌ２  ガスにより、アルミニウム膜９（図７）を全面エッチバックすることにより、上層配線５を形成する。上層配線５の幅の最大値は約３μｍである。このようにして、この発明の実施の形態１のインダクタ１０が形成される。
【００４２】
このように構成されたこの発明の半導体装置の製造方法においては、図７で示す工程において、アルミニウム膜９を形成した後、そのアルミニウム膜９を全面エッチバックすることにより、上層配線５を形成する。そのため、アルミニウム膜を形成し、そのアルミニウム膜の上に形成したレジストパターンに従ってアルミニウム膜をエッチングして、上層配線を形成する従来の方法に比べて、製造工程を削減することができる。
【００４３】
また、図２に示すように、この発明によって形成された上層配線５は、絶縁膜４の側壁をなだらかに覆うような形状となる。そのため、絶縁膜４および上層配線５をパッシベーション膜で覆う場合にも、パッシベーション膜のカバレッジ不良や膜はがれを防ぐことができる。
【００４４】
さらに、上層配線５を渦巻き形状にすることにより、インダクタのインダクタンスを増加させることができる。
【００４５】
（実施の形態２）
図８は、この発明の実施の形態２のインダクタの平面図である。図９は、図８中のＩＸ−ＩＸ線に沿って見た断面を示す図である。図８および図９を参照して、インダクタ３０は、シリコン基板２１と、絶縁膜２２と、下層配線２３と、絶縁膜２４と、上層配線２５とを備えている。
【００４６】
シリコン基板２１上に絶縁膜２２が形成されている。絶縁膜２２の材質としては、ＢＰＳＧ、ＴＥＯＳ等を原料としたシリコン酸化膜が挙げられる。絶縁膜２２の上に下層配線２３が形成されている。下層配線２３の幅は約１．５μｍである。下層配線２３の厚みは約０．５μｍである。下層配線２３は、アルミニウム合金からなるものである。絶縁膜２２上に、厚さが約３μｍで、渦巻き形状の絶縁膜２４が形成されている。絶縁膜２４の材質としては、ＢＰＳＧまたはＳＯＧとＴＥＯＳ等を原料としたシリコン酸化膜とを組合せたものが挙げられる。絶縁膜２４の側壁は絶縁膜２２の表面に対してほぼ垂直である。絶縁膜２４の側壁にアルミニウム合金からなる上層配線２５が形成されている。上層配線２５の幅の最大値は約３μｍである。上層配線２５の幅は、シリコン基板２１から遠ざかるにつれて、狭くなっている。絶縁層２４が渦巻き形状であるため、その側壁に形成される上層配線２５も渦巻き形状である。上層配線２５が下層配線２３の２つの端部に導電接続されている。
【００４７】
図１０〜図１４は、図８および図９で示すインダクタの製造工程を示す断面図である。図１０を参照して、シリコン基板２１上にＢＰＳＧとＴＥＯＳ等を原料としたシリコン酸化膜からなる絶縁膜２２を形成する。絶縁膜２２上に、アルミニウム合金からなり、幅が約１．５μｍで、厚みが約０．５μｍの下層配線２３を形成する。下層配線２３を覆うように、絶縁膜２２上にＳＯＧとＴＥＯＳ等を原料としたシリコン酸化膜からなる絶縁膜２６を形成する。回転塗布により絶縁膜２６上にレジスト２７を形成する。
【００４８】
図１１を参照して、露光・現像処理により、レジスト２７（図１０）を渦巻き形状にパターニングし、レジストパターン２８を形成する。
【００４９】
図１２を参照して、レジストパターン２８をマスクとして絶縁膜２６（図１１）をＣＦ４  ガスによりドライエッチングすることにより、絶縁膜２４を形成する。レジストパターン２８が渦巻き形状であるため、絶縁膜２４も渦巻き形状となる。ここで、絶縁膜２２があまりエッチングされないように、絶縁膜２６（図１１）のエッチングレートを算出し、そのエッチングレートをもとに時間を設定してエッチングを行なう。
【００５０】
図１３を参照して、Ｏ２  プラズマの雰囲気中にレジストパターン２８（図１２）をさらすことにより、レジストパターン２８を除去し、絶縁膜２４の表面を露出させる。
【００５１】
図１４を参照して、絶縁膜２２、下層配線２３および絶縁膜２４を覆うように、スパッタリングによりアルミニウム合金からなるアルミニウム膜２９を形成する。アルミニウム膜２９の厚さは約３μｍである。
【００５２】
図９を参照して、Ｃｌ２  ガスにより、アルミニウム膜２９（図１４）を全面エッチバックすることにより、上層配線２５を形成する。上層配線２５の幅の最大値は約３μｍである。このようにして、インダクタンス３０を形成する。
【００５３】
このように構成されたこの発明の半導体装置の製造方法においては、図１４で示す工程において、アルミニウム膜２９を形成した後、そのアルミニウム膜２９を全面エッチバックすることにより、上層配線２５を形成する。そのため、アルミニウム膜を形成し、そのアルミニウム膜上に形成したレジストパターンに従ってアルミニウム膜を除去し、上層配線を形成する従来の製造方法に比べて、製造工程を減らすことができる。
【００５４】
また、図９に示すように、上層配線２５は、絶縁膜２４の側壁を覆うようななだらかな形状となっている。そのため、絶縁膜２４および上層配線２５をパッシベーション膜で覆った場合にも、パッシベーション膜のカバレッジ不良や膜はがれを防ぐことができる。
【００５５】
さらに、上層配線２５を渦巻き形状にすることにより、インダクタのインダクタンスを増やすことができる。
【００５６】
以上、この発明の実施の形態について説明したが、これら実施の形態は、さまざまなに変形可能である。たとえば、図５および図１２で示す工程において、絶縁膜２および絶縁膜２２がエッチングされることを防ぐために、絶縁膜２および絶縁膜２２を窒化膜（Ｓｉ３  Ｎ４  ）で形成することも可能である。また、上層配線５および上層配線２５は角形の渦巻き形状としたが、丸形の渦巻き形状としてもよい。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００５８】
【発明の効果】
この発明の製造方法においては、従来の製造方法と比べて、製造工程を削減することができる。また、この発明の半導体装置は、従来より少ない工程で製造できるため、製造歩留りを向上させることができる。
【００５９】
また、配線層を覆う絶縁層のカバレッジ不良や膜はがれを防ぐことができる。
さらに、インダクタのインダクタンスを増やすことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１のインダクタを示す平面図である。
【図２】図１中のＩＩ−ＩＩ線に沿って見た断面を示す図である。
【図３】この発明の実施の形態１のインダクタの製造方法の第１工程を示す断面図である。
【図４】この発明の実施の形態１のインダクタの製造方法の第２工程を示す断面図である。
【図５】この発明の実施の形態１のインダクタの製造方法の第３工程を示す断面図である。
【図６】この発明の実施の形態１のインダクタの製造方法の第４工程を示す断面図である。
【図７】この発明の実施の形態１のインダクタの製造方法の第５工程を示す断面図である。
【図８】この発明の実施の形態２のインダクタを示す平面図である。
【図９】図８中のＩＸ−ＩＸ線に沿って見た断面を示す図である。
【図１０】この発明の実施の形態２のインダクタの製造方法の第１工程を示す断面図である。
【図１１】この発明の実施の形態２のインダクタの製造方法の第２工程を示す断面図である。
【図１２】この発明の実施の形態２のインダクタの製造方法の第３工程を示す断面図である。
【図１３】この発明の実施の形態２のインダクタの製造方法の第４工程を示す断面図である。
【図１４】この発明の実施の形態２のインダクタの製造方法の第５工程を示す断面図である。
【図１５】ＬＮＡ回路を示す回路図である。
【図１６】従来のインダクタを示す平面図である。
【図１７】図１６中のＸＶＩＩ−ＸＶＩＩ線に沿って見た断面を示す図である。
【図１８】従来のインダクタの製造方法の第１工程を示す断面図である。
【図１９】従来のインダクタの製造方法の第２工程を示す断面図である。
【図２０】従来のインダクタの製造方法の第３工程を示す断面図である。
【図２１】従来のインダクタの製造方法の第４工程を示す断面図である。
【図２２】従来のインダクタの製造方法の第５工程を示す断面図である。
【図２３】従来のインダクタの製造方法の第６工程を示す断面図である。
【図２４】従来のインダクタの製造方法の第７工程を示す断面図である。
【図２５】従来のインダクタの製造方法の第８工程を示す断面図である。
【符号の説明】
１、２１  シリコン基板、２、４、６、２２、２４、２６  絶縁膜、３、２３下層配線、５、２５  上層配線、９、２９  アルミニウム膜、１０、３０  インダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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