(57)【特許請求の範囲】
【請求項１】
予め設定された１符号周期の１／Ｎ（Ｎ＝ｍ×ｎ；ｍ，ｎは正整数且つｎは２以上）倍の周期を有する基準クロックを１／ｎ分周してなる生成クロックの位相を、１符号内の特定タイミングにて必ず信号レベルが反転する符号にて符号化された処理対象信号の位相に同期させるため、前記生成クロック及び前記処理対象信号の各エッジタイミングに基づいて位相比較を行い、該位相比較の結果に従って、前記生成クロックを前記基準クロック単位で位相補正するクロック同期補正方法において、
前記位相比較を２符号周期毎に１回行い、該位相比較の結果が不一致である場合に前記位相補正を行うことを特徴とするクロック同期補正方法。
【請求項２】
１符号内の特定タイミングにて必ず信号レベルが反転する符号にて符号化された処理対象信号を処理する際に必要な該処理対象信号に同期したクロックを生成する同期クロック生成装置であって、
予め設定された１符号周期の１／Ｎ（Ｎ＝ｍ×ｎ；ｍ，ｎは正整数且つｎは２以上）倍の周期を有する基準クロックにより駆動されるカウンタと、
該カウンタのカウント値に従って、前記基準クロックを１／ｎ分周してなる生成クロックを生成するクロック生成手段と、
前記処理対象信号のエッジを検出するエッジ検出手段と、
前記カウンタのカウント値が１符号周期に相当した第１カウント値となる予想タイミングと、前記変化点検出手段にてエッジが検出される検出タイミングとを比較する位相比較手段と、
該位相比較手段での比較の結果、両タイミングが一致した場合、前記カウンタのカウント値が２符号周期に相当する第２カウント値を越えた時点で前記カウンタをリセットし、前記検出タイミングが前記予想タイミング以前の前方期間内のタイミングと一致した場合、予め設定された補正値だけ前記第２カウント値より小さい減カウント値を越えた時点で前記カウンタをリセットし、前記検出タイミングが前記予想タイミング以後の後方期間内のタイミングと一致した場合、前記第２カウント値より前記補正値だけ大きい増カウント値を越えた時点で前記カウンタをリセットするリセット手段と、
を備えることを特徴とする同期クロック生成装置。
【請求項３】
１符号内の特定タイミングにて必ず信号レベルが反転する符号にて符号化された処理対象信号を処理する際に必要な該処理対象信号に同期したクロックを生成する同期クロック生成装置であって、
予め設定された１符号周期の１／Ｎ（Ｎ＝ｍ×ｎ；ｍ，ｎは正整数且つｎは２以上）倍の周期を有する基準クロックにより駆動されるカウンタと、
該カウンタのカウント値に従って、前記基準クロックを１／ｎ分周してなる生成クロックを生成するクロック生成手段と、
前記処理対象信号のエッジを検出するエッジ検出手段と、
前記カウンタのカウント値が１符号周期に相当した第１カウント値となる予想タイミングと、前記変化点検出手段にてエッジが検出される検出タイミングとを比較する位相比較手段と、
該位相比較手段での比較の結果、前記検出タイミングが前記予想タイミング以前の前方期間内のタイミングと一致した場合にダウンカウントされ、前記検出タイミングが前記予想タイミング以後の後方期間内のタイミングと一致した場合にアップカウントされるアップダウンカウンタと、
該アップダウンカウンタのカウント値が予め設定された正の規定値に達した場合には、前記カウンタのカウント値が２符号周期に相当する第２カウント値より予め設定された補正値だけ大きい増カウント値を越えた時点で前記カウンタ及び前記アップダウンカウンタをリセットし、前記アップダウンカウンタのカウント値が予め設定された負の規定値に達した場合には、前記カウンタのカウント値が前記第２カウント値より前記補正値だけ小さい減カウント値を越えた時点で前記カウンタ及び前記アップダウンカウンタをリセットし、それ以外の場合には、前記第２カウント値を越えた時点で前記カウンタをリセットするリセット手段と、
を備えることを特徴とする同期クロック生成装置。
【請求項４】
それぞれが請求項２又は請求項３記載の同期クロック生成装置からなり、一方に前記基準クロック、他方に該基準クロックを反転させた反転基準クロックが供給される一対の同期クロック生成部と、
各同期クロック生成部にて行われる位相補正の種類に応じて、前記一対の同機クロック生成部がそれぞれ生成する生成クロックのいずれかを選択して出力するクロック選択手段と、
を備えることを特徴とする同期クロック生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準クロックを分周してなる生成クロックの位相を、１符号内の特定タイミングにて必ず信号レベルが反転する符号により符号化された処理対象信号の位相に同期させるために、生成クロックの位相を補正するクロック同期補正方法、及び同期クロック生成装置に関する。
【０００２】
【従来の技術】
従来より、デジタル信号をベースバンド伝送する通信系においては、送信信号波形と伝送路の帯域との整合性やタイミング抽出の容易性等の伝送特性上の要求条件を満たすために、送信側では、ＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ−Ｚｅｒｏ  ）符号にて表されたデジタル信号を、上述の要求条件を満たすような伝送路符号に変換（エンコード）して送信し、受信側では伝送路符号で表された受信データを、元のＮＲＺ符号に変換（デコード）することが行われている。
【０００３】
また、受信側では、受信データのデコードやデコードされたＮＲＺ符号の処理に用いるため、伝送路符号からタイミング情報を抽出して、この抽出されたタイミング情報に基づいて受信データに同期したクロックを生成することも行われている。
【０００４】
このようなタイミング情報を多く含む伝送路符号として、１符号内の決められた箇所にて必ず信号レベルが反転するようにされたマンチェスタ符号，ＦＭ０符号，ＦＭ１符号等が知られている。即ち、これら伝送路符号の信号レベルが反転するエッジがタイミング情報として用いられるのである。
【０００５】
また、受信側にて、伝送路符号に符号化されている受信信号のエッジを検出して、受信データに同期したクロックを生成する方法の一つとして、伝送路符号の１符号周期の１／２ｍ  倍（通常、ｍ＝３〜５程度）の周期を有する基準クロックを用い、この基準クロックを分周することにより受信信号に同期したクロックを生成する同期クロック生成装置が知られている。この装置は、生成クロックのエッジタイミングと受信信号のエッジを検出してなるエッジ検出信号のタイミングとを比較し、これらが一致するように生成クロックの位相を基準クロック単位で調整するようにされている。
【０００６】
なお、この種の同期クロック生成装置を用いる場合、通常、送信側での符号化及び受信側での復号化に用いるクロックは、いずれも水晶発振器を用いて生成され、送受間におけるクロック周波数のずれが数十ｐｐｍ程度と極めて小さくなるようにされている。このため、受信側に設けられる同期クロック生成装置は、発振周波数の調整を行うことなく、基準クロックを分周してなる生成クロックの位相調整を行うだけで、受信信号に同期したクロックを簡単に生成することができるのである。
【０００７】
ここで、同期クロック生成装置の動作を、信号レベルが符号の中央にてロウレベルからハイレベルに変化する符号をビットデータ‘０’に対応させ、逆にハイレベルからロウレベルに変化する符号をビットデータ‘１’に対応させたマンチェスタ符号を伝送路符号として用いる場合について具体的に説明する。但し、ここでは、基準クロックを１／８分周したものを受信クロックとし、この受信クロックの周期が１符号周期と一致するものとする。
【０００８】
即ち、受信信号と受信クロックとの間に位相ずれが生じた場合、それぞれの信号レベルが変化するエッジタイミングを比較（位相比較）した結果、図９（ａ）に示すように、受信信号に対して受信クロックの位相が進んでいれば、受信クロックの次のエッジタイミングを、本来のタイミングより基準クロックの１クロック分だけ遅らせるように位相補正し、逆に、図９（ｂ）に示すように、受信信号に対して受信クロックの位相が遅れていれば、受信クロックの次のエッジタイミングを、本来のタイミングより基準クロックの１クロック分だけ早めるように位相補正する。これにより、位相補正後の受信信号及び受信クロックのエッジタイミングが一致し、位相ずれは解消されることになる。
【０００９】
【発明が解決しようとする課題】
ところで、受信信号の信号波形は、伝送によって減衰と歪みを受け、特に信号レベルが急峻に変化するエッジ部分になまりが生じる。このなまった波形を波形整形（２値化）する際に適当なしきい値が用いられないと、２値信号の一方の信号レベルが広がり、その分だけ他方のレベルが狭くなるような歪みを生じ、受信信号における各符号のデューティ比が１／２から外れたものとなる。
【００１０】
そして、このような歪みを受けた受信信号では、位相ずれが生じているわけではないため、本来、位相補正を行う必要がないのであるが、受信信号と受信クロックとの間に、エッジタイミングのずれが生じてしまうため、無意味な同期補正が繰り返されてしまうという問題があった。
【００１１】
即ち、図１０（ａ）に示すように、受信信号が、波形歪みを受けることにより、本来のエッジタイミングより早く立ち上がり、遅く立ち下がるような波形（以下単に「歪み波形」という）となっている場合、受信クロックに対して上述のような位相補正を行うと、図１０（ｂ）に示すように、立ち下がりエッジが含まれた区間では、受信クロックの位相が進んでいると判断されるため、受信クロックが本来のタイミングより基準クロックの１クロック分だけ遅れるように位相補正され、続く立ち上がりエッジが含まれた区間では、逆に受信クロックの位相が遅れていると判断されるため、受信クロックが本来のタイミングより基準クロックの１クロック分だけ早まるように補正される。つまり、この時点で最初の位相補正がされていない状態に戻るため、以下、同様の位相補正が無意味に繰り返されることになるのである。
【００１２】
また、図１０（ｂ）に示すように、ある区間にて、立ち下がりエッジを受信クロックのエッジに一致させるような位相補正を行うと、続く区間では、受信信号の立ち上がりエッジに対して、基準クロック２個分だけ受信クロックの位相が遅れることになる。つまり、波形歪みの影響を受けたエッジに基づいて位相補正を行うと、却って位相ずれを生じさせてしまうことになり、同期エラーが発生し易くなってしまうという問題もあった。
【００１３】
例えば、マンチェスタ符号のデコードを行う場合、通常、１符号内の前半部分及び後半部分の信号レベルをサンプリングする必要があり、受信クロックの２倍の周波数を有するデコード用のクロックにて各部分の中心にてサンプリングを行うとすると、受信信号に対するデコード用のクロックの位相ずれの許容量は１／４符号周期以下となる。
【００１４】
そして、基準クロック８個分が１符号周期に相当する場合には、基準クロック２個分が１／４符号周期に相当するため、波形歪みに対して位相補正が行われ、例えば基準クロックの１クロック分のずれが生じた場合には、実際の位相ずれに対する許容量が１／４符号周期から１／８符号周期に半減してしまい、また２クロック分のずれが生じた場合には、位相ずれを許容できない状態となってしまうのである。
【００１５】
本発明は、上記問題点を解決するために、同期させるべき処理対象信号が歪みを受けている場合に、生成クロックに対して無意味な位相補正や有害な位相補正が施されることのないクロック同期補正方法及び同期クロック生成装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するための発明である請求項１記載のクロック同期補正方法では、基準クロックが、予め設定された１符号周期の１／Ｎ（Ｎ＝ｍ×ｎ；ｍ，ｎは正整数且つｎは２以上）倍の周期を有している。つまり、基準クロックを１／ｎ分周してなる生成クロックは、任意のエッジから１符号周期後のタイミングに必ずエッジが存在する。
【００１７】
また、この生成クロックを同期させるべき処理対象信号は、１符号内の特定タイミングにて必ず信号レベルが反転する符号にて符号化されたものが用いられる。
そして、生成クロックと処理対象信号との位相関係を調べるために、生成クロック及び処理対象信号の各エッジタイミングに基づいて位相比較を行うが、本発明では、この位相比較を２符号周期毎に１回行い、その位相比較の結果が不一致である場合に、基準クロック単位で位相補正を行う。
【００１８】
つまり、処理対象信号が歪みを受けて上述の歪み波形（図１０（ａ）参照）を有している場合、隣接するエッジ同士のエッジ間隔は１符号周期と一致しなくなるが、１つ間をおいたエッジ同士のエッジ間隔は２符号周期と一致したものとなる。
【００１９】
これは、処理対象信号が歪みを受けた場合、デューティが変化するだけであるため、着目した期間中にハイレベルとロウレベルとが出現すれば歪みが相殺されることになる。そして、１符号周期の特定タイミングにて必ず信号レベルが反転する符号（例えばマンチェスタ符号）では、どのようなビット列を符号化したとしても、任意の２符号周期の間には、必ずハイレベル及びロウレベルの両方が出現するため、この符号により符号化された処理対象信号は、歪みを受けた場合でも、位相ずれが生じていない限り、任意のエッジから２符号周期後のタイミングにエッジが存在することになる。
【００２０】
従って、本発明によれば、処理対象信号が歪みを受けている場合、歪んだエッジタイミングに生成クロックの位相がロックされることになるものの、以後、この歪みの影響によって無駄な位相補正が繰り返されてしまうことを確実に防止できる。
【００２６】
次に請求項２記載の同期クロック生成装置では、予め設定された１符号周期の１／Ｎ（Ｎ＝ｍ×ｎ；ｍ，ｎは正整数且つｎは２以上）倍の周期を有する基準クロックにより駆動されるカウンタを備えており、このカウンタのカウント値に従って、クロック生成手段が、基準クロックを１／ｎ分周してなる生成クロックを生成する。
【００２７】
また、エッジ検出手段が、１符号内の特定タイミングにて必ず信号レベルが反転する符号にて符号化された処理対象信号のエッジを検出し、位相比較手段が、カウンタのカウント値が１符号周期に相当した第１カウント値となる予想タイミング、即ち現生成クロックのエッジタイミングと、変化点検出手段にてエッジが検出される検出タイミングとを比較する。
【００２８】
そして、リセット手段は、位相比較手段での比較の結果、両タイミングが一致した場合、即ち位相が一致しており位相補正を行う必要がない場合には、カウンタのカウント値が２符号周期に相当する第２カウント値を越えた時点でカウンタをリセットする。
【００２９】
また、リセット手段は、位相比較手段での比較の結果、検出タイミングが予想タイミング以前の前方期間内のタイミングと一致した場合、即ち、処理対象信号に対して生成クロックの位相が遅れている場合には、カウンタのカウント値が、第２カウント値より予め設定された補正値だけ小さい減カウント値を越えた時点でカウンタをリセットする。
【００３０】
更に、リセット手段は、検出タイミングが予想タイミング以後の後方期間内のタイミングと一致した場合、即ち、処理対象信号に対して生成クロックの位相が進んでいる場合には、カウンタのカウント値が、第２カウント値より補正値だけ大きい増カウント値を越えた時点でカウンタをリセットする。
【００３１】
つまり、カウンタのリセット後、１符号周期が経過した時点で位相比較を行い、その結果に基づいて、更に１符号周期を経過後に行うリセットのタイミングを変化させており、換言すれば、位相比較を２符号周期毎に１回行い、その位相比較の結果が不一致である場合に基準クロック単位で位相補正を行う請求項１記載の方法を実現するようにされている。
【００３２】
従って、本発明の同期クロック生成装置によれば、請求項１記載の発明と同様の効果を得ることができる。
また次に、請求項３記載の同期クロック生成装置では、請求項２記載の装置と同様のカウンタ、クロック生成手段、エッジ検出手段、位相比較手段に加えて、位相比較手段での比較の結果、検出タイミングが予想タイミング以前の前方期間内のタイミングと一致した場合にダウンカウントされ、検出タイミングが予想タイミング以後の後方期間内のタイミングと一致した場合にアップカウントされるアップダウンカウンタを備えている。
【００３３】
そして、リセット手段は、アップダウンカウンタのカウント値が予め設定された正の規定値に達した場合には、処理対象信号に対して生成クロックの位相が進んでいるものとして、カウンタのカウント値が２符号周期に相当する第２カウント値より補正値だけ大きい増カウント値を越えた時点でカウンタをリセットする。
【００３４】
また、アップダウンカウンタのカウント値が予め設定された負の規定値に達した場合には、処理対象信号に対して生成クロックの位相が遅れているものとして、カウンタのカウント値が第２カウント値より補正値だけ小さい減カウント値を越えた時点でカウンタをリセットする。
【００３５】
更に、それ以外の場合には、位相補正を行う必要がないものとして、カウンタのカウント値が第２カウント値を越えた時点でカウンタをリセットする。
つまり、位相比較の結果に基づいて、そのずれ量をアップダウンカウンタにて積算し、積算値（カウント値）が規定値に達した場合に、基準クロック単位で位相補正を行っている。
例えば、処理対象信号に対して生成クロックが進むような位相ずれが生じた場合（図８（ａ）参照）や、逆に処理対象信号に対して生成クロックが遅れるような位相ずれが生じた場合（図８（ｂ）参照）には、位相比較を行う毎に、同じ位相ずれ（ずれ量＋１又は−１）が検出されるため積算値が増大して規定値（図１０では±３）に達するため、位相補正が実行されることになる。
一方、処理対象信号に歪みが生じている場合には、図８（ｃ）に示すように、位相比較を行う毎に、逆方向の位相ずれが交互に検出されるため、積算値は規定値を越えることがなく、位相補正が実行されないことになる。
このように、本発明の同期クロック生成装置によれば、処理対象信号に歪みが生じている場合に、歪みの影響によって位相補正が行われてしまうことを確実に防止できる。
【００３６】
しかも、何等かの原因により、処理対象信号の歪の影響を受けたエッジタイミングと生成クロックのエッジタイミングとが一致した状態となったとしても、その場合には、歪みが集中するエッジのみで位相ずれが検出され積算値が増大するため、結果的に、歪みが各符号周期に均等に分配される方向に位相補正が行われることになる。
従って、本発明の同期クロック生成装置によれば、生成クロックに、歪みの影響が部分的に集中してしまうことがなく、位相ずれの許容量を必要以上に低下させてしまうことがないため、処理対象信号に対するデコード等の処理を精度よく行うことができる。
なお、位相ずれがある場合には、直ちに位相補正を行った方がよいことは言うまでもないが、処理対象信号及び基準クロックのいずれもが水晶発振器の出力に基づいて生成されている場合、両者の周波数誤差（位相ずれ）は、せいぜい１００ｐｐｍ程度であるため、数ビット程度補正が遅れたとしても、その影響は殆ど無視し得る程度である。但し、このような補正の遅れが無視できない場合には、処理対象信号をシフトレジスタに保持しておき、位相ずれが検出された場合には数ビット分遡って位相補正を施すようにしてもよい。
また、位相比較結果とダウンカウント及びアップカウントとの関係は、当然、反対に設定してもよい。
ところで、基準クロックの周波数は高いほど、処理対象信号に対して生成クロックの位相を精度よく一致させることができ、また位相ずれに対する許容量を大きく確保することができるが、回路の動作周波数の制限等から、基準クロックとして使用できるクロック周波数にも限界がある。
【００３７】
そこで、請求項４記載の同期クロック生成装置のように、一対の同期クロック生成部のそれぞれが、請求項２又は請求項３記載の同期クロック生成装置からなり、一方に前記基準クロック、他方に該基準クロックを反転させた反転基準クロックを供給して動作させ、クロック選択手段が、各同期クロック生成部にて行われる位相補正の種類に応じて、前記一対の同機クロック生成部がそれぞれ生成する生成クロックのいずれかを選択して出力するように構成してもよい。
【００３８】
即ち、各同期クロック生成部を、基準クロックと反転基準クロックとで動作させることにより、同じ処理対象信号に対して各同期クロック生成部がそれぞれ生成する生成クロックは、基準クロックの半クロック分だけ互いに位相のずれたものとなる。
【００３９】
そして、位相補正が行われた際に、補正実行側或いは補正非実行側のいずれの生成クロックを選択すべきかは、位相補正の種類（遅れ補正／進み補正）及び回路構成によって異なってくるため、これらの条件に応じて、処理対象信号の位相とのずれがより小さくなる側の生成クロックを適宜決定すればよい。
【００４０】
この場合、基準クロックの半周期単位で、生成クロックの位相が制御されることになるため、過剰な補正により、位相ずれに対する許容量が大幅に低下してしまうことを防止できる。
また、本発明の同期クロック生成装置によれば、基準クロック単位で生成クロックの位相を制御する請求項２又は請求項３記載の装置と比較して、同じ周波数の基準クロックを用いるのであれば２倍の精度を実現でき、また、同じ精度を実現するのであれば、基準クロックの周波数を半分に低下させることができるため、安価かつ容易に装置を作製できる。
【００４１】
【発明の実施の形態】
以下に本発明の実施形態を図面と共に説明する。
［第１実施形態］
図１は、本発明が適用された第１実施形態のデコーダの全体構成図である。
【００４２】
なお、本実施形態のデコーダ２は、マンチェスタ符号に符号化されたデジタル信号をＮＲＺ符号に復号化するものであり、伝送路等を介して受信された受信信号ＤＩ、及び水晶発振器の出力を分周することにより生成された基準クロックＦＣＫを入力とし、受信信号ＤＩを復号してなるデジタル信号ＤＯ、これに同期した受信クロックＲＣＫ（ＮＲＺ符号の中央が立ち上がりエッジとなる）、及び同期エラーが生じた場合にアクティブとなるエラー信号ＥＲＲを出力するように構成されている。
【００４３】
なお、基準クロックＦＣＫの周期は、受信信号ＤＩを構成するマンチェスタ符号の１符号周期の１／１６倍に設定されている。また、受信信号ＤＩは、その送信元にて、水晶発振器の出力を分周することにより生成された送信クロックを用いて生成されるものとする。
【００４４】
図１に示すように、本実施形態のデコーダ２は、入力された受信信号ＤＩを基準クロックＦＣＫを用いてサンプリングすると共に、デジタル信号ＤＩに重畳されたノイズの除去を行うフィルタ回路１０と、フィルタ回路１０の出力を基準クロックＦＣＫのタイミングでラッチするフリップフロップ（ＦＦ）回路１２と、ＦＦ回路１４ａ及び排他的論理和（ＸＯＲ）回路１４ｂからなり、ＦＦ回路１２の出力であるサンプリング信号ＳＤの立ち上がり及び立ち下がりの両エッジを検出し、基準クロックＦＣＫの１クロックの間アクティブとなるエッジ検出信号ＤＩＦ（図２参照）を出力するエッジ検出回路１４と、エッジ検出信号ＤＩＦ及び基準クロックＦＣＫに基づき、エッジ検出信号ＤＩＦに同期したデコードクロックＤＣＫ及び反転受信クロックＲＲＣＫ（図２参照）を生成するクロック生成回路１６と、反転受信クロックＲＲＣＫを反転させ、受信クロックＲＣＫとして出力する反転回路１８とを備えている。
【００４５】
フィルタ回路１０は、３段のシフトレジスタ（図示せず）を備えており、図２に示すように、初段のレジスタにて受信信号ＤＩを基準クロックＦＣＫのタイミングでサンプリングすると共に、そのサンプリングした信号レベルを、基準クロックＦＣＫに従って順次シフトする。従って、マンチェスタ符号では、信号レベルが反転する符号の前半と後半とでそれぞれ８回ずつ、符号当たり合計１６回のサンプリングが行われることになる。
【００４６】
また、フィルタ回路１０は、シフトレジスタの各段にラッチされた３つの信号レベルに基づき多数決によって出力する信号レベルを決定する多数決回路（図示せず）を備えている。そして、この多数決回路にて決定された信号レベルが、フィルタ回路１０の出力として、基準クロックＦＣＫに従って順次出力される。また、図２中のＫ区間に示すように、誤った信号レベル（斜線で示されたデータＢ）が混入したとしても、多数決回路の作用により除去されることになる。
【００４７】
なお、図２において、エッジ検出信号ＤＩＦが点線となっている部分は、符号の境界を表しており、‘１１’又は‘００’のように同じ値を表す符号が続く場合には、符号の境界で信号レベルが反転するためハイレベルとなり、‘１０’又は‘０１’のように異なる値を表す符号が続く場合には、符号の境界で信号レベルが反転しないためロウレベルとなることを表している。
【００４８】
また、本実施形態のデコーダ２は、基準クロックＦＣＫを反転させた反転基準クロックを生成する反転回路２０と、ＦＦ回路１２からのサンプリング信号ＳＤを、反転回路２０からの反転基準クロックのタイミングでラッチするＦＦ回路２２と、ＦＦ回路２２の出力であるサンプリング信号ＳＤＨをデコードクロックＤＣＫに従ってＮＲＺ符号に復号化するデコード回路２４と、デコード回路２４からの出力を、クロック生成回路１６からの反転受信クロックＲＲＣＫにてラッチするＦＦ回路２６とを備えており、ＦＦ回路２６の出力がＮＲＺ符号に復号化されたデジタル信号ＤＯとして出力される。
【００４９】
デコード回路２４は、サンプリング信号ＳＤＨをデコードクロックＤＣＫに従ってラッチするＦＦ回路２４ａ，ＦＦ回路２４ａの出力をデコードクロックＤＣＫに従ってラッチするＦＦ回路２４ｂ，ＦＦ回路２４ａの出力がロウレベル且つＦＦ回路２４ｂの出力がハイレベルの時に出力がハイレベルとなる論理積（ＡＮＤ）回路２４ｃからなる。
【００５０】
そして、デコード回路２４は、図２に示すように、サンプリング信号ＳＤＨを、デコードクロックＤＣＫにより、各符号の前半のほぼ中心及び後半のほぼ中心のタイミングでサンプリングし、サンプリング信号ＳＤＨの信号レベルが、ハイレベルからロウレベルに変化した場合に、これを‘１’にデコードし、それ以外の場合は全て‘０’にデコードして出力する。
【００５１】
なお、デコード回路２４の出力は、デコード回路２４を構成するＦＦ回路２４ａ，２４ｂに同一符号の前半と後半とが揃うタイミングで、反転受信クロックＲＲＣＫにより、ＦＦ回路２６にラッチされる。
次に、図３は、本発明の主要部であるクロック生成回路１６の構成を表すブロック図である。
【００５２】
図３に示すように、クロック生成回路１６は、当該クロック生成回路１６の内部にて生成されるリセット信号ＲＳＴによりカウント値がゼロクリアされ、基準クロックＦＣＫに従ってカウント値がカウントアップされるカウンタ３０と、カウンタ３０のカウント値が、３，７，１１〜１９，２３，２７，３０〜３２の場合に、それぞれ基準クロックＦＣＫの１クロックの間だけアクティブとなるタイミング信号Ｎ３，Ｎ７，Ｎ１１〜Ｎ１９，Ｎ２３，Ｎ２７，Ｎ３０〜Ｎ３２を生成するタイミング生成回路３２とを備えている。
【００５３】
また、クロック生成回路１６は、タイミング信号Ｎ３，Ｎ１１，Ｎ１９，Ｎ２７に従ったタイミングで立ち上がり、タイミング信号Ｎ７，Ｎ１５，Ｎ２３及びリセット信号ＲＳＴに従ったタイミングで立ち下がるデコードクロックＤＣＫ（図４参照，以下同様）を生成するＤＣＫ生成回路３４と、タイミング信号Ｎ７，Ｎ２３に従ったタイミングで立ち上がり、タイミング信号Ｎ１５及びリセット信号ＲＳＴに従ったタイミングで立ち下がる反転受信クロックＲＲＣＫを生成するＲＲＣＫ生成回路３６とを備えている。
【００５４】
なお、タイミング信号に従ったタイミングとは、タイミング信号のアクティブ中における基準クロックの立ち上がりタイミングのことを表す。但し、図４では、基準クロックの立ち上がりタイミングでタイミング信号が変化するように示されているが、実際には、回路の遅延により、基準クロックに対してタイミング信号の方が遅延したものとなり、例えばタイミング信号Ｎ３に従ったタイミングとは、カウント値３及び４の間の基準クロックの立ち上がりタイミングとなる。
【００５５】
また、クロック生成回路１６は、タイミング信号Ｎ１５がアクティブである間にエッジ検出信号ＤＩＦがアクティブに変化するとアクティブとなる保持信号Ｊｋ、タイミング信号Ｎ１１〜Ｎ１４のいずれかがアクティブである間（以下「前方期間」ともいう）にエッジ検出信号ＤＩＦがアクティブに変化するとアクティブとなるダウン信号Ｊｄ、タイミング信号Ｎ１６〜Ｎ１９のいずれかがアクティブである間（以下「後方期間」ともいう）にエッジ検出信号ＤＩＦがアクティブに変化するとアクティブとなるアップ信号Ｊｕを生成する位相比較回路３８を備えている。
【００５６】
但し、保持信号Ｊｋ，ダウン信号Ｊｄ，アップ信号Ｊｕは、いずれもタイミング信号Ｎ７に従ったタイミングで非アクティブとなるようにされている。
更に、クロック生成回路１６は、保持信号Ｊｋがアクティブの場合には、タイミング信号Ｎ３１に従ったタイミングでアクティブとなり、ダウン信号Ｊｄがアクティブの場合には、タイミング信号Ｎ３０に従ったタイミングでアクティブとなり、アップ信号Ｊｕがアクティブの場合には、タイミング信号Ｎ３２に従ったタイミングでアクティブとなるリセット信号ＲＳＴを生成すると共に、保持信号Ｊｋ，ダウン信号Ｊｄ，アップ信号Ｊｕのいずれもが非アクティブである場合に、タイミング信号Ｎ２３に従ったタイミングでアクティブとなり、その後最初のエッジ検出信号ＤＩＦに従ったタイミングで非アクティブに戻るエラー信号ＥＲＲを生成する生成するリセット信号生成回路４０を備えている。
【００５７】
このように構成されたクロック生成回路１６では、タイミング信号Ｎ１５が、本発明における予想タイミングに相当し、このタイミング信号Ｎ１５がアクティブである間にエッジ検出信号ＤＩＦがアクティブに変化した場合には、クロックＤＣＫ，ＲＲＣＫは位相ずれを起こしていないものとして、図４中に実線にて示すように、保持信号Ｊｋがアクティブとなり、タイミング信号Ｎ３１に等しいリセット信号ＲＳＴが生成される。このリセット信号ＲＳＴのタイミングに従って、カウンタ３０のカウント値がクリアされると共に、ＤＣＫ生成回路３４及びＲＲＣＫ生成回路３６がリセットされることにより、クロックＤＣＫ，ＲＣＫの位相は現状のまま維持されることになる。
【００５８】
また、前方期間（Ｎ１１〜Ｎ１４）内にエッジ検出信号ＤＩＦがアクティブに変化した場合には、クロックＤＣＫ，ＲＣＫの位相は遅れているものとして、図４中一点鎖線にて示すように、ダウン信号Ｊｄがアクティブとなり、通常より１クロックだけ早いタイミング信号Ｎ３０に等しいリセット信号ＲＳＴが生成される。このリセット信号ＲＳＴのタイミングに従って、カウンタ３０のカウント値がクリアされると共に、ＤＣＫ生成回路３４及びＲＲＣＫ生成回路３６がリセットされることにより、クロックＤＣＫ，ＲＣＫの位相が基準クロックＦＣＫの１クロック分だけ進むことになる。
【００５９】
また、後方期間（Ｎ１６〜Ｎ１９）内にエッジ検出信号ＤＩＦがアクティブに変化した場合には、クロックＤＣＫ，ＲＣＫの位相が進んでいるものとして、図４中二点鎖線にて示すように、アップ信号Ｊｕがアクティブとなり、通常より１クロックだけ遅いタイミング信号Ｎ３２に等しいリセット信号ＲＳＴが生成される。このリセット信号ＲＳＴのタイミングに従って、カウンタ３０のカウント値がクリアされると共に、ＤＣＫ生成回路３４及びＲＲＣＫ生成回路３６がリセットされることにより、クロックＤＣＫ，ＲＣＫの位相が基準クロックＦＣＫの１クロック分だけ遅れることになる。
【００６０】
一方、タイミング信号Ｎ１１〜Ｎ１９のいずれかがアクティブである間に、エッジ検出信号ＤＩＦがアクティブに変化しなかった場合には、同期エラーであるとして、タイミング信号Ｎ２３に従ったタイミングでエラー信号ＥＲＲがアクティブとなり、その後、エッジ検出信号ＤＩＦがアクティブに変化した時点で、リセット信号ＲＳＴが送出されると共に、エラー信号ＥＲＲが解除される。
【００６１】
つまり、受信信号とクロックＤＣＫ，ＲＲＣＫ（ＲＣＫ）との間に位相ずれが生じた場合、図５（ａ）に示すように、受信信号に対してクロックＤＣＫ，ＲＲＣＫの位相が進んでいれば、位相比較を行った１符号周期後のエッジタイミングが、本来のタイミングより基準クロックの１クロック分だけ遅れるように変化し、逆に、図５（ｂ）に示すように、受信信号に対してクロックＤＣＫ，ＲＲＣＫの位相が遅れていれば、位相比較を行った１符号周期後のエッジタイミングが、本来のタイミングより基準クロックの１クロック分だけ早まるように変化し、その結果、位相補正後の受信信号及びクロックＤＣＫ，ＲＲＣＫのエッジタイミングが一致して、位相ずれは解消されることになる。
【００６２】
また、受信信号が波形歪みを受けている場合、図５（ｃ）に示すように、立ち下がりエッジで位相比較が行われたとすると、ここではクロックＤＣＫ，ＲＲＣＫの位相が遅れていると判断されるため、その１符号周期後のエッジタイミングが、本来のタイミングより基準クロックの１クロック分だけ遅れるように変化する。以後、最初の位相比較から、２符号周期毎に位相比較が行われるが、位相比較が行われるタイミングの間には、ロウレベルとハイレベルとが１回ずつ存在しているため、歪みの影響が相殺されることになる。つまり、位相比較のタイミングでは、歪みの影響によるエッジタイミングのずれが生じてしまうことがなく、従って、無駄な位相補正が繰り返し行われることがない。
【００６３】
以上説明したように、本実施形態のデコーダ２においては、基準クロックＦＣＫによりカウンタ３０を動作させ、このカウンタ３０のカウント値に基づいて生成されるタイミング信号に従ってクロックＤＣＫ，ＲＲＣＫを生成している。
そして、カウンタ３０のリセット後、１符号周期の経過に相当したタイミング信号Ｎ１５の前後にて、エッジ検出信号ＤＩＦとの位相比較を行い、位相比較の結果に基づいて、更に１符号周期が経過した時点で生成されるリセット信号のタイミングを調整することにより、クロックＤＣＫ，ＲＲＣＫの位相を調整している。
【００６４】
つまり、基準クロックＦＣＫにて動作するカウンタ３０に従って生成されるタイミング、ひいてはクロックＤＣＫ，ＲＲＣＫのエッジタイミングと、処理対象信号（ここでは受信信号ＤＩをサンプリングしてなるサンプリング信号ＳＤＨ）のエッジタイミング（エッジ検出信号ＤＩＦ）との比較（即ち位相比較）、及びその比較結果に基づくカウンタ３０，ＤＣＫ生成回路３４，ＲＲＣＫ生成回路３６のリセット（即ち位相補正）を、２符号周期毎に１回行うようにされている。
【００６５】
従って、本実施形態のデコーダ２によれば、受信信号が歪みを受けている場合、歪んだエッジタイミングに生成クロックの位相がロックされることになるものの、以後、この歪みの影響によって無駄な位相補正が繰り返されてしまうことを確実に防止できる。
【００６６】
なお、本実施形態において、ＤＣＫ生成回路３４，ＲＲＣＫ生成回路３６がクロック生成手段、エッジ検出回路１４がエッジ検出手段、位相比較回路３８が位相比較手段、リセット信号生成回路４０がリセット手段に相当する。
［第２実施形態］
次に第２実施形態について説明する。
【００６７】
本実施形態は、第１実施形態とは、クロック生成回路１６のリセット信号生成回路４０及びその周辺の構成が異なるだけであるため、この点についてのみ説明する。
即ち、図６に示すように、本実施形態においては、第１実施形態のクロック生成回路１６にはない新たな構成として、位相比較回路３８から供給されるダウン信号Ｊｄ及びアップ信号Ｊｕのいずれかがアクティブの時にアクティブとなる位相ずれ検出信号Ｊｚを生成する論理和（ＯＲ）回路４１と、ダウン信号Ｊｄによりダウンカウントされ、アップ信号Ｊｕによりアップカウントされるアップダウンカウンタ４２とを備えている。
【００６８】
また、本実施形態のリセット信号生成回路４０ａは、ダウン信号Ｊｄ，アップ信号Ｊｕの代わりに、論理和（ＲＯ）回路４１が生成する位相ずれ検出信号Ｊｚ、及びアップダウンカウンタ４２のカウント値Ｃｕｄが入力され、アップダウンカウンタ４２のカウント値をクリアするクリア信号ＣＲを出力するようにされている。
【００６９】
そして、このリセット信号生成回路４０ａは、保持信号Ｊｋがアクティブであるか、位相ずれ検出信号Ｊｚがアクティブであり且つカウント値Ｃｕｄが規定値に達していない場合には、タイミング信号Ｎ３１に従ったタイミングでアクティブとなり、位相ずれ検出信号Ｊｚがアクティブであり且つカウント値Ｃｕｄが負の規定値に達している場合には、タイミング信号Ｎ３０に従ったタイミングでアクティブとなり、位相すれ検出信号Ｊｚがアクティブであり且つカウント値Ｃｕｄが正の規定値に達している場合には、タイミング信号Ｎ３２に従ったタイミングでアクティブとなるリセット信号ＲＳＴを生成するように構成されている。
【００７０】
また、リセット信号生成回路４０ａは、保持信号Ｊｋ，位相ずれ検出信号Ｊｚのいずれもが非アクティブである場合に、タイミング信号Ｎ２３に従ったタイミングでアクティブとなり、その後最初のエッジ検出信号ＤＩＦに従ったタイミングで非アクティブに戻るエラー信号ＥＲＲを生成すると共に、カウント値Ｃｕｄが規定値に達した場合には、その後のリセット信号ＲＳＴと同じタイミングでアクティブとなるクリア信号ＣＲを生成するように構成されている。
【００７１】
このように構成された本実施形態のデコーダ２では、クロックＤＣＫ，ＲＲＣＫの位相が進んでいる（アップ信号Ｊｕがアクティブ）場合には、アップダウンカウンタ４２のカウント値Ｃｕｄがアップカウントされ、位相が遅れている（ダウン信号Ｊｄがアクティブ）場合にはカウント値Ｃｕｄがダウンカウントされ、カウント値Ｃｃｄが規定値に達した場合にのみ、位相補正（リセット信号ＲＳＴのタイミング調整）が行われる。
【００７２】
従って、本実施形態のデコーダ２によれば、受信信号ＤＩが歪みを受けている場合には、アップカウントとダウンカウントとが交互に繰り返され（図８（ｃ）参照）、規定値に達することがないため、歪みの影響を受けて不要な位相補正を行ってしまい、その位相補正によって却って位相ずれを生じさせてしまうという事態を確実に防止でき、装置の信頼性を向上させることができる。
［第３実施形態］
次に第３実施形態について説明する。
【００７３】
本実施形態のデコーダ３は、それぞれが第１実施形態のデコーダ２と全く同じ構成を有する第１及び第２処理部２ａ，２ｂを備えており、両処理部２ａ，２ｂには、同じ受信信号ＤＩが供給されると共に、第１処理部２ａには、基準クロックＦＣＫを反転回路４を介して反転させてなる反転基準クロックが供給され、第２処理部２ｂには、基準クロックＦＣＫがそのまま供給されるように構成されている。
【００７４】
また、デコーダ３は、選択信号ＳＥＬに従って、いずれか一方の処理部２ａ，２ｂからの信号ＤＯ，ＲＣＫ，ＥＲＲを選択して出力するセレクタ６と、両処理部２ａ，２ｂ内で生成される各種信号に基づき、選択信号ＳＥＬを生成する切替制御部８とを備えている。
【００７５】
このように構成された本実施形態のデコーダ３では、両処理部２ａ，２ｂが、互いに基準クロックＦＣＫの半クロックだけずれた信号ＤＯ，ＲＣＫを生成するため、両処理部２ａ，２ｂが生成する信号を適宜選択して用いることにより、基準クロックＦＣＫの半周期単位で位相補正を行うことができる。
【００７６】
その結果、基準クロックＦＣＫの１周期単位で位相補正を行う場合と比較して、同じ周波数の基準クロックＦＣＫを用いるのであれば２倍の精度を実現でき、また、同じ精度を実現するのであれば、基準クロックＦＣＫの周波数を半分に低下させることができるため、安価かつ容易に装置を作製できる。
【００７７】
なお、本実施形態では、処理部２ａ，２ｂとして、第１実施形態のデコーダを用いたが、第２実施形態のデコーダを用いてもよい。
【図面の簡単な説明】
【図１】第１実施形態のデコーダの全体構成図である。
【図２】デコーダの各部の動作を表すタイミング図である。
【図３】クロック生成回路の構成を表すブロック図である。
【図４】クロック生成回路の動作を表すタイミング図である。
【図５】位相ずれ及び波形歪みに対する動作を表す説明図である。
【図６】第２実施形態におけるクロック生成回路周辺の構成を表すブロック図である。
【図７】第３実施形態のデコーダの全体構成図である。
【図８】発明の効果を表す説明図である。
【図９】従来装置の動作を表す説明図である。
【図１０】従来装置の問題点を表す説明図である。
【符号の説明】
２，３…デコーダ、２ａ…第１処理部、２ｂ…第２処理部、４，１８，２０，２６…反転回路、６…セレクタ、８…切替制御部、１０…フィルタ回路、１２，２２…フリップフロップ（ＦＦ）回路、１４…エッジ検出回路、１６…クロック生成回路、２４…デコード回路、３０…カウンタ、３２…タイミング生成回路、３４…ＤＣＫ生成回路、３６…ＲＲＣＫ生成回路、３８…位相比較回路、４０，４０ａ…リセット信号生成回路、４１…論理和（ＯＲ）回路、４２…アップダウンカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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