(57)【特許請求の範囲】
【請求項１】
ディジタルデータが書き込み／読み出しされるメモリに対して書き込みアドレスを発生する書き込みアドレス発生手段と、
上記メモリに対して読み出しアドレスを発生する読み出しアドレス発生手段と、
上記書き込みアドレス発生手段からの書き込みアドレスと上記読み出しアドレス発生手段からの読み出しアドレスとの差に基づいて、上記メモリのアドレス空間状態を検出するメモリアドレス空間状態検出手段と、
上記メモリの書き込み又は読み出しのためのスピードデータを形成するスピードデータ形成手段と、
上記スピードデータ形成手段からのスピードデータに基づいてオフセットを発生するオフセット発生手段と、
上記メモリアドレス空間状態検出手段による検出結果に応じて上記オフセット発生手段を制御することにより、上記メモリの書き込み又は読み出しスピードを制御する制御手段とを有すること
を特徴とするメモリアドレスコントローラ。
【請求項２】
上記スピードデータは上記ディジタルデータが記録されたテープの走行速度に基づいて形成され、
上記制御手段は、複数の上記オフセット発生手段を選択することにより上記メモリの書き込み又は読み出しスピードを制御すること
を特徴とする請求項１記載のメモリアドレスコントローラ。
【請求項３】
ディジタルデータが書き込み／読み出しされるメモリに対して書き込みアドレスを発生する書き込みアドレス発生手段と、
上記メモリに対して読み出しアドレスを発生する読み出しアドレス発生手段と、
上記書き込みアドレス発生手段からの書き込みアドレスと上記読み出しアドレス発生手段からの読み出しアドレスとに基づいて、上記メモリのアドレス空間状態を予測するメモリアドレス空間状態予測手段とを有し、
上記メモリアドレス空間状態予測手段による予測結果に基づいて上記メモリの書き込み又は読み出しスピードを制御することを特徴とするメモリアドレスコントローラ。
【請求項４】
上記メモリアドレス空間状態予測手段は、上記書き込みアドレス発生手段からの書き込みアドレス又は上記読み出しアドレス発生手段からの読み出しアドレスの所定期間のインクリメント量から上記予測を行うことを特徴とする請求項３記載のメモリアドレスコントローラ。
【請求項５】
ディジタルデータが書き込み／読み出しされるメモリに対して書き込みアドレスを発生する書き込みアドレス発生手段と、
上記メモリに対して読み出しアドレスを発生する読み出しアドレス発生手段と、
上記書き込みアドレス発生手段からの書き込みアドレスと上記読み出しアドレス発生手段からの読み出しアドレスとに基づいて、上記メモリのアドレス空間状態を検出するメモリアドレス空間状態検出手段と、
上記書き込みアドレス発生手段からの書き込みアドレスと上記読み出しアドレス発生手段からの読み出しアドレスとに基づいて、上記メモリのアドレス空間状態を予測するメモリアドレス空間状態予測手段とを有し、
上記メモリアドレス空間状態検出手段による検出結果と、上記メモリアドレス空間状態予測手段による予測結果とに基づいて上記メモリの書き込み又は読み出しスピードを制御することを特徴とするメモリアドレスコントローラ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、例えば、メモリにデータを書き込むスピードと読み出すスピードが異なるシステムに適用されるメモリアドレスコントローラに関するものである。
【０００２】
【従来の技術】
従来より、例えば、メモリにデータを書き込むスピードと読み出すスピードが異なるようなシステムにおいて、当該システムに搭載されるメモリコントローラは、メモリへの書き込みアドレスと読み出しアドレスの観測を行い、メモリアドレス空間に異常をきたしそうな場合（例えば読み出しアドレスの追越しや書き込みアドレスと読み出しアドレスの離れ過ぎ等）に、書き込みアドレス又は読み出しアドレスを、ある値にセットするようにしている。
【０００３】
なお、上記システムの一例としては、例えば、磁気テープにディジタルデータとして記録されたオーディオ信号を、テープスピードに応じて変化するような速度で読み出すＶＴＲ（すなわち変速再生が可能なＶＴＲ）等を挙げることができる。この場合のメモリコントローラは、例えば、上記変速再生時のテープスピードとは関係なく一定のスピードで磁気テープから読み出されたオーディオデータをメモリに書き込み、このメモリに書き込まれたデータを当該変速再生に応じた速度で読み出すようにする。
【０００４】
【発明が解決しようとする課題】
ところが、上述したシステムにおいて、上記メモリアドレス空間に異常をきたしそうになった場合に、上述のようにメモリへの書き込みアドレス又は読み出しアドレスを、ある値にセットすることを行うと、当該メモリから読み出されるデータ（例えば上記ディジタルオーディオデータ）の連続性を保持できなくなる。
【０００５】
そこで、本発明は、上述のような実情に鑑みて提案されたものであり、データの連続性を保持することができるようになるメモリアドレスコントローラを提供することを目的とするものである。
【０００６】
【課題を解決するための手段】
本発明の第１のメモリアドレスコントローラは、上述の目的を達成するために提案されたものであり、ディジタルデータが書き込み／読み出しされるメモリに対して書き込みアドレスを発生する書き込みアドレス発生手段と、上記メモリに対して読み出しアドレスを発生する読み出しアドレス発生手段と、上記書き込みアドレス発生手段からの書き込みアドレスと上記読み出しアドレス発生手段からの読み出しアドレスとの差に基づいて、上記メモリのアドレス空間状態を検出するメモリアドレス空間状態検出手段と、上記メモリの書き込み又は読み出しのためのスピードデータを形成するスピードデータ形成手段と、上記スピードデータ形成手段からのスピードデータに基づいてオフセットを発生するオフセット発生手段と、上記メモリアドレス空間状態検出手段による検出結果に応じて上記オフセット発生手段を制御することにより、上記メモリの書き込み又は読み出しスピードを制御する制御手段とを有することを特徴とするものである。
【０００７】
ここで、本発明の第１のメモリアドレスコントローラは、例えばディジタルデータを磁気テープに記録し再生するシステムに適用され、上記スピードデータは上記ディジタルデータが記録されたテープの走行速度に基づいて形成され、上記制御手段は、複数の上記オフセット発生手段を選択することにより上記メモリの書き込み又は読み出しスピードを制御するようにしている。
【０００８】
言い換えれば、本発明の第１のメモリアドレスコントローラは、メモリにデータを書き込むスピードと読み出すスピードが異なるシステムに適用されるものであって、メモリの書き込みアドレスと読み出しアドレスとの観測を行った結果に基づき、メモリにデータを書き込むスピード又は読み出すスピードにオフセットを与えることで、メモリアドレス空間を一定に保つようにしたものである。
【０００９】
また、本発明の第２のメモリアドレスコントローラは、メモリアドレス空間状態予測手段によって、上記書き込みアドレス発生手段からの書き込みアドレスと上記読み出しアドレス発生手段からの読み出しアドレスとに基づいて上記メモリのアドレス空間状態を予測し、この予測結果に基づいて上記メモリの書き込み又は読み出しスピードを制御する（例えば書き込み又は読み出しスピードに制限を加える）ようなこともできる。
【００１０】
このとき、上記メモリアドレス空間状態予測手段は、上記書き込みアドレス発生手段からの書き込みアドレス及び上記読み出しアドレス発生手段からの読み出しアドレスの所定期間のインクリメント量（すなわち、横軸に時間をとり、縦軸にアドレス値をとった場合の所定期間の傾き）から上記予測を行うようにしている。
【００１１】
言い換えれば、本発明の第２のメモリアドレスコントローラもメモリにデータを書き込むスピードと読み出すスピードが異なるシステムに適用されるものであって、メモリの書き込みアドレスと読み出しアドレスとを一定期間毎に観測することにより、次の期間におけるメモリアドレス空間の状態を予測し、この予測に基づいてメモリアドレス空間に破綻をきたさないように、書き込みアドレス又は読み出しアドレスのインクリメントするスピードに制限を加えるようにしたものである。
【００１２】
さらに、本発明の第３のメモリアドレスコントローラとしては、上記メモリアドレス空間状態検出手段と、メモリアドレス空間状態予測手段を共に有するものとすることもできる。すなわち、この場合のメモリアドレスコントローラは、ディジタルデータが書き込み／読み出しされるメモリに対して書き込みアドレスを発生する書き込みアドレス発生手段と、上記メモリに対して読み出しアドレスを発生する読み出しアドレス発生手段と、上記書き込みアドレス発生手段からの書き込みアドレスと上記読み出しアドレス発生手段からの読み出しアドレスとに基づいて上記メモリのアドレス空間状態を検出するメモリアドレス空間状態検出手段と、上記書き込みアドレス発生手段からの書き込みアドレスと上記読み出しアドレス発生手段からの読み出しアドレスとに基づいて上記メモリのアドレス空間状態を予測するメモリアドレス空間状態予測手段とを有し、上記メモリアドレス空間状態検出手段による検出結果と上記メモリアドレス空間状態予測手段による予測結果とに基づいて上記メモリの書き込み又は読み出しスピードを制御するようにする。
【００１３】
【作用】
本発明のメモリアドレスコントローラによれば、メモリの書き込みアドレスと読み出しアドレスとに基づき、メモリにデータを書き込むスピード又は読み出すスピードにオフセットを与え、メモリアドレス空間を一定に保つようにしている。
【００１４】
また、本発明のメモリアドレスコントローラによれば、メモリの書き込みアドレスと読み出しアドレスを一定期間毎に観測することにより、次の期間におけるメモリアドレス空間の状態を予測し、この予測に基づいてメモリアドレス空間に破綻をきたさないように、書き込みアドレス又は読み出しアドレスのインクリメントするスピードを制御するようにしている。
【００１５】
【実施例】
以下、本発明の実施例を図面を参照しながら説明する。
【００１６】
本発明の第１の実施例のメモリアドレスコントローラは、図１に示すように、ディジタルデータが書き込み／読み出しされるメモリ３に対して書き込みアドレスを発生する書き込みアドレス発生回路１と、上記メモリ３に対して読み出しアドレスを発生する読み出しアドレス発生回路２と、上記書き込みアドレス発生回路１からの書き込みアドレスと上記読み出しアドレス発生回路２からの読み出しアドレスとに基づいて上記メモリ３のアドレス空間状態を検出するメモリアドレス空間状態検出回路４とを有し、上記メモリアドレス空間状態検出回路４による検出結果に基づいて、上記メモリ３の書き込み又は読み出しスピードを制御する（変化させる）ようにしたものである。なお、本実施例コントローラでは、上記メモリ３の書き込み又は読み出しスピードを制御する制御手段として例えば読み出しスピードを制御する読み出しアドレススピード制御回路５を設け、この読み出しアドレススピード制御回路５が上記メモリアドレス空間状態検出回路４からの検出結果に基づいて上記読み出しアドレス発生回路２からのアドレスデータをインクリメントするスピードを制御することで、上記メモリ３の読み出しスピードを制御する（変化させる）ようにしている。
【００１７】
すなわち、この図１において、書き込みアドレス発生回路１で発生した書き込みアドレス又は読み出しアドレス発生回路２で発生した読み出しアドレスは、端子７から供給される書き込み／読み出し制御信号に基づいて切り換えられるスイッチ６を介してメモリ３に送られるようになっている。また、上記書き込みアドレスと読み出しアドレスは、メモリアドレス空間状態検出回路４に送られる。このメモリアドレス空間状態検出回路４では、上記書き込みアドレスと読み出しアドレスに基づいて、メモリアドレス空間の状態を判断（例えば、読み出しアドレスが書き込みアドレスを追越しそうになっているとか、読み出しアドレスと書き込みアドレスが離れ過ぎようとしているとかなどの判断）する。
【００１８】
上記メモリアドレス空間状態検出回路４の検出結果は、読み出しアドレススピード制御回路５に送られる。当該読み出しアドレススピード制御回路５は、上記検出したメモリアドレス空間の状態に応じたオフセットを発生させる。例えば、読み出しアドレスが書き込みアドレスを追越しそうになっている場合には、読み出しアドレスをインクリメントするスピードを遅くするオフセットを発生させ、読み出しアドレスと書き込みアドレスが離れ過ぎている場合には、読み出しアドレスをインクリメントするスピードを速くするようなオフセットを発生させる。
【００１９】
上記読み出しアドレス発生回路２では、上記読み出しアドレススピード制御回路５からの信号に基づいて読み出しアドレス発生の制御が行われる。
【００２０】
次に、例えば、磁気テープにディジタルデータとして記録されたオーディオ信号を、テープスピードに応じて変化するような速度で読み出すシステム（例えばＶＴＲ）に本発明の第１の実施例のメモリアドレスコントローラを適用した具体例について図２を用いて説明する。この図２のシステムでは、メモリアドレス空間の状態により、オーディオデータのメモリからの読み出しスピードを５通りに切り換える（５種類のオフセット付加）ようにしている。
【００２１】
すなわち、この第１の実施例の具体例のメモリアドレスコントローラは、図２に示すように、端子３３から供給されるディジタルオーディオデータが書き込み／読み出しされるメモリ２１に対して書き込みアドレスを発生する書き込みアドレスカウンタ１９と、上記メモリ２１に対して読み出しアドレスを発生する読み出しアドレスカウンタ２０と、磁気テープの走行速度に応じたメモリ１１の読み出しスピードデータを形成するスピードデータ形成手段としてのキャプスタンＦＧ発生器１１から変換テーブル１５までの構成と、上記スピードデータ形成手段からのスピードデータにオフセットを付加するオフセット付加手段であるオフセット付加回路１６と、上記書き込みアドレスカウンタ１９からの書き込みアドレスと上記読み出しアドレスカウンタ２０からの読み出しアドレスとの減算器２２による差に基づいて上記メモリ２１のメモリ空間状態を検出するメモリアドレス空間検出器２３とを有し、当該検出結果に応じて上記オフセット付加回路１６を制御する（本具体例では読み出しアドレスカウンタ２０を制御する）ことにより、上記メモリ２１の読み出しスピードを制御するようにしたものである。
【００２２】
この図２において、端子３３からのオーディオデータは、端子３２からの書き込み／読み出し制御信号に基づいて被切換端子ａ，ｂが切り換えられるスイッチ２５（書き込み時には被切換端子ａが選ばれ、読み出し時には被切換端子ｂが選ばれる）を介して、メモリ２１に送られる。また、当該メモリ２１から読み出されたオーディオデータは、被切換端子ｂ側に切り換えられているスイッチ２５を介し、さらに端子３４を介して外部に出力されるようになっている。
【００２３】
また、上記書き込みアドレスカウンタ１９は、端子３１からのオーディオサンプリング周波数（ＦＳ）をカウントすることでメモリ２１への書き込みアドレスを発生する。読み出しアドレスカウンタ１９からは、後述する遅延回路１８からの信号に基づいて読み出しアドレスを発生する。ここで、上記書き込みアドレスカウンタ１９からの書き込みアドレスはスイッチ２４の被切換端子ａに供給され、読み出しアドレスカウンタ２０からの読み出しアドレスはスイッチ２４の被切換端子ｂに供給され、当該スイッチ２４が上記スイッチ２５同様に端子３２から書き込み／読み出し制御信号によって切り換えられることにより、上記メモリ２１におけるオーディオデータの書き込み／読み出しが行われる。
【００２４】
次に、磁気テープを走行させるキャプスタンモータに内蔵されたキャプスタンＦＧ発生器１１からのテープ走行速度（テープスピード）に応じたキャプスタンＦＧ信号は、初段の増幅器１２によって増幅され、波形整形回路１３によって矩形波に整形される。この波形整形回路１３からの矩形波は、テープスピードに対応した周波数の矩形波であり、これがリセット付きカウンタ１４に送られる。
【００２５】
当該リセツト付きカウンタ１４では、上記波形整形回路１３を介したキャプスタンＦＧ信号の周期を、当該キャプスタンＦＧ信号の周期内のＦＳ（端子３１を介したオーディオサンプリング周波数）の数をカウントすることによって計測し、当該計測した結果（カウント値）を変換テーブル１５に対して出力する。
【００２６】
当該変換テーブル１５は、メモリの読み出しスピードを表す複数のスピードデータが格納されているものであって、入力された上記カウント値すなわちテープスピードを表す値に対応したメモリの読み出しスピードデータを出力するもの（テープスピードを読み出しスピードデータに変換するもの）である。当該読み出しスピードデータは、オフセット付加回路６に送られる。
【００２７】
一方、上記書き込みアドレスカウンタ１９で発生した書き込みアドレスと、読み出しアドレスカウンタ２０で発生した読み出しアドレスは、減算器２２に入力される。この減算器２２では、上記書き込みアドレスと読み出しアドレスの差をとり、その差信号ｄｉｆｆがメモリアドレス空間検出器２３に送られる。
【００２８】
当該メモリアドレス空間検出器２３では、入力された上記差信号ｄｉｆｆと、予め設定されている複数（本実施例では４種類）のスレッショールドレベル（Ｒｅｆ１，Ｒｅｆ２，Ｒｅｆ３，Ｒｅｆ４）とから、メモリ２１のアドレス空間の状態を判断する。例えば、上記メモリアドレス空間の状態として、ｄｉｆｆ＜Ｒｅｆ１、Ｒｅｆ１≦ｄｉｆｆ＜Ｒｅｆ２、Ｒｅｆ２≦ｄｉｆｆ＜Ｒｅｆ３、Ｒｅｆ３≦ｄｉｆｆ＜Ｒｅｆ４、Ｒｅｆ４≦ｄｉｆｆの５種類の判断を行い、これら何れかの場合に、上記メモリ２１のアドレス空間がその判断結果に対応した状態となっていると判断する。すなわち、メモリアドレス空間検出器２３においては、メモリ２１の書き込みアドレスと読み出しアドレスとの差から、書き込みアドレスと読み出しアドレスとの間の前記追越しや離れ過ぎを検出でき、この追越しや離れ過ぎのスレッショールドレベルとしての上記４種類のスレッショールドレベルと、上記差信号ｄｉｆｆとの大小比較を行うことで、メモリアドレス空間の状態が検出できる。当該判断結果を示す信号をオフセット付加回路１６に送る。
【００２９】
当該オフセット付加回路１６では、前述した変換テーブル１５から供給されたスピードデータに対してオフセット発生器ＯＳ１，ＯＳ２，ＯＳ３，ＯＳ４，ＯＳ５でそれぞれ異なるオフセット値（メモリ空間状態に対応したオフセット値）を付加し、これら各オフセット発生器ＯＳ１，ＯＳ２，ＯＳ３，ＯＳ４，ＯＳ５からの出力がスイッチ６１のそれぞれ対応する被切換端子ａ，ｂ，ｃ，ｄ，ｅに供給されるようになされており、さらに当該スイッチ６１が上記メモリアドレス空間検出器２３からの出力によって切り換えられるようになっている。すなわち、当該オフセット付加回路１６からは、上記メモリアドレス空間検出器２３の検出によるメモリアドレス空間の状態に応じて上記スイッチ６１が切り換えられることで、上記変換テーブル１５からのスピードデータに上記オフセット発生器ＯＳ１，ＯＳ２，ＯＳ３，ＯＳ４，ＯＳ５のオフセット値が付加されたスピードデータの何れかが出力されるようになる。
【００３０】
上記オフセット値が付加されたスピードデータは、加算器１７及び遅延回路１８によって積算され、この積算結果が上記読み出しアドレスカウンタ２０における読み出しアドレスをインクリメントするクロックが生成される。
【００３１】
上述のように、本発明の第１の実施例のメモリアドレスコントローラにおいては、メモリアドレス空間の状態によって読み出しアドレスをインクリメントする速度にオフセットを加えることにより、メモリアドレス空間の状態を一定に保つことが可能となる。
【００３２】
次に、本発明の第２の実施例のメモリアドレスコントローラを図３に示す。
この第２の実施例のメモリアドレスコントローラは、図３に示すように、図１同様の書き込みアドレスを発生する書き込みアドレス発生回路１と、読み出しアドレス発生回路２と、上記書き込みアドレス発生回路１からの書き込みアドレスと上記読み出しアドレス発生回路２からの読み出しアドレスとに基づいて上記メモリ３のアドレス空間状態を予測するメモリアドレス空間状態予測器４４とを有し、上記メモリアドレス空間状態予測器４４による検出結果に基づいてメモリ３の読み出しスピードを制御する（変化させる）ようにしたものである。なお、本実施例コントローラでは、上記メモリ３の読み出しスピードを制御する制御手段として例えばリミッタ４５を設け、このリミッタ４５が上記メモリアドレス空間状態予測器４４からの予測結果に基づいて上記読み出しアドレス発生回路２からのアドレスデータをインクリメントするスピードに制限を加えるようにしている。
【００３３】
すなわち、この図３において、前述の図１同様に、書き込みアドレス発生回路１で発生した書き込みアドレス又は読み出しアドレス発生回路２で発生した読み出しアドレスは、端子７を介して供給される書き込み／読み出し制御信号に基づいて切り換えられるスイッチ６を介してメモリ３に送られるようになっている。また、上記書き込みアドレスと読み出しアドレスは、メモリアドレス空間状態予測器４４に送られる。このメモリアドレス空間状態予測器４４では、上記書き込みアドレスと読み出しアドレスに基づいて、メモリアドレス空間の状態を後述するようにして予測する。
【００３４】
上記メモリアドレス空間状態予測器４４の予測結果は、リミッタ４５に送られる。当該リミッタ４５は、上記予測したメモリアドレス空間の状態に応じて、上記読み出しアドレス発生回路２のアドレスをインクリメントするスピードに制限を加える。
【００３５】
次に、例えば、磁気テープにディジタルデータとして記録されたオーディオ信号を、テープスピードに応じて変化するような速度で読み出すシステム（例えばＶＴＲ）に本発明の第２の実施例コントローラを適用した具体例について図４を用いて説明する。この図４のシステムにおいて、前述した図２と同様の構成要素については、同一の指示符号を付してその説明については省略している。なお、この図４は、上記予測結果に基づいて、読み出しアドレスのインクリメントする速度の制限のオン／オフと、当該制限のリミット値の制御とが行われる構成となっている。
【００３６】
ここで、この第２の実施例の具体例のメモリアドレスコントローラの上記メモリアドレス空間状態予測器４４である予測器５２は、例えば上記読み出しアドレスカウンタ２０からの読み出しアドレスの一定期間のインクリメント量（すなわち、横軸に時間をとり、縦軸にアドレス値をとった場合の傾き）と書き込みアドレス発生回路１で発生した書き込みアドレスから上記予測を行うようにしている。
【００３７】
この図４において、上記リセット付きカウンタ１４からの上記カウント値は、前記図２の変換テーブル１５と同様の変換テーブルＡを有する変換テーブル７５に送られ、この変換テーブル７５からのスピードデータは、スイッチ５６の被切換端子ｂに送られる。当該スイッチ５６の被切換端子ａには、上記読み出しアドレス発生回路２のアドレスのインクリメントする速度を制限するリミット値（変換テーブルＢ）を格納する変換テーブル７６の出力が供給されるようになっている。当該スイッチ５６の出力は前記図１同様の加算器１７以降の構成に送られる。これら加算器１７及び遅延回路１８からの出力は、読み出しアドレスカウンタ２０に送られると共に、リセット付きカウンタ５３のクロック入力端子にも送られる。
【００３８】
当該リセット付きカウンタ５３のリセット端子には端子５０を介して供給されるビデオフィールド周波数（ＶＤ）信号が供給されるようになっている。したがって、当該リセット付きカウンタ５３では、上記ビデオフィールド周波数（ＶＤ）期間に、読み出しアドレスカウンタ２０の出力をインクリメントさせたクロック数のカウントが行われることになる。このリセット付きカウンタ５３の出力は、上記予測器５２に送られる。
【００３９】
当該予測器５２には、上記書き込みアドレスカウンタ１９からの書き込みアドレスと読み出しアドレスカウンタ２０からの読み出しアドレスも供給される。この予測器５２では、これら書き込みアドレス及び読み出しアドレスと上記リセット付きカウンタ５３からのカウント値とに基づいて、上記ビデオフィールド期間後のメモリアドレス空間の状態を予測する。すなわち、当該予測器５２でては、例えば上記読み出しアドレスカウンタ２０からの読み出しアドレスの一定期間のインクリメント量と書き込みアドレスカウンタ１９からの書き込みアドレスとからメモリアドレス空間の状態を予測する。
【００４０】
また、上記リセット付きカウンタ５３の出力は、上記リミット値である変換テーブルＢを有する変換テーブル７６に送られ、ここで上記リセット付きカウンタ５３からのカウント値を前記スピードデータの上限値，下限値（リミット値）へ変換する変換処理が行われ、これが上記スイッチ５６の被切換端子ａに送られる。
【００４１】
当該スイッチ５６は、上記予測器５２の出力によって切り換えられ、その切り換えられたスピードデータが加算器１７，遅延素子１８により積算され、この積算結果から、上記読み出しアドレスカウンタ２０に送られるようになる読み出しアドレスをインクリメントするクロックが生成される。
【００４２】
上述のように、本発明の第２の実施例のメモリアドレスコントローラにおいては、メモリアドレス空間の状態の予測に基づき、読み出しアドレスをインクリメントする速度に制限を加えることにより、メモリアドレス空間の状態を一定に保つことが可能となる。
【００４３】
次に、本発明の第３の実施例のメモリアドレスコントローラの具体的構成を図５に示す。この図５に示す第３の実施例コントローラは、前記図２，図４を組み合わせた構成であり、これら図２，図４と同一の構成要素については同一の指示符号を付してその説明については省略すると共に、この図５には主要構成要素のみを示し、他の構成についての図示も省略している。
【００４４】
すなわち、この図５において、端子８１には前記図２，図４のリセット付きカウンタ１４からのカウント出力が供給され、端子８２には前記図４のリセット付きカウンタ５３からのカウント出力が、端子８３には書き込みアドレスカウンタ１９からの書き込みアドレスが、端子８４には読み出しアドレスカウンタ２０からの読み出しアドレスが供給される。また、端子８５からの出力は、前記加算器１７へのスピードデータとなる。
【００４５】
この第３の実施例コントローラにおいては、上記変換テーブルＡを有する変換テーブル７５からのスピードデータは、前記図２同様のオフセット付加回路１６に送られる。このオフセット付加回路１６の出力が、前記図４のスイッチ５６の被切換端子ｂに送られる。また、上記書き込みアドレス及び読み出しアドレスは、前記図４の予測器５２に送られると共に、前記図２の減算器２２にも送られるようになっている。
【００４６】
この第３の実施例コントローラによれば、前記第１，第２の実施例のコントローラの効果を両方とも有するものとなる。
【００４７】
【発明の効果】
上述のように、本発明のメモリアドレスコントローラにおいては、メモリの書き込みアドレスと読み出しアドレスとに基づき、メモリにデータを書き込むスピード又は読み出すスピードにオフセットを与え、メモリアドレス空間をある一定範囲に保持することができ、したがって、データの連続性を保つことが可能となる。
【００４８】
また、本発明のメモリアドレスコントローラにおいては、メモリの書き込みアドレスと読み出しアドレスを一定期間毎に観測することにより、次の期間におけるメモリアドレス空間の状態を予測し、この予測に基づいてメモリアドレス空間に破綻をきたさないように、書き込みアドレス又は読み出しアドレスのインクリメントするスピードを制御するようにしているため、データの連続性を保つことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例のメモリアドレスコントローラの要部の概略構成を示すブロック回路図である。
【図２】第１の実施例のメモリアドレスコントローラが適用される一具体例のシステムの概略構成を示すブロック回路図である。
【図３】本発明の第２の実施例のメモリアドレスコントローラの要部の概略構成を示すブロック回路図である。
【図４】第２の実施例のメモリアドレスコントローラが適用される一例具体例のシステムの概略構成を示すブロック回路図である。
【図５】第３の実施例のメモリアドレスコントローラが適用される一例具体例のシステムの要部の概略構成を示すブロック回路図である。
【符号の説明】
１・・・・・・・・書き込みアドレス発生回路
２・・・・・・・・読み出しアドレス発生回路
３，２１・・・・・メモリ
４・・・・・・・・メモリアドレス空間状態検出回路
５・・・・・・・・読み出しアドレススピード制御回路
６，２４，２５，６１，５６・・・スイッチ
１１・・・・・・・キャプスタンＦＧ発生器
１２・・・・・・・増幅器
１３・・・・・・・波形整形回路
１４，５３・・・・リセット付きカウンタ
１５，７５，７６・・・・・・・変換テーブル
１６・・・・・・・オフセット付加回路
１７・・・・・・・加算器
１８・・・・・・・遅延回路
１９・・・・・・・書き込みアドレスカウンタ
２０・・・・・・・読み出しアドレスカウンタ
２２・・・・・・・減算器
２３・・・・・・・メモリアドレス空間検出器
４５・・・・・・・リミッタ
４４・・・・・・・メモリアドレス空間状態予測器
５２・・・・・・・予測器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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