(57)【特許請求の範囲】
【請求項１】
半導体表面を有する基板と、
前記基板の半導体表面上に形成されたゲート電極、及び前記基板の表面層にかつ該ゲート電極の両側にそれぞれ形成されたソース領域とドレイン領域とを含むトランジスタと、
前記ゲート電極の表面を被覆する第１の絶縁層と、
前記ソース領域及びドレイン領域の少なくとも一方の領域とオーミック接触し、かつ前記第１の絶縁層の表面の一部の領域に接触する導電層と、
前記第１の絶縁層の表面上の領域のうち、前記導電層が接触していない領域に形成され、酸化コバルトからなる第２の絶縁層と
を有する半導体装置。
【請求項２】
半導体表面を有する基板の該半導体表面領域に、ゲート電極、その両側の前記基板の表面層にそれぞれ形成されたソース領域及びドレイン領域、及び該ゲート電極の表面を覆う第１の絶縁層を含んで構成されるトランジスタを形成する工程と、
前記第１の絶縁層の表面及び前記基板の露出した表面を、金属の酸化物からなる第２の絶縁層で覆う工程と、
前記第２の絶縁層の上に、窒化シリコンからなる第３の絶縁層を形成する工程と、
前記第３の絶縁層の上に、前記第２の絶縁層とはエッチング耐性の異なる絶縁材料からなる第４の絶縁層を形成する工程と、
前記第４の絶縁層の上に、前記ソース領域及びドレイン領域のうち少なくとも一方の領域に対応した開口を有するエッチングマスク層を形成する工程と、
前記エッチングマスク層をマスクとして、前記開口が形成された領域の前記第４の絶縁層を全厚さ分エッチングする工程と、
フッ素系のエッチングガスを用いたドライエッチングにより、前記開口が形成された領域の前記第３の絶縁層を、前記第２の絶縁層に対して選択的にエッチングし、前記開口が形成された領域に前記第２の絶縁層を露出させる工程と、
前記開口が形成された領域の前記第２の絶縁層を除去し、少なくとも前記ソース領域及びドレイン領域のうち前記一方の領域の表面を露出させる工程と、
前記ソース領域及びドレイン領域のうち前記一方の領域の露出した表面上に導電性材料からなる導電層を形成する工程と
を含む半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳＦＥＴのソース／ドレイン領域に自己整合して上層配線とのコンタクトホールを形成した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図３を参照して、ＭＩＳＦＥＴのソース／ドレイン領域に自己整合してコンタクトホールを形成する従来の方法を説明する。
【０００３】
図３（Ａ）に示すように、シリコン基板５０の表面に形成されたフィールド酸化膜５１により活性領域が画定されている。この活性領域に、ソース領域５２、ドレイン領域５３及びゲート電極５５からなるＭＩＳＦＥＴとソース領域５３、ドレイン領域５４及びゲート電極５６からなるＭＩＳＦＥＴが形成されている。一方のＭＩＳＦＥＴのドレイン領域５３と他方のＭＩＳＦＥＴのソース領域５３とは共通である。ゲート電極５５及び５６の表面は、それぞれ絶縁層５７及び５８によって覆われている。
【０００４】
図３（Ｂ）に示すように、絶縁層５７及び５８の表面及び露出した基板の表面を覆うように窒化シリコン（ＳｉＮ）からなるエッチング停止層５９を形成する。エッチング停止層５９の上に、化学気相成長（ＣＶＤ）によるＳｉＯ２  膜とスピンオングラス（ＳＯＧ）法によるＳｉＯ２  膜の積層からなる層間絶縁膜６０を形成する。
【０００５】
層間絶縁膜６０の表面上にレジスト膜６１を塗布し、ソース／ドレイン領域５３に対応する領域に開口６２を形成する。開口６２の図の両端は、それぞれゲート電極５５及び５６の端部と重なっている。
【０００６】
レジスト膜６１をエッチングマスクとし、エッチング停止層５９に対して層間絶縁膜６０を選択的にエッチングしてコンタクトホール６３を形成する。コンタクトホール６３の底面には、ＳｉＮからなる絶縁層５９が露出する。
【０００７】
図３（Ｃ）に示すように、熱リン酸を用いたウェットエッチングにより、コンタクトホール６３の底面に露出した絶縁層５９を除去する。コンタクトホール６３の底面にソース／ドレイン領域５３の表面が露出し、側面の下方領域に絶縁層５７及び５８の表面の一部が露出する。熱リン酸によるウェットエッチングでは、ＳｉＯ２  層に対するＳｉＮ層のエッチング選択比が高いため、エッチング停止層５９が除去されても、コンタクトホール６３の側面の下方領域に露出した絶縁層５７及び５８はほとんどエッチングされない。
【０００８】
このように開口６２の端部とゲート電極５５及び５６の端部が重なっている場合であっても、自己整合的にソース／ドレイン領域５３の表面を露出させるコンタクトホール６３を形成することができる。
【０００９】
ウェットエッチングは等方的に進むため、エッチング停止層５９がサイドエッチングされ、コンタクトホール６３の側面に基板面に平行な向きの溝６４が形成される。コンタクトホール６３内に上層配線を形成すると、溝６４のために配線層のカバレッジが悪化する。
【００１０】
溝６４の形成を防止するために、エッチング停止層５９を異方性の反応性イオンエッチング（ＲＩＥ）により除去する方法が提案されている。
【００１１】
図３（Ｄ）は、ＲＩＥによりエッチング停止層５９をエッチングした後の基板の断面図を示す。ＲＩＥのエッチングガスとしては、例えばＣＦ４  とＯ２  との混合ガスを用いる。ＲＩＥによるエッチングは異方性を有するため、エッチング停止層５９はほとんどサイドエッチングされない。
【００１２】
しかし、ＲＩＥではＳｉＯ２  層に対するＳｉＮ層のエッチング選択比を大きくできないため、ＳｉＯ２  からなる絶縁層５７及び５８の一部もエッチングされる。絶縁層５７及び５８のエッチングが進むと、ゲート電極５５及び５６の表面の一部が露出する場合がある。コンタクトホール６３内に上層配線層を形成すると、上層配線とゲート電極５５及び５６とが短絡してしまう。
【００１３】
【発明が解決しようとする課題】
図３で説明したように、エッチング停止層５９をウェットエッチングすると、コンタクトホールの側面に溝が形成され上層配線のカバレッジが悪化する。エッチング停止層５９をＲＩＥにより除去すると、ゲート電極５５及び５６と上層配線層とが短絡してしまう場合がある。
【００１４】
本発明の目的は、ＭＩＳＦＥＴのソース／ドレイン領域に安定して自己整合的にコンタクトホールを形成する技術を提供することである。
【００１５】
【課題を解決するための手段】
本発明の一観点によると、半導体表面を有する基板と、前記基板の半導体表面上に形成されたゲート電極、及び前記基板の表面層にかつ該ゲート電極の両側にそれぞれ形成されたソース領域とドレイン領域とを含むトランジスタと、前記ゲート電極の表面を被覆する第１の絶縁層と、前記ソース領域及びドレイン領域の少なくとも一方の領域とオーミック接触し、かつ前記第１の絶縁層の表面の一部の領域に接触する導電層と、前記第１の絶縁層の表面上の領域のうち、前記導電層が接触していない領域に形成され、酸化コバルトからなる第２の絶縁層とを有する半導体装置が提供される。
【００１６】
酸化コバルトで形成されている第２の絶縁層は、フッ素系のエッチングガスに対するエッチング耐性が高い。このため、第２の絶縁層よりも上側の層をフッ素系のエッチングガスを用いて除去する際に、第２の絶縁層がエッチング停止層として作用する。
【００１７】
本発明の他の観点によると、半導体表面を有する基板の該半導体表面領域に、ゲート電極、その両側の前記基板の表面層にそれぞれ形成されたソース領域及びドレイン領域、及び該ゲート電極の表面を覆う第１の絶縁層を含んで構成されるトランジスタを形成する工程と、前記第１の絶縁層の表面及び前記基板の露出した表面を、金属の酸化物からなる第２の絶縁層で覆う工程と、前記第２の絶縁層の上に、窒化シリコンからなる第３の絶縁層を形成する工程と、前記第３の絶縁層の上に、前記第２の絶縁層とはエッチング耐性の異なる絶縁材料からなる第４の絶縁層を形成する工程と、前記第４の絶縁層の上に、前記ソース領域及びドレイン領域のうち少なくとも一方の領域に対応した開口を有するエッチングマスク層を形成する工程と、前記エッチングマスク層をマスクとして、前記開口が形成された領域の前記第４の絶縁層を全厚さ分エッチングする工程と、フッ素系のエッチングガスを用いたドライエッチングにより、前記開口が形成された領域の前記第３の絶縁層を、前記第２の絶縁層に対して選択的にエッチングし、前記開口が形成された領域に前記第２の絶縁層を露出させる工程と、前記開口が形成された領域の前記第２の絶縁層を除去し、少なくとも前記ソース領域及びドレイン領域のうち前記一方の領域の表面を露出させる工程と、前記ソース領域及びドレイン領域のうち前記一方の領域の露出した表面上に導電性材料からなる導電層を形成する工程とを含む半導体装置の製造方法が提供される。
【００２０】
【発明の実施の形態】
図１を参照して、本発明の実施例による半導体装置の製造方法を説明する。
図１（Ａ）に示すように、ｐ型シリコン基板１の表面にフィールド酸化膜２を形成し活性領域を画定する。シリコン基板１の活性領域表面を酸化して、ゲート酸化膜４ａ、４ｂとなるゲート酸化膜層を形成する。ゲート酸化膜層の上に化学気相成長（ＣＶＤ）によりポリシリコンからなるゲート電極５ａ、５ｂを形成するためのポリシリコン層を堆積する。ポリシリコン層の上にＣＶＤによりＳｉＯ２  からなる上部絶縁膜６ａ、６ｂを形成するための上部絶縁層を堆積する。
【００２１】
ゲート酸化膜層、ポリシリコン層及び上部絶縁層からなる３層構造をパターニングし、活性領域内にゲート酸化膜４ａ、ゲート電極５ａ及び上部絶縁膜６ａからなるメサ構造体７ａ、及びゲート酸化膜４ｂ、ゲート電極５ｂ及び上部絶縁膜６ｂからなるメサ構造体７ｂを形成する。上部絶縁層及びゲート酸化膜層のエッチングは、例えば、エッチングガスとしてＣＦ４  ＋ＣＨＦ３  を用いたＲＩＥにより行い、ポリシリコン層のエッチングは、例えば、エッチングガスとしてＣｌ２  ＋Ｏ２  を用いたＲＩＥにより行う。
【００２２】
メサ構造体７ａ及び７ｂをマスクとして、シリコン基板１にＡｓ等のｎ型不純物をイオン注入し、低濃度ドレイン（ＬＤＤ）構造形成のための低濃度領域３ａ〜３ｃを形成する。
【００２３】
図１（Ｂ）に示すように、メサ構造体７ａ及び７ｂの側面に、それぞれＳｉＯ２  からなるサイドウォール絶縁体８ａ及び８ｂを形成する。サイドウォール絶縁体８ａ及び８ｂは、例えばＣＶＤにより等方的にＳｉＯ２  膜を堆積し、ＲＩＥ等の異方性エッチングにより平坦部上のＳｉＯ２  膜を除去してメサ構造体８ａ及び８ｂの側壁にＳｉＯ２  膜を残すことにより形成する。
【００２４】
メサ構造体７ａ、７ｂ及びサイドウォール絶縁体８ａ、８ｂをマスクとしてＡｓ等のｎ型不純物をイオン注入して活性化アニールを行うことにより、高濃度のソース／ドレイン領域９ａ〜９ｃを形成する。サイドウォール絶縁体８ａ、８ｂの下方には低濃度のｎ型領域３ａ〜３ｃが残り、ＬＤＤ構造が形成される。
【００２５】
図１（Ｃ）に示すように、基板表面全面に厚さ８０〜３００ｎｍのコバルト（Ｃｏ）層１０を堆積する。５００〜６００℃で数十秒〜数分間の熱処理を行う。ソース／ドレイン領域９ａ〜９ｃとＣｏ層１０との界面でシリサイド反応が起こり、界面にそれぞれコバルトシリサイド（ＣｏＳｉ）層１１ａ〜１１ｃが形成される。なお、熱処理前にＣｏ層１０の表面上に窒化チタン（ＴｉＮ）等のキャップ層を形成してもよい。キャップ層を形成することにより、シリサイド反応を安定させることができる。
【００２６】
ＣｏＳｉ層１１ａ〜１１ｃを形成した後、Ｈ２  ＳＯ４  とＨ２  Ｏ２  との混合液を用いて未反応のＣｏ層１０を除去する。
【００２７】
図１（Ｄ）に示すように、基板全面に酸化コバルトからなる厚さ５ｎｍのエッチング停止層１２、窒化シリコン（ＳｉＮ）からなる厚さ７０ｎｍの保護層１３、及びＳｉＯ２  からなる層間絶縁膜１４をこの順番に積層する。保護層１３は、基板上方からの水分等の侵入を防止する。
【００２８】
エッチング停止層１２は、例えばターゲットとしてＣｏ、スパッタガスとしてアルゴン（Ａｒ）と酸素（Ｏ２  ）の混合ガスを用いた反応性スパッタリングにより形成する。または、ターゲットとしてＣｏ、スパッタガスとしてＡｒを用いたスパッタリングによりＣｏ層を形成し、その後、酸素雰囲気中で温度３００℃以上の熱処理を行いＣｏ層を酸化して形成してもよい。
【００２９】
保護層１３は、例えば、原料としてＳｉＨ４  とＮＨ３  を用いたプラズマＣＶＤにより形成する。
層間絶縁膜１４は、例えば、原料としてＳｉＨ４  とＮ２  Ｏを用いたプラズマＣＶＤにより厚さ２５０ｎｍのＳｉＯ２  膜を形成し、その後ＳＯＧによる厚さ２００ｎｍのＳｉＯ２  膜を形成し、エッチバックして表面を平坦化することにより形成する。
【００３０】
図１（Ｅ）に示すように、層間絶縁膜１４の表面上にレジスト膜１５を塗布し、フォトリソグラフィによりソース／ドレイン領域９ｃに対応する領域に開口１６を形成する。開口１６の図の両端は、ゲート電極５ａ、５ｂの端部と重なっている。
【００３１】
レジスト膜１５をエッチングマスクとし、エッチングガスとしてＣ４  Ｆ８  とＣＯとの混合ガスまたはＣ３  Ｆ８  とＣＯとの混合ガスを用いた異方性のＲＩＥにより層間絶縁膜１４をエッチングする。このエッチングガスを用いたＲＩＥでは、ＳｉＮに対するＳｉＯ２  のエッチング選択比が高いため、エッチング停止層１３の表面でエッチングが自動的に停止する。
【００３２】
ＳＦ６  系のエッチングガスを用いた異方性ＲＩＥにより、層間絶縁膜１４がエッチングされた領域の保護層１３を除去する。保護層１３のエッチングが異方的に進むため、サイドエッチングはほとんど起こらない。また、ＳＦ６  系のエッチングガスを用いたＲＩＥでは、酸化コバルトに対するＳｉＮのエッチング選択比が大きいため、エッチング停止層１２の表面が露出した時点でエッチングが自動的に停止する。保護層１３のエッチング後、レジスト膜１５を除去する。
【００３３】
このようにして、開口１６が形成された領域に、コンタクトホール１７が形成される。コンタクトホール１７の底面及び側面の下方領域には、エッチング停止層１２の表面が露出している。
【００３４】
異方性ＲＩＥでは、ＳｉＯ２  に対するＳｉＮのエッチング選択比を大きくすることが困難である。従って、酸化コバルトからなるエッチング停止層１２がなければ保護層１３の全厚さ分をエッチングした時点で選択的にエッチングを停止することが困難となる。保護層１３の下に酸化コバルトからなるエッチング停止層を配置することにより、ＳｉＮからなる保護層１３のエッチング時の過度のエッチングを防止することができる。
【００３５】
図２（Ａ）に示すように、コンタクトホール１７の底面及び側面の下方領域に露出しているエッチング停止層１２を除去する。エッチング停止層１２の除去は、例えば、Ａｒプラズマを使用した物理的クリーニングを行うことにより行う。この物理的クリーニングは、後の工程でコンタクトホール内にプラグを形成するためのスパッタリング用チャンバと同一のチャンバ内で行うことができる。
【００３６】
エッチング停止層１２の厚さは、サイドウォール絶縁体８ａ、８ｂ、及び上部絶縁膜６ａ、６ｂの厚さに比べて十分薄いため、エッチング停止層１２のみを容易に除去することができる。このようにして、底面にＣｏＳｉ層１１ｃ、側面の下方領域にサイドウォール絶縁体８ａ、８ｂ及び上部絶縁膜６ａ、６ｂの一部が露出したコンタクトホール１７を形成することができる。
【００３７】
図２（Ｂ）に示すように、コンタクトホール１７の内面に、コンタクトメタル層２０及び接着層２１を形成し、コンタクトホール１７の内部をタングステンプラグ２２で埋め込む。コンタクトメタル層２０、接着層２１及びタングステンプラグ２２は、例えば、基板全面にＴｉからなるコンタクトメタル層、ＴｉＮからなる接着層及びタングステン層を積層し、この積層構造をエッチバックすることにより形成する。
【００３８】
層間絶縁膜１４及びタングステンプラグ２２の上面を覆う配線層２３を形成する。配線層２３は、例えば、下から順番にＴｉＮ層、Ａｌ−Ｓｉ−Ｃｕ合金層及びＴｉＮ層を積層して形成する。
【００３９】
上記実施例によると、図１（Ｅ）の工程で説明したように、保護層１３のエッチング時にエッチング停止層１２の上面でエッチングを自動的に停止できる。また、図２（Ａ）の工程で説明したように、コンタクトホール１７の底面及び側面の下方領域に表出したエッチング停止層１２を容易に除去することができる。このため、コンタクトホール１７の形成時におけるオーバエッチングを抑制でき、ゲート電極５ａ、５ｂがコンタクトホール１７の内面に露出することを防止できる。
【００４０】
図１（Ｅ）に示した開口１６の端部とゲート電極５ａ、５ｂの端部とが重なっているが、ゲート電極５ａ、５ｂを露出させることなくＣｏＳｉ層１１ｃの表面を露出させるコンタクトホール１７を自己整合的に形成することができる。位置合わせのための余裕を確保するために、ゲート電極５ａと５ｂとの間隔を大きくする必要がないため、半導体装置の集積度の向上を図ることが可能になる。
【００４１】
上記実施例では、エッチング停止層として酸化コバルトからなる層を形成する場合を説明したが、その上層とのエッチング選択比を高くできる材料であれば、その他の材料を使用してもよい。上層にＳｉＮからなる層が形成されている場合は、ＳｉＮ層をＳＦ6 等のフッ素系エッチングガスを用いてエッチングする。ＳｉＮ層とエッチング停止層とのエッチング選択比を高くするためには、エッチング停止層を、金属フッ化物の沸点が２５０℃以上となるような金属、例えばＡｌ、ニッケル（Ｎｉ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等の酸化物で形成することが好ましい。
【００４２】
また、上記実施例では、コンタクトホールをプラグで埋め尽くし、その上に配線層を形成する場合を説明したが、プラグを用いず、コンタクトホールの内部に直接配線層を形成してもよい。
【００４３】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００４４】
【発明の効果】
以上説明したように、本発明によれば、コンタクトホール形成時にゲート電極の上方及び側方がエッチング停止層で覆われているため、エッチング停止層で安定してコンタクトホール形成のためのエッチングを停止させることができる。このため、コンタクトホール形成のためのレジストパターンの開口の端部がゲート電極の端部と重なっていても、ゲート電極をコンタクトホールの内面に露出させることなく安定してコンタクトホールを形成することができる。
【図面の簡単な説明】
【図１】本発明の実施例によるＭＩＳＦＥＴの製造方法を説明するための基板の断面図である。
【図２】本発明の実施例によるＭＩＳＦＥＴの製造方法を説明するための基板の断面図である。
【図３】従来技術により自己整合的にコンタクトホールを形成する方法を説明するための基板の断面図である。
【符号の説明】
１  シリコン基板
２  フィールド酸化膜
３ａ、３ｂ、３ｃ  低濃度領域
４ａ、４ｂ  ゲート酸化膜
５ａ、５ｂ  ゲート電極
６ａ、６ｂ  上部絶縁膜
７ａ、７ｂ  メサ構造体
８ａ、８ｂ  サイドウォール絶縁体
９ａ、９ｂ、９ｃ  ソース／ドレイン領域
１０  コバルト層
１１ａ、１１ｂ、１１ｃ  ＣｏＳｉ層
１２  エッチング停止層
１３  保護層
１４  層間絶縁膜
１５  レジスト膜
１６  開口
１７  コンタクトホール
２０  コンタクトメタル層
２１  接着層
２２  タングステンプラグ
２３  配線層
【図１】
0003595061.tif 000002
【図２】
0003595061.tif 000003
【図３】
0003595061.tif 000004