(57)【特許請求の範囲】
【請求項１】
第１信号と該第１信号を反転した第２信号とからなる差動入力信号をデルタシグマ変調回路においてデルタシグマ変調してそれぞれ１ビット信号とし、該各１ビット信号を電力増幅するディジタルスイッチング増幅器において、
電力増幅された各１ビット信号をそれぞれ減衰する減衰部と、
上記減衰部の各出力に、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧をそれぞれ付加するオフセット電圧付加調整部とを備えたことを特徴とするディジタルスイッチング増幅器。
【請求項２】
上記オフセット電圧付加調整部は、上記減衰部と上記デルタシグマ変調回路の間に設けられ、
各一端が上記デルタシグマ変調回路にそれぞれ接続されると共に、各他端が上記減衰部にそれぞれ接続される第１及び第２抵抗と、
上記第１及び第２抵抗の上記一端間に設けられた可変抵抗とを備え、
所定のアナログ電圧、又はグランドレベルが上記可変抵抗の可動端子を介して印加されていることを特徴とする請求項１に記載のディジタルスイッチング増幅器。
【請求項３】
第１信号と該第１信号を反転した第２信号とからなる差動入力信号をデルタシグマ変調回路においてデルタシグマ変調してそれぞれ１ビット信号とし、該各１ビット信号を電力増幅するディジタルスイッチング増幅器において、
電力増幅された各１ビット信号に、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧をそれぞれ付加するオフセット電圧付加調整部と、
上記オフセット電圧付加調整部の出力をそれぞれ減衰して上記各負帰還信号とする減衰部とを備えたことを特徴とするディジタルスイッチング増幅器。
【請求項４】
上記オフセット電圧付加調整部は、
各一端が上記減衰部にそれぞれ接続されると共に、各他端には電力増幅された上記各１ビット信号が印加される第１及び第２抵抗と、
上記第１及び第２抵抗の上記一端間に設けられた可変抵抗とを備え、
所定のアナログ電圧、又はグランドレベルが上記可変抵抗の可動端子を介して印加されていることを特徴とする請求項３に記載のディジタルスイッチング増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号或いはマルチビット信号をデルタシグマ変調で１ビット変換したものを高効率で増幅することができるディジタルスイッチング増幅器に関するものである。
【０００２】
【従来の技術】
デルタシグマ変調によって得られる１ビット信号は、音声信号の記録や、機器間の伝送にあたって使用されるだけではなく、１ビット信号をそのまま半導体電力増幅素子に入力し、得られた大電圧のスイッチングパルスにローパスフィルタを通過させるだけで、電力増幅された復調アナログ信号を得ることもできる。
【０００３】
しかも、上記半導体電力増幅素子は、従来の増幅器のようにその線形域（不飽和域）が使用されるのではなく、非線形域（飽和域）で使用される。従って、このようなデルタシグマ変調を用いるスイッチング増幅器は、極めて高効率に電力増幅を行うことができるという利点を有しており、製品化が始まっている。
【０００４】
従来のデルタシグマ変調信号を用いたディジタルスイッチング増幅器の構成の一例を図５を参照しながら以下に説明する。
【０００５】
図５に示すように、従来例のディジタルスイッチング増幅器１０は、主として、加算器５Ｐ及び５Ｍ、デルタシグマ変調回路１、定電圧スイッチング回路２、ローパスフィルタ（ＬＰＦ）ネットワーク回路３、及び減衰・調整部９を備えている。
【０００６】
正極性のアナログ音響信号Ｓ１Ｐ及び負極性のアナログ音響信号Ｓ１Ｍの対からなる差動入力信号は、入力端子４Ｐ及び４Ｍからそれぞれ入力され、デルタシグマ変調回路１で１ビット信号Ｓ２Ｐ及びＳ２Ｍにそれぞれ変換された後、定電圧スイッチング回路２で上記１ビット信号Ｓ２Ｐ及びＳ２Ｍに基づいて定電圧（±Ｖ）がスイッチングされて増幅され、ＬＰＦネットワーク回路３を介して、アナログ音響信号に復調されて、出力端子８Ｐ及び８Ｍからそれぞれ出力されるようになっている。尚、負極性のアナログ音響信号Ｓ１Ｍは、正極性のアナログ音響信号Ｓ１Ｐの極性のみ反転した信号である。
【０００７】
上記減衰・調整部９には、定電圧スイッチング回路２の出力信号Ｓ３Ｐ及びＳ３Ｍ（１ビット信号が電力増幅されたもの）がそれぞれ入力される。加算器５Ｐ及び５Ｍには、入力端子４Ｐ及び４Ｍに入力されたアナログ音響信号Ｓ１Ｐ及びＳ１Ｍが入力されると共に、定電圧スイッチング回路２からの負帰還信号Ｓ４Ｐ及びＳ４Ｍが入力され、ここで、両者の加算が行われる。加算器５Ｐ及び５Ｍの出力は、デルタシグマ変調回路１に送られる。
【０００８】
デルタシグマ変調回路１には、入力端子４Ｐ及び４Ｍに入力されたアナログ音響信号から負帰還信号Ｓ４Ｐ及びＳ４Ｍがそれぞれ減算され、これら減算結果に対してデルタシグマ変調された後、１ビット信号Ｓ２Ｐ及びＳ２Ｍが生成されて定電圧スイッチング回路２にそれぞれ出力される。
【０００９】
デルタシグマ変調回路１は、積分器・加算器群１１と量子化器１２とから構成されている。積分器・加算器群１１は、高次の積分器であり、上記減算結果をそれぞれ積分して加算し、加算結果が量子化器１２へそれぞれ送られる。量子化器１２は、積分器・加算器群１１の出力信号の極性を判定し、２値の量子化信号である、上記１ビット信号Ｓ２Ｐ及びＳ２Ｍにそれぞれ変換する。ここで、量子化器１２の量子化閾値は、想定されるサンプリング周波数に対して最適値に設定されている。
【００１０】
また、量子化器１２は、クロック信号（図示しない）に基づいて動作する。定電圧スイッチング回路２には、正極性の直流定電圧＋Ｖを出力する定電圧電源６Ｈと、定電圧Ｖと等しい大きさの負極性の直流定電圧−Ｖを出力する定電圧電源６Ｌとが接続されている。定電圧スイッチング回路２は、定電圧電源６Ｈ及び６Ｌからそれぞれ供給された定電圧＋Ｖ及び−Ｖが、上記１ビット信号Ｓ２Ｐ及びＳ２Ｍに基づいてそれぞれスイッチングされる。
【００１１】
すなわち、定電圧スイッチング回路２は、１ビット信号Ｓ２Ｐ及びＳ２Ｍをスイッチング制御信号として用いることにより、１ビット信号Ｓ２Ｐ及びＳ２Ｍを電力増幅するものである。定電圧スイッチング回路２は、１ビット信号Ｓ２Ｐ及びＳ２Ｍを電力増幅したものを、ＬＰＦネットワーク回路３と減衰・調整部９とにそれぞれ出力するようになっている。減衰・調整部９は、電力増幅された１ビット信号Ｓ３Ｐ及びＳ３Ｍを減衰・調整しデルタシグマ変調回路１の入力へそれぞれ負帰還させるためのものである。
【００１２】
ＬＰＦネットワーク回路３は、低周波数帯域に帯域制限することで、電力増幅された１ビット信号Ｓ３Ｐ及びＳ３Ｍをアナログ音響信号にそれぞれ復調するものである。また、ＬＰＦネットワーク回路３は、アナログ音響信号を出力端子８Ｐ及び８Ｍからそれぞれ出力するようになっている。
【００１３】
ここで、上記ディジタルスイッチング増幅器１０の動作について説明する。入力端子４Ｐ及び４Ｍにそれぞれ入力されたアナログ音響信号Ｓ１Ｐ及びＳ１Ｍは、加算器５Ｐ及び５Ｍにおいて、負帰還信号Ｓ４Ｐ及びＳ４Ｍが減算（減算結果は、（Ｓ１Ｐ−Ｓ４Ｐ）と、（Ｓ１Ｍ−Ｓ４Ｍ））となる。）された後、デルタシグマ変調回路１においてデルタシグマ変調されて１ビット信号Ｓ２Ｐ及びＳ２Ｍにそれぞれ変換される。この際、積分器・加算器群１１で加算器５Ｐ及び５Ｍの出力信号がそれぞれ積分された後、加算されてノイズシェーピングされた後、量子化器１２に送られ、ここで、加算された差分積分信号の極性が判定され、２値の１ビット信号Ｓ２Ｐ及びＳ２Ｍに変換される。
【００１４】
１ビット信号Ｓ２Ｐ及びＳ２Ｍは、スイッチング制御信号として定電圧スイッチング回路２にそれぞれ入力され、定電圧電源６Ｈ及び６Ｌより与えられた定電圧＋Ｖ及び−Ｖの電圧幅をもつ信号へと電力増幅される。定電圧スイッチング回路２にて電力増幅された１ビット信号Ｓ３Ｐ及びＳ３Ｍは、ＬＰＦネットワーク回路３に入力され、ＬＰＦネットワーク回路３でアナログ音響信号に復調されて、出力端子８Ｐ及び８Ｍからそれぞれ出力される。また、電力増幅された１ビット信号Ｓ３Ｐ及びＳ３Ｍは、減衰・調整部９と加算器５Ｐ及び５Ｍとを介してデルタシグマ変調回路１へそれぞれ負帰還される。
【００１５】
ところで、上記従来のディジタルスイッチング増幅器１０では、出力端子８Ｐ及び８Ｍから出力されるアナログ音響信号には、種々の理由により出力端子８Ｐ（＋側出力端子）と出力端子８Ｍ（−側出力端子）との直流成分の電圧差、つまり、オフセット電圧が生じ、その結果、低周波帯域にノイズが発生したり、出力端子８Ｐ及び８Ｍにスピーカ（図示しない）を接続した場合に電源のオン・オフ時などに上記スピーカからポップ音が発生したりする。
【００１６】
上記のようなオフセット電圧が生じる主な原因として、デルタシグマ変調回路１内のオペアンプ群（図示しない）からのオフセット電圧の発生や、定電圧電源６Ｈ及び６Ｌから定電圧スイッチング回路２に供給される定電圧＋Ｖ及び−Ｖの絶対値の不一致（ずれ）や、差動負帰還信号の＋側信号と−側信号とのレベル差（負帰還信号Ｓ４Ｐと負帰還信号Ｓ４Ｍの直流電圧レベル差）や、回路の配線パターンのばらつきによる電圧特性の不一致（ずれ）等が挙げられる。
【００１７】
そこで、上記従来のディジタルスイッチング増幅器１０においては、定電圧スイッチング回路２に供給する定電圧電源６Ｈ及び６Ｌの定電圧＋Ｖ及び−Ｖを調節することによって、出力信号に生ずる上記オフセット電圧をキャンセルしたり、定電圧スイッチング回路２の出力信号Ｓ３Ｐ及びＳ３Ｍをそれぞれ減衰して負帰還信号Ｓ４Ｐ及びＳ４Ｍをデルタシグマ変調回路１へ負帰還するが、この際、減衰率を調節することによって、出力信号に生ずる上記オフセット電圧をキャンセルしたりすることが行われている。
【００１８】
上記従来のディジタルスイッチング増幅器１０におけるオフセット電圧の調整がどのようにして行われるかについて説明すると、以下のとおりである。
【００１９】
上記ディジタルスイッチング増幅器１０においては、減衰・調整部９内の可変減衰器９Ｐ及び９Ｍ（減衰・調整部）にて電力増幅された１ビット信号Ｓ３Ｐ及びＳ３Ｍをそれぞれ減衰させ、負帰還信号Ｓ４Ｐ及びＳ４Ｍとしてデルタシグマ変調回路１へ負帰還するようになっている。しかしながら、通常、デルタシグマ変調回路１内でのオフセット電圧、定電圧電源６Ｈ及び６Ｌから定電圧スイッチング回路２に供給される定電圧＋Ｖ、−Ｖの絶対値の不一致（ずれ）等の要因により、増幅器出力にオフセット電圧が発生する。
【００２０】
オフセット電圧は、上記要因以外に、次の場合にも生じる。即ち、減衰・調整部９内の可変減衰器９Ｐ及び９Ｍにおいて減衰率に差があると、たとえ定電圧スイッチング回路２の出力信号Ｓ３Ｐ及びＳ３Ｍの直流電圧にレベル差がない場合であっても、可変減衰器９Ｐ及び９Ｍの出力信号である負帰還信号Ｓ４Ｐ及びＳ４Ｍ間には、直流電圧レベル差が生じ、これによってオフセット電圧は発生することになる。
【００２１】
そのため、ディジタルスイッチング増幅器１０では、オフセット電圧が発生した場合、上記の負帰還信号Ｓ４Ｐの電圧レベルと、負帰還信号Ｓ４Ｍの電圧レベルとを故意に異なるようにすることで、オフセット電圧をキャンセルすることも可能である。
【００２２】
【発明が解決しようとする課題】
しかしながら、上記従来のようなオフセット電圧の調整では、可変減衰器９Ｐ及び９Ｍの減衰率を変えることによって、負帰還信号Ｓ４Ｐ及びＳ４Ｍの直流電圧レベルがそれぞれ調整されるので、次のような問題を招来する。
【００２３】
すなわち、負帰還信号Ｓ４Ｐ及びＳ４Ｍの絶対値レベルが変わるので、ディジタルスイッチング増幅器１０のゲインが変わってしまう。この場合、このようなディジタルスイッチング増幅器１０を２チャンネル分並列接続して、ステレオ音響信号を増幅するためのステレオ増幅器として用いた場合、左右のチャンネル間で音量差を生じることになる。
【００２４】
また、デルタシグマ変調回路１へ負帰還する負帰還信号Ｓ４Ｐ及びＳ４Ｍの直流電圧レベルが等しくなくなるので（それぞれ変わるので）、出力積分器・加算器群１１で加算器５Ｐ及び５Ｍの出力がそれぞれ積分された後、加算されてノイズシェーピングが行われる段で、アルゴリズムどおりの伝達特性が維持されないために、残留ノイズが増大したり、負帰還信号Ｓ４Ｐ及びＳ４Ｍに対する入力信号（アナログ音響信号Ｓ１Ｐ及びＳ２Ｍ）の最大許容量（発振限界値）がそれぞれ変化してしまう。
【００２５】
以上のように、上記従来技術によれば、ディジタルスイッチング増幅器１０の最大出力が変化したり、ＳＮ比が低下したりすることになり、その結果、所望の周波数帯域やダイナミックレンジが得られないという問題点を有している。
【００２６】
本発明は上記問題点に鑑みなされたものであり、その目的は、オフセット電圧の調整に起因していた正負入力信号に対するゲインの変化の回避、及びオフセット電圧に起因する低周波帯域のノイズの発生の防止を図ることが可能なディジタルスイッチング増幅器を提供することにある。
【００２７】
【課題を解決するための手段】
本発明のディジタルスイッチング増幅器は、上記課題を解決するために、第１信号と該第１信号を反転した第２信号とからなる差動入力信号をデルタシグマ変調回路においてデルタシグマ変調してそれぞれ１ビット信号とし、該各１ビット信号を電力増幅するディジタルスイッチング増幅器において、以下の措置を講じたことを特徴としている。
【００２８】
即ち、上記ディジタルスイッチング増幅器は、電力増幅された上記各１ビット信号をそれぞれ減衰する減衰部と、該減衰部の各出力に、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧をそれぞれ付加するオフセット電圧付加調整部とを備えたことを特徴としている。
【００２９】
上記の発明によれば、第１信号と、この第１信号を反転した第２信号とからなる差動入力信号が入力されると、それぞれに対してデルタシグマ変調が施されて１ビット信号に変調される。各１ビット信号は、更に、電力増幅される。このように電力増幅された各１ビット信号は、減衰部においてそれぞれ減衰されてオフセット電圧付加調整部に送られた後、デルタシグマ変調回路に負帰還される。
【００３０】
ところで、ディジタルスイッチング増幅器においては、通常、電力増幅された１ビット信号間に直流電圧レベル差が生じる。その結果、低周波帯域にノイズが発生したり、アナログ変調後にスピーカに接続する場合には電源オン、オフ時などに上記スピーカからポップ音が発生したりしていた。
【００３１】
このような不具合に対して、従来のディジタルスイッチング増幅器においては、電力増幅の際に印加される正極性及び負極性の定電圧を調節したり、上記減衰部での減衰率を調節してデルタシグマ変調回路への負帰還信号間に故意に直流電圧レベル差を設けたりして、上記発生したオフセット電圧をキャンセルしていた。しかし、減衰部における減衰率を調節する場合、次のような問題点を新たに招来する。
【００３２】
すなわち、上記従来のように減衰部の減衰率をそれぞれ調節してオフセット電圧をキャンセルする場合、両負帰還信号において絶対値レベルが変わる（等しくならない）ので、ディジタルスイッチング増幅器のゲインが実質上変わってしまう。このようなディジタルスイッチング増幅器を２チャンネル分並列接続して、ステレオ音響信号を増幅するためのステレオ増幅器として用いた場合、左右のチャンネル間で音量差を生じてしまう。
【００３３】
しかも、デルタシグマ変調回路で、積分された後、加算されてノイズシェーピングが行われる段で、アルゴリズムどおりの伝達特性が維持されないために、残留ノイズが増大したり、負帰還信号に対する差動入力信号の最大許容量（発振限界値）が変化してしまう。つまり、ディジタルスイッチング増幅器の最大出力が変化したり、ＳＮ比が低下したりすることになり、その結果、所望の周波数帯域やダイナミックレンジが得られないという問題点を招来する。
【００３４】
そこで、上記問題点は、上記の発明によれば、次のようにして解決される。すなわち、電力増幅された上記各１ビット信号は、それぞれ減衰部によって減衰される。減衰部間の減衰率を変化させて該減衰部の出力（デルタシグマ変調回路に負帰還される負帰還信号）間に故意に直流電圧レベル差を設けてオフセット電圧をゼロにしていた上記従来技術の代わりに、オフセット電圧付加調整部によって、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧がそれぞれ減衰部の各出力に付加される。したがって、減衰部間の減衰率を変化させることなく、調整用電圧を付加するだけで、互いに直流電圧レベルが等しい差動負帰還信号がデルタシグマ変調回路へ負帰還されることになる。
【００３５】
つまり、ディジタルスイッチング増幅器にオフセット電圧が生じても、製造直後の検査時等に、上記オフセット電圧を測定しながら、オフセット電圧付加調整部を介して、減衰部の各出力に調整用電圧をそれぞれ付加するだけで、互いに直流電圧レベルが等しい差動負帰還信号がデルタシグマ変調回路へ負帰還され、オフセット電圧がゼロに調整される。
【００３６】
以上のように、たとえ減衰部間で減衰率が互いに異なっていた場合でも、デルタシグマ変調回路に負帰還される負帰還信号の直流電圧レベル差はゼロになる（差動負帰還信号の絶対直流電圧レベルは変わらない）ので、ディジタルスイッチング増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できる。また、デルタシグマ変調回路においてアルゴリズムどおりの伝達特性が維持されるので、残留ノイズが増大したり、負帰還信号に対する差動入力信号の最大許容量（発振限界値）が変化したりすることを未然に回避できる。つまり、ディジタルスイッチング増幅器の最大出力が変化したり、ＳＮ比が低下したりすることが未然に回避されるので、所望の周波数帯域やダイナミックレンジが確実に得られる。
【００３７】
上記オフセット電圧付加調整部は、上記減衰部と上記デルタシグマ変調回路の間に設けられ、各一端が上記デルタシグマ変調回路にそれぞれ接続されると共に、各他端が上記減衰部にそれぞれ接続される第１及び第２抵抗と、上記第１及び第２抵抗の上記一端間に設けられた可変抵抗とを備え、所定のアナログ電圧、又はグランドレベルが上記可変抵抗の可動端子を介して印加されていることが好ましい。
【００３８】
この場合、減衰部の各出力は、第１及び第２抵抗を介してデルタシグマ変調回路にそれぞれ印加される。一方、所定のアナログ電圧、またはグランドレベルは、可動端子を介して可変抵抗に印加される。可変抵抗の可動端子を移動させることによって、可変抵抗の可動端子を中心にしてその両側で抵抗値が変化する。調整用電圧は、この抵抗値に応じてそれぞれ変化する。調整用電圧は、それぞれ減衰器の各出力に付加され、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように調整される。このように、差動負帰還信号の絶対直流電圧レベルを等しくできるので、ディジタルスイッチング増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できる。
【００３９】
本発明の他のディジタルスイッチング増幅器は、上記課題を解決するために、第１信号と該第１信号を反転した第２信号とからなる差動入力信号をデルタシグマ変調回路においてデルタシグマ変調してそれぞれ１ビット信号とし、該各１ビット信号を電力増幅するディジタルスイッチング増幅器において、次の措置を講じたことを特徴としている。
【００４０】
すなわち、上記他のディジタルスイッチング増幅器は、電力増幅された各１ビット信号に、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧をそれぞれ付加するオフセット電圧付加調整部と、上記オフセット電圧付加調整部の出力をそれぞれ減衰して上記各負帰還信号とする減衰部とを備えたことを特徴としている。
【００４１】
上記の発明によれば、第１信号と、この第１信号を反転した第２信号とからなる差動入力信号が入力されると、それぞれに対してデルタシグマ変調が行われて１ビット信号に変調される。各１ビット信号は、更に、電力増幅される。このように電力増幅された各１ビット信号に、オフセット電圧付加調整部によって、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧がそれぞれ付加される。この調整用電圧が付加されると、電力増幅された各１ビット信号は、それぞれ減衰部において減衰された後、各負帰還信号としてデルタシグマ変調回路に負帰還される。
【００４２】
減衰部間の減衰率を変化させ、該減衰部の出力（デルタシグマ変調回路に負帰還される負帰還信号）間に故意に直流電圧レベル差を設けてオフセット電圧をゼロにしていた上記従来技術の代わりに、上記の発明によれば、減衰部間の減衰率を変化させることなく、調整用電圧を付加するだけで、互いに直流電圧レベルが等しい差動負帰還信号がデルタシグマ変調回路へ負帰還されることになる。
【００４３】
つまり、ディジタルスイッチング増幅器にオフセット電圧が生じても、例えば製造直後の検査時等に、上記オフセット電圧を測定しながら、オフセット電圧付加調整部を介して、減衰部の各出力にそれぞれ調整用電圧を付加するだけで、互いに直流電圧レベルが等しい差動負帰還信号がデルタシグマ変調回路へ負帰還され、オフセット電圧がゼロに調整される。
【００４４】
以上のように、たとえ減衰部間の減衰率が互いに異なっていた場合でも、デルタシグマ変調回路に負帰還される負帰還信号の直流電圧レベル差はゼロになる（差動負帰還信号の絶対直流電圧レベルは変わらない）ので、ディジタルスイッチング増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できる。しかも、デルタシグマ変調回路においてアルゴリズムどおりの伝達特性が維持されるので、残留ノイズが増大したり、負帰還信号に対する差動入力信号の最大許容量（発振限界値）が変化したりすることを未然に回避できる。つまり、ディジタルスイッチング増幅器の最大出力が変化したり、ＳＮ比が低下したりすることが未然に回避されるので、所望の周波数帯域やダイナミックレンジが確実に得られる。
【００４５】
上記オフセット電圧付加調整部は、各一端が上記減衰部にそれぞれ接続されると共に、各他端には電力増幅された上記各１ビット信号が印加される第１及び第２抵抗と、上記第１及び第２抵抗の上記一端間に設けられた可変抵抗とを備え、所定のアナログ電圧、又はグランドレベルが上記可変抵抗の可動端子を介して印加されていることが好ましい。
【００４６】
この場合、減衰部の各出力は、第１及び第２抵抗を介してデルタシグマ変調回路にそれぞれ印加される。一方、所定のアナログ電圧、またはグランドレベルは、可動端子を介して可変抵抗に印加される。可変抵抗の可動端子を移動させることによって、可変抵抗の可動端子を中心にしてその両側で抵抗値が変化する。調整用電圧は、この抵抗値に応じてそれぞれ変化する。調整用電圧は、電力増幅された各１ビット信号に付加され、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように調整される。このように、差動負帰還信号の絶対直流電圧レベルを等しくできるので、ディジタルスイッチング増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できる。
【００４７】
【発明の実施の形態】
本発明の実施の一形態について図１乃至図４に基づいて説明すれば、以下のとおりである。なお、図５中の部材と同じ機能を有する部材については同じ参照符号を付記する。
【００４８】
本発明のディジタルスイッチング増幅器１０は、図１に示すように、正極性のアナログ音響信号Ｓ１Ｐ及び負極性のアナログ音響信号Ｓ１Ｍの対からなる差動入力信号が入力端子４Ｐ及び４Ｍからそれぞれ入力され、デルタシグマ変調回路１で１ビット信号Ｓ２Ｐ及びＳ２Ｍに変換された後、定電圧スイッチング回路２で上記１ビット信号Ｓ２Ｐ及びＳ２Ｍに基づいて定電圧（±Ｖ）がスイッチングされて電力増幅され、ＬＰＦネットワーク回路３を介して、アナログ音響信号Ｓ５Ｐ及びＳ５Ｍにそれぞれ復調された後、出力端子８Ｐ及び８Ｍからそれぞれ出力される。尚、負極性のアナログ音響信号Ｓ１Ｍは、正極性のアナログ音響信号Ｓ１Ｐの極性のみ反転した信号である。
【００４９】
ディジタルスイッチング増幅器１０は、主として、加算器５Ｐおよび５Ｍ、デルタシグマ変調回路１、定電圧スイッチング回路２、ＬＰＦネットワーク回路３、第１の帰還路７Ｐ、第２の帰還路７Ｍ、減衰・調整部９、及びオフセット電圧付加調整部１３を備えている。
【００５０】
加算器５Ｐ及び５Ｍには、入力端子４Ｐ及び４Ｍに入力されたアナログ音響信号Ｓ１Ｐ及びＳ１Ｍと、第１及び第２帰還路７Ｐ及び７Ｍを介して定電圧スイッチング回路２から減衰・調整部９及びオフセット電圧付加調整部１３を経て帰還された負帰還信号Ｓ４Ｐ及びＳ４Ｍが入力される。加算器５Ｐ及び５Ｍは、アナログ音響信号Ｓ１Ｐ及びＳ１Ｍから負帰還信号Ｓ４Ｐ及びＳ４Ｍをそれぞれ減算し、減算結果をデルタシグマ変調回路１へ出力するようになっている。
【００５１】
デルタシグマ変調回路１は、加算器５Ｐ及び５Ｍの出力信号をそれぞれデルタシグマ変調することにより、１ビット信号Ｓ２Ｐ及びＳ２Ｍを生成するものである。
【００５２】
デルタシグマ変調回路１は、積分器・加算器群１１と量子化器１２とから構成されている。積分器・加算器群１１は、高次の積分器であり、加算器５Ｐ及び５Ｍの減算結果をそれぞれ積分して加算し、量子化器１２へ出力する。量子化器１２は、積分器・加算器群１１の出力信号の極性を判定して２値の量子化信号である１ビット信号Ｓ２Ｐ及びＳ２Ｍに変換する。ここで、量子化器１２の量子化閾値は、想定されるサンプリング周波数に対して最適に設定されている。また、量子化器１２はクロック信号に対応して作動する。
【００５３】
定電圧スイッチング回路２には、正極性の定電圧＋Ｖを出力する定電圧電源６Ｈと、定電圧Ｖと等しい大きさの負極性の定電圧−Ｖを出力する定電圧電源６Ｌとが接続されている。定電圧電源６Ｈ及び６Ｌは、ディジタルスイッチング増幅器１０内部に設けてもよいが、ここではディジタルスイッチング増幅器１０外部に設けられ、電力線を介して接続されている。定電圧スイッチング回路２は、定電圧電源６Ｈ及び６Ｌから供給された定電圧＋Ｖおよび−Ｖのスイッチングを、１ビット信号Ｓ２Ｐ及びＳ２Ｍをスイッチング制御信号として用いることにより、１ビット信号Ｓ２ＰおよびＳ２Ｍを電力増幅するものである。
【００５４】
また、定電圧スイッチング回路２は、１ビット信号Ｓ２ＰおよびＳ２Ｍを電力増幅した１ビット信号Ｓ３ＰおよびＳ３ＭをＬＰＦネットワーク回路３に出力すると共に、第１及び第２帰還路７Ｐ及び７Ｍを介して減衰・調整部９に出力するようになっている。第１及び第２帰還路７Ｐ及び７Ｍは、減衰・調整部９及びオフセット電圧付加調整部１３を介して、電力増幅された１ビット信号Ｓ３Ｐ及びＳ３Ｍをデルタシグマ変調回路１へそれぞれ負帰還させるものである。
【００５５】
減衰・調整部９は、第１及び第２帰還路７Ｐ及び７Ｍ上に設けられ、電力増幅された１ビット信号Ｓ３Ｐ及びＳ３Ｍを所定の減衰率でそれぞれ減衰させるようになっている。ＬＰＦネットワーク回路３は、低周波帯域に帯域制限することで、電力増幅された１ビット信号Ｓ３ＰおよびＳ３Ｍをアナログ音響信号Ｓ５ＰおよびＳ５Ｍに復調するために設けられている。
【００５６】
また、ＬＰＦネットワーク回路３は、アナログ音響信号Ｓ５ＰおよびＳ５Ｍを出力端子８Ｐおよび８Ｍを介して外部に出力するようになっている。オフセット電圧付加調整回路１３においては、減衰・調整部９の可変減衰器９Ｐ及び９Ｍの出力信号の直流電圧レベルに、グランド（接地）レベル、或いはアナログ電圧ＶＤＡに係る調整用電圧がそれぞれ付加され、これにより、オフセット電圧が調整されるようになっている。また、オフセット電圧付加調整回路１３は、オフセット電圧を打ち消した負帰還信号Ｓ４ＰおよびＳ４Ｍを加算器５Ｐ及び５Ｍへ出力している。
【００５７】
ここで、上記構成のディジタルスイッチング増幅器１０の動作について説明する。入力端子４Ｐおよび４Ｍに入力されたアナログ音響信号Ｓ１ＰおよびＳ１Ｍは、加算器５Ｐ及び５Ｍに送られ、ここで、負帰還信号Ｓ４ＰおよびＳ４Ｍがそれぞれ減算された後、減算結果がデルタシグマ変調回路１において１ビット信号Ｓ２Ｐ及びＳ２Ｍに変換される。
【００５８】
具体的には、積分器・加算器群１１においては、加算器５Ｐ及び５Ｍの出力信号が積分された後、加算されてノイズシェーピングされ、量子化器１２に送られ、ここで加算された差分積分信号の極性が判定され、「１」または「０」の１ビット信号Ｓ２ＰおよびＳ２Ｍに変換される。
【００５９】
１ビット信号Ｓ２ＰおよびＳ２Ｍは、スイッチング制御信号として定電圧スイッチング回路２に入力され、外部の定電圧電源６Ｈおよび６Ｌより与えられた定電圧＋Ｖと定電圧−Ｖとの電圧幅を有する１ビット信号Ｓ３ＰおよびＳ３Ｍへと電力増幅される。
【００６０】
定電圧スイッチング回路２において電力増幅された１ビット信号Ｓ３ＰおよびＳ３Ｍは、ＬＰＦネットワーク回路３にそれぞれ入力され、ＬＰＦネットワーク回路３でアナログ音響信号Ｓ５ＰおよびＳ５Ｍに復調されて、出力端子８Ｐおよび８Ｍから出力される。また、電力増幅された１ビット信号Ｓ３ＰおよびＳ３Ｍは、減衰・調整部９に入力されて所定の減衰率でそれぞれ減衰されてオフセット電圧付加調整部１３に送られ、ここで調整用電圧が付加されて負帰還信号Ｓ４ＰおよびＳ４Ｍとしてデルタシグマ変調回路１へ負帰還される。
【００６１】
次に、ディジタルスイッチング増幅器１０におけるオフセット電圧の調節について説明する。本発明に係るディジタルスイッチング増幅器１０は、オフセット電圧が発生しない場合、オフセット電圧付加調整部１３において減衰・調整部９からの負帰還信号Ｓ４ＰおよびＳ４Ｍは、そのまま、デルタシグマ変調回路１に負帰還するようになっている。
【００６２】
ところが、実際は、デルタシグマ変調回路１内のオペアンプ等（図示しない）で発生するオフセット電圧や、定電圧電源６Ｈ、６Ｌから定電圧スイッチング回路２に供給される定電圧＋Ｖおよび−Ｖの絶対値の不一致（ずれ）等の要因により、アナログ音響信号Ｓ５ＰとＳ５Ｍの間にオフセット電圧が発生する。
【００６３】
一方、オフセット電圧は、第１及び第２帰還路７Ｐ及び７Ｍにもそのまま反映されるため、オフセット電圧は第１及び第２帰還路７Ｐ及び７Ｍを介して加算器５Ｐおよび５Ｍにそれぞれ出力される。そのため、ディジタルスイッチング増幅器１０は、オフセット電圧が発生した場合、オフセット電圧付加調整部１３を介して、第１及び第２帰還路７Ｐ及び７Ｍにオフセット電圧を打ち消す電圧を付加することによって、増幅器出力であるアナログ音響信号Ｓ５ＰとＳ５Ｍの間に発生するオフセット電圧をキャンセルすることが可能となる。
【００６４】
尚、ここで問題となるオフセット電圧は、各素子の特性ばらつきや、各回路固有の要因により生じる。したがって、オフセット電圧は一度調節を行えば、その後、大きく変化することは基本的にはなく、例えば製造直後の検査時に調節すればよく、使用時にその度毎に調節する必要はない。オフセット電圧の調節の効果を確認するために、オフセット電圧の有無による周波数特性の変化を調べた。
【００６５】
ここで、図２を参照しながら、オフセット電圧付加調整部１３の一例について説明する。オフセット電圧付加調整部１３は、固定抵抗１５乃至１８、及び半固定抵抗１４（可変抵抗）から構成されている。固定抵抗１５は、一端が加算器５Ｐに接続され、他端が可変減衰器９Ｐに接続されている。固定抵抗１８は、一端が加算器５Ｍに接続され、他端が可変減衰器９Ｍに接続されている。
【００６６】
固定抵抗１５の上記一端（図２の接続点Ｐ）と固定抵抗１８の上記一端（図２の接続点Ｑ）との間には、固定抵抗１６、半固定抵抗１４、及び固定抵抗１７がこの順に接続されている。また、半固定抵抗１４は、その接点ｃ（可動端子）がグランド又は固定のアナログ電圧ＶＤＡに接続されている。上記固定抵抗１６、半固定抵抗１４、及び固定抵抗１７を一つの可変抵抗で置き換えてもよいことは言うまでもない。
【００６７】
図２の構成によれば、例えば製造直後の検査時に無信号状態、つまり、アナログ音響信号Ｓ１ＰおよびＳ１Ｍのレベルが０の状態、或いは入力端４Ｐと入力端４Ｍが短絡された状態で、アナログ音響信号Ｓ５Ｐとアナログ音響信号Ｓ５Ｍとのレベル差を電圧測定器により測定し、オフセット電圧が検出された場合、測定しながら、該オフセット電圧がキャンセルされる（ゼロになる）方向に、オフセット電圧付加調整部１３の半固定抵抗器１４の接点ｃの位置を調節する。これにより、第１帰還路７Ｐと第２帰還路７Ｍとの間の直流電圧レベル差（オフセット電圧）がゼロになるように調整され、その結果、ディジタルスイッチング増幅器１０におけるオフセット電圧がキャンセルされる。
【００６８】
ここで、具体的に、オフセット電圧付加調整について説明する。半固定抵抗１４の接点ｃがグランドに接続されている場合、該接点ｃを端子ａ（固定端子）の方に調節すると、ｃ−ａ間の抵抗値が小さくなるので、負帰還信号Ｓ４Ｐ（接続点Ｐの電圧）の直流電圧レベルは小さくなる一方、接点ｃを端子ｂ（固定端子）の方に調節すると、ｃ−ａ間の抵抗値が大きくなるので、負帰還信号Ｓ４Ｐ（接続点Ｐの電圧）の直流電圧レベルは大きくなる。上記において、接点ｃを端子ａの方に調節したとき、ｃ−ｂ間の抵抗値が大きくなるので、負帰還信号Ｓ４Ｍ（接続点Ｑの電圧）の直流電圧レベルは大きくなる一方、接点ｃを端子ｂの方に調節したとき、ｃ−ｂ間の抵抗値が小さくなるので、負帰還信号Ｓ４Ｍ（接続点Ｑの電圧）の直流電圧レベルは小さくなる。
【００６９】
つまり、接点ｃを端子ａの方に調節すると、調整用電圧がそれぞれ付加され、負帰還信号Ｓ４Ｐ（接続点Ｐの電圧）の直流電圧レベルを小さくできると共に、負帰還信号Ｓ４Ｍ（接続点Ｑの電圧）の直流電圧レベルを大きくできる。逆に、接点ｃを端子ｂの方に調節すると、負帰還信号Ｓ４Ｐ（接続点Ｐの電圧）の直流電圧レベルを大きくできると共に、負帰還信号Ｓ４Ｍの直流電圧レベルを小さくできる。
【００７０】
このように、半固定抵抗１４において、グランドに接続された接点ｃを端子ａの方に又はｂの方に調節することによって、可変減衰器９Ｐ及び９Ｍの減衰率を変化させることなく、負帰還信号Ｓ４Ｐ及びＳ４Ｍの直流電圧レベル差がゼロになるように調節できる。それゆえ、ディジタルスイッチング増幅器１０の増幅ゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できる。
【００７１】
以上は、半固定抵抗１４の接点ｃがグランドに接続されている場合について説明したが、半固定抵抗１４の接点ｃが固定のアナログ電圧ＶＤＡに接続されている場合も同様の動作が行われ、アナログ電圧ＶＤＡに接続された接点ｃを端子ａの方に又はｂの方に調節することによって、可変減衰器９Ｐ及び９Ｍの減衰率を変化させることなく、負帰還信号Ｓ４Ｐ及びＳ４Ｍの直流電圧レベル差がゼロになるように調節できる。それゆえ、ディジタルスイッチング増幅器１０の増幅ゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できる。
【００７２】
以上のように、上記の構成によれば、可変減衰器９Ｐ及び９Ｍの減衰率を変化させることなく固定したまま、調節用の直流電圧を可変減衰器９Ｐ及び９Ｍの出力信号に付加し、オフセット電圧がキャンセルされるように調整できる。このように、可変減衰器９Ｐ及び９Ｍの減衰率が変化しないので、デルタシグマ変調回路１がアルゴリズムどおりの伝達特性を維持でき、その結果、残留ノイズが増大したり、負帰還信号Ｓ４Ｐ及びＳ４Ｍに対する入力信号（アナログ音響信号Ｓ１Ｐ及びＳ１Ｍ）の最大許容量（発振限界値）が変化したりすることがない。つまり、ディジタルスイッチング増幅器１０の最大出力が変化したり、ＳＮ比が低下したりすることなく、所望の周波数帯域やダイナミックレンジが得られる。
【００７３】
ここで、本実施の形態に係るディジタルスイッチング増幅器１０の測定結果を図３及び図４を参照しながら以下に説明する。
【００７４】
図３にディジタルスイッチング増幅器１０におけるオフセット電圧が生じたときの増幅器出力信号の周波数特性を、ＦＦＴ（Ｆｉｒｓｔ  Ｆｏｕｒｉｅｒ  Ｔｒａｎｓｆｏｒｍ  ）周波数分析装置で分析した結果を示す。また、図４に、ディジタルスイッチング増幅器１０におけるオフセット電圧を前述のように調節した後の増幅器出力信号の周波数特性を、ＦＦＴ周波数分析装置で分析した結果を示す。
【００７５】
図３から明らかように、オフセット電圧が生じているときは、可聴帯域（〜２０ｋＨｚ）全体にわたってノイズフロアが上昇し、ＳＮ比が悪くなっている。一方、図４から明らかように、本発明に従ってオフセット電圧をキャンセルするように調節すると、このようなノイズが除去されて、ＳＮ比が改善されることがわかる。
【００７６】
なお、従来行われているように、負帰還信号Ｓ４ＰおよびＳ４Ｍの減衰率を変化させて調節し、オフセット電圧をキャンセルする調節を行うと、オフセット電圧が直流電圧であるがために、ＦＦＴ周波数分析装置の分析結果では、０Ｈｚ付近のノイズが低減するように現れる。しかしながら、負帰還信号Ｓ４ＰおよびＳ４Ｍの減衰率が変わると（減衰率が互いに異なるように調節されると）、デルタシグマ変調回路１がアルゴリズム通りの伝達特性を維持できないために、残留ノイズが増大したり、負帰還信号に対する入力信号（アナログ音響信号Ｓ１Ｐ及びＳ１Ｍ）の最大許容量（発振限界値）が変化したりする。つまり、ディジタルスイッチング増幅器１０の最大出力が変化したり、ＳＮ比が低下したりすることになり、所望の周波数帯域やダイナミックレンジが得られないことがある。
【００７７】
上述の説明では、減衰・調整部９の調整後にオフセット電圧付加調整を行うようにしたが、その逆でもよい。つまり、定電圧スイッチング回路２と減衰・調整部９の間に、上記オフセット電圧付加調整部１３を設け、電力増幅された各１ビット信号に対して調整用電圧をそれぞれ付加した後、減衰・調整部９を介したものを負帰還信号Ｓ４ＰおよびＳ４Ｍのとして加算器５Ｐ及び５Ｍにそれぞれ負帰還する構成でもよい。この場合においても、可変減衰器９Ｐ及び９Ｍの減衰率を変化させることなく、負帰還信号Ｓ４Ｐ及びＳ４Ｍの直流電圧レベル差がゼロになるように調節でき、その結果、オフセット電圧を確実にキャンセルすることが可能となる。
【００７８】
また、上記の実施形態の構成では、ディジタルスイッチング増幅器１０の外部から入力された差動入力信号を増幅するようになっているが、ディジタルスイッチング増幅器１０の外部から入力された１つの信号に基づいて差動信号を生成し、該差動信号を増幅する構成にしてもよい。
【００７９】
また、ディジタルスイッチング増幅器１０に入力するアナログ音響信号Ｓ１Ｐ及びＳ１Ｍの代りに、デルタシグマ変調回路１内の量子化器のサンプリング周波数と同一周波数の１ビット信号を入力することも可能である。
【００８０】
さらに、上記実施の形態においては、電力増幅された１ビット信号をアナログ音響信号に復調するためのＬＰＦネットワーク回路３を備えているが、電力増幅された１ビット信号をアナログ信号に復調するための復調部として、ＬＰＦネットワーク回路３以外の回路を備えていてもよい。或いは、電力増幅された１ビット信号をアナログ信号に復調するための復調部を省き、増幅された１ビット信号をそのままディジタル出力する構成としてもよい。また、デルタシグマ変調回路１内の量子化器１２は、量子化閾値が１つである必要はなく、多値の量子化を行う構成であってもよい。
【００８１】
本発明のディジタルスイッチング増幅器は、以上のように、互いに逆極性である第１の信号と第２の信号の対からなる差動信号を増幅するために、第１の信号及び第２の信号をデルタシグマ変調することにより、第１の量子化信号及び第２の量子化信号を生成するデルタシグマ変調部と、定電圧電源から供給された定電圧を第１の量子化信号及び第２の量子化信号に基づいてスイッチングすることにより第１の量子化信号及び第２の量子化信号を増幅する電力増幅部と、増幅された第１の量子化信号をデルタシグマ変調部へ負帰還する第１の帰還路と、第２の量子化信号をデルタシグマ変調部へ負帰還する第２の帰還路と、第１の量子化信号及び第２の量子化信号の直流オフセットを制御するオフセット調整部を備えるディジタルスイッチング増幅器であり、前記オフセット調整部にて、増幅された第１の量子化信号及び第２の量子化信号の直流電圧レベル差を零にするようにオフセット電圧を付加調整することを特徴としている。
【００８２】
上述のように構成されるディジタルスイッチング増幅器において、増幅器出力にオフセット電圧が生じても、例えば製造直後の検査時等に、出力端のオフセット電圧を測定しながら、オフセット調整部によって、負帰還信号に直流オフセット電圧（調整用の直流電圧）を付加調整することで、オフセット電圧を打ち消すことができる。その結果、差動帰還信号の絶対直流電圧レベルは変わらないので、増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できる。従って、上記発明によれば、オフセット電圧に起因する低周波帯域ノイズの発生を防止したディジタルスイッチング増幅器を容易に提供できる。
【００８３】
上記オフセット調節手段は、増幅された第１の量子化信号及び第２の量子化信号の直流電圧レベルをアナログ電源とでオフセット電圧を付加調整することが好ましい。この場合、差動帰還信号の絶対直流電圧レベルは変わらないので、増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止でき、所望の周波数帯域やダイナミックレンジが得られる。そして、付加するオフセット電圧源を別途追加することなくオフセット電圧付加調整ができる。
【００８４】
また、上記オフセット調節手段は、増幅された第１の量子化信号及び第２の量子化信号の直流電圧レベルをグランド（接地）間とでオフセット電圧を付加調整することを特徴としている。この場合、上述のように構成されるディジタルスイッチング増幅器において、差動帰還信号の絶対直流電圧レベルは変わらないので、増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止でき、その結果、所望の周波数帯域やダイナミックレンジが得られる。そして、グランド（接地）基準で容易にオフセット電圧付加調整ができる。
【００８５】
【発明の効果】
本発明に係るディジタルスイッチング増幅器は、以上のように、第１信号と該第１信号を反転した第２信号とからなる差動入力信号をデルタシグマ変調回路においてデルタシグマ変調してそれぞれ１ビット信号とし、該各１ビット信号を電力増幅するディジタルスイッチング増幅器であって、電力増幅された上記各１ビット信号をそれぞれ減衰する減衰部と、上記減衰部の各出力に、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧をそれぞれ付加するオフセット電圧付加調整部とを備えたことを特徴としている。
【００８６】
上記の発明によれば、第１信号と、この第１信号を反転した第２信号とからなる差動入力信号が入力されると、それぞれに対してデルタシグマ変調が行われて１ビット信号に変調される。各１ビット信号は、更に、電力増幅される。このように電力増幅された各１ビット信号は、減衰部においてそれぞれ減衰されてオフセット電圧付加調整部に送られた後、デルタシグマ変調回路に負帰還される。
【００８７】
電力増幅された上記各１ビット信号は、それぞれ減衰部に送られ、ここで、それぞれ減衰される。減衰部間の減衰率を変化させ、該減衰部の出力（デルタシグマ変調回路に負帰還される負帰還信号）間に故意に直流電圧レベル差を設けてオフセット電圧をゼロにしていた上記従来技術の代わりに、上記の発明によれば、オフセット電圧付加調整部によって、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧がそれぞれ減衰部の各出力に付加される。したがって、減衰部間の減衰率を変化させることなく、調整用電圧を付加するだけで、互いに直流電圧レベルが等しい差動負帰還信号がデルタシグマ変調回路へ負帰還されることになる。
【００８８】
つまり、ディジタルスイッチング増幅器にオフセット電圧が生じても、例えば製造直後の検査時等に、上記オフセット電圧を測定しながらオフセット電圧付加調整部を介して、減衰部の各出力に調整用電圧をそれぞれ付加するだけで、互いに直流電圧レベルが等しい差動負帰還信号がデルタシグマ変調回路へ負帰還され、オフセット電圧がゼロに調整される。
【００８９】
以上のように、たとえ減衰部における減衰率が互いに異なっていた場合でも、デルタシグマ変調回路に負帰還される負帰還信号の直流電圧レベル差はゼロになる（差動負帰還信号の絶対直流電圧レベルは変わらない）ので、ディジタルスイッチング増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できる。また、デルタシグマ変調回路においてアルゴリズムどおりの伝達特性が維持されるので、残留ノイズが増大したり、負帰還信号に対する差動入力信号の最大許容量（発振限界値）が変化したりすることを未然に回避できる。つまり、ディジタルスイッチング増幅器の最大出力が変化したり、ＳＮ比が低下したりすることが未然に回避されるので、所望の周波数帯域やダイナミックレンジが確実に得られるという効果を併せて奏する。
【００９０】
上記オフセット電圧付加調整部は、上記減衰部と上記デルタシグマ変調回路の間に設けられ、各一端が上記デルタシグマ変調回路にそれぞれ接続されると共に、各他端が上記減衰部にそれぞれ接続される第１及び第２抵抗と、上記第１及び第２抵抗の上記一端間に設けられた可変抵抗とを備え、所定のアナログ電圧、又はグランドレベルが上記可変抵抗の可動端子を介して印加されていることが好ましい。
【００９１】
この場合、減衰部の各出力は、第１及び第２抵抗を介してデルタシグマ変調回路にそれぞれ印加される。一方、所定のアナログ電圧、またはグランドレベルは、可動端子を介して可変抵抗に印加される。可変抵抗の可動端子を移動させることによって、可変抵抗の可動端子を中心にしてその両側で抵抗値が変化する。調整用電圧は、この抵抗値に応じてそれぞれ変化する。調整用電圧は、それぞれ減衰器の各出力に付加され、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように調整される。
【００９２】
このように、簡単な構成で、差動負帰還信号間の絶対直流電圧レベルが互いに等しくなるので、ディジタルスイッチング増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できるという効果を併せて奏する。
【００９３】
本発明の他のディジタルスイッチング増幅器は、以上のように、第１信号と該第１信号を反転した第２信号とからなる差動入力信号をデルタシグマ変調回路においてデルタシグマ変調してそれぞれ１ビット信号とし、該各１ビット信号を電力増幅するディジタルスイッチング増幅器において、電力増幅された各１ビット信号に、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧をそれぞれ付加するオフセット電圧付加調整部と、上記オフセット電圧付加調整部の出力をそれぞれ減衰して上記各負帰還信号とする減衰部とを備えたことを特徴としている。
【００９４】
上記の発明によれば、第１信号と、この第１信号を反転した第２信号とからなる差動入力信号が入力されると、それぞれに対してデルタシグマ変調が行われて１ビット信号に変調される。各１ビット信号は、更に、電力増幅される。このように電力増幅された各１ビット信号に、オフセット電圧付加調整部によって、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように、調整用電圧がそれぞれ付加される。該調整用電圧が付加されると、電力増幅された各１ビット信号は、それぞれ減衰部において減衰された後、各負帰還信号としてデルタシグマ変調回路に負帰還される。
【００９５】
減衰部間の減衰率を変化させ、該減衰部の出力（デルタシグマ変調回路に負帰還される負帰還信号）間に故意に直流電圧レベル差を設けてオフセット電圧をゼロにしていた上記従来技術の代わりに、上記の発明によれば、減衰部間の減衰率を変化させることなく、調整用電圧を減衰部の各出力に付加するだけで、互いに直流電圧レベルが等しい差動負帰還信号がデルタシグマ変調回路へ負帰還されることになる。
【００９６】
つまり、ディジタルスイッチング増幅器にオフセット電圧が生じても、製造直後の検査時等に、上記オフセット電圧を測定しながら、オフセット電圧付加調整部を介して、減衰部の各出力にそれぞれ調整用電圧を付加するだけで、互いに直流電圧レベルが等しい差動負帰還信号がデルタシグマ変調回路へ負帰還され、オフセット電圧がゼロに調整される。
【００９７】
以上のように、たとえ減衰部間の減衰率が互いに異なっていた場合でも、デルタシグマ変調回路に負帰還される負帰還信号間の直流電圧レベル差はゼロになる（差動負帰還信号の絶対直流電圧レベルは変わらない）ので、ディジタルスイッチング増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できる。また、デルタシグマ変調回路においてアルゴリズムどおりの伝達特性が維持されるので、残留ノイズが増大したり、負帰還信号に対する差動入力信号の最大許容量（発振限界値）が変化したりすることを未然に回避できる。つまり、ディジタルスイッチング増幅器の最大出力が変化したり、ＳＮ比が低下したりすることが未然に回避されるので、所望の周波数帯域やダイナミックレンジが確実に得られるという効果を併せて奏する。
【００９８】
上記オフセット電圧付加調整部は、各一端が上記減衰部にそれぞれ接続されると共に、各他端には電力増幅された上記各１ビット信号が印加される第１及び第２抵抗と、上記第１及び第２抵抗の上記一端間に設けられた可変抵抗とを備え、所定のアナログ電圧、又はグランドレベルが上記可変抵抗の可動端子を介して印加されていることが好ましい。
【００９９】
この場合、減衰部の各出力は、第１及び第２抵抗を介してデルタシグマ変調回路にそれぞれ印加される。一方、所定のアナログ電圧、またはグランドレベルは、可動端子を介して可変抵抗に印加される。可変抵抗の可動端子を移動させることによって、可変抵抗の可動端子を中心にしてその両側で抵抗値が変化する。調整用電圧は、この抵抗値に応じてそれぞれ変化する。調整用電圧は、電力増幅された各１ビット信号に付加され、上記デルタシグマ変調回路への負帰還信号間の直流電圧レベル差がゼロになるように調整される。
【０１００】
このように、簡単な構成で差動負帰還信号の絶対直流電圧レベルが等しくなるので、ディジタルスイッチング増幅器のゲインが変化することを確実に回避できると共に、オフセット電圧に起因する低周波帯域ノイズの発生を容易に防止できるという効果を併せて奏する。
【図面の簡単な説明】
【図１】本発明のディジタルスイッチング増幅器の一例を示すブロック図である。
【図２】上記ディジタルスイッチング増幅器のオフセット電圧付加調整部の構成を示す回路図である。
【図３】上記ディジタルスイッチング増幅器において、オフセット電圧が生じたときの増幅器出力信号の周波数特性図である。
【図４】上記ディジタルスイッチング増幅器において、オフセット電圧を打ち消すように調節した後の増幅器出力信号の周波数特性図である。
【図５】従来のディジタルスイッチング増幅器のブロック図である。
【符号の説明】
１    デルタシグマ変調回路
２    定電圧スイッチング回路
３    ＬＰＦネットワーク回路
４Ｐ    入力端子
４Ｍ    入力端子
５Ｐ    加算器
５Ｍ    加算器
６Ｈ    定電圧電源
６Ｌ    定電圧電源
７Ｐ    第１の帰還路
７Ｍ    第２の帰還路
９      減衰・調整部（減衰部）
９Ｐ    可変減衰器（減衰部）
９Ｍ    可変減衰器（減衰部）
１３    オフセット電圧付加調整部
１４    半固定抵抗（可変抵抗）
１５    固定抵抗
１８    固定抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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