(57)【特許請求の範囲】
【請求項１】
ランプ波電圧を発生するランプ波発生回路と、閾値電圧を供給する閾値電圧供給手段と、上記ランプ波電圧と上記閾値電圧とを比較して上記ランプ波電圧と上記閾値電圧とが一致したときに出力パルスを発生する比較回路とを有する遅延発生器において、上記ランプ波発生回路として２段階の傾きを持つ上記ランプ波電圧を発生するものを用い、
上記ランプ波発生回路として上記ランプ波電圧の傾きを第１のデータ入力に対応した傾きとするものを用い、上記閾値電圧供給手段として上記閾値電圧の傾きを第２のデータ入力に対応した傾きとする閾値電圧発生回路を用い、同じ時刻に上記第１のデータ入力として第１の設定データを送出するとともに上記第２のデータ入力として第２の設定データを送出し、所定時間経過後に上記第１のデータ入力として第２の設定データを送出するとともに上記第２のデータ入力として０を送出するデータセレクタ部を設け、
上記ランプ波発生回路として、上記第１のデータ入力に比例する電流を提供する第１の電流源と、上記第１の電流源により充電されかつ一端を所定電圧に結合した第１の容量とを有し、上記第１の容量の他端に上記ランプ波電圧を発生するものを用い、上記閾値電圧発生装置として、上記第２のデータ入力に比例する電流を提供する第２の電流源と、上記第２の電流源により充電されかつ一端を所定電圧に結合した第２の容量とを有し、上記第２の容量の他端に上記閾値電圧を発生するものを用いたことを特徴とする遅延発生器。
【請求項２】
上記第２の電流源と並列に電流スイッチを設けたことを特徴とする請求項１に記載の遅延発生器。
【請求項３】
ランプ波電圧を発生するランプ波発生回路と、閾値電圧を供給する閾値電圧供給手段と、上記ランプ波電圧と上記閾値電圧とを比較して上記ランプ波電圧と上記閾値電圧とが一致したときに出力パルスを発生する比較回路とを有する遅延発生器において、上記ランプ波発生回路として２段階の傾きを持つ上記ランプ波電圧を発生するものを用い、
上記ランプ波発生回路として上記ランプ波電圧の傾きを第１のデータ入力に対応した傾きとするものを用い、上記閾値電圧供給手段として上記閾値電圧の傾きを第２のデータ入力に対応した傾きとする閾値電圧発生回路を用い、同じ時刻に上記第１のデータ入力として第１の設定データを送出するとともに上記第２のデータ入力として第２の設定データに加算データを加算した値を送出し、所定時間経過後に上記第１のデータ入力として第２の設定データを送出するとともに上記第２のデータ入力として０を送出するデータセレクタ部を設け、
上記ランプ波発生回路として、上記第１のデータ入力に比例する電流を提供する第１の電流源と、上記第１の電流源により充電されかつ一端を所定電圧に結合した第１の容量とを有し、上記第１の容量の他端に上記ランプ波電圧を発生するものを用い、上記閾値電圧発生装置として、上記第２のデータ入力に比例する電流を提供する第２の電流源と、上記第２の電流源により充電されかつ一端を所定電圧に結合した第２の容量とを有し、上記第２の容量の他端に上記閾値電圧を発生するものを用いたことを特徴とする遅延発生器。
【請求項４】
上記ランプ波発生回路に含まれる回路定数と上記閾値電圧発生回路に含まれる回路定数とを同一値としたことを特徴とする請求項１、２または３に記載の遅延発生器。
【請求項５】
ランプ波電圧を発生するランプ波発生回路と、閾値電圧を供給する閾値電圧供給手段と、上記ランプ波電圧と上記閾値電圧とを比較して上記ランプ波電圧と上記閾値電圧とが一致したときに出力パルスを発生する比較回路とを有する遅延発生器において、上記ランプ波発生回路として２段階の傾きを持つ上記ランプ波電圧を発生するものを用い、
上記ランプ波発生回路として上記ランプ波電圧の傾きをデータ入力に対応した傾きするものを用い、上記閾値電圧供給手段として一定の上記閾値電圧を供給するものを用い、上記データ入力として第１の設定データを送出し、所定時間経過後に上記データ入力として第２の設定データを送出するデータセレクタ部を設け、
上記ランプ波発生回路として、上記データ入力に比例する電流を選択的に提供する電流源と、上記電流源により充電されかつ一端を所定電圧に結合した容量とを有し、上記容量の他端に上記ランプ波電圧を発生するものを用いたことを特徴とする遅延発生器。
【請求項６】
クロック信号および設定データを入力しかつ上記クロック信号に同期して上記設定データを累算するアキュムレータと、上記アキュムレータの出力の最上位ビットまたは上記アキュムレータのオーバーフロー信号を所定の時間遅延する請求項１〜５のいずれかに記載の遅延発生器とを具備したことを特徴とする周波数シンセサイザ。
【請求項７】
上記アキュムレータのビット数をｎ、上記最上位ビットの出力信号が立ち上がる直前の上記アキュムレータの出力信号の値をθｐ、上記設定データをＫ、上記クロック信号の周期をＴとしたとき、上記遅延発生器の上記最上位ビットの遅延時間を{(２ｎ−１−θｐ)／Ｋ}・Ｔとしたことを特徴とする請求項６に記載の周波数シンセサイザ。
【請求項８】
上記アキュムレータのビット数をｎ、上記アキュムレータの出力信号をθ、上記設定データをＫ、上記クロック信号の周期をＴとしたとき、上記遅延発生器の上記オーバーフロー信号の遅延時間を{(２ｎ−θ)／Ｋ}・Ｔとしたことを特徴とする請求項６に記載の周波数シンセサイザ。
【請求項９】
被逓倍信号を入力しかつ複数種類の遅延時間を発生する請求項１〜５のいずれかに記載の複数の遅延発生器と、上記被逓倍信号を入力しかつ上記複数の遅延発生器のそれぞれに遅延発生のタイミングを送出する分配回路と、上記複数の遅延発生器の出力の論理和をとる論理和手段とを具備したことを特徴とする逓倍器。
【請求項１０】
上記複数の遅延発生器として、上記被逓倍信号の周期をＴ、任意の時間をｄ、２以上の整数をＮ、１以上の整数をＭとしたときに、Ｎ種類の特定の遅延時間ｄ＋(ｋ・Ｍ／Ｎ)Ｔ（ｋは０からＮ−１までのすべての整数）を発生するものを用いたことを特徴とする請求項９に記載の逓倍器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は設定された時間遅れで立ち上がるパルスを発生する遅延発生器、無線通信装置などに用いられる周波数シンセサイザおよび逓倍器に関するものである。
【０００２】
【従来の技術】
図１５は従来の遅延発生器（参考文献：アナログデバイセズ社、リニア・データブック１９９４／１９９５、ｐｐ．１２−３６〜１２−６４）を示す図である。図に示すように、電流源２、容量３およびスイッチ８により積分器が構成される。トリガ回路１はリーク信号入力端子９に入力するリーク信号およびトリガ信号入力端子１０に入力するトリガ信号に応じてスイッチ８を開閉し、積分器がランプ波電圧ＶＲを発生する。一方、ラッチ４はラッチ信号入力端子１１に入力するラッチ信号に応じて設定データＫ入力端子１２に入力する設定データＫをラッチしてＤ／Ａ変換器５に設定する。Ｄ／Ａ変換器５は設定データＫに比例した閾値電圧（最終到達電圧）ＶＴを発生する。コンパレータ６はランプ波電圧ＶＲと閾値電圧ＶＴとを比較し、ランプ波電圧ＶＲと閾値電圧ＶＴとが一致するタイミングで立ち上がるパルスを出力する。ワンショット７はコンパレータ６の出力パルスを入力し、時定数τに応じたパルス幅のパルスを出力端子１３に出力する。
【０００３】
図１６は図１５に示した遅延発生器の動作例を示すタイムチャートである。図１６の（ａ）はトリガ信号、（ｂ）はラッチ信号、（ｃ）は設定データＫ、（ｄ）はリーク信号、（ｅ）は容量３の一端の電圧であるランプ波電圧ＶＲ、（ｆ）はＤ／Ａ変換器５の出力電圧である閾値電圧ＶＴ、（ｇ）は遅延発生器の出力端子１３から出力される出力信号である。
【０００４】
まずはじめに、設定データＫがラッチ信号に同期してラッチされ、Ｄ／Ａ変換器５は設定データＫに比例した閾値電圧ＶＴを出力する。そして、閾値電圧ＶＴは、Ｄ／Ａ変換器５の単位電圧をＶ０とすると、次式で表される。
【０００５】
【数１】
ＶＴ＝−Ｋ・Ｖ０
つぎに、トリガ信号の入力をトリガとして、容量３に電流が流れてランプ波電圧ＶＲが変化する。時刻ｔでのランプ波電圧ＶＲは、電流源２の電流値をＩ、容量３の容量値をＣ、トリガ信号の立ち上がり時刻をｔ０とすると、次式で表される。
【０００６】
【数２】
ＶＲ＝−（Ｉ／Ｃ）・（ｔ−ｔ０）
つぎに、コンパレータ６はランプ波電圧ＶＲと閾値電圧ＶＴとの一致を検出する。時刻ｔ０からランプ波電圧ＶＲと閾値電圧ＶＴとが一致して出力信号が立ち上がるまでの遅延時間ｔｄは（数１）、（数２）式より次式で表される。
【０００７】
【数３】
ｔｄ＝（Ｋ・Ｖ０・Ｃ）／Ｉ
この出力信号はワンショット７の時定数τ経過後に立ち下がる。また、リーク信号により容量３はリークされ、ランプ波電圧ＶＲは初期化される。以上により、従来の遅延発生器は（数３）式で表される設定データＫに比例した遅延時間を発生することができる。
【０００８】
【発明が解決しようとする課題】
ところで、周波数シンセサイザの高性能化に伴い、分子と分母とがともに可変である分数に比例した遅延時間が必要とされている。このような分数に比例した遅延時間が必要となるのは、例えばアキュムレータの出力信号からジッタのない信号を抽出しようとする場合や、フラクショナルＮ・ＰＬＬ周波数シンセサイザのスプリアスを低減させようとする場合である。
【０００９】
しかし、従来の遅延発生器は、（数３）式に示すように、設定データＫに比例する遅延時間ｔｄは発生できるが、分数に比例した遅延時間は発生することができない。また、（数３）式に示すように、遅延時間ｔｄを表す式には回路定数Ｖ０、Ｃ、Ｉが入っているので、遅延時間ｔｄの絶対精度を向上するためには、回路定数Ｖ０、Ｃ、Ｉそれぞれの調整が不可欠となる。
【００１０】
なお、（数３）式によれば、電流源２の電流値Ｉを変化させることにより分数に比例した遅延時間の発生は可能であるが、回路定数Ｖ０、Ｃ、Ｉが直接遅延時間ｔｄに影響するため、遅延時間ｔｄの絶対精度向上のためには回路定数Ｖ０、Ｃの調整が必要であることに変わりはない。このように、従来の遅延発生器では遅延時間の精度が要求される周波数シンセサイザなどへの応用は難しい。
【００１１】
また、従来の逓倍器は素子の非線形性を利用しており、またはミキサを利用しているから、フィルタが必要であるので、製造コストが高価である。
【００１２】
また、従来の遅延発生器を使用することで、入力信号の周期よりも短い間隔でパルスを発生させることにより、入力信号の周波数の整数倍の出力信号を得ようとする場合、入力信号の周波数に特化して回路定数Ｖ０、Ｃ、Ｉの調整を行なわなければならない。入力周波数が決まっている場合においても、従来の遅延発生器では、遅延発生器の精度向上のために回路定数Ｖ０、Ｃ、Ｉの調整が必要である。
【００１３】
さらに、従来の遅延発生器では、閾値電圧ＶＴのレベルによってコンパレータ６の動作時間にばらつきがあると、発生する遅延時間ｔｄにその分の誤差を含むことになる。また、ランプ波電圧ＶＲの傾きによってコンパレータ６の動作時間にばらつきがあると、発生する遅延時間ｔｄにその分の誤差を含むことになる。これらの誤差を抑えるためには、コンパレータ６の動作時間のばらつきを抑える必要がある。具体的には、コンパレータ６の動作時間の閾値電圧依存性およびランプ波電圧の傾き依存性を抑える必要があるが、このためにはコンパレータ６に大電流を流す必要があり、消費電力の面で問題となる。
【００１４】
本発明は上述の課題を解決するためになされたもので、分数に比例した遅延時間を発生させることができる遅延発生器を提供することを目的とする。また、アキュムレータの出力信号からジッタのない信号を抽出することができる周波数シンセサイザを提供することを目的とする。さらに、フィルタが不要である逓倍器を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この目的を達成するため、本発明においては、ランプ波電圧を発生するランプ波発生回路と、閾値電圧を供給する閾値電圧供給手段と、上記ランプ波電圧と上記閾値電圧とを比較して上記ランプ波電圧と上記閾値電圧とが一致したときに出力パルスを発生する比較回路とを有する遅延発生器において、上記ランプ波発生回路として２段階の傾きを持つ上記ランプ波電圧を発生するものを用い、上記ランプ波発生回路として上記ランプ波電圧の傾きを第１のデータ入力に対応した傾きとするものを用い、上記閾値電圧供給手段として上記閾値電圧の傾きを第２のデータ入力に対応した傾きとする閾値電圧発生回路を用い、同じ時刻に上記第１のデータ入力として第１の設定データを送出するとともに上記第２のデータ入力として第２の設定データを送出し、所定時間経過後に上記第１のデータ入力として第２の設定データを送出するとともに上記第２のデータ入力として０を送出するデータセレクタ部を設け、上記ランプ波発生回路として、上記第１のデータ入力に比例する電流を提供する第１の電流源と、上記第１の電流源により充電されかつ一端を所定電圧に結合した第１の容量とを有し、上記第１の容量の他端に上記ランプ波電圧を発生するものを用い、上記閾値電圧発生装置として、上記第２のデータ入力に比例する電流を提供する第２の電流源と、上記第２の電流源により充電されかつ一端を所定電圧に結合した第２の容量とを有し、上記第２の容量の他端に上記閾値電圧を発生するものを用いる。
【００１８】
この場合、上記第２の電流源と並列に電流スイッチを設けてもよい。
【００２０】
また、ランプ波電圧を発生するランプ波発生回路と、閾値電圧を供給する閾値電圧供給手段と、上記ランプ波電圧と上記閾値電圧とを比較して上記ランプ波電圧と上記閾値電圧とが一致したときに出力パルスを発生する比較回路とを有する遅延発生器において、上記ランプ波発生回路として２段階の傾きを持つ上記ランプ波電圧を発生するものを用い、上記ランプ波発生回路として上記ランプ波電圧の傾きを第１のデータ入力に対応した傾きとするものを用い、上記閾値電圧供給手段として上記閾値電圧の傾きを第２のデータ入力に対応した傾きとする閾値電圧発生回路を用い、同じ時刻に上記第１のデータ入力として第１の設定データを送出するとともに上記第２のデータ入力として第２の設定データに加算データを加算した値を送出し、所定時間経過後に上記第１のデータ入力として第２の設定データを送出するとともに第２のデータ入力として０を送出するデータセレクタ部を設け、上記ランプ波発生回路として、上記第１のデータ入力に比例する電流を提供する第１の電流源と、上記第１の電流源により充電されかつ一端を所定電圧に結合した第１の容量とを有し、上記第１の容量の他端に上記ランプ波電圧を発生するものを用い、上記閾値電圧発生装置として、上記第２のデータ入力に比例する電流を提供する第２の電流源と、上記第２の電流源により充電されかつ一端を所定電圧に結合した第２の容量とを有し、上記第２の容量の他端に上記閾値電圧を発生するものを用いる。
【００２１】
これらの場合、上記ランプ波発生回路に含まれる回路定数と上記閾値電圧発生回路に含まれる回路定数とを同一値としてもよい。
【００２３】
また、ランプ波電圧を発生するランプ波発生回路と、閾値電圧を供給する閾値電圧供給手段と、上記ランプ波電圧と上記閾値電圧とを比較して上記ランプ波電圧と上記閾値電圧とが一致したときに出力パルスを発生する比較回路とを有する遅延発生器において、上記ランプ波発生回路として２段階の傾きを持つ上記ランプ波電圧を発生するものを用い、上記ランプ波発生回路として上記ランプ波電圧の傾きをデータ入力に対応した傾きするものを用い、上記閾値電圧供給手段として一定の上記閾値電圧を供給するものを用い、上記データ入力として第１の設定データを送出し、所定時間経過後に上記データ入力として第２の設定データを送出するデータセレクタ部を設け、上記ランプ波発生回路として、上記データ入力に比例する電流を選択的に提供する電流源と、上記電流源により充電されかつ一端を所定電圧に結合した容量とを有し、上記容量の他端に上記ランプ波電圧を発生するものを用いる。
【００２４】
また、周波数シンセサイザにおいて、クロック信号および設定データを入力しかつ上記クロック信号に同期して上記設定データを累算するアキュムレータと、上記アキュムレータの出力の最上位ビットまたは上記アキュムレータのオーバーフロー信号を所定の時間遅延する上記の遅延発生器とを設ける。
【００２５】
この場合、上記アキュムレータのビット数をｎ、上記最上位ビットの出力信号が立ち上がる直前の上記アキュムレータの出力信号の値をθｐ、上記設定データをＫ、上記クロック信号の周期をＴとしたとき、上記遅延発生器の上記最上位ビットの遅延時間を｛（２ｎ−１−θｐ）／Ｋ｝・Ｔとしてもよい。
【００２６】
また、上記アキュムレータのビット数をｎ、上記アキュムレータの出力信号をθ、上記設定データをＫ、上記クロック信号の周期をＴとしたとき、上記遅延発生器の上記オーバーフロー信号の遅延時間を｛（２ｎ−θ）／Ｋ｝・Ｔとしてもよい。
【００２７】
また、逓倍器において、被逓倍信号を入力しかつ複数種類の遅延時間を発生する上記の複数の遅延発生器と、上記被逓倍信号を入力しかつ上記複数の遅延発生器のそれぞれに遅延発生のタイミングを送出する分配回路と、上記複数の遅延発生器の出力の論理和をとる論理和手段とを設ける。
【００２８】
この場合、上記複数の遅延発生器として、上記被逓倍信号の周期をＴ、任意の時間をｄ、２以上の整数をＮ、１以上の整数をＭとしたときに、Ｎ種類の特定の遅延時間ｄ＋（ｋ・Ｍ／Ｎ）Ｔ（ｋは０からＮ−１までのすべての整数）を発生するものを用いてもよい。
【００２９】
【発明の実施の形態】
（遅延発生器の第１の実施の形態）
図１は本発明に係るの遅延発生器を示す図である。図に示すように、ランプ波発生回路２６はラッチ１６、ラッチ１６の出力信号に応じた電流を提供する第１の電流源（電流スイッチアレイ）１８、電流源１８により充電されかつ一端を所定電圧に結合した第１の容量２２、容量２２と並列に設けられかつＲ側リーク信号入力端子２９から入力するＲ側リーク信号によりオンとなるスイッチ２０から構成され、容量２２の一端の電圧としてランプ波電圧ＶＲを出力する。また、閾値電圧供給手段である閾値電圧発生回路２７はラッチ１７、ラッチ１７の出力信号に応じた電流を提供する第２の電流源（電流スイッチアレイ）１９、電流源１９により充電されかつ一端を所定電圧に結合した第２の容量２３、容量２３と並列に設けられかつＴ側リーク信号入力端子３２から入力するＴ側リーク信号によりオンとなるスイッチ２１から構成され、容量２３の一端の電圧として閾値電圧ＶＴを出力する。また、ランプ波発生回路２６と閾値電圧発生回路２７とは同一の回路構成であり、ランプ波発生回路２６に含まれる回路定数と閾値電圧発生回路２７に含まれる回路定数とは同一値である。すなわち、容量２２、２３の容量値Ｃ、電流源１８、１９の単位電流Ｉ０などは同一値である。これは、ランプ波発生回路２６と閾値電圧発生回路２７とを同一基板上に集積化することにより容易に実現可能である。また、ランプ波発生回路２６および閾値電圧発生回路２７には共通のクロック信号入力端子２８が接続されている。また、データセレクタ部８９はセレクタ１４、１５、８８から構成され、第１のデータ入力であるデータ入力ＤＲとして設定データＳ入力端子３０から入力された第１の設定データである設定データＳ、設定データＫ入力端子３３から入力された第２の設定データである設定データＫまたは０をランプ波発生回路２６に送出し、第２のデータ入力であるデータ入力ＤＴとして設定データＫまたは０を閾値電圧発生回路２７に送出する。また、比較回路であるコンパレータ２４はランプ波電圧ＶＲと閾値電圧ＶＴとを比較し、ランプ波電圧ＶＲと閾値電圧ＶＴとが一致するタイミングで立ち上がるパルスを出力する。ワンショット２５はコンパレータ２４の出力パルスを入力し、時定数τに応じたパルス幅の出力パルスを出力端子３５に出力する。
【００３０】
図２は図１に示した遅延発生器の動作例を示すタイムチャートである。図２の（ａ）はクロック信号入力端子２８から入力するクロック信号、（ｂ）はデータ入力ＤＴ、（ｃ）はデータ入力ＤＲ、（ｄ）はＴ側イネーブル信号入力端子３４から入力するＴ側イネーブル信号、（ｅ）はＲ側イネーブル信号入力端子３１から入力するＲ側イネーブル信号、（ｆ）は閾値電圧ＶＴ、（ｇ）はランプ波電圧ＶＲ、（ｈ）は出力端子３５から出力する出力信号、（ｉ）はＴ側リーク信号、（ｊ）はＲ側リーク信号である。
【００３１】
初期状態では、Ｒ側イネーブル信号およびＴ側イネーブル信号はローであり、セレクタ１４、１５、８８は図１に示すように下側を選択している。このとき、データ入力ＤＲおよびデータ入力ＤＴには０が入力されている。遅延発生の一連のプロセスはＲ側イネーブル信号およびＴ側イネーブル信号を立ちあげることから開始する。これに伴い、セレクタ１４、１５、８８はすべて上側を選択し、データ入力ＤＲには設定データＳが入力され、データ入力ＤＴには設定データＫが入力される。続いて、Ｒ側イネーブル信号が立ち上がってから最初に入力されるクロック信号の立ち上がりで、ラッチ１６はＤＲ＝Ｓを出力し、ラッチ１７はＤＴ＝Ｋを出力する。これに同期して、電流源１８、１９がそれぞれ設定データＳに比例する電流ＳＩ０、設定データＫに比例する電流ＫＩ０を提供するから、設定データＳに比例した傾きを持つランプ波電圧ＶＲと、設定データＫに比例した傾きを持つ閾値電圧ＶＴとの生成が開始される。さらに、次のクロック信号が立ち上がる時刻をｔ０、クロック周期をＴとすると、時刻ｔ（ｔ０−Ｔ≦ｔ≦ｔ０）におけるランプ波電圧ＶＲは次式で表される。
【００３２】
【数４】
ＶＲ＝−（ＳＩ０／Ｃ）・（ｔ−ｔ０＋Ｔ）
また、時刻ｔ（ｔ０−Ｔ≦ｔ≦ｔ０）における閾値電圧ＶＴは次式で表される。
【００３３】
【数５】
ＶＴ＝−（ＫＩ０／Ｃ）・（ｔ−ｔ０＋Ｔ）
また、（数４）、（数５）式から、時刻ｔ０でのランプ波電圧ＶＲと閾値電圧ＶＴとはそれぞれ次式で表される。
【００３４】
【数６】
ＶＲ＝−（ＳＩ０／Ｃ）・Ｔ
【００３５】
【数７】
ＶＴ＝−（ＫＩ０／Ｃ）・Ｔ
また、時刻ｔ０までにはＴ側イネーブル信号を立ち下げる制御を行ない、これによりセレクタ１５ａ、８８ａが下側を選択するから、データ入力ＤＲには設定データＫが、データ入力ＤＴには０がそれぞれ入力される。したがって、時刻ｔ０にラッチ１６はＤＲ＝Ｋを、ラッチ１７はＤＴ＝０をそれぞれ出力し、これに同期して、設定データＳに比例していたランプ波電圧ＶＲの傾きは設定データＫに比例した傾きに変化する。そして、時刻ｔ０以降（ｔ０≦ｔ）のランプ波電圧ＶＲは次式で表される。
【００３６】
【数８】
ＶＲ＝−（ＳＩ０／Ｃ）・Ｔ−（ＫＩ０／Ｃ）・（ｔ−ｔ０）
したがって、ランプ波発生回路２６は２段階の傾きを持つランプ波電圧ＶＲを発生する。一方、時刻ｔ０以降（ｔ０≦ｔ）の閾値電圧ＶＴは（数７）式の電圧すなわち時刻ｔ０での電圧が保持される。
【００３７】
そして、コンパレータ２４はランプ波電圧ＶＲと閾値電圧ＶＴとの一致を検出し、ランプ波電圧ＶＲと閾値電圧ＶＴとが一致するタイミングで立ち上がるパルスを出力する。このとき、時刻ｔ０からランプ波電圧ＶＲと閾値電圧ＶＴとが一致して出力信号が立ち上がるまでの遅延時間ｔｄは（数７）、（数８）式より次式で表される。
【００３８】
【数９】
ｔｄ＝｛（Ｋ−Ｓ）／Ｋ｝・Ｔ
その後、Ｒ側リーク信号、Ｔ側リーク信号の立ち上がりでスイッチ２０、２１がオンとなるから、容量２２、２３はリークされ、ランプ波電圧ＶＲ、閾値電圧ＶＴは初期値に戻る。なお、Ｒ側リーク信号、Ｔ側リーク信号のタイミングは、ランプ波電圧ＶＲと閾値電圧ＶＴとの一致が検出されて、出力信号が出力された後であればよい。図２ではともに時刻ｔ０＋Ｔで立ち上がり、時刻ｔ０＋２Ｔで立ち下がるように設定しているが、出力信号を各リーク信号としてフィードバックしてもよい。
【００３９】
以上により、ランプ波発生回路２６は２段階の傾きすなわち設定データＳに比例した傾きおよび設定データＫに比例した傾きを持つランプ波電圧ＶＲを発生し、設定データＳおよび設定データＫはそれぞれデータ入力ＤＴまたはデータ入力ＤＲに入る任意に設定可能な値であるから、遅延発生器は（数９）式で表される分子と分母とがともに可変である分数（Ｋ−Ｓ）／Ｋに比例した遅延時間ｔｄを発生することができる。また、ランプ波発生回路２６と閾値電圧発生回路２７とに含まれる回路定数、すなわち容量２２、２３の容量値Ｃおよび電流源１８、１９の単位電流Ｉ０を同一値としたから、（数９）式に回路定数が含まれていない。このため、各回路定数の値が遅延時間ｔｄに影響しないので、各回路定数の値が設計値と違っていても回路定数の調整は不要である。また、ランプ波発生回路２６、閾値電圧発生回路２７の動作は外部から入力されるクロック信号に同期しているので、遅延時間ｔｄの絶対精度の向上が可能である。さらに、設定データＫを一定にした場合には、ランプ波電圧ＶＲと閾値電圧ＶＴとが一致する時点でのランプ波電圧ＶＲの傾きおよび閾値電圧ＶＴの電圧値は設定データＳによらずに一定となる。このことは、コンパレータ２４への要求性能を大幅に軽減することができる。なぜならば、一般的にコンパレータ２４はランプ波電圧ＶＲの傾きおよび閾値電圧ＶＴの電圧値により動作時間が変化してしまい、遅延時間ｔｄの誤差発生の原因となるが、これを抑えるためにはコンパレータ２４の注意深い設計が必要でありかつ消費電力の増加が避けられないからである。
【００４０】
（遅延発生器の第２の実施の形態）
図３は本発明に係る他の遅延発生器を示す図である。図に示すように、ランプ波発生回路２６ａはラッチ１６ａ、ラッチ１６ａの出力信号に応じた電流を提供する第１の電流源１８ａ、電流源１８ａにより充電されかつ一端を所定電圧に結合した第１の容量２２ａ、容量２２ａと並列に設けられかつＲ側リーク信号入力端子２９ａから入力するＲ側リーク信号によりオンとなるスイッチ２０ａから構成され、容量２２ａの一端の電圧としてランプ波電圧ＶＲを出力する。また、閾値電圧供給手段である閾値電圧発生回路２７ａはラッチ１７ａ、ラッチ１７ａの出力信号に応じた電流を提供する第２の電流源１９ａ、電流源１９ａにより充電されかつ一端を所定電圧に結合した第２の容量２３ａ、電流源１９ａと並列に接続された電流スイッチ３６、容量２３ａと並列に設けられかつＴ側リーク信号入力端子３２ａから入力するＴ側リーク信号によりオンとなるスイッチ２１ａから構成され、容量２３ａの一端の電圧として閾値電圧ＶＴを出力する。また、ランプ波発生回路２６と閾値電圧発生回路２７とはほぼ同一の回路構成であり、ランプ波発生回路２６ａに含まれる回路定数と閾値電圧発生回路２７ａに含まれる回路定数とは同一値である。すなわち、容量２２ａ、２３ａの容量値Ｃ、電流源１８ａ、１９ａの単位電流Ｉ０などは同一値である。これは、ランプ波発生回路２６ａと閾値電圧発生回路２７ａとを同一基板上に集積化することにより容易に実現可能である。また、ランプ波発生回路２６ａおよび閾値電圧発生回路２７ａには、共通のクロック信号入力端子２８ａが接続されている。また、データセレクタ部８９ａはセレクタ１４ａ、１５ａ、８８ａから構成され、データ入力ＤＲとして設定データＳ入力端子３０ａから入力された設定データＳ、設定データＫ入力端子３３ａから入力された設定データＫまたは０をランプ波発生回路２６ａに送出し、データ入力ＤＴとして設定データＫまたは０を閾値電圧発生回路２７ａに送出する。コンパレータ２４ａはランプ波電圧ＶＲと閾値電圧ＶＴとを比較し、ランプ波電圧ＶＲと閾値電圧ＶＴとが一致するタイミングで立ち上がるパルスを出力する。ワンショット２５ａはコンパレータ２４ａの出力パルスを入力し、時定数τに応じたパルス幅のパルスの出力信号を出力端子３５ａから出力する。
【００４１】
図４は図３に示した遅延発生器の動作例を示すタイムチャートである。図４の（ａ）はクロック信号入力端子２８ａから入力するクロック信号、（ｂ）はデータ入力ＤＴ、（ｃ）はデータ入力ＤＲ、（ｄ）はＴ側イネーブル信号入力端子３４ａから入力するＴ側イネーブル信号、（ｅ）はＲ側イネーブル信号入力端子３１ａから入力するＲ側イネーブル信号、（ｆ）は閾値電圧ＶＴ、（ｇ）はランプ波電圧ＶＲ、（ｈ）は出力端子３５ａから出力する出力信号、（ｉ）はＴ側リーク信号、（ｊ）はＲ側リーク信号である。
【００４２】
図３に示した遅延発生器の動作は図１に示した遅延発生器の動作と閾値電圧ＶＴが僅かに異なるのみである。すなわち、設定データＫよりも小さい値をαとしたときの電流スイッチ３６の電流をαＩ０とすると、時刻ｔ０以降（ｔ０≦ｔ）の閾値電圧ＶＴは次式で表される。
【００４３】
【数１０】
ＶＴ＝−｛（Ｋ＋α）Ｉ０／Ｃ｝・Ｔ
一方、ランプ波電圧ＶＲは図１に示した遅延発生器と同じであり、時刻ｔ０以降（ｔ０≦ｔ）のランプ波電圧ＶＲは（数８）式で表される。したがって、時刻ｔ０からランプ波電圧ＶＲと閾値電圧ＶＴとが一致して出力信号が立ち上がるまでの遅延時間ｔｄ′は（数８）、（数１０）式より次式で表される。
【００４４】
【数１１】
ｔｄ′＝｛（Ｋ＋α−Ｓ）／Ｋ｝・Ｔ
（数１１）式の遅延時間ｔｄ′と（数９）式の遅延時間ｔｄとの差は（α／Ｋ）Ｔであり、設定データＫを半固定とする遅延発生器の使用法においては定数となる。すなわち、このような使用法においては、閾値電圧発生回路２７ａに含まれる電流スイッチ３６の電流値αＩ０は、それがない場合の遅延時間ｔｄに定数時間を加算させることを意味する。このように、遅延発生器が発生する遅延時間に定数時間の加算は、周波数シンセサイザへの応用および逓倍器への応用では自由に行なうことができる。なぜならば、周波数シンセサイザおよび逓倍器においては、遅延発生器が出力するパルスのパルス間隔しか意味を持たず、その時刻は任意に選べるからである。このように、遅延発生器の遅延時間に定数時間を加算することは、極めて小さい遅延時間の発生が必要な場合に、適当な定数時間を加算することで発生する遅延時間の精度を高くできる点で利点がある。
【００４５】
なお、図３では電流スイッチ３６を設けているが、電流スイッチ３６を取り除き、時刻ｔ０−Ｔにデータ入力ＤＲとして設定データＳを送出するとともにデータ入力ＤＴとして設定データＫに設定データＫよりも小さい加算データαを加算した値Ｋ＋αを送出し、時刻ｔ０にデータ入力ＤＲとして設定データＫを送出するとともにデータ入力ＤＴとして０を送出するデータセレクタ部を設けることによっても、（数９）式の遅延時間ｔｄに同じ定数時間を加算することができる。
【００４６】
（遅延発生器の第３の実施の形態）
図５は本発明に係る他の遅延発生器を示す図である。図に示すように、ランプ波発生回路２６ｂはラッチ１６ｂ、ラッチ１６ｂの出力信号に応じた電流を提供する電流源（電流スイッチアレイ）１８ｂ、電流源１８ｂにより充電されかつ一端を所定電圧に結合した容量２２ｂ、容量２２ｂと並列に設けられかつＲ側リーク信号入力端子２９ｂから入力するＲ側リーク信号によりオンとなるスイッチ２０ｂから構成され、容量２２ｂの一端の電圧としてランプ波電圧ＶＲを出力する。また、ランプ波発生回路２６ｂにはクロック信号入力端子２８ｂが接続されている。一方、閾値電圧供給手段である閾値電圧入力端子３７から一定の閾値電圧ＶＴが与えられる。データセレクタ部８９ｂはセレクタ１４ｂ、８８ｂから構成され、データ入力ＤＲとして設定データＳ入力端子３０ｂから入力された設定データＳ、設定データＫ入力端子３３ｂから入力された設定データＫまたは０をランプ波発生回路２６ｂ送出する。比較回路であるコンパレータ２４ｂはランプ波電圧ＶＲと閾値電圧ＶＴとを比較し、ランプ波電圧ＶＲと閾値電圧ＶＴとが一致するタイミングで立ち上がるパルスを出力する。ワンショット２５ｂはコンパレータ２４ｂの出力パルスを入力し、時定数τに応じたパルス幅の出力パルスを出力端子３５ｂに出力する。
【００４７】
図６は図５に示した遅延発生器の動作例を示すタイムチャートである。図６の（ａ）はクロック信号入力端子２８ｂから入力されるクロック信号、（ｃ）はデータ入力ＤＲ、（ｅ）はＲ側イネーブル信号入力端子３１ｂから入力されるＲ側イネーブル信号、（ｆ）は閾値電圧ＶＴ、（ｇ）はランプ波電圧ＶＲ、（ｈ）は出力端子３５ｂから出力される出力信号、（ｊ）はＲ側リーク信号入力端子２９ｂから入力されるＲ側リーク信号である。
【００４８】
図５に示した遅延発生器の動作は図１に示した遅延発生器の動作と比較して、閾値電圧発生回路２７を取り除き、代わりに閾値電圧入力端子３７を通して外部から閾値電圧ＶＴを入力する点が異なる。時刻ｔ０以降（ｔ０≦ｔ）のランプ波電圧ＶＲは（数８）式で与えられるので、ランプ波電圧ＶＲと外部から入力される閾値電圧ＶＴとが一致して出力信号が立ち上がるまでの遅延時間ｔｄは次式で表すことができる。
【００４９】
【数１２】
ｔｄ＝（−ＶＴＣ／ＫＩ０）−（Ｓ／Ｋ）・Ｔ
設定データＫを半固定とする遅延発生器の使用法においては（数１２）式の右辺第１項は定数となる。すでに述べたように、遅延発生器が発生する遅延時間への定数時間の加算は、周波数シンセサイザへの応用および逓倍器への応用では自由に行なうことができる。このような応用では遅延発生器が出力するパルス間隔の精度は必要であるが、出力パルスの時刻は意味を持たないからである。また、閾値電圧ＶＴは定数時間の加算にのみ影響するパラメータであるので、周波数シンセサイザへの応用および逓倍器への応用では閾値電圧ＶＴには高い精度は要求されない。
【００５０】
（周波数シンセサイザの第１の実施の形態）
図７は本発明に係る周波数シンセサイザを示す図である。図に示すように、この周波数シンセサイザはアキュムレータ４０、ランプ波発生回路、閾値電圧発生回路、コンパレータ、ワンショットを有する遅延発生器本体４１、データ変換回路４２、制御回路４３から構成される。アキュムレータ４０は加算器３８、ラッチ３９から構成される。設定データＫ入力端子４５から入力される設定データＫはアキュムレータ４０の加算器３８、遅延発生器本体４１およびデータ変換回路４２に設定される。クロック信号入力端子４４から入力されるクロック信号はアキュムレータ４０のラッチ３９および遅延発生器本体４１に与えられる。
【００５１】
図８は図７に示した周波数シンセサイザの動作を説明する図である。アキュムレータ４０のビット数ｎは３、設定データＫは３である。アキュムレータ４０の出力信号θの最上位ビット出力信号θＭＳＢは、２ｎ＝８クロック周期の時間（８Ｔ）内にＫ＝３個のパルスを含んでいる。したがって、その平均周波数ｆ０は、クロック周波数をｆＣＬＫとすると、次式で表される。
【００５２】
【数１３】
ｆ０＝（Ｋ／２ｎ）ｆＣＬＫ
このアキュムレータ４０はそれ単体でダイレクトディジタルシンセサイザの最も簡単な形であり、他の形式の多くのダイレクトディジタルシンセサイザにも位相信号の計算のために使用されている。しかし、図８に示すように、アキュムレータ４０単体では出力信号θＭＳＢに大きなジッタを含んでいる。周波数スペクトルの観測では、ジッタは大きなスプリアス成分（不要波成分）となって現れるので、アキュムレータ４０単体を無線通信機器用の局部発振器に適用することは難しい。このスプリアス成分を抑えるために、最も一般的なダイレクトディジタルシンセサイザでは、ＲＯＭを用いて正弦波を出力として発生させる方法がとられている。また、スプリアス成分を抑える他の方法として、位相補間の手段が知られている（参考文献：Ｖ．  Ｒｅｉｎｈａｒｄｔ  ｅｔ  ａ１．，  ”Ａ  ｓｈｏｒｔ  ｓｕｒｖｅｙ  ｏｆ  ｆｒｅｑｕｅｎｃｙ  ｓｙｎｔｈｅｓｉｚｅｒ  ｔｅｃｈｎｉｑｕｅｓ”，  ｉｎ  Ｐｒｏｃ．  ４０ｔｈ  Ａｎｎｕａｌ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｎｔｒｏｌ  Ｓｙｍｐ．，  ｐｐ．３５５−３６５，  Ｍａｙ  １９８６）。
【００５３】
図８に示すように、位相補間の手段はアキュムレータ４０の出力信号θＭＳＢの各パルスをパルス毎に遅延させて遅延出力信号θｉｄｅａｌを発生させる。このパルスの遅延時間δｔは、出力信号θＭＳＢが立ち上がる直前の出力信号θの値をθｐとすると、次式で表される。
【００５４】
【数１４】
δｔ＝｛（２ｎ−１−θｐ）／Ｋ｝・Ｔ
例えば、図８に示すように、１つ目の出力信号θＭＳＢが立ち上がる直前の出力信号θの値θｐが３であるときには、１つ目の出力信号θＭＳＢについてδｔ＝｛（４−３）／３｝・Ｔ＝Ｔ／３（（数１４）式により計算）遅延させれば、遅延出力信号θｉｄｅａｌの一つ目のパルスに一致する。
【００５５】
従来の位相補間の手段としては、従来技術として示した閾値電圧発生回路とランプ波発生回路とを異なる回路で構成する遅延発生器（参考文献：Ｈ．  Ｎｏｓａｋａ，  Ｔ．  Ｎａｋａｇａｗａ，  ａｎｄ  Ａ．  Ｙａｍａｇｉｓｈｉ，  ”Ａ  ｐｈａｓｅ  ｉｎｔｅｒｐｏｌａｔｉｏｎ  ｄｉｒｅｃｔ  ｄｉｇｉｔａ１  ｓｙｎｔｈｅｓｉｚｅｒ  ｗｉｔｈ  ａ  ｄｉｇｉｔａ１１ｙ  ｃｏｎｔｒｏ１１ｅｄ  ｄｅ１ａｙ  ｇｅｎｅｒａｔｏｒ”，  ｉｎ  １９９７  Ｓｙｍｐ．  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇ．，  Ｊｕｎｅ  １９９７，  ｐｐ．７５−７６）や、遅延線のタップを切り替えるタイプの遅延発生器（参考文献：Ｖ．  Ｎ．  Ｋｏｃｈｅｍａｓｏｖ  ａｎｄ  Ａ．  Ｎ．  Ｆａｄｅｅｖ，  ”Ｄｉｇｉｔａｌ−ｃｏｍｐｕｔｅｒ  ｓｙｎｔｈｅｓｉｚｅｒｓ  ｏｆ  ｔｗｏ−１ｅｖｅ１  ｓｉｇｎａ１ｓ  ｗｉｔｈ  ｐｈａｓｅ−ｅｒｒｏｒ  ｃｏｍｐｅｎｓａｔｉｏｎ”，  Ｔｅ１ｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ  ａｎｄ  ｒａｄｉｏ  ｅｎｇｉｎｅｅｒｉｎｇ，  ｖｏｌ．３６／３７，  ｐｐ．５５−５９，  Ｏｃｔ．  １９８２）がある。しかしこれらの遅延発生器は、精度を出すためには遅延時間（遅延量）の調整が必要であり、また単位遅延時間の調整が難しいという問題があった。
【００５６】
図１、図３、図５に示したような本発明に係る遅延発生器は、無調整で任意の値の遅延時間を得ることができるので、図７に示すように、本発明に係る遅延発生器を位相補間の手段として用いたダイレクトディジタルシンセサイザは、無調整で低スプリアスな出力信号を得ることが可能である。
【００５７】
図７に示した周波数シンセサイザにおいては、アキュムレータ４０の出力信号θはデータ変換回路４２および制御回路４３に入力される。制御回路４３は出力信号θからＲ側イネーブル信号およびＴ側イネーブル信号を生成する。Ｔ側イネーブル信号は出力信号θＭＳＢが立ち上がる１クロック前に立ち上がり、パルス幅が１クロックの信号として出力される。また、Ｒ側イネーブル信号はＴ側イネーブル信号のパルス幅を２クロックにして出力される。出力信号θＭＳＢの１クロック前に立ち上がるＴ側イネーブル信号は出力信号θから演算で発生できるが、出力信号θＭＳＢのパルス幅を１クロックに修正した信号をＴ側イネーブル信号としてもよい。その場合は、図９（ｅ）に示したＴ側イネーブル信号より１クロック違れるので、遅延発生器本体４１に入力する他の信号すべてを１クロック遅延させればよい。Ｔ側イネーブル信号およびＲ側イネーブル信号は、上述したように遅延発生器本体４１が遅延発生を開始するトリガ信号として機能する。遅延発生器本体４１に送出するデータ入力ＤＲに設定される設定データＳはデータ変換回路４２にて計算される。このように、図１、図３、図５に示した本発明の遅延発生器のデータセレクタ部８９、８９ａ、８９ｂの役割はデータ変換回路４２、制御回路４３が担う。遅延発生器本体４１の遅延時間は（数９）式等で表されるが、一方ダイレクトディジタルシンセサイザで必要とされる遅延時間δｔは（数１４）式で表される。ここで、値θｐはその定義からθ−Ｋで表される。したがって（数１４）式は次式で表すことができる。
【００５８】
【数１５】
δｔ＝［｛Ｋ−（θ−２ｎ−１）｝／Ｋ］・Ｔ
（数１５）式を（数９）式と比較すると遅延発生器本体４１に設定する設定データＳは次式で演算すればよいことがわかる。
【００５９】
【数１６】
Ｓ＝θ−２ｎ−１
すなわち、データ変換回路４２はまずアキュムレータ４０の出力信号θを入力し、（数１６）式の減算を演算して設定データＳを出力する。さらに、次のクロックにおいてデータ変換回路４２はデータ入力ＤＲとして設定データＫを出力する。なお、（数１６）式はｎビットの２進数演算では、出力信号θから最上位ビットを捨てて下位ｎ−１ビットを取り出すことで実現できる。Ｒ側リーク信号およびＴ側リーク信号は遅延発生器本体４１の出力信号をフィードハックして使用する。
【００６０】
このような構成により、遅延発生器本体４１は（数１４）式に示す遅延時間δｔを発生し、本周波数シンセサイザは基本周波数が（数１３）式で表されるスプリアス成分の少ない矩形波を出力する。
【００６１】
図９は図７に示した周波数シンセサイザの動作例を示すタイムチャートである。図９の（ａ）はクロック信号、（ｂ）はアキュムレータ４０の出力信号θ、（ｃ）はアキュムレータ４０の出力信号θＭＳＢ、（ｄ）はランプ波電圧ＶＲ、（ｅ）はＴ側イネーブル信号、（ｆ）は閾値電圧ＶＴ、（ｇ）は出力端子４６から出力する出力信号、（ｈ）はＴ側リーク信号、（ｉ）はＲ側リーク信号である。なお、アキュムレータ４０のビット数ｎは３、設定データＫは３である。また、出力信号θＭＳＢの立ち上がりの１クロック周期後のタイミングを遅延発生器本体４１における時刻ｔ０に一致させている。遅延発生器本体４１の内部では、出力信号θＭＳＢの１つ目のパルスの立ち上がりと同時にＳ＝６−４＝２（（数１６）式より計算）に比例した傾きでランプ波電圧ＶＲが生成される。これと同時にＫ＝３に比例した傾きで閾値電圧ＶＴの値を変化させる。次のクロックの立ち上がりの時刻（遅延発生器の時刻ｔ０）においてランプ波電圧ＶＲの傾きはＫ＝３に比例した傾きに変化し、一方で閾値電圧ＶＴは保持される。時刻ｔ０から出力信号が立ち上がるまでの遅延時間δｔは（数９）式から算出されるように（１／３）Ｔとなる。出力信号はＴ側リーク信号およびＲ側リーク信号としてフィードバックされ、閾値電圧ＶＴおよびランプ波電圧ＶＲを初期化する。
【００６２】
なお、出力端にトグルフリップフロップ（Ｔ−ＦＦ）を付加すると、デューティ比５０％の矩形波のシンセサイザ出力を得ることが可能である。この場合の基本周波数は（数１３）式に示した平均周波数ｆ０の半分になる。
【００６３】
図９において注目すべき点は、ランプ波電圧ＶＲが閾値電圧ＶＴに達し、出力信号が立ち上がる時点では、閾値電圧ＶＴはいつも同じ電圧であり、ランプ波電圧ＶＲの傾きもいつも一定であることである。現実のコンパレータの動作時間は閾値電圧依存性、ランプ波電圧傾き依存性を持つが、これが遅延時間へ影響を及ぼすことがないため、周波数シンセサイザの出力信号のパルスは理想的に等間隔に並ぶ。
【００６４】
なお、図３、図５に示した遅延発生器の説明で述べたとおり、周波数シンセサイザへの応用では遅延発生器が発生する遅延時間に任意の定数時間を加算することができる。すなわち、遅延発生器の閾値電圧ＶＴに一定電圧のずれがあってもよいし、閾値電圧発生回路を取り除き閾値電圧ＶＴを一定電圧として外部から入力するようにしてもよい。周波数シンセサイザへの応用では、周波数設定によっては遅延発生器は極めて小さい遅延時間を発生する場合があり、閾値電圧ＶＴに適当な電圧を加算しておくことで極めて小さい遅延時間を発生する必要がなくなり、遅延時間の精度がとりやすくなる利点がある。
【００６５】
このように、図７に示した周波数シンセサイザにおいては、図１等に示した分子と分母とがともに可変である分数に比例した遅延時間を発生する遅延発生器をダイレクトディジタルシンセサイザにおける位相補間の手段として用いているから、アキュムレータの出力信号からジッタのない信号を抽出することができる。また、無調整で必要とされるすべての遅延時間を得ることができるので、低スプリアスな出力信号を発生させることができる。また、遅延発生器本体４１は設定データＫを半固定とする動作を行なうため、コンパレータへの性能要求を大幅に緩和することができる。このことは、周波数シンセサイザ全体としての低消費電力化、低コスト化に有効である。また、クロック周波数に特化して遅延発生器内の回路定数を調整する必要がない。
【００６６】
（周波数シンセサイザの第２の実施の形態）
ところで、これまでは出力信号θＭＳＢを遅延発生器本体４１のＴ側イネーブル信号およびＲ側イネーブル信号の基準のタイミングにした場合の周波数シンセサイザについて述べたが、アキュムレータのオーバーフロー信号を基準のタイミングとすることによっても周波数シンセサイザを構成することができる。
【００６７】
図１０は本発明に係る他の周波数シンセサイザを示す図である。図に示すように、周波数シンセサイザはアキュムレータ４０ａ、遅延発生器本体４１ａ、データ変換回路４２ａ、制御回路４３ａから構成される。アキュムレータ４０ａは加算器３８ａ、ラッチ３９ａから構成される。設定データＫ入力端子４５ａから入力される設定データＫはアキュムレータ４０ａの加算器３８ａ、遅延発生器本体４１ａおよびデータ変換回路４２ａに設定される。クロック信号入力端子４４ａから入力されるクロック信号はアキュムレータ４０ａのラッチ３９ａおよび遅延発生器本体４１ａに与えられる。また、アキュムレータ３８ａのオーバーフロー信号ＯＦはデータ変換回路４２ａおよび制御回路４３ａに送出される。
【００６８】
図１１は図１０に示した周波数シンセサイザの動作を説明する図である。アキュムレータ４０ａのビット数ｎは３、設定データＫは３である。アキュムレータ４０ａのオーバーフロー信号ＯＦは、２ｎ＝８クロック周期の時間８Ｔ内にＫ＝３個のパルスを含んでいる。したがって、その平均周波数ｆ０は（数１３）式で表される。オーバーフロー信号ＯＦは遅延発生器本体４１ａによりパルス毎に遅延され、遅延出力信号θｉｄｅａｌで示す等間隔のパルス列に並べ直される。その遅延時間δｔは次式で表される。
【００６９】
【数１７】
δｔ＝｛（２ｎ−θ）／Ｋ｝・Ｔ
一方、遅延発生器本体４１ａで発生する遅延時間ｔｄは（数９）式で表されるので、設定データＳは次式で演算される。
【００７０】
【数１８】
Ｓ＝Ｋ＋θ−２ｎ
すなわち、データ変換回路４２ａにおいて、（数１８）式の演算を行ない、遅延発生器本体４１ａへ送出すればよい。ｎビットの２進数の演算では、（数１８）式の２ｎの加算は意味を持たないため、Ｓ＝Ｋ＋θとすることができる。さらに、アキュムレータ４０ａの動作を考慮すると、Ｋ＋θは「オーバーフロー信号ＯＦが立ち上がる次のクロック周期後の出力信号θ」である。すなわち、次のタイミングの出力信号θをそのまま設定データＳとして使用することができる。
【００７１】
図１２は図１０に示した周波数シンセサイザの動作例を示すタイムチャートである。図１２の（ａ）はクロック信号、（ｂ）はアキュムレータ４０ａの出力信号θ、（ｃ）はアキュムレータ４０ａのオーバーフロー信号ＯＦ、（ｄ）はランプ波電圧ＶＲ、（ｅ）はＴ側イネーブル信号、（ｆ）は閾値電圧ＶＴ、（ｇ）は出力端子４６ａから出力する出力信号、（ｈ）はＴ側リーク信号、（ｉ）はＲ側リーク信号である。なお、アキュムレータ４０ａのビット数ｎは３、設定データＫは３である。また、オーバーフロー信号ＯＦの立ち上がりの１クロック周期後のタイミングを遅延発生器本体４１ａにおける時刻ｔ０に一致させている。また、遅延発生器本体４１ａの内部では、オーバーフロー信号ＯＦの１つ目のパルスの立ち上がりと同時にＳ＝６＋３−８＝１（（数１８）式により計算）に比例した傾きでランプ波電圧ＶＲが生成される。これと同時にＫ＝３に比例した傾きで閾値電圧ＶＴの電圧を変化させる。次のクロックの立ち上がりの時刻（遅延発生器の時刻ｔ０）においてランプ波電圧ＶＲの傾きはＫ＝３に変化し、一方で閾値電圧ＶＴは保持される。時刻ｔ０から出力信号が立ち上がるまでの遅延時間δｔは（数９）式から算出される通り（２／３）Ｔとなる。出力信号はＴ側リーク信号およびＲ側リーク信号としてフィードバックされ、閾値電圧ＶＴおよびランプ波電圧ＶＲを初期化する。
【００７２】
なお、出力端にトグルフリップフロップ（Ｔ−ＦＦ）を付加すると、デューティ比５０％の矩形波のシンセサイザ信号を得ることが可能である。この場合の基本周波数は（数１３）式に示した平均周波数ｆ０の半分になる。
【００７３】
図１２において注目すべき点は、ランプ波電圧ＶＲが閾値電圧ＶＴに達し、出力信号が立ち上がる時点では、閾値電圧ＶＴはいつも同じ電圧であり、ランプ波電圧ＶＲの傾きもいつも一定であることである。現実のコンパレータの動作時間は、閾値電圧依存性、ランプ波電圧傾き依存性を持つが、これが遅延時間へ影響を及ぼすことがないため、周波数シンセサイザの出力信号のパルスは理想的に等間隔に並ぶ。
【００７４】
なお、図３、図５に示した遅延発生器の説明で述べたとおり、周波数シンセサイザへの応用では遅延発生器本体４１ａが発生する遅延時間に任意の定数時間を加算することができる。すなわち、遅延発生器本体４１ａの閾値電圧ＶＴに一定電圧のずれがあってもよいし、閾値電圧発生回路を取り除きＶＴを一定電圧として外部から入力するようにしてもよい。また、周波数シンセサイザへの応用では、周波数設定によっては遅延発生器は極めて小さい遅延時間を発生する場合があるが、閾値電圧ＶＴに適当な電圧を加算しておくことで実際に極めて小さい遅延時間を発生する必要がなくなり、遅延時間の精度がとりやすくなる利点がある。
【００７５】
（逓倍器の実施の形態）
図１３は本発明に係る逓倍器を示す図である。図において、４７は分配回路の役割を担うＴ−ＦＦ、４８〜５３はＤ−ＦＦ、５４〜５９は同一の容量値Ｃを持つ容量、６０〜６５はスイッチ、６６、６８は電流値Ｉ０の電流源（電流スイッチ）、６７、６９は電流値３Ｉ０の電流源（電流スイッチ）、７０〜７５は電流値４Ｉ０の電流源（電流スイッチ）、７６〜７９はコンパレータ、８０〜８３はパルス幅調整回路、８４は論理和手段である論理和ゲート、８５はワンショットマルチバイブレータ（ワンショット）、８６はクロック信号入力端子、８７は出力端子である。本逓倍器は、被逓倍信号の周期をＴ、任意の時間をｄ、２以上の整数をＮ、１以上の整数をＭとしたときに、Ｎ種類の特定の遅延時間ｔｄ＝ｄ＋（ｋ・Ｍ／Ｎ）Ｔ（ｋは０からＮ−１までのすべての整数）を発生する遅延発生器を使用することで、入力される被逓倍信号のＮ／Ｍ倍の周波数の信号を得るものである。
【００７６】
図１３に示した逓倍器は、ｄ＝（１／４）Ｔ、Ｎ＝２、Ｍ＝１とした場合の２逓倍器の構成例であり、Ｎ＝２種類の特定の遅延時間ｔｄを発生する遅延発生器がそれぞれ２個、すなわち第１〜第４の４個の遅延発生器（それぞれコンパレータ７６〜７９を有する遅延発生器）から構成されている。第１の遅延発生器はランプ波電圧ＶＲ＝Ｖ１、閾値電圧ＶＴ＝Ｖ３であり、第２の遅延発生器はランプ波電圧ＶＲ＝Ｖ２、閾値電圧ＶＴ＝Ｖ３であり、第３の遅延発生器はランプ波電圧ＶＲ＝Ｖ４、閾値電圧ＶＴ＝Ｖ６であり、第４の遅延発生器はランプ波電圧ＶＲ＝Ｖ５、閾値電圧ＶＴ＝Ｖ６である。特定の遅延時間ｔｄ＝（１／４）Ｔは第２および第４の遅延発生器により発生され、特定の遅延時間ｔｄ＝（３／４）Ｔは第１および第３の遅延発生器により発生される。
【００７７】
図１４は図１３に示した逓倍器の動作例を示すタイムチャートである。図１４の（ａ）はクロック信号、（ｂ）はＴ−ＦＦ４７の非反転信号ＣＬＫ１、（ｃ）はＴ−ＦＦ４７の反転信号ＣＬＫ２、（ｄ）は第１および第２の遅延発生器の各電圧Ｖ１〜Ｖ３、（ｅ）は第３および第４の遅延発生器の各電圧Ｖ４〜Ｖ６、（ｆ）は出力端子８７から出力される出力信号である。
【００７８】
第１および第２の遅延発生器の動作について以下に説明する。非反転信号ＣＬＫ１がハイの状態の時、電圧Ｖ１はＩ０、電圧Ｖ２は３Ｉ０、電圧Ｖ３は４Ｉ０に比例した傾きのランプ波となる。非反転信号ＣＬＫ１が立ち上がってからクロック周期Ｔの期間は常にＶ１：Ｖ２：Ｖ３＝１：３：４の電圧比のまま推移し、この電圧比は非反転信号ＣＬＫ１が立ち下がる瞬間まで維持される。非反転信号ＣＬＫ１が立ち下がると（すなわち反転信号ＣＬＫ２が立ち上がると）、電圧Ｖ３はその電圧を保持する一方、電圧Ｖ１、Ｖ２は４Ｉ０に比例した傾きのランプ波となる。反転信号ＣＬＫ２が立ち上がってから時間（１／４）Ｔ経過後に電圧Ｖ２と電圧Ｖ３とは一致する。これは（数９）式においてＫ＝４、Ｓ＝３としたことと等価である。また、反転信号ＣＬＫ２が立ち上がってから時間（３／４）Ｔ経過後に電圧Ｖ１と電圧Ｖ３とは一致する。これは（数９）式においてＫ＝４、Ｓ＝１としたことと等価である。
【００７９】
第３および第４の遅延発生器の動作は、以上説明した第１および第２の遅延発生器の動作とクロック周期Ｔずれているだけである。このように、４個の遅延発生器は時間（１／２）Ｔ毎に順番に出力信号パルスを発生するので、図１３に記載の逓倍器は２逓倍の動作を行なうことが分かる。
【００８０】
図１４において注目すべき点は、ランプ波電圧ＶＲ（電圧Ｖ１、Ｖ２、Ｖ４、Ｖ５）が閾値電圧ＶＴ（電圧Ｖ３、Ｖ６）に達し、出力信号が立ち上がる時点では、閾値電圧ＶＴはいつも同じ電圧であり、ランプ波電圧ＶＲの傾きもいつも一定であることである。現実のコンパレータの動作時間は、閾値電圧依存性、ランプ波電圧傾き依存性を持つが、これが遅延時間へ影響を及ぼすことがないため、逓倍器の出力信号のパルスは理想的に等間隔に並ぶ。
【００８１】
なお、図３、図５に示した遅延発生器の説明で述べたとおり、逓倍器への遅延発生器の応用においては、閾値電圧ＶＴの精度は求められない。すなわち、閾値電圧ＶＴに相当する電圧Ｖ３および電圧Ｖ６を発生させる電流スイッチ７２、７５の電流値は必ずしも４Ｉ０に比例していなくてもよいし、さらには電圧Ｖ３および電圧Ｖ６を外部から一定電圧として入力してもよい。
【００８２】
このように、図１３に示した逓倍器においては、図１等に示した遅延発生器と同様な遅延発生器を入力信号の周期よりも短い間隔でパルスを発生させる手段として用いることにより、素子の非線形性を利用した従来の逓倍器やミキサを利用した従来の逓倍器と比較して、フィルタが不要であり、フィルタ無しで多段接続が可能である。このことは、逓倍器の周波数範囲の拡大や、回路規模の縮小に効果がある。また、無調整で正確に等間隔に並ぶパルスを発生することができるので、低ジッタ、低スプリアスな出力信号を得ることができる。また、ＰＬＬ周波数シンセサイザを用いた従来の逓倍器と比較して、回路規模が小さく、低消費電力である効果がある。また、入力周波数に特化して遅延発生器内の回路定数を調整する必要がない。また、図１等に示した遅延発生器と同様な遅延発生器を使用することは、回路定数の設計値からのずれや電源変動などがスプリアス特性の悪化を招かないことに効果がある。また、ランプ波電圧を２段階の傾きとすることになるため、コンパレータが動作を行なう時点での閾値電圧を一定とし、かつランプ波電圧の傾きを一定にできる利点がある。これはコンパレータへの性能要求を大幅に緩和するものであり、逓倍器全体としての低消費電力化、低コスト化に有効である。
【００８３】
なお、上述実施の形態においては、値α、加算データαを設定データＫよりも小さい値としたが、これらを任意の値とすることができる。
【００８４】
【発明の効果】
以上説明したように、本発明に係る遅延発生器においては、分数に比例した遅延時間を発生することができる。
【００８５】
また、第２の電流源と並列に電流スイッチを設けたときには、遅延時間に定数時間を加算することができる。
【００８６】
また、同じ時刻に第１のデータ入力として第１の設定データを送出するとともに第２の設定データに加算データを加算した値を送出し、所定時間経過後に第１のデータ入力として第２の設定データを送出するとともに第２のデータ入力として０を送出するデータセレクタ部を設けたときには、遅延時間に定数時間の加算することができる。
【００８７】
また、ランプ波発生回路に含まれる回路定数と閾値電圧発生回路に含まれる回路定数とを同一値としたときには、回路定数の調整は不要である。
【００８８】
また、本発明に係る周波数シンセサイザにおいては、アキュムレータの出力信号からジッタのない信号を抽出することができる。
【００８９】
また、上記アキュムレータのビット数をｎ、最上位ビットの出力信号が立ち上がる直前のアキュムレータの出力信号の値をθｐ、設定データをＫ、クロック信号の周期をＴとしたとき、遅延発生器の最上位ビットの遅延時間を｛（２ｎ−１−θｐ）／Ｋ｝・Ｔとしたときには、遅延発生器のコンパレータへの性能要求を大幅に緩和することができ、またコンパレータの動作時間が遅延時間へ影響を及ぼすことがないから、周波数シンセサイザの出力信号のパルスは理想的に等間隔に並び、またクロック周波数に特化して遅延発生器内の回路定数を調整する必要がない。
【００９０】
また、上記アキュムレータのビット数をｎ、アキュムレータの出力信号をθ、設定データをＫ、クロック信号の周期をＴとしたとき、遅延発生器のオーバーフロー信号の遅延時間を｛（２ｎ−θ）／Ｋ｝・Ｔとしたときには、遅延発生器のコンパレータへの性能要求を大幅に緩和することができ、またコンパレータの動作時間が遅延時間へ影響を及ぼすことがないから、周波数シンセサイザの出力信号のパルスは理想的に等間隔に並び、またクロック周波数に特化して遅延発生器内の回路定数を調整する必要がない。
【００９１】
また、本発明に係る逓倍器においては、フィルタが不要である。
【００９２】
また、複数の遅延発生器として、被逓倍信号の周期をＴ、任意の時間をｄ、２以上の整数をＮ、１以上の整数をＭとしたときに、Ｎ種類の特定の遅延時間ｄ＋（ｋ・Ｍ／Ｎ）Ｔ（ｋは０からＮ−１までのすべての整数）を発生するものを用いたときには、遅延発生器のコンパレータへの性能要求を大幅に緩和することができ、またコンパレータの動作時間が遅延時間へ影響を及ぼすことがないから、逓倍器の出力信号のパルスは理想的に等間隔に並び、また入力周波数に特化して遅延発生器内の回路定数を調整する必要がない。
【図面の簡単な説明】
【図１】本発明に係る遅延発生器を示す図である。
【図２】図１に示した遅延発生器の動作例を示すタイムチャートである。
【図３】本発明に係る他の遅延発生器を示す図である。
【図４】図３に示した遅延発生器の動作例を示すタイムチャートである。
【図５】本発明に係る他の遅延発生器を示す図である。
【図６】図５に示した遅延発生器の動作例を示すタイムチャートである。
【図７】本発明に係る周波数シンセサイザを示す図である。
【図８】図７に示した周波数シンセサイザの動作の説明図である。
【図９】図７に示した周波数シンセサイザの動作例を示すタイムチャートである。
【図１０】本発明に係る他の周波数シンセサイザを示す図である。
【図１１】図１０に示した周波数シンセサイザの動作の説明図である。
【図１２】図１０に示した周波数シンセサイザの動作例を示すタイムチャートである。
【図１３】本発明に係る逓倍器を示す図である。
【図１４】図１３に示した逓倍器の動作例を示すタイムチャートである。
【図１５】従来の遅延発生器を示す図である。
【図１６】図１５に示した遅延発生器の動作例を示すタイムチャートである。
【符号の説明】
１８、１８ａ…第１の電流源
１８ｂ…電流源
１９、１９ａ…第２の電流源
２２、２２ａ…第１の容量
２２ｂ…容量
２３、２３ａ…第２の容量
２４、２４ａ、２４ｂ…コンパレータ
２６、２６ａ、２６ｂ…ランプ波発生回路
２７、２７ａ、２７ｂ…閾値電圧発生回路
３６…電流スイッチ
３７…閾値電圧入力端子
４０、４０ａ…アキュムレータ
４１、４１ａ…遅延発生器本体
４２、４２ａ…データ変換回路
４３、４３ａ…制御回路
５４〜５９…容量
６６〜７５…電流スイッチ
７６〜７９…コンパレータ
８４…論理和ゲート
８９、８９ａ、８９ｂ…データセレクタ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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