(57)【特許請求の範囲】
【請求項１】
集積メモリにおいて、
２つのビットライン（ＢＬ１、／ＢＬ１）に沿って配置されているメモリセル（ＭＣ）を有し、
それぞれ１つの選択トランジスタ（Ｔ）を有する２つの基準メモリセル（ＲＣ）を有し、前記選択トランジスタ（Ｔ）を介して前記２つの基準メモリセル（ＲＣ）はそれぞれ前記ビットライン（ＢＬ１、／ＢＬ１）のうちの一方に接続されており、
第１のスイッチング素子（Ｓ１）を有し、該第１のスイッチング素子（Ｓ１）を介して前記ビットライン（ＢＬ１、／ＢＬ１）が互いに接続されており、
第１の基準メモリセル（ＲＣ）に第１の状態を格納し第２の基準メモリセル（ＲＣ）に第２の状態を格納するための書き込みユニット（ＳＡ）を有し、
制御ユニット（Ｃ１）を有し、該制御ユニット（Ｃ１）は、前記２つのビットライン（ＢＬ１、／ＢＬ１）において共通の基準電位（ＶＲＥＦ）を発生するために、まず最初に前記第１のスイッチング素子（Ｓ１）及び前記２つの基準メモリセル（ＲＣ）の前記選択トランジスタ（Ｔ）をターンオンし、所定の期間（Δｔ）の後で前記選択トランジスタ（Ｔ）をターンオフし、他方で前記第１のスイッチング素子（Ｓ１）は引き続き導通され、前記２つのビットラインの間の電位差（２Ｕ１）を相殺する、集積メモリ。
【請求項２】
集積メモリの制御ユニット（Ｃ１）はプログラム可能な素子（Ｆ）を含み、該プログラム可能な素子（Ｆ）は所定の期間（Δｔ）を調整するために使用される、請求項１記載の集積メモリ。
【請求項３】
集積メモリのプログラム可能な素子（Ｆ）はリバーシブルにプログラム可能である、請求項２記載の集積メモリ。
【請求項４】
所定の期間（Δｔ）をもとめるための評価回路（Ａ）を有し、該評価回路（Ａ）は、選択トランジスタ（Ｔ）及び第１のスイッチング素子（Ｓ１）が導通状態である際に２つのビットライン（ＢＬ１、／ＢＬ１）の電位がいつ所望の基準電位（ＶＲＥＦ）に対して同一の絶対値の差を有するかを検出し、
さらに、前記評価回路（Ａ）は、該評価回路（Ａ）によってもとめられた結果に依存して制御ユニット（Ｃ１）のプログラム可能な素子（Ｆ）のプログラミングを行う、請求項２記載の集積メモリ。
【請求項５】
集積メモリの制御ユニット（Ｃ１）は基準電位（ＶＲＥＦ）を検出するためにまず最初に基準メモリセル（ＲＣ）の選択トランジスタ（Ｔ）をターンオンし、次いで該選択トランジスタ（Ｔ）が再びターンオフされた後で、第１のスイッチング素子（Ｓ１）をターンオンし、
この場合２つのビットライン（ＢＬ１、／ＢＬ１）において生じる基準電位（ＶＲＥＦ）を格納するための格納ユニット（Ｍ１）を有し、
前記集積メモリの評価回路（Ａ）は格納された前記基準電位（ＶＲＥＦ）を前記２つのビットライン（ＢＬ１、／ＢＬ１）の電位と比較するための比較ユニット（ＣＭＰ）を有する、請求項４記載の集積メモリ。
【請求項６】
第３のビットライン（ＢＬ２）及び第４のビットライン（／ＢＬ２）を有し、該第３のビットライン（ＢＬ２）及び第４のビットライン（／ＢＬ２）は第１のビットライン（ＢＬ１）及び第２のビットライン（／ＢＬ１）と同様に構成されており、同様に２つの異なる状態を格納するための２つの基準メモリセル（ＲＣ）ならびに前記第３のビットライン（ＢＬ２）及び第４のビットライン（／ＢＬ２）を接続する第２のスイッチング素子（Ｓ２）を有し、
さらに別の制御ユニット（Ｃ２）を有し、該さらに別の制御ユニット（Ｃ２）は基準電位（ＶＲＥＦ）を検出するためにまず最初に前記第３のビットライン（ＢＬ２）及び第４のビットライン（／ＢＬ２）の前記２つの基準メモリセル（ＲＣ）の選択トランジスタ（Ｔ）をターンオンし、次いで該選択トランジスタ（Ｔ）が再びターンオフされた後で、前記第２のスイッチング素子（Ｓ２）をターンオンし、
この場合前記第３のビットライン（ＢＬ２）及び第４のビットライン（／ＢＬ２）において生じる前記基準電位（ＶＲＥＦ）を格納するための格納ユニット（Ｍ２）を有し、
前記集積メモリの評価回路（Ａ）は格納された前記基準電位（ＶＲＥＦ）を第１のビットライン（ＢＬ１）及び第２のビットライン（／ＢＬ１）の電位と又は前記第３のビットライン（ＢＬ２）及び第４のビットライン（／ＢＬ２）の電位と比較するための比較ユニット（ＣＭＰ）を有する、請求項４記載の集積メモリ。
【請求項７】
集積メモリの動作方法において、
２つのビットライン（ＢＬ１、／ＢＬ１）に沿って配置されているメモリセル（ＭＣ）を有し、
それぞれ１つの選択トランジスタ（Ｔ）を有する２つの基準メモリセル（ＲＣ）を有し、前記選択トランジスタ（Ｔ）を介して前記２つの基準メモリセル（ＲＣ）はそれぞれ前記ビットライン（ＢＬ１、／ＢＬ１）のうちの一方に接続されており、
第１のスイッチング素子（Ｓ１）を有し、該第１のスイッチング素子（Ｓ１）を介して前記ビットライン（ＢＬ１、／ＢＬ１）が互いに接続されており、
前記集積メモリの動作方法は、以下のステップを有する、すなわち、
前記２つの基準メモリセル（ＲＣ）において異なる状態を格納し、
第１のスイッチイング素子（Ｓ１）及び前記２つの基準メモリセル（ＲＣ）の前記選択トランジスタ（Ｔ）をターンオンし、
次いで、前記２つのビットライン（ＢＬ１、／ＢＬ１）において共通の基準電位（ＶＲＥＦ）を発生するために所定の期間（Δｔ）の後で前記選択トランジスタ（Ｔ）をターンオフし、他方で、前記第１のスイッチング素子（Ｓ１）は、引き続き導通され、前記２つのビットライン（ＢＬ１、／ＢＬ１）の間の電位差（Ｕ１）を相殺する、ステップを有する、集積メモリの動作方法。
【請求項８】
第１のスイッチング素子（Ｓ１）は遅くとも選択トランジスタ（Ｔ）と同時にターンオンされる、請求項７記載の集積メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準電位を有する集積メモリ及びこのようなメモリの動作方法に関する。
【０００２】
【従来の技術】
ＵＳ５８４４８３２Ａ及びＵＳ５８２２２３７ＡにはＦＲＡＭ乃至は１トランジスタ／１コンデンサ・タイプのＦｅＲＡＭ（強誘電体ランダムアクセスメモリ）が記述されている。このようなメモリはＤＲＡＭ（ダイナミックランダムアクセスメモリ）のように構成されているが、そのメモリコンデンサは強誘電性誘電体を有する。そのビットラインは対となって差動センスアンプに接続されている。読み出しアクセスの際には、ビットライン対のビットラインのうちの１つを介してデータがメモリセルのうちの１つからセンスアンプに伝送され、他方でこのビットライン対の他方のビットラインにおいて基準電位が発生される。センスアンプは次いでその入力側に印加される差動信号をフルロジックレベルにまで増幅する。
【０００３】
上記の２つの米国特許明細書では、異なるビットラインに接続された２つの基準メモリセルに異なる状態が格納されることによって、基準電位の発生が行われる。これは、メモリの通常のメモリセルと同様に構成されている基準メモリセルのメモリコンデンサの強誘電性誘電体が異なる分極化を起こすことを意味する。次いで基準メモリセルに格納された状態が所属のビットラインに読み出され、２つのビットラインが短絡される。この結果、最終的にこれら２つのビットラインにおいて共通の基準電位が発生する。
【０００４】
ＵＳ５８４４８３２Ａでは、基準メモリセルの選択トランジスタが基準ワードラインを介してターンオンされることによって、まず最初に基準メモリセルが所属のビットラインに読み出され、次いで基準電位を発生するために２つのビットラインの短絡が行われる。ＵＳ５８２２２３７Ａでは、基準メモリセルの選択トランジスタが導通状態である期間の間にビットラインの短絡が行われる。ＵＳ５８２２２３７Ａに示されている別の変形実施形態では短絡トランジスタは基準メモリセルに接続された２つのビットラインを相互に接続するのではなく、基準メモリセル内部で直接これらの基準メモリセルのメモリコンデンサを相互に接続する。この変形実施形態では、基準電位を発生するためにまず最初に短絡トランジスタがターンオンされ、この結果、基準ワードラインが活性化され基準メモリセルの選択トランジスタがターンオンされる前に２つの基準メモリセルの間の電荷均衡が発生する。選択トランジスタがターンオンされる前に、短絡トランジスタは再びターンオフされる。
【０００５】
ビットライン乃至は基準メモリセルの短絡及びこれら基準メモリセルの選択トランジスタのターンオンが次々と行われる上記のメモリにおいては、基準電位を発生するために比較的長い期間が必要とされる。その他の上記のメモリでは、基準メモリセルの選択トランジスタは全期間に亘って導通状態であり、他方で短絡トランジスタが導通されてビットライン間の完全な電荷均衡を実施する。これは、電荷均衡の間に基準メモリセルの強誘電体メモリコンデンサの非線形キャパシタンスが発生すべき基準電位に作用するという欠点を有する。これに対して、ビットラインキャパシタンスは線形である。まず最初に基準メモリセルのビットラインへの読み出し、これらの基準メモリセルの選択トランジスタのターンオフの後に、次いでビットラインの短絡が行われるメモリでは、これら基準メモリセルの読み出しの際にビットラインに生じる電位の算術平均に相応する基準電位が発生する。これに対して、選択トランジスタと短絡トランジスタとが同時に導通状態である場合には、メモリコンデンサの非線形キャパシタンスによって、基準電位の他の値が発生する。
【０００６】
【発明が解決しようとする課題】
本発明の課題は、基準メモリセルのメモリコンデンサの非線形キャパシタンスの影響が従来技術に比べて低減されるように基準電位の発生が行われ、それにもかかわらず基準電位の発生が比較的短い時間で可能である上記のタイプの集積メモリを提供することである。
【０００７】
【課題を解決するための手段】
上記課題は、集積メモリにおいて、２つのビットラインに沿って配置されているメモリセルを有し、それぞれ１つの選択トランジスタを有する２つの基準メモリセルを有し、選択トランジスタを介して２つの基準メモリセルはそれぞれビットラインのうちの一方に接続されており、第１のスイッチング素子を有し、この第１のスイッチング素子を介してビットラインが互いに接続されており、第１の基準メモリセルに第１の状態を格納し、第２の基準メモリセルに第２の状態を格納するための書き込みユニットを有し、制御ユニットを有し、この制御ユニットは２つのビットラインにおいて共通の基準電位を発生するためにまず最初に第１のスイッチング素子及び２つの基準メモリセルの選択トランジスタをターンオンし、所定の期間の後で選択トランジスタをターンオフし、他方で、第１のスイッチング素子は、引き続き導通され、２つのビットラインの間の電位差を相殺することによって解決され、
上記課題は、集積メモリの動作方法において、２つのビットラインに沿って配置されているメモリセルを有し、それぞれ１つの選択トランジスタを有する２つの基準メモリセルを有し、選択トランジスタを介して２つの基準メモリセルはそれぞれビットラインのうちの一方に接続されており、第１のスイッチング素子を有し、この第１のスイッチング素子を介してビットラインが互いに接続されており、集積メモリの動作方法は、以下のステップを有する、すなわち、２つの基準メモリセルにおいて異なる状態を格納し、２つの基準メモリセルの第１のスイッチイング素子及び選択トランジスタをターンオンし、次いで、２つのビットラインにおいて共通の基準電位を発生するために所定の期間の後で選択トランジスタをターンオフし、他方で、第１のスイッチング素子は引き続き導通され、２つのビットラインの間の電位差を相殺するステップを有することによって解決される。
【０００８】
【発明の実施の形態】
本発明の有利な実施形態は従属請求項の対象である。
【０００９】
本発明によれば、２つのビットラインを短絡する第１のスイッチング素子も２つの基準メモリセルの選択トランジスタもまず最初にターンオンされる。所定の期間が経過した後で、選択トランジスタがターンオフされ、他方で第１のスイッチング素子は引き続き導通され、２つのビットラインの間の電位差を相殺する。
【００１０】
よって、基準メモリセルの選択トランジスタは２つのビットラインの間の完全な電荷均衡がまだ行われていない時点において既にターンオフされる。従って、基準メモリセルの非線形メモリキャパシタンスが発生する基準電位に与える影響は、選択トランジスタが２つのビットライン間の完全な電荷均衡まで導通されている場合よりも小さい。所定の期間の間に選択トランジスタも第１のスイッチング素子も同時に導通されているので、基準メモリセルの読み出し及びビットライン間の電荷均衡は有利にはシーケンシャルに行われるのではなく、少なくとも部分的には時間的にパラレルに行われる。これによって、基準電位の発生のために比較的短い所要時間が得られる。
【００１１】
有利には、第１のスイッチング素子は遅くとも選択トランジスタと同時にターンオンされる。この場合、ビットライン間の電荷均衡は既に選択トランジスタのターンオンによって開始する。
【００１２】
本発明の実施形態によれば、第１のスイッチング素子及び選択トランジスタの制御に使用されるメモリの制御ユニットは所定の期間を調整するために使用されるプログラム可能な素子を含む。このプログラム可能な素子によって、所望の基準電位が発生するようにこの所定の期間を選択することが可能である。
【００１３】
プログラム可能な素子はリバーシブルにプログラム可能である場合、この所定の期間を変更することができ、この結果、発生する基準電位の適合が行われる。
【００１４】
本発明の実施形態によれば、集積メモリは所定の期間をもとめるための評価回路を有し、この評価回路は、選択トランジスタ及び第１のスイッチング素子が導通状態である際に２つのビットラインの電位がいつ所望の基準電位に対して同一の絶対値の差を有するかを検出し、さらに、評価回路は、この評価回路によってもとめられた結果に依存して制御ユニットのプログラム可能な素子のプログラミングを行う。よって、このメモリにおいては所定の期間の自動的なプログラミングがこのメモリによって行われる。
【００１５】
本発明の実施形態によれば、制御ユニットは基準電位を検出するためにまず最初に基準メモリセルの選択トランジスタをターンオンし、次いで選択トランジスタが再びターンオフされた後で、第１のスイッチング素子をターンオンし、次いで、２つのビットラインにおいて生じる基準電位が格納ユニットに格納される。
【００１６】
評価回路は格納された基準電位を２つのビットラインの電位と比較するための比較ユニットを有する。
【００１７】
本発明のこの実施形態では、選択トランジスタ及び第１のスイッチング素子が相次いでターンオンされる場合に、制御ユニットはこれらのビットラインにおいて発生する基準電位を検出する。比較ユニットによってこの評価回路は、選択トランジスタ及び第１のスイッチング素子が同時に導通している際に、格納ユニットに格納される基準電位から同じ絶対値だけ偏差している電位を２つのビットラインが有する時点を検出する。このやり方で評価回路は所定の期間をもとめる。これに基づいて、この評価回路は制御ユニットのプログラム可能な素子の相応のプログラミングを行うことができる。
【００１８】
基準電位及び所定の期間をもとめることは、第３の及び第４のビットラインを用いても実施できる。これら第３の及び第４のビットラインは第１の及び第２のビットラインに対して付加的に設けられている。
【００１９】
【実施例】
本発明を次に図面に示された実施例に基づいて詳しく説明する。
【００２０】
図１は、本発明の集積メモリの第１の実施例を示す。これはＦＲＡＭであり、このＦＲＡＭのメモリセルＭＣ及び基準メモリセルＲＣは同一の構造を有する。図２はこのメモリセルＭＣ乃至は基準メモリセルＲＣのうちの１つの構成を示す。これらは１トランジスタ／１コンデンサ・タイプである。強誘電性誘電体を有するメモリコンデンサの一方の電極はプレート電位ＶＰＬに接続され、さらに他方の電極は選択トランジスタＴを介して所属のビットラインＢＬに接続されている。この選択トランジスタＴのゲートは所属のワードラインＷＬに接続されている。メモリセルＭＣはビットラインＢＬ１、／ＢＬ１とワードラインＷＬｉとの交差点に配置されている。基準メモリセルＲＣは基準ワードラインＲＷＬ１と２つのビットラインＢＬ１、／ＢＬ１との交差点に配置されている。
【００２１】
２つのビットラインＢＬ１、／ＢＬ１は差動センスアンプＳＡに接続されている。さらに、これら２つのビットラインＢＬ１、／ＢＬ１は互いにｎチャネルトランジスタの形式の第１のスイッチング素子Ｓ１を介して接続されている。２つのビットラインはそれぞれのｎチャネルトランジスタＴ１、Ｔ２を介してプリチャージ電位ＶＰＲＥに接続されている。２つのビットラインＢＬ１、／ＢＬ１は図１では共通のセンスアンプＳＡに配属されているが、これらビットラインは本発明の他の実施例では、ＵＳ５８４４８３２Ａ及びＵＳ５８２２２３７Ａの場合のように異なるセンスアンプＳＡに配属してもよい。
【００２２】
このメモリは基準ワードラインＲＷＬ１及び第１のスイッチング素子Ｓ１を制御するための制御ユニットＣ１を有する。さらに、このメモリは、第２のビットライン／ＢＬ１の電位を格納するための格納ユニットＭ１を有する。評価回路Ａは、２つのビットラインＢＬ１、／ＢＬ１の電位を検出するために使用され、さらに比較ユニットＣＭＰを含む。この比較ユニットＣＭＰはこれら２つのビットラインの電位を格納ユニットＭ１に格納された電位と比較する。制御ユニットＣ１は所定の期間を調整するためのプログラム可能な素子Ｆを含む。この所定の期間の間に基準ワードラインＲＷＬ１が読み出しアクセスによって活性化され、この結果、基準メモリセルＲＣの選択トランジスタＴがターンオンされる。この制御ユニットＣ１は制御ラインＬ１を介して第１のスイッチング素子Ｓ１のゲートに接続されている。
【００２３】
格納ユニットＭ１は例えば相応のメモリキャパシタンスによって実現される。プログラム可能な素子Ｆは例えば電気的にプログラム可能なヒューズ又は複数回プログラム可能な電気的メモリ（例えばＥＥＰＲＯＭ又はＦＲＡＭ）によって実現される。
【００２４】
プログラム可能な素子Ｆのプログラミングは評価回路Ａによって検出される結果に依存して行われる。このためにまず最初に格納ユニットＭ１に基準電位が格納される。この基準電位はこのメモリの後ほどの動作の際に２つのビットラインＢＬ１、／ＢＬ１において発生されるはずである。
【００２５】
所望の基準電位ＶＲＥＦは図３に図示されているやり方で発生される。プリチャージ制御ラインＰＲＥが高い電位にもたらされることによって、まず最初に２つのビットラインＢＬ１、／ＢＬ１のプリチャージ電位ＶＰＲＥへのプリチャージが行われる。次いで２つのｎチャネルトランジスタＴ１、Ｔ２が再びターンオフされ、制御ユニットＣ１によって基準ワードラインＲＷＬ１の活性化が行われる。この間に、制御ラインＬ１は低いレベルを有する。基準ワードラインＲＷＬ１の高いレベルによって基準メモリセルＲＣの選択トランジスタＴがターンオンされ、基準メモリセルＲＣのメモリコンデンサＣとビットラインＢＬ１、／ＢＬ１との間の電荷均衡が行われる。比較的早い時点に既にセンスアンプＳＡを介して第１のビットラインＢＬ１に接続された基準メモリセルＲＣに論理１が書き込まれ、第２のビットライン／ＢＬ１に接続された基準メモリセルに論理０が書き込まれる。書き込まれる論理状態に相応して、この場合基準メモリセルＲＣのメモリコンデンサＣの強誘電性誘電体の異なる分極が行われる。この異なる分極は結果的にメモリコンデンサＣの異なるキャパシタンスをもたらす。
【００２６】
図３によれば、従って、２つの基準セルＲＣ（基準ワードラインＲＷＬ１の高いレベル）の読み出しの際には異なる電位が２つのビットラインＢＬ１、／ＢＬ１において発生する。選択トランジスタが再びターンオフされた後で、これら２つのビットラインＢＬ１、／ＢＬ１の短絡が制御ラインＬ１の活性化によって行われる。この制御ラインＬ１の活性化は第１のスイッチング素子Ｓ１をターンオンする。これに基づいて、これら２つのビットライン間の電荷均衡が行われ、これら２つのビットラインにおいて共通の基準電位ＶＲＥＦが発生する。この共通の基準電位ＶＲＥＦはこれらビットラインの短絡の前にこれら２つのビットラインに印加される電位の算術平均値に相応する。この基準電位ＶＲＥＦは格納ユニットＭ１に格納される。
【００２７】
基準電位ＶＲＥＦの発生が図３に関連して説明されたやり方でメモリセルＭＣへの通常の各々の読み出しアクセスの際に行われるならば、このために比較的大きな所要時間が必要とされる。これはこの場合基準メモリセルＲＣの読み出し及びビットラインＢＬ１、／ＢＬ１の短絡が相次いで行われることに関係している。この理由から、本発明のメモリでは、通常の読み出しアクセスの際の基準電位ＶＲＥＦの発生は図４に図示されているやり方で行われる。プリチャージ制御ラインＰＲＥがまだ高いレベルを有する間に、すなわち基準メモリセルＲＣの選択トランジスタＴがターンオンされる前に、第１のスイッチング素子Ｓ１は制御ラインＬ１を介して既にターンオンされる。この結果、メモリセルＲＣの読み出しの際に２つのビットラインＢＬ１、／ＢＬ１における電位は図４に示されたように変化する。基準ワードラインＲＷＬ１を介して選択トランジスタＴは所定の期間Δｔの間だけターンオンされ、この所定の期間Δｔの最後にはこれら２つのビットラインＢＬ１、／ＢＬ１の電位は所望の基準電位ＶＲＥＦから同じ絶対値Ｕ１だけ偏差する。選択トランジスタＴのターンオフの後で第１のスイッチング素子Ｓ１によってこれら２つのビットラインＢＬ１、／ＢＬ１の間の電位差２Ｕ１が完全に相殺される。この結果、次いで基準電位ＶＲＥＦがこれら２つのビットラインに発生する。
【００２８】
図４と図３との比較から、本発明のやり方では基準電位ＶＲＥＦはビットラインＢＬ１、／ＢＬ１においてこれが図３に従って基準ワードラインＲＷＬ１と制御ラインＬ１とのシーケンシャルな活性化によって行われる場合よりも非常に短い時間で発生されることが分かる。
【００２９】
図１に図示されたメモリでは、基準ワードラインＲＷＬ１及び制御ラインＬ１が図４に示されたやり方で制御されることによって、図３に従って発生される基準電位ＶＲＥＦを上述のように格納ユニットＭ１に格納した後でプログラム可能な素子Ｆのプログラミングが行われる。基準ワードラインＲＷＬ１が活性化されている間に、評価回路Ａは継続的に２つのビットラインＢＬ１、／ＢＬ１の電位と格納ユニットＭ１に格納された基準電位ＶＲＥＦとの間の差を検出する。この場合、評価回路Ａの比較ユニットＣＭＰは、どの時点でこれら２つのビットラインＢＬ１、／ＢＬ１の電位とこの基準電位ＶＲＥＦとの間の電位差が同じ絶対値Ｕ１を有するかを検出する。このやり方でもとめられる所定の期間Δｔは次いでプログラム可能な素子ｆのプログラミングによって制御ユニットＣ１において格納される。この所定の時期間Δｔの間に基準ワードラインＲＷＬ１は活性化されていなければならない。このメモリへの次の通常の読み出しアクセスの際には、新たに格納ユニットＭ１及び評価回路Ａを必要とすることなしに、図４に図示されたやり方だけで基準電位ＶＲＥＦの発生が行われる。
【００３０】
プログラム可能な素子Ｆはリバーシブルにプログラム可能であり、この結果、このプログラム可能な素子Ｆの新たなプログラミングは上記のやり方で例えばこのメモリの各々の初期化の際に実施することができる。
【００３１】
図５は本発明の集積メモリの第２の実施例を示す。この集積メモリは第３のビットラインＢＬ２及び第４のビットライン／ＢＬ２を有し、これら第３のビットラインＢＬ２及び第４のビットライン／ＢＬ２は第１のビットラインＢＬ１及び第２のビットライン／ＢＬ１と同一の構造を有する。第３のビットラインＢＬ２及び第４のビットライン／ＢＬ２にはさらに別の制御ユニットＣ２が配属されており、このさらに別の制御ユニットＣ２はその基準ワードラインＲＷＬ２に接続され、さらに別の制御ラインＬ２を介して第２のスイッチング素子Ｓ２のゲートに接続されている。この第２のスイッチング素子Ｓ２は２つのビットラインＢＬ２、／ＢＬ２を接続している。
【００３２】
第３のビットライン及び第４のビットラインＢＬ２、／ＢＬ２はこのメモリの通常動作に使用されるのではなく、図３に関連して記述されたやり方で所望の基準電位ＶＲＥＦをもとめるためだけに使用される。まず最初に基準ワードラインＲＷＬ２及びその次に制御ラインＬ２のシーケンシャルな活性化によって基準電位ＶＲＥＦが発生される。この基準電位ＶＲＥＦは格納ユニットＭ２に格納される。次いで基準ワードラインＲＷＬ２及び制御ラインＬ２の制御が図４に示された上記のやり方で行われる。評価回路Ａはここでも所定の期間Δｔの持続時間をもとめる。この所定の期間Δｔの間には、ビットラインＢＬ２、／ＢＬ２の電位と予め格納ユニットＭ２に格納された基準電位ＶＲＥＦとの間の同一の絶対値の差Ｕ１を得るために、基準ワードラインＲＷＬ２が活性化されていなければならない。次いで、制御ユニットＣ１のプログラム可能な素子Ｆのプログラミングが行われ、この結果、所定の期間Δｔが格納される。
【００３３】
第１の及び第２のビットラインＢＬ１、／ＢＬ１のメモリセルＭＣへの次の通常の読み出しアクセスの際には、図４に図示されたやり方でのみ基準電位ＶＲＥＦの発生が行われ、制御ユニットＣ１は基準ワードラインＲＷＬ２の活性化をプログラム可能な素子Ｆのプログラミングに相応して所定の期間Δｔだけ行う。
【００３４】
従って、図５に図示されたメモリにおいては、第３のビットライン及び第４のビットラインＢＬ２、／ＢＬ２は基準電位ＶＲＥＦならびに所定の期間Δｔの検出に使用される。続いて、この検出に依存して、基準ワードラインＲＷＬ１及び第１の及び第２のビットラインＢＬ１、／ＢＬ１の制御ラインＬ１が制御される。この場合、第３のビットライン及び第４のビットラインＢＬ２、／ＢＬ２はこのメモリの通常動作におけるデータの格納に使用されず、基準電位ＶＲＥＦならびに所定の期間Δｔの検出だけに使用される。従って、これら２つのビットラインＢＬ２、／ＢＬ２は、従来のメモリのセルフィールドから空間的に分離されて配置されている。このセルフィールドの構成部分は第１の及び第２のビットラインＢＬ１、／ＢＬ１である。
【００３５】
図１及び図５に図示された実施例においてはこのメモリの通常動作の間にメモリアクセスのための設けられている２つのビットラインＢＬ１、／ＢＬ１しか図示されていないが、実際には非常に多くのビットラインが存在する。制御ユニットＣ１は相応する基準ワードラインＲＷＬ１及びこれら全てのビットラインの第１のスイッチング素子Ｓ１を制御するのに使用される。従って、プログラム可能な素子Ｆを用いる所定の期間Δｔの格納は、集積メモリ全体に対してただ１度だけ行われさえすればよい。
【００３６】
本発明の他の実施例においては、評価回路Ａ及び格納ユニットＭ１、Ｍ２が存在せず、プログラム可能な素子Ｆのプログラミングがこのメモリの外部で行われることも可能である。
【００３７】
所定の期間Δｔの検出は、例えば評価回路Ａに含まれるカウンタによって行うことができる。
【図面の簡単な説明】
【図１】本発明の集積メモリの実施例のブロック回路図である。
【図２】図１のメモリのメモリセル乃至は基準メモリセルの回路図である。
【図３】まず最初に基準メモリセルの読み出しが行われ、次にビットラインの短絡が行われる場合の図１のメモリの信号経過を示す線図である。
【図４】基準メモリセルの読み出し及びビットラインの短絡が同時に行われる場合の図１のメモリの信号経過を示す線図である。
【図５】本発明の集積メモリの他の実施例の構成部材を示すブロック回路図である。
【符号の説明】
ＭＣ  メモリセル
ＲＣ  基準メモリセル
Ｔ  選択トランジスタ
ＷＬ  ワードライン
ＢＬ１  第１のビットライン
／ＢＬ１  第２のビットライン
ＢＬ２  第３のビットライン
／ＢＬ２  第４のビットライン
ＲＷＬ１  基準ワードライン
Ｌ１  制御ライン
Ｓ１  第１のスイッチング素子
ＳＡ  センスアンプ
Ａ  評価回路
ＣＭＰ  比較ユニット
Ｃ１  制御ユニット
Ｍ１、Ｍ２  格納ユニット
Ｆ  プログラム可能な素子
ＶＲＥＦ  基準電位
【図１】
0003568877.tif 000002
【図２】
0003568877.tif 000003
【図３】
0003568877.tif 000004
【図４】
0003568877.tif 000005
【図５】
0003568877.tif 000006