(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳ半導体集積回路で構成される信号処理回路において、
第１のＰＭＯＳおよびＮＭＯＳトランジスタを有する第１のインバータ、ならびに第２のＰＭＯＳおよびＮＭＯＳトランジスタを有する第２のインバータとで構成され、上記第２のインバータの出力と上記第１のインバータの入力と接続したラッチ回路と、
上記第２のインバータへのデータ信号の入力を制御する第３のＰＭＯＳおよびＮＭＯＳスイッチング用トランジスタと、
上記第３のＰＭＯＳトランジスタのゲートに第１のクロック信号を供給する第１のクロック駆動回路と、
上記第３のＮＭＯＳトランジスタのゲートに第２のクロック信号を供給する第２のクロック駆動回路とを備え、
上記第１または第２のクロック駆動回路の一方のクロック駆動回路には、電源電圧から該電源電圧の１／２までの振幅を、他方のクロック駆動回路には、該電源電圧の１／２からグランド電圧までの振幅を、それぞれ印加することを特徴とする信号処理回路。
【請求項２】
上記第１および第２のクロック駆動回路は、電源電圧レベルとグランド電圧レベルの中点で互いに接続されたインバータで構成され、上記各クロック駆動回路の負荷容量の間で電荷の充放電を行うことを特徴とする請求項１に記載の信号処理回路。
【請求項３】
クロック信号の第１のレベルでデータ信号をラッチ回路の入力から出力へスルー状態とし、該クロック信号の第２のレベルで上記スルー入力されたデータ信号をラッチ状態にするＣＭＯＳ構成のラッチ回路を含むＣＭＯＳ半導体集積回路において、
上記データ信号の振幅変化は、電源電圧レベルとグランド電圧レベルとの間のフル振幅であり、
上記スルー状態と上記ラッチ状態とを切換えるクロックドＣＭＯＳインバータに印加される上記クロック信号の振幅は、上記フル振幅の１／２の振幅であることを特徴とするＣＭＯＳ半導体集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、回路の動作速度を低下させることなく、消費電力を低減することが可能なディジタル信号処理回路およびＣＭＯＳ半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来より、高速に動作するディジタル信号処理回路においては、パイプライン構成により処理のスル−・プットを向上させる方法が用いられている。パイプライン構成では、論理回路や演算回路を適当なステップに分割し、各々のステップにラッチ回路を設けたものである。例えば、ある値の部分積を演算する回路に、直接それのキャリ−をとる回路が接続されているときには、あるクロック周期で部分積の計算とキャリ−の桁を計算することになる。しかし、それら２つの回路の間にレジスタを挿入して、２つのステップに分割することにより、パイプライン処理で１つ前のキャリ−の桁の計算と並行して次の部分積演算を行うことができるので、処理のスル−・プットが向上する。なお、処理のスル−・プットは、ラッチから次段のラッチまでの遅延時間により決定される。その場合、パイプラインにしても、１つのステップの間の直列に接続されている論理ゲ−ト数が多ければ多いほど処理時間は遅くなるので、１段当りのゲ−ト数をできる限り少なくする。上述の例では、部分積の演算回路はできるだけ少ない数のゲ−トを用いるとともに、キャリ−回路内でもできるだけ少ない数のゲ−トを用いるようにする。
従って、分割するステップ数を増加するとともに、ラッチから次段のラッチまでの論理ゲ−トの段数を少なくするほど、処理のスル−・プットは向上することになる。なお、ディジタル信号処理回路として、ＣＭＯＳデバイスに関する技術は、例えば『最新ＣＭＯＳデバイスの動向』１９７９年７月号電子科学、昭和５４年４月２４日産報出版発行、ｐｐ．１３〜６７に記載されている。
【０００３】
【発明が解決しようとする課題】
前述のように、処理のスルー・プットを向上させるためには、ステップ数を増加し、ラッチから次段のラッチまでの論理ゲートの段数を少なくするほど、ラッチ回路を多く備える必要がある。しかしながら、パイプラインの段数を増やした場合には、各ラッチ回路での消費電力が多くなるため、回路規模の増大以上に電力の消費が増大するという問題があった。
消費電力を低減する効果的な方法として、電源電圧を下げる方法があるが、この方法では、論理ゲートの動作速度が遅くなり、回路の速度性能が低下してしまう。
ところで、消費電力の分析を行うと、ラッチ回路はクロックで直接駆動されるため、その消費電力は他の通常の論理ゲートに比べてかなり多いことがわかった。通常の論理ゲートの状態反転は、クロックに同期した信号を扱うため、クロック周期毎に信号が反転したと仮定しても、クロックの１／２の周波数に過ぎない。
一般に、通常の論理ゲートの状態反転は、クロックの１／４の周波数を最悪値とする場合が多い。従って、クロックで直接駆動されるトランジスタ（クロックの立上りまたは立下りで、データが保持されるハーフ・ラッチ回路）は、通常の論理ゲートを構成するトランジスタの４倍の電力を消費することになる。
一般に、１０個のトランジスタで構成されるハーフ・ラッチ回路の場合、クロックの負荷となっているトランジスタは４個である（図１参照）。通常ゲートを構成するトランジスタで消費電力を１とすると、１０個のトランジスタで構成される通常ゲートで消費される電力は１０であり、１０個のトランジスタで構成されるハーフ・ラッチ回路の場合の電力は４×４＋６＝２２となる。従って、ラッチ回路で消費される電力は、通常ゲートの２倍以上になる。
例えば、３段のパイプライン構成を用いたディジタル・フィルタにおいては、通常の演算回路による電力消費は全体の６０％、ラッチによる消費は４０％である。このように、ラッチ回路による電力消費のうち、１６／２２はクロックにより直接駆動されるために消費されてしまう。従って、全体の約３０％はクロックにより直接駆動される回路で消費されるのである。
本発明の目的は、このような従来の課題を解決し、回路全体の処理速度を殆んど低下させずに、消費電力を低減させることが可能な信号処理回路およびそれを用いたＣＭＯＳ半導体集積回路を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、本発明の信号処理回路は、（イ）ＣＭＯＳ半導体集積回路で構成される信号処理回路において、第１のＰＭＯＳおよびＮＭＯＳトランジスタを有する第１のインバータ、ならびに第２のＰＭＯＳおよびＮＭＯＳトランジスタを有する第２のインバータとで構成され、上記第２のインバータの出力と上記第１のインバータの入力と接続したラッチ回路と、上記第２のインバータへのデータ信号の入力を制御する第３のＰＭＯＳおよびＮＭＯＳスイッチング用トランジスタと、上記第３のＰＭＯＳトランジスタのゲートに第１のクロック信号を供給する第１のクロック駆動回路と、上記第３のＮＭＯＳトランジスタのゲートに第２のクロック信号を供給する第２のクロック駆動回路とを備え、上記第１または第２のクロック駆動回路の一方のクロック駆動回路には、電源電圧から該電源電圧の１／２までの振幅を、他方のクロック駆動回路には、該電源電圧の１／２からグランド電圧までの振幅を、それぞれ印加することを特徴としている。また、
（ロ）第１および第２のクロック駆動回路は、電源電圧レベルとグランド電圧レベルの中点で互いに接続されたインバータで構成され、上記各クロック駆動回路の負荷容量の間で電荷の充放電を行うことを特徴としている。さらに、
（ハ）クロック信号の第１のレベルでデータ信号をラッチ回路の入力から出力へスルー状態とし、該クロック信号の第２のレベルで上記スルー入力されたデータ信号をラッチ状態にするＣＭＯＳ構成のラッチ回路を含むＣＭＯＳ半導体集積回路において、上記データ信号の振幅変化は、電源電圧レベルとグランド電圧レベルとの間のフル振幅であり、上記スルー状態と上記ラッチ状態とを切換えるクロックドＣＭＯＳインバータに印加される上記クロック信号の振幅は、上記フル振幅の１／２の振幅であることを特徴としている。
【０００５】
【作用】
本発明においては、クロックの振幅を通常ゲートの信号振幅よりも低くして、ラッチ回路の消費電力を低減させる。具体的には、ラッチ回路のクロックに駆動されるトランジスタのうち、ＰＭＯＳとＮＭＯＳのトランジスタを独立に駆動する低振幅のクロック駆動回路を設ける。
ところで、クロックの振幅を０〜電源電圧のフルスィングで振らせるときには、それに相応した電圧が必要となる。一方、Ｐ＝（１／２）ＣＶ２の関係から明らかなように、振幅を半分にすると、電力は１／４に低減できる。また、Ｔ＝ＣＲの時定数の式から明らかなように、振幅を下げることにより、抵抗Ｒは大となるため、時定数は大となって動作速度は遅くなる。従って、ラッチ回路自身の遅延は増大するが、元来、遅延時間全体に占めるラッチ回路自身の遅延は僅かであるため、全体としての遅延はそれほどない。
これにより、ディジタル信号処理回路全体の処理速度を殆んど低下させずに、消費電力を低減することができる。
また、信号処理回路を用いたＣＭＯＳ半導体集積回路では、データ信号の振幅変化を第１の振幅とし、スルー状態とラッチ状態を切換えるクロックドＭＯＳトランジスタのゲートに加えるクロック信号の振幅は、上記第１の振幅より小さい第２の振幅である。
上記第１の振幅は、電源電圧レベルと接地レベルとの間のフル振幅であり、また上記第２の振幅は、フル振幅の１／２の振幅である。
これにより、スルー状態とラッチ状態を切換えるデータの振幅より、２つの状態を切換えるクロック信号の振幅を小さくすることで、処理速度を殆んど低下させずに消費電力を低減することが可能となる。
【０００６】
【実施例】
以下、本発明の実施例を、図面により詳細に説明する。
図１は、本発明の一実施例を示す信号処理回路の構成図である。
図１には、クロックド・インバ−タ２−１，２−２と、インバ−タ３で構成されたハ−フ・ラッチ回路が示されている。クロックで直接駆動されるクロックド・インバ−タ２−１，２−２はそれぞれ４個ずつのＰＭＯＳおよびＮＭＯＳの合計８個のトランジスタで構成され、通常のトランジスタは最終段のＣＭＯＳインバ−タ３を構成する２個のＰＭＯＳおよびＮＭＯＳトランジスタである。
ここでは、クロックド・インバ−タ２−１，２−２のゲ−ト制御端子にクロック駆動回路４からのクロック信号が入力される。すなわち、クロック信号φｐはクロックド・インバ−タ２−１のＰＭＯＳトランジスタのゲ−トに、クロック信号／φｐは次のクロックド・インバ−タ２−２のＰＭＯＳトランジスタのゲ−トに、クロック信号φｎクロックド・インバ−タ２−１のＮＭＯＳトランジスタのゲ−トに、クロック信号／φｎは次のクロックド・インバ−タ２−２のＮＭＯＳトランジスタのゲ−トに、それぞれ印加されている。
なお、本実施例では、クロックド・インバ−タ２個とインバ−タ１個で構成したハ−フ・ラッチ回路についてのみ説明しているが、その他のフリップ・フロップ回路等のクロックを入力する全ての回路についても、同じように適用することができる。
【０００７】
図２は、図１のハ−フラッチ回路に入力するクロックの波形図である。
図１においては、電源電圧をＶＤＤ、接地点をＧＮＤ、ＰＭＯＳとＮＭＯＳトランジスタの閾電圧をそれぞれＶｔｈｐ，Ｖｔｈｎ、ＰＭＯＳとＮＭＯＳトランジスタに印加される電圧をそれぞれＶｍｐ，Ｖｍｎとし、Ｖｍｐ＞０，Ｖｍｎ＞０とする。
図２に示すように、ＰＭＯＳトランジスタを駆動するクロック駆動回路４は、ＶＤＤ−Ｖｔｈｐ−ＶｍｐとＶＤＤの間で振れる信号を出力する。また、ＮＭＯＳトランジスタを駆動するクロック駆動回路４は、Ｖｔｈｎ＋ＶｍｎとＧＮＤの間で振れる信号を出力する。さらにクロック駆動回路４を簡略化するためには、ＰＭＯＳトランジスタを駆動するクロック駆動回路４を、ＶＤＤ／２とＶＤＤ間で振れる信号を出力する回路とし、ＮＭＯＳトランジスタを駆動するクロック駆動回路４を、ＶＤＤ／２とＧＮＤの間で振れる信号を出力する回路とする。
【０００８】
図３は、図１におけるクロック駆動回路の一実施例を示す構成図である。
４個のクロック駆動回路４とも、ＰＭＯＳとＮＭＯＳトランジスタで構成されるインバ−タ５または６で構成されている。インバ−タ５，６において、一方のインバ−タ５のＮＭＯＳトランジスタのソ−スと、他方のインバ−タ６のＰＭＯＳトランジスタのソ−スを接続して仮想中点７とし、前者のインバ−タ５のＰＭＯＳトランジスタのソ−スをＶＤＤに、後者のインバ−タ６のＮＭＯＳトランジスタのソ−スをＧＮＤに接地したものである。図では、正相、逆相のクロックを生成する２基の回路を示している。駆動される側の負荷容量Ｃｐ，Ｃｎ，／Ｃｐ，／Ｃｎを等しくしておくことにより（すなわち、Ｃｐ＝Ｃｎ，／Ｃｐ＝／Ｃｎ）、充放電される電荷量は上段のインバ−タ５と、下段のインバ−タ６で等しくなり、仮想中点７の電位はＶＤＤ／２に保持される。
これにより、クロック駆動回路４のための新たな電源端子を設けることなく、低振幅のクロック駆動回路４を実現することができる。
【０００９】
図３の矢印で示されるように、クロックド・インバ−タ２−１にクロック信号を供給するクロック駆動回路５，６と、クロックド・インバ−タ２−２にクロック信号を供給するクロック駆動回路５，６とは、その負荷容量Ｃｐ，Ｃｎおよび／Ｃｐ，／Ｃｎの相互間で電荷の充放電を行って、キャッチボ−ルを行っている。すなわち、左側のクロック駆動回路５，６の矢印は、充電と放電を示しており、右側のクロック駆動回路５，６の矢印は、放電と充電を示している。
このように、本発明では、デ−タは通常のようにフル振幅電圧を印加するが、クロック信号のみは必要なだけの小振幅を印加することにより、消費電力を低減することができる。例えば、電源電圧が５Ｖの場合、クロック信号電圧を２．５Ｖにすると必要最低電圧よりも大きくなるが、回路の簡略化のために、図３に示すようなクロック駆動回路で、クロック信号を供給する。図３では、クロック駆動回路５は５Ｖ〜２．５Ｖの振幅で、クロック駆動回路６は０Ｖ〜２．５Ｖの振幅で、それぞれクロック信号電圧を供給している。しかし、さらに小さい振幅、例えば５Ｖ〜３Ｖと、０Ｖ〜２Ｖの振幅のクロック信号を供給することも可能である。また、５Ｖ〜２Ｖと、０Ｖ〜３Ｖの振幅のように、互いに重複させて供給することも可能である。この場合には、図３の回路に基準電源やダイオ−ド等を挿入する必要があり、回路が複雑化する。
【００１０】
図４は、図１における信号処理回路の詳細図である。
図４に示すように、２個のクロックド・インバ−タ２−１と２−２は、クロック駆動回路４に並列に接続され、両出力を最終段のインバ−タ３を構成するＰＭＯＳとＮＭＯＳの各トランジスタのゲ−トに接続している。信号入力はクロックド・インバ−タ２−１の信号入力用ＰＭＯＳのゲ−トと信号入力用ＮＭＯＳトランジスタのゲ−トに印加される。またクロック信号φｐはクロックド・インバ−タ２−１のスイッチング用ＰＭＯＳトランジスタのゲ−トに印加され、クロック信号φｎはスイッチング用ＮＭＯＳトランジスタのゲ−トに印加される。さらに、クロック信号／φｐはクロックド・インバ−タ２−２のスイッチング用ＰＭＯＳトランジスタのゲ−トに印加され、クロック信号／φｎはスイッチング用ＮＭＯＳトランジスタのゲ−トに印加される。また、インバ−タ３の出力の帰還線路が、クロックド・インバ−タ２−２の信号入力用ＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲ−トに接続されている。
図４の信号処理回路に図３のクロック駆動回路を適用すると、負荷容量Ｃｐは主としてクロックド・インバ−タ２−１のスイッチング用ＰＭＯＳトランジスタのゲ−ト・基板間容量であり、負荷容量Ｃｎは主としてスイッチング用ＮＭＯＳトランジスタのゲ−ト・基板間容量である。同じように、負荷容量／Ｃｐと／Ｃｎは、それぞれ主にクロックド・インバ−タ２−２のスイッチング用ＰＭＯＳトランジスタ、スイッチング用ＮＭＯＳトランジスタの各ゲ−ト・基板間容量である。つまり、図１の回路に図２のクロック駆動回路を適用するには、これらのスイッチング用ＰＭＯＳトランジスタ、スイッチング用ＮＭＯＳトランジスタの各ゲ−ト・基板間容量を互いに等しくする必要がある。
【００１１】
図５は、図４における等価回路図である。
図５の▲１▼は図２のクロック波形の前半の時相を示す等価回路、▲２▼は図２のクロック波形の後半の時相を示す等価回路である。
図２のクロックの前半には、低レベルのクロック信号φｐがクロックド・インバ−タ２−１のスイッチング用ＰＭＯＳトランジスタに、高レベルのクロック信号φｎがクロックド・インバ−タ２−１のスイッチング用ＮＭＯＳトランジスタに、それぞれ印加されるため、図５▲１▼に示すように、クロックド・インバ−タ２−１は動作状態になる。一方、高レベルのクロック信号／φｐがクロックド・インバ−タ２−２のスイッチング用ＰＭＯＳトランジスタに、低レベルのクロック信号／φｎがクロックド・インバ−タ２−２のスイッチング用ＮＭＯＳトランジスタに、それぞれ印加されるため、図５▲１▼に示すように、クロックド・インバ−タ２−２は遮断される。従って、クロックの前半では信号処理回路は図５▲１▼の等価回路となり、入力された信号はスル−状態となる。
次に、クロックの後半には、高レベルのクロック信号φｐがクロックド・インバ−タ２−１のスイッチング用ＰＭＯＳトランジスタに、低レベルのクロック信号φｎがスイッチング用ＮＭＯＳトランジスタに、それぞれ印加されるため、図５▲２▼に示すように、クロックド・インバ−タ２−１は遮断状態になる。一方、低レベルのクロック信号／φｐがクロックド・インバ−タ２−２のスイッチング用ＰＭＯＳトランジスタに、高レベルのクロック信号／φｎがスイッチング用ＮＭＯＳトランジスタに、それぞれ印加されるため、図５▲２▼に示すように、クロックド・インバ−タ２−２は動作状態となる。従って、クロックの後半では信号処理回路は、図５▲２▼の等価回路となり、▲１▼から▲２▼に変化する直前の入力信号は回路を通過できず、ラッチ状態となる。
【００１２】
本実施例において、回路全体の処理速度はラッチから次段のラッチまでのゲート遅延で決定されるが、このゲート（図４における２−１，２−２，３）は従来通りの電源電圧が印加されているため、遅延の増大はない。すなわち、ラッチ回路自身の遅延は増大するが、元来、遅延時間全体に占めるラッチ回路自身の遅延の大きさは、僅かであるためである。図３のクロック駆動回路を用いた場合、クロックで直接駆動される回路の消費電力は、従来の１／４になる。例えば、３段のパイプライン構成を用いたディジタルフィルタにおいて、全体の３０％を占めていたクロックで直接駆動される回路の消費電力が１／４になるので、消費電力は全体で２２％減少される（３０−８＝２２）。
【００１３】
【発明の効果】
以上説明したように、本発明によれば、スルー状態とラッチ状態とを切換えられるデータの振幅より、この２つの状態を切換えるクロック信号の振幅を小さくすることにより処理速度を殆んど低下させずに消費電力を低減することができる。
【００１４】
【図面の簡単な説明】
【図１】本発明の一実施例を示す信号処理回路の構成図である。
【図２】図１のクロック駆動回路から供給されるクロック信号波形図である。
【図３】図１におけるクロック駆動回路の構成図である。
【図４】図１の信号処理回路の詳細構成を示す図である。
【図５】図４における信号処理回路の等価回路を示す図である。
【符号の説明】
２−１，２−２  クロックド・インバ−タ
３  ハ−フラッチ回路を構成するインバ−タ
４  クロック駆動回路
５，６  クロック駆動回路を構成するインバ−タ
７  クロック駆動回路の仮想中点
ＩＮ  デ−タ入力端子
ＯＵＴ  デ−タ出力端子
ＶＤＤ  電源電圧
ＧＮＤ  クランド電圧
Ｃｐ，Ｃｎ，／Ｃｐ，／Ｃｎ  負荷容量
【図１】
0003555964.tif 000002
【図２】
0003555964.tif 000003
【図３】
0003555964.tif 000004
【図４】
0003555964.tif 000005
【図５】
0003555964.tif 000006