(57)【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト検証ツールにおける、入力したレイアウトデータからの素子認識方法において、
前記レイアウトデータは第１の素子認識層と第２の素子認識層を有し、
前記第１の素子認識層の図形と前記第２の素子認識層の図形が接している辺の数によって認識パターンを抽出する第１のステップと、
抽出した前記認識パターンを用いて素子領域を区別する第２のステップと、
前記素子領域に含まれる素子構成要素を抽出する第３のステップと、
抽出された前記素子構成要素からなるトランジスタを認識する第４のステップとを有することを特徴とする半導体集積回路のレイアウト検証ツールに格納したレイアウトデータからの素子認識方法。
【請求項２】
前記第１の素子認識層の図形及び前記第２の素子認識層の図形は、それぞれ同一形状であることを特徴とする請求項１記載の半導体集積回路のレイアウト検証ツールにおける、入力したレイアウトデータからの素子認識方法。
【請求項３】
半導体集積回路のレイアウト検証ツールにおける、入力したレイアウトデータからの素子認識方法において、
レイアウト構造は同一だが、別素子として扱う素子の素子認識層の図形を該素子の種類に応じて異なる図形形状で配置し、
前記素子認識層の図形形状によって認識パターンを抽出する第１のステップと、
抽出した前記認識パターンを用いて素子領域を区別する第２のステップと、
前記素子領域に含まれる素子構成要素を抽出する第３のステップと、
抽出された前記素子構成要素からなるトランジスタを認識する第４のステップとを有することを特徴とする半導体集積回路のレイアウト検証ツールにおける、入力したレイアウトデータからの素子認識方法。
【請求項４】
半導体集積回路のレイアウト検証ツールにおける、入力したレイアウトデータからの素子認識方法において、
前記レイアウトデータは素子認識層を有し、
前記素子認識層の図形の頂点の数又は面積によって認識パターンを抽出する第１のステップと、
抽出した前記認識パターンを用いて素子領域を区別する第２のステップと、
前記素子領域に含まれる素子構成要素を抽出する第３のステップと、
抽出された前記素子構成要素からなるトランジスタを認識する第４のステップとを有することを特徴とする半導体集積回路のレイアウト検証ツールにおける、入力したレイアウトデータからの素子認識方法。
【請求項５】
半導体集積回路のレイアウト検証ツールにおける、入力したレイアウトデータからの素子認識方法において、
レイアウト構造は同一だが、別素子として扱う素子の素子認識層に該素子の種類に応じて異なる数の同一形状の図形を配置し、
前記素子認識層の図形の数によって認識パターンを抽出する第１のステップと、
抽出した前記認識パターンを用いて素子領域を区別する第２のステップと、
前記素子領域に含まれる素子構成要素を抽出する第３のステップと、
抽出された前記素子構成要素からなるトランジスタを認識する第４のステップとを有することを特徴とする半導体集積回路のレイアウト検証ツールにおける、入力したレイアウトデータからの素子認識方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は素子認識方法に係り、特に大規模半導体集積回路（ＬＳＩ）レイアウト検証ツールにおける、レイアウトデータからの素子認識方法に関する。
【０００２】
【従来の技術】
レイアウト検証ツールにおける、レイアウトデータの素子認識では、レイアウト構造は同一であるが、別素子として扱う場合がある。例えば、レイアウト構造は同一であるが、ゲート長の最小寸法が異なるトランジスタは、別素子として扱うことがある。従来、上記のようなレイアウト構造上、区別のつかない素子を認識する場合は、素子の種類毎に異なった認識層を用いる方法と、テキスト（ＴＥＸＴ）を用いる方法の２通りが知られている（特許第２７８８８０４号公報、特開昭６３−３６５５３号公報）。
【０００３】
前者の素子の種類毎に異なった認識層を用いる従来の素子認識方法では、例えば、図６（Ａ）に示すゲート長ｇ１のトランジスタ１、同図（Ｂ）に示すゲート長ｇ２のトランジスタ２、同図（Ｃ）に示すゲート長ｇ３のトランジスタ４の各ゲート長には、ｇ１＜ｇ２＜ｇ３の関係があるものとした場合、トランジスタ２には認識層３を示す認識層データを、またトランジスタ４については認識層３とは異なる層の認識層５を示す認識層データを挿入することで、３種類のトランジスタ１、２及び４を区別し、素子形成層と認識層の各データの論理演算を行うことでレイアウト構造上区別を行う。
【０００４】
また、後者のテキスト（ＴＥＸＴ）を用いる従来の素子認識方法では、例えば図７（Ａ）に示すゲート長ｇ１のトランジスタ１、同図（Ｂ）に示すゲート長ｇ２のトランジスタ２、同図（Ｃ）に示すゲート長ｇ３のトランジスタ４の各ゲート長には、ｇ１＜ｇ２＜ｇ３の関係があるものとした場合、トランジスタ２にはＢＴｒなるテキストを配置し、トランジスタ４にはＣＴｒなるテキストを配置することで、テキストの文字によってレイアウト構造上区別を行う。
【０００５】
【発明が解決しようとする課題】
しかるに、図６と共に説明した従来の素子認識方法では、区別したい素子の種類数だけ認識層が必要になる。しかし、一般的なレイアウト描画ツール、ＬＳＩ検証ツールでは使用できるレイアウト層の数に上限がある。しかも、近年、ＬＳＩの設計では、プロセスの微細化や各種デバイスを同一チップ上に形成する傾向があり、製造工程を構成するための使用層が増加しているため、幾つも認識層として使用できず、区別したい素子の種類数に制約があるという問題がある。
【０００６】
一方、図７と共に説明した従来の素子認識方法では、検証レベルにおいて常に認識用テキストが検証ツールで認識できる最上位階層に配置されていないといけないという問題がある。すなわち、一般的な検証ツールにおいてテキストは端子情報として扱われる。また、階層レイアウトではその特性を活用した階層毎での検証を行うため、各階層で端子情報としてのテキストが配置されている。そのため、全階層のテキストの認識を行う場合には、複数のテキストが同一ノード上の複数端子としてエラーが検出されるという問題が発生する。
【０００７】
この問題を避けるため、一般的に行う検証では、最上位階層に配置されたテキストの認識のみを有効にする必要がある。そのため、図７と共に説明した従来の素子認識方法で示されている領域認識のためのテキストも常に検証時の最上位階層に配置する必要がある。しかし、検証時の最上位階層は素子によって必ずしも同一階層とは限らないから、本来ならば特定領域に１つ配置すればよい素子認識用テキストを、素子毎の最上位階層それぞれに配置しなければならず、工数が多大になるという問題がある。
【０００８】
本発明は以上の点に鑑みなされたもので、認識層の数が区別したい素子数に依存せずに素子認識を行い得る素子認識方法を提供することを目的とする。
【０００９】
また、本発明の他の目的は、階層化検証においてデータ入力が容易な素子認識方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は上記の目的を達成するため、半導体集積回路のレイアウト検証ツールにおける、入力したレイアウトデータからの素子認識方法において、レイアウトデータは第１の素子認識層と第２の素子認識層を有し、第１の素子認識層の図形と第２の素子認識層の図形が接している辺の数によって認識パターンを抽出する第１のステップと、抽出した認識パターンを用いて素子領域を区別する第２のステップと、素子領域に含まれる素子構成要素を抽出する第３のステップと、抽出された素子構成要素からなるトランジスタを認識する第４のステップとを有することを特徴とする。
【００１１】また、本発明は、上記の目的を達成するため、レイアウト構造は同一だが、別素子として扱う素子の素子認識層の図形を該素子の種類に応じて異なる図形形状で配置し、素子認識層の図形形状によって認識パターンを抽出する第１のステップと、抽出した前記認識パターンを用いて素子領域を区別する第２のステップと、素子領域に含まれる素子構成要素を抽出する第３のステップと、抽出された素子構成要素からなるトランジスタを認識する第４のステップとを有することを特徴とする。また、レイアウト構造は同一だが、別素子として扱う素子の素子認識層に該素子の種類に応じて異なる数の同一形状の図形を配置してもよい。
【００１２】
また、本発明は上記の目的を達成するため、レイアウトデータは素子認識層を有し、素子認識層の図形の頂点の数又は面積によって認識パターンを抽出する第１のステップと、抽出した認識パターンを用いて素子領域を区別する第２のステップと、素子領域に含まれる素子構成要素を抽出する第３のステップと、抽出された前記素子構成要素からなるトランジスタを認識する第４のステップとを有することを特徴とする。
【００１３】
本発明では、レイアウト構造は同一な素子の種類に応じて接辺数、形状あるいは個数が異なる図形パターンを、２層以下の認識層に配置してレイアウトデータを作成し、検証時にこの図形パターンをレイアウトデータから抽出するようにしたため、２層以下の認識層にて任意数の素子認識を行うことができる。
【００１４】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。図１は本発明になる素子認識方法の一実施の形態による各種パターン図を示す。図１（Ａ）はトランジスタＮ１の認識パターン図、図１（Ｂ）はトランジスタＮ２の認識パターン図、図１（Ｃ）はトランジスタＮ３の認識パターン図を示す。ＭＯＳトランジスタＮ１、Ｎ２及びＮ３はレイアウト構造は同一であるが、最小ゲート長がそれぞれＧ１、Ｇ２及びＧ３で、Ｇ１＜Ｇ２＜Ｇ３という互いに異なる関係にある。
【００１５】
かかるレイアウト構造が同一であるトランジスタＮ１、Ｎ２及びＮ３を、レイアウトデータから別素子として後の回路図との照合との際に認識させるため、この実施の形態では、ＬＳＩの論理回路設計段階で、設計者がＭＯＳトランジスタの最小ゲート長に応じて、図１（Ａ）に示す認識パターン１１、図１（Ｂ）に示す認識パターン１２及び図１（Ｃ）に示す認識パターン１３を配置したレイアウトデータを生成する。上記の認識パターン１１、１２及び１３は、ＬＳＩ検証ツールの有する認識層を２つ用いてパターン化されている。すなわち、図２（Ａ）に示す認識層Ａと、図２（Ｂ）〜（Ｄ）に白四角で示す、認識層Ａとは異なる認識層Ｂとを用いる。
【００１６】
第１の認識パターン１１は、図２（Ｂ）に示すように、１つの認識層Ａに１つの認識層Ｂが接している接辺数が１のパターンである。第２の認識パターン１２は、図２（Ｃ）に示すように、１つの認識層Ａの左右両側に認識層Ｂが１つずつ接している接辺数が２のパターンである。更に、第３の認識パターンは、図２（Ｄ）に示すように、１つの認識層Ａの左右と下側に認識層Ｂが１つずつ接している接辺数が３のパターンである。
【００１７】
ＬＳＩの論理回路設計段階で、設計者は、ＭＯＳトランジスタの最小ゲート長がＧ１であるときは、図２（Ｂ）に示した認識パターン１１を図１（Ａ）に示すように、画面上のトランジスタＮ１の領域内に配置することで、２つの認識層Ａと認識層Ｂとの間の接辺数が１であるというデータが入力される。同様に、ＭＯＳトランジスタの最小ゲート長がＧ２であるときは、図２（Ｃ）に示した認識パターン１２を図１（Ｂ）に示すように、画面上のトランジスタＮ２の領域内に配置することで、２つの認識層Ａと認識層Ｂとの間の接辺数が２であるというデータが入力され、ＭＯＳトランジスタの最小ゲート長がＧ３であるときは、図２（Ｃ）に示した認識パターン１３を図１（Ｃ）に示すように、画面上のトランジスタＮ３の領域内に配置することで、２つの認識層Ａと認識層Ｂとの間の接辺数が３であるというデータが入力されてレイアウトデータが生成される。
【００１８】
なお、ＬＳＩの論理回路設計段階では、図１（Ａ）〜（Ｃ）のＡＲＥＡ＿１〜ＡＲＥＡ＿３、ＧＡＴＥ＿１〜ＧＡＴＥ＿３なる文字は表示されず、矩形領域と上記の認識パターン１１〜１３が表示されている。このように、ＬＳＩの論理回路設計段階で、ＭＯＳトランジスタの最小ゲート長に応じてトランジスタの種類を示す認識パターン１１〜１３を配置するようにしているので、従来のような認識層を挿入する方法に比べて視覚的に判別が容易である。しかも、この実施の形態では、認識層Ａと認識層Ｂの２つの認識層のみで３種類の素子認識を行わせることができ、また認識層の配置位置が階層に依存しないようにできる。
【００１９】
次に、ＬＳＩの論理回路設計終了後、トランジスタを含む回路との照合の際に、ＬＳＩ検証ツールにおける図形形状の特徴を認識する機能を用いて、レイアウトデータから認識パターンを抽出して、トランジスタの認識を行う場合の動作について説明する。なお、認識層の接辺数算出の処理は、一般の検証ツールに備わっている処理である。
【００２０】
具体的に検証ツールを実行するためのルールファイルを用いて図３のフローチャート及び図２の図形と共に説明する。この実施の形態では、まず、レイアウトデータから異なる層同士の接する辺の数によって認識パターンを抽出する（図３のステップ２１）。この認識パターンの抽出に用いるＳＥＬＥＣＴコマンドは、「ＳＥＬＥＣＴ  Ａ  ＣＯＮＤＩＴＩＯＮ  Ｂ  Ｃ」という書式で表され、Ａというデータ層のうちＢというデータ層に対してＣＯＮＤＩＴＩＯＮに記述された条件に一致するデータのみをＣというデータ層にコピーする処理を行うものである。
【００２１】
以下、認識層Ａで形成される矩形をＰＡＴＴＥＲＮ＿Ａと表し、認識層Ｂで形成される矩形をＰＡＴＴＥＲＮ＿Ｂで表すものとする。これにより、ステップ２１での認識パターンに用いるＳＥＬＥＣＴコマンドは、第１の認識パターン１１抽出時は、
SELECT PATTERN_A TOUCH[1] PATTERN_B FIG_1            （１−１）
で表される。なお、TOUCH[1]は認識層ＡとＢの接辺数が１であることを示す。（１−１）は、ＰＡＴＴＥＲＮ＿Ｂに接する辺が１辺（ＴＯＵＣＨ［１］）のみのＰＡＴＴＥＲＮ＿ＡをＦＩＧ＿１とするということを示している。
【００２２】
同様に、第２の認識パターン１２抽出時、第３の認識パターン１３抽出時は、それぞれ認識層ＡとＢの接辺数が２、３であるから
SELECT PATTERN_A TOUCH[2] PATTERN_B FIG_2            （１−２）
SELECT PATTERN_A TOUCH[3] PATTERN_B FIG_3            （１−３）
で表され、それぞれの認識パターン１２、１３がＦＩＧ＿２、ＦＩＧ＿３として表される。
【００２３】
続いて、抽出した認識パターンを用いて、素子領域を区別する（図３のステップ２２）。素子領域の区別は、第１の認識パターンＦＩＧ＿１を含む（ＥＮＣＬＯＳＥ）素子領域（ＡＲＥＡ）をＡＲＥＡ＿１とし、第２の認識パターンＦＩＧ＿２を含む（ＥＮＣＬＯＳＥ）素子領域（ＡＲＥＡ）をＡＲＥＡ＿２とし、第３の認識パターンＦＩＧ＿３を含む（ＥＮＣＬＯＳＥ）素子領域（ＡＲＥＡ）をＡＲＥＡ＿３とすることで行う。これをＳＥＬＥＣＴコマンドで表記すると以下のようになる。
【００２４】
SELECT AREA ENCLOSE FIG_1 AREA_1                    （２−１）
SELECT AREA ENCLOSE FIG_2 AREA_2                   （２−２）
SELECT AREA ENCLOSE FIG_3 AREA_3                   （２−３）
これらのＡＲＥＡ＿１、ＡＲＥＡ＿２及びＡＲＥＡ＿３は、図１（Ａ）、（Ｂ）及び（Ｃ）に図示する領域を示している。
【００２５】
続いて、ステップ２２で区別された素子領域に含まれる素子構成要素を抽出する（図３のステップ２３）。トランジスタの認識の場合、素子構成要素として、次式
GATE = DIFFUSION AND POLY                    （３−１）
により拡散層とポリシリコンの重なる部分をゲートと定義し、次式により素子領域ＡＲＥＡ＿１、ＡＲＥＡ＿２及びＡＲＥＡ＿３に含まれるゲートを、それぞれＧＡＴＥ＿１、ＧＡＴＥ＿２及びＧＡＴＥ＿３として抽出する。
【００２６】
ＧＡＴＥ＿１＝ＡＲＥＡ＿１  ＡＮＤ  ＧＡＴＥ          （３−２）
ＧＡＴＥ＿２＝ＡＲＥＡ＿２  ＡＮＤ  ＧＡＴＥ          （３−３）
ＧＡＴＥ＿３＝ＡＲＥＡ＿３  ＡＮＤ  ＧＡＴＥ          （３−４）
最後に、ステップ２３で抽出された素子構成要素からなるトランジスタの認識を行う（図３のステップ２４）。素子認識のためのエレメント（ＥＬＥＭＥＮＴ）コマンドは、「ＥＬＥＭＥＮＴ  ＮＡＭＥ  ａ  ｂ  ｃ  ｄ」という書式で示され、「ＮＡＭＥ」という素子がｂ，ｃ，ｄの要素で構成されていることを定義している。ａはデバイス要素が記述され、この部分によって様々な素子の区別を行うため、ＮＡＭＥ固有のものである必要がある。
【００２７】
ＭＯＳトランジスタの場合、上記のＥＬＥＭＥＮＴコマンド中のａはゲート、ｂはポリシリコン（ゲート部分の材質）、ｃは拡散層（ソース・ドレインの材質）、ｄはウェル（バルク部分の材質）を定義する必要がある。よって、図１の場合は、次式のＥＬＥＭＥＮＴコマンドにより、トランジスタＮ１、Ｎ２、Ｎ３が認識されることとなる。
【００２８】
ELEMENT MOS[N1] GATE_1 POLY DIFFUSION BULK        （４−１）
ELEMENT MOS[N2] GATE_2 POLY DIFFUSION BULK        （４−２）
ELEMENT MOS[N3] GATE_3 POLY DIFFUSION BULK        （４−３）
（４−１）は、図１（Ａ）のように、ゲート部分がＧＡＴＥ＿１であるトランジスタをトランジスタＮ１と認識することを意味する。同様に、（４−２）は、図１（Ｂ）のように、ゲート部分がＧＡＴＥ＿２であるトランジスタをトランジスタＮ２と認識することを、（４−３）は、図１（Ｃ）のように、ゲート部分がＧＡＴＥ＿３であるトランジスタをトランジスタＮ３と認識することを、それぞれ意味する。
【００２９】
次に、本発明の第２の実施の形態について説明する。この第２の実施の形態は、図４に示すような認識パターンを用いて、認識層の頂点数の差により認識パターンを区別する素子認識方法である。この実施の形態は、図３のステップ２１の部分のみが図４に示す認識パターンを用いて素子の認識パターンを抽出する点に特徴があり、図３のステップ２２〜２４は第１の実施の形態と同じである。
【００３０】
図４（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）は、頂点数がそれぞれ３、４、５及び６である三角形、四角形、五角形及び六角形を示しており、これらは図２に示した認識パターンの代わりに用いられる。従って、例えば、トランジスタＮ１、Ｎ２及びＮ３の認識パターンとして図４（Ｂ）、（Ｃ）及び（Ｄ）に示す形状の認識パターンが設計者により用いられる。
【００３１】
設計終了後のＬＳＩ検証ツールの素子認識は、図３に示したフローチャートに従って行われるが、この実施の形態では、図３のステップ２１での認識パターンの抽出に用いるＳＥＬＥＣＴコマンドは、図４（Ｂ）の四角形の認識パターン抽出時は、
SELECT PATTERN_A VERTEX[4] FIG_4          （５−１）
で表される。これは、ＰＡＴＴＥＲＮ＿Ａの頂点数４つのものをＦＩＧ＿４とすることを意味する。なお、ＶＥＲＴＥＸ［４］は頂点数が４であることを示す。同様に、図４（Ｃ）の五角形の認識パターン抽出時、図４（Ｄ）の六角形の認識パターン抽出時は、それぞれ頂点数が５、６であるから
SELECT PATTERN_A VERTEX[5] FIG_5          （５−２）
SELECT PATTERN_A VERTEX[6] FIG_6          （５−３）
で表され、ＰＡＴＴＥＲＮ＿Ａの頂点数５つのものをＦＩＧ＿５、ＰＡＴＴＥＲＮ＿Ａの頂点数６つのものをＦＩＧ＿６とする。
【００３２】
次に、本発明の第３の実施の形態について説明する。この第３の実施の形態は、図５に示すような認識パターンを用いて、認識層の面積の差により認識パターンを区別する素子認識方法である。この実施の形態は、図３のステップ２１の部分のみが図５に示す認識パターンを用いて素子の認識パターンを抽出する点に特徴があり、図３のステップ２２〜２４は第１の実施の形態と同じである。
【００３３】
図５（Ａ）、（Ｂ）及び（Ｃ）は、面積がそれぞれ１、２及び３の矩形の認識パターンを示しており、これらは図２あるいは図４に示した認識パターンの代わりに用いられる。従って、例えば、トランジスタＮ１、Ｎ２及びＮ３の認識パターンとして図５（Ａ）、（Ｂ）及び（Ｃ）に示す形状の認識パターンが設計者により用いられる。
【００３４】
設計終了後のＬＳＩ検証ツールの素子認識は、図３に示したフローチャートに従って行われるが、この実施の形態では、図３のステップ２１での認識パターンに用いるＳＥＬＥＣＴコマンドは、図５（Ａ）の面積１の矩形の認識パターン抽出時は、
SELECT PATTERN_A AREA[1.00] FIG_7          （６−１）
で表される。これは、ＰＡＴＴＥＲＮ＿Ａの面積が１（ＡＲＥＡ［１．００］）のものをＦＩＧ＿７とすることを意味する。同様に、図５（Ｂ）の面積２の矩形の認識パターン抽出時、図５（Ｃ）の面積３の矩形の認識パターン抽出時は、それぞれ面積が２、３であるから
SELECT PATTERN_A ARAE[2.00] FIG_8          （６−２）
SELECT PATTERN_A AREA[3.00] FIG_9          （６−３）
で表され、ＰＡＴＴＥＲＮ＿Ａの面積が２ものをＦＩＧ＿８、ＰＡＴＴＥＲＮ＿Ａの面積が３のものをＦＩＧ＿９とする。
【００３５】
なお、本発明は上記の実施の形態に限定されるものではなく、例えば上記の実施の形態では３種類の素子認識について説明したが、２つの認識層Ａ及びＢあるいは１つの認識層Ａのみにより、接辺数や頂点数あるいは面積を増大することにより、４種類以上の素子認識が可能であり、また、２つの認識層Ａ及びＢは辺が重なっていてもよく、更に形状が異なるか、あるいは同一形状で個数を異ならせることにより２種類以上の素子認識を行わせる認識パターンとすることもできる。更に、認識する素子としてはＭＯＳトランジスタ以外の素子でも同様に可能であることは勿論である。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、レイアウト構造は同一な素子の種類に応じて接辺数、形状あるいは個数が異なる図形パターンを、２層以下の認識層に配置してレイアウトデータを作成し、検証時にこの図形パターンをレイアウトデータから抽出することにより、２層以下の認識層にて任意数の素子認識を行うことができるため、使用できるレイアウト層に上限があるＬＳＩ検証ツールにとって好適に、認識層の数に依存せずに多くの素子の種類を認識できる。
【００３７】
また、本発明によれば、認識パターンに図形パターンを使用しているので、認識パターンの配置位置が階層に依存せず、任意の階層に配置すればよいので、テキストの文字によって素子を認識する従来方法に比べて、認識パターンを配置する工数を削減できると共に、階層レイアウトにおける検証が容易にできる。
【００３８】
更に、本発明によれば、図形形状の特徴によって素子の種類を表している認識パターンを用いているため、従来のような認識層を挿入する方法に比べてレイアウトデータ作成時における認識パターンの配置が視覚的に容易にでき、レイアウト作成時の能率を向上できる。
【図面の簡単な説明】
【図１】本発明方法の一実施の形態により認識される素子と認識パターンの説明図である。
【図２】本発明方法で用いる認識パターンの第１の実施の形態の説明図である。
【図３】本発明方法の一実施の形態のフローチャートである。
【図４】本発明方法で用いる認識パターンの第２の実施の形態の説明図である。
【図５】本発明方法で用いる認識パターンの第３の実施の形態の説明図である。
【図６】従来方法の一例の説明図である。
【図７】従来方法の他の例の説明図である。
【符号の説明】
１１、１２、１３  認識パターン
２１〜２４  処理ステップ
Ａ、Ｂ  認識層
Ｇ１、Ｇ２、Ｇ３  ゲート長
【図１】
0003540191.tif 000002
【図２】
0003540191.tif 000003
【図３】
0003540191.tif 000004
【図４】
0003540191.tif 000005
【図５】
0003540191.tif 000006
【図６】
0003540191.tif 000007
【図７】
0003540191.tif 000008