(57)【特許請求の範囲】
【請求項１】
絶縁性基板上に、マトリクス状に設けられたスイッチング素子としての画素部の薄膜トランジスタおよび該画素部の薄膜トランジスタを駆動するＣＭＯＳを有するＣＭＯＳ駆動回路が少なくとも形成されたＴＦＴ基板と、絶縁性基板に少なくとも対向電極が形成された対向電極基板とにより液晶材料が挟持された駆動回路一体型アクティブマトリクス液晶ディスプレイの製法であって、
前記画素部の薄膜トランジスタおよびＣＭＯＳを構成する第１導電型および第２導電型の薄膜トランジスタの形成を
（ａ）前記画素部の薄膜トランジスタ、および前記ＣＭＯＳ駆動回路の第１導電型および第２導電型薄膜トランジスタを形成する場所の絶縁製基板上にチャネル用半導体膜と、ゲート絶縁膜と、ゲート電極用薄膜を順次形成し、その上部にゲート電極用薄膜を微細加工するためにホトレジストを形成する工程と、
（ｂ）該ホトレジストをマスクとしてゲート電極用薄膜をエッチングすることにより前記ホトレジストより幅細のゲート電極を形成する工程と、
（ｃ）前記ホトレジストをマスクとしてソース／ドレイン領域に高濃度に第１導電型不純物をイオン注入し、前記３種類の薄膜トランジスタをすべて第１導電型オフセット構造の薄膜トランジスタとする工程と、
（ｄ）前記ホトレジストを剥離後、少なくとも画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタ上をホトレジストで覆い第２導電型不純物を前記第１導電型不純物の活性化後の活性化率を考慮した実効濃度以上にイオン注入しＣＭＯＳ駆動回路用の第２導電型薄膜トランジスタを形成する工程
とを少なくとも含む方法により行うアクティブマトリクス液晶ディスプレイの製法。
【請求項２】
請求項１記載の製法において、（ｄ）の工程の代りに
（ｅ）前記ホトレジストを剥離後第１導電型不純物を低濃度にイオン注入し前記３種類の薄膜トランジスタのすべてを第１導電型ＬＤＤ構造の薄膜トランジスタとする工程と、
（ｆ）少なくとも画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタの形成場所をホトレジストで覆い第２導電型不純物を前記第１導電型不純物の活性化後の活性化率を考慮した実効濃度以上にイオン注入しＣＭＯＳ駆動回路用第２導電型薄膜トランジスタを形成する工程
を用いてなるアクティブマトリクス液晶ディスプレイの製法。
【請求項３】
絶縁性基板上に、マトリクス状に設けられたスイッチング素子としての画素部の薄膜トランジスタおよび該画素部の薄膜トランジスタを駆動するＣＭＯＳを有するＣＭＯＳ駆動回路が少なくとも形成されたＴＦＴ基板と、絶縁性基板に少なくとも対向電極が形成された対向電極基板とにより液晶材料が挟持された駆動回路一体型アクティブマトリクス液晶ディスプレイの製法であって、
前記画素部の薄膜トランジスタおよびＣＭＯＳを構成する第１導電型および第２導電型の薄膜トランジスタの形成を
（ｇ）絶縁性基板上に半導体膜を形成し、該半導体膜上にゲート絶縁膜を介してゲート電極用薄膜を全面に形成する工程と、
（ｈ）前記ＣＭＯＳ駆動回路用薄膜トランジスタの内の第２導電型薄膜トランジスタ形成領域をホトレジストによりマスクし、ＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部の第１導電型薄膜トランジスタ上の前記ゲート電極用薄膜を等方性エッチングによりパターン化して前記ホトレジストよりも狭いゲート電極を形成する工程と、
（ｉ）前記ホトレジストをマスクとしてＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部の第１導電型薄膜トランジスタの前記半導体膜中に第１導電型不純物をイオン注入して、チャネルとのあいだにオフセットする領域を有するソース／ドレイン領域を形成する工程と、
（ｊ）前記ホトレジストを取り除く工程と、
（ｋ）ＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部の第１導電型薄膜トランジスタ形成領域をホトレジストによりマスクし、ＣＭＯＳ駆動回路用薄膜トランジスタの内の第２導電型薄膜トランジスタ上の前記ゲート電極用薄膜をパターン化してゲート電極を形成する工程と、
（ｌ）前記ホトレジストをマスクとしてＣＭＯＳ駆動回路用薄膜トランジスタの内の第２導電型薄膜トランジスタの前記半導体膜中に第２導電型不純物をイオン注入してソース／ドレイン領域を形成する工程
とを少なくとも含む方法により行うアクティブマトリクス液晶ディスプレイの製法。
【請求項４】
前記（ｊ）工程と（ｋ）工程とのあいだに
（ｍ）前記ゲート電極をマスクとしてＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部第１導電型薄膜トランジスタの半導体層中に前記イオン注入による第１導電型不純物の濃度よりも低い濃度で第１導電型不純物をイオン注入する工程
が付加されてなる請求項３記載のアクティブマトリクス液晶ディスプレイの製法。
【請求項５】
ＣＭＯＳ駆動回路用薄膜トランジスタを構成する第１導電型薄膜トランジスタと第２導電型薄膜トランジスタの内の少なくともどちらか一方のチャネル半導体膜に、ソース／ドレイン領域と反対の導電型の不純物元素が低濃度にドーピングされてなる請求項１、２、３または４のいずれか１項に記載のアクティブマトリクス液晶ディスプレイの製法。
【請求項６】
少なくとも前記画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路用第１導電型薄膜トランジスタの前記チャネル用半導体膜に第２導電型不純物が低濃度にドープされてなる請求項１、２、３、４または５のいずれか１項に記載のアクティブマトリクス液晶ディスプレイの製法。
【請求項７】
前記ＣＭＯＳ駆動回路用第２導電型薄膜トランジスタへの前記工程の（ｄ）、（ｆ）または（ｌ）の第２導電型不純物のイオン注入の際に第２導電型不純物の入射角を２０度以上傾け斜め注入により行う工程を少なくとも含む請求項１、２、３、４、５または６のいずれか１項に記載のアクティブマトリクス液晶ディスプレイの製法。
【請求項８】
前記ゲート電極用薄膜は、第１の導電型不純物をドープしたＰｏｌｙ−Ｓｉ膜を形成後に、前記Ｐｏｌｙ−Ｓｉ膜の表面に第１導電型不純物をイオン注入することにより形成され、かつ、前記ＣＭＯＳ駆動回路用第２導電型薄膜トランジスタを形成するためにイオン注入た第２導電型不純物の濃度に対し、（Ｐｏｌｙ−Ｓｉ膜にドープした第１の導電型不純物の濃度＋イオン注入する第１の導電型不純物の濃度）＞（第２導電型不純物の濃度）が成立するように第１の導電型不純物をイオン注入する請求項１または請求項２記載のアクティブマトリクス液晶ディスプレイの製法。
【請求項９】
請求項１ないし８のいずれか１項に記載の製法において、絶縁性基板として、透明基板の少なくとも一部にＭｏ、Ｗ、Ｔａ、Ｔｉ、またはＮｉの高融点金属あるいはそのシリサイドからなる遮光膜を施したものを用いて薄膜トランジスタを作製するアクティブマトリクス液晶ディスプレイの製法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は薄膜トランジスタ（以下、ＴＦＴともいう）を画素用スイッチング素子およびＣＭＯＳ駆動回路用トランジスタとして用いた駆動回路一体型のアクティブマトリクス液晶ディスプレイ（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  、以下ＡＭＬＣＤともいう）およびその製法に関するものである。
【０００２】
【従来の技術】
図１７〜１８はたとえば特開平４−２８６３６８号公報に記載された従来のＣＭＯＳ駆動回路の製法と特開平５−２７５４５０号公報に記載されたオフセット構造ＴＦＴの製法を用いてＣＭＯＳ駆動回路と画素部スイッチング素子用のオフセット構造ＴＦＴを形成するための製法を示す断面図である。図１７〜１８において１は絶縁性基板、２はチャネル半導体膜として用いるＰｏｌｙ−Ｓｉ膜、３はゲート絶縁膜、４はゲート電極として用いるリン（以下、Ｐという）を高濃度に含有したソース／ドレイン領域となるｎ＋Ｐｏｌｙ−Ｓｉ、５ａ〜５ｇはホトレジスト、１６、２６はＰイオンを高濃度にイオン注入したソース／ドレイン領域となるｎ＋Ｐｏｌｙ−Ｓｉ、２７、３７はホウ素（以下、Ｂという）イオンを高濃度にイオン注入したｐ＋Ｐｏｌｙ−Ｓｉである。ここで、画素部のスイッチング素子用のｎチャネルＴＦＴ１０はオフセット構造を取り、ＣＭＯＳ駆動回路用のｎ型およびｐ型ＴＦＴはオフセット構造を取らない一般的なプレーナ構造ＴＦＴである。
【０００３】
本構造のＴＦＴの製法について述べる。チャネルとして用いる半導体層Ｐｏｌｙ−Ｓｉ膜２を絶縁性基板１上に成膜後、ホトレジスト５ａを形成し（図１７（ａ）参照）パターニングしＴＦＴの島を形成する。ついで、熱酸化などの方法でゲート絶縁膜３を形成する（図１７（ｂ）参照）。
【０００４】
つぎにゲート電極となるｎ＋Ｐｏｌｙ−Ｓｉ膜４を成膜する（図１７（ｃ）参照）。
【０００５】
つぎに図１８（ｄ）に示すように、画素部のスイッチング素子用のオフセット構造ＴＦＴを形成するために、画素部のスイッチング素子用ＴＦＴ１０上にのみゲート電極パターンをホトレジスト５ｂで形成する。このときＣＭＯＳ用ＴＦＴ上はホトレジスト５ｃで覆いこの部分のｎ＋Ｐｏｌｙ−Ｓｉ膜のパターニングは行わない。オフセット構造を作製するためにはたとえばＳＦ６ガスでｎ＋Ｐｏｌｙ−Ｓｉ膜をエッチングする際に膜厚方向のドライエッチングが完了後、追加のオーバーエッチングを行うことにより形成し、図に示すようなひさし構造のゲート電極１４を実現する。ついで、イオン注入法でＰを注入することによりＰを高濃度にドープしたｎ＋Ｐｏｌｙ−Ｓｉ  １６を形成する。このとき、レジストのひさしの下部はイオン注入されないために、オフセット構造を実現できる。
【０００６】
つぎにホトレジスト５ｂ、５ｃを剥離後、図１８（ｅ）に示すように、ＣＭＯＳ駆動回路部のゲート電極形成のためにホトレジスト５ｄを形成し、ｎ＋Ｐｏｌｙ−Ｓｉ膜をエッチングしゲート電極２４、３４を形成する。このとき、画素部スイッチング素子用のオフセット構造ＴＦＴ１０上はホトレジスト５ｅで覆う。ゲート電極を形成後Ｂをイオン注入することによりＢを高濃度にドープしたｐ＋Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域２７、３７を形成し、ｐ型のＴＦＴ３０を実現する。
【０００７】
つぎに図１８（ｆ）に示すように、画素部のオフセット構造ＴＦＴ１０およびＣＭＯＳ駆動回路のｐ型ＴＦＴ３０上にホトレジスト５ｆ、５ｇをそれぞれ形成したのち、Ｐを高濃度にイオン注入し、ｎ＋Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域２６を形成する。これにより、ＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０を作製する。
【０００８】
つぎにホトレジスト５ｆ、５ｇを剥離することにより、図１８（ｇ）に示すような画素スイッチング素子用のオフセット構造Ｐｏｌｙ−Ｓｉ  ＴＦＴおよびＣＭＯＳ駆動回路の基本構造を実現できる。この後、ソース／ドレイン電極の形成などを行う。
【０００９】
つぎに動作について説明する。画素部スイッチング用素子としてはオフセット構造Ｐｏｌｙ−Ｓｉ  ＴＦＴを用いている。画素部のスイッチング素子として用いるばあい、オフ電流の低減が重要となる。一般的には、１０−１１Ａ程度以下にすることが望ましい。しかし、オフ状態のＰｏｌｙ−Ｓｉ  ＴＦＴは結晶粒界に存在する欠陥準位が関与し、ドレイン領域でフィールド  エミッション（Ｆｉｅｌｄｅｍｉｓｓｉｏｎ）電流が流れオフ電流が上昇し、オフ電流を前記値以下に低減することは難しい。このため、ゲート電極の両側に図１８に示すようなオフセット領域を設け、ドレイン領域の電界を低減しオフ電流の低減を図っている。
【００１０】
一方、ＣＭＯＳ駆動回路領域においてはオフ電流は１０−９Ａ程度であっても許容できるが、高速動作を実現するためには高い電界効果移動度（つまり高いオン電流）が必要となる。しかし、オフセット領域はＴＦＴのオン時には直列抵抗となるために、電界効果移動度の低下をひき起こす。このため、ＣＭＯＳ駆動回路にはオフセット構造ではないコンベンショナルなプレーナ型のＰｏｌｙ−Ｓｉ  ＴＦＴを作製している。
【００１１】
【発明が解決しようとする課題】
従来の製法を用いて、画素部のスイッチング素子用のオフセット構造ＴＦＴとＣＭＯＳ駆動回路を形成するばあい、図１８に示すような基本的なＴＦＴ構造を実現するために、少なくとも４回の写真製版工程と３回のドライエッチング工程が必要である。このため、製造工程が長くなるという問題がある。また、ＣＭＯＳ駆動回路部がコンベンショナルなプレーナ型ＴＦＴで形成されているため、電源電圧を高くするとＴＦＴのドレイン部で高電界がかかり、ドレイン電流が極端に増加するという問題がある。このため、ＣＭＯＳトランジスタに印加できる電源電圧が２０Ｖ以下に制限され、液晶の駆動のために、画素部のスイッチング素子用ＴＦＴに印加できるゲート電圧およびソース電圧は制限をうける。
【００１２】
本発明は、このような問題を解消するためになされたもので、駆動回路一体型のＡＭＬＣＤの一方の基板に形成されるＴＦＴの製造工程を短縮するとともに高い電源電圧を使用できるＣＭＯＳ駆動回路を有するＡＭＬＣＤおよびその製法を提供することを目的としている。
【００１６】
【課題を解決するための手段】
本発明のアクティブマトリクス液晶ディスプレイの製法は、絶縁性基板上に、マトリクス状に設けられたスイッチング素子としての画素部の薄膜トランジスタおよび該画素部の薄膜トランジスタを駆動するＣＭＯＳを有するＣＭＯＳ駆動回路が少なくとも形成されたＴＦＴ基板と、絶縁性基板に少なくとも対向電極が形成された対向電極基板とにより液晶材料が挟持された駆動回路一体型アクティブマトリクス液晶ディスプレイの製法であって、
前記画素部の薄膜トランジスタおよびＣＭＯＳを構成する第１導電型および第２導電型の薄膜トランジスタの形成を
（ａ）前記画素部の薄膜トランジスタ、および前記ＣＭＯＳ駆動回路の第１導電型および第２導電型薄膜トランジスタを形成する場所の絶縁製基板上にチャネル用半導体膜と、ゲート絶縁膜と、ゲート電極用薄膜を順次形成し、その上部にゲート電極用薄膜を微細加工するためにホトレジストを形成する工程と、
（ｂ）該ホトレジストをマスクとしてゲート電極用薄膜をエッチングすることにより前記ホトレジストより幅細のゲート電極を形成する工程と、
（ｃ）前記ホトレジストをマスクとしてソース／ドレイン領域に高濃度に第１導電型不純物をイオン注入し、前記３種類の薄膜トランジスタをすべて第１導電型オフセット構造の薄膜トランジスタとする工程と、
（ｄ）前記ホトレジストを剥離後、少なくとも画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタ上をホトレジストで覆い第２導電型不純物を前記第１導電型不純物の活性化後の活性化率を考慮した実効濃度以上にイオン注入しＣＭＯＳ駆動回路用の第２導電型薄膜トランジスタを形成する工程
とを少なくとも含む方法により行うことを特徴とする。
【００１７】
前記（ｄ）の工程の代りに
（ｅ）前記ホトレジストを剥離後第１導電型不純物を低濃度にイオン注入し前記３種類の薄膜トランジスタのすべてを第１導電型ＬＤＤ構造の薄膜トランジスタとする工程と、
（ｆ）少なくとも画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタの形成場所をホトレジストで覆い第２導電型不純物を前記第１導電型不純物の活性後の活性化率を考慮した実効濃度以上にイオン注入しＣＭＯＳ駆動回路用第２導電型薄膜トランジスタを形成する工程
を用いれば、画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路の第１導電型薄膜トランジスタにオフセット構造の代りにＬＤＤ構造を形成でき、画素部薄膜トランジスタのオフ電流を低減できるとともにＣＭＯＳ駆動回路の電源電圧を高くすることができる。
【００１８】
また、前記アクティブマトリクス液晶ディスプレイの基板に画素部の薄膜トランジスタとＣＭＯＳ駆動回路のｎ型およびｐ型の薄膜トランジスタの形成を、
（ｇ）絶縁性基板上に半導体膜を形成し、該半導体膜上にゲート絶縁膜を介してゲート電極用薄膜を全面に形成する工程と、
（ｈ）前記ＣＭＯＳ駆動回路用薄膜トランジスタの内の第２導電型薄膜トランジスタ形成領域をホトレジストによりマスクし、ＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部の第１導電型薄膜トランジスタ上の前記ゲート電極用薄膜を等方性エッチングによりパターン化して前記ホトレジストよりも狭いゲート電極を形成する工程と、
（ｉ）前記ホトレジストをマスクとしてＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部の第１導電型薄膜トランジスタの前記半導体膜中に第１導電型不純物をイオン注入して、チャネルとのあいだにオフセットする領域を有するソース／ドレイン領域を形成する工程と、
（ｊ）前記ホトレジストを取り除く工程と、
（ｋ）ＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部の第１導電型薄膜トランジスタ形成領域をホトレジストによりマスクし、ＣＭＯＳ駆動回路用薄膜トランジスタの内の第２導電型薄膜トランジスタ上の前記ゲート電極用薄膜をパターン化してゲート電極を形成する工程と、
（ｌ）前記ホトレジストをマスクとしてＣＭＯＳ駆動回路用薄膜トランジスタの内の第２導電型薄膜トランジスタの前記半導体膜中に第２導電型不純物をイオン注入してソース／ドレイン領域を形成する工程
とを少なくとも含む方法により行うこともできる。このばあい、工程（ｌ）での第２導電型薄膜トランジスタへの第２導電型不純物イオン注入量を少なくでき、スループットを高くできる効果がある。
【００１９】
前記（ｊ）工程と（ｋ）工程とのあいだに
（ｍ）前記ゲート電極をマスクとしてＣＭＯＳ駆動回路用薄膜トランジスタの内の第１導電型薄膜トランジスタおよび画素部第１導電型薄膜トランジスタの半導体層中に前記イオン注入による第１導電型不純物の濃度よりも低い濃度で第１導電型不純物をイオン注入する工程
が付加されているときは、簡単にＬＤＤ構造を形成できるため、好ましい。
【００２０】
ＣＭＯＳ駆動回路用薄膜トランジスタを構成する第１導電型薄膜トランジスタと第２導電型薄膜トランジスタの内の少なくともどちらか一方のチャネル半導体膜に、ソース／ドレイン領域と反対の導電特性を示す不純物元素が低濃度にドーピングされているときは、トランジスタのしきい値を制御できるため好ましい。
【００２１】
前記画素部の薄膜トランジスタおよびＣＭＯＳ駆動回路用第１導電型薄膜トランジスタの前記チャネル用半導体膜に第２導電型不純物が低濃度にドープされていることはトランジスタのしきい値を制御できるため好ましい。
【００２２】
前記ＣＭＯＳ駆動回路用第２導電型薄膜トランジスタへの第２導電型不純物のイオン注入の際に第２導電型不純物の入射角を２０度以上傾け斜め注入により行う工程も含めることが、トランジスタのオフ電流を低減できるため好ましい。
【００２３】
さらに、前記ゲート電極用薄膜として第１導電型不純物をドープしたＰｏｌｙ−Ｓｉを用いる場合、成膜後に該ゲート電極の表面にＣＭＯＳ駆動回路用第２導電型薄膜トランジスタを製作するためにゲート電極内の第１導電型不純物濃度とイオン注入する第１導電型の不純物濃度の和が、イオン注入した第２導電型不純物濃度以上になるように第１導電型不純物をあらかじめゲート電極にイオン注入するのが、ゲート電極の抵抗値を低減するため好ましい。
【００２４】
絶縁性基板として、透明基板の少なくとも一部にＭｏ、Ｗ、Ｔａ、Ｔｉ、またはＮｉの高融点金属あるいはそのシリサイドからなる遮光膜を施したものを用いるのは、従来の半導体装置を改造することなく透明の絶縁性基板を用いて薄膜トランジスタを作製できて好ましい。
【００２５】
【作用】
本発明のＡＭＬＣＤによれば、画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＴＦＴにオフセット構造またはＬＤＤ構造のＴＦＴを用いているため、画素部のＴＦＴのオフ電流を１０−１１Ａ程度以下に低減できるとともに、ＣＭＯＳ駆動回路に高い電源電圧を使用することができ、高速動作を実現することができる。
【００２６】
また本発明のＡＭＬＣＤの製法によれば、画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＴＦＴとを同一工程で形成しているため、従来と比較して写真製版工程を１回、イオン注入工程を１回それぞれ減らすことができ、さらに請求項２〜３記載の発明ではエッチング工程を１回減らすことができる。
【００２７】
【実施例】
つぎに本発明のＡＭＬＣＤおよびその製法について図面を参照しながら説明する。
【００２８】
ＡＭＬＣＤは、ガラス、プラスチックスなどの絶縁性基板に少なくとも画素部のＴＦＴおよび画素電極がマトリクス状に形成され、各画素間を縦横にマトリクス状に設けられたソース配線とゲート配線などの信号線が設けられるとともに、各画素部のＴＦＴを駆動するｎ型ＴＦＴおよびｐ型ＴＦＴを含むＣＭＯＳ駆動回路が形成され、さらに配向膜などが設けられた一方の基板であるＴＦＴ基板と、同様の絶縁性基板に少なくとも対向電極が設けられ、他に配向膜やブラックマスク、カラーフィルタなどが必要に応じて設けられた他方の基板である対向電極基板とが一定間隙を保持して周囲で貼着され、その間隙に液晶材料が注入され、その両側に偏光板が配置されるとともにバックライトなどが設けられることにより形成されている。
【００２９】
本発明のＡＭＬＣＤは前記ＴＦＴ基板に設けられる画素部のＴＦＴとＣＭＯＳ駆動回路のＴＦＴの構造およびその製法を改良したもので、構造としては画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭＯＳ駆動回路のＴＦＴの両方をオフセット構造またはＬＤＤ構造としたことに特徴がある。また製法については、画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭＯＳ駆動回路のＴＦＴを同一工程で形成することにより写真製版工程およびエッチング工程の工程数を削減したことに特徴がある。
【００３０】
ＡＭＬＣＤの他の部分の構造および製法は従来と同様であり、ＴＦＴ基板側のＴＦＴの構造および製法についてのみ、以下に具体的実施例により説明する。
【００３１】
［実施例１］
図１〜２は本発明のＡＭＬＣＤの製法の一実施例のＴＦＴ部の製造工程を示す図である。図１〜２において１は絶縁性基板、２はチャネル用半導体膜として用いるＰｏｌｙ−Ｓｉ膜、３はゲート絶縁膜、４はゲート電極として用いるＰを高濃度に含有したｎ＋Ｐｏｌｙ−Ｓｉ、５（５ａ、５ｂ、５ｃ）はホトレジスト、１６、２６、３６はＰイオンを高濃度にイオン注入したソース／ドレイン領域で、たとえばｎ＋Ｐｏｌｙ−Ｓｉ、３７はＢイオンを高濃度にイオン注入したソース／ドレイン領域で、たとえばｐ＋Ｐｏｌｙ−Ｓｉである。ここで、画素部のスイッチング素子用のｎ型ＴＦＴおよびＣＭＯＳ駆動回路用のｎ型ＴＦＴはオフセット構造で形成され、ＣＭＯＳ駆動回路用のｐ型ＴＦＴはオフセット構造とされない一般的なプレーナ構造ＴＦＴである。
【００３２】
本構造の半導体装置の製法について説明する。チャネルとして用いる半導体膜Ｐｏｌｙ−Ｓｉ膜２を絶縁性基板１上にたとえば減圧ＣＶＤ法、プラズマＣＶＤ法、常圧ＣＶＤ法などを用いて成膜後、ホトレジスト５ａを形成し（図１（ａ）参照）ドライエッチングを行い、Ｐｏｌｙ−Ｓｉ島を形成する。Ｐｏｌｙ−Ｓｉ膜の形成法としてはアモルファスＳｉ（以下、ａ−Ｓｉという）膜をプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法などで成膜後、５５０℃以上で結晶化を行う固相成長法やアモルファスＳｉやＰｏｌｙ−Ｓｉを形成後レーザーアニールを行うレーザーアニール法などでもよい。ついで、熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ法、ＥＣＲプラズマＣＶＤ法、プラズマＣＶＤ法などの方法およびそれらの組合せでゲート絶縁膜３を形成する（図１（ｂ）参照）。
【００３３】
つぎにゲート電極となるｎ＋Ｐｏｌｙ−Ｓｉなどからなるゲート電極用薄膜４をたとえば減圧ＣＶＤ法で成膜する（図１（ｃ）参照）。
【００３４】
つぎに図２（ｄ）に示すように、画素部のスイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ＴＦＴ２０、３０のゲート電極形成のためにホトレジスト５ｂを形成後、たとえばＳＦ６ガスを用いてｎ＋Ｐｏｌｙ−Ｓｉからなる薄膜４をエッチングし、ゲート電極１４、２４、３４のパターンを形成する。このとき、ｎ＋Ｐｏｌｙ−Ｓｉからなる薄膜４のドライエッチング完了を７０４ｎｍのフッ素ラジカルをモニターして判断後、オーバーエッチングを所定の時間行うことによりｎ＋Ｐｏｌｙ−Ｓｉからなる薄膜４にサイドエッチングを発生させゲート電極１４、２４、３４の幅をホトレジスト幅より細くし、その結果ホトレジストを用いてゲート電極１４、２４、３４にひさし構造を形成する。また、ゲート電極として金属を用いそれをたとえばウエットエッチング法でオーバーエッチングし、ひさし構造を形成してもよい。
【００３５】
こののち、Ｐイオンを注入しＰを高濃度にドープしたｎ＋Ｐｏｌｙ−Ｓｉ膜からなるソース／ドレイン領域１６、２６、３６を形成する。
【００３６】
なお、前記実施例では、Ｓｉからなるゲート電極１４、２４、３４のドライエッチングガスとしてＳＦ６を主成分とするガスを用いたが、ＣＦ４、ＮＦ３、Ｃｌ２等を主成分とする等方性ドライエッチングガスを用いてもよい。
また、ひさし構造を形成するためのゲート電極材料およびそのエッチング材料として以下の組み合わせを用いてもよい。すなわち、Ｗ、ＷＳｉｘ、Ｍｏ、ＭｏＳｉｘを主成分とする金属をゲート電極材料として用いた場合はＣＦ４およびＣＦ４＋Ｏ２を主成分としたガス、Ａｌ、Ｃｒを主成分とする金属をゲート電極材料として用いた場合はＣｌ２＋ＢＣｌ３を主成分としたガス、Ｔａを主成分とする金属をゲート材料として用いた場合はＣＦ４やＣＦ４＋Ｏ２を主成分としたガス、Ｃｕを主成分とする金属をゲート材料として用いた場合はＣｌ２＋Ｎ２を主成分としたガスを用いてもよい。
また、Ｓｉと前記材料をそれぞれ単独で用いるのみならず、それらを組み合わせて多層化して用いてもよい。
【００３７】
ついで、図２（ｅ）に示すように、画素部スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０上にホトレジスト５ｃを形成後Ｂをイオン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０にＢを高濃度にドーピングしたｐ＋Ｐｏｌｙ−Ｓｉ層を形成し、ソース／ドレイン領域３７とする。このときイオン注入するＢの量は図２（ｄ）でイオン注入を行ったＰの量を活性化後の活性化率を加味した実効濃度において上回るように設定することが望ましい。すなわち、活性化後の活性化率とは膜中の不純物の総量の中でキャリアを放出した不純物の割合を意味し、活性化後で半導体が希望する導電型となっていることが望ましい。
【００３８】
つぎにホトレジスト５ｃを剥離することにより、図２（ｆ）に示すように、画素用スイッチング素子としてのｎ型オフセット構造ＴＦＴ１０、ＣＭＯＳ駆動回路用ｎ型オフセット構造ＴＦＴ２０、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成できる。この方法では、２回のドライエッチング工程と３回の写真製版工程で画素スイッチング素子用オフセット構造ＴＦＴ１０とＣＭＯＳ駆動回路用ｎ型およびｐ型ＴＦＴ２０、３０を形成できる。
【００３９】
また前記実施例でｎ型不純物としてＰを用いたがヒ素（以下、Ａｓという）であってもよい。
【００４０】
つぎに本実施例の半導体装置の動作について説明する。画素部スイッチング用素子としてはオフセット構造Ｐｏｌｙ−ＳｉからなるＴＦＴ１０を用いている。画素部のスイッチング素子として用いるばあいオフ電流の低減が重要となる。一般的には、１０−１１Ａ程度以下が望ましい。しかし、オフ状態のＰｏｌｙ−ＳｉからなるＴＦＴは結晶粒界に存在する欠陥順位が関与し、ドレイン領域でフィールド  エミッション（Ｆｉｅｌｄ  ｅｍｉｓｓｉｏｎ）電流が流れ、オフ電流を前記値以下に低減することは難しい。このため、ゲート電極の両側に図２（ｆ）のＴＦＴ１０、２０に示すようなオフセット領域１９、２９を設けドレイン領域１６、２６の電界を低減しオフ電流の低減を図っている。
【００４１】
ＣＭＯＳ駆動回路領域においてはｎ型ＴＦＴ２０にオフセット構造を採用したため、さきに述べたようにこの部分が直列抵抗として作用しオン電流の低減が発生する可能性がある。この課題に対しては、オフセット長の最適化とＰｏｌｙ−Ｓｉ材料特性の最適化により解決している。オフセット長はさきに述べたゲート電極１４、２４のｎ＋Ｐｏｌｙ−Ｓｉ膜のサイドエッチング法を用いることにより正確に制御できる。実際のＴＦＴにおいては０．３〜２．０μｍ程度のオフセット長を用いる。また、オン電流の向上のためにはオフセット部の直列抵抗低減、具体的にはＰｏｌｙ−Ｓｉの材料特性改善が必要である。このためには、水素化処理によりＰｏｌｙ−Ｓｉの材料特性改善を行う。図８に水素化処理前後におけるオフセット構造ＴＦＴのオン電流のオフセット長依存性を示す。図８に示されるように、水素化処理によりＴＦＴのドレイン電流が大幅に増加する。この水素化処理は、高効率で行うためにＥＣＲ（Ｅｌｅｃｔｒｏｎ  ｃｙｃｌｏｔｒｏｎ  ｒｅｓｏｎａｎｃｅ）プラズマを用い水素プラズマを発生させてこれを利用する。水素化処理としては、通常の平行平板高周波プラズマＣＶＤ法や水素のイオン注入法、プラズマＣＶＤ法などで成膜したＳｉＮｘをアニール処理し、それより水素供給する方法であってもよい。また、Ｐｏｌｙ−Ｓｉ形成後にたとえば９５０℃以上の高温で熱処理を行った方がＰｏｌｙ−Ｓｉ膜の材料特性が改善され、オン特性が向上する。また、このＰｏｌｙ−Ｓｉ膜改善のための熱処理はゲート絶縁膜形成のために熱酸化法を用いるばあいはこれと同時に行ってもよい。この熱処理温度は、少なくとも７００℃程度以上が望ましい。
【００４２】
また、図２（ｅ）でＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成するために、Ｂをイオン注入し高濃度ｐ＋Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域３７を実現している。Ｂを注入するとＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０のゲート電極として用いているｎ＋Ｐｏｌｙ−Ｓｉ膜３４にもＢは同時に注入される。このため、ゲート電極中のＰは注入されたＢにより補償され、膜中の実効的なキャリア濃度が低下し、ゲート電極の抵抗値が増加する。また、Ｂ濃度がＰ濃度より多くなるとゲート電極がｐ型となりＴＦＴのしきい値電圧Ｖｔｈが大幅に増加するという問題も生じる。このため、少なくとも膜中に注入されたＢ濃度よりゲート電極中のＰ濃度が活性化後の活性化率も加味した実効濃度において高くなるようにプロセスを設定しておくことが必要である。
【００４３】
［実施例２］
実施例１ではＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成するために、図２（ｅ）で示したように、Ｂをイオン注入し高濃度のｐ＋Ｐｏｌｙ−Ｓｉからなるソース／ドレイン領域３７を実現している。Ｂを注入するとＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０のゲート電極として用いている、たとえばｎ＋Ｐｏｌｙ−Ｓｉ膜からなるゲート電極３４にもＢは同時に注入される。このため、ゲート電極中のＰは注入されたＢにより補償され、膜中の実効的なキャリア濃度が低下し、ゲート電極の抵抗値が増加する。また、Ｂ濃度がＰ濃度より多くなるとゲート電極がｐ型となりＴＦＴのしきい値電圧Ｖｔｈが大幅に増加するという問題も生じる。
【００４４】
本実施例では、図１（ｃ）のゲート電極ｎ＋Ｐｏｌｙ−Ｓｉ膜成膜後に図３に示すように、ｎ＋Ｐｏｌｙ−Ｓｉ膜表面にＰをイオン注入する。このとき注入するＰの濃度は、（ゲート電極中のＰの濃度＋注入するＰの濃度）＞（図２（ｅ）で注入するＢの濃度）となるように設定する。これにより図２（ｅ）で注入されるＢでゲート電極のｎ＋Ｐｏｌｙ−Ｓｉ膜中のＰ濃度が補償され、キャリア濃度が実効的に低減するのを防ぐ。
【００４５】
本実施例によれば、ゲート電極中のＰ濃度をＢにより補償される量を考慮して増加させておく必要はなくなる。
【００４６】
なお、前記実施例でｎ型不純物としてＰを用いたがＡｓであってもよい。
【００４７】
［実施例３］
つぎに本発明の半導体装置の製法の第３の実施例を図１〜２および図４を参照して説明する。
【００４８】
１８、２８、３８はＰイオンを低濃度にイオン注入したｎ−Ｐｏｌｙ−ＳｉからなるＬＤＤ領域で、他の符号は実施例１の図１〜２と同じである。ここで、画素部のスイッチング素子用のｎ型ＴＦＴ１０およびＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を取り、ＣＭＯＳ駆動回路用のｐ型ＴＦＴ３０はＬＤＤ構造を取らない一般的なプレーナ構造ＴＦＴである。
【００４９】
つぎに本実施例の半導体装置の製法について説明する。
【００５０】
まず実施例１と同様に、図１（ａ）〜図２（ｄ）に示されるように、絶縁性基板１上にチャネル用半導体層２の島、ゲート絶縁膜３、ゲート電極４を形成し、ひさし構造のホトレジスト５ｂをマスクとしてＰイオンを注入しＰを高濃度にドープしたｎ＋Ｐｏｌｙ−Ｓｉ膜からなるソース／ドレイン領域１６、２６、３６を形成する。
【００５１】
つぎにホトレジスト５ｂを剥離後図４（ｅ）に示すように、Ｐイオンを低濃度、たとえば１×１０１６〜８×１０１８ｃｍ−３程度にイオン注入（ライトドープ）しＬＤＤ領域１８、２８、３８を形成する。このときのイオンのドープ量は、１×１０１１〜８×１０１３ｃｍ−２程度である。
【００５２】
ついで、図４（ｆ）に示すように、画素部スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０にホトレジスト５ｃを形成後Ｂをイオン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０にＢを高濃度にドーピングしたｐ＋Ｐｏｌｙ−Ｓｉ層を形成しソース／ドレイン領域３７とする。このとき、イオン注入するＢの量は図２（ｄ）でイオン注入を行ったＰの量を上回るように設定することが望ましい。
【００５３】
つぎに、ホトレジスト５ｃを剥離することにより、図４（ｇ）に示すように、画素用スイッチング素子としてのｎ型ＬＤＤ構造ＴＦＴ１０、ＣＭＯＳ駆動回路用ｎ型ＬＤＤ構造ＴＦＴ２０、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成できる。
【００５４】
なお、前記実施例でｎ型不純物としてＰを用いたがＡｓであってもよい。基本動作は実施例１で述べた通りである。
また、前記実施例ではＬＤＤ領域を形成するライトドープのためのイオン注入を真上等の上方から行っているが、これを例えば２０度以上の斜めから注入する斜め注入を用いて行ってもよい。また、斜め注入と真上等の上方からの注入を併用して行ってもよい。これにより、ｎ型ＴＦＴのリーク電流をより効果的に抑制できる。
【００５５】
本実施例によれば、画素スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０のゲート電極１４、２４の両側にＬＤＤ領域１８、２８を形成したことにより、ＴＦＴのオン時におけるＬＤＤ領域の抵抗値がオフセット領域のばあいに比べ低減できオン電流を向上させることができる。この結果ＣＭＯＳ駆動回路の駆動周波数を向上することができる。
【００５６】
［実施例４］
つぎに本発明の第４の実施例を図５〜６を参照して説明する。図５において、１２ｂ、２２ｂはＢをライトドープしたチャネルとして用いる、たとえばｐ−Ｐｏｌｙ−Ｓｉからなる半導体膜、他の符号は実施例１および実施例３と同じである。ここで、画素部のスイッチング素子用のｎ型ＴＦＴ１０およびＣＭＯＳ駆動回路用のｎ型ＴＦＴ２０はＬＤＤ構造を取り、ＣＭＯＳ駆動回路用のｐ型ＴＦＴ３０はオフセット構造やＬＤＤ構造を取らない一般的なプレーナ構造ＴＦＴである。
【００５７】
本構造のＴＦＴの製法について述べる。実施例１と同様に、チャネルとして用いる半導体層Ｐｏｌｙ−Ｓｉなどからなるチャネル用半導体膜２を絶縁性基板１上にたとえば減圧ＣＶＤ法を用いて成膜後、ホトレジスト５ａを形成後ドライエッチングを行いＰｏｌｙ−Ｓｉ島を形成する。Ｐｏｌｙ−Ｓｉ膜の形成法としてはａ−ＳｉをプラズマＣＶＤ法、減圧ＣＶＤ法、常圧ＣＶＤ法などで成膜後、５５０℃以上で結晶化を行う固相成長法やａ−ＳｉやＰｏｌｙ−Ｓｉを形成後レーザーアニールを行うレーザーアニール法などでもよい。ついで、熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ法などの方法でゲート絶縁膜３を形成する（図５（ａ）、（ｂ）参照）。ここまでは実施例１と同じである。
【００５８】
つぎにＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０の形成用島領域にホトレジスト５ｂを形成後、画素部スイッチング素子用ｎ型ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部にしきい値電圧（Ｖｔｈ）制御用のＢなどのｐ型不純物をイオン注入する。この注入量は１×１０１１〜８×１０１３ｃｍ−２の比較的量の少ないライトドープとする（図５（ｃ）参照）。
【００５９】
また、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０部にもしきい値電圧制御用の不純物をライトドープする工程を追加してもよい。このばあいは、画素スイッチング素子用ｎ型ＴＦＴ１０部および、ＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部上にホトレジストを形成しｐ型ＴＦＴ３０部のしきい値電圧制御用の不純物原子がそれらのＴＦＴに注入されるのを防ぐ。
【００６０】
また、画素部スイッチング素子用ｎ型ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部のしきい値電圧Ｖｔｈ制御用のＢの注入はゲート絶縁膜３の形成前で、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０部上にホトレジストを形成後、画素部スイッチング素子用ｎ型ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部にＢをイオン注入してもよい。このばあい、ゲート絶縁膜３はホトレジストを剥離後熱酸化法、減圧ＣＶＤ法、常圧ＣＶＤ、ＥＣＲプラズマＣＶＤ、プラズマＣＶＤ法などの方法およびこれらの組合せで形成する。
【００６１】
つぎにゲート電極となる、たとえばｎ＋Ｐｏｌｙ−Ｓｉからなるゲート電極用薄膜４をたとえば減圧ＣＶＤ法による成膜で形成する（図６（ｄ）参照）。
【００６２】
ついで図６（ｅ）に示すように、画素部のスイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回路用ＴＦＴ２０、３０のゲート電極形成のためにホトレジスト５ｃを形成後、たとえばＳＦ６ガスを用いてｎ＋Ｐｏｌｙ−Ｓｉ膜をエッチングし、ゲート電極１４、２４、３４のパターンを形成する。このとき、実施例１と同様に、ｎ＋Ｐｏｌｙ−Ｓｉ膜のドライエッチング完了を７０４ｎｍのフッ素ラジカルをモニターして判断後、オーバーエッチングを所定の時間行うことによりｎ＋Ｐｏｌｙ−Ｓｉ膜にサイドエッチングを起させ、その結果ホトレジストを利用してゲート電極１４、２４、３４にひさし構造を形成する。また、ゲート電極として金属を用いそれをたとえばウエットエッチング法でオーバーエッチングし、ひさし構造を形成してもよい。こののち、Ｐイオンを注入し、Ｐを高濃度にドープしたｎ＋Ｐｏｌｙ−Ｓｉ膜からなるソース／ドレイン領域１６、２６、３６を形成する。
【００６３】
つぎにホトレジスト５ｃを剥離後図６（ｆ）に示すように、Ｐなどのｎ型不純物を低濃度にイオン注入（ライトドープ）し、ＬＤＤ領域１８、２８、３８を形成する。このときのイオンのドープ量は、１×１０１１〜８×１０１３ｃｍ−２程度で、図５（ｃ）で画素部スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回路ｎ型ＴＦＴ２０部に行ったしきい値電圧制御用のＢのライトドープ量を活性化後に活性化率を考慮した実効濃度で上回る量に設定することが望ましい。
【００６４】
ついで、図６（ｇ）に示すように、画素電極スイッチング素子用ＴＦＴ１０部およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部上にホトレジスト５ｄを形成後Ｂをイオン注入し、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０部にＢを高濃度にドーピングしたｐ＋Ｐｏｌｙ−Ｓｉ層を形成しソース／ドレイン領域３７とする。このときイオン注入するＢの量は図６（ｅ）でイオン注入を行ったＰの量を活性化後に活性化率を考慮した実効濃度で上回るように設定することが望ましい。
【００６５】
つぎにホトレジスト５ｄを剥離することにより、図６（ｈ）に示すように、画素用スイッチング素子用ＬＤＤ構造ｎ型ＴＦＴ１０、ＣＭＯＳ駆動回路用ｎ型ＬＤＤ構造ＴＦＴ２０、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０を形成できる。
【００６６】
なお、前記実施例でｎ型不純物としてＰを用いたがＡｓであってもよい。
【００６７】
本実施例のＴＦＴの基本動作は実施例１で述べた通りである。本実施例では、画素部スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０のチャネル部にＢをライトドープしている。これにより両ＴＦＴ１０、２０のしきい値電圧Ｖｔｈを正の方向に増加させることができる。このため、ゲート電圧０Ｖにおけるドレイン電流が低下し、とくにＣＭＯＳ駆動回路に適用するばあい、インバーターの伝達特性が改善される。入力電圧（Ｖｉｎ）が０Ｖにおいてｎ型ＴＦＴのリーク電流による出力電圧（Ｖｏｕｔ）の低減を防止できる。また、本実施例ではチャネル部のライトドープと合わせて画素スイッチング素子用ＴＦＴ１０およびＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０のゲート電極の両側にＬＤＤ領域１８、２８を形成したことにより、ＴＦＴのオン時におけるＬＤＤ領域１８、２８の抵抗値がオフセット領域のばあいに比べ低減し、オン電流を向上させることができ、この結果ＣＭＯＳ駆動回路の駆動周波数を向上させることができる。
【００６８】
［実施例５］
実施例１〜４においてＣＭＯＳ駆動回路用ｐ型ＴＦＴの形成のためにＢのイオン注入を行っている。このイオン注入方法として図７に示すように、斜めよりＢイオンを低濃度に注入するいわゆる斜め注入を行ったのち（図７（ａ）参照）に、高濃度のイオン注入を通常の方法で行ってもよい（図７（ｂ）参照）。この斜め注入は入射角を表面の法線方向に対し２０度以上傾けて行う。
また、この斜め注入は高濃度のイオン注入を通常の真上等の上方からのイオン注入を行った後でもよい。
【００６９】
この方法により、ゲート電極の下部にオーバーラップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用ｐ型ＴＦＴ３０のソース／ドレイン電極３７に電圧を印加した際のドレイン電圧耐圧を向上でき、ＣＭＯＳ駆動回路の電源電圧をさらに増加でき、たとえばインバーター回路の出力電圧を向上できる利点がある。
【００７０】
［実施例６］
実施例１〜５では画素スイッチング素子用ＴＦＴとしてｎ型オフセットＴＦＴを用いるばあいについて示したが、画素部スイッチング素子用ＴＦＴとしてｐ型ＴＦＴを用いてもよい。このばあい、基本的な形成方法は実施例１〜５、図１〜７に示したものと同様であるが、Ｐをイオン注入している箇所はその代りにＢをイオン注入し、Ｂをイオン注入している箇所はその代りにＰをイオン注入する。また、実施例の説明においてＢをＰと、ＰをＢと読み変える。ただし、ゲート電極に関する記述は変更しない。
【００７１】
実施例４（図５〜６）のばあいにおいて、図５（ｃ）のしきい値電圧Ｖｔｈ制御用のＢのライトドープはＣＭＯＳ駆動回路用ｎ型ＴＦＴ２０部にのみ行い、この部分はＢをＰと読み変えずにそのままＢをイオン注入してもよい。
【００７２】
前記実施例でｎ型不純物としてＰを用いたがＡｓであってもよい。
【００７３】
［実施例７］
実施例１〜６においてゲート電極としてｎ＋Ｐｏｌｙ−Ｓｉからなる薄膜を用いたが、ゲート電極としてｐ＋Ｐｏｌｙ−Ｓｉからなる薄膜を用いてもよい。このばあいも他の構造は実施例１〜６と同じである。
【００７４】
［実施例８］
実施例１〜７において、各々のＴＦＴに１トランジスタは１ゲート電極からなるシングルＴＦＴを用いているが、画素部およびＣＭＯＳ駆動回路に用いる各ＴＦＴとして実施例１〜７の各トランジスタのソース／ドレイン間に２個以上のゲート電極が存在するように２個以上のＴＦＴを直列に接続したものであってもよい。このばあいも他の構造は実施例１〜７と同じである。
【００７５】
［実施例９］
実施例１において、図２（ｄ）に示した工程の代わりに図９に示す工程を用いてもよい。すなわち、図９（ａ）に示したゲート電極形成時のひさし構造を実施例Ｐ１９のＳＦ６ガスのオーバーエッチング法で作製後、ゲート絶縁膜３を例えばＣＨＦ３等の異方性エッチングガスを用いてエッチングし、図９（ｂ）の構造を作製する。この後、ソース／ドレイン領域１６、２６、３６を形成するためにイオン注入を行う。
この構造では、ゲート絶縁膜３をＰをイオン注入する領域から取り除いているため、イオン注入する際の加速電圧を低減することができ、イオン注入装置の構造を簡素化できる。
なお、前記実施例９の内容を実施例２に適用してもよい。また、以下の実施例１１、１２に適用してもよい。
【００７６】
［実施例１０］
実施例３において、図２（ｄ）および図４（ｅ）で示したＬＤＤ構造ＴＦＴの作製方法の代わりに図１０に示した方法を用いてもよい。すなわち、図１０（ａ）に示したゲート電極形成時のひさし構造をＳＦ６ガスのオーバーエッチング法で作製後、ゲート絶縁膜３を例えばＣＨＦ３等の異方性エッチングガスを用いてエッチングし、図１０（ｂ）の構造を作製する。この後、ソース／ドレイン領域１６、２６、３６を形成するためにイオン注入を行う。ついで、図１０（ｃ）のように、ホトレジスト５ｂを剥離後、Ｐを１×１０１１〜８×１０１３ｃｍ−２程度の低濃度にイオン注入し、ＬＤＤ構造１８、２８、３８を作製する。
なお、前記方法で作製したＴＦＴ構造を実施例５〜８に示した内容に適用してもよい。
また、本構造は以下の実施例１３〜１７のＣＭＯＳ駆動回路作製法においてオフセット構造Ｐｏｌｙ−Ｓｉ  ＴＦＴ部分の作製に応用してもよい。
【００７７】
［実施例１１］
図１１〜１２は実施例１１のＴＦＴアレイの製法を示す工程断面図である。まず、図１１（ａ）に示すように、石英、ガラスなどの絶縁性基板１上にチャネル層としてチャネル用Ｐｏｌｙ−Ｓｉ膜２を減圧ＣＶＤ法を用いて形成し、これをパターニング後熱酸化することにより１２０ｎｍ程度の厚さのゲート絶縁膜３を形成し、さらにゲート電極として用いるＰをドープしたＳｉなどからなるゲート電極用薄膜４を基板全面に成膜する。ここで、Ｐｏｌｙ−Ｓｉ膜２の形成方法としては、減圧ＣＶＤ法により成膜したＳｉ膜を固相成長あるいはレーザーアニールなどの方法により結晶化する方法、またはプラズマＣＶＤ法により成膜したＳｉ膜を固相成長あるいはレーザーアニールなどの方法により結晶化する方法などを用いてもよい。また、ゲート絶縁膜３の形成方法は、スパッタ法によりＳｉＯ２膜などを成膜する方法、または減圧ＣＶＤ法によりＳｉＯ２膜などを成膜する方法、または常圧ＣＶＤ法によりＳｉＯ２膜などを成膜する方法、または熱酸化法と前記の成膜方法との組み合わせとしてもよい。また、ゲート電極として用いる薄膜としては、ＰをドープしたＳｉ膜以外に、ＢまたはＡｓをドープしたＳｉ膜、アルミニウムまたはアルミニウム合金またはクロムなどの金属薄膜、あるいはモリブデンシリサイドまたはタングステンシリサイドまたはチタンシリサイドなどのシリサイド薄膜を用いてもよい。
【００７８】
つぎに、図１１（ｂ）に示すように、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０形成領域上全体と、ＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０のゲート電極形成領域上に、ホトレジスト５ａを形成する。
【００７９】
つぎに、図１１（ｃ）に示すように、前記のホトレジスト５ａを用いて、ゲート電極として用いるＳｉなどからなるゲート電極用薄膜４をＳＦ６またはＣＦ４またはＮＦ３またはＣｌ２などを主成分とする等方性エッチングを実現できるガスによりドライエッチングすることにより、ホトレジストよりも０．３〜２．０μｍ程度狭くパターニングする。
【００８０】
なお、ひさし構造を形成するためのゲート電極材料およびそのエッチング材料として以下の組み合わせを用いてもよい。すなわち、Ｗ、ＷＳｉｘ、Ｍｏ、ＭｏＳｉｘを主成分とする金属をゲート電極材料として用いた場合はＣＦ４およびＣＦ４＋Ｏ２を主成分としたガス、Ａｌ、Ｃｒを主成分とする金属をゲート電極材料として用いた場合はＣｌ２＋ＢＣｌ３を主成分としたガス、Ｔａを主成分とする金属をゲート材料として用いた場合はＣＦ４やＣＦ４＋Ｏ２を主成分としたガス、Ｃｕを主成分とする金属をゲート材料として用いた場合はＣｌ２＋Ｎ２を主成分としたガスを用いてもよい。
【００８１】
つぎに、図１２（ｄ）に示すように、ホトレジスト５ａを残したままＰあるいはＡｓなどのｎ型不純物をイオン注入する。これによりゲート電極１４、２４に対して前工程のサイドエッチング量に応じて０．３〜２．０μｍのオフセット領域１９、２９を有するｎ型のソース／ドレイン領域１６、２６を画素用ｎ型ＴＦＴ１０およびＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２０に形成することができる。この際、ゲート電極１４、２４上のホトレジスト５ａは、イオン注入による不純物がｎ型ＴＦＴ１０、２０のゲート電極１４、２４の下のゲート絶縁膜３、チャネル領域１２、２２に侵入することを防ぐ役割も果たす。
【００８２】
つぎにホトレジスト５ａを取り除いたのち、図１２（ｅ）に示すように、ＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０をホトレジスト５ｂにより覆い、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０のゲート電極３４を同じホトレジスト５ｂを用いてパターニングしたのち、ホトレジスト５ｂを残したままＢなどのｐ型不純物をイオン注入する。これによりＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴにｐ型のソース／ドレイン領域３７を形成する。この際も、ゲート電極３４上のホトレジスト５ｂは、イオン注入による不純物がｐ型ＴＦＴ３０のゲート電極３４中やゲート電極３４の下のゲート絶縁膜３、チャネル領域に侵入することを防ぐ役割を果たす。ここで、ｐ型ＴＦＴ３０のゲート電極３４としてはオフセット領域の無い構造を示したが、等方性エッチングによるオフセット構造としてもよい。
【００８３】
以上が本実施例によるＴＦＴアレイの製法であるが、これによりオフセット構造を有する画素用ｎ型ＴＦＴと、ＣＭＯＳ駆動回路用ＴＦＴを同一基板上に形成する際の工程数を低減させることができ、製造コストの削減と高スループットを実現できる。またＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴもオフセット構造とすることにより高い電源電圧を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供することができる。また本実施例によれば、実施例１と異なり、ｎ型ＴＦＴに不純物をイオン注入する際にｐ型ＴＦＴ３０部をマスクしているため、ｐ型ＴＦＴへのＢなどの不純物の注入量を少なくすることができ、高スループットを実現できる効果がある。
【００８４】
［実施例１２］
実施例１１では画素用にｎ型ＴＦＴを用いた例を示したが、画素用にｐ型ＴＦＴを用いたばあいにおいても、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴと画素用のｐ型ＴＦＴとをオフセット構造として同時に形成することにより、製造工程を短縮するとともに高い電源電圧を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供することができる。また本実施例のＴＦＴアレイは、実施例１１で示した製法において、１回目のイオン注入でｐ型不純物を、２回目のイオン注入でｎ型不純物をイオン注入することにより製造することができる。
【００８５】
またｐ型不純物をイオン注入する際に、ｎ型ＴＦＴをマスクすることにより、実施例１１と同様に、ｐ型ＴＦＴへのＢなどの不純物の注入量を少なくすることができ、高スループットを実現できる効果がある。
【００８６】
［実施例１３］
実施例１１では画素用のｎ型ＴＦＴ１０とＣＭＯＳの内のｎ型ＴＦＴ２０にオフセット構造を採用したが、本実施例ではこれらのＴＦＴにＬＤＤ構造を採用した例を示す。
【００８７】
以下その製法について説明する。実施例１１において図１２（ｄ）に示したｎ型不純物のイオン注入までは実施例１１と同様に形成し、オフセット構造を有するｎ型ＴＦＴ１０、２０を形成する。
【００８８】
つぎにホトレジスト５ａを取り除いたのち、図１３（ａ）に示すように、ゲート電極１４、２４をマスクとしてＰあるいはＡｓなどのｎ型不純物を低濃度でイオン注入する。この際の加速電圧は、ゲート電極１４、２４をｎ型不純物が突き抜けてゲート絶縁膜やチャネル領域１２、２２へ侵入しないように設定する必要がある。また、このときＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０形成領域には、ゲート電極として使用するＳｉ薄膜４が残っており、これがマスクの役割を果たしｎ型不純物がチャネル用Ｓｉへ侵入するのを防ぐ。
【００８９】
つぎに図１３（ｂ）に示すように、ＣＭＯＳの内のｎ型ＴＦＴ２０および画素用ｎ型ＴＦＴ１０をホトレジスト５ｂにより覆い、ＣＭＯＳの内のｐ型ＴＦＴ３０のゲート電極３４を同じホトレジスト５ｂを用いてパターニングしたのち、ホトレジスト５ｂを残したままＢなどのｐ型不純物をイオン注入する。これによりＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴ３０にｐ型のソース／ドレイン領域３７を形成する。
【００９０】
以上が本実施例によるＴＦＴアレイの製法であるが、これによりＬＤＤ構造を有する画素用ｎ型ＴＦＴと、ＣＭＯＳ駆動回路用ＴＦＴを同一基板上に形成する際の工程数を低減させることができ、製造コストの削減と高スループットを実現できる。またＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴ２０も画素用ｎ型ＴＦＴ１０と同様のＬＤＤ構造とすることにより高い電源電圧を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供することができる。さらに本実施例ではＬＤＤ構造を採用したことにより、ＴＦＴのオン時におけるＬＤＤ領域の抵抗値がオフセット領域のばあいに比べて低減できオン電流を向上することができ、ＣＭＯＳ駆動回路用ＴＦＴの駆動周波数を向上することができる。さらに実施例３と異なり、ｎ型ＴＦＴにＬＤＤ構造を形成する際に、ｐ型ＴＦＴ３０部はＳｉ薄膜３４で覆われた状態にしているため、ｐ型ＴＦＴへのＰなどの不純物の侵入を防ぐことができ、ｐ型ＴＦＴ３０へのイオン注入の際のＢなどの不純物の注入量を少なくでき、スループットを高める効果がある。
【００９１】
［実施例１４］
実施例１３では画素用にｎ型ＴＦＴを用いた例を示したが、画素用にｐ型ＴＦＴを用いたばあいにおいても、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴと画素用のｐ型ＴＦＴとをＬＤＤ構造として同時に形成することにより、製造工程を短縮するとともに高い電源電圧を駆動周波数を使用できるＣＭＯＳ駆動回路用ＴＦＴを提供することができる。
【００９２】
本実施例のＴＦＴアレイは、実施例１３で示した製法における３回のイオン注入時に、ｎ型不純物のイオン注入の際にｐ型不純物を、ｐ型不純物のイオン注入の際にｎ型不純物をイオン注入することにより製造することができる。
【００９３】
本実施例においても実施例１３と同様の効果がえられる。
【００９４】
［実施例１５］
実施例１１および実施例１３においてはＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴのソース／ドレイン領域３７形成のために、Ｂなどのｐ型不純物のイオン注入を真上からの注入により行っている。この際のイオン注入の方法としては、図１４に示すように、斜め方向からのライトドープのイオン注入を通常の真上等の上方からの注入の前または後に行ってもよい。これによりゲート電極の下部にオーバーラップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴのソース−ドレイン電極間に電圧を印加した際のドレイン電圧の耐圧を向上することができ、駆動回路の電源電圧を増加し、たとえばインバーター回路の出力電圧を向上できる利点がある。
【００９５】
［実施例１６］
実施例１１および実施例１３においてはＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴのソース／ドレイン領域形成のために、ＰあるいはＡｓなどのｎ型不純物のイオン注入を真上からの注入により行っている。この際のイオン注入の方法としては、図１５に示すように、斜め方向からのイオン注入を通常の真上等の上方からの注入の前または後に行ってもよい。
【００９６】
これによりゲート電極の下部にオーバーラップＬＤＤ構造を形成できるため、ＣＭＯＳ駆動回路用ＴＦＴの内のｎ型ＴＦＴのソース／ドレイン電極間に電圧を印加した際のドレイン電圧耐圧を向上することができ、駆動回路の電源電圧を増加し、たとえばインバーター回路の出力電圧を向上できる利点がある。
【００９７】
［実施例１７］
実施例１１〜１６においてはチャネルドーピングを用いない例を示したが、ＣＭＯＳ駆動回路用ＴＦＴの内のｐ型ＴＦＴとｎ型ＴＦＴの少なくともどちらか一方のＴＦＴに、チャネル用Ｓｉ膜中へソース／ドレイン領域と反対の導電特性を示す不純物元素をゲート電極形成前にイオン注入することにより、ＴＦＴのしきい値電圧を制御することができる。これによりＣＭＯＳ駆動回路用ＴＦＴの応答特性を改善することができる。
【００９８】
［実施例１８］
前記各実施例では、ＣＭＯＳ駆動回路および画素部に用いる薄膜トランジスタは絶縁性基板上に形成している。一般に液晶ディスプレイの作製においては絶縁性基板として透明なガラス基板を用いることが多い。しかし、半導体産業に用いる量産型の成膜装置および化学処理装置においては、基板の搬送などのために赤外線等による透過型のセンサーなどを利用し、光がＳｉなどの非透明性の基板で遮られるか否かにより基板の存在の有無を判断し、基板位置の検出、基板の移動等の各種の動作を基板に施している場合が多い。このため、透明なガラス基板を用いると、ガラス基板は光を透過するため、この透過型のセンサーが利用できなくなる。
本実施例では従来の半導体装置を改造することなく、透明な絶縁性基板を流用するために、ガラス基板に遮光処理を行うことを特徴とする。
【００９９】
以下にその方法について説明する。図１６に示すように、透明絶縁性基板１００の薄膜トランジスタを形成しない裏面側に、Ｍｏ、ＭｏＳｉｘ（ｘ＝１−２．５）、Ｗ、ＷＳｉｘ（ｘ＝１−２．５）、Ｔａ、ＴａＳｉｘ（ｘ＝１−２．５）、Ｔｉ、ＴｉＳｉｘ（ｘ＝１−２．５）、Ｎｉ、ＮｉＳｉｘ（ｘ＝１−２．５）等の高融点金属やそのシリサイドからなる遮光膜８０を少なくとも一層形成する（図１６（ａ））。ついで、その上にＳｉＯ２，Ｓｉ３Ｎ４等の絶縁膜９０を少なくとも一層形成する（図１６（ｂ））。このようにして透明絶縁性基板１００を非透明とした後に通常の薄膜トランジスタの製造工程を行う。工程終了後、これらの遮光膜８０等を必要に応じて不要の場所から除去し、元の透明ガラス基板とする。
【０１００】
この結果、透明性基板を用いて従来の半導体装置を利用することが可能となり、装置の改造を行うことなしに、前記実施例１〜１７に示したように薄膜トランジスタを製造することができる。また、本実施例では遮光膜８０として高融点金属やそのシリサイドを用いているため、遮光性に優れている。また、これらの材料はＳｉ系半導体に対し汚染等による悪影響を及ぼすことが比較的少ない。
【０１０１】
なお、前記実施例では、高融点金属またはそのシリサイドからなる遮光膜８０形成後に、絶縁膜９０で遮光膜８０を保護していたが、絶縁膜９０は無くてもよい。
また、前記実施例では薄膜トランジスタ製造前に絶縁性基板の遮光処理を行っているが、必要に応じてトランジスタ製造工程の任意の位置で遮光膜８０を作製および除去してもよい。
また、前記実施例では遮光膜８０を全面に施したが、必要に応じて例えば、センサー位置に対応する場所にのみ形成しておいてもよい。
また、前記実施例では遮光膜８０は薄膜トランジスタが形成される面とは反対側のガラス基板面に形成されていたが、反射型の液晶ディスプレイを作製する等の目的のために、薄膜トランジスタが形成されるガラス基板面に遮光膜８０を形成し、それを絶縁膜９０等で覆ってもよい。
なお、前記実施例では透過型のセンサーを用いた場合について説明したが、反射型のセンサーを用いてもよい。
また、前記実施例は実施例１〜１７に限らず透明絶縁性基板上に半導体回路やＴＦＴ等によるディスプレイを形成する際に適用してもよい。
【０１０２】
【発明の効果】
本発明のアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）によれば、ＴＦＴ基板に設けられるＣＭＯＳ駆動回路のｎ型またはｐ型ＴＦＴの一方にもオフセット構造またはＬＤＤ構造を採用しているため、ＣＭＯＳ駆動回路の電源に高い電源電圧のものを使用することが可能となり、駆動回路の出力電圧を向上させることができ、画素部のスイッチング素子用ＴＦＴの動作領域を広げることができ、高性能のＡＭＬＣＤがえられる。
【０１０３】
さらに本発明のアクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）の製法によれば、ＣＭＯＳ駆動回路のオフセット構造またはＬＤＤ構造を形成するＴＦＴを画素部のＴＦＴと同じ導電型のものに適用し、画素部のＴＦＴと該画素部のＴＦＴと同じ導電型のＣＭＯＳ駆動回路のＴＦＴとを同一工程で形成しているため、写真製版工程を１回、イオン注入工程を１回それぞれ減らすことができ、さらに請求項２〜３記載の発明ではエッチング工程を１回減らすことができ、製造工数を減らすことができる。その結果、製造コストを低下させることができるとともにスループットも向上させることができ、安価なＡＭＬＣＤをうることができる。
【図面の簡単な説明】
【図１】本発明のＡＭＬＣＤの製法の実施例１のＴＦＴ部の製造工程を説明する図である。
【図２】本発明のＡＭＬＣＤの製法の実施例１のＴＦＴ部の製造工程を説明する図である。
【図３】本発明のＡＭＬＣＤの製法の実施例２のＴＦＴ部の一製造工程の説明図である。
【図４】本発明のＡＭＬＣＤの製法の実施例３のＴＦＴ部の製造工程を説明する図である。
【図５】本発明のＡＭＬＣＤの製法の実施例４のＴＦＴ部の製造工程を説明する図である。
【図６】本発明のＡＭＬＣＤの製法の実施例４のＴＦＴ部の製造工程を説明する図である。
【図７】本発明のＡＭＬＣＤの製法の実施例５のＴＦＴ部の製造工程を説明する図である。
【図８】水素化処理前後における電界効果移動度（μ）とオフセット長との関係を示す図である。
【図９】本発明のＡＭＬＣＤの製法の実施例９のＴＦＴ部の製造工程を説明する図である。
【図１０】本発明のＡＭＬＣＤの製法の実施例１０のＴＦＴ部の製造工程を説明する図である。
【図１１】本発明のＡＭＬＣＤの製法の実施例１１のＴＦＴ部の製造工程を説明する図である。
【図１２】本発明のＡＭＬＣＤの製法の実施例１１のＴＦＴ部の製造工程を説明する図である。
【図１３】本発明のＡＭＬＣＤの製法の実施例１３のＴＦＴ部の製造工程を説明する図である。
【図１４】本発明のＡＭＬＣＤの製法の実施例１５のＴＦＴ部の製造工程を説明する図である。
【図１５】本発明のＡＭＬＣＤの製法の実施例１６のＴＦＴ部の製造工程を説明する図である。
【図１６】本発明のＡＭＬＣＤの製法の実施例１８のＴＦＴ部の製造工程を説明する図である。
【図１７】従来のＡＭＬＣＤのＴＦＴ部の製造工程を説明する図である。
【図１８】従来のＡＭＬＣＤのＴＦＴ部の製造工程を説明する図である。
【符号の説明】
１  絶縁性基板、２  チャネル用半導体膜、３  ゲート絶縁膜、４  ゲート電極用薄膜、５ａ、５ｂ、５ｃ、５ｄ  ホトレジスト、１０  画素部のｎ型ＴＦＴ、１４、２４、３４  ゲート電極、１６、２６  ｎ型ソース／ドレイン領域、
１８、２８  ＬＤＤ領域、２０  ＣＭＯＳ駆動回路のｎ型ＴＦＴ、３０  ＣＭＯＳ駆動回路のｐ型ＴＦＴ、３７  ｐ型ソース／ドレイン領域、８０  遮光膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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