(57)【特許請求の範囲】
【請求項１】
負荷（１）に負荷電流を供給する電流供給用ＭＯＳトランジスタ（２）と、
この電流供給用ＭＯＳトランジスタと並列接続され、前記電流供給用ＭＯＳトランジスタとともにカレントミラー回路を構成する電流検出用ＭＯＳトランジスタ（３）と、
前記電流検出用ＭＯＳトランジスタに接続された電流検出抵抗（４）とを備えた、電流検出機能を有する負荷駆動回路において、
前記電流供給用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタのそれぞれは、半導体基板の表面の横方向に電流路を形成する横型のＭＯＳトランジスタとして構成されたものであって、
前記電流供給用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタに流れるそれぞれの電流の比が、前記電流供給用ＭＯＳトランジスタのオン抵抗値にソース、ドレインの引出し配線の抵抗値を加えたものと、前記電流検出用ＭＯＳトランジスタのオン抵抗値にソース、ドレインの引出し配線の抵抗値および前記電流検出抵抗の抵抗値を加えたものの比で設定されている
ことを特徴とする電流検出機能を有する負荷駆動回路。
【請求項２】
前記電流検出抵抗の抵抗値は、前記電流供給用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタに流れるそれぞれの電流の比の温度変動を実質的に零にする値に設定されていることを特徴とする請求項１に記載の電流検出機能を有する負荷駆動回路。
【請求項３】
前記電流供給用ＭＯＳトランジスタと前記電流検出用ＭＯＳトランジスタのそれぞれは、前記半導体基板においてソースとドレインが交互に平面配置されており、最外周がソースセルおよびドレインセルのいずれか一方のみで終端されていることを特徴とする請求項１又は２に記載の電流検出機能を有する負荷駆動回路。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、カレントミラー回路を構成して負荷電流を検出する、電流検出機能を有する負荷駆動回路に関する。
【従来の技術】
従来、負荷に負荷電流を供給する電流供給用ＭＯＳトランジスタ（以下、メインＴｒという）に電流検出用ＭＯＳトランジスタ（以下、センスＴｒという）を並列接続し、メインＴｒとセンスＴｒにてカレントミラー回路を構成し、センスＴｒを流れる電流を電流検出抵抗（以下、センス抵抗という）にて検出するようにしたものがある。
ここで、メインＴｒとセンスＴｒに縦型のパワーＭＯＳを用いた場合には、ソースセルが基板表面に形成されドレインが裏面全体に形成されており、両面に引出し配線としてのＡｌ配線がベタ状に形成されているため、オン抵抗値は単純に面積つまりソースのセル数で決まり、メインＴｒとセンスＴｒに流れる電流の比すなわちカレントミラー比は、セル数比を用いて設定することができる。
【発明が解決しようとする課題】
しかしながら、メインＴｒとセンスＴｒとして、半導体基板の表面の横方向に電流路を形成する横型のＭＯＳトランジスタ（以下、ＬＤＭＯＳという）を用いた場合には、セル数比を用いてカレントミラー比を設定することができない。
すなわち、ＬＤＭＯＳでは、ソース、ドレインが半導体基板の表面にメッシュ状あるいはストライプ状に交互に配置され、その上にソース、ドレインの引出し配線をなす２層Ａｌ配線が形成されている（例えば、特開平８−１２５１７６号公報参照）。このため、２層Ａｌ配線を含んだメインＴｒとセンスＴｒの回路としては、メインＴｒとセンスＴｒのオン抵抗値に２層Ａｌ配線の抵抗値が付随したものになるので、単純にセル数比からカレントミラー比を設定することができず、セル数比を使ってカレントミラー比を設定すると、カレントミラー比の精度が悪くなるという問題がある。
本発明は上記問題に鑑みたもので、ＬＤＭＯＳを用いてメインＴｒとセンスＴｒを構成した場合に、カレントミラー比を精度よく設定することを目的とする。
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明においては、メインＴｒとセンスＴｒをＬＤＭＯＳとして構成し、カレントミラー比を、メインＴｒのオン抵抗値にソース、ドレインの引出し配線の抵抗値を加えたものと、センスＴｒのオン抵抗値にソース、ドレインの引出し配線の抵抗値およびセンス抵抗の抵抗値を加えたのものの比で設定したことを特徴としている。
従って、ソース、ドレインの引出し配線の抵抗値を考慮して、カレントミラー比を精度よく設定することができる。
なお、ＬＤＭＯＳのメインＴｒとセンスＴｒを、ソースセルとドレインセルをメッシュ状に交互に平面配置した場合、それぞれのオン抵抗値は、セル１辺当たりのオン抵抗値をドレイン、ソースの対向辺数で割ったものから求めることができる。また、ソースとドレインをストライプ状に交互に平面配置した場合には、それぞれのオン抵抗値は、単位チャネル長当たりのオン抵抗値をソースのチャネル総延長で割ったものから求めることができる。
また、請求項２に記載の発明のように、センス抵抗の抵抗値をカレントミラー比の温度変動を実質的に零にする値に設定すれば、温度ドリフトの少ない電流検出を行うことができる。
また、請求項３に記載の発明のように、ソースとドレインを交互に平面配置したときに、最外周をソースおよびドレインのいずれか一方のみで終端させるようにすれば、終端部での電流漏れの影響がなくカレントミラー比を精度よく設定することができる。
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１に、本発明の一実施形態に係る負荷駆動回路の構成を示す。
Ｎチャンネル型ＬＤＭＯＳからなるメインＴｒ（以下、メインＬＤＭＯＳという）２は、図示しない制御回路からの制御電圧Ｖｇ  をゲートに受けて負荷１に負荷電流を供給する。メインＬＤＭＯＳ２には、Ｎチャンネル型ＬＤＭＯＳからなるセンスＴｒ（以下、センスＬＤＭＯＳという）３が並列接続されており、メインＬＤＭＯＳ２とセンスＬＤＭＯＳ３は、ゲートおよびドレインが共通接続されてカレントミラー回路を構成している。従って、センスＬＤＭＯＳ３には、カレントミラー比に応じ負荷電流の一部の電流が流れる。
センスＬＤＭＯＳ３には、センスＬＤＭＯＳ３に流れる電流を検出するためのセンス抵抗４が接続されており、センスＬＤＭＯＳ３とセンス抵抗４の接続点からセンスＬＤＭＯＳ３に流れる電流に応じたセンス電圧Ｖｍ  が出力される。
図２に、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３におけるソースセル、ドレインセルの平面配置構成を示す。この図２に示すように、多数のソースセル、ドレインセルが上下左右に交互にメッシュ状に配置されており、それらによるセル領域上に、ドレイン、ソースの引出し金属配線をなすＡｌ配線が２層にて形成されている（特開平８−１２５１７６号公報参照）。
上記構成において、カレントミラー比ｒｃ  は次のようにして設定される。
メインＬＤＭＯＳ２の面積をＳｍ  、センスＬＤＭＯＳ３の面積をＳＳ  とし、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３におけるドレインセル、ソースセルの対向辺数（図２において、ソースセルとドレインセルが対向する辺の数）をＮｍ  、Ｎｓ  、一辺当たりのオン抵抗値をＲｃ  、２層Ａｌ配線の合成シート抵抗値をρａ  とすると、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３の規格化オン抵抗値Ｒｍ  、Ｒｓ  は、数式１で表される。
【数１】
Ｒｍ  ＝（Ｒｃ  ／Ｎｍ  ＋ρａ  ）Ｓｍ  
Ｒｓ  ＝（Ｒｃ  ／ＮＳ  ＋ρａ  ）ＳＳ  
また、センスＬＤＭＯＳ３にセンス抵抗４（抵抗値をＲｅ  ）を接続した場合、カレントミラー回路におけるメインＬＤＭＯＳ２の回路と、センスＬＤＭＯＳ３の回路における抵抗比ｒは、数式２で表される。
【数２】
ｒ＝（Ｒｓ  ／ＳＳ  ＋Ｒｅ  ）／（Ｒｍ  ／Ｓｍ  ）
＝（Ｒｃ  ／ＮＳ  ＋ρａ  ＋Ｒｅ  ）／（Ｒｃ  ／Ｎｍ  ＋ρａ  ）
カレントミラー比ｒｃ  はメインＬＤＭＯＳ２、センスＬＤＭＯＳ３の抵抗比ｒであるので、カレントミラー比ｒｃ  は数式２で設定される。
ここで、カレントミラー比ｒｃ  が温度Ｔの変化に対し変動しないようにするには、ｄｒｃ  ／ｄＴ＝０にすればよい。数式２を温度Ｔで微分すると、ｄｒｃ  ／ｄＴは数式３になる。
【数３】
0003572853.tif 000002
数式３からｄｒｃ  ／ｄＴ＝０となるセンス抵抗値４の抵抗値Ｒｅ  は数式４で表される。
【数４】
0003572853.tif 000003
ここで、ＴＣＲｃ  はオン抵抗の温度係数（＝ｄＲｃ  ／ｄＴ／Ｒｃ  ）、ＴＣＲａ  は２層Ａｌ配線のシート抵抗の温度係数（＝ｄρａ  ／ｄＴ／ρａ  ）、ＴＣＲｅ  はセンス抵抗４の温度係数（＝ｄＲｅ  ／ｄＴ／Ｒｅ  ）である。
従って、数式４を満足するようにセンス抵抗４の抵抗値Ｒｅ  を設定すれば、カレントミラー比の温度依存性を零にすることができる。この場合、センス電圧Ｖｍ  は、メインＬＤＭＯＳ２の電流に比例し、温度に依存しない、すなわち温度ドリフトがなくなる。
なお、数式４を完全に満足しなくてもセンス抵抗４の抵抗値Ｒｅ  をそれに近い値にすればカレントミラー比の温度依存性を実質的に零にすることができる。また、センス抵抗４として、温度係数が実質０になる薄膜抵抗（例えば、ＣｒＳｉ）を用いれば、その抵抗値Ｒｅ  を数式５で表される値に設定すればよい。
【数５】
0003572853.tif 000004
なお、図１に示す負荷駆動回路は、例えば図３の構成として用いることができる。図３において、センス抵抗４の一端とセンスＬＤＭＯＳ３の接続点Ａは、コンパレータ５の反転入力端子に接続されており、センス抵抗４の他端は、コンパレータ５の出力端子に接続されている。また、コンパレータ５の非反転入力端子は接地されている。制御回路６は、コンパレータ５の出力電圧に応じてセンスＬＤＭＯＤ、メインＬＤＭＯＳ２のゲート電圧を制御する。
この構成において、負荷電流が変化しセンス電流が変化してＡ点の電圧が変化すると、コンパレータ５の出力電圧が変化する。制御回路６は、コンパレータ５の出力電圧に応じ、例えば負荷電流が過電流になったことを検出すると、センスＬＤＭＯＳ３、メインＬＤＭＯＳ２のゲート電圧を制御し、電流制限を行うなどの制御を行う。
なお、図１に示す構成において、センス抵抗４は、図４に示すように、センスＬＤＭＯＳ３のドレイン側に配置されていてももよい。この場合、センス抵抗４による電圧降下がゲート−ソース間のバイアスに影響を与えないので、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３のセル抵抗値は変わらず、精度の高いカレントミラー回路とすることができる。
また、メインＬＤＭＯＳ２、センスＬＤＭＯＳ３におけるソースセル、ドレインセルの平面配置は、図５に示すようにソースセルで終端させるようにしてもよい。図２に示すセル配置の場合、ソースセル、ドレインセルが交互に終端部に配置されているため、終端部のソースエッジから若干電流が漏れることになり、このソースエッジを考慮すると、セルの対向辺数は正確には少数点のつく端数になる。この場合、セル数が多ければ問題はないが、セル数が少ないとそれが誤差要因になる。そこで、図５に示すように最外周をソースセルで終端させるようにすれば、対向辺数を正確に整数として算出することができる。同様の理由で、図６に示すようにドレインセルで終端させるようにしてもよい。
また、ソース、ドレインの平面配置は、図７に示すようにストライプ状にしてもよい。この場合、上記した数式において、ドレイン、ソースの対向辺数Ｎｍ  、Ｎｓ  をソースのチャネル総延長Ｗｓ  、Ｗｍ  、オン抵抗値Ｒｃ  を単位チャネル長当たりの値に置き換えて、カレントミラー比、センス抵抗４の抵抗値Ｒｅ  を算出する。このストライプ状の配置においても、ストライプのエッジでの電流リークに起因するチャネル長の誤差を避けるために、図８、図９に示すように、最外周をソースあるいはドレインで終端させるようにしてもよい。
なお、セル形状としては、四角のメッシュ形状、ストライプ形状に限らず、四角以外の多角形でもよく、またセルの配置を千鳥配置としてもよい。
さらに、図１０に示すように、センス抵抗４、センスＬＤＭＯＳ３をメインＬＤＭＯＳ２の内側に配置してもよい。この場合、メインＬＤＭＯＳ２が消費電力で発熱し昇温したときセンスＬＤＭＯＳ３がメインＬＤＭＯＳ２の内側にあるのでメインＬＤＭＯＳ２外で温度分布に偏りが生じても、センスＬＤＭＯＳ３、メインＬＤＭＯＳ２の温度は一定に保たれるので、カレントミラー比の変動を防ぐことができる。
また、図１１に示すように、センス抵抗４を薄膜抵抗でメインＬＤＭＯＳ２上に形成し、センスＬＤＭＯＳ３をメインＬＤＭＯＳ２の一部のセルを利用して形成するようにしてもよい。
なお、ソース、ドレインの引出し配線をなすＡｌ配線は２層でなく１層であってもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る負荷駆動回路の回路図である。
【図２】メインＬＤＭＯＳとセンスＬＤＭＯＳのソースセル、ドレインセルをメッシュ状に交互配置した平面配置図である。
【図３】図１に示す負荷駆動回路の具体的な適用例を示す回路図である。
【図４】図１に示す負荷駆動回路の変形例を示す回路図である。
【図５】図２に示す平面配置に対し外周部をソースで終端させた場合の平面配置図である。
【図６】図２に示す平面配置に対し外周部をドレインで終端させた場合の平面配置図である。
【図７】メインＬＤＭＯＳとセンスＬＤＭＯＳのソース、ドレインをストライプ状に交互配置した平面配置図である。
【図８】図７に示す平面配置に対し外周部をソースで終端させた場合の平面配置図である。
【図９】図７に示す平面配置に対し外周部をドレインで終端させた場合の平面配置図である。
【図１０】センス抵抗、センスＬＤＭＯＳをメインＬＤＭＯＳの内側に配置した平面配置図である。
【図１１】センス抵抗をメインＬＤＭＯＳ上に形成し、センスＬＤＭＯＳをメインＬＤＭＯＳの一部のセルを利用して形成した構成を示す平面配置図である。
【符号の説明】
１…負荷、２…メインＬＤＭＯＳ、３…センスＬＤＭＯＳ、４…センス抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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