(57)【特許請求の範囲】
【請求項１】
複数の画素がマトリクス状に配置された画素マトリクスと、前記各画素に設けられた画素ＴＦＴのソース端子に接続されるデータ線を駆動するデータドライバと、前記画素ＴＦＴのゲート端子に接続されるゲート線を駆動するゲートドライバとから構成される液晶表示装置において、
前記画素マトリクスでは、各画素列毎に１本のデータ線が配線され、それぞれ奇数画素列の画素と偶数画素列の画素に接続された２本のゲート線が各画素行毎に配線され、
前記データドライバは、
データ線の本数と同数の出力を有するシフトレジスタと、
入力されたデジタル映像信号を前記シフトレジスタの出力によりサンプリングする、画素行に含まれる画素数と同数のメモリと、
前記複数のメモリに記憶された信号を、映像信号の下位ビットから各ビット毎に順次出力する、前記メモリと同数のパラレル／シリアル変換回路と、
前記複数のデータ線のうちの隣接する２本のデータ線毎に設けられ、該２本のデータ線の負荷容量を用いることにより、前記複数のパラレル／シリアル変換回路のうちの奇数画素列の画素に対応したパラレル／シリアル変換回路からのデータを順次アナログデータに変換して奇数画素列の画素に印加し、前記複数のパラレル／シリアル変換回路のうちの偶数画素列の画素に対応したパラレル／シリアル変換回路からのデータを順次偶数画素列の画素に印加する、画素行に含まれる画素数の半数のシリアルデジタル／アナログ変換回路と、
を備えていることを特徴とする液晶表示装置。
【請求項２】
前記複数のシリアルデジタル／アナログ変換回路は、それぞれ、
２つのパラレル／シリアル変換回路の出力のうちのいずれかを選択するための第１のスイッチと、
前記第１のスイッチからの出力と第１の制御信号とを入力とするアンド回路と、
一方の端子が第１の電源線に接続され、前記アンド回路の出力により制御される第２のスイッチと、
前記アンド回路の出力の論理を反転するインバータと、
一方の端子が第２の電源線に接続され、前記インバータの出力により制御される第３のスイッチと、
一方の端子が前記第２のスイッチの他方の端子および前記第３のスイッチの他方の端子に接続され、他方の端子が２本のデータ線のうちのいずれか一方に接続され、第２の制御信号により制御される第４のスイッチと、
２つの端子が、前記２本のデータ線にそれぞれ接続され、第３の制御信号により制御される第５のスイッチと、から構成される請求項１記載の液晶表示装置。
【請求項３】
前記ゲートドライバが、前記画素マトリクスの両側に設けられた第１および第２のゲートドライバにより構成され、前記２本のゲート線は、前記第１および第２のゲートドライバにより共通して駆動される請求項１または２記載の液晶表示装置。
【請求項４】
前記ゲートドライバが、前記画素マトリクスの両側に設けられた第１および第２のゲートドライバにより構成され、前記２本のゲート線は、前記第１および第２のゲートドライバによりそれぞれ独立して駆動される請求項１または２記載の液晶表示装置。
【請求項５】
請求項１記載の液晶表示装置を駆動するための液晶表示装置の駆動方法であって、
前記各メモリから前記パラレル／シリアル変換回路へ信号を転送するステップと、
奇数画素列の画素に信号を書き込む期間として、奇数画素列の画素に対応したパラレル／シリアル変換回路から出力された信号がハイレベルの場合には前記２本のデータ線の負荷容量のうちの一方に前記第１の電源線の電圧を書き込んだ後に前記２つの負荷容量に書き込まれた電荷を平均化し、前記パラレル／シリアル変換回路から出力された信号がロウレベルの場合には前記２本のデータ線の負荷容量のうちの一方に前記第２の電源線の電圧を書き込んだ後に前記２つの負荷容量に書き込まれた電荷を平均化するステップと、
映像信号を構成する全てのビットに対して、前記２つの負荷容量に第１または第２の電源線の電圧を書き込んで電荷の平均化を行う処理が終了した後に、前記負荷容量の電圧を奇数画素列の各画素に印加するステップと、
偶数画素列の画素に信号を書き込む期間として、偶数画素列の画素に対応したパラレル／シリアル変換回路から出力された信号がハイレベルの場合には前記２本のデータ線の負荷容量のうちの一方に前記第１の電源線の電圧を書き込んだ後に前記２つの負荷容量に書き込まれた電荷を平均化し、前記パラレル／シリアル変換回路から出力された信号がロウレベルの場合には前記２本のデータ線の負荷容量のうちの一方に前記第２の電源線の電圧を書き込んだ後に前記２つの負荷容量に書き込まれた電荷を平均化するステップと、
映像信号を構成する全てのビットに対して、前記２つの負荷容量に第１または第２の電源線の電圧を書き込んで電荷の平均化を行う処理が終了した後に、前記負荷容量の電圧を偶数画素列の各画素に印加するステップと、を備えた液晶表示装置の駆動方法。
【請求項６】
フレーム毎に第１の電源線ＶＳの電圧を、画素に印加される電圧のうちで最も低い電圧ＶＬと画素に印加される電圧のうちで最も高い電圧ＶＨとの間で切り替えることによりフレーム反転駆動を行う請求項５記載の液晶表示装置の駆動方法。
【請求項７】
１水平期間毎に前記第１の電源線ＶＳの電圧を、画素に印加される電圧のうちで最も低い電圧ＶＬと画素に印加される電圧のうちで最も高い電圧ＶＨとの間で切り替えることによりゲート線反転駆動を行う請求項５記載の液晶表示装置の駆動方法。
【請求項８】
奇数画素列への書き込みを行う１水平期間の前半は前記第１の電源線を、画素に印加される電圧のうちで最も高い電圧ＶＨまたは画素に印加される電圧のうちで最も低い電圧ＶＬとし、偶数画素列への書き込みを行う１水平期間の後半は前記第１の電源線を前記電圧ＶＬまたは前記電圧ＶＨとすることによりデータ線反転駆動を行う請求項５記載の液晶表示装置の駆動方法。
【請求項９】
奇数フレームの第ｎ行においては、奇数画素列への書き込みを行う１水平期間の前半は前記第１の電源線を、画素に印加される電圧のうちで最も高い電圧ＶＨとし、偶数画素列への書き込みを行う１水平期間の後半は前記第１の電源線を、画素に印加される電圧のうちで最も低い電圧ＶＬとし、奇数フレームの第ｎ＋１行においては、奇数画素列への書き込みを行う１水平期間の前半は前記第１の電源線の電圧を前記電圧ＶＬとし、偶数画素列への書き込みを行う１水平期間の後半は前記第１の電源線を前記電圧ＶＨとすることによりドット反転駆動を行う請求項５記載の液晶表示装置の駆動方法。
【請求項１０】
偶数フレームの第ｎ行においては、奇数画素列への書き込みを行う１水平期間の前半は前記第１の電源線の電圧を、画素に印加される電圧のうちで最も低い電圧ＶＬとし、偶数画素列への書き込みを行う１水平期間の後半は前記第１の電源線の電圧を、画素に印加される電圧のうちで最も高い電圧ＶＨとし、奇数フレームの第ｎ＋１行においては、奇数画素列への書き込みを行う１水平期間の前半は前記第１の電源線の電圧を前記電圧ＶＨとし、偶数画素列への書き込みを行う１水平期間の後半は前記第１の電源線を前記電圧ＶＬとすることによりドット反転駆動を行う請求項５記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の画素がマトリクス状に配置された画素マトリクスを備えた液晶表示装置に関し、特に、デジタル映像信号を入力して画素マトリクスの各画素を駆動するための液晶表示装置およびその駆動方法に関する。
【０００２】
【従来の技術】
現在の液晶表示装置では、各画素にアクティブ素子であるＴＦＴ（薄膜トランジスタ）を設けたアクティブマトリクス型液晶表示装置が、その良好な表示特性から主流となっている。その中でも特に、アクティブ素子として多結晶シリコン（ｐｏｌｙ−Ｓｉ：ポリシリコン）ＴＦＴを用いたものに主流が移りつつある。これは、各が画素に多結晶シリコンＴＦＴを用いた場合、画素ＴＦＴ以外に、画素ＴＦＴのゲートに接続されるゲート線を駆動するゲートドライバ、画素ＴＦＴのソース端子に接続されるデータ線を駆動するデータドライバを、画素が作り込まれるガラス基板上に同時に作製することができるからである。これにより、液晶表示装置と外部回路の接続端子数を大幅に削減でき、液晶表示装置モジュールの小型化と、外部回路の簡略化に伴う低価格化を実現することができる。しかしながら、多結晶シリコンＴＦＴはその特性ばらつきが単結晶シリコントランジスタに比較し大きいため、高精度なアナログ回路を実現するのが困難であった。そのため、アナログ信号である映像信号を扱うデータドライバは、外部回路から供給される信号をサンプリングする単純なスイッチと、そのスイッチを制御する走査回路とで構成されることが多い。液晶素子に印加する電圧が対向電極に対し±５Ｖ程度必要であることから、液晶表示装置に供給されるアナログ映像信号は１０Ｖ程度の電圧振幅となる。また、アナログ映像信号の周波数も数ＭＨｚから十数ＭＨｚと比較的高く、映像信号を液晶表示装置に供給する外部回路の大きな負担となっている。
【０００３】
このような理由から、映像信号をデジタルデータの形で液晶表示装置に供給し、液晶表示装置においてアナログ信号に変換することで、外部回路の簡略化と低価格化を実現する試みが多く行われてきた。具体的には、データドライバ内にＤＡＣを設けることにより液晶表示装置がデジタルの映像信号を扱うことができるようにすることが行われている。このような液晶表示装置のデータドライバに使用されるＤＡＣの代表的な例を図２４に示す。図２４に示したＤＡＣ５０は“ＳＩＤ（ＳＯＣＩＥＴＹ  ＦＯＲ  ＩＮＦＯＲＭＡＴＩＯＮ  ＤＩＳＰＬＡＹ）９６  Ｄｉｇｅｓｔ  ｐ２２−２４，Ｙ．  Ｍａｔｓｕｅｄａ”において報告されている多結晶シリコンＴＦＴによるデータドライバ用ＤＡＣ（Ｄｉｇｉｔａｌ−Ａｎａｌｏｇ−Ｃｏｎｖｅｒｔｅｒ）を等価的に示したものである。このＤＡＣ５０は一般的に容量アレイ型ＤＡＣと呼ばれているものの変形であり、バイナリに重み付けされた容量アレイＣ１〜Ｃｎと、補助容量Ｃ０、ＤＡＣ５０の負荷となるデータ線の負荷容量（寄生容量）Ｃｄとの間の電荷再分配によりデジタル／アナログ変換がなされる。この構成の場合、ＤＡＣ５０を容量Ｃ１〜Ｃｎとスイッチで構成することが可能であることから、素子特性ばらつきが大きい多結晶シリコンＴＦＴを用いても比較的に精度の高いＤＡＣが実現できるというメリットがある。
【０００４】
しかしながらこの方式では以下のような２つの問題が生ずる。１つは、ここに記載されているＤＡＣ５０は、一般的な容量アレイ型ＤＡＣとは異なり、ＤＡＣ５０の出力をアナログアンプを通さずに直接負荷であるデータ線に供給するため、その出力電圧が容量アレイＣ１〜Ｃｎに印加する電圧よりも小さくなってしまうという問題である。この問題を解決するには負荷であるデータ線の負荷容量Ｃｄと同程度かそれ以上の容量値を持つ容量アレイを作り込まなければならない。この場合ＤＡＣ５０の回路面積が大きくなるという新たな問題が生ずる。もう１つの問題は、ＤＡＣ５０の分解能を高くすると回路面積も同時に大きくなってしまうという問題である。これは分解能（デジタルデータビット数）と容量アレイの数が等しくなる事に起因する。
【０００５】
【発明が解決しようとする課題】
上述した従来の液晶表示装置では、特性変動の大きい多結晶シリコンＴＦＴを用いて構成した液晶表示装置上に、デジタルデータの映像信号を処理するためのＤＡＣをを構成しようとすると、下記のような問題点があった。
（１）ＤＡＣの出力電圧がデータ線の負荷容量による影響を受けて小さくなってしまいＤＡ変換の精度が低下してしまう。
（２）デジタルデータである映像信号のビット数だけ容量アレイの数が必要となるため、ＤＡＣの分解能を高くすると回路面積が増大してしまう。
【０００６】
本発明の目的は、データ線の負荷容量により影響を受けることなく高精度のＤＡ変換を行うことができるＤＡＣを備えた液晶表示装置を提供することである。
【０００７】
また、本発明の他の目的は、分解能を高くしても回路面積が増大しないＤＡＣを備えた液晶表示装置を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の液晶表示装置は、複数の画素がマトリクス状に配置された画素マトリクスと、前記各画素に設けられた画素ＴＦＴのソース端子に接続されるデータ線を駆動するデータドライバと、前記画素ＴＦＴのゲート端子に接続されるゲート線を駆動するゲートドライバとから構成される液晶表示装置において、
前記画素マトリクスでは、各画素列毎に１本のデータ線が配線され、それぞれ奇数画素列の画素と偶数画素列の画素に接続された２本のゲート線が各画素行毎に配線され、
前記データドライバが、
データ線の本数と同数の出力を有するシフトレジスタと、
入力されたデジタル映像信号を前記シフトレジスタの出力によりサンプリングする、画素行に含まれる画素数と同数のメモリと、
前記複数のメモリに記憶された信号を、映像信号の下位ビットから各ビット毎に順次出力する、前記メモリと同数のパラレル／シリアル変換回路と、
前記複数のデータ線のうちの隣接する２本のデータ線毎に設けられ、該２本のデータ線の負荷容量を用いることにより、前記複数のパラレル／シリアル変換回路のうちの奇数画素列の画素に対応したパラレル／シリアル変換回路からのデータを順次アナログデータに変換して奇数画素列の画素に印加し、前記複数のパラレル／シリアル変換回路のうちの偶数画素列の画素に対応したパラレル／シリアル変換回路からのデータを順次偶数画素列の画素に印加する、画素行に含まれる画素数の半数のシリアルデジタル／アナログ変換回路と、
を備えていることを特徴とする。
【０００９】
本発明によれば、シリアルデジタル／アナログ変換回路は、パラレル／シリアル変換回路からの信号を負荷となる２つのデータ線の負荷容量を用いてＤＡ変換を行っているため、シリアルデジタル／アナログ変換回路の誤差要因は２つの負荷容量の容量差のみで決まり、ＴＦＴは単純なスイッチとして働くだけである。そのため、液晶表示装置を多結晶シリコンにより構成してＴＦＴの特性が変動した場合でも、シリアルデジタル／アナログ変換回路の出力誤差の原因とはならない。そのため、ＤＡＣの出力電圧は、データ線の負荷容量により影響を受けることなく高精度のＤＡ変換を行うことができる。
【００１０】
さらに、本発明、デジタルデータである映像信号のＤＡ変換を行うＤＡＣ部分は、シリアルに転送されてくるデジタルデータを順次変換するシリアルＤＡＣの構成を用いているため、変換する映像信号のビット数に依存せずに一定である。そのため、入力する映像信号のビットを増加させても、メモリおよびシリアル／パラレル変換回路のみが増加するのみで、ＤＡＣ部分は増加することがない。そのため、容量アレイ型ＤＡＣを用いた従来の液晶表示装置と比較して多ビット化した際により少ない面積で実現することが可能となる。つまり、デジタルデータである映像信号のビット数だけ容量アレイの数が必要となるため、ＤＡＣの分解能を高くしても回路面積が増大することがない。
【００１１】
また、本発明の他の液晶表示装置では、前記複数のシリアルデジタル／アナログ変換回路が、それぞれ、
２つのパラレル／シリアル変換回路の出力のうちのいずれかを選択するための第１のスイッチと、
前記第１のスイッチからの出力と第１の制御信号とを入力とするアンド回路と、
一方の端子が第１の電源線に接続され、前記アンド回路の出力により制御される第２のスイッチと、
前記アンド回路の出力の論理を反転するインバータと、
一方の端子が第２の電源線に接続され、前記インバータの出力により制御される第３のスイッチと、
一方の端子が前記第２のスイッチの他方の端子および前記第３のスイッチの他方の端子に接続され、他方の端子が２本のデータ線のうちのいずれか一方に接続され、第２の制御信号により制御される第４のスイッチと、
２つの端子が、前記２本のデータ線にそれぞれ接続され、第３の制御信号により制御される第５のスイッチと、から構成される。
【００１２】
さらに、前記ゲートドライバを、前記画素マトリクスの両側に設けられた第１および第２のゲートドライバにより構成し、前記２本のゲート線は、前記第１および第２のゲートドライバにより共通して駆動されるようにしてもよいし、前記第１および第２のゲートドライバによりそれぞれ独立して駆動されるようにしてもよい。
【００１３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１４】
（第１の実施形態）
本発明の第１の実施形態の液晶表示装置の構成を図１を用いて説明する。ここでは、説明のため映像信号Ｖ０〜Ｖ５のデータビット数を６ビットとしている。
【００１５】
本実施形態の液晶表示装置は、図１に示されるように、複数の画素がマトリクス状に配置された画素マトリクスと、各画素の画素ＴＦＴのソース端子に接続されるデータ線を駆動するデータドライバ２０と、画素ＴＦＴのゲート端子に接続されるゲート線を駆動するゲートドライバ４０１、４０２とで構成される。そして、画素マトリクスは、各画素毎にアクティブ素子である画素ＴＦＴと、そのドレイン端子に接続される液晶容量、蓄積容量とで構成される。さらに、画素マトリクスでは、各画素列毎に１本のデータ線が配線され、それぞれ奇数画素列の画素と偶数画素列の画素に接続された２本のゲート線が各画素行毎に配線されている。
【００１６】
また、データドライバ２０は、データ線と同数以上の出力を有するシフトレジスタ１１と、シフトレジスタ１１の出力によりデジタル映像信号をサンプリングするメモリＭＥＭａ１〜ＭＥＭａ４、ＭＥＭｂ１〜ＭＥＭｂ４と、メモリＭＥＭａ１〜ＭＥＭａ４、ＭＥＭｂ１〜ＭＥＭｂ４に記憶された信号を各ビット毎に順次ＳＤＡＣ１０１〜１０４へ出力するパラレル／シリアル変換回路（ＰＳＣ）１２１〜１２４と、８つのデータ線Ｄ１〜Ｄ８の２本毎に設けられたＳＤＡＣ１０１〜１０４とで構成される。ゲートドライバ４０１、４０２は、それぞれ画素行と同数以上の出力を有するシフトレジスタと、そのシフトレジスタの出力を２分割するデコーダとから構成される。
【００１７】
本実施形態の液晶表示装置は、ＳＤＡＣ１０１〜１０４の構成と画素マトリクスの構成に特徴を有する。
【００１８】
本実施形態におけるＳＤＡＣ１０１〜１０４は、複数のデータ線のうちの隣接する２本のデータ線毎に設けられ、この２本のデータ線の負荷容量を用いることにより、ＰＳＣ１２１〜１２８のうちの奇数画素列の画素に対応したパラレル／シリアル変換回路からのデータを順次アナログデータに変換して奇数画素列の画素に印加し、偶数画素列の画素に対応したパラレル／シリアル変換回路からのデータを順次偶数画素列の画素に印加する。
【００１９】
次にデータドライバ２０、ゲートドライバ４０１、４０２に用いられている各要素回路の具体的な一実施形態を説明する。図２は、データドライバ２０を構成するシフトレジスタ１１の一例を示す回路図であり、各出力端子毎に２つのクロックトインバータと１つのインバータで構成されている。このシフトレジスタ回路１１は位相の異なる２つのクロック信号ＣＤ、／ＣＤとスタート信号ＤＳＴにより制御される。
【００２０】
図３はデータドライバ２０を構成するメモリＭＥＭａｎ、ＭＥＭｂｎ（ｎ＝１〜４）の一例を示す回路図である。このメモリＭＥＭａｎ、ｂｎはシフトレジスタ１１の出力信号ＳＰ（２ｎ）、ＳＰ（２ｎ−１）により、外部から供給される映像信号Ｖ０〜Ｖ５をＤＦＦ（Ｄフリップフロップ）にラッチする動作を行っている。
【００２１】
図４はデータドライバ２０を構成するパラレル／シリアル変換回路（ＰＳＣ）１２１〜１２８の一例を示す回路図であり、メモリＭＥＭａｎ、ＭＥＭｂｎの出力を、直列に接続されたＤＦＦに転送し、それを順次出力する働きをする。メモリＭＥＭａｎ、ＭＥＭｂｎからのデータ転送は制御信号ＴＤ、／ＴＤにより制御され、データの順次出力はクロック信号ＣＳＯ、ＣＳＥで制御される。このクロック信号ＣＳＯは、１つのＳＤＡＣに接続された２つのＰＳＣの内、奇数番目のＰＳＣを制御するものであり、クロック信号ＣＳＥは偶数番目のＰＳＣを制御するものである。
【００２２】
図５はゲートドライバ４０１、４０２の一例を示す回路図であり、２つのクロック信号ＣＧ、／ＣＧとスタート信号ＧＳＴとにより制御されるシフトレジスタと、２つのアンド回路により構成され、制御信号ＥＧＯ、ＥＧＥによりシフトレジスタの出力を２つに分割するデコード回路とで構成される。
【００２３】
次に、本実施形態の液晶表示装置の動作について図面を参照して詳細に説明する。
【００２４】
本実施形態の液晶表示装置の動作の説明として、まず先にＳＤＡＣ１０１〜１０４の動作を等価回路とタイミングチャートを用いて説明する。図６はＳＤＡＣ１０１〜１０４のうちの１回路分の等価回路を示している。ＳＤＡＣ１０１は、２つのＰＳＣ１２１、１２２の出力のうちのいずれかを選択するための２つのスイッチＳＬＯ、ＳＬＥと、スイッチＳＬＯ、ＳＬＥからの出力と制御信号ＲＳＴＤとを入力とするアンド回路１と、アンド回路１の出力により制御されるスイッチＳＷＤと、アンド回路１の出力の論理を反転するインバータ２と、インバータ２の出力により制御されるスイッチＳＷＲと、制御信号ＣＧで制御されるスイッチＳＷＧと、スイッチＳＷＧと２本のデータ線に接続され制御信号ＤＩＶにより制御されるスイッチＳＷＶとから構成される。スイッチＳＷＤの各端子は電源線ＶＳとスイッチＳＷＧにそれぞれ接続され、スイッチＳＷＲの各端子は電源線ＶＲとスイッチＳＷＧにそれぞれ接続され、スイッチＳＷＧのもう一方の端子は、ＤＡＣに接続される２本のデータ線の内の１本に接続され、スイッチＳＷＶの２つの端子は、ＤＡＣに接続される２本のデータ線にそれぞれ接続される。画素マトリクスにおいては、既に述べたように各画素行毎に２本のゲート線が設けられており、そのゲート線と画素ＴＦＴのゲート端子の接続の特徴として、１つのＤＡＣに接続された隣り合う２列の画素列の内、一方が上述の１本のゲート線に接続され、もう一方が別のゲート線に接続されていることを特徴としている。
【００２５】
図６中スイッチＳＷＶに接続された２つの負荷容量ＣＳ１、ＣＳ２はＳＤＡＣ１０１の負荷である２本のデータ線の負荷容量を示しており、この回路の入力端子であるＤは、ＰＳＣ１２１〜１２８からの出力を表している。ここで、容量ＣＳ１とＣＳ２の容量値は等しいとする。図７に動作を説明するためのタイミングチャートを示す。この図７では、“１１０１０１”という６ビットの信号がＤ端子から入力されてＤＡ変換される場合を用いて具体的に説明する。
【００２６】
液晶パネルの１行分の映像信号を画素マトリクスに表示する１水平時間を１Ｈとすると、このＳＤＡＣでは、奇数画素列に信号を書き込む期間（Ｔｒａ〜Ｔｗａ）と偶数画素列に信号を書き込む期間（Ｔｒｂ〜Ｔｗｂ）、そしてメモリＭＥＭａｎ、ＭＥＭｂｎからＰＳＣ１２１〜１２８へ信号を転送する期間（Ｔｔｆ）に分けて動作する。まず、期間ＴｒａにおいてＲＳＴＤ信号がローレベルとなるためアンド回路１の出力はデータＤに関わらずローレベルとなりインバータ２の出力はハイレベルとなり、スイッチＳＷＤがオフ、スイッチＳＷＲがオン状態となる。また、制御信号ＣＧ、ＤＩＶがともにハイレベルであるため、スイッチＳＷＧ、ＳＷＶ共にオン状態となる。そのため、負荷容量ＣＳ１、ＣＳ２共に電源線ＶＲの電圧が書き込まれリセットされる。
【００２７】
次に、期間Ｔｃａ０では、この回路にデジタル化された映像信号の下位ビット信号ｄａ０が端子Ｄに入力される。この時図６では、信号ｄａ０がハイレベル、制御信号ＲＳＴＤ、ＣＧ、ＤＩＶがそれぞれハイレベル、ハイレベル、ローレベルであるため、スイッチＳＷＤがオン状態、スイッチＳＷＲがオフ状態、スイッチＳＷＶがオフ状態となり、負荷容量ＣＳ２に電源線ＶＳの電圧が書き込まれる。
【００２８】
期間Ｔｄａ０では、ＣＧがローレベル、ＤＩＶがハイレベルとなるため、スイッチＳＷＧがオフ状態、スイッチＳＷＶがオン状態となり、Ｔｃａ０の期間に負荷容量ＣＳ２に書き込まれた電荷がスイッチＳＷＶを通して負荷容量ＣＳ１に分配されるため、２つの負荷容量ＣＳ１、ＣＳ２のそれぞれの電圧Ｖｃｓ１、Ｖｃｓ２は下記の式（１）に示された値となる。
【００２９】
Ｖｃｓ１＝Ｖｃｓ２＝１／２×（ＶＳ−ＶＲ）・・・（１）
同様に次ビットのデータｄａ１を期間Ｔｃａ１、Ｔｄａ１で変換し、この動作を最上位ビットデータであるｄａ５まで繰り返される。つまり、端子Ｄから入力された信号ｄａｎがハイレベルの場合には負荷容量ＣＳ２に電源線ＶＳの電圧が書き込まれた後に負荷容量ＣＳ１と負荷容量ＣＳ２に書き込まれた電荷がスイッチＳＷＶにより平均化され、Ｄ端子から入力された信号ｄａｎがロウレベルの場合には負荷容量ＣＳ２に電源線ＶＲの電圧が書き込まれた後に負荷容量ＣＳ１と負荷容量ＣＳ２に書き込まれた電荷がスイッチＳＷＶにより平均化される。このような処理が順次行われることにより、期間Ｔｄａ５の時点で２つの負荷容量の電圧は式（２）で示された値を取る。
【００３０】
Ｖｃｓ１＝Ｖｃｓ２＝Σ（２−ｎ×Ｄａｎ）×（ＶＳ−ＶＲ）・・・（２）
ここで、Ｄａｎは下位ｎビット目のデータであり、“０”または“１”のどちらかの値を取るものとしている。また、ここに示した例では“０”がＤ端子のローレベルであり、“１”がハイレベルである。
【００３１】
つまり、端子Ｄに順次入力されるｎビットのデジタルデータ（ここでは６ビット）をアナログ値に変換し電圧が２つの負荷容量ＣＳ１、ＣＳ２に書き込まれることになる。ここで、奇数番目の画素列の画素ＴＦＴを制御するゲート信号ＧＯｍが期間Ｔｒａから期間Ｔｄａ５までハイレベルで、期間Ｔｗａの初めにローレベルへと変化するため、奇数番目の画素列の画素にＶｃｓ１の電圧が書き込まれる。
【００３２】
同様にＴｒｂ〜Ｔｗｂまでの期間において、偶数画素列へのデジタル化された映像信号Ｄｂ０〜Ｄｂ５が順次入力されていくことにより、２つの負荷容量ＣＳ１、ＣＳ２のそれぞれの電圧Ｖｃｓ１、Ｖｃｓ２は下記の式（３）で示された値となる。
【００３３】
Ｖｃｓ１＝Ｖｃｓ２＝Σ（２−ｎ×Ｄｂｎ）×（ＶＳ−ＶＲ）・・・（３）
ここで、Ｄｂｎは下位ｎビット目のデータであり、“０”または“１”のどちらかの値を取るものとしている。また、ここに示した例では“０”がＤ端子のローレベルであり、“１”がハイレベルである。
【００３４】
この期間においては、偶数番目の画素列の画素ＴＦＴを制御するゲート信号ＧＥｍが期間Ｔｒｂから期間Ｔｄｂ５までハイレベルで、期間Ｔｗｂの初めにローレベルへと変化するため、偶数番目の画素列の画素にＶｃｓ２の電圧が書き込まれる。
【００３５】
ここで、電源線ＶＲを液晶表示装置の対向電極電位ＶＣＯＭとし、画素に書き込む電圧としてＶＣＯＭよりも高い電圧（正極性電圧）とした場合、電源線ＶＳを液晶画素に印加される最も高い電圧ＶＨに設定することで、画素に正極性のアナログ電圧を書き込むことが可能となる。同様にＶＣＯＭに対し低い電圧（負極性電圧）を書き込む場合には、電源線ＶＲをＶＣＯＭと同じ電位にし、電源線ＶＳを液晶画素に印加される最も低い電圧ＶＬに設定することで、画素に負極性のアナログ電圧を書き込むことが可能となる。これらＶＣＯＭ、ＶＨ、ＶＬと液晶画素に印加される映像信号の関係を図８に示す。
【００３６】
以上説明した動作により、１水平期間に奇数番目の画素列、偶数番目の画素列にアナログ変換された電圧が書き込まれ、この動作を画素行分繰り返すことで、画素マトリクス全体にアナログ変換された映像信号を書き込むことが可能となる。
【００３７】
次に、データドライバ２０全体の動作について、タイミングチャートを用い説明する。一般に、液晶を駆動する場合、極性が一定である直流を印加し続けると液晶物質の劣化などの悪影響をもたらす。このような不具合を防ぐために、所定のタイミングで印加電圧の極性を反転して得た交流による駆動を行う交流駆動方式が採用されている。ここでは、液晶の交流駆動のための方式としてゲート線反転駆動を行う例を示している。これ以外の反転駆動方式の実現方法については、後に説明する。
【００３８】
図９はデータドライバ２０の構成要素であるシフトレジス１１の動作を示すタイミングチャートである。このシフトレジスタ１１はスタート信号ＤＳＴと２相のクロック信号ＣＤ、／ＣＤにより制御される。スタート信号ＤＳＴは１水平期間（１Ｈ）の周期でパルスが出力され、クロックは映像信号Ｖ０〜Ｖ５と同じ周波数を持つパルスである。図２で示したシフトレジスタ１１の各出力ＳＰ１〜ｎ＋１は、スタート信号ＤＳＴがハイレベルに変化してからＳＰ１、ＳＰ２、・・・の順にクロック周期と同じ長さのパルスを順次出力する。このパルスは図３に示したメモリＭＥＭａｎ、ＭＥＭｂｎのＤＦＦのクロック信号として供給されるので、これにより図１で示したメモリＭＥＭａ１、ＭＥＭｂ１、ＭＥＭａ２、・・・の順に、１画素行分の映像信号が順次サンプリングされる。
【００３９】
図１０はＰＳＣ１２１〜１２８とＳＤＡＣ１０１〜１０８の動作を示したタイミングチャートである。まず、期間ＴｔｆにおいてＰＳＣ１２１〜１２８の制御信号ＴＤがハイレベルとなり、その間にパルス信号ＣＳＯ、ＣＳＥが印加されるため、メモリＭＥＭａｎ、ＭＥＭｂｎに保持されていた１画素行分のデータが全て同時にＰＳＣ１２１〜１２８に転送される。次にＴｒａ〜Ｔｗａの記号で示された奇数画素列に映像信号を書き込む期間となる。この期間において、ＰＳＣ１２１〜１２８の出力を切り替える信号ＳＤＯ、ＳＤＥがハイレベル、ローレベルとなるため、スイッチＳＬＯがオン状態、スイッチＳＬＥがオフ状態となり、ＰＳＣ１２（２ｎ−１）（ｎは正の自然数）の出力がＳＤＡＣ１０１〜１０４に接続される。この期間でのＳＤＡＣ１０１〜１０４の動作については既に説明してあるので、ＰＳＣ１２１〜１２８からＳＤＡＣ１０１〜１０４へのデータの転送についてのみ説明する。
【００４０】
奇数画素列へのデータはメモリＭＥＭａｎに保持されている。先のデータ転送期間Ｔｔｆにおいて、そのデータはＰＳＣ１２（２ｎ−１）へ転送されているので、奇数画素列へのデータはＰＳＣ１２（２ｎ−１）に保持されている。ここで、奇数画素列へのデータを保持しているＰＳＣ１２（２ｎ−１）は、同じく偶数画素列へのデータを保持するＰＳＣ１２（２ｎ）とは異なる制御信号で駆動されており、この期間において、ＰＳＣ１２（２ｎ−１）の制御信号ＣＳＯが期間Ｔｃａ１、Ｔｃａ２、・・・、Ｔｃａ５の期間のみハイレベルとなる。そのため、期間Ｔｃａ０においては、期間Ｔｔｆの時に転送された下位ビット信号Ｄａ０がＤＦＦ０に保持されているので、ＰＳＣ１２（２ｎ−１）の出力はＤａ０となる。同様に期間Ｔｃａ１においてはＣＳＯがハイレベルとなるため、ＤＦＦ０〜ＤＦＦ５のデータがそれぞれシフトし、ＤＦＦ０のデータがＤａ１となるため、ＰＳＣ１２（２ｎ−１）の出力はＤａ１となる。同様にＴｃａ２ではＰＳＣ１２（２ｎ−１）の出力がＤａ２となり、図示したとおりＭＥＭａ（２ｎ−１）に保持された奇数画素列の映像信号データが下位ビットから順次ＰＳＣ１２（２ｎ−１）の出力として出力される。よって、奇数画素列の選択画素に映像信号が書き込まれる。
【００４１】
Ｔｒｂ〜Ｔｗｂで示される偶数画素列のデータを書き込む期間においては、ＳＤＯ、ＳＤＥがローレベル、ハイレベルとなるため、スイッチＳＬＯがオフ状態、ＳＬＥがオン状態となり、ＰＳＣ１２（２ｎ）の出力がＳＤＡＣ１０１〜１０４に接続される。奇数画素列への書き込み期間と同様に、ＰＳＣ（２ｎ）の制御信号ＣＳＥが期間Ｔｃｂ１、Ｔｃｂ２、・・・、Ｔｃｂ５の期間のみハイレベルとなるため、図示したとおり、期間Ｔｃｂ０からＴｃｂ５にかけて順次データＤｂ０からＤｂ５がＳＤＡＣ１０１〜１０４に出力される。よって、偶数画素列の選択画素に映像信号が書き込まれる。
【００４２】
次に、ゲートドライバ４０１、４０２の動作について説明する。図１１は図５に示したゲートドライバ４０１、４０２を画素マトリクスの左右に配置した構成におけるタイミングチャートである。ＧＳＴはゲートドライバを構成するシフトレジスタのスタートパルスであり、画素マトリクス全体に映像信号を書き込むのに要する期間１Ｖに１回パルスが出力される。ＣＧ、／ＣＧはシフトレジスタ回路１１のクロック信号であり、１Ｈの周期のパルスである。ＥＧＯ、ＥＧＥはシフトレジスタ１１の出力を分割するデコード回路の制御信号である。スタートパルスＧＳＴがハイレベルとなると、シフトレジスタ１１はクロックＣＧに同期して１Ｈの幅を有するパルスをＧＳＲ１、ＧＳＲ２の順次出力する。デコード回路ではシフトレジスタの出力を制御信号ＥＧＯ、ＥＧＥにより時分割するので、結果としてゲート線ＧＯｍ、ＧＥｍに順次パルスが出力されていくこととなる。ここで、図１０で図示したとおり、奇数画素列の画素ＴＦＴのゲート端子に接続されるゲート線ＧＯｍと、偶数画素列の画素ＴＦＴのゲート端子に接続されるゲート線ＧＥｍは、それぞれ、期間Ｔｃａ０〜Ｔｄａ５、期間Ｔｃｂ０〜Ｔｄｂ５の間だけハイレベルになる必要があるため、制御信号ＥＧＯ、ＥＧＥのハイレベルとなる期間が先の期間と同じになるようにする。
【００４３】
以上説明してきた動作により、デジタルデータとして液晶パネルに入力されたデータが順次画素に書き込まれ、２次元の映像を書き込むことが可能となる。
【００４４】
また、本構成では、液晶を交流駆動させるための反転駆動方式として、フレーム反転、ゲート線反転、データ線反転、ドット反転駆動が実現できる。各駆動を行う場合のタイミングチャートを図１２〜１８に示す。
【００４５】
図１２はフレーム反転駆動を実現する際の電源線ＶＳのタイミングチャートを示したもので、フレーム毎に電源線ＶＳの電圧をＶＬとＶＨで切り替える。これにより、フレーム単位で画素に書き込まれる極性が異なることになる。よってフレーム反転駆動を実現することができる。
【００４６】
図１３、図１４はゲート線反転を実現する際のＶＳのタイミングチャートを示したものである。図１３は奇数フレームの第ｎ、ｎ＋１行の信号を書き込む際のタイミングチャートで、１水平期間毎に電源線ＶＳの電圧をＶＬとＶＨで切り替える。ここでは、第ｎ行でＶＨ、第ｎ＋１行でＶＬとしている。図１４は偶数フレームの第ｎ、ｎ＋１行の信号を書き込む際のタイミングチャートで、奇数フレームの時とは逆に第ｎ行でＶＬ、第ｎ＋１行でＶＨとしている。これにより、１フレーム単位では１行毎に画素に書き込まれる極性が交互に異なり、またフレーム間で見ると、正極性の信号が書き込まれる行と負極性が書き込まれる行が入れ替わることになる。よってゲート線反転駆動が実現できる。
【００４７】
図１５、図１６はデータ線反転駆動を行う際のタイミングチャートを示している。図１５は奇数フレームの第ｎ、ｎ＋１行に映像信号を書き込む際のタイミングチャートで、１水平期間の前半、つまり奇数画素列への書き込みの際に電源線ＶＳをＶＨとし、後半、つまり偶数画素列への書き込みの際には電源線ＶＳをＶＬとしている。図１６は偶数フレームの第ｎ、ｎ＋１行に映像信号を書き込む際のタイミングチャートで、１水平期間の前半に電源線ＶＳをＶＬとし、後半に電源線ＶＳをＶＨとしている。これにより、１フレーム単位では１画素列毎に極性が異なり、フレーム間で見ると正極性の信号が書き込まれる列と負極性の信号が書き込まれる列が入れ替わることになる。よってデータ線反転駆動が実現できる。
【００４８】
図１７、図１８はドット反転駆動を行う際のタイミングチャートを示している。図１７は奇数フレームの第ｎ、ｎ＋１行に映像信号を書き込む際のタイミングチャートで、第ｎ行においては前半、つまり奇数画素列に映像信号を書き込む際には電源線ＶＳをＶＨとし、後半、つまり偶数画素列に映像信号を書き込む際には電源線ＶＳをＶＬとしている。第ｎ＋１行においては前半に電源線ＶＳをＶＬに、後半では電源線ＶＳをＶＨとしている。これにより、第ｎ行の奇数画素列には正極性の信号が、偶数画素列には負極性の信号が書き込まれ、次の第ｎ＋１行では逆に、奇数画素列に負極性、偶数画素列に正極性が書き込まれる。図１８は偶数フレームの第ｎ、ｎ＋１行に映像信号を書き込む際のタイミングチャートで、第ｎ行の前半では電源線ＶＳをＶＬに、後半では電源線ＶＳをＶＨにし、第ｎ＋１行の前半では電源線ＶＳをＶＨに、後半では電源線ＶＳをＶＬにしている。これにより奇数フレームとは逆に、第ｎ行の奇数画素列には負極性の信号が、偶数画素列には正極性の信号が書き込まれ、第ｎ＋１行の奇数画素列には正極性、偶数画素列には負極性が書き込まれる。よって、ドット反転駆動が実現できる。
【００４９】
上記で説明したように、本実施形態の液晶表示装置では、ＳＤＡＣ１０１〜１０４は、ＰＳＣ１２１〜１２８からの信号を負荷となる２つのデータ線の負荷容量ＣＳ１、ＣＳ２を用いてＤＡ変換を行っているため、ＳＤＡＣ１０１〜１０４の誤差要因がＳＤＡＣの負荷となる２つのデータ線の負荷容量ＣＳ１、ＣＳ２の容量差で決まり、ＴＦＴは単純なスイッチとして働くだけである。そのため、液晶表示装置を多結晶シリコンにより構成してＴＦＴの特性が変動した場合でも、ＳＤＡＣ１０１〜１０４の出力誤差の原因とはならない。また、出力誤差の原因となるデータ線の負荷容量ＣＳ１、ＣＳ２は、画素マトリクス内でのデータ線と他の配線、あるいはＢＭ（ブラックマトリクス）などの導電膜との交差部で形成されるため、微小領域に置いてＰＲプロセスなどでの重ね合わせ誤差等が生じた場合でも、画素マトリクス全体ではキャンセルされるため、隣り合うデータ線での負荷容量の大きさにはほとんど誤差が生じない。そのため、本実施形態の液晶表示装置によれば、特性変動の大きい多結晶シリコンＴＦＴを用いて高精度ＤＡＣを実現することが可能となる。
【００５０】
さらに、本実施形態の液晶表示装置では、デジタルデータである映像信号のＤＡ変換を行うＤＡＣ部分は、シリアルに転送されてくるデジタルデータを順次変換するシリアルＤＡＣの構成を用いているため、変換するビット数に依存せずに一定である。そのため、入力する映像信号のビットを増加させても、メモリおよびＳＰＣのみが増加するのみである。従って、容量アレイ型ＤＡＣを用いた従来の液晶表示装置と比較して多ビット化した際により少ない面積で実現することが可能となる。つまり、小さな面積で多ビットＤＡＣを実現できる。
【００５１】
（第２の実施形態）
次に、本発明の第２の実施形態の液晶表示装置について説明する。
【００５２】
図１９は本発明の第２の実施形態の液晶表示装置の構成を示すブロック図である。図１９において、図１中の構成要素と同一の構成要素には同一の符号を付し、説明を省略するものとする。
【００５３】
上記で説明した第１の実施形態の液晶表示装置では、全てのゲート線が画素マトリクスの左右に配置された２つのゲートドライバ４０１、４０２により共通して駆動されているが、図１９に示すように、各画素行毎に設けられた２本のゲート線ＧＯ、ＧＥのそれぞれを、画素マトリクスの左右に設けられた２つのゲートドライバ４１１、４１２によりそれぞれ別々に独立して駆動しても良い。この場合、２つのゲートドライバ４１１、４１２はそれぞれ図２０、図２１に示した回路で実現することが出来る。図２０、図２１で示したゲートドライバ４１１、４１２はシフトレジスタ回路の出力をアンド回路と制御信号ＥＧＯまたはＥＧＥで波形整形する働きをする。ここで示した例では、画素マトリクスの左側に配置したゲートドライバで、奇数画素列の画素ＴＦＴを駆動し、右側に配置したゲートドライバで、偶数画素列の画素ＴＦＴを駆動しているが、これと逆の構成でも問題ない。
【００５４】
次に、本実施形態の液晶表示装置の動作を図面を参照して詳細に説明する。
【００５５】
本実施形態の液晶表示装置の動作は、上記で説明した第１の実施形態の液晶表示装置の動作とほぼ同じである。異なるのは左右に配置した２種のゲートドライバ４１１、４１２の駆動方法だけである。図２２は、画素マトリクスの左側に配置されたゲートドライバ４１１のタイミングチャートであり、図２３は右側に配置されたゲートドライバ４１２のタイミングチャートである。ゲートドライバはスタートパルスＧＳＴ、クロックＣＧ、／ＣＧとデコード信号ＥＧＯ、ＥＧＥで制御される。ここで、スタートパルスＧＳＴとクロックＣＧ、／ＣＧは２つのゲートドライバ４１１、４１２で共通に用いられるが、デコード信号ＥＧＯは左側のゲートドライバ４１１でのみ用いられ、ＥＧＥは右側のゲートドライバ４１２でのみ用いられる。これにより、左側のゲートドライバ４１１は奇数画素列の画素ＴＦＴのゲート端子に接続されたゲート線を駆動することになり、右側のゲートドライバ４１２は偶数画素列の画素ＴＦＴのゲート端子に接続されたゲート線を駆動することとなる。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、下記のような効果を得ることができる。
（１）ＤＡＣの誤差要因がＤＡＣの負荷となる２つのデータ線の負荷容量の容量差で決まり、ＴＦＴは単純なスイッチとして働くため、ＴＦＴの特性が変動した場合でも、出力誤差の原因とはならないため、特性変動の大きい多結晶シリコンＴＦＴを用いてもデータ線の負荷容量により影響を受けることなく高精度のＤＡ変換を行うことができる。
（２）本発明のＤＡＣは、シリアルに転送されてくるデジタルデータを順次変換するシリアルＤＡＣの構成を用いているため、ＤＡＣ部分は変換ビット数に依存せず、変化する部分はメモリと、ＳＰＣ回路だけである。そのため、入力する映像信号のビットを増加させても回路面積が増大することがない。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の液晶表示装置の構成を示すブロック図である。
【図２】図１中のシフトレジスタ１１の構成を示す回路図である。
【図３】図１中のメモリＭＥＭａ１〜ＭＥＭａ４、ＭＥＭｂ１〜ＭＥＭｂ４の構成を示す図である。
【図４】図１中のＰＳＣ（パラレル／シリアル変換回路）１２１〜１２８の構成を示す回路図である。
【図５】図１中のゲートドライバ４０１、４０２の構成を示す回路図である。
【図６】図１中のＳＤＡＣ１０１〜１０４の１回路分の等価回路を示す図である。
【図７】図６に示したＳＤＡＣの動作を説明するためのタイミングチャートである。
【図８】ＶＣＯＭ、ＶＨ、ＶＬと液晶画素に印加される映像信号の関係を示す図である。
【図９】データドライバ２０の構成要素であるシフトレジスタ１１の動作を示すタイミングチャートである。
【図１０】ＰＳＣ１２１〜１２８とＳＤＡＣ１０１〜１０４の動作を示したタイミングチャートである。
【図１１】図５に示したゲートドライバ４０１、４０２を画素マトリクスの左右に配置した構成における動作を示すタイミングチャートである。
【図１２】フレーム反転駆動を実現する際の電源線ＶＳのタイミングチャートである。
【図１３】ゲート線反転を実現する場合に奇数フレームの第ｎ、ｎ＋１行の信号を書き込む際の電源線ＶＳの変化を示すタイミングチャートである。
【図１４】ゲート線反転を実現する場合に偶数フレームの第ｎ、ｎ＋１行の信号を書き込む際の電源線ＶＳの変化を示すタイミングチャートである。
【図１５】データ線反転駆動を行う場合に奇数フレームの第ｎ、ｎ＋１行に映像信号を書き込む際の動作を示すタイミングチャートである。
【図１６】データ線反転駆動を行う場合に偶数フレームの第ｎ、ｎ＋１行に映像信号を書き込む際の動作を示すタイミングチャートである。
【図１７】ドット反転駆動を行う場合に奇数フレームの第ｎ、ｎ＋１行に映像信号を書き込む際の動作を示すタイミングチャートである。
【図１８】ドット反転駆動を行う場合に偶数フレームの第ｎ、ｎ＋１行に映像信号を書き込む際の動作を示すタイミングチャートである。
【図１９】本発明の第２の実施形態の液晶表示装置の構成を示すブロック図である。
【図２０】図１９中のゲートドライバ４１１の構成を示す回路図である。
【図２１】図１９中のゲートドライバ４１２の構成を示す回路図である。
【図２２】画素マトリクスの左側に配置されたゲートドライバ４１１の動作を示すタイミングチャートである。
【図２３】画素マトリクスの右側に配置されたゲートドライバ４１２の動作を示すタイミングチャートである。
【図２４】従来の液晶表示装置に備えられたＤＡＣ５０の構成を示すブロック図である。
【符号の説明】
１    アンド回路
２    インバータ
１０１〜１０４    シリアル  デジタル／アナログコンバータ（ＳＤＡＣ）
１１    シフトレジスタ
１２１〜１２８    パラレル／シリアル変換回路（ＰＳＣ）
２０    データドライバ
４０１、４０２    ゲートドライバ
４１１、４１２    ゲートドライバ
５０    デジタル／アナログコンバータ（ＤＡＣ）
ＣＳ１、ＣＳ２        負荷容量
ＭＥＭａ１〜ＭＥＭａ４    メモリ
ＭＥＭｂ１〜ＭＥＭｂ４    メモリ
ＳＷＤ、ＳＷＲ、ＳＷＧ、ＳＷＶ    スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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