(57)【特許請求の範囲】
【請求項１】
６００℃以下の低温プロセスで基板上に能動層形成用のＳｉ薄膜、ゲート絶縁膜、ゲート電極、ソース電極およびドレイン電極を形成して薄膜トランジスタを製造するようにした薄膜トランジスタの製造方法であって、上記基板上にＳｉＯ2 膜、ＳｉＮx 膜、ＳｉＯＮ膜またはこれらの積層膜からなるゲート絶縁膜を形成した後に酸化性雰囲気中において３００℃以上４００℃以下の温度で２０分間以上熱処理を行うことにより上記ゲート絶縁膜中の正電荷を中性化する工程を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
上記酸化性雰囲気は酸素を含む雰囲気であることを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
３００℃以上４００℃以下の温度で１時間以上上記熱処理を行うことを特徴とする請求項１または２記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、薄膜トランジスタ（ＴＦＴ）の製造方法に関する。
【０００２】
【従来の技術】
ＴＦＴは例えばアクティブ・マトリクス型の液晶ディスプレイにおける画素スイッチング素子などに用いられており、より高性能のものを得るべく研究開発が活発に行われている。近年、安価なガラス基板の使用を可能とすることなどを目的として、このＴＦＴの製造プロセスの低温化が進められている。
【０００３】
【発明が解決しようとする課題】
しかしながら、ｎチャネルＴＦＴを６００℃以下の低温プロセスで製造する場合には、低温では良質のゲート絶縁膜（ＳｉＯ２  ）  を作製するのが困難であることから、能動層（活性層）として不純物ドーピングを行っていない真性（ｉ型）の半導体薄膜を形成しているにもかかわらず、ＭＩＳダイオードのフラットバンド電圧が大きく負にずれて、本来ならばエンハンスメント型であるトランジスタ動作がディプリーション型になってしまうという不良が頻繁に発生する。また、ｐチャネルＴＦＴの場合には、しきい値電圧Ｖｔｈが負に大きくずれて、負のゲート電圧を印加してもターンオンしにくくなってしまうという不良が生じやすくなる。これらの不良はいずれも、ゲート絶縁膜中の欠陥や不純物に起因する正電荷が原因であると考えられるが、通常行われている水素化などの処理法では解決されていない。
【０００４】
従って、この発明の目的は、ゲート絶縁膜中の欠陥や不純物に起因する正電荷を中性化することにより、ｎチャネルＴＦＴの意図しないディプリーション型化による不良やｐチャネルＴＦＴのしきい値電圧Ｖｔｈが負に大きくずれる不良を防止することができる薄膜トランジスタの製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
すでに述べたように、低温プロセスで製造した場合にｎチャネルＴＦＴがディプリーション型化する不良やｐチャネルＴＦＴのしきい値電圧Ｖｔｈが負に大きくずれる不良はいずれも、ゲート絶縁膜中の欠陥や不純物に起因する正電荷によるものと考えられる。この不良の原因はｎチャネルＴＦＴおよびｐチャネルＴＦＴとも同じであるので、以下においてはｎチャネルＴＦＴについて説明する。
【０００６】
ゲート絶縁膜中の正電荷は、イオン化しやすいＮａなどのアルカリ金属その他の不純物が陽イオンとなったもの、水素原子あるいは水素分子がＨ＋  やＨ２  ＋  として働くもの、ＳｉＯ２  中の電気陰性度の高い酸素原子が欠落してそれによる空孔ＶＯ＋  が正に弱帯電して安定化するために生ずるものなどであることが一般的に知られている。
【０００７】
本発明者は、酸化性の強い酸素原子が固体中で負に帯電して安定化しやすい性質を持つことに注目し、その性質を利用することにより、ＴＦＴのチャネル部に正電圧を印加する原因となっている上記のＳｉＯ２  中の正電荷を中性化（不動態化）させる反応を引き起こすことができることを見出した。すなわち、模式的には
２Ｎａ＋  ＋Ｏ−  →Ｎａ２  Ｏ                        （１）
Ｈ２  ＋  ＋Ｏ−  →Ｈ２  Ｏ                            （２）
ＶＯ＋  （ＳｉＯ）＋Ｏ−  →ＳｉＯ２                  （３）
などと書かれる反応を引き起こすことによって、ゲート絶縁膜中の正電荷を中性化することができる。これによって、ＭＩＳダイオードのフラットバンド電圧は０Ｖに近づき、ｎチャネルＴＦＴの動作はディプリーション型からエンハンスメント型に変わってゆく。
【０００８】
特に、（３）式のように酸素空孔ＶＯ＋  に対する作用である場合は、明らかにゲート絶縁膜の膜質改善効果があり、これが素子特性改善につながる。
【０００９】
ゲート絶縁膜中の正電荷の中性化に酸化性雰囲気が効果的であることは、次の実験結果からも明らかである。すなわち、図１４は製造直後のｎチャネルＴＦＴのドレイン電流（ＩＤ  ）−ゲート電圧（ＶＧ  ）特性の測定結果を示し、図１５はこのｎチャネルＴＦＴに対して真空中において３００℃で１時間アニールを行った後のＩＤ  −ＶＧ  特性の測定結果を示し、図１６はその後にさらに３００℃で１時間水素プラズマ処理を行った後のＩＤ  −ＶＧ  特性の測定結果を示す。ただし、これらのＩＤ  −ＶＧ  特性の測定に当たってはドレイン電圧ＶＤ  ＝５Ｖとした（以下同様）。また、このｎチャネルＴＦＴの能動層は多結晶Ｓｉ薄膜により形成した。図１４に示すように、アニールを行う前のｎチャネルＴＦＴはディプリーション型であるが、図１５からわかるように、このディプリーション型特性の改善は真空中アニールではあまり効果がない。また、図１６からわかるように、水素の還元性雰囲気中アニールではかえってディプリーション型化の度合いが大きくなってしまう。
【００１０】
以上のようなゲート絶縁膜中の正電荷の中性化の効果は、酸素の代わりに、やはり酸化性が高いオゾン、さらにはフッ素のようなハロゲンガスを用いても得ることができる。また、ゲート絶縁膜がＳｉＯ２  膜である場合ばかりでなく、ゲート絶縁膜が例えばＳｉＮｘ  膜やＳｉＯＮ膜、さらにはこれらの積層膜超格子であっても、同様の効果を得ることができる。
【００１１】
この発明は、本発明者による上記検討に基づいて案出されたものである。
【００１２】
すなわち、上記目的を達成するために、この発明の第１の発明は、６００℃以下の低温プロセスで基板（１）上に能動層形成用のＳｉ薄膜（２）、ゲート絶縁膜（６）、ゲート電極（７）、ソース電極（８）およびドレイン電極（９）を形成して薄膜トランジスタを製造するようにした薄膜トランジスタの製造方法であって、基板（１）上にＳｉＯ2 膜、ＳｉＮx 膜、ＳｉＯＮ膜またはこれらの積層膜からなるゲート絶縁膜（６）を形成した後に酸化性雰囲気中において３００℃以上４００℃以下の温度で２０分間以上熱処理を行うことによりゲート絶縁膜（６）中の正電荷を中性化する工程を含むことを特徴とするものである。
【００１３】
この発明の第２の発明による薄膜トランジスタの製造方法は、この発明の第１の発明による薄膜トランジスタの製造方法において、酸化性雰囲気は酸素を含む雰囲気であることを特徴とするものである。
【００１５】
この発明の第３の発明による薄膜トランジスタの製造方法は、この発明の第１または第２の発明による薄膜トランジスタの製造方法において、３００℃以上４００℃以下の温度で１時間以上熱処理を行うことを特徴とするものである。
【００１７】
【作用】
この発明の第１の発明による薄膜トランジスタの製造方法によれば、基板（１）上にＳｉＯ2 膜、ＳｉＮx 膜、ＳｉＯＮ膜またはこれらの積層膜からなるゲート絶縁膜（６）を形成した後に酸化性雰囲気中において３００℃以上４００℃以下の温度で２０分間以上熱処理を行うことによりゲート絶縁膜（６）中の正電荷を中性化する工程を含むことによって、ｎチャネルＴＦＴの意図しないディプリーション型化による不良やｐチャネルＴＦＴのしきい値電圧Ｖthが負に大きくずれる不良を防止することができる。また、このようにｎチャネルＴＦＴおよびｐチャネルＴＦＴの動作が一挙に改善されることにより、ＣＭＯＳ回路を容易に作製することができる。
【００１８】
この発明の第２の発明による薄膜トランジスタの製造方法によれば、酸化性雰囲気が高い酸化性を有する酸素を含む雰囲気であることにより、ゲート絶縁膜中の正電荷の中性化を効果的に行うことができ、これによってｎチャネルＴＦＴの意図しないディプリーション型化による不良やｐチャネルＴＦＴのしきい値電圧Ｖｔｈが負に大きくずれる不良を有効に防止することができる。
【００２０】
この発明の第３の発明による薄膜トランジスタの製造方法によれば、上記熱処理を３００℃以上４００℃以下の温度で１時間以上行うことにより、ゲート絶縁膜中の正電荷の中性化を効果的に行うことができ、これによってｎチャネルＴＦＴの意図しないディプリーション型化による不良やｐチャネルＴＦＴのしきい値電圧Ｖthが負に大きくずれる不良を有効に防止することができる。
【００２２】
【実施例】
以下、この発明の実施例について図面を参照しながら説明する。
【００２３】
図１はこの発明の第１実施例によるｎチャネルＴＦＴの製造方法を示す。
【００２４】
この第１実施例においては、まず、図１Ａに示すように、例えばガラス基板のような基板１上に能動層形成用のｉ型のＳｉ薄膜２を例えば熱ＣＶＤ法やプラズマＣＶＤ法により形成した後、このｉ型のＳｉ薄膜２にｎ型不純物を選択的にドーピングしてｉ型領域２ａおよびｎ＋  型領域２ｂを形成する。ここで、Ｓｉ薄膜２は、多結晶Ｓｉ薄膜や水素化アモルファスＳｉ（ａ−Ｓｉ：Ｈ）薄膜などである。
【００２５】
次に、図１Ｂに示すように、Ｓｉ薄膜２を所定形状にパターニングしてアイランド化する。図１Ｂ中、符号３はｉ型のＳｉ薄膜から成る能動層、４、５はｎ＋  型のソース領域およびドレイン領域を示す。この後、例えば熱ＣＶＤ法やプラズマＣＶＤ法により６００℃以下の低温で例えばＳｉＯ２  膜から成るゲート絶縁膜６を全面に形成する。
【００２６】
次に、図１Ｃに示すように、ゲート絶縁膜６の所定部分をエッチング除去してコンタクトホールＣ１  、Ｃ２  を形成した後、ゲート絶縁膜６上にゲート電極７を形成するとともに、コンタクトホールＣ１  、Ｃ２  を通じてそれぞれソース領域４およびドレイン領域５にコンタクトするソース電極８およびドレイン電極９を形成する。
【００２７】
次に、図１Ｄに示すように、必要に応じて基板加熱を行いながら、酸素雰囲気中において１０秒間以上アニールを行う。この酸素雰囲気中アニールによってゲート絶縁膜６中の正電荷が中性化され、後に詳述するような種々の効果が得られる。
【００２８】
次に、図１Ｅに示すように、例えば熱ＣＶＤ法やプラズマＣＶＤ法により６００℃以下の低温で例えばＳｉＮｘ  膜から成る層間絶縁膜１０を全面に形成した後、配線コンタクトのためのコンタクトホールの形成を経て配線（図示せず）を形成し、目的とするｎチャネルＴＦＴを完成させる。
【００２９】
上述の酸素雰囲気中アニールは、具体的には、酸素分圧が約２×１０４  Ｐａである大気中で行ってもよいし、試料を入れたチャンバーに例えば１０５  Ｐａ以下の圧力に酸素を充填して行ってもよい。さらには、例えば１０ｃｃｍから１０ｌｍ程度の流量の酸素気流に試料を加熱しながら曝すことによりアニールを行ってもよい。
【００３０】
また、上述の酸素雰囲気中アニールの際の基板加熱の方法は問わないが、例えば、基板サセプターを抵抗型ヒーターで加熱しておく伝導型加熱でもよいし、基板やサセプターが高誘電率材料から成るものであれば高周波誘導加熱でもよい。さらには、ＩＲ（赤外線）ランプなどを用いる輻射型加熱でもよい。
【００３１】
さらに、上述の酸素雰囲気中アニールの際の基板の加熱温度については、例えば酸素雰囲気が大気である場合、室温（約２０℃）においても酸化効果はある。この室温での酸化効果は実験的に確認されている。すなわち、図２はこの第１実施例において電極形成まで行った直後のｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示し、図３はこのｎチャネルＴＦＴに対して大気中において室温で２６日間エージングを行った後のＩＤ  −ＶＧ  特性の測定結果の一例を示す。ただし、このｎチャネルＴＦＴの能動層３は多結晶Ｓｉ薄膜により形成した。図２および図３を比較すればわかるように、電極形成直後のｎチャネルＴＦＴはディプリーション型であったが、大気中において室温で２６日間エージングを行った後には、ディプリーション型からエンハンスメント型に改善されている。すなわち、大気中に約１ヶ月間放置するだけで、ｎチャネルＴＦＴをディプリーション型からエンハンスメント型に改善することができる。
【００３２】
このように、上述の酸素雰囲気中アニールは室温で行っても酸化効果を得ることができるが、実際には短時間で酸化効果を得るのが望ましい。より短時間でこの酸化効果を得るためには、アニールを６００℃を越えない範囲内の高温で行うのがよい。ただし、一般に４００℃以上の温度では、能動層３として用いられているＳｉ薄膜、例えばａ−Ｓｉ：Ｈ薄膜や多結晶Ｓｉ薄膜における未結合手（いわゆるダングリング・ボンド）を終端している水素原子の脱離が起こり、素子特性上支障をきたすおそれがある。この場合、再び水素化を行うことにより特性を回復させることができるが、その分だけ工程は増すことになる。従って、このような場合には、アニール温度は４００℃以下とするのが好ましい。
【００３３】
図４はこの第１実施例において電極形成まで行った、図２および図３にＩＤ  −ＶＧ  特性を示したものとは別のｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示し、図５はこのｎチャネルＴＦＴに対して大気中において３００℃で２０分間アニールを行った後のＩＤ  −ＶＧ  特性の測定結果の一例を示す。図４および図５を比較すればわかるように、大気中において３００℃で２０分間アニールを行った後には、電極形成直後と比較してオフ電圧が０Ｖに近づくのみならず、オフ電流の低下、オン電流の増大、さらにはキャリア移動度の増大も起きる。さらに、いわゆるサブスレッショルド・スイング（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ）値も低下しており、これよりゲート絶縁膜６と能動層３との界面、すなわちＳｉＯ２  ／Ｓｉ界面における界面凖位密度が低下しており、ＳｉＯ２  ／Ｓｉ界面特性が向上していることがわかる。これは、ＴＦＴ集積回路の高速動作化にも寄与するものである。また、上述の酸素雰囲気中アニールは、ディプリーション型化の度合いがあまり大きくないｎチャネルＴＦＴに対しては、しきい値電圧Ｖｔｈの低下の効果もある。さらにまた、図４および図５を比較すればわかるように、ゲートのリーク電流ＩＧ  の抑制効果もあり、明らかにこの酸素雰囲気中アニールによるゲート絶縁膜６の改質効果が認められており、膜質は向上している。このため、素子の高耐圧化および特性の安定化を図ることができ、ホットエレクトロンによる劣化の抑制効果も得ることができる。
【００３４】
図６および図７はこの第１実施例において電極形成まで行った後に大気中において３００℃でそれぞれ１時間および２時間アニールを行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示す。図６および図７を例えば図４と比較すればわかるように、サブスレッショルド・スイング値、オフ電流およびしきい値電圧Ｖｔｈとも低下している。しきい値電圧Ｖｔｈについては、アニールを行う前には５．７５Ｖであったものが、４．７２Ｖに低下した。また、ゲート電圧ＶＧ  ＝１５Ｖでのドレイン電流ＩＤ  は、アニールを行う前には０．９８３ｍＡであったものが、アニールを行った後には１．３５ｍＡに増大した。この結果、電子の移動度μは、アニールを行う前には１０３ｃｍ２  ／Ｖ・ｓであったものが、アニールを行った後には１２８ｃｍ２  ／Ｖ・ｓに増大した。これらの測定結果から、ゲート絶縁膜６を形成した後の酸素雰囲気中アニールにより、ゲート絶縁膜６と能動層３との界面、すなわちＳｉＯ２  ／Ｓｉ界面の界面特性の向上を図ることができることがわかる。
【００３５】
図８および図９は同一ウエハー内の互いに異なる三つの場所における三つのｎチャネルＴＦＴについてのＩＤ  −ＶＧ  特性の測定結果の一例を示し、図８はこの第１実施例において電極形成まで行った直後の測定結果、図９はこれらのｎチャネルＴＦＴに対して大気中において３００℃で２０分間アニールを行った後の測定結果である。図８および図９を比較すればわかるように、酸素雰囲気中アニールを行う前には、ゲート絶縁膜６を低温で形成したことによるＳｉＯ２  中の欠陥や不純物の不均一分布のためにウエハー内で素子特性のばらつきがあるが、大気中において３００℃で２０分間アニールを行った後には、ＳｉＯ２  中の欠陥の低減によってウエハー内での素子特性のばらつきが低減されている。これはＴＦＴの集積化を容易にする効果をもたらす。
【００３６】
以上のように、この第１実施例によれば、ゲート絶縁膜６を形成した後に酸素雰囲気中においてアニールを行っているので、ゲート絶縁膜６中の欠陥や不純物に起因する正電荷を中性化することができ、これによって負側に寄ったフラットバンド電圧を０Ｖに近づけ、ディプリーション型化したｎチャネルＴＦＴの動作をエンハンスメント型に改善することができる。また、ゲート絶縁膜６中に不均一に存在する欠陥や不純物に起因する正電荷の中性化により、ウエハー内の素子特性のばらつきを小さくすることができ、それによってＴＦＴの集積化を容易に行うことができる。さらに、ゲート絶縁膜６と能動層３との界面の界面特性の向上により、サブスレッショルド・スイング値の低下、オン電流の増大、オフ電流の低下およびしきい値電圧Ｖｔｈの低下を図ることができ、ＴＦＴ集積回路の高速動作化を図ることができる。また、ゲート絶縁膜６の改質により絶縁特性が向上することから、ゲートのリーク電流ＩＧ  の低下、素子の高耐圧化、ホットエレクトロンによる素子の劣化を防止することができ、ＴＦＴの長寿命化および長期信頼性の向上を図ることができる。さらにまた、酸素雰囲気中アニール自体には、必ずしも真空装置を必要とせず、従って短時間で大量処理が可能である。
【００３７】
次に、この発明の第２実施例によるｎチャネルＴＦＴの製造方法について説明する。
【００３８】
この第２実施例によるｎチャネルＴＦＴの製造方法は、ゲート絶縁膜６を形成した後に行うアニールの雰囲気としてオゾン雰囲気を用いることを除いて、上述の第１実施例によるｎチャネルＴＦＴの製造方法と同様である。
【００３９】
このオゾン雰囲気中アニールは、具体的には、試料を入れたチャンバーに例えば１０５  Ｐａ以下の圧力にオゾンガスを充填して行ってもよいし、例えば１０ｃｃｍから１０ｌｍ程度の流量のオゾン気流に試料を加熱しながら曝すことにより行ってもよい。また、基板の加熱温度や基板加熱の方法は、上述の第１実施例と同様である。
【００４０】
図１０はこの第２実施例において電極形成まで行った直後のｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示し、図１１はこのｎチャネルＴＦＴに対してオゾン雰囲気中において３００℃で１時間アニールを行った後のＩＤ  −ＶＧ  特性の測定結果の一例を示す。図１０および図１１を比較すればわかるように、オゾン雰囲気中において３００℃で１時間アニールを行った後には、オフ電圧が０Ｖに近づくのみならず、オフ電流の低下も起きている。また、オン電流の増大やキャリア移動度の増大も起きる。さらに、サブスレッショルド・スイング値も低下し、これよりゲート絶縁膜６と能動層３との界面、すなわちＳｉＯ２  ／Ｓｉ界面における界面凖位密度が低下しており、ＳｉＯ２  ／Ｓｉ界面特性が向上していることがわかる。これは、ＴＦＴ集積回路の高速動作化にも寄与するものである。また、上述のオゾン雰囲気中アニールは、ディプリーション型化の度合いがあまり大きくないｎチャネルＴＦＴに対しては、しきい値電圧Ｖｔｈの低下の効果もある。
【００４１】
図１２および図１３は同一ウエハー内の互いに異なる三つの場所における三つのｎチャネルＴＦＴについてのＩＤ  −ＶＧ  特性の測定結果の一例を示し、図１２はこの第２実施例において電極形成まで行った直後の測定結果、図１３はこれらのｎチャネルＴＦＴに対してオゾン雰囲気中において３００℃で１時間アニールを行った後の測定結果である。図１２および図１３を比較すればわかるように、電極形成直後では、ゲート絶縁膜６を低温で形成したことによるＳｉＯ２  中の欠陥や不純物の不均一分布のためにウエハー内で素子特性のばらつきがあるが、オゾン雰囲気中において３００℃で１時間アニールを行った後には、ＳｉＯ２  中の欠陥の低減によってウエハー内での素子特性のばらつきが低減されている。
【００４２】
以上のように、この第２実施例によれば、ゲート絶縁膜６を形成した後にオゾン雰囲気中においてアニールを行っているので、ゲート絶縁膜６中の欠陥や不純物に起因する正電荷を中性化することができる。そして、これによって、第１実施例と同様に、ディプリーション型化したｎチャネルＴＦＴの動作のエンハンスメント型への改善やｎチャネルＴＦＴの高性能化などを図ることができる。
【００４３】
以上、この発明の実施例につき具体的に説明したが、この発明は、上述の実施例に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００４４】
例えば、上述の第１実施例および第２実施例においては、ゲート電極７、ソース電極８およびドレイン電極９を形成した後に酸素雰囲気中アニールまたはオゾン雰囲気中アニールを行っているが、例えば、ゲート電極形成プロセスがゲート絶縁膜６の膜質に影響を及ぼさなければ、ゲート絶縁膜６の形成後にこの酸素雰囲気中アニールまたはオゾン雰囲気中アニールを行い、その後にゲート電極７の形成を行うようにしてもよい。しかしながら、例えばゲート電極７の材料としてＡ１を用いる場合には、Ａ１の還元作用のためにゲート絶縁膜６に酸素空孔が生成されやすくなり、ディプリーション型化してしまうことがあることから、ゲート電極形成前にこの酸素雰囲気中アニールまたはオゾン雰囲気中アニールを行っても、ゲート絶縁膜６中の正電荷の中性化の効果は少ない。従って、このような場合には、ゲート電極形成後に酸素雰囲気中アニールまたはオゾン雰囲気中アニールを行うのがよい。
【００４５】
また、層間絶縁膜１０が、これを通してゲート絶縁膜６に対して酸素雰囲気やオゾン雰囲気による酸化効果があるものであれば、層間絶縁膜１０の形成後に酸素雰囲気中アニールまたはオゾン雰囲気中アニールを行うようにしてもよい。
【００４６】
また、ゲート電極７を形成した後にこのゲート電極７をマスクとしてＳｉ薄膜中に不純物をイオン注入することなどによってソース領域４およびドレイン領域５を形成するセルフアラインプロセスを用いることもできるが、この場合には、イオン注入後にこの酸素雰囲気中アニールまたはオゾン雰囲気中アニールを行うようにしてもよい。
【００４７】
さらに、上述の第１実施例および第２実施例においては、基板１から見て能動層の上側にゲート電極７があるトップゲート型のｎチャネルＴＦＴを製造する場合について説明したが、基板から見たゲート電極と能動層との上下関係が逆になったボトムゲート型のｎチャネルＴＦＴを製造する場合にもこの発明を適用することが可能である。この場合には、例えば、ゲート絶縁膜形成後、能動層形成前に酸素雰囲気中アニールまたはオゾン雰囲気中アニールを行うようにする。
【００４８】
また、この発明は、ｎチャネルＴＦＴばかりでなく、ｐチャネルＴＦＴを製造する場合にも適用することが可能である。また、この発明は、例えば、いわゆるスタックト型ＣＭＯＳスタティックＲＡＭのＣＭＯＳ型メモリセルにおいて負荷素子として用いられるｐチャネルＴＦＴの製造に適用することも可能である。さらに、この発明は、バルク半導体を用いたＭＩＳＦＥＴの製造に適用することも可能である。
【００４９】
また、上述の第１実施例および第２実施例においては、Ｓｉ薄膜を能動層として用いたＴＦＴを製造する場合について説明したが、能動層としては、Ｇｅ薄膜やＳｉＧｅ化合物薄膜やＳｉＧｅ系超格子薄膜などを用いてもよい。また、これらの薄膜は、単結晶状態、多結晶状態、アモルファス状態のいずれであってもよい。
【００５０】
さらに、ゲート絶縁膜６としては、ＳｉＯ２  膜以外に、ＳｉＮｘ  膜やＳｉＯＮ膜やこれらの積層膜超格子薄膜を用いてもよい。
【００５１】
【発明の効果】
以上述べたように、この発明によれば、基板上にＳｉＯ2 膜、ＳｉＮx 膜、ＳｉＯＮ膜またはこれらの積層膜からなるゲート絶縁膜を形成した後に酸化性雰囲気中において３００℃以上４００℃以下の温度で２０分間以上熱処理を行うことによりゲート絶縁膜中の正電荷を中性化する工程を含むことによって、ｎチャネルＴＦＴの意図しないディプリーション型化による不良やｐチャネルＴＦＴのしきい値電圧Ｖthが負に大きくずれる不良を防止することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例によるｎチャネルＴＦＴの製造方法を説明するための断面図である。
【図２】この発明の第１実施例において電極形成まで行った直後のｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図３】この発明の第１実施例において電極形成まで行った後に大気中において室温で２６日間エージングを行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図４】この発明の第１実施例において電極形成まで行った直後のｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図５】この発明の第１実施例において電極形成まで行った後に大気中において３００℃で２０分間アニールを行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図６】この発明の第１実施例において電極形成まで行った後に大気中において３００℃で１時間アニールを行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図７】この発明の第１実施例において電極形成まで行った後に大気中において３００℃で２時間アニールを行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図８】この発明の第１実施例において電極形成まで行った直後のｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定を同一ウエハー内の互いに異なる三つの場所の三つのｎチャネルＴＦＴについて行った結果の一例を示すグラフである。
【図９】この発明の第１実施例において電極形成まで行った後に大気中において３００℃で２０分間アニールを行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定を同一ウエハー内の互いに異なる三つの場所の三つのｎチャネルＴＦＴについて行った結果の一例を示すグラフである。
【図１０】この発明の第２実施例において電極形成まで行った直後のｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図１１】この発明の第２実施例において電極形成まで行った後にオゾン雰囲気中において３００℃で１時間アニールを行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図１２】この発明の第２実施例において電極形成まで行った直後のｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定を同一ウエハー内の互いに異なる三つの場所の三つのｎチャネルＴＦＴについて行った結果の一例を示すグラフである。
【図１３】この発明の第２実施例において電極形成まで行った後にオゾン雰囲気中において３００℃で１時間アニールを行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定を同一ウエハー内の互いに異なる三つの場所のｎチャネルＴＦＴについて行った結果の一例を示すグラフである。
【図１４】従来の製造方法による製造直後のｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図１５】従来の製造方法による製造直後に真空中において３００℃で１時間アニールを行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【図１６】従来の製造方法による製造後に真空中において３００℃で１時間アニールを行い、さらに３００℃で１時間水素プラズマ処理を行ったｎチャネルＴＦＴのＩＤ  −ＶＧ  特性の測定結果の一例を示すグラフである。
【符号の説明】
１  基板
２  Ｓｉ薄膜
３  能動層
４  ソース領域
５  ドレイン領域
６  ゲート絶縁膜
７  ゲート電極
１０  層間絶縁膜
【図１】
0003598121.tif 000002
【図２】
0003598121.tif 000003
【図３】
0003598121.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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