(57)【特許請求の範囲】
【請求項１】
入力信号線が第１のＮチャネル型エンハンスメントＭＯＳトランジスタのドレインに接続され、前記第１のＮチャネル型ＭＯＳトランジスタのソースが第２のＮチャネル型エンハンスメントＭＯＳトランジスタのドレインに接続され、前記第２のＮチャネル型エンハンスメントＭＯＳトランジスタのソースが接地電圧源に接続され、前記第２Ｎチャネル型エンハンスメントＭＯＳトランジスタのゲートが接地電圧源の電圧に接続され、前記入力信号線が負の電圧であるとき、前記第１のＮチャネル型エンハンスメントＭＯＳトランジスタのゲートが負の電圧になることを特徴とする入力保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力保護回路及び出力バッファ回路に関するものである。
【０００２】
【従来の技術】
近年半導体集積回路装置の発展は目覚ましく、その集積回路装置の入力保護回路及び出力バッファ回路はサージなどの外部からの異常信号から集積回路装置を保護するための重要な回路部である。
【０００３】
まず、従来の入力保護回路について、従来例を示す図１１を参照しながら説明する。
【０００４】
この入力保護回路は、入力信号線Ｉ１１がＮチャンネル型ＭＯＳトランジスタ（ＮＭＯＳＴ）Ｑｎ１１１のドレインに接続され、ＮＭＯＳＴＱｎ１１１のゲートは抵抗Ｒ１１１を介して接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ１１１のソースは接地電圧源ＶＳＳに接続された構成である。
【０００５】
この入力保護回路の入力信号線Ｉ１１に、サージなど、外部から異常高電圧の信号が入力されると、ＮＭＯＳＴＱｎ１１１のドレインに高電圧がかかり、ＮＭＯＳＴＱｎ１１１のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ１１１のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ１１１のソースに電流が流れることによって、この入力信号線Ｉ１１が接続された内部回路を保護する。
【０００６】
次に、従来の出力バッファ回路について、図１２の従来例を示す図を参照しながら説明する。
【０００７】
この出力バッファ回路は、ノードＮ１２１を出力とする否定回路に制御信号線Ａ１２から信号が入力され、ノードＮ１２２を出力とする論理積の否定回路にノードＮ１２１と制御信号線Ｂ１２から信号が入力され、ノードＮ１２３を出力とする否定回路にノードＮ１２２の信号が入力される。そして、ノードＮ１２４を出力とする論理積の否定回路に制御信号線Ａ１２と制御信号線Ｂ１２が接続され、ノードＮ１２５を出力とする否定回路にノードＮ１２４の信号が入力される。そして、ＮＭＯＳＴＱｎ１２１のゲートにノードＮ１２３の信号が入力され、ＮＭＯＳＴＱｎ１２１のソースが接地電圧源ＶＳＳに接続されて、ＮＭＯＳＴＱｎ１２１のドレインが出力信号線Ｏ１２に接続される。さらにＮＭＯＳＴＱｎ１２２のゲートにノードＮ１２５の信号が入力され、ＮＭＯＳＴＱｎ１２２のドレインが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ１２２のソースが出力信号線Ｏ１２に接続された構成である。
【０００８】
この出力バッファ回路の出力信号線Ｏ１２に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ１２１のドレイン及びＮＭＯＳＴＱｎ１２２のソースに高電圧がかかり、ＮＭＯＳＴＱｎ１２１のゲート及びＮＭＯＳＴＱｎ１２２のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ１２１のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ１２１のソースに、及びＮＭＯＳＴＱｎ１２２のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ１２２のドレインに電流が流れることによって、この出力信号線Ｏ１２が接続された内部回路を保護する。
【０００９】
この出力バッファ回路の動作について簡単に説明すると、制御信号線Ａ１２の信号が出力信号レベル制御信号で、制御信号線Ｂ１２の信号が出力信号制御信号である。制御信号線Ｂ１２の信号の論理電圧が“Ｌ”であるときは、ノードＮ１２３及びノードＮ１２５の信号の論理電圧が“Ｌ”となり、ＮＭＯＳＴＱｎ１２１及びＮＭＯＳＴＱｎ１２２は共にオフで、出力信号線Ｏ１２はハイインピーダンス状態となる。制御信号線Ｂ１２の信号の論理電圧が“Ｈ”であるときは、出力信号線Ｏ１２は出力状態で、制御信号線Ａ１２の信号の論理電圧が“Ｌ”であるときは、ノードＮ１２３の信号の論理電圧が“Ｈ”でノードＮ１２５の信号の論理電圧が“Ｌ”となり、出力信号線Ｏ１２の信号は論理電圧“Ｌ”の出力状態となる。制御信号線Ａ１２の信号の論理電圧が“Ｈ”であるときは、ノードＮ１２３の信号の論理電圧が“Ｌ”でノードＮ１２５の信号の論理電圧が“Ｈ”となり、出力信号線Ｏ１２の信号は論理電圧“Ｈ”の出力状態となる。
【００１０】
【発明が解決しようとする課題】
前記従来の入力保護回路では、外部から与えられる入力信号の電位レベルが接地電圧源の電圧より低いときに、例えば図１１の入力保護回路の場合では、ＮＭＯＳＴＱｎ１１１のソースである接地電圧源ＶＳＳからＮＭＯＳＴＱｎ１１１のドレインである入力信号線Ｉ１１に電流が流れる。このとき、ＮＭＯＳＴＱｎ１１１に基板電圧が与えられていると、基板電流が流れ基板電圧が浅くなる。このため、集積回路装置の動作や特性に影響を与えるものとなる。前記従来の出力バッファ回路の場合も同様で、外部から与えられる出力信号の電位レベルが接地電圧源の電圧より低いときに、図１２の出力バッファ回路では、ＮＭＯＳＴＱｎ１２１のソースである接地電圧源ＶＳＳからＮＭＯＳＴＱｎ１２１のドレインである出力信号線Ｏ１２に電流が流れる。また、ＮＭＯＳＴＱｎ１２２のドレインである電源電圧源ＶＣＣからＮＭＯＳＴＱｎ１２２のソースである出力信号線Ｏ１２に電流が流れる。このとき、ＮＭＯＳＴＱｎ１２１，ＮＭＯＳＴＱｎ１２２に基板電圧が与えられていると、基板電流が流れ基板電圧が浅くなり消費電流も多くなる。このため、集積回路装置の動作や特性に影響を与えるものとなる。また、この回路例の場合では、論理電圧“Ｌ”を出力するＮＭＯＳＴＱｎ１２１のドレインと論理電圧“Ｈ”を出力するＮＭＯＳＴＱｎ１２２のソースとが共に出力信号線Ｏ１２に接続されているため、出力容量が大きくなるという問題点があった。
【００１１】
【課題を解決するための手段】
本発明の入力保護回路は、入力信号線がＮＭＯＳＴのドレインに接続され、前記ＮＭＯＳＴのソースが接地電圧源に接続され、前記ＮＭＯＳＴのゲートが接地電圧源の電圧より低い電圧源に接続された構成とする。
【００１２】
本発明の入力保護回路は、入力信号線が第１のＮＭＯＳＴのドレインに接続され、前記第１のＮＭＯＳＴのソースが第２のＮＭＯＳＴのドレインに接続され、前記第２のＮＭＯＳＴのソースが接地電圧源に接続され、前記第１のＮＭＯＳＴのゲートが前記接地電圧源の電圧より低い電圧源に接続され、前記第２のＮＭＯＳＴのゲートが前記接地電圧源に接続された構成とする。
【００１３】
本発明の入力保護回路は、入力信号線が第１のＮＭＯＳＴのドレインとゲートとに接続され、前記第１のＮＭＯＳＴのソースが第２のＮＭＯＳＴのドレインに接続され、前記第２のＮＭＯＳＴのソースが接地電圧源に接続され、前記第２のＮＭＯＳＴのゲートが前記接地電圧源に接続された構成とする。
【００１４】
本発明の出力バッファ回路は、第１のＮＭＯＳＴのゲートとソースとが出力信号線に接続され、前記第１のＮＭＯＳＴのドレインが第２のＮＭＯＳＴのソースに接続され、前記第２のＮＭＯＳＴのドレインが電源電圧源に接続された構成とする。
【００１５】
本発明の出力バッファ回路は、ＮＭＯＳＴのソースまたはドレインが出力信号線に接続され、前記ＮＭＯＳＴのゲートに入力される、論理電圧“Ｌ”の信号が接地電圧源の電圧より低い電圧に保持された構成とする。
【００１６】
本発明の出力バッファ回路は、第１のＮＭＯＳＴのドレインまたはソースが出力信号線に接続され、前記第１のＮＭＯＳＴのゲートへの入力信号線が第２のＮＭＯＳＴのソースまたはドレインに接続され、前記第２のＮＭＯＳＴのドレインまたはソースが出力信号線に接続され、前記第２のＮＭＯＳＴのゲートが接地電圧源に接続された構成とする。
【００１７】
本発明の出力バッファ回路は、第１のＮＭＯＳＴのドレインが出力信号線に接続され、前記第１のＮＭＯＳＴのゲートへの入力信号線が第２のＮＭＯＳＴのソースに接続され、前記第２のＮＭＯＳＴのドレインが出力信号線に接続され、前記第２のＮＭＯＳＴのゲートが前記出力信号線の信号とは逆相の信号線に接続された構成とする。
【００１８】
本発明の出力バッファ回路は、第１のＮＭＯＳＴのドレインが出力信号線に接続され、前記第１のＮＭＯＳＴのソースが第２のＮＭＯＳＴのドレインおよび第３のＮＭＯＳＴのソースに接続され、前記第２のＮＭＯＳＴのソースが接地電圧源に接続され、前記第３のＮＭＯＳＴのドレインが正電圧電源に接続された構成とする。
【００１９】
【発明の実施の形態】
このような構成の入力保護回路及び出力バッファ回路とすることにより、外部から与えられる入力信号及び出力信号の電位レベルが接地電圧より低いときでも、基板電圧が浅くなることもなく、消費電流も少なく、集積回路装置の動作や特性も安定する。また、出力容量が小さな出力バッファ回路となる。
【００２０】
【実施例】
まず、本発明の第１の実施例の入力保護回路を、図１を参照しながら、説明する。
【００２１】
この入力保護回路１は、入力信号線Ｉ１がＮＭＯＳＴＱｎ１１のドレインに接続され、ＮＭＯＳＴＱｎ１１のゲートは抵抗Ｒ１１を介してノードＶ１１に接続され、ＮＭＯＳＴＱｎ１１のソースは接地電圧源ＶＳＳに接続された構成である。ここで、ノードＶ１１は接地電圧源ＶＳＳより低い電位の定電圧源に接続されたノードである。
【００２２】
この入力保護回路の入力信号線Ｉ１に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ１１のドレインにその高電圧がかかり、ＮＭＯＳＴＱｎ１１のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ１１のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ１１のソースに電流が流れることによって、この入力信号線に接続されている内部回路を保護する。
【００２３】
この入力保護回路の特徴としては、入力信号線Ｉ１が接地電圧源ＶＳＳより低い電位であっても、入力信号線Ｉ１の電位よりもノードＶ１１の電位の方が低ければ、ＮＭＯＳＴＱｎ１１のソースである接地電圧源ＶＳＳからＮＭＯＳＴＱｎ１１のドレインである入力信号線Ｉ１には電流が流れず、よってＮＭＯＳＴＱｎ１１に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くなることもなく、消費電流も少ない。
【００２４】
次に、本発明の第２の実施例の入力保護回路を、図２を参照しながら、説明する。
【００２５】
この入力保護回路１は、入力信号線Ｉ２がＮＭＯＳＴＱｎ２１のドレインに接続され、ＮＭＯＳＴＱｎ２１のゲートは抵抗Ｒ２１を介してノードＶ２１に接続され、ＮＭＯＳＴＱｎ２１のソース（ノードＮ２１）はＮＭＯＳＴＱｎ２２のドレインに接続され、ＮＭＯＳＴＱｎ２２のゲートは抵抗Ｒ２２を介して接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ２２のソースは接地電圧源ＶＳＳに接続された構成である。ここで、ノードＶ２１は接地電圧源ＶＳＳより低い電位の定電圧源に接続されたノードである。
【００２６】
この入力保護回路の入力信号線Ｉ２に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ２１のドレインにその高電圧がかかり、ＮＭＯＳＴＱｎ２１のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ２２のドレインに高電圧がかかり、ＮＭＯＳＴＱｎ２２のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ２１のドレインからＮＭＯＳＴＱｎ２２のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ２２のソースに電流が流れることによって、この入力信号線に接続されている内部回路が保護される。
【００２７】
この入力保護回路の特徴としては、第１の実施例と同様に入力信号線Ｉ２が接地電圧源ＶＳＳより低い電位であっても、入力信号線Ｉ２の電位よりもノードＶ２１の電位の方が低ければ、ＮＭＯＳＴＱｎ２１のソースからＮＭＯＳＴＱｎ２１のドレインには電流が流れず、よってＮＭＯＳＴＱｎ２１に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くなることもなく、消費電流も少ない。
【００２８】
次に、本発明の第３の実施例の入力保護回路を、図３を参照しながら、説明する。
【００２９】
この入力保護回路１は、入力信号線Ｉ３がＮＭＯＳＴＱｎ３１のドレインとゲートとに接続され、ＮＭＯＳＴＱｎ３１のソース（ノードＮ３１）はＮＭＯＳＴＱｎ３２のドレインに接続され、ＮＭＯＳＴＱｎ３２のゲートは抵抗Ｒ３１を介して接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ３２のソースは接地電圧源ＶＳＳに接続された構成である。
【００３０】
この入力保護回路の入力信号線Ｉ３に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ３１のドレインとゲートに高電圧がかかり、さらに、ＮＭＯＳＴＱｎ３２のドレインにその高電圧がかかり、ＮＭＯＳＴＱｎ３２のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ３１のドレインからＮＭＯＳＴＱｎ３２のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ３２のソースに電流が流れることによって、この入力信号線に接続されている内部回路が保護される。
【００３１】
この入力保護回路の特徴としては、入力信号線Ｉ３が接地電圧源ＶＳＳより低い電位であっても入力信号線Ｉ３はＮＭＯＳＴＱｎ３１のドレインとゲートに入力されているため、ＮＭＯＳＴＱｎ３１のソースからＮＭＯＳＴＱｎ３１のドレインには電流が流れず、よってＮＭＯＳＴＱｎ３１に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くなることもなく、消費電流も少ない。第１及び第２の実施例に比べ接地電圧源ＶＳＳより低い電位の定電圧源を必要とせず第１及び第２の実施例と同様の効果をあげている。
【００３２】
次に、本発明の出力バッファ回路の第１の実施例を、図４を参照しながら、説明する。
【００３３】
この出力バッファ回路は、ノードＮ４１を出力とする否定回路に制御信号線Ａ４の信号が入力され、ノードＮ４２を出力とする論理積の否定回路にノードＮ４１と制御信号線Ｂ４の信号が入力され、ノードＮ４３を出力とする否定回路にノードＮ４２の信号が入力され、ノードＮ４４を出力とする論理積の否定回路に制御信号線Ａ４と制御信号線Ｂ４との各信号が入力され、ノードＮ４５を出力とする否定回路にノードＮ４４の信号が入力され、ＮＭＯＳＴＱｎ４１のゲートにノードＮ４３の信号が入力され、ＮＭＯＳＴＱｎ４１のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ４１のドレインが出力端子Ｏ４に接続され、ＮＭＯＳＴＱｎ４２のゲートとＮＭＯＳＴＱｎ４３のゲートとにノードＮ４５の信号が入力され、ＮＭＯＳＴＱｎ４２のドレインとＮＭＯＳＴＱｎ４３のドレインとが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ４３のソースがＮＭＯＳＴＱｎ４４のドレインに接続され、ＮＭＯＳＴＱｎ４２のソースとＮＭＯＳＴＱｎ４４のソースとＮＭＯＳＴＱｎ４４のゲートが出力端子Ｏ４に接続された構成である。
【００３４】
この出力バッファ回路の出力端子Ｏ４に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ４１のドレイン及びＮＭＯＳＴＱｎ４２のソース及びＮＭＯＳＴＱｎ４４のソースにその高電圧がかかり、ＮＭＯＳＴＱｎ４１のゲート及びＮＭＯＳＴＱｎ４２のゲート及びＮＭＯＳＴＱｎ４３のゲートの電圧がもちあげられることにより、ＮＭＯＳＴＱｎ４１のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ４１のソースに、及びＮＭＯＳＴＱｎ４２のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ４２のドレインに、及びＮＭＯＳＴＱｎ４４のソースからＮＭＯＳＴＱｎ４３のソースを通して、電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ４３のドレインに電流が流れ、この出力信号線に接続されている内部回路が保護される。
【００３５】
この出力バッファ回路の動作について簡単に説明すると、制御信号線Ａ４の信号が出力信号レベルの制御信号で、制御信号線Ｂ４の信号も出力信号レベルの制御信号である。制御信号線Ｂ４の信号の論理電圧が“Ｌ”であるときは、ノードＮ４３及びノードＮ４５の信号の論理電圧が“Ｌ”となり、ＮＭＯＳＴＱｎ４１及びＮＭＯＳＴＱｎ４２及びＮＭＯＳＴＱｎ４３は共にオフで、出力信号線（端子）Ｏ４はハイインピーダンス状態となる。制御信号線Ｂ４の信号の論理電圧が“Ｈ”であるときは、出力信号線（端子）Ｏ４は出力状態で、制御信号線Ａ４の信号の論理電圧が“Ｌ”であるときは、ノードＮ４３の論理電圧が“Ｈ”でノードＮ４５の論理電圧が“Ｌ”となり、出力信号線（端子）Ｏ４は論理電圧“Ｌ”の出力状態、制御信号線Ａ４の信号の論理電圧が“Ｈ”であるときは、ノードＮ４３の論理電圧が“Ｌ”で、ノードＮ４５の論理電圧が“Ｈ”となり、出力信号線（端子）Ｏ４は論理電圧“Ｈ”の出力状態となる。
【００３６】
この出力バッファ回路の特徴としては、出力信号線（端子）Ｏ４が接地電圧源ＶＳＳより低い電位であるとき、ＮＭＯＳＴＱｎ４１とＮＭＯＳＴＱｎ４２に関しては、それぞれのＮＭＯＳＴに電流が流れる。しかし、ＮＭＯＳＴＱｎ４４に関しては、出力信号線（端子）Ｏ４がＮＭＯＳＴＱｎ４４のドレインとゲートとに入力されているため、ＮＭＯＳＴＱｎ４３のソースからＮＭＯＳＴＱｎ４３のドレインには電流が流れず、よってＮＭＯＳＴＱｎ４３に基板電圧が与えられていても、基板電流が流れず基板電位は浅くなりにくく、消費電流も少ない。
【００３７】
次に、本発明の出力バッファ回路の第２の実施例を、図５を参照しながら、説明する。
【００３８】
この出力バッファ回路は、ノードＮ５１を出力とする否定回路に制御信号線Ａ５の信号が入力され、ノードＮ５２を出力とする論理積の否定回路にノードＮ５１と制御信号線Ｂ５との各信号が入力され、ノードＮ５３を出力とする否定回路にノードＮ５２の信号が入力され、ノードＮ５４を出力とする論理積の否定回路に制御信号線Ａ５と制御信号線Ｂ５との各信号が入力され、ノードＮ５５を出力とする否定回路にノードＮ５４の信号が入力され、ＮＭＯＳＴＱｎ５３のゲートにノードＮ５３の信号が入力され、ＮＭＯＳＴＱｎ５３のソースが接地電圧線ＶＳＳに接続され、ＮＭＯＳＴＱｎ５３のドレインが出力信号線（端子）Ｏ５に接続され、ＮＭＯＳＴＱｎ５４のゲートにノードＮ５５の信号が入力され、ＮＭＯＳＴＱｎ５４のドレインが正電圧電源ＶＣＣに接続され、ＮＭＯＳＴＱｎ５４のソースが出力Ｏ５に接続された構成である。ただし、ノードＮ５３を出力とする否定回路と、ノードＮ５５を出力とする否定回路のそれぞれのＮＭＯＳＴＱｎ５１のソースとＮＭＯＳＴＱｎ５２のソースは接地電圧源ＶＳＳより低い電位の定電圧源に接続されたノードＶ５１である。
【００３９】
この出力バッファ回路の出力信号線（端子）Ｏ５に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ５３のドレイン及びＮＭＯＳＴＱｎ５４のソースにこの高電圧がかかり、ＮＭＯＳＴＱｎ５３のゲート及びＮＭＯＳＴＱｎ５４のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ５３のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ５３のソースに、及びＮＭＯＳＴＱｎ５４のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ５４のドレインに電流が流れることによって、出力信号線（端子）に接続されている内部回路が保護される。
【００４０】
この出力バッファ回路の動作については第１の実施例と同様で、制御信号線Ａ５が出力信号レベルの制御信号で、制御信号線Ｂ５も出力信号レベルの制御信号である。制御信号線Ｂ５の信号の論理電圧が“Ｌ”であるときは、出力信号線（端子）Ｏ５はハイインピーダンス状態となる。制御信号線Ｂ５の信号の論理電圧が“Ｈ”であるときは、出力信号線（端子）Ｏ５は出力状態で、制御信号線Ａ５の信号の論理電圧が“Ｌ”であるときは、出力信号線（端子）Ｏ５は論理電圧“Ｌ”の出力状態、制御信号線Ａ５の信号の論理電圧が“Ｈ”であるときは、出力信号線（端子）Ｏ５は論理電圧“Ｈ”の出力状態となる。
【００４１】
この出力バッファ回路の特徴としては、出力信号線（端子）Ｏ５が接地電圧源ＶＳＳより低い電位であっても、ＮＭＯＳＴＱｎ５３とＮＭＯＳＴＱｎ５４との各ゲートの信号の“Ｌ”の論理電圧が、接地電圧源ＶＳＳより低い電位（接地電圧源ＶＳＳより低い電位の定電圧源ノードＶ５１の電位）であるため、ＮＭＯＳＴＱｎ５３のソースからＮＭＯＳＴＱｎ５３のドレインに、及びＮＭＯＳＴＱｎ５４のドレインからＮＭＯＳＴＱｎ５４のソースには電流が流れず、よってＮＭＯＳＴＱｎ５３及びＮＭＯＳＴＱｎ５４に基板電圧が与えられていても、基板電流が流れず、基板電位は浅くなりにくく、消費電流も少ない。
【００４２】
次に、本発明の出力バッファ回路の第３の実施例を、図６を参照しながら、説明する。
【００４３】
この出力バッファ回路は、ノードＮ６１を出力とする否定回路に制御信号線Ａ６の信号が入力され、ノードＮ６２を出力とする論理積の否定回路にノードＮ６１と制御信号線Ｂ６の信号が入力され、ノードＮ６３を出力とする否定回路にノードＮ６２の信号が入力され、ノードＮ６４を出力とする論理積の否定回路に制御信号線Ａ６と制御信号線Ｂ６との各信号が入力され、ノードＮ６５を出力とする否定回路にノードＮ６４の信号が入力され、ＮＭＯＳＴＱｎ６３のゲートにノードＮ６３が入力され、ＮＭＯＳＴＱｎ６３のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ６３のドレインが出力信号線（端子）Ｏ６に接続され、ＮＭＯＳＴＱｎ６４のゲートにノードＮ６５の信号が入力され、ＮＭＯＳＴＱｎ６４のドレインが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ６４のソースが出力信号線（端子）Ｏ６に接続され、ＮＭＯＳＴＱｎ６５のゲートが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ６５のソースがノードＮ６３に接続され、ＮＭＯＳＴＱｎ６５のドレインが出力信号線（端子）Ｏ６に接続され、ＮＭＯＳＴＱｎ６６のゲートが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ６６のドレインがノードＮ６５に接続され、ＮＭＯＳＴＱｎ６６のソースが出力信号線（端子）Ｏ６に接続された構成である。
【００４４】
この出力バッファ回路の出力信号線（端子）Ｏ６に外部からサージなどの異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ６３のドレイン、ＮＭＯＳＴＱｎ６４のソース、ＮＭＯＳＴＱｎ６５のドレイン、及びＮＭＯＳＴＱｎ６６のソースにその高電圧がかかり、ＮＭＯＳＴＱｎ６３のゲート及びＮＭＯＳＴＱｎ６４のゲート、ＮＭＯＳＴＱｎ６５のゲート、及びＮＭＯＳＴＱｎ６６のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ６３のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ６３のソースに、及びＮＭＯＳＴＱｎ６４のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ６４のドレインに電流が流れることによって、この出力信号線（端子）の接続されている内部回路が保護される。
【００４５】
この出力バッファ回路の動作については第１の実施例と同様である。
【００４６】
この出力バッファ回路の特徴としては、出力端子Ｏ６が接地電圧ＶＳＳより低い電位であるときＮＭＯＳＴＱｎ６６とＮＭＯＳＴＱｎ６５に電流が流れノードＮ６３とノードＮ６５が接地電圧ＶＳＳより低い電位となり、ＮＭＯＳＴＱｎ６３のソースからＮＭＯＳＴＱｎ６３のドレインに、及びＮＭＯＳＴＱｎ６４のドレインからＮＭＯＳＴＱｎ６４のソースには電流が流れにくく、よってＮＭＯＳＴＱｎ６３及びＮＭＯＳＴＱｎ６４に基板電圧が与えられていても、基板電流が流れず基板電圧は浅くなりにくく消費電流も少ない。ＮＭＯＳＴＱｎ６６とＮＭＯＳＴＱｎ６５とＮＭＯＳＴＱｎ６２とＮＭＯＳＴＱｎ６１に流れる電流が少なくなるように、トランジスタサイズを設計する。また、この出力バッファ回路の構成のＮＭＯＳＴＱｎ６６とＮＭＯＳＴＱｎ６５の役割としては、上記のサージなどのときにＮＭＯＳＴＱｎ６３のゲート（ノードＮ６３）やＮＭＯＳＴＱｎ６４のゲート（ノードＮ６５）の電圧がもちあげられやすくサージにも強くなる。
【００４７】
次に、本発明の出力バッファ回路の第４の実施例を、図７を参照しながら、説明する。
【００４８】
この出力バッファ回路は、ノードＮ７１を出力とする否定回路に制御信号線Ａ７の信号が入力され、ノードＮ７２を出力とする論理積の否定回路にノードＮ７１と制御信号線Ｂ７の信号が入力され、ノードＮ７３を出力とする否定回路にノードＮ７２が入力され、ノードＮ７４を出力とする論理積の否定回路に制御信号線Ａ７の信号と制御信号線Ｂ７の信号とが入力され、ノードＮ７５を出力とする否定回路にノードＮ７４の信号が入力され、ＮＭＯＳＴＱｎ７３のゲートにノードＮ７３の信号が入力され、ＮＭＯＳＴＱｎ７３のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ７３のドレインが出力信号線（端子）Ｏ７に接続され、ＮＭＯＳＴＱｎ７４のゲートにノードＮ７５の信号が入力され、ＮＭＯＳＴＱｎ７４のドレインが正電圧電源ＶＣＣに接続され、ＮＭＯＳＴＱｎ７４のソースが出力信号線（端子）Ｏ７に接続され、ＮＭＯＳＴＱｎ７５のゲートがノードＮ７６に接続され、ＮＭＯＳＴＱｎ７５のソースがノードＮ７３に接続され、ＮＭＯＳＴＱｎ７５のドレインが出力信号線（端子）Ｏ７に接続され、ＮＭＯＳＴＱｎ７６のゲートがノードＮ７６に接続され、ＮＭＯＳＴＱｎ７６のドレインがノードＮ７５に接続され、ＮＭＯＳＴＱｎ７６のソースが出力信号線（端子）Ｏ７に接続され、ノードＮ７６を出力とする否定回路に出力信号線（端子）Ｏ７の信号が入力されている構成である。
【００４９】
この出力バッファ回路の出力信号線（端子）Ｏ７に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ７３のドレイン及びＮＭＯＳＴＱｎ７４のソースにこの高電圧がかかり、ＮＭＯＳＴＱｎ７３のゲート及びＮＭＯＳＴＱｎ７４のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ７３のドレインから接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ７３のソースに、及びＮＭＯＳＴＱｎ７４のソースから電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ７４のドレインに電流が流れることによって、出力信号線（端子）の接続されている内部回路が保護される。
【００５０】
この出力バッファ回路の動作については第１の実施例と同様である。
【００５１】
この出力バッファ回路の特徴としては、出力信号線（端子）Ｏ７が接地電圧源ＶＳＳより低い電位であってもノードＮ７６の信号は論理電圧“Ｈ”となり、ノードＮ７３とノードＮ７５が接地電圧源ＶＳＳより低い電位となり、ＮＭＯＳＴＱｎ７３のソースからＮＭＯＳＴＱｎ７３のドレインに及びＮＭＯＳＴＱｎ７４のドレインからＮＭＯＳＴＱｎ７４のソースには電流が流れにくく、よってＮＭＯＳＴＱｎ７３及びＮＭＯＳＴＱｎ７４に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くなりにくく、消費電流も少ない。ここでノードＮ７６を出力とする否定回路のしきい値は接地電圧源ＶＳＳに近い値に設計し、出力信号線（端子）Ｏ７が接地電圧源ＶＳＳより低い電圧であるときのみ論理電圧“Ｈ”となるようにしている。また、実際にはノードＮ７６を出力とする否定回路やＮＭＯＳＴＱｎ７１やＮＭＯＳＴＱｎ７２に流れる電流も少なく設計している。
【００５２】
次に、本発明の出力バッファ回路の第５の実施例を、図８を参照しながら、説明する。
【００５３】
この出力バッファ回路は、ノードＮ８１を出力とする否定回路に制御信号線Ａ８の信号が入力され、ノードＮ８２を出力とする論理積の否定回路にノードＮ８１と制御信号線Ｂ８の信号が入力され、ノードＮ８３を出力とする否定回路にノードＮ８２の信号が入力され、ノードＮ８４を出力とする論理積の否定回路に制御信号線Ａ８と制御信号線Ｂ８との各信号が入力され、ノードＮ８５を出力とする否定回路にノードＮ８４の信号が入力され、ＮＭＯＳＴＱｎ８１のゲートにノードＮ８３の信号が入力され、ＮＭＯＳＴＱｎ８１のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ８１のドレインがＮＭＯＳＴＱｎ８３のソースに接続され、ＮＭＯＳＴＱｎ８２のゲートにノードＮ８５の信号が入力され、ＮＭＯＳＴＱｎ８２のドレインが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ８２のソースがＮＭＯＳＴＱｎ８３のソースに接続され、ＮＭＯＳＴＱｎ８３のゲートに制御信号線Ｂ８の信号が入力され、ＮＭＯＳＴＱｎ８３のドレインが出力信号線（端子）Ｏ８に接続された構成である。
【００５４】
この出力バッファ回路の出力信号線（端子）Ｏ８に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ８３のドレインにこの高電圧がかかり、ＮＭＯＳＴＱｎ８３のゲートの電圧がもちあげられ、さらに、ＮＭＯＳＴＱｎ８１のドレイン及びＮＭＯＳＴＱｎ８２のソースにその高電圧がかかり、ＮＭＯＳＴＱｎ８１のゲート及びＮＭＯＳＴＱｎ８２のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ８３のドレインからＮＭＯＳＴＱｎ８１のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ８１のソースに、及びＮＭＯＳＴＱｎ８３のドレインからＮＭＯＳＴＱｎ８２のソースを通して電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ８２のドレインに電流が流れることによって、出力信号線に接続されている内部回路が保護される。
【００５５】
この出力バッファ回路の動作については第１の実施例と同様である。
【００５６】
この出力バッファ回路の特徴としては、論理電圧“Ｌ”を出力するためのＮＭＯＳＴＱｎ８１のドレインと論理電圧“Ｈ”を出力するためのＮＭＯＳＴＱｎ８２のソースが直接出力信号線（端子）Ｏ８に接続されておらず、ＮＭＯＳＴＱｎ８３を介して出力信号線（端子）Ｏ８に接続されているため、出力信号線（端子）Ｏ８の出力容量は小さくなる。
【００５７】
次に、本発明の出力バッファ回路の第６の実施例を、図９を参照しながら、説明する。
【００５８】
この出力バッファ回路は、ノードＮ９１を出力とする否定回路に制御信号線Ａ９の信号が入力され、ノードＮ９２を出力とする論理和の否定回路にノードＮ９１と制御信号線Ｂ９との各信号が入力され、ノードＮ９３を出力とする否定回路にノードＮ９２の信号が入力され、ノードＮ９４を出力とする論理和の否定回路に制御信号線Ａ９と制御信号線Ｂ９との各信号が入力され、ノードＮ９５を出力とする否定回路にノードＮ９４の信号が入力され、ＮＭＯＳＴＱｎ９２のゲートにノードＮ９３の信号が入力され、ＮＭＯＳＴＱｎ９２のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ９２のドレインがＮＭＯＳＴＱｎ９４のソースに接続され、ＮＭＯＳＴＱｎ９３のゲートにノードＮ９５の信号が入力され、ＮＭＯＳＴＱｎ９３のドレインが電源電圧源ＶＣＣに接続され、ＮＭＯＳＴＱｎ９３のソースがＮＭＯＳＴＱｎ９４のソースに接続され、ノードＮ９６を出力とする否定回路に制御信号線Ｂ９の信号が入力され、ノードＮ９７を出力とする否定回路にノードＮ９６の信号が入力され、ＮＭＯＳＴＱｎ９４のゲートにノードＮ９７の信号が入力され、ＮＭＯＳＴＱｎ９４のドレインが出力信号線（端子）Ｏ９に接続された構成である。ただし、ノードＮ９７を出力とする否定回路のＮＭＯＳＴＱｎ９１のソースは接地電圧源ＶＳＳより低い電位（負の電圧）の定電圧源に接続されたノードＶ９１である。
【００５９】
この出力バッファ回路の出力信号線（端子）Ｏ９に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ９４のドレインにこの高電圧がかかり、ＮＭＯＳＴＱｎ９４のゲートの電圧がもちあげられ、さらに、ＮＭＯＳＴＱｎ９２のドレイン及びＮＭＯＳＴＱｎ９３のソースに高電圧がかかり、ＮＭＯＳＴＱｎ９２のゲート及びＮＭＯＳＴＱｎ９３のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ９４のドレインからＮＭＯＳＴＱｎ９２のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ９２のソースに、及びＮＭＯＳＴＱｎ９４のドレインからＮＭＯＳＴＱｎ９３のソースを通して電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ９３のドレインに電流が流れることによって、この出力信号線に接続されている内部回路が保護される。
【００６０】
この出力バッファ回路の動作については第１の実施例と同様である。
【００６１】
この出力バッファ回路の特徴としては、論理電圧“Ｌ”の信号を出力するためのＮＭＯＳＴＱｎ９２のドレインと論理電圧“Ｈ”の信号を出力するためのＮＭＯＳＴＱｎ９３のソースとが、直接出力信号線（端子）Ｏ９に接続されておらず、ＮＭＯＳＴＱｎ９４を介して、出力信号線Ｏ９に接続されているため、出力信号線（端子）Ｏ９の出力容量は小さくなる。また、出力信号線（端子）Ｏ９が接地電圧源ＶＳＳより低い電位であっても、ＮＭＯＳＴＱｎ９４のゲートの信号の“Ｌ”の論理電圧は接地電圧源ＶＳＳより低いため、ＮＭＯＳＴＱｎ９４にはソースからドレインに電流が流れず、ＮＭＯＳＴＱｎ９４に基板電圧が与えられていても、基板電流が流れず、基板電圧は浅くならず、消費電流も少ない。
【００６２】
次に、本発明の出力バッファ回路の第７の実施例を、図１０を参照しながら、説明する。
【００６３】
この出力バッファ回路は、ノードＮ１０１を出力とする否定回路に制御信号線Ａ１０の信号が入力され、ノードＮ１０２を出力とする論理和の否定回路にノードＮ１０１の信号と制御信号線Ｂ１０の信号とが入力され、ノードＮ１０３を出力とする否定回路にノードＮ１０２の信号が入力され、ノードＮ１０４を出力とする論理和の否定回路に制御信号線Ａ１０の信号と制御信号線Ｂ１０の信号とが入力され、ノードＮ１０５を出力とする否定回路にノードＮ１０４の信号が入力され、ＮＭＯＳＴＱｎ１０３のゲートにノードＮ１０３の信号が入力され、ＮＭＯＳＴＱｎ１０３のソースが接地電圧源ＶＳＳに接続され、ＮＭＯＳＴＱｎ１０３のドレインがＮＭＯＳＴＱｎ１０５のソースに接続され、ＮＭＯＳＴＱｎ１０４のゲートにノードＮ１０５の信号が入力され、ＮＭＯＳＴＱｎ１０４のドレインが正電圧電源ＶＣＣに接続され、ＮＭＯＳＴＱｎ１０４のソースがＮＭＯＳＴＱｎ１０５のソースに接続され、ノードＮ１０６を出力とする否定回路に制御信号線Ｂ１０の信号が入力され、ノードＮ１０７を出力とする否定回路にノードＮ１０６の信号が入力され、ＮＭＯＳＴＱｎ１０５のゲートにノードＮ１０７の信号が入力され、ＮＭＯＳＴＱｎ１０５のドレインが出力信号線（端子）Ｏ１０に接続され、ＮＭＯＳＴＱｎ１０６のソースにノードＮ１０７が接続され、ＮＭＯＳＴＱｎ１０６のドレインが出力信号線（端子）Ｏ１０に接続され、ＮＭＯＳＴＱｎ１０６のゲートに出力信号線（端子）Ｏ１０の信号の逆相信号が入力される構成である。
【００６４】
この出力バッファ回路の出力信号線（端子）Ｏ１０に、サージなど、外部から異常に高電圧の信号が入力されると、ＮＭＯＳＴＱｎ１０５のドレインにこの高電圧がかかり、ＮＭＯＳＴＱｎ１０５のゲートの電圧がもちあげられ、さらに、ＮＭＯＳＴＱｎ１０３のドレイン及びＮＭＯＳＴＱｎ１０４のドレインに高電圧がかかり、ＮＭＯＳＴＱｎ１０３のゲート及びＮＭＯＳＴＱｎ１０４のゲートの電圧がもちあげられ、ＮＭＯＳＴＱｎ１０５のドレインからＮＭＯＳＴＱｎ１０３のドレインを通して接地電圧源ＶＳＳに接続されたＮＭＯＳＴＱｎ１０３のソースに、及びＮＭＯＳＴＱｎ１０５のドレインからＮＭＯＳＴＱｎ１０４のソースを通して電源電圧源ＶＣＣに接続されたＮＭＯＳＴＱｎ１０４のドレインに電流が流れることによって、出力信号線に接続されている内部回路が保護される。
【００６５】
この出力バッファ回路の動作については第１の実施例と同様である。
【００６６】
この出力バッファ回路の特徴としては、論理電圧“Ｌ”の信号を出力するためのＮＭＯＳＴＱｎ１０３のドレインと論理電圧“Ｈ”の信号を出力するためのＮＭＯＳＴＱｎ１０４のソースとが、直接出力端子Ｏ１０に接続されておらず、ＮＭＯＳＴＱｎ１０５を介して出力信号線（端子）Ｏ１０に接続されているため、出力信号線（端子）Ｏ１０の出力容量は小さくなる。また、出力信号線（端子）Ｏ１０が接地電圧源ＶＳＳより低い電位（負の電圧）であっても、ノードＮ１０９が論理電圧“Ｈ”となり、ＮＭＯＳＴＱｎ１０５のゲートは出力信号線（端子）Ｏ１０の接地電圧源ＶＳＳより低い電位となり、ＮＭＯＳＴＱｎ１０５にはソースからドレインに電流が流れず、ＮＭＯＳＴＱｎ１０５に基板電圧が与えられていても基板電流が流れず、基板電圧は浅くならず、消費電流も少ない。ここでノードＮ１０９を出力とする否定回路のしきい値は、接地電圧源ＶＳＳに近い値に設計し、出力信号線（端子）Ｏ１０が接地電圧源ＶＳＳより低い電位であるときのみ論理電圧“Ｈ”となるようにしている。また、実際にはノードＮ１０９を出力とする否定回路やＮＭＯＳＴＱｎ１０２に流れる電流も少なく設計している。
【００６７】
【発明の効果】
以上説明したように、本発明の入力保護回路及び出力バッファ回路により、外部から与えられる入力信号及び出力信号の電位レベルが接地電圧より低いときでも、基板電圧が浅くならず、集積回路装置の動作や特性が安定し、また出力容量が小さくなるという大きな効果が得られる。
【図面の簡単な説明】
【図１】本発明の入力保護回路の第１の実施例を示す回路図
【図２】本発明の入力保護回路の第２の実施例を示す回路図
【図３】本発明の入力保護回路の第３の実施例を示す回路図
【図４】本発明の出力バッファ回路の第１の実施例を示す回路図
【図５】本発明の出力バッファ回路の第２の実施例を示す回路図
【図６】本発明の出力バッファ回路の第３の実施例を示す回路図
【図７】本発明の出力バッファ回路の第４の実施例を示す回路図
【図８】本発明の出力バッファ回路の第５の実施例を示す回路図
【図９】本発明の出力バッファ回路の第６の実施例を示す回路図
【図１０】本発明の出力バッファ回路の第７の実施例を示す回路図
【図１１】従来の入力保護回路を示す回路図
【図１２】従来の出力バッファ回路を示す回路図
【符号の説明】
Ｉ１  入力信号線
Ｖ１１    ノード
Ｒ１１    抵抗
Ｑｎ１１  Ｎチャンネル型ＭＯＳトランジスタ
ＶＳＳ    接地電圧源
【図１】
0003576048.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0003576048.tif 000007
【図７】
0003576048.tif 000008
【図８】
0003576048.tif 000009
【図９】
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【図１０】
0003576048.tif 000011
【図１１】
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【図１２】
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