(57)【特許請求の範囲】
【請求項１】
ゲートが共通接続され、ドレインがそれぞれ同じ電流を流す電流源を介して第１の電源電位に接続され、同じゲート幅とゲート長を有する、対をなす一導電型の第１および第２のＭＯＳトランジスタと、
ドレインが第２の電源電位に接続され、前記第１のＭＯＳトランジスタのソースにソースが接続された逆導電型の第３のＭＯＳトランジスタと、
ドレインが前記第２の電源電位に接続され、前記第２のＭＯＳトランジスタのソースにソースが接続され、前記第３のＭＯＳトランジスタと同じゲート幅とゲート長を有する逆導電型の第４のＭＯＳトランジスタとを備え、
前記第１のＭＯＳトランジスタのドレイン・ゲート間が接続され、前記第３のＭＯＳトランジスタのゲートに比較参照電位が与えられ、
前記第４のＭＯＳトランジスタのゲートに入力信号が与えられ、前記第２のＭＯＳトランジスタのドレインから出力信号が取り出されることを特徴とする電圧比較回路。
【請求項２】
前記一導電型がＮチャネル型、前記逆導電型がＰチャネル型、第１の電源電位が高電圧電源電位、第２の電源電位が接地電位であることを特徴とする請求項１に記載の電圧比較回路。
【請求項３】
前記比較参照電位が接地電位、前記入力信号がＰウェル電位であることを特徴とする請求項２に記載の電圧比較回路。
【請求項４】
前記一導電型がＰチャネル型、前記逆導電型がＮチャネル型、第１の電源電位が接地電位、第２の電源電位が高電圧電源電位であることを特徴とする請求項１に記載の電圧比較回路。
【請求項５】
前記比較参照電位が高電圧電源電位、前記入力信号がＮウェル電位であることを特徴とする請求項４に記載の電圧比較回路。
【請求項６】
前記第２のＭＯＳトランジスタのドレインにバッファがさらに接続されたことを特徴とする請求項１、２、４のいずれかに記載の電圧比較回路。
【請求項７】
前記第１のＭＯＳトランジスタのドレインおよび前記第２のＭＯＳトランジスタのドレインにおける電圧を比較する差動増幅器がさらに接続されたことを特徴とする請求項１、２、４のいずれかに記載の電圧比較回路。
【請求項８】
Ｐウェル電位が接地電位よりも高いことを検出して信号を発生する請求項１ないし３のいずれかに記載の電圧比較回路と、その信号に基づいてＰウェル電位と接地電位との間を短絡してＰウェル電位を速やかに接地電位に戻す回路手段とを備えた基板バイアス調整回路。
【請求項９】
Ｎウェル電位が電源電位よりも低いことを検出して信号を発生する請求項１、４または５のいずれかに記載の電圧比較回路と、その信号に基づいてＮウェル電位と電源電位との間を短絡してＮウェル電位を速やかに電源電位に戻す回路手段とを備えた基板バイアス調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳ半導体集積回路における電圧比較回路に関するもので、特に基板電位の制御においてＣＭＯＳ半導体集積回路のソース・基板間のＰＮ接合が順方向にバイアスされるような異常が発生していないかを検知するのに用いる接地電位近傍や電源電位近傍の電圧比較回路に関するものである。
【０００２】
【従来の技術】
従来、電圧比較によく用いられるＭＯＳ差動増幅回路を図７に示す。
【０００３】
１対のＮチャネルＭＯＳトランジスタ（以下ＮＭＯＳトランジスタと略称する）Ｍ１０１，Ｍ１０２はソースが共通接続され、電流源Ｉ１００を介して接地されている。ＮＭＯＳトランジスタＭ１０１のゲートには入力端子ＩＮが接続されて信号ＶＩＮが入力される。また、ＮＭＯＳトランジスタＭ１０２のゲートには入力端子ＩＮＮが接続され、入力端子ＩＮとは逆位相の信号ＶＩＮＮが入力される。  抵抗Ｒ１０１の一端はＮＭＯＳトランジスタＭ１０１のドレインのノードａに接続され、他端は電源ＶＤＤに接続されている。抵抗Ｒ１０２の一端はＮＭＯＳトランジスタＭ１０２のドレインのノードｂに接続され、他端は電源ＶＤＤに接続されている。出力は、ノードａにバッファＳ１の入力端子を接続して出力端子ＯＵＴに信号が取り出される。なお、入力端子ＩＮＮには信号ＶＩＮＮの代わりに電  圧比較のための基準電圧Ｖｒｅｆを印加してもよい。
【０００４】
この構成の差動増幅回路の動作原理はよく知られているように、入力端子ＩＮとＩＮＮとの電位差によってＮＭＯＳトランジスタＭ１０１，Ｍ１０２のそれぞれのゲート・ソース間電圧ＶＧＳ＿Ｍ１０１とＶＧＳ＿Ｍ１０２に差が生じ、電流源Ｉ１００から供給される電流Ｉ１００がＮＭＯＳトランジスタＭ１０１とＭ１０２とに分かれる比率、すなわちＮＭＯＳトランジスタＭ１０１のドレイン電流ＩＤ  Ｍ１０１とＮＭＯＳトランジスタＭ１０２のドレイン電流ＩＤ＿Ｍ１０２に差がでるようになっている。これらの関係は次のように表される。
【０００５】
ＩＤ＿Ｍ１０１＝ｋ（ＶＧＳ＿Ｍ１０１−Ｖｔｈ）２        …式１
ＩＤ＿Ｍ１０２＝ｋ（ＶＧＳ＿Ｍ１０２−Ｖｔｈ）２        …式２
ＩＤ＿Ｍ１０１＋ＩＤ＿Ｍ１０２  ＝Ｉ１００              …式３
ここで、ＶｔｈはＭＯＳトランジスタのしきい値電圧である。係数ｋはゲート幅Ｗやゲート長Ｌ、ゲート容量ＣＯＸ、Ｓｉ中の電子の移動度μｎで次式で定義され  たものである。
【０００６】
ｋ＝１／２μｎＣＯＸ  Ｗ／Ｌ          …式４
以上の式を基にＮＭＯＳトランジスタＭ１０１，Ｍ１０２のゲート・ソース間電圧ＶＧＳ  Ｍ１０１とＶＧＳ＿Ｍ１０２の差からドレイン電流ＩＤ＿Ｍ１０１とＩＤ＿Ｍ１０２を導き出したものが次式である。
【０００７】
0003593486.tif 000002
抵抗Ｒ１０１を電流ＩＤ＿Ｍ１０１が流れることによって生じるノードａの電圧ＶａのバッファＳ１を介して出力端子ＯＵＴに電圧を取り出す。ノードａの電圧Ｖａは次式のように表される。
【０００８】
Ｖａ＝ＶＤＤ−ＩＤ＿Ｍ１０１Ｒ１０１          …式７
【０００９】
【発明が解決しようとする課題】
この従来の回路は、比較可能な電圧の範囲が約０Ｖから電源電圧までである。電圧比較のための基準電位Ｖｒｅｆを０Ｖもしくは電源電圧にして接地電位や電源  電位近傍の電圧比較に用いようとすると問題があった。基準電位Ｖｒｅｆを０Ｖとし  、入力端子ＩＮを０Ｖ近傍の電圧にした場合、ＮＭＯＳトランジスタＭ１０１，Ｍ１０２のソースは電流源を介して接地電位に接続されているのでソース電位は０Ｖ以上下がれないのに、基準電位Ｖｒｅｆ＝０Ｖを入力端子ＩＮＮに印加すると  ＮＭＯＳトランジスタＭ１０２のゲート・ソース間電圧ＶＧＳ＿Ｍ１０２がしきい値電  圧以下となって常にオフしてしまい動作しなくなってしまう。基準電位Ｖｒｅｆを  電源電位とし、入力端子ＩＮを電源電圧近傍の電圧にした場合、ＮＭＯＳトランジスタＭ１０１，Ｍ１０２のソース電位も高くなるため、ＮＭＯＳトランジスタＭ１０１のドレインであるノードａの電圧Ｖａの振幅に制限がかかることになりバッファで信号を受け難くなる。
【００１０】
そのため、接地電位よりも低い電圧同士の電圧比較を行う場合、従来は図８に示す差動増幅回路を用いる。レベルシフト回路を付加してＮＭＯＳトランジスタＭ１１１，Ｍ１１２のゲートに印加される電圧の変換を行う。抵抗Ｒ１２１の一端は入力端子ＩＮに接続され、他端は定電流源Ｉ１２１とＮＭＯＳトランジスタＭ１１１のゲートに接続される。また、抵抗Ｒ１２２の一端は入力端子ＩＮＮに接続され、他端は定電流源Ｉ１２２とＮＭＯＳトランジスタＭ１１２のゲートに接続されている。常に一定の電流Ｉ１２１とＩ１２２を抵抗Ｒ１２１とＲ１２２に流すことにより抵抗Ｒ１２１やＲ１２２の他端の電圧は入力端子ＩＮやＩＮＮに対して一定電圧だけシフトする。これにより、接地電位よりも低い電圧同士の電圧比較を行う場合でもＮＭＯＳトランジスタＭ１１１，Ｍ１１２のゲート電位は従来の回路が比較可能な電圧の範囲である約０Ｖから電源電圧にすることができる。しかし、この方法にも問題がある。レベルシフト回路に流す電流Ｉ１２１とＩ１２２が必要なため消費電流が増加することと、その電流が入力端子に流れてしまうことである。基板電位の検出に使用する電圧比較回路の場合、入力端子を通ってこの様な電流が基板に流れ込むことは極力避けたい。理由は、その様にして基板に流れ込んだ電流の分だけ基板バイアス発生回路の負担が増え、消費電力の増加につながるからである。
【００１１】
図７に示した差動増幅回路の電流源Ｉ１００が接続される接地電位を負電位に変更して比較可能な入力電圧の範囲を広げる方法も考えられるが、この方法には電源電圧が別に必要になるという問題がある。
【００１２】
この他に、図９に示すような簡単な回路も従来からある。ＮＭＯＳトランジスタＭ１３０のソースには接地電位が接続され、ドレインには抵抗Ｒ１３０の一端とバッファＳ１の入力端子が接続され、ゲートには入力端子ＩＮが接続される。抵抗Ｒ１３０の他端には電源電位ＶＤＤが接続され、バッファＳ１の出力端子には出力端子ＯＵＴが接続される。この構成によれば、入力端子ＩＮの電圧ＶＩＮがＮＭＯＳトランジスタＭ１３０のしきい値電圧より高ければＮＭＯＳトランジスタＭ１３０がオンしてそのドレイン電流が抵抗Ｒ１３０を流れ、それによってバッファＳ１の入力端子の電圧が低く変化するので出力端子ＯＵＴの信号はロウレベルからハイレベルに変化すること  になる。
【００１３】
このように、この構成の場合は比較の基準になっている電圧がＮＭＯＳトランジスタＭ１３０のしきい値電圧であるために、接地電位よりも若干高い電圧でないと検知できない上、デバイスのバラツキや温度の影響を受け易いという問題がある。
【００１４】
本発明は以上の様な問題を解決するためになされたもので、接地電位や電源電位との正確な電圧比較を簡便に行うことができる電圧比較回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明によれば、
ゲートが共通接続され、ドレインがそれぞれ同じ電流を流す電流源を介して第１の電源電位に接続され、同じゲート幅とゲート長を有する、対をなす一導電型の第１および第２のＭＯＳトランジスタと、
ドレインが第２の電源電位に接続され、前記第１のＭＯＳトランジスタのソースにソースが接続された逆導電型の第３のＭＯＳトランジスタと、
ドレインが前記第２の電源電位に接続され、前記第２のＭＯＳトランジスタのソースにソースが接続され、前記第３のＭＯＳトランジスタと同じゲート幅とゲート長を有する逆導電型の第４のＭＯＳトランジスタとを備え、
前記第１のＭＯＳトランジスタのドレイン・ゲート間が接続され、前記第３のＭＯＳトランジスタのゲートに比較参照電位が与えられ、
前記第４のＭＯＳトランジスタのゲートに入力信号が与えられ、前記第２のＭＯＳトランジスタのドレインから出力信号が取り出されることを特徴とする電圧比較回路が提供される。
【００１６】
前記一導電型がＮチャネル型、前記逆導電型がＰチャネル型、第１の電源電位が高電圧電源電位、第２の電源電位が接地電位とすることができ、この場合、前記比較参照電位が接地電位、前記入力信号がＰウェル電位であると良い。
【００１７】
一方、前記一導電型がＰチャネル型、前記逆導電型がＮチャネル型、第１の電源電位が接地電位、第２の電源電位が高電圧電源電位とすることができ、この場合、前記比較参照電位が高電圧源電位、前記入力信号がＮウェル電位であると良い。
【００１８】
以上の構成では、レベル変換手段や複数の電源を必要とせずに、高精度の電圧比較が可能となるという特徴がある。
【００１９】
前記第１のＭＯＳトランジスタのドレインおよび前記第２のＭＯＳトランジスタのドレインにおける電圧を比較する差動増幅器がさらに接続されることが好ましい。
【００２０】
この構成では前述した特徴に加えて製造プロセスにおけるばらつきや温度変化による素子間の特性の相違をうち消すことができるため、より精度の高い電圧比較を行うことができる。
【００２１】
さらに本発明によれば、Ｐウェル電位が接地電位よりも高いことを検出して信号を発生する請求項１ないし３のいずれかに記載の電圧比較回路と、その信号に基づいてＰウェル電位と接地電位との間を短絡してＰウェル電位を速やかに接地電位に戻す回路手段とを備えた基板バイアス調整回路が提供される。
【００２２】
また、本発明によれば、Ｎウェル電位が電源電位よりも低いことを検出して信号を発生する請求項１、４または５のいずれかに記載の電圧比較回路と、その信号に基づいてＮウェル電位と電源電位との間を短絡してＮウェル電位を速やかに電源電位に戻す回路手段とを備えた基板バイアス調整回路が提供される。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかにつき、図面を参照して説明する。
【００２４】
図１は本発明の第１の実施の形態を示す回路図であり、この回路は基板バイアスが行われた状態のＰウェルの電位Ｖｐｗｅｌｌが接地電位以上に上昇するような状  態が発生していないかどうかを検出するための回路である。
【００２５】
ゲートが共通接続されたＮＭＯＳトランジスタ対のＭ１およびＭ２のソースにはそれぞれＰＭＯＳトランジスタ対のＭ３とＭ４のソースが接続されている。これらのＰＭＯＳトランジスタ対のＭ３とＭ４のドレインは接地されている。また、ＮＭＯＳトランジスタ対のＭ１およびＭ２のドレインにはそれぞれ電流源Ｉ１およびＩ２を介して電源に接続されている。トランジスタＭ１とＭ３ではゲートとドレイン間が接続されている。
【００２６】
トランジスタＭ４のゲートは入力端子となっており、トランジスタＭ２のドレインからバッファＳ２を介して出力が取り出される。
【００２７】
ＮＭＯＳトランジスタ対のＭ１およびＭ２はゲート長およびゲート幅が等しく、ＰＭＯＳトランジスタ対のＭ３およびＭ４も同様にゲート長およびゲート幅が等しく形成されている。
【００２８】
このとき、電流源Ｉ１とＩ２を同じ電流Ｉに設定すると、入力信号ＩＮの電圧Ｖｐｗｅｌｌが接地と同じ電位、すなわち０Ｖにあるとき、ノードａとｂ、ノードｃとｄ  とはそれぞれ同じ電圧で均衡する。
【００２９】
このときのノードｃの電位ＶｃはＭＯＳトランジスタＭ３のゲート・ソース間電圧ＶＧＳ＿Ｍ３となっており、次の式で表される。
【００３０】
【数１】
0003593486.tif 000003
一方、ノードａの電位ＶａはＭＯＳトランジスタＭ１のゲート・ソース間電圧ＶＧＳ＿Ｍ１となっており、次の式で表される。
【００３１】
【数２】
0003593486.tif 000004
次に、同様に電流Ｉ１と電流Ｉ２が等しいという条件の下でノードｄの電圧Ｖｄとノードｂの電圧Ｖｂを考える。同様に入力信号ＩＮが０Ｖの状態を想定すると、ノードｄの電位Ｖｄは
【数３】
0003593486.tif 000005
式８と式１０とを比較するとＩ１＝Ｉ２とすれば右辺が全く同じであるからＶｃ＝Ｖｄとなる。
【００３２】
また、ノードｂの電位Ｖｂは
【数４】
0003593486.tif 000006
で表され、式（９）と（１１）とを比較するとＩ１＝Ｉ２とすれば右辺が全く同じであるから、Ｖａ＝Ｖｂとなる。
【００３３】
次に、入力信号の電位Ｖｐｗｅｌｌが０Ｖよりもわずかに高い状態を考える。
【００３４】
このとき、ノードｄの電位は
【数５】
0003593486.tif 000007
になろうとする。しかし、ノードａの電位ＶａによってＮＭＯＳトランジスタＭ２のゲート電位が決定されているために、ノードｄの電位が上がればＮＭＯＳトランジスタＭ２のゲート・ソース間電圧ＶＧＳ＿Ｍ２が相対的に小さくなるためにＮ  ＭＯＳトランジスタＭ２とＰＭＯＳトランジスタＭ４を流れる電流をＩｘとすれ  ばこの電流は減少することになる。
【００３５】
このとき、
【数６】
0003593486.tif 000008
となる。電流源Ｉ２の供給する電流Ｉ２とＭＯＳトランジスタＭ２およびＭ４が消費する電流Ｉｘとの関係はＶｐｗｅｌｌ＞０ＶのときはＩ２＞Ｉｘとなるから、ノードｂの電位Ｖｂは電源電圧まで上昇する。このノードｂの電圧はバッファＳ２で受けるが、電圧ＶｂがバッファＳ２の回路しきい値を超えると出力信号ＯＵＴはロウレベルからハイレベルに変化する。
【００３６】
次に入力信号の電位Ｖｐｗｅｌｌが０Ｖよりわずかに低い状態である場合を考える  。
【００３７】
【数７】
0003593486.tif 000009
となり、電位Ｖｐｗｅｌｌが低下すればノードｄの電位Ｖｄも低下する。ただし、  ＶｄはＭＯＳトランジスタＭ４のソース電位の０Ｖより下がることはない。
【００３８】
ノードａの電位ＶａによってＮＭＯＳトランジスタＭ２のゲート電位が決定されているために、ノードｄの電位Ｖｄが低下すればＮＭＯＳトランジスタＭ２のゲート・ソース間電圧ＶＧＳ＿Ｍ２が相対的に大きくなるためにＮチャネルＭＯＳ  トランジスタＭ２とＰＭＯＳトランジスタＭ４を流れる電流Ｉｘは増加  する。
【００３９】
この結果、電流源Ｉ２の供給する電流Ｉ２とＭＯＳトランジスタＭ２，Ｍ４が消費する電流Ｉｘとの関係がＶｐｗｅｌｌ＜０ＶにおいてはＩ２＜Ｉｘとなりノードｂの電  位Ｖｂはノードｄの電位Ｖｄまで低下することになる。
【００４０】
ノードｂの電圧ＶｂがバッファＳ２の回路しきい値よりも低下した時点で出力信号ＯＵＴはハイレベルからロウレベルに変化する。
【００４１】
以上のようにして基板電位と０Ｖの比較を行うことができる。
【００４２】
この実施の形態においては、電流を余分に流したり、複数の電流源を備えたりする必要がなく、また対になるトランジスタは同一工程で形成されるため、プロセス変動等の影響も少ない。
【００４３】
この回路はＰウェルの電位を検出するものであったが、Ｎウェルの電位を検出することは簡単な素子の置き換えを行うことにより可能となる。
【００４４】
図２はそのようなＮウェル電位を検出するための構成を示す回路図である。
【００４５】
ゲートが共通接続されたＰＭＯＳトランジスタ対のＭ１１およびＭ１２のソースにはそれぞれＮＭＯＳトランジスタ対のＭ１３とＭ１４のソースが接続されている。これらのＮＭＯＳトランジスタ対のＭ１３とＭ１４のドレインは電源に接続されている。また、ＰＭＯＳトランジスタ対のＭ１１およびＭ１２のドレインはそれぞれ電流源Ｉ１１およびＩ１２を介して接地されている。トランジスタＭ１１とＭ１３ではゲートとドレイン間が接続されている。
【００４６】
ＮＭＯＳトランジスタＭ１４のゲートは入力端子となっており、入力信号であるＮウェル電位（ＶＮｗｅｌｌ）が供給され、ＰＭＯＳトランジスタＭ１２のドレインからバッファＳ  １を介して出力が取り出される。ここでもＰチャネルＭＯＳトランジスタ対のＭ１１およびＭ１２はゲート長およびゲート幅が等しく、ＮＭＯＳトランジスタ対のＭ１３およびＭ１４も同様にゲート長およびゲート幅が等しく形成されている。
【００４７】
この回路は図１における各トランジスタの導電型を逆にし、電源と接地とを入れ替えたものであるので、動作としては図１と同様であり、入力電位であるＮウェル電位と電源電位とを比較し、Ｎウェル電位が電源電位よりも低下していることを検出する
図３は本発明の第２の実施の形態にかかる比較回路の構成を示す回路図である。
【００４８】
この実施の形態は図１に示した実施の形態における精度をさらに向上させたものである。すなわち、図１に示した構成では、比較動作はプロセス変動の影響を受けにくいものの、ノードｂの電位自体は製造工程におけるばらつきや温度変化の影響を受けて変動することがある。この場合には、ノードｂの信号を受けるバッファＳ２の回路しきい値で判定を行うとＰウェルの電位Ｖｐｗｅｌｌが０Ｖに等し  いと判定する電圧がずれてしまうため精度は必ずしも十分ではない。
【００４９】
図３に示す回路ではノードａおよびノードｂにおける電圧を差動増幅器Ｓ３で比較するようにして製造工程におけるばらつきや温度変化の影響を打ち消している。
【００５０】
これにより、式（８）〜式（１１）によって説明したようにＶｐｗｅｌｌ＝０Ｖの  時にＶｂ＝Ｖａであることを差動増幅器を用いて検出することができ、第１の実施の形態よりも精度の向上を図ることができる。
【００５１】
図４は図３の構成をＮウェル検出用に変形した例を示す回路図である。これは図２の場合と同様の比較回路において、ノードａおよびノードｂにおける電圧を差動増幅器Ｓ３で比較するようにしたもので、図３の場合と同様、精度の向上を図ることができる。
【００５２】
以上の図１〜図４の構成においては、比較参照電圧として接地電位や電源電位を想定しているが、これらに限ることなく、任意の電圧を比較参照電圧として用いることができる。
【００５３】
なお、電流源Ｉ１，Ｉ２は、同一抵抗値の抵抗ペアに置き換えても同じ効果が得られる。
【００５４】
図５は本発明の第３の実施の形態にかかる基板バイアス調整回路の概略構成を示すブロック図である。
【００５５】
図５に示すように、一般に基板バイアス対象の回路１０に対し、チャージポンプ回路１３によりバイアスがかけられるが、図１および図３に示した電圧比較回路１１によりＰウェル電位がＮチャネルＭＯＳトランジスタのソース電位である接地電位（０Ｖ）よりも高いかどうかを比較し、その結果、Ｐウェル電位が接地電位よりも高いと判定されたときには非常時バイアス回路１２を作動させ、基板のバイアス電圧を接地電位に強制的に引き下げるようにしている。
【００５６】
図６は図５と同様な基板バイアス調整回路の概略構成を示すブロック図である。この図においては、基板バイアス対象の回路２０に対してチャージポンプ回路２３により与えられる基板バイアスは電源電位ＶＤＤ以上の電圧となっており、図２および図４に示した電圧比較回路２１ではＮウェル電位がＰチャネルＭＯＳトランジスタのソース電位である電源電位（ＶＤＤ）よりも低いかどうかを比較し、その結果、Ｎウェル電位が電源電位よりも低いと判定されたときには非常時バイアス回路２２を作動させ、基板のバイアス電圧を電源電位に接地電位に強制的に引き上げるようにしている。
【００５７】
これら図５および図６における非常時バイアス回路は公知のあらゆる電位引き下げ手段あるいは引き上げ手段を用いることができる。
【００５８】
【発明の効果】
以上のように、本発明にかかる電圧比較回路によれば、レベル変換手段や複数の電源を用いることなく、特に接地電位や電源電位近傍の電圧を正確に比較できる。
【００５９】
また、出力ノードと対をなすトランジスタの対応ノードにおける電圧を差動増幅器で比較するようにした形態では、上述した効果の他にデバイスの製造ばらつきや温度変化の影響が打ち消され、より高精度の比較が可能となる。
【００６０】
さらに、本発明にかかるバイアス調整回路では、上述した電圧比較回路の出力に基づいて基板バイアスが正常値と差があると判定されたときには強制的に正常値に一致させるようにしているので、常に正常な基板バイアス値を保つことができ、回路動作の安定化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかる電圧比較回路の構成を示す回路図である。
【図２】図１の構成においてトランジスタの導電型と電圧関係を反転させた構成を示す回路図である。
【図３】本発明の第２の実施の形態にかかる電圧比較回路の構成を示す回路図である。
【図４】図３の構成においてトランジスタの導電型と電圧関係を反転させた構成を示す回路図である。
【図５】本発明にかかる電圧比較回路を用いた本発明にかかるバイアス調整回路の構成を示すブロック図である。
【図６】図５と同様の回路であって、基板バイアスが電源電位を基準として行われる場合を示すブロック図である。
【図７】従来のレベル変換を伴う電圧比較回路の例を示す回路図である。
【図８】従来の複数の電源を用いる電圧比較回路の例を示す回路図である。
【図９】従来のしきい値を用いた電圧比較回路の例を示す回路図である。
【符号の説明】
１０，２０  基板バイアス対象回路
１１，２１  電圧比較回路
１２，２２  非常時バイアス回路
１３，２３  チャージポンプ回路
Ｉ１、Ｉ２、Ｉ１１、Ｉ１２  電流源
Ｉ１００、Ｉ１１０、Ｉ１２１、Ｉ１２２  定電流源
Ｍ１、Ｍ２、Ｍ１３、Ｍ１４、Ｍ１０１、Ｍ１０２、Ｍ１１１、Ｍ１１２、Ｍ１３０  ＮチャネルＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ１１、Ｍ１２  ＰチャネルＭＯＳトランジスタ
Ｒ１０１、Ｒ１０２、Ｒ１１１、Ｒ１１２、Ｒ１２１、Ｒ１２２、Ｒ１３０  抵抗
Ｓ１、Ｓ２  バッファ
Ｓ３  差動増幅器
ＩＮ  入力端子
Ｖｒｅｆ  参照電圧
ＯＵＴ  出力端子
【図１】
0003593486.tif 000010
【図２】
0003593486.tif 000011
【図３】
0003593486.tif 000012
【図４】
0003593486.tif 000013
【図５】
0003593486.tif 000014
【図６】
0003593486.tif 000015
【図７】
0003593486.tif 000016
【図８】
0003593486.tif 000017
【図９】
0003593486.tif 000018