(57)【特許請求の範囲】
【請求項１】
選択信号の論理状態に基づき、クロック信号と、このクロック信号を１／２分周した１／２分周クロック信号のいずれかの信号を選択的に出力するクロック信号切り換え装置において、
原クロック信号を１／２分周して第１の１／２分周クロック信号を生成する分周回路と、
前記選択信号の論理レベルの反転時点を前記原クロック信号に同期化させる同期化回路と、
前記同期化回路の出力信号がいずれか一方の論理状態にある場合にのみ、前記第１の１／２分周クロック信号に基づき、当該１／２分周クロック信号とは位相が９０度ずれた第２の１／２分周クロック信号を生成するクロック信号生成回路と、
前記第１および第２の１／２分周クロック信号の排他的論理和をクロック信号として出力する論理回路とを有することを特徴とするクロック信号切り換え装置。
【請求項２】
請求項１において、
前記同期化回路はＤ型フリップフロップを含み、当該Ｄ型フリップフロップのデータ入力端子には前記選択信号が入力され、クロック入力端子には前記原クロック信号が入力され、正転出力端子からは論理レベルの反転時点が前記原クロック信号に同期化された前記選択信号が出力されることを特徴とするクロック信号切り換え装置。
【請求項３】
請求項２において、
前記分周回路は、前記原クロック信号の立ち上がりあるいは立ち下がりのタイミングに基づき前記第１の１／２分周クロック信号を生成するものであり、
前記クロック信号生成回路は、アンド回路と、Ｄ型フリップフロップとを備えており、
前記アンド回路には前記第１の１／２分周クロック信号および前記同期化された選択信号が入力され、
前記Ｄ型フリップフロップのデータ入力端子には、前記アンド回路の出力信号が入力され、そのクロック入力端子には前記原クロック信号の反転信号が入力され、その正転出力端子からは前記第２の１／２分周クロック信号が出力されることを特徴とするクロック信号切り換え装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、選択信号の論理状態に基づき、クロック信号と、このクロック信号を１／２分周した１／２分周クロック信号のいずれかの信号を選択的に出力するクロック信号切り換え装置に関するものである。
【０００２】
【従来の技術】
クロック信号切り換え装置として、選択信号の論理状態に基づいて、原クロック信号と、原クロック信号を１／２分周した１／２分周クロック信号のいずれかの信号を選択的に出力する装置が知られている。
【０００３】
図３は従来のクロック信号切り換え装置のブロック図である。また、図４はクロック信号切り換え装置１００の基本動作を示すタイミングチャートである。クロック信号切り換え装置１００は、Ｄ型フリップフロップ１１０およびセレクタ１２０から構成されている。セレクタ１２０は、２つのアンド回路１２１、１２２と、これらのアンド回路１２１、１２２の出力信号Ｔ１０、Ｔ１１が入力されるオア回路１２３を備えている。
【０００４】
外部から入力された原クロック信号ＣＬＫはＤ型フリップフロップ１１０のクロック入力端子ＣＫに入力され、当該Ｄ型フリップフロップ１１０で１／２分周される。すなわち、Ｄ型フリップフロップ１１０の正転出力端子Ｑからは原クロック信号ＣＬＫを１／２分周した１／２分周クロック信号ＣＬＫ（１／２）が出力される。
【０００５】
セレクタ１２０では、原クロック信号ＣＬＫと選択信号ＳＥＬをアンド回路１２２で演算する。また、セレクタ１２０では、Ｄ型フリップフロップ１１０から出力された１／２分周クロック信号ＣＬＫ（１／２）と選択信号ＳＥＬの反転信号をアンド回路１２１で演算する。各アンド回路１２１、１２２の出力信号Ｔ１０、Ｔ１１は、オア回路１２３で演算されて出力信号ＯＵＴとして出力される。ここで、選択信号ＳＥＬの論理状態が高レベルに保持されているときは、アンド回路１２２の出力信号Ｔ１１として原クロック信号ＣＬＫが出力される。これに対して、アンド回路１２１に入力されている１／２分周クロック信号ＣＬＫ（１／２）は、その出力信号Ｔ１０として出力されない。このため、オア回路１２３からは原クロック信号ＣＬＫが出力される。
【０００６】
一方、選択信号ＳＥＬの論理状態が低レベル状態に切り換わると、アンド回路１２２が閉じ、アンド回路１２１が開く。このため、アンド回路１２１から出力された１／２分周クロック信号ＣＬＫ（１／２）のみがオア回路１２３を介して出力される。
【０００７】
このように、クロック信号切り換え装置１００では、選択信号ＳＥＬの論理状態に基づき、原クロック信号ＣＬＫと１／２分周クロック信号ＣＬＫ（１／２）のいずれかの信号が選択的に出力される。
【０００８】
【発明が解決しようとする課題】
ここで、選択信号ＳＥＬの切り換わりが、原クロック信号ＣＬＫの立ち上がり、立ち下がりに一致しない場合がある。この場合、出力されるクロック信号にパルス状のノイズ、いわゆるハザードが発生する恐れがある。
【０００９】
例えば、図４に示すように、時点ｔ９０に立ち上がった原クロック信号ＣＬＫが立ち下がる前の時点ｔ１００において、選択信号ＳＥＬの論理状態が高レベルから低レベルに切り換わると、この切り換わりのタイミングで、オア回路１２３から出力されるクロック信号が切り換わる。この切り換わりに伴って、オア回路１２３から出力されている原クロック信号ＣＬＫの論理状態は強制的に高レベルから低レベルに移行する。この結果、出力信号ＯＵＴにハザード１３０が発生してしまう。このハザード１３０は電子機器を誤動作させる原因となる。
【００１０】
本発明の課題は、上記の点に鑑みて、選択信号の論理状態に基づき、クロック信号と、そのクロック信号の１／２分周クロック信号を切り換えて出力するクロック信号切り換え装置において、クロック信号の切り換え時にハザードが発生するのを防止可能な構成を提案することにある。
【００１１】
【課題を解決するための手段】
上記の課題を解決するため、本発明は、選択信号の論理状態に基づき、クロック信号と、このクロック信号を１／２分周した１／２分周クロック信号のいずれかの信号を選択的に出力するクロック信号切り換え装置において、次の構成を採用する。
【００１２】
原クロック信号を１／２分周して第１の１／２分周クロック信号を生成する分周回路と、前記選択信号の論理レベルの反転時点を前記原クロック信号に同期化させる同期化回路と、前記同期化回路の出力信号がいずれか一方の論理状態にある場合にのみ、前記第１の１／２分周クロック信号に基づき、当該１／２分周クロック信号とは位相が９０度ずれた第２の１／２分周クロック信号を生成するクロック信号生成回路と、前記第１および第２の１／２分周クロック信号の排他的論理和をクロック信号として出力する論理回路とを有する構成とする。
【００１３】
本発明のクロック信号切り換え装置では、第１および第２の１／２分周クロック信号の位相は相互に９０度ずれている。このため、クロック信号生成回路から第２の１／２分周クロック信号が出力されているときは、論理回路から出力されるクロック信号は、原クロック信号と同一周波数のクロック信号になる。一方、クロック信号生成回路から第２の１／２分周クロック信号が出力されていないときは、論理回路から出力されるクロック信号は１／２分周クロック信号（第１の１／２分周クロック信号）になる。
【００１４】
また、本発明のクロック信号切り換え装置では、論理回路から出力されるクロック信号の切り換えは、同期化回路の出力信号の論理状態に基づいて、クロック信号生成回路から第２の１／２分周クロック信号を出力させるか否かで行われる。
【００１５】
ここで、この同期化回路の出力信号は、選択信号の論理レベルの反転時点を原クロック信号に同期化した信号である。一方、第２の１／２分周クロック信号は、第１の１／２分周クロック信号に基づいて生成した信号である。この第１の１／２分周クロック信号は原クロック信号に基づいて生成した信号であるので、第２の１／２分周クロック信号も、前記出力信号と同様に、原クロック信号に同期化した信号である。このように、同期化回路の出力信号と第２の１／２分周クロック信号は共に原クロック信号に同期化した信号であるので、その出力信号の論理状態の変化に伴って、第２の１／２分周クロック信号の論理状態が高レベルに保持されている期間中に、その論理状態が強制的に低レベルに移行されてしまうことはない。この結果、ハザードを発生させることなく、クロック信号の切り換えを行うことできる。
【００１６】
前記同期化回路はＤ型フリップフロップとすることができる。Ｄ型フリップフロップを用いる場合は、そのデータ入力端子に前記選択信号を入力し、クロック入力端子に前記原クロック信号を入力すれば、正転出力端子から論理レベルの反転時点が前記原クロック信号に同期化した前記選択信号を出力させることができる。
【００１７】
ここで、分周回路としては、前記原クロック信号の立ち上がりあるいは立ち下がりのタイミングに基づき前記第１の１／２分周クロック信号を生成するものを採用できる。また、クロック信号生成回路としては、アンド回路と、Ｄ型フリップフロップを備えたものを採用できる。
【００１８】
このようなクロック信号生成回路とした場合は、アンド回路に前記第１の１／２分周クロック信号および前記同期化された選択信号を入力する。また、Ｄ型フリップフロップのデータ入力端子に、前記アンド回路の出力信号を入力し、そのクロック入力端子に前記原クロック信号の反転信号を入力すれば、その正転出力端子から前記第２の１／２分周クロック信号を出力させることができる。
【００１９】
【発明の実施の形態】
以下に図面を参照して本発明を適用したクロック信号切り換え装置を説明する。図１はクロック信号切り換え装置のブロック図、図２はクロック信号切り換え装置の基本動作を示すタイミングチャートである。なお、図２のタイミングチャートでは、各回路での信号伝搬遅延も考慮して信号の立ち上がり、立ち下がりを図示している。
【００２０】
クロック信号切り換え装置１は、選択信号ＳＥＬの論理状態に応じて、原クロック信号ＣＬＫ１と、この原クロック信号ＣＬＫ１を１／２分周した１／２分周クロック信号ＣＬＫ（１／２）のいずれかの信号を選択的に出力する装置である。
【００２１】
このクロック信号切り換え装置１は、外部から入力される原クロック信号ＣＬＫを１／２分周して第１の１／２分周クロック信号Ｑ１を生成する分周回路２と、外部から入力される選択信号ＳＥＬの論理レベルの反転時点を原クロック信号ＣＬＫに同期化させる同期化回路３と、この同期化回路３の出力信号Ｑ２がいずれか一方の論理状態にある場合にのみ、第１の１／２分周クロック信号Ｑ１に基づき、この１／２分周クロック信号Ｑ１とは位相が９０度異なる第２の１／２分周信号Ｑ３を生成するクロック信号生成回路４と、第１および第２の１／２分周クロック信号Ｑ１およびＱ２の排他的論理和を出力信号ＯＵＴとして出力する論理回路（ＥＸ−ＯＲ回路）５とを有している。
【００２２】
分周回路２および同期化回路３は、共に単独のＤ型フリップフロップ（Ｄ−Ｆ／Ｆ１，Ｄ−Ｆ／Ｆ２）から構成されている。クロック信号生成回路４はアンド回路６およびＤフリップフロップ７（Ｄ−Ｆ／Ｆ３）から構成されている。
【００２３】
クロック信号切り換え装置１において、外部から入力された原クロック信号ＣＬＫおよび選択信号ＳＥＬのうち、原クロック信号ＣＬＫは、分周回路であるＤ型フリップフロップ２のクロック入力端子ＣＫ１に入力される。Ｄ型フリップフロップ２では、反転出力端子／Ｑ１とデータ入力端子Ｄ１がバイパスされている。このため、その正転出力端子Ｑ１から出力される信号Ｑ１の論理状態は、原クロック信号ＣＬＫの立ち上がりのタイミングで低レベルから高レベル、または高レベルから低レベルに変化する。すなわち、Ｄ型フリップフロップ２の正転出力端子Ｑ１からは原クロック信号ＣＬＫを１／２分周した第１の１／２分周クロック信号Ｑ１が出力される。ここで、クロック信号切り換え装置１に入力された原クロック信号ＣＬＫは、同期化回路であるＤ型フリップフロップ３のクロック入力端子ＣＫ２にも入力される。また、クロック信号生成回路４のＤ型フリップフロップ７のクロック入力端子／ＣＫ３に原クロック信号ＣＬＫの反転信号が入力される。選択信号ＳＥＬはＤ型フリップフロップ３のデータ入力端子Ｄ２に入力される。
【００２４】
以下では、選択信号ＳＥＬの論理状態が時点ｔ１までは高レベルに保持され、それ以降は低レベルに保持されるものとして説明する。Ｄ型フリップフロップ３では、原クロック信号ＣＬＫの立ち上がりのタイミングにおける選択信号ＳＥＬの論理状態のみによって、その正転出力端子Ｑ２から出力される信号Ｑ２の論理状態が決定される。このため、この正転出力端子Ｑ２からの出力信号Ｑ２は、時点ｔ１以降において原クロック信号ＣＬＫが最初に立ち上がるまでは高レベル状態に保持され、その立ち上がりのタイミングに基づいて低レベル状態に移行する（時点ｔ２）。この結果、正転出力端子Ｑ２からは、選択信号ＳＥＬの論理レベルの反転時点が原クロック信号ＣＬＫに同期化された出力信号Ｑ２が出力される。
【００２５】
それぞれのＤ型フリップフロップ２、３の正転出力端子Ｑ１、Ｑ２から出力された第１の１／２分周クロック信号Ｑ１と出力信号Ｑ２は、アンド回路６に入力され、それらの論理積が出力信号Ｔ１として出力される。この出力信号Ｔ１は、出力信号Ｑ２の論理状態が高レベルになっているときには、第１の１／２分周クロック信号Ｑ１になり、低レベルになっているときには、低レベル状態に保持される。
【００２６】
このアンド回路６の出力信号Ｔ１はＤ型フリップフロップ７のデータ入力端子Ｄ３に入力される。このＤ型フリップフロップ７のクロック入力端子／ＣＫ３には原クロック信号ＣＬＫの反転信号が入力されている。このため、Ｄ型フリップフロップ７では、原クロック信号ＣＬＫの反転信号における立ち上がりのタイミング、すなわち、原クロック信号ＣＬＫの立ち下がりのタイミングにおけるデータ入力端子Ｄ３に入力さている出力信号Ｔ１の論理状態によって、その正転出力端子Ｑ３から出力される信号Ｑ３の論理状態が決定される。
【００２７】
従って、Ｄ型フリップフロップ７の正転出力端子Ｑ３から出力される信号Ｑ３の論理状態は次の通りである。出力信号Ｔ１が出力信号Ｑ２の論理レベルの反転に同期して、その出力信号Ｔ１の論理状態が低レベルに保持されるまでの間では、原クロック信号ＣＬＫの立ち下がりのタイミングに応じて高レベルから低レベル、または低レベルから高レベルに変化する。この結果、正転出力端子Ｑ３からは１／２分周クロック信号（第２の１／２分周クロック信号）Ｑ３が出力される。出力信号Ｔ１が出力信号Ｑ２の論理レベルの反転に同期して、その出力信号Ｔ１の論理状態が低レベルに保持された後は、その正転出力端子Ｑ３から出力される信号Ｑ３の論理状態は低レベルに保持される。換言すれば、同期化回路であるＤ型フリップフロップ３の出力信号Ｑ２の論理状態が高レベルにある場合にのみ、Ｄ型フリップフロップ７の正転出力端子Ｑ３からは第２の１／２分周クロック信号Ｑ３が出力されることになる。
【００２８】
第１の１／２分周クロック信号Ｑ１と、Ｄ型フリップフロップ７からの第２の１／２分周クロック信号Ｑ３は論理回路５を介して出力される。
【００２９】
ここで、第２の１／２分周クロック信号Ｑ３は原クロック信号ＣＬＫの立ち下がりのタイミングに同期しているので、原クロック信号ＣＬＫの立ち上がりのタイミングに同期している第１の１／２分周クロック信号Ｑ１とは位相が相互に９０度ずれている。
【００３０】
このため、Ｄフリップフロップ７の正転出力端子Ｑ３から第２の１／２分周クロック信号Ｑ３が出力されているときは、論理回路５から原クロック信号ＣＬＫ１と同一周波数のクロック信号が出力される。一方、Ｄフリップフロップ７の正転出力端子Ｑ３の状態が低レベルに保持されているときは、１／２分周クロック信号ＣＬＫ（１／２）（第１の１／２分周クロック信号Ｑ１）が出力される。
【００３１】
以上説明したように、クロック信号切り換え装置１では、外部から入力される選択信号ＳＥＬは、同期化回路であるＤフリップフロップ３で原クロック信号ＣＬＫに同期化された出力信号Ｑ２に変換される。この出力信号Ｑ２は、その論理状態に基づいて、第２の１／２分周クロック信号Ｑ３の出力の有無を決定する。一方、第２の１／２分周クロック信号Ｑ３は、第１の１／２分周クロック信号Ｑ１に基づき生成された信号であるので、原クロック信号ＣＬＫに同期化した信号である。このように、第２の１／２分周クロック信号Ｑ３と、出力信号Ｑ２は共に原クロック信号ＣＬＫに同期しているので、第２の１／２分周クロック信号Ｑ３の論理状態が高レベルになっている期間中に、その論理状態が低レベルに強制的に移行されることはない。よって、パルス状のノイズを発生させることなく、出力信号ＯＵＴをクロック信号ＣＬＫ１と同一周波数のクロック信号とこの１／２分周クロック信号ＣＬＫ２のいずれかの信号に切り換えることができる。
【００３２】
【発明の効果】
以上説明したように、本発明のクロック信号切り換え装置では、相互に位相が９０度異なる第１および第２の１／２分周クロック信号を生成し、それらの排他的論理和を行うことによって原クロック信号と同一周波数のクロック信号を出力する。また、第２の１／２分周クロック信号の出力を停止することによって、１／２分周クロック信号を出力する。第２の１／２分周クロック信号の出力の停止は、原クロック信号に同期化した選択信号を用いて行われる。このようにすれば、ハザードを発生させることなく、出力信号をクロック信号あるいはその１／２分周クロック信号に切り換えることができる。
【図面の簡単な説明】
【図１】本発明を適用したクロック信号切り換え装置のブロック図である。
【図２】図１のクロック信号切り換え装置の基本動作を示すタイミングチャートである。
【図３】従来のクロック信号切り換え装置のブロック図である。
【図４】図３のクロック信号切り換え装置の基本動作を示すタイミングチャートである。
【符号の説明】
１  クロック信号切り換え装置
２  Ｄ型フリップフロップ（分周回路）
３  Ｄ型フリップフロップ（同期化回路）
４  クロック信号生成回路
５  論理回路
６  アンド回路
７  Ｄ型フリップフロップ
Ｑ１  第１の１／２分周クロック信号
Ｑ２  第２の１／２分周クロック信号
ＳＥＬ  選択信号
ＣＬＫ  原クロック信号
ＣＬＫ１  原クロック信号
ＣＬＫ２  １／２分周クロック信号
【図１】
0003562321.tif 000002
【図２】
0003562321.tif 000003
【図３】
0003562321.tif 000004
【図４】
0003562321.tif 000005