(57)【特許請求の範囲】
【請求項１】
ＩＣテスタにおける被試験ＩＣのピンごとに設けられるタイミング発生器において、
設定データ中の基本周期以上のデータに応じ、基本周期の整数倍の周期を持つパルスを出力する粗タイミング発生手段と、
上記パルスを波形生成制御回路の出力によりセット側とリセット側とに振り分ける振り分け手段と、
上記振り分け手段によりセット側に振り分けられたパルスを、上記設定データ中の基本周期以下のデータと、上記タイミング発生器より後段で発生するセット側の伝搬遅延補正データとを加算したデータ分遅延するセット側遅延手段と、
上記振り分け手段によりリセット側に振り分けられたパルスを、上記設定データの基本周期以下のデータと、上記タイミング発生器より後段で発生するリセット側伝搬遅延補正データとを加算したデータ分遅延するリセット側遅延手段と、
上記設定データ中の基本周期以上のデータと、上記セット側の加算データと、上記リセット側の加算データとを記憶し、試験サイクルごとに読みだされ、読み出された上記基本周期以上のデータを上記粗タイミング発生手段へ供給し、上記セット側の加算データを上記セット側遅延手段に供給し、上記リセット側の加算データを上記リセット側遅延手段に供給するメモリとが設けられ、
上記セット側遅延手段はこれに入力されたパルスを、上記読み出されたセット側加算データ中の基本周期以上のデータに応じた遅延を与える論理遅延手段と、その論理遅延手段の出力パルスを上記読み出されたセット側加算データ中の基本周期以下のデータに応じた遅延を与える精遅延手段とよりなり、
上記リセット側遅延手段はこれに供給されるパルスを、上記読み出されたリセット側加算データ中の基本周期以上のデータに応じた遅延を与える論理遅延手段と、その論理遅延手段の出力パルスを上記読み出されたリセット側データ中の基本周期以下のデータに応じた遅延を与える精遅延手段とよりなることを特徴とするＩＣテスタのタイミング発生器。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明はＩＣテスタにおいて被試験ＩＣのピンごとに設けられ、被試験ＩＣへ供給する各種パターンの波形の生成などに用いられるタイミングを発生するタイミング発生器に関する。
【０００２】
【従来の技術】
図４に従来のタイミング発生器を示す。周期メモリ１１には設定データが、基本周期以上のＤｉと基本周期以下のデータＤｆとに分けて記憶され、この周期メモリ１１はテストサイクルごとに順次読み出される。読み出された設定データは設定データレジスタ１２に格納され、そのレジスタ１２中の基本周期以上のデータＤｉは粗タイミング発生手段１３へ入力される。粗タイミング発生手段１３は安定なクロック発生器１５よりの基本周期Ｔのクロックが入力されて、この基本周期の整数倍、つまり設定データＤｉと対応した周期を持つパルスを精遅延手段１６へ供給する。精遅延手段１６にはレジスタ１２中の基本周期以下のデータＤｆが与えられており、このデータに応じた遅延が与えられる。この精遅延手段１６の出力パルスは、つまり設定データに応じたパルスは振り分け手段１７において波形生成制御回路１８の出力により、つまりゲート１７ａと１７ｂとによりセット側とリセット側に振り分けられる。この振り分けられたパルスはこのタイミング発生器より被試験ＩＣ１９に達するセット側の伝搬路における伝搬遅延のばらつきを補正する、いわゆるスキュー吸収遅延手段２１へ供給され、またリセット側に振り分けられたパルスは同様にタイミング発生器より被試験ＩＣへ至る通路における伝搬遅延のばらつきを補正するスキュー吸収遅延手段２２へ供給される。つまりスキュー吸収遅延手段２１、２２にはそれぞれレジスタ２３、２４に格納されている伝搬遅延補正データ（スキュー吸収データ）に応じた遅延が与えられる。スキュー吸収遅延手段２１、２２の出力パルスによってフリップフロップ２５がセット、リセット制御され、フリップフロップ２５の出力が被試験ＩＣの１つのピンへ図に示していない駆動回路を通じて供給される。
【０００３】
先に述べたように、周期メモリ１１は試験サイクルごとに読みだされ、つまりタイミング発生器より発生するパルスは試験周期ごとに変更することができるように構成されている。一方、スキュー吸収遅延手段２１、２２における遅延制御は、実時間制御は行わず、適当なときに伝搬遅延を測定して、そのばらつきを補正する伝搬遅延補正データを作りレジスタ２３、２４に設定する。
【０００４】
【発明が解決しようとする課題】
従来のタイミング発生器においては、精遅延手段１６とスキュー吸収遅延手段２１、２２とは微細な遅延を制御することができるように、その遅延手段は通常ＩＣ内に構成されたゲートやバッファなどにおける伝搬遅延を利用し、その遅延用バッファを通すか通さないかの選択を行う回路を多段に接続して構成されており、しかも精遅延手段１６は最大で基本周期Ｔまで、要求された高い精度に応じた各種の遅延量の遅延を可能とする必要があり、またスキュー吸収遅延手段２１、２２においては基本周期以上の補正をする必要があり、かつ、その遅延精度は精遅延手段１６と同程度である必要がある。このため、これらスキュー吸収遅延手段２１、２２も精遅延手段１６と同様構成の遅延手段が使用されている。このようなバッファの伝搬遅延を利用した遅延回路においては電源電圧の変動によって遅延量が変化し、またクロック速度によって遅延量が変化する。かつ温度の影響も受けやすく、さらに製造のばらつきも大きい。しかも高い精度とするには前述した遅延段を多数、多段に設ける必要があり、より前記各種影響を受けやすく、雑音も乗りやすいなどの欠点があり、そのような遅延手段を従来においては３つも必要としており、それだけ高い精度を得るのは困難であった。
【０００５】
【課題を解決するための手段】
この発明によれば粗タイミング発生手段よりのパルスが波形生成制御回路によってセット側とリセット側とに振り分けられ、これらセット側とリセット側とに振り分けられたパルスはセット側遅延手段とリセット側遅延手段へ供給される。セット側遅延手段は設定データ中の基本周期以下のデータとセット側の伝搬路遅延補正データ、いわゆるスキュー吸収データとを加算したデータ分遅延を与え、またリセット側遅延手段は設定データ中の基本周期以下のデータとリセット側のスキュー吸収データとを加算した分だけ遅延を与える。
【０００６】
このように構成されているから、高い精度の遅延手段はセット側遅延手段とリセット側遅延手段とにそれぞれ１つ設ければよく、かつその精遅延手段としての遅延量は最大で基本周期分とすることが可能となる。
【０００７】
【実施例】
図１にこの発明の請求項１の発明の実施例を示し、図４と対応する部分に同一符号を付けてある。この実施例においては周期メモリ１１には設定データの基本周期以上のデータＤｉはそのまま記憶されるが、基本周期以下のデータＤｆはセット側のスキュー吸収データ、つまり伝搬遅延補正データと加算したデータＤｓとリセット側のスキュー吸収データとを加算したＤｒとが記憶される。セット側のデータＤｓはその加算によって生じた、あるいはスキュー吸収データ自体が基本周期以上であったりするための基本周期以上のデータＤｓｉと基本周期以下のデータＤｓｆとがあり、同様にリセット側のデータＤｒに基本周期以上のデータＤｒｉと基本周期以下のデータＤｒｆとがあり、これらの基本周期以上のデータＤｓｉ、Ｄｒｉは例えば２ビットで構成される。周期メモリ１１では試験サイクルごとに読みだされるが、読み出されたデータ中の基本周期のデータＤｉはレジスタ１２ｉに格納されて、これより従来と同様に粗タイミング発生手段１３へ供給される。またセット側のデータＤｓはレジスタ１２ｓに、リセット側のデータＤｒはレジスタ１２ｒにそれぞれ格納される。
【０００８】
粗タイミング発生手段１３からは従来と同様に設定されたデータＤｉと対応した基本周期を持つパルスが出力されるが、この発明においてはこのパルスはまず振り分け手段１７によって波形生成制御回路１８の出力によってセット側とリセット側とに振り分けられて、それぞれセット側遅延手段２６ｓ、リセット側遅延手段２６ｒに供給される。セット側遅延手段２６ｓは振り分け手段１７により振り分けられたセット側のパルスが入力される論理遅延手段２７ｓと、その論理遅延手段２７ｓの出力が入力される精遅延手段２８ｓとにより構成される。
【０００９】
論理遅延手段２７ｓは論理回路により構成され、レジスタ１２ｓ中の基本周期以上のデータＤｓｉに応じた遅延を入力パルスに与えるものである。精遅延手段２８ｓはレジスタ１２ｓ中の基本周期以下のデータＤｓｆに応じた遅延を与える。論理遅延手段２７ｓはＤ型フリップフロップ３１ｓ、３２ｓが継続的に接続され、その初段側のフリップフロップ３１ｓの入力側と、フリップフロップ３１ｓ、３２ｓの各出力側とがセレクタ３３ｓの入力側に接続され、セレクタ３３ｓは基本周期以上のデータＤｓｉによってその入力の１つを選択する。すなわちデータＤｓｉが０の場合はフリップフロップ３１ｓ、３２ｓを通ること無く、入力されたパルスを直ちに精遅延手段２８ｓへ供給し、データＤｓｉが１の場合はフリップフロップ３１ｓの出力、つまり１基本周期だけ遅延されたパルスを精遅延手段２８ｓへ供給し、データＤｓｉが２の場合はフリップフロップ３２ｓの出力、つまり２基本周期遅延されたパルスを精遅延手段２８ｓへ供給する。なおフリップフロップ３１ｓ、３２ｓはクロック発生器１５のクロックによってそれぞれトリガされる。
【００１０】
リセット側遅延手段２６ｒもセット側遅延手段２６ｓと同様に構成される。つまり論理遅延手段２７ｒと精遅延手段２８ｒとにより構成され、論理遅延手段２７ｒは振り分けられたリセット側パルスが入力され、クロック発生器１５によりトリガされるフリップフロップ３１ｒ、３２ｒよりなる２段の遅延回路が構成され、さらにこのフリップフロップを通らないパルスと、フリップフロップ３１ｒを通ったパルスと、フリップフロップ３２ｒを通ったパルス、つまり遅延されないパルスと、１基本周期遅延されたパルスと、２周期遅延されたパルスとがセレクタ３３ｒによって選択され、このセレクタ３３ｒはレジスタ１２ｒの基本周期以上のデータＤｒｉによって選択制御され、このセレクタ３３ｒの出力が精遅延手段２８ｒへ供給される。これら精遅延手段２８ｓ、２８ｒの出力パルスによってフリップフロップ２５がセット、リセット制御される。
【００１１】
このように構成されているため、セット側遅延手段２６ｓにおいて設定データ中の基本周期以下のデータとセット側のスキュー吸収データとの和に応じた遅延が行われ、またリセット側遅延手段２６ｒにおいては設定データ中の基本周期以下のデータとリセット側のスキュー吸収データとの和に応じた遅延が与えられる。従って、フリップフロップ２５の出力は従来と同様となり、しかも精遅延手段２８ｓ、２８ｒはそれぞれ最大遅延は基本周期Ｔでよく、かつ論理遅延手段２７ｓ、２７ｒは論理回路で構成されているため、その遅延は電源電圧や温度など外部変動の影響を受けがたく、外部の影響を受ける恐れのある精遅延手段は従来に比べて２つでよく、しかもその長さは従来のスキュー吸収遅延手段よりも短くて済み、小さな規模となる。
【００１２】
図１の動作例を図２に示す、つまり図２Ａはクロック発生器１５よりの基準クロックを示す。図２Ｂは粗タイミング発生手段１３の出力であって、この基準クロックの整数倍だけの周期を持ったパルスが出力され、波形生成制御回路１８のセット側出力とリセット側出力は、図２Ｃ、Ｄのように示され、従ってセット側とリセット側に振り分けられたパルスは図２Ｅ、Ｆにそれぞれ示すように粗タイミング発生手段１３の出力が交互に振り分けられて取り出され、これら振り分けられたパルスはセット側遅延手段２６ｓ、リセット側遅延手段２６ｒによってそれぞれΔＤｓ、ΔＤｒだけ図２Ｇ、Ｈに示すようにセット側パルス、リセット側パルスに対して遅延され、これら遅延パルスによってフリップフロップ２５がセット、リセットされ出力波形は図２Ｉに示すようになる。
【００１３】
図３にタイミングの発生にスキュー吸収データを考慮した他の例を示し、図１、図４と対応する部分に同一符号を付けて示す。この例においては周期メモリ１１には図４と同様のデータが記憶されており、従ってこれより読み出されたデータ中の基本周期以上のデータＤｉはレジスタ１２ｉに格納され、基本周期以下のデータＤｆはレジスタ１２ｆに格納される。またセット側遅延手段２６ｓ及びリセット側遅延手段２６ｒにおいて図１と同様に論理遅延手段および精遅延手段が設けられるが、さらにセット側遅延手段２６ｓに加算器３５ｓが設けられ、設定データ中の基本周期以下のデータ、つまりレジスタ１２ｓよりのデータＤｆとレジスタ２３よりのセット側スキュー吸収データ、つまりセット側伝搬遅延補正データとが加算される。その加算出力中の基本周期以下のデータは精遅延手段２８ｓに設定データとして与えられ、これとともに加算器３５ｓの桁上げ出力とレジスタ２３中の基本周期を越えるデータがセレクタ３３ｓに制御データとして供給される。この制御データにより図１と同様にセレクタ３３ｓが制御される。つまり基本周期以下のデータＤｓとセット側スキュー吸収データとを加算した値中の基本周期以上のデータとによってセレクタ３３ｓが制御され、この基本周期以上のデータが０であれば入力されたセット側振り分けパルスがそのまま精遅延手段２８ｓへ供給され、基本周期以上の値が１であればフリップフロップ３１ｓの出力が選出されて精遅延手段２８ｓへ供給され、加算データが２であればフリップフロップ３２ｓの出力が精遅延手段２８ｓへ供給される。
【００１４】
リセット側遅延手段２６ｒにおいても同様に加算器３５ｒが設けられ、これにより基本周期以下のデータＤｆとレジスタ２４よりのリセット側スキュー吸収データが加算されて、その基本周期以下のデータによって精遅延手段２８ｒが遅延制御され、加算器３５ｒの桁上げ信号とレジスタ２４内の基本周期以上の値とによってセレクタ３３ｒが制御される。その他の構成及び動作は図１の場合と同様である。
【００１５】
【発明の効果】
以上述べたように、この発明によれば粗タイミング発生手段１３よりのパルスを振り分け手段によりまず振り分けて、セット側遅延手段とリセット側遅延手段とに供給し、セット側遅延手段とリセット側遅延手段によりそれぞれ設定周期データの基本周期以下のデータとそれぞれのスキュー吸収データとを加算した値によってだけセット側のパルスとリセット側のパルスとを遅延制御しており、このため精遅延手段としては最高遅延時間は基本周期あれば良く、従来に比べて基本周期および基本周期以上の遅延が可能な精遅延手段を３つ設けた場合と比べて精遅延手段の数が少なく、その遅延量も少ない。論理遅延手段をセット側、リセット側に設けているが、これは電源電圧、温度変動などの影響を受けがたく、また雑音の影響を受けがたい。精遅延手段が少なく、かつその最大遅延時間が小さいということは外部変動や雑音などの影響を受けがたい効果がある。
【図面の簡単な説明】
【図１】請求項１の発明の実施例を示すブロック図。
【図２】図１に示したタイミング発生器の動作の各部の波形を示すタイムチャート。
【図３】他の例を示すブロック図。
【図４】従来のタイミング発生器を示すブロック図。
【図１】
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【図２】
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【図３】
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【図４】
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