(57)【特許請求の範囲】
【請求項１】
強誘電体を用いた容量キャパシタを有する半導体記憶装置であって、
一方の電極と他方の電極の間に、記憶装置動作時に比べて長い時間の、または大きな電圧の、またはその両方の、負または正の直流電流もしくは単極パルス電圧を加えることにより、交流電圧を印加したときの分極特性が中心対称ではなく、分極ヒステリシスが正負どちらかの電圧軸方向にシフトした分極特性を示す容量キャパシタを含んでおり、書込み時に前記容量キャパシタに印加される電圧範囲が、一端は絶対値が有限でありかつ符号が前記分極ヒステリシスの電圧シフト方向の符号と同符号な電圧であり、他端はその符号によらず、その絶対値が前記一端の電圧より小さい電圧であることを特徴とする半導体記憶装置。
【請求項２】
前記容量キャパシタの電極の一方はトランジスタの拡散層のひとつに接続され、他方の電極はプレート線に接続され、ゲート絶縁膜およびゲート電極を介して隣接するもうひとつの拡散層がビット線に接続されるメモリセルを含む半導体記憶装置であって、
前記容量キャパシタの前記プレート線に接続される電位を一定の基準電位とし、前記拡散層に接続される電極に基準電位にまたがる交流電位を印加した際の分極ヒステリシスが正電位側又は負電位側にシフトしている分極特性を示す容量キャパシタを含んでおり、書込み時の前記プレート線に印加する電位を一定とし、前記ビット線に印加する信号電位のうち、前記プレート線電位から最も離れている電位から前記プレート線電位を減算した電位差の符号が、前記容量キャパシタの分極ヒステリシスのシフト電圧と同符号の電位差であるという条件を満たすプレート線電位およびビット線電位により記憶動作を行うことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
書込み動作時の、前記プレート線に印加する電位を接地電位とし、前記ビット線に印加する一方の電位を接地電位、他方の電位の絶対値が１ボルト以上６ボルト以下とすることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
書込み動作時の、前記プレート線に印加する電位の絶対値が１ボルト以上６ボルト以下とし、前記ビット線に印加する電位の一方を接地電位、他方の電位をプレート線電位と同じ電位とすることを特徴とする請求項２記載の半導体記憶装置。
【請求項５】
書込み時に前記容量キャパシタに一定範囲の電圧を印加した際に得られる分極値の符号は全て同じであることを特徴とする請求項１乃至４いずれかに記載の半導体記憶装置。
【請求項６】
前記容量キャパシタは、前記分極ヒステリシスをシフトさせた状態では、動作電圧印加により前記分極ヒステリシスに比べ小さなヒステリシスを描く特性を有することを特徴とする請求項１乃至５いずれかに記載の半導体記憶装置。
【請求項７】
前記容量キャパシタを構成する２つの電極に同一の材料を用いたことを特徴とする請求項１乃至６いずれかに記載の半導体記憶装置。
【請求項８】
交流電圧を印加したときの分極特性が中心対称ではなく、分極ヒステリシスが正負どちらかの電圧軸方向にシフトした分極特性を示す強誘電体を用いた容量キャパシタを含んでおり、書込み時に前記容量キャパシタに印加される電圧範囲が、一端は絶対値が有限でありかつ符号が前記分極ヒステリシスの電圧シフト方向の符号と同符号な電圧であり、他端はその符号によらず、その絶対値が前記一端の電圧より小さい電圧である半導体記憶装置の製造方法であって、
前記容量キャパシタに、読出し書込み時の電圧印加時間に比較して十分長い時間直流電圧を印加するステップを含むことを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記容量キャパシタに、読出し書込み時の電圧印加時間に比較して十分長い時間直流電圧を印加するのに代えて、前記容量キャパシタに、読出し書込み時の電圧以上の直流電圧を印加するステップを含むことを特徴とする請求項８記載の半導体記憶装置の製造方法。
【請求項１０】
前記容量キャパシタに、読出し書込み時の電圧印加時間に比較して十分長い時間直流電圧を印加し、かつ読出し書込み時の電圧以上の前記直流電圧を印加するステップを含むことを特徴とする請求項８または９記載の半導体記憶装置の製造方法。
【請求項１１】
前記直流電圧に代えて単極パルス電圧を印加することを特徴とする請求項８乃至１０いずれかに記載の半導体記憶装置の製造方法。
【請求項１２】
前記直流電圧及び前記単極パルス電圧の印加が行われる環境の温度は、室温より高くキュリー温度より低いことを特徴とする請求項８乃至１１いずれかに記載の半導体記憶装置の製造方法。
【請求項１３】
前記容量キャパシタを構成する２つの電極に同一の材料を用いたことを特徴とする請求項８乃至１２いずれかに記載の半導体記憶装置の製造方法。
【請求項１４】
前記容量キャパシタを構成する２つの電極材料の仕事関数差が０．５電子ボルト未満であることを特徴とする請求項８乃至１３いずれかに記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその製造方法に関し、特に容量キャパシタとして強誘電体材料を用いた半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ｄｙｎａｍｉｃ  ＲＡＭ）に代表されるメモリデバイスは近年その集積度を高める研究開発が活発化している。必然的に、容量部のキャパシタセル面積は年々縮小している。面積が縮小した場合においても、デバイスに要求される静電容量を得るために、誘電体薄膜材料として従来用いられてきたＳｉＯ２，Ｓｉ３Ｎ４等よりも高い誘電率を有する材料の適用が望まれている。
【０００３】
高誘電率を有する材料として、チタン酸ジルコン酸鉛（以下、ＰＺＴという）を代表とするチタン酸鉛系の物質や、チタン酸バリウム系の物質などが挙げられる。これらは高い誘電率を有する物質である一方、分極特性がヒステリシスを示す強誘電体であることが知られている。このヒステリシス特性は強誘電体不揮発性メモリに利用されている。
【０００４】
しかしながら、これらの物質の高い誘電率を利用してＤＲＡＭなどの半導体記憶装置の容量キャパシタに適応する場合、前述の分極ヒステリシス特性がキャパシタ性能を劣化させる要因となりうる。一般的なＤＲＡＭでは容量キャパシタに印加する電圧を低減するために、キャパシタの一方の電極につながるプレート線に電源電位の半分を印加し、他方の電極電位を接地電位あるいは電源電位にすることで書込みを行う、いわゆるハーフＶｃｃプレート方式が多く用いられている。この方式を強誘電体を用いた容量キャパシタに適応した場合、書込みのために電圧を印加することで強誘電体は分極反転を起こし、分極反転を繰り返すことで誘電特性の劣化が生じ、キャパシタの誘電率は低下することになる。この誘電特性の劣化はＤＲＡＭなどに要求される耐用時間に比較して遥かに短い時間で生じるため、実用化に際して障害となる。
【０００５】
このような強誘電体を薄膜キャパシタに用いた際の障害を回避する方法として、次の２つの方法が知られている。第１の方法は特開平６−２２４３８９号公報（以下、文献１という）にて従来の技術として挙げられているアイイーイーイーサーキッツ  アンド  デバイセズ  マガジン  １９９０年  第１７頁に示される方法である。図８は文献１記載の従来技術における分極ヒステリシス特性図である。同図を参照すると、この文献１記載の方法は分極ヒステリシス特性を示す強誘電体材料を用いた薄膜キャパシタに対して、ハーフＶｃｃプレート方式を用いずに、同図中の太線部分ｆ１０に示したような、分極反転を起こさない動作電圧範囲での誘電特性を利用する、というものである。
【０００６】
第２の方法は同文献１に発明として挙げられているものである。図９は文献１記載の発明における分極ヒステリシス特性図である。同発明は容量キャパシタを構成する強誘電体を挟む２つの電極に仕事関数差がある電極材料の組み合わせを用いることにより、図９に示したように分極ヒステリシス特性を電圧軸方向にシフトさせ、図中に太線ｆ１１で示した電圧範囲での分極特性を利用する方法である。
【０００７】
【発明が解決しようとする課題】
しかしながら前述の従来技術のうち、第１の方法では、図８に示す分極ヒステリシスにおいて、動作電圧を零ボルトからＶｍａｘボルトとすると、零ボルトでの分極Ｐ（０）＝Ｐｒであり、又、Ｖｍａｘボルトでの分極はＰｍａｘである。そのとき、ＤＲＡＭ動作の読出し書込みに使用する蓄積電荷量は（Ｐｍａｘ−Ｐｒ）であり、キャパシタセル面積が縮小された高集積ＤＲＡＭの回路設計において、読出し動作に必要な電荷量に満たない。
【０００８】
前述の第２の方法では、文献１によると、容量キャパシタを構成する強誘電体薄膜の両端の電極に仕事関数の差を有する電極材料の組み合わせを用いたものであり、両電極の仕事関数差により、図９に示すように、強誘電体の分極ヒステリシスを電圧軸方向にシフトさせ、プレート線電位を接地電位よりも大きく、メモリセルへの供給電位より小さい電位とし、ビット線電位を接地電位とメモリセルへの供給電位として動作させるとある。特に、プレート電位を接地電位とメモリセルへの供給電源電位の和の半分とし、ビット線電位を接地電位とメモリセルへの供給電位とするハーフＶｃｃプレート方式を用いて、容量キャパシタに印加される電圧を零ボルトを中心とした正負対称電圧で記憶動作を行う方式とすると、容量キャパシタ特性は図中太線ｆ１１で示される分極特性となり、強誘電体を分極反転させることなく容量キャパシタに十分な電荷を蓄積することができるとある。
【０００９】
しかしながら一般的には図９の様にシフトした分極ヒステリシス特性の容量キャパシタにおいてハーフＶｃｃプレート方式で動作させると、太線ｆ１１で示された様な分極特性は示さず、図１０の分極ヒステリシス特性図の太線ｆ１２に示されるような分極特性を示す。このときの蓄積電荷量は半導体記憶装置の動作には不十分なものである。
【００１０】
又、たとえこの方法で十分な蓄積容量が得られるとしても、分極ヒステリシスをシフトさせるために上部電極と下部電極に仕事関数差の大きい組み合わせを用いなければならない。その仕事関数差は、文献１によれば、膜厚５０から１００ナノメートルの強誘電体膜に対して、０．５ボルト以上を必要とする。そうなると使用される電極の組み合わせは限られることになり、電極材料選択の幅が狭くなるという問題が生じていた。
【００１１】
又、この種の半導体記憶装置の他の例が特開平１０−１４９６８６号公報（以下、文献２という）及び特許第２７７７１６３号公報（以下、文献３という）に記載されている。文献２記載の技術は、読出し時に抗電圧を超えないパルス電圧をメモリに印加するというものである。文献３記載の技術は、書込み時に抗電圧より高い電圧を印加し、読出し時に抗電圧より低い電圧を印加するというものである。
【００１２】
しかし、これら文献２及び３にも上記問題点を解決する手段は開示されていない。そこで本発明の目的は、強誘電体を用いた容量キャパシタを有する半導体記憶装置において、記憶動作に十分な蓄積電荷量を有し、繰り返し動作による容量特性劣化が少なく、かつ電極材料選択の幅を拡大することが可能な半導体記憶装置及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記課題を解決するために本発明は、強誘電体を用いた容量キャパシタを有する半導体記憶装置であって、その装置は一方の電極と他方の電極の間に、記憶装置動作時に比べて長い時間の、または大きな電圧の、またはその両方の、負または正の直流電流もしくは単極パルス電圧を加えることにより、交流電圧を印加したときの分極特性が中心対称ではなく、分極ヒステリシスが正負どちらかの電圧軸方向にシフトした分極特性を示す容量キャパシタを含んでおり、書込み時に前記容量キャパシタに印加される電圧範囲が、一端は絶対値が有限でありかつ符号が前記分極ヒステリシスの電圧シフト方向の符号と同符号な電圧であり、他端はその符号によらず、その絶対値が前記一端の電圧より小さい電圧であることを特徴とする。
【００１４】
又、本発明による他の発明は、交流電圧を印加したときの分極特性が中心対称ではなく、分極ヒステリシスが正負どちらかの電圧軸方向にシフトした分極特性を示す強誘電体を用いた容量キャパシタを含んでおり、書込み時に前記容量キャパシタに印加される電圧範囲が、一端は絶対値が有限でありかつ符号が前記分極ヒステリシスの電圧シフト方向の符号と同符号な電圧であり、他端はその符号によらず、その絶対値が前記一端の電圧より小さい電圧である半導体記憶装置の製造方法であって、その方法は前記容量キャパシタに、読出し書込み時の電圧印加時間に比較して十分長い時間直流電圧を印加するステップを含むことを特徴とする。
【００１５】
本発明によれば、分極ヒステリシスが正負どちらかの電圧軸方向にシフトした容量キャパシタを用い、その容量キャパシタに印加される電圧範囲が、一端は絶対値が有限でありかつ符号が前記分極ヒステリシスの電圧シフト方向の符号と同符号な電圧であり、他端はその符号によらず、その絶対値が前記一端の電圧より小さい電圧であるように構成したため、記憶動作に十分な蓄積電荷量を有し、繰り返し動作による容量特性劣化が少ない半導体記憶装置が得られる。
【００１６】
又、本発明による他の発明によれば、直流電圧又は単極パルス電圧を容量キャパシタに印加して分極ヒステリシスを正負どちらかの電圧軸方向にシフトさせるよう構成したため、電極材料選択の幅を拡大することが可能となる。
【００１７】
【発明の実施の形態】
まず、本発明の概要について説明する。第１及び第２の従来の方法の課題を解決するためには、動作電圧範囲での電荷量の差を大きくすることが必要である。そのための方法として、本発明では分極ヒステリシスを電圧軸方向にシフトさせる。かつ、動作電圧をハーフＶｃｃプレート方式および類似の方式とせず、ビット線電位にプレート線電位近傍の電位と、それ以上の大きさでかつ分極ヒステリシスの電圧シフトと同符号の電位を用いる。それにより、動作電圧範囲での電荷量の差を大きくすることができる。
【００１８】
例えば動作電圧、すなわちビット線電位からプレート線電位を引いた電位差が、ＶＬボルトとＶＨボルトであるとし、それらの絶対値の関係は｜ＶＨ｜＞｜ＶＬ｜であるとする。一般的にはＶＬを零ボルトにすることにより、読出し書込み動作のための回路設計を簡単にすることができる。又、実際の装置を考えた場合、ＶＨの絶対値は１から６ボルト程度が望ましい。そのとき、分極ヒステリシスをＶＨと同符号の電圧側にシフトさせると、動作電圧における容量キャパシタの蓄積電荷量を増加させることができる。
【００１９】
例として、図１にＶＨの符号が正のときの分極ヒステリシスのシフトの様子を示す。分極ヒステリシスを正電圧方向にシフトさせると、ＶＬでの分極値はＰＬ０からＰＬ１に減少し、ＶＨでの分極値はＰＨ０からＰＨ１に減少する。しかしながらＶＬにおける分極値の変化はＶＨにおける変化に比べて大きく、分極ヒステリシスのシフトにより動作電圧範囲における蓄積電荷量は（ＰＨ０−ＰＬ０）から（ＰＨ１−ＰＬ１）に増加する。このように分極ヒステリシスシフトにより、容量キャパシタの蓄積電荷量を増加させることができる。
【００２０】
なお、同図中太線ｆ１及びｆ２で示したように、分極ヒステリシスをシフトさせた状態では、動作電圧印加により小さなヒステリシスを描くことがある。これはわずかながら強誘電体が分極反転しているためであるが、分極ドメインの反転が強誘電体中の一部であるため、動作電圧印加を繰り返し行っても容量キャパシタ特性の劣化はほとんど見られない。
【００２１】
しかし、分極ヒステリシスをそれ以上シフトさせることにより、ＰＬ１の値がＰＨ１と異符号になると、強誘電体の大部分が分極反転することになり、動作電圧印加の繰り返しにより容量キャパシタは劣化してしまう。そのため分極ヒステリシスのシフト、又はＶＬ及びＶＨの値の選定はＰＬ１の値がＰＨ１と異符号にならないように行うのが望ましい。
【００２２】
このように本発明の構成の半導体記憶装置においては、記憶動作に十分な蓄積電荷量を有し、繰り返し動作による容量特性劣化のない半導体記憶装置を提供できる。すなわち本発明により、従来の第１及び第２の方法のうちの蓄積電荷量に関する課題を解決できることは明らかである。
【００２３】
一方、本発明の製造方法は、容量キャパシタの電極の種類や組み合わせに関わらず、分極ヒステリシスを正電圧側または負電圧側のどちらかにシフトさせるための製造工程を有するものである。分極ヒステリシスを正電圧側または負電圧側のどちらかにシフトさせるための方法は、下部電極、強誘電体薄膜、上部電極による容量キャパシタを形成した後に、強誘電体薄膜を挟む上部電極と下部電極の間に、記憶装置動作時に比べて十分長い時間の、又は十分大きな電圧値の、又はその両方の、負又は正の直流電圧もしくは単極パルス電圧を加えることを特徴としている。
【００２４】
具体的には、強誘電体薄膜に、例えば正の直流電圧または単極パルス電圧を印加したまま放置する。このときの電圧の絶対値は抗電圧と同程度もしくはそれ以上であることが望ましく、放置環境温度は室温より高く、キュリー温度より低い温度であることが望ましい。すると、強誘電体薄膜の分極ヒステリシスは初期には図２（ａ）に示す状態であったものが図２（ｂ）に示すように負電圧側にシフトする。同様に強誘電体薄膜に負の直流電圧または単極パルス電圧を印加したまま放置すると強誘電体薄膜の分極ヒステリシスは図２（ｃ）に示すように正電圧側にシフトする。
【００２５】
このような直流電圧もしくは単極パルス電圧印加による強誘電体薄膜の分極ヒステリシスシフトは、従来の第２の方法にあるような、上部電極と下部電極の仕事関数差によらない。従って、上部電極と下部電極の仕事関数差が小さくとも、あるいは仕事関数差のない同一の電極材料を用いた場合においても、強誘電体薄膜の分極ヒステリシスを正電圧側あるいは負電圧側にシフトさせることができる。
【００２６】
すなわち本発明の製造方法を用いることにより、容量キャパシタの強誘電体を挟む上部電極と下部電極の仕事関数差に関わらず電極材料を選択できるため、上部電極と下部電極に同一の材料を用いることにより、製造コストを低減することができ、または容量キャパシタにおける強誘電体の分極特性または漏れ電流特性の向上を促す唯一無二の電極材料が存在する場合、その材料を上部電極と下部電極の両方に用いることができる。つまり従来の第２の方法のうちの電極材料の制限に関する課題を解決できることは明らかである。以上述べた本発明の装置及び製造方法を用いることにより、前述の従来の第１及び第２の方法の課題を解決することができる。
【００２７】
以下、本発明の実施の形態について添付図面を参照しながら説明する。まず、第１の実施の形態について説明する。第１の実施の形態は半導体記憶装置に関するものである。図１は本発明に係る半導体記憶装置の分極ヒステリシス特性図、図２は分極ヒステリシス特性のシフト説明用の模式図、図３は容量キャパシタの構成図、図４は半導体記憶装置の回路図、図５は半導体記憶装置の構成図である。
【００２８】
図３及び図４を参照すると、本発明の装置を構成する容量キャパシタＣは下部電極６と、強誘電体薄膜７と、上部電極８とにより構成される。そして、容量キャパシタＣの下部電極６と上部電極８はどちらか一方がプレート線９に接続され、もう一方がＭＯＳトランジスタ２１の拡散層Ｓに接続される。拡散層Ｄはゲート絶縁膜３及びゲート電極Ｇを介して拡散層Ｓと隣接して存在し、ビット線５は拡散層Ｄと接続される。ゲート電極Ｇはワード線１０と接続される。
【００２９】
又、図５を参照すると、半導体記憶装置は基板１と、基板１内に設けられた拡散層Ｄ，Ｓと、拡散層Ｄ上に設けられたコンタクトプラグ４と、拡散層Ｓ上に設けられたコンタクトプラグ４と、基板１上に設けられたゲート絶縁膜３と、ゲート絶縁膜３上に設けられたゲート電極Ｇ及びワード線１０と、拡散層Ｄと接続されるビット線５と、拡散層Ｓ側のコンタクトプラグ４上に設けられた容量キャパシタＣと、容量キャパシタＣの周囲及び下方に設けられた層間絶縁膜２とを含んで構成される。
【００３０】
本発明における強誘電体薄膜は動作温度で強誘電性を示すものであり、その材料としてはＰＺＴに代表されるチタン酸ジルコン酸鉛系の酸化物、またはチタン酸鉛系の酸化物、もしくはチタン酸バリウム系の酸化物、もしくはビスマス系複合酸化物などを用いることができる。
【００３１】
本発明の半導体記憶装置における書込み動作方式について説明する。図５の容量キャパシタＣにおいて上部電極８はプレート線９につながり、下部電極６がコンタクトプラグ４を介して拡散層Ｓにつながるものとする。容量キャパシタＣの分極ヒステリシス特性を上部電極８を接地電位とし、下部電極６に交流電圧連続波を印加して測定した際の分極ヒステリシス曲線は中心対称から正電圧方向にシフトしているものとする。
【００３２】
その容量キャパシタＣをメモリセルに組み込んだ場合の装置の動作のための電位構成は、プレート線電位を一定電位Ｖｐｌとし、ビット線電位のうちＶｐｌに近い物をＶｓｓ、もう一方をＶｄｄとした時、｜Ｖｓｓ−Ｖｐｌ｜≦１ボルトでかつ（Ｖｄｄ−Ｖｐｌ）の符号が正であるという条件を満たすＶｐｌ、Ｖｓｓ及びＶｄｄを選定する。このとき、｜Ｖｄｄ−Ｖｐｌ｜は１ボルトから６ボルトの間が望ましい。
【００３３】
この条件を満たすよう選定した電位Ｖｐｌをプレート線９に印加し、ワード線１０およびゲート電極Ｇにゲート電圧が印加された状態で、ビット線５の電位をＶｓｓからＶｄｄまで連続的に変化させたときの分極特性を図１の太線で示す。図中のＶＬはＶＬ＝Ｖｓｓ−Ｖｐｌであり、ＶＨはＶＨ＝Ｖｄｄ−Ｖｐｌである。このようにビット線電位がＶｓｓからＶｄｄに変化することで分極値はＰＬ１からＰＨ１に変化し、容量キャパシタの蓄積電荷量は｜ＰＨ１−ＰＬ１｜と読出しに十分な量となる。
【００３４】
特にＶｓｓとＶｐｌを同値とした場合、ＶＬは零ボルトとなり、装置の電源回路設計が容易になる。その中でもＶｓｓとＶｐｌを接地電位としＶｄｄをメモリセル供給電源電位とする組み合わせ、またはＶｓｓとＶｐｌをメモリセル供給電源電位としＶｄｄを接地電位とする組み合わせが回路設計上最も簡便な電位構成である。
【００３５】
なお、容量キャパシタＣの分極ヒステリシス特性を上部電極８を接地電位とし、下部電極６に交流電圧連続波を印加して測定した際の分極ヒステリシス曲線が中心対称から負電圧方向にシフトしている場合は、（Ｖｄｄ−Ｖｐｌ）の符号が負である条件を満たすＶｐｌ、Ｖｓｓ及びＶｄｄを選定すればよい。
【００３６】
又、容量キャパシタＣの上部電極８が拡散層Ｓに接続され、下部電極６がプレート線９に接続される構成のメモリセルの場合、（Ｖｄｄ−Ｖｐｌ）の符号は、容量キャパシタＣの分極ヒステリシス特性を下部電極６を接地電位とし、上部電極８に交流電圧連続波を印加して測定した際の分極ヒステリシス曲線のシフト電圧と同符号にすればよい。これは容量キャパシタＣの分極ヒステリシス特性を上部電極８を接地電位とし、下部電極６に交流電圧連続波を印加して測定した際の分極ヒステリシス曲線のシフト電圧方向と異符号にすることと等価である。
【００３７】
次に、第２の実施の形態について説明する。第２の実施の形態は半導体記憶装置の製造方法に関するものである。図６は上部及び下部電極間に印加する電圧の波形図、図７は本装置の製造方法の要部フローチャートである。強誘電体を用いた容量キャパシタＣに、分極ヒステリシスシフトを生じさせるためには、容量キャパシタＣの上部電極８と下部電極６の間に直流電圧又は単極性パルス電圧を印加する（図６及び図７のＳ２参照）。このときの上部電極８と下部電極６の組み合わせは、両者の仕事関数差に関わりなく選択することができる。例えば、仕事関数差のない同一の材料を使うことも許される。
【００３８】
例として、容量キャパシタＣの分極ヒステリシス特性を上部電極８を接地電位とし、下部電極６に交流電圧連続波を印加して測定した際の分極ヒステリシス曲線を図１又は図２（ｃ）に示されるように中心対称から正電圧方向にシフトさせるためには、下部電極６側が負で上部電極８側が正となる極性の直流電圧又は単極性パルス電圧を印加する。逆に、分極ヒステリシス曲線を図２（ｂ）に示されるように中心対称から負電圧方向にシフトさせるためには、下部電極６側が正で上部電極８側が負となる極性の直流電圧又は単極性パルス電圧を印加する。
【００３９】
分極ヒステリシスシフトを生じさせるために印加する直流電圧もしくは単極パルス電圧の絶対値は、強誘電体薄膜の分極ヒステリシスシフト前の抗電圧と同程度もしくはそれ以上であることが望ましい。又、電圧印加時間は記憶装置動作パルスより十分長い時間が必要であり、好ましくは１分以上である。又、この分極ヒステリシスをシフトさせるための工程における環境温度は室温もしくはそれ以上であり、望ましくは摂氏１００度以上である（図７のＳ１参照）。ただし、その環境温度は強誘電体のキュリー温度以下でなければならない。
【００４０】
【実施例】
次に本発明の実施例について図５及び図７を参照して説明する。基板１に拡散層Ｓおよび拡散層Ｄ、ゲート絶縁膜３、及びゲート電極Ｇを形成し、ＭＯＳトランジスタが形成される。ゲート電極Ｇはワード線１０に接続される。拡散層Ｄはコンタクト４を通してビット線５に接続される。又、もう一方の拡散層Ｓはコンタクトプラグ４を通して容量キャパシタの下部電極６に接続される。下部電極６はコンタクトプラグ４と強誘電体７との界面反応および整合性を考慮して、多層構造にしてもよい。
【００４１】
本実施例ではコンタクトプラグ４を形成した後、ＤＣスパッタによりＴｉＮを５０ｎｍ形成し、その上にＰｔを５０ｎｍ形成し、エッチングによりＰｔ／ＴｉＮ層を０．５μｍ×０．５μｍに加工することで下部電極６とした。Ｐｔ電極はＰＺＴなどの酸化物強誘電体薄膜との反応性が小さく、強誘電体薄膜の分極特性ならびにリーク電流特性において良好な結果が得られることが知られている。又、Ｐｔ以外ではＩｒ，Ｒｕなどの白金族金属又はＩｒＯ２，ＲｕＯ２，ＳｒＲｕＯ３などの白金族酸化物又は（Ｌａ，Ｓｒ）ＣｏＯ３などの遷移金属酸化物を用いても、強誘電体薄膜の特性において良好な結果を得ることができる。下部電極Ｐｔ上にＭＯＣＶＤ法により強誘電体薄膜７として厚さ３００ｎｍのＰＺＴ薄膜を形成した。ＭＯＣＶＤ原料としてはＰｂ（ＤＰＭ）２、Ｚｒ（ｔ−ＯＣ４Ｈ９）４、Ｔｉ（ｉ−ＯＣ３Ｈ７）４を用いた。
【００４２】
強誘電体膜形成方法はＭＯＣＶＤ法のほかに、スパッタ法、ゾルゲル法、真空蒸着法なども用いてもよい。その上に上部電極８としてＰｔを５０ｎｍ形成した。上部電極にＰｔを用いた理由は、下部電極に白金を選択した理由と同じである。強誘電体７及び上部電極８の加工の後、層間絶縁膜を形成し、上部電極８と接続を取るためのコンタクトを開けた後、上部電極８と接続するようにプレート線９としてＴｉ、ＴｉＮ及びＡｌを配線し、エッチングによる加工を施した。
【００４３】
本実施例の容量キャパシタ部においては上部電極８と下部電極６は材料として同じＰｔを用いたため、上部電極８と下部電極６の間に仕事関数差はなく、このまま容量キャパシタの分極ヒステリシス特性を測定すると、図２（ａ）に示す結果となり、分極ヒステリシスに電圧軸方向のシフトは現れない。そこで容量キャパシタの上部電極８を接地電位とし、下部電極６にトランジスタを経由して、図６に示す電圧−５ボルトで幅３マイクロ秒の単極パルスを幅５マイクロ秒で１０の１０乗回印加した（図７のＳ２参照）。このときの温度は摂氏１５０度であった（図７のＳ１参照）。このような単極パルス印加の工程の後に温度を室温に戻し（図７のＳ３参照）、容量キャパシタＣの分極ヒステリシス特性を測定したところ、図２（ｃ）に示す結果となった。
【００４４】
このように作製されたメモリセルのプレート電位Ｖｐｌを接地電位、ビット電位ＶｓｓとＶｄｄをそれぞれ接地電位および＋３ボルトと設定した。以上の設定電位において本装置の書き込み動作を行ったところ、ビット電位がＶｓｓの時の容量キャパシタＣの分極値は零マイクロクーロン毎平方センチメートル、ビット電位がＶｄｄの時の分極値は＋５０マイクロクーロン毎平方センチメートルとなった。これは集積化により微細化された容量キャパシタに適応しても、読出しに十分な蓄積電荷量である。その後、容量キャパシタの繰り返し動作としてビット電位ＶｓｓとＶｄｄの書き込みを交互に１０の１５乗回行った後に同様の測定を行ったが、特性は変化しなかった。このように容量キャパシタの蓄積電荷量が大きく、繰り返し動作により特性が劣化しない、強誘電体を用いた容量キャパシタを有する半導体記憶装置が得られた。
【００４５】
【発明の効果】
本発明によれば、分極ヒステリシスが正負どちらかの電圧軸方向にシフトした容量キャパシタを用い、その容量キャパシタに印加される電圧範囲が、一端は絶対値が有限でありかつ符号が前記分極ヒステリシスの電圧シフト方向の符号と同符号な電圧であり、他端はその符号によらず、その絶対値が前記一端の電圧より小さい電圧であるように構成したため、記憶動作に十分な蓄積電荷量を有し、繰り返し動作による容量特性劣化が少ない半導体記憶装置が得られる。
【００４６】
又、本発明による他の発明によれば、直流電圧又は単極パルス電圧を容量キャパシタに印加して分極ヒステリシスを正負どちらかの電圧軸方向にシフトさせるよう構成したため、電極材料選択の幅を拡大することが可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の分極ヒステリシス特性図である。
【図２】分極ヒステリシス特性のシフト説明用の模式図である。
【図３】容量キャパシタの構成図である。
【図４】半導体記憶装置の回路図である。
【図５】半導体記憶装置の構成図である。
【図６】上部及び下部電極間に印加する電圧の波形図である。
【図７】本装置の製造方法の要部フローチャートである。
【図８】文献１記載の従来技術における分極ヒステリシス特性図である。
【図９】文献１記載の発明における分極ヒステリシス特性図である。
【図１０】従来の他の分極ヒステリシス特性図である。
【符号の説明】
１  基板
２  層間絶縁膜
３  ゲート絶縁膜
４  コンタクトプラグ
５  ビット線
６  下部電極
７  強誘電体薄膜
８  上部電極
９  プレート線
１０  ワード線
Ｃ  容量キャパシタ
Ｄ  拡散層
Ｇ  ゲート電極
Ｓ  拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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