(57)【特許請求の範囲】
【請求項１】
基地局機器に実装されたＣＰＵにより実行されるプログラムを該ＣＰＵが読み込むＲＡＭへ上位局に備わる外部装置から転送させるプログラム転送装置において、
前記外部装置とのインタフェース回路であって、前記外部装置から送信される信号を受信する上位局Ｉ／Ｆ部と、
前記ＣＰＵおよび前記ＲＡＭとバスで接続され、前記上位局Ｉ／Ｆ部と前記ＣＰＵおよび前記ＲＡＭとの間の信号の中継を行い、該信号が前記プログラムの転送完了時に前記外部装置から送信される完了信号である場合にはリセット解除信号ＲＣを出力する制御信号処理部と、
前記ＣＰＵが実装された機器のリセットの際、リセット信号ＣＳとある一定時間後に解除するリセット信号ＢＳとを生成し、リセット信号ＢＳを前記制御信号処理部に配信し、リセット信号ＣＳを前記制御信号処理部および前記ＣＰＵへ配信するとともに、前記リセット解除信号ＲＣを受けるとリセット信号ＣＳを解除するリセット制御部と、を具備し、
前記制御信号処理部は、前記リセット信号ＢＳが解除されるタイミングで、前記外部装置へ前記プログラムの転送を要求するプログラム要求信号を出力し、前記リセット信号ＣＳが解除されるまで前記プログラム要求信号に応じて前記外部装置から転送されるプログラムを受け前記ＲＡＭに書き込む
ことを特徴とするプログラム転送装置。
【請求項２】
前記制御信号処理部は、
切替ＳＷと、
ＬＯＧＩＣ回路と、
プログラム要求信号生成部と、
ＲＡＭ制御部と、
制御信号中継部と、を具備してなり、
前記切替ＳＷは、前記上位局Ｉ／Ｆ部から入力された信号を、前記ＬＯＧＩＣ回路から出力するＬＯＧＩＣ回路出力信号ＬＳに従って、前記ＲＡＭ制御部に供給するか、前記制御信号中継部に供給するかを切り替えるとともに、同じく、前記ＬＯＧＩＣ回路出力信号ＬＳに従って、前記ＲＡＭ制御部または前記プログラム要求信号生成部からの信号を前記上位局Ｉ／Ｆへ供給するか、前記制御信号中継部からの信号を前記上位局Ｉ／Ｆへ供給するかを切り替え、
前記ＲＡＭ制御部は、前記切替ＳＷを介して前記上位局Ｉ／Ｆ部から受信したデータを前記ＲＡＭに書き込むとともに、前記外部装置からのプログラム転送終了信号を、前記上位局Ｉ／Ｆ部を介して受信した場合、前記リセット解除信号ＲＣを前記リセット制御部へ供給し、
前記制御信号中継部は、前記切替ＳＷを介して前記上位局Ｉ／Ｆ部から受信したデータを前記ＣＰＵに供給するとともに、前記ＣＰＵが前記外部装置へ信号を送信する際、その信号を中継し、前記切替ＳＷを介して前記上位局Ｉ／Ｆ部へ供給し、
前記プログラム要求信号生成部は、前記ＬＯＧＩＣ回路出力信号ＬＳに従って、前記外部装置に対して前記プログラムの送信を要求するプログラム要求信号を出力し、
前記ＬＯＧＩＣ回路は、前記リセット制御部から出力されたリセット信号ＢＳとリセット信号ＣＳとに従って、リセット信号ＢＳが解除されるタイミングで変化し、リセット信号ＣＳが解除されるタイミングで元に戻るＬＯＧＩＣ回路出力信号ＬＳを生成する
ことを特徴とする請求項１に記載のプログラム転送装置。
【請求項３】
少なくとも、前記プログラム要求信号生成部、前記ＲＡＭ制御部は、前記ＣＰＵが動作状態にあるとき、非動作状態である
ことを特徴とする請求項２記載のプログラム転送装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動通信システムに係り、特に、基地局を動作させるためのプログラムを基地局に転送する際のプログラム転送方法およびプログラム転送装置に関する。
【０００２】
【従来の技術】
従来、移動通信システムにおいて、基地局は、通常、１個以上のＣＰＵを実装しており、そのＣＰＵを動作させるためのプログラムを格納するために、少なくとも１個以上のＲＯＭを備えていた。また、基地局が動作するためのプログラムを基地局に持たせない方式も考えられる。この場合、基地局は、上位局に対して、基地局が動作するためのプログラムの転送要求を行うとともに、転送されてきたプログラムの受信処理を行う。これら動作は、ＣＰＵの処理により実行されるため、やはり、基地局は、上記動作を実行するためのプログラムを格納するためのＲＯＭを備える必要があった。
【０００３】
ここで、図４と図５を参照して従来の基地局の動作について説明する。
基地局１において、リセット制御部２から出力されているリセット信号ＡＳが解除されると（図５のリセット信号ＡのＷ点）、ＣＰＵ３は、ＲＯＭ４に格納されているプログラムを読み込み、基地局１を動作させる。
【０００４】
また、基地局内のＲＯＭに基地局が動作するためのプログラムを持たない場合には、上位局５から基地局が動作するためのプログラムを転送させていた。基地局１において、上位局Ｉ／Ｆ部６、制御信号処理部７およびＣＰＵ３に対して、リセット制御部２から入力されているリセット信号ＡＳが解除されると、ＣＰＵ３は、基地局１を動作させるためのプログラムを上位局５から転送させるための、ＲＯＭ４内に格納されているプログラムを読み込み起動する。プログラム転送用のプログラムを読み込んだＣＰＵ３は、制御信号処理部７、上位局Ｉ／Ｆ部６を介して、上位局５に基地局１を動作させるためのプログラムの要求を行う。この要求を受信した上位局５は、上位局Ｉ／Ｆ部６、制御信号処理部７を介して、ＣＰＵ３に基地局を動作させるためのプログラムを転送する。ＣＰＵ３は、受信したプログラムをＲＡＭ８に書き込み、その後、このＲＡＭ８内のプログラムにより、基地局１を動作させる。
【０００５】
【発明が解決しようとする課題】
上述したように、従来技術では、基地局１を動作させるためのプログラムを格納するために、または、同プログラムを上位局５から転送させるためのプログラムを格納するために、少なくとも１個以上のＲＯＭ４を備える必要があった。このため、基地局の回路構成を簡略化することが難しく、かつ基地局の増設がコストアップにつながるといった問題があった。また、基地局内にプログラムを備える場合には、プログラムの更新、変更などが生じた場合、メンテナンス作業が非常に煩雑になるという問題があった。
【０００６】
この発明は上述した事情に鑑みてなされたもので、基地局の構成を簡略化することができ、かつコストダウンを図ることができ、動作プログラムに関するメンテナンス等を容易に行うことができるプログラム転送方法およびプログラム転送装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上述した問題点を解決するために、請求項１記載の発明では、基地局機器に実装されたＣＰＵにより実行されるプログラムを該ＣＰＵが読み込むＲＡＭへ上位局に備わる外部装置から転送させるプログラム転送装置において、前記外部装置とのインタフェース回路であって、前記外部装置から送信される信号を受信する上位局Ｉ／Ｆ部と、前記ＣＰＵおよび前記ＲＡＭとバスで接続され、前記上位局Ｉ／Ｆ部と前記ＣＰＵおよび前記ＲＡＭとの間の信号の中継を行い、該信号が前記プログラムの転送完了時に前記外部装置から送信される完了信号である場合にはリセット解除信号ＲＣを出力する制御信号処理部と、前記ＣＰＵが実装された機器のリセットの際、リセット信号ＣＳとある一定時間後に解除するリセット信号ＢＳとを生成し、リセット信号ＢＳを前記制御信号処理部に配信し、リセット信号ＣＳを前記制御信号処理部および前記ＣＰＵへ配信するとともに、前記リセット解除信号ＲＣを受けるとリセット信号ＣＳを解除するリセット制御部と、を具備し、前記制御信号処理部は、前記リセット信号ＢＳが解除されるタイミングで、前記外部装置へ前記プログラムの転送を要求するプログラム要求信号を出力し、前記リセット信号ＣＳが解除されるまで前記プログラム要求信号に応じて前記外部装置から転送されるプログラムを受け前記ＲＡＭに書き込む特徴とする。
【０００８】
また、請求項２記載の発明では、請求項１記載のプログラム転送装置において、前記制御信号処理部は、切替ＳＷと、ＬＯＧＩＣ回路と、プログラム要求信号生成部と、ＲＡＭ制御部と、制御信号中継部と、を具備してなり、前記切替ＳＷは、前記上位局Ｉ／Ｆ部から入力された信号を、前記ＬＯＧＩＣ回路から出力するＬＯＧＩＣ回路出力信号ＬＳに従って、前記ＲＡＭ制御部に供給するか、前記制御信号中継部に供給するかを切り替えるとともに、同じく、前記ＬＯＧＩＣ回路出力信号ＬＳに従って、前記ＲＡＭ制御部または前記プログラム要求信号生成部からの信号を前記上位局Ｉ／Ｆへ供給するか、前記制御信号中継部からの信号を前記上位局Ｉ／Ｆへ供給するかを切り替え、前記ＲＡＭ制御部は、前記切替ＳＷを介して前記上位局Ｉ／Ｆ部から受信したデータを前記ＲＡＭに書き込むとともに、前記外部装置からのプログラム転送終了信号を、前記上位局Ｉ／Ｆ部を介して受信した場合、前記リセット解除信号ＲＣを前記リセット制御部へ供給し、前記制御信号中継部は、前記切替ＳＷを介して前記上位局Ｉ／Ｆ部から受信したデータを前記ＣＰＵに供給するとともに、前記ＣＰＵが前記外部装置へ信号を送信する際、その信号を中継し、前記切替ＳＷを介して前記上位局Ｉ／Ｆ部へ供給し、前記プログラム要求信号生成部は、前記ＬＯＧＩＣ回路出力信号ＬＳに従って、前記外部装置に対して前記プログラムの送信を要求するプログラム要求信号を出力し、前記ＬＯＧＩＣ回路は、前記リセット制御部から出力されたリセット信号ＢＳとリセット信号ＣＳとに従って、リセット信号ＢＳが解除されるタイミングで変化し、リセット信号ＣＳが解除されるタイミングで元に戻るＬＯＧＩＣ回路出力信号ＬＳを生成することを特徴とする。
【００１０】
また、請求項３記載の発明では、請求項２記載のプログラム転送装置において、少なくとも、前記プログラム要求信号生成部、前記ＲＡＭ制御部は、前記ＣＰＵが動作状態にあるとき、非動作状態であることを特徴とする。
【００１１】
この発明では、ＣＰＵが実装された機器にリセットが実行された場合、または、同機器に電源が投入されてリセットが実行された場合、ＣＰＵを非動作状態とし、その間に、ＣＰＵで実行させるためのプログラムを外部から転送させ、実装されているランダムアクセスメモリに強制的に書き込んだ後、ＣＰＵの非動作状態を解除する。したがって、ＣＰＵが実装された機器を簡略化することが可能となり、かつコストダウンを図ることが可能となり、動作プログラムに関するメンテナンス等を容易に行うことが可能となる。
【００１２】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。
Ａ．実施形態の構成
図１は、本発明の実施形態による上位局および基地局の構成を示すブロック図である。本発明の実施形態は、図１に示すように、上位局５と該上位局５とは離れた位置に設置された基地局１０とで構成されるシステムに適用される。図において、上位局５は、基地局１０と伝送路により接続され、数十台の基地局を配下に設置し制御することが可能となっている。また、上位局５は、移動通信システムの制御等の中枢であり、公衆網とのインタフェースを受け持っている。基地局１０は、移動通信端末との無線インタフェースを持ち、上位局５から遠隔転送される、基地局を動作させるためのプログラムを受信し、このプログラムに従って動作する。
【００１３】
上位局Ｉ／Ｆ部１１は、上位局５とのインタフェースを司り、上位局５から送信される信号を受信し、音声信号を音声処理部１２へ、制御信号を制御信号処理部１３へ送信する。また、上位局Ｉ／Ｆ部１１は、音声信号処理部１２からの信号と、制御信号処理部１３からの信号を多重し、上位局５へ送信する。制御信号処理部１３は、ＣＰＵ１４およびＲＡＭ１５とバスで接続され、上位局Ｉ／Ｆ部１１とＣＰＵ１４およびＲＡＭ１５との制御信号の中継を行う。ＣＰＵ１４は、基地局１０の中枢であり、上位局５から上位局Ｉ／Ｆ部１１、制御信号処理部１３を介して、ＲＡＭ１５に格納されたプログラムにより動作する。ＲＡＭ１５は、上記プログラムの格納の他にＣＰＵ１４が動作するためのワーキングエリアとしても使用される。
【００１４】
リセット制御部１６は、基地局１０をリセットする時、リセット信号ＢＳとリセット信号ＣＳとを生成し、リセット信号ＢＳを上位局Ｉ／Ｆ部１１および制御信号処理部１３に配信し、リセット信号ＣＳを制御信号処理部１３およびＣＰＵ１４へ配信する。また、リセット制御部１６は、基地局１０に電源が投入された場合も、リセット信号ＢＳとリセット信号ＣＳとを送出し、基地局内をリセットする。リセット信号ＢＳは、ある一定時間後に解除され、リセット信号ＣＳは、制御信号処理部１３内のＲＡＭ制御部（後述）からのリセット解除信号ＲＣによりリセット出力を解除される。
【００１５】
次に、図２は、制御信号処理部１３の構成を示すブロック図である。
制御信号処理部１３は、切替ＳＷ２０、ＬＯＧＩＣ回路２１、プログラム要求信号生成部２２、ＲＡＭ制御部２３、および制御信号中継部２４を備えている。切替ＳＷ２０は、上位局Ｉ／Ｆ部１１から入力された信号を、後述するＬＯＧＩＣ回路２１からのＬＯＧＩＣ回路出力信号ＬＳに従って、ＲＡＭ制御部２３に供給するか、制御信号中継部２４に供給するかを切り替える。また、切替ＳＷ２０は、ＬＯＧＩＣ回路２１からのＬＯＧＩＣ回路出力信号ＬＳに従って、ＲＡＭ制御部２３またはプログラム要求信号生成部２２からの信号を上位局Ｉ／Ｆ１１へ供給するか、制御信号中継部２４からの信号を上位局Ｉ／Ｆ１１へ供給するかを切り替える。
【００１６】
ＲＡＭ制御部２３は、切替ＳＷ２０を介して上位局Ｉ／Ｆ部１１から受信したデータをＲＡＭ１５に強制的に書き込む機能を有している。また、ＲＡＭ制御部２３は、上位局５からのプログラム転送終了信号を、上位局Ｉ／Ｆ部１１を介して受信した場合、リセット解除信号ＲＣをリセット制御部１６へ供給する。次に、制御信号中継部２４は、切替ＳＷ２０を介して上位局Ｉ／Ｆ部１１から受信したデータをＣＰＵ１４に渡す。また、制御信号中継部２４は、ＣＰＵ１４が上位局５へ信号を送信すると、その信号を中継し、切替ＳＷ２０を介して上位局Ｉ／Ｆ部１１へ渡す。
【００１７】
プログラム要求信号生成部２２は、後述するＬＯＧＩＣ回路２１からのＬＯＧＩＣ回路出力信号ＬＳに従って、上位局５に対して基地局１０を動作させるためのプログラムの要求をＣＰＵ１４に関係することなく行う。ＬＯＧＩＣ回路２１は、リセット制御部１６から出力されたリセット信号ＢＳとリセット信号ＣＳとに従って、ＬＯＧＩＣ回路出力信号ＬＳを生成し、切替ＳＷ２０、プログラム要求信号生成部２２、およびＲＡＭ制御部２３へ供給する。
【００１８】
Ｂ．実施形態の動作
次に、図３に示すタイミングチャートを参照して本実施形態の全体の動作について詳細に説明する。
基地局１０において、何らかの要因でリセットが実行された場合、または、基地局１０に電源が投入されてリセットが実行された場合、リセット制御部１６は、図３に示すタイミングで、リセット信号ＢＳとリセット信号ＣＳを出力する。リセット信号ＢＳは、上位局Ｉ／Ｆ部１１と制御信号処理部１３へ供給され、リセット信号ＣＳは、制御信号処理部１３とＣＰＵ１４へ供給される。
【００１９】
上位局Ｉ／Ｆ部１１は、リセット信号ＢＳによってリセットされるため、図３のＹ点でリセットが解除される。また、ＣＰＵ１４は、リセット信号ＣＳによってリセットされるため、図３のＺ点でリセットが解除される。また、制御信号処理部１３には、リセット信号ＢＳとリセット信号ＣＳとが入力され、制御信号中継部２４は、リセット信号ＣＳによってリセットされる。また、リセット信号ＢＳとリセット信号ＣＳが供給されたＬＯＧＩＣ回路２１は、ＬＯＧＩＣ回路出力信号ＬＳを生成し、切替ＳＷ２０、プログラム要求信号生成部２２およびＲＡＭ制御部２３へ供給する。切替ＳＷ２０は、図３のＹ点で、接点を制御信号中継部２４側からＲＡＭ制御部２３側に切り替える。ＲＡＭ制御部２３は、ＬＯＧＩＣ回路出力信号ＬＳが入力されるＹ点からＺ点の間、ＲＡＭ１５にデータを書き込む動作を行う。
【００２０】
プログラム要求信号生成部２２は、ＬＯＧＩＣ回路出力信号ＬＳが供給されると、Ｙ点で上位局５に対してプログラム要求信号を送信する。送信されたプログラム要求信号は、切替ＳＷ２０、上位局Ｉ／Ｆ部１１を介して上位局５に供給される。プログラム要求信号を受信した上位局５は、基地局１０を動作させるためのプログラムを基地局１０に対して送信する。上位局５より送信された基地局１０を動作させるためのプログラムは、上位局Ｉ／Ｆ部１１、切替ＳＷ２０を介してＲＡＭ制御部２３へ供給される。ＲＡＭ制御部２３では、受信した基地局１０を動作させるためのプログラムを強制的にＲＡＭ１５に書き込む。
【００２１】
上位局５は、基地局１０を動作させるためのプログラムの送信が完了すると、最後に完了信号を送信する。完了信号を受信したＲＡＭ制御部２３は、リセット解除信号ＲＣをリセット制御部１６へ送信する。リセット解除信号ＲＣを受信したリセット制御部１６は、リセット信号ＣＳの出力を停止する。リセット制御部１６が、リセット信号ＣＳの出力を停止することにより、ＣＰＵ１４のリセットは解除され、ＬＯＧＩＣ回路２１は、ＬＯＧＩＣ回路出力信号ＬＳを停止する。これは、図３のＺ点に相当する。ＬＯＧＩＣ回路出力信号ＬＳが停止すると、切替ＳＷ２０は、上位局Ｉ／Ｆ部１１との接続をＲＡＭ制御部２３側から制御信号中継部２４側に切り替える。ＲＡＭ制御部２３は、強制的にＲＡＭ１５に基地局１０を動作させるためのプログラムを書き込んでいたが、この動作を停止する。また、プログラム要求信号生成部２２も、動作を停止する。
【００２２】
上述した動作により、基地局１０を動作させるためのプログラムが強制的にＲＡＭ１５に書き込まれ、このＲＡＭ１５内のプログラムにより、リセットが解除されたＣＰＵ１４は、動作を開始する。
【００２３】
上述したように、本実施形態では、上位局５から基地局１０を動作させるためのプログラムをＲＡＭ１５内に転送するようにしたので、基地局１０にＲＯＭを備えることなく、上位局５から転送されたプログラムに従って、基地局１０を動作させることができる。
【００２４】
なお、上述した実施形態では、図１に示すように、上位局５と、該上位局５とは離れた位置に設置された基地局１０とで構成されるシステムについて説明したが、これに限らず、上位局５と基地局１０が近傍に設置された場合にも適用される。
【００２５】
また、本実施形態は、上位局５と基地局１０との間の通信路をシリアルの信号線と限定する物ではないが、通常は上位局５と基地局１０は離れた場所に設置され、シリアルの信号線で接続されている。上位局５と基地局１０が近傍に設置された場合にも、本実施形態を利用し、さらにシリアルの信号線で上位局５と基地局１０とを接続することで、上位局５と基地局１０との間の接続を、よりシンプルにすることができる。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、ＣＰＵを非動作状態としている間に、外部装置からＣＰＵが使用しているランダムアクセスメモリに強制的に、ＣＰＵにより実行されるプログラムを書き込むようにしたので、ＣＰＵが実装された機器に、プログラムを格納する必要がなくなり、回路構成を簡略化することができるという利点が得られる。また、基地局に基地局を動作させるためのプログラムを持つ必要がないため、ＲＯＭ等の不揮発性のメモリデバイスを持つ必要がなくなり、コストダウンを図ることができるという利点が得られる。さらに、基地局にプログラムを持つ必要がなく、ＲＯＭ等の不揮発性のメモリデバイスを持つ必要がないため、基地局が動作するためのプログラムを変更する場合、その基地局に保守者が出向きプログラムを書き換える作業を行う必要がなくなり、メンテナンス等を容易に行うことができるという利点が得られる。
【図面の簡単な説明】
【図１】本発明の実施形態による基地局の構成を示すブロック図である。
【図２】制御信号処理部の詳細な構成を示すブロック図である。
【図３】本実施形態による基地局起動時の動作を説明するためのタイミングチャートである。
【図４】従来技術による基地局の構成を示すブロック図である。
【図５】従来技術による基地局起動時の動作を説明するためのタイミングチャートである。
【符号の説明】
５  上位局
１０  基地局
１１  上位局Ｉ/Ｆ部
１２  音声信号処理部
１３  制御信号処理部
１４  ＣＰＵ
１５  ＲＡＭ
１６  リセット制御部
２０  切替ＳＷ
２１  ＬＯＧＩＣ回路
２２  プログラム要求信号生成部
２３  ＲＡＭ制御部
２４  制御信号中継部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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