(57)【特許請求の範囲】
【請求項１】
複数の処理装置から構成された処理システムにおいて、
上記各処理装置は、
上記他の処理装置との間でデータの送受を行う通信回路と、
上記通信回路から送られてくる情報に基づいてデータを格納するためのアドレスを生成するアドレス生成回路と、
少なくとも上記他の処理装置から送られてくるデータを格納する第１，第２の領域を上記他の処理装置毎に有するメモリと、
上記メモリに格納されたデータに基づいて処理を行うプロセッサと、
上記プロセッサから送られてくるアドレス又は上記通信回路から送られてくるアドレスに基づいて、上記プロセッサ又は上記通信回路が上記メモリにアクセスする領域を排他制御するメモリ制御管理回路とを有することを特徴とする処理システム。
【請求項２】
請求項１において、
上記メモリ制御管理回路は、
上記他の処理装置から送られてきたデータが上記第１，第２のいずれの領域に格納されているかを示すレジスタと、
上記レジスタの値に基づいて上記プロセッサからのアクセスを反転させる反転回路とを有することを特徴とする処理システム。
【請求項３】
請求項１又は２において、
上記通信回路は、転送周期を管理する転送周期タイマと、受信したデータを上記メモリに格納する格納先アドレス生成回路とを有し、
上記アドレス発生回路は、上記通信回路から送られてくる上記転送周期と上記格納先アドレスに基づいて一定周期毎に、上記メモリに格納するためのアドレスを出力することを特徴とする処理システム。
【請求項４】
請求項１又は２において、
上記通信回路は、上記各処理装置毎の通信のステータス情報を保持するレジスタと、受信したデータを上記メモリに格納する格納先アドレス生成回路とを有し、
上記アドレス発生回路は、上記通信回路から送られてくる上記ステータス情報と上記格納先アドレスに基づいて、上記メモリに格納するためのアドレスを出力することを特徴とする処理システム。
【請求項５】
複数の処理装置から構成された処理システムにおいて、
上記各処理装置は、
プロセッサと、
上記他の処理装置との間でデータの送受を行う通信回路と、
上記プロセッサによって生成されたデータ又は上記通信回路が受けたデータを記憶するメモリと、
上記通信装置が受けたデータを上記メモリに上記処理装置毎に格納するために、上記処理装置毎の記憶領域を示すアドレスを生成するアドレス生成回路とを有し、
上記通信回路は、転送周期を管理する転送周期タイマと、受信したデータを上記メモリに格納する格納先アドレス生成回路とを有し、
上記アドレス発生回路は、上記通信回路から送られてくる上記転送周期と上記格納先アドレスに基づいて一定周期毎に、上記メモリに格納するためのアドレスを出力することを特徴とする処理システム。
【請求項６】
複数の処理装置から構成された処理システムにおいて、
上記各処理装置は、
上記他の処理装置との間でデータの送受信及び受信したデータの状態の判定を行う通信回路と、
少なくとも上記通信装置が受信したデータを上記各処理装置毎に格納するメモリと、
上記メモリに格納されたデータに基づいて処理を行うプロセッサと、
上記通信回路が受信したデータについて上記各処理装置毎に複数ビットからなるアドレスを生成するアドレス生成回路と、
生成された上記アドレスと上記通信回路によって判定された結果に基づいて、生成された上記アドレスを構成する複数ビットの内、少なくとも１ビットを変更するメモリ制御管理回路とを有することを特徴とする処理システム。
【請求項７】
請求項６において、
上記通信回路は、転送周期を管理する転送周期タイマと、受信したデータを上記メモリに格納する格納先アドレス生成回路とを有し、
上記アドレス発生回路は、上記通信回路から送られてくる少なくとも１ビットの上記転送周期と複数ビットからなる上記格納先アドレスに基づいて一定周期毎に、複数ビットからなるアドレスを出力することを特徴とする処理システム。
【請求項８】
請求項６又は７において、
上記メモリ制御管理回路は、
上記格納先アドレスを構成する複数のビットのうち、少なくとも１ビットを変更することを特徴とする処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速性，高信頼性，小型化を要求される制御システム分野、特に、メモリ転写機能を必要とするコントローラシステムに関する。
【０００２】
【従来の技術】
図２１に、従来の通信ハードを含むネットワークのデータ送受信装置（以下、「局」と呼ぶ。）の代表的な構成を３種類示す。
【０００３】
図２１（ａ）は、シリアルパラレル変換を実現する通信ハードと、受信データを一度蓄えるバッファと、通信データの最終データ格納領域であるローカルメモリと、主な制御処理を実行するプロセッサと、主メモリより構成したものである。通信ハードとバッファとローカルメモリをローカルバスで接続し、プロセッサと主メモリをシステムバスで接続する。また、ローカルバスとシステムバスをバスブリッジを用い接続する。
【０００４】
図２１（ｂ）は、シリアルパラレル変換を実現する通信ハードと、受信データを一度蓄えるバッファと主な制御処理を実行するプロセッサと主メモリより構成したものである。通信ハードとバッファをローカルバスで接続し、主な制御処理を実行するプロセッサと主メモリをシステムバスで接続する。この方式では、通信データの最終データ格納領域は、主メモリ内に実現する。また、ローカルバスとシステムバスをバスブリッジを用いて接続する。
【０００５】
図２１（ｃ）は、シリアルパラレル変換を実現する通信ハードと主な制御処理を実行するプロセッサと主メモリにより構成したものである。通信ハードとプロセッサと主メモリをシステムバスで接続する。この方式では、受信データを一度蓄えるバッファと通信データの最終データ格納領域を主メモリ内に実現する。
【０００６】
これら図２１に示したように、受信データを一度蓄えるバッファを使用する方法では、受信データが通信エラーなどにより異常データと判明した場合は、そのデータに対しバッファから所定のデータ格納領域へのメモリコピーを実行しないことにより、最終データ格納領域における異常データの混入を防ぐ。
【０００７】
次に、メモリ転写方式について説明する。
【０００８】
図２２は、一般的なメモリ転写方式の動作を示したものである。自局の局番号を＃２とした場合を例に、以下、説明する。
【０００９】
メモリ転写の動作は、サイクリックに各局のデータを受信しバッファから共通エリアへメモリコピーを実行することにより実現される。＃２以外の他局のデータを受信した時は、送信元に従い共通エリア内の所定のデータ格納領域へ格納する。自局の送信時には、＃２より自局のデータをバッファにメモリコピーし、通信ハードはそのデータをバッファからその他の全局に送信する。これにより、全局の共有エリア内において各局のデータを高信頼に共有することを実現する。
【００１０】
各局間でのデータの授受管理方式は、代表的なものとして各局の送信時間を時分割に管理して、局毎に送信時間をスケジューリングしサイクリックに自局データを送信する方式がある。この方式では、時分割に処理するために、リアルタイムなメモリ転写を実現可能である。
【００１１】
【発明が解決しようとする課題】
図２１（ａ）で示した構成では、受信したデータは最終的にローカルメモリ内の共有エリアへ格納されるため、プロセッサがこの共有エリア内のデータにアクセスするには、二つのバスをまたいでアクセスしなくてはならず、アクセス処理に時間がかかる。また、バッファ、ローカルメモリなど専用メモリを必要とするため、小型化しにくい。通信ハードでデータを受信した際に、バッファからローカルメモリ内の共通エリアへメモリコピーが必要となるため、データ受信処理に時間がかかる。
【００１２】
また図２１（ｂ）で示した構成では、受信したデータは主メモリ内の共有エリアへ格納されるため、ローカルメモリを排除可能となり、図２１（ａ）で示した構成に比べ小型化が可能である。また、プロセッサがこの共有エリア内のデータにアクセスするのは、図２１（ａ）で示した構成に比べ高速になるが、通信ハードでデータを受信した際に、バッファから主メモリ内の共通エリアへメモリコピーが必要となるため、データ受信処理時間が大きい。
【００１３】
また図２１（ｃ）で示した構成では、バッファと共通エリアを主メモリ内で一体化するため、図２１（ｂ）で示した構成に比べてさらに小型化が可能となる。また、データ受信処理はバスをまたがなくなるため、図２１（ｂ）で示した構成に比べて高速化が図れる。しかし、この方式では、システムバスの使用率が高くなり、プロセッサからのメモリアクセスに待ちが多くなる恐れがある。
【００１４】
このように従来のメモリ転写技術を適用すると、バッファを使用する以上、受信データを一度バッファに格納後通信エラーがない場合は共通エリア内の所定のデータ格納領域へデータを格納すると言う処理が必要となるため、必ず最低１回のメモリコピーが必要となる。このメモリコピー処理分、受信データを共有エリアに格納する処理時間が大きくなり、またプロセッサへの処理負荷も増加する。本発明の目的は、上記の問題に鑑みて、メモリ転写機能を小型で高速にかつ高信頼に実現することにある。
【００１５】
【課題を解決するための手段】
上記目的を達成するために本発明では、複数の処理装置から構成された処理システムにおいて、各処理装置が、他の処理装置との間でデータの送受を行う通信回路と、通信回路から送られてくる情報に基づいてデータを格納するためのアドレスを生成するアドレス生成回路と、少なくとも他の処理装置から送られてくるデータを格納する第１，第２の領域を他の処理装置毎に有するメモリと、メモリに格納されたデータに基づいて処理を行うプロセッサと、プロセッサから送られてくるアドレス又は通信回路から送られてくるアドレスに基づいて、プロセッサ又は通信回路がメモリにアクセスする領域を排他制御するメモリ制御管理回路とを有することを特徴とする。
【００１６】
また、上記目的を達成するために本発明では、複数の処理装置から構成された処理システムにおいて、各処理装置が、プロセッサと、他の処理装置との間でデータの送受を行う通信回路と、プロセッサによって生成されたデータ又は通信回路が受けたデータを記憶するメモリと、通信装置が受けたデータをメモリに処理装置毎に格納するために、処理装置毎の記憶領域を示すアドレスを生成するアドレス生成回路とを少なくとも有することを特徴とする。
【００１７】
また、上記目的を達成するために本願発明では、複数の処理装置から構成された処理システムにおいて、各処理装置が、他の処理装置との間でデータの送受信及び受信したデータの状態の判定を行う通信回路と、少なくとも通信装置が受信したデータを各処理装置毎に格納するメモリと、メモリに格納されたデータに基づいて処理を行うプロセッサと、通信回路が受信したデータについて各処理装置毎に複数ビットからなるアドレスを生成するアドレス生成回路と、生成されたアドレスと通信回路によって判定された結果に基づいて、生成されたアドレスを構成する複数ビットの内、少なくとも１ビットを変更するメモリ制御管理回路とを有することを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明による実施例を幾つかの図面を参照して説明する。
【００１９】
図１９に、本実施例で対象とする全体のシステム構成を示す。
【００２０】
このシステムでは、同一構成である装置１７０１（以下、「局」と呼ぶ。）を一つのネットワーク１７０２に、１６個接続する。各局では通信ハード１７０３と主メモリ１７０４を持っており、主メモリ内には、共有エリア１７０６が確保されている。共有エリア内には、各局に対応したデータ格納領域を持っており、このシステムでは、１局当りのデータの格納領域のサイズは５１２Ｂであるものとする。
【００２１】
図２０に、本実施例における通信ハード１７０３の構成ブロック例を示す。
【００２２】
ここでは、ネットワークから受信したシリアルデータを所定のビット数のパラレルデータに変換するシリアル／パラレル変換回路１８０１，受信データのエラー発生を例えば、ＣＲＣチェック等により判定するエラー判定回路１８０２，データ受信時における正常受信終了や、通信エラーや、受信タイムアウト等の通信時の受信状態を表すステータスレジスタ１８０３、および各種状態に応じた割込信号を発生させる割込発生回路１８０４，パラレルに変換されたデータを逐次格納する所定アドレスを生成するデータ転送先アドレス生成回路１８０５，主メモリ内の共有エリアの開始アドレスを指定する共有エリア開始アドレス指定レジスタ１８０６、局毎の転送周期を計る転送周期タイマ１８０７で、通信ハード１７０３を構成する。
【００２３】
図１は、本発明の基本構成となる処理装置の構成を示したものであり、高速メモリ転写装置を用いたシステム構成ブロック図である。
【００２４】
本システムは、主な制御処理を実行するプロセッサ１０１と、メモリ制御    ＬＳＩ１１８と、プロセッサ１０１と通信ハード１７０３の共通エリアのデータ格納領域を持つ主メモリ１７０４とからなる構成を持つ。
【００２５】
メモリ制御ＬＳＩ１１８は、外部ネットワークに接続され他局とネットワークを介して送受信機能を実現する通信ハード１７０３と、データ受信時における格納すべき局のベースアドレス（ここでは、各局毎に最初にアクセスするアドレスの値を「ベースアドレス」と呼ぶ。）を生成するベースアドレス生成回路１０３と、ベースアドレス生成回路１０３から出力される通信ハード側のアドレスバス１０６とプロセッサから出力されるアドレスバス１０７を各々の要求時に従い選択するアドレスバスセレクタ回路１０８と、各局毎に受信領域を２面化し制御および管理を行う２面制御管理回路１１０を持つ。
【００２６】
プロセッサ１０１，通信ハード１７０３，主メモリ１７０４をデータバス１１１により接続し、アドレスバスセレクタ回路１０８の出力であるアドレスをアドレスバス１１２を通して２面制御管理回路１１０へ入力する。２面制御管理回路  １１０と主メモリ１７０４はアドレスバス１１３により接続されている。通信ハード１７０３とベースアドレス生成回路１０３との間は、共有エリア開始アドレス指定レジスタ１８０６の出力信号線群１１７とデータ転送先アドレス生成回路１８０５の出力信号線群であるアドレスバス１０４にて接続されている。プロセッサ１０１，アドレスバスセレクタ回路１０８，２面制御管理回路１１０は、プロセッサアクセス要求信号線１１４により接続され、通信ハード１７０３と２面制御管理回路１１０とは、転送周期タイマタイムアウト信号線１１５と正常受信終了割込信号線１１６と通信ハードアクセス要求信号線１２０とアドレスバス  １０６の信号線群の中からＡ９〜Ａ１２ビットに対応する信号線群１１９とで接続されている。
【００２７】
この構成により、通信ハード１７０３において受信した場合は、データ転送先アドレス生成回路１８０５の出力信号線群のアドレスバス１０４にてベースアドレス生成回路１０３にデータ転送先アドレス情報を渡し、その後、ベースアドレス生成回路１０３，アドレスバスセレクタ回路１０８，２面制御管理回路１１０により決定されるアドレスに従って、受信データをデータバス１１１を通して主メモリへ格納する。また、プロセッサ１０１からの主メモリアクセスは、アドレスバス１０７に出力されるアドレスをアドレスバスセレクタ回路１０８により選択し、２面制御管理回路１１０により変換され求められたアドレスに対し、データバス１１１を通してアクセスが可能となる。
【００２８】
まず、図２にデータ格納領域の２面制御の概念を示す。以後、２面化された面をそれぞれＡ面，Ｂ面と呼ぶことにする。
【００２９】
２面制御管理回路１１０では、各局毎に個別に受信データ格納領域をＡ面，Ｂ面の２面持つ構成をとり、通信ハードがアクセスする面とプロセッサがアクセスする面を排他制御する。これは、図に示すように、一つの面情報によりプロセッサ側のスイッチと通信ハード側のスイッチを同時に反対面に切り替えることで行う。このことは、通信ハードがエラーが発生したデータを格納しても、プロセッサには過去受信した最も新しい正常データを常に見せることができることを意味する。また、面切り替えの動作が、従来例に示すバッファから共通エリアへのメモリコピーを実行することと等価である。つまり、面切り替えを瞬時に実行することは、メモリコピーに要する処理時間を排除したことと等価であり、高速化が実現できる。
【００３０】
以下、図１における各構成部について、詳細に説明する。
【００３１】
図３に、アドレスバスセレクタ回路１０８の構成を示す。
【００３２】
プロセッサ側のアドレスバス１０７の各信号線に対し、プロセッサアクセス要求信号線１１４と論理積をとり、また、通信ハード側のアドレスバス１０６の各信号線に対し、プロセッサアクセス要求信号線１１４を反転した後論理積をとる。さらに、各々の論理積の出力について、それぞれ対応する信号線毎に論理和をとることで、最終的なアドレスバス１１２の出力となる。
【００３３】
これにより、プロセッサアクセス要求信号がハイレベルの時は、プロセッサ側のアドレスバス１０７の信号をアドレスバス１１２に出力し、プロセッサアクセス要求信号がロウレベルの時は、通信ハード側のアドレスバス１０６の信号をアドレスバス１１２に出力する。
【００３４】
図４に、２面制御管理回路１１０の構成を示す。
【００３５】
本回路は、１６局各々に対応する２面制御出力信号を出力する面情報ラッチ回路６０７を１６個持ち、信号線群１１９のデータから現在アクセスしている局を割り出すアクセス局デコード回路６０１ａと、アクセス局デコード回路６０１ａの出力である各局に対応した信号線群６０２ａと、アドレスバス１１２の中からＡ９〜Ａ１２ビットに対応する信号線群６１３のデータから現在アクセスしている局を割り出すアクセス局デコード回路６０１ｂと、アクセス局デコード回路  ６０１ｂの出力である各局に対応した信号線群６０２ｂと、アクセス局デコード回路６０１ａの各局の出力信号と正常受信終了割込信号を入力に持つ１６個の論理積回路６０３と、アクセス局デコード回路６０１ｂの各局の出力信号と各面情報ラッチ回路６０７の出力信号を入力に持つ１６個の論理積回路６０４と、その出力の論理和をとる論理和回路６０５と、その出力信号を伝える信号線６０６とプロセッサアクセス要求信号を伝える信号線１１４とを入力とし信号線６１０にＡ／Ｂ面情報ビットを出力する排他的論理和回路６０８と、通信データアクセス要求およびプロセッサアスセス要求の論理和をとりメモリアクセス要求信号を出力する論理和回路６０９と、排他的論理和回路６０８の出力信号と論理和回路  ６０９からのメモリアクセス要求信号を入力としＡ／Ｂ面情報ビットの信号線  ６１２を出力とするデータ同時性保証回路６１１からなる。アドレスバス１１３の内、Ａ１３ビットの信号線をＡ／Ｂ面情報ビットの信号線６１２に置き換える。
【００３６】
本回路の動作を説明する。
【００３７】
通信データもしくはプロセッサからの主メモリアクセス要求時に、信号線群  ６１３に出力されているデータよりアクセス局デコード回路６０１ｂにてアクセス先の局情報を信号線群６０２ｂに出力し、その出力と論理積回路６０４，論理和回路６０５により１６個の面情報ラッチ回路６０７からアクセス先の局に対応する面情報ラッチ回路６０７の情報を選択し、信号線６０６に出力する。通信ハードのアクセス要求時には、排他的論理和回路６０８により信号線６０６の信号をそのままデータ同時性保証回路６１１に入力し、一方、プロセッサのアクセス要求時には、排他的論理和回路６０８により信号線６０６の信号を反転してデータ同時性保証回路６１１に入力する。また、通信ハード，プロセッサ共にメモリアクセス要求時には、論理和回路６０９，データ同時性保証回路６１１により、メモリアクセス中に、信号線６１０の情報を信号線６１２に出力しないように現在のメモリアクセスを保護し、次のメモリアクセス時において信号線６１０の情報を信号線６１２に出力するように動作する。
【００３８】
また、信号線群６０２ａでの出力と論理積回路６０３により、正常受信終了割込信号の入力先の面情報ラッチ回路６０７を特定する。面情報ラッチ回路６０７では、Ａ／Ｂ面情報ビットを正常受信終了毎に反転し、一方、通信エラー発生により正常受信終了割込が発生しなかった場合は、２面制御出力信号は反転せず、前状態を維持する様に動作する。
【００３９】
これにより、メモリアクセス要求に応じたアクセス先の局のＡ面，Ｂ面の情報を出力することができる。前述したアクセス局デコード回路６０１ａ，６０１ｂは全く同一の回路であり、以下アクセス局デコード回路６０１として説明する。
図５に、アクセス局デコード回路６０１の構成を示す。
【００４０】
本回路は、アドレスバス１０７の信号線群の内、アクセス局の情報を持つビット位置の連続する４ビットの信号線群７０１を入力、１６本の信号線群７０２を出力とし、入力である４ビットのデータをデコードしてそれぞれを１６本の各信号線群７０２に対応させるように、反転回路と１６個の論理積回路を組み合わせることにより構成する。この回路により、４ビットの情報から特定の１局を選択することができる。
【００４１】
図６に、面情報ラッチ回路６０７の構成を示す。
【００４２】
本回路は、図中の論理和，論理積，反転回路，Ｄフリップフロップにて図のように構成される。
【００４３】
これにより、正常受信終了割込信号がロウレベルの時は、通信ハード側のアクセス先の局の面情報を示す２面制御出力信号は現状態レベルを維持し、正常受信終了割込信号がロウレベルの時に、状態レベルを反転するように動作する。
【００４４】
図７に、ネットワークの局が受信のみ１局と仮定した場合の２面制御管理回路１０９の動作波形例を示す。そのため、この場合のアクセス局デコード回路６０１の出力情報は１局固定である。まず、時間ｔ１以前において正常データＤ１を受信した場合は、通信ハードアクセス要求信号がハイレベルになり、その時の２面制御出力信号の情報に従いＡ面にデータＤ１を格納する。その後、通信ハード  １７０３により正常受信終了を確認した後に、正常受信終了割込信号がハイレベルになり２面制御出力信号の状態レベルが反転する。そのため、２面制御出力信号の情報はＡ面からＢ面に変化する。以後次に正常受信割込信号がハイレベルになるまで、２面制御出力信号は面情報ラッチ回路６０７にて現状態レベルを維持するため、ｔ１からｔ２に至るまでの期間では２面制御出力信号の情報はＢ面に維持される。この期間で、プロセッサのアクセス要求がある場合は、２面制御出力信号の情報が反転し、アドレスバスに現われるデータはＡ面を示すデータＤ１となり、プロセッサのアクセス可能な面はＡ面となる。これにより、プロセッサと通信ハードのメモリアクセス面の排他制御を実現する。
【００４５】
次に、ｔ１からｔ２に至るまでの期間で新たにデータＤ２を受信した場合は、通信ハードアクセス要求信号がハイレベルになり、この時の２面制御出力信号に従いＢ面にデータＤ２を格納する。この時、受信データにエラーが発生していた場合は、時間ｔ２において正常受信終了割込信号がハイレベルにならず、２面制御出力信号の情報は切り替わらずＢ面のまま維持される。よって、ｔ２以降次に正常受信するまでは、プロセッサがアクセスする面情報は２面制御出力信号の情報が反転したＡ面であり、エラーの発生した受信データは認識できない。これにより、エラー発生時もプロセッサはそのエラー発生データＤ２にアクセスすることなく正常なデータに対しのみアクセス可能であり、共有メモリの高信頼性を保つ。
【００４６】
図８に、データ同時性保証回路６１１の構成およびその動作波形を示す。
【００４７】
本回路は、論理和，論理積，反転回路，Ｄフリップフロップにて図のように構成される。
【００４８】
以下に、本回路の動作例を説明する。排他的論理和回路６０８の出力であるＡ／Ｂ面情報ビット（入力）は、時間ｔ２以前でＡ面を示している。時間ｔ１において、メモリアクセス要求信号がハイレベルになり、アドレスバスには、アクセスに要する所定時間Ａ面をアクセスするデータが出力される。この期間中時間  ｔ２において、正常終了割込信号がハイレベルになっても、図中の論理回路にてすぐには面切り替えは実行されずにＡ面を示すＡ／Ｂ面情報を保持する。その後時間ｔ３においてメモリアクセス要求信号が再度ハイレベルになった時に、その時のＡ／Ｂ面情報ビット（入力）であるＢ面の情報をＡ／Ｂ面情報ビット（出力）に出力し、面切り替えが実行される。
【００４９】
これにより、主メモリアクセス中には前述した通信ハードのアクセス面切り替え処理を行わないようにすることが可能となり、一度のメモリアクセス単位でのデータ同時性を保証できる。
【００５０】
図９に、ベースアドレス生成回路１０３の構成を示す。
【００５１】
本回路は、通信ハード１７０３のデータ転送先アドレス生成回路１８０５から出力されるアドレスバス１０４をアドレスバス１０６のＡ０〜Ａ８ビットとし、通信ハード１７０３から出力される転送周期タイマタイムアウト信号を入力とし、この信号がハイレベルになる度に“１”加算される４ビット加算器８０１の４ビット出力をそれぞれアドレスバス１０６のＡ９〜Ａ１２ビットとし、通信ハード１７０３の共有エリア開始アドレス指定レジスタ１８０６の値をアドレスバス１０６のＡ１３〜Ａ３１ビットとするように各信号線を対応させる。
【００５２】
この回路の動作を説明する。通信ハード１７０３がデータを受信したら、共有エリア開始アドレス指定レジスタ１８０６で示されるＡ１４〜Ａ３１、その時のＡ／Ｂ面情報ビットＡ１３，４ビット加算器によるアクセス先の局アドレスを示すデータＡ９〜Ａ１２により構成されるアドレスが作成され、以後通信ハード  １７０３がデータを逐次格納するのに従い、データ転送先アドレス生成回路１８０５によりＡ０〜Ａ８のデータが更新される。データを受信終了し、転送周期タイマがタイムアウトすると転送周期タイムアウト信号がその旨４ビット加算器８０１に通達され、４ビット加算器８０１は、次の受信先の局へ更新する。
【００５３】
図１０に、この時の主メモリ１７０４上の共有エリア内のメモリマップを示す。
【００５４】
２面制御管理回路１０９によりアドレスバス１１３の内Ａ１３ビットの信号線をＡ／Ｂ面情報ビットの信号線６１２に置き換えるため、連続する各Ａ面，Ｂ面の各受信領域内に各局別のデータ受信領域を実現することになる。
【００５５】
図１１に、２面制御管理回路１１０の局別の２面制御出力信号の動作波形例を示す。
【００５６】
時間ｔ１以前でのアクセス局を＃１６とした場合、時間ｔ１にて転送周期タイマタイムアウト信号がハイレベルになることで、ベースアドレス生成回路１０３の４ビット加算器によりアクセス局番号が更新され、次に転送周期タイマタイムアウト信号がハイレベルになる時間ｔ２まで、アクセス局デコード回路６０１から得られるアクセス局情報は＃１を示し、時間ｔ１からｔ２の期間で正常データを受信し正常終了割込信号がハイレベルになると、ベースアドレス生成回路１０３の出力信号および論理積回路６０３の作用で、その時に対応する局の面情報ラッチ回路６０７によって、保持していたその局の２面制御信号の出力信号を反転させ、通信ハードのアクセス面をＡ面からＢ面に切り替える。ベースアドレス生成回路１０３の出力信号および論理積回路６０４の作用で、現在のアクセス局である＃１の面情報ラッチ回路６０７の２面制御信号が取り出され、排他的論理和回路３０３の入力であるＡ／Ｂ面情報信号はＡ面からＢ面へと切り替わる。その後、時間ｔ２において、再び転送周期タイマタイムアウト信号がハイレベルになると、前回と同様にベースアドレス生成回路１０３の４ビット加算器によりアクセス局番号が更新され、次に転送周期タイマタイムアウト信号がハイレベルになる時間ｔ３まで、アクセス局デコード回路６０１から得られるアクセス局情報は  ＃２を示すようになる。時間ｔ２からｔ３の期間において受信エラー発生したとすると、この時正常終了割込信号がハイレベルにならないので、＃２に対応する面情報ラッチ回路６０７の面情報はＢ面のまま保持され、この情報が排他的論理和回路３０３の入力であるＡ／Ｂ面情報信号に出力される。その後、時間ｔ３において、再び転送周期タイマタイムアウト信号がハイレベルになると、前回と同様にベースアドレス生成回路１０３の４ビット加算器によりアクセス局番号が更新され、次に転送周期タイマタイムアウト信号がハイレベルになる時間ｔ３まで、アクセス局デコード回路６０１から得られるアクセス局情報は＃３を示すようになる。以下同様に、全局に対し面切り替え処理を実行した後、時間ｔ１６にて再度局＃１からの処理へ繰り返す。
【００５７】
これにより、全局のデータ格納領域の面切り替え制御をサイクリックに実行し、メモリ転写を実現する。
【００５８】
以上説明してきたのと同様なシステム構成において、通信ハード１７０３に転送周期タイマ１８０７を有しない場合であって、同程度の機能を実現するための構成について説明する。
【００５９】
図１２に、通信ハード１７０３内に転送周期タイマ機能が存在しない場合の第２のベースアドレス生成回路１０３の構成を示す。
【００６０】
本回路は、通信ハード１７０３のステータスレジスタ１８０３の各情報の論理和をとる論理和回路１１０１と４ビット加算器８０１により構成され、通信ハード１７０３のデータ転送先アドレス生成回路１８０５から出力されるアドレスバス１０４をアドレスバス１０６のＡ０〜Ａ８ビットとし、４ビット加算器８０１の４ビット出力をそれぞれアドレスバス１０６のＡ９〜Ａ１２ビットとし、通信ハード１７０３の共有エリア開始アドレス指定レジスタ１８０６の値をアドレスバス１０６のＡ１４〜Ａ３１ビットとするように各信号線を対応させる。
【００６１】
図１３に、第２のベースアドレス生成回路１０３で生成されるステータスレジスタの全信号の論理和をとった信号の動作波形例を示す。
【００６２】
ステータスレジスタは各転送周期単位で自局の通信状態を一意に表すため、任意の転送周期内において、正常受信終了であっても通信エラーが発生していても、ステータスレジスタでは必ずいずれかのビットがハイレベルになる。そのため、図に示されるように、ステータスレジスタの全信号の論理和をとった信号は、任意の転送周期内において一つのハイレベル状態が存在することになる。但し、受信状態によりハイレベルからハイレベルの間隔は均一とは限らない。
【００６３】
これにより、多少のずれはあるものの生成される波形は、転送周期タイマを有する場合のようにベースアドレス生成回路１０３で希望している転送周期タイマタイムアウト信号と同質の信号波形が得られ、その効果はベースアドレス生成回路１０３のものと同様である。
【００６４】
尚、ここで説明していないその他の部分の構成については先に説明したものと同様の構成である。
【００６５】
図１４に、先に説明したのと構成が異なる第３のベースアドレス生成回路１０３の構成を示す。
【００６６】
本回路では、通信ハード１７０３から出力される転送周期タイマタイムアウト信号を入力とし、この信号がハイレベルになる度に“１”加算される４ビット加算器８０１により構成し、通信ハード１７０３のデータ転送先アドレス生成回路１８０５から出力されるアドレスバス１０４をアドレスバス１０６のＡ０〜Ａ８ビットとし、ＧＮＤと接続した信号線１３０１をＡ９とし、通信ハード１７０３から出力される転送周期タイマタイムアウト信号を入力とし、この信号がハイレベルになる度に“１”加算される４ビット加算器８０１の４ビット出力をそれぞれアドレスバス１０６のＡ１０〜Ａ１３ビットとし、通信ハード１７０３の共有エリア開始アドレス指定レジスタ１８０６の値をアドレスバス１０６のＡ１４〜Ａ３１ビットとするように各信号線を対応させる。
【００６７】
図１５に、第３のベースアドレス生成回路１０３を用いた場合の主メモリ１７０４上の共有エリア内のメモリマップを示す。
【００６８】
２面制御管理回路１０９によりアドレスバス１１３の内Ａ９ビットの信号線をＡ／Ｂ面情報ビットの信号線６１２に置き換えるため、２面制御管理回路１１０により管理される連続する各局別の受信領域内において。２面制御管理回路１０９により制御される各Ａ面，Ｂ面の各受信領域を実現することになる。このマッピング方式では、ネットワークに接続される局数が本実施例とは異なる場合でも、回路の変更なしに効率の良いメモリの利用が可能であるという特長を持つ。
【００６９】
尚、ここで説明していない部分の構成については、先に説明した構成と同様である。
【００７０】
図１６に、先に説明した構成とは異なる第２の２面制御管理回路１１０の構成を示す。
【００７１】
ここでは、先に説明した２面制御管理回路１１０において、Ａ／Ｂ面切り替えイネーブルレジスタ１５０１を加え、１６個の論理積回路６０４の代わりに、アクセス局デコード回路６０１の各局の出力信号と、各面情報ラッチ回路６０７の出力信号と、Ａ／Ｂ面切り替えイネーブルレジスタ１５０１の１６本の各出力信号の反転信号を入力に持つ１６個の論理積回路１５０２から構成している。尚、その他は先に説明したのと同様の構成からなる。
【００７２】
Ａ／Ｂ面切り替えイネーブルレジスタ１５０１では、各局に対応する１６ビットの情報を持たせることが可能であり、各局に対応するビット位置に“１”をセットにすることにより、対応する信号線がハイレベルになり論理積回路１５０２が面情報ラッチ回路６０７の情報を伝えなくする。これにより、本実施例での２面制御管理回路１１０では、各局に対する２面制御機能を局別に抑止することが可能となる。
【００７３】
図１７に、新たに追加される局毎に通信のステータスレジスタを持たせる機能の構成を示す。
【００７４】
本構成では、各通信ステータスの情報を保持可能なビット数を持つステータスレジスタ１６０１を１６局分持ち、アドレスバス１０７のデータから現在アクセスしている局を割り出すアクセス局デコード回路６０１と、アクセス局デコード回路６０１の出力である各局に対応した信号線群６０２と、各種通信ステータス情報を伝える各情報信号に対応した信号線群１６０２と、信号線群６０２から局別の信号と各種通信ステータス信号との論理積をとり出力は各ステータスレジスタの各ビットに割り当てられる論理積回路１６０３からなる。
【００７５】
これにより、アクセス局デコード回路６０１により割り出された現在アクセスしている局に対応するステータスレジスタが選択され、その時の各種通信ステータス信号の状態がそのステータスレジスタ内に保持されることになる。これにより、より詳細な状態解析が可能になる。
【００７６】
尚、ここで説明していないその他の部分の構成については、先に説明したのと同様の構成である。
【００７７】
図１８に、新たに追加される局毎の面情報を保持する面情報レジスタを持つ第３の２面制御管理回路１１０の構成を示す。
【００７８】
ここでは、先に図４で説明した２面制御管理回路１１０において、各面情報ラッチ回路６０７の情報を入力とする面情報レジスタ２２０１を加え、その他は、同様の構成からなる。
【００７９】
面情報レジスタにアクセスすると、アクセス時における全局の面情報ラッチ回路６０７の情報が得られる。これにより、本回路の状態解析に役立つことができる。
【００８０】
尚、ここで説明していないその他の部分の構成は、先に説明した構成と同様である。
【００８１】
また、前述した各種レジスタは、ソフトウェアからアクセス可能であり、Ａ／Ｂ面切り替えイネーブルレジスタ１５０１は、Ａ／Ｂ面切り替えを実行する局に対応するビットに“１”を、Ａ／Ｂ面切り替えを実行させない局に対応するビットに“０”を書き込むことで、制御する。また、各局に対応するステータスレジスタ１６０１，面情報レジスタ２２０１は、このレジスタを読み込むことで、各情報を取得する。
【００８２】
また今まで説明したものは「局数は計１６個、１局当りのデータの格納領域のサイズは５１２Ｂ」を前提に説明をしたものである。そこで、局数を変えるには、アクセス局デコード回路６０１内の加算器のビット数を変化させることで、１局当りのデータの格納領域のサイズを変えるには、通信ハード１７０３のデータ転送先アドレス生成回路１８０５の出力ビット数を変化させることで、容易に対応可能である。
【００８３】
【発明の効果】
本発明によれば、バッファを排除し直接共通エリア内の局別のデータ格納領域へ受信データを格納するため、従来のバッファから共通エリア内のデータ格納領域へのコピー処理が不要になり、そのためメモリコピー処理分のデータ受信処理の高速化が可能となる。
【００８４】
また、局別の各データ格納領域を２面化させ、通信ハードのアクセス面とプロセッサのアクセス面との２面制御機能を設け、エラーが発生したデータを受信した場合は、受信後の通信ハードがアクセスする面の切り替えを抑止することで、エラーの発生したデータを受信してもプロセッサ側に見せないようにすることが可能となる。これにより、高信頼なデータ受信処理を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の処理装置の基本構成を示すブロック図。
【図２】２面制御管理手段の概念図。
【図３】アドレスバスセレクタ回路の構成ブロック図。
【図４】２面制御管理回路の構成ブロック図。
【図５】アクセス局デコード回路の構成ブロック図。
【図６】面情報ラッチ回路の構成ブロック図。
【図７】２面制御管理回路の動作波形例を示す図。
【図８】データ同時性保証回路の構成ブロック図。
【図９】ベースアドレス生成回路の構成ブロック図。
【図１０】共有エリア内メモリマップを示した図。
【図１１】２面制御回路の動作波形例を示す図。
【図１２】第２のベースアドレス生成回路の構成ブロック図。
【図１３】第２のベースアドレス生成回路による動作波形図。
【図１４】第３のベースアドレス生成回路の構成ブロック図。
【図１５】第３のベースアドレス生成回路を用いた場合の共有エリア内メモリマップを示した図。
【図１６】第２の２面制御管理回路の構成ブロック図。
【図１７】局別にステータスレジスタを持たせた場合の構成ブロック図。
【図１８】第３の２面制御管理回路の構成ブロック図。
【図１９】ネットワークシステム構成を示すブロック図。
【図２０】通信ハードの機能を示すブロック図。
【図２１】ネットワーク局の構成ブロック図。
【図２２】メモリ転写の動作を説明するための図。
【符号の説明】
１０１…プロセッサ、１０３…ベースアドレス生成回路、１０４，１０５，  １０６，１０７，１１２，１１３…アドレスバス、１０８…アドレスバスセレクタ回路、１１０…２面制御管理回路、１１１…データバス、１１４…プロセッサアクセス要求信号線、１１５…転送周期タイマタイムアウト信号線、１１６…正常受信終了割込信号線、１１７…共通エリア開始アドレス指定レジスタの出力信号線群、１１８…メモリ制御ＬＳＩ、１１９…アドレスバスの信号線群の中からＡ９〜Ａ１２ビットに対応する信号線群、１２０…通信ハードアクセス要求信号線、６０１，６０１ａ，６０１ｂ…アクセス局デコード回路、６０２ａ，６０２ｂ…アクセス局デコード回路の出力である各局に対応した信号線群、６０３，６０４，１５０２，１６０３…論理積回路、６０５，６０９…論理和回路、６０６…２面制御出力信号線、６０７…面情報ラッチ回路、６０８…排他的論理和回路、６１０…Ａ／Ｂ面情報ビットを出力される信号線、６１１…データ同時性保証回路、  ６１２…データ同時性保証回路の出力信号線、７０１…アクセス局の情報を持つ連続する４ビットの信号線群、７０２…各局に対応する１６本の信号線群、８０１…４ビット加算器、１３０１…ＧＮＤと接続した信号線、１５０１…Ａ／Ｂ面切り替えイネーブルレジスタ、１６０１…各局に対応するステータスレジスタ、  １６０２…ステータス情報を伝える各情報信号に対応した信号線群、１７０１…ネットワークに接続される局、１７０２…ネットワーク、１７０３…通信ハード、１７０４…主メモリ、１７０６…共有エリア、１８０１…シリアル／パラレル変換回路、１８０２…エラー判定回路、１８０３…ステータスレジスタ、１８０４…割込発生回路、１８０５…データ転送先アドレス生成回路、１８０６…共有エリア開始アドレス指定レジスタ、１８０７…転送周期タイマ、２２０１…面情報レジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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