(57)【特許請求の範囲】
【請求項１】
メモリセルがマトリクス状に配列されたバンク領域が列方向に複数配列された半導体記憶装置であって、
複数の前記バンク領域には、共通の行デコーダによって出力される信号が入力されるワード線群がそれぞれ配置され、
隣接する前記バンク領域に配線されるワード線群に、異なる行デコーダの信号がそれぞれ入力され、
少なくとも１つおきに配列される一対の前記バンク領域に配置された前記ワード線群には、共通の前記行デコーダの信号が入力される、半導体記憶装置。
【請求項２】
行毎に配線されるワード線と、
列毎に前記ワード線に略直交して配線される副ビット線と、
前記ワード線をゲート電極とし、隣接する前記副ビット線の間の領域をチャネル領域とするメモリセルトランジスタがマトリクス状に配列されるメモリセルアレイと、
前記副ビット線と略平行に配線される主ビット線と、
前記メモリセルアレイを挟んで、前記ワード線と略平行して配線されるバンク選択線と、
前記バンク選択線をゲート電極とし、前記副ビット線の一端と前記主ビット線とを選択的に接続するバンクセルと
を備えているバンク領域が列方向に複数配列された半導体記憶装置であって、
複数の前記バンク領域には、共通の前記行デコーダによって出力される信号が入力されるワード線群がそれぞれ配置され、
前記隣接するバンク領域のワード線は同時には活性化しない、半導体記憶装置。
【請求項３】
一導電型の半導体基板と、
前記半導体基板の表面部分に互いに一定の間隔を空けて平行に配置される前記半導体基板とは逆導電型の複数列の導電領域である副ビット線と、
前記副ビット線に接続したドレイン又はソースを有するメモリセルトランジスタがマトリクス状に配列されたメモリセルアレイと、
前記メモリセルトランジスタのゲートに接続し、前記副ビット線と交差して前記半導体基板上に互いに平行に配列される複数本のワード線と、
前記副ビット線の端部に配置され前記副ビット線と同一導電型の複数の補助導電領域と、
前記副ビット線の端部と前記補助導電領域との間に跨って配置されるバンク選択トランジスタと、
前記バンク選択トランジスタのゲートに接続し、前記ワード線に略平行に配線された複数のバンク選択線と
を備えているバンク領域が前記補助導電領域を共通にして繰り返し配置され、
前記副ビット線に略平行に配線されてそれぞれ前記補助導電領域に電気的に接続される導電線である主ビット線とを備えた半導体記憶装置であって、
複数の前記バンク領域には、共通の行デコーダによって出力される信号が入力されるワード線群がそれぞれ配置され、
隣接する前記バンク領域間で補助導電領域を共通にする副ビット線対が、バンク選択線を共有し、
隣接する前記バンク領域に配線されるワード線群に異なる行デコーダの信号がそれぞれ入力される、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関し、特に、階層ビット線方式のＲＯＭのメモリセルアレイ及び行デコーダの構成に関する。
【０００２】
【従来の技術】
従来の不揮発性メモリ、例えばＦＬＡＳＨＥＥＰＲＯＭやマスクＲＯＭ等のメモリについて、階層ビット線方式が提案されている（特開平６−１０４４０６号公報参照）。
【０００３】
図３Ａは、従来の階層ビット線方式のメモリのレイアウトパターンの一部を示す。図３Ｂは、従来の階層ビット線方式のメモリの等価回路の一部を示す。階層ビット線方式のメモリは半導体基板上に構成され、複数の副ビット線（ＳＢ１１〜ＳＢ２８等）と、複数のワード線（ＷＬ００１〜ＷＬ２３２等）と、複数のメモリセルトランジスタ（Ｍ１〜Ｍ７等。以下、「メモリセル」という。）と、補助導電領域（ＢＢ１１〜ＢＢ２２等）と、バンク選択トランジスタ（ＴＢ０１〜ＴＢ２７等。以下、「バンクセル」という。）と、バンク選択線（ＢＳ０１〜ＢＳ２４等）とを有する。
【０００４】
副ビット線ＳＢは、半導体基板と逆導電型の拡散層により構成される。ワード線ＷＬは、副ビット線ＳＢに交差して配線され、ポリシリコンから成る。メモリセルＭは、副ビット線ＳＢ間に構成され、ワード線ＷＬをゲート電極とする。補助導電領域ＢＢは、副ビット線ＳＢの端部に配置された、副ビット線ＳＢと同一導電型の導電領域である。バンクセルＴＢは、補助導電領域ＢＢと副ビット線ＳＢ間に構成される。バンク選択線ＢＳは、当該バンクセルＴＢのゲート電極となり、ポリシリコンから成る。
【０００５】
補助導電領域ＢＢはコンタクト（ＣＴ１１〜ＣＴ２２等）により金属配線である主ビット線（ＭＢ１〜ＭＢ４等）に接続される。平行に配線された副ビット線ＳＢの列及び当該副ビット線ＳＢに接続する補助導電領域ＢＢの組を、バンク領域（ＢＮＫ０等）という。バンク選択線ＢＳはバンク領域ＢＮＫ毎に配線されている。複数のバンク領域ＢＮＫが補助導電領域ＢＢを共通に列方向に繰り返し配置され、メモリセルアレイを構成する。
【０００６】
各バンク領域ＢＮＫにおいて交互に配線されている２本の副ビット線ＳＢのうち一方の副ビット線ＳＢと、バンクセルＴＢを介して第１の主ビット線ＭＢに接続され、当該副ビット線ＳＢに隣接し交互に配線される他方の副ビット線ＳＢは、当該副ビット線ＳＢの他端よりバンクセルＴＢを介して第２の主ビット線ＭＢに接続されている。
【０００７】
以下の説明においては、半導体基板はＰ−型であり、副ビット線ＳＢ及び補助導電領域ＢＢはＮ＋型であるものとする。
【０００８】
バンク選択線ＢＳの電位を高レベルとすることにより、当該バンク選択線ＢＳをゲート電極とするバンクセルＴＢが選択される。また、ワード線ＷＬの電位を高レベルとすることにより、当該ワード線ＷＬをゲート電極とするメモリセルＭが選択される。
【０００９】
メモリセルＭの閾値は、ゲート電極下に形成されるチャネル領域に打ち込まれるボロンイオンの注入量により設定することができる。イオン注入を行ったメモリセルＭは閾値電圧が高くなり所定の注入量によりゲート電位を高レベルとしてもオフ状態になり（オフセル）、イオン注入を行わない場合はゲート電位を高レベルとするとオン状態となる（オンセル）ように設定する。バンク選択線ＢＳのうち、バンクセルＴＢを構成しない部分は前記イオン注入によりオフ状態に設定しておく。
【００１０】
１つのバンク領域ＢＮＫに含まれる１つのメモリセルＭの選択は、行選択回路２により当該メモリセルＭのゲート電極となるワード線ＷＬを高レベルにし、ソース及びドレインとなる副ビット線ＳＢに接続するバンクセルＴＢのゲート電極となるバンク選択線ＢＳを高レベルにすることにより行う。例えば、メモリセルＭ２の読出しは、バンクセルＴＢ１１、ＴＢ１６を選択することにより行う。バンクセルＴＢ１１、ＴＢ１６の選択は、ワード線ＷＬ１３２と、バンク選択線ＢＳ１１、ＢＳ１４とを高レベルとし、他を低レベルとすることにより行う。バンクセルＴＢ１１が選択されることにより、副ビット線ＳＢ１２はコンタクトＣＴ１１を介して主ビット線ＭＢ２に接続される。バンクセルＴＢ１２が選択されることにより、副ビット線ＳＢ１３はコンタクトＣＴ２１を介して主ビット線ＭＢ１に接続される。
【００１１】
主ビット線ＭＢは列選択回路１により選択的にデータ線（図示しない）に接続される。選択されたメモリセルの内容は、接続されたデータ線と主ビット線との経路により読み出される。
【００１２】
このように、所定のメモリセルＭ２を選択するには、所定のワード線ＷＬ１３２及び当該メモリセルＭ２を含むバンク領域ＢＮＫ１の相対する辺のそれぞれの所定のバンク選択線ＢＳ１１、ＢＳ１４を活性化すればよい。
【００１３】
当該２本の主ビット線ＭＢ１、ＭＢ２は前記列選択回路１を介してデータ線に接続され、当該データ線の一方は低電位に他方は高電位に接続され、当該データ線の電流の差を検出することにより、当該メモリセルＭ２の状態を２値情報として読み出す。このとき、オフセルのメモリセルについては他方のデータ線は高電位を維持するが、オンセルのメモリセルについては他方のデータ線は高電位から低電位に遷移する。これを検出することにより２値情報を読み出す。
【００１４】
階層ビット線構造にすることにより、１つの主ビット線ＭＢに接続する複数の副ビット線ＳＢのうち、アクセスの対象となるメモリセルＭの属する副ビット線ＳＢ以外はバンクセルＴＢにより分離される。従って、主ビット線ＭＢの負荷が軽減され、アクセスの高速化が可能になる。
【００１５】
このように不揮発性メモリは１つのトランジスタで１つのメモリセルを構成するので、ＤＲＡＭ等の揮発性メモリに比べてメモリセルアレイの集積度が密である。従って、ワード線ＷＬの配線ピッチが密になり、ワード線毎に行デコーダや駆動回路を設けることが困難である。かかる課題を解決するために、１群の行デコーダや駆動回路を複数のバンク領域で共有し、隣接する複数のバンク領域ＢＮＫには同一の行デコーダ群等によって出力される共通のワード線群に接続する。従って、各バンク領域ＢＮＫの同一行のワード線ＷＬには同一の信号が与えられ、選択された各バンク領域ＢＮＫの同一行のワード線ＷＬが同時に活性化する。所定のメモリセルを読み出すためには、前記複数のバンク領域のうち、何れかのバンク領域ＢＮＫのバンク選択線ＢＳを活性化することにより、一つのメモリセルを主ビット線ＭＢに接続することにより行っている。
【００１６】
図１Ｂは、従来の行デコーダの構成を示す。図１Ｂにおいて、メモリセルアレイは行選択回路を挟んで両側に配置されている。行選択回路は、行デコーダと、ドライバ１と、ドライバ２により構成されている。ドライバ１は、右側のメモリセルアレイ１に対する駆動回路である。ドライバ２は、左側のメモリセルアレイ２に対する駆動回路である。
【００１７】
行デコーダは、入力アドレスに基づいて、バンク選択線やワード線の信号を発生させる。ＲＢ１ＡＵ、ＲＢ１ＡＬ等は、バンク選択線ＢＳ１ＡＵ、ＢＳ１ＡＬ等の状態をアドレス信号に基づいて発生させるデコーダである。ＲＷ１０１、ＲＷ１０３等は、ワード線ＷＬ１Ａ０１、ＷＬ１Ａ０２等の状態をアドレス信号に基づいて発生させるデコーダである。
【００１８】
メモリセルアレイ１は、列方向に複数配列されたバンク領域ＢＮＫ１Ａ〜ＢＮＫ４Ｂから構成される。１つのバンク領域ＢＮＫに入力される１群のワード線をワード線群と呼ぶ。図１Ｂにおいて、例えば、バンク領域ＢＮＫ１Ａ、ＢＮＫ１Ｂのワード線群は同一行デコーダ（ＲＷ１０１〜ＲＷ１０４）によって発生されるので、同一ワード線群に属する。そのため、ワード線ＷＬ１Ａ０１とＷＬ１Ｂ０１には同一の信号が与えられる。ワード線ＷＬ１Ａ０１及びＷＬ１Ｂ０１が活性化されたときには、バンク選択線ＢＳ１ＡＵ及びＢＳ１ＡＬ、又は、ＢＳ１ＢＬ及びＢＳ１ＢＵの何れかの組が活性化される。バンク選択線ＢＳ１ＡＵ及びＢＳ１ＡＬが活性化されたときワード線ＷＬ１Ａ０１により選択されたメモリセルＭが読み出され、バンク選択線ＢＳ１ＢＵ及びＢＳ１ＢＬが活性化されたときワード線ＷＬＢ０１により選択されたメモリセルＭが読み出される。
【００１９】
【発明が解決しようとする課題】
従来の階層ビット線方式のメモリにおいて、主ビット線の配線ピッチを緩和するために、１本の主ビット線ＭＢに接続する副ビット線ＳＢの本数を増やすことが考えられる。しかし、これではバンク選択線ＢＳが増加し、チップ面積が増大するという問題が生じる。
【００２０】
図３Ｃは、従来のメモリの他のレイアウトパターンの一部を示す。図３Ｄは、従来のメモリの他の等価回路の一部を示す。図３Ｃ、図３Ｄにおいては、１本の主ビット線には４本の副ビット線が接続されている。この場合、各バンク領域の特定のメモリセルを主ビット線に接続するために、各バンク領域毎に独立したバンク選択線を配線している。このように、１本の主ビット線ＭＢに接続する副ビット線ＳＢの本数を増やすと、バンク選択線ＢＳが増加し、チップ面積が増大する。
【００２１】
一方、隣接するバンク領域間でバンク選択線を共有することにより、バンク選択線の本数を減らすことが可能であり、これにより、チップ面積の縮小が可能である。
【００２２】
図２Ａは、１本の主ビット線に４本の副ビット線を接続し、隣接するバンク領域間でバンク選択線を共有する場合のメモリのレイアウトパターンを示す。図２Ｂはその等価回路図を示す。この場合には、バンク選択線の本数を減らすことによってチップ面積が縮小されている。
【００２３】
しかし、図２Ａ、図２Ｂにおいては、隣接するバンク領域のバンク選択線をゲート電極とするバンクセルが同時に選択される。従って、隣接するバンク領域に同一のワード線群が入力されると、１つの主ビット線に同時に２つの副ビット線が接続される。ワード線によって選択されたメモリセルがオンセルの場合、不所望の過渡電流が流れ、アクセスが遅延する。
【００２４】
図２Ａ及び図２Ｂを参照して、メモリセルＭ４を読み出す場合について説明する。ワード線ＷＬ１３２及び、バンク選択線ＢＳ１２、ＢＳ１４を活性化（高電位化）することにより、メモリセルＭ４を含む行、及びバンクセルＴＢ１１、ＴＢ１７が選択され、副ビット線ＳＢ１４、ＳＢ１５が当該バンクセルを介して主ビット線ＭＢ２、ＭＢ１に接続される。このとき、バンク選択線ＢＳ１４によりバンクセルＴＢ２７が選択され、バンク選択線ＢＳ１２によりバンクセルＴＢ０１が選択される。従って、バンク領域ＢＮＫ２においては、副ビット線ＳＢ２５もバンクセルＴＢ２７を介して、主ビット線ＭＢ１に接続される。しかし、バンク領域ＢＮＫ１に隣接するバンク領域ＢＮＫ２がＢＮＫ１と同じワード線群に属するとすると、バンク領域ＢＮＫ２のワード線ＷＬ２３２も活性化される。従って、ワード線ＷＬ２３２により選択されるメモリセルＭ２１、Ｍ２２等がオンセルであると、それらを介して副ビット線ＳＢ２４、ＳＢ２６も主ビット線ＭＢ１の負荷として接続し、更に、それらに隣接するメモリセルもオンセルであれば更に、副ビット線ＳＢ等も主ビット線ＭＢ１の負荷として接続し、これらの負荷の充放電により、アクセスが遅延する。
【００２５】
上記課題に鑑み、本発明は、隣接するバンク領域間でバンク選択線を共有することにより、バンク選択線を減らしてチップ面積の減少を図ると共に、隣接するバンク領域に同一のワード線群が入力されることによるアクセスの遅延を防止することを目的とする。
【００２６】
【課題を解決するための手段】
本発明による半導体記憶装置は、メモリセルがマトリクス状に配列されたバンク領域が列方向に複数配列された半導体記憶装置であって、複数の前記バンク領域には、共通の行デコーダによって出力される信号が入力されるワード線群がそれぞれ配置され、隣接する前記バンク領域に配線されるワード線群に、異なる行デコーダの信号がそれぞれ入力され、少なくとも１つおきに配列される一対の前記バンク領域に配置された前記ワード線群には、共通の前記行デコーダの信号が入力され、これにより上記目的が達成される。
【００２８】
本発明による別の半導体記憶装置は、行毎に配線されるワード線と、列毎に前記ワード線に略直交して配線される副ビット線と、前記ワード線をゲート電極とし、隣接する前記副ビット線の間の領域をチャネル領域とするメモリセルトランジスタがマトリクス状に配列されるメモリセルアレイと、前記副ビット線と略平行に配線される主ビット線と、前記メモリセルアレイを挟んで、前記ワード線と略平行して配線されるバンク選択線と、前記バンク選択線をゲート電極とし、前記副ビット線の一端と前記主ビット線とを選択的に接続するバンクセルとを備えているバンク領域が列方向に複数配列された半導体記憶装置であって、複数の前記バンク領域には、共通の前記行デコーダによって出力される信号が入力されるワード線群がそれぞれ配置され、前記隣接するバンク領域のワード線は同時には活性化せず、これにより上記目的が達成される。
【００２９】
本発明による別の半導体記憶装置は、一導電型の半導体基板と、前記半導体基板の表面部分に互いに一定の間隔を空けて平行に配置される前記半導体基板とは逆導電型の複数列の導電領域である副ビット線と、前記副ビット線に接続したドレイン又はソースを有するメモリセルトランジスタがマトリクス状に配列されたメモリセルアレイと、前記メモリセルトランジスタのゲートに接続し、前記副ビット線と交差して前記半導体基板上に互いに平行に配列される複数本のワード線と、前記副ビット線の端部に配置され前記副ビット線と同一導電型の複数の補助導電領域と、前記副ビット線の端部と前記補助導電領域との間に跨って配置されるバンク選択トランジスタと、前記バンク選択トランジスタのゲートに接続し、前記ワード線に略平行に配線された複数のバンク選択線とを備えているバンク領域が前記補助導電領域を共通にして繰り返し配置され、前記副ビット線に略平行に配線されてそれぞれ前記補助導電領域に電気的に接続される導電線である主ビット線とを備えた半導体記憶装置であって、複数の前記バンク領域には、共通の行デコーダによって出力される信号が入力されるワード線群がそれぞれ配置され、隣接する前記バンク領域間で補助導電領域を共通にする副ビット線対が、バンク選択線を共有し、隣接する前記バンク領域に配線されるワード線群に異なる行デコーダの信号がそれぞれ入力され、これにより上記目的が達成される。
【００３０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
【００３１】
図１Ａは、本発明の行デコーダの構成を示す。
【００３２】
図１Ａに示される行デコーダは、ＢＮＫ１Ａ〜ＢＮＫ４Ｂの８つのバンク領域を有する。バンク領域ＢＮＫ１ＡとＢＮＫ１Ｂは同一のワード線群に属し、バンク領域ＢＮＫ２ＡとＢＮＫ２Ｂは他の同一のワード線群に属する。同様に、バンク領域ＢＮＫ３ＡとＢＮＫ３Ｂ、バンク領域ＢＮＫ４ＡとＢＮＫ４Ｂが、それぞれ同一のワード線群に属している。
【００３３】
バンク領域ＢＮＫ１ＡとＢＮＫ１Ｂは同一のワード線群に属するため、例えばワード線ＷＬ１Ａ０１とＷＬ１Ｂ０１には同一ワード線群の同一の信号が与えられる。しかし、バンク領域ＢＮＫ１ＡとＢＮＫ２Ａは異なるワード線群に属するため、例えばワード線ＷＬ１Ａ０１とＷＬ２Ａ０１には異なるワード線群の異なる信号が与えられる。同様に、バンク領域ＢＮＫ２ＡとＢＮＫ１Ｂは異なるワード線群に属するため、例えばワード線ＷＬ２Ａ０１とＷＬ１Ｂ０１には異なるワード線群の異なる信号が与えられる。このように、同一のワード線群に属するバンク領域が１つおきに設けられているため、図１Ａに示される行デコーダにおいては、隣接するバンク領域には異なるワード線群の異なる信号が与えられる。そのため、隣接するバンク領域のワード線が同時に活性化することはない。
【００３４】
バンク選択線ＢＳ１Ａは隣接するバンク領域ＢＮＫ１Ａ、ＢＮＫ２Ａに共有され、両バンク領域の対応する副ビット線が選択されるが、隣接するバンク領域は異なるワード線群に属するので両バンク領域のワード線は同時には活性化されない。  図１Ａの例においては、バンク領域に１つおきにワード線群が入力されているが、ワード線群が入力されるバンク領域は例えば２つおきであってもよい。すなわち、隣接するバンク領域のワード線が、同時に活性化しなければよい。
【００３５】
図２Ａは、本発明の階層ビット線方式のマスクＲＯＭのメモリセルアレイのレイアウトパターンの一部を示す。図２Ｂは、本発明の階層ビット線方式のマスクＲＯＭのメモリセルアレイの等価回路図の一部を示す。バンク領域ＢＮＫ１、ＢＮＫ２は補助導電領域ＢＢ２２を共有して配列され、バンク選択線ＢＳ１３、ＢＳ１４、ＢＳ２３、ＢＳ２４は当該隣接するバンク領域のバンク選択トランジスタによって共有されている。即ち、バンクセルＴＢ１５、ＴＢ２５はバンク選択線ＢＳ２３を共有し、バンクセルＴＢ１６、ＴＢ２６はバンク選択線ＢＳ２４を共有し、バンクセルＴＢ１７、ＴＢ２７はバンク選択線ＢＳ１４を共有し、バンクセルＴＢ１８、ＴＢ２８はバンク選択線ＢＳ１３を共有する。
【００３６】
図２Ａ、図２Ｂに示されるマスクＲＯＭは複数の副ビット線（ＳＢ１１〜ＳＢ１７）と、複数のワード線（ＷＬ１０１〜ＷＬ１３２）と、メモリセル（Ｍ１〜Ｍ７）と、補助導電領域（ＢＢ１１、ＢＢ２２）と、バンクセル（ＴＢ１１、ＴＢ１２等）と、バンク選択線（ＢＳ１１、ＢＳ１２、ＢＳ１３、ＢＳ１４）とを有する。
【００３７】
副ビット線ＳＢはＰ−型の半導体基板上に構成され、前記半導体基板と逆導電型であるＮ＋型拡散層により構成される。ワード線ＷＬは、副ビット線ＳＢに交差して配線され、ポリシリコン層から成る。メモリセルＭは、副ビット線ＳＢ間に構成され、ワード線ＷＬをゲート電極とする。補助導電領域ＢＢは、副ビット線の端部に配置された副ビット線と同一導電型の導電領域である。バンクセルＴＢは、補助導電領域ＢＢと副ビット線ＳＢ間に構成される。バンク選択線ＢＳは、バンクセルＴＢのゲート電極となり、ポリシリコンから成る。
【００３８】
補助導電領域ＢＢは、コンタクト（ＣＴ１〜ＣＴ２）により金属配線である主ビット線（ＭＢ１、ＭＢ２）に接続される。隣接する第１のバンク領域（ＢＮＫ１）及び第２のバンク領域（ＢＮＫ２）は補助導電領域（ＢＢ２１、ＢＢ２２）を共通にして配列される。
【００３９】
補助導電領域ＢＢ２２は、バンク領域ＢＮＫ１の副ビット線（ＳＢ１１〜ＳＢ１７）とバンクセル（ＴＢ１５〜ＴＢ１８）を介して接続され、バンク領域ＢＮＫ２の副ビット線（ＳＢ２１〜ＳＢ２７）とバンクセル（ＴＢ２５〜ＴＢ２８）を介して接続される。バンクセル（ＴＢ１５、ＴＢ２５）はバンク選択線ＢＳ２３、バンクセル（ＴＢ１６、ＴＢ２６）はバンク選択線ＢＳ２４、バンクセル（ＴＢ１７、ＴＢ２７）はバンク選択線ＢＳ１４、バンクセル（ＴＢ１８、ＴＢ２８）はバンク選択線ＢＳ１３、を共通のゲート電極とする。
【００４０】
この構成により、従来の構成（図３Ｃ、図３Ｄ）に比べて、バンク選択線を減らすことができる。
【００４１】
図２Ａ、図２Ｂにおいてメモリセルを読み出す動作の一例として、メモリセルＭ４を読み出す場合について説明する。ワード線ＷＬ１３２及び、バンク選択線ＢＳ１２、ＢＳ１４を活性化（高電位化）することにより、メモリセルＭ４を含む行、及びバンクセルＴＢ１１、ＴＢ１７が選択され、副ビット線ＳＢ１４、ＳＢ１５が主ビット線ＭＢ１、ＭＢ２に接続される。このとき、バンク選択線ＢＳ１４によりバンクセルＴＢ２７が選択され、バンク選択線ＢＳ１２によりバンクセルＴＢ０１が選択される。従って、バンク領域ＢＮＫ２では、副ビット線ＳＢ２５もバンクセルＴＢ２７を介して、主ビット線ＭＢ２に接続される。しかし、バンク領域ＢＮＫ１に隣接するバンク領域ＢＮＫ０、ＢＮＫ２は、ＢＮＫ１とは異なるワード線群に属するので何れのワード線も活性化されない。従って、主ビット線ＭＢ２には副ビット線ＳＢ２５が接続するのみで負荷の増加は少なく、アクセスタイムの遅延は抑えられる。
【００４２】
上記の実施形態においては、イオン注入によりＲＯＭプログラムを行うマスクＲＯＭについて説明したが、他のマスクＲＯＭやＥＥＰＲＯＭ等の階層ビット線方式を採用する不揮発性メモリにも本発明を容易に適用できることは明らかである。また、ワード線、バンク選択線としてポリシリコンを例示しているが、ポリサイド、シリサイド等の場合でも同様である。
【００４３】
【発明の効果】
本発明によれば、階層ビット線方式のメモリにおいて、隣接するバンク領域のバンクセルでバンク選択線を共有した場合であっても、余分な過渡電流を抑えながら所定のメモリセルを読み出すことができる。これにより、アクセスタイムの遅延を抑えながら、バンク選択線の削減によるチップ面積の減少を図ることができる。
【図面の簡単な説明】
【図１Ａ】本発明の行デコーダの構成を示す図である。
【図１Ｂ】従来の行デコーダの構成を示す図である。
【図２Ａ】本発明のメモリのレイアウトパターンの一部を示す図である。
【図２Ｂ】本発明のメモリの等価回路の一部を示す回路図である。
【図３Ａ】従来のメモリのレイアウトパターンの一部を示す図である。
【図３Ｂ】従来のメモリの等価回路の一部を示す回路図である。
【図３Ｃ】従来のメモリの他のレイアウトパターンの一部を示す図である。
【図３Ｄ】従来のメモリの他の等価回路の一部を示す回路図である。
【符号の説明】
ＴＢ０１〜ＴＢ２８  バンク選択トランジスタ（バンクセル）
Ｍ１〜Ｍ７  メモリセルトランジスタ（メモリセル）
ＳＢ１１〜ＳＢ２８  副ビット線
ＭＢ１〜ＭＢ４  主ビット線
ＢＢ１１〜ＢＢ２２  補助導電領域
ＣＴ１１〜ＣＴ２２  コンタクト
ＢＳ０１〜ＢＳ２８  バンク選択線
ＷＬ００１〜ＷＬ２３２  ワード線
ＢＮＫ０〜２、ＢＮＫ１Ａ〜４Ｂ  バンク領域
ＲＢ１Ａ〜４Ｂ  バンク選択線用の行デコーダ
ＲＷ１０１〜４０４  ワード線用の行デコーダ
【図１Ａ】
0003578444.tif 000002
【図１Ｂ】
0003578444.tif 000003
【図２Ａ】
0003578444.tif 000004
【図２Ｂ】
0003578444.tif 000005
【図３Ａ】
0003578444.tif 000006
【図３Ｂ】
0003578444.tif 000007
【図３Ｃ】
0003578444.tif 000008
【図３Ｄ】
0003578444.tif 000009