(57)【特許請求の範囲】
【請求項１】
時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路からの出力信号が供給される直列接続された複数の遅延素子と、
前記セレクタまたは前記複数の遅延素子に接続される複数の乗算器と、
前記乗算器に対応して設けられ、係数を選択して供給するセレクタと、
前記乗算器の出力を加算する加算器とを備え、前記各乗算器はそれぞれ２つの前記遅延素子毎に設けられ、前記各セレクタは２つの係数の一方を選択して対応する前記乗算器に出力することを特徴とするディジタルフィルタ回路。
【請求項２】
前記ディジタルフィルタ回路は、前記時間軸伸長回路の出力信号に対して所定クロック毎に零データを内挿することを特徴とする請求項１に記載のディジタルフィルタ回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はディジタルフィルタ回路に関し、特に、画像信号処理回路等で用いられている時間伸長回路に接続されるディジタルフィルタ回路に関する。
近年、テレビジョンにおける映像の高画質化の要求が高まっており、今後ＥＤＴＶやＭＵＳＥのような高画質映像の一般家庭での需要の増加が予想される。ところで、高画質テレビジョンのデコーダ回路では、莫大な量の画像信号を処理しなければならず、これら高画質映像の普及による回路規模の増大は避けられない状況にある。そして、高画質テレビジョンを広く一般家庭へ普及させるためにも、回路規模の縮小等によるコストダウンが重要になってくる。そこで、ディジタルフィルタ回路に対しても回路規模を削減してコストを低減することが要望されている。
【０００２】
【従来の技術】
従来、ＥＤＴＶやＭＵＳＥのような高画質テレビジョンシステムでは、莫大な量の画像情報を圧縮して伝送する手段の一つとして、時間方向に情報を圧縮する時間軸圧縮／伸長技術が使われている。この時間軸圧縮／伸長技術は、色信号等の情報密度を粗にして伝送しても受信側のデコーダで再生した映像に画質劣化が目立ちにくい信号に対して多く使われる伝送技術である。すなわち、時間軸圧縮／伸長技術は、送信側では画像情報を粗くサンプリング（時間軸圧縮）して伝送し、受信側ではその粗くサンプリングされた情報を数倍に拡大する（時間軸伸長）ことにより、元の映像を再生するものである。
【０００３】
通常、デコーダ回路では、上記の時間軸伸長処理を施した（数倍に拡大した）後の信号に対してフィルタリング処理による平滑化を行うようになっているが、このフィルタリング処理においては、何ら特別な工夫がなされていないのが実情である。
図１２は従来の一般的なディジタルフィルタ回路の構成を示すブロック図である。同図において、参照符号12-2〜12-Nは遅延素子, 13-1〜13-Nは乗算器, 14は加算器を示している。
【０００４】
従来の一般的なディジタルフィルタ回路は、例えば、時間伸張回路の出力信号を受け取り、平滑化して出力するようになっている。すなわち、図１２に示されるように、例えば、時間伸張回路の出力信号（ＩＮ）は第１段目の乗算器13-1および遅延素子12-2に供給される。ここで、直列に接続された複数段の遅延素子12-2〜12-Nは、それぞれ１クロックに対応する時間だけ（例えば、１画素に対応する時間だけ）データを保持するようになっている。
【０００５】
乗算器13-1では、時間伸張回路の出力信号と係数１との乗算が行われ、該乗算器13-1の出力は加算器14に供給される。また、乗算器13-2では、遅延素子12-2の出力と係数２との乗算が行われ、該乗算器13-2の出力は加算器14に供給される。同様に、乗算器13-Nでは遅延素子12-Nの出力と係数Ｎとの乗算が行われ、該乗算器13-Nの出力は加算器14に供給される。すなわち、各遅延素子12-2〜12-Nの出力は、それぞれ乗算器13-2〜13-Nにおいて係数２〜係数Ｎと乗算され、該乗算器13-2〜13-Nおよび第１段目の乗算器13-1の出力が加算器14において加算されるようになっている。ここで、加算器14の出力信号OUT は、例えば、時間軸圧縮された映像信号の時間軸伸長を行った信号を平滑した信号として出力されるようになっている。
【０００６】
【発明が解決しようとする課題】
図１２に示されるように、入力信号（ＩＮ）は、乗算器13-1に供給されると共に、遅延素子12-2に供給される。そして、各遅延素子12-2〜12-Nの出力は、それぞれ乗算器13-2〜13-Nにおいて係数２〜係数Ｎと乗算されて加算器14に供給されている。
【０００７】
すなわち、現状のデコーダ回路においては、時間軸伸長処理の直後でフィルタリング処理を行う場合、時間軸伸長処理により同一レベルの信号が数クロックの間連続し、同一パターンの組み合わせの信号を用いてフィルタリングを行うようになっている。具体的に、例えば、時間軸を２倍に伸長する場合には、各乗算回路で２回ずつ同じ信号の乗算処理を行うため、回路として冗長な処理を繰り返して行うことになる。換言すると、従来のディジタルフィルタ回路には、冗長な部分が多数含まれている。
【０００８】
このように、従来のディジタルフィルタ回路では、全く同じ信号同士を用いる演算が複数回行われるため、具体的に、時間軸を２倍に伸長する場合には各乗算回路で２回ずつ同じ信号の乗算処理を行うため、回路として冗長な処理を繰り返し行うことになり効率的ではない。
本発明は、主にデコーダ回路の時間軸伸長処理の直後で行われるフィルタリング処理において、回路として冗長な部分を省いた効率的なフィルタリングを行うことにより、ディジタルフィルタの回路規模の削減を図ることを目的とする。
【０００９】
【課題を解決するための手段】
本発明によれば、時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路からの出力信号が供給される直列接続された複数の遅延素子と、前記セレクタまたは前記複数の遅延素子に接続される複数の乗算器と、前記乗算器に対応して設けられ、係数を選択して供給するセレクタと、前記乗算器の出力を加算する加算器とを備え、前記各乗算器はそれぞれ２つの前記遅延素子毎に設けられ、前記各セレクタは２つの係数の一方を選択して対応する前記乗算器に出力することを特徴とするディジタルフィルタ回路が提供される。
【００１０】
【作用】
本発明に係るディジタルフィルタ回路によれば、直列接続された複数の遅延素子には、時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路からの出力信号が供給され、複数の乗算器は、セレクタまたは複数の遅延素子に接続される。セレクタは、乗算器に対応して設けられ、係数を選択して供給し、加算器は、乗算器の出力を加算する。ここで、各乗算器はそれぞれ２つの遅延素子毎に設けられ、また、各セレクタは２つの係数の一方を選択して対応する乗算器に出力する。
これによって、回路として冗長な部分を省いた効率的なフィルタリングを行うことにより、ディジタルフィルタの回路規模の削減を図ることができる。
【００１１】
【実施例】
以下、図面を参照して本発明に係るディジタルフィルタ回路の実施例を説明する。
図１は本発明に係るディジタルフィルタ回路が適用される一例を概略的に示すブロック図であり、時間軸圧縮された信号の時間軸伸長を行う時間軸伸長回路の出力信号をフィルタリング処理するディジタルフィルタ回路の例を示すものである。同図において、参照符号１はディジタルフィルタ回路, ２は時間軸伸長回路を示している。ここで、本発明のディジタルフィルタ回路は、例えば、ＭＵＳＥおよびＥＤＴＶにおいて使用される時間軸圧縮／伸長を行う映像信号、或いは、時間軸圧縮／伸長技術を適用した音声信号等の信号処理系に適用される。
【００１２】
図１に示されるように、時間軸伸長回路２は、メモリ２１およびメモリコントローラ２２を備え、メモリ２１へのデータの書き込みおよび読み出しタイミングをメモリコントローラ２２により制御して時間方向に数倍に拡大して出力する回路である。
図２は本発明のディジタルフィルタ回路の原理的動作処理を説明するためのタイミング図であり、時間軸を２倍に伸長する場合を示すものである。
【００１３】
図２において、参照符号 (a)はクロック波形を示し,(b)は元の信号波形（伸長前の信号波形：例えば、１／２に圧縮された信号波形), (c)は２倍の時間軸伸長回路（２）により時間軸を２倍に伸長した後の波形（２倍時間軸伸長後波形),そして,(d)は本発明のディジタルフィルタ回路により零内挿処理された波形（零内挿後波形）を示している。
【００１４】
すなわち、図２(b) および図２(c) の比較から明らかなように、時間軸伸長回路２による２倍時間軸伸長後波形は、信号のデータ『１』（高レベル"H")およびデータ『０』（低レベル"L")を時間軸方向に、単純に、２倍するようになっている。そして、この図２(c) に示すような波形の信号を前述した図１２に示すディジタルフィルタ回路によりフィルタリング処理すると、全く同じ信号同士を用いる演算が複数回行われるため、具体的に、時間軸を２倍に伸長する場合には各乗算回路で２回ずつ同じ信号の乗算処理を行うため、回路として冗長な処理を繰り返し行うことになり効率的でない。
【００１５】
これに対して、本発明のディジタルフィルタ回路による零内挿後波形は、図２(c) および図２(d) の比較から明らかなように、信号のレベルに関わらず、２倍時間軸伸長後波形に対して１クロック毎にデータ『０』（低レベル"L")を挿入するようになっている。尚、本発明を３倍時間軸伸長後波形に対して１クロック毎にデータ『０』（低レベル"L")を挿入することにより、時間軸を３倍に伸長した波形に対しても適用することができる（図７〜図９を参照して後述する）。
【００１６】
図３は本発明のディジタルフィルタ回路の原理構成を示すブロック図である。ここで、図３は、単に、本発明の原理構成を示すだけであり、素子数の低減による回路構成の縮小の効果は図４のディジタルフィルタ回路によりもたらされる。図３において、参照符号１１はセレクタ, 12-2〜12-Nは遅延素子, 13-1〜13-Nは乗算器, そして, １４は加算器を示している。
【００１７】
セレクタ１１は、１クロック毎に入力信号ＩＮ（時間伸張回路の出力信号）およびデータ『０』（低レベル"L")を選択して出力するようになっており、このセレクタ１１の出力が第１段目の乗算器13-1および遅延素子12-2に供給される。ここで、各遅延素子12-2〜12-Nは、それぞれ１クロックに対応する時間だけ（例えば、１画素に対応する時間だけ）データを保持するようになっている。
【００１８】
乗算器13-1では、時間伸張回路の出力信号と係数１との乗算が行われ、該乗算器13-1の出力は加算器14に供給される。また、乗算器13-2では、遅延素子12-2の出力と係数２との乗算が行われ、該乗算器13-2の出力は加算器14に供給される。同様に、乗算器13-Nでは遅延素子12-Nの出力と係数Ｎとの乗算が行われ、該乗算器13-Nの出力は加算器14に供給される。
【００１９】
ところで、例えば、奇数段の乗算器13-1, 13-3, 13-5, …, 13-N〔尚、Ｎは奇数と仮定する。〕に対して、入力信号（時間伸張回路の出力信号）ＩＮが供給されている時、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)には、セレクタ１１により選択されて挿入されたデータ『０』が供給されている。従って、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nでは、入力信号ＩＮとそれぞれ対応する係数1,係数3,係数5,…, 係数Ｎとの乗算が行われ、それらの出力が加算器１４に供給される。このとき、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)の出力は、全てデータ『０』（低レベル"L")となっている。
【００２０】
一方、例えば、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)に対して、入力信号（時間伸張回路の出力信号）ＩＮが供給されている時、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nには、セレクタ１１により選択されて挿入されたデータ『０』が供給されている。従って、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)では、入力信号ＩＮとそれぞれ対応する係数2,係数4,係数6,…, 係数Ｎ-1との乗算が行われ、それらの出力が加算器１４に供給される。このとき、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nの出力は、全てデータ『０』（低レベル"L")となっている。以下に説明する図４に示すディジタルフィルタ回路の実施例は、この点に着目して、回路の冗長な部分を省き、素子数を低減して回路規模の削減を図るようにしたものである。また、加算器14の出力信号OUT は、例えば、時間軸圧縮された映像信号の時間軸伸長を行った信号を平滑した信号となる。
【００２１】
図４は本発明のディジタルフィルタ回路の一実施例の構成を示すブロック図であり、図３を参照して説明した本発明のディジタルフィルタ回路の原理を適用し、乗算器の数を削減して回路規模を縮小するようにしたものである。
図４に示されるように、本実施例のディジタルフィルタ回路は、奇数段の乗算器13-1, 13-3, 13-5, …, 13-N〔尚、Ｎは奇数と仮定し、便宜的に最終段の乗算器を符号13-Nにより示すが、実際には最終段の乗算器は符号13-(N-1)と示される場合もある。〕のみを使用し、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)を省くようになっている。すなわち、図３を参照して説明したように、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nに対して入力信号（時間伸張回路の出力信号）ＩＮを供給し、該各乗算器で対応する奇数段の係数1,係数3,係数5,…, 係数Ｎとの乗算を行う場合には、偶数段の乗算器13-2, 13-4, 13-6, …, 13-(N-1)の出力はデータ『０』（低レベル"L")となるので、それらの乗算器13-2, 13-4, 13-6, …, 13-(N-1)を取り去ったのである。ここで、奇数段の乗算器13-1, 13-3, 13-5, …, 13-Nに対して入力信号ＩＮが供給される場合には、各セレクタ15-1, 15-3, 15-5, …, 15-Nにより奇数段の係数1,係数3,係数5,…, 係数Ｎが選択され、直接および各遅延素子12-3, 12-5, …, 12-Nを介して供給される入力信号ＩＮと係数1,係数3,係数5,…, 係数Ｎとが該乗算器13-1, 13-3, 13-5, …, 13-Nにおいて乗算されるようになっている。
【００２２】
さらに、図３を参照して説明した偶数段の乗算器13-2, 13-4, 13-6, …, 13-(-1) に対して入力信号ＩＮが供給される場合、本実施例における乗算器13-1, 13-3, 13-5, …, 13-Nにおいては、各セレクタ15-1, 15-3, 15-5, …, 15-Nにより偶数段の係数2,係数4,係数6,…, 係数Ｎ-1が選択され、直接および各遅延素子12-3, 12-5, …, 12-Nを介して供給される入力信号ＩＮと係数2,係数4,係数6,…, 係数N-1 とが該乗算器13-1, 13-3, 13-5, …, 13-Nにおいて乗算されるようになっている。
【００２３】
以上により、図３を参照して説明したのと同様の処理、すなわち、２倍時間軸伸長後波形（時間軸伸長回路２の出力信号波形）に対して１クロック毎にデータ『０』（低レベル"L")を挿入した波形（図２(d) に示す零内挿後波形）を得るようになっている。ここで、本実施例では、基本的に、乗算器の数を半分にすることができる代わりに、乗算器と同じ数のセレクタが必要となる。しかしながら、セレクタを構成するのに必要な素子数は、乗算器に要求される素子数よりも少ないので、本実施例では、素子数低減の効果が十分に得られる。さらに、本実施例のディジタルフィルタ回路では、直列接続された遅延素子12-2〜12-Nにおけるタップ数を半減することができるため回路規模を削減することができる。
【００２４】
以上において、遅延素子12-2〜12-Nとしてラインメモリを用いた場合は、画像の垂直方向の平滑化など垂直方向に対するフィルタリングを実現することができる。また、遅延素子12-2〜12-Nとしてフィールドメモリやフレームメモリを用いた場合は、画像の動きの検出等の時間方向に対するフィルタリングを実現することができる。
【００２５】
図５は本発明のディジタルフィルタ回路における処理（２倍時間軸伸長）を従来例と比較して示すタイミング図であり、また、図６は図５に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。図５において、参照符号Ｃ11は元の信号波形（伸長前の信号波形),Ｃ12は図２(c) に示すような２倍時間軸伸長後の信号波形, そして, Ｃ13は図４に示す本発明の一実施例のディジタルフィルタ回路により処理された零内挿後の信号波形（図２(d) 参照）を示している。また、図６において、参照符号Ｌ12は図５の２倍伸長後の信号波形Ｃ12をフィルタリング処理した後の波形を示し、そして、Ｌ13は図５の零内挿後の信号波形Ｃ13をＬ12とまったく同じ係数を用いてフィルタリング処理した後の波形を示している。
【００２６】
図６から明らかなように、図４に示す本実施例のディジタルフィルタ回路により零内挿された後の信号波形Ｃ13をフィルタリング処理した後の波形Ｌ13は、２倍伸長後の信号波形Ｃ12をフィルタリング処理した後の波形Ｌ12と略一致することが判る。これは、時間軸伸長回路により拡大した信号に対して零内挿を行って周波数を２倍にした信号は、周波数スペクトラム的に折り返しの個所に位置しているためである。このように、例えば、ＭＵＳＥやＥＤＴＶの映像信号、或いは、音声信号に対して本実施例のディジタルフィルタ回路を適用した場合、全く問題なく使用できることが示されている。
【００２７】
図７は本発明のディジタルフィルタ回路の他の動作処理を説明するためのタイミング図である。前述した図２のタイミング図は信号の時間軸を２倍に伸長する処理を示すものであるが、図７のタイミング図は信号の時間軸を３倍に伸長する処理を示すものである。
図７において、参照符号 (a)はクロック波形を示し,(b)は元の信号波形（伸長前の信号波形：例えば、１／３に圧縮された信号波形), (c)は３倍の時間軸伸長回路（２）により時間軸を３倍に伸長した後の波形（３倍時間軸伸長後波形),そして,(d)は本発明のディジタルフィルタ回路により零内挿処理された波形（零内挿後波形）を示している。
【００２８】
すなわち、図７(b) および図７(c) の比較から明らかなように、時間軸伸長回路２による３倍時間軸伸長後波形は、信号のデータ『１』（高レベル"H")およびデータ『０』（低レベル"L")を時間軸方向に、単純に、３倍するようになっている。そして、本実施例のディジタルフィルタ回路では、図７(c) および図７(d) の比較から明らかなように、信号のレベルに関わらず、３倍時間軸伸長後波形に対して１クロック毎にデータ『０』（低レベル"L")を挿入するようになっている。尚、上記の３倍時間軸伸長後波形に対して１クロック毎にデータ『０』を挿入するディジタルフィルタ回路の構成は、前述した図４に示すものがそのまま適用される。
【００２９】
図８は本発明のディジタルフィルタ回路における処理（３倍時間軸伸長）を従来例と比較して示すタイミング図であり、また、図９は図８に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。図８において、参照符号Ｃ21は元の信号波形（伸長前の信号波形),Ｃ22は図７(c) に示すような３倍時間軸伸長後の信号波形, そして, Ｃ23は図４に示す本発明の一実施例のディジタルフィルタ回路により処理された零内挿後の信号波形（図７(d) 参照）を示している。また、図９において、参照符号Ｌ22は図８の２倍伸長後の信号波形Ｃ22をフィルタリング処理した後の波形を示し、そして、Ｌ23は図８の零内挿後の信号波形Ｃ23をＬ22とまったく同じ係数を用いてフィルタリング処理した後の波形を示している。
【００３０】
図９から明らかなように、図４に示す本実施例のディジタルフィルタ回路により零内挿された後の信号波形Ｃ23をフィルタリング処理した後の波形Ｌ23は、３倍伸長後の信号波形Ｃ22をフィルタリング処理した後の波形Ｌ22と略一致することが判る。これにより、例えば、ＭＵＳＥやＥＤＴＶの映像信号、或いは、音声信号に対して本実施例のディジタルフィルタ回路を適用した場合、全く問題なく使用できることが判る。
【００３１】
図１０は本発明のディジタルフィルタ回路が適用される一例としてのＭＵＳＥデコーダの構成を概略的に示すブロック図であり、図１１は図１０のＭＵＳＥデコーダにおける信号フォーマットを説明するための図である。図１０において、参照符号３１はアナログ／ディジタル（Ａ／Ｄ）コンバータ, ３２はセレクタ, ３３は輝度信号（Ｙ信号）復調器, ３４は色信号（Ｃ信号）復調器, そして, ３５はマトリクス回路を示している。
【００３２】
図１０に示されるように、ＭＵＳＥの映像信号は、輝度信号（Ｙ）と色信号（Ｃ）が各領域毎に分かれたフォーマットとなっており、しかも、色信号は水平方向に時間圧縮されている。従って、図１１に示されるように、ＭＵＳＥデコーダで映像をデコードする場合、色信号Ｃを水平方向に拡大した後で輝度信号Ｙに混合する必要がある。
【００３３】
すなわち、上述した本発明のディジタルフィルタ回路１は、色信号復調器３４の出力信号を時間軸伸長する時間軸伸長回路２の後に設けられ、色信号Ｃを水平方向に拡大してフィルタリング処理するために使用される。そして、ディジタルフィルタ回路１の出力は、マトリクス回路３５によって、復調された輝度信号Ｙと混合され、Ｄ／Ａコンバータ361,362,363 を介して赤信号Ｒ, 緑信号Ｇ, および, 青信号Ｂが出力されるようになっている。
【００３４】
尚、本発明のディジタルフィルタ回路は、上述したＭＵＳＥデコーダに使用される他に、例えば、ＥＤＴＶの時間軸方向に圧縮された映像信号を伸長するデコーダ回路、或いは、時間軸方向に圧縮された音声信号を伸長する回路等に対して適用することができる。
以上、詳述したように、本実施例のディジタルフィルタ回路によれば、主にデコーダ回路の時間軸伸長処理の直後で行われるフィルタリング処理において、回路として冗長な部分を省いた効率的なフィルタリングを行うことによって、ディジタルフィルタの回路規模の削減を図ることができる。さらに、直列接続された遅延素子からのタップの数を低減することで回路規模を削減することができる。そして、本実施例のディジタルフィルタ回路を使用することにより、今後の高画質テレビジョンのデコーダのコスト低廉化を推進することが可能となる。
【００３５】
【発明の効果】
以上、詳述したように、本発明のディジタルフィルタ回路によれば、フィルタリングの特性をほとんど損なうことなく回路規模を削減することができる。
【図面の簡単な説明】
【図１】本発明に係るディジタルフィルタ回路が適用される一例を概略的に示すブロック図である。
【図２】本発明のディジタルフィルタ回路の原理的動作処理を説明するためのタイミング図である。
【図３】本発明のディジタルフィルタ回路の原理構成を示すブロック図である。
【図４】本発明のディジタルフィルタ回路の一実施例の構成を示すブロック図である。
【図５】本発明のディジタルフィルタ回路における処理（２倍時間軸伸長）を従来例と比較して示すタイミング図である。
【図６】図５に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。
【図７】本発明のディジタルフィルタ回路の他の動作処理を説明するためのタイミング図である。
【図８】本発明のディジタルフィルタ回路における処理（３倍時間軸伸長）を従来例と比較して示すタイミング図である。
【図９】図８に示す信号のフィルタリング処理した後の波形を比較して示す波形図である。
【図１０】本発明のディジタルフィルタ回路が適用される一例としてのＭＵＳＥデコーダの構成を概略的に示すブロック図である。
【図１１】図１０のＭＵＳＥデコーダにおける信号フォーマットを説明するための図である。
【図１２】従来の一般的なディジタルフィルタ回路の構成を示すブロック図である。
【符号の説明】
１…ディジタルフィルタ
２…時間軸伸長回路
２１…メモリ
２２…メモリコントローラ
１１, 15-2〜15-N…セレクタ
12-1〜12-N…遅延素子
13-1〜13-N…乗算器
１４…加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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