(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＭＯＳトランジスタと、第１絶縁膜を介して前記ＭＯＳトランジスタを構成するゲート電極に接続された配線と、該配線に接続された櫛形状のアンテナパターンと、前記配線及びアンテナパターン上にプラズマを利用した成膜方法により形成された第２絶縁膜からなることを特徴とする半導体装置。
【請求項２】
櫛形状のアンテナパターンが、配線と同じ材料で配線の一部として形成されてなる請求項１に記載の半導体装置。
【請求項３】
半導体基板上のＭＯＳトランジスタの上に第１絶縁膜を介して前記ＭＯＳトランジスタを構成するゲート電極に接続された配線及び櫛形状のアンテナパターンを形成した後、該配線及び櫛形状のアンテナパターンの上に、基板バイアスを印加したＡｒスパッタを併用するプラズマＣＶＤ法により第２絶縁膜を形成する半導体装置の製造方法。
【請求項４】
半導体基板上のＭＯＳトランジスタの上に第１絶縁膜を介して前記ＭＯＳトランジスタを構成するゲート電極に接続された配線及び櫛形状のアンテナパターンを形成した後、該配線及び櫛形状のアンテナパターンの上に、基板バイアスを印加しながらＨＤＰプラズマＣＶＤ法により第２絶縁膜を形成する半導体装置の製造方法。
【請求項５】
配線及び櫛形状のアンテナパターンを、同一工程で形成する請求項３又は４に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に半導体製造プロセスにおける層間絶縁膜形成に起因するゲート酸化膜のチャージングダメージを低減するための半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体製造プロセスにおいては、プラズマを用いたプロセスが数多く存在する。
【０００３】
図６は、一般的な半導体装置を構成するトランジスタのゲート電極２１とそれに接続される配線２２を示す。このような半導体装置を製造する場合、配線２２の形成工程及びその後の工程には、プラズマを用いる工程が多く使われる。例えば、配線２２のパターニングのためのプラズマエッチング、レジスト除去のためのプラズマアッシング、層間絶縁膜形成のためのプラズマＣＶＤ法、層間絶縁膜へのビアホール形成のためのプラズマエッチングなどである。
【０００４】
プラズマ中には電離したイオン及び電子が存在する。これらイオンと電子の正負の電荷の均衡が崩れたプラズマ中に、図６に示す半導体基板２０を晒すと、プラズマに晒された配線２２の表面から電子が入り込み、ゲート電極２１、ゲート酸化膜２３を経由して半導体基板２０内に流れ込む。
【０００５】
そして、得られたトランジスタ等に流れる電流量が多い等の場合には、ゲート酸化膜２３へダメージを生じさせ、絶縁破壊又は長期信頼性の劣化等を生じさせる。また、ＬＳＩの歩留まりを低下させる。このようなダメージはプラズマによる電気的なダメージであり、プラズマダメージと呼ばれ、デバイスが微細化され、ゲート酸化膜が薄くなるにつれ、劣化等が顕著に現れ、さらに深刻な問題となっている。
【０００６】
一般的に、プラズマに晒される金属膜等による配線がアンテナとなるが、これまでは、プラズマダメージは、図７に示すように、主に配線２５をレジスト２６で被覆したエッチングプロセスにおいて顕著であったため、アンテナは、配線２５の側壁面積で議論されることが多かった。しかし最近では、配線間の層間絶縁膜の形成等に、高密度（ＨＤＰ）プラズマＣＶＤ法が用いられるようになり、配線の全表面積をアンテナとして定義する必要が出てきた。
【０００７】
プラズマダメージの程度を定量的に表す指標として、プラズマに晒されている配線の表面積に対するゲート酸化膜の面積比が「アンテナ比」として定義される。従って、配線が、パッド状の大面積配線パターンの場合にはアンテナ比が大きくなるため、ゲート絶縁膜等のプラズマダメージがますます深刻な問題となっている。
【０００８】
プラズマダメージに対する対策が、例えば、特開平１１−４０５６４号公報に提案されている。
【０００９】
ここで記載されている半導体装置は、図８に示すように、ゲート電極３１上に層間絶縁膜３２に形成されたコンタクト３３を介して第１の配線３４ａが形成されており、さらに、ゲート電極３１とは接続されていない第１の配線３４ｂが形成されている。また、第１の配線３４ａ、３４ｂの上には層間絶縁膜３５に形成されたビアコンタクト３６ａ、３６ｂをそれぞれ介して、第２の配線３７が形成されて構成されている。
【００１０】
図８に示す半導体装置では、ゲート電極３１に接続した第１の配線３４ａのみがアンテナとなるため、アンテナ比を小さくすることができる。従って、第１の配線３４ｂがボンディングパッドのような大面積パターンであってもゲート絶縁膜３８へのプラズマダメージは最小限に抑えられる。
【００１１】
【発明が解決しようとする課題】
しかし、図８の半導体装置では、配線層が１層増えるため、スループットの低下やコストアップを引き起こす。また、工程が増えることにより歩留まりの低下も懸念される。
【００１２】
本発明は上記課題に鑑みなされたものであり、多層配線を有する半導体装置においてマスク工程や配線形成工程の増加なしに、配線の形状が変更されるのみでプラズマダメージが低減された半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明によれば、半導体基板上に形成されたＭＯＳトランジスタと、第１絶縁膜を介して前記ＭＯＳトランジスタを構成するゲート電極に接続された配線と、該配線に接続された櫛形状のアンテナパターンと、前記配線及びアンテナパターン上にプラズマを利用した成膜方法により形成された第２絶縁膜からなる半導体装置が提供される。
【００１４】
また、本発明によれば、半導体基板上のＭＯＳトランジスタの上に第１絶縁膜を介して前記ＭＯＳトランジスタを構成するゲート電極に接続された配線及び櫛形状のアンテナパターンを形成した後、該配線及び櫛形状のアンテナパターンの上に、基板バイアスを印加したＡｒスパッタを併用するプラズマＣＶＤ法又は基板バイアスを印加しながらＨＤＰプラズマＣＶＤ法により第２絶縁膜を形成する半導体装置の製造方法が提供される。
【００１５】
【発明の実施の形態】
本発明の半導体装置は、少なくとも、半導体基板上に形成されたＭＯＳトランジスタと、第１絶縁膜と、配線及びＬ／Ｓ状のアンテナパターンと、第２絶縁膜とを有して構成される。
【００１６】
本発明の半導体装置において使用することができる半導体基板としては、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ等の化合物半導体による基板、表面半導体層が上記の半導体により形成されるＳＯＳ、ＳＯＩ、多層ＳＯＩ等の基板であってもよい。なかでも、シリコンからなる基板が好ましい。半導体基板の表面には、ＬＯＣＯＳ法、トレンチ素子分離法、ＳＴＩ等による素子分離膜が形成されていてもよいし、ｐ型又はｎ型の不純物拡散層（ウェル）が形成されていてもよい。ＭＯＳトランジスタは、ｎ型、ｐ型、相補型のいずれのＭＯＳトランジスタでもよく、通常、ゲート酸化膜、ゲート電極及びソース／ドレイン領域により構成されており、さらに、ゲート電極側壁にサイドウォールスペーサ、ＬＤＤ領域、ＤＤＤ領域等を有していてもよい。
【００１７】
第１絶縁膜は、通常、層間絶縁膜として機能する膜であり、例えば、シリコン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＰＳＧ膜等の単層膜又は積層膜が挙げられる。これらの膜は、常圧ＣＶＤ法、減圧ＣＶＤ法、プラズマＣＶＤ法、ＨＤＰプラズマＣＶＤ法、スパッタ法等により形成することができる。膜厚は、特に限定されるものではなく、例えば、３００〜２０００ｎｍ程度が挙げられる。第１絶縁膜には、コンタクトホールが形成されており、コンタクトホール内には、タングステン、チタン、タンタル、アルミニウム、銅、銀、ニッケル等の金属又は合金による単層又は積層膜によってコンタクトプラグが形成されている。また、バリアメタル等が形成されてコンタクトプラグを構成してもよい。これにより、通常、ゲート電極と後述する配線とが接続されている。なお、第１絶縁膜及びコンタクトプラグの表面は、ＣＭＰ法等の適当なエッチング方法により、表面が平坦化されていることが好ましい。
【００１８】
配線は、第１絶縁膜及びゲート電極と接続されたコンタクトプラグの上に形成されており、その形状、大きさ、膜厚等は、得ようとする半導体装置の特性等によって適宜調節することができる。例えば、細線形状、パッド形状等の種々の形状及び大きさが挙げられ、膜厚は、２００〜８００ｎｍ程度が挙げられる。
【００１９】
配線の材料としては、例えば、アルミニウム、銅、金、白金、ニッケル等の金属又は合金；タングステン、タンタル、チタン等の高融点金属又は合金；ポリシリコン；高融点金属とのシリサイド、ポリサイド等の導電層の単層膜又は積層膜が挙げられる。配線は、通常、コンタクトプラグを含む第１絶縁膜の全面に導電膜を形成し、公知のフォトリソグラフィ及びエッチング工程により所望の形状のレジストパターンを形成し、このレジストパターンをマスクとして用いて、ドライエッチングによりパターニングすることにより形成することができる。
【００２０】
また、配線に接続して、Ｌ／Ｓ状のアンテナパターンが形成されている。アンテナパターンは、配線と同様に、第１絶縁膜の上に形成されていることが好ましい。アンテナパターンは、配線の一部として形成されていることが好ましく、具体的には、配線の一部として一体的に形成され、配線と同一工程で同時に形成することができる。すなわち、第１絶縁膜の全面に導電膜を形成し、公知のフォトリソグラフィ及びエッチング工程により配線のパターンにアンテナパターンが付加された所望の形状のレジストパターンを形成し、このレジストパターンをマスクとして用いて、ドライエッチングによりパターニングすることにより形成することができる。いずれの場合でも、配線で使用することができる材料と同様の材料及び膜厚等で形成することができる。なお、アンテナパターンが配線の一部として形成されている場合には、アンテナパターンを介してゲート電極と配線とが接続された状態となる。
【００２１】
アンテナパターンは、その一部又は全部がＬ／Ｓ状に形成されていることが好ましく、渦巻き形状、卍形状、櫛形状等の種々の形状が挙げられるが、なかでも、櫛型であることが好ましい。Ｌ／Ｓ状のルールとしては、半導体装置を構成するトランジスタの大きさ、配線の大きさ、アンテナパターン自体の大きさ等により適宜調整することができるが、例えば、２００〜１０００ｎｍ／２００〜１０００ｎｍ程度が適当である。アンテナパターンは、配線自体の全表面積に対して、２〜１０倍程度、好ましくは２〜５倍程度、より好ましくは３倍程度のアンテナ比で形成することが適当である。また別の観点から、配線が接続されるゲート電極直下のゲート絶縁膜の表面積に対して、１０００倍程度以下の表面積の割合で形成されていることが適当である。
【００２２】
第２絶縁膜は、第１絶縁膜と同様に、通常層間絶縁膜として機能する膜であり、第１絶縁膜と同様の材料が挙げられるが、なかでも、シリコン酸化膜等が好ましい。第２絶縁膜は、第１絶縁膜と同様の方法により形成することができるが、プラズマを利用した成膜方法により形成することが好ましい。具体的には、プラズマＣＶＤ法、ＨＤＰプラズマＣＶＤ法等が挙げられる。また、これらの方法で成膜する場合には、基板バイアスを印加しながら又は基板バイアスを印加したスパッタ法を併用することが好ましい。
【００２３】
第２絶縁膜には、通常、配線又はアンテナパターンあるいは他に配線等が形成されている場合にはその配線等に接続されているため、第１絶縁膜と同様に、コンタクトホール、コンタクトプラグ等が形成されていてもよい。また、それらの表面は平坦化されていることが好ましい。
【００２４】
本発明の半導体装置は、配線／絶縁膜が繰り返された多層配線構造を有していてもよい。
【００２５】
以下に、本発明の半導体装置及びその製造方法について図面に基づいて説明する。
【００２６】
本発明の半導体装置は、図２（ｈ）及び図４（ｈ）に示したように、半導体基板１表面であって、素子分離用のフィールド酸化膜２により活性領域３が規定されている。また、半導体基板１上に、ゲート酸化膜４を介してゲート電極５が設けられ、ゲート電極５とフィールド酸化膜２が形成された領域上に層間絶縁膜として第１の絶縁膜６が設けられている。第１の絶縁膜６には、ゲート電極５の表面に至るコンタクトホールが形成されており、コンタクトホール内はタングステン膜が埋設されコンタクト７が形成されている。コンタクト７表面を含む第１の絶縁膜６上には、第１の配線８が設けられている。なお、第１の配線８は、パッド状の大面積パターンであるため、その一部にＬ／Ｓ状のアンテナパターン８ａが形成されている。第１の絶縁膜６と第１の配線８とが形成された領域上には、例えば基板バイアスを印加したＨＤＰプラズマＣＶＤ法で第２の絶縁膜９が形成されている。第２の絶縁膜９には、第１の配線８の表面に至るビアホールが形成されており、ビアホール内はタングステン膜が埋設され、ビアコンタクト１０が形成されている。同様に第２、第３の配線（図示せず）が形成され、多層配線が形成される。
【００２７】
このような半導体装置は、以下の方法により形成することができる。
【００２８】
まず、図１（ａ）及び図３（ａ）に示すように、半導体基板１上に素子分離のためのフィールド酸化膜２を、公知の方法で、所定の形状かつ膜厚３５０ｎｍ程度で形成する。これにより、フィールド酸化膜２が存在しない領域にトランジスタの活性領域３が規定される。
【００２９】
次に、図１（ｂ）及び図３（ｂ）に示すように、半導体基板１全面を酸化することにより、半導体基板１上の活性領域３表面に、膜厚２〜１０ｎｍ程度のゲート酸化膜４を形成する。
【００３０】
次いで、図１（ｃ）及び図３（ｃ）に示すように、フィールド酸化膜２とゲート酸化膜４との上に、膜厚１５０ｎｍ程度でポリシリコン膜を形成し、通常のフォトリソグラフィ技術により所定の形状に形成したフォトレジストパターン（図示せず）をマスクとして用いて、ポリシリコン膜を異方性エッチングし、ゲート電極５を形成する。
【００３１】
続いて、図１（ｄ）及び図３（ｄ）に示すように、得られた半導体基板１上に、層間絶縁膜である第１の絶縁膜６としてＢＰＳＧを厚さ１０００ｎｍに形成する。必要に応じて、第１の絶縁膜６の表面を化学的機械的研磨法（ＣＭＰ）により平坦化してもよい。
【００３２】
その後、図２（ｅ）及び図４（ｅ）に示すように、通常のフォトリソグラフィ技術により所定の形状に形成したフォトレジストパターン（図示せず）をマスクとして用いて、第１の絶縁膜６を貫通し、ゲート電極５上に至るコンタクトホールを形成し、このコンタクトホールを含む第１の絶縁膜６上全面にＣＶＤ法によりタングステン膜を形成する。タングステン膜上の全面をエッチバックして平坦化し、コンタクトホール内にタングステン膜を埋め込み、コンタクト７を形成する。ここで、エッチバックのかわりにＣＭＰ法を用いてもよい。
【００３３】
次に、図２（ｆ）及び図４（ｆ）に示すように、コンタクト７を含む第１の絶縁膜６上全面に、第１の配線として膜厚５００ｎｍ程度のＡｌＣｕ膜をスパッタ法により形成し、通常のフォトリソグラフィ技術により所定の形状に形成したフォトレジストパターン（図示せず）をマスクとして用いて、ＡｌＣｕ膜を異方性エッチングし、第１の配線８とＬ／Ｓ状のアンテナパターン８ａとを形成する。
【００３４】
次いで、図２（ｇ）及び図４（ｇ）に示すように、得られた半導体基板１上全面に、第２の絶縁膜９として、膜厚７００ｎｍ程度のシリコン酸化膜を形成する。この場合の第２の絶縁膜９は、基板バイアスを印加したＡｒスパッタを併用し、プラズマＣＶＤ法によって形成した（Ａｒ＝５０ｓｃｃｍ、４００Ｗ）。また、基板バイアスを印加したＨＤＰプラズマＣＶＤ法で形成してもよい（Ａｒ／ＳｉＨ４／Ｏ２＝１２５／７０／１２５ｓｃｃｍ、３５００Ｗ）。必要に応じて第２の絶縁膜９表面はＣＭＰ法により平坦化してもよい。
【００３５】
その後、図２（ｈ）及び図４（ｈ）に示すように、通常のフォトリソグラフィ技術により所定の形状に形成したフォトレジストパターン（図示せず）をマスクとして用いて、第２の絶縁膜９に、第１の配線８に至るビアホール形成する。次に上記と同様に、ビアホールにタングステン膜を埋設してビアコンタクト１０を形成する。
【００３６】
以下、同様の工程を繰り返して多層配線を形成する。
【００３７】
図５（ａ）〜図５（ｆ）に示すように、第１の配線８とＬ／Ｓ状のアンテナパターン８ａとの形状を変更する以外、図２（ｈ）及び図４（ｈ）と同様の構成を有する半導体装置を、それぞれ形成し、各半導体装置の不良率を算出した。なお、ゲート絶縁膜の膜厚は、３２Åであった。
【００３８】
その結果を表１に示す。
【００３９】
【表１】
0003560563.tif 000002
【００４０】
表１から、アンテナ比にかかわらず、半導体基板１上に形成されたＭＯＳトランジスタのゲート電極１に接続されたパッド状の大面積配線パターンを含む第１の配線８にＬ／Ｓ状のアンテナパターン８ａを付加することにより、層間絶縁膜形成時のプラズマダメージを緩和することができ、その結果、ゲート酸化膜等の絶縁破壊による不良を著しく低減させることができる。
【００４１】
【発明の効果】
本発明によれば、配線に接続されたＬ／Ｓ状のアンテナパターンを有するため、配線で捕獲された電荷をＬ／Ｓ状のアンテナパターンにより空間中に放電することができると考えられ、それによって、多層配線を有する半導体装置においても、ゲート絶縁膜に対するプラズマダメージが低減され、信頼性の高い半導体装置を得ることができる。
【００４２】
特に、Ｌ／Ｓ状のアンテナパターンがくし型である場合には、配線で捕獲された電荷を効率的に放電することができ、よりプラズマダメージを低減することが可能となると考えられる。
【００４３】
さらに、Ｌ／Ｓ状のアンテナパターンが配線と同じ材料で配線の一部として形成されているため、製造工程の煩雑化に伴う製造コストの増大のない安価で、かつゲート絶縁膜に対するプラズマダメージが低減された信頼性の高い半導体装置を得ることができる。
【００４４】
また、本発明によれば、配線及びＬ／Ｓ状のアンテナパターンの上に、基板バイアスを印加したＡｒスパッタを併用するプラズマＣＶＤ法により又は基板バイアスを印加しながらＨＤＰプラズマＣＶＤ法により第２絶縁膜を形成するため、配線間をボイドなく、絶縁膜で埋めることが可能であるため、信頼性の高い層間絶縁膜を形成することができ、ひいては、信頼性のより高い半導体装置を得ることができる。
【００４５】
さらに、配線及びＬ／Ｓ状のアンテナパターンを同一工程で形成する場合には、配線とは別にアンテナパターンを形成する必要がないため、製造コストの増加を抑えながら、安価かつ簡便な方法により、歩留まり及び信頼性が向上したＬＳＩ等の半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を説明するための要部の概略平面工程図である。
【図２】本発明の半導体装置の製造方法を説明するための要部の概略平面工程図である。
【図３】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図４】本発明の半導体装置の製造方法を説明するための要部の概略断面工程図である。
【図５】本発明の半導体装置におけるアンテナ比及び不良率を説明するための各種の半導体装置の要部の概略平面図である。
【図６】従来の半導体装置の平面図及び断面図である。
【図７】アンテナルールの説明図である。
【図８】従来の別の半導体装置の平面図及び断面図である。
【符号の説明】
１  半導体基板
２  フィールド酸化膜
３  活性領域
４  ゲート酸化膜
５  ゲート電極
６  第１の絶縁膜
７  コンタクト
８  第１の配線
８ａ  アンテナパターン
９  第２の絶縁膜
１０  ビアコンタクト
１１  第２の配線
【図１】
0003560563.tif 000003
【図２】
0003560563.tif 000004
【図３】
0003560563.tif 000005
【図４】
0003560563.tif 000006
【図５】
0003560563.tif 000007
【図６】
0003560563.tif 000008
【図７】
0003560563.tif 000009
【図８】
0003560563.tif 000010