(57)【特許請求の範囲】
【請求項１】
少なくとも一方が透明な一対の基板と、
前記一対の基板間に液晶組成物が封入された液晶層とを有し、
前記一対の基板の一方の基板には、
複数の走査電極と、
該複数の走査電極にマトリクス状に交差する複数の信号電極と、
前記複数の走査電極と前記複数の信号電極とのそれぞれの交点に対応して形成された複数のスイッチング素子と、
該複数のスイッチング素子のそれぞれに接続された複数の画素電極と、
前記複数の走査電極の夫々に接続された複数の対向電極とが形成され、
前記複数の画素電極及び前記複数の対向電極のそれぞれは、前記複数の走査電極と前記複数の信号電極とにより囲まれるそれぞれの領域内に配置され、
前記スイッチング素子は、エンハンスメント型の特性を有する薄膜トランジスタ素子であり、
前記複数のスイッチング素子のそれぞれに対応する信号電極に印加される電圧は、トランジスタがオン状態からオフ状態にするときに起こる画素電圧の変動量だけ前記走査電極の非選択電圧より高く設定してあり、
前記複数のスイッチング素子のそれぞれに対応する画素電極に印加される電圧は、前記走査電極の非選択電圧を基準にして実質的に正負対称な交流電圧であることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
請求項１において、前記薄膜トランジスタ素子のしきい値ＶTHの絶対値は、前記液晶層の光透過率が最大になるためにこの液晶層に印加される最大電圧ＶONの絶対値を越えることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項３】
請求項１において、前記薄膜トランジスタ素子のしきい値ＶTHの絶対値は、前記液晶層の光透過率が最大及び最小になるためにこの液晶層に印加される最大電圧ＶON及び最小電圧ＶOFF の差の１／２を越えることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項４】
請求項１において、前記複数のスイッチング素子が形成された基板はこれらのスイッチング素子を保護するための保護膜と、
この保護膜上に前記スイッチング素子のそれぞれに対応して形成された背面電極とを有することを特徴とするアクティブマトリクス型液晶表示装置。
【請求項５】
請求項４において、前記背面電極は前記走査電極に沿って配置されていることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項６】
請求項４又は５において、前記背面電極は前記スイッチング素子のチャネル領域を遮光するように形成されていることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項７】
請求項４又は５において、前記背面電極はフローティング電極であることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項８】
請求項１において、前記複数のスイッチング素子が形成された基板はこれらのスイッチング素子の下に絶縁膜を介して形成された背面電極を有することを特徴とするアクティブマトリクス型液晶表示装置。
【請求項９】
請求項８において、前記背面電極は前記走査電極に沿って配置されていることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１０】
請求項９において、前記背面電極はフローティング電極であることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１１】
請求項１において、前記複数のスイッチング素子が形成された基板はこれらのスイッチング素子を保護するための保護膜を有し、この保護膜上には不純物がイオン注入されていることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１２】
請求項１において、前記複数のスイッチング素子が形成された基板はこれらのスイッチング素子の下に絶縁膜を有し、この絶縁膜上には不純物がイオン注入されていることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１３】
請求項１２において、前記複数のスイッチング素子は対応する前記信号電極に接続される金属性のソース電極と、
対応する前記画素電極に接続される金属性のドレイン電極を有し、
正スタガ構造であることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１４】
請求項１において、前記スイッチング素子はｐ型又はｎ型の特性を有し、前記走査電極の１行毎にｐ型薄膜トランジスタ素子及びｎ型薄膜トランジスタ素子とが交互に配置されることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１５】
マトリクス状に形成された複数の走査電極及び信号電極と、
前記それぞれの走査電極と信号電極との交点に対応して形成された複数のエンハンスメント型の特性を有する薄膜トランジスタ素子であるスイッチング素子とを有する第１の基板と、
前記第１の基板に対向するように設けられた第２の基板と、
前記第１及び第２の基板間に液晶組成物が封入された液晶層とを有し、
前記第１の基板上の前記複数の走査電極及び複数の信号電極により囲まれた複数の画素領域のそれぞれには、対応する前記スイッチング素子に接続された画素電極と、
対応する前記走査電極に接続された対向電極とが櫛歯状に交互に配置されており、
前記複数のスイッチング素子のそれぞれに対応する信号電極に印加される電圧は、トランジスタがオン状態からオフ状態にするときに起こる画素電圧の変動量だけ前記走査電極の非選択電圧より高く設定してあり、
前記複数のスイッチング素子のそれぞれに対応する画素電極に印加される電圧は、前記走査電極の非選択電圧を基準にして実質的に正負対称な交流電圧であることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１６】
請求項１５において、前記薄膜トランジスタ素子のしきい値ＶTHの絶対値は、前記液晶層の光透過率が最大になるためにこの液晶層に印加される最大電圧ＶONの絶対値を越えることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１７】
請求項１５において、前記薄膜トランジスタ素子のしきい値ＶTHの絶対値は、前記液晶層の光透過率が最大及び最小になるためにこの液晶層に印加される最大電圧ＶON及び最小電圧ＶOFF の差の１／２を越えることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１８】
請求項１５において、前記薄膜トランジスタ素子は、前記走査電極をゲート電極とし、
このゲート電極上に形成されたゲート絶縁層と、
このゲート絶縁層に形成された半導体活性層とを有していることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項１９】
請求項１８において、前記半導体活性層は、アクセプタもしくはドナーがドーピングされた半導体活性層を有することを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２０】
請求項１９において、アクセプタ又はドナーがドーピングされた前記半導体活性層上に積層された真性半導体層を有することを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２１】
請求項１８において、前記半導体活性層はアモルファスシリコン膜からなることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２２】
請求項２１において、前記薄膜トランジスタ素子のゲート電極上に形成される前記ゲート絶縁層はＳｉＯＮ膜又はＳｉＯ膜を有していることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２３】
請求項２２において、前記ゲート絶縁層はＳｉＯＮ膜及びＳｉＯ膜が積層されていることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２４】
請求項１８において、前記薄膜トランジスタ素子は前記半導体活性層上に形成されたソース電極とドレイン電極とを有し、
前記ソース電極及びドレイン電極はそれぞれ対応する前記信号電極及び画素電極に接続され、
前記ゲート電極は前記ソース電極又はドレイン電極側に片寄っていることを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２５】
請求項２４において、前記ゲート電極は間隙を有していることを特徴とするアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はアクティブマトリクス型液晶表示装置に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（ＴＦＴ）に代表されるアクティブ素子を用いたアクティブマトリクス型液晶表示装置は薄い，軽量という特徴とブラウン管に匹敵する高画質という点から、ＯＡ機器等の表示端末として広く普及し始めている。この液晶表示装置の表示方式には、大別して、次の２通りがある。１つは、透明電極が構成された２つの基板により液晶を挾み込み、透明電極に印加された電圧で動作させ、透明電極を透過し液晶に入射した光を変調して表示する方式であり、現在、普及している製品が全てこの方式を採用している。また、もう１つは、同一基板上に構成した２つの電極の間の基板面にほぼ並行な電界により液晶を動作させ、２つの電極の隙間から液晶に入射した光を変調して表示する方式であり、この方式を用いた製品はないが、広視野角，低負荷容量等の特徴を持ち、アクティブマトリクス型液晶表示装置に関して有望な技術である。後者の方式の特徴に関しては、特許出願公表平５−５０５２４７号，特公昭６３−２１９０７号に記載されている。
【０００３】
【発明が解決しようとする課題】
しかし、基板面にほぼ並行な電界により液晶を動作させる表示方式は、不透明な電極を櫛歯状に構成するため、光を透過できる開口面積が小さく、表示画面がくらい、または、それを解決するために消費電力の大きい明るいバックライトを用いる必要があるという問題ある。そこで、できる限り電極数および電極をつなぐ配線の数を減らし、開口領域を拡大、すなわち、開口率を向上する必要がある。また、液晶の配向を制御する２つの電極に、電位の異なる別の電極が近接すると、液晶の配向が乱れ、配向不良領域（ドメイン）を発生する。その結果、有効な開口領域が減少し、開口率を低下させるという問題があり、配向不良領域を軽減し、有効な開口率を向上させる必要がある。
【０００４】
本発明は上記の課題を解決するもので、本発明の目的は、後者の表示方式を用いたアクティブマトリクス型液晶表示装置において、開口率の高いアクティブマトリクス型液晶表示装置を提供することにある。
【０００５】
本発明の他の目的は、配向不良領域（ドメイン）の発生しないアクティブマトリクス型液晶表示装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明のアクティブマトリクス型液晶表示装置によれば、少なくとも一方が透明な一対の基板と、一対の基板間に液晶組成物が封入された液晶層とを有し、一対の基板の一方の基板には、複数の走査電極と、該複数の走査電極にマトリクス状に交差する複数の信号電極と、複数の走査電極と複数の信号電極とのそれぞれの交点に対応して形成された複数のスイッチング素子と、該複数のスイッチング素子のそれぞれに接続された複数の画素電極と、複数の走査電極の夫々に接続された複数の対向電極とが形成されている。
【０００７】
複数の画素電極及び複数の対向電極のそれぞれは、複数の走査電極と複数の信号電極とにより囲まれるそれぞれの領域内に配置され、スイッチング素子は、エンハンスメント型の特性を有する薄膜トランジスタ素子であり、複数のスイッチング素子のそれぞれに対応する信号電極に印加される電圧は、トランジスタがオン状態からオフ状態にするときに起こる画素電圧の変動量だけ走査電極の非選択電圧より高く設定してあり、複数のスイッチング素子のそれぞれに対応する画素電極に印加される電圧は、走査電極の非選択電圧を基準にして実質的に正負対称な交流電圧であるという構成をとる。
【０００８】
スイッチング素子はエンハンスメント型の特性を有する薄膜トランジスタ素子であることが好ましい。このような薄膜トランジスタ素子のしきい値ＶTHの絶対値が、液晶層の光透過率が最大になるためにこの液晶層に印加される最大電圧Ｖ0Nの絶対値を越えるようにするか、又は、前記液晶層の光透過率が最大及び最小になるためにこの液晶層に印加される最大電圧ＶON及び最小電圧ＶOFF の差の１／２を越えるようにすると良い。
【０００９】
また、本発明のアクティブマトリクス型液晶表示装置の態様によれば、スイッチング素子が形成された基板はこれらのスイッチング素子を保護するための保護膜と、この保護膜上にスイッチング素子のそれぞれに対応して形成された背面電極とを有する。あるいは、複数のスイッチング素子が形成された基板はこれらのスイッチング素子の下に絶縁膜を介して形成された背面電極を有する。この背面電極は走査電極に沿って配置されることが好ましい。
【００１０】
また、本発明のアクティブマトリクス型液晶表示装置の態様によれば、複数のスイッチング素子が形成された基板はこれらのスイッチング素子を保護するための保護膜を有し、この保護膜上には不純物がイオン注入されている。あるいは、複数のスイッチング素子が形成された基板はこれらのスイッチング素子の下に絶縁膜を有し、この絶縁膜上には不純物がイオン注入されている。
【００１１】
更に、本発明のアクティブマトリクス型液晶表示装置の態様によれば、走査電極と信号電極との交点に対応して形成された複数のエンハンスメント型の特性を有する薄膜トランジスタ素子であるスイッチング素子とを有する第１の基板と、
前記第１の基板に対向するように設けられた第２の基板と、第１及び第２の基板間に液晶組成物が封入された液晶層とを有し、第１の基板上の前記複数の走査電極及び複数の信号電極により囲まれた複数の画素領域のそれぞれには、対応するスイッチング素子に接続された画素電極と、対応する走査電極に接続された対向電極とが櫛歯状に交互に配置されており、複数のスイッチング素子のそれぞれに対応する信号電極に印加される電圧は、トランジスタがオン状態からオフ状態にするときに起こる画素電圧の変動量だけ走査電極の非選択電圧より高く設定してあり、複数のスイッチング素子のそれぞれに対応する画素電極に印加される電圧は、走査電極の非選択電圧を基準にして実質的に正負対称な交流電圧であることを特徴とする構成をとる。
【００１２】
薄膜トランジスタ素子の実施態様によれば、半導体活性層はアクセプタもしくはドナーがドーピングされている。あるいは、半導体活性層はアモルファスシリコン膜からなる。
【００１３】
更に、薄膜トランジスタ素子の実施態様によれば、ゲート電極はソース電極又はドレイン電極側に片寄っている。ゲート電極に間隙を付加しても良い。
【００１４】
【作用】
次に本発明の作用を説明する。
【００１５】
アクティブマトリクス型液晶表示装置の駆動は液晶に印加する電圧をアクティブ素子をスイッチし、マトリクス状に分割，形成された画素電極に電圧を充電，保持することによって駆動する。
【００１６】
本発明では、まず第１に、対向電極を走査電極に接続する。これにより、対向電極配線の、対向電極に外部から電圧を供給するという役割を、走査電極に兼用させることができ、対向電極配線を省略することができる。そして第２に、走査電圧の非選択電圧を基準にしてほぼ正負対称な交流電圧が画素電極に印加されるようにする。このように交流電圧が画素電極に印加できるスイッチング素子としてエンハンスメント型の特性を有するトランジスタを形成して用いる。これにより、第２で画素電極に充電した走査電圧の非選択電圧に対して負極性の電圧を保持することができる。これにより、画素電極には、走査電圧の非選択電圧を基準にしてほぼ正負対称な交流電圧が充電、かつ保持され、液晶に交流電圧を印加することができる。
【００１７】
第１により、対向電極配線を不要になり、その領域を開口領域として利用することができ、大幅に開口率を向上することができる。しかし、従来のアクティブマトリクス型液晶表示装置では、対向電極の電圧（対向電圧）を、走査電圧の非選択電圧と一致させると、直流駆動はできても、後述する理由により交流駆動ができない。液晶は直流で駆動すると、液晶層を流れる定常電流により劣化し、耐用時間が著しく低下するからである。そこで、第２により、走査電圧の非選択電圧を対向電圧として用いても（対向電圧を非選択電圧と一致させても）、液晶を交流電圧で駆動することができるようにし、耐用時間を向上させる。
【００１８】
ここで、本発明では、走査電圧の非選択電圧を対向電圧として用い液晶を交流駆動することができる理由を以下に示す。
【００１９】
従来のアクティブマトリクス型液晶表示装置に用いられている代表的なアクティブ素子として用いられるトランジスタ素子のほとんどは、ゲート電圧が０Ｖ付近でドレイン電流が流れ始める特性を有する（図６，５０２参照）、すなわち、ゲートしきい値電圧ＶＴＨが０Ｖ付近である。そのため、走査電圧の非選択電圧を対向電圧として用いると、対向電圧（非選択電圧）に対して負極性の電圧は充電しても保持できない。なぜなら、走査電圧の非選択電圧（ＶＧＬ）が画素電圧（ＶＳＬ）よりも高い電位にあるため（図１０，（ｃ）（ｄ）参照）、非選択期間になってもトランジスタ素子が導通状態であるためである。したがって、液晶を交流駆動するためには、対向電極を別に設け、対向電圧は走査電圧の非選択電圧よりも高い電圧（ｎ型の特性を有する場合）に設定しなければならない。
【００２０】
そこで、本発明のように、ゲートしきい値電圧ＶＴＨが十分に大きいエンハンスメント型の特性を有するトランジスタを用いれば、走査電圧の非選択電圧が画素電圧にある程度高い電圧であっても、トランジスタが非導通状態であるため、負極性の電圧を画素電極に保持することができ、液晶を交流駆動することができる。
【００２１】
以上により、高開口率かつ液晶を交流駆動することができ耐用時間が長いアクティブマトリクス型液晶表示装置を得ることができる。
【００２２】
さらに第２には、別の作用がある。液晶の配向を制御する２つの電極に、電位の異なる別の電極が近接すると、液晶の配向が乱れ、配向不良領域（ドメイン）を発生する。第２により、対向電極と走査電極の電位はほとんどの期間で一致し、対向電極と走査電極の間の領域で、液晶に不要な電界が印加されないので、配向不良が発生しない。したがって、有効な開口領域を減少させることがなく、有効な開口率を向上させる。また、これにより、信号電極と走査電極の間の領域に印加される直流電圧も大幅に緩和されるため、その間の液晶の劣化も軽減される。
【００２３】
以上により、配向不良領域（ドメイン）の発生しないアクティブマトリクス型液晶表示装置を得ることができ、有効な開口率を向上されることができる。
【００２４】
【実施例】
本発明の液晶表示装置は、薄膜トランジスタ素子等が形成されたガラス基板とカラーフィルタ等が形成されたガラス基板との間に液晶組成物を封入した液晶表示パネルと、それに電気的に接続され、液晶に印加する電圧を発生するための駆動回路から構成される。
【００２５】
以下に、本発明の実施例をより具体的に説明する。
【００２６】
〔実施例１〕
基板は厚みが１．１ｍｍで表面を研磨した透明な２枚のガラス基板１０１，２０１を用いる。これらの基板のうち一方の基板１０１の上に薄膜トランジスタを形成する。図１から図４に、本実施例で形成した薄膜トランジスタ及び各種電極の構造を示す。図２は、画素の平面構成図、図１は図２のＡ−Ａ′線における断面図、図３は図２のＢ−Ｂ′線における断面図、図４は図２のＣ−Ｃ′線における断面図を示す。
【００２７】
図１に示すように、本実施例では、画素電極１０４と対向電極１０５との間の電界Ｅにより、液晶層３００の液晶分子３０１の配向を制御し、画素電極１０４と対向電極１０５の間から入射した光の明るさを、変調し、出射する。１つの画素は、図２に示すように走査電極１０２，信号電極１０３，画素電極１０４，対向電極１０５の電極群と、薄膜トランジスタ素子１５０，補助容量素子１６０とで構成される。薄膜トランジスタ素子１５０は、図３に示すように画素電極１０４（ソース電極），信号電極１０３（ドレイン電極），走査電極１０２（ゲート電極）、及びアモルファスシリコンからなる半導体層１０６から構成される。薄膜トランジスタ素子１５０は、本実施例ではスタガ構造である。補助容量１６０は、図４に示すように画素電極１０４と前行の走査電極１０２でゲート絶縁膜１０８を挟む構造とした。
【００２８】
本実施例では、走査電極１０２と対向電極１０５，信号電極１０３と画素電極１０４はそれぞれ同一の金属層に形成し構成する。さらに、アモルファスシリコン１０６と信号電極１０３及び画素電極１０４とのオーミックコンタクトをとるために、その間にリンをドープしたｎ＋  型アモルファスシリコンによりオーミック接触層１０７を形成する。また、信号電極１０３，画素電極１０４，対向電極１０５の電極幅を、それぞれ１０μｍ，６μｍ，６μｍ，画素電極１０４と信号電極１０３の間隔を５μｍとし、画素電極１０４と対向電極１０５の間隙部を４分割して設けたとき、画素電極１０４と対向電極１０５の電極ギャップｄＳＧが  １５μｍと成るようにする。ここで、本実施例では、図２に示すように、対向電極１０５は前行の走査電極１０２に接続され、走査電極１０２が対向電極配線を兼用している。これにより、対向電極配線に用いていた領域を開口部として用いることができ、大幅に開口率を向上した。
【００２９】
また、もう一方の基板２０１には、コントラストを向上するために、画素電極１０４と対向電極１０５の間以外の間隙部に低導電性の遮光層（ブラックマトリクス）２０２を形成し、その上に、カラー表示のためにＲ（赤），Ｇ（緑），Ｂ（青）の３色のカラーフィルタ２０３をストライプ状に形成する。カラーフィルタの上には、表面を平坦化する透明樹脂２０４を積層する。
【００３０】
これら２つの基板の最表面に配向膜１２０，２２０を形成し、ラビング処理をした後、基板間に液晶組成物層３００を封入し、それを２枚の偏光板１３０，  ２３０で挾み、液晶表示パネルを構成する。本実施例では配向膜としてポリイミドを採用した。上下界面上のラビング方向は互いにほぼ平行で、かつ印加電界方向とのなす角度を８５度（φＬＣ１＝φＬＣ２＝８５°）とした。液晶組成物層３００としては、誘電率異方性Δεが正でその値が７．３（１ＫＨｚ）であり、屈折率異方性Δｎが０．０７３（５８９ｎｍ，２０℃）のネマチック液晶組成物を用いた。基板間のギャップｄは球形のポリマビーズを基板間に分散して挾持し、液晶封入状態で４．１μｍとした。偏光板としては日東電工社製Ｇ１２２０ＤＵを用い、一方の偏光板の偏光透過軸をラビング方向より若干小さな角度、即ちφＰ１＝８５°（即ち、φＬＣ１＝φＰ１）に設定し、他方をそれに直交、即ちφＰ２＝−５°とした。（図  ３６に電界方向，ラビング方向，偏光透過軸の関係を示す。）
以上の構成により、画素電極１０４と対向電極１０５の間に電圧を印加したとき、図５に示すような低電圧で暗状態，高電圧で明状態をとるノーマリクローズ特性を得た。本実施例では、コントラスト比１００：１として、最小透過率を得る電圧ＶＯＦＦ＝２．６Ｖ，最大透過率を得る電圧ＶＯＮ＝５．５Ｖに設定した。
【００３１】
ここで、本実施例では、薄膜トランジスタの特性を完全なエンハンスメント型にするために以下のような構成にした。薄膜トランジスタのゲート電極（走査電極１０２）にＡｌを用い、ゲート絶縁膜１０８に窒化シリコン膜を用いた。窒化シリコン膜の膜厚は３５０ｎｍとし、アモルファスシリコン１０６の膜厚は１５ｎｍとした。本実施例ではアモルファスシリコン１０６の膜厚を薄膜化することで、完全なエンハンスメント型の特性にしている。１５ｎｍと言う極薄のため、チャネルをエッチングするときに、アモルファスシリコン１０６がなくならないように、エッチングストッパ１０９を設けている。この構成により、図６（ａ）の５０１に示されるドレイン電流ＩＤ−ゲート電圧ＶＧ特性を得た。この薄膜トランジスタのゲートしきい値電圧ＶＴＨは図６（ｂ）から９．３Ｖであることがわかる。
【００３２】
ゲートしきい値電圧ＶＴＨの制御に関しては様々のパラメータがあるが、本実施例では、アモルファスシリコン膜厚を薄膜化することによって高電圧側にシフトさせ、完全なエンハンスメント型の特性にした。また、本実施例の薄膜トランジスタ素子では、サブスレショルド領域の傾きｓ＝ｄＶＧ／ｄｌｏｇ（ＩＤ）は０．９であり、ドレイン電流ＩＤ＝１×１０−１３Ａ以下の非導通状態を維持できるゲート電圧ＶＧ  の最大値は５．７Ｖ  である。本実施例のトランジスタ素子では液晶に印加する負極性の最大電圧−ＶＯＮは５．７Ｖ  まで適用可能であり、前述のように、本実施例の構成では明状態にするために液晶層に印加する電圧ＶＯＮは５．５Ｖ  であるので、走査電圧の非選択電圧を基準にして負極性の最大電圧（−５．５Ｖ）を非選択期間において画素電極に十分保持することができる。サブスレショルド領域の傾きｓはトランジスタ特性により変化するが、ゲートしきい値電圧ＶＴＨ（９．３Ｖ）とドレイン電流が１×１０−１３Ａ  以下の非導通状態を維持できるゲート電圧ＶＧの最大値（５．７Ｖ）の差をマージン電圧ＶＭ（３．６Ｖ：ＶＭ＝４ｓ）と定義すると、負極性の電圧を十分に保持動作することが可能な条件はＶＴＨ＞｜ＶＯＮ｜＋ＶＭ（９．１Ｖ）となる。
【００３３】
なお、ゲートしきい値電圧ＶＴＨは、図６（ａ）においてＶＴＨ＜ＶＧ＜ＶＤ＋ＶＴＨの範囲で、ドレイン電流の平方根√ＩＤ  をゲート電圧ＶＧ  に対してプロットし、直線近似した時に、その直線とゲート電圧ＶＧ  軸との交点のゲート電圧ＶＧ  と定義している。
【００３４】
次に本実施例の駆動方法を述べる。図７に本実施例の液晶表示パネルの１画素の等価回路、図８に本実施例のシステム構成を示す。本実施例では、ホストからの画像信号をコントローラ４０１が受信し、薄膜トランジスタ型液晶表示装置用の制御信号，表示データに変換し、その制御信号，表示データにより、液晶駆動電源回路４０２から供給される電源電圧を、垂直走査回路４０３，映像信号駆動回路４０４が選択し、走査電圧，信号電圧を生成して、液晶表示パネル４００に供給する。
【００３５】
図９に本実施例の駆動波形を示す。図９（ａ）には図７の走査電極１０２に印加される走査電圧ＶＧ  を示し、図９（ｂ）には図７の信号電極１０３に印加される信号電圧ＶＤ  を示す。また、図９（ｃ）にはそのときの画素電圧ＶＳ  （ソース電圧）を、図９（ｄ）には液晶層に印加される電圧を示す。走査電圧ＶＧ  は、選択電圧と非選択電圧で構成し、選択電圧のパルス幅３４．５μｓ  ，繰返し周期は１６．６ｍｓ（６０Ｈｚ）、選択電圧ＶＧＨ２２Ｖ，非選択電圧ＶＧＬ０Ｖに設定した。また、前行の走査電極１０２に印加される電圧（対向電圧）は、図９（ａ）の走査電圧ＶＧが１走査期間分だけ前に位相がずれた電圧波形が印加される。この場合、殆どの期間は非選択電圧である。
【００３６】
液晶に印加する最大電圧は５．５Ｖであるので、信号電圧ＶＤは、センター電圧ＶＤ−Ｃ  を中心に表示階調に従い±５．５Ｖ  まで印加した。信号電圧ＶＤ  のセンター電圧ＶＤ−Ｃ  は、薄膜トランジスタがオン状態からオフ状態にするときに起こる画素電圧ＶＳ  の変動量ΔＶＳ  の値だけ走査電圧の非選択電圧ＶＧＬより高く設定し、液晶駆動電圧ＶＬＣ（画素電極１０４と前行の走査電極１０２（対向電極１０５）の間の電圧：＝ＶＳ  −ＶＧＬ）が実質的（実効的）に正負対称となるように設定した。画素電圧を観測した結果、ＶＤ−Ｃ  ＝２Ｖに設定した。画素電圧の最低電圧  ＶＳＬは−５．５Ｖであり、薄膜トランジスタのゲート電圧ＶＧＳは５．５Ｖとなりドレイン電流ＩＤ＝７×１０−１４Ａであるので、画素電圧を十分に保持することができる。また、画素電圧の正極側の充電電圧ＶＤＨは７．５Ｖ  であり、走査電圧の選択電圧ＶＧＨは２２Ｖであるので、ゲート電圧ＶＧＳは１４．５Ｖ  となりドレイン電流ＩＤ  ＝４×１０−７Ａであるので十分にオン状態になり充電動作できる。オン電流／オフ電流の比は約７桁あり、上記の条件で薄膜トランジスタは十分なスイッチング動作をしているといえる。
【００３７】
本実施例では、広視野角，低負荷といった特徴を持つ基板面に平行な電界を印加し液晶を動作させる表示方式において、走査電極により対向電極に電圧を印加するため、対向電極に電圧を供給するための配線を形成する必要がなく、その部分を開口部に利用することができるので、開口率が大幅に向上する。また、対向電極配線を形成した場合と比較して、配線数が大幅に減少し、配線交差数も１／２に減少するので歩留まりも大幅に向上する。
【００３８】
特に、本発明では、ＶＴＨが９．３Ｖと｜ＶＯＮ｜＋ＶＭ＝９．１Ｖ  を超えるようにすることで、走査電圧の非選択電圧を基準にして負極性の電圧を充電保持することができ、液晶を交流駆動することが可能になる。したがって、液晶の劣化を抑えることができ、耐用時間が長くなる。また、保護膜等に蓄積される残留電荷も抑制することができ、残像現象が発生しない高画質の表示を得ることができる。更に、良いことには、本実施例では、走査電極１０２と画素電極１０４の間の領域にも、画素電極１０４と対向電極１０５の間の領域と全く同様の電界が印加される。これは、走査電圧と対向電圧がほとんどの期間（非選択期間）で一致していることによるもので、走査電圧の非選択電圧を対向電圧として用いたことによる。このため、走査電極１０２と画素電極１０４の間の領域に不要な電界が印加されることによる配向不良領域がなくなり、有効な開口領域を拡大する。したがって、遮光膜２０２に配向不良領域で覆い隠すことが不必要になり、その結果、遮光膜２０２の境界を更に広げることができ、開口率を向上することができる。
【００３９】
〔比較例〕
図６の５０２に示される特性を有する薄膜トランジスタ素子を本実施例の構成に用いて駆動した。このゲートしきい値電圧ＶＴＨは２．２Ｖ  である。その結果、画素電極電圧ＶＳ（ソース電圧）は図１０（ｃ）のようになった。ＶＴＨが｜ＶＯＮ｜よりも低いため、走査電圧の非選択電圧を基準にし、液晶に負極の電圧を印加すると、薄膜トランジスタ素子が導通状態であるため、保持することができず、液晶に充電された電圧はリークしてしまった。このため、液晶には直流電圧が印加され、残像が著しく発生し、また、液晶が短時間で劣化してしまった。
【００４０】
なお、以上の本実施例では前行の走査電極に対向電極を接続したが、後行の走査配線から出してもよい。また、本実施例では誘電率異方性Δεが正の液晶を用いたが、負の液晶を用いても同様に構成できる。さらに本実施例では、逆スタガ構造で薄膜トランジスタを構成したが、トランジスタの断面構造は正スタガ構造，コプレーナ構造でも良く特に限定はしない。
【００４１】
〔実施例２〕
本実施例の構成は下記の要件を除けば、実施例１と同等である。
【００４２】
本実施例は、実施例１と駆動方法が異なる。図に本実施例の駆動波形を示す。前行の走査電極の走査電圧ＶＧ′を図１１（ａ）に、自行の走査電極の走査電圧  ＶＧ  を図１１（ｂ）に、信号電圧ＶＤ  を図１１（ｃ）に、画素電圧ＶＳ  を図１１（ｄ）に、液晶層に印加される電圧波形を図１１（ｅ）に示す。本実施例では、図１１に示すように、走査電圧の非選択電圧として２種類の電圧ＶＧＬ１，ＶＧＬ２を用い、フレーム毎に交互に変化し、さらに１行毎に異なる電圧波形を用いた。また、２種類の非選択電圧値の差（ＶＧＬ１−ＶＧＬ２）が（ＶＯＮ＋ＶＯＦＦ）／２と等しくなるように設定し、画素電圧はそれぞれの非選択電圧を中心に（ＶＯＮ−ＶＯＦＦ）／２の範囲に収めた。これにより、非選択期間中のゲート電圧ＶＧＳの負極性の最大電圧は−（ＶＯＮ−ＶＯＦＦ）／２となり、したがって、トランジスタのゲートしきい値電圧ＶＴＨは（｜ＶＯＮ｜−｜ＶＯＦＦ｜）／２＋ＶＭ  を超えるように構成すれば、負極性の最大電圧（−ＶＯＮ）を画素電極に保持することができる。サブスレショルド領域の傾きが実施例１と同様にｓ＝０．９であり、ＶＭ＝３．６Ｖ  とすると、ゲートしきい値電圧ＶＴＨ＞４．１Ｖで良い。したがって、実施例１の条件（ＶＴＨ＞９．１Ｖ）より、５．０Ｖだけ条件を緩和することができた。
【００４３】
これにより薄膜トランジスタの形成条件が緩和され、上記条件を実現する薄膜トランジスタを得やすくなった。さらに、信号電圧の最大振幅ＶＤＨ−ＶＤＬが、実施例１の２ＶＯＮ＝１１Ｖから（３ＶＯＮ−ＶＯＦＦ）／２＝７．０Ｖまで低減でき、信号電極を駆動するＬＳＩ（信号ドライバ）の回路規模を縮小でき、かつ、消費電力も実施例１の約４割に低減することができた。また、必然的に１行ことに液晶に印加する極性が反転しているので、少量の直流成分が発生しても、それによるちらつきが１行毎にキャンセルされ、画質が向上した。
【００４４】
〔実施例３〕
実施例１では薄膜トランジスタのしきい値を上昇させる手法として、半導体層の薄膜化という手法を用いた。しかしこの手法では、しきい値の値は半導体層の膜厚と製膜条件に強く依存する。それゆえ、半導体層の膜厚の微妙な差異がしきい値の値を大きく変動させるため、薄膜トランジスタ毎のしきい値のバラツキをもたらす。そこで本実施例では、しきい値の制御を実現しつつ、かつしきい値のバラツキを低減できる新たな薄膜トランジスタを提供する。
【００４５】
本実施例の構成は、下記の用件を除けば実施例２と同等である。本施例では、アモルファスシリコン層の電位を制御するための背面電極を有し、それによりしきい値が制御される薄膜トランジスタを用いる。
【００４６】
図１２に本実施例の薄膜トランジスタの模式断面図を示す。本実施例で用いた薄膜トランジスタの特徴は、保護膜１１０と配向膜１２０の間に背面電極１４０を有する点である。本実施例では、背面電極１７０としてＣｒを用いた。また、本実施例では背面電極１４０は図１３のように走査電極上に形成し、図１４に示す背面電圧制御回路４０５に接続した。
【００４７】
図１５に、本実施例で用いた薄膜トランジスタの、背面電圧によるしきい値の変化を示す。図中の数字は、アモルファスシリコン層１０６の膜厚を示し、本実施例では８００ｎｍとした。図１５から明らかなように、背面電極の電圧を制御することにより、薄膜トランジスタのしきい値が制御できることが可能となる。
本実施例では、実施例２と同等に構成したので、ゲートしきい値電圧ＶＴＨ＞  ４．１Ｖ  である。したがって、背面電圧として−３０Ｖを入力した。また、しきい値ＶＴＨが背面電圧により制御されるため、実施例１の場合に比べ、しきい値のバラツキを低減することができた。
【００４８】
以上、本実施例では背面電極を新たに設け、薄膜トランジスタのしきい値を制御することにより、実施例１の効果に加え、しきい値のバラツキが低減できる。
〔実施例４〕
本実施例では以下の要件を除けば、実施例３と同等である。
【００４９】
本実施例で用いた薄膜トランジスタの模式断面構造を図１６に示す。本実施例では、半導体層の膜厚を１００ｎｍとした。実施例では、半導体層を薄膜化するために、チャネルエッチング時のチャネルの分断を防ぐためのエッチングストッパを設けた。
【００５０】
図１５に、半導体層１０６の膜厚を１００ｎｍとした場合の、背面電位によるしきい値の変化を示す。同図中に示した膜厚が８００ｎｍ（実施例３）の場合より、同一のしきい値を得るために要する背面電圧の値が−３０Ｖから−１０Ｖに低減できた。これにより、背面電圧制御回路４０５の消費電力を低減することができた。
【００５１】
以上、本実施例では、実施例３の効果に加え、背面電圧制御回路の発生電圧値を下げ、消費電力の低減することができる。
【００５２】
〔実施例５〕
本実施例では以下の要件を除けば、実施例３と同等である。
【００５３】
図１７に本実施例の薄膜トランジスタの模式断面図を示す。本実施例で、保護膜を２層構造にし、１層目保護膜１１１と２層目保護膜１１２の間に背面電極  １４０を形成する。
【００５４】
本実施例では１層目保護膜１１１の厚みを３００ｎｍ程度にし、半導体層１０６と背面電極１４０の距離を近づけることにより、薄膜トランジスタのしきい値を、背面電圧に、より敏感にした。これにより、さらに背面電圧を低減することができ、消費電力を低減することができた。
【００５５】
以上、本実施例では、実施例３の効果に加え、背面電圧制御回路の発生電圧値を下げ、消費電力の低減をすることができる。
【００５６】
〔実施例６〕
本実施例では以下の要件を除けば、実施例３と同等である。
【００５７】
図１８に本実施例の薄膜トランジスタの模式断面図を示す。本実施例では薄膜トランジスタを正スタガ構造にし、背面電極１４０をガラス基板１０１とその上に形成した絶縁膜１１４の間に構成した。
【００５８】
本実施例では薄膜トランジスタを正スタガ構造にしたことにより、半導体膜  １０６をエッチングストッパを用いなくとも容易に薄膜化でき、かつ背面電極を最下層にしたことにより、背面電圧による液晶層への電界の影響を低減した。これにより、背面電圧による液晶の配向不良が低減できた。
【００５９】
以上、本実施例では、実施例３および４の効果に加え、背面電圧による液晶の配向不良が低減することができる。
【００６０】
〔実施例７〕
本実施例では以下の要件を除けば、実施例３と同等である。
【００６１】
図１９に本実施例の薄膜トランジスタの模式断面図を示す。また、平面模式図を図２０に示す。光電流による薄膜トランジスタの特性の変動を防ぐため、薄膜トランジスタは、少なくともチャネル部のアモルファスシリコン膜の領域が遮光されていることが必要である。また、より遮光を確実にするためには、薄膜トランジスタ部のアモルファスシリコン膜の全領域が遮光されることが望ましい。しかし、実施例１の顔料ＢＭでは、ＴＦＴの光電流を抑制するには遮光率が不十分であった。そこで本実施例では、さらに遮光率をあげるため、実施例１で用いた顔料製の遮光膜２０２と合わせて、背面電極１４０を用いて薄膜トランジスタの遮光を行った。ただし、背面電極１４０が金属並の遮光性を有することが必須である。本実施例では、背面電極１４０に遮光膜を兼用させＴＦＴ部の遮光率をあげることにより、光電流によるＴＦＴの特性変動をより低減させることができた。
【００６２】
以上、本実施例では、実施例３の効果に加え、ＴＦＴの特性変動をより低減させることができる。
【００６３】
〔実施例８〕
本実施例では以下の要件を除けば、実施例３と同等である。
【００６４】
本実施例では、背面電極の電位をアバランシェ注入して制御することにより、ＴＦＴのしきい値電圧を制御した。
【００６５】
本実施例では、走査電極１０２をア−スに接続し、信号電極１０３に大きい値の負電圧を加えて、信号電極１０３と背面電極１４０間にある絶縁膜に加わる電界の値を電子のアバランシェ注入が起きる値以上にし、アバランシェ注入により電子を背面電極１４０へ注入した。その結果、背面電極１４０はマイナスに帯電し、単位面積辺りに注入された電子の量に応じて薄膜トランジスタのしきい値がプラス側にシフトする。したがって、注入する電子、もしくは正孔の量を制御することにより、薄膜トランジスタのしきい値を制御することができる。また、アバランシェ注入が起きるか否かは電極間の電位差ではなく、電極間を隔てる絶縁体に加わる電界の強度により決定される。したがって、信号電極１０３と背面電極１４０の間の絶縁膜の膜厚が、絶縁性が確保できる範囲内で十分薄い事が望ましい。また、信号電極と走査電極間の電位差を適切に設定することにより、ゲート絶縁膜への電子もしくは正孔の注入を防ぎ、かつ背面電極には必要とする量の電子、もしくは正孔を注入することが可能となる。また注入時に絶縁膜に加わる電界に比べて、パネルの使用時に絶縁膜に加わる電界は小さいため、いったん注入された電子もしくは正孔は長期間に渡り安定である。
【００６６】
本実施例の薄膜トランジスタを用いたことにより、背面電極を外部回路に接続しなくても良く、背面電圧制御回路４０５が不要になる。
【００６７】
以上、本実施例では、実施例３の効果に加え、背面電圧制御回路を省略し、外部回路の回路規模を縮小することができる。
【００６８】
また、上記実施例３から６において、背面電極配線は、走査電極配線の上に絶縁膜を介して形成してもよいし、信号電極配線の上に絶縁膜を介して形成してもよい。もしくは走査電極配線，信号電極配線双方の上に絶縁膜を介して形成してもよいし、走査電極配線および信号電極配線のいずれか一方もしくは双方の上に形成せず、全く別の位置に形成してもよい。また、正スタガ型の場合は、各電極が基板に形成される相対的な順序が逆スタガ型と逆になり、各電極配線と背面電極配線の、絶縁膜をはさんだ相対的位置関係は逆スタガ型の場合と反転するが、それらの場合もすべて実施例３から５に含む。またプレーナ−型の場合は、背面電極配線と各電極配線の相対的位置関係は、上記逆スタガ型の場合と正スタガ型の場合のいずれか一方もしくは相対的位置関係を同様にでき、実施例３から６に含む。
【００６９】
〔実施例９〕
本実施例は、以下の要件を除けば、実施例８と同等である。
【００７０】
本実施例では、背面電極１４０は図２１に示すようにそれぞれ独立している。このため、背面電極１４０と走査電極１０２および信号電極１０３との交差面積の低減が実現し、背面電極１４０と走査電極１０２間ならびに背面電極１４０と信号電極１０３間の短絡の確立が低下し、不良率が低減する。また、短絡がある場合でも、その影響は短絡の生じた薄膜トランジスタのみにとどまり、パネル全体へ影響を及ぼすことがなくなり、さらに不良率を低減する。
【００７１】
以上、本実施例では、実施例５の効果に加え、さらに歩留まりを向上した液晶表示パネルを得ることができる。
【００７２】
これら実施例では半導体層１０６にアモルファスシリコンを用いているが、その種類は特に限定しない。また、これらの実施例では、走査電極，信号電極，画素電極，背面電極，対向電極の材料にＣｒもしくはＣｒ／Ａｌの２層膜のいずれかを用いたが、ほかの金属，合金，半導体，透明導電膜等、種類を限定しない。ただし、背面電極に遮光膜を兼用させる場合に限り、背面電極に用いられる材料は遮光性を有することが必要となる。
【００７３】
〔実施例１０〕
本実施例は、以下の要件を除けば、実施例１およ実施例２と同等である。
【００７４】
薄膜トランジスタのしきい値を示す式は、ほぼ以下の式で与えられる。
【００７５】
【数１】
Ｖｔ＝φｍ−ｓ−Ｑｆ／Ｃｏｘ＋２ｘφｆ−Ｑｂ／Ｃｏｘ  …式１
Ｖｔ      ：しきい値電圧
φｍ−ｓ  ：ゲート絶縁膜を介した金属と半導体の仕事関係の差
Ｑｆ  ：ゲート絶縁膜の電荷密度
φｆ  ：電界によるバンドの曲がり
Ｑｂ  ：半導体層の電荷密度
Ｃｏｘ ：ゲート絶縁膜容量
式１に示されるように、半導体層内の正負電荷の量を制御することにより、薄膜トランジスタのゲートしきい値電圧を制御できる。また、式１中のＱｂ  は、  −ｑＮａ  、もしくはｑＮｄ  に比例する。ここで、ｑは電子の持つ電荷量、Ｎａ  は半導体層中のアクセプタの密度、Ｎｄ  は半導体中のドナーの密度である。したがって、半導体中のアクセプタもしくはドナーの量を制御すれば、薄膜トランジスタのゲートしきい値電圧を制御することができる。
【００７６】
本実施例では、半導体層１０６のアモルファスシリコンにＢ（ボロン）をドーピングした。半導体層１０６へのアクセプタの導入により、薄膜トランジスタのしきい値を制御できた。図２２に、本実施例の薄膜トランジスタのＢのドーピング量によるしきい値電圧の変化を示す。本実施例では、１００ｐｐｍ  のＢをドーピングすることにより、実施例２のゲートしきい値電圧ＶＴＨ＞４．１Ｖ  を満足した。
【００７７】
本実施例によるしきい値制御は、実施例３のように背面電極を形成する必要がなく、形成工程が簡略化され、生産性が向上する。また、図２２に示すようにＢを２ｐｐｍ  以上ドーピングするとしきい値がドーピング量に鈍感になるため、ゲートしきい値電圧のバラツキを抑制することができる。
【００７８】
以上、本実施例では、薄膜トランジスタの半導体層にアクセプタを導入した半導体を用いることにより、実施例１の効果に加え、ゲートしきい値電圧のバラツキを抑制するとともに、生産性が向上する。
【００７９】
〔実施例１１〕
本実施例は、以下の要件を除けば、実施例１０と同等である。
【００８０】
図２３に本実施例の薄膜トランジスタの模式断面図を示す。本実施例では、薄膜トランジスタの半導体層をドーピングした半導体層１５０と真性の半導体層    １５１の２層構造とした。
【００８１】
ゲートしきい値電圧を増大させるためアクセプタを半導体層へ導入した場合、導入量の増大と共に半導体の非チャネル領域でのホールによる電導が増大する。この場合、薄膜トランジスタの電流遮断能力が減少する、すなわちオフ特性が低下することとなり、ひいては液晶パネルの電圧保持特性を低下させる。
【００８２】
そこで本実施例では半導体層を、チャネル側のドーピングした半導体層１５０と、非チャネル側の真性の半導体層１５１の２層構造とした。これにより、半導体の非チャネル領域でのホールより伝導が生じるのを防ぐことができ、実施例８の場合に比べ、薄膜トランジスタのオフ特性が改善された。
【００８３】
以上、本実施例では、実施例１０の効果に加え、薄膜トランジスタのオフ特性の低下を抑制，電圧保持特性を改善し、表示品質が向上する。
【００８４】
〔実施例１２〜１３〕
本実施例は、以下の要件を除けば、実施例１およ実施例２と同等である。
【００８５】
実施例１２及び１３では、アモルファスシリコン薄膜トランジスタのゲート絶縁膜１０８の材料として、ＳｉＯＮおよびＳｉＯをそれぞれ用いることにより、ゲートしきい値電圧の制御を実現すると共に、薄膜トランジスタの歩留まりの向上を実現した。
【００８６】
実施例１０および１１で試作した薄膜トランジスタの、それぞれのゲート絶縁膜材料について得られたゲートしきい値電圧を表１に示す。
【００８７】
【表１】
0003598583.tif 000002
【００８８】
本実施例では、実施例２の条件を満足することはできなかったが、実施例２より低電圧で動作する液晶を用いるか、または、電極間ギャップを縮めれば満足することができる。したがって、半導体層１０６とゲート絶縁膜１０８を組み合わせることにより、その組み合わせで要求されるゲートしきい値電圧を満足できる。また、半導体層１０６とゲート絶縁膜１０８を組み合わせにより、ゲートしきい値電圧が決定されるため、バラツキが少ない。
【００８９】
本実施例では実施例１０と同様、実施例１の効果に加え、ゲートしきい値電圧のバラツキを抑制するとともに、生産性が向上する。
【００９０】
〔実施例１４〕
本実施例は、以下の要件を除けば、実施例１２およ実施例１３と同等である。本実施例の薄膜トランジスタの断面構造の模式図を図２４に示す。ゲート絶縁膜は、ゲート電極側にＳｉＯＮあるいはＳｉＯ１６０、チャネル側にＳｉＮ１６１を用いた２層構造により構成した。
【００９１】
本実施例では、チャネル側のゲート絶縁膜であるＳｉＮ１６１とアモルファスシリコン１０６をプラズマＣＶＤで連続して形成することにより、半導体層１０６とゲート絶縁膜１６１の界面の汚染を防ぐことができ、移動度をの向上が実現した。
【００９２】
以上、本実施例では、ゲート絶縁膜を、ＳｉＮとＳｉＯＮあるいはＳｉＯとの２層構造により構成することにより、実施例１０および１１の効果に加え、移動度が向上する。
【００９３】
〔実施例１５〕
本実施例は、以下の要件を除けば、実施例１および実施例２と同等である。
【００９４】
本実施例の薄膜トランジスタの断面構造の模式図を図２５に示す。本実施例では、保護膜１１０にＰ（リン）をイオン注入し、Ｐによる負電荷で半導体層１０６の背面電位を負極性にすることにより、薄膜トランジスタ素子のゲートしきい値電圧を正方向にシフトさせた。イオン注入する領域１９０は、半導体層１０６から３００ｎｍから１０００ｎｍの間に制御した。
【００９５】
以上、実施例３と同等の効果を得ることができた。
【００９６】
〔実施例１６〕
本実施例は、以下の要件を除けば、実施例１および実施例２と同等である。
【００９７】
本実施例の薄膜トランジスタの断面構造の模式図を図２６に示す。本実施例では、ゲート絶縁膜１０８の走査電極１０２との界面にＢ（ボロン）をイオン注入し、Ｂによる正電荷で、走査電圧が正極に印加されたときに誘起される負電荷を一定量打ち消すことにより、薄膜トランジスタ素子のゲートしきい値電圧を正方向にシフトさせた。
【００９８】
以上、実施例３と同等の効果を得ることができた。
【００９９】
〔実施例１７〕
本実施例は、以下の要件を除けば、実施例１５と同等である。
【０１００】
本実施例の薄膜トランジスタの断面構造の模式図を図２７に示す。本実施例では、薄膜トランジスタ素子の構造を正スタガ構造にし、絶縁基板１１４にＰ（リン）をイオン注入した。これにより、実施例１５と同様に薄膜トランジスタ素子のゲートしきい値電圧を正方向にシフトさせることができた。
【０１０１】
さらに、本実施例では、信号電極１０３および画素電極１０４と半導体層１０６のオーミック接触をとるためのｎ＋  アモルファスシリコン領域１９２をイオン注入により、同じに形成することができる。本実施例では、走査電極１０２形成前のゲート絶縁膜形成後に、Ｐを絶縁基板１１４にイオン注入した。このとき、信号電極１０３および画素電極１０４には、金属を用いているので、その部分は、Ｐがブロックされて、信号電極１０３および画素電極１０４と半導体層１０６の界面部分にＰが注入された領域が形成される。これにより、その部分のアモルファスシリコンがｎ＋  化し、オーミック接触を得ることができる。したがって、  ｎ＋  アモルファスシリコンを形成する工程を別に設けなくとも良く、生産性が向上する。また、ｎ＋  アモルファスシリコンを信号電極１０３と画素電極１０４に分離するためのエッチングを行う必要がなく、それに伴うオン特性の劣化がなくなった。
【０１０２】
以上、実施例３と同等の効果を得ることができ、かつ、生産性が向上し、良好なトランジスタ特性を得ることができる。
【０１０３】
〔実施例１８〕
本実施例では、薄膜トランジスタのゲート電極（走査電極１０２）が、ソース電極（信号電極１０３）側もしくはドレイン電極（画素電極１０４）側に片寄った構造とすることにより、しきい値電圧の制御を実現した。
【０１０４】
薄膜トランジスタにおいて、ゲート（走査電極１０２）とソース（信号電極  １０３）もしくはドレイン（画素電極１０４）間の電位差がしきい値を越え、チャネル領域が導通状態になることは、ゲート絶縁膜と接触した側の半導体層１０６の界面に、チャネル領域を形成するのに十分な電荷が誘起されたことを意味する。この電荷は、ゲート絶縁膜１０８に加わった電界により、ゲート絶縁膜１０８の界面に誘起された空間電荷を打ち消し合うように、ゲート絶縁膜１０８との界面の半導体層１０６に誘起されたものである。したがって、薄膜トランジスタのゲートしきい値電圧を正方向に変化させるためには、ゲート絶縁膜１０８に加わる電界の値を小さくすることにより、ゲート絶縁膜界面に誘起される空間電荷の量を減少させることが有効であると考えられる。
【０１０５】
このように、チャネル領域の一部にゲート電極が欠落した構造を有する薄膜トランジスタでは、ゲート電極の存在しない領域上にある絶縁膜に加わる電界の強度は、ゲート電極の存在する領域上にある絶縁膜に加わる電界強度に比べて、小さくなると考えられる。これは、ゲート電極がソース電極側もしくはドレイン電極側のいずれか一方に完全に片寄り、チャネル領域にはゲート電極が全く存在しない構造の薄膜トランジスタでは、ゲート絶縁膜の、ゲート電極に接していない領域の少なくとも一部には十分な電界が加わらなくなるため、スイッチング特性を示さなくなるという事からも明らかである。したがって、ゲート電極の無い領域の半導体層に、チャネル層を形成するのに十分な電荷を誘起するために必要なゲート電極と信号電極もしくは画素電極間の電位差は、ゲート電極のある領域の半導体層に、チャネル層を形成するのに十分な電荷を誘起するために必要なゲート電極と信号電極もしくは画素電極間の電位差よりも、大きくなると考えられる。
【０１０６】
以上を踏まえ、本実施例の薄膜トランジスタの模式断面構造図と模式平面構造図を、それぞれ図２８（ａ），（ｂ）として示す。本実施例の薄膜トランジスタの特徴は、薄膜トランジスタのゲート電極がソース電極側もしくはドレイン電極側のいずれか一方に片寄った構造を有することである。
【０１０７】
本実施例では、ゲート電極の片寄りを適切に設定することで、スイッチング特性を消失することなしに、ゲートしきい値電圧を正の方向に上昇させることができた。また本実施例では、ゲートしきい値電圧はゲート電極の形状により制御される。これは、ホトマスクを一度作成すれば、以後はしきい値の制御を目的とした工程追加や新たなガスの利用が不要であることを意味する。このため、本実施例ではゲートしきい値電圧を制御することによる製造コストの増大を抑制できた。
【０１０８】
以上、本実施例では、実施例３の効果に加え、量産性を向上する。
【０１０９】
〔実施例１９〕
本実施例では、以下の要件を除き、実施例１８と同等である。
【０１１０】
図２９に本実施例の薄膜トランジスタの模式断面構造図と模式平面構造図を、それぞれ（ａ），（ｂ）として示す。図２９に示すように、チャネル領域内にゲート電極が２本以上あり、それによりチャネル領域内に１か所以上のゲート電極の欠落した領域を有する点が、本実施例の薄膜トランジスタの特徴である。
【０１１１】
実施例１８に示したように、ゲート電極がソース電極もしくはドレイン電極のいずれか一方に片寄った構造を持つ薄膜トランジスタでは、しきい値の値は、ゲート電極とソース電極およびドレイン電極との相対的位置関係に大きく依存する。これは、薄膜トランジスタの各電極作製の位置合わせ精度を高くする必要があることを意味し、ホトマスクの位置合わせに要する時間が増大するため、生産性の低下をもたらす。これを避けるためには、しきい値の値が各電極の相対的位置関係に依存しない構造とすればよい。図２９に示すようにチャネル領域内にゲート電極が２本以上存在する構造とした場合、しきい値の値はゲート電極間の間隔により決まり、またその精度はゲート電極のエッチング精度で決まる。したがって、各電極の位置合わせ精度に関しては、ゲート電極間の間隙がチャネル領域の中にありさえすればよく、実施例１８ほどの精度は要求されない。このため、実施例１８ほどの厳密な位置合わせは不要となり、生産性が向上した。
【０１１２】
以上本実施例では、実施例１８の効果に加え、更に生産性を向上する。
【０１１３】
また、チャネル領域内のゲート電極の本数は、２本以上であれば、その形状にかかわらず、本実施例の範疇に含まれる。
【０１１４】
また、以上の実施例３から１４までの内の、少なくとも２つもしくは複数の実施例を組み合わせることにより、それぞれの実施例を単独で用いた場合より広範囲のしきい値電圧の制御を実現することは、すべて本発明の範疇に含まれる。
【０１１５】
〔実施例２０〕
本実施例の構成は下記の要件を除けば、実施例１と同様である。本実施例ではｎ型の特性を有する薄膜トランジスタとｐ型の特性を有する薄膜トランジスタ素子の両方を用いる。図３０に本実施例の４×４画素の等価回路、図３１に本実施例で用いるトランジスタ素子のそれぞれの特性を示す。本実施例では、１行毎にｎ型の特性を有する薄膜トランジスタ素子６０１とｐ型の特性を有する薄膜トランジスタ素子６０２を交互に構成した。
【０１１６】
図３２に本実施例の駆動波形を示す。本実施例では、１行毎にｎ型薄膜トランジスタ素子６０１を制御する走査電圧波形とｐ型薄膜トランジスタ素子６０２を制御する走査電圧波形を印加し、さらに、それぞれの走査電圧の非選択電圧    ＶＧＬＰ  とＶＧＬＮ  を異なる電圧値に設定した。さらに、ｐ型薄膜トランジスタ素子６０２の走査電圧の非選択電圧ＶＧＬＰ  を、ｎ型薄膜トランジスタ素子６０１の走査電圧の非選択電圧ＶＧＬＮ  をより高い電圧値に設定し、｜ＶＧＬＰ−ＶＧＬＮ｜≧    ｜ＶＯＮ｜となるように設定した。これにより、ｎ型薄膜トランジスタ素子６０１を有する画素の対向電圧は、走査電圧の非選択電圧よりも高くなり、薄膜トランジスタ素子６０１のゲートしきい値電圧ＶＴＨが、実施例１の条件を満たさなくとも（｜ＶＴＨ｜＜｜ＶＯＮ｜の時）、負極の電圧を液晶に印加，保持できる。逆に、ｐ型薄膜トランジスタ素子６０２を有する画素の対向電圧は、走査電圧の非選択電圧よりも低くなる。
【０１１７】
しかし、ｐ型薄膜トランジスタ素子とｎ型薄膜トランジスタ素子では、動作電圧の相対的な極性が逆転し、対向電圧が走査電圧のオフ電圧よりも低くなったことが、ｎ型薄膜トランジスタ素子６０１を有する画素で、対向電圧が走査電圧の非選択電圧よりも高くなったことと同等になる。（すなわち、正極の電圧を液晶に印加保持する条件が、ｎ型薄膜トランジスタ素子６０１を有する画素の負極の電圧を液晶に印加保持する条件と同等である。）全ての薄膜トランジスタ素子がｎ型，ｐ型のどちらか一方の特性のみを有する場合、走査電圧のオフ電圧を１行毎に異ならせることにより、ゲートしきい値電圧ＶＴＨの条件を緩和することは可能であるが、行数が増加すると、走査電圧の電源電圧，走査電圧の電圧レベル数，垂直走査回路の必要な耐圧レベルが著しく増大し、実用的ではない。しかし、本実施例では、ｐ型とｎ型が交互に繰り返されることにより、オフ電圧のずれを１行毎に相殺することができ、ｐ型の薄膜トランジスタ素子を有する画素群とｎ型の薄膜トランジスタ素子を有する画素群のそれぞれの走査電圧を全ての行で同じく設定することができる。そのため、行数が増加しても走査電圧の電源電圧及び垂直走査回路の必要な耐圧レベルを増加させることがなく、また、走査電圧の電圧レベル数も４レベルで良い。
【０１１８】
以上、本実施例では、液晶を交流駆動することができる薄膜トランジスタ素子のゲートしきい値電圧ＶＴＨは、｜ＶＴＨ｜＜｜ＶＯＮ｜、すなわちデプリーション型の特性を有するトランジスタを用いても、負極の電圧を液晶に印加，保持でき、ゲートしきい値電圧ＶＴＨが任意の薄膜トランジスタ素子を用いることができる。
〔実施例２１〕
本実施例の構成は下記の要件を除けば、実施例２０と同等である。
【０１１９】
本実施例では、映像信号回路，垂直走査回路を液晶パネル内に内蔵させた。図３３にその構成を示す。液晶パネル内にｐ型とｎ型の薄膜トランジスタを構成するため、Ｃ−ＭＯＳを容易に構成することができ、低消費電力の回路を内蔵することができる。これにより、周辺回路との接続が容易になり、接続不良による歩留まり低下を大幅に改善することができた。また、周辺の回路を内蔵したため、額縁が無くなり、よりコンパクトな構成にすることができた。
【０１２０】
以上、本実施例では、実施例２０の効果に加え、更に量産性が向上する。
【０１２１】
〔実施例２２〕
本実施例の構成は下記の要件を除けば、実施例２と同等である。
【０１２２】
本実施例は、実施例２の駆動方法を更に発展させて、信号電極を駆動するＬＳＩ（信号ドライバ）の最大動作電圧を低減し、回路規模の縮小及び低電圧化を実現した。
【０１２３】
図に本実施例の駆動波形を示す。前行の走査電極の走査電圧ＶＧ′を図３４    （ａ）に、自行の走査電極の走査電圧ＶＧ  を図３４（ｂ）に、信号電圧ＶＤ  を図３４（ｃ）に、画素電圧ＶＳ  を図３４（ｄ）に、液晶層に印加される電圧を図  ３４（ｅ）に示す。本実施例では、実施例２と同様に、走査電圧の非選択電圧として２種類の電圧ＶＧＬ１，ＶＧＬ２を用い、フレーム毎に交互に変化し、さらに１行毎に異なる電圧波形を用い、２種類の非選択電圧値の差（ＶＧＬ１−ＶＧＬ２）が    （ＶＯＮ＋ＶＯＦＦ）／２と等しくなるように設定した。更に、２種類の非選択電圧  ＶＧＬＨ，ＶＧＬＬに１走査期間毎に交流化する矩形波（周期が２走査期間，デューティ５０％）を重畳し、重畳した矩形波の振幅が（ＶＯＮ＋ＶＯＦＦ）／２に設定した。この重畳した矩形波を用い、対向電圧を変化させることにより、画素電圧と対向電圧の差、すなわち液晶に印加する電圧を引上げ、かつ、信号電圧の正極性と負極性における動作範囲を一致させることができる。これにより、信号電極に印加する信号電圧の最大振幅はＶＯＮ−ＶＯＦＦ＝２．９Ｖとなり、実施例２の（３ＶＯＮ−ＶＯＦＦ）／２＝７．０Ｖと比較して、４．１Ｖ低減することができた。これにより、信号ドライバに耐圧が５．０Ｖ、または３．３Ｖの汎用のプロセスで製造された  ＬＳＩを用いることができ、大幅にコストを削減することができ、かつ、消費電力も実施例１の約１割程度に低減することができた。
【０１２４】
〔実施例２３〕
本実施例の構成は下記の要件を除けば、実施例１と同等である。
【０１２５】
本実施例の薄膜トランジスタ及び各種電極の平面構成を図３５に示す。本実施例では、対向電極１０５を信号電極に隣接するように構成し、信号電極１０３と画素電極１０４の間に対向電極１０５を配置した。
【０１２６】
本実施例では、信号電極１０３と画素電極１０４の間に対向電極１０５を配置したため、信号電極１０３からの電気力線のほとんどが対向電極１０５に終端する。走査電極１０２は自行を充電するための期間を除くほとんどの期間で非選択電圧で一定になるように垂直走査回路４０３から電位を付与されているので、信号電極１０３の電圧変動を吸収し、信号電極の電圧変動が画素電極の電圧におよぼす影響は激減する。したがって、信号電極の電圧が映像信号によって変動しても、画素電極の電圧は変化しないので、信号電極と画素電極のクロストーク、特に信号電極の長手方向に発生するすじ状の画質不良（縦スミア）がなくなる。
【０１２７】
以上、本実施例では実施例１と同等の効果が得られ、さらにクロストークのない高画質のアクティブマトリクス型液晶表示装置を得ることができた。
【０１２８】
さらに、本実施例では、実施例１と電極の配置が異なるため、配向不良に関する効果が異なる。本実施例では、対向電極１０５と、対向電極１０５と接続していない走査電極１０２が近接するが、対向電圧と走査電圧はほとんどの期間で一致しているため、その間の領域には、電界がほとんど印加されない。したがって、実施例１のようにノーマリクローズの特性にすれば、その領域は光を透過しないので、その部分の遮光は不要である。また、画素電極１０４と走査電極１０２の間の領域は、画素電極１０４と対向電極１０５の間の領域と同様には、画素電圧に応じて電圧が印加され、さらに画素電極に黒の映像信号電圧が充電されたときには、黒、つまり、光を透過しないので、その領域を遮光しなくとも、黒が良く沈み、コントラストは低下しない。したがって、その領域に遮光膜がなくてもよく、遮光膜の境界を広げることができ、開口領域を拡大することができる。
【０１２９】
【発明の効果】
以上詳述したように、本発明によれば、基板面に平行な電界を液晶に印加し光を変調する表示方式において、配線数の減少および配向不良領域の減少により高開口率のアクティブマトリクス型液晶表示装置が得られる。また同時に、配線数の減少により高い歩留まりで量産可能なアクティブマトリクス型液晶表示装置が得られる。更に、交流駆動することにより耐用時間が長く、残像減少が発生しない高画質のアクティブマトリクス型液晶表示装置が得られる。
【図面の簡単な説明】
【図１】本発明の実施例１の画素部の断面構造を示す図（図２Ａ−Ａ′線）。
【図２】実施例１の画素部の平面構成を示す図。
【図３】図２Ｂ−Ｂ′線における画素部の断面構造を示す図。
【図４】図２Ｃ−Ｃ′線における画素部の断面構造を示す図。
【図５】実施例１の電気光学特性を示す図。
【図６】実施例１のトランジスタ素子の電気特性を示す図（（ａ）：ＩＤ−ＶＧ特性、  （ｂ）：ゲートしきい値電圧ＶＴＨ）。
【図７】実施例１の液晶パネルの等価回路を示す図。
【図８】実施例１の液晶表示装置のシステム構成を示す図。
【図９】実施例１の駆動電圧波形を示す図。
【図１０】比較例の駆動電圧波形を示す図。
【図１１】実施例２の駆動電圧波形を示す図。
【図１２】実施例３の薄膜トランジスタ素子の模式断面構造を示す図。
【図１３】実施例３の背面電極の平面構成を示す図。
【図１４】実施例３の液晶表示装置のシステム構成を示す図。
【図１５】実施例３の薄膜トランジスタ素子の背面電位としきい値の関係を示す図。
【図１６】実施例４の薄膜トランジスタ素子の模式断面構造を示す図。
【図１７】実施例５の薄膜トランジスタ素子の模式断面構造を示す図。
【図１８】実施例６の薄膜トランジスタ素子の模式断面構造を示す図。
【図１９】実施例７の薄膜トランジスタ素子の模式断面構造を示す図。
【図２０】実施例７の背面電極の平面構成を示す図。
【図２１】実施例８の背面電極の平面構成を示す図。
【図２２】実施例９の薄膜トランジスタ素子のＢドープ量としきい値の関係を示す図。
【図２３】実施例１０の薄膜トランジスタ素子の模式断面構造を示す図。
【図２４】実施例１４の薄膜トランジスタ素子の模式断面構造を示す図。
【図２５】実施例１５の薄膜トランジスタ素子の模式断面構造を示す図。
【図２６】実施例１６の薄膜トランジスタ素子の模式断面構造を示す図。
【図２７】実施例１７の薄膜トランジスタ素子の模式断面構造を示す図。
【図２８】実施例１８の薄膜トランジスタ素子の構造を示す図（（ａ）：模式断面構造，（ｂ）：模式平面構造）。
【図２９】実施例１９の薄膜トランジスタ素子の構造を示す図（（ａ）：模式断面構造，（ｂ）：模式平面構造）。
【図３０】実施例２０の４×４画素の等価回路を示す図。
【図３１】実施例２０のトランジスタ素子の電気特性を示す図。
【図３２】実施例２０の駆動電圧波形を示す図。
【図３３】実施例２１のシステム構成を示す図。
【図３４】実施例２２の駆動電圧波形を示す図。
【図３５】実施例２３の画素部の平面構成を示す図。
【図３６】電界方向に対する界面上の分子長軸配向方向（ラビング方向）φＬＣ，偏光板偏光軸方向φＰ  のなす角を示す図。
【符号の説明】
１００…下側基板、１０１，２０１…ガラス基板、１０２…走査電極、１０３…信号電極、１０４…画素電極（薄膜トランジスタのソース電極）、１０５…対向電極、１０６…半導体層、１０７…オーミック接触層、１０８…ゲート絶縁膜、１０９…エッチングストッパ、１１０…保護膜、１２０，２２０…配向膜、  １３０，２３０…偏光板、１４０…背面電極、１５０…半導体層、１６０…補助容量、２００…上側基板、２０２…遮光膜、２０３…カラーフィルタ、２０４…平坦化膜、３００…液晶組成物層、３０１…液晶分子、４００…液晶表示パネル、４０１…コントローラ、４０２…液晶駆動電源回路、４０３…垂直走査回路、４０４…映像信号駆動回路、４０５…背面電圧制御回路。
【図１】
0003598583.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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