(57)【特許請求の範囲】
【請求項１】
メモリセル部と周辺回路部を有する半導体装置の配線形成方法において、
（ａ）シリコン基板上にメモリセル部の活性領域、周辺回路部の活性領域及びゲート電極を形成した後、この結果物の全面に第１絶縁膜を積層する工程と、
（ｂ）前記第１絶縁膜を蝕刻し、前記メモリセル部の活性領域に接続されるリセス構造と前記周辺回路部の活性領域に接続されるランディングパッド形成用のコンタクトホールを同時に形成する工程と、
（ｃ）前記結果物の全面にオーム接触用の金属膜を積層する工程と、
（ｄ）前記結果物の全面に拡散障壁用の金属化合物膜を積層する工程と、
（ｅ）前記結果物の全面に金属物質膜を積層して前記リセス構造及び前記ランディングパッド形成用のコンタクトホールを充填させる工程と、
（ｆ）前記金属物質膜で充填された前記リセス構造及び前記ランディングパッド形成用のコンタクトホール部分以外の前記拡散障壁用の金属化合物膜及び前記金属物質膜を除去してビットライン及びランディングパッドを形成する工程と、
（ｇ）前記結果物の全面に第２絶縁膜を積層する工程と、
（ｈ）前記ランディングパッド上の前記第２絶縁膜を蝕刻して配線用のコンタクトホールを形成する工程と、
（ｉ）前記結果物の全面に配線用の金属を積層して前記配線用のコンタクトホールを充填させる工程と、
（ｊ）前記配線用の金属をパターニングして配線を形成する工程を順次的に行うことを特徴とする半導体装置の配線形成方法。
【請求項２】
前記ａ工程後、前記第１絶縁膜の全面にSOGを積層し、全面蝕刻方法として前記SOGと前記第１絶縁膜の一部を除去して平坦化する工程をさらに含むことを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項３】
ａ工程の前記第１絶縁膜はBPSG及びUSGの内選択された何れか１つで形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項４】
ａ工程の前記第１絶縁膜は化学気相蒸着法で形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項５】
前記ｃ工程とｄ工程の間に、前記リセス構造及び前記ランディングパッド形成用のコンタクトホールの下の前記シリコン基板の表面で前記オーム接触用の金属膜をシリコンと反応させオーム接触層を選択的に形成し、前記オーム接触用の金属膜の未反応部をストリップする工程をさらに含むことを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項６】
ｂ工程の前記リセス構造は前記第１絶縁膜を多工程で蝕刻して形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項７】
ｂ工程の前記リセス構造と前記ランディングパッド形成用のコンタクトホールは、前記メモリセル部の活性領域のＮ型領域及び前記周辺回路部の活性領域のＰ形及びＮ形領域に接続されるように同時に形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項８】
ｃ工程の前記オーム接触用の金属膜はTi、W、Mo、Ta、Zrの内選択された何れか１つで形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項９】
ｃ工程の前記オーム接触用の金属膜はスパッタリング方法を用いて形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項１０】
ｄ工程の前記拡散障壁用の金属化合物膜はTiN、WN、TaN、ZrN、TiC、WC、TaC、ZrCの中選択された何れか１つで形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項１１】
ｅ工程の前記金属物質膜はW、Mo、Ta、Ti、Zr等の窒化物及び炭化物の中選択された何れか１つで形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項１２】
ｅ工程の前記金属物質膜は化学気相蒸着法で形成されることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項１３】
ｆ工程の前記拡散障壁用の金属化合物膜及び前記金属物質膜の除去は化学機械研磨法及びプラズマ全面蝕刻法のうち選択された何れか１つで行われることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項１４】
ｉ工程の前記配線用の金属はAl、Au、Cu、Ag、Al-Cu合金、Al-Si-Cu合金及びAg-Cu合金の中選択された何れか１つであることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項１５】
ｉ工程の前記配線用のコンタクトホールを充填させる方法は、アルミニウムリフロー方法、高温スパッタリング方法及び化学気相蒸着法の中選択された何れか１つの方法であることを特徴とする請求項１に記載の半導体装置の配線形成方法。
【請求項１６】
メモリセル部と周辺回路部を有する半導体装置の配線形成方法において、
前記メモリセル部の活性領域に接続されるリセス構造と前記周辺回路部の活性領域に接続されるランディングパッド形成用のコンタクトホールを同時に形成する工程と、
前記リセス構造及び前記ランディングパッド形成用のコンタクトホールを高融点金属で充填し、ビットライン及びランディングパッドを形成する工程と、
絶縁膜を積層する工程と、
前記ランディングパッド上の前記絶縁膜を蝕刻して配線用のコンタクトホールを形成する工程とを行うことを特徴とする半導体装置の配線形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の配線形成方法に関し、特にランディングパッドを利用した配線形成方法に関する。
【０００２】
【従来の技術】
半導体での配線技術はコンタクトホールの形成と配線の２つに分けられる。最近、半導体の高集積化により配線の幅は減少し、特にコンタクトについては水平方向の大きさが小さくなる反面、垂直方向への大きさが増加してコンタクトの横縦比が増加する問題点がある。
【０００３】
また、素子の動作速度の向上と配線の信頼度の向上を図るためには配線の多層化が必要であり、特に層間絶縁膜の平坦化のためにコンタクトホールのフィリングは必須である。現在の多層配線形成技術の充填技術としては物理気相蒸着法と化学気相蒸着法が主に使用されている。
物理気相蒸着法は一般的にスパッタリング方式によりアルミニウム金属等を蒸着する方法である。前記物理気相蒸着法では、コンタクトホールの大きさが１μm以下に小さくなり横縦比が大きくなる場合、コンタクトホールに積層された金属の段差が不良になる。
【０００４】
また、段差の特性の優秀な化学気相蒸着法（Chemical Vapor Deposition：CVD）は今までアルミニウムを蒸着するのに多くの問題点を有している。
最近、前記のような問題点を解決するために、常温でアルミニウムをスパッタリング方式で蒸着した後、５００℃乃至５５０℃の高温でアルミニウムをリフローさせコンタクトホールを充填する新しい概念の方法が採択されている。
【０００５】
しかし、２５６M DRAM及び１G DRAMに高集積化されながらコンタクトホールの横縦比がさらに大きくなることにより、金属配線層の形成時前記アルミニウムリフロー方法を使用してもコンタクトホールを充填しにくい。これに因して蒸着される金属配線の段差が悪化し、また接触抵抗が大きくなる問題点がある。
【０００６】
【発明が解決しょうとする課題】
従って、本発明の目的は金属配線形成時発生される前記従来の問題点を解決し、水平方向の大きさが小さく垂直方向に深さが深いコンタクトに効果的にアルミニウムリフロー工程を適用できるようにコンタクトの横縦比を低くすることのできるランディングパッドを利用した配線形成方法を提供することにある。
【０００７】
【課題を解決するための手段】
前記目的を達成するための本発明による半導体装置の配線形成方法は、メモリセル部と周辺回路部を有する半導体装置の配線形成方法において、シリコン基板上にメモリセル部の活性領域、周辺回路部の活性領域及びゲート電極を形成した後、この結果物の全面に第１絶縁膜を積層する工程と、前記第１絶縁膜を蝕刻し、前記メモリセル部の活性領域に接続されるリセス構造と前記周辺回路部の活性領域に接続されるランディングパッド形成用のコンタクトホールを同時に形成する工程と、前記結果物の全面にオーム接触用の金属膜を積層する工程と、前記結果物の全面に拡散障壁用の金属化合物膜を積層する工程と、前記結果物の全面に金属物質膜を積層して前記リセス構造及び前記ランディングパッド形成用のコンタクトホールを充填させる工程と、前記金属物質膜で充填された前記リセス構造及び前記ランディングパッド形成用のコンタクトホール部分以外の前記拡散障壁用の金属化合物膜及び前記金属物質膜を除去してビットライン及びランディングパッドを形成する工程と、前記結果物の全面に第２絶縁膜を積層する工程と、前記ランディングパッド上の前記第２絶縁膜を蝕刻して配線用のコンタクトホールを形成する工程と、前記結果物の全面に配線用の金属を積層して前記配線用のコンタクトホールを充填させる工程と、前記配線用の金属をパターニングして配線を形成する工程を順次的に行うことを特徴とする。
【０００８】
望ましい実施例によれば、前記第１絶縁膜を積層した後、前記第１絶縁膜の全面にSOG（Spin On Glass）を積層し、全面蝕刻方法として前記SOGと前記第１絶縁膜の一部を除去することにより平坦化することを特徴とする。
また、前記オーム接触用の金属膜を積層した後、前記リセス構造及び前記ランディングパッド形成用のコンタクトホールの下の前記シリコン基板の表面で前記オーム接触用の金属膜をシリコンと反応させオーム接触層を選択的に形成し、前記オーム接触用の金属膜の未反応部をストリップすることを特徴とする。
【０００９】
【発明の実施の形態】
以下、添付の図面に基づき本発明の実施例をさらに詳しく説明する。
まず、図１及び図１２を参照して説明する。シリコン基板１０上に通常の方法としてゲート電極１４を形成し、またメモリセル部の活性領域１２ａと周辺回路部の活性領域１２ｂ、即ちソース領域またはドレイン領域を形成する。
【００１０】
次いで、第１絶縁膜１６、例えばBPSG（Borophosphosilicate Glass）またはUSG（Undoped SiO2 Glass）を化学気相蒸着法で積層する。
以降、上記の結果物の全面にSOGを塗布して平坦にした後、プラズマ全面蝕刻方法として前記SOGと前記第１絶縁膜１６の一部を除去して平坦化させる。
この際、化学機械研磨法（Chemical Mechenical Polishing：CMP）を用いて前記第１絶縁膜を平坦化させることができる。
【００１１】
次いで、メモリセル部のビットラインは二重象眼法（Dual-damascene）で形成される。
上記の動作を以下に更に詳しく説明する。
まず前記結果物の全面にビットラインパターンと反対にパターニングする逆パターニングをし、通常の蝕刻工程により前記第１絶縁膜１６を約０．４μmの深さに蝕刻して溝１８を形成する。
【００１２】
以降、写真工程及び蝕刻工程により前記第１絶縁膜１６を再び蝕刻し、前記メモリセル部のN形活性領域１２ａに接続するように前記溝１８の下にダイレクトコンタクトホール２０ａを形成し、同時に前記周辺回路部のN形またはP形活性領域１２ｂに接続されるようにランディングパッド形成用のコンタクトホール２０ｂを形成する。従ってメモリセル部のビットラインのためのリセス構造は前記ダイレクトコンタクトホール２０ａと溝１８よりなる。
【００１３】
引続き、上記処理の結果物の全面にスパッタリング方法を利用してチタンでオーム接触用の金属膜２２を積層する。この際、前記オーム接触用の金属膜２２をW、Mo、Ta、Ti、Zr等で形成することができる。
次に、図２及び図１３を参照にして説明する。前記ダイレクトコンタクトホール２０ａと前記ランディングパッド形成用のコンタクトホール２０ｂの下の前記半導体基板１０の表面で、前記オーム接触用の金属膜２２、即ちチタン膜をシリコンと反応させTiSiオーム接触層２４を選択的に形成する。
【００１４】
次いで、前記結果物をN2またはAr雰囲気のRTA（Rapid Thermal Annealing）装置を利用して５００℃乃至７００℃で１０秒乃至３０秒間熱処理した後、硫酸または他の化学溶液を使用して前記チタン膜２２の内、未反応部をストリップする。
また、N2やAr雰囲気のRTA装置を利用して７００℃乃至９５０℃で１０秒乃至３０秒間熱処理し、前記TiSiオーム接触層２４を高い電気伝導度を有する安定したC５４-TiSi2に変換させる。
【００１５】
次に、図３及び図１４に示すように、上記処理の結果物の全面にチタンナイトライド（TiN）を反応性スパッタリング方法により２００Å乃至１０００Åの厚さで蒸着して拡散障壁用の金属化合物膜２６を形成する。この際、前記拡散障壁用の金属化合物膜２６をTiN、WN、TaN、ZrN等の高融点金属窒化物及びTiC、WC、TaC、ZrC等の高融点金属炭化物の中の１つで形成することができる。
【００１６】
更に、図４及び図１５に示すように、上記処理の結果物の全面に高温で易く酸化されない高融点金属、例えばW、Mo、Ta、Ti、Zrの中の１つを化学気相蒸着法により１０００Å乃至５０００Åの厚さで蒸着することにより金属物質膜２８を形成する。
また、前記溝１８と前記ダイレクトコンタクトホール２０ａよりなるリセス構造とランディングパッド形成用のコンタクトホール２０ｂを充填する。
【００１７】
この際、前記高融点金属として高融点金属化合物、即ち前記高融点金属の窒化物及び前記高融点金属の炭化物のうち１つを使用することもできる。
N形活性領域とP形活性領域に同時にコンタクトを形成するようにビットラインには通常使用するポリサイドでない高融点金属や高融点金属化合物を使用する。次に、図５及び図１６に示すように、化学機械研磨法やプラズマ全面蝕刻法を利用し、前記高融点金属（または高融点金属化合物）で充填された前記リセス構造及びランディングパッド形成用のコンタクトホール２０ｂの部分以外の前記拡散障壁用の金属化合物膜２６と前記金属物質膜２８を除去することにより、ビットライン３０ａとランディングパッド３０ｂを形成する。
【００１８】
図６及び図１７、図７及び図１８に示すように、上記処理の結果物の全面にシリコン窒化膜３２を形成した後、前記メモリセル部に通常のキャパシタ形成方法と同一の方法としてキャパシタの下部電極３４、Ta2O5誘電膜及び上部電極３６を形成し、次いで周辺回路部の前記シリコン窒化膜３２を除去する。
次に、図８及び図１９に示すように、前記結果物の全面に第２絶縁膜３８を積層する。
【００１９】
更に、図９及び図２０に示すように、前記周辺回路部に形成された前記ランディングパッド３０ｂ上の前記第２絶縁膜３８を蝕刻して配線用のコンタクトホール４０を形成する。
図１０及び図２１に示すように、配線用のコンタクトホール４０の下に露出した前記ランディングパッド３０ｂの表面の酸化された前記高融点金属膜をスパッタリングエッチング方法を用いて除去した後（または酸化された高融点金属膜を除去した後、障壁金属を蒸着する）、前記結果物の全面に高い電気伝導度を有するアルミニウムを蒸着し配線用の金属層４２を形成して前記配線用のコンタクトホール４０を充填させる。
【００２０】
この際前記配線用の金属層４２をアルミニウム以外にCu、Ag、Au等の金属及びAl-Cu、Al-Si-Cu、Ag-Cu等の金属合金で形成することができる。
前記配線用のコンタクトホール４０を充填させる方法としてはアルミニウムリフロー方法、高温スパッタリング方法及び化学気相蒸着法等があり、本発明ではAlリフロー方法を使用したがこれに限定されない。
【００２１】
アルミニウムリフロー方法は、まず１００℃以下の温度でAl-Si-Cu合金を２０００Å乃至６０００Åの厚さで蒸着し、真空状態を保ちながらアルミニウム溶融点の０．６倍以上の温度で、望ましくは４５０℃以上の温度を３０秒乃至１８０秒間維持して金属原子の移動を誘発させることにより、前記配線用のコンタクトホール４０を充填させることである。
【００２２】
従って、周辺回路部には高融点金属（または高融点金属化合物）で充填されたランディングパッド３０ｂとアルミニウムが充填された配線用のコンタクトホール４０を合わせてコンタクトを形成する。
次に、図１１及び図２２に示すように、最後に写真及び蝕刻工程により前記配線用の金属層４２をパターニングして配線ライン４２ａを形成する。
【００２３】
【発明の効果】
従って、前述した本発明の配線形成方法によれば、メモリ素子、特にDRAMの製造工程中メモリセル部のビットラインを形成させる時、同時に周辺回路部に高融点金属で充填されたランディングパッドを形成することにより、後続の配線用のコンタクトホールを形成する工程で実効絶縁膜の厚さを減少させる効果があるので、配線用のコンタクトホールを形成するために前記絶縁膜をエッチングしやすくまた前記ランディングパッド上に横縦比の小さい配線用のコンタクトホールが形成される。
【００２４】
従って金属配線層の形成時、アルミニウムリフロー工程等により配線用のコンタクトホールを充填しやすく、これにより前記配線用のコンタクトホールに蒸着される金属の段差がよくなり、コンタクトの抵抗が小さくなり、これに因して信頼度が増加される。
本発明は前記実施例に限定されなく、本発明の技術的思想内で当業者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図２】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図３】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図４】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図５】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図６】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図７】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図８】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図９】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図１０】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図１１】本発明の実施例による半導体装置の配線形成方法におけるメモリセル部の工程断面図である。
【図１２】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図１３】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図１４】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図１５】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図１６】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図１７】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図１８】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図１９】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図２０】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図２１】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図２２】本発明の実施例による半導体装置の配線形成方法における周辺回路部の工程断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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