(57)【特許請求の範囲】
【請求項１】
差動信号を差動入力とし、この差動入力の電位差に応じた検知電流を供給する主コンパレータ回路と、
前記主コンパレータ回路と出力線同士が接続されており、オフセット電圧を設定するためのオフセット電流を供給するオフセット電流供給回路とを備え、
前記検知電流と前記オフセット電流との差電流を出力するように構成されており、
前記主コンパレータ回路が前記オフセット電流に相当する前記検知電流を出力するときの前記差動入力の電位差が、前記オフセット電圧となり、かつ、
前記差電流の向きによって、前記差動信号の電位差が前記オフセット電圧を越えたか否かが検知され、かつ、
前記オフセット電流供給回路は、
オフセット電流の大きさを、前記オフセット電圧が安定するよう、前記差動信号の電位レベルに応じて制御するものである
ことを特徴とするオフセット付きコンパレータ装置。
【請求項２】
請求項１記載のオフセット付きコンパレータ装置において、
前記オフセット電流供給回路は、
前記差動信号の中間電位を入力とし、この中間電位に応じた参照差動電圧を出力する参照差動電圧生成回路と、
前記主コンパレータ回路と同一構成であり、かつ、前記参照差動電圧を差動入力とし、この電位差に応じた電流を前記オフセット電流として供給する従コンパレータ回路とを備えている
ことを特徴とするオフセット付きコンパレータ装置。
【請求項３】
請求項２記載のオフセット付きコンパレータ装置において、
前記主および従コンパレータ回路は、それぞれ、
Ｐ型トランジスタおよびＮ型トランジスタからなる並列ゲートによって、差動入力を受けるものである
ことを特徴とするオフセット付きコンパレータ装置。
【請求項４】
請求項２記載のオフセット付きコンパレータ装置において、
前記主および従コンパレータ回路は、それぞれ、
差動入力を受ける一の導電型の第１のトランジスタ対と、
差動入力を受ける他の導電型の第２のトランジスタ対と、
カレントミラーによって、前記第２のトランジスタ対を流れる電流に相当する電流が流れる前記一の導電型の第３のトランジスタ対とを備え、
前記第１のトランジスタ対の差電流と、前記第３のトランジスタ対の差電流との和を出力するよう構成されており、かつ、
前記第１および第３のトランジスタ対は、共通の定電流源から電流が供給される
ことを特徴とするオフセット付きコンパレータ装置。
【請求項５】
請求項２記載のオフセット付きコンパレータ装置において、
前記参照差動電圧生成回路は、
抵抗を有しており、前記中間電位と、前記抵抗における電圧降下とによって、前記参照差動電圧の双方の電位を生成する電位生成部と、
前記電位生成部が有する抵抗の電圧降下値が一定になるように、前記抵抗に流れる電流を制御する電流制御部とを備えている
ことを特徴とするオフセット付きコンパレータ装置。
【請求項６】
請求項５記載のオフセット付きコンパレータ装置において、
前記電位生成部は、
前記中間電位を一方の入力とするオペアンプ回路を備え、かつ、
前記抵抗として、前記オペアンプ回路の他方の入力と出力とを接続するものを備え、
前記オペアンプ回路の出力を、前記参照差動電圧の一方の電位として出力するものである
ことを特徴とするオフセット付きコンパレータ装置。
【請求項７】
請求項５記載のオフセット付きコンパレータ装置において、
前記電位生成部は、
前記中間電位を一方の入力とするオペアンプ回路を備え、かつ、
前記抵抗として、前記オペアンプ回路の他方の入力と出力とを接続する第１の抵抗と、この第１の抵抗に直列に接続された第２の抵抗とを備え、
前記第１および第２の抵抗の両端の電位を、前記参照差動電圧の双方の電位として出力するものである
ことを特徴とするオフセット付きコンパレータ装置。
【請求項８】
請求項５記載のオフセット付きコンパレータ装置において、
前記電位生成部は、
前記抵抗として、互いに直列に接続され、その接続ノードに前記中間電位が与えられる第１および第２の抵抗を備え、
前記第１および第２の抵抗の両端の電位を、前記参照差動電圧の双方の電位として出力するものである
ことを特徴とするオフセット付きコンパレータ装置。
【請求項９】
請求項２記載のオフセット付きコンパレータ装置において、
前記主コンパレータ回路の入力側に設けられ、前記差動信号を所定時間遅延させる遅延調整手段を備えている
ことを特徴とするオフセット付きコンパレータ装置。
【請求項１０】
差動信号を差動入力とし、この差動入力の電位差に応じた検知電流を供給する主コンパレータ回路と、
前記主コンパレータ回路と出力線同士が接続されており、オフセット電圧を設定するためのオフセット電流を供給する従コンパレータ回路とを備え、
前記検知電流と前記オフセット電流との差電流を出力するように構成されており、
前記主コンパレータ回路が前記オフセット電流に相当する前記検知電流を出力するときの前記差動入力の電位差が、前記オフセット電圧となり、かつ、
前記差電流の向きによって、前記差動信号の電位差が前記オフセット電圧を越えたか否かが検知され、かつ、
前記主および従コンパレータ回路は、それぞれ、
差動入力を受ける一の導電型の第１のトランジスタ対と、
差動入力を受ける他の導電型の第２のトランジスタ対と、
カレントミラーによって、前記第２のトランジスタ対を流れる電流に相当する電流が流れる前記一の導電型の第３のトランジスタ対とを備え、
前記第１のトランジスタ対の差電流と、前記第３のトランジスタ対の差電流との和を出力するよう構成されており、かつ、
前記第１および第３のトランジスタ対は、共通の定電流源から電流が供給されるものである
ことを特徴とするオフセット付きコンパレータ装置。
【請求項１１】
差動入力の電位差に応じた電流を供給するコンパレータ回路であって、
前記差動入力を受ける一の導電型の第１のトランジスタ対と、
前記差動入力を受ける他の導電型の第２のトランジスタ対と、
カレントミラーによって、前記第２のトランジスタ対を流れる電流に相当する電流が流れる前記一の導電型の第３のトランジスタ対とを備え、
前記第１のトランジスタ対の差電流と、前記第３のトランジスタ対の差電流との和を出力するよう構成されており、かつ、
前記第１および第３のトランジスタ対は、共通の定電流源から電流が供給される
ことを特徴とするコンパレータ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信における差動信号の「０」「１」［Ｚ」の３値判定などに用いられるオフセット付きコンパレータ装置に関するものであり、特に、差動信号の電位変動に対してコンパレータ装置の動作を安定させる技術に属する。
【０００２】
【従来の技術】
通信における差動信号の「０」「１」「Ｚ」の３値判定に、差動信号の電位差がオフセット電圧を超えたか否かを検知するオフセット付きコンパレータ装置が用いられる。
【０００３】
図１９はＩＥＥＥ１３９４規格における差動信号の３値判定を示す図である。差動信号の電位差が１６５ｍＶを越えるときは「１」、−１６５ｍＶを下回るときは「０」、−１６５ｍＶ以上１６５ｍＶ以下のときは「Ｚ」と判定する。そしてこの３値判定は、オフセット電圧として１６５ｍＶを有するコンパレータ装置を２個用いて、差動信号の入力を互いに逆にすることによって、実行することができる。
【０００４】
図２０は従来のオフセット付きコンパレータ装置の構成例を示す回路図である。図２０では、差動入力Ａ，Ｂを受けて電流Ｉ１，Ｉ２を流すＰ型トランジスタ対と並列に、電位が固定された差動入力Ｃ，Ｄを受けて電流Ｉ３，Ｉ４を流すＰ型トランジスタ対が接続された構成になっている。各電流Ｉ１，Ｉ２，Ｉ３，Ｉ４は出力部で合流し、差動入力Ａ，Ｂの電位差に応じた検知電流（Ｉ２−Ｉ１）とオフセット電流（Ｉ４−Ｉ３）との差すなわち｛（Ｉ２−Ｉ１）−（Ｉ４−Ｉ３）｝が出力電流として外部に供給される。検知電流（Ｉ２−Ｉ１）がオフセット電流（Ｉ４−Ｉ３）によってキャンセルされて出力電流が０になるときの差動入力Ａ，Ｂの電位差が、オフセット電圧として定義される。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のオフセット付きコンパレータ装置では、次のような問題があった。
【０００６】
図２１は図２０の回路における差動入力Ａ，Ｂの電位（中間電位Ｖｍで示している）と電流との関係を示すグラフである。図２１のグラフでは、差動入力Ａ，Ｂの電位差は一定としている。図２１に示すように、差動入力Ｃ，Ｄの電位は固定されているので、電流Ｉ３，Ｉ４の大きさは差動入力Ａ，Ｂの電位に関係なくほぼ一定に保たれ、その差、すなわちオフセット電流（Ｉ４−Ｉ３）もほぼ一定である。
【０００７】
ところが、電流Ｉ１，Ｉ２の大きさは差動入力Ａ，Ｂの電位差が一定であっても、その電位の変動によって変化する。特に、電源電位からＰ型トランジスタの飽和ドレイン−ソース間電圧を引いた電位よりも高い範囲Ｚａでは、電流Ｉ１，Ｉ２の大きさは差動入力Ａ，Ｂの電位に応じて大きく変化する。また範囲Ｚｂでは、差動入力Ａ，Ｂを受けるトランジスタが飽和領域で動作できなくなり、線形領域で動作するので、感度の劣化すなわち検知電流（Ｉ２−Ｉ１）が小さくなるという現象が生じる。この結果、検知電流（Ｉ２−Ｉ１）がオフセット電流（Ｉ４−Ｉ３）によってキャンセルされるときの差動入力Ａ，Ｂの電位差、すなわちオフセット電圧は、差動入力Ａ，Ｂの電位に応じて大きく変化してしまう。
【０００８】
差動信号はその中心電位が接地電位から電源電位までの間で大きく変動するので、オフセット付きコンパレータ装置は、差動入力の中心電位が接地電位から電源電位までのいずれの電位であっても、そのオフセット電圧は常に安定している必要がある。したがって、図２１のグラフにおける範囲Ｚａ，Ｚｂにおいて、オフセット電圧が差動入力の電位に応じて大きく変化してしまうことは、由々しき問題となる。
【０００９】
また、図２１のグラフでは、回路におけるトランジスタ特性は一定であると仮定しているが、実際には、電源電圧や温度またはプロセスに応じてトランジスタ特性が変化するので、オフセット電流（Ｉ４−Ｉ３）と検知電流（Ｉ２−Ｉ１）との関係はさらに複雑になり、結果として、オフセット電圧の安定性が一層損なわれることになる。
【００１０】
また従来では、コンパレータの前にレベルシフト回路を設けて、コンパレータに入力する際の電位範囲を少なくとも電源電圧の半分近くまで抑制する構成が提案されている（ＵＳＰ５，４２４，６５７参照）。この構成では、差動入力の電位が電源電圧の中心電位よりも高いときは、レベルシフト回路によってその電位を下げてからコンパレータに入力させる一方、差動入力の電位が電源電圧の中心電位よりも低いときは、そのままコンパレータに入力させる。これにより、差動入力の電位の変動範囲は実効的に電源電圧の１／２になる。
【００１１】
ところがこの構成では、図２１のグラフにおける範囲Ｚａ，Ｚｂのいずれか一方が回避できるのみであって、基本的な問題解決とはならない。また、レベルシフト回路によって差動入力の電位を変える際には、その電位差もわずかながら増幅してしまう。このことは、オフセット電圧の安定性を損なう原因になる。
【００１２】
前記の問題に鑑み、本発明は、オフセット付きコンパレータ装置として、差動信号の電位が変動しても、安定したオフセット電圧が得られるようにすることを課題とする。
【００１３】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、オフセット付きコンパレータ装置として、差動信号を差動入力とし、この差動入力の電位差に応じた検知電流を供給する主コンパレータ回路と、前記主コンパレータ回路と出力線同士が接続されており、オフセット電圧を設定するためのオフセット電流を供給するオフセット電流供給回路とを備え、前記検知電流と前記オフセット電流との差電流を出力するように構成されており、前記主コンパレータ回路が前記オフセット電流に相当する前記検知電流を出力するときの前記差動入力の電位差が、前記オフセット電圧となり、かつ、前記差電流の向きによって、前記差動信号の電位差が前記オフセット電圧を越えたか否かが検知され、かつ、前記オフセット電流供給回路は、オフセット電流の大きさを、前記オフセット電圧が安定するよう、前記差動信号の電位レベルに応じて制御するものである。
【００１４】
請求項１の発明によると、オフセット電流の大きさが、オフセット電流供給回路によって、差動信号の電位レベルに応じて制御される。このため、主コンパレータ回路における差動入力の電位差（差動信号の電位差）と検知電流との間の特性が、差動信号の電位の変動に起因して変化した場合であっても、オフセット電流の大きさが差動信号の電位に応じて制御されるので、検知電流がオフセット電流によってキャンセルされるときの差動入力の電位差で定義されるオフセット電圧は、変化しない。したがって、差動信号の電位が変動しても、安定したオフセット電圧を得ることができる。
【００１５】
そして、請求項２の発明では、前記請求項１のオフセット付きコンパレータ装置におけるオフセット電流供給回路は、前記差動信号の中間電位を入力とし、この中間電位に応じた参照差動電圧を出力する参照差動電圧生成回路と、前記主コンパレータ回路と同一構成であり、かつ、前記参照差動電圧を差動入力とし、この電位差に応じた電流を前記オフセット電流として供給する従コンパレータ回路とを備えているものとする。
【００１６】
また、請求項３の発明では、前記請求項２のオフセット付きコンパレータ装置における主および従コンパレータ回路は、それぞれ、Ｐ型トランジスタおよびＮ型トランジスタからなる並列ゲートによって、差動入力を受けるものとする。
【００１７】
また、請求項４の発明では、前記請求項２のオフセット付きコンパレータ装置における主および従コンパレータ回路は、それぞれ、差動入力を受ける一の導電型の第１のトランジスタ対と、差動入力を受ける他の導電型の第２のトランジスタ対と、カレントミラーによって、前記第２のトランジスタ対を流れる電流に相当する電流が流れる前記一の導電型の第３のトランジスタ対とを備え、前記第１のトランジスタ対の差電流と、前記第３のトランジスタ対の差電流との和を出力するよう構成されており、かつ、前記第１および第３のトランジスタ対は、共通の定電流源から電流が供給されるものとする。
【００１８】
また、請求項５の発明では、前記請求項２のオフセット付きコンパレータ装置における参照差動電圧生成回路は、抵抗を有しており、前記中間電位と前記抵抗における電圧降下とによって前記参照差動電圧の双方の電位を生成する電位生成部と、前記電位生成部が有する抵抗の電圧降下値が一定になるように、前記抵抗に流れる電流を制御する電流制御部とを備えているものとする。
【００１９】
そして、請求項６の発明では、前記請求項５のオフセット付きコンパレータ装置における電位生成部は、前記中間電位を一方の入力とするオペアンプ回路を備え、かつ、前記抵抗として、前記オペアンプ回路の他方の入力と出力とを接続するものを備え、前記オペアンプ回路の出力を前記参照差動電圧の一方の電位として出力するものとする。
【００２０】
また、請求項７の発明では、前記請求項５のオフセット付きコンパレータ装置における電位生成部は、前記中間電位を一方の入力とするオペアンプ回路を備え、かつ、前記抵抗として、前記オペアンプ回路の他方の入力と出力とを接続する第１の抵抗と、この第１の抵抗に直列に接続された第２の抵抗とを備え、前記第１および第２の抵抗の両端の電位を前記参照差動電圧の双方の電位として出力するものとする。
【００２１】
さらに、請求項８の発明では、前記請求項５のオフセット付きコンパレータ装置における電位生成部は、前記抵抗として、互いに直列に接続され、その接続ノードに前記中間電位が与えられる第１および第２の抵抗を備え、前記第１および第２の抵抗の両端の電位を前記参照差動電圧の双方の電位として出力するものとする。
【００２２】
また、請求項９の発明では、前記請求項２のオフセット付きコンパレータ装置は、前記主コンパレータ回路の入力側に設けられ、前記差動信号を所定時間遅延させる遅延調整手段を備えているものとする。
【００２３】
また、請求項１０の発明が講じた解決手段は、オフセット付きコンパレータ装置として、差動信号を差動入力とし、この差動入力の電位差に応じた検知電流を供給する主コンパレータ回路と、前記主コンパレータ回路と出力線同士が接続されており、オフセット電圧を設定するためのオフセット電流を供給する従コンパレータ回路とを備え、前記検知電流と前記オフセット電流との差電流を出力するように構成されており、前記主コンパレータ回路が前記オフセット電流に相当する前記検知電流を出力するときの前記差動入力の電位差が、前記オフセット電圧となり、かつ、前記差電流の向きによって、前記差動信号の電位差が前記オフセット電圧を越えたか否かが検知され、かつ、前記主および従コンパレータ回路はそれぞれ、差動入力を受ける一の導電型の第１のトランジスタ対と、差動入力を受ける他の導電型の第２のトランジスタ対と、カレントミラーによって、前記第２のトランジスタ対を流れる電流に相当する電流が流れる前記一の導電型の第３のトランジスタ対とを備え、前記第１のトランジスタ対の差電流と、前記第３のトランジスタ対の差電流との和を出力するよう構成されており、かつ、前記第１および第３のトランジスタ対は共通の定電流源から電流が供給されるものである。
【００２４】
また、請求項１１の発明が講じた解決手段は、差動入力の電位差に応じた電流を供給するコンパレータ回路として、前記差動入力を受ける一の導電型の第１のトランジスタ対と、前記差動入力を受ける他の導電型の第２のトランジスタ対と、カレントミラーによって、前記第２のトランジスタ対を流れる電流に相当する電流が流れる前記一の導電型の第３のトランジスタ対とを備え、前記第１のトランジスタ対の差電流と、前記第３のトランジスタ対の差電流との和を出力するよう構成されており、かつ、前記第１および第３のトランジスタ対は共通の定電流源から電流が供給されるものとする。
【００２５】
【発明の実施の形態】
本発明の一実施形態について、図面を参照して説明する。
【００２６】
図１は本発明の一実施形態に係るオフセット付きコンパレータ装置の概略構成を示す図である。図１に示すオフセット付きコンパレータ装置１は、伝送線路ＴＸ，ＸＴＸを伝送される差動信号（以下「差動信号ＴＸ，ＸＴＸ」と記す）を入力とする。装置１は、差動信号ＴＸ，ＸＴＸを差動入力とし、この差動入力の電位差（差動信号電位差）Ｖａに応じた検知電流Ｉcompを供給する主コンパレータ回路２と、オフセット電流Ｉoffsetを供給するオフセット電流供給回路３とを備えている。オフセット電流供給回路３は、差動信号ＴＸ，ＸＴＸの中間電位Ｖｍを入力とし、この中間電位Ｖｍに応じた参照差動電圧ＯＦＳ，ＸＯＦＳを出力する参照差動電圧生成回路４と、参照差動電圧ＯＦＳ，ＸＯＦＳを入力とし、この電位差に応じた電流をオフセット電流Ｉoffsetとして供給する従コンパレータ回路５とを備えている。
【００２７】
ここで、中間電位Ｖｍは、差動信号ＴＸ，ＸＴＸの電位レベルを表すことができる電位であればよい。本実施形態では、差動信号ＴＸ，ＸＴＸの中心電位（平均電位）を中間電位Ｖｍとして用いるものとする。
【００２８】
主コンパレータ回路２と従コンパレータ回路５とは出力が共通に接続されており、オフセット付きコンパレータ装置１は検知電流Ｉcompとオフセット電流Ｉoffsetとの差電流を出力する。これにより、図１に示すオフセット付きコンパレータ装置１はその入出力特性にオフセットを持つことになる。また、主コンパレータ回路２および従コンパレータ回路５は同一の回路構成からなる。
【００２９】
ここでいう「同一」とは、実質的に同一であるという意味である。具体的には、回路を構成するトランジスタのサイズおよび接続関係がほぼ同一であり、動作仕様や電位Ｖｍに対する依存性および電源電圧に対する依存性が実質的に同等であればよい。
【００３０】
本発明の技術的なポイントについて、図２を参照して説明する。
【００３１】
図２（ａ）は本実施形態における差動信号電位差Ｖａと検知電流Ｉcompおよびオフセット電流Ｉoffsetとの関係を示すグラフである。Ｉcomp−Ｖａ特性曲線は、差動信号ＴＸ，ＸＴＸの中間電位Ｖｍが所定の範囲（例えば図２０のグラフにおけるＺａ，Ｚｂ）にあるとき、電位Ｖｍに応じて上下に変動する。そこで本実施形態では、オフセット電圧が安定するよう、オフセット電流Ｉoffsetの大きさを差動信号ＴＸ，ＸＴＸの電位に応じて制御する。図１の構成では、参照差動電圧生成回路４が差動信号ＴＸ，ＸＴＸの中間電位Ｖｍをモニタし、この電位Ｖｍを中心にして、オフセット電流Ｉoffsetを生成するための参照差動電圧ＯＦＳ，ＸＯＦＳを出力する。
【００３２】
主コンパレータ回路２および従コンパレータ回路５は、同一の回路構成からなるのでその入出力特性はほぼ同一になり、したがって、Ｉcomp−Ｖａ特性曲線が電位Ｖｍに応じて上下に変動するとき、オフセット電流Ｉoffsetも同様に電位Ｖｍに応じて変化する。オフセット電圧は検知電流Ｉcompとオフセット電流Ｉoffsetとが等しくなるときの差動信号電位差Ｖａであるので、本実施形態では、図２（ａ）に示すように、オフセット電圧は電位Ｖｍによっては変化せず安定する。
【００３３】
図２（ｂ）は従来技術における差動信号電位差Ｖａと検知電流Ｉcompおよびオフセット電流Ｉoffsetとの関係を示すグラフである。図２（ｂ）に示すように、従来ではオフセットのために与える電位は固定されていたので、オフセット電流Ｉoffsetは差動信号ＴＸ，ＸＴＸの電位にかかわらず一定である。したがって、Ｉcomp−Ｖａ特性曲線が電位Ｖｍに応じて上下に変動するとき、これに伴って、オフセット電圧は大きく変動してしまう。
【００３４】
すなわち、本発明では、差動信号の電位が変動してもオフセット電圧は安定するという、従来技術では得られなかった顕著な効果が得られる。
【００３５】
図３は図１における主コンパレータ回路２および従コンパレータ回路５の回路構成例を示す図である。図３の回路では、中心電位が接地電位付近から電源電圧付近まで変化する差動信号ＴＸ，ＸＴＸを入力とするために、Ｐ型トランジスタＱＰ２，ＱＰ３およびＮ型トランジスタＱＮ２，ＱＮ３からなる並列ゲートによって、差動入力を受ける構成になっている。
【００３６】
図３において、非反転入力をゲートに受けるＰ型トランジスタＱＰ２を流れる電流をＩ１、反転入力をゲートに受けるＰ型トランジスタＱＰ３を流れる電流をＩ２、非反転入力をゲートに受けるＮ型トランジスタＱＮ２を流れる電流（カレントミラーによってＰ型トランジスタＱＰ６を流れる電流）をＩ３、反転入力をゲートに受けるＮ型トランジスタＱＮ３を流れる電流（カレントミラーによってＰ型トランジスタＱＰ５を流れる電流）をＩ４とする。このとき、出力電流は｛（Ｉ２−Ｉ１）＋（Ｉ３−Ｉ４）｝となる。主コンパレータ回路２ではこの出力電流が検知電流Ｉcompになり、一方、従コンパレータ回路５ではこの出力電流がオフセット電流Ｉoffsetになる。Ｐ型トランジスタＱＰ２，ＱＰ３によって第１のトランジスタ対が構成されており、Ｎ型トランジスタＱＮ２，ＱＮ３によって第２のトランジスタ対が構成されており、Ｐ型トランジスタＱＰ５，ＱＰ６によって第３のトランジスタ対が構成されている。
【００３７】
オフセット電流Ｉoffsetを出力する従コンパレータ回路５は、入力トランジスタＱＰ２，ＱＰ３，ＱＮ２，ＱＮ３、負荷回路、および入力トランジスタを流れる電流に対するカレントミラー回路に至るまで、全て、主コンパレータ回路２と同一の構成になっている。このため、差動入力の電位の変動による主コンパレータ回路２の検知電流Ｉcompの変化と、従コンパレータ回路５のオフセット電流Ｉoffsetの変化とはほぼ同様になる。
【００３８】
また、図３の回路構成は、差動入力の電位の変動に対して強いという特徴を持っている。図３から分かるように、電流Ｉ１を流すＱＰ２、電流Ｉ２を流すＱＰ３、電流Ｉ３を流すＱＰ６、および電流Ｉ４を流すＱＰ５のソースが、全て定電流源としてのＰ型トランジスタＱＰ１のドレインに接続されている。このため、トータル電流Ｉ（＝Ｉ１＋Ｉ２＋Ｉ３＋Ｉ４）は差動入力の電位が変化しても一定に保たれる。
【００３９】
図４は差動信号ＴＸ，ＸＴＸの電位（中間電位Ｖｍで示している）と図３の回路を流れる電流との関係を示すグラフである。図４に示すように、電流Ｉ１，Ｉ２は差動入力電位が低くなると大きくなり、高くなると小さくなる。一方、電流Ｉ３，Ｉ４は差動入力電位が低くなると小さくなり、高くなると大きくなる。ここで、トータル電流Ｉが一定に保たれることによって、出力電流Ｉcomp，Ｉoffsetも差動入力の電位にかかわらず安定する。なぜなら、差動入力電位が低いときは（Ｉ２−Ｉ１）が大きくなる一方、（Ｉ３−Ｉ４）が小さくなり、また差動入力電位が高いときは（Ｉ３−Ｉ４）が大きくなる一方、（Ｉ２−Ｉ１）が小さくなるからである。すなわち、電流Ｉ１〜Ｉ４を共通の定電流源ＱＰ１から供給することによって、検知電流Ｉcomp，Ｉoffsetを差動入力電位の変化に対して安定させている。
【００４０】
図５は図３の回路構成の変形例であり、（ａ）ではトランジスタＱＰ８が追加されており、（ｂ）ではトランジスタＱＰ１，ＱＮ１が省かれて、トランジスタＱＮ６が追加されている。
【００４１】
図６は図１の構成の変形例であり、主コンパレータ回路２Ａと従コンパレータ回路５Ａとの間で回路を一部共用した構成を示す図である。図７は図６における主コンパレータ回路２Ａおよび従コンパレータ回路５Ａの具体的な回路構成例である。
【００４２】
次に、参照差動電圧生成回路４の具体的な構成について説明する。参照差動電圧生成回路４は差動信号ＴＸ，ＸＴＸの中間電位Ｖｍに応じた参照差動電圧ＯＦＳ，ＸＯＦＳを、電位Ｖｍの変動に連動させて生成する。主コンパレータ回路２の差動入力と参照差動電圧ＯＦＳ，ＸＯＦＳとの中心電位がほぼ一致するように、参照差動電圧生成回路４は構成される。
【００４３】
図８（ａ）は参照差動電圧生成回路４の回路構成を示す図である。図８（ａ）に示すように、参照差動電圧生成回路４は電流制御部１０と電位生成部２０とを備えている。電位生成部２０は差動信号ＴＸ，ＸＴＸの中間電位Ｖｍを一方の入力とする第１および第２のオペアンプ回路２１，２２を備え、第１のオペアンプ回路２１の他方の入力と出力とは抵抗２３によって接続され、第２のオペアンプ回路２２の他方の入力と出力とは抵抗２４によって接続されている。抵抗２３，２４には、電流制御部１０によって制御される電流Ｉｒが、互いに異なる方向に流れる。
【００４４】
第１および第２のオペアンプ回路２１，２２の出力が参照差動電圧の電位ＯＦＳ，ＸＯＦＳとしてそれぞれ出力される。すなわち、図８（ｂ）に示すように、抵抗２３における電圧降下分すなわち（Ｉｒ・Ｒｘ）だけ中間電位Ｖｍよりも高い電位が電位ＯＦＳとして生成され、一方、抵抗２４における電圧降下分すなわち（Ｉｒ・Ｒｘ）だけ中間電位Ｖｍよりも低い電位が電位ＸＯＦＳとして生成される。
【００４５】
電流制御部１０は電位生成部２０の抵抗２３，２４における電圧降下が一定になるように電流Ｉｒを制御する。バンドギャップリファレンス回路１１は電源電圧や温度変化に対してほとんど依存しない安定した基準電圧Ｖbgr を生成する回路である。バンドギャップリファレンス回路１１はアナログ回路の教科書などに記されているように、例えば温度による電流変化特性が逆のダイオードと抵抗との組み合わせからなるリファレンス回路を用いて構成すればよい。
【００４６】
バンドギャップリファレンス回路１１から出力される基準電圧Ｖbgr を抵抗１２，１３によって抵抗分割して電位Ｖｑを生成する。この電位Ｖｑと同一の電位が抵抗１４における電圧降下によって得られるように電流Ｉｒを流す機能を、カレントミラー回路によって実現している。この電流制御部１０は抵抗値Ｒｘが変動したとしても、電流Ｉｒを制御することによって抵抗２３，２４における電圧降下値を安定させる。
【００４７】
図９（ａ）は参照差動電圧生成回路４の他の回路構成を示す図である。図９（ａ）の回路では、電位生成部２０Ａは差動信号ＴＸ，ＸＴＸの中間電位Ｖｍを一方の入力とするオペアンプ回路２５を備え、オペアンプ回路２５の他方の入力と出力とは抵抗２６ａによって接続され、また抵抗２６ａと直列に抵抗２６ｂが接続されている。直列に接続された抵抗２６ａ，２６ｂには、電流制御部１０Ａによって制御される電流Ｉｒが流れる。
【００４８】
直列に接続された抵抗２６ａ，２６ｂの両端の電位が参照差動電圧の電位ＯＦＳ，ＸＯＦＳとしてそれぞれ出力される。すなわち、図９（ｂ）に示すように、抵抗２６ａにおける電圧降下分すなわち（Ｉｒ・Ｒｘ）だけ中間電位Ｖｍよりも高い電位が電位ＯＦＳとして生成され、一方、抵抗２６ｂにおける電圧降下分すなわち（Ｉｒ・Ｒｘ）だけ中間電位Ｖｍよりも低い電位が電位ＸＯＦＳとして生成される。図９（ａ）の構成では、図８（ａ）の構成よりオペアンプ回路の個数を１個削減することができる。
【００４９】
また、参照差動電圧生成回路４は、動作が比較的遅いオペアンプ回路を用いない構成も可能である。
【００５０】
図１０（ａ）は参照差動電圧生成回路４の回路構成であって、オペアンプ回路を用いないものを示す図である。図１０（ａ）に示すように、電位生成部３０は、電流制御部１０の出力電位Ｖｚで制御されるＰ型トランジスタによって構成されており、電流制御部１０の制御によって電源から定電流Ｉｒを流し出す第１の定電流回路３１と、電流制御部１０の出力電位Ｖｚで制御されるＰ型トランジスタ、およびＮ型トランジスタからなるカレントミラー回路によって構成されており、電流制御部１０の制御によって接地線に定電流Ｉｒを吸い込ませる第２の定電流回路３２と、第１および第２の定電流回路３１，３２の間に直列に設けられた抵抗３３，３４とを備えている。
【００５１】
直列に接続された抵抗３３，３４には電流制御部１０によって制御される電流Ｉｒが流れる。そして、抵抗３３，３４の間の接続ノードに差動信号ＴＸ，ＸＴＸの中間電位Ｖｍが与えられ、その両端の電位が参照差動電圧の電位ＯＦＳ，ＸＯＦＳとしてそれぞれ出力される。すなわち、図１０（ｂ）に示すように、抵抗３３における電圧降下分すなわち（Ｉｒ・Ｒｘ）だけ中間電位Ｖｍよりも高い電位が電位ＯＦＳとして生成され、一方、抵抗３４における電圧降下分すなわち（Ｉｒ・Ｒｘ）だけ中間電位Ｖｍよりも低い電位が電位ＸＯＦＳとして生成される。
【００５２】
図１０（ａ）の構成では、オペアンプ回路を用いないので、差動信号ＴＸ，ＸＴＸの中間電位Ｖｍの変動に対して高速に追従することが可能である。このため、中間電位ＶｍがＡＣ的に変動しても安定したオフセット電圧を得る必要がある場合には、図１０（ａ）の回路構成は非常に適している。また、第１の定電流回路３１を介して電源から流れ出た定電流Ｉｒは第２の定電流回路３２に完全に吸い込まれるので、この回路構成が、伝送線路ＴＸ，ＸＴＸのインピーダンス特性に影響を及ぼすことはなく、中間電位Ｖｍを変動させることはない。
【００５３】
図１１（ａ）は参照差動電圧生成回路４の、オペアンプ回路を用いない場合の回路構成の他の例を示す図である。この回路構成は、差動信号ＴＸ，ＸＴＸの中間電位Ｖｍが電源電圧や接地電圧とほぼ同じ電位になり、これにより、第１および第２の定電流回路３１，３２が必ずしも安定動作できない場合に有効である。
【００５４】
電位生成部３０Ａにおいて、第１および第２の定電流回路３１，３２の間に直列に４個の抵抗３５ａ，３５ｂ，３６ａ，３６ｂが設けられている。各抵抗３５ａ，３５ｂ，３６ａ，３６ｂの抵抗値は図１０（ａ）における抵抗３３，３４の抵抗値Ｒｘと同一である。そして、抵抗３５ｂ，３６ａの間の接続ノードに差動信号の中間電位Ｖｍが与えられている。
【００５５】
図１１（ｂ）に示すように、抵抗３５ａの上端の電位Ｖｊは、抵抗３５ａ，３５ｂにおける電圧降下分すなわち（Ｉｒ・２Ｒｘ）だけ中間電位Ｖｍよりも高くなる。一方、抵抗３６ｂの下端の電位Ｖｗは、抵抗３６ａ，３６ｂにおける電圧降下分すなわち（Ｉｒ・２Ｒｘ）だけ中間電位Ｖｍよりも低くなる。
【００５６】
そこで、電位Ｖｊと電位Ｖｍとを対にし、一方、電位Ｖｍと電位Ｖｗとを対にして、これら２つの対のいずれかを、参照差動電圧の電位ＯＦＳ，ＸＯＦＳとして選択出力する。この選択は、例えば、差動信号ＴＸ，ＸＴＸの中間電位Ｖｍを検出する回路を別途設けて、電位Ｖｍが基準電位Ｖref （例えば１／２ＶＤＤ）より低いときは電位Ｖｊと電位Ｖｍの対を選択し、一方、中間電位Ｖｍが基準電位Ｖref よりも高いときは電位Ｖｍと電位Ｖｗの対を選択するように行えばよい。
【００５７】
図８〜図１１の構成において共通しているのは、電位生成部が抵抗を有しており、差動入力の中間電位と、この抵抗における電圧降下とによって、参照差動電圧の双方の電位を生成しており、かつ、電流制御部が、電位生成部の抵抗を流れる電流を、この抵抗における電圧降下値が一定になるように制御する点である。
【００５８】
図１２（ａ）は参照差動電圧生成回路４の他の回路構成を示す図である。図１２（ａ）の回路は図９（ａ）とほぼ同様の構成からなるが、オペアンプ回路２５の一方の入力と出力とが、抵抗２６ａを介して接続される代わりに、直接接続されている点が異なっている。すなわち図１２（ｂ）に示すように、電位生成部２０Ｂから、中間電位Ｖｍに相当する電位が参照差動電圧の電位ＯＦＳとして出力され、抵抗２６ａ，２６ｂにおける電圧降下分すなわち（Ｉｒ・２Ｒｘ）だけ中間電位Ｖｍよりも低い電位が電位ＸＯＦＳとして出力される。
【００５９】
図１２（ａ）の構成は、差動信号ＴＸ，ＸＴＸの電位レベルが上昇し、中間電位Ｖｍが電源電位Ｖｃｃに近づいた場合に有効である。すなわち、図９（ａ）の構成では、中間電位Ｖｍが電源電位Ｖｃｃに近づき電位差（Ｖｃｃ−Ｖｍ）が（Ｉｒ・Ｒｘ）よりも小さい場合には、所望の参照差動電圧を得ることができない。これに対して図１２（ａ）の構成では、中間電位Ｖｍが電源電位Ｖｃｃに近い場合であっても、所望の参照差動電圧を得ることができる。
【００６０】
理想的には、図９（ａ）のような構成と図１２（ａ）のような構成とをそれぞれ設けて、中間電位Ｖｍのレベルに応じていずれか一方を動作させるのが好ましい。もちろん、適用するシステムによっては、いずれか一方のみを設けてもかまわない。
【００６１】
ここで、参照差動電圧生成回路４は、入力とする中間電位Ｖｍが変化したとき、その変化に対してある時間遅れて参照差動電圧ＯＦＳ，ＸＯＦＳのレベルを変化させる。このため、図１３に示すように、差動信号ＴＸ，ＸＴＸの電位レベルが変化したとき、主コンパレータ回路２から出力される検知電流Ｉcompが変化してから、参照差動電圧生成回路４における遅延時間ｔｄだけ遅れて、従コンパレータ回路５から出力されるオフセット電流Ｉoffsetが変化する。したがって、検知電流Ｉcompとオフセット電流Ｉoffsetとの関係が理想状態から外れるデッドタイムが存在することになり、これにより、誤動作が生じる可能性がある。
【００６２】
図１４（ａ）は上記の問題点を解消するために遅延調整回路４０を設けたオフセット付きコンパレータ装置の構成を示す図である。遅延調整回路４０は参照差動電圧生成回路４における遅延時間ｔｄとほぼ同等の遅延を主コンパレータ回路２の差動入力に付加するものであり、例えば図１４（ｂ）に示すような簡易な構成によって実現される。遅延調整回路４０を主コンパレータ回路２の入力側に設けたことによって、図１５に示すように、ノードＡ，Ｂには差動信号ＴＸ，ＸＴＸが時間ｔｄだけ遅れて与えられ、これによりデッドタイムが削減されている。したがって、誤動作の発生を回避することができる。
【００６３】
図１６（ａ）は本実施形態に係るオフセット付きコンパレータ装置の変形例の構成を示す図である。図１６（ａ）では、オフセット電流供給回路３Ｂは参照差動電圧生成回路を有さず、従コンパレータ回路５Ｂのみによって構成されている。従コンパレータ回路５Ｂの非反転入力および反転入力には、ともに差動信号の中間電位Ｖｍが入力される。
【００６４】
図１６（ｂ）は従コンパレータ回路５Ｂの回路構成を示す図である。図１６（ｂ）では、トランジスタＱＰ２，ＱＰ４，ＱＰ５およびＱＮ３の組Ｘと、トランジスタＱＰ３，ＱＰ６，ＱＰ７およびＱＮ２の組Ｙとにおいて、動作特性に非対称性を持たせている。これにより、非反転入力および反転入力の両方に電位Ｖｍを入力させても、オフセット電流Ｉoffsetを生成することができる。動作特性に非対称性を持たせるためには、例えば、トランジスタのゲート長やゲート幅を異ならせたり、基板電位を細かく設定制御して閾値電圧を異ならせたりすればよい。
【００６５】
図１７は伝送線路ＴＸ，ＸＴＸの差動信号の３値判定を行うシステムを本実施形態に係るオフセット付きコンパレータ装置を用いて構成した場合を示す図である。図１７において、１ａ，１ｂは本実施形態に係るオフセット付きコンパレータ装置であり、装置１ａと装置１ｂとでは差動入力の極性が逆になっている。
【００６６】
また、図１８に示すように、装置１ａ，１ｂにおいて参照差動電圧生成回路４を共用する構成にしてもよい。
【００６７】
【発明の効果】
以上のように本発明によると、主コンパレータ回路における差動信号の電位差と検知電流との間の特性が差動信号の電位の変動に起因して変化した場合でも、オフセット電流の大きさが差動信号の電位に応じて制御されるので、オフセット電圧は変化しない。したがって、差動信号の電位の変動に対してオフセット電圧が安定しているオフセット付きコンパレータ装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るオフセット付きコンパレータ装置の概略構成を示す図である。
【図２】本発明の技術的なポイントを示す図であって、（ａ）は本実施形態における差動入力電位の変化とオフセット電圧との関係を示すグラフ、（ｂ）は従来例における差動入力電位の変化とオフセット電圧との関係を示すグラフである。
【図３】図１のオフセット付きコンパレータ装置の主および従コンパレータ回路の具体的な回路構成例を示す図である。
【図４】図３の回路における電流と差動入力電位との関係を示すグラフである。
【図５】（ａ），（ｂ）は図３の回路構成の変形例を示す図である。
【図６】本発明の一実施形態に係るオフセット付きコンパレータ装置の変形例を示す図である。
【図７】図６のオフセット付きコンパレータ装置の主および従コンパレータ回路の回路構成例を示す図である。
【図８】（ａ）は本発明の一実施形態に係るオフセット付きコンパレータ装置の参照差動電圧生成回路の回路構成例を示す図、（ｂ）は（ａ）の回路構成における、差動信号の中間電位と参照差動電圧との関係を示す図である。
【図９】（ａ）は本発明の一実施形態に係るオフセット付きコンパレータ装置の参照差動電圧生成回路の回路構成例を示す図、（ｂ）は（ａ）の回路構成における、差動信号の中間電位と参照差動電圧との関係を示す図である。
【図１０】（ａ）は本発明の一実施形態に係るオフセット付きコンパレータ装置の参照差動電圧生成回路の回路構成例を示す図、（ｂ）は（ａ）の回路構成における、差動信号の中間電位と参照差動電圧との関係を示す図である。
【図１１】（ａ）は本発明の一実施形態に係るオフセット付きコンパレータ装置の参照差動電圧生成回路の回路構成例を示す図、（ｂ）は（ａ）の回路構成における、差動信号の中間電位と参照差動電圧との関係を示す図である。
【図１２】（ａ）は本発明の一実施形態に係るオフセット付きコンパレータ装置の参照差動電圧生成回路の回路構成例を示す図、（ｂ）は（ａ）の回路構成における、差動信号の中間電位と参照差動電圧との関係を示す図である。
【図１３】参照差動電圧生成回路における遅延時間に起因するデッドタイムを示す図である。
【図１４】（ａ）は遅延調整回路を設けたオフセット付きコンパレータ装置の構成を示す図、（ｂ）は遅延調整回路の構成例を示す図である。
【図１５】遅延調整回路によるデッドタイムの削減を示す図である。
【図１６】（ａ）は本発明の一実施形態に係るオフセット付きコンパレータ装置の変形例の構成を示す図、（ｂ）は（ａ）における従コンパレータ回路の回路構成を示す図である。
【図１７】伝送線路の差動信号の３値判定を行うシステムを本実施形態に係るオフセット付きコンパレータ装置を用いて構成した場合を示す図である。
【図１８】図１７のシステム構成の変形例を示す図である。
【図１９】ＩＥＥＥ１３９４規格における差動信号の３値判定を示す図である。
【図２０】従来のオフセット付きコンパレータ装置の構成を示す図である。
【図２１】図２０の回路における差動入力電位と電流との関係を示すグラフである。
【符号の説明】
１，１Ａ，１ａ，１ｂ  オフセット付きコンパレータ装置
２，２Ａ  主コンパレータ回路
３，３Ａ，３Ｂ  オフセット電流供給回路
４  参照差動電圧生成回路
５，５Ａ  従コンパレータ回路
１０，１０Ａ  電流制御部
２０，２０Ａ，２０Ｂ  電位生成部
２１，２２，２５  オペアンプ回路
２３，２４  抵抗
２６ａ  第１の抵抗
２６ｂ  第２の抵抗
３０，３０Ａ  電位生成部
３３  第１の抵抗
３４  第２の抵抗
４０  遅延調整回路
Ｉcomp  検知電流
Ｉoffset  オフセット電流
ＴＸ，ＸＴＸ  差動信号
Ｖａ  差動信号の電位差
Ｖｍ  差動信号の中間電位
ＯＦＳ，ＸＯＦＳ  参照差動電圧
ＱＰ１  定電流源
ＱＰ２，ＱＰ３  第１のトランジスタ対
ＱＮ２，ＱＮ３  第２のトランジスタ対
ＱＰ５，ＱＰ６  第３のトランジスタ対
【図１】
0003558569.tif 000002
【図２】
0003558569.tif 000003
【図３】
0003558569.tif 000004
【図４】
0003558569.tif 000005
【図５】
0003558569.tif 000006
【図６】
0003558569.tif 000007
【図７】
0003558569.tif 000008
【図８】
0003558569.tif 000009
【図９】
0003558569.tif 000010
【図１０】
0003558569.tif 000011
【図１１】
0003558569.tif 000012
【図１２】
0003558569.tif 000013
【図１３】
0003558569.tif 000014
【図１４】
0003558569.tif 000015
【図１５】
0003558569.tif 000016
【図１６】
0003558569.tif 000017
【図１７】
0003558569.tif 000018
【図１８】
0003558569.tif 000019
【図１９】
0003558569.tif 000020
【図２０】
0003558569.tif 000021
【図２１】
0003558569.tif 000022