(57)【特許請求の範囲】
【請求項１】
一端にて低振幅の論理信号を入力する第１の容量と、
前記第１の容量の他端に、第１の電圧をオフセットする第１のオフセット回路と、
一端にて前記低振幅の論理信号を入力する第２の容量と、
前記第２の容量の他端に、第２の電圧をオフセットする第２のオフセット回路と、
高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列に接続されるとともに、その接続点を出力端とする第１および第２のスイッチング素子とを備えたレベルシフタであって、
前記第１のスイッチング素子は前記第１の容量の他端に接続されており、
前記第２のスイッチング素子は前記第２の容量の他端に接続されており、
前記第１のスイッチング素子がオンしたとき、前記第１のオフセット回路のオフセット値は前記第１のスイッチング素子をオンさせる電圧に固定され、
前記第２のスイッチング素子がオンしたとき、前記第２のオフセット回路のオフセット値は前記第２のスイッチング素子をオンさせる電圧に固定されることを特徴とするレベルシフタ。
【請求項２】
前記第１のスイッチング素子はＰチャネル型トランジスタであり、
前記第２のスイッチング素子はＮチャネル型トランジスタであり、
前記低振幅の論理信号がＨレベルからＬレベルに遷移することにより、第１の電圧と前記低振幅の論理信号に応じて前記第１のスイッチング素子がオンし当該レベルシフタの出力を前記電源電圧に応じた電圧とし、
前記低振幅の論理信号がＬレベルからＨレベルに遷移することにより、第２の電圧と前記低振幅の論理信号に応じて前記第２のスイッチング素子がオンし当該レベルシフタの出力を前記基準電圧に応じた電圧とし、
当該レベルシフタの出力が前記電源電圧に応じた電圧であるとき、前記第１のオフセット回路のオフセット値は前記第１のスイッチング素子をオンさせる電圧に固定され、
当該レベルシフタの出力が前記基準電圧に応じた電圧であるとき、第２のオフセット回路のオフセット値は前記第２のスイッチング素子をオンさせる電圧に固定される
ことを特徴とする請求項１に記載のレベルシフタ。
【請求項３】
当該レベルシフタの出力が前記電源電圧に応じた電圧であるとき、前記第１のオフセット回路のオフセット値を前記第１のスイッチング素子をオンさせる電圧に固定させるため、第３のスイッチング素子により前記第１の容量の他端と基準電圧の供給線とを電気的に接続し、
当該レベルシフタの出力が前記電源電圧に応じた電圧であるとき、前記第２のオフセット回路のオフセット値を前記第２のスイッチング素子をオンさせる電圧に固定させるため、第４のスイッチング素子により前記第１の容量の他端と電源電圧の供給線とを電気的に接続する
ことを特徴とする請求項２に記載のレベルシフタ。
【請求項４】
前記第１のスイッチング素子は、前記第１の容量の他端における信号電圧が、前記第１の電圧よりも低く設定された第１のしきい値以下であればオンし、
前記第２のスイッチング素子は、前記第２の容量の他端における信号電圧が、前記第２の電圧よりも高く設定された第２のしきい値以上であればオンする
ことを特徴とする請求項２又は３に記載の記載のレベルシフタ。
【請求項５】
前記第１のスイッチング素子はＰチャネル型トランジスタであり、前記第２のスイッチング素子はＮチャネル型トランジスタであり、
前記第１のオフセット回路は、
前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたＰチャネル型トランジスタおよびＮチャネル型トランジスタであって、その接続点電圧を前記第１の電圧並びに該Ｐチャネル型トランジスタおよびＮチャネル型トランジスタのゲート電圧とし、
前記第２のオフセット回路は、
前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたＰチャネル型トランジスタおよびＮチャネル型トランジスタであって、その接続点電圧を前記第２の電圧並びに該Ｐチャネル型トランジスタおよびＮチャネル型トランジスタのゲート電圧としている、
ことを特徴とする請求項１乃至３のいずれかに記載のレベルシフタ。
【請求項６】
当該レベルシフタの出力にかかわらず、前記第１および第２のスイッチング素子が互いに排他的にオンオフするように、前記第１の容量の他端および前記第２の容量の他端に、それぞれ初期電圧を印加する初期化回路を
備えることを特徴とする請求項１乃至３のいずれかに記載のレベルシフタ。
【請求項７】
前記初期化回路には、
高振幅の論理信号における低位側電圧が初期化信号として印加されることを特徴とする請求項６に記載のレベルシフタ。
【請求項８】
前記初期化回路には、
高振幅の論理信号における高位側電圧が初期化信号として印加されることを特徴とする請求項６に記載のレベルシフタ。
【請求項９】
一端にて低振幅の論理信号を入力する第１の容量と、
前記第１の容量の他端に、第１の電圧をオフセットする第１のオフセット回路と、
一端にて前記低振幅の論理信号を入力する第２の容量と、
前記第２の容量の他端に、第２の電圧をオフセットする第２のオフセット回路と、
高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列に接続されるとともに、その接続点を出力端とする第１および第２のスイッチング素子とを備えたレベルシフタであって、
前記第１のスイッチング素子は前記第１の容量の他端に接続されており、
前記第２のスイッチング素子は前記第２の容量の他端に接続されており、
前記第１もしくは第２のオフセット回路に供給される電圧の少なくとも一部を、前記低振幅の論理信号の供給線から供給する
ことを特徴とするレベルシフタ。
【請求項１０】
前記低振幅の論理信号に同期した信号を供給する電源を更に備え、
前記低振幅の論理信号の供給線に代えて、前記同期した信号の供給線を用いることを特徴とする請求項９に記載のレベルシフタ。
【請求項１１】
一端にて低振幅の論理信号を入力する第２の容量と、
前記第２の容量の他端に、第２の電圧をオフセットする第２のオフセット回路と、
高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第１および第２のスイッチング素子とを備えたレベルシフタであって、
前記低振幅の論理信号がＬレベルのときに、前記第１のスイッチング素子はオンし、
前記低振幅の論理信号がＬレベルからＨレベルに遷移することにより、前記第２の電圧と前記低振幅の論理信号に応じて前記第２のスイッチング素子はオンし、
前記第２のスイッチング素子がオンしたとき、前記第２のオフセット回路のオフセット値は前記第２のスイッチング素子をオンさせる電圧に固定されることを特徴とするレベルシフタ。
【請求項１２】
一端にて低振幅の論理信号を入力する第１の容量と、
前記第１の容量の他端に、第１の電圧をオフセットするオフセット回路と、
高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第１および第２のスイッチング素子とを備えたレベルシフタであって、
前記低振幅の論理信号がＬレベルからＨレベルに遷移することにより、前記第１の電圧と前記低振幅の論理信号に応じて前記第１のスイッチング素子はオンし、
前記低振幅の論理信号がＨレベルのときに、前記第２のスイッチング素子はオンし、
前記第２のスイッチング素子がオンしたとき、前記第２のオフセット回路のオフセット値は前記第２のスイッチング素子をオンさせる電圧に固定されることを特徴とするレベルシフタ。
【請求項１３】
一端にて低振幅の論理信号を入力する第２の容量と、
前記第２の容量の他端に、第２の電圧をオフセットする第２のオフセット回路と、
高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第１および第２のスイッチング素子とを有するレベルシフタであって、
前記低振幅の論理信号がＬレベルのときに、前記第１のスイッチング素子はオンし、
前記低振幅の論理信号がＬレベルからＨレベルに遷移することにより、前記第２の電圧と前記低振幅の論理信号に応じて前記第２のスイッチング素子はオンし、
前記第２のオフセット回路に供給される電圧の少なくとも一部を、前記低振幅の論理信号の供給線から供給する
ことを特徴とするレベルシフタ。
【請求項１４】
一端にて低振幅の論理信号を入力する第１の容量と、
前記第１の容量の他端に、第１の電圧をオフセットするオフセット回路と、
高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第１および第２のスイッチング素子とを有するレベルシフタであって、
前記低振幅の論理信号がＬレベルからＨレベルに遷移することにより、前記第１の電圧と前記低振幅の論理信号に応じて前記第１のスイッチング素子はオンし、
前記低振幅の論理信号がＨレベルのときに、第２のスイッチング素子はオンし、
前記第１のオフセット回路に供給される電圧の少なくとも一部を、前記低振幅の論理信号の供給線から供給する
ことを特徴とするレベルシフタ。
【請求項１５】
請求項１乃至１４のいずれかに記載のレベルシフタを用いたことを特徴とする電気光学装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、簡易な構成によって、低振幅の論理信号を高振幅の論理信号に高速に変換するレベルシフタに関する。また、本発明は、そのようなレベルシフタを備えた電気光学装置の技術分野にも属する。
【０００２】
【背景技術】
近年、液晶や有機ＥＬ（エレクトロ・ルミネッセンス）などの電気光学物質の電気光学的な変化により表示を行う電気光学装置が、陰極線管（ＣＲＴ）に代わるディスプレイデバイスとして、各種情報処理機器やテレビジョンなどに広く用いられつつある。
【０００３】
このような電気光学装置を駆動方式等によって分類すると、トランジスタやダイオードなどの非線形素子により画素を駆動するアクティブ・マトリクス型と、非線形素子を用いないで画素を駆動するパッシブ・マトリクス型とに大別することができる。このうち、前者に係るアクティブ・マトリクス型の電気光学装置の方が、各画素を独立して駆動できるので、表示品位の高い表示が可能であるとされている。
【０００４】
ここで、アクティブ・マトリクス型の電気光学装置は、次のような構成となっている。すなわち、アクティブ・マトリクス型の電気光学装置においては、行方向に延在する走査線と、列方向に延在するデータ線との交差に対応して画素電極が形成されるとともに、さらに、当該交差部分にあって画素電極とデータ線との間に、走査線に供給される走査信号にしたがってオンオフする薄膜トランジスタなどの非線形素子が介挿される一方、画素電極には対向電極が電気光学物質を介して対向する構成となっている。
【０００５】
さて、電気光学物質や非線形素子を駆動するためには、比較的高い電圧が要求される。一方、電気光学装置に、駆動の基準となるクロック信号や制御信号などを供給する外部制御回路は、通常、ＣＭＯＳ回路で構成されるため、その論理信号の振幅は３〜５Ｖ程度である。したがって、電気光学装置には、走査線およびデータ線を駆動する駆動回路の出力部分や、クロック信号等の入力部分に、低振幅の論理信号を高振幅の論理信号に変換する振幅変換回路（以下、単に「レベルシフタ」という）が備えられる構成が一般的である。
【０００６】
【発明が解決しようとする課題】
ところで、近年において電気光学装置には、表示の高解像度や高階調度などが強く求められている。このため、電気光学装置には、駆動回路自体の高速動作はもちろんのこと、レベルシフタについても高速動作が要求される。また、高解像度のほか、単位長さ当たりの画素数も要求されており、このためには、回路規模の縮小を図ることも必要となる。
【０００７】
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、簡易な構成によって回路規模を縮小し、かつ、高速動作が可能なレベルシフタ及びそれを用いた電気光学装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るレベルシフタは、一端にて低振幅の論理信号を入力する第１の容量と、前記第１の容量の他端に、第１の電圧をオフセットする第１のオフセット回路と、一端にて前記低振幅の論理信号を入力する第２の容量と、前記第２の容量の他端に、第２の電圧をオフセットする第２のオフセット回路と、高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列に接続されるとともに、その接続点を出力端とする第１および第２のスイッチング素子とを備えたレベルシフタであって、前記第１のスイッチング素子は前記第１の容量の他端に接続されており、前記第２のスイッチング素子は前記第２の容量の他端に接続されており、前記第１のスイッチング素子はＰチャネル型トランジスタであり、前記第２のスイッチング素子はＮチャネル型トランジスタであり、前記低振幅の論理信号がＨレベルからＬレベルに遷移することにより、第１の電圧と前記低振幅の論理信号に応じて前記第１のスイッチング素子がオンし当該レベルシフタの出力を前記電源電圧に応じた電圧とし、前記低振幅の論理信号がＬレベルからＨレベルに遷移することにより、第２の電圧と前記低振幅の論理信号に応じて前記第２のスイッチング素子がオンし当該レベルシフタの出力を前記基準電圧に応じた電圧とし、当該レベルシフタの出力が前記電源電圧に応じた電圧であるとき、前記第１のオフセット回路のオフセット値は前記第１のスイッチング素子をオンさせる電圧に固定され、当該レベルシフタの出力が前記基準電圧に応じた電圧であるとき、第２のオフセット回路のオフセット値は前記第２のスイッチング素子をオンさせる電圧に固定されることを特徴とする。
また、この構成において、当該レベルシフタの出力が前記電源電圧に応じた電圧であるとき、前記第１のオフセット回路のオフセット値を前記第１のスイッチング素子をオンさせる電圧に固定させるため、第３のスイッチング素子により前記第１の容量の他端と基準電圧の供給線とを電気的に接続し、当該レベルシフタの出力が前記電源電圧に応じた電圧であるとき、前記第２のオフセット回路のオフセット値を前記第２のスイッチング素子をオンさせる電圧に固定させるため、第４のスイッチング素子により前記第１の容量の他端と電源電圧の供給線とを電気的に接続してもよい。
【０００９】
この構成によれば、低振幅の論理信号は、第１および第２の容量によってそれぞれ直流成分が除去されるとともに、第１および第２のオフセット回路によってそれぞれ第１および第２の電圧がオフセットされる。そして、オフセットされた電圧にしたがうとともに、例えば前記第１のスイッチング素子は、前記第１の容量の他端における信号電圧が、前記第１の電圧よりも低く設定された第１のしきい値電圧以下であればオンし、前記第２のスイッチング素子は、前記第２の容量の他端における信号電圧が、前記第２の電圧よりも高く設定された第２のしきい値電圧以上であればオンする構成としておけば、動作点が変更された第１および第２のスイッチング素子が相補的にオンオフすることになる。また、この構成によれば、第１および第２のスイッチング素子のオンオフ状態が確定すれば、以後、第１または第２の容量の出力端における電圧減衰によって、出力端における電位の不確定状態が防止されることになる。
【００１０】
ここで、上に例示したように、前記第１のスイッチング素子は、前記第１の容量の他端における信号電圧が、前記第１の電圧よりも低く設定された第１のしきい値電圧以下であればオンし、前記第２のスイッチング素子は、前記第２の容量の他端における信号電圧が、前記第２の電圧よりも高く設定された第２のしきい値電圧以上であればオンする構成としておくのが好適な一態様である。
【００１１】
この構成において、前記第１のスイッチング素子はＰチャネル型トランジスタであり、前記第２のスイッチング素子はＮチャネル型トランジスタであり、前記第１のオフセット回路は、前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたＰチャネル型トランジスタおよびＮチャネル型トランジスタであって、その接続点電圧を前記第１の電圧並びに該Ｐチャネル型トランジスタおよびＮチャネル型トランジスタのゲート電圧とし、前記第２のオフセット回路は、前記電源電圧の供給線と前記基準電圧の供給線との間に直列接続されたＰチャネル型トランジスタおよびＮチャネル型トランジスタであって、その接続点電圧を前記第２の電圧並びに該Ｐチャネル型トランジスタおよびＮチャネル型トランジスタのゲート電圧とした構成が好ましい。
【００１２】
この構成によれば、一方のチャネル型のトランジスタ特性と他方のチャネル型のトランジスタ特性とが相違していても、その相違を相殺する方向に、オフセットされる第１または第２の電圧が変位する。
【００１３】
ところで、上記構成にあっては、第１および第２の容量サイズに比べて、十分に周波数が高く、かつ、規則的に変化する低振幅の論理信号（例えばデューティ比５０％のクロック信号）には好適である。
【００１４】
しかしながら、周波数の低い論理信号を入力したり、論理レベルが継続するような論理信号を入力したりすると、第１および第２のスイッチング素子のオンオフが不確定状態となる、という不都合がある。
【００１５】
そこで上記構成において、当該レベルシフタの出力に応じて、すなわち、前記した第１のスイッチング素子と第２のスイッチング素子の接続点電圧に応じて、前記第１のオフセット回路及び第２のオフセット回路のオフセット電圧を変える構成が好ましい。
【００１６】
この構成によれば、第１および第２のスイッチング素子のオンオフ状態が確定すれば、以後、第１または第２の容量の出力端における電圧減衰によって、出力端における電位の不確定状態が防止されることになる。
【００１７】
ただし、電源投入直後のような初期状態においては、入力される論理信号が遷移しなければ、出力端における電位の不確定状態が避けられない。そこで、前記第１または第２のオフセット制御回路にかかわらず、前記第１および第２のスイッチング素子が互いに排他的にオンオフするように、前記第１の容量の他端および前記第２の容量の他端に、それぞれ初期電圧を印加する初期化回路を備える構成が好ましい、と考える。
【００１８】
ここで特に、第１及び第２のオフセット回路においては、一般に、微弱ながら電流が流れることによって、無駄な電力消費が発生するという不都合がある。例えば、これら第１及び第２のオフセット回路が、上述のように、Ｎチャネル型のトランジスタ及びＰチャネル型のトランジスタからなる場合においては、両者間に微弱ながら電流が流れることにより、無駄な電力消費が発生する。
【００１９】
そこで、当該構成においてはオフセット回路に供給される「前記電源電圧」、「前記基準電圧」の少なくとも一部を「前記低振幅の論理信号」に置きかえる構成が好ましい。この構成によれば、オフセット回路を、例えば上述のように、Ｎチャネル型トランジスタとＰチャネル型トランジスタとによって構成する場合においては、両者間の電位差は前記低振幅の論理信号に同期して変動し、前記電源電圧と前記基準電圧を供給する構成の場合と比較して電位差が縮小される期間を得ることが可能である。電位差が縮小されることで消費電流を削減する効果を得る。
【００２０】
なお、上述においてはオフセット回路を構成するＮチャネル型トランジスタとＰチャネル型トランジスタ間の電位差を縮小する手段として、前記低振幅の論理信号を用いる構成としたが、本発明はこのような形態に限定されるものではなく、前記低振幅の論理信号に同期した信号を用いる構成としてもよい。
【００２１】
また、オフセット回路に供給される電源のうちいずれについて、前記低振幅の論理信号あるいは前記低振幅の論理信号に同期した信号に置きかえるかは、レベルシフタの動作形態に合わせた設計事項である。
【００２２】
また、無駄な電力消費に対処する構成としては更に、一端にて低振幅の論理信号を入力する第２の容量と、前記第２の容量の他端に、第２の電圧をオフセットする第２のオフセット回路と、高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第１および第２のスイッチング素子とを有するレベルシフタであって、前記低振幅の論理信号がＬレベルのときに、前記第１のスイッチング素子はオンし、前記低振幅の論理信号がＬレベルからＨレベルに遷移することにより、前記第２の電圧と前記低振幅の論理信号に応じて前記第２のスイッチング素子はオンする構成を採用してもよい。
【００２３】
この構成は、要するに、上述の本発明のレベルシフタにおいて、第１の容量及び第１のオフセット回路を省略することで、第１のスイッチング素子には、前記低振幅の論理信号が直接に入力されることとなるとともに、該論理信号がＬレベルの時にはオンとなる構成となるものである。これによれば、第１のオフセット回路それ自体が存在しないから、そこにおける電力消費ということを考える必要がない。
【００２４】
また、このように第１の容量及び第１のオフセット回路を省略することによれば、それらを構成すべきデバイスが減少することになるから、製造上の歩留まり向上につながり、コストの低減化を図ることができる。
【００２５】
なお、このような構成に代えて、一端にて低振幅の論理信号を入力する第１の容量と、前記第１の容量の他端に、第１の電圧をオフセットするオフセット回路と、高振幅の論理信号における電源電圧の供給線とその基準電圧の供給線との間に直列接続されるとともに、その接続点を出力端とする第１および第２のスイッチング素子とを有するレベルシフタであって、前記低振幅の論理信号がＬレベルからＨレベルに遷移することにより、前記第１の電圧と前記低振幅の論理信号に応じて前記第１のスイッチング素子はオンし、前記低振幅の論理信号がＨレベルのときに、第２のスイッチング素子はオンする構成としてもよい。いずれの構成とするかはレベルシフタの動作形態にあわせた設計事項である。
【００２６】
本発明のレベルシフタを電気光学装置の駆動回路に応用することにより、電気光学装置の表示の高解像度化及び高階調度化に大きな効果がある。さらに、回路規模の縮小化にも効果がある。
【００２７】
本発明のこのような作用及び他の利得は次に説明する実施の形態から明らかにされる。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２９】
＜第１実施形態＞
まず、本発明の第１実施形態に係るレベルシフタの構成について図１を参照して説明する。この図において、入力端ＩＮは、変換前における低振幅の論理信号を入力するものであり、出力端ＯＵＴは、変換後における高振幅の論理信号を出力するものである。ここで、説明の便宜上、低振幅信号においてＬレベルに相当する低電位側（基準）電位をＶＳＳＬと、Ｈレベルに相当する高位側電位をＶＤＤＬとそれぞれ表記することにする。同様に、高振幅信号においてＬレベルに相当する低位側（基準）電位をＶＳＳＨと、Ｈレベルに相当する高位側電位をＶＤＤＨと、それぞれ表記することにする。
【００３０】
さて、図１において、コンデンサ（容量）１１２、１１４の一端は、それぞれ入力端ＩＮに接続されている。一方、コンデンサ１１２の他端は、Ｐチャネル型ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）１２２のゲートＰｉｎに、コンデンサ１１４の他端は、Ｎチャネル型ＴＦＴ１２４のゲートＮｉｎに、それぞれ接続される。
【００３１】
次に、第１のスイッチング素子たるＴＦＴ１２２のソースは、高位側電位ＶＤＤＨの供給線に接続され、また、第２のスイッチング素子たるＴＦＴ１２４のソースは、低位側電位ＶＳＳＨの供給線に接続され、さらに、ＴＦＴ１２２、１２４のドレインは共通接続されている。ここで、ＴＦＴ１２２、１２４の共通ドレインをＣｄと表記する。
【００３２】
続いて、ＴＦＴ１２２、１２４の共通ドレインＣｄは、Ｐチャネル型ＴＦＴ１４２およびＮチャネル型ＴＦＴ１４４のゲートにそれぞれ接続されている。ここで、ＴＦＴ１４２、１４４は、レベルシフタ１００における出力段のインバータを構成するものである。
【００３３】
詳細には、ＴＦＴ１４２のソースは、高位側電位ＶＤＤＨの供給線に接続され、また、ＴＦＴ１４４のソースは、低位側電位ＶＳＳＨの供給線に接続され、さらに、ＴＦＴ１４２、１４４のドレインは共通接続されている。そして、ＴＦＴ１４２、１４４の共通ドレインが、このレベルシフタ１００の出力端ＯＵＴとなっている。
【００３４】
一方、コンデンサ１１２の他端、すなわち、ＴＦＴ１２２のゲートＰｉｎには、第１のオフセット回路を構成するＰチャネル型ＴＦＴ１３２とＮチャネル型ＴＦＴ１３４とによって、電圧Ｖｏｆｓ１がオフセットされている。この電圧Ｖｏｆｓ１はオフセット回路を構成する両タイプのＴＦＴの特性が理想的にバランスがとれていれば高位側電位ＶＤＤＨと低位側電位ＶＳＳＨの中間電位となる。詳細には、ＴＦＴ１３２のソースは、高位側電位ＶＤＤＨの供給線に接続され、また、ＴＦＴ１３４のソースは、低位側電位ＶＳＳＨの供給線に接続され、さらに、ＴＦＴ１４２、１４４のドレインおよびゲートが互いに共通に接続されるとともに、当該共通部分が、コンデンサ１１２の他端（ゲートＰｉｎ）に接続されている。
【００３５】
同様に、コンデンサ１１４の他端（ゲートＮｉｎ）には、第２のオフセット回路を構成するＰチャネル型ＴＦＴ１３６とＮチャネル型ＴＦＴ１３８とによって、高位側電位ＶＤＤＨと低位側電位ＶＳＳＨとの中間電位Ｖｏｆｓ２がオフセットされる構成となっている。
【００３６】
ここで、説明簡略化のために本実施形態では、低振幅信号においてＬレベルに相当する低電位側電位ＶＳＳＬと、高振幅信号においてＬレベルに相当する低位側電位をＶＳＳＨとが同一電位であるとし、さらに、高振幅信号の振幅電圧は低振幅信号の振幅電圧の２倍、すなわち、（ＶＤＤＨ−ＶＳＳＨ）＝２（ＶＤＤＬ−ＶＳＳＬ）であるとする。また、同様に説明簡略化のために、ＴＦＴのオン抵抗については、無視することにするが、このため説明で図示する各種波形は実際とはやや異なる。
【００３７】
一方、実施形態において、Ｐチャネル型ＴＦＴがオン／オフするしきい値電圧ＶｔｈＰは、高位側電位ＶＤＤＨと低電位側電位ＶＳＳＨとの中間電圧よりも低くなるように設定されている。同様に、Ｎチャネル型ＴＦＴがオン／オフするしきい値電圧ＶｔｈＮは、高位側電位ＶＤＤＨと低電位側電位ＶＳＳＨとの中間電圧よりも高くなるように設定されている。
【００３８】
ＴＦＴ１３２、１３４からなる第１のオフセット回路によってオフセットされる電圧Ｖｏｆｓ１は、（ＶＤＤＨ−ＶＳＳＨ）／２であるので、本実施形態におけるしきい値電圧ＶｔｈＰは、電圧Ｖｏｆｓ１よりも低く設定されることになる。同様に、ＴＦＴ１３６、１３８からなる第２のオフセット回路によってオフセットされる電圧Ｖｏｆｓ２は、（ＶＤＤＨ−ＶＳＳＨ）／２であるので、本実施形態においてしきい値電圧ＶｔｈＮは、電圧Ｖｏｆｓ２よりも高く設定されることになる。
【００３９】
次に、このような構成のレベルシフタ１００の動作について説明する。図２は、この動作を説明するための図であって、各部における電圧波形を示す図である。
【００４０】
まず、入力端ＩＮに、例えばデューティ比が５０％である低振幅の論理信号が供給されると、ゲートＰｉｎに表れる電圧波形は、当該論理信号の微分波形に、電圧Ｖｏｆｓ１をオフセットしたものとなる一方、ゲートＮｉｎに表れる電圧波形は、当該論理信号の微分波形に、電圧Ｖｏｆｓ２をオフセットしたものとなる。本実施形態では、電圧Ｖｏｆｓ１と電圧Ｖｏｆｓ２とは等しいので、ゲートＰｉｎ、Ｎｉｎに表れる電圧波形は、図２に示されるように、同一となる。
【００４１】
そして、ゲートＰｉｎにおける電圧がしきい値電圧ＶｔｈＰを越え、かつ、ゲートＮｉｎにおける電圧がしきい値電圧ＶｔｈＮ以上となれば、ＴＦＴ１２２がオフし、ＴＦＴ１２４がオンするので、共通ドレインＣｄの電位は、低位側電位ＶＳＳＨとなる。したがって、出力端ＯＵＴの電位は、すなわち、出力段のインバータ（ＴＦＴ１４２、１４４）によって反転された電位は、高位側電位ＶＤＤＨとなる。
【００４２】
一方、ゲートＰｉｎにおける電圧がしきい値電圧ＶｔｈＰ以下となり、かつ、ゲートＮｉｎにおける電圧がしきい値電圧ＶｔｈＮを下回れば、ＴＦＴ１２２がオンし、ＴＦＴ１２４がオフするので、共通ドレインＣｄの電位は、高位側電位ＶＤＤＨとなる。したがって、出力端ＯＵＴの電位は、低位側電位ＶＳＳＨとなる。
【００４３】
さて、電圧Ｖｏｆｓ１、Ｖｏｆｓ２とが高位側電位ＶＤＤＨと低位側電位ＶＳＳＨとの中間電位になるのは、Ｐチャネル型のＴＦＴ１３２、１３６の特性と、Ｎチャネル型のＴＦＴ１３４、１３８の特性とが理想的にバランスがとれているときである。ところが、レベルシフタ１００を集積化して形成する場合に、両チャネル型の特性を互いに理想的にバランスがとれているように形成するのは製造上のばらつきなどにより困難である。
【００４４】
これに対して本実施形態によれば、トランジスタの特性差を相殺する方向の動作が行われる。そこで以下、この動作について説明する。
【００４５】
例えば、ＴＦＴ１３４、１３８を含めたＮチャネル型ＴＦＴの特性が、ＴＦＴ１３２、１３４を含めたＰチャネル型ＴＦＴの特性よりも劣ってしまった場合を想定する。
【００４６】
ここで、Ｎチャネル型ＴＦＴの特性が劣るということは、オンしにくくなるということであり、換言すれば、そのしきい値電圧ＶｔｈＮが、図３に示されるように、両チャネル型の特性が等しいときと比較して高くなることを意味する。
【００４７】
一方、Ｎチャネル型ＴＦＴ１３８の特性がＰチャネル型ＴＦＴ１３６の特性よりも劣る場合、前者の抵抗の方が後者の抵抗よりも高くなるので、両者の接続点電圧Ｖｏｆｓ２は、図３に示されるように、両者の特性が等しいときと比較して高くなる。
【００４８】
このため、Ｎチャネル型ＴＦＴ１２４は、しきい値電圧ＶｔｈＮが高くなる分オンしにくくなるものの、オフセットされる電圧Ｖｏｆｓ２も高くなる。すなわち、Ｎチャネル型ＴＦＴ１２２がオンしにくくなるのを相殺するように、オフセット電圧Ｖｏｆｓ２が上昇することになる。
【００４９】
反対に、Ｐチャネル型ＴＦＴの特性が、Ｎチャネル型ＴＦＴの特性よりも劣ってしまった場合については、特に図示はしないが、同様なことがいえる。
【００５０】
したがって、本実施形態によれば、一方のチャネル型のＴＦＴが他方のチャネル型のＴＦＴよりも劣ってしまっても、その特性差を相殺する方向に、電圧Ｖｏｆｓ１またはＶｏｆｓ２が変位することになるので、ＴＦＴの特性差による影響を受けにくくなることが判る。
【００５１】
＜第２実施形態＞
上述した第１実施形態において、入力端ＩＮに供給される論理信号は、コンデンサ１１２、１１４の容量サイズや、付随する回路要素で決まる時定数と比較して、論理信号の周波数が十分に高く、また、そのデューティ比がほぼ５０％とするものである。これは、典型的にはクロック信号のような信号である。
【００５２】
しかしながら、第１実施形態に係るレベルシフタ１００では、コンデンサ１１２（１１４）による微分波形の信号電圧が最終的にオフセット電圧Ｖｏｆｓ１（Ｖｏｆｓ２）に収束するので、入力される論理信号の周波数が低い場合や、不規則パルスのように同一の論理レベルが長期間にわたるような場合などでは、当該微分波形の信号電圧が、しきい値電圧ＶｔｈＰ（ＶｔｈＮ）を跨ぐ事態が発生する。
【００５３】
例えば、図４に示されるように、入力端ＩＮに供給される論理信号がＨレベルに相当する高位側電位ＶＤＤＬに遷移して比較的長期間経過すると、ゲートＮｉｎの電位がしきい値ＶｔｈＮを下回ってしまう。このため、入力端ＩＮに供給される論理信号がＨレベルに相当する高位側電位ＶＤＤＬであるにもかかわらず、Ｐチャネル型ＴＦＴ１２４のみならず、Ｎチャネル型ＴＦＴ１２２もオフしてしまうので、共通ドレインＣｄの電位が意図しない状態となる。同様に、入力端ＩＮに供給される論理信号がＬレベルに相当する低位側電位ＶＳＳＬに遷移して比較的長期間経過すると、ゲートＰｉｎの電位がしきい値ＶｔｈＰを上回ってしまうので、入力端ＩＮに供給される論理信号がＬレベルに相当する低位側電位ＶＳＳＬであるにもかかわらず、Ｎチャネル型ＴＦＴ１２２のみならず、Ｐチャネル型ＴＦＴ１２４もオフしてしまうので、共通ドレインＣｄの電位が意図しない状態となる。
【００５４】
このように共通ドレインＣｄの電位が制御できないと、出力段のインバータにおける出力端ＯＵＴの電位も意図しない状態となってしまう。したがって、第１実施形態に係るレベルシフタ１００にあっては、高速動作が可能ではあるものの、入力される論理信号が限定的である、という制約がある。
【００５５】
そこで、このような制約を解消した第２実施形態について説明する。図５は、第２実施形態に係るレベルシフタ１０２の構成を示す回路図である。なお、この図において、第１実施形態（図１参照）との相違点は、Ｎチャネル型ＴＦＴ１５２およびＰチャネル型ＴＦＴ１５６が追加的に設けられた点にある。
【００５６】
詳細には、ＴＦＴ１５２については、そのゲートが、ＴＦＴ１２２、１２４の共通ドレインＣｄに接続され、そのソースが、低位側電位ＶＳＳＨの供給線に接続され、そのドレインが、ＴＦＴ１３２、１３４のドレイン（ゲート）に接続されている。すなわち、ＴＦＴ１５２は、共通ドレインＣｄの電位が、高振幅におけるＨレベルであればオンして、ＴＦＴ１２２のゲートＰｉｎにおける電位を強制的に低位側電位ＶＳＳＨとするものである。
【００５７】
同様に、ＴＦＴ１５６については、そのゲートが、ＴＦＴ１２２、１２４の共通ドレインＣｄに接続され、そのソースが、高位側電位ＶＤＤＨの供給線に接続され、そのドレインが、ＴＦＴ１３６、１３８のドレイン（ゲート）に接続されている。すなわち、ＴＦＴ１５２は、共通ドレインＣｄの電位が、高振幅におけるＬレベルであればオンして、ＴＦＴ１２４のゲートＮｉｎにおける電位を強制的に高位側電位ＶＤＤＨとするものである。
【００５８】
これ以外の構成について第１実施形態と同一であるので、その説明を省略することにする。
【００５９】
次に、このような構成のレベルシフタ１０２の動作について説明する。図６は、この動作を説明するための図であって、各部における電圧波形を示す図である。なお、前述したように説明簡略化のために、ＴＦＴのオン抵抗については、無視することにする。このために説明に図示する各種波形は実際とはやや異なるが、動作概略の理解には大きな支障はない。
【００６０】
まず、入力端ＩＮに供給された低振幅の論理信号が低位側電位ＶＳＳＬから高位側電位ＶＤＤＬに遷移すると、その微分波形の立ち上がりによってゲートＰｉｎの電位は、しきい値ＶｔｈＰを越えるのでＰチャネル型ＴＦＴ１２２がオフする一方、ゲートＮｉｎの電位は、しきい値ＶｔｈＮ以上となるのでＮチャネル型ＴＦＴ１２４がオンする。このため、共通ドレインＣｄの電位は、Ｌレベルに相当する低位側電位ＶＳＳＨとなる。よって、ＴＦＴ１５６がオンする結果、ゲートＮｉｎの電位は、ＴＦＴ１３６、１３８によるオフセット電圧にかかわらず、高位側電位ＶＤＤＨに維持される。したがって、この後、低振幅の論理信号が長期間にわたって高位側電位ＶＤＤＬとなっても、ゲートＮｉｎの電位は、しきい値ＶｔｈＮを下回ることはない。
【００６１】
一方、ＴＦＴ１５２はオフであるので、ゲートＰｉｎの電位は、第１実施形態と同様に、入力された論理信号の微分波形に電圧Ｖｏｆｓ１をオフセットしたものとなる。
【００６２】
反対に、入力端ＩＮに供給された低振幅の論理信号が高位側電位ＶＤＤＬから低位側電位ＶＳＳＬに遷移すると、その微分波形の立ち下がりによってゲートＰｉｎの電位は、しきい値ＶｔｈＰ以下となるのでＴＦＴ１２２がオンする一方、ゲートＮｉｎの電位は、しきい値ＶｔｈＮを下回るのでＴＦＴ１２４がオフする。このため、共通ドレインＣｄの電位は、Ｈレベルに相当する高位側電位ＶＤＤＨとなる。よって、ＴＦＴ１５２がオンする結果、ゲートＮｉｎの電位は、ＴＦＴ１３２、１３４によるオフセット電圧にかかわらず、低位側電位ＶＳＳＨに維持される。したがって、この後、低振幅の論理信号が長期間にわたって低位側電位ＶＳＳＬとなっても、ゲートＰｉｎの電位は、しきい値ＶｔｈＰを上回ることはない。
【００６３】
一方、ＴＦＴ１５６はオフであるので、ゲートＮｉｎの電位は、第１実施形態と同様に、入力された論理信号の微分波形に電圧Ｖｏｆｓ２をオフセットしたものとなる。
【００６４】
このため、第２実施形態に係るレベルシフタ１０２にあっては、同一の論理レベルが長期間にわたる場合であっても、ＴＦＴ１２２、１２４がともにオフすることがない。したがって、第２実施形態によれば、第１実施形態のように、入力する論理信号に制約を受けることがない。
【００６５】
ただし、実際には、第１又は第２のオフセット回路を構成している３個のトランジスタの抵抗比でオフセット電圧が決定されるので、簡略動作説明である図６よりも複雑な波形が出力されることには留意する必要がある。
【００６６】
＜第３実施形態＞
第２実施形態では、共通ドレインＣｄの電位に応じて、ゲートＰｉｎまたはＮｉｎの電位を、強制的に低位側電位ＶＳＳＨまたは高位側電位ＶＤＤＨとする構成であるため、すなわち、出力側のドレイン電位に応じて入力側のゲート電位を確定する構成であるため、例えば、電源投入直後のような初期状態にあっては、そもそも出力が確定しない、といった不都合が考えられる。
【００６７】
そこで、このような不都合を解消した第３実施形態について説明することにする。なお、この第３実施形態にあっては、ゲートＰｉｎ、Ｎｉｎの電位をＬレベルに相当する電位にリセットする第１の態様と、Ｈレベルに相当する電位にセットする第２の態様とが考えられるので、ここでは、まず第１の態様について説明することにする。
【００６８】
図７は、第３実施形態のうち、第１の態様に係るレベルシフタ１０４の構成を示す回路図である。この図において、第２実施形態（図５参照）と相違する点は、Ｎチャネル型ＴＦＴ１６１、１６５が追加的に設けられた点にある。
【００６９】
詳細には、ＴＦＴ１６１については、そのソースが、低位側電位ＶＳＳＨの供給線に接続され、そのドレインが、ＴＦＴ１３２、１３４のドレイン（ゲート）に接続される一方、ＴＦＴ１６５については、そのソースが、低位側電位ＶＳＳＨの供給線に接続され、そのドレインが、ＴＦＴ１３６、１３８のドレイン（ゲート）に接続されて、ＴＦＴ１６１、１６５のゲートには、リセット時において高位側電位ＶＤＤＨとなるリセットパルスＲｐが供給される構成となっている。
【００７０】
なお、これ以外の構成について第２実施形態と同一であるので、その説明を省略することにする。
【００７１】
図８は、このレベルシフタ１０４の動作を説明するため図であって、各部における電圧波形を示す図である。
【００７２】
電源投入直後にあって、入力端ＩＮに供給される論理信号の電位に変化が全くない場合、ゲートＰｉｎはオフセット電圧Ｖｏｆｓ１となり、ゲートＮｉｎはオフセット電圧Ｖｏｆｓ２となる状態に至る。この状態では、ＴＦＴ１２２、１２４がともにオフであるので、ドレインＣｄひいては出力端ＯＵＴの電位が確定しない。
【００７３】
ここで、リセットパルスＲｐが供給されて、その電位が高位側電位ＶＤＤＨになると、ＴＦＴ１６１、１６５がオンになるので、ゲートＰｉｎ、Ｎｉｎの電位は、強制的に低位側電位ＶＳＳＨにリセットされる。このため、ＴＦＴ１２２がオン、ＴＦＴ１２４がオフして、ドレインＣｄが高位側電位ＶＤＤＨに確定することになる。以降の動作については第２実施形態と同様である。
【００７４】
続いて、図９は、第３実施形態のうち第２の態様に係るレベルシフタ１０６の構成を示す回路図である。この図において、第２実施形態（図５参照）と相違する点は、Ｐチャネル型ＴＦＴ１６３、１６７が追加的に設けられた点にある。
【００７５】
詳細には、ＴＦＴ１６３については、そのソースが、高位側電位ＶＤＤＨの供給線に接続され、そのドレインが、ＴＦＴ１３２、１３４のドレイン（ゲート）に接続される一方、ＴＦＴ１６７については、そのソースが、高位側電位ＶＤＤＨの供給線に接続され、そのドレインが、ＴＦＴ１３６、１３８のドレイン（ゲート）に接続されて、ＴＦＴ１６３、１６７のゲートには、セット時において低位側電位ＶＳＳＨとなるセットパルスＳｐが供給される構成となっている。
【００７６】
なお、これ以外の構成について第２実施形態と同一であるので、その説明を省略することにする。
【００７７】
図１０は、このレベルシフタ１０６の動作を説明するため図であって、各部における電圧波形を示す図である。
【００７８】
電源投入直後にあって、入力端ＩＮに供給される論理信号の電位に変化が全くない場合、第１の態様と同様な理由によって、ＴＦＴ１２２、１２４がともにオフとなるので、ドレインＣｄひいては出力端ＯＵＴの電位が確定しない。
【００７９】
ここで、セットパルスＳｐが供給されて、その電位が低位側電位ＶＳＳＨになると、ＴＦＴ１６３、１６７がオンになるので、ゲートＰｉｎ、Ｎｉｎの電位は、強制的に高位側電位ＶＤＤＨにセットされる。このため、ＴＦＴ１２２がオフ、ＴＦＴ１２４がオンして、ドレインＣｄが低位側電位ＶＳＳＨに確定することになる。以降の動作については第２実施形態と同様である。
【００８０】
ただし、ここでも実際には、第１又は第２のオフセット回路を構成している３個のトランジスタと初期化のために設けられたトランジスタの抵抗比でオフセット電圧が決定されるので、簡略動作説明である図１０よりも複雑な波形が出力されることには留意する必要がある。
【００８１】
＜第４実施形態＞
以上のように、本発明によれば、簡易な構成で、高速動作が可能なレベルシフタが実現されることになるが、上記第１乃至第３実施形態に係るレベルシフタ１００、１０２、１０４、１０６においては、共通して次のような不都合がある。すなわち、ＴＦＴ１３２、１３４により構成される第１のオフセット回路及びＴＦＴ１３６、１３８により構成される第２のオフセット回路における電力消費の無駄が発生することである。これは、第１又は第２のオフセット回路では、ＴＦＴ１３２及び１３４間又はＴＦＴ１３６及び１３８間において、高位側電圧ＶＤＤＨ及び低位側電圧ＶＳＳＨ間の電位差が常にかかることで、ＴＦＴ１３２からＴＦＴ１３４へ又はＴＦＴ１３６からＴＦＴ１３８へという電流が微弱ながら流れてしまうことによる。
【００８２】
以下では、このような不具合を有効に解消し得る本発明の第４実施形態について、図１１を参照しながら説明する。ここに図１１は、第４実施形態に係るレベルシフタ１０８の構成を示す回路図である。なお、この図におけるレベルシフタ１０８は、上記第１実施形態に基づいており、第４実施形態は、この第１実施形態の変形形態として位置付けられる。
【００８３】
図１１においては、第２のオフセット回路を構成するＴＦＴ１３８のソースと、入力端ＩＮとを短絡する短絡線４０１が設けられている。これにより、第２のオフセット回路のＴＦＴ１３６及び１３８間に印加される電圧を低減させることができる。具体的には例えば、ＶＤＤＨ＝６〔Ｖ〕、ＶＤＤＬ＝３〔Ｖ〕、ＶＳＳＨ＝ＶＳＳＬ＝０〔Ｖ〕との仮定を置けば、第１実施形態では、動作中常にＶＤＤＨ−ＶＳＳＨ＝６〔Ｖ〕の電位差がかかっているのに比べて、第４実施形態では入力信号と同期してＶＤＤＨ−ＶＤＤＬ＝６〔Ｖ〕またはＶＤＤＨ−ＶＳＳＬ＝３〔Ｖ〕の２値をとることになる。電位差が小さくなっている期間があることによりＴＦＴ１３６及び１３８間を流れる電流値を削減する効果をもたらす。
【００８４】
また、オフセット電位が上昇することにより、Ｎチャネル型ＴＦＴ１２４のドライブ能力を改善する。よって第４実施形態におけるＴＦＴ１２４は、上記第１実施形態に比べて小型化することが可能である。これ以外の構成については第１実施形態と同一であるので、その説明を省略することとする。
【００８５】
なお、上述では、第２のオフセット回路を構成するＴＦＴ１３８のソースと入力端ＩＮとを短絡する形態について述べたが、本発明はこのような形態に限定されるものではない。  レベルシフトの電位関係に応じてオフセット回路に供給されている電位の一部を入力信号線から供給させる構成とすることで同様の効果を得ることができる。どの電位を入力信号に置き換えるかは設計事項である。
【００８６】
また、上述では、第２のオフセット回路中のＴＦＴ１３８に入力すべき信号として、入力信号そのままを用いていたが、本発明はこのような形態にも限定されない。つまり、本実施形態のような作用効果は、ＴＦＴ１３８又はＴＦＴ１３４と入力端ＩＮとを短絡するという手段のみによって実現されるものではない。より広く言えば、入力信号に同期した信号を発生させる電源を別途用意し、それをオフセット回路に供給されている電位の一部と置き換えることが可能である。
【００８７】
＜第５実施形態＞
以上のように、上述の第４実施形態によれば、第１又は第２のオフセット回路に入力信号を入力することによって、無駄な電力消費を回避することができるが、以下では、より効果的に略同様な作用効果を達成し得る構成について、これを本発明の第５実施形態として説明する。図１２は、第５実施形態に係るレベルシフタ１１０の構成を示す回路図である。なお、この図におけるレベルシフタ１１０は、上記第１実施形態に基づいており、第５実施形態は、この第１実施形態の変形形態として位置付けられる。
【００８８】
図１２においては、上記各実施形態において設けられていたコンデンサ１１２と、第１のオフセット回路とが省略されている。これ以外の構成については、第１実施形態と同一であるので、その説明を省略することとする。
【００８９】
次に、このような構成のレベルシフタ１１０の動作について説明する。図１３は、この動作を説明するための図であって、各部における電圧波形を示す図である。なお、第５実施形態は、上述したように第１実施形態に基づくものであるので、その動作は基本的に図２を参照して説明したのと殆ど同一である。したがって、以下では、重複する点についてはその図示及び説明を省略ないし簡略化し、第５実施形態において特徴的な部分についてのみ説明を加えることとする。
【００９０】
第５実施形態では、入力端ＩＮに、デューティ比５０％である低振幅の論理信号が供給されると、ゲートＰｉｎに表れる電圧波形は、当該論理信号そのままの波形を反映したものとして表れる。これは、コンデンサ１１２及び第１のオフセット回路が存在しないためである。一方、ゲートＮｉｎに表れる電圧波形は、上記第１実施形態と全く同様である。
【００９１】
そして、この場合、ゲートＰｉｎにおける電圧がしきい値電圧ＶｔｈＰを越える場合とは、すなわち入力信号の値がＶＤＤＬのときであり、このような場合であって、かつ、ゲートＮｉｎにおける電圧がしきい値電圧ＶｔｈＮ以上となれば、ＴＦＴ１２２がオフし、ＴＦＴ１２４がオンすることになる。他方、ゲートＰｉｎにおける電圧がしきい値電圧ＶｔｈＰ以下になる場合とは、すなわち入力信号の値がＶＳＳＬのときであり、このような場合であって、かつ、ゲートＮｉｎにおける電圧がしきい値電圧ＶｔｈＮを下回れば、ＴＦＴ１２２がオンし、ＴＦＴ１２４がオフすることになる。以下、後段のインバータ（ＴＦＴ１４２、１４４）及び出力端ＯＵＴにおける電位は、概ね図２を参照して説明したとおりである。
【００９２】
以上のように、第５実施形態では、第１のオフセット回路を省略した構成となっているため、そこで消費される電力というものを観念しようがない。つまり、第５実施形態では、上記第１実施形態に比べて、第１のオフセット回路を省略した分だけ、電力消費量の削減が可能となるのである。
【００９３】
なお、上述では、第１のオフセット回路を省略した構成となっていたが、本発明はこのような形態に限定されるものではなく、例えばこれとは逆に、図１４に示すように、第２のオフセット回路を省略した構成となるレベルシフタ１１０´としてもよい。このような形態によれば、第２のオフセット回路が存在しないことにより、そこで消費される電力というものを観念しようがなく、その省略分の電力消費を削減することが可能となり、これによって上述と略同様な作用効果が奏されることになる。
【００９４】
＜各実施形態の補足説明＞
まず、上記第４及び第５実施形態は、いずれも第１実施形態に係るレベルシフタ１００に基づく構成を採っていたが、本発明は、このような形態に限定されるものではない。すなわち、第１のオフセット回路又は第２のオフセット回路を構成するＴＦＴ１３４又は１３８のソースと入力端ＩＮを短絡させること（第４実施形態）や、第１オフセット回路又は第２オフセット回路の設置を省略すること（第５実施形態）等は、上述の図５（第２実施形態）、図７（第３実施形態の第１の態様）、図９（第３実施形態の第２の態様）に対しても、その適用が可能である。
【００９５】
また、本発明は、上記第４及び第５実施形態の特徴を併せもつ形態をその範囲内に収めることも勿論である。図１５においては、その一例として、第４実施形態のように第２のオフセット回路中のＴＦＴ１３８のソースと入力端ＩＮとを短絡する短絡線４０１を設けるとともに、第５実施形態のようにコンデンサ１１２及び第１のオフセット回路を省略した構成となるレベルシフタ２００を示している。なお、この図１５では、図５に示した第２実施形態がその基礎となっており、コンデンサ１５６が設けられて共通ドレインＣｄからのフィードバックがかけられる構成となっているため、第２実施形態の説明中述べたように、入力信号がＤＣ的な変動を見せる場合においても、安定した動作が可能となるという上記と略同様な作用効果が得られるようにもなっている。
【００９６】
このような形態によれば、まず、第２のオフセット回路において、ＴＦＴ１３６及びＴＦＴ１３８間に印加される電位差が従前よりも小さくなることにより、無駄な電力消費が回避される作用効果を得ることができる。また、これに併せて、第１のオフセット回路が存在しないことにより、該第１のオフセット回路における電力消費がそもそも生じ得ないという作用効果をも得ることができる。
【００９７】
結局、図１５のような構成では、上記第４及び第５実施形態で述べた双方の作用効果を同時に享受し得ることとなる。そして、このような最も好適な形態の一例となる図１５によれば、図１に示した第１実施形態等に比べて、その電力消費量を約１／６〜１／７にまで落とすことが可能であることを、本願発明者は確認した。
【００９８】
その他、各種の変形形態（例えば、第３実施形態と、第４又は第５実施形態との両特徴を併せもつ形態等）も当然に可能であるが、その点の図示及び説明については省略する。
【００９９】
なお、また、上述した実施形態にあっては、スイッチング素子としてＴＦＴを例にとって説明したが、本発明はこれに限られない。すなわち、スイッチング素子としては、バイポーラ型や、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、より広義にはＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型などのように種々のものが適用可能である。
【０１００】
＜電気光学装置の実施形態＞
上述したようなレベルシフタは、例えば、液晶装置等の電気光学装置の駆動回路に利用してもよい。以下では、当該電気光学装置について、図１６を参照しながら説明する。ここに図１６は、本実施形態に係る電気光学装置の概要構成を示す斜視図である。
【０１０１】
図１６において、電気光学装置は、マトリクス状に配列された画素電極９ａ、該画素電極９ａに接続されたＴＦＴ３０、該ＴＦＴ３０に接続された走査線３ａ及びデータ線６ａ等が形成されたＴＦＴアレイ基板１０を備えている。このうち画素電極９ａは、例えばＩＴＯ（インディウム・ティン・オキサイド）等の透明導電性材料等で形成されている。また、走査線３ａ及びデータ線６ａは、図に示すように、マトリクス状に配列された画素電極９ａ間の間隙を縫うように、格子状に形成されている。そして、走査線３ａは走査線駆動回路９３ａに接続され、データ線６ａもまたデータ線駆動回路９６ａに接続されている。走査線駆動回路９３ａは、走査線３ａに対して、例えば線順次に走査信号を供給し、データ線駆動回路９６ａは、データ線６ａに対して前記走査信号の供給タイミング等を計った上で、所定のタイミングで画像信号を供給するものである。
【０１０２】
他方、この電気光学装置には、ＴＦＴアレイ基板１０に対向配置されその全面に共通電極２１が形成された対向基板２０が備えられている。共通電極２１は、上述の画素電極９ａと同様に、ＩＴＯ等の透明導電性材料からなる。そして、ＴＦＴアレイ基板１０及び対向基板２０間には、電気光学物質の一例たる液晶層５０が挟持されている。
【０１０３】
このような電気光学装置においては、走査線３ａを通じた走査信号の供給により、ＴＦＴ３０のＯＮ・ＯＦＦを制御するとともに、該ＴＦＴ３０がＯＮとされている状態において、データ線６ａを通じて供給されてくる画像信号を画素電極９ａに印加することが可能である（アクティブマトリクス駆動）。このように画像信号が画素電極９ａに印加されると、当該画像信号に対応した所定の電位差が、該画素電極９ａと共通電極２１間に生じる（つまり、画素毎に所定の電位差が生じる）こととなり、これによって、前記液晶層５０中の液晶の配向状態の変化、それに起因する光透過率の変化が生じることとなるので、画像を表示することが可能となるのである。ここで、液晶に対する光の入射は、例えば、当該電気光学装置の内部に設けられた光源や、当該電気光学装置の外部に存在する蛍光灯等の光源等を考えることができる。なお、本実施形態においては、画素電極９ａ及び共通電極２１のいずれも、透明導電性材料からなるから、いわゆる「透過型」として使用可能である。
【０１０４】
そして、本実施形態に係る電気光学装置では特に、図１６に示すように、走査線駆動回路９３ａの一部として、レベルシフタ回路３００が備えられている。このレベルシフタ回路３００内には、走査線３ａの１本ずつに対応するように、上記第１乃至第５実施形態として説明したレベルシフタが複数設けられている。すなわち、レベルシフタ回路３００では、例えば図１に示すような一のシフトレジスタ１００のＯＵＴに一の走査線３ａが電気的に接続されており、別のシフトレジスタ１００のＯＵＴに別の走査線３ａが電気的に接続されている、というようになっている。
【０１０５】
なお、前記の走査線駆動回路９３ａ及びデータ線駆動回路９６ａは、ＴＦＴアレイ基板１０上に前記ＴＦＴ３０等の製造プロセスと同一の製造プロセスによって作り込んだ内蔵タイプとすることが可能である。あるいはまた、走査線駆動回路９３ａ及びデータ線駆動回路９６ａを、別途、パッケージとして構成し、これをＴＦＴアレイ基板１０上に搭載する外付けタイプとすることが可能である。いずれにしても、本発明の範囲内にあることに変わりはない。
【０１０６】
また、スイッチング素子として、上記のＴＦＴ３０に代えて、薄膜ダイオード（ＴＦＤ）を用いた電気光学装置も知られているが、本発明は、そのようなものも範囲内に収める。
【０１０７】
本発明は、上述した実施形態に限られるものではなく、請求の範囲及び明細書全体から読み取れる発明の要旨、あるいは思想に反しない範囲で適宜変更可能であり、そのような変更を伴うレベルシフタ及び電気光学装置もまた、本発明の技術的範囲に含まれるものである。
【０１０８】
【発明の効果】
以上説明したように本発明によれば、簡易な構成で、かつ、高速動作が可能なレベルシフタを実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るレベルシフタの構成を示す回路図である。
【図２】同レベルシフタの動作を説明するためのタイミングチャートである。
【図３】同レベルシフタの動作を説明するためのタイミングチャートである。
【図４】同レベルシフタにおいて発生する不都合を説明するためのタイミングチャートである。
【図５】本発明の第２実施形態に係るレベルシフタの構成を示す回路図である。
【図６】同レベルシフタの動作を説明するためのタイミングチャートである。
【図７】本発明の第３実施形態のうち、第１の態様に係るレベルシフタの構成を示す回路図である。
【図８】同レベルシフタの動作を説明するためのタイミングチャートである。
【図９】本発明の第３実施形態のうち、第２の態様に係るレベルシフタの構成を示す回路図である。
【図１０】同レベルシフタの動作を説明するためのタイミングチャートである。
【図１１】本発明の第４実施形態に係るレベルシフタの構成を示す回路図である。
【図１２】本発明の第５実施形態に係るレベルシフタの構成を示す回路図である。
【図１３】同レベルシフタの動作を説明するためのタイミングチャートである。
【図１４】本発明の第５実施形態に係り、図１２とは異なる態様となるレベルシフタの構成を示す回路図である。
【図１５】本発明の第２、第４及び第５実施形態を一斉に適用したレベルシフタの構成を示す回路図である。
【図１６】本発明の実施形態に係る電気光学装置の概要構成を示す斜視図である。
【符号の説明】
１００、１０２、１０４、１０６、１０８、１１０、１１０´、２００…レベルシフタ
１１２…コンデンサ（第１の容量）
１１４…コンデンサ（第２の容量）
１２２…ＴＦＴ（第１のスイッチング素子）
１２４…ＴＦＴ（第２のスイッチング素子）
１３２、１３２…ＴＦＴ（第１のオフセット回路）
１３６、１３８…ＴＦＴ（第２のオフセット回路）
１５２…ＴＦＴ
１５６…ＴＦＴ
１６１、１６３、１６５、１６７…ＴＦＴ（初期化回路）
４０１…短絡線
【図１】
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【図２】
0003596540.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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