(57)【特許請求の範囲】
【請求項１】
１フレーム中にデータ受信およびデータ送信を行うフレーム構成に基づいたデータ送信に際し、
前記送信バッファへの送信データの書き込み開始時期を通知するフレーム通知信号またはユニークワード検出信号を検出し、かつデータ送信の許可を通知する制御信号がリセットされている場合に前記データ受信の区間内に送信バッファへの送信データを書き込みを実施し、
前記送信バッファへの送信データの書き込み終了後に前記制御信号がセットされ前記データ受信の区間後に前記送信バッファからのデータ送信が実施された場合に前記データ送信の区間の終了時にリセットする
データ送信制御方法。
【請求項２】
１フレームのフレーム長が可変となるフレーム構成のデータ送信を制御する請求項１に記載のデータ送信制御方法。
【請求項３】
１フレーム中にデータ受信およびデータ送信を行うフレーム構成に基づいたデータ送信を行うデータ送信制御装置であって、
送信データを格納するための送信バッファと、
前記送信バッファからデータ送信を行うための送信装置と、
前記送信装置より送信データを送信するための送信タイミング信号を制御する送信タイミング信号発生装置と、
前記送信タイミング信号発生装置へ供給するタイミング信号かつ１フレームと１フレームの区切りを通知するフレーム通知信号を発生するタイミング信号発生装置と、
送信データの送信バッファへの書き込みおよび送信装置のデータ送信制御を行う送信許可制御装置と、
前記送信バッファへの送信データの書き込み開始時期を通知するフレーム通知信号またはユニークワード検出信号を検出し、かつデータ送信の許可を通知する制御信号がリセットされている場合に前記データ受信の区間内に送信バッファへの送信データを書き込みを実施し、前記送信バッファへの送信データの書き込み終了後に前記制御信号がセットされ前記データ受信の区間後に前記送信バッファからのデータ送信が実施された場合に前記データ送信の区間の終了時にリセットするように前記送信バッファと前記送信許可制御装置を制御する制御手段と
を設けたデータ送信制御装置。
【請求項４】
請求項１に記載のデータ送信制御方法を実現するプログラムを記憶した記憶手段を具備した請求項３に記載のデータ送信制御装置。
【請求項５】
前記記憶手段を、半導体メモリ、または磁気記憶装置、または光記憶装置、または光磁気記憶装置の何れかとした請求項４に記載のデータ送信制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、移動体通信システムの時分割多元接続方式（ＴＤＭＡ：Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）に基づいたデータ通信を行う際のデータ通信制御に関し、特に、データ送信制御方法およびデータ送信制御装置に関するものである。
【０００２】
【従来の技術】
従来、この種の方法として、例えば特開平１０−３２２７６５号公報「ＴＤＭＡ送信タイミング設定方式」がある。これは、移動体通信システムの時分割多元接続方式における子機の送信タイミングを調整し、送信タイミングを子機と基地局間の距離が１／２フレーム隔たったタイムスロットに合うように制御する方式である。
【０００３】
上記従来の方式では、携帯電話などの移動体通信システムの時分割多元接続方式において、１フレーム中におけるデータ送信割り付け位置が、あらかじめ決められた位置で割り付けられることが原則である。しかし、ＡＲＩＢ    ＳＴＤ−Ｔ５５の標準規格で用いられている移動体通信システムの時分割多元接続方式においては、１フレーム中におけるデータ送信割り付け位置がフレーム毎に可変となる。
【０００４】
図６は上側にフレーム構成を、下側に送信バッファへの書き込みのタイミングを示している。１フレーム中におけるデータ送信割り付け位置が（ｔ２−ｔ３）区間の場合は、送信データ書き込みタイミングが１／２フレームの（Ｔａ−Ｔｂ）区間となり、データ送信タイミングｔ２までに送信バッファへ書き込み可能である。
【０００５】
【発明が解決しようとする課題】
しかしながら、１フレーム中におけるデータ送信割り付け位置が（ｔ５−ｔ６）区間の場合は、送信データ書き込みタイミングが１／２フレームの（Ｔｃ−Ｔｄ）区間のためデータ送信中に送信バッファへ書き込むこととなり、送信データを破壊してしまい、送信データが正しく送信されないという問題がある。
【０００６】
また、他の従来方法として、送信バッファを２面以上有することでデータ送信中でない送信バッファへ送信データを書き込むことで、送信データの破壊を防ぐことができるが、送信バッファの増加に伴い回路規模も増大するという問題がある。
【０００７】
本発明は上記従来の問題点を解決するもので、１フレーム中におけるデータ送信割り付け位置がフレーム毎に可変となるフレーム構成で、送信バッファが１面のみの場合においても、送信データを破壊すること無く、データ送信を行うことができる方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載のデータ送信制御方法は、１フレーム中にデータ受信およびデータ送信を行うフレーム構成に基づいたデータ送信に際し、前記送信バッファへの送信データの書き込み開始時期を通知するフレーム通知信号またはユニークワード検出信号を検出し、かつデータ送信の許可を通知する制御信号がリセットされている場合に前記データ受信の区間内に送信バッファへの送信データを書き込みを実施し、前記送信バッファへの送信データの書き込み終了後に前記制御信号がセットされ前記データ受信の区間後に前記送信バッファからのデータ送信が実施された場合に前記データ送信の区間の終了時にリセットすることを特徴とする。
【０００９】
本発明の請求項２記載のデータ送信制御方法は、請求項１において、１フレームのフレーム長が可変となるフレーム構成のデータ送信を制御することを特徴とする。
【００１０】
本発明の請求項３記載のデータ送信制御装置は、１フレーム中にデータ受信およびデータ送信を行うフレーム構成に基づいたデータ送信を行うデータ送信制御装置であって、送信データを格納するための送信バッファと、前記送信バッファからデータ送信を行うための送信装置と、前記送信装置より送信データを送信するための送信タイミング信号を制御する送信タイミング信号発生装置と、前記送信タイミング信号発生装置へ供給するタイミング信号かつ１フレームと１フレームの区切りを通知するフレーム通知信号を発生するタイミング信号発生装置と、送信データの送信バッファへの書き込みおよび送信装置のデータ送信制御を行う送信許可制御装置と、前記送信バッファへの送信データの書き込み開始時期を通知するフレーム通知信号またはユニークワード検出信号を検出し、かつデータ送信の許可を通知する制御信号がリセットされている場合に前記データ受信の区間内に送信バッファへの送信データを書き込みを実施し、前記送信バッファへの送信データの書き込み終了後に前記制御信号がセットされ前記データ受信の区間後に前記送信バッファからのデータ送信が実施された場合に前記データ送信の区間の終了時にリセットするように前記送信バッファと前記送信許可制御装置を制御する制御手段とを設けたことを特徴とする。
【００１１】
本発明の請求項４記載のデータ送信制御装置は、請求項３において、前記請求項１に記載のデータ送信制御方法を実現するプログラムを記憶した記憶手段を具備したことを特徴とする。
【００１２】
本発明の請求項５記載のデータ送信制御装置は、請求項４において、前記記憶手段を、半導体メモリ、または磁気記憶装置、または光記憶装置、または光磁気記憶装置の何れかとしたことを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図１〜図５に基づいて説明する。
【００１４】
図１は本発明のデータ送信制御装置を示す。
【００１５】
１０１は送信データ（以下、ＴＸＤＡＴＡ）を格納するための送信バッファ、１０２は送信バッファ１０１からＴＸＤＡＴＡをデータ送信するための送信装置、１０３は送信装置１０２よりＴＸＤＡＴＡを送信するための送信タイミング信号（以下、ＴＸＳＩＧ）を制御する送信タイミング信号発生装置、１０４はタイミング信号発生装置で、送信タイミング信号発生装置１０３へ供給するタイミング信号（以下、ＴＩＭＥＳＩＧ）および１フレームと１フレームの区切りを通知する通知信号（例えば、１フレームの総ビットカウント数をカウントするビットカウンタにより、１フレーム分のビットカウントが終了すると１フレームの完了を通知するフレーム完了通知信号、または１フレームの先頭の受信データを受信したことを通知するユニークワード検出信号）を発生する。１０５は送信許可制御装置で、ＴＸＤＡＴＡの送信バッファ１０１への書き込み制御信号（以下、ＣＴＬＳＩＧ）によりセットまたはリセットされる。
【００１６】
なお、ＴＸＤＡＴＡ１、ＴＸＤＡＴＡ２、ＴＸＤＡＴＡ３はＴＸＤＡＴＡの伝達経路、ＴＸＣＴＬは送信許可制御装置１０５がセットされれば、ＨレベルとなりリセットされればＬレベルとなるデータ送信許可信号である。
【００１７】
前記送信バッファ１０１と前記送信許可制御装置１０５を制御する制御手段２００は、マイクロプロセッサ１０６とデータ送信制御方法を実現する処理工程をプログラム化したプログラムを記憶する半導体記憶メモリ１０７とで構成されており、ＡＢＵＳはアドレスバス、ＤＢＵＳはデータバス、ＣＳはチップセレクト信号、ＲＥはリードイネーブル信号の構成となっている。
【００１８】
図２と図３は、図１のデータ送信制御装置によるＴＸＤＡＴＡ書き込みタイミングチャートである。
【００１９】
タイミング信号発生装置１０４は、１フレームと１フレームの区切りの通知信号として、１フレームの完了を通知するフレーム完了通知信号（以下、ＦＲＭＥＮＤ）を発生させる。
【００２０】
なお、ここでは、１フレームと１フレームの区切りの通知信号としてＦＲＭＥＮＤを用いているが、例えば、ユニークワード検出信号を用いても、同様に本発明の効果が得られる。
【００２１】
ＦＲＭＥＮＤは図２のＴａのタイミングで発生し、送信バッファ１０１へＴＸＤＡＴＡの書き込みを（Ｔｂ−Ｔｃ）区間で行う。（Ｔｂ−Ｔｃ）区間はデータ受信区間である（ｔ０−ｔ１）区間内で完了するものとする。そして、ＴＸＤＡＴＡの書き込み後のＴｃのタイミングでＴＸＣＴＬをセットする。
【００２２】
その後、データ送信区間である（ｔ１−ｔ２）区間において、（Ｔｂ−Ｔｃ）区間で送信バッファ１０１へ書き込んだＴＸＤＡＴＡを送信装置１０２から送信し、データ送信区間終了時点のｔ２のタイミングでＴＸＣＴＬをリセットする。
【００２３】
同様に、Ｔｄのタイミングで発生したＦＲＭＥＮＤにより、次のＴＸＤＡＴＡを（Ｔｅ−Ｔｆ）区間で送信バッファ１０１へ書き込む。（Ｔｅ−Ｔｆ）区間はデータ受信区間である（ｔ３−ｔ４）区間内で完了するものとする。そして、ＴＸＤＡＴＡの書き込み後のＴｆのタイミングでＴＸＣＴＬをセットする。その後、データ送信区間である（ｔ４−ｔ５）区間において、（Ｔｅ−Ｔｆ）区間で送信バッファ１０１へ書き込んだＴＸＤＡＴＡを送信装置１０２から送信し、データ送信区間終了時点のｔ５のタイミングでＴＸＣＴＬをリセットする。
【００２４】
その結果、データ送信区間である（ｔ１−ｔ２）区間および（ｔ４−ｔ５）区間において、ＴＸＤＡＴＡの書き込みが発生しなくなるため、送信バッファ１０１へ書き込んだＴＸＤＡＴＡを破壊することなく、割り付けられた送信スロットにて送信装置１０２からデータ送信することが可能となる。
【００２５】
次に、図３のタイミングチャートを参照して動作を説明する。
【００２６】
図３において、Ｔａのタイミングで発生したＦＲＭＥＮＤにより、ＴＸＤＡＴＡを（Ｔｂ−Ｔｃ）区間で送信バッファ１０１へ書き込む。（Ｔｂ−Ｔｃ）区間はデータ受信区間である（ｔ０−ｔ１）区間内で完了するものとする。そして、ＴＸＤＡＴＡの書き込み後、ＴｃのタイミングでＴＸＣＴＬをセットする。しかし、ｔ０からｔ２の１フレーム区間にデータ送信割り付けがないため、（Ｔｂ−Ｔｃ）区間で書き込んだＴＸＤＡＴＡは次フレーム以降にデータ送信が割り付けられるまで保持する。次に、Ｔｄのタイミングで発生したＦＲＭＥＮＤでは、ＴＸＣＴＬがセットされているため、次のＴＸＤＡＴＡを送信バッファ１０１へ書き込まない。そして、データ送信区間であるｔ３−ｔ４区間において、（Ｔｂ−Ｔｃ）区間で書き込んだＴＸＤＡＴＡを送信し、データ送信終了時点のｔ４のタイミングでＴＸＣＴＬをリセットする。
【００２７】
その結果、（Ｔｂ−Ｔｃ）区間で書き込んだＴＸＤＡＴＡを破壊することなく、割り付けられた送信スロットにて送信装置１０２からデータ送信することが可能となる。
【００２８】
なお、１フレームのフレーム長が可変となるフレーム構成においても、同様に本発明の効果が得られる。
【００２９】
マイクロプロセッサ１０６の構成を図４と図５に基づいて詳しく説明する。
【００３０】
図４と図５はデータ送信制御方法を実現する処理工程を示したフローチャート図である。
【００３１】
図２に示したタイミングＴａで発生したＦＲＭＥＮＤにより、マイクロプロセッサ１０６が半導体記憶メモリ１０７からデータ送信制御方法を実現する処理工程をプログラム化したプログラムを読み出し、ＴＸＣＴＬがリセットされているかどうかを判定する（図４の処理工程４０１）。
【００３２】
もし、ＴＸＣＴＬがリセットされていれば、（Ｔｂ−Ｔｃ）区間でＴＸＤＡＴＡを送信バッファ１０１へ書き込み（図４の処理工程４０２）、書き込み完了のＴｃのタイミングでＴＸＣＴＬをセットする（図４の処理工程４０３）。
【００３３】
次に、送信スロット割り付けがあるかどうかを判定する（図５の処理工程５０１）。もし、送信スロット割り付けがあれば、次処理工程にてデータ送信の完了を待つ（図５の処理工程５０２）。
【００３４】
処理工程５０２にてデータ送信完了時点のｔ２のタイミングで、ＴＸＣＴＬをリセットする（図５の処理工程５０３）。
【００３５】
同様に、Ｔｄのタイミングで発生したＦＲＭＥＮＤにより、マイクロプロセッサ１０６が半導体記憶メモリ１０７からデータ送信制御方法を実現する処理工程をプログラム化したプログラムを読み出し、ＴＸＣＴＬがリセットされているかどうかを判定する（図４の処理工程４０１）。
【００３６】
もし、ＴＸＣＴＬがリセットされていれば、（Ｔｅ−Ｔｆ）区間でＴＸＤＡＴＡを送信バッファ１０１へ書き込み（図４の処理工程４０２）、書き込み完了のＴｆのタイミングでＴＸＣＴＬをセットする（図４の処理工程４０３）。
【００３７】
次に、送信スロット割り付けがあるかどうかを判定する（図５の処理工程５０１）。もし、送信スロット割り付けがあれば、次処理工程にてデータ送信の完了を待つ（図５の処理工程５０２）。
【００３８】
処理工程５０２にてデータ送信完了時点のｔ５のタイミングで、ＴＸＣＴＬをリセットする（図５の処理工程５０３）。
【００３９】
その結果、データ送信区間である（ｔ１−ｔ２）区間および（ｔ４−ｔ５）区間において、ＴＸＤＡＴＡの書き込みが発生しなくなるため、送信バッファ１０１へ書き込んだＴＸＤＡＴＡを破壊することなく、割り付けられた送信スロットにて送信装置１０２からデータ送信することが可能となる。
【００４０】
また、図３において、Ｔａのタイミングで発生したＦＲＭＥＮＤにより、マイクロプロセッサ１０６が半導体記憶メモリ１０７からデータ送信制御方法を実現する処理工程をプログラム化したプログラムを読み出し、ＴＸＣＴＬがリセットされているかどうかを判定する（図４の処理工程４０１）。
【００４１】
もし、ＴＸＣＴＬがリセットされていれば、（Ｔｂ−Ｔｃ）区間でＴＸＤＡＴＡを送信バッファ１０１へ書き込み（図４の処理工程４０２）、書き込み完了のＴｃのタイミングでＴＸＣＴＬをセットする（図４の処理工程４０３）。
【００４２】
次に、送信スロット割り付けがあるかどうかを判定する（図５の処理工程５０１）。しかし、（ｔ０−ｔ２）の１フレーム区間にデータ送信割り付けがないため、ＴＸＣＴＬはリセットせず、（Ｔｂ−Ｔｃ）区間で書き込んだＴＸＤＡＴＡは次フレーム以降にデータ送信が割り付けられるまで保持する。
【００４３】
次に、Ｔｄのタイミングで発生したＦＲＭＥＮＤでは、ＴＸＣＴＬがリセットされていないため、ＴＸＤＡＴＡを送信バッファ１０１へ書き込まない。そして、送信スロット割り付けがあるかどうかの判定後（図５の処理工程５０１）、データ送信区間である（ｔ３−ｔ４）区間でデータ送信が行われ、データ送信終了時点のｔ４のタイミングを待ち合わせ（図５の処理工程５０２）、ＴＸＣＴＬをリセットする（図５の処理工程５０３）。
【００４４】
その結果、（Ｔｂ−Ｔｃ）区間で書き込んだＴＸＤＡＴＡを破壊することなく、割り付けられた送信スロットにて送信装置１０２からデータ送信することが可能となる。
【００４５】
以上の処理工程を行うことにより、データ受信区間中あるいはデータ送信区間外にＴＸＤＡＴＡを送信バッファ１０１へ書き込むように制御することにより、ＴＸＤＡＴＡを破壊することなく、割り付けられた送信スロットにて送信装置１０２からデータ送信することが可能となる。
【００４６】
なお、この実施の形態では、データ送信制御方法を実現する処理工程をプログラム化したプログラムを記憶する記憶手段に半導体記憶メモリ１０７を用いているが、記憶手段としては、磁気記憶装置、あるいは光記憶装置、あるいは光磁気記憶装置を用いても、同様に本発明の効果が得られる。
【００４７】
【発明の効果】
以上のように本発明によると、１フレーム中にデータ受信およびデータ送信を行うフレーム構成に基づいたデータ送信において、送信データを送信バッファへ書き込むタイミングをデータ受信区間中あるいはデータ送信区間外に制御することで、送信データの破壊を避けることができる。よって、１フレーム中におけるデータ送信割り付け位置がフレーム毎に可変となるフレーム構成で、送信バッファが１面のみの場合においても、データ送信割り付け位置でデータ送信を行うことができることに大きな効果をもたらす。
【図面の簡単な説明】
【図１】本発明の実施の形態のデータ送信制御装置におけるブロック構成図
【図２】同実施の形態のデータ送信制御装置におけるデータ送信のタイミングチャート図
【図３】同実施の形態のデータ送信制御装置におけるデータ送信のタイミングチャート図
【図４】同実施の形態のデータ送信制御方法を実現する処理工程を示したフローチャート図
【図５】同実施の形態２のデータ送信制御方法を実現する処理工程を示したフローチャート図
【図６】従来例のタイミングチャート図
【符号の説明】
１０１    送信バッファ
１０２    送信装置
１０３    送信タイミング信号発生装置
１０４    タイミング信号発生装置
１０５    送信許可制御装置
１０６    マイクロプロセッサ
１０７    半導体記憶メモリ
２００    制御手段
【図１】
0003599625.tif 000002
【図２】
0003599625.tif 000003
【図３】
0003599625.tif 000004
【図４】
0003599625.tif 000005
【図５】
0003599625.tif 000006
【図６】
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