(57)【特許請求の範囲】
【請求項１】
Ｎ（３以上の整数）段のＤ型フリップフロップ回路を縦続接続してなり、入力されるクロック信号に従いデータを循環的にシフトさせて上記クロック信号の１／（２Ｎ−１）分周を行う分周回路において、
１段目の上記Ｄ型フリップフロップ回路は、Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力を入力データとする第１の回路と、Ｎ段目の上記Ｄ型フリップフロップ回路の出力を入力データとする第２の回路と、Ｎ段目の上記Ｄ型フリップフロップ回路の出力の論理レベルに応じて上記第１の回路または第２の回路のうちの一方に定電流源から電流を供給する第３の回路とを有することを特徴とする分周回路。
【請求項２】
Ｎ段目のＤ型フリップフロップ回路の出力の切替え時においては、Ｎ段目またはＮ−１段目の出力のいずれが選択されても１段目のＤ型フリップフロップ回路の入力には同じ論理レベルのデータが供給されることを特徴とする請求項１記載の分周回路。
【請求項３】
Ｎ（３以上の整数）段のＤ型フリップフロップ回路を縦続接続してなり、入力されるクロック信号に従いデータを循環的にシフトさせて上記クロック信号の１／（２Ｎ−１）分周を行う分周回路において、
１段目のＤ型フリップフロップ回路は、Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力に応じた出力を発する第１の差動回路と、Ｎ段目の上記Ｄ型フリップフロップ回路の出力に応じた出力を発生する第２の差動回路と、Ｎ段目の上記Ｄ型フリップフロップ回路の出力に応じて上記第１の差動回路および第２の差動回路に互いに相補的な電流を供給する第３の差動回路とを備え、上記第１の差動回路および第２の差動回路のそれぞれの入力と同じ論理レベルとなる出力同士を結合し、かつ上記各入力を反転した論理レベルとなる出力同士を結合して相補的な入力データとする第１の入力部を有することを特徴とする分周回路。
【請求項４】
上記１段目のＤ型フリップフロップ回路は第１のマスター回路、第１のスレーブ回路からなるマスタースレーブ型のものであり、上記第１のマスター回路は、上記第１の入力部と、この第１の入力部の入力データを保持するとともに出力する第４の差動回路からなる第１の出力部とからなり、上記第１のスレーブ回路は上記第１のマスター回路からの出力を入力する第５の差動回路からなる第２の入力部と、この第２の入力部の入力データを保持するとともに次段の上記Ｄ型フリップフロップ回路に出力する第６の差動回路からなる第２の出力部とからなり、上記２段目以降のＤ型フリップフロップ回路は、第２のマスター回路、第２のスレーブ回路からなるマスタースレーブ型のものであり、上記第２のマスター回路は、前段からの出力を入力する第７の差動回路からなる第３の入力部と、この第３の入力部の入力データを保持するとともに出力する第８の差動回路からなる第３の出力部とからなり、上記第２のスレーブ回路は、上記第２のマスター回路からの出力を入力する第９の差動回路からなる第４の入力部と、この第４の入力部の入力データを保持するとともに後段の上記Ｄ型フリップフロップ回路に出力する第１０の差動回路からなる第４の出力部とからなり、上記第１の入力部および上記第２の入力部においては第１のクロック信号によって制御されてそれぞれ上記第１の差動回路または上記第２の差動回路、第５の差動回路に交互に電流を供給し、上記第１の出力部および第２の出力部においては第２のクロック信号によって制御されてそれぞれの第４の差動回路、第６の差動回路に交互に電流を供給するものであり、上記第３の入力部および第４の入力部においては第１のクロック信号によって制御されてそれぞれ第１の差動回路または第２の差動回路、第５の差動回路への電流供給に同期して電流をそれぞれ第７の差動回路、第９の差動回路に供給し、上記第３の出力部および第４の出力部においては第２のクロック信号によって制御されてそれぞれ第４の差動回路、第６の差動回路への電流供給に同期してそれぞれ第８の差動回路、第１０の差動回路に電流を供給するものであり、上記第１のクロック信号は上記第２のクロック信号に対して所定の遅延を有することを特徴とする請求項３記載の分周回路。
【発明の詳細な説明】
【０００１】
【発明の技術分野】
本発明は分周回路に関するものである。
【０００２】
【従来の技術】
現在、ＰＬＬ周波数シンセサイザ技術においては、より高い周波数動作能力を有するデュアルモジュラスプリスケーラが望まれている。従来のデュアルモジュラスプリスケーラとしては、例えば、図２２に示すように、高速動作可能かつ分周比可変な分周回路Ｘ１と、分周回路Ｘ１の出力を受ける低速動作の分周比拡張回路Ｘ２と、分周比制御用のモジュラス制御回路Ｘ３とからなるものがある。
【０００３】
分周回路Ｘ１はＤ型フリップフロップ回路ｆ１〜ｆ３からなる。各Ｄ型フリップフロップ回路の出力端子をＱとし、出力端子Ｑの出力に対して論理レベルを反転した反転出力を発する出力端子をＱバーとし、データ入力用の入力端子をＤとして示す。これらは、共通のクロック信号により動作し、各Ｄ型フリップフロップ回路のクロック端子をＣ、また、ここで、便宜上、各Ｄ型フリップフロップ回路のクロック端子、入力端子を１つとして示したが、これらクロック端子Ｃ、入力端子Ｄに入力されるそれぞれの信号に対して論理レベルを反転した信号をも用いてあり、以降必要に応じ、これらを入力する端子をそれぞれクロック端子Ｃバー、入力端子Ｄバーとして示す。また、これ以降に述べるいずれの各Ｄ型フリップフロップ回路においても同様の端子については同じ符号で示す。これら、Ｄ型フリップフロップ回路ｆ１〜ｆ３を縦続接続してあるとともに、２段目のＤ型フリップフロップ回路ｆ２の出力と３段目のＤ型フリップフロップ回路ｆ３の出力とをＯＲゲートｏｒ１を介して１段目のＤ型フリップフロップ回路ｆ１の入力データとし、この１段目のＤ型フリップフロップ回路ｆ１の出力を分周比拡張回路Ｘ２に出力してある。これによってｎクロック目のＤ型フリップフロップ回路ｆ１〜ｆ３の出力をそれぞれｑ１ｎ、ｑ２ｎ、ｑ３ｎとすれば、この分周回路Ｘ１は次式のように動作する。
【０００４】
【数１】
0003572908.tif 000002
【０００５】
すなわち、各Ｄ型フリップフロップ回路ｆ１〜ｆ３の出力は、１クロック毎に順次、以下のようになる。
【０００６】
【数２】
0003572908.tif 000003
【０００７】
これ以降同様の動作を繰り返すことによって１／５分周が行われるのである。
【０００８】
また、分周回路Ｘ１において１／４分周を行う際にはモジュラス制御回路Ｘ３の出力によって３段目のＤ型フリップフロップ回路ｆ３をリセット状態とする。これによって、Ｄ型フリップフロップ回路ｆ１〜ｆ３の出力は、１クロック毎に順次、以下のようになる。
【０００９】
【数３】
0003572908.tif 000004
【００１０】
これ以降同様の動作を繰り返すことによって１／４分周が行われるのである。
【００１１】
さて、Ｄ型フリップフロップ回路ｆ１の具体的な構成は図２３に示すようなものである。これはマスタースレーブ型のＤ型フリップフロップ回路であり、マスター回路Ｙ１は、データ入力部としての差動回路Ｙ２と、データ保持及び出力する出力部としての差動回路Ｙ３と、差動回路Ｙ２、Ｙ３とに交互に定電流回路Ｙ４からの電流を供給するスイッチング回路Ｙ５とからなる。
【００１２】
差動回路Ｙ２はエミッタを共通に接続し、それぞれのベースに互いに反転信号となるデータを受け、それぞれのコレクタを出力としたバイポーラトランジスタｔｒ１、ｔｒ２からなる。（以下、便宜上バイポーラトランジスタを単にトランジスタと言う。）なお、これらのトランジスタｔｒ１、ｔｒ２のコレクタは抵抗ｒ１、ｒ２を介して電源端子ＶＣＣに接続されている。ここで、差動回路Ｙ２は入力端子Ｄ、Ｄバーを介して互いに反転信号となる入力データを受けるものとする。差動回路Ｙ３はエミッタを共通に接続し、互いのベースとコレクタとをたすき掛けに接続したトランジスタｔｒ３、ｔｒ４からなる。なお、差動回路Ｙ３のトランジスタｔｒ３、ｑ４のコレクタはそれぞれ差動回路Ｙ２のトランジスタｔｒ１、ｔｒ２のコレクタに接続され、差動回路Ｙ２から出力を受け、これを保持する。定電流回路Ｙ４は電流値設定端子ＶＣＳからの信号をベース荷受け、エミッタを電源端子ＧＮＤに接続したトランジスタｔｒ５からなる。スイッチング回路Ｙ５はそれぞれのコレクタをそれぞれ差動回路Ｙ２、Ｙ３のエミッタ接続点Ｃｅ１、Ｃｅ２に接続し、それぞれのエミッタを定電流回路Ｙ４に接続した一対のトランジスタｔｒ６、ｔｒ７からなる。トランジスタｔｒ６、ｔｒ７のベースはそれぞれクロック端子Ｃ、Ｃバーを介して互いに反転信号となるクロック信号を受け、交互にオンとなり、それぞれ差動回路Ｙ２、Ｙ３に電流を供給する。
【００１３】
スレーブ回路Ｙ６もマスター回路Ｙ１と同様の構成となっている。スレーブ回路Ｙ６におけるデータ入力部としての差動回路Ｙ７のトランジスタｔｒ８、ｔｒ９のベースはそれぞれマスター回路Ｙ１の差動回路Ｙ３のトランジスタｔｒ３、ｔｒ４のコレクタと接続され、差動回路Ｙ３に保持された出力データを受ける。スレーブ回路Ｙ６においては出力部としての差動回路Ｙ８のトランジスタｔｒ１０、ｔｒ１１のコレクタを出力端子Ｑ、Ｑバーと接続してある。また、定電流回路Ｙ９のトランジスタｔｒ１２のベースは定電流回路Ｙ４のトランジスタｔｒ５のベースと共通の電流値設定端子ＶＣＳに接続されている。これにより、マスター回路Ｙ１、スレーブ回路Ｙ６のそれぞれの差動回路にはほぼ同じ値の電流が供給される。スイッチング回路Ｙ１０はそれぞれのコレクタをそれぞれ差動回路Ｙ７、Ｙ８のエミッタ接続点Ｃｅ３、Ｃｅ４に接続し、それぞれのエミッタを定電流回路Ｙ９のトランジスタｔｒ１２のコレクタに共通に接続したトランジスタｔｒ１３、ｔｒ１４からなる。トランジスタｔｒ１３、ｔｒ１４のベースはそれぞれクロック端子Ｃバー、Ｃを介してクロック信号を受け、交互にオンとなり、それぞれ差動回路Ｙ７、Ｙ８に電流を供給する。
【００１４】
以上のように構成される図２３に示したＤフリップフロップ回路では、クロック端子Ｃのクロック信号の“１”に応答し、差動回路Ｙ２は入力端子Ｄ、入力端子Ｄバーからの入力データを書き込み、これと同時に差動回路Ｙ８は差動回路Ｙ７の出力データを保持する。続いてクロック端子Ｃのクロック信号の反転信号であるクロック端子Ｃバーのクロック信号の“１”に応答し、差動回路Ｙ３は差動回路Ｙ３の出力データを保持し、これと同時に差動回路Ｙ７は差動回路Ｙ３の出力データを書き込む。
【００１５】
ここでのスイッチング回路Ｙ５、Ｙ１０の動作は次のようなものである。トランジスタｔｒ６、ｔｒ１４のオン、オフのタイミングは同時となり、トランジスタｔｒ７、ｔｒ１３のオン、オフのタイミングも同時となる。また、トランジスタｔｒ６、ｔｒ１４がオンの時はトランジスタｔｒ７、ｔｒ１３はオフであり（逆も同様）、オン、オフの切り替えは同時に行われる。
【００１６】
なお、ここでのオン、オフという表現は、後述する実施例中においても同様であるが、より高周波になるにつれて明確に分けられなくなるが、例えばトランジスタｔｒ６、ｔｒ７が同時にオンしていても「トランジスタｔｒ６はトランジスタｔｒ７に比べて強くオンしている」状態では「トランジスタｔｒ６はオンでトランジスタｔｒ７はオフしている」という表現をとることとしている。
【００１７】
また、ＯＲゲートｏｒ１を図２４に示すようなワイアードＯＲ回路で構成したものもある。ワイアードＯＲ回路は、差動回路Ｙ２の一方のトランジスタｔｒ１のベースに直接端子Ｄｉｎ１を接続し、このトランジスタｔｒ１に並列にトランジスタｔｒ１５を接続し、このトランジスタｔｒ１５のベースに直接端子Ｄｉｎ２を接続し、差動回路Ｙ２の他方のトランジスタｔｒ２のベースにはリファレンス電位印加用の端子ＶＢＢを接続してなる。
【００１８】
【発明が解決しようとする課題】
このようなＤ型フリップフロップ回路を縦続接続してなる分周回路においては、各Ｄ型フリップフロップ回路間のゲートのディレイ時間はクロックの１周期以内になければ、誤動作してしまう。分周回路Ｘ１では１／５分周を行うために２段目及び３段目のＤ型フリップフロップ回路ｆ２、ｆ３の出力をＯＲゲート介して１段目のＤ型フリップフロップ回路ｆ１に入力しており、このＯＲゲートによるディレイが動作周波数の高速化を妨げていた。
【００１９】
また、このＯＲゲートを図２４に示すようなワイアードＯＲ回路で構成した場合、片側にリファレンス電位を与えなければならないため、入力側はシングルエンドになってしまう。その分、入力信号の振幅としては、差動入力の場合の２倍（またはそれ以上）の適切な振幅値の入力信号を与える必要があり、前段のＤ型フリップフロップ回路の出力部で相応な振幅値までスイングさせる必要が生じ、結果的にディレイが生じることと等価である。
【００２０】
また、図２３に示すＤ型フリップフロップ回路自体、その構造上プロパゲーションディレイタイムを補う動作ができず、高周波動作を進めることを難しくしていた。
【００２１】
すなわち、例えば、トランジスタｔｒ７がオンとなって差動回路Ｙ３に保持されていた古いデータを、トランジスタｔｒ６がオンとなって新しい（反転した）入力データで書き換える場合、トランジスタｔｒ７がオフとなると同時にトランジスタｔｒ６がオンとなっても、プロパゲーションタイムがあるため、差動回路Ｙ３は少しの間古いデータを保持し続ける。このため、新しい入力データはこの古いデータを反転させるだけの余分な負荷を負うこととなる。仮に古いデータが無い状態で書き込むのであれば、データを反転させる必要が無いためデータを書き込む負荷だけですみ、より少ない時間でデータ書込が可能であるが、実際はこの余分な負荷のためにデータ書込に時間を要し、動作周波数が上がるにつれて書込動作がクロック信号に追随できなくなってくるのである。
【００２２】
【課題を解決するための手段】
そこで、本発明では、１段目の上記Ｄ型フリップフロップ回路は、Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力を入力データとする第１の回路と、Ｎ段目の上記Ｄ型フリップフロップ回路の出力を入力データとする第２の回路と、Ｎ段目の上記Ｄ型フリップフロップ回路の出力の論理レベルに応じて上記第１の回路または第２の回路のうちの一方に定電流源から電流を供給する第３の回路とを有する。これによって、本発明は１段目のＤ型フリップフロップ回路とＮ段目およびＮ−１段目の上記Ｄ型フリップフロップ回路との間のディレイを排除し、動作周波数を向上させる。
【００２３】
また、各Ｄ型フリップフロップ回路において、マスター回路、スレーブ回路を問わずデータを入力するための入力部、入力データを保持するとともに出力する出力部にはそれぞれ第１のクロック信号、第２のクロック信号に応じて電流を供給し、上記第１のクロック信号は上記第２のクロック信号に対して所定の遅延を有するものとする。これにより、入力データの書込タイミングと、データ保持タイミングを最適化し、Ｄ型フリップフロップ回路の動作周波数を向上させる。
【００２４】
【発明の実施の形態】
Ｎ（３以上の整数）段のＤ型フリップフロップ回路を縦続接続してなり、入力されるクロック信号に従いデータを循環的にシフトさせて上記クロック信号の分周を行う分周回路において、１段目の上記Ｄ型フリップフロップ回路はＮ段目の上記Ｄ型フリップフロップ回路の出力の論理レベルに応じて、Ｎ段目または
Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力を選択的に入力データとすることにより１／（２Ｎ−１）分周を行う分周回路を構成する。
【００２５】
また、上記分周回路は（２Ｎ−１）個のクロック毎にすべてのＤ型フリップフロップ回路のデータが第１の論理レベルとなるのものであり、１段目のＤ型フリップフロップ回路は、Ｎ段目の上記Ｄ型フリップフロップ回路の出力が第１の論理レベルにあるときは、Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力を入力データとし、Ｎ段目の上記Ｄ型フリップフロップ回路の出力が第２の論理レベルにあるときは、Ｎ段目の上記Ｄ型フリップフロップ回路の出力を入力データとすることも好ましい。
【００２６】
Ｎ段目のＤ型フリップフロップ回路の出力の切替え時においては、Ｎ段目またはＮ−１段目の出力のいずれが選択されても１段目のＤ型フリップフロップ回路の入力には同じ論理レベルのデータが供給されることが好ましい。
【００２７】
上記１段目のＤ型フリップフロップ回路は、Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力に応じた出力を発する第１の差動回路と、Ｎ段目の上記Ｄ型フリップフロップ回路の出力に応じた出力を発生する第２の差動回路と、Ｎ段目の上記Ｄ型フリップフロップ回路の出力に応じて上記第１の差動回路および第２の差動回路に互いに相補的な電流を供給する第３の差動回路とを備え、上記第１の差動回路および第２の差動回路のそれぞれの入力と同じ論理レベルとなる出力同士を結合し、かつ上記各入力を反転した論理レベルとなる出力同士を結合して相補的な入力データとする第１の入力部を有することも好ましい。
【００２８】
上記１段目のＤ型フリップフロップ回路は第１のマスター回路、第１のスレーブ回路からなるマスタースレーブ型のものであり、上記第１のマスター回路は、上記第１の入力部と、この第１の入力部の入力データを保持するとともに出力する第４の差動回路からなる第１の出力部とからなり、上記第１のスレーブ回路は上記第１のマスター回路からの出力を入力する第５の差動回路からなる第２の入力部と、この第２の入力部の入力データを保持するとともに次段の上記Ｄ型フリップフロップ回路に出力する第６の差動回路からなる第２の出力部とからなり、上記２段目以降のＤ型フリップフロップ回路は、第２のマスター回路、第２のスレーブ回路からなるマスタースレーブ型のものであり、上記第２のマスター回路は、前段からの出力を入力する第７の差動回路からなる第３の入力部と、この第３の入力部の入力データを保持するとともに出力する第８の差動回路からなる第３の出力部とからなり、上記第２のスレーブ回路は、上記第２のマスター回路からの出力を入力する第９の差動回路からなる第４の入力部と、この第４の入力部の入力データを保持するとともに後段の上記Ｄ型フリップフロップ回路に出力する第１０の差動回路からなる第４の出力部とからなり、上記第１の入力部および上記第２の入力部においては第１のクロック信号によって制御されてそれぞれ上記第１の差動回路または上記第２の差動回路、第５の差動回路に交互に電流を供給し、上記第１の出力部および第２の出力部においては第２のクロック信号によって制御されてそれぞれの第４の差動回路、第６の差動回路に交互に電流を供給するものであり、上記第３の入力部および第４の入力部においては第１のクロック信号によって制御されてそれぞれ第１の差動回路または第２の差動回路、第５の差動回路への電流供給に同期して電流をそれぞれ第７の差動回路、第９の差動回路に供給し、上記第３の出力部および第４の出力部においては第２のクロック信号によって制御されてそれぞれ第４の差動回路、第６の差動回路への電流供給に同期してそれぞれ第８の差動回路、第１０の差動回路に電流を供給するものであり、上記第１のクロック信号は上記第２のクロック信号に対して所定の遅延を有することも好ましい。
【００２９】
【実施例】
次に本発明の第一実施例の分周回路について説明する。
【００３０】
本例は、１／５分周を行う分周回路であり、まず、図１を用いて本例の構成および動作の概要を説明する。
【００３１】
図１においてＦ１〜Ｆ３はＤ型フリップフロップ回路であり、これらは縦続接続され、クロック信号に従いデータを順次シフトさせるものである。１段目のＤ型フリップフロップ回路Ｆ１は入力データの論理レベルを反転して次段に出力するとともに、端子ＳＷに受ける３段目のＤ型フリップフロップ回路の出力の論理レベルに応じて２段目、３段目のＤ型フリップフロップ回路Ｆ２、Ｆ３からの出力を選択的に入力データとするように構成されている。ここでは、３段目のＤ型フリップフロップ回路の出力が“０”の場合、２段目のＤ型フリップフロップ回路Ｆ２からの出力を入力データとし、３段目のＤ型フリップフロップ回路の出力が“１”（“０”よりも高電位の特定低電位）の場合、３段目のＤ型フリップフロップ回路Ｆ３からの出力を入力とする。すなわち、１段目のフリップフロップ回路Ｆ１は３段目のＤ型フリップフロップ回路Ｆ３の出力の論理レベルの切替え時においては、３段目または２段目の出力のいずれが選択されても１段目のＤ型フリップフロップ回路の入力には同じ論理レベルのデータが供給されるように構成されている。また、１段目のＤ型フリップフロップ回路は入力部以外は従来のＤ型フリップフロップ回路と同様のものであり、２段目および３段目のＤ型フリップフロップ回路は図２３に示した従来のものと同様のものである。
【００３２】
ｎクロック目のＤ型フリップフロップ回路Ｆ１〜Ｆ３の出力をそれぞれＱ１ｎ、Ｑ２ｎ、Ｑ３ｎとすれば、以下のように各Ｄ型フリップフロップ回路Ｆ１〜Ｆ３の出力は１クロック毎に順次、データを循環的にシフトしたものとなり、１／５分周がなされる。
【００３３】
【数４】
0003572908.tif 000005
【００３４】
例えば、ｎクロック目において３段目のＤ型フリップフロップ回路Ｆ３の出力Ｑ３ｎ  の論理レベルは“０”であり、これによって１段目のＤ型フリップフロップ回路Ｆ１は２段目のＤ型フリップフロップ回路Ｆ２の出力Ｑ２ｎの論理レベル“１”を入力データとして選択しており、これを反転した“０”を次のｎ＋１クロックにおける出力とする。このため、従来のように１段目のＤ型フリップフロップ回路Ｆ１と２段目のＤ型フリップフロップ回路Ｆ２との間に遅延要素を含まず、高速動作が可能となる。
【００３５】
また、ｎ＋１クロック目において３段目のＤ型フリップフロップ回路Ｆ３の出力Ｑ３ｎ＋１は論理レベルを“１”とするが、ここで、ｎ＋１クロック目においては２段目、３段目のＤ型フリップフロップ回路Ｆ２、Ｆ３の出力Ｑ２ｎ＋１、Ｑ３ｎ＋１はともに論理レベルを“１”としてあり、これらの内何れを１段目のＤ型フリップフロップ回路Ｆ１の入力としても、次のｎ＋２クロックにおける１段目のＤ型フリップフロップ回路Ｆ１の出力の論理レベルは“０”となる。すなわち、入力データの切替え制御に用いる３段目のＤ型フリップフロップ回路の出力はｎクロック時の出力Ｑ３ｎ  の論理レベル“０”でも差し支えなく、すなわち、３段目のＤ型フリップフロップ回路の出力による入力データの切替え動作は１クロックの遅延を許容される。
【００３６】
ｎ＋２クロック目においては、ｎ＋１クロック目より論理レベルを“１”とした３段目のＤ型フリップフロップ回路Ｆ３の出力により、１段目のＤ型フリップフロップ回路Ｆ１は３段目のＤ型フリップフロップ回路Ｆ３の出力Ｑ３ｎ＋２の論理レベル“１”を入力データとしてあり、次のｎ＋３クロック目においてこれを反転して出力とする。ここでも１段目のＤ型フリップフロップ回路Ｆ１と３段目のＤ型フリップフロップ回路Ｆ３との間に遅延要素を含まない。
【００３７】
また、ｎ＋３クロック目にはｎ−２クロック目の状態に戻り、ここでも、２段目、３段目のＤ型フリップフロップ回路Ｆ２、Ｆ３の出力Ｑ２ｎ−２、Ｑ３ｎ−２の論理レベルはともに“０”であり、これらの何れを入力としても次のｎ−１クロック目における１段目のＤ型フリップフロップ回路Ｆ１の出力の論理レベルが“１”となる。ここでも、３段目のＤ型フリップフロップ回路の出力による入力データの切替え動作の遅延は許容される。
【００３８】
また、この入力データの切り替え動作については１クロックに比べて十分短い期間で完了する。このため、１クロック分の遅延を生じる他のロジックを３段目のフリップフロップ回路Ｆ３の出力と１段目のフリップフロップ回路Ｆ１との間に組み込むことが可能となる。
【００３９】
次に１段目のＤ型フリップフロップ回路Ｆ１について詳細に述べる。
【００４０】
さて、以上のように２段目、３段目のＤ型フリップフロップ回路Ｆ２、Ｆ３の出力を切り替えて入力データとする際に、入力データが途切れてしまっては誤作動してしまう。このため、本例の１段目のＤ型フリップフロップ回路Ｆ１の入力部は入力データが途切れをなくすように構成されている。
【００４１】
図２は１段目のＤ型フリップフロップ回路Ｆ１の構成を示したものである。なお、同図において、図２３に示したものと同じ構成要素は図２３のものと同じ符号で示してある。以下に述べる各図においても特に断らない限り、同じ構成要素は同じ符号で示すこととする。さて、図２において０はマスター回路、Ｙ６はスレーブ回路である。マスター回路０は、３段目のＤ型フリップフロップ回路Ｆ３の出力の論理レベルに応じて、２段目、３段目のＤ型フリップフロップ回路Ｆ２、Ｆ３の出力を選択的に入力データとする入力部０１と、入力データを保持及び出力する出力部としての差動回路Ｙ３と、入力部０１、差動回路Ｙ３とに交互に定電流回路Ｙ４からの電流を供給するスイッチング回路０２とからなる。スレーブ回路Ｙ６、差動回路Ｙ３、定電流回路Ｙ４、Ｙ９については上述した通りのものである。
さて、入力部０１は差動回路１、差動回路２及び差動回路３からなる。差動回路１は、ｎｐｎ型のバイポーラトランジスタＴｒ１、Ｔｒ２よりなる。トランジスタＴｒ１、Ｔｒ２は、互いのエミッタ同士を接続し、ベースをそれぞれ入力端子Ｄ１、Ｄ１バーに接続してあり、２段目のフリップフロップ回路Ｆ２の出力、その反転出力を受け、コレクタをそれぞれ端子ｑバー、ｑに接続してある。差動回路２はｎｐｎ型のバイポーラトランジスタＴｒ３、Ｔｒ４よりなる。トランジスタＴｒ３、Ｔｒ４は、互いのエミッタ同士を接続し、ベースをそれぞれ入力端子Ｄ２、反転入力端子Ｄ２バーに接続してあり、３段目のフリップフロップ回路Ｆ３の出力、その反転出力を受け、コレクタをそれぞれ端子ｑバー、ｑに接続してある。また、端子ｑバー、ｑはそれぞれ抵抗ｒ１、ｒ２を介して電源端子ＶＤＤに接続されており、後述する動作によって抵抗ｒ１、ｒ２に電流を流すことにより、端子ｑ、ｑバーにはそれぞれ入力データ、その反転データに対応したデータが現れる。差動回路３は、互いのエミッタ同士を接続し、ベースを入力データ切り替え用の端子ＳＷバー、ＳＷに接続したｎｐｎ型のバイポーラトランジスタＴｒ５、Ｔｒ６よりなる。端子ＳＷ、ＳＷバーにはそれぞれ３段目のフリップフロップ回路Ｆ３の出力、その反転出力が印加される。また、差動回路１のエミッタ接続点ＣＥ１はベースにクロック信号を受けるｎｐｎ型のバイポーラトランジスタＴｒ７を介して差動回路３のトランジスタＴｒ５のコレクタに接続され、差動回路２のエミッタ接続点ＣＥ２はベースにクロック信号を受けるｎｐｎ型のバイポーラトランジスタＴｒ８を介して差動回路３のバイポーラトランジスタｔｒ６のコレクタに接続されている。また、差動回路３のエミッタ接続点ＣＥ３は定電流回路Ｙ４に接続され、これを介して電源端子ＧＮＤに接続される。
トランジスタＴｒ７、Ｔｒ８はｎｐｎ型のバイポーラトランジスタＴｒ９、Ｔｒ１０とともにスイッチング回路０２を構成する。トランジスタＴｒ９は、そのコレクタを差動回路Ｙ３のエミッタ接続点Ｃｅ２に接続し、エミッタをトランジスタＴｒ５のコレクタに接続し、ベースをクロック端子Ｃバーに接続してあり、入力端子Ｄ１、Ｄ１バーからの入力データが選択されているおりに、差動回路Ｙ３への電流供給を制御する。トランジスタＴｒ１０は、そのコレクタを差動回路Ｙ３のエミッタ接続点Ｃｅ２に接続し、エミッタをトランジスタＴｒ６のコレクタに接続し、ベースをクロック端子Ｃバーに接続してあり、入力端子Ｄ２、Ｄ２バーからの入力データが選択されているおりに、差動回路Ｙ３への電流供給を制御する。
【００４２】
次に図２のＤ型フリップフロップ回路の動作について説明する。クロック信号が“１”となると、トランジスタＴｒ７、Ｔｒ８がオンとなる状態となって差動回路１、２と差動回路３とが導通する。ここでは、便宜上、トランジスタＴｒ７、Ｔｒ８のコレクタ、エミッタをそれぞれ高電位、低電位に接続してオンとなる状態をオンとなる状態として述べる。実際は、トランジスタＴｒ５がオンのときにトランジスタＴｒ７がオンとなり、トランジスタＴｒ６がオンのときにトランジスタＴｒ８がオンとなる。何れにしろクロック信号が“１”となることによって２段目および３段目のＤ型フリップフロップ回路Ｆ２、Ｆ３からの出力のいずれかが入力可能となる。
【００４３】
まず、３段目のＤ型フリップフロップ回路Ｆ３の出力の論理レベルが“０”、であり、端子ＳＷの論理レベルも同様の状態であるとする。このとき、差動回路３では、トランジスタＴｒ５、Ｔｒ６がそれぞれオン、オフとなる。これによって差動回路１には差動回路３を介して定電流源からの電流が供給される。また、ここで、２段目のＤ型フリップフロップ回路Ｆ２の出力の論理レベルが“１”、であれば、差動回路１のトランジスタＴｒ１、Ｔｒ２がそれぞれオン、オフとなり、端子ｑバーが“０”となり、端子ｑが“１”となる。端子ｑ、ｑバーからはそれぞれ論理レベルが“１”、“０”が出力され、それぞれ、２段目のＤ型フリップフロップ回路Ｆ２の出力の論理レベル“１”、その反転出力“０”に対応したものとなる。逆に、２段目のＤ型フリップフロップ回路Ｆ２の出力の論理レベルが“０”、すなわち、“０”であれば、バイポーラトランジスタＴｒ１、Ｔｒ２がそれぞれオフ、オンとなり、端子ｑバーが“１”となり、端子ｑが“０”となる。端子ｑ、ｑバーからはそれぞれ論理レベルが“０”、“１”が出力され、それぞれ、２段目のＤ型フリップフロップ回路Ｆ２の出力の論理レベル“０”、その反転出力“１”に対応したものとなる。次にクロック信号が“０”になると、トランジスタＴｒ７がオフ、トランジスタＴｒ９がオンとなり、差動回路Ｙ３に電流供給がなされ、端子ｑ、ｑバーの論理レベルの状態が保持されるとともに、スレーブ回路Ｙ６に出力さなる状態にある。端子ＳＷに供給される信号の論理レベルが“０”から“１”に向かうにしたがってトランジスタＴｒ３、Ｔｒ６に流れる電流が増し、トランジスタＴｒ１、Ｔｒ５に流れる電流が減少するが、この間、抵抗Ｒ１にはこれらの電流を総和した一定の値の電流が流れ、端子ｑバーでの論理レベルは“０”に維持される。
【００４４】
また、端子ＳＷに供給される信号が３段目のＤ型フリップフロップ回路Ｆ３の出力に対して遅延が無い場合について、例えば、端子ＳＷに供給される信号の論理レベルが“１”を初期状態として“０”に変わるとして述べる。このとき、２段目のＤ型フリップフロップ回路Ｆ２の出力の論理レベルは“０”である。端子ｑでの論理レベルについては、トランジスタＴｒ４、Ｔｒ６に流れる電流が減少していくにつれて、トランジスタＴｒ２、Ｔｒ５に流れる電流が増加し、端子ｑでの論理レベルは“０”となる。また、端子ｑバーについては、トランジスタＴｒ３、Ｔｒ６がオフしていき、これらに流れる電流は減少し、端子ｑバーでの論理レベルは“１”となる。また、端子ＳＷに供給される信号の論理レベルが“０”を初期状態として“１”に変わる場合について述べる。このとき、２段目のＤ型フリップフロップ回路Ｆ２の出力の論理レベルは“１”である。まず、端子ｑについては、トランジスタＴｒ２、Ｔｒ５に流れる電流が減少するとともにトランジスタＴｒ４に流れる電流が減少し、論理レベルは“１”となる。端子ｑバーについてはトランジスタＴｒ１、Ｔｒ５に流れる電流が減少していくにつれて、トランジスタＴｒ３、Ｔｒ６に流れる電流が増加し、論理レベルは“０”となる。
【００４５】
以上のように図２に示した入力部０１では、どのようなタイミングにおいて入力データの切替えが行われても入力データは常に途切れることはない。
【００４６】
以上のように本例は、１段目のＤ型フリップフロップ回路Ｆ１と、入力データ元となる２段目のＤ型フリップフロップ回路Ｆ２および３段目のＤ型フリップフロップ回路Ｆ３との間に遅延要素を含まないので、分周回路の動作周波数を向上させることが可能である。加えて、入力データの切替え用の信号として用いられる３段目のＤ型フリップフロップ回路Ｆ３の出力は１クロック前の状態でも良い。このため、遅延を伴う他のロジックを介して１段目のＤ型フリップフロップ回路Ｆ１に入力可能であり、言い換えれば、動作周波数を低下させることなく、他のロジックを作動させることができる。例えば、図３に示すような３値入力のロジックを組み込むことが可能である。これについて詳しく述べないが、端子ａ、ｂ、ｃ、ｄは入力端子であり、端子ａバー、ｂバー、ｃバー、ｄバーはそれぞれ端子ａ〜ｄの信号に対する反転信号を入力する反転入力端子であり、これらの端子の論理レベルの状態を同様の符号にて表せば、次式の関係が成り立つ。
【００４７】
【数５】
0003572908.tif 000006
【００４８】
なお、端子ａ、ａバーはそれぞれＱ、Ｑバーに接続され、端子ｄ、ｄバーは端子ＳＷ、ＳＷバーに接続される。また、例えば、図４に示すような多値入力のロジックを組み込むことも可能である。同図においてｉ１〜ｉ５は入力端子、端子ｉ１バー〜ｉ５バーは反転入力端子である。
【００４９】
また、本例の分周回路を用いてデュアルモジュラスプリスケーラを構成する場合、例えば、図５に示すようになる。同図では、本例の分周回路を分周回路５０として表し、また、便宜上モジュラス制御回路と分周比拡張回路とをひとまとめに制御回路５１として表している。３段目のＤ型フリップフロップ回路Ｆ３の出力は制御回路５１に入力され、一方で図示しない分周比拡張回路により分周され、他方では図示しないモジュラス制御用のロジックに入力される。上述したように１段目のＤ型フリップフロップ回路Ｆ１の入力データ切り替え用の端子ＳＷに入力される３段目のＤ型フリップフロップ回路Ｆ３の入力は１クロック分の遅延を許容されており、このように一旦モジュラス制御用のロジックを介した後、１段目のＤ型フリップフロップ回路Ｆ１の入力データ切替え用の端子ＳＷに入力することができる。ここで、分周比の制御は端子Ｍの論理レベルに応じて次のように行われる。例えば、端子Ｍの論理レベルが“０”の場合、常に“０”を端子ＳＷに出力するようにして２段目のＤ型フリップフロップ回路Ｆ２の出力を入力として１／４分周を行わせる。端子Ｍの論理レベルが“１”の場合、モジュラス制御用のロジック部での条件が整った場合、端子ＳＷの論理レベルを“１”として１／５分周を行わせる。例えば条件に応じ、１／４分周、１／５分周を決まった割合で組み合わせて行わせることによって１／６５分周を作り出すことができる。なお、端子Ｍの論理レベルが“０”の場合、“１”を端子ＳＷに出力するようにして３段目のＤ型フリップフロップ回路Ｆ３の出力を入力として１／６分周を行わせても良い。
【００５０】
また、上記第一実施例では分周回路として１／５分周を行うものにつていて述べたが本発明はこれに限るものではなく、１／５分周より高い分周比の分周回路について第二実施例として以下に述べる。
【００５１】
Ｎ（３以上の整数）段のＤ型フリップフロップ回路（なお、１段目のＤ型フリップフロップ回路は入力データの論理レベルを反転して出力するものとする。）を縦続接続してなり、入力されるクロック信号に従いデータを循環的にシフトさせてクロック信号の分周を行うものにおいて１／（２Ｎ−１）分周を行う場合を仮定する。このような分周回路において各Ｄ型フリップフロップ回路のデータを例えば、図６に示すように操作することとなる。なお、同図において、列Ｑ１ｎ〜ＱＮｎはそれぞれｎクロック目における１段目〜Ｎ段目のＤ型フリップフロップ回路の出力を示してあり、行０〜２Ｎ−２がそれぞれ０〜２Ｎ−２クロック目を表す。
【００５２】
まず、初期状態として全てのＤ型フリップフロップ回路の出力を“０”とし（図６、０クロック目）、次に１段目のＤ型フリップフロップ回路の出力を“１”とし（図６、１クロック目）、これをクロック毎に１段目からＮ−１段目までシフトし（図６、Ｎ−１クロック目）、次に１段目のＤ型フリップフロップ回路の出力を“０”とし（図６、Ｎクロック目）、これをクロック毎にＮ段目までシフトして初期状態に戻す（図６、２Ｎ−２クロック目）という操作を繰り返すものである。ここで、１段目からＮ−１段目まで“１”をシフトする操作においては、Ｎ段目の出力が“０”であり、Ｎ−１段目のＤ型フリップフロップ回路の反転出力が次のクロックにおける１段目のＤ型フリップフロップ回路の出力と同じ論理レベルになっている。この次の１段目からＮ段目まで“０”をシフトする操作においては、Ｎ段目の出力が“１”であり、Ｎ段目のＤ型フリップフロップ回路の反転出力が次のクロックにおける１段目のＤ型フリップフロップ回路の出力と同じ論理レベルになっている。以上のことから、Ｎ段目のＤ型フリップフロップ回路の出力の論理レベルが“０”の場合は、Ｎ−１段目のＤ型フリップフロップ回路の出力を１段目のＤ型フリップフロップ回路の入力とし、Ｎ段目のＤ型フリップフロップ回路の出力の論理レベルが“１”の場合はＮ段目のＤ型フリップフロップ回路の出力を１段目のＤ型フリップフロップ回路の入力とすることによって同様の操作が実現でき、１／（２Ｎ−１）分周を行うことができる。このような分周回路は、１段目のＤ型フリップフロップ回路として上記第一実施例のＤ型フリップフロップ回路Ｆ１と同様のものを用いることにより実現できる。また、Ｎ段目のＤ型フリップフロップ回路の出力の論理レベルの切り替わる直前のタイミング（図６のＮ−１クロック目および２Ｎ−２クロック目）を除き、Ｎ−１段目、Ｎ段目のＤ型フリップフロップ回路の出力は一致しており、何れを次のクロックにおける１段目のＤ型フリップフロップ回路の入力としても良い。このことから、上記第一実施例と同様に１段目のＤ型フリップフロップ回路において入力データ切替え用の信号として用いられるＮ段目のＤ型フリップフロップ回路の出力は、遅延が許容されることが理解できよう。すなわち、Ｎ−１段目のＤ型フリップフロップ回路の出力がＮ段目のＤ型フリップフロップ回路の出力と異なった論理レベルとなる前にＮ段目のＤ型フリップフロップ回路の出力が１段目のＤ型フリップフロップ回路の入力を切り替えられる程度の遅延が許容される。すなわち、図６に示すようにＮ段目のＤ型フリップフロップ回路の出力の論理レベルが“１”から“０”に変わる場合はＮ−１クロック分、“０”から“１”に変わる場合はＮ−２クロック分の遅延が許容され、実質的にＮ−２クロック分の遅延が許容される。本例の具体例として、４段のＤ型フリップフロップ回路を用いた１／７分周回路の構成を図７に示す。同図においてＦ４は４段目のＤ型フリップフロップ回路であり、２段目、３段目のＤ型フリップフロップ回路Ｆ２、Ｆ３と同様の構成である。さて、ｎクロック目のＤ型フリップフロップ回路Ｆ１〜Ｆ４の出力をそれぞれＱ１ｎ、Ｑ２ｎ、Ｑ３ｎ、Ｑ４ｎとすれば、以下のように各Ｄ型フリップフロップ回路Ｆ１〜Ｆ４の出力は１クロック毎に順次、データを循環的にシフトしたものとなり、１／７分周がなされる。
【００５３】
【数６】
0003572908.tif 000007
【００５４】
多段化、高分周比化した本例の分周回路においても上述の第一実施例のものと同様の作用効果を奏する。なお、図６に示すように循環されるデータの論理レベル“１”、“０”を全て入れ替えれば、入力データ切替え用の信号の論理レベルも入れ替わることとなる。すなわち、Ｎ段目のＤ型フリップフロップ回路からの出力が“１”の場合、Ｎ−１段目のＤ型フリップフロップ回路の出力を入力データとし、“０”の場合、Ｎ段目のＤ型フリップフロップ回路の出力を入力データとすることとなる。このことはどの実施例にもあてはまる。
【００５５】
次に第三実施例について説明する。
【００５６】
第一、二実施例において述べたように本発明では、分周回路を構成する各Ｄ型フリップフロップ回路間のデータ伝送路にゲートディレイが無いため、その分、動作速度を向上させることが可能となるものであり、各Ｄ型フリップフロップ回路自体の動作速度を向上させることにより、さらなる高速化が可能となる。本例では、Ｄ型フリップフロップ回路自体の動作速度の向上を図るものである。
【００５７】
図８は本例の構成を示す説明図であり、ＤＦ１〜ＤＦ３はそれぞれ１段目〜３段目のＤ型フリップフロップ回路である。これらは、第１実施例の各フリップフロップ回路Ｆ１〜Ｆ３を置き換えたものであり、データのシフトの様相は第１実施例のものと同様であり、１／５分周を行う分周回路を構成するものである。また、本例においても１段目のＤ型フリップフロップ回路ＤＦ１は、端子Ｄ１、Ｄ２（Ｄ１バー、Ｄ２バー）にそれぞれ２段目のＤ型フリップフロップ回路ＤＦ２の出力、３段目のＤ型フリップフロップ回路ＤＦ３の出力を受けており、端子ＳＷ（ＳＷバー）に受ける３段目のＤ型フリップフロップ回路ＤＦ３の出力の論理レベルに応じ、２段目のＤ型フリップフロップ回路ＤＦ２の出力、３段目のＤ型フリップフロップ回路ＤＦ３の出力を選択的に入力データとする。
【００５８】
なお、本例では、Ｄ型フリップフロップ回路ＤＦ３の出力、反転出力はそれぞれエミッタホロワＥＦ１、ＥＦ２を介して適当に電位をトランジスタのベースエミッタ間電圧２段分だけ低降した後、Ｄ型フリップフロップ回路ＤＦ１の端子ＳＷ、ＳＷバーに入力される。これは、後述する端子ＳＷ、ＳＷバーの信号を受けるバイポーラトランジスタの動作に必要なバイアスを与えるためである。
【００５９】
さて、Ｄ型フリップフロップ回路ＤＦ１〜ＤＦ３もマスタースレーブ型のものであるが、上述の従来のものや上記各実施例のものとは次の点で異なる。
【００６０】
Ｄ型フリップフロップ回路ＤＦ１〜ＤＦ３では、マスター回路、スレーブ回路のそれぞれの入力部に共通の第１のクロックに基づいて共通の電流回路からの電流を供給し、それぞれの出力部にも共通の第２のクロックに基づいて共通の電流回路からの電流を供給するものであり、これにより、入力部における入力データの書込タイミングと出力部におけるデータ保持タイミングとを最適化し、動作周波数を向上させるものである。
【００６１】
Ｄ型フリップフロップ回路ＤＦ１〜ＤＦ３においてＣｉｎ１、Ｃｉｎ２はそれぞれ第１のクロック信号、第２のクロック信号を入力するための端子であり、クロック端子Ｃｉｎ１バー、Ｃｉｎ２バーはそれぞれ第１のクロック信号の反転信号、第２のクロック信号の反転信号を入力するためのクロック端子である。
【００６２】
次に１段目のＤ型フリップフロップ回路ＤＦ１の構成の詳細について述べる。図９はＤ型フリップフロップ回路ＤＦ１の構成を説明するための説明図であり、同図において、０３はマスター回路であり、０４はスレーブ回路である。マスター回路０３は入力部０１を備え、出力部として、差動回路Ｙ３と同様の構成の第４の差動回路４を備える。スレーブ回路０４は入力部として、差動回路Ｙ７と同様の構成の差動回路５と、出力部として、差動回路Ｙ８と同様の構成の差動回路６とを備える。マスター回路０３の入力部０１への電流供給を制御するトランジスタＴｒ７、Ｔｒ８のベースはクロック端子Ｃｉｎ１に接続されている。スレーブ回路０４の入力部としての差動回路５への電流供給を制御するために、差動回路５のエミッタ接続点Ｃｅ３とマスター回路０３の差動回路３のトランジスタＴｒ５のコレクタとの間にトランジスタＴｒ１２を接続し、エミッタ接続点Ｃｅ３と差動回路３のトランジスタＴｒ６のコレクタとの間にＴｒ１３を接続し、トランジスタＴｒ１２、Ｔｒ１３のベースをクロック端子Ｃｉｎ１バーに接続してある。これにより、第１のクロック信号が“１”となると、マスター回路０３の入力部０１に定電流回路Ｙ４からの電流が供給され、第１のクロック信号が“０”となると、スレーブ回路０４の入力部としての差動回路５に定電流回路Ｙ４からの電流が供給される。また、マスター回路０３の出力部としての差動回路４、スレーブ回路０４の出力部としての差動回路６は、それぞれトランジスタＴｒ１１、Ｔｒ１４を介して定電流回路Ｙ９に接続されている。これらトランジスタＴｒ１１、Ｔｒ１４のベースはそれぞれクロック端子Ｃｉｎ２バー、Ｃｉｎ２に接続されており、これにより、第２のクロック信号が“１”となると、スレーブ回路０４の出力部としての差動回路６に定電流回路Ｙ９からの電流が供給され、第２のクロック信号が“０”となると、マスター回路０３の出力部としての差動回路４に定電流回路Ｙ９からの電流が供給される。ここで、第１のクロック信号は第２のクロック信号に対して所定の遅延を持たせてある。これにより、差動回路４、差動回路６の保持動作を早めに終わらせ、入力部０１、差動回路５の書込み動作を行わせることにより、データ反転時の負荷を軽くするようにしてある。また、入力部０１、差動回路４の書込動作終了の直前から差動回路４、差動回路６の保持動作が開始されることも書込時の反転動作、書込動作を強くする。また、このような遅延時間は各回路要素等によって設定される。
【００６３】
次に２段、３段目のＤ型フリップフロップ回路ＤＦ２、ＤＦ３の構成の詳細について述べる。図１０はＤ型フリップフロップ回路ＤＦ２の構成を説明するための説明図であり、同図において、０５はマスター回路であり、０６はスレーブ回路である。マスター回路０５は入力部として、差動回路Ｙ２と同様の構成の差動回路７を備え、出力部として、差動回路Ｙ３と同様の構成の差動回路８を備える。スレーブ回路０６は入力部として、差動回路Ｙ７と同様の構成の差動回路９と、出力部として、差動回路Ｙ８と同様の構成の差動回路１０とを備える。マスター回路０５の入力部としての差動回路７への電流供給を制御するトランジスタＴｒ１５のベースはクロック端子Ｃｉｎ１に接続されている。スレーブ回路の入力部としての差動回路９への電流供給を制御するトランジスタＴｒ１７のベースはクロック端子Ｃｉｎ１バーに接続されている。これにより、第１のクロック信号が“１”となると、マスター回路０５の入力部としての差動回路７に定電流回路Ｙ４からの電流が供給され、第１のクロック信号が“０”となると、スレーブ回路０６の入力部としての差動回路９に定電流回路Ｙ４からの電流が供給される。また、マスター回路０５の出力部としての差動回路８、スレーブ回路０６の出力部としての差動回路１０は、それぞれトランジスタＴｒ１６、Ｔｒ１８を介して定電流回路Ｙ９に接続されている。これらトランジスタＴｒ１６、Ｔｒ１８のベースはそれぞれクロック端子Ｃｉｎ２バー、Ｃｉｎ２に接続されており、これにより、第２のクロック信号が“１”となると、スレーブ回路０６の出力部としての差動回路１０に定電流回路Ｙ９からの電流が供給され、第２のクロック信号が“０”となると、マスター回路０５の出力部としての差動回路８に定電流回路Ｙ９からの電流が供給される。
【００６４】
次に図９、１０のＤ型フリップフロップ回路ＤＦ１、ＤＦ２の動作について説明する。
【００６５】
ここで、Ｄ型フリップフロップ回路ＤＦ１において、入力部０１の入力データ切り替え動作は第一実施例で述べた動作と同様のものであり、ここでは特に述べず、マスター回路０３、スレーブ回路０４にわたり入力部、出力部間でのデータ伝送動作について述べる。そのため、便宜上、Ｄ型フリップフロップ回路ＤＦ１、ＤＦ２にて１／２分周回路を構成して説明する。ここで、Ｄ型フリップフロップ回路ＤＦ１の端子ＳＷバーを“１”、端子ＳＷを“０”として入力端子Ｄ１、Ｄ１バーの入力データをのみ有効とすれば、Ｄ型フリップフロップ回路ＤＦ１、ＤＦ２は同様の構成と見なせる。すなわち、Ｄ型フリップフロップ回路ＤＦ１においては、差動回路１、５がそれぞれＤ型フリップフロップ回路ＤＦ２の差動回路７、９に対応し、差動回路４、６がそれぞれＤ型フリップフロップ回路ＤＦ２の差動回路８、１０に対応し、トランジスタＴｒ７、Ｔｒ１２がＤ型フリップフロップ回路ＤＦ２のトランジスタＴｒ１５、Ｔｒ１７に対応し、トランジスタＴｒ１１、Ｔｒ１４がＤ型フリップフロップ回路ＤＦ２のトランジスタＴｒ１６、Ｔｒ１８に対応する。なお、Ｄ型フリップフロップ回路ＤＦ１の端子ＳＷバーを“０”、端子ＳＷを“１”として入力端子Ｄ２、Ｄ２バーの入力データをのみ有効とすると、差動回路１に換わり差動回路２がＤ型フリップフロップ回路ＤＦ２の差動回路８に対応し、トランジスタＴｒ７に換わりトランジスタＴｒ８がＤ型フリップフロップ回路ＤＦ２のトランジスタＴｒ１５に対応し、トランジスタＴｒ１２に換わりトランジスタＴｒ１３がＤ型フリップフロップ回路ＤＦ２のトランジスタＴｒ１７に対応する。Ｄ型フリップフロップ回路ＤＦ１においては、入力端子Ｄ１、Ｄ１バーをそれぞれ出力端子Ｑバー、Ｑに接続することにより、１／２分周回路を構成でき、Ｄ型フリップフロップ回路ＤＦ２においては、入力端子Ｄ、Ｄバーをそれぞれ出力端子Ｑバー、Ｑに接続することにより、１／２分周回路を構成できる。
【００６６】
さて、図１１のタイミングチャートを参照しながら、図１０のＤ型フリップフロップ回路ＤＦ２により構成した１／２分周回路の動作を説明する。図１１において、Ｃｉｎ１、Ｃｉｎ２はそれぞれクロック端子Ｃｉｎ１、Ｃｉｎ２の第１、第２のクロック信号を示し、Ｔｒ１５、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８はそれぞれトランジスタＴｒ１５、Ｔｒ１６、Ｔｒ１７、Ｔｒ１８のオン、オフの状態を示してあり、ｑ、ｑバー、Ｑ、Ｑバーはマスター回路０５の端子ｑ、ｑバー、スレーブ回路０６の出力端子Ｑ、Ｑバーにおけるデータの書込、保持状態を示してある。なお、Ｄ型フリップフロップ回路ＤＦ１の動作については同様のものであり、図１１において、Ｄ型フリップフロップ回路ＤＦ２の各端子に対応するＤ型フリップフロップ回路ＤＦ１の端子を示す符号を（）で括って並記し、各端子の状態を示すにとどめる。
【００６７】
まず、タイミングｔ０において第２のクロック信号が“１”となると、トランジスタＴｒ１６、Ｔｒ１８がそれぞれオフ、オンとなり、定電流回路Ｙ９から差動回路８への電流の供給が停止し、端子ｑバー、ｑに保持されたデータが消失へと向かう。また、トランジスタＴｒ１８がオンとなることにより定電流回路Ｙ９から差動回路１０への電流供給が開始され、端子Ｑ、Ｑバーのデータ保持動作が開始される。
【００６８】
次にタイミングｔ１において第１のクロック信号が“１”となると、トランジスタＴｒ１５、Ｔｒ１７がそれぞれオン、オフとなって定電流回路Ｙ４から差動回路７への電流供給が開始され、定電流回路Ｙ４から差動回路９への電流の供給が停止される。差動回路７はスレーブ回路０６の端子Ｑ、Ｑバーのデータが伝送されており、これらを端子ｑバー、ｑに書き込む動作が開始される。例えば端子ｑバー、ｑにデータ“１”、“０”が保持されていたとすれば、これを端子Ｑ、Ｑバーのデータを受けて反転させる動作が行われるが、タイミングｔ０から端子ｑバー、ｑのデータ“１”、“０”は消失に向かっているので、タイミングｔ１における反転動作の負荷は少なく、すなわち、速い書込が可能となる。また、差動回路７の書込開始とともに差動回路９の書込動作は停止する。
【００６９】
次にタイミングｔ２において第２のクロック信号が“０”となると、トランジスタＴｒ１６、Ｔｒ１８がそれぞれオン、オフとなって定電流回路Ｙ９から差動回路８への電流供給が開始され、差動回路１０への電流供給が停止される。これにより、差動回路８はデータ保持動作を開始し、差動回路７による書込動作と相まって端子ｑバー、ｑには強くデータ書込が行われる。言い換えれば同じデータが２重に書き込まれる。また、差動回路１０への電流供給が停止されると、差動回路１０のデータ保持動作は停止し、端子Ｑ、Ｑバーに保持されたデータは消失に向かう。
【００７０】
次にタイミングｔ３において第１のクロック信号が“０”となると、トランジスタＴｒ１５、Ｔｒ１７がそれぞれオフ、オンとなると、差動回路７のデータ書込動作が停止し、差動回路９のデータ書込動作が開始する。また、差動回路９にはマスター回路０５の端子ｑバー、ｑに保持されたデータが伝送されるが、これらのデータはタイミングｔ２〜ｔ３において２重に書き込まれており、良好に伝送される。説明が前後するが、これはタイミングｔ１におけるスレーブ回路０６からマスター回路０５へのデータ伝送時についても同様なことが言える。また、端子Ｑ、Ｑバーに保持されたデータはタイミングｔ２から消失に向かっているため、良好に伝送されたデータを速やかに書き込むこととなる。これ以降タイミングｔ０〜ｔ３の一連の動作が繰り返し行われる。
【００７１】
以上のようにマスター回路０５、スレーブ回路０６ともに新しいデータが書き込まれる前に古いデータは消失し、かつ、伝送する側は同一データを２重に書き込むのでしっかり書込動作させることができる。これら２つの作用により、従来の回路では得られなかった良好なデータ伝送が行われ、良好な出力波形が得られるとともにより高い動作周波数での動作が可能となる。
【００７２】
次にＤ型フリップフロップ回路ＤＦ２により構成された１／２分周回路について、シミュレーション結果を示す。また、比較のために、従来のものと同様の構成のＤ型フリップフロップ回路Ｆ２を用いた１／２分周回路についてもシミュレーションを行った。Ｄ型フリップフロップ回路Ｆ２についても、入力端子Ｄ、Ｄバーをそれぞれ出力端子Ｑバー、Ｑに接続して１／２分周回路を構成し、クロック端子Ｃ、Ｃバーにそれぞれ第１のクロック信号、その反転信号を入力してあることとする。図１２、１３は、詳しくは述べないが１／２分周回路を構成するトランジスタの特性、回路定数を適当な値とし、１／２分周回路を１．２５ＧＨｚのクロック信号で動作させた場合のものである。なお、以降に述べる各波形図においても、特に断りのない限り、トランジスタの特性、回路定数は図１２、１３のものと同じものとする。また、図１２、１３のものとトランジスタの特性、回路定数を変えた場合でも、これ以降に述べる各波形図に現れる傾向はほぼ変わらないものである。図１２の実線Ｖ［ｑバー］はＤ型フリップフロップ回路ＤＦ２の端子ｑバーの電圧振幅を示し、一点鎖線Ｖ［ＣＩＮ１］は第１のクロック信号を示し、破線Ｖ［ＣＩＮ２］は第２のクロック信号を示してあり、破線Ｖ［ｑ’バー］はＤ型フリップフロップ回路Ｆ２の端子ｑバーの振幅電圧を示している。（以降の波形図においても同様の符号は同様のものを示すものとする。）図１３の実線Ｖ［Ｑバー］はＤ型フリップフロップ回路ＤＦ２の端子Ｑバーの電圧振幅を示し、破線Ｖ［Ｑ’バー］はＤ型フリップフロップ回路Ｆ２の端子Ｑバーの電圧振幅を示している。これら図１２、１３のシミュレーション結果から、本例が第一実施例のものでは追随できない高周波数のクロック信号に対しても十分動作することが理解できるであろう。すなわち、図１２の実線Ｖ［ｑバー］および図１３の実線Ｖ［Ｑバー］で示されるように本例ではきれいな波形の出力が得られるのに対し、図１２の破線Ｖ［ｑ’バー］および図１３の破線Ｖ［Ｑ’バー］に示されるように第一実施例のものでは歪んだ波形となり、誤動作を起こしている。
【００７３】
また、図１４は１．１ＧＨｚのクロック信号で動作させた場合を示してある。同図は、本例のものも第一実施例のものも同様にクロック信号に追随している場合の比較であり、同図の結果から、本例のものの方がよりひずみのないきれいな波形の出力を得られることが示された。
【００７４】
また、図１５は１．４ＧＨｚのクロック信号で動作させた場合を示してあり、同図に示されるようにこの場合、本例の回路もクロック信号に追随できない。
【００７５】
以上のシミュレーションでは、定電流回路Ｙ４、定電流回路Ｙ９がそれぞれの差動回路に供給する電流値を等しく５０μＡとして得られた結果である。次に定電流回路Ｙ４の電流値を５０μＡ、定電流回路Ｙ９の電流値を３０μＡとして１．４ＧＨｚのクロック信号で動作させた場合についてシミュレーションを行った、その結果図１６に示すように１．４ＧＨｚのクロック信号でも動作することが示された。
【００７６】
すなわち、本例は定電流回路Ｙ４、定電流回路Ｙ９の電流値を同じくするものに限るものではない。データ書込のように反転動作を伴わないデータ保持にはデータ消失がない程度の少ない電流値ですむことから、定電流回路Ｙ９の電流値を定電流回路Ｙ４の電流値より少なくすることにより、動作周波数を上げ、しかも消費電流を少なくすることができる。図１６の場合、電流値を２０％減らせることができる。また、全体の消費電流を変えず定電流回路Ｙ４の電流値を第２の電流供給回路のそれより大きくした場合のシミュレーションを行ったところ、図１７に示すように１．４ＧＨｚのクロック信号に対しも動作することが示された。この場合、低消費電流化したものと比べて高い振幅電圧を得ることができる点では優れる。なお、図１７に示したものでは、定電流回路Ｙ４の電流値を６０μＡ、第２の電流供給回路の電流値を４０μＡとしてシミュレーションを行った。
【００７７】
以上のように本例において、定電流回路Ｙ４、定電流回路Ｙ９から各差動回路へ供給される電流値について、定電流回路Ｙ４の電流値より定電流回路Ｙ９の電流値を小さく設定することにより、動作周波数の向上、消費電流値の削減を促すことができる。なお、以上のシミュレーションの条件下では、第２のクロック信号に対する第１のクロック信号の遅延は、位相の遅れで言えば４０度〜１２０度の遅延が設定可能で、好ましくは６０度〜９０度であった。
【００７８】
以上のように本発明では、分周回路を構成するＤ型フリップフロップ回路間でのデータ伝送においてはゲートディレイが存在しないので、本例に示したＤ型フリップフロップ回路ＤＦ１〜ＤＦ３のような高速動作のＤ型フリップフロップ回路の能力を最大限生かすことが可能である。言い換えれば、Ｄ型フリップフロップ回路ＤＦ１〜ＤＦ３のような高速動作のＤ型フリップフロップ回路により本発明の分周回路を構成することにより、より高い動作周波数の分周回路が実現可能となる。また、ＳＷ、ＳＷバーに入力される３段目のＤ型フリップフロップ回路ＤＦ３からの信号について遅延が許容されることは、言い換えれば、その信号の入力タイミングのずれが許容されることであり、高速動作時の誤動作を少なくし、高速化に寄与するものである。
【００７９】
さて、上記各実施例において、１段目のＤ型フリップフロップ回路においては、入力部、出力部間のデータ伝送を制御するトランジスタよりも、入力データの切り替えを制御するトランジスタをより定電流回路に近い側にもうけたが、これに限らず、これとは逆に入力データ切替え用トランジスタよりも、データ伝送制御用のトランジスタをより定電流回路に近い側に設けても良い。例えば、Ｄ型フリップフロップ回路ＤＦ１に対応するものでは、図１８に示すように変更できる。同図において、０７はマスター回路であり、０８はスレーブ回路である。マスター回路０７の入力部０９では、エミッタ接続点ＣＥ１、ＣＥ２にそれぞれトランジスタＴｒ５、Ｔｒ６を接続し、差動回路１、２を直接差動回路３に接続してあり、差動回路３は第１のクロック信号をベースに受けるトランジスタＴｒ１９を介して定電流回路Ｙ４に接続してある。また、スレーブ回路０８の入力部としての差動回路５においては、エミッタ接続点Ｃｅ３は第１のクロック信号の反転信号をベースに受けるトランジスタＴｒ２０に接続し、これを介して定電流回路Ｙ４に接続してある。このようにした場合も上述したものと同様の作用効果が得られる。
【００８０】
なお、上記各実施例では、各Ｄ型フリップフロップ回路をｎｐｎ型のバイポーラトランジスタにて構成したがこれに限るものではない。ｐｎｐ型のバイポーラトランジスタにて構成することも可能であり、例えば、Ｄ型フリップフロップ回路ＤＦ１、ＤＦ２において各トランジスタを置き換えるとそれぞれ、図１９、図２０に示すようになる。これらの図において、０１０、０１２はマスター回路であり、それぞれマスター回路０３、０５に対応し、また、０１１、０１３はスレーブ回路であり、それぞれスレーブ回路０４、０６に対応する。１９１〜２００は差動回路であり、それぞれ差動回路１〜１０に対応し、Ｔｒ２１、Ｔｒ２２はｐｎｐ型のバイポーラトランジスタであり、それぞれトランジスタＴｒ７、Ｔｒ８に対応し、Ｔｒ２３〜Ｔｒ３０はｐｎｐ型のバイポーラトランジスタであり、それぞれトランジスタＴｒ１１〜Ｔｒ１８に対応する。また、２０１、２０２は定電流回路であり、図示しないがｐｎｐ型のバイポーラトランジスタから構成される。このような構成においても、Ｄ型フリップフロップ回路ＤＦ１、ＤＦ２により構成される分周回路と同様の作用効果を奏する。
【００８１】
また、各Ｄ型フリップ回路はＭＯＳトランジスタにより構成しても良い。その場合、２段目以降は一般のＭＯＳ構成のものが用いられ、１段目のものは、入力に図２１に示すような入力部を設ければよい。
【００８２】
図２１において、ＴＲ１〜ＴＲ４はトランスミッションゲートであり、トランスミッションゲートＴＲ１、ＴＲ２は入力側をそれぞれＤ１、端子Ｄ２に接続してあるとともに、出力側を共通の端子Ｄ’に接続してある。トランスミッションゲートＴＲ３、ＴＲ４は入力側をそれぞれ端子Ｄ１バー、Ｄ２バーに接続し、出力側を共通の端子Ｄ’バーに接続してある。図示しないが端子Ｄ１、Ｄ１バーはそれぞれ最終段直前のＤ型フリップフロップ回路の出力端子、反転出力端子であり、端子Ｄ２、Ｄ２バーは最終段のＤ型フリップフロップ回路の出力端子、反転出力端子である。入力部の各トランスミッションゲートは端子ＳＷ、ＳＷバーの信号により開閉を制御される。トランスミッションゲートＴＲ１〜ＴＲ４より入力部が構成され、端子Ｄ’、Ｄ’バーは、図示しない１段目のＤ型フリップフロップ回路の入力端子、反転入力端子に接続される。ここで、１段目のＤ型フリップフロップ回路の入力データ切替え動作について述べる。各トランスミッションゲートは端子ＳＷ、ＳＷバーの信号により開閉を制御される。端子ＳＷの信号が“１”の際に、トランスミッションゲートＴＲ１、ＴＲ３が開かれ、それぞれ端子Ｄ１、Ｄ１バーの信号を端子Ｄ’、Ｄ’バーに送る。また、端子ＳＷの信号が“０”の際に、トランスミッションゲートＴＲ２、ＴＲ４が開かれ、それぞれ端子Ｄ２、Ｄ２バーの信号を端子Ｄ’、Ｄ’バーに送る。この入力部においてもどのようなタイミングにおいてもデータが途切れることは無い。また、トランスミッションゲートＴＲ１〜ＴＲ４による遅延は無いものと見なせ、上述のＤ型フリップフロップ回路ＤＦ１と同様の作用効果を奏する。すなわち、このようなＭＯＳ構成のＤ型フリップフロップ回路より、分周回路を構成した場合も、上記各実施例のものと同様の作用効果を奏する。
【００８３】
【発明の効果】
本発明によれば、１段目の上記Ｄ型フリップフロップ回路は、Ｎ段目の上記Ｄ型フリップフロップ回路の出力の論理レベルに応じて、Ｎ段目、Ｎ−１段目の上記Ｄ型フリップフロップ回路の出力を選択的に入力データとするように構成してある。これによって、本発明は１段目のＤ型フリップフロップ回路とＮ段目およびＮ−１段目の上記Ｄ型フリップフロップ回路との間のディレイを排除し、動作周波数を向上させることが可能となる。すなわち、分周回路において遅延要素をほぼＤ型フリップフロップ回路自体のみとすることができ、Ｄ型フリップフロップ回路の高速動作能力を最大限発揮させることが可能となる。
【００８４】
また、各Ｄ型フリップフロップ回路において、マスター回路、スレーブ回路を問わずデータを入力するための入力部、入力データを保持するとともに出力する出力部にはそれぞれ第１のクロック信号、第２のクロック信号に応じて電流を供給し、上記第１のクロック信号は上記第２のクロック信号に対して所定の遅延を有するものとする。これにより、入力データの書込タイミングと、データ保持タイミングを最適化し、Ｄ型フリップフロップ回路の動作周波数を向上させることが可能となる。このような、Ｄ型フリップフロップ回路を用いることにより、本発明の分周回路の高速動作能力を最大限発揮させることが可能となる。
【００８５】
また、このように構成することにより、入力データの切替え用の信号として用いられるＮ段目の上記Ｄ型フリップフロップ回路の出力の論理レベルに対応した信号は遅延を許容される。このため、この切替え用信号は他のロジックを介した後に１段目のＤ型フリップフロップ回路に入力するなどが可能となり、分周回路と他のロジックとの組み合わせが容易となる。また、切替え用信号の遅延が許容されることにより、高速作においても誤動作が発生し難い安定した分周回路を提供することが可能であり、言い換えれば、分周回路の動作周波数を向上させることが可能となる。
【００８６】
また、Ｎ段目のＤ型フリップフロップ回路の出力の切替え時においては、Ｎ段目またはＮ−１段目の出力のいずれが選択されても１段目のＤ型フリップフロップ回路の入力には同じ論理レベルのデータが供給されるように構成してある。このため、入力データの切替え用の信号がどのようなタイミングに入力されても入力データは途切れることはなく、安定した分周回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第一実施例の分周回路の構成を説明するための説明図。
【図２】図１の要部の構成を説明するための説明図。
【図３】本発明の第一実施例の応用例を説明するための説明図。
【図４】本発明の第一実施例の応用例を説明するための説明図。
【図５】本発明の第一実施例の応用例を説明するための説明図。
【図６】本発明の第二実施例の分周回路の概要を説明するための説明図。
【図７】本発明の第二実施例の分周回路の構成を説明するための説明図。
【図８】本発明の第三実施例の分周回路の構成を説明するための説明図。
【図９】図８の要部の構成を説明するための説明図。
【図１０】図８の要部の構成を説明するための説明図。
【図１１】本発明の第三実施例の分周回路の動作説明のためのタイミングチャート。
【図１２】本発明の第三実施例の分周回路の動作説明のための波形図。
【図１３】本発明の第三実施例の分周回路の動作説明のための波形図。
【図１４】本発明の第三実施例の分周回路の動作説明のための波形図。
【図１５】本発明の第三実施例の分周回路の動作説明のための波形図。
【図１６】本発明の第三実施例の分周回路の動作説明のための波形図。
【図１７】本発明の第三実施例の分周回路の動作説明のための波形図。
【図１８】本発明の他の実施例の分周回路の構成を説明するための説明図。
【図１９】本発明の他の実施例の分周回路の構成を説明するための説明図。
【図２０】本発明の他の実施例の分周回路の構成を説明するための説明図。
【図２１】本発明の他の実施例の分周回路の構成を説明するための説明図。
【図２２】従来の分周回路の構成を説明するための説明図。
【図２３】図２２の要部の構成を説明するための説明図。
【図２４】図２２の要部の構成を説明するための説明図。
【符号の説明】
Ｆ１〜Ｆ４            Ｄ型フリップフロップ回路
０                    マスター回路
Ｙ６                  スレーブ回路
０１                  入力部
ＤＦ１〜ＤＦ３        Ｄ型フリップフロップ回路
１〜１０              差動回路（第１〜第１０の差動回路）
０３、０７、０１０    マスター回路（第１のマスター回路）
０４、０８、０１１    スレーブ回路（第１のスレーブ回路）
０５、０１２            マスター回路（第２のマスター回路）
０６、０１３          スレーブ回路（第２のスレーブ回路）
０９                  入力部
１９１〜２００                差動回路（第１〜第１０の差動回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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