(57)【特許請求の範囲】
【請求項１】
半導体基板上に行および列のマトリックスに配置されるように形成され、各メモリセルがソース、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲート構造を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、各列に配置されたメモリセルの隣接する２つが、それぞれのソース又はドレインとなる１つの不純物拡散層を共有し、各列に配置された上記メモリセルの上記制御ゲートを含んでワード線が構成されており、列方向に交互に複数のビット線及び複数のソース線が配列されており、上記メモリセルのソース又はドレインである上記不純物拡散層が上記半導体基板内で行方向に連続的に形成されて上記ソース線又は上記ビット線の少なくとも一部を構成している不揮発性半導体記憶装置の書き込み方法において、
書き込むべき第１のメモリセルの制御ゲートに第１の電圧、ドレインに第２の電圧、ソースに上記第２の電圧より小さい第３の電圧を印加して、該メモリセルの浮遊ゲートにホットエレクトロンを注入し、
上記第１のメモリセルとドレインを共有し、ソースを共有しない第２のメモリセルのソースに上記第２の電圧を印加し、
上記第２のメモリセルとソースを共有し、ドレインを共有しない第３のメモリセルのドレイン、及び、上記第３のメモリセルとドレインを共有し、ソースを共有しない第４のメモリセルのソースに、上記第２の電圧より小さく、上記第３の電圧より大きい第４の電圧を印加することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項２】
上記第１、第２、第３及び第４の電圧は、それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであることを特徴とする請求項１に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項３】
半導体基板上に行および列のマトリックスに配置されるように形成され、各メモリセルがソース、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲート構造を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、各列に配置されたメモリセルの隣接する２つが、それぞれのソース又はドレインとなる１つの不純物拡散層を共有し、各列に配置された上記メモリセルの上記制御ゲートを含んでワード線が構成されており、列方向に交互に複数のビット線及び複数のソース線が配列されており、上記メモリセルのソース又はドレインである上記不純物拡散層が上記半導体基板内で行方向に連続的に形成されて上記ソース線又は上記ビット線の少なくとも一部を構成している不揮発性半導体記憶装置の書き込み方法において、
書き込むべき第１のメモリセルの制御ゲートに第１の電圧、ドレインに第２の電圧、ソースに上記第２の電圧より小さい第３の電圧を印加して、該メモリセルの浮遊ゲートにホットエレクトロンを注入し、
上記第１のメモリセルとドレインを共有し、ソースを共有しない第２のメモリセルのソースに上記第３の電圧より大きく、上記第２の電圧より小さい第４の電圧を印加することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項４】
上記第１、第２、第３及び第４の電圧は、それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであることを特徴とする請求項３に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項５】
半導体基板に形成され且つ浮遊ゲートと制御ゲートの複合ゲート構造を有するメモリセルがマトリックス状に配列されたメモリセルアレイを備えた不揮発性半導体記憶装置であって、上記制御ゲートで構成されるワード線の方向に隣接する各２つの上記メモリセルがソース又はドレインである不純物拡散層を共有し、上記ワード線と直交する方向に配列した上記メモリセルが２ｎ個（ｎ：自然数）毎のブロックに分割され、上記ワード線と直交する方向に配列した上記メモリセルのドレインである上記不純物拡散層が上記ブロック毎に上記半導体基板内に連続的に形成されて、副ビット線を構成し、上記ワード線と直交する方向に配列した上記メモリセルのソースである上記不純物拡散層が、隣接する各２つのブロックに跨がった２ｎ個の上記メモリセルにおいて上記半導体基板内に連続的に形成されて、副ソース線を構成し、上記各副ビット線が、上記ブロック毎に設けられたビット選択トランジスタ及びビットコンタクトを介して主ビット線に接続し、上記ビット選択トランジスタのゲートがビット選択ワード線に接続し、上記各副ソース線が、上記各ブロック間に設けられたソースコンタクトを介して主ソース線に接続している不揮発性半導体記憶装置の書き込み方法において、
書き込むべきメモリセルの上記制御ゲートに第１の電圧、ドレインに第２の電圧及びソースに上記第２の電圧よりも小さい第３の電圧を印加するとともに、上記書き込むべきメモリセルとドレインを共有し且つソースを共有しないメモリセルのソースに上記第３の電圧よりも大きく上記第２の電圧よりも小さい第４の電圧を印加することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項６】
半導体基板に形成され且つ浮遊ゲートと制御ゲートの複合ゲート構造を有するメモリセルがマトリックス状に配列されたメモリセルアレイを備えた不揮発性半導体記憶装置であって、上記制御ゲートで構成されるワード線の方向に隣接する各２つの上記メモリセルがソース又はドレインである不純物拡散層を共有し、上記ワード線と直交する方向に配列した上記メモリセルが２ｎ個（ｎ：自然数）毎のブロックに分割され、上記ワード線と直交する方向に配列した上記メモリセルのドレインである上記不純物拡散層が上記ブロック毎に上記半導体基板内に連続的に形成されて、副ビット線を構成し、上記ワード線と直交する方向に配列した上記メモリセルのソースである上記不純物拡散層が、隣接する各２つのブロックに跨がった２ｎ個の上記メモリセルにおいて上記半導体基板内に連続的に形成されて、副ソース線を構成し、上記各副ビット線が、上記ブロック毎に設けられたビット選択トランジスタ及びビットコンタクトを介して主ビット線に接続し、上記ビット選択トランジスタのゲートがビット選択ワード線に接続し、上記各副ソース線が、上記各ブロック間に設けられたソースコンタクトを介して主ソース線に接続している不揮発性半導体記憶装置の書き込み方法において、
書き込むべきメモリセルの上記制御ゲートに第１の電圧、ドレインに第２の電圧及びソースに上記第２の電圧よりも小さい第３の電圧を印加するとともに、上記書き込むべきメモリセルとドレインを共有し且つソースを共有しない第２のメモリセルのソースに上記第２の電圧を印加し、上記第２のメモリセルとソースを共有し且つドレインを共有しない第３のメモリセルのドレイン及び上記第３のメモリセルとドレインを共有し且つソースを共有しない第４のメモリセルのソースに上記第３の電圧よりも大きく上記第２の電圧よりも小さい第４の電圧を夫々印加することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項７】
上記各副ソース線が、上記各ブロック間に設けられたソース選択トランジスタ及び上記ソースコンタクトを介して上記主ソース線に接続され、上記ソース選択トランジスタのゲートがソース選択ワード線に接続されていることを特徴とする請求項５又は６に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項８】
前記不揮発性半導体記憶装置が、
上記ワード線、上記ビット選択ワード線及び上記ソース選択ワード線が夫々接続されたワード線デコーダと、
上記主ビット線が接続されたビット線デコーダと、
上記主ソース線が接続されたソース線デコーダと、
を有することを特徴とする請求項７に記載の不揮発性半導体記憶装置の書き込み方法。
【請求項９】
メモリセルへの書き込みがそのメモリセルの上記浮遊ゲートへのホットエレクトロン注入により行われることを特徴とする請求項５〜８のいずれか１項に記載の不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の書き込み方法に関し、特にフラッシュ型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置の書き込み方法に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory)は、電気的に書き込み及び消去することが可能であるとともに、電源を切ってもデータが消えない不揮発性を有する。特に、全ビット一括又はブロック単位でデータの消去を行うようにしたフラッシュ型ＥＥＰＲＯＭ（「フラッシュメモリ」と称する。）は、様々な分野で利用され、より大きな記憶容量を持つ製品が期待されている。
【０００３】
このフラッシュメモリをより高集積化及び高容量化するための方式の１つとして、"A 1.28 μm2 Contactless Memory Cell Technology for a 3V-Only 64MbitEEPROM" (久米他：IEDM 92, pp.991-993 : 1992 IEEE)に記載されているようないわゆる「コンタクトレス方式」が提案されている。このコンタクトレス方式では、各メモリセルのソース／ドレイン拡散層がそのままソース線／ビット線を兼ねるように、行（columns ）、列（rows）のマトリックスに配列されたメモリセルアレイの各行の複数のメモリセルのソース／ドレイン拡散層を基板内に連続して形成しており、この種のＮＯＲ型のセルアレイにそれまで必要であったメモリセル毎のドレインコンタクトを省くことで、セルサイズの縮小を可能としている。但し、この文献に記載の方式では、各行のメモリセルにソース拡散層とドレイン拡散層の一対が必要であった。
【０００４】
一方、マスクＲＯＭ等の読み出し専用メモリでは、各メモリセルのソース／ドレイン拡散層がそのままソース線／ビット線を兼ねるように上述の如く構成するとともに、列方向に延びるワード線に沿った方向で隣接する各一対のメモリセルで拡散層を共有するように構成することにより、ビット線方向の各行のメモリセルに１本のソース／ドレイン拡散層を設けるようにして高集積化を図るようにしたいわゆる「仮想接地方式」が提案されている（日経マイクロデバイス１９９３年１２月号１２８〜１２９頁）。
【０００５】
この仮想接地方式は、"NOR Virtual Ground(NVG) - A New Scaling Concept for Very Hight Density FLASH EEPROM and its Implementation in a 0.5um process：IEDM 92, pp.15-18 ：1993 IEEE)に記載されているように、フラッシュメモリに対しても提案されている。以下、この文献に記載のフラッシュメモリにおける仮想接地方式について説明する。
【０００６】
図１５は、従来の仮想接地方式によるフラッシュメモリのメモリセルアレイの部分的な等価回路図である。この図１５に示すフラッシュメモリの書き込み動作を説明する。
【０００７】
例えば、メモリセルＭ(3,6) にデータを書き込む場合、ワード線Ｗ2 を１２Ｖ、他のワード線を０Ｖ、ビット線Ｂ3 を６Ｖ、ビット線Ｂ4 をフローティング（開放状態）、他のビット線を０Ｖ、ソース線Ｓ3 を６Ｖ、ソース線Ｓ4 をフローティング、他のソース線を０Ｖに夫々バイアスする。その結果、メモリセルＭ(3,6) の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(3,6) の浮遊ゲートにホットエレクトロンが注入されて、このメモリセルＭ(3,6) は書き込まれた状態になる。
【０００８】
ここで、ソース線Ｓ3 に６Ｖが印加されることによって、メモリセルＭ(3,6) とビット線Ｂ3 を挟んで右側に隣接するメモリセルＭ(3,7) の誤書き込みが防止される。また、ビット線Ｂ4 がフローティングとされることによって、ソースに６Ｖが印加される更に右のメモリセルＭ(3,8) の誤書き込みが防止される。
【０００９】
【発明が解決しようとする課題】
しかし、上述の仮想接地方式を採用した従来のフラッシュメモリの書き込み方法においては、例えば、メモリセルＭ(3,6) にデータを書き込む場合、４つ隣のメモリセルＭ(3,10)は、制御ゲートに１２Ｖ及びドレインに０Ｖが夫々印加され、ソースがフローティングである。この条件は、データを書き込まれていないメモリセルが、その浮遊ゲートとドレインとの電位差によるファウラー・ノードハイム（ＦＮ）トンネル現象のためにデータ書き込みを起こしやすい条件である。即ち、上述した従来の書き込み方法では、或るメモリセルに書き込みを行う際に他のメモリセルに誤書き込みが起こる可能性が高いという問題があった。
【００１０】
そこで、本発明の目的は、特に仮想接地方式を採用した不揮発性半導体記憶装置において、選択されたメモリセルへのデータ書き込み動作時に他のメモリセルに誤書き込みされることのない信頼性の高い不揮発性半導体記憶装置の書き込み方法を提供することである。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る不揮発性半導体記憶装置の書き込み方法は、半導体基板上に行および列のマトリックスに配置されるように形成され、各メモリセルがソース、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲート構造を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、各列に配置されたメモリセルの隣接する２つが、それぞれのソース又はドレインとなる１つの不純物拡散層を共有し、各列に配置された上記メモリセルの上記制御ゲートを含んでワード線が構成されており、列方向に交互に複数のビット線及び複数のソース線が配列されており、上記メモリセルのソース又はドレインである上記不純物拡散層が上記半導体基板内で行方向に連続的に形成されて上記ソース線又は上記ビット線の少なくとも一部を構成している不揮発性半導体記憶装置の書き込み方法において、書き込むべき第１のメモリセルの制御ゲートに第１の電圧、ドレインに第２の電圧、ソースに上記第２の電圧より小さい第３の電圧を印加して、該メモリセルの浮遊ゲートにホットエレクトロンを注入し、上記第１のメモリセルとドレインを共有し、ソースを共有しない第２のメモリセルのソースに上記第２の電圧を印加し、上記第２のメモリセルとソースを共有し、ドレインを共有しない第３のメモリセルのドレイン、及び、上記第３のメモリセルとドレインを共有し、ソースを共有しない第４のメモリセルのソースに、上記第２の電圧より小さく、上記第３の電圧より大きい第４の電圧を印加することを特徴とする。
【００２２】
上記第１、第２、第３及び第４の電圧は、それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであってよい。
【００２３】
別の観点では、半導体基板上に行および列のマトリックスに配置されるように形成され、各メモリセルがソース、ドレイン及び浮遊ゲートと制御ゲートを含む複合ゲート構造を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、各列に配置されたメモリセルの隣接する２つが、それぞれのソース又はドレインとなる１つの不純物拡散層を共有し、各列に配置された上記メモリセルの上記制御ゲートを含んでワード線が構成されており、列方向に交互に複数のビット線及び複数のソース線が配列されており、上記メモリセルのソース又はドレインである上記不純物拡散層が上記半導体基板内で行方向に連続的に形成されて上記ソース線又は上記ビット線の少なくとも一部を構成している不揮発性半導体記憶装置の書き込み方法において、書き込むべき第１のメモリセルの制御ゲートに第１の電圧、ドレインに第２の電圧、ソースに上記第２の電圧より小さい第３の電圧を印加して、該メモリセルの浮遊ゲートにホットエレクトロンを注入し、
上記第１のメモリセルとドレインを共有し、ソースを共有しない第２のメモリセルのソースに上記第３の電圧より大きく、上記第２の電圧より小さい第４の電圧を印加する。
【００２４】
上記第１、第２、第３及び第４の電圧は、それぞれ１２Ｖ、６Ｖ、０Ｖ及び３Ｖであってよい。
【００３０】
本発明に係る他の不揮発性半導体記憶装置の書き込み方法は、半導体基板に形成され且つ浮遊ゲートと制御ゲートの複合ゲート構造を有するメモリセルがマトリックス状に配列されたメモリセルアレイを備えた不揮発性半導体記憶装置であって、上記制御ゲートで構成されるワード線の方向に隣接する各２つの上記メモリセルがソース又はドレインである不純物拡散層を共有し、上記ワード線と直交する方向に配列した上記メモリセルが２ｎ個（ｎ：自然数）毎のブロックに分割され、上記ワード線と直交する方向に配列した上記メモリセルのドレインである上記不純物拡散層が上記ブロック毎に上記半導体基板内に連続的に形成されて、副ビット線を構成し、上記ワード線と直交する方向に配列した上記メモリセルのソースである上記不純物拡散層が、隣接する各２つのブロックに跨がった２ｎ個の上記メモリセルにおいて上記半導体基板内に連続的に形成されて、副ソース線を構成し、上記各副ビット線が、上記ブロック毎に設けられたビット選択トランジスタ及びビットコンタクトを介して主ビット線に接続し、上記ビット選択トランジスタのゲートがビット選択ワード線に接続し、上記各副ソース線が、上記各ブロック間に設けられたソースコンタクトを介して主ソース線に接続している不揮発性半導体記憶装置の書き込み方法において、書き込むべきメモリセルの上記制御ゲートに第１の電圧、ドレインに第２の電圧及びソースに上記第２の電圧よりも小さい第３の電圧を印加するとともに、上記書き込むべきメモリセルとドレインを共有し且つソースを共有しないメモリセルのソースに上記第３の電圧よりも大きく上記第２の電圧よりも小さい第４の電圧を印加することを特徴とする。
【００３２】
本発明に係る更に他の不揮発性半導体記憶装置の書き込み方法は、半導体基板に形成され且つ浮遊ゲートと制御ゲートの複合ゲート構造を有するメモリセルがマトリックス状に配列されたメモリセルアレイを備えた不揮発性半導体記憶装置であって、上記制御ゲートで構成されるワード線の方向に隣接する各２つの上記メモリセルがソース又はドレインである不純物拡散層を共有し、上記ワード線と直交する方向に配列した上記メモリセルが２ｎ個（ｎ：自然数）毎のブロックに分割され、上記ワード線と直交する方向に配列した上記メモリセルのドレインである上記不純物拡散層が上記ブロック毎に上記半導体基板内に連続的に形成されて、副ビット線を構成し、上記ワード線と直交する方向に配列した上記メモリセルのソースである上記不純物拡散層が、隣接する各２つのブロックに跨がった２ｎ個の上記メモリセルにおいて上記半導体基板内に連続的に形成されて、副ソース線を構成し、上記各副ビット線が、上記ブロック毎に設けられたビット選択トランジスタ及びビットコンタクトを介して主ビット線に接続し、上記ビット選択トランジスタのゲートがビット選択ワード線に接続し、上記各副ソース線が、上記各ブロック間に設けられたソースコンタクトを介して主ソース線に接続している不揮発性半導体記憶装置の書き込み方法において、書き込むべきメモリセルの上記制御ゲートに第１の電圧、ドレインに第２の電圧及びソースに上記第２の電圧よりも小さい第３の電圧を印加するとともに、上記書き込むべきメモリセルとドレインを共有し且つソースを共有しない第２のメモリセルのソースに上記第２の電圧を印加し、上記第２のメモリセルとソースを共有し且つドレインを共有しない第３のメモリセルのドレイン及び上記第３のメモリセルとドレインを共有し且つソースを共有しない第４のメモリセルのソースに上記第３の電圧よりも大きく上記第２の電圧よりも小さい第４の電圧を夫々印加することを特徴とする。
【００３３】
なお、上記各副ソース線が、上記各ブロック間に設けられたソース選択トランジスタ及び上記ソースコンタクトを介して上記主ソース線に接続され、上記ソース選択トランジスタのゲートがソース選択ワード線に接続されていてもよい。この場合、前記不揮発性半導体記憶装置が、上記ワード線、上記ビット選択ワード線及び上記ソース選択ワード線が夫々接続されたワード線デコーダと、上記主ビット線が接続されたビット線デコーダと、上記主ソース線が接続されたソース線デコーダと、を有していてもよい。
また、メモリセルへの書き込みがそのメモリセルの上記浮遊ゲートへのホットエレクトロン注入により行われてもよい。
【００３４】
本発明では、第１のメモリセルに所定のデータを書き込むとき、第１のメモリセルと同じ列に配置されるメモリセルが誤書き込みされないようにすることが可能である。つまり、書き込むべきメモリセルとドレインを共有して隣接する第２のメモリセルのソースにドレインと同じ高電圧を印加してその誤書き込みを防止するとともに、この第２のメモリセルとソースを共有して隣接する第３のメモリセルのドレイン及びこの第３のメモリセルとドレインを共有して隣接する第４のメモリセルのソースに所定の電圧を夫々印加することにより、この第４のメモリセルとソースを共有して隣接する第５のメモリセル（例えば、従来のメモリセルＭ(3,10)）を含めた全てのメモリセルの誤書き込みを防止することができる。
【００３５】
また、本発明の不揮発性半導体記憶装置によると、このような書き込み方法による各メモリセルの制御ゲート、ドレイン、ソースへの電圧印加を容易にできる。
【００３７】
【発明の実施の形態】
以下、本発明を実施形態につき図面を参照して説明する。
【００３８】
図１は、本発明の書き込み方法を適用する仮想接地方式によるフラッシュメモリのメモリセルアレイの部分的な等価回路図である。図１には、３つのメモリセルブロック（以下、単に「ブロック」という。）１、２、３が描かれており、各ブロックには、縦８×横１３＝１０４個のメモリセル（夫々をＭ(p,q) という記号で表す。ここで、p は１から８までの自然数、q は１から１３までの自然数を夫々表すものとする。）がマトリックス状に配列され且つＮＯＲ型に接続されている。メモリセルアレイ内には、このようなブロックが行列夫々の方向に多数配列されている。各メモリセルＭ(p,q) は、半導体基板の表面部分に互いに離隔して形成された一対の不純物拡散層であるソース及びドレインと、これら不純物拡散層の間の半導体基板上に絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを有する不揮発性のメモリセルである。
【００３９】
各ブロックの各列のメモリセルＭ(p,q) の制御ゲートの夫々は、列方向に隣接するメモリセルの制御ゲートと連続して形成されることによって８本のワード線Ｗ0 〜Ｗ7 を構成している。また、メモリセルＭ(p,q) の夫々は、列方向（ワード線方向）で隣接するメモリセルとソース又はドレインを共有している。例えば、図中央に示すメモリセルＭ(3,6) は、右側のメモリセルＭ(3,7) とドレインを共有し、左側のメモリセルＭ(3,5) とソースを共有している。
【００４０】
各ブロック１、２、３には、８本のワード線Ｗ0 〜Ｗ7 と７本のビット線Ｂ0 〜Ｂ6 と７本のソース線Ｓ0 〜Ｓ6 が夫々接続されている。そして、各ブロック１、２、３のワード線Ｗ0 〜Ｗ7 は夫々１３個のメモリセルＭ(1,1) 〜Ｍ(1,13)、Ｍ(2,1) 〜Ｍ(2,13)、‥‥、Ｍ(8,1) 〜Ｍ(8,13)のゲートに接続されている。また、ビット線Ｂ0 〜Ｂ6 及びソース線Ｓ0 〜Ｓ6 の夫々は、ワード線Ｗ0 〜Ｗ7 と直交する方向（行方向）に配列したメモリセルのドレイン拡散層及びソース拡散層が夫々基板内で連続して形成されることにより構成されている。また、メモリセルアレイ内で複数のビット線Ｂ0 〜Ｂ6 と複数のソース線Ｓ0 〜Ｓ6 は列方向に交互に配置されている。
【００４１】
また、各ブロック１、２、３に属する選択トランジスタＳＴ0 〜ＳＴ13のうち、選択トランジスタＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13のソース及びドレインには、ビット線Ｂ0 及びソース線Ｓ0 、ビット線Ｂ1 及びソース線Ｓ1 、‥‥、ビット線Ｂ6 及びソース線Ｓ6 が夫々接続されているとともに、ゲートには総てのブロックに共通の選択ワード線ＳＷ1 が接続されている。一方、選択トランジスタＳＴ2 、ＳＴ4 、ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12のソース及びドレインには、ビット線Ｂ1 及びソース線Ｓ0 、ビット線Ｂ2 及びソース線Ｓ1 、‥‥、ビット線Ｂ6 及びソース線Ｓ5 が夫々接続されているとともに、ゲートには総てのブロックに共通の選択ワード線ＳＷ2 が接続されている。また、ゲートに選択ワード線ＳＷ2 が接続されている選択トランジスタＳＴ0 のドレインはビット線Ｂ1 に接続され、ソースは図外の隣のブロックのソース線Ｓ6 に接続されている。
【００４２】
各ブロック毎に設けられたビットコンタクトＢＣ1 〜ＢＣ7 の夫々は、基板内に形成されたビット線Ｂ0 〜Ｂ6 と基板上に絶縁膜を介して例えばアルミニウム等の金属で形成された主ビット線２３１（図２参照）とを接続している。尚、ソース線Ｓ0 〜Ｓ6 の夫々はフローティング（開放状態）になっている。
【００４３】
図２は、図１のフラッシュメモリの回路構成を示すブロック図である。図２において、メモリセルアレイ２１は、図１に示したようにマトリックス状に配列されたメモリセルを多数有している。列デコーダ２２には、メモリセルアレイ２１のブロック毎に設けられたワード線Ｗ0 〜Ｗ7 が夫々接続され、制御回路２５からの信号によりワード線の１つを選択する。第１行デコーダ２３及びこれとメモリセルアレイ２１を挟んで反対側に示された第２行デコーダ２４には、メモリセルアレイ２１の主ビット線２３１が夫々接続されている。制御回路２５は、入力端子ＩＮから入力バッファ回路２６を介して送られたアドレス信号の内容に応じて、データ書き換え及び読み出しのための命令（書き換え又は読み出しのために選択されたメモリセルのアドレスに基づき選択されたビット線、ワード線を示す信号を含む）を列デコーダ２２、選択ワード線ＳＷ1 並びにＳＷ2 、第１行デコーダ２３及び第２行デコーダ２４に夫々送る。
【００４４】
電圧制御回路２９は、外部から１２Ｖ（電源電圧５Ｖから昇圧された電圧）及び５Ｖ（電源電圧）を夫々供給されており、その内部において３Ｖ及び６Ｖの電圧を発生し、３Ｖ、５Ｖ、６Ｖ及び１２Ｖの電圧は、電圧制御回路２９から制御回路２５を介して列デコーダ２２、選択ワード線ＳＷ1 並びにＳＷ2 、第１行デコーダ２３及び第２行デコーダ２４に夫々供給される。そして、列デコーダ２２は０Ｖ、５Ｖ又は１２Ｖの電圧を、第１行デコーダ２３は０Ｖ又は６Ｖの電圧を、第２行デコーダ２４は０Ｖ又は３Ｖの電圧を、データ書き換え又は読み出しの各動作に応じて各メモリセルの制御ゲート、ドレイン及びソースに夫々印加する。このように、２つの行デコーダ２３、２４を用いるのは、１つの行デコーダによって３Ｖと６Ｖの２種類の電圧をビット線群に同時に供給することが困難だからである。第２行デコーダ２４に接続されたマルチプレクサ２７は、制御回路２５からの命令に応じて第２行デコーダ２４からの信号のいずれかを選択し、これをソース線に接続されたセンスアンプ２８に向けて出力する。センスアンプ２８において増幅された信号は、出力バッファ回路３０を介して出力端子ＯＵＴから出力される。
【００４５】
図３は、図１のメモリセルアレイの概略を示す部分的な平面図である。図３においては、図１のメモリセルアレイのうち、１つのブロックのメモリセルＭ(1,5) 〜Ｍ(1,12)、Ｍ(2,5) 〜Ｍ(2,12)、‥‥、Ｍ(8,5) 〜Ｍ(8,12)の６４個のメモリセルを示している。メモリセルＭ(1,5) 〜Ｍ(1,12)、‥‥、Ｍ(8,5) 〜Ｍ(8,12)の制御ゲートの夫々はワード線Ｗ0 、‥‥、Ｗ7 と一体に形成されており、ワード線Ｗ0 、‥‥、Ｗ7 の夫々の下には各メモリセルに対応して８つの浮遊ゲート３１が形成されている。また、ワード線と直交する方向に延びたビット線Ｂ3 〜Ｂ 5及びソース線Ｓ2 〜Ｓ 5は、シリコン基板の内部の浮遊ゲート３１に挟まれる位置に交互に形成されている。本例のメモリセルでは、ワード線方向での１つのメモリセル当たりの最小寸法が、ビットコンタクトＢＣを介してビット線に接続される主ビット線である例えばアルミ配線のピッチで決められるとともに、ビット線方向での１つのメモリセル当たりの最小寸法が、制御ゲートであるワード線Ｗ0 、‥‥、Ｗ7 のピッチで決められ、個々のメモリセルのサイズを極めて小さくすることができる。
【００４６】
図４は、図１のフラッシュメモリのメモリセルの製造方法を工程順に示す断面図である。尚、図４の各図はメモリセルのワード線方向に沿った断面図である。
【００４７】
まず、図４（ａ）に示すように、Ｐ型シリコン基板４１上の全面にシリコン窒化膜４２を形成した後、メモリセルを形成すべき領域にのみシリコン窒化膜４２が残存するように、フォトレジスト（図示せず）を用いた微細加工によってシリコン窒化膜４２を選択的にエッチング除去し、シリコン窒化膜４２に開口部４３を形成する。しかる後、開口部４３底部のシリコン基板４１に交互にＮ- 拡散層４４及びＰ+ 拡散層４５が形成されるように、シリコン窒化膜４２及びパターニングしたフォトレジスト（図示せず）をマスクとして、シリコン基板４１にホウ素（Ｂ）及びリン（Ｐ）を夫々イオン注入する。
【００４８】
次に、図４（ｂ）に示すように、シリコン窒化膜４２をマスクとして、シリコン基板４１に砒素（ＡS ）をイオン注入し、Ｎ- 拡散層４４及びＰ+ 拡散層４５に夫々包含されるようにＮ+ 拡散層４６を形成する。
【００４９】
次に、図４（ｃ）に示すように、シリコン窒化膜４２をマスクとしてＬＯＣＯＳ法によりシリコン基板４１を熱酸化し、フィールド酸化膜４７を形成する。
【００５０】
次に、図４（ｄ）に示すように、シリコン窒化膜４２を除去する。
【００５１】
次に、図４（ｅ）に示すように、トンネル酸化膜４８を形成した後、シリコン基板４１上の全面に多結晶シリコン膜を形成する。そして、フォトレジスト（図示せず）を用いた微細加工によってこの多結晶シリコン膜を選択的にエッチング除去し、浮遊ゲート４９を形成する。
【００５２】
次に、図４（ｆ）に示すように、全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなるＯＮＯ膜５０を形成した後、全面に多結晶シリコン膜を形成する。そして、フォトレジスト（図示せず）を用いた微細加工によってこの多結晶シリコン膜を選択的にエッチング除去し、ワード線である制御ゲート５１を形成する。
【００５３】
次に、図４（ｇ）に示すように、全面に層間絶縁膜５２を形成した後、この層間絶縁膜５２の所定位置に開口したコンタクト孔（図示せず）においてＮ+ 拡散層４６と接続されるように、アルミニウムからなる主ビット線５３及び主ソース線５４を基板上に形成する。以上の工程により、図１に示したメモリセルアレイが製造できる。
【００５４】
図４に示したメモリセルにおいては、Ｎ- 拡散層４４に包含されるＮ+ 拡散層４６が基板内でソース線を構成しており、Ｐ+ 拡散層４５に包含されるＮ+ 拡散層４６が基板内でビット線を構成している。従って、基板内ソース線においてはＮ- 拡散層４４の存在により接合耐圧が高くなるとともに、基板内ビット線においてはＰ+ 拡散層４５の存在によりチャネルホットエレクトロンの発生効率が向上して書き込み速度が速くなる。
【００５５】
次に、図１に示すフラッシュメモリの書き込み動作を図５及び図６を参照して説明する。
【００５６】
まず、例えば、ブロック２のメモリセルＭ(3,6) にデータを書き込む場合、図１及び図５に示すように、ブロック２のワード線Ｗ2 を１２Ｖ、他のワード線を０Ｖ、ビット線Ｂ3 に接続された主ビット線を６Ｖ、ビット線Ｂ4 に接続された主ビット線を３Ｖ、他の主ビット線を０Ｖ、選択ワード線ＳＷ1 を５Ｖ及び選択ワード線ＳＷ2 を０Ｖに夫々バイアスする。すると、図１に示す選択トランジスタＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13が夫々オンになり、ビット線Ｂ0 とソース線Ｓ0 、ビット線Ｂ1 とソース線Ｓ1 、…、ビット線Ｂ6 とソース線Ｓ6 とが夫々導通して同電位になる。この結果、ブロック２のメモリセルＭ(3,6) の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(3,6) の浮遊ゲートにホットエレクトロンが注入されて、このメモリセルＭ(3,6) は書き込まれた状態になる。
【００５７】
このとき、図５に示すように、ソース線Ｓ3 に６Ｖを印加するので、メモリセルＭ(3,6) とビット線Ｂ3 を挟んで隣接するメモリセルＭ(3,7) は、ソース及びドレインに夫々６Ｖが印加されることになり、誤書き込みが起こらない。また、ビット線Ｂ4 に３Ｖを印加するので、ソースに６Ｖが印加されるメモリセルＭ(3,8) の誤書き込みも起こらない。
【００５８】
更に、ソース線Ｓ4 に３Ｖを印加するので、メモリセルＭ(3,8) とビット線Ｂ4 を挟んで隣接するメモリセルＭ(3,9) は、ソース及びドレインに夫々３Ｖが印加されることになり、誤書き込みが起こらない。更に、このメモリセルＭ(3,9) とソース線Ｓ4 を挟んで隣接するメモリセルＭ(3,10)は、ソースに３Ｖ及びドレインに０Ｖが夫々印加されることになり、誤書き込みが起こらない。
【００５９】
尚、ビット線Ｂ4 及びソース線Ｓ4 に印加する３Ｖという値は、メモリセルＭ(3,8) 及びメモリセルＭ(3,10)のいずれの浮遊ゲートにもホットエレクトロン注入やＦＮトンネル現象により電荷が注入されないように０〜６Ｖの範囲で適宜変更が可能である。
【００６０】
次に、例えば、ブロック２のメモリセルＭ(3,7) にデータを書き込む場合には、図１及び図６に示すように、ブロック２のワード線Ｗ2 を１２Ｖ、他のワード線を０Ｖ、ビット線Ｂ3 に接続された主ビット線を６Ｖ、ビット線Ｂ2 に接続された主ビット線を３Ｖ、他の主ビット線を０Ｖ、選択ワード線ＳＷ1 を０Ｖ及び選択ワード線ＳＷ2 を５Ｖに夫々バイアスする。すると、図１に示す選択トランジスタＳＴ0 、ＳＴ2 、ＳＴ4 、ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12が夫々オンになり、ビット線Ｂ1 とソース線Ｓ0 、ビット線Ｂ2 とソース線Ｓ1 、…、ビット線Ｂ6 とソース線Ｓ5 とが夫々導通して同電位になる。また、ソース線Ｓ6 は、隣のブロックの選択トランジスタＳＴ0 を介してそのブロックのビット線Ｂ0 により０Ｖに制御される。この結果、ブロック２のメモリセルＭ(3,7) の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(3,7) の浮遊ゲートにホットエレクトロンが注入されて、このメモリセルＭ(3,7) は書き込まれた状態になる。
【００６１】
このとき、図６に示すように、ソース線Ｓ2 に６Ｖを印加するので、メモリセルＭ(3,7) とビット線Ｂ3 を挟んで隣接するメモリセルＭ(3,6) は、ソース及びドレインに夫々６Ｖが印加されることになり、誤書き込みが起こらない。また、ビット線Ｂ2 に３Ｖを印加するので、ソースに６Ｖが印加されるメモリセルＭ(3,5) の誤書き込みも起こらない。
【００６２】
更に、ソース線Ｓ1 に３Ｖを印加するので、メモリセルＭ(3,5) とビット線Ｂ2 を挟んで隣接するメモリセルＭ(3,4) は、ソース及びドレインに夫々３Ｖが印加されることになり、誤書き込みが起こらない。更に、このメモリセルＭ(3,4) とソース線Ｓ1 を挟んで隣接するメモリセルＭ(3,3) は、ソースに３Ｖ及びドレインに０Ｖが夫々印加されることになり、誤書き込みが起こらない。
【００６３】
次に、図１に示すフラッシュメモリの読み出し動作を説明する。例えば、ブロック２のメモリセルＭ(3,6) からデータを読み出す場合、ブロック２のワード線Ｗ2 を５Ｖ、他のワード線を０Ｖ、ビット線Ｂ3 に接続された主ビット線を３Ｖ、他の主ビット線を０Ｖ、選択ワード線ＳＷ1 を５Ｖ及び選択ワード線ＳＷ2 を０Ｖに夫々バイアスする。すると、選択トランジスタＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13が夫々オンになって、ビット線Ｂ3 とソース線Ｓ3 が夫々３Ｖになるとともに、他のビット線及びソース線が総て０Ｖになる。この結果、ブロック２のメモリセルＭ(3,6) の制御ゲートに５Ｖ、ドレインに３Ｖ、ソースに０Ｖが夫々印加される。このとき、ビット線Ｂ3 に電流が流れるか否かによって、メモリセルＭ(3,6) が書き込み状態又は消去状態のいずれであるかを判定する。
【００６４】
次に、図１に示すフラッシュメモリの消去動作を説明する。本例では、メモリセルアレイの全メモリセルの記憶内容を一括して消去する。そのために、総てのブロックのワード線Ｗ0 〜Ｗ7 を−１２Ｖにバイアスする。この結果、書き込み状態にあるメモリセルの浮遊ゲートからＦＮトンネル現象により電子が引き抜かれ、メモリセルに書き込まれたデータは消去される。尚、或るワード線にのみ−１２Ｖをバイアスすることによって、そのワード線に接続されたメモリセルのみを消去することもできる。
【００６５】
以上、本発明の第１の実施形態につき説明したが、仮想接地方式を採用したフラッシュメモリにおいては、１本のビット線が、行方向に配列された非常に多くのメモリセルに接続されているため、例えば、ブロック２のメモリセルＭ(3,6) にデータを書き込む場合、副ビット線Ｂ3 に接続された総てのブロックのメモリセルＭ(1,6) 、Ｍ(2,6) 等のきわめて多くのメモリセルに関して、その制御ゲートに０Ｖ、ソースに０Ｖ及びドレインに６Ｖが印加されることになる。この条件は、データを書き込まれたメモリセルが、浮遊ゲートとドレインとの電位差によるファウラー・ノルドハイム（ＦＮ）トンネル現象のためにデータ消去を起こしやすい条件である。即ち、上述の仮想接地方式を採用したフラッシュメモリでは、書き込み時に他のメモリセルに誤消去が起こる可能性が高いという問題がある。
【００６６】
そして、例えば、ブロック２のメモリセルＭ(3,6) にデータを書き込んだ後に誤消去検出を行って装置の信頼性を高めようとする場合には、ビット線Ｂ3 に接続された総てのブロックのメモリセルに関して誤消去検出動作を行う必要があり、その誤消去検出のために長時間を要するという問題がある。
【００６７】
本発明の第２の実施形態の不揮発性半導体記憶装置は、この問題を解決するため、１つのビット線に接続されるメモリセルの数を少なくするように構成されている。以下、第２の実施形態につき図面を参照して説明する。
【００６８】
図７は、本発明の第２の実施形態によるフラッシュメモリのメモリセルアレイの部分的な等価回路図である。図７には、２つのメモリセルブロック（以下、単に「ブロック」という。）１、２が描かれており（尚、ブロック１は、紙面の都合上、下側半分だけを示した。）、各ブロックには縦１６×横１３＝２０８個のメモリセル（夫々をＭ(p,q) という記号で表す。ここで、p は１から１６までの自然数、q は１から１３までの自然数を夫々表すものとする。）がマトリックス状に配列され且つＮＯＲ型に接続されている。メモリセルアレイ内には、このようなブロックが縦横夫々の方向に多数配列されている。各メモリセルＭ(p,q) は、半導体基板の表面部分に互いに離隔して形成された一対の不純物拡散層であるソース及びドレインと、これら不純物拡散層の間の半導体基板上に絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを有する不揮発性のメモリセルである。
【００６９】
各ブロックの各列のメモリセルＭ(p,q) の制御ゲートの夫々は、図中列方向に隣接するメモリセルの制御ゲートと連続して形成されることによって１６本のワード線Ｗ0 〜Ｗ15を構成している。また、メモリセルＭ(p,q) の夫々は、図中列方向（ワード線方向）に隣接するメモリセルとソース又はドレインを共有している。例えば、メモリセルＭ(4,5) は、左側のメモリセルＭ(4,4) とドレインを共有し、右側のメモリセルＭ(4,6) とソースを共有している。
【００７０】
各ブロック１、２には、１６本のワード線Ｗ0 〜Ｗ15と７本の副ビット線Ｂ0 〜Ｂ6 と７本の副ソース線Ｓ0 〜Ｓ6 とが夫々接続されている。各ブロックのワード線Ｗ0 〜Ｗ15は夫々１３個のメモリセルＭ(1,1) 〜Ｍ(1,13)、Ｍ(2,1) 〜Ｍ(2,13)、‥‥、Ｍ(16,1)〜Ｍ(16,13) のゲートに接続されている。また、副ビット線Ｂ0 〜Ｂ6 及び副ソース線Ｓ0 〜Ｓ6 の夫々は、ワード線Ｗ0 〜Ｗ15と直交する方向（行方向、即ち、ビット線方向）に配列したメモリセルのドレイン拡散層及びソース拡散層が夫々連続して形成されることによって構成されている。
【００７１】
副ビット線Ｂ0 〜Ｂ6 の夫々は、ブロック毎に、即ち、１つのブロックに属する１６個のメモリセルＭ(1,q) 〜Ｍ(16,q)毎に分断され、他のブロックの副ビット線とは独立に制御可能になっている。一方、副ソース線Ｓ0 〜Ｓ6 の夫々は、副ビット線方向に隣接する２つのブロックに跨がって、即ち、１つのブロックに属する８個のメモリセルＭ(9,q) 〜Ｍ(16,q)及び当該ブロックと副ビット線方向に隣接するブロックに属する８個のメモリセルＭ(1,q) 〜Ｍ(8,q) の計１６個のメモリセル毎に分断されている。
【００７２】
また、各ブロックのメモリセルＭ(8,q) とメモリセルＭ(9,q) との間に形成された各ビットコンタクトＢＣ1 〜ＢＣ6 は、各一対のビット選択トランジスタＳＴ1 とＳＴ2 、ＳＴ3 とＳＴ4 、ＳＴ5 とＳＴ6 、ＳＴ7 とＳＴ8 、ＳＴ9 とＳＴ10、並びに、ＳＴ11とＳＴ12のドレインと図示しない絶縁膜を介して基板上に例えばアルミニウム等の金属で形成された主ビット線１２３１（図８参照）とを接続している。また、ビットコンタクトＢＣ7 は、ビット選択トランジスタＳＴ13のドレインと図示しない絶縁膜を介して基板上に例えばアルミニウム等の金属で形成された主ビット線１２３１（図８参照）とを接続している。
【００７３】
ビット選択トランジスタＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13のソースには、副ビット線Ｂ0 、副ビット線Ｂ1 、‥‥、副ビット線Ｂ6 が夫々接続されているとともに、ゲートには、ワード線方向に延びたビット選択ワード線ＳＷ2 が接続されている。一方、ビット選択トランジスタＳＴ2 、ＳＴ4 、ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12のソースには、副ビット線Ｂ1 、副ビット線Ｂ2 、‥‥、副ビット線Ｂ6 が夫々接続されているとともに、ゲートには、ワード線方向に延びたビット選択ワード線ＳＷ1 が接続されている。
【００７４】
ブロック１とブロック２との間に形成されたソースコンタクトＳＣ1 〜ＳＣ7 は、副ソース線Ｓ0 〜Ｓ6 と図示しない絶縁膜を介して基板上に例えばアルミニウム等の金属で形成された主ソース線１２４１（図８参照）とを接続している。
【００７５】
本実施形態のように、各ブロックの中央位置にビットコンタクトＢＣを設け、ブロック間にソースコンタクトＳＣを設けることにより、メモリセルアレイ中のコンタクトの分布が均一となって、素子の集積度を高めることができる。
【００７６】
図８は、本実施形態のフラッシュメモリの回路構成を示すブロック図である。図２において、メモリセルアレイ２１は、図７に示したようにマトリックス状に配列されたメモリセルを多数有している。ワード線デコーダ１２２には、メモリセルアレイ２１のブロック毎に設けられたワード線Ｗ0 〜Ｗ15とビット選択ワード線ＳＷ1 、ＳＷ2 が夫々接続されている。ビット線デコーダ１２３及びこれとメモリセルアレイ２１を挟んで反対側に示されたソース線デコーダ１２４には、メモリセルアレイ２１の主ビット線１２３１及び主ソース線１２４１が夫々接続されている。チップ制御回路２５は、入力端子ＩＮから入力バッファ回路２６を介して送られたアドレス信号の内容に応じて、データ書き換え及び読み出しのための命令をワード線デコーダ１２２、ビット線デコーダ１２３及びソース線デコーダ１２４に夫々送る。
【００７７】
電圧制御回路２９は、外部から１２Ｖ（電源電圧５Ｖから昇圧された電圧）及び５Ｖ（電源電圧）を夫々供給されており、その内部において３Ｖ及び６Ｖの電圧を発生する。これらの電圧（３Ｖ、５Ｖ、６Ｖ、１２Ｖ）は、電圧制御回路２９からチップ制御回路２５を介してワード線デコーダ１２２、ビット線デコーダ１２３及びソース線デコーダ１２４に夫々供給される。そして、ワード線デコーダ１２２は０Ｖ、５Ｖ又は１２Ｖの電圧を、ビット線デコーダ１２３は０Ｖ又は６Ｖの電圧を、ソース線デコーダ１２４は０Ｖ又は３Ｖの電圧を、データ書き換え又は読み出しの各動作に応じて各メモリセルの制御ゲート、ドレイン及びソースに夫々印加する。ソース線デコーダ１２４に接続されたマルチプレクサ２７は、チップ制御回路２５からの命令に応じてソース線デコーダ１２４からの信号のいずれかを選択し、これをセンスアンプ２８に向けて出力する。センスアンプ２８において増幅された信号は、出力バッファ回路３０を介して出力端子ＯＵＴから出力される。
【００７８】
図９は、本実施形態におけるメモリセルアレイの概略を示す部分的な平面図である。図９においては、図７のメモリセルアレイのうち、ブロック２のメモリセルＭ(1,5) 〜Ｍ(1,12)、Ｍ(2,5) 〜Ｍ(2,12)、‥‥、Ｍ(8,5) 〜Ｍ(8,12)の６４個のメモリセルを示している。メモリセルＭ(1,5) 〜Ｍ(1,12)、‥‥、Ｍ(8,5) 〜Ｍ(8,12)の制御ゲートの夫々はワード線Ｗ0 、‥‥、Ｗ7 と一体に形成されており、ワード線Ｗ0 、‥‥、Ｗ7 の夫々の下には各メモリセルに対応して８つの浮遊ゲート３１が形成されている。また、ワード線と直交する方向に延びた副ビット線Ｂ3 〜Ｂ 5及び副ソース線Ｓ2 〜Ｓ 5は、シリコン基板の内部の隣接する浮遊ゲート３１に挟まれる位置に交互に形成されている。本実施形態のメモリセルでは、ワード線方向での１つのメモリセル当たりの最小寸法が、ソースコンタクトＳＣ及びビットコンタクトＢＣを介して副ビット線及び副ソース線に接続される主ビット線及び主ソース線である例えばアルミ配線のピッチで決められるとともに、ビット線方向での１つのメモリセル当たりの最小寸法が、制御ゲートであるワード線Ｗ0 、‥‥、Ｗ7 のピッチで決められ、個々のメモリセルのサイズを極めて小さくすることができる。
【００７９】
本実施形態のフラッシュメモリのメモリセルは、基本的には図４で説明した第１の実施形態のフラッシュメモリと同じ製造方法で製造される。
【００８０】
次に、図７に示すフラッシュメモリの書き込み動作を図１２を参照して説明する。例えば、ブロック２のメモリセルＭ(4,5) にデータを書き込む場合、ブロック２のワード線Ｗ3 を１２Ｖ、他のワード線を０Ｖ、ビットコンタクトＢＣ3 に接続された主ビット線を６Ｖ、他の主ビット線を０Ｖ、ソースコンタクトＳＣ2 に接続された主ソース線を３Ｖ、他の主ソース線を０Ｖ、ブロック２のビット選択ワード線ＳＷ2 を５Ｖ及び他のビット選択ワード線を０Ｖに夫々バイアスする。すると、図７に示すブロック２のビット選択トランジスタＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13が夫々オンになって、副ビット線Ｂ0 、Ｂ1 、Ｂ3 、Ｂ4 、Ｂ5 、Ｂ6 の電位が夫々０Ｖになるとともに、副ビット線Ｂ2 の電位が６Ｖになる。また、副ソース線Ｓ0 、Ｓ2 、Ｓ3 、Ｓ4 、Ｓ5 、Ｓ6 の電位が夫々０Ｖになるとともに、副ソース線Ｓ1 の電位が３Ｖになる。この結果、ブロック２のメモリセルＭ(4,5) の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(4,5) の浮遊ゲートにホットエレクトロンが注入されて、このメモリセルＭ(4,5) は書き込まれた状態になる。
【００８１】
このとき、図７に示すようにブロック２の副ビット線Ｂ2 のみに６Ｖが印加され、他のブロックの副ビット線Ｂ2 には６Ｖが印加されない。従って、第１の実施形態に比べてドレインに６Ｖが印加されるメモリセルの数が大幅に減少する。即ち、書き込み時に誤消去の虞のあるメモリセルの数が大幅に少なくなる。また、副ソース線Ｓ1 に３Ｖを印加することにより、図７に示すように、メモリセルＭ(4,4) のドレインには６Ｖ、ソースには３Ｖが印加されるとともに、メモリセルＭ(4,3) のドレインには０Ｖ、ソースには３Ｖが印加される。このため、従来のようにソースが開放状態であるときに比べて誤書き込みを起こしにくくしている。尚、この副ソース線Ｓ1 に与える電圧は、０Ｖと６Ｖの中間の電圧であって、メモリセルＭ(4,4) とメモリセルＭ(4,3) のいずれのメモリセルの浮遊ゲートに対してもホットエレクトロン注入が起こらない電圧であれば、３Ｖに限られるものではない。
【００８２】
次に、例えば、ブロック２のメモリセルＭ(4,6) にデータを書き込む場合には、図７に示すブロック２のワード線Ｗ3 を１２Ｖ、他のワード線を０Ｖ、ビットコンタクトＢＣ3 に接続された主ビット線を６Ｖ、他の主ビット線を０Ｖ、ソースコンタクトＳＣ4 に接続された主ソース線を３Ｖ、他の主ソース線を０Ｖ、ブロック２のビット選択ワード線ＳＷ1 を５Ｖ及び他のビット選択ワード線を０Ｖに夫々バイアスする。すると、ブロック２のビット選択トランジスタＳＴ2 、ＳＴ4 、ＳＴ6 、ＳＴ8 、ＳＴ10、ＳＴ12が夫々オンになって、副ビット線Ｂ0 、Ｂ1 、Ｂ2 、Ｂ4 、Ｂ5 、Ｂ6 の電位が夫々０Ｖになるとともに、副ビット線Ｂ3 の電位が６Ｖになる。また、副ソース線Ｓ0 、Ｓ1 、Ｓ2 、Ｓ4 、Ｓ5 、Ｓ6 の電位が夫々０Ｖになるとともに、副ソース線Ｓ3 の電位が３Ｖになる。この結果、ブロック２のメモリセルＭ(4,6) の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(4,6) の浮遊ゲートにホットエレクトロンが注入されて、このメモリセルＭ(4,6) は書き込まれた状態になる。
【００８３】
このときも、上述したメモリセルＭ(4,5) にデータを書き込む場合と同様、ブロック２の副ビット線Ｂ3 に接続されたメモリセルのドレインのみに６Ｖが印加されるので、第１の実施形態比べてドレインに６Ｖが印加されるメモリセルの数が大幅に減少する。また、副ソース線Ｓ3 に３Ｖを印加することにより、メモリセルＭ(4,7) のドレインには６Ｖ、ソースには３Ｖが印加されるとともに、メモリセルＭ(4,8) のドレインには０Ｖ、ソースには３Ｖが印加される。これらの条件は、従来のようにソースが開放状態であるときに比べて誤書き込みを起こしにくい条件である。
【００８４】
次に、図７に示すフラッシュメモリの読み出し動作を説明する。例えば、ブロック２のメモリセルＭ(4,5) からデータを読み出す場合、ブロック２のワード線Ｗ3 を５Ｖ、他のワード線を０Ｖ、ビットコンタクトＢＣ3 に接続された主ビット線を３Ｖ、他の主ビット線を０Ｖ、総ての主ソース線を０Ｖ、ブロック２のビット選択ワード線ＳＷ2 を５Ｖ及び他のビット選択ワード線を０Ｖに夫々バイアスする。すると、ビット選択トランジスタＳＴ1 、ＳＴ3 、ＳＴ5 、ＳＴ7 、ＳＴ9 、ＳＴ11、ＳＴ13が夫々オンになって、副ビット線Ｂ0 、Ｂ1 、Ｂ3 、Ｂ4 、Ｂ5 、Ｂ6 の電位が夫々０Ｖになるとともに、副ビット線Ｂ2 の電位が３Ｖになる。また、総ての副ソース線の電位が０Ｖになる。この結果、ブロック２のメモリセルＭ(4,5) の制御ゲートに５Ｖ、ドレインに３Ｖ、ソースに０Ｖが夫々印加される。このとき、主ソース線に電流が流れるか否かによって、メモリセルＭ(4,5) が書き込み状態又は消去状態のいずれであるかを判定する。
【００８５】
次に、図７に示すフラッシュメモリの消去動作を説明する。本実施形態では、メモリセルアレイの全メモリセルの記憶内容を一括して消去する。そのために、総てのブロックのワード線Ｗ0 〜Ｗ15を−１２Ｖ、総ての主ビット線をフローティング、総ての主ソース線を０Ｖ及び総てのブロックのビット選択ワード線ＳＷ2 （又はＳＷ1 ）を０Ｖに夫々バイアスする。この結果、書き込み状態にあるメモリセルの浮遊ゲートからＦＮトンネル現象により電子が引き抜かれ、メモリセルに書き込まれたデータは消去される。尚、或るワード線にのみ−１２Ｖをバイアスすることによって、そのワード線に接続されたメモリセルのみを消去することもできる。
【００８６】
図１０は、本発明の第３の実施形態によるフラッシュメモリの構成を示す図であり、図７と共通する部位には同じ符号を付す。図１０に示す例は、副ソース線Ｓ0 〜Ｓ6 が対応する主ソース線（図示せず）とソースコンタクトＳＣ1 〜ＳＣ7 及びソース選択トランジスタＳＴ14〜ＳＴ20を夫々介して接続されており、また、ブロック毎に設けられ且つワード線方向に延びたソース選択ワード線ＳＷ3 とソース選択トランジスタＳＴ11〜ＳＴ17の夫々のゲートとが接続されている点においてのみ図７の例と異なる。本実施形態によると、例えば、ブロック２のメモリセルＭ(4,5) にデータを書き込む場合、第２の実施形態の場合と同様にメモリセルの誤消去及び誤書き込みを防止できるとともに、ソース選択ワード線ＳＷ3 に選択的に５Ｖを印加することによってブロック１とブロック２に跨がって形成された副ソース線Ｓ2 にのみ３Ｖを印加することができるので、誤書き込み等がより起こりにくくなって、一層信頼性が高い。尚、本実施形態において、ソース選択ワード線ＳＷ3 は、図８に示すワード線デコーダ１２２に接続されている。
【００８７】
図１１は、本発明の第４の実施形態によるフラッシュメモリの構成を示す図であり、図７と共通する部位には同じ符号を付す。図１１に示す例は、副ビット線Ｂ0 がビット選択トランジスタＳＴ21及びビットコンタクトＢＣ1 を夫々介し、副ビット線Ｂ1 がビット選択トランジスタＳＴ22及びビットコンタクトＢＣ2 を夫々介し、‥‥、副ビット線Ｂ6 がビット選択トランジスタＳＴ27及びビットコンタクトＢＣ7 を夫々介して対応する主ビット線１２３１（図８参照）に接続されており、また、ブロック毎に設けられ且つワード線方向に延びたビット選択ワード線ＳＷ11とビット選択トランジスタＳＴ21〜ＳＴ27の夫々のゲートとが接続されている点においてのみ図７の例と異なる。本実施形態によると、例えば、ブロック２のメモリセルＭ(4,5) にデータを書き込む場合、第２の実施形態の場合と同様にメモリセルの誤消去及び誤書き込みを防止できるとともに、第２の実施形態の構成と比較して、主ビット線と副ビット線の組み合わせを変えられないという短所はあるものの（第１実施形態の構成では、１本の主ビット線に対し２本の副ビット線のいずれかを対応させることが可能）、ビット選択ワード線及びビット選択トランジスタを夫々少なくすることができるので、より高集積化に適しており且つ制御が容易である。
【００８８】
次に、本発明の第２〜４の実施形態によるフラッシュメモリの書き換え動作の他の例について図１３を参照して説明する。
【００８９】
図１３は、図７、図１０又は図１１に示すブロック２の下側部分を示す等価回路図である。その他の構成は図７の第２の実施形態において説明したものと同様であり、その構造等の説明はここでは省略する。また、本実施形態では、記述を簡略化するために、図１３に示された範囲内においてのみ電圧の印加等の状態を説明することとし、主ビット線、主ソース線及び選択ワード線に印加する電圧については、その説明を省略する。
【００９０】
図１３において、例えば、メモリセルＭ(11,4)にデータを書き込む場合、ワード線Ｗ10を１２Ｖ、他のワード線を０Ｖ、副ビット線Ｂ2 を６Ｖ、他の副ビット線を０Ｖ、副ソース線Ｓ2 をフローティング及び他の副ソース線を０Ｖに夫々バイアスする。この結果、メモリセルＭ(11,4)の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(11,4)の浮遊ゲートにホットエレクトロンが注入されて、このメモリセルＭ(11,4)は書き込まれた状態になる。また、副ソース線Ｓ2 をフローティングとすることにより、メモリセルＭ(11,5)の書き込みを防止できる。
【００９１】
尚、本実施形態の場合、メモリセルＭ(11,6)は、制御ゲートに１２Ｖ及びドレインに０Ｖが夫々印加され、ソースがフローティングである。しかしながら、開放状態の副ソース線Ｓ2 の電位は、隣のメモリセルＭ(11,5)を介して制御されるので、従来のように誤書き込みが起こることはない。
【００９２】
上記の動作のため、図８に示す回路が用いられるが、ソース線デコーダ１２４は、データ書き換え又は読み出しの夫々の動作に応じて各メモリセルのソースに０Ｖの電圧を印加する又はフローティング（開放状態）にするようにしている。
【００９３】
次に、本発明の第２〜４の実施形態によるフラッシュメモリの書き換え動作のさらに他の例について図１４を参照して説明する。
【００９４】
図１４は、図７、図１０又は図１１に示すブロック２の下側部分を示す等価回路図である。その他の構成は図７の第２の実施形態において説明したものと同様であり、その構造等の説明はここでは省略する。また、本実施形態では、記述を簡略化するために、図１４に示された範囲内においてのみ電圧の印加等の状態を説明することとし、主ビット線、主ソース線及び選択ワード線に印加する電圧については、その説明を省略する。
【００９５】
本実施形態において、例えば、メモリセルＭ(11,4)にデータを書き込む場合、ワード線Ｗ10を１２Ｖ、他のワード線を０Ｖ、副ビット線Ｂ2 を６Ｖ、副ビット線Ｂ3 を３Ｖ、他の副ビット線を０Ｖ、副ソース線Ｓ2 を６Ｖ、副ソース線Ｓ3 を３Ｖ、他の副ソース線を０Ｖに夫々バイアスする。この結果、メモリセルＭ(11,4)の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ(11,4)の浮遊ゲートにホットエレクトロンが注入されて、このメモリセルＭ(11,4)は書き込まれた状態になる。このとき、副ソース線Ｓ2 に６Ｖを印加することによりメモリセルＭ(11,5)の誤書き込みを防止し、副ビット線Ｂ3 に３Ｖを印加することによりメモリセルＭ(11,6)の誤書き込みを防止し、更に、副ソース線Ｓ3 に３Ｖを印加することによりメモリセルＭ(11,7)の誤書き込みを防止している。
【００９６】
上述の実施形態では、ドレインからのホットエレクトロン注入により書き込みを行うようにしたが、ソースからのホットエレクトロン注入により書き込みを行うように構成することもできる。
【００９７】
【発明の効果】
本発明によれば、仮想接地方式による高い集積度を維持しつつ、書き込み動作時に他のメモリセルの誤消去及び誤書き込みの少ない信頼性の高いフラッシュメモリ等の不揮発性半導体記憶装置及びその書き込み方法を実現できる。
【図面の簡単な説明】
【図１】本発明を適用する第１の実施形態のフラッシュメモリのメモリセルアレイの部分的な等価回路図である。
【図２】図１のフラッシュメモリのブロック回路図である。
【図３】図１に示すメモリセルアレイの平面図である。
【図４】図１に示すメモリセルアレイの製造方法を工程順に示す断面図である。
【図５】図１に示すメモリセルアレイへの印加電圧を示す概念図である。
【図６】図１に示すメモリセルアレイへの印加電圧を示す概念図である。
【図７】本発明の第２の実施形態のフラッシュメモリのメモリセルアレイの部分的な等価回路図である。
【図８】本発明の第２の実施形態のフラッシュメモリのブロック図である。
【図９】図７に示すメモリセルアレイの平面図である。
【図１０】本発明の第３の実施形態のフラッシュメモリのメモリセルアレイの部分的な等価回路図である。
【図１１】本発明の第４の実施形態のフラッシュメモリのメモリセルアレイの部分的な等価回路図である。
【図１２】図７、図１０、図１１に示すメモリセルアレイへの印加電圧を示す概念図である。
【図１３】図７、図１０、図１１に示すメモリセルアレイへの印加電圧を示す概念図である。
【図１４】図７、図１０、図１１に示すメモリセルアレイへの印加電圧を示す概念図である。
【図１５】従来の仮想接地方式によるフラッシュメモリのメモリセルアレイの部分的な等価回路図である。
【符号の説明】
１、２、３  メモリセルブロック
２１  メモリセルアレイ
２２  列線デコーダ
２３  第１行デコーダ
２４  第２行デコーダ
２５  制御回路
２６  入力バッファ
２７  マルチプレクサ
２８  センスアンプ
２９  電圧制御回路
３０  出力バッファ
Ｗ0 〜Ｗ7 ワード線
Ｂ0 〜Ｂ6   ビット線
Ｓ0 〜Ｓ6   ソース線
ＳＷ1 、ＳＷ2   選択ワード線
ＢＣ1 〜ＢＣ7   ビットコンタクト
ＳＴ0 〜ＳＴ13  選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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