(57)【特許請求の範囲】
【請求項１】
第１導電層と第２導電層に接続されたチャネル領域を設け、該チャネル領域と一体化された領域にキャリア閉じ込め領域を有し、該キャリア閉じ込め領域にキャリアを保持することにより、しきい値電圧を変化させる絶縁ゲート型電界効果トランジスタにおいて、該第１導電層がチャネルの長さに相当する厚さの絶縁物を介して該第２導電層の上あるいは下に配置され、該チャネル領域の少なくとも一部が該第１導電層および該第２導電層領域を絶縁分離している絶縁膜の側壁部に形成されて、かつ該第１および第２導電層は少なくとも一部が平面的に重複していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記チャネル領域は多結晶珪素からなり厚さは５ｎｍ以下であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、前記第１導電層または前記第２導電層は隣接するそれぞれ第１導電層あるいは第２導電層と一体形成されていることを特徴とする半導体装置。
【請求項４】
第１導電層と第２導電層に接続されたチャネル領域が形成され、該チャネル領域上にトンネル絶縁膜が形成され、該トンネル絶縁膜上に微粒子で形成されたキャリア閉じ込め領域を有し、該キャリア閉じ込め領域上にゲート酸化膜が形成され、該キャリア閉じ込め領域にキャリアを保持することにより、しきい値電圧を変化させる絶縁ゲート型電界効果トランジスタにおいて、該第１導電層がチャネルの長さに相当する厚さの絶縁物を介して該第２導電層の上あるいは下に配置され、該チャネル領域の少なくとも一部が該第１導電層および該第２導電層領域を絶縁分離している絶縁膜の側壁部に形成されて、かつ該第１および第２導電層は少なくとも一部が平面的に重複していることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記微粒子の直径、及び微粒子間の距離は１０ｎｍ以下であることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、前記微粒子はシリコン微粒子あるいはシリコン・ゲルマニウム微粒子で形成されていることを特徴とする半導体装置。
【請求項７】
第１導電層と第２導電層に接続されたチャネル領域を設け、該チャネル領域近傍にキャリア閉じ込め領域を有し、該キャリア閉じ込め領域を覆うゲート絶縁膜を有し、該ゲート絶縁膜を覆う筒状のゲート電極を有する絶縁ゲート型電界効果トランジスタにおいて、該第１および第２導電層は少なくとも一部が平面的に重複しているおり、該第１導電層はチャネルの長さに相当する厚さの絶縁物を介して該第２導電層の上あるいは下に配置され、該チャネル領域の少なくとも一部は前記絶縁膜の側壁部に形成されて、該チャネル領域を含む層は筒状のゲート電極を囲繞するように形成されていることを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置において、キャリア閉じ込め領域はチャネル層に含まれるように形成されているか、あるいはチャネル層の外側に形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に係り、特に半導体記憶装置を用いた単一電子メモリの構造、およびその製造方法に関する。
【０００２】
【従来の技術】
電子１一つでも動作する単一電子素子は、究極の電子素子として期待されているが、数多くの研究が行われてきたにもかかわらず極低温でしか動作しないという大きな障害があった。１９９３年、日立の矢野等は、世界に先駆け超薄膜多結晶Ｓｉトランジスタを用いた単一電子素子（単一電子メモリも含め）の室温動作に成功した（ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  １９９３，  ５４１  （１９９３））。以下、図を用いて矢野等が開発した単一電子メモリの構造とその製造方法を説明する。
【０００３】
図２４に超薄膜多結晶Ｓｉトランジスタの平面図（ａ）、及びＡ−Ａ’断面図（ｂ），（ｃ）を示す。先ず最初に、単結晶Ｓｉ基板６０１を熱酸化して５００ｎｍのＳｉＯ２膜６０２を形成した後、減圧化学気相成長法（以下ＬＰ−ＣＶＤ法という）により、５０ｎｍのＳｉＯ２膜６０３を堆積する。続いて、モノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）を用いたＬＰ−ＣＶＤ法により、リンを含んだ多結晶Ｓｉ膜６０４を５０ｎｍ堆積した後、周知のリソグラフィー及びドライエッチング技術により、上記リンドープ多結晶Ｓｉ膜６０４を所望の形状に加工してソース６０４（ａ）、ドレイン配線６０４（ｂ）を形成する。
【０００４】
続いて、約５００℃の温度でモノシランの熱分解を用いたＬＰ−ＣＶＤ法によりチャネル層６０５となる非晶質Ｓｉ膜を約４ｎｍ堆積した後、ＳｉＯ２膜６０６を約１０ｎｍ連続して堆積する。ここで、非晶質Ｓｉ膜はＳｉＯ２膜６０６を堆積する温度（７５０℃）において多結晶Ｓｉ膜６０５に変換される。上記ＳｉＯ２膜６０６は、ゲート絶縁膜の一部として作用するが、後にチャネル層６０５を加工する際の保護膜としての役割も担っている。
【０００５】
超薄膜多結晶Ｓｉをチャネル層とする単一電子メモリの特性、すなわち、しきい値シフト量、及び電荷保持時間は、上記チャネル多結晶Ｓｉ膜６０５の膜厚が薄いほど望ましく、具体的には５ｎｍ以下であることが好ましい。次に、電子線（ＥＢ）リソグラフィー及びドライエッチング法により、上記超薄膜多結晶Ｓｉ膜６０５、及びＳｉＯ２膜６０６を所望の形状に加工してチャネル層６０５を形成する（図２４（ｂ））。
【０００６】
次にＣＶＤ法により、ゲート絶縁膜６０７となる約３０ｎｍのＳｉＯ２膜６０７を堆積した後、リンを含んだ多結晶Ｓｉ膜６０８を約１００ｍ堆積する。最後に、リソグラフィー及びドライエッチング法により、上記リンドープ多結晶Ｓｉ膜６０８を所望の形状に加工してゲート電極配線６０８（ワード線６０８）とする（図２４（ｃ））。
【０００７】
超薄膜多結晶Ｓｉ膜を用いた単一電子メモリは、１つのトランジスタで記憶素子が構成されるため、セル面積を非常に小さくできる。図２４（ａ）は、単一電子メモリのメモリアレーの平面図に示したものである。隣接するトランジスタのソース配線６０４（ａ）を共通とした、共通ソース線レイアウトを用いている。本図においては、各メモリセルのデータ線（ドレイン配線）をＤ１〜Ｄ５で、共通ソース線（ソース配線）をＳ１〜Ｓ４で、また、ワード線（ゲート電極）をＷ１，Ｗ２で示している。図に示すように、最小化工寸法０．２μｍのデザインルールでメモリセルを試作した場合、４ビットで０．９６μｍ２（２．４×０．４μｍ）の投影面積、すなわち０．２４μｍ２で１ビットを実現できる。
【０００８】
【発明が解決しようとする課題】
現状の単一電子メモリは、動作速度に関してはＳＲＡＭやＤＲＡＭに比べ２〜３桁程度遅いものの、不揮発性であること、メモリセル構造が簡素で従来プロセスがそのまま適用できること、及び極限まで微細化しても動作可能である等、従来の半導体メモリに比べ大きな利点を有する。従って、将来の半導体メモリの中でも、最も高集積化に適した半導体メモリといえる。
【０００９】
しかし、現状のメモリセル構造は平面構造、すなわちにソース、ドレイン配線を同層で形成するプロセスであるため、セルサイズはＤＲＡＭ等と同様に最小加工寸法で律速される。つまり、現状の構造では、ＤＲＡＭの３〜４倍程度の集積度が限界（同じデザインルールを用いた場合）であり、極限まで微細化しても動作可能という単一電子メモリの特徴を十分に活かすことができない。
【００１０】
一方、ＥＢリソグラフィーを適用すれば更なる微細化、具体的には０．０５〜０．１μｍの加工も可能であるが、ＥＢリソグラフィーの多数回使用は量産性の面で実現性に欠ける。従って、単一電子メモリを現状の平面セル構造で大量生産する際には、エキシマレーザリソグラフィーで実現可能な最小加工寸法（約０．１５μｍ）が高集積化を阻む一つの障壁になると予想される。
【００１１】
すなわち、量産性の高い光リソグラフィーを用いて如何にセル面積を縮少するかが、単一電子メモリを汎用メモリとして用いる際の重要課題の一つとなる。
【００１２】
【課題を解決するための手段】
上記課題はセル構造の立体化、すなわち絶縁膜を介してソース、ドレインのレイアウトを平面的に重複させることによって達成できる。また、その立体セル構造において、平面的に重複した隣接するソース、ドレイン積層配線間を絶縁膜で埋め込み平坦化した後、ソース、ドレイン配線側壁部が露出する孔パターンを形成し、その中にメモリセルを形成することで、高段差上でのチャネル層、及びゲート電極の加工を容易にすることが可能となる。
【００１３】
具体的には、チャネル長に相当する厚さの絶縁膜を介して平面的に重複するソース、ドレイン積層配線を形成する工程と、隣接する積層配線間を絶縁膜で埋め込む工程と、上記平面的に重複したソース、ドレイン積層配線の側壁部が露出する孔パターンを形成する工程と、チャネル層及び保護絶縁膜を堆積した後、異方性全面ドライエッチングにより、自己整合的に孔パターン側壁部のみにチャネル層を残す工程と、ゲート絶縁膜及びゲート電極を形成する工程により、孔パターン内だけにメモリセルを形成することが可能となる。
【００１４】
また、孔パターン内のソース配線とドレイン配線を絶縁分離している絶縁膜、すなわちチャネル層の下地となる絶縁膜の側壁部を、ソース、ドレイン配線側壁部エッジより、所望の長さだけ後退させた後、チャネル層の堆積及び異方性全面ドライエッチングを行うことでソース、ドレイン間のみにチャネル層を形成することが可能となる。
【００１５】
以上記述したように、メモリセル構造を立体化することで、データ線（ドレイン配線）とワード線（ゲート配線）の交点にメモリセルを形成することが可能となり、従来の平面構造に比べ約７０％にセル面積を縮少できる。また、データ線とワード線の交点に２つのメモリセルを形成する構造、すなわち縦方向に、ドレイン配線１／共通ソース配線／ドレイン配線２構造にすることにより、セル面積を平面構造の約３５％に縮少できる。
【００１６】
しかし、単純にセル構造を縦型にすると、高段差上でのチャネル層、及びゲート電極配線の加工に問題が生じる。その具体的例を図２５を用いて説明する。図２５（ａ）、（ｂ）は、レジスト７０８をマスクとしてチャネル層７０７（多結晶Ｓｉ）をエッチングしたときの理想的な図を示したものである。ソース配線７０３とドレイン配線７０５が、チャネル長に相当する厚さの絶縁膜７０４を介して平面的に重複するように配置され、その積層配線の片側の側壁部にチャネル多結晶Ｓｉ膜７０７を形成すれば、セル面積を大幅に減少できる。しかし、このような形状においてはチャネル多結晶Ｓｉ膜７０７の加工が非常に困難となる。通常Ｓｉ膜の加工に用いられている異方性ドライエッチングは横方向のエッチングが殆ど進行しないため、チャネルＳｉ７０７を完全に除去するには、段差の高さに対応するだけのオーバエッチングが必要となる。しかし、オーバエッチングを行なっても、薄い多結晶Ｓｉ膜の垂直段差上の加工は非常に困難で、同図（ｃ）に示したようにエッチング残りが生じる。  一方、横方向のエッチングも進行する等方性ドライエッチング方によれば、チャネル多結晶Ｓｉ膜７０７と同じ材料で形成されているソース７０３、ドレイン配線７０５が大幅にエッチングされる不良が生じる（図２５（ｃ））。更に、チャネル加工後に行なうゲート電極配線形成においても、高段差上の加工は非常に困難で、エッチ残り等は、ゲート間短絡等の致命傷となる。
【００１７】
本発明によればチャネル層の全面ドライエッチングにより、自己整合的に孔パターンの側壁部だけにチャネルを形成できるので、上記したチャネル層形成に伴う問題は生じない。また、ゲート電極配線の加工においても、高段差上での加工を回避できるので、エッチ残りなどの問題は生じない。
【００１８】
【発明の実施の形態】
（実施例１）
本発明の第１の実施例を図１〜図７を用いて説明する。先ず図２（ａ）において、最初にＰ型、（１００）単結晶Ｓｉ基板１０１を１０００℃の水蒸気雰囲気中で熱酸化して、厚さ５００ｎｍのＳｉＯ２膜１０２を形成した後、化学気相成長法（以後ＣＶＤ法という）により、厚さ５０ｎｍのリン（Ｐ）を高濃度に含んだリンドープ多結晶Ｓｉ膜１０３、１５０ｎｍのＳｉＯ２膜１０４、８０ｎｍのリンドープ多結晶Ｓｉ膜１０５、及び１００ｎｍのＳｉＯ２膜１０６を順次堆積する。上記リンドープ多結晶Ｓｉ膜１０３，１０５のリン濃度は、３×１０２０／ｃｍ３とした。また、堆積には原料ガスとしてモノシラン（ＳｉＨ４）とフォスフィン（ＰＨ３）を用い、６２０℃の温度で堆積を行った。またＳｉＯ２膜１０４，１０６は、モノシラン（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）を原料ガスとして用い、７５０℃の温度で堆積を行った。
【００１９】
次にクリプトンフロライド（ＫｒＦ）エキシマレーザリソグラフィー及びドライエッチング法を用いて、上記ＳｉＯ２膜１０６／リンドープ多結晶Ｓｉ膜１０５／ＳｉＯ２膜１０４／リンドープ多結晶Ｓｉ膜１０３からなる積層膜のパターンニングを行い、幅０．２μｍ、間隔０．３μｍのライン／スペースを形成する（図２（ａ））。ここで、最下層のリンドープ多結晶Ｓｉ配線１０３は単一電子メモリのソース配線１０３、またＳｉＯ２膜１０４を介して形成された上層のリンドープ多結晶Ｓｉ配線１０５はドレイン配線１０５となる。ここでは、下層をソース配線、上層をドレイン配線としたが、ソース、ドレイン配線は上下逆であっても特に問題は無い。以後、上記ソース／ドレイン積層膜の配線を積層配線１１０と記す。
【００２０】
次にＣＶＤ法により、厚さ２５０ｎｍのＳｉ３Ｎ４膜１０７を堆積する（図２（ｂ））。Ｓｉ３Ｎ４膜１０７の堆積は、ジクロルシラン（ＳｉＨ２Ｃｌ２）とアンモニア（ＮＨ３）を原料ガスとして用い、７７０℃の温度で堆積を行った。
【００２１】
次にドライエッチング法により、積層配線１１０最上層のＳｉＯ２膜１０６表面が露出するまで上記Ｓｉ３Ｎ４膜１０７の全面エッチバックを行い、積層配線１１０間をＳｉ３Ｎ４膜１０７で埋め込み表面を平坦化する（図２（ｃ））。本実施例では、上記埋め込み絶縁膜１０７のエッチングにドライエッチング法を適用したが、化学機械研磨（ＣＭＰ）法を用いた場合、更に良好な平坦性が得られた。
【００２２】
次に、図３（ａ）平面図に示したように、積層配線１１０の片方の側面が露出するように、長方形のレジスト孔パターン１０８を形成した後、ドライエッチング法によりＳｉ３Ｎ４膜１０７のエッチングを行う（図３（ｂ））。本実施例では、上記レジスト孔パターン１０８を電子線（ＥＢ）リソグラフィーを用いて形成し、長辺長を０．２５μｍ、短辺長を０．１μｍとした。図３（ｂ）に示したように、積層配線１１０の最上層にはＳｉ３Ｎ４膜１０７エッチングのマスクとなるＳｉＯ２膜１０６が存在するため、実際にはＳｉ３Ｎ４膜１０７だけがエッチングされ、孔パターン１０９の側壁部には、ソース１０３、ドレイン配線１０５、及びＳｉＯ２１０４膜の側壁部が露出する構造になる。
【００２３】
次に、上記レジストパターン１０８の除去、及び基板表面の洗浄を行った後、ＣＶＤ法によりチャネル層１１１となる３ｎｍの非晶質Ｓｉ膜、チャネル保護膜となる１０ｎｍのＳｉＯ２膜１１２を順次堆積する。本実施例においては、上記非晶質Ｓｉ膜の堆積にモノシラン（ＳｉＨ４）ガスを用い、４８０℃、８０Ｐａの条件で堆積を行った。なお、上記非晶質Ｓｉ膜は保護膜となるＳｉＯ２膜１１２を堆積する温度（７５０℃）において、多結晶Ｓｉ膜１１１に変換される（図３（ｃ））。ここで重要なことはチャネル多結晶Ｓｉ膜１１１の膜厚であり、十分なしきい値シフトを得るには、膜厚は薄いほど好ましく、我々の検討によれば５ｎｍ以下の領域で良好な特性が得られた。
【００２４】
次に異方性ドライエッチング法により、上記ＳｉＯ２膜１１２及びチャネル多結晶Ｓｉ膜１１１を順次エッチングする。異方性ドライエッチングによれば横方向のエッチングは殆ど進行しないため、図４（ａ）及び図４（ｂ）に示したように、孔パターン１０９の側壁部だけにチャネル多結晶Ｓｉ膜１１１とＳｉＯ２膜１１２が残る構造となる。チャネル多結晶Ｓｉ膜１１１は図４（ｂ）に示したように、絶縁膜１０４（本図ではＳｉＯ２膜１０４）を介してソース配線１０３側壁部とドレイン配線１０５側壁部に接続される。
【００２５】
次にゲート絶縁膜１１３となる１５ｎｍのＳｉＯ２膜１１３をＣＶＤ法により堆積する図４（ｃ）。本実施例では、チャネル多結晶Ｓｉ膜１１１の保護膜として形成したＳｉＯ２膜１１２もゲート絶縁膜の一部となるが、ゲート絶縁膜１１３形成前に、希フッ酸水溶液により、上記ＳｉＯ２膜１１２を除去してもかまわない。
【００２６】
次にゲート電極１１４となる、１５０ｎｍのリンドープ多結晶Ｓｉ膜１１４をＣＶＤ法により堆積した後、ＫｒＦエキシマレーザリソグラフィー及びドライエッチング法により上記リンドープ多結晶Ｓｉ膜１１４を所定の形状に加工してゲート電極配線線１１４とする（図１（ａ），（ｂ））。
【００２７】
本実施例においては、ゲート電極配線配線１１４としてリンを高濃度に含んだリンドープ多結晶Ｓｉ膜１１４を用いたが、その上にタングステン（Ｗ）やチタン（Ｔｉ）等を形成した積層膜やそれらのシリサイド膜、または、４塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を原料がスとする、ＣＶＤ法で形成したチタンナイトライド（ＴｉＮ）を用いた場合、更なる低抵抗化が図れた。
【００２８】
本発明におけるゲート電極配線配線１１４の加工は、図１（ａ）、図１（ｂ）に示したように、孔パターン１０９を覆い平坦部上で行うため、エッチング残り等の不良が殆ど生じることがない。また、この後の工程においても、ゲート電極配線の膜厚程度の段差しかないので、ワード線、データ線等の配線形成工程における短絡等の不良も防止することができる。
【００２９】
図１（ｃ）は、平面図である図１（ａ）のＡ部を拡大して示した図である。メモリセルは孔パターン内１０９の側壁部に形成されることになるが、チャネルはソース配線１０３とドレイン配線１０４の距離が最も短い部分、すなわち積層配線１１０とチャネル多結晶Ｓｉ膜１１１が接触する領域に形成される（図１（ｃ）の実効チャネル幅と記載した部分）。
【００３０】
次に、単一電子メモリセルのソース／ドレイン配線と周辺回路を接続する方法について記述する。図５（ａ）は、上述した方法で形成した２つのメモリセルの平面図を、図５（ｂ）は断面図を示したものである。図５（ｂ）の断面図は、ゲート電極配線１１４形成後、ＣＶＤ法により１００ｎｍのＳｉＯ２膜１１５を堆積した断面図を示している。従って、メモリセルの両端（図５（ａ）のｂ−ｂ’、ｃ−ｃ’）は図５（ｃ）、図５（ｄ）に示したように、積層配線の上に、上記ＳｉＯ２膜１１５を堆積した構造となる。  先ず、エキシマレーザリソグラフィー法によりソース配線１０３を取り出すための孔パターン１１６を形成した後、ドライエッチング法によりＳｉＯ２膜１１５／ＳｉＯ２膜１０６／リンドープ多結晶Ｓｉ膜１０５／ＳｉＯ２膜１０４を順次エッチングし、ソース配線１０３表面を露出させる（図６（ｃ））。続いて、レジストパターンを除去した後、ドレイン配線１０５を取り出すための孔パターン１１７を形成する。次に、ドライエッチング法によりＳｉＯ２膜１１５／ＳｉＯ２膜１０６をエッチングし、ドレイン配線１０５表面を露出させる（図６（ｄ））。本実施例においては、上記孔パターンの直径を０．３５μｍとした。
【００３１】
次にＣＶＤ法により８０ｎｍのＳｉＯ２膜１１８を堆積した後、異方性ドライエッチング法により上記ＳｉＯ２膜１１８をエッチングして、孔パターン１１６，１１７側壁部にＳｉＯ２膜１１８のサイドウォールを形成する。このエッチングにより、再びソース配線１０３、及びドレイン配線１０５表面を露出させる。次に、希フッ酸水溶液で、ソース１０３／ドレイン配線１０５表面の自然酸化膜を除去した後、ＣＶＤ法によりリンを高濃度に含んだリンドープ多結晶Ｓｉ膜１１９を１５０ｎｍ堆積する。最後に、上記リンドープ多結晶Ｓｉ膜を所定の形状に加工して、ソース線１１９（ａ）、及びデータ線１１９（ｂ）とする（図７）。
【００３２】
本実施例においては、メモリセルに接続するソース線１１９（ａ）やデータ線１１９（ｂ）としてリンを高濃度に含んだリンドープ多結晶Ｓｉ膜１１９を用いたが、その上にタングステン（Ｗ）やチタン（Ｔｉ）等を形成した積層膜やそれらのシリサイド膜、または、４塩化チタン（ＴｉＣｌ４）とアンモニア（ＮＨ３）を原料がスとする、ＣＶＤ法で形成したチタンナイトライド（ＴｉＮ）を用いても同様の結果が得られた。
【００３３】
また、本実施例では図示していないが、ドレイン配線１０５に直行するゲート電極配線１１４に接続するコンタクト孔を形成すれば、ソース線（ａ）、データ線１１９（ｂ）と同時にワード線も一括して形成することができる。
【００３４】
（実施例２）
次に、図８、図９を用いて本発明の第２の実施例を説明する。単結晶Ｓｉ基板２０１を熱酸化して５００ｎｍのＳｉＯ２膜２０２を形成した後、実施例１に示した方法で、ＳｉＯ２膜２０６／ドレイン配線２０５／ＳｉＯ２膜２０４／ソース配線２０３からなる積層配線２１０、埋め込み絶縁膜２０７、及び孔パターン２０９を形成する。次に、ＣＶＤ法により５ｎｍの非晶質Ｓｉ膜、及び５ｎｍのＳｉＯ２膜２１２を順次堆積する。非晶質Ｓｉ膜の堆積には、窒素で２０％に希釈したＳｉＨ４を用い、温度４８０℃、圧力、８０Ｐａの条件で形成を行なった。なお、上記非晶質Ｓｉ膜は、ＳｉＯ２膜２１２を堆積する温度（７５０℃）において、多結晶Ｓｉ膜２１１に変換される。
【００３５】
次に、異方性ドライエッチング法により上記ＳｉＯ２膜２１２／多結晶Ｓｉ膜２１１を、各膜厚分だけ全面エッチングして、孔パターン２０９の側壁部だけにＳｉＯ２膜２１２／多結晶Ｓｉ膜２１１を残す（図８（ｂ））。続いて、希フッ酸水溶液により、チャネル多結晶Ｓｉ膜２１１上のＳｉＯ２膜２１２を、２ｎｍエッチングして３ｎｍに薄膜化する（図８（ｂ））。
【００３６】
次に、ＣＶＤ法により微小なＳｉ粒２１３を全面に堆積する。ここでは、ヘリウム（Ｈｅ）で１０％に希釈したＳｉＨ４を用い、温度５８０℃、圧力、２０Ｐａの条件で形成を行なった。ＳｉＨ４による多結晶Ｓｉ膜の堆積は、下地表面に形成されるＳｉの核を中心に成長が始まる。この核生成密度は、堆積温度、堆積圧力と相関があり、薄い連続を得るには低温、高圧力の条件が好ましい。これに対し、微小なＳｉ粒を得るには核生成密度を小さくする条件、すなわち高温、低圧力で堆積すれば連続膜にならず、微小なＳｉの粒が形成される。また、ＧｅＨ４を少量添加することにより、より核生成密度は小さくなり、微小なＳｉＧｅの粒を形成することが可能となる（図８（ｃ））。
【００３７】
次にＣＶＤ法によりゲート絶縁膜２１４となる、２０ｎｍのＳｉＯ２膜２１４、及びゲート電極２１５となるリンドープ多結晶Ｓｉ膜２１５を順次堆積した後、上記リンドープ多結晶Ｓｉ膜２１５を所定の形状に加工して、ゲート電極配線２１５とする（図９（ｂ））。  （図９（ｃ））に、（図９（ｂ））断面図Ｂ部の拡大図を示す。チャネル多結晶Ｓｉ膜２１１は、ソース配線２０３とドレイン配線２０５を縦方向に絶縁分離している絶縁膜２０４の側壁部に形成され、ソース２０３、ドレイン配線２０５の側壁部に接続される。また、微粒Ｓｉ２１３は、トンネル絶縁膜２１２となる３ｎｍのＳｉＯ２膜２１２上に形成され、さらにゲート絶縁膜２１４となるＳｉＯ２膜２１４で覆われている。
【００３８】
本実施例で作製した単一電子素子においては、ゲート電極２１５に電圧を印加していくと微細幅のチャネルがチャネル多結晶Ｓｉ膜２１１内に形成される。更に電圧を印加していくと、チャネルから電子がはじき出され、微粒Ｓｉ２１３内に捕獲される。即ち、微粒Ｓｉ２１３は、キャリア閉じ込め領域として作用する。電子が微粒Ｓｉ２１３に捕獲されると、クーロン反発力によりチャネルに電流が流れなくなる。従って、微粒Ｓｉ２１３内のキャリアの有無により情報を記憶することが可能となる。
【００３９】
本発明で重要なことは、微粒Ｓｉ２１３とチャネル多結晶Ｓｉ膜２１１を分離しているトンネル絶縁膜２１２の膜厚、微粒Ｓｉ２１３の直径、及び微粒Ｓｉ２１３の間隔（面密度）である。トンネル絶縁膜２１２が厚くなるとキャリアの注入時間の増大、及びしきい値シフト量の減少を招く。本実施例では、上記トンネル絶縁膜２１２の膜厚が、５ｎｍ以下の領域で良好な結果を得た。
【００４０】
一方、微粒Ｓｉ２１３の直径は、電荷保持時間の面から小さいほど好ましい。また、微粒Ｓｉ２１３の間隔もキャリア注入時間のバラツキを抑制する上で小さいほど好ましい。本実施例では、上記微粒Ｓｉ２１３の直径、及びその間隔が１０ｎｍ以下の領域で良好な特性を示した。
【００４１】
（実施例３）
次に、図１０〜図１２を用いて本発明の第３の実施例を説明する。実施例１と同様に、Ｐ型、（１００）単結晶Ｓｉ基板３０１を水蒸気雰囲気中で熱酸化して５００ｎｍのＳｉＯ２膜３０２を形成した後、ＣＶＤ法により共通ソースプレート３０３となる８０ｎｍのリンドープ多結晶Ｓｉ膜３０３を堆積する。次に、リソグラフィーとドライエッチング法により上記リンドープ多結晶Ｓｉ膜３０３を所定の形状にパターンニングする。続いて、ＣＶＤ法により１５０ｎｍのＳｉＯ２膜３０４、ドレイン配線３０５となる５０ｎｍのリンドープ多結晶Ｓｉ膜３０５、及び５０ｎｍのＳｉ３Ｎ４膜３０６を順次堆積する。次に、上記Ｓｉ３Ｎ４膜３０６、及びリンドープ多結晶Ｓｉ膜３０５を周知の方法で所定形状にパターンニングしてドレイン配線３０５を形成した後、ＣＶＤ法により３０ｎｍのＳｉＯ２膜３０７の堆積を行う。本実施例においては、複数のメモリセルがソース線３０３を共用する構造、すなわち共通ソース線構造とするために、ソース線３０３をプレート状に加工している（図１０（ａ），（ｂ））。
【００４２】
次に、図１０（ａ）平面図に示したように、ドレイン配線３０５の片側だけが露出するように、長方形のレジスト孔パターン３０８を形成した後、ドライエッチング法によりＳｉＯ２膜３０４、及び共通ソースプレート３０３のエッチングを行う。本実施例では、上記レジスト孔パターン３０８を電子線（ＥＢ）リソグラフィーを用いて形成し、長辺長を０．２μｍ、短辺長を０．１μｍとした（図１０（ｃ））。
【００４３】
次に、実施例１に示した方法で、チャネル多結晶Ｓｉ膜３１１、及び保護膜３１２となるＳｉＯ２膜３１２を形成する（図１１（ｂ））。本実施例においては、上記チャネル多結晶Ｓｉ膜３１１の膜厚を２．５ｎｍ、ＳｉＯ２膜３１２を７ｎｍとした。続いて、異方性ドライエッチング法により、上記ＳｉＯ２膜３１２、及び多結晶Ｓｉ膜３１１のエッチングを行い、孔パターン３０９の側壁部のみにチャネル多結晶Ｓｉ膜３１１を形成する（図１１（ａ），（ｃ））。
【００４４】
次に、ＣＶＤ法によりゲート絶縁膜３１３となる１５ｎｍのＳｉＯ２膜３１３、及びゲート電極３１４となる１００ｎｍのリンドープ多結晶Ｓｉ膜３１４を堆積した後、上記リンドープ多結晶膜３１４を所定の形状に加工してゲート電極配線３１４とする（図１２（ａ），（ｂ））。この後、実施例１に示した方法で、ソース線、データ線、及びワード線の形成を行なう。
【００４５】
本実施例によれば、ソースプレート３０３を用いて複数のメモリセルのソースを共通化しているので、ソース線の数を大幅に減少できる。また、共通ソースプレート構造にすることで埋込絶縁膜形成工程が不用となるので、メモリセル間の平坦化工程を大幅に簡略化できる。
【００４６】
（実施例４）
次に図１３〜図１６を用いて本発明の第４の実施例の説明を行う。実施例１では、ドレイン配線とゲート電極配線の交点に位置する１つの孔パターン内に１つのメモリセルを配置する構造を形成したが、本実施例は１つの孔パターン内に２つのメモリセルを配置するものである。すなわち、中間に共通ソース線を、その上下に絶縁膜を介して独立した２つのドレイン配線を配置したものである。従って、２つドレイン配線と１つのソース配線が平面的に重複した構造となり、実施例１に示した構造の半分のセル面積を実現できる。
【００４７】
先ず、Ｐ型、（１００）単結晶Ｓｉ基板４０１を熱酸化して、５００ｎｍのＳｉＯ２膜４０２を形成した後、ＣＶＤ法により５０ｎｍのリンドープ多結晶Ｓｉ膜４０３、１００ｎｍのＳｉＯ２膜４０４、５０ｎｍのリンドープ多結晶Ｓｉ膜４０５、１００ｎｍのＳｉＯ２膜４０６、８０ｎｍのリンドープ多結晶Ｓｉ膜４０７、及び７０ｎｍのＳｉＯ２膜４０８を順次堆積する。次に、ＫｒＦエキシマレーザリソグラフィー及びドライエッチング法により、上記ＣＶＤ法で堆積した積層膜４０３，４０４，４０５，４０６，４０７，４０８を所定の形状に加工する。図１３（ａ）に示したように、中間に位置するリンドープ多結晶Ｓｉ膜４０５が共通ソース配線４０５となり、その上下に絶縁膜４０４，４０６（本図ではＳｉＯ２膜４０４，４０６）を介して配置されたリンドープ多結晶Ｓｉ膜４０３，４０７がそれぞれ２つの独立したデータ線４０３，４０７（ドレイン配線４０３，４０７）となる。以後、上記積層膜を積層配線４１０と呼ぶ。
【００４８】
次に、ＣＶＤ法により積層配線４１０間を埋め込むためのＳｉ３Ｎ４膜４０９を２５０ｎｍ堆積する（図１３（ｂ））。続いてドライエッチング法により、積層配線４１０最上層のＳｉＯ２膜４０８表面が露出するまで上記Ｓｉ３Ｎ４膜４０９を全面エッチバックし、表面の平坦化を行う（図１３（ｃ））。
【００４９】
次に、実施例１で示したように積層配線４１０の片側の側壁部が露出するように、孔レジストパターン４１１を形成した後、埋込絶縁膜であるＳｉ３Ｎ４膜４０９のエッチングを行う（図１４（ａ））。続いて、レジストパターン４１１を除去した後、ＣＶＤ法により２．５ｎｍのチャネル多結晶Ｓｉ膜４１３、及び７ｎｍのＳｉＯ２保護膜４１４を堆積する。この後、異方性ドライエッチング法により上記ＳｉＯ２膜４１４／チャネル多結晶Ｓｉ膜４１３のエッチングを行い、孔パターン４１２側壁部のみにチャネル多結晶Ｓｉ膜４１３を形成する（図１４（ｃ））。
【００５０】
次に、ＣＶＤ法によりゲート絶縁膜４１５となる１５ｎｍのＳｉＯ２膜４１５、及び１００ｎｍのリンドープ多結晶Ｓｉ膜４１６を堆積した後、リンドープ多結晶Ｓｉ膜４１６を所定の形状に加工してゲート電極配線４１６を形成する。続いて、ＣＶＤ法により８０ｎｍのＳｉＯ２膜４１７を堆積した後、実施例１に示した方法でソース配線４０５と２つのドレイン配線４０３，４０７の取り出しを行う。但し、本実施例では１本の積層配線４１０について、共通ソース線４０５１本とドレイン配線４０３，４０７が２本あるため、３つコンタクト孔４１８，４１９，４２０が必要になる（図１５）。
【００５１】
図１５（ａ）はソース、ドレイン配線形成後の平面図を、図１５（ｂ）はメモリセル部の断面図を示したものである。また、図１６（ａ），（ｂ），（ｃ）は、図１５（ａ）平面図のｂ−ｂ’、ｃ−ｃ’、ｄ−ｄ’の断面をそれぞれ示した図である。図１６（ｂ）は、一方のドレイン配線４０３（最下層のドレイン配線４０３）、図１６（ｄ）は、もう一方のドレイン配線４０７（最上層のドレイン配線４０７）、また図１６（ｃ）は、共通ソース配線４０５（中間層）の取り出し部を示している。実施例１に示したように、各配線４０３，４０５，４０７は側壁絶縁膜４２１であるＳｉＯ２膜４２１により、それぞれ絶縁分離されている。また、各配線４０３，４０５，４０７の取り出しには、ＣＶＤ法で形成したリンドープ多結晶Ｓｉ膜４２２を用い、所定の形状にパターンニングして、それぞれ共通ソース線４２２（ｂ）、及びデータ線４２２（ａ），（ｃ）を形成している。
【００５２】
本実施例においては、ゲート電極配線４１６とワード線の接続に関して図示していないが、実施例１に示したように、コンタクト孔を一つ増加するだけで、ソース線、データ線と同一工程でワード線を形成できる。
【００５３】
（実施例５）
次に、図１７〜図２３を用いて本発明の第５の実施例の説明を行う。単結晶Ｓｉ基板５０１を熱酸化して５００ｎｍのＳｉＯ２膜５０２を形成した後、ＣＶＤ法により５０ｎｍのリンドープ多結晶Ｓｉ膜５０３、１００ｎｍのＳｉＯ２膜５０４、５０ｎｍのリンドープ多結晶Ｓｉ膜５０５、５０ｎｍのＳｉ３Ｎ４膜５０６、及び５０ｎｍの多結晶Ｓｉ膜５０７を順次堆積する。次に、位相シフトを併用したＫｒＦエキシマレーザリソグラフィー技術、及びドライエッチング法により、上記ＣＶＤ法で形成した積層膜５１０（５０３〜５０７）をパターンニングして、線幅０．１５μｍ、間隔０．１５μｍのラインスペースパターンを形成する（図１７（ａ），（ｂ））。次に、ＣＶＤ法により２００ｎｍのＳｉ３Ｎ４膜５０８を堆積した後、積層配５１０線最上層の多結晶Ｓｉ膜５０７表面が露出するまで上記Ｓｉ３Ｎ４膜５０８のエッチバックを行い、表面を平坦化する（図１７（ａ），（ｃ））。
【００５４】
次に、図１８（ａ）に示したように、隣接する積層配線５１０のどちらか一方との中央部に孔レジストパターン５０９を形成する。この際、各積層配線５１０の片側の側壁部だけが露出する位置にレジストパターン５０９を形成することが重要となる。本実施例では、上記レジストパターン５０９の形成にＥＢリソグラフィー技術を適用し、短辺の長さ０．１μｍ、長辺の長さ０．２μｍの孔パターン５０９を形成した。
【００５５】
次に、上記孔レジストパターン５０９をマスクとして、Ｓｉ３Ｎ４膜５０８のエッチングを行う。積層配線５１０最上層の多結晶Ｓｉ膜５０７は、Ｓｉ３Ｎ４膜５０８エッチング時のマスクとなるので、孔パターン５１１は隣接する積層配線５１０間のＳｉ３Ｎ４膜５０８だけがエッチングされ、積層配線側壁部が露出する（図１８）。
【００５６】
次に、レジストパターン５０９を除去した後、２．５％の希フッ酸水溶液により、積層配線側壁部のＳｉＯ２膜５０４をエッチングして、側壁部エッジ５１１よりＳｉＯ２膜５０４側壁表面を約３０ｎｍ後退させる。Ｓｉ３Ｎ４膜５０６，５０８や多結晶Ｓｉ膜５０３，５０５，５０７は、希フッ酸水溶液によりほとんどエッチングされないため、孔パターン５１１側壁部は、ＳｉＯ２膜５０４だけがエッチングされ、図１９に示したようにオーバハング形状となる。
【００５７】
次に、ＣＶＤ法によりチャネル層５１２となる２．５ｎｍの非晶質Ｓｉ膜を堆積する。本実施例においては、非晶質Ｓｉ膜５１２の堆積にモノシラン（ＳｉＨ４）を用い、４８０℃の温度で堆積を行った。モノシランの熱分解で堆積したＳｉ膜の段差被覆性は非常に良好で、本実施例のような、オーバハング形状の下地においても均一な膜が形成できる（図２０）。
【００５８】
次に、異方性ドライエッチング法によりＳｉ膜５１２、５０７の全面エッチングを行い、積層配線５１０最上層の多結晶Ｓｉ５０７、及び孔パターン側壁部の非晶質Ｓｉ膜５１２を除去する。異方性ドライエッチングでは、横方向のエッチングがほとんど進行しないため、孔パターン側壁部の非晶質Ｓｉ膜５１２が除去されるまでオーバエッチングを行った（図２１）。
【００５９】
図２３は、図２１断面図Ｃ部を拡大した図である。積層配線５１０最上層の多結晶Ｓｉ膜５０７、及び孔パターン側壁部の非晶質Ｓｉ膜５１２は、上記オーバエッチングにより除去されるが、積層配線５１０エッジよりフッ酸エッチングで後退させたＳｉＯ２膜５０４の側壁部にある非晶質Ｓｉ膜５１２は、ドレイン配線５０５となる多結晶Ｓｉ膜５０５がエッチングのひさしとなるためエッチングされない。従って、自己整合的にソース５０３、ドレイン５０５間にチャネルＳｉ膜５１２が形成されることになる。同図に示したように、異方性ドライエッチングのイオン種は、ウェーハの垂直面に対し２〜５°の角度で入射される。従って、絶縁膜５０４（本図ではＳｉＯ２膜５０４）の膜厚をｄ、イオンの入射角度をθとした場合、側壁エッジ部からの横方向のエッチング量ΔＸは、ΔＸ＝ｄ・ｔａｎθとなる。すなわち、絶縁膜の後退長さＸを、Ｘ≫ΔＸとすれば、自己整合的にチャネル膜を形成することが可能となる。
【００６０】
本実施例ではＳｉＯ２膜５０４の膜厚がｄ＝１００ｎｍであるので、ΔＸ＝８．７５ｎｍ（θ＝５°）となる。従って、約１０ｎｍ以上パターンエッジより後退させれば、オーバエッチングを行ってもチャネルＳｉ膜５１２がエッチングされることはない（本実施例ではＸ≒３０ｎｍ）。
【００６１】
次に、ＣＶＤ法によりゲート絶縁膜５１３となる１５ｎｍのＳｉＯ２膜５１３、及びゲート電極５１４となる１００ｎｍのリンドープ多結晶Ｓｉ膜５１４を堆積する。非晶質Ｓｉ膜５１２は、上記ＳｉＯ２膜５１３堆積の際に多結晶Ｓｉ膜５１２となる。最後に、位相シフトによるＫｒＦエキシマレーザリソグラフィー、及びドライエッチング法により上記リンドープ多結晶Ｓｉ膜５１４を所定の形状に加工してゲート配線とする（図２２）。
【００６２】
この後、実施例１に示した方法で、ソース線、データ線、及びワード線を接続し、単一電子素子の形成を終了する。
【００６３】
【発明の効果】
本発明によれば、小面積で高集積化に適した単一電子素子、及び半導体記憶装置を高い歩留まりで提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す平面図と断面図。
【図２】本発明の第１の実施例を示す断面図。
【図３】本発明の第１の実施例を示す平面図と断面図。
【図４】本発明の第１の実施例を示す平面図と断面図。
【図５】本発明の第１の実施例を示す平面図と断面図。
【図６】本発明の第１の実施例を示す平面図と断面図。
【図７】本発明の第１の実施例を示す平面図と断面図。
【図８】本発明の第２の実施例を示す平面図と断面図。
【図９】本発明の第２の実施例を示す平面図と断面図。
【図１０】本発明の第３の実施例を示す平面図と断面図。
【図１１】本発明の第３の実施例を示す平面図と断面図。
【図１２】本発明の第３の実施例を示す平面図と断面図。
【図１３】本発明の第４の実施例を示す断面図。
【図１４】本発明の第４の実施例を示す平面図と断面図。
【図１５】本発明の第４の実施例を示す平面図と断面図。
【図１６】本発明の第４の実施例を示す平面図と断面図。
【図１７】本発明の第５の実施例を示す平面図と断面図。
【図１８】本発明の第５の実施例を示す平面図と断面図。
【図１９】本発明の第５の実施例を示す平面図と断面図。
【図２０】本発明の第５の実施例を示す平面図と断面図。
【図２１】本発明の第５の実施例を示す平面図と断面図。
【図２２】本発明の第５の実施例を示す平面図と断面図。
【図２３】本発明の第５の実施例を示す断面図。
【図２４】従来の構造を示す平面図と断面図。
【図２５】高段差上でのチャネル層形成の問題点を示す図。
【符号の説明】
１０１，２０１，３０１，４０１，５０１，６０１−−−−−−−−−−−−−−−−−−−単結晶Ｓｉ基板
１０２，２０２，３０２，４０２，５０２，６０２−−−−−−−−−−−−−−−−−−−ＳｉＯ２膜（Ｓｉ熱酸化膜）
１０３，２０３，３０３，４０５，５０３，６０４（ａ）−−−−−−−−−−−−−−−−ソース領域（ソース配線）
１０５，２０５，３０５，４０３，４０７，５０５，６０４（ｂ）−−−−−−−−−−−−ドレイン領域（ドレイン配線）
１１１，２１１，３１１，４１３，５１２，６０５−−−−−−−−−−−−−−−−−−−チャネル多結晶Ｓｉ膜
１１２，１１３，２１４，３１２，３１３，４１４，４１５，５１３，６０６，６０７−−−ゲート絶縁膜
１１４，２１５，３１４，４１６，５１４，６０８−−−−−−−−−−−−−−−−−−−ゲート電極
２１３−−−−−−−−微小Ｓｉ粒      ２１４−−−−−−−−−−−−−トンネル絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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