(57)【特許請求の範囲】
【請求項１】
チャネル領域（９）の上部に第１絶縁膜（３）を介して配設されたフローティングゲート（４）と、このフローティングゲートの上部に第２絶縁膜（５）を介して配設されたコントロールゲート（６）と、チャネル領域の両側に配設されたソース領域（７）及びドレイン領域（８）を有し、前記フローティングゲートに電荷を蓄積することによりデータを記憶するようにした不揮発性半導体記憶装置において、
前記ドレイン領域は、前記フローティングゲートの直下において前記フローティングゲートとオーバラップするように形成されており、
ドレイン耐圧が一定の下で、前記ソース領域、前記ドレイン領域及び前記コントロールゲートと、前記フローティングゲートとのそれぞれの間の容量の総和（ＣTOTAL）に対する、前記ドレイン領域と前記フローティングゲート間の容量（ＣFD）の比（ＣFD／ＣTOTAL）が、０．０２６以上０．０３８以下に設定されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ドレイン耐圧が、ドレイン−ソースのパンチスルー電圧で決まるようになっていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ（ＦＬＡＳＨ）メモリ等の不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置は、フローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）を有し、チャネル領域の両側にソース領域及びドレイン領域を形成して、フローティングゲートに電荷を蓄積しデータを記憶するように構成されている。
【０００３】
特開平５ー３４３６９８号公報においては、このような不揮発性半導体記憶装置において、ドレイン領域を、フローティングゲートのエッジ直下よりもソース領域側に張り出し、ドレイン領域をフローティングゲートとオーバラップするように形成して、データの書き込み速度を向上させるようにしたものが開示されている。
【０００４】
【発明が解決しようとする課題】
上記した従来の構成において、素子の微細化を図っていくと、実効ゲート長が短くなるため、短チャネル効果の問題が生じる。この短チャネル効果を抑制するためには、チャネル領域でのＰ型不純物濃度を上昇させるようにすればよいが、この場合には、閾値電圧が上がるため、低電圧動作を行うことができないという問題がある。
【０００５】
本発明は上記問題に鑑みたもので、短チャネル効果を抑制し、微細化および低閾値電圧化の両立を図ることを目的とする。
【０００６】
【課題を解決するための手段】
本発明者等は、上記課題を解決するため、以下のような検討を行った。
図７に、ＥＰＲＯＭにおけるドレイン耐圧測定時（コントロールゲート電圧を０Ｖとし、ドレイン電圧のみ印加した時）のバイアス状態及び空乏層の拡がり状態を示す。低閾値電圧および微細化を実施する素子のドレイン耐圧は、ドレイン−ソースのパンチスルー電圧で決まる。パンチスルー電圧は、ドレインに＋のバイアスを印加し、その電圧がもたらす電界によって、ドレイン領域及びソース領域から空乏層が拡がり、やがてそれがつながりパンチスルーによって電流が流れ出す時の電圧をいう。
【０００７】
ここで、図に示すようにドレイン領域をフローティングゲートとオーバラップさせた場合には、フローティングゲートの電位は、ドレイン領域とフローティングゲート間の容量カップリングにより、ドレイン電圧に引っ張られて、＋方向にシフトする。このため、ドレイン電圧によるドレイン領域およびソース領域から拡がる空乏層に加えて、フローティングゲート電位によるチャネル領域での空乏層の拡がりが追加されてしまい、通常のＭＯＳトランジスタの場合に比べてドレイン耐圧が低下してしまう。このことにより、素子を微細化した時の短チャネル効果を促進させることなる。
【０００８】
本発明者等はこのような現象に鑑み、容量カップリングによるフローティングゲート電位の上昇を抑制すれば、素子を微細化しても低電圧動作を可能とし、かつ短チャネル効果を抑制できることに着目した。
図８に、ＥＰＲＯＭの容量カップリングを示す。図に示すＣＦＧは、フローティングゲートとコントロールゲート間の容量、ＣＦＤはドレイン領域とフローティングゲート間の容量、ＣＦＳはソース領域とフローティングゲート間の容量を示す。このような容量カップリングにより、フローティングゲートにかかる電位ＶＦＧは、コントロールゲート電圧ＶＣＧ、ドレイン電圧ＶＤ  およびフローティングゲートの書き込み電荷量Ｑにより、数式１にて表される。
【０００９】
【数１】
ＶＦＧ＝（ＣＦＧ／ＣＴＯＴＡＬ  ）・ＶＣＧ＋（ＣＦＤ／ＣＴＯＴＡＬ  ）・ＶＤ  −Ｑ／ＣＴＯＴＡＬ  
ここで、ＣＴＯＴＡＬ  ＝ＣＦＧ＋ＣＦＤ＋ＣＦＳである。
従って、容量カップリングＣＦＤ／ＣＴＯＴＡＬ  を小さくすれば、短チャネル効果を抑制しつつ素子の微細化および低電圧動作化を図ることができる。
【００１０】
図９（ａ）にＣＦＤ／ＣＴＯＴＡＬ  と閾値電圧の関係、（ｂ）にＣＦＤ／ＣＴＯＴＡＬ  と実効ゲート長の関係を示す。図９（ａ）から、ＣＦＤ／ＣＴＯＴＡＬ  を０．０３８以下とすることにより、閾値電圧を低くして低電圧動作を可能とし、図９（ｂ）から、ＣＦＤ／ＣＴＯＴＡＬ  を０．０３８以下とすることにより、実効ゲート長を小さくして素子の微細化を図ることができることが分かる。
【００１１】
なお、それぞれの実験においては、ドレイン耐圧を１０Ｖとした。このドレイン耐圧を増減変化させても、それぞれのパターンが上下にシフトするだけであるので、ＣＦＤ／ＣＴＯＴＡＬ  を０．０３８以下とすることにより、素子の微細化および低電圧動作化を図ることができる。
また、図９（ｃ）に、ＣＦＤ／ＣＴＯＴＡＬ  と書き込み速度（１００μｓｅｃ  の間で書き込みによって変化した閾値電圧の変化量）との関係を示す。この図から、ＣＦＤ／ＣＴＯＴＡＬ  を０．０２６以上にすることにより、書き込み速度を十分向上させたものとすることができる。
【００１２】
本発明は上記検討をもとになされたもので、請求項１に記載の発明においては、ドレイン耐圧が一定の下でＣFD／ＣTOTALを０．０２６以上０．０３８以下とすることによって、短チャネル効果を抑制しつつ素子の微細化および低電圧動作化を図ることができ、さらに書き込み速度を十分向上させたものとすることができる。
また、請求項２に記載の発明においては、請求項１に記載の発明において、前記ドレイン耐圧が、ドレイン−ソースのパンチスルー電圧で決まるようになっていることを特徴としている。
【００１３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
図１にＥＰＲＯＭの断面構造を示す。（ａ）はゲート長方向の断面、（ｂ）はゲート幅方向の断面である。
図１において、Ｎ型あるいはＰ型のシリコンの半導体基板１にＰ型のウェル領域１ａが形成され、そのウェル領域１ａにフィールド酸化膜２が形成され、素子領域が形成される。
【００１４】
素子領域上には、第１ゲート酸化膜３、フローティングゲート４、第２ゲート酸化膜５、コントロールゲート６が順次積層形成されており、これらは絶縁膜１１にて覆われている。また、素子領域にはＮ型のソース領域７、ドレイン領域８およびチャネル領域９が形成されている。さらに、ソース領域７、ドレイン領域８に対しＡｌ電極配線１０が形成される（コントロールゲート６のＡｌ電極配線についてはこの図１には図示されない）とともに、素子全体の表面には保護膜１２が形成されている。
【００１５】
このＥＰＲＯＭの製造方法について図２を用いて説明する。
まず、Ｐ型のシリコン基板１にＰ型のウェル領域１ａを形成した後、選択酸化してフィールド酸化膜２を形成する。次に、熱酸化により第１ゲート酸化膜３を形成し、チャネル領域９形成のためにイオン注入を行う。その後、第１多結晶シリコン膜１３を堆積し、この第１多結晶シリコン膜１３中にリンをドープし、図２（ａ）の構成を得る。
【００１６】
次に、フローティングゲート４となる部分を分離するために第１多結晶シリコン膜１３をパターニング（図２では示されない方向にパターニング）し、第２ゲート酸化膜５を形成する（図２（ｂ））。
その後、第２多結晶シリコン膜１４を形成し、リンをドープする（図２（ｃ））。
【００１７】
次に、第１多結晶シリコン膜１３、第２ゲート酸化膜５、第２多結晶シリコン膜１４をパターニングし、その後、サイドウォール酸化膜１５を形成し、イオン注入および熱処理を行って、ソース、ドレイン領域７、８を形成する（図２（ｄ））。
この後、層間絶縁膜１１を形成し、Ａｌ電極配線形成用のコンタクト穴を形成し、ソース、ドレイン、コントロールゲート用のＡｌ電極配線１０を形成し、最後に保護膜１２を形成して図１に示すＥＰＲＯＭを形成する。
【００１８】
図３に、ＥＰＲＯＭの模式構成を示す。（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。
この図において、Ｗ１  はソースードレイン間領域とフローティングゲート４とコントロールゲート６のオーバーラップ部におけるゲート幅（以下、第１ゲート幅という）を示し、Ｗ２  はフローティングゲート４とコントロールゲート６のオーバーラップ部におけるゲート幅（以下、第２ゲート幅という）を示している。また、Ｌはゲート長を示し、ＬＯＶはフローティングゲート４とドレイン領域８のオーバーラップ長を示している。さらに、ＴＯＸ１  は第１ゲート酸化膜厚を示し、ＴＯＸ２  は第２ゲート酸化膜厚を示している。
【００１９】
次に、上記したＣＦＤ／ＣＴＯＴＡＬ  を、０．０２６以上０．０３８以下の所望の範囲に調整する方法について説明する。
（第１の調整方法）
上記した、第１ゲート酸化膜厚ＴＯＸ１  を３２ｎｍ、第２ゲート酸化膜厚ＴＯＸ２  を２６．５ｎｍ、ゲート長Ｌを１．１μｍ、第１ゲート幅Ｗ１  を１．０μｍ、第２ゲート幅Ｗ２  を３．０μｍとした時、図４に示す実験結果から、オーバーラップ長ＬＯＶを、０．１３２〜０．１９１にすることによって、ＣＦＤ／ＣＴＯＴＡＬ  を上記した所望の範囲に設定することができる。
【００２０】
このオーバーラップ長ＬＯＶの調整は、サイドウォール酸化膜厚、もしくはソース、ドレイン領域形成のためのイオン注入角度、注入エネルギーを調整することにより行うことができる。
（第２の調整方法）
第２ゲート酸化膜厚ＴＯＸ２  を２６．５ｎｍ、ゲート長Ｌを１．１μｍ、第１ゲート幅Ｗ１  を１．０μｍ、第２ゲート幅Ｗ２  を３．０μｍ、オーバーラップ長ＬＯＶを０．１７とした時、図５に示す実験結果から、第１ゲート酸化膜厚ＴＯＸ１  を２６〜４２ｎｍにすることによって、ＣＦＤ／ＣＴＯＴＡＬ  を上記した所望の範囲に設定することができる。
（第３の調整方法）
第１ゲート酸化膜厚ＴＯＸ１  を３２ｎｍ、ゲート長Ｌを１．１μｍ、第１ゲート幅Ｗ１  を１．０μｍ、第２ゲート幅Ｗ２  を３．０μｍ、オーバーラップ長ＬＯＶを０．１７とした時、図６に示す実験結果から、第２ゲート酸化膜厚ＴＯＸ２  を１９．５〜３１．８ｎｍにすることによって、ＣＦＤ／ＣＴＯＴＡＬ  を上記した所望の範囲に設定することができる。
【００２１】
上記した第１〜第３の調整方法以外に、ゲート幅、ゲート長を調整することによってもＣＦＤ／ＣＴＯＴＡＬ  を調整することができる。
なお、上記した実施形態では、第１、第２ゲート絶縁膜を酸化膜としてが、ＳｉＮのような高誘電率材料、酸化膜とＳｉＮの積層構造を用いるようにしてもよい。
【図面の簡単な説明】
【図１】ＥＰＲＯＭの断面構造を示す図で、（ａ）はゲート長方向の断面図、（ｂ）はゲート幅方向の断面図である。
【図２】図１に示すＥＰＲＯＭの製造工程を示す工程図である。
【図３】ＥＰＲＯＭの模式構造を示す図で、（ａ）は平面図、（ｂ）は断面図である。
【図４】オーバーラップ長ＬＯＶとＣＦＤ／ＣＴＯＴＡＬ  の関係を示す図である。
【図５】第１ゲート酸化膜厚ＴＯＸ１  とＣＦＤ／ＣＴＯＴＡＬ  の関係を示す図である。
【図６】第２ゲート酸化膜厚ＴＯＸ２  とＣＦＤ／ＣＴＯＴＡＬ  の関係を示す図である。
【図７】ドレイン耐圧測定時のバイアス状態を示す図である。
【図８】ＥＰＲＯＭの容量カップリングを示す図である。
【図９】ＣＦＤ／ＣＴＯＴＡＬ  と、閾値電圧、実効ゲート長、書き込み速度とのそれぞれの関係を示す図である。
【符号の説明】
１…半導体基板、２…フィールド酸化膜、３…第１ゲート酸化膜、
４…フローティングゲート、５…第２ゲート酸化膜、
６…コントロールゲート、７…ソース領域、８…ドレイン領域、
９…チャネル領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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