(57)【特許請求の範囲】
【請求項１】
回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記複数の接続パッドに接続されるとともに、前記回路素子形成領域上に前記絶縁膜を介して配置される複数の第１の導体層と、前記複数の第１の導体層上に設けられた複数の柱状電極と、を備える半導体装置において、
前記絶縁膜上に、前記第１の導体層と同材料で同層に形成された、少なくとも１つの第２の導体層を備え、該第２の導体層により形成された誘導素子を備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の発明において、前記誘導素子を保護膜で覆うことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、前記誘導素子上に前記保護膜を介して磁性体膜が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１に記載の発明において、前記誘導素子の一端および他端が前記接続パッドに接続されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の発明において、前記誘導素子の一端が前記接続パッドに接続され、他端に柱状電極が設けられていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の発明において、前記誘導素子の一端および他端に柱状電極が設けられていることを特徴とする半導体装置。
【請求項７】
請求項１に記載の発明において、前記誘導素子を複数備えていることを特徴とする半導体装置。
【請求項８】
請求項７に記載の発明において、前記複数の誘導素子を保護膜で覆うとともに、該複数誘導素子のうち、少なくとも１つの誘導素子上に、前記保護膜を介して磁性体膜が形成されていることを特徴とする半導体装置。
【請求項９】
請求項７に記載の発明において、前記複数の誘導素子は、
誘導素子の、一端および他端が前記接続パッドに接続されている構成、一端が前記接続パッドに接続され、他端に柱状電極が設けられている構成、及び、
一端および他端に柱状電極が設けられている構成のうち、少なくとも２種類の構成を備えていることを特徴とする半導体装置。
【請求項１０】
回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記複数の接続パッドに接続されるとともに、前記回路素子形成領域上に前記絶縁膜を介して配置される複数の第１の導体層と、前記複数の第１の導体層上に設けられた複数の柱状電極と、を備える半導体装置の製造方法において、
前記絶縁膜上に、前記第１の導体層と同時に、少なくとも１つの第２の導体層を形成する工程と、
該第２の導体層により誘導素子を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の発明において、前記誘導素子上に保護膜を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１に記載の発明において、前記誘導素子上に、前記保護膜を介して磁性体膜を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項１３】
回路素子形成領域を有し、且つ、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、
前記各チップ形成領域の回路素子形成領域上に絶縁膜を形成する工程と、
前記絶縁膜上に、前記接続パッドに接続される配線用導体層と、誘導素子形成用導体層と、を同時に形成し、該誘導素子形成用導体層により誘導素子を形成する工程と、
前記配線用導体層に接続された、少なくとも１つの柱状電極を形成する工程と、前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の発明において、前記誘導素子を形成する工程は、前記誘導素子を覆う保護膜を形成する工程を具備することを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４に記載の発明において、前記誘導素子を形成する工程は、前記誘導素子上に、前記誘導素子を覆う保護膜を介して磁性体膜を形成する工程を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＳＰ（Chip Size Package）構造の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、チップとパッケージのサイズがほぼ等しくなるＣＳＰ構造の半導体装置が知られており、その構造例を図１４に示す。この図に示す半導体装置２０は、保護膜形成、導体層形成、ポスト形成および樹脂封止の各工程からなるパッケージ処理を終えたウエハを個々のチップにダイシングして得られる、所謂ウエハレベルＣＳＰと呼ばれる構造を有している。
すなわち、半導体装置２０は、ウエハ（半導体基板）１の表面（回路面）側にアルミ電極等からなる複数の接続パッド２を有し、この接続パッド２の上面側には各接続パッド２の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション３が形成される。
【０００３】
パッシベーション３の上面側には、各接続パッド２の中央部分が開口するよう保護膜４が形成される。保護膜４は例えばウエハ１の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。
こうして形成される保護膜４上には、各接続パッド２と後述するポスト（柱状電極）６とを電気的に接続する導体層５が形成される。導体層５上の所定箇所には、柱状電極である複数のポスト６が設けられる。
【０００４】
ポスト６を覆うように、ウエハ１の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜７が形成される。封止膜７の上端面は切削研磨され、これにより露出するポスト６の端面６ａについては、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理が施される。
【０００５】
【発明が解決しようとする課題】
ところで、Ｂｌｕｅｔｏｏｔｈモジュール等の無線Ｉ／Ｆを具現するトランシーバチップでは、ＰＬＬ回路やＶＣＯ回路あるいはフィルタ回路などのＲＦ機能要素が必須になる。これらＲＦ機能要素を具現するには、誘導素子（インダクタ）等の各種受動素子をウエハ１の回路素子形成領域ＤＡ（図２５参照）に設ける必要がある。
【０００６】
しかしながら、回路素子形成領域ＤＡに誘導素子を形成しようとすると、必然的にチップ面積の増大を招致してしまう。上述したＣＳＰ構造による半導体装置２０において、チップ面積が増大すると、１枚のウエハから個片化されるチップの数が少なくなる上、製造歩留りも悪化する、という問題が生じる。
その為、現状ではＲＦ機能要素を具現する各種受動素子をディスクリート部品としてチップに外付けする形態としているが、そのような形態ではＲＦモジュールのダウンサイジング化が難しい、という弊害も派生する。
【０００７】
そこで本発明は、このような事情に鑑みてなされたもので、チップ面積の増大を招くことなく誘導素子を搭載することができる半導体装置および半導体装置の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の半導体装置は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記複数の接続パッドに接続されるとともに、前記回路素子形成領域上に前記絶縁膜を介して配置される複数の第１の導体層と、前記複数の第１の導体層上に設けられた複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に、前記第１の導体層と同材料で同層に形成された、少なくとも１つの第２の導体層を備え、該第２の導体層により形成された誘導素子を備えていることを特徴とする。
【０００９】
請求項２に記載の半導体装置は、請求項１に記載の発明において、前記誘導素子を保護膜で覆うことを特徴とする。
【００１０】
請求項３に記載の半導体装置は、請求項２に記載の半導体装置において、前記誘導素子上に前記保護膜を介して磁性体膜が形成されていることを特徴とする。
【００１１】
請求項４に記載の半導体装置は、請求項１に記載の発明において、前記誘導素子の一端および他端が前記接続パッドに接続されていることを特徴とする。
【００１２】
請求項５に記載の半導体装置は、請求項１に記載の発明において、前記誘導素子の一端が前記接続パッドに接続され、他端に柱状電極が設けられていることを特徴とする。
【００１３】
請求項６に記載の半導体装置は、請求項１に記載の発明において、前記誘導素子の一端および他端に柱状電極が設けられていることを特徴とする。
【００１４】
請求項７に記載の半導体装置は、請求項１に記載の発明において、前記誘導素子を複数備えていることを特徴とする。
【００１５】
請求項８に記載の半導体装置は、請求項７に記載の発明において、前記複数の誘導素子を保護膜で覆うとともに、該複数の誘導素子のうち、少なくとも１つの誘導素子上に、前記保護膜を介して磁性体膜が形成されていることを特徴とする。
【００１６】
請求項９に記載の半導体装置は、請求項７に記載の発明において、前記複数の誘導素子は、誘導素子の、一端および他端が前記接続パッドに接続されている構成、一端が前記接続パッドに接続され、他端に前記柱状電極が設けられている構成、及び、一端および他端に前記柱状電極が設けられている構成のうち、少なくとも２種類の構成を備えていることを特徴とする。
【００１７】
請求項１０に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記複数の接続パッドに接続されるとともに、前記回路素子形成領域上に前記絶縁膜を介して配置される複数の第１の導体層と、前記複数の第１の導体層上に設けられた複数の柱状電極と、を備える半導体装置の製造方法において、前記絶縁膜上に、前記第１の導体層と同時に、少なくとも１つの第２の導体層を形成する工程と、該第２の導体層により誘導素子を形成する工程と、を具備することを特徴とする。
【００１８】
請求項１１に記載の半導体装置の製造方法は、請求項１０に記載の発明において、前記誘導素子上に保護膜を形成する工程を具備することを特徴とする。
【００１９】
請求項１２に記載の半導体装置の製造方法は、請求項１１に記載の発明において、前記誘導素子上に、前記保護膜を介して磁性体膜を形成する工程を具備することを特徴とする。
【００２０】
請求項１３に記載の半導体装置の製造方法は、回路素子形成領域を有し、且つ、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板を準備する工程と、前記各チップ形成領域の回路素子形成領域上に絶縁膜を形成する工程と、前記絶縁膜上に、前記接続パッドに接続される配線用導体層と、誘導素子形成用導体層と、を同時に形成し、該誘導素子形成用導体層により誘導素子を形成する工程と、前記配線用導体層に接続された、少なくとも１つの柱状電極を形成する工程と、前記半導体ウェハ基板を前記チップ形成領域毎に分断して複数の半導体装置を形成する工程と、を具備することを特徴とする。
【００２１】
請求項１４に記載の半導体装置の製造方法は、請求項１３に記載の発明において、前記誘導素子を形成する工程は、前記誘導素子を覆う保護膜を形成する工程を具備することを特徴とする。
【００２２】
請求項１５に記載の半導体装置の製造方法は、請求項１４に記載の発明において、前記誘導素子を形成する工程は、前記誘導素子上に、前記誘導素子を覆う保護膜を介して磁性体膜を形成する工程を具備することを特徴とする。
【００２３】
本発明では、回路素子形成領域上に配置される導体層をインダクタンス成分が生じるようにパターニングして誘導素子Ｌを形成するので、チップ面積の増大を招くことなく誘導素子を搭載することができる。
また、本発明では、そのようにして形成された誘導素子Ｌの上面および下面を保護膜８で挟み込むようにした為、チップ面積の増大を招くことなく誘導素子を搭載でき、しかも安定した誘導特性を得ることができる。
さらに、本発明では、誘導素子Ｌを覆う保護膜上に磁性体膜を形成するから、チップ面積の増大を招くことなく誘導素子を搭載でき、しかも強インダクタンスを生成し得る結果、誘導素子の小型化を図ることができる。
【００２４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
（１）第１の実施形態
図１〜図７は、第１の実施形態による半導体装置２０の構造およびその製造工程を説明する為の断面図である。これらの図において前述した従来例（図１４参照）と共通する部分には同一の番号を付し、その説明を省略する。
第１の実施形態による半導体装置２０が前述した従来例（図１４参照）と相違する点は、保護膜４上に設けられる導体層５をインダクタンス成分が生じるようにパターニングして誘導素子Ｌを形成したことにある。
【００２５】
図１に図示する構造の場合、誘導素子Ｌの一方側下面が接続パッド２を介してウエハ１の回路素子形成領域（不図示）に接続されると共に、一方側上面にはポスト６が形成される。また、誘導素子Ｌの他方側は保護膜４上に設けられ、他方側上面にはポスト６が形成される。
こうして形成される誘導素子Ｌには、インダクタンス成分を生じせしめる形状として、角渦巻き状、つづら折れ状（矩形波状）あるいはループ状のパターニングが用いられる。
また、誘導素子Ｌは、回路素子形成領域ＤＡ上に各種態様で配置でき、例えば角渦巻き状でパターニングされた誘導素子Ｌにて比較的大きなインダクタンス成分を発生させる場合には図２（イ）に図示する態様、あるいは複数の誘導素子Ｌを設ける場合には図２（ロ）に図示する態様にする。
【００２６】
次に、図３〜図７を参照して、上記構造による半導体装置２０の製造工程について説明する。第１の実施形態による製造工程では、先ず図３に図示する通り、ウエハ１の回路面側に設けられたアルミ電極等からなる複数の接続パッド２の上面側に、それぞれ各接続パッド２の中央部を露出するように、酸化シリコンあるいは窒化シリコン等からなるパッシベーション３を形成した後、このパッシベーション３の上面側に各接続パッド２の中央部分が開口するよう保護膜４を形成する。
【００２７】
この保護膜４は、例えばウエハ１の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。
保護膜４は、ポリイミド系樹脂材を塗布してスピンコートする手法の他、スキージを用いる印刷法やノズルからのインク吐出による塗布法を用いることが可能であり、保護膜材料としてもポリイミド系樹脂材に限らず、エポキシ系樹脂材やＰＢＯ（ベンザオキシドール系）等を用いても良い。
【００２８】
次に、図４に図示するように、保護膜４に形成された開口部を介して露出される接続パッド２上に導体層５および誘導素子Ｌを形成する。導体層５および誘導素子Ｌは保護膜４の全面にＵＢＭスパッタ処理等によりＵＢＭ層（図示略）を堆積し、この後、導体層用および誘導素子用のフォトレジスト塗布硬化させ、フォトリソグラフィ技術により所定形状の開口部分に対応したパターニングや誘導素子用のパターニングを施した後、このレジストによって開口された部分に電解メッキを施すことで形成される。
なお、導体層５および誘導素子Ｌを形成する手法としては、これ以外に無電解メッキ方法を用いることもできる。配線材料としては、良好な導電特性を備える銅、アルミおよび金あるいはこれらの合金を用いる。
【００２９】
導体層５および誘導素子Ｌを形成した後には、図５に図示するように、その導体層５および誘導素子Ｌ上の所定箇所にポスト６を設ける。ポスト６は、例えば１００〜１５０μｍ程度の厚さでポスト形成用のフォトレジストを塗布硬化させた上、各導体層５および誘導素子Ｌの所定箇所を露出する開口部を形成し、この開口部内に電解メッキを施すことで形成される。ポスト６を形成する手法としては、これ以外に無電解メッキ方法やスタッドバンプ法を用いることもできる。
ポスト材料は、良好な導電特性を備える銅、ハンダ、金あるいはニッケル等を用いる。なお、ポスト形成材料としてはんだを用いる場合は、この後リフロー処理を施す事により球状の電極を形成することも出来る。また、はんだを用いてポスト６を形成する場合には、上記の他に印刷法を用いることもできる。
【００３０】
こうして、図５に図示した構造が形成された後は、図６に図示するように、ポスト６を覆うように、ウエハ１の回路面全体をポリイミドあるいはエポキシ等の樹脂材によってモールドして封止膜７を形成する。封止膜７は、環境変化に対応する信頼性を確保する上で、好ましくは上述した保護膜４と主成分が実質的に同一な樹脂材とする。なお、封止膜７を形成する手法としては、上記モールド法の他に、印刷法、浸漬法、スピンコート法、ダイコート法を用いることもできる。
【００３１】
ポスト６の樹脂封止後には、図７に示すように、封止膜７の上端面を切削研磨してポスト６の端面６ａを露出させ、その表面の酸化膜を取り除き、そこにハンダ印刷等のメタライズ処理を施す。この後、予め定められたカットラインＣＬに沿ってダイシングを施してウエハ１をチップに個片化する。これにより、図１に図示した構造の半導体装置２０が生成される。
【００３２】
さて、このような構造を有する半導体装置２０では、導体層５をインダクタンス成分が生じるようにパターニングして誘導素子Ｌを形成しているので、導体層５およびポスト６の配置態様に応じて誘導素子Ｌを様々な形態で集積回路（ＬＳＩ）に接続し得る。
その具体例を、図８〜図１１を参照して説明する。これらの図は、半導体装置２０における導体層５およびポスト６の配置態様に応じた誘導素子Ｌの接続形態と、それに対応する等価回路とを図示している。
【００３３】
図８は誘導素子Ｌの一端を、ポスト６を介して端子Ｔ２に接続する一方、他端を、ポスト６を介して端子Ｔ３に出力しながら接続パッド２−２に接続する形態を図示している。
図９は誘導素子Ｌの一端を、ポスト６を介して端子Ｔ２に出力しながら接続パッド２−２に接続する一方、他端を、ポスト６を介して端子Ｔ３に出力しながら接続パッド２−３に接続する形態を図示している。
図１０は誘導素子Ｌの一端を接続パッド２−２に接続する一方、他端を接続パッド２−３に接続する形態を図示している。
図１１は誘導素子Ｌを接続パッド２に接続せずに、両端をそれぞれ端子Ｔ２，Ｔ３に接続する形態を図示している。
【００３４】
以上のように、第１の実施形態によれば、回路素子形成領域ＤＡ上で導体層５をインダクタンス成分が生じるようにパターニングして誘導素子Ｌを形成したので、チップ面積の増大を招くことなく誘導素子を搭載することが可能になる。また、回路素子形成領域ＤＡ上に複数の誘導素子を設ける場合に、図８〜図１１に示した誘導素子の各種形態が混在して設けられるようにしてもよいことは、いうまでもない。
【００３５】
すなわち、第１の実施形態によれば、導体層５およびポスト６の配置態様に応じて誘導素子Ｌを様々な形態で集積回路（ＬＳＩ）に接続し得るので、チップ面積のダウンサイジング化は勿論、Ｂｌｕｅｔｏｏｔｈモジュールに適用した場合には従来、必要とされていた外付け誘導素子を内蔵できるから、モジュールのダウンサイジング化にも寄与することができる。
【００３６】
なお、上述した第１の実施形態では、誘導素子Ｌを単層としたが、これに限らず絶縁膜と誘導素子Ｌとを交互に積み重ねた複層構造にて複数の誘導素子Ｌを形成しても良い。
また、第１の実施形態では、説明の簡略化を図る為、単に導体層５をインダクタンス成分が生じるようにパターニングして誘導素子Ｌを形成するようにしたが、実際にはその誘導素子Ｌが他の導体層５に与える電磁誘導を抑えるために、例えば、導体層５と同一平面の近傍位置に、導体層５と同じ材料よりなる、グランド層を設けてシールドする態様としても良い。
【００３７】
（２）第２の実施形態
次に、図１２を参照して、第２の実施形態による半導体装置２０の構造について説明する。この図において上述した第２の実施形態（図１参照）と共通する部分には同一の番号を付し、その説明を省略する。
上述した第１の実施形態では、保護膜４上に設けられる導体層５をインダクタンス成分が生じるようにパターニングして誘導素子Ｌを形成したが、第２の実施形態では図１２に図示するように、そのようにして形成した誘導素子Ｌおよび導体層５上に第２の保護膜８を設けた構造としている。
【００３８】
このような構造によれば、誘導素子Ｌが保護膜４（第１の保護膜）と第２の保護膜８とに挟み込まれる為、安定した誘導特性を得ることが可能になっている。なお、第２の保護膜４は、導体層５および誘導素子Ｌを形成した後、前述した第１の保護膜４と同様、例えばウエハ１の回路面側全面にポリイミド系樹脂材を塗布硬化させた後に、エッチング液を用いてレジストパターンニングおよび保護膜パターニングを施してからレジスト剥離することで形成される。
【００３９】
（３）第３の実施形態
次に、図１３を参照して第３の実施形態について説明する。図１３は第３の実施形態による半導体装置２０の構造を示す断面図であり、この図において上述した第２の実施形態（図１２参照）と共通する部分には同一の番号を付し、その説明を省略する。
【００４０】
上述した第２の実施形態では、誘導素子Ｌを保護膜４（第１の保護膜）と第２の保護膜８とで挟み込む構造としてが、第３の実施形態では誘導素子Ｌ上に第２の保護膜８を介して磁性体膜９を設けた構造を有する。磁性体膜９は、強磁性体材料で形成したり、あるいは樹脂材などに強磁性体材料あるいは軟磁性体材料を混入させて形成することもできる。
このように誘導素子Ｌ上に第２の保護膜８を介して磁性体膜９を設けると、強インダクタ成分が生じ、その結果、誘導素子Ｌを小型化することができるとともに、誘導特性を向上させることができる。
【００４１】
【発明の効果】
請求項１および請求項１０に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドが形成された半導体基板と、該回路素子形成領域上に形成された絶縁膜と、前記複数の接続パッドに接続されるとともに、前記回路素子形成領域上に前記絶縁膜を介して配置される複数の第１の導体層と、前記複数の第１の導体層上に設けられた複数の柱状電極と、を備える半導体装置において、前記絶縁膜上に、前記第１の導体層と同材料で同層に形成された、少なくとも１つの第２の導体層を備え、該第２の導体層により回路素子形成領域上に絶縁膜を介して誘導素子を形成するようにしたので、チップ面積の増大を招くことなく誘導素子を搭載することができる。
請求項２および請求項１１に記載の発明によれば、回路素子形成領域上に絶縁膜を介して形成された誘導素子を保護膜で覆うようにしたので、安定した誘導特性を得ることができる。
請求項３および請求項１２に記載の発明によれば、回路素子形成領域上に絶縁膜を介して形成された誘導素子上に前記保護膜を介して磁性体膜が形成されるようにしたので、強インダクタンスを生成し得る結果、誘導素子の小型化及び誘導特性の向上を図ることができる。
請求項４〜６に記載の発明によれば、回路素子形成領域上に絶縁膜を介して設けられる誘導素子を、回路素子形成領域の集積回路に対して様々な形態で接続し得るので、チップ面積の縮小、及びモジュール面積の縮小を行うことができる。請求項７〜９に記載の発明によれば、回路素子形成領域上に絶縁膜を介して設けられる誘導素子を複数備え、各誘導素子を回路素子形成領域の集積回路に対して様々な形態で接続し得るので、更に、チップ面積の縮小、及びモジュール面積の縮小を行うことができる。
請求項１３〜１５に記載の発明によれば、回路素子形成領域を有し、且つ、複数の接続パッドを有するチップ形成領域を複数備える半導体ウェハ基板上の各チップ形成領域の回路素子形成領域上に、絶縁膜を介して前記接続パッドに接続される配線用導体層と、誘導素子形成用導体層と、を同時に生成し、該誘導素子形成用導体層により誘導素子を形成し、前記配線用導体層に接続された、少なくとも１つの柱状電極を形成した後、前記チップ形成領域毎に分断して複数のチップを形成するようにしたので、回路素子形成領域上に、絶縁膜を介して誘導素子を搭載した複数のチップを、まとめて形成することができる。
【図面の簡単な説明】
【図１】第１の実施形態による半導体装置２０の構造を示す断面図である。
【図２】誘導素子Ｌに配置形態を説明するための平面図である。
【図３】第１の実施形態による半導体装置の製造工程を説明する為の断面図である。
【図４】図３に続く半導体装置の製造工程を説明する為の断面図である。
【図５】図４に続く半導体装置の製造工程を説明する為の断面図である。
【図６】図５に続く半導体装置の製造工程を説明する為の断面図である。
【図７】図６に続く半導体装置の製造工程を説明する為の断面図であり、個片化された半導体装置２０の完成状態を示すものである。
【図８】誘導素子Ｌの接続態様を説明するための図である。
【図９】誘導素子Ｌの接続態様を説明するための図である。
【図１０】誘導素子Ｌの接続態様を説明するための図である。
【図１１】誘導素子Ｌの接続態様を説明するための図である。
【図１２】第２の実施形態による半導体装置２０の構造を示す断面図である。
【図１３】第３の実施形態による半導体装置２０の構造を示す断面図である。
【図１４】従来例による半導体装置２０の構造を示す断面図である。
【図１５】ウエハ１の回路素子形成領域ＤＡを示す平面図である。
【符号の説明】
１  ウエハ（半導体基板）
２  接続パッド
３  パッシベーション
４  保護膜
５  導体層
Ｌ  誘導素子
６  ポスト（柱状電極）
７  封止膜
８  保護膜
９  磁性体膜
２０  半導体装置
【図１】
0003540729.tif 000002
【図２】
0003540729.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0003540729.tif 000010
【図１０】
0003540729.tif 000011
【図１１】
0003540729.tif 000012
【図１２】
0003540729.tif 000013
【図１３】
0003540729.tif 000014
【図１４】
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【図１５】
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