(57)【特許請求の範囲】
【請求項１】
第１の２次巻線と第２の２次巻線とを有するトランスと、
前記第１の２次巻線の出力を検出する第１の検出手段と、
前記第１の検出手段により検出された出力に基づいて前記トランスの１次巻線をスイッチング制御するための第１のＰＷＭ信号を生成する第１の生成手段と、
前記第２の２次巻線の出力を検出する第２の検出手段と、
前記第２の検出手段により検出された出力に基づいて前記第２の２次巻線に接続されたスイッチング素子を制御するための第２のＰＷＭ信号を生成し、当該第２のＰＷＭ信号を前記第１のＰＷＭ信号の立ち上がりに同期して所定時間後に立ち上げ、前記第１のＰＷＭ信号の立ち下がりに同期して立ち下げる第２の生成手段とを有し、
前記第２の生成手段は、前記第１の生成手段による前記第１のＰＷＭ信号のオン幅の増減量及び前記第２の検出手段の出力による前記第２のＰＷＭ信号のオン幅の増減量に基づいて前記所定時間を補正することを特徴とするスイッチング電源装置。
【請求項２】
前記第２の生成手段は、前記第１の生成手段が前記第１のＰＷＭ信号のオン幅を所定量減少した場合、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは前記第１のＰＷＭ信号のオン幅の減少分及び前記第２のＰＷＭ信号のオン幅の増加分だけ前記所定時間を補正し、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量減少する必要があるときは前記所定時間を補正せず、
前記第１の生成手段が前記第１のＰＷＭ信号のオン幅を所定量増加した場合、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは前記所定時間を補正せず、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量減少する必要があるときは前記第１のＰＷＭ信号のオン幅の増加分及び前記第２のＰＷＭ信号のオン幅の減少分だけ前記所定時間を補正することを特徴とする請求項１記載のスイッチング電源装置。
【請求項３】
前記第２の生成手段は、前記第１の生成手段が前記第１のＰＷＭ信号のオン幅を変更しない場合、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは前記第２のＰＷＭ信号のオン幅の増減量に基づいて前記所定時間を補正することを特徴とする請求項１記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、電子写真式複写機の電源装置等に用いるスイッチング電源装置に関するものである。
【０００２】
【従来の技術】
１つのトランスを有するスイッチング電源で安定した低圧出力と高圧出力とが得られるようにするため、低圧出力用のメインＰＷＭ信号（以下「ＰＷＭ１信号」ともいう。）と、このＰＷＭ１信号に同期した、高圧出力用のメイン同期サブＰＷＭ信号（以下「ＰＷＭ２信号」ともいう。）とを生成するＰＷＭ信号生成装置が知られている。
【０００３】
図１３，１４，１５は関連技術例１のＰＷＭ信号生成装置のブロック図である。同図において、１〜６は８ビットラッチ（レジスタ）で、その出力端子は、それぞれクロックドバッファ（Ｂ．Ｆ．）１１〜１６を通じてバス６５に接続されている。また、ラッチ１，２の出力は、インバータ５５，５４によりそれぞれの信号が反転され、バス６４に供給されている。ラッチ７，８の出力端子は、それぞれクロックドバッファ（Ｂ．Ｆ．）１９，２０を通じてバス６４に接続されている。ラッチ１〜８の入力端子は、それぞれバス７５に接続されている。バスライン６４，６５は、それぞれアダー（加算器）６３の異なった組の入力端子に接続され、アダー６３の出力端子は、バス６６を介してラッチ９，１０の入力端子及びクロックドバッファ（Ｂ．Ｆ．）７４を通じてバス７５に接続されている。バス７５は、クロックドバッファ（Ｂ．Ｆ．）２５を通じてＣＰＵバス７３に接続されている。ラッチ９，１０の出力端子は、それぞれバス６７，６８を介しクロックドバッファ（ＣＬＫ  Ｂ．Ｆ．）２３，２４を通じてバス６９に接続されているとともに、クロックドバッファ（Ｂ．Ｆ．）２２，２１を通じてバス６４に接続されている。２６はＵＰフリーランカウンタで、そのカウント出力端子は、バス７０を介してディジタルコンパレータ２７の一方の組の入力端子に接続されている。ディジタルコンパレータ２７の他方の組の入力端子は、バス６９に接続されている。２９，３０はトグル動作をする同期型Ｔフリップフロップ（以下「ＴＦＦ」という。）で、そのそれぞれのＱ出力端子は、それぞれ出力端子ＰＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴに接続され、また、そのクロック入力端子は、ＴＳＥＴバー信号線に接続され、データ入力端子は、それぞれ２入力アンドゲート４１，４２の出力端子に接続されている。２入力アンドゲート４１，４２の入力端子は、一つはともにディジタルコンパレータ２７の出力端子に接続され、残りの入力端子は、ＳＵＭ１０，ＳＵＭ２０信号線に接続されている。３１，３２はＤラッチで、そのデータ入力端子Ｄは、アダー６３のキャリ出力端子に接続され、また、そのラッチ信号入力端子は、それぞれ２入力アンドゲート３８，３９の出力端子に接続されている。２入力アンドゲート３８，３９のそれぞれの一方の入力端子には、アダー６３のクロック入力端子に加わるＴＳＥＴ信号線が接続され、他方の入力端子には、それぞれＰＭ１ＯＦＳ，ＰＭ２ＯＦＳの信号線が接続されている。Ｄラッチ３１，３２のＱ出力端子は、それぞれ２入力アンドゲート３５，３６の一方の入力端子及びインバータ５６，５７の入力端子に接続されている。５１はアナログコンパレータで、そのマイナス端子入力に、一端が接地された基準電源５２の出力端子が接続され、プラス入力端子は、外部制御回路の制御情報検出回路の信号ＦＢＩＮ１が入力されている。また、アナログコンパレータ５１の出力端子は、Ｄフリップフロップ（以下「ＤＦＦ」という。）２８のデータ入力端子に接続されている。ＤＦＦ２８のＱバー出力端子は、２入力ゲート３３の一方の入力端子に接続され、Ｑ出力端子は、２入力ゲート３４の一方の入力端子に接続されている。また、２入力ゲート３３，３４の他方の入力端���は、ともにＰＭ１ＯＮＳ信号線に接続され、出力端子は、それぞれ２入力オアゲート８１，８２の一方の入力端子に接続されているとともに、１Ｈ検知回路６１のＵＰ１，ＤＷ１信号入力端子にもそれぞれ接続されている。５１−２はアナログコンパレータで、コンパレータ５１と同様に、マイナス入力端子に、一端が接地された基準電源５２−２の出力端子が接続され、プラス入力端子は、外部制御回路の制御情報検出回路の信号ＦＢＩＮ２が入力されている。また、アナログコンパレータ５１−２の出力端子は、ＤＦＦ２８−２のデータ入力端子に接続されている。ＤＦＦ２８−２のＱバー出力端子は、２入力アンドゲート３３−２の一方の入力端子に接続され、そのＱ出力端子が２入力アンドゲート３４−２の一方の入力端子に接続されている。また、２入力アンドゲート３３−２，３４−２の他方の入力端子は、ともにＰＭ２ＯＮＳ信号線に接続されている。また、２入力アンドゲート３３−２，３４−２の出力端子は、それぞれ２入力オアゲート８１，８２の一方の入力端子に接続されているとともに、１Ｈ検知回路６２のＵＰ２，ＤＷ２信号入力端子にもそれぞれ接続されている。２入力端子オアゲート８１，８２の出力端子は、それぞれクロックドバッファ２０，１９の信号制御端子に接続されている。２入力アンドゲート３５，３６の一方の入力端子は、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮの信号線に接続され、出力端子は、それぞれクロックドバッファ１１，１２のコントロール端子に接続されている。ＰＷＭ１信号，ＰＷＭ２信号のラッチ９，１０の制御信号入力端子は、それぞれ２入力アンドゲート４０，３７の出力端子に接続されている。また、２入力アンドゲート４０，３７の一方の入力端子は、ともにＴＳＥＴ信号線が接続され、他方の入力端子は、それぞれＣＨＧ１，ＣＨＧ２の信号線が接続されている。４７，４８は２入力アンドゲートで、一方の入力端子には、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮの信号線が接続され、また、他方の入力端子には、それぞれインバータ５６，５７の出力端子に接続されている。４９，５０は３入力オアゲートで、一方の入力端子は、それぞれ２入力アンドゲート４７，４８の出力端子に接続されている。３入力オアゲート４９の他の２本の入力端子には、それぞれＰＭ１ＯＦＳ，ＰＭ１ＯＮＳの信号線が接続され、３入力オアゲート５０の他の２本の入力端子には、それぞれＰＭ２ＯＦＳ，ＰＭ２ＯＮＳの信号線が接続されている。そして、３入力オアゲート４９，５０の出力端子は、それぞれクロックドバッファ１３，１４のコントロール端子に接続されている。２入力アンドゲート４３，４４の一方の入力端子には、ともにＴＳＥＴ信号線が接続され、また、他方の入力端子は、それぞれＰＭ１ＯＮＳ，ＰＭ２ＯＮＳの信号線が接続されている。また、２入力アンドゲート４３，４４の出力端子は、それぞれ２入力オアゲート４５，４６の一方の入力端子に接続され、また、他方の入力端子には、それぞれＯＮ１ＳＥＴ，ＯＮ２ＳＥＴ信号線が接続されている。また、２入力オアゲート４５，４６の出力端子は、それぞれラッチ３，４のラッチ入力端子に接続されている。ラッチ１，２，５，６のラッチ制御端子には、それぞれＭＡＸＳＥＴ１，ＭＡＸ���ＥＴ２，ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２の信号線が接続されている。また、クロックドバッファ１５，１６，１７，１８，２１，２２，２３，２４のコントロール端子には、それぞれＰＭ１ＯＦＯ，ＰＭ２ＯＦＯ，ＰＭ２ＯＦＳ，ＰＭ１ＯＦＳ，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１Ｏ，ＳＵＭ２Ｏの信号線が接続されている。クロックドバッファ２５，７４のコントロール端子には、それぞれＤラッチ８０のＱ出力，Ｑバー出力端子が接続されている。８０はＣＰＵのフラグであり、そのラッチ入力端子にアドレス信号が入力され、データ入力端子にフラグへのセットデータがＣＰＵからセットできるよう信号線が接続されている。５３は前述の各信号線の信号を生成するタイミング回路であり、インバータ５８，２分周回路５９及びディレー回路（ｄｅｌａｙ）６０を備えている。８１が基本クロック入力端子で、２分周回路５９の入力端子とディレー回路６０の入力端子に接続されている。ディレー回路６０の出力端子が、ＴＳＥＴ信号線に接続されているとともに、インバータ５８の入力端子に接続されている。２分周回路５９の出力端子は、フリーランカウンタ２６のクロック入力端子に接続されている。また、インバータ５８の出力端子が、ＴＳＥＴバー信号線に接続されている。また、タイミング回路５３は、ＤＦＦ２９，３０のＱ出力信号の入力端子を備えている。なお、ディレー回路６０が生成可能なディレー時間は、０からφの半周期以下の時間とする。６１，６２はディジタル値の１Ｈ検知回路で、それぞれ入力端子がラッチ３，４の出力バスに接続されている。また、両者の制御信号入力端子にともに、前述のようにＤＦＦ２８，２８−２の出力信号が入力されている。また、１Ｈ検知回路６１，６２の出力信号線が、それぞれラッチ３，４のリセット入力端子に接続されている。なお、インバータ５４，５５は詳しくは図１６に示すように構成されている。
【０００４】
次に関連技術例１の動作を図１７及び図１８を参照して説明する。
【０００５】
図１７は関連技術例１の基本タイミングを示す図である。なお、図１３，１４，１５のブロック図には記載してないが、本関連技術例１の動作スタート時には、すべてのラッチ，フリップフロップ，カウンタは、０Ｈ（１６進数の零）にリセットされているものとする。
【０００６】
まず、ＵＰフリーランカウンタ２６は、０から１ずつカウントアップしＦＦＨになると０になるよう動作する（Ｓ１，Ｓ３）。パルス生成の基本原理は、生成するＰＷＭ信号パルスのオンデータ，オフデータを、パルス１（出力端子ＰＷＭ１・ＯＵＴに生成するＰＷＭ信号）の場合には、ＰＷＭ１ラッチ９のデータが、ＵＰフリーランカウンタ２６の値に一致する度に、一致したときのＵＰフリーランカウンタ２６の値と、生成するパルスのオンデータ、またはオフデータとを交互に、アダー６３で和をとり、その結果を再びラッチ９にセットし（Ｓ２，Ｓ４）、オンデータに１を加え、又は引いた（Ｓ５）値とＭＡＸリミッタ値とを比較し（Ｓ６，Ｓ７）、この処理手順を繰り返す。そのとき、加えるオンデータ，オフデータは、それぞれラッチ３，５にあり、それぞれＣＨＧ１ＯＮ，ＰＭ１ＯＦＯのタイミングで、クロックドバッファ１３，１５がスルーとなってアダー６３でラッチ９の内容と和演算し、その結果をラッチ９に再びセットする。
【０００７】
ＰＷＭ１信号に関する処理手順の簡単なフローチャートを図１８に示す。
【０００８】
パルス２（出力端子ＰＷＭ２・ＯＵＴに生成するＰＷＭ信号）の場合には、前述したパルス１の場合と同様に、ＰＷＭ２ラッチ１０のデータがＵＰフリーランカウンタ２６の値に一致する度に、一致したときのＵＰフリーランカウンタ２６の値と、生成するパルスのオンデータ、またはオフデータを交互に、アダー６３で和をとり、その結果を再びラッチ１０にセットし、オンデータに１を加え、又は引いた値とＭＡＸリミッタ値とを比較し、この処理手順を繰り返す。そのとき、加えるオンデータ，オフデータは、それぞれラッチ４，６にあり、それぞれＣＨＧ２ＯＮ，ＰＷＭ２ＯＦＯのタイミングで、クロックドバッファ１４，１６がスルーとなってアダー６３でラッチ１０の内容と和演算し、その結果をラッチ１０に再びセットする。
【０００９】
タイミング的にはラッチ９とカウンタ２６のディジタルの一致比較と同じタイミングで、ラッチ１０のデータと、ラッチ４または６のデータとの和演算をアダー６３で実行し、その結果を再びラッチ１０にセットできるタイミング設計になっており、同様に、ラッチ１０とカウンタ２６のディジタルの一致比較と同じタイミングで、ラッチ９のデータと、ラッチ３または５のデータとの和演算をアダー６３で実行し、その結果を再びラッチ９にセットできるタイミング設計となっている。但し、これらの和演算処理は、必ず出力端子ＰＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴの出力値が反転したすぐ次のタイミングやコンパレータの一致信号の生じぬタイミング、即ち、図１７に示す、ＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ，ＰＭ１ＯＦＯ，ＰＭ２ＯＦＯのタイミングでのみ実行される。
【００１０】
これらの制御のために、クロックドバッファ１３，１４，１５，１６，２１，２２，２３，２４が適宜切換え制御する必要があり、その基本的制御信号は、図１７にタイムチャートとして示す。具体的には、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ，ＰＭ１ＯＦＯ，ＰＭ２ＯＦＯ，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１Ｏ，ＳＵＭ２Ｏである。また、アダー６３はＴＳＥＴ信号の立上がりのタイミング毎にその入力端子に加わる信号の和の結果をその出力にセットし、その値をバスライン６６上に出力するよう動作する。即ち、通常のアダーとＤＦＦを１つのモジュールにした構成となっている。さらにラッチ９には、ＴＳＥＴ，ＣＨＧ１の論理積した制御信号が２入力アンドゲート４０を通じて与えられ、ラッチ１０には、ＴＳＥＴ，ＣＨＧ２の論理積した信号が２入力アンドゲート３７を通じて与えられている。また、クロックドバッファ２３，２４には、それぞれＳＵＭ１Ｏ，ＳＵＭ２Ｏの制御信号が与えられ、前述の複雑な制御を時分割で動作可能としている。
【００１１】
なお、ＣＨＧ１，ＣＨＧ２は、それぞれＰＷＭ１信号，ＰＷＭ２信号が反転したすぐ次の３１．２５ｎｓｅｃのタイミングをさし、ＣＨＧ１＝ＣＨＧ１ＯＮ＋ＰＭ１ＯＦＯ，ＣＨＧ２＝ＣＨＧ２ＯＮ＋ＰＭ２ＯＦＯである。
【００１２】
ディジタルコンパレータ２７の比較結果は信号線７１に出力され、２入力アンドゲート４１，４２の出力信号をＴＦＦ２９，３０のＴ入力に、ＴＳＥＴバーのタイミングでサンプリングして与え、その出力を反転させることで、出力端子ＰＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴに正しいＰＷＭ信号が出力される。
【００１３】
なお、説明の都合上、図１３，１４，１５の全てのラッチ，カウンタ，コンパレータ，アダーは、８ビットとしているが、適宜のビットサイズで実施できる。また、図１７のタイミング例は、ＰＷＭ１ラッチ３，ＰＷＭ２ラッチ４に、それぞれ３Ｈのデータがセットされているときのものである。
【００１４】
また、各回路の初期値は、ＣＰＵがフラグ８０をオンとして、クロックドバッファ２５をスルーの状態にし、クロックドバッファ７４をハイインピーダンス状態とする。その上でＣＰＵは、アドレス信号とストロボ信号より作られたデータセット信号を信号線ＭＡＸＳＥＴ１，ＭＡＸＳＥＴ２，ＯＮ１ＳＥＴ，ＯＮ２ＳＥＴ，ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２に加え、バス７３，７５を通して１，２，３，４，５，６のラッチに、それぞれ所期データをセットする。その後、ＣＰＵはフラグ８０に０を書き、クロックドバッファ７４をスルーに、クロックドバッファ２５をハイインピーダンス状態にする。
【００１５】
次に、ＰＷＭ信号パルスのオン幅の制御について説明する。この制御は、ディジタルコンパレータ２７の一致の生じない、ＰＷＭ信号がオフ（０）のタイミング中のＰＭ１ＯＮＳ，ＰＭ２ＯＮＳを使用してアダー６３を利用して演算している。
【００１６】
ＰＷＭ１信号のオン幅の制御は、アナログコンパレータ５１の比較基準電圧Ｖｒｅｆ１の値に対する外部フィードバック信号ＦＢＩＮ１値が、Ｖｒｅｆ１＜ＦＢＩＮ１の場合には、ＰＷＭ１信号のオン幅を小さくし、ＦＢＩＮ１の値を小さくするようにし、Ｖｒｅｆ１＞ＦＢＩＮ１の場合には、ＰＷＭ１信号のオン幅を大きくし、ＦＢＩＮ１の値を大きくするようなフィードバック制御をするようになっている。
【００１７】
なお、アナログコンパレータ５１の出力値は、ＤＦＦ２８にＣＭＰ・ＣＬＫ１（ＰＭ１ＯＦＳで代用可能）に同期してサンプリングされ、その出力がＨの時にはＤＦＦ２８のＱ出力がＨとなり、Ｌの時はＱ出力にＬがサンプリングされる。そして、ＤＦＦ２８のＱ出力がＨの時は、ゲート３３，３４，８１，８２により、ＰＭ１ＯＮＳの信号がＨになるタイミングでクロックドバッファ１９が選択されスルーとなり、クロックドバッファ２０がハイインピーダンス状態となり、逆にＤＦＦ２８のＱ出力がＬの時には、ゲート３３，３４，８１，３２により、ＰＭ１ＯＮＳの信号がＨになるタイミングでクロックドバッファ２０が選択されスルーとなり、クロックドバッファ１９がハイインピーダンス状態となる。即ち、オン幅を増やす場合には、ラッチ８の０１Ｈが書かれたレジスタ値とラッチ３の値の和をとり、それを再びラッチ３に値を書込み、ラッチ３の値を１増やすように制御される。また、オン幅を減らす場合には、ラッチ７のＦＦＨの書かれたレジスタ値とラッチ３の和をとり、それを再びラッチ３に値を書込み、ラッチ３の値を１減らすように制御する。
【００１８】
上述したのと同様に、ＰＷＭ２信号のオン幅の制御は、アナログコンパレータ５１−２の比較基準電圧Ｖｒｅｆ２の値に対する外部フィードバック信号ＦＢＩＮ２値が、Ｖｒｅｆ２＜ＦＢＩＮ２の場合には、ＰＷＭ２信号のオン幅を小さくし、ＦＢＩＮ２の値を小さくするようにし、Ｖｒｅｆ２＞ＦＢＩＮ２の場合には、ＰＷＭ２信号のオン幅を大きくし、ＦＢＩＮ２の値を大きくするようなフィードバック制御をするようになっている。
【００１９】
なお、アナログコンパレータ５１−２の出力値は、ＤＦＦ２８−２にＣＰＭ・ＣＬＫ２（ＰＭ２ＯＦＳの信号で代用可能）に同期してサンプリングされ、その出力がＨの時にはＤＦＦ２８−２のＱ出力がＨとなり、Ｌの時はＱ出力にＬがサンプリングされる。
【００２０】
そして、ＤＦＦ２８−２のＱがＨの時は、ゲート３３−２，３４−２，８１，８２により、ＰＭ２ＯＮＳの信号がＨになるタイミングでクロックドバッファ１９が選択されスルーとなり、クロックドバッファ２０がハイインピーダンス状態となり、逆にＤＦＦ２８のＱ出力がＬの時には、ゲート３３，３４，８１，８２により、ＰＭ１ＯＮＳの信号がＨになるタイミングでクロックドバッファ２０が選択されスルーとなり、クロックドバッファ１９がハイインピーダンス状態となる。即ち、オン幅を増やす場合には、ラッチ８の０１Ｈが書かれたレジスタ値とラッチ４の値の和をとり、それを再びラッチ４に書込み、ラッチ４の値を１増やすように制御される。また、オン幅を減らす場合には、ラッチ７のＦＦＨの書かれたレジスタ値とラッチ４の和をとり、それを再びラッチ４に書込み、ラッチ４の値を１減らすように制御する。
【００２１】
以上の制御のためのタイミングは、ＰＷＭ１信号のオン幅の制御データの入っているラッチ３に対しては、ＰＭ１ＯＮＳとＴＳＥＴの信号を２入力アンドゲート４３を通し、さらにオアゲート４５を通して与えられ、バッファ１３にはオアゲート４９を通じてＰＭ１ＯＮＳの信号が与えらえる。同様にＰＷＭ２・ＯＵＴのオン幅の制御データの入っているラッチ４に対しては、ＰＭ２ＯＮＳとＴＳＥＴの信号を２入力アンドゲート４４を通し、さらにオアゲート４６を通して与えられ、バッファ１４にはオアゲート５０を通じてＰＭ２ＯＮＳの信号が与えられる。なお、ＣＭＰ・ＣＬＫ１は、ＰＭ１ＯＮＳに同期したサンプリング信号で、同様にＣＭＰ・ＣＬＫ２は、ＰＭ２ＯＮＳに同期したサンプリング信号であればよい。
【００２２】
ラッチ８，ラッチ７の値を変えることにより、増減するオン幅を適宜に選定できる。
【００２３】
次に、パルスの最大値（最大オン幅）リミッタの制御について説明する。この制御もコンパレータ２７の一致の生じないＰＷＭ信号がオフ（０）のタイミングを利用しており、具体的には、ＰＭ１ＯＦＳ，ＰＭ２ＯＦＳを使用し、アダー６３を利用して演算している。
【００２４】
ＰＷＭ１信号の場合、ＰＭ１ＯＦＳのタイミングで、ラッチ３のレジスタ値とラッチ１のレジスタ値（ＰＷＭ１信号の最大パルス幅値）の反転値がアダー６３で加算され、その結果にキャリがあれば、Ｄラッチ３１に１がセットされ、なければ０がセットされる。なお、そのラッチのタイミングは、ＰＷＭ１ＯＦＳとＴＳＥＴ信号がアンドゲート３８を通じてＤラッチ３１に与えられる。一旦Ｄラッチ３１のＱ出力が１になると、２入力アンドゲート４７はオフに、２入力アンドゲート３５はオンとなり、次のＣＨＧ１ＯＮの信号が入力された場合には、ラッチ３の内容の代わりに、ラッチ１のレジスタ値の内容がバス６５上に出力される。即ち、ラッチ１にセットされているオン幅の最大値にＰＷＭ１信号のオン幅が常に制御される。
【００２５】
即ち、ラッチ１の最大値の幅データの反転した値とオン幅を和演算すると、オン幅がラッチ１の最大値の幅のデータより大きくなると、前述の和演算の結果にキャリが生じることを利用し、この情報をラッチして制御する制御方法を用いているためである。
【００２６】
Ｄラッチ３１のＱ出力が０の場合は、２入力アンドゲート４７の一方の入力がＨとなり、２入力アンドゲート３５がオン禁止状態となり、次のＣＨＧ１ＯＮの信号が入力された場合には、ラッチ３の内容がそのままバス６５上に出力される。
【００２７】
それらのバス制御のため、ラッチ１７，１８、クロックドバッファ１１，１２，１３，１４が、それぞれＰＭ２ＯＦＳ，ＰＭ１ＯＦＳ，ＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ，ＣＨＧ１ＯＮ，ＣＨＧ２ＯＮに同期して制御される。なお、５４，５５は、それぞれラッチ２，１の全てのビットの内容を反転して、それぞれクロックドバッファ１７，１８を通じてバス６４上に出力するためのインバータで、詳細を図１８に示す。なお、オン幅の最小値制御なども同様の手法を用いて容易に実現できる。
【００２８】
６１，６２は、それぞれＰＷＭ１信号，ＰＷＭ２信号のための最小オン幅検知回路であり、本装置の場合では、オン幅の１Ｈを検知してその幅以下にならないようにする回路であり、それぞれラッチ３，４の“１”値を検知し、かつ、ＤＷ１，ＤＷ２が１で、ＵＰ１，ＵＰ２が０の時、ラッチ３，４のレジスタを常に１にセットするように動作し、それぞれＤＷ１，ＤＷ２が１から０になり、ＵＰ１，ＵＰ２が０から１になるとラッチ３，４への１のセットを解除するように動作する。
【００２９】
ＰＷＭ２信号の場合は、ＰＭ２ＯＦＳのタイミングでラッチ４のレジスタ値とラッチ２のレジスタ値（ＰＷＭ２最大パルス幅値）が、アダー６３で加算され、その結果にキャリがあれば、Ｄラッチ３２に１がセットされ、なければ０がセットされる。なお、そのラッチのタイミングは、ＰＭ２ＯＦＳとＴＳＥＴ信号が２入力アンドゲート３９を通じてＤラッチ３２に与えらえる。一旦Ｄラッチ３２のＱ出力が１になると、２入力アンドゲート４８はオフに、２入力アンドゲート３６はオンとなり、次のＣＨＧ２ＯＮの信号が入力された場合には、ラッチ４の内容の代わりに、ラッチ２の内容がバス６５上に出力される。即ち、常にラッチ２にセットされているオン幅の最大値にＰＷＭ２信号のオン幅が制御される。
【００３０】
これはラッチ２の最大値の幅のデータを反転した値とオン幅を和演算すると、オン幅がラッチ２の最大値の幅のデータより大きくなると、前述の和演算の結果にキャリが生じることを利用し、この情報をラッチして制御する制御方法を用いているためである。
【００３１】
Ｄラッチ３２のＱ出力が０の時は、２入力アンドゲート４８の一方の入力がＨとなり、２入力アンドゲート３６がオン禁止状態となり、次のＣＨＧ２ＯＮの信号が入力された時には、ラッチ４の内容をそのままバス６５上に出力される。
【００３２】
なお、タイミング回路５３が以上の動作タイミングを作成するものであり、端子８１に基本クロックを与え、それの２分周回路５９で分周された信号線が、ＵＰフリーランカウンタ２６のクロック入力端子に接続されている。また、基本クロックをディレー素子６０で遅延させた信号がＴＳＥＴ信号として出力され、それをインバータ５８で反転した信号がＴＳＥＴバーとして使用される。それ以外の全てのタイミングはこれらの信号と、ＰＷＭ１信号，ＰＷＭ２信号を用いて、タイミング回路５３内でディジタル微分の手法で容易に生成できる。
【００３３】
図１９，２０，２１は関連技術例２のＰＷＭ信号生成装置のブロック図である。基本的な構成及び動作は、前述の関連技術例１と同様であるので、異なる部分のみを説明する。
【００３４】
関連技術例１に対して、関連技術例２ではＤＦＦ４００（８ビット）及びオアゲート４０１が追加されている。ＤＦＦ４００のクロック反転入力端子には、ＴＳＥＴ信号が入力され、データ入力端子は、フリーランカウンタ２６の８ビットの出力端子にそれぞれ接続され、Ｑ出力端子にバッファ２１，２２の入力端子の配線が接続されており、この部分の関連技術例１の２１，２２の入力結線が変更されている。また、関連技術例１ではアンドゲート４１の一方の入力端子に直接ディジタルコンパレータ２７の出力端子が接続されているが、関連技術例２では２入力オアゲート４０１を通して接続されている。オアゲート４０１の他方の入力端子は、外部からのトリガ信号ＴＩＭが入力されるトリガ入力端子４０２に接続されている。
【００３５】
次に、関連技術例２の動作について説明する。
【００３６】
外部からのトリガ信号ＴＩＭが入力されないときは、ＤＦＦ４００を備えていない関連技術例１の回路条件でもかまわないが、今、一致信号がディジタルコンパレータ２７の出力端子に出力されていない時に、外部信号によりＰＷＭ信号を制御するためトリガ入力端子４０２にＨ信号が入力すると、コンパレータ２７の値とカウンタ２６の値が一致しておらず、ＤＦＦ４００を備えていない関連技術例１の構成では、ラッチ９，１０に再設定する値が不正確となり、誤動作する。
【００３７】
そのため、フリーランカウンタ２６がカウンタ値が１ずつ変化するたびに、ＴＳＥＴの立ち下がり毎にＤＦＦ４００にカウンタ値をラッチしておくことによって、トリガ入力端子４０２にトリガ信号ＴＩＭを与えて、ＰＷＭのオフタイムなどを瞬時に変化させたとき、アダー６３によって、ＤＦＦ４００の値と所要のＰＷＭのオンデータまたはオフデータとの和を算出し、誤動作しないＰＷＭ動作を実現できる。また、ディジタルコンパレータ２７の出力が１になっても、当然フリーランカウンタ２６のカウンタ値＝ディジタルコンパレータ２７のコンパレータ値になったときのディジタルコンパレータ２７の値をＤＦＦ４００にラッチし、関連技術例１と同じ動作をする。
【００３８】
図２２は前記関連技術例２のＰＷＭ信号のー出力に同期した関連技術例３のＰＷＭ信号出力部のブロック図であり、図２３，２４，２５は前記第２のＰＷＭ信号の生成部が接続される関連技術例３のＰＷＭ信号生成部のブロック図である。図２２において図２３，２４，２５と同一の信号については、括弧書きで図２３，２４，２５の名称を付してあり、括弧書きのない部分は新たに付加された信号である。
【００３９】
この関連技術例３の装置は、例えば、１つのトランスを有するスイッチング電源で安定化した低圧出力と高圧出力を供給する場合に応用できる。この場合、スイッチング電源の１次側スイッチング素子をメインＰＷＭ信号（第１のＰＷＭ信号）でオン、オフし、低圧の２次巻線から安定化した低圧を供給し、高圧の２次巻線に接続した２次側スイッチング素子をメイン同期サブＰＷＭ信号（第２のＰＷＭ信号）でオン、オフし、この高圧の２次巻線から安定化した高圧出力を供給するようにする。メイン同期サブＰＷＭ信号はメインＰＷＭ信号に同期しているので、２次側スイッチング素子を無電圧状態でオン、オフするように回路を構成でき、２次側スイッチング素子の損失を低減できる。
【００４０】
関連技術例３における基本的な構成及び動作は関連技術例２と同様であるので、関連技術例２との対応関係を示しながら、メイン同期サブＰＷＭ信号の生成について説明する。なお、基本的な構成部分をメイン回路という。
【００４１】
図２２において、１ｂは８ビットのアップカウンタ、２ｂはそれと同一ビット長のラッチで、このラッチ２ｂの８ビットＤ入力端子にはメイン回路のアダー６３の出力が供給されており、その出力は８ビットのトランスファバッファ３ｂを介してメイン回路のアダー６３の入力バス６５に供給されている。４ｂはレジスタ２ｂに設定されたデータの反転データをカウンタ１ｂのデータ入力端子にロードするための８ビットのインバータ、５ｂが外部トリガを検出するためのＲＳフリップフロップ（以下「ＲＳＦＦ」という。）、６ｂはオアゲート、７ｂはカウンタ１ｂのデータ入力端子へのデータロード解除とクロックの立ち上がり同時タイミングとなるのを防ぐためのラッチ、８ｂはインバータ、９ｂはシステムクロック分周してカウンタ１ｂにクロックを与えるためのＤＦＦ、１０ｂは制御電源電圧Ｖｉｎ、１１ｂは１０ｂの比較対象となる基準電圧Ｖｒｅｆ、１２ｂはコンパレータ、１３ｂはＤＦＦ、１４ｂは最大最小リミット制御の際にラッチ２ｂへのクロックの入力を阻止するための２入力アンド２個の出力をノアして出力する複合ゲート、１５ｂはラッチ２ｂにクロックを与えるためのアンドゲート、１６ｂはラッチ７ｂのＱ出力とカウンタ１ｂのキャリ出力のアンドゲート、１７ｂはメイン同期サブＰＷＭ信号を出力するＲＳＦＦ、１８ｂは外部トリガの入力に対して、ある一定のプロテクト期間（入力禁止期間）を設けるためのプロテクトカウンタ（以下、単に「カウンタ」という。）、１９ｂは分周回路、２０ｂはＲＳＦＦ、２１ｂは複合ゲート、２２ｂはアンドゲート、２３ｂ，２４ｂはインバータである。なお、カウンタ１８ｂは、分周回路１９ｂのクロック周期に応じて、メインＰＷＭ信号の“Ｌ”期間全域に亘ってプロテクトをかけられるビット長を有するものとする。
【００４２】
それらの接続関係は以下の通りである。
【００４３】
ＲＳＦＦ５ｂのＳ入力端子は、外部トリガ入力端子（ＭＳＴＲＧ）に接続され、そのＲ入力端子は、メインＰＷＭＬ期間設定信号線（ＰＭ１ＯＦＯ）に接続され、そのＱ出力は２入力オアゲート６ｂの一方の入力端子に接続されている。２入力オアゲート６ｂの他入力端子は、ＰＷＭ１ＯＵＴ信号線に接続され、出力端子は、Ｄラッチ７ｂのＤ入力端子に接続されている。Ｄラッチ７ｂのクロック入力端子はメイン回路カウンタクロック（ＳＵＭ２Ｏ）信号線に接続され、Ｑ出力端子は、カウンタ１ｂのクロック入力端子と、２入力アンドゲート１６ｂの一方の入力端子に接続されている。２入力アンドゲート１６ｂの他のー端子は、カウンタ１ｂのキャリ信号出力端子に接続されている。２入力アンドゲート１６ｂの出力端子は、ＲＳＦＦ１７ｂのＳ入力端子に接続され、ＲＳＦＦ１７ｂのＲ入力端子はメインＰＷＭＬ期間設定信号線（ＰＭ１ＯＦＯ）に接続されている。また、ＲＳＦＦ１７ｂのＱ出力端子は、メイン同期サブＰＷＭ信号の信号出力端子である。カウンタ１ｂのクロック入力端子は、ＤＦＦ９ｂのＤ入力端子とＱ出力端子に接続している。ＤＦＦ９ｂのクロック入力端子は、インバータ８ｂのインバータ出力端子に接続され、インバータ８ｂの入力端子は、システムクロック（ＴＳＥＴ）に接続されている。ラッチ２ｂのクロック入力端子は、３入力アンドゲート１５ｂの出力端子に接続され、３入力アンドゲート１５ｂの一方の入力端子には、システムクロック（ＴＳＥＴ）が入力されている。また、３入力アンドゲート１５ｂの他の入力端子は、複合ゲート１４ｂの出力端子が接続され、３入力アンドゲート１５ｂのもう一方の入力端子には、データ設定信号（ＰＭ１ＯＮＳＳ）が接続されている。このデータ設定信号（ＰＭ１ＯＮＳＳ）は、さらにトランスファバッファ３ｂの入力端子及びＤＦＦ１３ｂのクロック入力端子に接続されている。複合ゲート１４ｂの２つのアンドゲートの一方のアンドゲートの入力端子には、ＤＦＦ１３ｂのＱ出力端子と、メイン回路のアダーのキャリ出力端子（ＣＲＹＯＵＴ）が接続され、もう一方のアンドゲートの入力端子には、ＤＦＦ１３ｂのＱ出力端子とインバータ２４ｂの出力端子が接続されている。インバータ２４ｂの入力端子は、メイン回路のアダーのキャリ出力端子（ＣＲＹＯＵＴ）に接続されている。ＤＦＦ１３ｂのＱ出力端子は、ＳＴ１信号として、また、Ｑバー出力端子は、ＳＴ１Ｂ信号として図１７の同じ信号線に接続されている。ＤＦＦ１３ｂのＤ入力端子には、コンパレータ１２ｂの出力端子が接続され、コンパレータ１２ｂのマイナス入力端子には、一端が接地されている基準電圧Ｖｒｅｆの出力端子が接続されており、プラス入力端子には、制御電源電圧Ｖｉｎが入力されている。カウンタ１８ｂのキャリ出力端子は、ＲＳＦＦ２０ｂのＳ入力端子に接続され、クロック入力端子は、複合ゲート２１ｂの出力端子に接続されており、また、ロード端子は、メインＰＷＭ（ＰＷＭ１ＯＵＴ）の信号線に接続されている。この信号線は、さらにＲＳＦＦ２０ｂのＲ入力端子及び分周回路１９ｂのリセット端子に接続されている。ＲＳＦＦ２０ｂのＱ出力端子は、２入力アンドゲート２２ｂの一方の入力端子に接続され、他方の入力端子は、外部トリガ（ＭＳＴＲＧ）に接続されている。２入力アンドゲート２２ｂの出力端子が、ＲＳＦＦ５ｂのＳ入力端子に接続されている。分周回路１９ｂのクロック入力端子には、インバータ２３ｂの出力端子が接続され、インバータ２３ｂの入力端子は、メイン回路のカウンタクロック（ＳＵＭ２Ｏ）に接続されている。また、分周回路１９ｂの出力端子Ｑｎは、複合ゲート２１ｂのオアゲートの他の一端子に接続され、複合ゲート２１ｂのアンドゲート側の２入力端子の一方の入力端子はシステムクロック（ＴＳＥＴ）に接続されており、他方の入力端子はメインＰＷＭＨ期間設定信号（ＣＨＧ１ＯＮ）に接続されている。
【００４４】
以下、図２６のタイミングチャートを参照して、関連技術例３の構成の動作を説明する。メインＰＷＭ信号のＬ期間中にメイン回路のアダー６３からの演算後のデータが、システムクロックとデータ設定信号によるアンドゲート１５ｂの出力Ｈによって、ラッチ２ｂに設定され、インバータ４ｂを介してラッチ２ｂの設定データの反転値がカウンタ１ｂ入力される。この時、カウンタ１ｂはロード状態であるので、クロック入力端子へのＤＦＦ９のＱバー出力からの立ち上がりによって、ラッチ２ｂの設定データの反転値がカウンタ１ｂにロードされる。そして、オアゲート６ｂにメインＰＷＭ信号の出力Ｈまたは外部トリガによるＲＳＦＦ５ｂのＱ出力Ｈが入力されると、メイン回路のフリーランカウンタ２６のクロックの立ち上がりに同期して、ラッチ７ｂのＱ出力がＨとなり、カウンタ１ｂのロード状態は解除される。その後、ＤＦＦ９ｂのＱバー出力の立ち上がりによってカウンタ１ｂがカウントアップしてキャリがＨを出力すると、アンドゲート１６ｂがＨを出力し、ＲＳＦＦ１７ｂによってメイン同期サブＰＷＭ信号がＨとなる（図２６のｔ１，ａ，ｃ，ｄ，ｈ参照）。その後、メインＰＷＭ信号の立ち下がりに同期して発生するメインＰＷＭＬ期間設定信号によって、ＲＳＦＦ５ｂ，７ｂがリセットされ、メイン同期サブＰＷＭ信号はＬとなる（図２６のｔ２，ａ，ｅ，ｈ参照）。同時にカウンタ１ｂは再びロード状態となる。そして、データ設定信号によってバッファ３ｂのゲートが開き、ラッチ２ｂの設定データが、メイン回路のアダー６３に入力され、アダー６３による演算後の新しいデータが、ラッチ２ｂに入力され、アンドゲート１５ｂの出力Ｈによって、ラッチ２ｂに設定される。このラッチ２ｂに設定される演算後のデータは、コンパレータ１２ｂの出力であるＤＦＦ１３ｂのＱ出力に基づいて、メイン回路において演算前のデータより大きくなるか小さくなるか決定されるが、インバータ４ｂによって設定データは全て反転されるので、設定データが増加すると、カウンタ１ｂのカウント開始時刻からのキャリの発生時刻が遅くなり、メインＰＷＭ信号の立ち上がり時刻に対してメイン同期サブＰＷＭ信号の立ち上がり時刻は遅くなる。逆に、設定データが減少すると、前記時刻は早くなる。メイン同期サブＰＷＭ信号のＨ期間が長くなり、制御対象電源電圧Ｖｉｎが増加する系とすると、制御対象電源電圧１０ｂ・Ｖｉｎが比較電圧１１ｂ・Ｖｒｅｆよりも大となり、ＤＦＦ１３ｂの出力がＨとなり、逆のときはＬとなる。故に、メイン回路のアダー６３による演算時において、ＤＦＦ１３ｂの出力がＨの時はラッチ２ｂの新しい設定データが増加するように、逆にＬの時は減少するように被加算データを選択すれば負帰還制御をかけることができ、この関連技術例３ではそのように動作するよう構成されている。
【００４５】
この動作を図２３，２４，２５の回路構成で説明する。この回路の基本回路は、関連技術例２の回路である。異なる点は、アンドゲート７−１，７−２が付加され、２入力オアゲート８１，８２が３入力オアゲートに変更されていて、アンドゲート７−１の出力端子がオアゲート８２の増設された入力端子に接続され、アンドゲート７−２の出力端子がオアゲート８１の増設された入力端子に接続されている点にある。アンドゲート７−１，７−２の一方の入力端子には、ともにＰＭ１ＯＮＳＳ信号が入力されている。また、アンドゲート７−１の他の端子には、ＳＴ１Ｂの信号が入力されている。また、アンドゲート７−２の他の端子には、ＳＴ１の信号が入力されている。また、タイミング回路５３は、ＰＭ１ＯＮＳＳの信号出力端子が増設されており、図２６のタイミングチャートに示すとおりに、ＰＷＭ信号がオフの時に生成される信号が出力される。また、ＣＲＹＯＵＴ端子がアダー６３のキャリ出力端子（Ｃ端子）より出ている。また、アダー６３の出力端子が（バス）ＡＤＲＯＵＴ信号端子として出力されている。アンドゲート７−１，７−２などによるデータの増加及び減少の動作は、関連技術例１におけるレジスタ３・ＰＷＭ１ＯＮのデータの１アップ／ダウンと同じである。図１７の回路において、ＰＭ１ＯＮＳＳのタイミングでＤＦＦ１３ｂの出力ＳＴ１がＨの時、アンドゲート７−２がＨを出力し、ラッチ７より０１Ｈがアダー６３に供給されて１アップし、ＳＴ１ＢがＨの時、アンドゲート７−１がＨを出力し、ラッチ７よりＦＦＨがアダー６３に供給されて１ダウンするように動作する。
【００４６】
次に、ラッチ２ｂの設定データに対する最大値・最小値リミット制御について説明する。この制御は、複合ゲート１４ｂの出力によってアンドゲート１５ｂの出力を阻止することによって行われており、メインＰＷＭ信号のＬ期間中にカウンタ１ｂにロードされるデータがオールＨからオールＬに、またオールＬからオールＨに変化するのを防ぐことができる。
【００４７】
まず、最大値リミット制御について説明する。ラッチ２ｂの設定データがオールＬであるとする。そして、データ設定信号の立ち上がりで、バッファ３ｂのゲートが開きメイン回路のアダー６３において演算が開始される。これと同時に、ＤＦＦ１３ｂのＱバー出力がＨ即ちレジスタ２ｂの設定データを減少させてメイン同期サブＰＷＭ信号のＨ期間を長くせよという情報が出力されると、メイン回路では、このＱバー出力によってレジスタ２ｂの設定データ、オールＬに対して減算（ＦＦＨの加算）が施されるため、アダー６３はキャリを出力せず、インバータ２４ｂはＨを出力する。そして、このインバータ２４ｂの出力と前記Ｑバー出力とのアンド出力により複合ゲート１４ｂの出力はＬとなり、データ設定信号とシステムクロックによるアンドゲート１５ｂの出力を阻止して、ラッチ２ｂのゲートには開かないことになる。その結果、ラッチ２ｂには演算後のデータは設定されずにオールＬの状態を保ち最大値リミット制御が完了する。
【００４８】
次に、最小値リミット制御について説明する。ラッチ２ｂの設定データがオールＨであるとする。そして、データ設定信号の立ち上がりで、前記演算が開始される。これと同時にＤＦＦ１３ｂの出力がＨ、即ちラッチ２ｂの設定データを増加させてメイン同期サブＰＷＭ信号のＨ期間を短くせよという情報が出力されると、メイン回路では、このＱ出力によってラッチ２ｂの設定データ、オールＨに対して加算が施されるため、アダー６３はキャリを出力する。そして、このキャリと前記Ｑ出力とのアンド出力により複合ゲート１４ｂの出力はＬとなり最大値と同様に最小値リミット制御が完了する。
【００４９】
次に、外部トリガ入力に対するプロテクト動作について図２７のタイミングチャートを参照して説明する。メインＰＷＭ信号の立ち上がりによってカウンタ１８ｂがロード状態となり、分周回路１９ｂ、ＲＳＦＦ２０ｂがリセット状態となり、ＲＳＦＦ２０ｂのＱ出力Ｌによってアンドゲート２２ｂからの外部トリガの入力は阻止される。それと同時にメインＰＷＭＨ期間設定信号が立ち上がり、この時点から、それ自身の半周期後に立ち上がるシステムクロックとのアンド出力によって、ＣＰＵからの所要のプロテクトデータがカウンタ１８ｂにロードされる。その後、メインＰＷＭ信号が立ち下がると、前記ロード及びリセット状態が解除され、分周回路１９ｂの出力によってカウンタ１８ｂはカウントを開始する（図２７のｔ１，ａ参照）。その後カウンタ１８ｂがキャリを出力し、ＲＳＦＦ２０ｂのＱ出力がＨとなり、アンドゲート２２ｂによる外部トリガに対するプロテクトが解除される（図２７のｔ２，ｅ，ｆ参照）。
【００５０】
以上のように、関連技術例３によれば、簡単な構成により、１つの電源制御ＰＷＭ信号（メインＰＷＭ信号）の立ち上がり、または外部トリガを基準として、立ち上がり時刻を制御電源電圧に対して負帰還制御を行えるように設定できるもう一つのＰＷＭ出力（メイン同期サブＰＷＭ信号）を得ることができる。
【００５１】
【発明が解決しようとする課題】
しかしながら、上記関連技術例３では、メイン同期サブＰＷＭ信号のＨ期間の増減の動作が、メインＰＷＭ信号の増減の動作の影響を受けてしまい、メインＰＷＭ信号がＭＡＸリミット状態にある時以外は、フィードバック情報に対して忠実に１アップ１ダウンする動作を実現することはできない。即ち、メイン同期サブＰＷＭ生成部のカウンタ１ｂにロードされる負帰還動作に基づくデータは、メイン同期サブＰＷＭ信号のＨ期間そのもののデータではなく、メインＰＷＭ信号の立ち上がりからメイン同期サブＰＷＭ信号の立ち上がりまでの時間のデータであり、間接的にメイン同期サブＰＷＭ信号のＨ期間を決めている。故に、メイン同期サブＰＷＭ生成部で、メインＰＷＭ信号の立ち上がりとの時間差を１ダウンするＨ期間増加のデータ更新が行われたとき、メインＰＷＭ信号のＨ期間も１アップされていたとすると、結果として、メイン同期サブＰＷＭ信号のＨ期間は２アップすることとなり、逆にこの時、メインＰＷＭ信号のＨ期間が１ダウンされていたとすると、メイン同期サブＰＷＭ信号のＨ期間は変化しないこととなる。また、メインＰＷＭ信号の立ち上がりとの時間差を１アップするＨ期間減少のデータ更新が行われたとき、メインＰＷＭ信号のＨ期間も１ダウンされていたとすると、結果として、メイン同期サブＰＷＭ信号のＨ期間は２ダウンすることとなり、逆にこの時、メインＰＷＭ信号のＨ期間が１アップされていたとすると、メイン同期サブＰＷＭ信号のＨ期間は変化しないこととなる。
【００５２】
そこで、本発明は、スイッチング電源を制御するための第１のＰＷＭ信号及び該第１のＰＷＭ信号に同期した第２のＰＷＭ信号を生成することができ、しかも第２のＰＷＭ信号のオン幅をフィードバック情報に対して第１のＰＷＭ信号のオン幅の増減の影響を受けずに独立して増減することのできるスイッチング電源装置を提供することを目的とする。
【００５３】
【課題を解決するための手段】
請求項１記載のスイッチング電源装置は、第１の２次巻線と第２の２次巻線とを有するトランスと、前記第１の２次巻線の出力を検出する第１の検出手段と、前記第１の検出手段により検出された出力に基づいて前記トランスの１次巻線をスイッチング制御するための第１のＰＷＭ信号を生成する第１の生成手段と、前記第２の２次巻線の出力を検出する第２の検出手段と、前記第２の検出手段により検出された出力に基づいて前記第２の２次巻線に接続されたスイッチング素子を制御するための第２のＰＷＭ信号を生成し、当該第２のＰＷＭ信号を前記第１のＰＷＭ信号の立ち上がりに同期して所定時間後に立ち上げ、前記第１のＰＷＭ信号の立ち下がりに同期して立ち下げる第２の生成手段とを有し、前記第２の生成手段は、前記第１の生成手段による前記第１のＰＷＭ信号のオン幅の増減量及び前記第２の検出手段の出力による前記第２のＰＷＭ信号のオン幅の増減量に基づいて前記所定時間を補正することを特徴とするものである。
【００５４】
請求項２記載のスイッチング電源装置は、請求項１記載のスイッチング電源装置において、前記第２の生成手段は、前記第１の生成手段が前記第１のＰＷＭ信号のオン幅を所定量減少した場合、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは前記第１のＰＷＭ信号のオン幅の減少分及び前記第２のＰＷＭ信号のオン幅の増加分だけ前記所定時間を補正し、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量減少する必要があるときは前記所定時間を補正せず、前記第１の生成手段が前記第１のＰＷＭ信号のオン幅を所定量増加した場合、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは前記所定時間を補正せず、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量減少する必要があるときは前記第１のＰＷＭ信号のオン幅の増加分及び前記第２のＰＷＭ信号のオン幅の減少分だけ前記所定時間を補正することを特徴とするものである。
【００５５】
請求項３記載のスイッチング電源装置は、請求項１記載のスイッチング電源装置において、前記第２の生成手段は、前記第１の生成手段が前記第１のＰＷＭ信号のオン幅を変更しない場合、前記第２の検出手段の出力に基づいて前記第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは前記第２のＰＷＭ信号のオン幅の増減量に基づいて前記所定時間を補正することを特徴とするものである。
【００５６】
【作用】
請求項１記載のスイッチング電源装置によれば、トランスの第１の２次巻線の出力に基づいてトランスの１次巻線をスイッチング制御するための第１のＰＷＭ信号が生成され、トランスの第２の２次巻線の出力に基づいて第２の２次巻線に接続されたスイッチング素子を制御するための第２のＰＷＭ信号が、第１のＰＷＭ信号の立ち上がりに同期して所定時間後に立ち上げられ、第１のＰＷＭ信号の立ち下がりに同期して立ち下げられ、第１のＰＷＭ信号のオン幅の増減量及び第２の２次巻線の検出出力に基づく第２のＰＷＭ信号のオン幅の増減量に基づいて第１のＰＷＭ信号の立ち上がりから第２のＰＷＭ信号の立ち上がりまでの所定時間が補正されるので、第２のＰＷＭ信号を第１のＰＷＭ信号に同期させて生成する場合に、第１のＰＷＭ信号のオン幅の変更の影響を受けずに第２のＰＷＭ信号のオン幅を独立して変更することができ、所望の電力を供給することができる。
【００５７】
請求項２記載のスイッチング電源装置によれば、第１のＰＷＭ信号のオン幅が所定量減少した場合、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは第１のＰＷＭ信号のオン幅の減少分及び第２のＰＷＭ信号のオン幅の増加分だけ所定時間が補正され、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量減少する必要があるときは所定時間が補正されず、第１のＰＷＭ信号のオン幅が所定量増加した場合、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは所定時間が補正されず、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量減少する必要があるときは第１のＰＷＭ信号のオン幅の増加分及び第２のＰＷＭ信号のオン幅の減少分だけ所定時間が補正されるので、請求項１記載の装置の効果を更に奏することができる。
【００５８】
請求項３記載のスイッチング電源装置によれば、第１のＰＷＭ信号のオン幅が変更されない場合、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは第２のＰＷＭ信号のオン幅の増減量に基づいて所定時間が補正されるので、請求項１記載の装置の効果を更に奏することができる。
【００５９】
【実施例】
以下、本発明の実施例を図面を参照して詳細に説明する。
【００６０】
図１，２，３は本発明の一実施例を示すＰＷＭ信号生成装置のメインＰＷＭ出力部のブロック図であり、図４は本実施例装置のメイン同期サブＰＷＭ出力部のブロック図である。基本的な構成及び動作は、前述の関連技術例３と同じなので、違うところのみを説明する。
【００６１】
関連技術例３に対して本実施例では、メインＰＷＭ出力部においては、アンドゲート１００とインバータ１０１を追加して、ラッチ７，８を削除し、アンドゲート１００の入力には、ＰＭ１ＯＮＳＳとＤＦＦ３１のＱバー出力が接続され、その出力は、バッファ２０の下位２ビット目に接続され、またインバータ１０１を介してバッファ１９，２０のＬＳＢに接続されている。バッファ１９の他の入力は、ＶＤＤにプルアップされ、バッファ２０の他の入力は、ＶＳＳにプルダウンされている。そして、ＤＦＦ２８のＱバー出力とＤＦＦ３１のＱバー出力がメイン同期サブＰＷＭ出力部に出力されている。
【００６２】
メイン同期サブＰＷＭ出力部においては、ナンドゲート２５ｂと２入力アンドゲート２つの出力をオアして出力する複合ゲート２６ｂが追加されており、ナンドゲート２５ｂの入力には、ＤＦＦ２８のＱバー出力とＤＦＦ３１のＱバー出力が接続され、その出力は、ＤＦＦ１３ｂのＱバー出力とともに複合ゲート２６ｂの一方のアンドゲートの入力に接続されており、他方のアンドゲートの入力には、ＤＦＦ２８のＱバー出力とＤＦＦ１３ｂのＱ出力が接続されている。そして、それらのオア出力は、増設されたアンドゲート１５ｂの入力に接続されている。
【００６３】
次に、本実施例のメイン同期サブＰＷＭ信号出力の補正動作を図５乃至図８を参照して説明する。図５乃至図８はメインＰＷＭ信号の出力の変化に応じたメイン同期サブＰＷＭ信号の出力の変化の様子を示した図であり、同図において、実線は変化前の波形を示し、破線は変化後の立ち上がり時間の関係を示している。なお、メイン同期サブＰＷＭ信号は最大値及び最小値リミット状態ではなく、複合ゲート１４ｂはＨを出力しているとして説明する。
【００６４】
初めにメインＰＷＭ信号のＨ期間が１ダウンする場合について説明する。この時、メイン同期サブＰＷＭ信号がＨ期間を１アップさせる動作に入ったとき、ＰＭ１ＯＮＳＳの立ち上がりでバッファ１９のゲートが開き、また、メインＰＷＭ信号はダウン動作であるためＭＡＸリミッタはかからず、ＤＦＦ３１のＱバー出力はＨであるため、アンドゲート１００の出力はＨとなり、インバータ１０１を介してバッファ１９のＬＳＢにはＬが入力され、バッファ１９は、加算値ＦＥＨを出力する。そして、メイン同期サブＰＷＭ出力部においては、メインＰＷＭ信号がダウン動作なのでＤＦＦ２８のＱバー出力Ｌがナンドゲート２５ｂに入力され、その出力Ｈとメイン同期サブＰＷＭ信号に１アップの情報を与えているＤＦＦ１３ｂのＱバー出力Ｈによって複合ゲート２６ｂはＨを出力する。よって、ＰＭ１ＯＮＳＳとＴＳＥＴとのアンド出力によって、バッファ１９の出力ＦＥＨが加算された新しいデータがラッチ２ｂに設定され、このデータによって出力されるメイン同期サブＰＷＭ信号の立ち上がりとメインＰＷＭ信号の立ち上がりの時間差は、２カウンタクロック分縮まる。従って、メイン同期サブＰＷＭ信号のＨ期間は、メインＰＷＭ信号の１ダウン分を補って１アップされて、メインＰＷＭ信号から受ける影響を回避している（図５参照）。
【００６５】
次に、メイン同期サブＰＷＭ信号がＨ期間を１ダウンさせる動作に入った時は、メイン同期サブＰＷＭ出力部においては、複合ゲート２６ｂはＤＦＦ２８のＱバー出力ＬとＤＦＦ１３ｂのＱバー出力ＬによりＬを出力し、アンドゲート１５ｂのＰＭ１ＯＮＳＳとＴＳＥＴとのアンド出力は阻止され、ラッチ２ｂはデータの更新を行わない。よって、メインＰＷＭ信号とメイン同期サブＰＷＭ信号の立ち上がりの時間差は変化しないが、メインＰＷＭ信号の１ダウンが、そのままメイン同期サブＰＷＭ信号に反映され、メイン同期サブＰＷＭ信号のＨ期間は１ダウンする（図６参照）。
【００６６】
次にメインＰＷＭ信号のＨ期間が１アップして、かつＭＡＸリミッタ値を越えない場合について説明する。この時、メイン同期サブＰＷＭ信号がＨ期間を１ダウンさせる動作に入ったとき、ＰＭ１ＯＮＳＳの立ち上がりでバッファ２０のゲートが開き、また、メインＰＷＭ信号はＭＡＸリミッタにかからず、ＤＦＦ３１のＱバー出力はＨであるため、アンドゲート１００の出力はＨとなり、バッファ２０の下位２ビット目にはその出力Ｈが入力され、ＬＳＢにはインバータ１０１を介してＬが入力され、バッファ２０は、加算値０２Ｈを出力する。そして、メイン同期サブＰＷＭ出力部においては、メインＰＷＭ信号がアップ動作なので、ＤＦＦ２８のＱバー出力Ｈとメイン同期サブＰＷＭ信号に１ダウンの情報を与えているＤＦＦ１３ｂのＱ出力Ｈによって、複合ゲート２６ｂはＨを出力する。よって、ＰＭ１ＯＮＳＳとＴＳＥＴとのアンド出力によって、バッファ２０の出力０２Ｈが加算された新しいデータがラッチ２ｂに設定され、このデータによって出力されるメイン同期サブＰＷＭ信号の立ち上がりと、メインＰＷＭ信号の立ち上がりとの時間差は、２カウンタクロック分伸びる。従って、メイン同期サブＰＷＭ信号のＨ期間は、メインＰＷＭ信号の１アップ分を補って１ダウンされ、メインＰＷＭ信号から受ける影響を回避している（図７参照）。
【００６７】
次に、メイン同期サブＰＷＭ信号がＨ期間を１アップさせる動作に入った時は、メイン同期サブＰＷＭ信号においては、ナンドゲート２５ｂはＤＦＦ２８とＤＦＦ３１のＱバー出力ＨによってＬを出力し、この出力ＬとＤＦＦ１３ｂのＱ出力Ｌによって複合ゲート２６ｂはＬを出力し、アンドゲート１５ｂのＰＭ１ＯＮＳＳとＴＳＥＴとのアンド出力は阻止され、ラッチ２ｂはデータの更新を行わない。よって、メインＰＷＭ信号とメイン同期サブＰＷＭ信号の立ち上がりの時間差は変化しないが、メインＰＷＭ信号の１アップが、そのままメイン同期サブＰＷＭ信号に反映され、メイン同期サブＰＷＭ信号のＨ期間は１アップする（図８参照）。
【００６８】
次に、メインＰＷＭ信号のＨ期間が、１アップしようとするが、ＭＡＸリミッタがかかり、変化しない場合について説明する。この場合、ＤＦＦ３１のＱバー出力Ｌによってアンドゲート１００の出力はＬとなり、そのインバータ１０１を介した出力Ｈとによって、ＰＭ１ＯＮＳＳの立ち上がりでバッファ１９が開いたときはＦＦＨが出力され、バッファ２０が開いたときは０１Ｈが出力される。そして、メイン同期サブＰＷＭ出力部においては、ＤＦＦ２８のＱバー出力がＨで、ＤＦＦ３１のＱバー出力Ｌによるナンドゲート２５ｂの出力がＨなので、複合ゲート２６ｂの２つのアンドゲートのどちらか１つは、ＤＦＦ１３ｂのＱかＱバーの出力Ｈによって必ずＨを出力し、複合ゲート２６ｂの出力は、メイン同期サブＰＷＭ信号がアップ動作のときもダウン動作のときもＨとなるため、ラッチ２ｂのデータはバッファ１９の出力ＦＦＨがバッファ２０の出力０１Ｈによって、必ず更新される。この新しく設定されたデータによって、メインＰＷＭ信号の立ち上がりとメイン同期サブＰＷＭ信号の立ち上がりの時間差は１カウンタクロック分縮むか、伸びるが、メインＰＷＭ信号のＨ期間が変化しないため、メイン同期サブＰＷＭ信号のＨ期間はラッチ２ｂの設定データの変化分が反映され１アップダウン動作となる。
【００６９】
このような本実施例によれば、メインＰＷＭ信号のＨ期間の増減の状況に応じてメイン同期サブＰＷＭのＨ期間を決めるデータ生成に補正をかけることにより、メイン同期サブＰＷＭのＨ期間の増減動作がその制御電源からのフィードバック情報に対して、忠実に１アップ／ダウンするＰＷＭ信号生成装置を実現することができる。
【００７０】
図９は本実施例の第１の適用例を示すスイッチング電源のブロック図である。
【００７１】
同図に示すスイッチング電源は、図１，２，３に示す本実施例のメインＰＷＭ出力部を構成する第１のＰＷＭ制御回路１００１と、このＰＷＭ制御回路１００１からメインＰＷＭ信号（以下「ＰＷＭ１信号」という。）が入力される駆動回路１００２と、同期検出回路１００３と共働して図４に示す本実施例のメイン同期サブＰＷＭ出力部を構成してメイン同期サブＰＷＭ信号（以下「ＰＷＭ２信号」という。）を出力する第２のＰＷＭ制御回路１００４と、コンパータトランス（以下「トランス」という。）Ｔ１とを備える。
【００７２】
このトランスＴ１には、１次側巻線Ｎ１と、２つの２次側巻線Ｎ２，Ｎ３とが設けられている。
【００７３】
１次側巻線Ｎ１の一端には、電圧Ｖｉｎを供給する直流電源ＮＣのプラス端子が接続され、直流電源ＤＣのマイナス端子は、基準電位に接続されている。この電圧Ｖｉｎとしては、例えば商用電源を全波整流し、かつコンデンサＣ０で平滑することによって得られる電圧が考えられる。
【００７４】
１次側巻線Ｎ１の他端には、スイッチング素子であるＦＥＴＱ１のドレイン及びコンデンサＣ１の一端が接続されている。ＦＥＴＱ１のソース及びコンデンサＣ１の他端は、基準電位に接続されている。ＦＥＴＱ１のゲートは、駆動回路１００２の出力端に接続されている。
【００７５】
２次側巻線Ｎ２の一端には、ダイオードＤ３のアノードが接続され、その他端は共通基準電位（以下「ＣＯＭ電位」という。）に接続されている。２次側巻線Ｎ２には、１次側巻線Ｎ１の巻線数との比に応じた電圧Ｖ２が誘起される。
【００７６】
ダイオードＤ３のカソードには、平滑用コンデンサＣ３のプラス端子が接続され、コンデンサＣ３のマイナス端子は、ＣＯＭ電位に接続されている。
【００７７】
ダイオードＤ３のカソードには、コンデンサＣ３と並列に配置されている分圧回路Ｗ１が接続されている。分圧回路Ｗ１は、電圧Ｖ２を分圧し、その分圧した電圧値をフィードバック信号として第１のＰＷＭ制御回路１００１に出力する。
【００７８】
第１のＰＷＭ制御回路１００１は、入力端子ＦＢＩＮ１を介して分割回路Ｗ１からのフィードバック信号を取り込み、このフィードバック信号に基づきパルス幅が制御されたパルス信号（ＰＷＭ１信号）を生成する。ＰＷＭ１信号のパルス幅は前記フィードバック信号のレベルに応じて最小単位幅の整数倍に増減するように制御される。ＰＷＭ１信号は出力端子ＰＷＭ１ＯＵＴを介して駆動回路１００２及び同期検出回路１００３に出力される。なお、本適用例では、予備端子として入力端子ＦＢＩＮ２及び出力端子ＰＷＭ２ＯＵＴが設けられている第１のＰＷＭ制御回路１００１を用いている。
【００７９】
駆動回路１００２は、ＰＷＭ１信号に基づきＦＥＴＱ１をオン・オフ動作すなわちスイッチング動作させる。ＰＷＭ１信号のオンのパルス幅で規定される時間がＦＥＴＱ１のオン時間になるようにスイッチング動作が行われる。
【００８０】
同期検出回路１００３は、第１のＰＷＭ制御回路１００１からのＰＷＭ１信号の出力タイミングを検出し、その検出結果を示す同期検出信号を生成する。
【００８１】
２次側巻線Ｎ３の一端には、ダイオードＤ１のアノードが接続され、その他端は、ＣＯＭ電位に接続されている。２次側巻線Ｎ３には、１次側巻線Ｎ１の巻線数との比に応じた電圧Ｖ１が誘起される。
【００８２】
ダイオードＤ１のカソードには、スイッチング素子であるＭＯＳＦＥＴＱ２のドレイン及び抵抗Ｒ１の一端が接続されている。ＭＯＳＦＥＴＱ２のソースには、フライホイールダイオードＤ２（以下「ダイオードＤ２」という。）のカソード及びチョークコイルＬ１の一端が接続されている。ＭＯＳＦＥＴＱ２のゲートには、抵抗Ｒ１の他端及び抵抗Ｒ２の一端が接続されている。ダイオードＤ２のアノードは、ＣＯＭ電位に接続されている。
【００８３】
チョークコイルＬ１の他端には、平滑用コンデンサＣ２の＋端子が接続されている。コンデンサＣ２の−端子はＣＯＭ電位に接続されている。
【００８４】
チョークコイルＬ１の他端には、出力コンデンサＣ２と並列に配置されている抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端には、抵抗Ｒ４の一端が接続されている。抵抗Ｒ４の他端は、ＣＯＭ電位に接続されている。
【００８５】
抵抗Ｒ３と抵抗Ｒ４とは、互いに共働して電圧Ｖ１を分圧し、この分圧された電圧はＶｉｎ信号１０ｂとして第２のＰＷＭ制御回路１００４に取り込まれる。第２のＰＷＭ制御回路１００４は、同期検出回路１００３からの同期検出信号に同期を取りながらＶｉｎ信号１０ｂに基づきパルス幅が制御されたパルス信号（ＰＷＭ２信号）を生成する。すなわち、ＰＷＭ２信号はＰＷＭ１信号に同期を取りながら生成され、ＰＷＭ２信号のパルス幅は前記フィードバック信号のレベルに応じて最小単位幅の整数倍に増減するように制御される。
【００８６】
ＰＷＭ２信号は、ＭＯＳＦＥＴＱ２を駆動するためのトランジスタＱ３のベースにＶ（ｃｔ１）信号として与えらえる。なお、トランジスタＱ３に対する保護対策として、トランジスタＱ３のベース回路に抵抗を挿入することを考えても良い。トランジスタＱ３のコレクタは抵抗Ｒ２の他端に接続され、そのエミッタはＣＯＭ電位に接続されている。トランジスタＱ３は、Ｖ（ｃｔ１）信号に基づきオン・オフ動作し、トランジスタＱ３のオン・オフ動作に伴いＭＯＳＦＥＴＱ２がスイッチング動作する。Ｖ（ｃｔ１）信号のオンのパルス幅で規定される時間がトランジスタＱ３のオン動作時間になり、すなわちＭＯＳＦＥＴＱ２のオン動作時間になる。
【００８７】
次に、本適用例のスイッチング電源における主動作について説明する。
【００８８】
第１のＰＷＭ制御回路１００１からのＰＷＭ１信号によってＦＥＴＱ１がスイッチング動作をし、ＦＥＴＱ１のスイッチング動作によって２次側巻線Ｎ２には電圧Ｖ２が誘起される。電圧Ｖ２は分圧回路Ｗ１によって分圧され、この分圧電圧は第１のＰＷＭ制御回路１００１のＦＢＩＮ１端子に与えられる。第１のＰＷＭ制御回路１００１は、ＰＷＭ１信号の１パルス出力毎に分圧電圧のレベルを判定し、その判定の結果に基づきＰＷＭ１信号のパルス幅をその最小単位幅の整数倍で増減するように制御する。このＰＷＭ１信号のパルス幅の制御によって後述するフィードバック制御が実行され、安定した出力電圧Ｖ２が得られる。
【００８９】
これに対し、第２のＰＷＭ制御回路１００４と同期検出回路１００３とから構成されるメイン同期サブＰＷＭ出力部からのＰＷＭ２信号によってＦＥＴＱ２及びトランジスタＱ３がスイッチング動作をし、このスイッチング動作によって２次側巻線Ｎ３には電圧Ｖ１が誘起される。電圧Ｖ１は抵抗Ｒ３，Ｒ４によって分圧され、この分圧電源はＶｉｎ信号１０ｂとして第２のＰＷＭ制御回路１００４に与えられる。第２のＰＷＭ制御回路１００４は、ＰＷＭ２信号の１パルス出力毎にＶｉｎ信号１０ｂのレベルを判定し、その判定の結果に基づきＰＷＭ２信号のパルス幅をその最小単位幅の整数倍で増減するように制御する。このＰＷＭ２信号のパルス幅の制御によって後述するフィードバック制御が実行され、安定した出力電圧Ｖ１が得らえる。
【００９０】
次に、上述したＰＷＭ制御のタイミングについて図を参照しながら説明する。図１０は図９のスイッチング電源におけるＰＷＭ制御のタイミングを示すタイムチャートである。
【００９１】
図１０から明らかなように、αとβとの間でＰＷＭ１信号がオンとなり、ＰＷＭ１信号によるＰＷＭ制御が行われ、この範囲内でのみＰＷＭ２信号がオンとなり得る（トランジスタＱ３のベース信号）。よって、期間Ａにおいて２次側巻線Ｎ３に電流が流れず、すなわちダイオードＤ１に電流が流れず、ＦＥＴＱ３、トランスＴ１における損失が少なくなることが分かる。その結果、ＦＥＴＱ３、トランスＴ１のコストを削減することができる。
【００９２】
また、第１のＰＷＭ制御回路１００１及びメイン同期サブＰＷＭ出力部とが同期しながら動作し、かつＰＷＭ信号のパルス幅の大きな変動が瞬時に生じないから、非常に安定したかつノイズに影響されない制御を実現することができ、装置全体の製作に掛かるコストを低減することができるとともに容易に大電力制御を実現することができる。
【００９３】
さらに、メイン同期サブＰＷＭ出力部によるＰＷＭ制御が第１のＰＷＭ制御回路１００１からのＰＷＭ１信号の立上りを基準に行われるから、第１のＰＷＭ制御回路１００１からのＰＷＭ１信号のレベルが「Ｈ」期間中のみ、メイン同期サブＰＷＭ出力部で生成されるＰＷＭ２信号のレベルを「Ｈ」とする制御を行うことができる。
【００９４】
さらに、一般的に、トランスの１次側に対するスイッチング動作がオン動作で、あるときに２次側に対するスイッチング動作がオン動作となるオン・オン制御では、大電力出力を得ることができるというメリットがあるが、出力制御範囲が小さくなるというデメリットもある。また、トランスの１次側に対するスイッチング動作がオン動作であるときに２次側に対するスイッチング動作がオフ動作となるオン・オフ制御では、出力制御範囲を大きくすることができるというメリットがあるが、大電力出力を得ることが困難であるというデメリットがある。上述の各制御におけるメリットを発揮することができるように各制御方法を選択し、かつコンパレータによる比較結果に基づきフィードバック制御を行うから、非常に安定な、大電力出力が得られる制御を安価に実現することができる。
【００９５】
図１１は本実施例の第２の適用例を示すスイッチング電源のブロック図である。
【００９６】
同図に示すスイッチング電源は、図９に示す電源と同様に、第１のＰＷＭ制御回路１００１と、駆動回路１００２と、同期検出回路１００３と、第２のＰＷＭ制御回路１００４と、トランスＴ１とを備える。トランスＴ１には、１次側巻線Ｎ１と、２つの２次側巻線Ｎ２，Ｎ３とが設けられている。
【００９７】
１次側巻線Ｎ１の一端には、電圧Ｖｉｎを供給する直流電源ＤＣのプラス端子が接続され、直流電源ＤＣのマイナス端子は基準電位に接続されている。直流電源ＤＣの＋，−端子間には、平滑用コンデンサＣ０が接続されている。この電圧Ｖｉｎとしては、例えば商用電源を全波整流し、コンデンサＣ０で平滑化することによって得られる電圧が考えられる。
【００９８】
１次側巻線Ｎ１の他端には、スイッチング素子であるＦＥＴＱ１のドレイン及びコンデンサＣ１の一端が接続されている。ＦＥＴＱ１のソース及びコンデンサＣ１の他端は、基準電位に接続されている。ＦＥＴＱ１のゲートは、駆動回路１０２の出力端に接続されている。
【００９９】
２次側巻線Ｎ２の一端には、ダイオードＤ３のアノード及びダイオードＤ４のアノードが接続され、その他端は、共通基準電位（ＣＯＭ電位）に接続されている。２次側巻線Ｎ２には、１次側巻線Ｎ１の巻線数との比に応じた電圧Ｖ２が誘起される。
【０１００】
ダイオードＤ３のカソードには、平滑用コンデンサＣ３のプラス端子が接続され、コンデンサＣ３のマイナス端子はＣＯＭ電位に接続されている。
【０１０１】
ダイオードＤ３のカソードには、コンデンサＣ３と並列に配置されている分圧回路Ｗ１が接続されている。分圧回路Ｗ１は、電圧Ｖ２を分圧し、その分圧した電圧値をフィードバック信号として第１のＰＷＭ制御回路１００１に出力する。
【０１０２】
ダイオードＤ４のカソードには、抵抗Ｒ５の一端が接続されている。抵抗Ｒ５は負荷抵抗であり、その他端はＣＯＭ電位に接続されている。抵抗Ｒ５の両端には電圧Ｖ３が生じる。
【０１０３】
第１のＰＷＭ制御回路１００１は、入力端子ＦＢＩＮ１を介して分圧回路Ｗ１からのフィードバック信号を取り込み、このフィードバック信号に基づきパルス幅が制御されたＰＷＭ１信号を生成する。ＰＷＭ１信号のパルス幅は前記フィードバック信号のレベルに応じて最小単位幅の整数倍に増減するように制御される。ＰＷＭ１信号は出力端子ＰＷＭ１ＯＵＴを介して駆動回路１００２及び同期検出回路１００３に出力される。
【０１０４】
駆動回路１００２は、ＰＷＭ１信号に基づきＦＥＴＱ１をオン・オフ動作すなわちスイッチング動作させる。ＰＷＭ１信号のオンのパルス幅で規定される時間がＦＥＴＱ１のオン時間になる。
【０１０５】
電圧Ｖ３はコンパレータ８０１に取り込まれ、コンパレータ８０１は基準電源８０２の基準電圧Ｖｔｈと電圧Ｖ３とを比較し、その比較結果を示す比較信号を生成する。この比較信号が外部トリガとしてトリガ制御回路８０３に与えられる。
【０１０６】
トリガ制御回路８０３は前記外部トリガに基づき必要なタイミングでトリガ信号を同期検出回路１００３に出力する。
【０１０７】
同期検出回路１００３は、第１のＰＷＭ制御回路１００１からのＰＷＭ１信号の出力タイミングとともにトリガ制御回路８０３からのトリガ信号を検出し、その検出結果を示す同期検出信号を生成する。
【０１０８】
２次側巻線Ｎ３の一端には、ダイオードＤ１のアノードが接続され、その他端はＣＯＭ電位に接続されている。２次側巻線Ｎ３には、１次側巻線Ｎ１の巻線数との比に応じた電圧Ｖ１が誘起される。
【０１０９】
ダイオードＤ１のカソードには、スイッチング素子であるＭＯＳＦＥＴＱ２のドレイン及び抵抗Ｒ１の一端が接続されている。ＭＯＳＦＥＴＱ２のソースには、フライホイールダイオードＤ２（以下「ダイオードＤ２」という。）のカソード及びチョークコイルＬ１の一端が接続されている。ＭＯＳＦＥＴＱ２のゲートには、抵抗Ｒ１の他端及び抵抗Ｒ２の一端が接続されている。コンデンサＣ３のマイナス端子は、ＣＯＭ電位に接続されている。
【０１１０】
ダイオードＤ２のアノードは、ＣＯＭ電位に接続されている。
【０１１１】
チョークコイルＬ１の他端には、平滑用コンデンサＣ２のプラス端子が接続されている。コンデンサＣ２のマイナス端子は、ＣＯＭ電位に接続されている。
【０１１２】
チョークコイルＬ１の他端には、出力コンデンサＣ２と並列に配置されている抵抗Ｒ３の一端が接続され、抵抗Ｒ３の他端には、抵抗Ｒ４の一端が接続されている。抵抗Ｒ４の他端は、ＣＯＭ電位に接続されている。
【０１１３】
抵抗Ｒ３と抵抗Ｒ４とは、互いに共働して電圧Ｖ１を分圧し、この分圧された電圧はＶｉｎ信号１０ｂとして第２のＰＷＭ制御回路１００４に取り込まれる。第２のＰＷＭ制御回路１００４は、同期検出回路１００３からの同期検出信号に同期を取りながらＶｉｎ信号１０ｂに基づきパルス幅が制御されたパルス信号（ＰＷＭ２信号）を生成する。すなわち、ＰＷＭ２信号はＰＷＭ１信号に同期を取りながら生成され、ＰＷＭ２信号のパルス幅は前記フィードバック信号のレベルに応じて最小単位幅の整数倍に増減するように制御される。
【０１１４】
ＰＷＭ２信号は、ＭＯＳＦＥＴＱ２を駆動するためのトランジスタＱ３のベースにＶ（ｃｔ１）信号として与えられる。なお、必要があればトランジスタＱ３の保護対策としてトランジスタＱ３のベース回路に抵抗を挿入することもできる。トランジスタＱ３のコレクタは抵抗Ｒ２の他端に接続され、そのエミッタはＣＯＭ電位に接続されている。トランジスタＱ３は、Ｖ（ｃｔ１）信号に基づきオン・オフ動作し、トランジスタＱ３のオン・オフ動作に伴いＭＯＳＦＥＴＱ２がスイッチング動作する。Ｖ（ｃｔ１）信号のオンのパルス幅（Ｈレベル）で規定される時間がトランジスタＱ３のオン動作時間になり、すなわちＭＯＳＦＥＴＱ２のオン動作時間になる。
【０１１５】
次に、本適用例のスイッチング電源における主動作について説明する。
【０１１６】
本適用例のスイッチング電源の基本動作は第１の適用例の基本動作と同じであり、動作の異なる部分について説明する。
【０１１７】
第１の適用例では、第１のＰＷＭ制御回路１００１からのＰＷＭ１信号の立上りを基準としてメイン同期サブＰＷＭ出力部でＰＷＭ２信号が生成されているから、２次側巻線３Ｎに誘起される電圧Ｖ１出力を大きい電力として取り出すときには、ＭＯＳＦＥＴＱ２、トランジスタＱ３のディレイによるオン動作開始までの時間遅れを無視することができない。
【０１１８】
よって、本適用例では、第１のＰＷＭ制御回路１００１のＰＷＭ１信号に同期した信号として現れる電圧Ｖ３を基準電圧Ｖｔｈとコンパレータ８０１で比較し、その比較結果を外部トリガとして用いることによって、後述するメイン同期サブＰＷＭ出力部における外部トリガプロテクト期間を設定する。なお、この信号は１次側スイッチング動作がオン動作をするときに２次側がオフであるオン・オフ制御のときのみ２次側に誘起され、１次側がオフ時にトリガ電圧が誘起される。
【０１１９】
上述の制御を行うと、図１２に示すように、ＰＷＭ１信号の立下り後にＴγ時間だけ、外部トリガの立下りが遅れるから、その期間にコンパレータ８０１が誤動作をしないようにトリガ制御回路８０３による外部トリガ禁止時間Ｔβを、Ｔα＞Ｔβ＞Ｔγとなるように設定することによって、所望の動作を実現することができる。
【０１２０】
そして、基準電圧Ｖｔｈを適宜調節することによって、ＦＥＴＱ１のゲート信号と同期して出力される電圧Ｖ３と基準電圧Ｖｔｈとの比較結果を、ＰＷＭ１信号が立上る直前に「Ｈ」とすることができ、実質的にＰＷＭ２信号を制御するカウンタの動作を開始することができるから、期間Ａにおいて、ＰＷＭ２信号が立ち上がらないようにかつできる限りＭＯＳＦＥＴＱ２、トランジスタＱ３による遅延時間を補正することができ、設計の自由度を大きくすることができるとともに装置全体のコストダウンを図ることができる。
【０１２１】
【発明の効果】
以上詳述した本発明によれば、以下の効果を奏する。
【０１２２】
請求項１記載の発明によれば、トランスの第１の２次巻線の出力に基づいてトランスの１次巻線をスイッチング制御するための第１のＰＷＭ信号が生成され、トランスの第２の２次巻線の出力に基づいて第２の２次巻線に接続されたスイッチング素子を制御するための第２のＰＷＭ信号が、第１のＰＷＭ信号の立ち上がりに同期して所定時間後に立ち上げられ、第１のＰＷＭ信号の立ち下がりに同期して立ち下げられ、第１のＰＷＭ信号のオン幅の増減量及び第２の２次巻線の検出出力に基づく第２のＰＷＭ信号のオン幅の増減量に基づいて第１のＰＷＭ信号の立ち上がりから第２のＰＷＭ信号の立ち上がりまでの所定時間が補正されるので、第２のＰＷＭ信号を第１のＰＷＭ信号に同期させて生成する場合に、第１のＰＷＭ信号のオン幅の変更の影響を受けずに第２のＰＷＭ信号のオン幅を独立して変更することができ、所望の電力を供給することができる。
【０１２３】
請求項２記載のスイッチング電源装置によれば、第１のＰＷＭ信号のオン幅が所定量減少した場合、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは第１のＰＷＭ信号のオン幅の減少分及び第２のＰＷＭ信号のオン幅の増加分だけ所定時間が補正され、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量減少する必要があるときは所定時間が補正されず、第１のＰＷＭ信号のオン幅が所定量増加した場合、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは所定時間が補正されず、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量減少する必要があるときは第１のＰＷＭ信号のオン幅の増加分及び第２のＰＷＭ信号のオン幅の減少分だけ所定時間が補正されるので、請求項１記載の装置の効果を更に奏することができる。
【０１２４】
請求項３記載のスイッチング電源装置によれば、第１のＰＷＭ信号のオン幅が変更されない場合、第２の検出手段の出力に基づいて第２のＰＷＭ信号のオン幅を所定量増加する必要があるときは第２のＰＷＭ信号のオン幅の増減量に基づいて所定時間が補正されるので、請求項１記載の装置の効果を更に奏することができる。
【図面の簡単な説明】
【図１】本実施例のメインＰＷＭ出力部のブロック図である。
【図２】本実施例のメインＰＷＭ出力部のブロック図である。
【図３】本実施例のメインＰＷＭ出力部のブロック図である。
【図４】本実施例のメイン同期サブＰＷＭ出力部のブロック図である。
【図５】本実施例のメインＰＷＭ信号とメイン同期サブＰＷＭ信号の変化を示す波形図である。
【図６】本実施例のメインＰＷＭ信号とメイン同期サブＰＷＭ信号の変化を示す波形図である。
【図７】本実施例のメインＰＷＭ信号とメイン同期サブＰＷＭ信号の変化を示す波形図である。
【図８】本実施例のメインＰＷＭ信号とメイン同期サブＰＷＭ信号の変化を示す波形図である。
【図９】本実施例の第１の適用例を示すスイッチング電源のブロック図である。
【図１０】第１の適用例におけるＰＷＭ制御のタイミングを示すタイムチャートである。
【図１１】本実施例の第２の適用例を示すスイッチング電源のブロック図である。
【図１２】第２の適用例におけるＰＷＭ制御のタイミングを示すタイムチャートである。
【図１３】関連技術例１のブロック図である。
【図１４】関連技術例１のブロック図である。
【図１５】関連技術例１のブロック図である。
【図１６】関連技術例１のインバータの詳細図である。
【図１７】関連技術例１のタイムチャートである。
【図１８】関連技術例１の動作を示すフローチャートである。
【図１９】関連技術例２のブロック図である。
【図２０】関連技術例２のブロック図である。
【図２１】関連技術例２のブロック図である。
【図２２】関連技術例３のメイン同期サブＰＷＭ出力部のブロック図である。
【図２３】関連技術例３のブロック図である。
【図２４】関連技術例３のブロック図である。
【図２５】関連技術例３のブロック図である。
【図２６】関連技術例３のメイン同期サブＰＷＭ出力部のタイミングチャートである。
【図２７】関連技術例３のメイン同期サブＰＷＭ出力部のタイミングチャートである。
【符号の説明】
１〜６，９，１０，２ｂ  ラッチ
１ｂ，８ｂ  カウンタ
１７ｂ  ＲＳＦＦ
２６  ＵＰフリーランカウンタ
２７  ディジタルコンパレータ
２９，３０  ＤＦＦ
６３  アダー
【図１】
0003563816.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
0003563816.tif 000016
【図１６】
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【図１７】
0003563816.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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