(57)【特許請求の範囲】
【請求項１】
クロック信号のデューティー比を補正するクロック信号補正回路において、
入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する分周手段と、
前記分周クロック信号を順次遅延する複数の遅延素子群と、
前記遅延素子群の複数の遅延素子から出力される信号と、前記分周クロック信号とのタイミングを比較することにより、前記分周クロック信号のエッジを検出するエッジ検出手段と、
前記エッジ検出手段の検出結果に対応する遅延素子から出力された信号を選択して遅延分周クロック信号を生成する遅延手段と、
前記分周クロック信号と、前記遅延分周クロック信号との排他論理和を演算して、出力クロック信号を生成する演算手段と、
を有することを特徴とするクロック信号補正回路。
【請求項２】
前記エッジ検出手段には、前記遅延素子群のうち一部の出力が接続されていることを特徴とする請求項１記載のクロック信号補正回路。
【請求項３】
前記遅延手段には、前記遅延素子群のうち一部の出力が接続されており、
前記遅延手段は前記エッジ検出手段の検出結果に対応する信号を前記一部の出力の中から選択することを特徴とする請求項１記載のクロック信号補正回路。
【請求項４】
前記遅延素子群の出力の一部は、前記エッジ検出手段または前記遅延手段の一方だけに接続されていることを特徴とする請求項１記載のクロック信号補正回路。
【請求項５】
前記遅延素子群の出力の一部は、前記エッジ検出手段および前記遅延手段の双方に接続されていることを特徴とする請求項１記載のクロック信号補正回路。
【請求項６】
前記エッジ検出手段および前記遅延手段に接続される前記遅延素子群の出力は、相互に重複部分を有しないことを特徴とする請求項１記載のクロック信号補正回路。
【請求項７】
前記遅延手段または前記エッジ検出手段が接続されていない前記遅延素子群の出力には、未接続数に応じたダミーの負荷が接続されていることを特徴とする請求項１記載のクロック信号補正回路。
【請求項８】
前記出力クロック信号のデューティー比をａ／ｂに補正する場合には、前記遅延素子群を構成する各遅延素子のｂ分の１の遅延量を有する遅延素子を（ｂ−１）個更に有し、
前記遅延手段は、これら（ｂ−１）個の遅延素子を必要に応じて組み合わせ、前記遅延素子群からの信号を更に遅延することを特徴とする請求項１記載のクロック信号補正回路。
【請求項９】
前記演算手段は、前記出力クロック信号が所定のデューティー比に補正されたか否かを検出するデューティー比検出器を含み、前記デューティー比検出器は、検出結果に応じて、前記エッジ検出手段に接続する前記遅延素子群からの出力を通過または遮断するための補正完了信号を生成することを特徴とする請求項２記載のクロック信号補正回路。
【請求項１０】
前記演算手段から、補正がなされたクロック信号の出力が開始された後は、前記エッジ検出手段の動作を停止させる停止手段を更に有することを特徴とする請求項１記載のクロック信号補正回路。
【請求項１１】
前記遅延手段には、前記エッジ検出手段の検出結果を示す信号のうち、偶数番目または奇数番目の信号のみが供給されていることを特徴とする請求項１記載のクロック信号補正回路。
【請求項１２】
クロック信号のデューティー比を補正するクロック信号補正回路を有する半導体装置において、
入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する分周手段と、
前記分周クロック信号を順次遅延する複数の遅延素子群と、
前記遅延素子群の複数の遅延素子から出力される信号と、前記分周クロック信号とのタイミングを比較することにより、前記分周クロック信号のエッジを検出するエッジ検出手段と、
前記エッジ検出手段の検出結果に対応する遅延素子から出力された信号を選択して遅延分周クロック信号を生成する遅延手段と、
前記分周クロック信号と、前記遅延分周クロック信号との排他論理和を演算して、出力クロック信号を生成する演算手段と、
を具備するクロック信号補正回路を有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック信号補正回路および半導体装置に関し、特に、クロック信号のデューティー比を補正するクロック信号補正回路およびそのようなクロック信号補正回路を有する半導体装置に関する。
【０００２】
【従来の技術】
従来、信号のデューティー比を補正するクロック信号補正回路としては、図１６に示すような回路がよく知られている。図１６に示すクロック信号補正回路は、分周器１０、遅延素子群１１、セレクタ１２、および、排他的論理和素子群１３によって構成されている。
【０００３】
ここで、分周器１０は、入力クロック信号を２分の１に分周した分周出力信号を出力する。
遅延素子群１１は、複数の遅延素子がカスケードに接続されて構成されており、入力された分周出力信号を各遅延素子が時間τずつ順次遅延し、各遅延素子からの出力信号を遅延出力信号Ｃ１〜Ｃｍとしてセレクタ１２に供給する。
【０００４】
セレクタ１２は、分周出力信号の２分の１周期を、遅延出力信号Ｃ１〜Ｃｍを使用してｎ等分し、そのうちの所望の分割信号をセレクタ出力信号Ｄ１〜Ｄｍとして出力する。
【０００５】
排他的論理和素子群１３は、複数の排他的論理和素子によって構成され、分周出力信号と、セレクタ出力信号Ｄ１〜Ｄｍとの排他的論理和を演算して出力する。
【０００６】
次に、以上の従来例の動作について説明する。
補正の対象となる入力クロック信号は、分周器１０において２分の１に分周され、分周出力信号として遅延素子群１１、セレクタ１２、および、排他的論理和素子群１３に供給される。
【０００７】
遅延素子群１１は、カスケードに接続された複数の遅延素子によって分周出力信号を時間τずつ順次遅延する。各遅延素子の出力は、遅延出力信号Ｃ１〜Ｃｍとしてセレクタ１２に供給される。
【０００８】
セレクタ１２は、分周出力信号の２分の１周期を、遅延出力信号Ｃ１〜Ｃｍを使用してｎ等分し、そのうちの所望の分割信号をセレクタ出力信号Ｄ１〜Ｄｍとして出力する。即ち、セレクタ出力信号Ｄ１〜Ｄｍは、分周出力信号の２分の１の周期を時間τでｎ等分した信号である。
【０００９】
排他的論理和素子群１３は、分周出力信号と、セレクタ出力信号Ｄ１〜Ｄｍとの排他的論理和を演算し、演算結果を出力する。その結果、分周出力信号が“Ｈ”の状態である場合において、セレクタ出力信号が“Ｈ”の状態であるときには“Ｌ”が出力され、また、セレクタ出力信号が“Ｌ”の状態であるときには“Ｈ”が出力される。
【００１０】
従って、セレクタ出力信号の選択の仕方に応じて、入力クロック信号のデューティー比を補正することが可能になる。
【００１１】
【発明が解決しようとする課題】
しかし、図１６に示すような従来のクロック信号補正回路では、高精度でかつ回路規模を小さくすることが困難であるという問題点があった。
【００１２】
本発明はこのような点に鑑みてなされたものであり、高精度でありながら回路規模を小さくすることが可能なクロック補正回路およびそのようなクロック信号補正回路を有する半導体装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示す、クロック信号のデューティー比を補正するクロック信号補正回路において、入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する分周手段２０と、分周クロック信号を順次遅延する複数の遅延素子群と、遅延素子群の複数の遅延素子から出力される信号と、分周クロック信号とのタイミングを比較することにより、分周クロック信号のエッジを検出するエッジ検出手段２１と、エッジ検出手段２１の検出結果に対応する遅延素子から出力された信号を選択して遅延分周クロック信号を生成する遅延手段２２と、分周クロック信号と、遅延分周クロック信号との排他論理和を演算して、出力クロック信号を生成する演算手段２３と、を有することを特徴とするクロック信号補正回路が提供される。
【００１４】
分周手段２０は、入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する。複数の遅延素子群は、分周クロック信号を順次遅延する。エッジ検出手段２１は、遅延素子群の複数の遅延素子から出力される信号と、分周クロック信号とのタイミングを比較することにより、分周クロック信号のエッジを検出する。遅延手段２２は、エッジ検出手段２１の検出結果に対応する遅延素子から出力された信号を選択して遅延分周クロック信号を生成する。演算手段２３は、分周クロック信号と、遅延分周クロック信号との排他論理和を演算して、出力クロック信号を生成する。
【００１７】
更に、本発明によれば、クロック信号のデューティー比を補正するクロック信号補正回路を有する半導体装置において、入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する分周手段と、分周クロック信号を順次遅延する複数の遅延素子群と、遅延素子群の複数の遅延素子から出力される信号と、分周クロック信号とのタイミングを比較することにより、分周クロック信号のエッジを検出するエッジ検出手段と、エッジ検出手段の検出結果に対応する遅延素子から出力された信号を選択して遅延分周クロック信号を生成する遅延手段と、分周クロック信号と、遅延分周クロック信号との排他論理和を演算して、出力クロック信号を生成する演算手段と、を具備するクロック信号補正回路を有することを特徴とする半導体装置が提供される。
【００１８】
ここで、分周手段は、入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する。複数の遅延素子群は、分周クロック信号を順次遅延する。エッジ検出手段は、遅延素子群の複数の遅延素子から出力される信号と、分周クロック信号とのタイミングを比較することにより、分周クロック信号のエッジを検出する。遅延手段は、エッジ検出手段の検出結果に対応する遅延素子から出力された信号を選択して遅延分周クロック信号を生成する。演算手段は、分周クロック信号と、遅延分周クロック信号との排他論理和を演算して、出力クロック信号を生成する。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の動作原理を説明する原理図である。
【００２０】
この図において、分周手段２０は入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する。
エッジ検出手段２１は、分周クロック信号のエッジを検出する。
【００２１】
遅延手段２２は、エッジ検出手段２１の検出結果に応じて分周クロック信号を遅延し、遅延分周クロック信号を生成する。
演算手段２３は、分周クロック信号と、遅延分周クロック信号とを演算して、出力クロック信号を生成する。
【００２２】
次に、以上の原理図の動作について説明する。以下では、分周手段２０が入力クロック信号を２分の１に分周する場合を例に挙げて説明する。
図２は、図１に示す原理図の主要部分の信号の時間的な変化を示すタイミングチャートである。図２（Ａ）に示すような、“Ｈ”状態である時間がｔ１であり、“Ｌ”の状態である時間がｔ２（＞ｔ１）であるような入力クロック信号が与えられたとすると、分周手段２０は入力クロック信号を２分の１に分周し、図２（Ｂ）に示すような分周クロック信号として出力する。
【００２３】
エッジ検出手段２１は、分周クロック信号の立ち下がりエッジの位置を検出し、遅延手段２２に通知する。
遅延手段２２は、エッジ検出手段２１から通知されたエッジの位置を参照し、分周クロック信号を２分の１周期（＝Ｔ／２）だけ遅延し、図２（Ｃ）に示すような遅延分周クロック信号として出力する。例えば、エッジ検出手段２１は、分周クロック信号を所定の時間ずつ順次遅延していき、遅延された分周クロック信号の立ち上がりエッジと、もとの分周クロック信号の立ち下がりエッジとが重なる遅延時間を算定し、これをエッジ検出結果として遅延手段２２に通知する。遅延手段２２は、エッジ検出手段２１から通知されたエッジ検出結果の２分の１に対応する遅延時間によって分周クロック信号を遅延し、遅延分周クロック信号（図２（Ｃ）参照）として出力する。
【００２４】
演算手段２３は、遅延分周クロック信号（図２（Ｃ）参照）と、分周クロック信号（図２（Ｂ）参照）との排他的論理和を演算し、その結果得られた信号を出力クロック信号（図２（Ｄ）参照）として出力する。
【００２５】
前述のように、遅延分周クロック信号は、分周クロック信号が２分の１周期だけ遅延されているので、分周クロック信号と、遅延分周クロック信号との排他的論理和を演算した結果は、２分の１のデューティー比を有する結果となる。
【００２６】
以上に説明したように、本実施の形態では、入力クロック信号を２分の１に分周して生成した分周クロック信号をそのエッジ位置を参照して２分の１周期だけ遅延して遅延分周クロック信号を生成し、得られた遅延分周クロック信号と分周クロック信号との排他的論理和を演算して出力クロック信号を生成するようにしたので、デューティー比を正確にかつ簡単に補正することが可能になる。
【００２７】
なお、以上の原理図では、分周手段は入力クロック信号を２分の１に分周するようにしたが、それ以外の分周値を用いることも可能であり、その場合には入力クロック信号の周期を変更することが可能になる。
【００２８】
また、以上の原理図では、遅延手段２２は、分周クロック信号を２分の１周期だけ遅延するようにしたが、それ以外の遅延量を用いることも可能であり、その場合にはデューティー比を５０％以外の任意の値に変更することが可能になる。
【００２９】
次に、本発明の実施の形態について説明する。
図３は、本発明の実施の形態の構成例を示す図である。この図に示すように、本発明の実施の形態は、分周器４０、遅延素子群５０、エッジ検出部６０、遅延信号選択部７０、排他的論理和素子８０によって構成されている。
【００３０】
ここで、分周器４０は、入力クロック信号を２分の１に分周し、分周出力信号として出力する。
遅延素子群５０は、複数の遅延素子群がカスケードに接続されて構成されており、入力された分周出力信号を各遅延素子によって時間τずつ遅延し、一部の遅延素子からの出力を遅延出力信号Ｆ１〜Ｆｑおよび遅延出力信号Ｃ１〜Ｃｐとして出力する。
【００３１】
図４は、遅延素子群５０の詳細な構成例を示す図である。この図に示すように、遅延素子群５０は、遅延素子５１−１〜５１−ｍによって構成されている。入力された分周出力信号は、遅延素子５１−１に供給され、時間τだけ遅延された後、後段の遅延素子によって同じく時間τずつ順次遅延される。
【００３２】
最初の遅延素子５１−１〜５１−ｇ−１は、分周出力信号をτずつ順次遅延して次の段の素子に供給するのみであり、その出力は外部には取り出されていない。
【００３３】
次の遅延素子５１−ｇ〜５１−ｈ（ｇ≦ｈ）の出力は、遅延出力信号Ｆ１〜Ｆｑとして遅延信号選択部７０へ供給される。
次の遅延素子５１−ｈ＋１〜５１−ｉ−１は、分周出力信号をτずつ順次遅延して次の段の素子に供給するのみであり、その出力は外部には取り出されていない。
【００３４】
次の遅延素子５１−ｉ〜５１−ｍの出力は、遅延出力信号Ｃ１〜Ｃｐとして、エッジ検出部６０に供給されている。
図３に戻って、エッジ検出部６０は、遅延素子群５０から出力された遅延出力信号Ｃ１〜Ｃｐと、分周出力信号との排他的論理和を演算することにより、分周出力信号の立ち下がりエッジを検出し、検出結果を検出信号として遅延信号選択部７０に供給する。
【００３５】
図５は、エッジ検出部６０の詳細な構成例を示している。この図に示すように、エッジ検出部６０は、Ｄフリップフロップ素子６１−１〜６１−ｐ、および、排他的論理和素子６２−１〜６２−ｐ−１によって構成されている。
【００３６】
Ｄフリップフロップ素子６１−１〜６１−ｐのクロック信号入力端子には、遅延素子群５０から出力された遅延出力信号Ｃ１〜Ｃｐが供給されている。また、データ入力端子には、分周出力信号が接続されている。更に、それぞれの素子の出力端子は、２組ずつ排他的論理和素子６２−１〜６２−ｐ−１の入力端子に接続されている。
【００３７】
排他的論理和素子６２−１〜６２−ｐ−１の出力は、検出信号として遅延信号選択部７０に供給されている。
図３に戻って、遅延信号選択部７０は、エッジ検出部６０から供給された検出信号Ｄ１〜Ｄｐ−１に対応する遅延出力信号Ｆ１〜Ｆｑを選択し、出力する。
【００３８】
図６は、遅延信号選択部７０の詳細な構成例を示す図である。この図に示すように、遅延信号選択部７０は、ＮＯＲ素子７０−１〜７０−ｓ、ＮＯＲ素子７１−１〜７１−ｓ、および、ＮＯＲ素子７２によって構成されている。
【００３９】
ＮＯＲ素子７０−１〜７０−ｓは、検出信号Ｄ１〜Ｄｐ−１の隣接する２組の論理和を演算した結果を反転して出力する。
ＮＯＲ素子７１−１〜７１−ｓは、ＮＯＲ素子７０−１〜７０−ｓの出力と、遅延出力信号Ｆ１〜Ｆｑのそれぞれの出力の論理和を演算した結果を反転して出力する。
【００４０】
ＮＯＲ素子７２は、ＮＯＲ素子７１−１〜７１−ｓの出力の論理和を演算した結果を反転して出力する。
次に、以上の実施の形態の動作について説明する。
【００４１】
図７（Ａ）に示す入力クロック信号が入力されると、分周器４０はこの入力クロック信号を２分の１に分周し、図７（Ｂ）に示す分周出力信号として出力する。
【００４２】
遅延素子群５０を構成する遅延素子５１−１〜５１−ｍのそれぞれは、入力された分周出力信号を、時間τずつ順次遅延して、次段の素子に出力する。
エッジ検出部６０のＤフリップフロップ素子６１−１〜６１−ｐは、遅延素子５１−ｉ〜５１−ｍから出力された遅延出力信号Ｃ１〜Ｃｐを、それぞれのクロック端子に入力し、それぞれの遅延出力信号Ｃ１〜Ｃｐが立ち上がるタイミングで分周出力信号をラッチして出力する。
【００４３】
図７に示す例では、（Ｆ）〜（Ｈ）に示す遅延出力信号Ｃｂ−１〜Ｃｂ＋１のうち、遅延出力信号Ｃｂ−１，Ｃｂが立ち上がるタイミングでは、分周出力信号は“Ｈ”の状態であるが、遅延出力信号Ｃｂ＋１が立ち上がるタイミングでは“Ｌ”の状態になっている。即ち、この例では、分周出力信号の立ち下がりエッジは、遅延出力信号Ｃｂと遅延出力信号Ｃｂ＋１の間に位置しており、Ｄフリップフロップ素子の出力の論理が変化する位置が、エッジの位置に対応している。
【００４４】
排他的論理和素子６２−１〜６２−ｐ−１は、Ｄフリップフロップ素子６１−１〜６１−ｐの隣り合う出力信号の排他的論理和を演算し、演算結果を検出信号として出力する。ここで、排他的論理和は入力される２つの信号の状態が異なる場合にのみ“Ｈ”を出力する。従って、いまの例では、遅延出力信号Ｃｂおよび遅延出力信号Ｃｂ＋１が入力される排他的論理和素子６２−ｂの入力のみが異なっているので、この素子の出力である検出信号Ｄｂのみが“Ｈ”の状態になり、それ以外は全て“Ｌ”の状態になる。
【００４５】
遅延信号選択部７０は、エッジ検出部６０から供給された検出信号Ｄ１〜Ｄｐ−１を２組ずつに分割し、ＮＯＲ素子７０−１〜７０−ｓに入力する。ここで、ＮＯＲ素子は、入力がともに“Ｌ”の状態である場合にのみ“Ｈ”を出力し、それ以外は“Ｌ”を出力する。いまの例では、検出信号Ｄｂが入力されるＮＯＲ素子７０−ｂ／２（但し、ｂは偶数：ｂが奇数の場合はＮＯＲ素子７０−（ｂ＋１）／２）の出力のみが“Ｌ”の状態となり、それ以外は全て“Ｈ”の状態になる。
【００４６】
その結果、ＮＯＲ素子７１−１〜７１−ｓのうち、“Ｈ”を入力しているものについては、遅延出力信号の状態に拘らず“Ｌ”を出力する。また、“Ｌ”を入力しているものについては、該当する遅延出力信号を反転した信号を出力することになる。いまの例では、ＮＯＲ素子７０−ｂ／２（但し、ｂは偶数：ｂが奇数の場合はＮＯＲ素子７０−（ｂ＋１）／２）の出力を入力するＮＯＲ素子７１−ｂ／２（但し、ｂは偶数：ｂが奇数の場合はＮＯＲ素子７１−（ｂ＋１）／２）からのみ、遅延信号Ｆｂ／２（但し、ｂは偶数：ｂが奇数の場合はＦ（ｂ＋１）／２）が反転された信号が出力される。
【００４７】
ＮＯＲ素子７２は、ＮＯＲ素子７１−１〜７１−ｓから出力される信号の論理和を演算して、得られた結果を反転して出力する。いまの例では、特定のＮＯＲ素子以外の出力は全て“Ｌ”であるので、遅延信号Ｆｂ／２（但し、ｂは偶数：ｂが奇数の場合はＦ（ｂ＋１）／２）が反転された信号が出力されることになる。
【００４８】
ここで、ＮＯＲ素子７２から出力される遅延出力信号は、“Ｈ”の状態である検出信号によって特定される遅延量の半分の遅延量を有するように設定されている。従って、ＮＯＲ素子７２からは、分周出力信号を２分の１周期だけ遅延した分周出力信号が出力されることになる。仮に、遅延信号Ｆｂ／２（但し、ｂは偶数：ｂが奇数の場合はＦ（ｂ＋１）／２）をＦａとすると、ＮＯＲ素子７２からは、図７（Ｅ）に示すような信号を選択し、図７（Ｉ）に示す選択出力信号を出力することになる。
【００４９】
なお、遅延信号選択部７０によって選択された信号が出力される際には、複数（図６の例では２つ）の論理素子を通過してから出力されるため、その分だけ遅延を生ずることになる。従って、この遅延分も考慮したうえで、検出信号によって選択される信号を設定する必要がある。
【００５０】
排他的論理和素子８０は、選択出力信号と、分周出力信号の排他的論理和を演算する。排他的論理和は、前述のように、入力された２つの信号の状態が異なる場合にのみ“Ｈ”の状態になり、他の場合には“Ｌ”の状態になるので、周期Ｔの分周出力信号がＴ／２だけ遅延されて生成された選択出力信号との排他的論理和は、図７（Ｊ）に示すように、周期がＴでデューティー比が５０％の信号となる。
【００５１】
以上に説明した本実施の形態によれば、入力クロック信号を分周して分周出力信号を生成し、これを遅延素子群によって遅延した遅延出力信号のタイミングと比較することによりエッジを検出し、検出したエッジに対応する遅延量を有する遅延出力信号を選択し、分周出力信号との排他的論理和を演算することにより、クロック信号を補正するようにしたので、簡単な構成により精度の高い補正を行うことが可能になる。
【００５２】
なお、以上の実施の形態では、分周器４０によって入力クロック信号を２分の１に分周する場合を例に挙げて説明したが、本発明はこのような場合にのみ限定されるものではなく、任意の値に設定することが可能である。３以上の値に設定した場合には、クロック信号の周期を変更することが可能になる。
【００５３】
また、以上の実施の形態では、入力クロック信号のデューティー比を５０％に補正する場合を例に挙げて説明したが、エッジ検出部６０と遅延信号選択部７０との対応関係を適宜変更することにより、補正後のデューティー比を任意に設定することも可能である。
【００５４】
更に、以上の実施の形態では、図４に示すように、エッジ検出部６０へ供給される遅延出力信号Ｃ１〜Ｃｐを取り出す遅延素子群と、遅延信号選択部７０へ供給される遅延出力信号Ｆ１〜Ｆｑを取り出す遅延素子群とは、相互に重複しない構成としたが、図８に示すように、これらの一部または全部が重複するように構成することも可能である。この図の例では、遅延出力信号Ｃ１〜Ｃｋ＋１を取り出す遅延素子群と、遅延出力信号Ｆｕ〜Ｆｑを取り出す遅延素子群とが重複している。
【００５５】
このような構成によれば、配線数が増加するので、回路は複雑化するものの、入力クロック信号の周期に幅広く対応することが可能になる。
更にまた、本実施の形態では、遅延素子群を構成する各遅延素子の遅延時間が等しいことが設計を簡略化する上では望ましい。ところで、遅延素子の出力に接続される素子数が増加すると、その分だけ遅延時間が延長されることが知られている。従って、例えば、図４に示す例では、遅延素子５１−１〜５１−ｇ−１および遅延素子５１−ｇ＋３〜５１ｈ−２については次段の遅延素子にのみ接続されている状態であるので、これらに比較すると、出力が取り出されている遅延素子５１−ｇ〜５１−ｈおよび遅延素子５１−ｉ〜５１−ｍの方が遅延量が大きくなる。そこで、図９に示すように、出力端子に接続される素子数に応じてコンデンサＣ１〜Ｃ８を接続することにより、全ての遅延素子の遅延量が等しくなるように較正することが可能である。
【００５６】
図９に示す例では、次段の遅延素子にのみ接続されている遅延素子（例えば、初段の遅延素子）については、２個のコンデンサ（初段の遅延素子の場合ではコンデンサＣ１，Ｃ５）が接続されている。また、１個の出力のみが取り出されている遅延素子については、１個のコンデンサ（Ｃ２〜Ｃ４およびＣ６〜Ｃ８）が接続されている。更に、２個の出力が取り出されている遅延素子についてはコンデンサは接続されていない。
【００５７】
このように、遅延素子に接続される出力素子の個数に応じたコンデンサを接続することにより、各遅延素子の遅延量を均等にし、回路全体の精度を高めることが可能になる。
【００５８】
なお、図９に示す例では、出力に接続される素子の個数に応じてコンデンサを接続するようにしたが、ダミーの素子（例えば、論理素子等）を接続するようにしてもよい。また、出力に接続される素子の個数ではなく、接続される素子の入力容量等に応じて、コンデンサまたはダミーの素子の容量または個数を決定することも可能である。
【００５９】
次に、本発明の第２の実施の形態について説明する。
図１０は、本発明の第２の実施の形態の構成例を示す図である。この図において、図３と対応する部分には同一の符号を付してあるので、その説明は省略する。なお、図３と比較すると、第２の実施の形態では、端数補正部１００が遅延信号選択部７０と排他的論理和素子８０との間に新たに挿入されており、この点が異なっている。
【００６０】
ここで、端数補正部１００は、エッジ検出部６０と、遅延信号選択部７０との対応関係において、端数が生じた場合（１対１の関係でない場合）には、このような端数に対応する処理を行い、回路の補正精度を向上させる。以下では、端数補正部１００の動作原理を簡単に説明した後、詳細な構成例について説明する。
【００６１】
図１１は、端数補正部１００の動作原理を説明するための図である。図１１（Ａ）は端数を生じない場合における動作原理を示している。ここで、各四角形は、遅延素子において遅延される遅延量を示しており、四角形の上部のＦ１〜Ｆ５は、遅延信号選択部７０に出力される遅延出力信号Ｆ１〜Ｆ５を示している。また、四角形の下部のＣ１〜Ｃ４は、エッジ検出部６０に出力される遅延出力信号Ｃ１〜Ｃ４を示している。
【００６２】
このような図において、例えば、エッジ検出部６０が遅延出力信号Ｃ３および遅延出力信号Ｃ４の間で分周出力信号の立ち下がりエッジを検出したとする。この場合、立ち下がりエッジは、Ｃ３とＣ４の間の何れかの位置に存在しているがその正確な位置は不明である。即ち、遅延素子の遅延時間τ分は誤差となる。
【００６３】
ところで、遅延信号選択部７０は、エッジ検出部６０から供給された検出信号に対応する遅延量を有する遅延出力信号を選択する。この例では、遅延出力信号Ｃ３の半分の遅延量を有する遅延出力信号Ｆ４が選択されて出力されることになる。
【００６４】
いまの例は、Ｃ３の半分の遅延量を有する遅延出力信号が存在する場合であったが、図１１（Ｂ）に示す例はそのような遅延出力信号が存在しない場合である。即ち、エッジ検出部６０において遅延出力信号Ｃ４と遅延出力信号Ｃ５の間でエッジが検出された場合には、遅延出力信号Ｃ４の２分の１の遅延量を有する遅延信号は、破線の矢印で示すように、遅延出力信号Ｆ４と遅延出力信号Ｆ５の中間に位置する。しかしながら、図３に示す実施の形態では、このような中間的な遅延出力信号を生成することができないので、遅延出力信号Ｆ４またはＦ５の何れかを選択する構成となっている。その結果、端数が生じる場合には、この端数分だけ回路の精度が低下する結果となる。
【００６５】
従って、本発明の第２の実施の形態では、以上のような端数が生じた場合には、遅延出力信号を、この端数に応じた遅延量を有する遅延素子によって更に遅延させることで、このような誤差の発生を防止する。
【００６６】
図１２は、端数補正部１００の詳細な構成例を示す図である。この図に示すように、端数補正部１００は、論理和素子１００−１〜１００−ｖ、論理和素子１０１、遅延素子１０２、および、セレクタ１０３によって構成されている。
【００６７】
ここで、論理和素子１００−１〜１００−ｖは、偶数番目の検出信号を２組ずつ入力し、それぞれの組の論理和を演算して出力する。
論理和素子１０１は、論理和素子１００−１〜１００−ｖから出力された信号の論理和を演算して出力する。従って、論理和素子１０１の出力は、偶数番目の検出信号の何れかが“Ｈ”の状態である場合には“Ｈ”の状態になり、それ以外の場合には“Ｌ”の状態になる。
【００６８】
遅延素子１０２は、遅延素子群５０を構成する遅延素子の２分の１の遅延量（＝τ／２）を有し、遅延信号選択部７０から出力された選択信号をτ／２だけ遅延して出力する。
【００６９】
セレクタ１０３は、論理和素子１０１の出力が“Ｌ”の場合には、遅延信号選択部７０からの出力を選択して出力し、論理和素子１０１の出力が“Ｈ”の場合には、遅延素子１０２によって遅延された出力を選択して出力する。
【００７０】
次に、以上の実施の形態の動作について説明する。
図１０に示すエッジ検出部６０において、遅延出力信号Ｃ３およびＣ４の間でエッジが検出されたとすると、検出信号Ｄ３が“Ｈ”の状態になる。
【００７１】
検出信号Ｄ３が“Ｈ”の状態になると、遅延信号選択部７０は、図１１に示す遅延出力信号Ｆ４を選択して出力するので、端数補正部１００には遅延出力信号Ｆ４が供給される。
【００７２】
ここで、検出信号Ｄ３が“Ｈ”である場合には、端数補正部１００の論理和素子１０１の出力は“Ｌ”の状態になるので、セレクタ１０３は、遅延信号選択部７０から供給された遅延出力信号Ｆ４をそのまま排他的論理和素子８０に供給する。
【００７３】
一方、エッジ検出部６０において、遅延出力信号Ｃ４およびＣ５の間でエッジが検出されたとすると、検出信号Ｄ４が“Ｈ”の状態になる。
検出信号Ｄ４が“Ｈ”の状態になると、遅延信号選択部７０は図１１に示す遅延出力信号Ｆ４を選択して出力するので、端数補正部１００には遅延出力信号Ｆ４が供給される。
【００７４】
ここで、検出信号Ｄ４が“Ｈ”である場合には、端数補正部１００の論理和素子１０１の出力は“Ｈ”の状態になるので、セレクタ１０３は、遅延信号選択部７０から供給され、遅延素子１０２によって時間τ／２だけ遅延された遅延出力信号Ｆ４を排他的論理和素子８０に供給することになる。その結果、端数補正部１００から出力される信号は、図１１に示す破線の矢印で指示する遅延量を有する結果となる。
【００７５】
従って、本発明の第２の実施の形態によれば、エッジ検出部６０と、遅延信号選択部７０との対応関係において、端数が生じた場合でも、クロック信号を正確に補正することが可能になる。
【００７６】
なお、以上の実施の形態では、端数が２分の１の場合を例に挙げて説明したが、本発明はこのような場合にのみ限定されるものではなく、これ以外の場合にも適用することが可能である。例えば、デューティー比をａ／ｂに補正する場合には、遅延素子群を構成する遅延素子のｂ分の１の遅延量を有する遅延素子を（ｂ−１）個用意し、これらの遅延素子を必要に応じて組み合わせるようにすればよい。
【００７７】
次に、本発明の第３の実施の形態について説明する。
図１３は、本発明の第３の実施の形態の構成例を示す図である。なお、この図において、図３の場合と対応する部分には同一の符号を付してあるので、その説明は省略する。この図の例では、図３の場合と比較して、デューティー比検出器１１０、論理積素子Ａ１〜Ａｐ、および、反転素子１１６が新たに付加されている。なお、その他の構成は、図３の場合と同様である。
【００７８】
デューティー比検出器１１０は、外部リセット信号によってリセットされるとともに、排他的論理和素子８０から出力される出力クロック信号が所定のデューティー比に補正されたか否かを検出し、補正された場合には“Ｈ”を、それ以外の場合には“Ｌ”を補正完了信号として出力する。
【００７９】
図１４は、デューティー比検出器１１０の詳細な構成例を示す図である。この図に示すように、デューティー比検出器１１０は、遅延素子群１１１、Ｄフリップフロップ素子群１１２、排他的論理和素子１１３−１〜１１３−ｐ−１、論理積素子１１４−１〜１１４−ｐ−１、および、論理和素子１１５によって構成されている。
【００８０】
遅延素子群１１１は、複数の遅延素子によって構成され、出力クロック信号を遅延時間τずつ順次遅延する。
Ｄフリップフロップ素子群１１２は、複数のＤフリップフロップ素子によって構成され、外部リセット信号によってリセットされ、遅延素子群を構成する各遅延素子から出力される信号の立ち上がりエッジに同期して出力クロック信号をラッチして端子Ｑ１〜Ｑｐから出力する。
【００８１】
排他的論理和素子１１３−１〜１１３−ｐ−１は、Ｄフリップフロップ素子群１１２の端子Ｑ１〜Ｑｐから出力される隣接する２組ずつの信号の排他的論理和をそれぞれ演算して出力する。
【００８２】
論理積素子１１４−１〜１１４−ｐ−１は、所定の排他的論理和素子と、その排他的論理和素子を基準とした場合に遅延時間が２倍または２分の１に対応する排他的論理和素子の出力の論理積を演算して出力する。
【００８３】
論理和素子１１５は、論理積素子１１４−１〜１１４−ｐ−１の論理和を演算して出力する。
図１３に戻って、反転素子１１６は、デューティー比検出器１１０の出力である補正完了信号を反転して論理積素子Ａ１〜Ａｐに供給する。
【００８４】
論理積素子Ａ１〜Ａｐは、反転素子１１６から供給される信号に応じて、遅延出力信号Ｃ１〜Ｃｐを通過または遮断するスイッチの役割を果たす。
次に、以上の実施の形態の動作について説明する。
【００８５】
入力クロック信号の供給が開始されるとともに、外部リセット信号が“Ｈ”の状態にされると、デューティー比検出器１１０がリセットされ、その出力である補正完了信号は“Ｌ”の状態になる。
【００８６】
補正完了信号が“Ｌ”の状態になると、反転素子１１６の出力は“Ｈ”の状態になるので、論理積素子Ａ１〜Ａｐは、遅延素子群５０から出力される遅延出力信号Ｃ１〜Ｃｐを通過させ、エッジ検出部６０に供給する。
【００８７】
エッジ検出部６０および遅延信号選択部７０は、前述の場合と同様の動作により、分周出力信号のエッジを検出するとともに、そのエッジ位置から２分の１の遅延を有する遅延出力信号を選択して出力する。
【００８８】
その結果、排他的論理和素子８０からは、分周出力信号の２分の１の周期を有する信号、即ち、入力クロック信号のデューティー比を５０％に補正した出力クロック信号が出力されることになる。
【００８９】
デューティー比検出回路１１０は、遅延素子群１１１により、出力クロック信号をτずつ順次遅延し、Ｄフリップフロップ素子群１１２に供給する。Ｄフリップフロップ素子群１１２は、遅延素子群１１１からの出力信号の立ち上がりのタイミングで、出力クロック信号をラッチして端子Ｑ１〜Ｑｐから出力する。
【００９０】
排他的論理和素子１１３−１〜１１３−ｐ−１は、隣接する２つの端子から出力される信号の排他的論理和を演算して出力する。その結果、出力クロック信号のエッジ付近に対応する素子の出力が“Ｈ”の状態になり、その他は“Ｌ”の状態になる。
【００９１】
論理積素子１１４−１〜１１４−ｐ−１は、出力クロック信号（デューティー比が補正された信号）のエッジ間隔に対応する位置に存在する２個の排他的論理和素子の出力信号の論理積を演算するので、出力クロック信号のエッジの間隔が設定された間隔になった場合には、何れかの出力が“Ｈ”の状態になる。
【００９２】
論理和素子１１５は、論理積素子１１４−１〜１１４−ｐ−１の論理和を演算して出力するので、何れかの論理積素子の出力が“Ｈ”の状態になった場合には、その出力も“Ｈ”の状態になる。即ち、出力クロック信号のエッジ間隔が設定された間隔になった場合には、論理和素子１１５の出力である補正終了信号も“Ｈ”の状態になる。
【００９３】
デューティー比検出器１１０の出力が“Ｈ”の状態になると、後段の回路は、出力クロック信号のデューティー比の補正が完了したことを認知する。
ところで、補正完了信号が“Ｈ”の状態になると、反転素子１１６の出力は“Ｌ”の状態になり、論理積素子Ａ１〜Ａｐは、遅延出力信号Ｃ１〜Ｃｐを遮断した状態になる。
【００９４】
その結果、エッジ検出回路６０のＤフリップフロップ素子６１−１〜６１−ｐにはクロック信号が供給されない状態になるので、これらの素子は直前の状態、即ち、エッジを検出した状態を保持することになる。その結果、検出信号も直前の状態が保持されることになる。
【００９５】
従って、遅延信号選択部７０は、保持されている検出信号に従って遅延出力信号を選択して出力するので、排他的論理和素子８０からは、デューティー比が補正された出力クロック信号が出力され続けることになる。
【００９６】
以上の実施の形態によれば、デューティー比の補正が完了した場合には、補正完了信号を後段の回路に出力するようにしたので、後段の回路が誤動作等をすることを防止することが可能になる。
【００９７】
また、以上の実施の形態によれば、デューティー比の補正が完了した場合には、エッジ検出部６０の動作を停止するようにしたので、エッジ検出位置が微妙にずれることによって発生するジッター等の発生を未然に防ぐことが可能になる。
【００９８】
なお、以上の実施の形態では、デューティー比が補正された後は、エッジ検出部６０の動作を停止するようにしたが、一端停止した後に、何らかの要因（例えば、所定の時間が経過した等）をトリガとして、エッジ検出部６０を再度動作させることも可能である。そのような構成によれば、誤った位置で補正がロックされることを防止できる。
【００９９】
また、以上の実施の形態では、外部（例えば、前段の回路）からリセット信号を入力して回路をリセットするようにしたが、例えば、電源の投入に同期してリセット信号を発生して供給することも可能である。このような構成によれば簡易な構成で回路をリセットすることが可能になる。
【０１００】
次に、本発明の第４の実施の形態の構成例について説明する。
図１５は、本発明の第４の実施の形態の構成例を示す図である。この図において、図３の場合と対応する部分には同一の符号を付してあるので、その説明は省略する。この図の例では、図３の場合と比較して、カウンタ１２０、Ｄフリップフロップ素子１２１、および、論理積素子Ａ１〜Ａｐが新たに追加されている。その他の構成は、図３の場合と同様である。
【０１０１】
ここで、カウンタ１２０は、外部リセット信号によってリセットされ、入力クロック信号の、例えば、立ち上がりエッジをカウントし、所定のカウント値になった場合に、その出力を“Ｈ”の状態にする。
【０１０２】
Ｄフリップフロップ素子１２１は、外部リセット信号が“Ｈ”になった場合には、セット（Ｓ）端子に“Ｈ”が入力されるので、出力が“Ｈ”の状態になる。そして、カウンタ１２０の出力が立ち上がるタイミングで、外部リセット信号をラッチして出力する。なお、この出力信号は補正完了信号であり、この実施の形態ではアクティブロー（Ａｃｔｉｖｅ  Ｌｏｗ）となっている。
【０１０３】
論理積素子Ａ１〜Ａｐは、補正完了信号が“Ｈ”の状態である場合には、遅延出力信号Ｃ１〜Ｃｐを通過させ、“Ｌ”の場合には遮断する。
次に、以上の実施の形態の動作について説明する。
【０１０４】
入力クロック信号の供給が開始され、外部リセット信号が“Ｈ”の状態にされると、カウンタ１２０がリセットされ、入力クロック信号の、例えば、立ち上がりエッジのカウントを開始する。
【０１０５】
一方、Ｄフリップフロップ素子１２１は、外部リセット信号が“Ｈ”の状態になると、セット端子が“Ｈ”の状態になるので、その出力である補正完了信号が“Ｈ”の状態になる。なお、前述のように、本実施の形態では、補正完了信号はアクティブローであるので、“Ｈ”の状態であることは補正の完了を意味しない。
【０１０６】
補正完了信号が“Ｈ”の状態になると、第３の実施の形態の場合と同様に、論理積素子Ａ１〜Ａｐは遅延出力信号Ｃ１〜Ｃｐを通過させ、エッジ検出部６０に供給するので、エッジの検出動作が開始され、エッジが検出された場合には、検出信号が遅延信号選択部７０に供給される。
【０１０７】
遅延信号選択部７０は、検出信号に応じて所定の遅延出力信号を選択し、排他的論理和素子８０に供給する。その結果、排他的論理和素子８０からは、デューティー比が補正された出力クロック信号が出力されることになる。
【０１０８】
外部リセット信号が入力されてから、所定の時間（補正が完了するのに十分な時間）が経過すると、カウンタ１２０の出力が“Ｈ”の状態になる。すると、Ｄフリップフロップ素子１２１は、カウンタ１２０の立ち上がりのタイミングで、外部リセット信号をラッチする。外部リセット信号は、短時間だけ“Ｈ”の状態になる信号であり、カウンタ１２０のカウント動作が完了する時点では“Ｌ”の状態になっているので、Ｄフリップフロップ素子１２１の出力は“Ｌ”の状態になる。
【０１０９】
その結果、補正完了信号が“Ｌ”になってアクティブになるとともに、論理積素子Ａ１〜Ａｐが遮断された状態になるので、エッジ検出部６０は直前の状態でロックされることになる。その結果、前述の場合と同様に、ジッター等の発生を未然に防ぐことが可能になる。
【０１１０】
以上の実施の形態によれば、カウンタ１２０とＤフリップフロップ素子１２１を用いて入力クロック信号をカウントし、所定の時間が経過した場合には、補正完了信号をアクティブにするとともに、エッジ検出部６０をロックするようにしたので、簡易な回路で補正完了信号を生成することが可能になるとともに、ジッターの発生を防止することが可能になる。
【０１１１】
なお、第１〜第４の実施の形態では、エッジ検出部６０からの全ての検出信号を遅延信号選択部７０に接続するようにしたが、例えば、偶数番目の検出信号のみを接続し、奇数番目の信号がアクティブにされたことを示す奇数信号を別途設けるようにしてもよい。即ち、偶数番目の信号がアクティブにされた場合には、その信号をそのまま遅延信号選択部７０に供給し、奇数番目の信号がアクティブにされた場合には、前述の奇数信号をアクティブにするとともに、最寄りの偶数信号をアクティブにし、該当する奇数信号を特定するようにしてもよい。
【０１１２】
このような構成によれば、エッジ検出部６０と遅延信号選択部７０の間の配線数を約２分の１に減少させることが可能になり、回路を簡略化するとともに、回路の高速動作を実現することが可能になる。
【０１１３】
【発明の効果】
以上説明したように本発明では、クロック信号のデューティー比を補正するクロック信号補正回路において、入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する分周手段と、分周クロック信号のエッジを検出するエッジ検出手段と、エッジ検出手段の検出結果に応じて分周クロック信号を遅延し、遅延分周クロック信号を生成する遅延手段と、分周クロック信号と、遅延分周クロック信号とを演算して、出力クロック信号を生成する演算手段と、を設けるようにしたので、簡単な回路構成で精度よくクロック信号のデューティー比を補正することが可能になる。
【０１１５】
また、クロック信号のデューティー比を補正するクロック信号補正回路を有する半導体装置において、入力クロック信号をｎ（ｎは自然数）分の１に分周して分周クロック信号を生成する分周手段と、分周クロック信号のエッジを検出するエッジ検出手段と、エッジ検出手段の検出結果に応じて分周クロック信号を遅延し、遅延分周クロック信号を生成する遅延手段と、分周クロック信号と、遅延分周クロック信号とを演算して、出力クロック信号を生成する演算手段と、を有するようにしたので、簡単な回路で精度よくクロック信号のデューティー比を補正することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】図１に示す原理図の動作を説明するためのタイミングチャートである。
【図３】本発明の第１の実施の形態の構成例を示す図である。
【図４】図３に示す遅延素子群の詳細な構成例を示す図である。
【図５】図３に示すエッジ検出部の詳細な構成例を示す図である。
【図６】図３に示す遅延信号選択部の詳細な構成例である。
【図７】図３に示す実施の形態の動作を説明するためのタイミングチャートである。
【図８】図３に示す遅延素子群の詳細な他の構成例を示す図である。
【図９】図３に示す遅延素子群の詳細な他の構成例を示す図である。
【図１０】本発明の第２の実施の形態の構成例を示す図である。
【図１１】図１０に示す端数補正部の動作原理を説明する図である。
【図１２】図１０に示す端数補正部の詳細な構成例を示す図である。
【図１３】本発明の第３の実施の形態の構成例を示す図である。
【図１４】図１３に示すデューティー比検出器の詳細な構成例を示す図である。
【図１５】本発明の第４の実施の形態の構成例を示す図である。
【図１６】従来のクロック信号補正回路の構成を示す図である。
【符号の説明】
２０  分周手段
２１  エッジ検出手段
２２  遅延手段
２３  演算手段
４０  分周器
５０  遅延素子群
５１−１〜５１−ｍ  遅延素子
６０  エッジ検出部
６１−１〜６１−ｐ  Ｄフリップフロップ素子
６２−１〜６２−ｐ−１  排他的論理和素子
７０  遅延信号選択部
７０−１〜７０−ｓ  ＮＯＲ素子
７１−１〜７１−ｓ  ＮＯＲ素子
８０  排他的論理和素子
１００  端数補正部
１００−１〜１００−ｖ  論理和素子
１０１  論理和素子
１０２  遅延素子
１０３  セレクタ
１１０  デューティー比検出器
１１１  遅延素子群
１１２  Ｄフリップフロップ素子群
１１３−１〜１１３−ｐ−１  排他的論理和素子
１１４−１〜１１４−ｐ−１  論理積素子
１１５  論理和素子
１１６  反転素子
１２０  カウンタ
１２１  Ｄフリップフロップ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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