(57)【特許請求の範囲】
【請求項１】
メモリマクロとロジック部がワンチップに集積されたロジック混載メモリにおいて、前記メモリマクロは、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路と内部アドレス信号の一部を所定値に固定するスイッチ回路とを有する制御ブロックと、複数のデータ線を有する少なくとも２つのメモリアレイブロックと、前記少なくとも２つのメモリアレイブロックのメモリセルのデータを前記データ線を介して前記ロジック部に出力する入出力データバッファブロックと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックと具備し、前記各メモリアレイ電源ドライバブロックは外部電源電圧を受け、メモリアレイブロックのメモリセルアレイを駆動する内部電源電圧を発生する内部電源電圧発生回路を具備し、前記内部電源電圧発生回路の電流駆動能力は各メモリアレイ電源ドライバブロックで同一であり、前記メモリアレイ電源ドライバブロックの個数は前記メモリアレイブロックの個数に比例し、前記少なくとも２つのメモリアレイブロックはカラム方向に配置された第１、第２、第３のセンスアンプを有しており、第１のメモリアレイは第１および第２のセンスアンプ間に設けられており、第２のメモリアレイは第２および第３のセンスアンプ間に設けられていることを特徴とするロジック混載メモリ。
【請求項２】
メモリマクロとロジック部がワンチップに集積されたロジック混載メモリにおいて、前記メモリマクロは、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路と内部アドレス信号の一部を所定値に固定するスイッチ回路とを有する制御ブロックと、複数のデータ線を有する少なくとも２つのメモリアレイブロックと、前記少なくとも２つのメモリアレイブロックのメモリセルのデータを前記データ線を介して前記ロジック部に出力する入出力データバッファブロックと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックと具備し、前記各メモリアレイ電源ドライバブロックは外部電源電圧を受け、メモリアレイブロックのメモリセルアレイを駆動する内部電源電圧を発生する内部電源電圧発生回路を具備し、前記内部電源電圧発生回路の電流駆動能力は各メモリアレイ電源ドライバブロックで同一であり、前記メモリアレイ電源ドライバブロックの個数は前記メモリアレイブロックの個数に比例し、前記少なくとも２つのメモリアレイブロックはカラム方向に配置された第１のメモリセルアレイ、第１のセンスアンプ、第２のメモリセルアレイ、第２のセンスアンプを具備することを特徴とするロジック混載メモリ。
【請求項３】
前記制御ブロックの前記アドレスバッファ回路は複数のアドレスバッファを具備し、前記制御ブロックの前記スイッチ回路は前記外部アドレス信号の複数の外部アドレス信号線と前記複数のアドレスバッファとの間に設けられた複数のスイッチを具備することを特徴とする請求項１又は２のいずれかに記載のロジック混載メモリ。
【請求項４】
前記内部電源電圧発生回路は外部電源電圧を受けて前記メモリアレイブロックの前記メモリセルアレイを駆動するための内部電源電圧を生成する電源降圧トランジスタを具備することを特徴とする請求項１乃至３のいずれかに記載のロジック混載メモリ。
【請求項５】
前記メモリマクロは前記少なくとも２つのメモリアレイブロックに隣接して配置された電源線ブロックをさらに具備することを特徴とする請求項１乃至４のいずれかに記載のロジック混載メモリ。
【請求項６】
前記複数のスイッチは複数のメタル配線層から成ることを特徴とする請求項３乃至５のいずれかに記載のロジック混載メモリ。
【請求項７】
前記複数のスイッチは複数のコンタクト配線層から成ることを特徴とする請求項３乃至５のいずれかに記載のロジック混載メモリ。
【請求項８】
前記メモリセルアレイは行列状に配置されたＤＲＡＭセルから成ることを特徴とする請求項１乃至７のいずれかに記載のロジック混載メモリ。
【請求項９】
前記少なくとも２つのメモリアレイブロックは、ロウデコーダ、カラムデコーダ及びセンスアンプを動作させるドライバを含むメモリアレイブロック制御部と、前記メモリアレイブロック制御部に隣接して配置された少なくとも１つのメモリセルアレイとを具備することを特徴とする請求項１乃至８のいずれかに記載のロジック混載メモリ。
【請求項１０】
前記所定値は１であることを特徴とする請求項１乃至９のいずれかに記載のロジック混載メモリ。
【請求項１１】
メモリマクロとロジック部がワンチップに集積されたロジック混載メモリにおいて、前記メモリマクロは、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路と内部アドレス信号の一部を所定値に固定するスイッチ回路とを有する制御ブロックと、複数のデータ線を有する複数のメモリアレイブロックと、前記複数のメモリアレイブロックのメモリセルのデータを前記データ線を介して前記ロジック部に出力する入出力データバッファブロックと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記各メモリアレイ電源ドライバブロックは外部電源電圧を受け、メモリアレイブロックのメモリセルアレイを駆動する内部電源電圧を発生する内部電源電圧発生回路を具備し、前記内部電源電圧発生回路の電流駆動能力は各メモリアレイ電源ドライバブロックで同一であり、前記メモリアレイ電源ドライバブロックの個数は前記メモリアレイブロックの個数に比例し、前記複数のメモリアレイブロックは前記データ線を共有することを特徴とするロジック混載メモリ。
【請求項１２】
前記所定値は１であることを特徴とする請求項１１記載のロジック混載メモリ。
【請求項１３】
メモリマクロとロジック部がワンチップに集積されたロジック混載メモリにおいて、前記メモリマクロは、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路を有する制御ブロックと、ロウ方向に配置された複数のサブメモリアレイブロックと複数のデータ線とを有する少なくとも２つのメモリアレイブロックと、各々前記少なくとも２つのメモリアレイブロックのメモリセルのデータを増幅し、かつデータを前記データ線を介して前記ロジック部に出力する増幅回路を有する複数の入出力データバッファと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記各メモリアレイ電源ドライバブロックは外部電源電圧を受け、メモリアレイブロックのメモリセルアレイを駆動する内部電源電圧を発生する内部電源電圧発生回路を具備することを特徴とするロジック混載メモリ。
【請求項１４】
前記複数の入出力データバッファの各々は外部電源電圧を受けて前記増幅回路を駆動するための内部電源電圧を生成する電源降圧トランジスタを具備することを特徴とする請求項１３記載のロジック混載メモリ。
【請求項１５】
前記少なくとも２つのメモリアレイブロックはカラム方向に配置された第１、第２、第３のセンスアンプを有しており、第１のメモリアレイは第１および第２のセンスアンプ間に設けられており、第２のメモリアレイは第２および第３のセンスアンプ間に設けられていることを特徴とする請求項１３又は１４記載のロジック混載メモリ。
【請求項１６】
前記少なくとも２つのメモリアレイブロックはカラム方向に配置された第１のメモリセルアレイ、第１のセンスアンプ、第２のメモリセルアレイ、第２のセンスアンプを具備することを特徴とする請求項１３乃至１５のいずれかに記載のロジック混載メモリ。
【請求項１７】
前記制御ブロックの前記アドレスバッファ回路は複数のアドレスバッファを具備しており、前記制御ブロックのスイッチ回路は前記外部アドレス信号の複数の外部アドレス信号線と前記複数のアドレスバッファとの間に設けられた複数のスイッチを具備することを特徴とする請求項１３乃至１６のいずれかに記載のロジック混載メモリ。
【請求項１８】
前記複数のスイッチは複数のメタル配線層から成ることを特徴とする請求項１７記載のロジック混載メモリ。
【請求項１９】
前記複数のスイッチは複数のコンタクト配線層から成ることを特徴とする請求項１７記載のロジック混載メモリ。
【請求項２０】
前記内部電源電圧発生回路は外部電源電圧を受けて前記メモリアレイブロックの前記メモリセルアレイを駆動するための内部電源電圧を生成する電源降圧トランジスタを具備することを特徴とする請求項１３乃至１９のいずれかに記載のロジック混載メモリ。
【請求項２１】
前記メモリセルアレイは行列状に配置された複数のＤＲＡＭセルから成ることを特徴とする請求項１３乃至２０のいずれかに記載のロジック混載メモリ。
【請求項２２】
メモリマクロとロジック部がワンチップに集積されたロジック混載メモリにおいて、前記メモリマクロは、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路を有する制御ブロックと、各々ロウ方向に配置された複数のメモリアレイブロックと複数のデータ線とを有する複数のメモリアレイブロックと、各々前記メモリアレイブロックのメモリセルのデータを増幅し、かつデータを前記データ線を介して前記ロジック部に出力する増幅回路を有する複数の入出力データバッファと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記各メモリアレイ電源ドライバブロックは外部電源電圧を受け、メモリアレイブロックのメモリセルアレイを駆動する内部電源電圧を発生する内部電源電圧発生回路を具備し、前記内部電源電圧発生回路の電流駆動能力は各メモリアレイ電源ドライバブロックで同一であり、前記メモリアレイ電源ドライバブロックの個数は前記メモリアレイブロックの個数に比例し、前記複数のメモリアレイブロックは前記データ線を共有することを特徴とするロジック混載メモリ。
【請求項２３】
メモリマクロとロジック部がワンチップに集積されたロジック混載メモリの設計方法において、前記メモリマクロは、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路と内部アドレス信号の一部を所定値に固定するスイッチ回路とを有する制御ブロックと、複数のデータ線を有する少なくとも１つのメモリアレイブロックと、前記少なくとも１つのメモリアレイブロックのメモリセルのデータを前記データ線を介して前記ロジック部に出力する入出力データバッファブロックと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記メモリマクロの仕様を満たす前記メモリアレイブロックの数Ｌを決定し、決定した前記メモリアレイブロックの数Ｌに応じて前記メモリアレイ電源ドライバブロックの数を決定し、Ｌ個の前記メモリアレイブロックを前記入出力データバッファブロック及び前記制御ブロックに隣接した位置に配置するレイアウトデータをプログラムにしたがって自動処理により作成することを特徴とするロジック混載メモリの設計方法。
【請求項２４】
前記メモリアレイブロックの数Ｌは前記メモリマクロのロウ数、コラム数、入出力端子数および記憶容量および各メモリアレイブロックの記憶容量の仕様のうち少なくともｌつの仕様に基いて決定されることを特徴とする請求項２３記載のロジック混載メモリの設計方法。
【請求項２５】
前記メモリアレイブロックの数Ｌは、Ｌ＝Ｎ／Ｋによって決定され、ここで、Ｎは前記メモリマクロの記憶容量であり、Ｋは各メモリアレイブロックの記憶容量であることを特徴とする請求項２３又は２４記載のロジック混載メモリの設計方法。
【請求項２６】
前記所定値は１であることを特徴とする請求項２３乃至２５のいずれかに記載のロジック混載メモリの設計方法。
【請求項２７】
メモリマクロとロジック部がワンチップに集積されたロジック混載メモリの設計方法において、前記メモリマクロは、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路を有する制御ブロックと、ロウ方向に配置された複数のサブメモリアレイブロックと複数のデータ線とを有する少なくとも１つのメモリアレイブロックと、前記少なくとも１つのメモリアレイブロックのメモリセルのデータを増幅し、かつデータを前記データ線を介して前記ロジック部に出力する増幅回路を各々有する複数の入出力データバッファと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記メモリマクロの仕様を満たす前記サブメモリアレイブロックの数Ｐと前記メモリアレイブロックの数Ｌとを決定し、決定した前記メモリアレイブロックの数Ｌに応じて前記メモリアレイ電源ドライバブロックの数を決定し、Ｐ個の前記サブメモリアレイブロックを有するＬ個の前記メモリアレイブロックを前記入出力データバッファブロック及び前記制御ブロックに隣接した位置に配置するレイアウトデータをプログラムにしたがって自動処理により作成することを特徴とするロジック混載メモリの設計方法。
【請求項２８】
前記サブメモリアレイブロックの数Ｐおよび前記メモリアレイブロックの数Ｌは前記メモリマクロのロウ数、コラム数、入出力端子数および記憶容量、各サブメモリアレイブロックの記憶容量、各サブメモリアレイブロックのデータ線の対数および前記メモリアレイブロックの記憶容量の仕様のうち少なくともｌつの仕様に基いて決定されることを特徴とする請求項２７記載のロジック混載メモリの設計方法。
【請求項２９】
前記サブメモリアレイブロックの数Ｐは、Ｐ＝Ｒ／Ｑによって決定され、前記メモリアレイブロックの数Ｌは、Ｌ＝Ｎ／（Ｍ×Ｐ）によって決定され、ここで、Ｒは入出力端子数であり、Ｑは各サブメモリアレイブロックのデータ線の対数であり、Ｎは前記メモリマクロの記憶容量であり、Ｍは各サブメモリアレイブロックの記憶容量であることを特徴とする請求項２７又は２８に記載のロジック混載メモリの設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを記憶するメモリとデータについて所定の演算を行うロジックがワンチップに集積されたロジック混載メモリのメモリマクロの構成及び設計手法に関する。
【０００２】
【従来の技術】
図４０は、ロジック混載メモリのチップ上のレイアウトを示している。
【０００３】
チップ１０は、ロジック部１１、メモリ部（以下、メモリマクロと称する）１２及び入出力部（以下、Ｉ／Ｏ部と称する）１３により占められている。メモリマクロ１２は、メモリとしての機能を有する機能ブロック（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ  ）又はメガセルを設計した後、この機能ブロック又はメガセルをチップ１０にそのまま配置することにより形成される。
【０００４】
チップ１０には、最低、一つのメモリマクロ１２が配置される。図４１に示すように、チップ１０には、メモリマクロ１２の他に、ＰＬＬ回路などの所定の機能を有する機能ブロック（又はメガセル）１４ａ，１４ｂを配置してもよい。チップ１０のうち、メモリマクロ１２及び機能ブロック１４ａ，１４ｂが配置される領域以外の領域は、所定の演算を実行するための回路が形成されるロジック部１１を構成している。
【０００５】
ロジック部１１は、ゲートアレイやスタンダードセルなどの設計手法によって設計される。
【０００６】
メモリマクロ１２は、メモリマクロ１２がＳＲＡＭ（スタティックランダムアクセスメモリ）から構成される場合、ＣＡＤ処理により所定の行数及び所定の列数のマトリクス状にメモリセルアレイを自動配置する自動設計手法により設計される。
【０００７】
一方、メモリマクロ１２が１メガビット以上の記憶容量のＤＲＡＭ（ダイナミックランダムアクセスメモリ）から構成される場合、ＤＲＡＭの動作マージンがビット線やワード線の寄生容量に大きく依存することから、メモリマクロ１２の設計には上述の自動設計手法を採用することができない。
【０００８】
そこで、従来、メモリマクロ１２が１メガビット以上の記憶容量を持つＤＲＡＭから構成される場合、記憶容量の最小単位となるメモリマクロいわゆるサブメモリマクロを予め設計者による手設計により設計しておき、ロジック混載メモリの仕様（ロウ数、カラム数、入出力数（Ｉ／Ｏ数）、記憶容量など）に応じて必要な数だけサブメモリマクロを組み合わせるという設計手法により形成するのが一般的となっている。この手法によれば、サブメモリマクロを組み合わせるだけでメモリマクロが形成できるため、短い設計期間（ＴＡＴ：ターンアラウンドタイム）でメモリマクロを設計できる。各々のサブメモリマクロは、独立した一つのＤＲＡＭとして動作するものであり、例えば、一つのサブメモリマクロをそのまま通常のＤＲＡＭとして製品化することも可能である。
【０００９】
図４２は、従来のメモリマクロのフロアプランの一例を示すものである。
【００１０】
このメモリマクロ１２は、各々、例えば、２メガビットの記憶容量のＤＲＡＭとして機能する四つのサブメモリマクロ１５ａ〜１５ｄから構成されている。各々のサブメモリマクロは２メガビットの記憶容量のＤＲＡＭとして機能するため、メモリマクロ１２は、８（２×Ｌ）メガビットの記憶容量のＤＲＡＭとなる（Ｌはサブメモリマクロの数を意味し、ここではＬ＝４の場合を例にとっている）。
【００１１】
図４３は、図４２に示したサブメモリマクロ１５ａのブロック図を示したものである。
【００１２】
サブメモリマクロ１５ａ内には、一つの独立したＤＲＡＭとして動作するため、ＤＲＡＭに必要な全ての回路を含んでいる。つまり、サブメモリマクロ１５ａ内には、メモリセルアレイ２０，センスアンプ２１，ロウデコーダ２２，カラムデコーダ２３、入出力データバッファ２４，ロウアドレスバッファ２５，カラムアドレスバッファ２６，ロウ系制御回路２７，カラム系制御回路２８，基板電位発生回路２９，ワード線電位発生回路３０，ビット線電位発生回路３１，センスアンプ電源ドライバ基準電位発生回路３２，周辺回路電源電位発生回路３３及びセンスアンプ電源ドライバトランジスタ３４がそれぞれ含まれている。
【００１３】
一例として、外部電源ＶＥＸＴは、約３．３Ｖ、基板電位ＶＢＢは、約−１Ｖ、ワード線電位ＶＰＰは、約４．３Ｖ、ビット線電位ＶＢＬは、約１．３Ｖ、センスアンプ電源電位ＶＡＡは、約２．５Ｖ、周辺回路電源電位ＶＩＮＴは、約２．８Ｖとなる。サブメモリマクロ１５ｂ〜１５ｄも全く同様に構成されている。
【００１４】
図４３に示すサブメモリマクロ１５ａを複数個組み合わせて一つのメモリマクロを構成する場合、各々のサブメモリマクロ１５ａ〜１５ｄが、ロウアドレスバッファ２５，カラムアドレスバッファ２６，ロウ系制御回路２７，カラム系制御回路２８，基板電位発生回路２９，ワード線電位発生回路３０，ビット線電位発生回路３１，センスアンプ電源ドライバ基準電位発生回路３２，周辺回路電源電位発生回路３３及びセンスアンプ電源ドライバトランジスタ３４からなる回路系を含んでいるので、メモリマクロはこの回路系をサブメモリマクロ１５ａの個数分だけを設けなければならない。
【００１５】
つまり、サブメモリマクロ１５ａの数が増えれば増える程、上記回路が増加してしまうので、メモリマクロの面積増大を招くことになる。ロウアドレスバッファ２５，カラムアドレスバッファ２６，ロウ系制御回路２７，カラム系制御回路２８，基板電位発生回路２９，ワード線電位発生回路３０，ビット線電位発生回路３１，センスアンプ電源ドライバ基準電位発生回路３２，周辺回路電源電位発生回路３３及びセンスアンプ電源ドライバトランジスタ３４からなる上記回路系はサブメモリマクロ１５ａ〜１５ｄにそれぞれ設ける必要はなく、一つのメモリマクロ１２に一つ存在すれば足りる。
【００１６】
この欠点を解決する設計手法として、以下の手法が提案されている。
【００１７】
図４４の設計手法は、特願平７−１３７３８号（平成７年１月３１日出願）に開示されるものである。
【００１８】
この手法は、メモリマクロ１２を、所望の記憶容量を実現するための複数個たとえば４個のサブメモリマクロ１６ａ〜１６ｄ、一つの制御部（制御マクロ）１７、及び配線部１８の組み合わせにより構成するものである。この手法によれば、複数個のサブメモリマクロ１６ａ〜１６ｄに共通に用いられる制御マクロ１７が存在するため、メモリマクロの不必要な面積増大を防止することができる。
【００１９】
図４５に示される他の設計手法は、Ｔ．Ｗａｔａｎａｂｅ  ｅｔ  ａｌ．  Ａ  Ｍｏｄｕｌａｒ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ａ  ６．４−Ｇｂｙｔｅ／ｓ，  ８−Ｍｂ  ＤＲＡＭ−Ｉｎｔｅｇｒａｔｅｄ  Ｍｅｄｉａ  Ｃｈｉｐ，  ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．３２，  ｐｐ．６３５−６４１，  Ｍａｙ  １９９７．に開示されるものである。
【００２０】
この設計手法は、複数個のメモリブロック（バンク）４２、所定電位発生回路４３、センスアンプ４４、及びデータ入出力部４５の組み合わせによりメモリマクロ４１を構成するものである。また、チップ４０上には、メモリマクロ４１の他に、メモリマクロ４１の制御部（制御ロジック）４６、及びロジック部（演算回路）４７が配置されている。この手法によれば、所定電位発生回路４３、センスアンプ４４、データ入出力部４５、及び制御部４６が複数個のメモリブロック（バンク）４２の個々に設けられているのではなく、共通に一つ設けられているため、メモリブロック４２の増加によるメモリマクロの不必要な面積増大を防止することができる。
【００２１】
【発明が解決しようとする課題】
図４４及び図４５の設計方法によれば、サブメモリマクロ又はメモリブロックの数を調節するだけで所望の記憶容量を有するメモリマクロを提供できるため、ロジック混載メモリの設計期間を短縮できる。また、サブメモリマクロ又はメモリブロックには、全てのサブメモリマクロ又はメモリブロックに共通化できる回路が含まれていないため、サブメモリマクロ又はメモリブロックの数が増加した場合にメモリマクロが必要以上に大きくなる事態を回避できる。
【００２２】
しかしながら、ロジック混載メモリの仕様（ロウ数、カラム数、Ｉ／Ｏ数、記憶容量など）によりサブメモリマクロ又はメモリブロックの数が変わると、例えば、メモリ動作に必要となるアドレス信号の数も変わってくるため、これに合わせて、アドレスバッファやアドレスデコーダなどの所定の回路を設計し直さなければならない。
【００２３】
また、従来では、メモリアレイの実質的な拡張単位である１メガビットメモリアレイより記憶容量の小さいメモリマクロ、たとえば６４キロビット、３２キロビットのメモリマクロの仕様に対しては１メガビットメモリアレイを設計変更することにより実現している。しかしながら、メモリアレイ自体の設計変更は基本的変更を伴うものでありＣＡＤ操作により自動設計することができず、時間がかかる。また、設計変更されたメモリアレイのＤＱ線対の数に応じて入出力データバッファのＩ／Ｏ数も変更する必要がある。
【００２４】
本発明の目的は、ロジック混載メモリの仕様によりメモリマクロの記憶容量が変化しても、それに伴う設計変更が簡単かつ自動的に行えるようなメモリマクロ内の各回路の配置を提案すると共に、実際に設計期間の短縮や面積オーバーヘッドの縮小に貢献できる設計方法を提案することにある。
【００２５】
本発明の第1の視点におけるロジック混載メモリは、メモリマクロとロジック部がワンチップに集積されたロジック混載メモリにおいて、前記メモリマクロが、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路と内部アドレス信号の一部を所定値に固定するスイッチ回路とを有する制御ブロックと、複数のデータ線を有する少なくとも２つのメモリアレイブロックと、前記少なくとも２つのメモリアレイブロックのメモリセルのデータを前記データ線を介して前記ロジック部に出力する入出力データバッファブロックと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックと具備し、前記各メモリアレイ電源ドライバブロックは外部電源電圧を受け、メモリアレイブロックのメモリセルアレイを駆動する内部電源電圧を発生する内部電源電圧発生回路を具備し、前記内部電源電圧発生回路の電流駆動能力は各メモリアレイ電源ドライバブロックで同一であり、前記メモリアレイ電源ドライバブロックの個数は前記メモリアレイブロックの個数に比例することを特徴とする。
【００２６】
前記少なくとも２つのメモリアレイブロックはカラム方向に配置された第１、第２、第３のセンスアンプを有しており、第１のメモリアレイは第１および第２のセンスアンプ間に設けられており、第２のメモリアレイは第２および第３のセンスアンプ間に設けられていることを特徴とする。
【００２７】
前記少なくとも２つのメモリアレイブロックはカラム方向に配置された第１のメモリセルアレイ、第１のセンスアンプ、第２のメモリセルアレイ、第２のセンスアンプを具備することを特徴とする。
【００２８】
前記制御ブロックの前記アドレスバッファ回路は複数のアドレスバッファを具備し、前記制御ブロックの前記スイッチ回路は前記外部アドレス信号の複数の外部アドレス信号線と前記複数のアドレスバッファとの間に設けられた複数のスイッチを具備することを特徴とする。
【００２９】
前記内部電源電圧発生回路は外部電源電圧を受けて前記メモリアレイブロックの前記メモリセルアレイを駆動するための内部電源電圧を生成する電源降圧トランジスタを具備することを特徴とする。
【００３０】
前記メモリマクロは前記少なくとも２つのメモリアレイブロックに隣接して配置された電源線ブロックをさらに具備することを特徴とする。
【００３１】
前記複数のスイッチは複数のメタル配線層から成ることを特徴とする。
【００３２】
前記複数のスイッチは複数のコンタクト配線層から成ることを特徴とする。
【００３３】
前記メモリセルアレイは行列状に配置されたＤＲＡＭセルから成ることを特徴とする。
【００３４】
前記少なくとも２つのメモリアレイブロックは、ロウデコーダ、カラムデコーダ及びセンスアンプを動作させるドライバを含むメモリアレイブロック制御部と、前記メモリアレイブロック制御部に隣接して配置された少なくとも１つのメモリセルアレイとを具備することを特徴とする。
【００３５】
前記所定値は１であることを特徴とする。
【００３６】
本発明の第２の視点におけるロジック混載メモリは、メモリマクロとロジック部がワンチップに集積されたロジック混載メモリにおいて、前記メモリマクロが、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路と内部アドレス信号の一部を所定値に固定するスイッチ回路とを有する制御ブロックと、複数のデータ線を有する複数のメモリアレイブロックと、前記複数のメモリアレイブロックのメモリセルのデータを前記データ線を介して前記ロジック部に出力する入出力データバッファブロックと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記各メモリアレイ電源ドライバブロックは外部電源電圧を受け、メモリアレイブロックのメモリセルアレイを駆動する内部電源電圧を発生する内部電源電圧発生回路を具備し、前記内部電源電圧発生回路の電流駆動能力は各メモリアレイ電源ドライバブロックで同一であり、前記メモリアレイ電源ドライバブロックの個数は前記メモリアレイブロックの個数に比例することを特徴とする。
【００３７】
前記複数のメモリアレイブロックは前記データ線を共有することを特徴とする。
【００３８】
前記所定値は１であることを特徴とする。
【００３９】
本発明の第３の視点におけるロジック混載メモリは、メモリマクロとロジック部がワンチップに集積されたロジック混載メモリにおいて、前記メモリマクロが、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路を有する制御ブロックと、ロウ方向に配置された複数のサブメモリアレイブロックと複数のデータ線とを有する少なくとも２つのメモリアレイブロックと、各々前記少なくとも２つのメモリアレイブロックのメモリセルのデータを増幅し、かつデータを前記データ線を介して前記ロジック部に出力する増幅回路を有する複数の入出力データバッファと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記各メモリアレイ電源ドライバブロックは外部電源電圧を受け、メモリアレイブロックのメモリセルアレイを駆動する内部電源電圧を発生する内部電源電圧発生回路を具備することを特徴とする。
【００４０】
前記複数の入出力データバッファの各々は外部電源電圧を受けて前記増幅回路を駆動するための内部電源電圧を生成する電源降圧トランジスタを具備することを特徴とする。
【００４１】
前記少なくとも２つのメモリアレイブロックはカラム方向に配置された第１、第２、第３のセンスアンプを有しており、第１のメモリアレイは第１および第２のセンスアンプ間に設けられており、第２のメモリアレイは第２および第３のセンスアンプ間に設けられていることを特徴とする。
【００４２】
前記少なくとも２つのメモリアレイブロックはカラム方向に配置された第１のメモリセルアレイ、第１のセンスアンプ、第２のメモリセルアレイ、第２のセンスアンプを具備することを特徴とする。
【００４３】
前記制御ブロックの前記アドレスバッファ回路は複数のアドレスバッファを具備しており、前記制御ブロックのスイッチ回路は前記外部アドレス信号の複数の外部アドレス信号線と前記複数のアドレスバッファとの間に設けられた複数のスイッチを具備することを特徴とする。
【００４４】
前記複数のスイッチは複数のメタル配線層から成ることを特徴とする。
【００４５】
前記複数のスイッチは複数のコンタクト配線層から成ることを特徴とする。
【００４６】
前記内部電源電圧発生回路は外部電源電圧を受けて前記メモリアレイブロックの前記メモリセルアレイを駆動するための内部電源電圧を生成する電源降圧トランジスタを具備することを特徴とする。
【００４７】
前記メモリセルアレイは行列状に配置された複数のＤＲＡＭセルから成ることを特徴とする。
【００４８】
本発明の第４の視点におけるロジック混載メモリは、メモリマクロとロジック部がワンチップに集積されたロジック混載メモリにおいて、前記メモリマクロが、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路を有する制御ブロックと、各々ロウ方向に配置された複数のメモリアレイブロックと複数のデータ線とを有する複数のメモリアレイブロックと、各々前記メモリアレイブロックのメモリセルのデータを増幅し、かつデータを前記データ線を介して前記ロジック部に出力する増幅回路を有する複数の入出力データバッファと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記各メモリアレイ電源ドライバブロックは外部電源電圧を受け、メモリアレイブロックのメモリセルアレイを駆動する内部電源電圧を発生する内部電源電圧発生回路を具備し、前記内部電源電圧発生回路の電流駆動能力は各メモリアレイ電源ドライバブロックで同一であり、前記メモリアレイ電源ドライバブロックの個数は前記メモリアレイブロックの個数に比例することを特徴とする。
【００４９】
前記複数のメモリアレイブロックは前記データ線を共有することを特徴とする。
【００５０】
本発明の第５の視点におけるメモリマクロとロジック部がワンチップに集積されたロジック混載メモリの設計方法は、メモリマクロが、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路と内部アドレス信号の一部を所定値に固定するスイッチ回路とを有する制御ブロックと、複数のデータ線を有する少なくとも１つのメモリアレイブロックと、前記少なくとも１つのメモリアレイブロックのメモリセルのデータを前記データ線を介して前記ロジック部に出力する入出力データバッファブロックと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記メモリマクロの仕様を満たす前記メモリアレイブロックの数Ｌを決定し、決定した前記メモリアレイブロックの数Ｌに応じて前記メモリアレイ電源ドライバブロックの数を決定し、Ｌ個の前記メモリアレイブロックを前記入出力データバッファブロック及び前記制御ブロックに隣接した位置に配置するレイアウトデータをプログラムにしたがって自動処理により作成することを特徴とする。
【００５１】
前記メモリアレイブロックの数Ｌは前記メモリマクロのロウ数、コラム数、入出力端子数および記憶容量および各メモリアレイブロックの記憶容量の仕様のうち少なくともｌつの仕様に基いて決定されることを特徴とする。
【００５２】
前記メモリアレイブロックの数Ｌは、Ｌ＝Ｎ／Ｋによって決定され、ここで、Ｎは前記メモリマクロの記憶容量であり、Ｋは各メモリアレイブロックの記憶容量であることを特徴とする。
【００５３】
前記所定値は１であることを特徴とする。
【００５４】
本発明の第６の視点におけるメモリマクロとロジック部がワンチップに集積されたロジック混載メモリの設計方法は、メモリマクロが、前記ロジック部から入力された外部アドレス信号を受けて内部アドレス信号を生成するアドレスバッファ回路を有する制御ブロックと、ロウ方向に配置された複数のサブメモリアレイブロックと複数のデータ線とを有する少なくとも１つのメモリアレイブロックと、前記少なくとも１つのメモリアレイブロックのメモリセルのデータを増幅し、かつデータを前記データ線を介して前記ロジック部に出力する増幅回路を各々有する複数の入出力データバッファと、前記メモリアレイブロックに対応する複数のメモリアレイ電源ドライバブロックとを具備し、前記メモリマクロの仕様を満たす前記サブメモリアレイブロックの数Ｐと前記メモリアレイブロックの数Ｌとを決定し、決定した前記メモリアレイブロックの数Ｌに応じて前記メモリアレイ電源ドライバブロックの数を決定し、Ｐ個の前記サブメモリアレイブロックを有するＬ個の前記メモリアレイブロックを前記入出力データバッファブロック及び前記制御ブロックに隣接した位置に配置するレイアウトデータをプログラムにしたがって自動処理により作成することを特徴とする。
【００５５】
前記サブメモリアレイブロックの数Ｐおよび前記メモリアレイブロックの数Ｌは前記メモリマクロのロウ数、コラム数、入出力端子数および記憶容量、各サブメモリアレイブロックの記憶容量、各サブメモリアレイブロックのデータ線の対数および前記メモリアレイブロックの記憶容量の仕様のうち少なくともｌつの仕様に基いて決定されることを特徴とする。
【００５６】
前記サブメモリアレイブロックの数Ｐは、Ｐ＝Ｒ／Ｑによって決定され、前記メモリアレイブロックの数Ｌは、Ｌ＝Ｎ／（Ｍ×Ｐ）によって決定され、ここで、Ｒは入出力端子数であり、Ｑは各サブメモリアレイブロックのデータ線の対数であり、Ｎは前記メモリマクロの記憶容量であり、Ｍは各サブメモリアレイブロックの記憶容量であることを特徴とする。
【００７０】
【発明の実施の形態】
以下、図面を参照しながら、本発明のロジック混載メモリについて詳細に説明する。
【００７１】
図１は、ロジック混載メモリのフロアプランの一例を示している。図２は、本発明の第１の実施形態に関わるメモリマクロ内のフロアプランを示している。
【００７２】
チップ１０は、ロジック部１１、メモリマクロ１２及びＩ／Ｏ部１３により占められている。メモリマクロ１２は、メモリとしての機能を有する機能ブロック（ＩＰ）又はメガセルを設計した後、この機能ブロック又はメガセルをチップ１０にそのまま配置することにより形成される。
【００７３】
チップ１０には、少なくとも、一つのメモリマクロ１２が配置される。チップ１０には、メモリマクロ１２に加えて、ＰＬＬ回路などの所定の機能を有する機能ブロック（又はメガセル）を配置してもよい。チップ１０のうち、メモリマクロ１２が配置される領域以外の領域は、所定の演算を実行するロジックが形成されるロジック部１１となっている。ロジック部１１は、ゲートアレイやスタンダードセルなどの設計手法によって設計される。
【００７４】
メモリマクロ１２は、ロジック部１１とは別個に設計される。メモリマクロ１２は、Ｌ（Ｌは、自然数）個のメモリアレイブロック１−１，１−２，…１−Ｌ、直流電位生成ブロック２、入出力データバッファブロック３、メモリアレイ電源ドライバブロック４−１，４−２，…４−Ｌ、制御ブロック５及び電源線ブロック６ａ−１，６ａ−２，…６ａ−Ｌ，６ｂ−１，６ｂ−２，…６ｂ−Ｌ，７ａ，７ｂ，８ａ，８ｂにより構成されている。
【００７５】
メモリマクロ１２の記憶容量は、メモリアレイブロックの数によって決定される。即ち、一つのメモリアレイブロックの記憶容量がＫビット（例えば、１メガビット）である場合には、メモリマクロ１２の記憶容量は、Ｋ×Ｌビット（Ｌは、メモリアレイブロックの数）となる。
【００７６】
また、一つのメモリアレイブロックの記憶容量が設計段階におけるメモリマクロ１２の記憶容量の最小単位となる。つまり、メモリマクロ１２の記憶容量は、Ｋビットを単位にして自由に変更可能である。なお、後述するが、制御ブロック５の構成に応じて、設計段階で変更できる記憶容量の最大値が決まる。
【００７７】
メモリアレイブロック１−１，１−２，…１−Ｌは、カラム方向（ビット線が伸びる方向）に互いに隣接して配置される。メモリアレイブロック１−１，１−２，…１−Ｌには、例えば、カラム方向に伸びる１２８対のＤＱ線（データ線）対が配置され、各メモリアレイブロックのＤＱ線対は、上記メモリアレイブロックを隣接して配置することによって互いに結合される。
【００７８】
直流電位生成ブロック２には、基板電位ＶＢＢ、ワード線電位ＶＰＰ、ビット線電位ＶＢＬ、センスアンプ電源ドライバ用の基準電位ＶＰＰＡ、周辺回路用電源電位ＶＩＮＴなどの一定電位を生成するための回路が形成される。直流電位生成ブロック２は、メモリアレイブロック１−１，１−２，…１−Ｌのカラム方向の一端部に配置されている。
【００７９】
入出力データバッファブロック３は、メモリアレイブロック１−１，１−２，…１−Ｌのカラム方向の他端部に配置されている。メモリアレイブロック１−１，１−２，…１−ＬのＤＱ線対は、入出力データバッファブロック３に接続される。直流電位生成ブロック２と入出力データバッファブロック３は、メモリアレイブロック１−１，１−２，…１−Ｌを間に挟み込んで互いに対向する位置に配置されている。
【００８０】
メモリアレイ電源ドライバブロック４−１，４−２，…４−Ｌは、メモリアレイブロック１−１，１−２，…１−Ｌに対応して配置される。メモリアレイ電源ドライバブロック４−１，４−２，…４−Ｌは、センスアンプを駆動するドライバに電源を供給する回路（トランジスタ）を含む。
【００８１】
メモリアレイ電源ドライバブロック４−１，４−２，…４−Ｌをメモリアレイブロック１−１，１−２，…１−Ｌに対応して配置した理由は、センスアンプを駆動するドライバに電源を供給する回路（トランジスタ）のサイズをメモリセルアレイの規模（記憶容量）に応じて可変できるようにするためである。
【００８２】
即ち、例えば、電源ドライバブロック（トランジスタ）が１つしかない場合には、そのトランジスタのサイズは、メモリセルアレイの規模にかかわらず、常に、メモリセルアレイの規模が最大である場合に対応させて作っておかなければならない。これでは、メモリマクロの記憶容量が小さい場合においても、大きなサイズのトランジスタが存在することになり、面積オーバーヘッドが大きくなってしまう。
【００８３】
メモリアレイ電源ドライバブロック４−１，４−２，…４−Ｌをメモリアレイブロック１−１，１−２，…１−Ｌに対応して配置すれば、センスアンプを駆動するドライバに電源を供給する回路（トランジスタ）のサイズをメモリセルアレイの規模（記憶容量）に応じて可変できるため、このような事態を回避できると共に、設計期間も短縮できる。
【００８４】
制御ブロック５は、ロウアドレスストロ−ブ信号／ＲＡＳ、カラムアドレスストロ−ブ信号／ＣＡＳ及び書き込み信号／ＷＥの各バッファを含んでいる。また、制御ブロック５は、ロウアドレス信号（外部ロウアドレス信号）ＡＲ０〜ＡＲ１０、カラムアドレス信号（外部カラムアドレス信号）ＡＣ０〜ＡＣ３をバッファリングし、内部ロウアドレス信号及び内部カラムアドレス信号を生成するバッファ、及びメモリマクロの記憶容量（メモリアレイブロックの数）に応じて内部ロウアドレス信号の一部（ブロック選択用アドレス信号）を所定値に固定し得るスイッチを含んでいる。このスイッチは、メタル層（配線層）やコンタクト層の接続の仕方によって自由に切り換えられるもので、設計段階では、ＣＡＤ処理により自由にスイッチを切り換えることができるが、サンプル作成後のスイッチの切り換えは不可能である。
【００８５】
電源線ブロック６ａ−１，６ａ−２，…６ａ−Ｌ，６ｂ−１，６ｂ−２，…６ｂ−Ｌ，７ａ，７ｂ，８ａ，８ｂは、メモリアレイブロック１−１，１−２，…１−Ｌの  ロウ方向の端部に配置されている。電源線ブロック６ａ−１，６ａ−  ２，…６ａ−Ｌ，６ｂ−１，６ｂ−２，…６ｂ−Ｌ，７ａ，７ｂ，８ａ，８ｂは、メモリアレイブロック１−１，１−２…１−Ｌ、直流電位生成ブロック２、入出力データバッファブロック３、メモリアレイ電源ドライバブロック４−１，４−２，…４−Ｌ及び制御ブロック５に外部電源ＶＥＸＴ及び接地電位ＧＮＤを供給する。
【００８６】
図３及び図４は、メモリアレイブロック内のフロアプランを示している。
【００８７】
このメモリアレイブロックのフロアプランでは、センスアンプの両側に存在するメモリセルアレイがそのセンスアンプを共有する共有センスアンプ方式を採用している。
【００８８】
図３は、図２のメモリアレイブロック１−１のフロアプランを示している。メモリアレイブロック制御部５０ａは、ロウデコーダ、カラムデコーダ、ロウ系制御回路などを含んでいる。メモリアレイブロック制御部５０ａのロウ方向の一方及び他方の端部には、それぞれに、二つのメモリセルアレイ５１−１，５１−２が配置されている。すなわち、メモリアレイブロック制御部５０ａを挟んでメモリアレイブロック制御部５０ａの一方の側に配置されたメモリアレイブロック１−１ａはメモリセルアレイ５１−１，５１−２を具備しており、同様に、メモリアレイブロック制御部５０ａを挟んでメモリアレイブロック制御部５０ａの他方の側に配置されたメモリアレイブロック１−１ｂもメモリセルアレイ５１−１，５１−２を具備している。
【００８９】
メモリアレイブロック１−１ａにおいて、メモリセルアレイ５１−１，５１−２は、カラム方向に隣接している。メモリセルアレイ５１−１，５１−２のカラム方向の隣接する端部間にはセンスアンプ（カラムスイッチを含む）５２−２が配置されおり、またメモリセルアレイ５１−１，５１−２のカラム方向の他方の端部には、センスアンプ（カラムスイッチを含む）５２−１、５２−３がそれぞれ配置されている。同様に、メモリアレイブロック１−１ｂにおいて、メモリセルアレイ５１−１，５１−２は、カラム方向に隣接している。メモリセルアレイ５１−１，５１−２のカラム方向の隣接する端部間にはセンスアンプ（カラムスイッチを含む）５２−２が配置されおり、またメモリセルアレイ５１−１，５１−２のカラム方向の他方の端部には、センスアンプ（カラムスイッチを含む）５２−１、５２−３がそれぞれ配置されている。
【００９０】
メモリマクロを構成するメモリアレイブロックが一つの場合（図２においてメモリアレイブロックが１−１のみしかない場合）には、メモリアレイブロックのフロアプランは図３のものを採用する。但し、いわゆる共有センスアンプ方式を採用しない場合には、センスアンプ（カラムスイッチを含む）は、カラム方向に隣接するメモリセルアレイの間にのみ配置すればよい。
【００９１】
図４は、図２のメモリアレイブロック１−２のフロアプランを示している。メモリアレイブロック制御部５０ｂは、ロウデコーダ、カラムデコーダ、ロウ系制御回路などを含んでいる。メモリアレイブロック制御部５０ｂのロウ方向の一方及び他方の端部には、それぞれに、二つのメモリセルアレイ５１−１，５１−２が配置されている。すなわち、メモリアレイブロック制御部５０ｂを挟んでメモリアレイブロック制御部５０ｂの一方の側に配置されたメモリアレイブロック１−２ａはメモリセルアレイ５１−１，５１−２を具備しており、同様に、メモリアレイブロック制御部５０ｂを挟んでメモリアレイブロック制御部５０ｂの他方の側に配置されたメモリアレイブロック１−２ｂもメモリセルアレイ５１−１，５１−２を具備している。
【００９２】
メモリアレイブロック１−２ａにおいて、メモリセルアレイ５１−１，５１−２は、カラム方向に隣接している。メモリセルアレイ５１−１，５１−２のカラム方向の隣接する端部間にはセンスアンプ（カラムスイッチを含む）５２−１が配置されおり、またメモリセルアレイ５１−２のカラム方向の他方の端部（Ｉ／Ｏバッファ側）には、センスアンプ（カラムスイッチを含む）５２−２が配置されている。同様に、メモリアレイブロック１−２ｂにおいて、メモリセルアレイ５１−１，５１−２は、カラム方向に隣接している。メモリセルアレイ５１−１，５１−２のカラム方向の隣接する端部間には５２−１が配置されおり、またメモリセルアレイ５１−２のカラム方向の他方の端部（Ｉ／Ｏバッファ側）には、センスアンプ（カラムスイッチを含む）５２−２が配置されている。他のメモリアレイブロック１−３，…１−Ｌのフロアプランはメモリアレイブロック１−２  のフロアプランと同様であるので、説明は省略する。
【００９３】
メモリアレイブロックの記憶容量が例えば１メガビットである場合には、各メモリセルアレイ５１−１、５１−２の記憶容量は、２５６キロビットとなる。２５６キロビットのメモリセルアレイは、例えば、２５６（ロウ）×１０２４（カラム）構成となっている。また、１６カラムを１つのＤＱ線対に接続することにより、同時に入出力できるビット数（Ｉ／Ｏ数）を１２８ビット（１２８Ｉ／Ｏ）とすることができる。
【００９４】
図５は、図３のメモリアレイブロック１−１のレイアウトを示すものである。図６は、図４のメモリアレイブロック１−２のレイアウトを示すものである。
【００９５】
本例では、メモリアレイブロックの記憶容量が１メガビットである場合について説明する。この場合、各メモリセルアレイ５１−１、５１−２の記憶容量は、２５６キロビットであり、各メモリセルアレイ５１−１、５１−２は、例えば、２５６（ロウ）×１０２４（カラム）構成となっている。
【００９６】
ＤＱ線対ＤＱ０〜ＤＱ６３，／ＤＱ０〜／ＤＱ６３は、メモリセルアレイブロック制御部５０ａの一方側のメモリセルアレイ５１−１、５１−２上に配置され、ＤＱ線対ＤＱ６４〜ＤＱ１２７，／ＤＱ６４〜／ＤＱ１２７は、メモリセルアレイブロック制御部５０ａの他方側のメモリセルアレイ５１−１、５１−２上に配置される。
【００９７】
１つのＤＱ線対には、１６カラム分のビット線対が接続されている。１６カラム分のビット線対のうち、カラム選択信号により選択された１カラム分のビット線対と１対のＤＱ線対とのデータの授受が可能となるため、同時に入出力できるビット数（Ｉ／Ｏ数）は、１２８ビット（１２８Ｉ／Ｏ）となる。なお、図６に破線で囲んで示すように、メモリアレイブロック１−２の、メモリアレイブロック１−１におけるセンスアンプ５２−１に相当するセンスアンプは、メモリアレイブロック１−１の、メモリアレイブロック１−２側のセンスアンプ５２−３を共有している。すなわち、互いに隣接する一対のメモリアレイブロックはそのメモリアレイブロック相互間に配置されているセンスアンプを共有する。
【００９８】
詳述すると、図５に示されるように、メモリアレイブロック１−１のメモリアレイブロック１−１ａは、カラム方向に配置された２個の２５６キロビットサブメモリセルアレイ５１−１、５１−２を具備している。２個の２５６キロビットサブメモリセルアレイ５１−１、５１−２の隣接する端部間にはこれら端部に隣接してセンスアンプ・カラムスイッチ５２−２が配置されている。端部間に配置されているこのセンスアンプ・カラムスイッチ５２−２は２個の２５６キロビットサブメモリセルアレイ５１−１、５１−２に共有されている。また、カラム方向において２個の２５６キロビットメモリセルサブアレイ５１−１、５１−２のそれぞれの他方の端部に隣接してセンスアンプ・カラムスイッチ５２−１，５２−３が配置されている。メモリアレイブロック１−１のメモリアレイブロック１−１ｂの構成は、メモリアレイブロック１−１のメモリアレイブロック１−１ａと同様の構成であるので、説明は省略する。
【００９９】
また、図６に示されるように、メモリアレイブロック１−２のメモリアレイブロック１−２ａは、同様に、カラム方向に配置された２個の２５６キロビットサブメモリセルアレイ５１−１、５１−２を具備している。２個の２５６キロビットサブメモリセルアレイ５１−１、５１−２はカラム方向に配置されている。２個の２５６キロビットサブメモリセルアレイ５１−１、５１−２の隣接する端部間にはこれら端部に隣接してセンスアンプ・カラムスイッチ５２−１が配置されている。端部間に配置されているこのセンスアンプ・カラムスイッチ５２−１は２個の２５６キロビットサブメモリセルアレイ５１−１、５１−２に共有されている。また、カラム方向において２５６キロビットサブメモリセルアレイ５１−２の他方の端部に隣接してセンスアンプ・カラムスイッチ５２−２が配置されている。メモリアレイブロック１−２ａにおいては、メモリアレイブロック１−１ａ（図５）におけるサブメモリセルアレイ５１−１の上記他方の端部に隣接して設けられたセンスアンプ・カラムスイッチ５２−１に相当するセンスアンプ・カラムスイッチは設けらていない。その代わりに、メモリアレイブロック１−２の一行上のメモリアレイブロック、すなわちメモリアレイブロック１−１、のメモリアレイブロック１−１ａにおけるサブメモリセルアレイ５１−２（図５）の上記他方の端部に隣接して設けられたセンスアンプ・カラムスイッチ５２ー３が共有される。メモリアレイブロック１−２のメモリアレイブロック１−２ｂの構成は、メモリアレイブロック１−２のメモリアレイブロック１−２ａと同様の構成であるので、説明は省略する。図２のマクロセルにおける他のメモリアレイブロックについても図６に示すメモリアレイブロック１−２と同様であるので説明は省略する。
【０１００】
図７は、共有センスアンプ方式のセンスアンプの構成を示している。
【０１０１】
カラム方向に隣接する二つのメモリセルアレイ５１の間には、センスアンプ６１及びカラムスイッチ６２が配置されている。センスアンプ６１は、活性化信号ＳＡＰ，／ＳＡＮにより活性化され、カラムスイッチ６２は、カラム選択信号ＣＳＷにより活性化される。
【０１０２】
一方のメモリセルアレイに伸びるビット線対ＢＬ１，／ＢＬ１は、イコライザ６３−１及び選択ゲート６４−１を経由してセンスアンプ６１及びカラムスイッチ６２に接続されている。他方のメモリセルアレイに伸びるビット線対ＢＬ２，／ＢＬ２は、イコライザ６３−２及び選択ゲート６４−２を経由してセンスアンプ６１及びカラムスイッチ６２に接続されている。
【０１０３】
選択ゲート６４−１は、選択信号ＩＳＯ１により活性化され、選択ゲート６４−２は、選択信号ＩＳＯ２により活性化される。選択ゲート６４−１，６４−２のうちのいずれか一方が活性化され、ビット線対ＢＬ１，／ＢＬ１又はビット線対ＢＬ２，／ＢＬ２がセンスアンプ６１及びカラムスイッチ６２に電気的に接続される。
【０１０４】
図８は、図２の直流電位生成ブロックに形成される回路を示している。
【０１０５】
基板電位発生回路２９は、メモリマクロにおける基板電位ＶＢＢを発生する。ワード線電位発生回路３０は、ロウアドレス信号により選択されたワード線に与える電位ＶＰＰを発生する。ビット線電位発生回路３１は、読み出しデータ又は書き込みデータをビット線対に導く前にビット線対の電位を所定値にイコライズするために設けられる。
【０１０６】
センスアンプ電源ドライバ基準電位発生回路３２は、外部電源ＶＥＸＴに基づいて電源ＶＰＰＡを発生する。電源ＶＰＰＡは、図９に示すようなメモリセルアレイ電源ドライバブロック４に与えられる。メモリセルアレイ電源ドライバブロック４は、ドレインに外部電源電圧ＶＥＸＴを受け、またゲートに電源ＶＰＰＡを受けて内部電源電圧（センスアンプドライバ（例えば図１４参照）およびメモリアレイブロックの電源ＶＡＡ）を生成する電源電圧降下トランジスタを具備している。センスアンプドライバは、センスアンプに与える信号ＳＡＰ，／ＳＡＮを発生する。
【０１０７】
周辺回路電源電位発生回路３３は、メモリマクロにおける周辺回路を駆動するための内部電源ＶＩＮＴを発生する。
【０１０８】
周辺回路電源ドライバ基準電位発生回路３３は、外部電源ＶＥＸＴが与えられて電源ＶＰＰＩを発生する。
【０１０９】
周辺回路電源ドライバ３４は、外部電源ＶＥＸＴが駆動電源として与えられ、また周辺回路電源ドライバ基準電位発生回路３３から電源ＶＰＰＩが与えられてメモリマクロにおける周辺回路を駆動するための内部電源ＶＩＮＴを発生する。
【０１１０】
周辺回路電源ドライバの詳細な構成は、例えば、図８に示されるように、ＭＯＳトランジスタから構成されている。ＭＯＳトランジスタのドレインに外部電源ＶＥＸＴが駆動電源として与えられ、またゲートに周辺回路電源ドライバ基準電位発生回路３３から電源ＶＰＰＩが制御信号として与えられて内部電源ＶＩＮＴを発生する。
【０１１１】
図１０は、図２の入出力データバッファブロック内の構成を示している。
【０１１２】
入出力データバッファブロックは、１２８個の入出力データバッファ３−０〜３−１２７を有している。即ち、図２に示すようなメモリマクロの場合、メモリマクロとしては、例えば、２０４８（ロウ）×２０４８（カラム）の４メガビットの記憶容量を有している。また、一つのメモリアレイブロックは、５１２（ロウ）×２０４８（カラム）の１メガビットの記憶容量を有し、一つのメモリセルアレイは、２５６（ロウ）×１０２４（カラム）の２５６キロビットの記憶容量を有している。
【０１１３】
各メモリセルアレイでは、１６カラム（１６本のビット線対）に対して１本のＤＱ線対を設けているため、２０４８カラムでは、１２８本のＤＱ線対が必要となる。
【０１１４】
よって、このような１２８ビットのデータＩ／Ｏ０〜Ｉ／Ｏ１２７を同時に読み書きできるような構成の場合、入出力データバッファも、当然に１２８個必要となる。各々の入出力データバッファ３−０〜３−１２７は、データの読み出し時に活性化される読み出し活性化信号ＲＤＥＮ及びデータの書き込み時に活性化される書き込み活性化信号ＷＴＥＮにより制御される。
【０１１５】
図１１は、図２の制御ブロック内の構成を示すものである。
【０１１６】
制御ブロック５は、／ＲＡＳバッファ７１、ロウアドレスバッファ７２−０〜７２−８，７３，７４、／ＣＡＳバッファ７５、カラムアドレスバッファ７６−０〜７６−３、／ＷＥバッファ７７及び入出力データバッファ制御回路７８を含んでいる。
【０１１７】
／ＲＡＳバッファ７１は、メモリマクロの外部から与えられるロウアドレスストロ−ブ信号／ＲＡＳに基づいてメモリマクロの内部で使用するロウアドレスストロ−ブ信号ＲＡＳｉｎｔを発生する。
【０１１８】
ロウアドレスバッファ７２−０〜７２−８は、ロウアドレスストロ−ブ信号ＲＡＳｉｎｔに同期してロウアドレス信号（外部ロウアドレス信号）ＡＲ０〜ＡＲ８をメモリマクロ内部に取り込み、内部ロウアドレス信号ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔを発生する。この内部ロウアドレス信号ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔは、ロウデコーダに与えられ、選択されたメモリアレイブロック内の５１２のロウのうちの１つのロウを選択する。
【０１１９】
ロウアドレスバッファ７３，７４は、ロウアドレスストロ−ブ信号ＲＡＳｉｎｔに同期してロウアドレス信号（外部ロウアドレス信号）ＡＲ９，ＡＲ１０をメモリマクロ内部に取り込み、内部ロウアドレス信号ＡＲ９ｉｎｔ〜ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ１０ｉｎｔを発生する。この内部ロウアドレス信号ＡＲ９ｉｎｔ〜ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ１０ｉｎｔは、複数のメモリアレイブロック（例えば、４つ）から１つのメモリアレイブロックを選択する。
【０１２０】
メモリアレイブロックを選択するためのロウアドレス信号（ブロック選択用ロウアドレス信号）の数は、メモリマクロ内のメモリアレイブロックの数に応じて変わる。つまり、メモリマクロ内のメモリアレイブロックの数Ｍとブロック選択用ロウアドレス信号の数ｍは、Ｍ≦２ｍの関係がある。
【０１２１】
本例では、メモリアレイブロックは、最大で４つ設けることができる設定であるため、ブロック選択用ロウアドレス信号は、ＡＲ９，ＡＲ１０の２つとなっている。なお、メモリアレイブロックの数が１つの場合には、ブロック選択用アドレス信号ＡＲ９，ＡＲ１０の値を所定値（ここではＧＮＤ）に固定するため、ＳＷ１、ＳＷ４をそれぞれ接点９１、９２に接続するように切り換えればよい。
【０１２２】
ここで、重要な点は、変更可能なメモリアレイブロック数（記憶容量）の最大値に対応させて予め制御ブロック５が設計されている点にある。つまり、メモリマクロ内に配置できる最大のメモリアレイブロック数をＬｍａｘとした場合に、これらメモリアレイブロックを選択するためのブロック選択用ロウアドレス信号（外部ロウアドレス信号）の数ｎは、ｌｏｇ２  Ｌｍａｘ以上設けておくようにする。
【０１２３】
また、メモリアレイブロックを最大数用いるとき（メモリマクロの記憶容量を最大にするとき）は、全てのブロック選択用ロウアドレス信号を使用するように、スイッチＳＷ１〜ＳＷ６を切り換える。
【０１２４】
また、２つのメモリアレイブロックを用いるときは、例えば、１つのブロック選択用ロウアドレス信号（外部ロウアドレス信号ＡＲ９）を内部ロウアドレス信号ＡＲ９ｉｎｔ，／ＡＲ９ｉｎｔとして使用し、他のブロック選択用ロウアドレス信号（外部ロウアドレス信号ＡＲ１０）を遮断し、内部ロウアドレス信号ＡＲ１０ｉｎｔ，／ＡＲ１０ｉｎｔを共に所定値（例えば、電源電位ＶＩＮＴ）に固定するようにスイッチＳＷ１〜ＳＷ６を切り換える。
【０１２５】
また、メモリアレイブロックを１つしか使用しないときは、図１２に示すように、スイッチＳＷ１，ＳＷ４をＧＮＤ側に切り換えて全てのブロック選択用ロウアドレス信号（外部ロウアドレス信号ＡＲ９，ＡＲ１０）を遮断し、またスイッチＳＷ２、ＳＷ３、ＳＷ５、ＳＷ６を切り換えて内部ロウアドレス信号ＡＲ９ｉｎｔ，／ＡＲ９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ１０ｉｎｔを共に所定値（例えば、電源電位ＶＩＮＴ）に固定する。
【０１２６】
即ち、例えば、メモリアレイブロックが１つの場合、ロウアドレスバッファ７３，７４の入力を接地にすれば、ロウアドレスバッファ７３，７４は、常に非活性化の状態となる。一方、ブロック選択用ロウアドレス信号ＡＲ９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ，／ＡＲ１０ｉｎｔを電源ＶＩＮＴに固定すれば、メモリアレイブロックは、常に選択状態となる。
【０１２７】
スイッチＳＷ１〜ＳＷ６を上記のように切り換えることにより、外部アドレス信号ＡＲ９，ＡＲ１０と内部アドレス信号ＡＲ９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ，／ＡＲ１０ｉｎｔとの対応関係をメモリアレイブロックのアドレス割付けに合致させることができる。すなわち、所望の個数のロウアドレスバッファ７３，７４を活性化させて外部アドレス信号ＡＲ９，ＡＲ１０と内部アドレス信号ＡＲ９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ，／ＡＲ１０ｉｎｔとの対応関係をメモリアレイブロックのアドレス割付けに合致させることができる。
【０１２８】
スイッチＳＷ１〜ＳＷ６は、電気的に切り換え可能なものでもよいが、実際は、設計時のみにＣＡＤ処理によって切り換え可能なものであり、製品若しくはサンプルを作成した後には切り換え不可能となる。つまり、メモリマクロ設計時において、メモリマクロの記憶容量（メモリアレイブロック数）が決まれば、スイッチＳＷ１〜ＳＷ６の接続関係も決定される。
【０１２９】
このスイッチＳＷ１〜ＳＷ６は、図１３（ａ）、１３（ｂ）、１３（ｃ）、１３（ｄ）にそれぞれ示すように、メタル層８０ａ又はコンタクト層８０ｂを配置することにより構成される。
【０１３０】
例えば、同一高さ面上に形成されているラインＡとラインＢとを接続する場合には、図１３（ａ），１３（ｂ）において破線で囲んだ枠Ｉ内に示すように、ラインＡとラインＢとを接続するメタル層８０ａをＣＡＤにより配置すればよい。同様に、同一高さ面上に形成されているラインＢとラインＣ（電源線）とを接続する場合には、図１３（ｃ），１３（ｄ）において破線で囲んだ枠Ｉ内に示すように、ラインＢとラインＣとを接続するメタル層８０ａをＣＡＤにより配置すればよい。
【０１３１】
一方、多層構造に形成されているラインＡとラインＢとを接続する場合には、図１３（ａ），１３（ｂ）において破線で囲んだ枠ＩＩ内に示すように、ラインＡとラインＢとを接続するコンタクト層８０ｂをＣＡＤにより配置すればよい。また、多層構造に形成されているラインＢとラインＣ（電源線）とを接続する場合には、ＣＡＤにより、図１３（ｃ），１３（ｄ）において破線で囲んだ枠ＩＩ内に示すように、ラインＢとラインＣとを接続するコンタクト層８０ｂをＣＡＤにより配置すればよい。
【０１３２】
なお、実際のウエハプロセスにより、メタル層８０ａ又はコンタクト層８０ｂを形成した後には、スイッチＳＷ１〜ＳＷ６の切り換えは不可能である。
【０１３３】
このようなスイッチＳＷ１〜ＳＷ６を設けた理由は、メモリマクロの設計を容易にするためである。つまり、メモリマクロの仕様（ロウ数、カラム数、Ｉ／Ｏ数、記憶容量など）に応じて、その都度、制御ブロックを設計し直す必要がなく、図１３に示すように、予め設計された制御ブロックに対してメタル層又はコンタクト層のパターンをＣＡＤ処理により変更するだけで、メモリマクロの仕様に合致した制御ブロックを得ることができる。
【０１３４】
／ＣＡＳバッファ７５は、メモリマクロの外部から与えられるカラムアドレスストロ−ブ信号／ＣＡＳに基づいてメモリマクロの内部で使用するカラムアドレスストロ−ブ信号ＣＡＳｉｎｔを発生する。
【０１３５】
カラムアドレスバッファ７６−０〜７６−３は、カラムアドレスストロ−ブ信号ＣＡＳｉｎｔに同期してカラムアドレス信号ＡＣ０〜ＡＣ３をメモリマクロ内部に取り込み、内部ロウアドレス信号ＡＣ０ｉｎｔ〜ＡＣ３ｉｎｔ，／ＡＣ０ｉｎｔ〜／ＡＣ３ｉｎｔを発生する。この内部ロウアドレス信号ＡＣ０ｉｎｔ〜ＡＣ３ｉｎｔ，／ＡＣ０ｉｎｔ〜／ＡＣ３ｉｎｔは、カラムデコーダに与えられ、１対のＤＱ線対に接続された１６カラムのうちの１カラムを選択する。
【０１３６】
／ＷＥバッファ７７は、メモリマクロの外部から与えられる書き込み信号／ＷＥに基づいてメモリマクロの内部で使用する書き込み信号ＷＥｉｎｔを発生する。入出力データバッファ制御回路７８は、カラムアドレスストロ−ブ信号ＣＡＳｉｎｔと書き込み信号ＷＥｉｎｔに基づいて、図１０の入出力データバッファブロック３に与える読み出し活性化信号ＲＤＥＮ及び書き込み活性化信号ＷＴＥＮを発生する。
【０１３７】
図１４は、図２のメモリマクロ１２の、特に電源線ブロック６ａ−１〜６ａ−Ｌ，６ｂ−１〜６ｂ−Ｌの構成を詳細に示すものである。
【０１３８】
電源線ブロック６ａ−１〜６ａ−Ｌ，７ａ，８ａは、メモリマクロ１２のカラム方向の一端において伸びる第１のメイン電源線と、第１のメイン電源線からメモリアレイブロック１−１〜１−Ｌ、直流電位生成ブロック２、および入出力バッファブロック３に電源ＶＤＤ，ＶＳＳを与えるための複数の第１のサブ電源線と、メモリマクロ１２のカラム方向の他端において伸びる第２のメイン電源線と、第２のメイン電源線からメモリアレイ電源ドライバブロック４−１〜４−Ｌ、直流電位生成ブロック２、および制御ブロック５に電源ＶＤＤ，ＶＳＳを与えるための複数の第２のサブ電源線と、から構成される。
【０１３９】
図１５は、図３及び図４のメモリアレイブロック制御部５０ａの構成を示すものである。
【０１４０】
メモリアレイブロック６ａ−１の記憶容量が１メガビットである場合は、例えば、５１２（ロウ）×１０２４（カラム）構成を有しているため、そのメモリアレイブロック６ａ−１内のワード線は、ロウアドレス信号の下位９ビットＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔによって選択される。
【０１４１】
ロウデコーダ８１には、図１１又は図１２の制御ブロック５から内部ロウアドレス信号の下位９ビットＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔが供給される。ロウデコーダ８１の出力は、ワード線ドライバ８２に与えられる。ワード線ドライバ８２は、内部ロウアドレス信号ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔにより選択された一本のワード線に所定の電位を供給する。
【０１４２】
内部ロウアドレス信号の上位２ビットＡＲ９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ１０ｉｎｔは、メモリマクロが複数のメモリアレイブロックから構成される場合に、１つのブロックを選択するために使用される。
【０１４３】
ブロック選択用の内部ロウアドレス信号ＡＲ９ｉｎｔ，ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ１０ｉｎｔは、内部ロウアドレスストロ−ブ信号ＲＡＳｉｎｔと共に、ＡＮＤ回路８３に入力される。ＡＮＤ回路８３の出力は、メモリアレイブロック活性化信号ＢＥＮとなり、ロウ系制御回路８４は、このメモリアレイブロック活性化信号ＢＥＮによって活性化される。
【０１４４】
ロウ系制御回路８４の出力は、センスアンプ・イコライズ制御回路８５に与えられる。センスアンプ・イコライズ制御回路８５は、イコライズ制御信号ＥＱＬ１，２を出力し、ビット線対のイコライズのタイミングを決定する。また、センスアンプ・イコライズ制御回路８５は、センスアンプ制御信号ＳＥＮをセンスアンプドライバ８６に与える。センスアンプドライバ８６は、センスアンプ活性化制御信号ＳＡＰ０〜ＳＡＰ２を出力し、センスアンプの活性化のタイミングを決定する。
【０１４５】
カラムデコーダ８７には、ブロック選択の有無を示すメモリアレイブロック活性化信号ＢＥＮ、内部ロウアドレス信号ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔ及び内部カラムアドレス信号ＡＣ０ｉｎｔ〜ＡＣ３ｉｎｔ，／ＡＣ０ｉｎｔ〜／ＡＣ３ｉｎｔが入力される。カラムデコーダ８７は、カラム選択信号ＣＳＷ０−１，２−１，…１４−１，ＣＳＷ１−２，３−２，…１５−２，ＣＳＷ１−５，３−５，…１５−５の活性化を制御する。
【０１４６】
例えば、内部ロウアドレス信号ＡＲ８ｉｎｔが“Ｈ”、内部ロウアドレス信号／ＡＲ８ｉｎｔが“Ｌ”である場合、カラム選択信号ＣＳＷ０−１，２−１，…１４−１，ＣＳＷ１−５，３−５，…１５−５の活性化が、内部カラムアドレス信号ＡＣ０ｉｎｔ〜ＡＣ３ｉｎｔ，／ＡＣ０ｉｎｔ〜／ＡＣ３ｉｎｔにより制御される。
【０１４７】
図１６は、４つのメモリアレイブロック６ａ−１〜６ａ−４を有するメモリマクロを示し、図１７は、１つのメモリアレイブロック６ａのみをを有するメモリマクロを示している。
【０１４８】
これら２種類のメモリマクロに関し、メモリアレイブロックは、基本的に全て同じ構成のものを用いるため、図１６のメモリマクロは、図１７のメモリマクロに対して４倍の記憶容量を有していることになる。つまり、ＫビットのメモリアレイブロックをＬ個組み合わせることによってＫ×Ｌビットの記憶容量のメモリマクロを容易に提供できる。
【０１４９】
但し、ビット線共有方式を採用する場合には、最初の一つのメモリアレイブロック（メモリアレイブロックが一つの場合はそのブロック）は、センスアンプ・カラムスイッチの配置が図３のようになり、残りのメモリアレイブロックは、センスアンプ・カラムスイッチの配置が図４のようになる。バンク構成を採用する場合には、各メモリアレイブロックは全て図３の構成になる。
【０１５０】
また、互いに記憶容量が異なるメモリマクロであっても、いずれも予め設計された各ブロックを組み合わせるだけで容易にメモリマクロの設計を行うことができる。なお、本発明では、設計時に、ＣＡＤ処理により制御ブロック５内のスイッチを切り換えるだけで、メモリマクロの記憶容量に応じてブロック選択用ロウアドレス信号の数を調節できる。
【０１５１】
図１８は、本発明に関わるメモリマクロの設計フロチャートを示すものである。
【０１５２】
まず、メモリマクロを構成するための基本要素となるブロックを設計する。ここで設計するブロックには、直流電位生成ブロック、メモリアレイブロック（Ｋビット）、入出力データバッファブロック、メモリアレイ電源ドライバブロック、制御ブロック及び電源線ブロックが含まれる。制御ブロックの設計に当たっては、上述のように、メモリマクロの最大容量に基づいて、ブロック選択用ロウアドレス信号を入力するアドレスバッファ数を決定する。
【０１５３】
次に、これから設計しようとするメモリマクロの仕様（記憶容量、ロウ数、カラム数、Ｉ／Ｏ数など）の確認をする。すなわち、記憶容量、ロウ数、カラム数、Ｉ／Ｏ数について、例えば、記憶容量＝ロウ数ｘカラム数ｘＩ／Ｏ数なる式が成立するか否かを調べ、成立することを確認する。成立が確認された場合には、仕様で定められたそれら記憶容量、ロウ数、カラム数、Ｉ／Ｏ数などを入力する。ついで、メモリマクロの記憶容量（又は、ロウ数、カラム数）Ｎ及びメモリアレイブロックの記憶容量Ｋに基づいてメモリアレイブロック数Ｌ＝（Ｎ／Ｋ）を計算する。メモリアレイブロック数Ｌが決定したら、ＣＡＤ処理により、自動的に各ブロックを組み合わせてメモリマクロを構成する。同時に、制御ブロック内のブロックアドレス用スイッチの切り換えを、メモリアレイブロック数Ｌに基づいてＣＡＤ処理により自動的に行う。
【０１５４】
以上より、メモリマクロの設計が終了する。この後、ゲートアレイ又はスタンダードセルにより構成されたロジック部とメモリマクロを組み合わせ、ロジック混載メモリの設計が完了する。
【０１５５】
このような設計手法によれば、メモリマクロの記憶容量（又は、ロウ数、カラム数）が決まると、ＣＡＤ処理により、自動的に各ブロックを組み合わせてメモリマクロを構成する。同時に、制御ブロック内のブロックアドレス用スイッチの切り換えを、メモリアレイブロック数Ｌに基づいてＣＡＤ処理により自動的に行う。従って、短い設計期間でかつ面積オーバーヘッドの少ないメモリマクロを提供することができる。
【０１５６】
図１９は、本発明の第２の実施形態に関わるメモリマクロ内のフロアプランを示している。図２０は、図１９のメモリアレイブロック１−１内のフロアプランを詳細に示している。
【０１５７】
このメモリマクロは、上述の第１実施の形態と同様に、図１に示すチップ１０内にロジック部と共に集積されるもので、８メガビット、４バンク構成を有している。
【０１５８】
即ち、メモリマクロは、８個のメモリアレイブロック１−１，１−２，…１−８、直流電位生成ブロック２、入出力データバッファブロック３、メモリアレイ電源ドライバブロック４ａ，４ｂ、制御ブロック５、電源線ブロック６ａ−１，６ａ−２，…６ａ−４，６ｂ−１，６ｂ−２，…６ｂ−４，７ａ，７ｂ，８ａ，８ｂ、テストブロック９ａ及び配線ブロック９ｂにより構成されている。
【０１５９】
メモリマクロの記憶容量は、メモリアレイブロックの数によって決定される。本例では、一つのメモリアレイブロック１−１の記憶容量が例えば１メガビットであるため、この場合には、メモリマクロの記憶容量は、メモリアレイブロックの数が８個であるから８メガビットとなる。
【０１６０】
なお、一つのメモリアレイブロック１−１の記憶容量が設計段階におけるメモリマクロの記憶容量の最小単位となることは、上述の第１実施の形態と同じである。つまり、メモリマクロの記憶容量は、例えば１ビットを単位にして自由に変更可能である。
【０１６１】
メモリアレイブロック１−１，１−２，…１−４は、カラム方向（カラム線が伸びる方向）に互いに隣接して配置される。メモリアレイブロック１−１，１−２，…１−４には、例えば、カラム方向に伸びる１２８対のＤＱ線対が配置され、各メモリアレイブロックのＤＱ線対は、メモリアレイブロック１−１，１−２，…１−４を互いに隣接して配置することにより互いに結合される。
【０１６２】
同様に、メモリアレイブロック１−５，１−６，…１−８は、カラム方向に互いに隣接して配置される。メモリアレイブロック１−５，１−６，…１−８には、例えば、カラム方向に伸びる１２８対のＤＱ線対が配置され、各メモリアレイブロックのＤＱ線対は、メモリアレイブロック１−５，１−６，…１−８を互いに隣接して配置することにより互いに結合される。
【０１６３】
直流電位生成ブロック２には、基板電位ＶＢＢ、ワード線電位ＶＰＰ、ビット線電位ＶＢＬ、センスアンプ電源ドライバ用の基準電位ＶＰＰＡ、周辺回路用電源電位ＶＩＮＴなどの一定電位を生成するための回路が形成される。直流電位生成ブロック２は、メモリアレイブロック１−１，１−２，…１−８のカラム方向の一端部に配置されている。
【０１６４】
入出力データバッファブロック３は、メモリアレイブロック１−１，１−２，…１−８のカラム方向の他端部に配置されている。メモリアレイブロック１−１，１−２，…１−８のＤＱ線対は、入出力データバッファブロック３に接続される。直流電位生成ブロック２と入出力データバッファブロック３は、メモリアレイブロック１−１，１−２，…１−８を間に挟み込んで互いに対向する位置に配置されている。
【０１６５】
メモリアレイ電源ドライバブロック４ａ，４ｂは、各メモリアレイブロック１−１，１−２，…１−８に隣接して配置される。メモリアレイ電源ドライバブロック４ａ，４ｂは、センスアンプ電源をセンスアンプに供給するためのドライバ（トランジスタ）を含む。
【０１６６】
制御ブロック５は、外部ロウアドレス信号ＡＲ０〜ＡＲ１０、外部カラムアドレス信号ＡＣ０〜ＡＣ３、外部ロウアドレスストロ−ブ信号／ＲＡＳ、外部カラムアドレスストロ−ブ信号／外部ＣＡＳ及び書き込み信号／外部ＷＥの各バッファと、メモリマクロの記憶容量（メモリアレイブロックの数）に応じて外部ロウアドレス信号ＡＲ０〜ＡＲ１０の一部（ブロック選択信号）の使用の有無を切り換えられるスイッチとを含んでいる。このスイッチは、メタル層（配線層）やコンタクト層の接続の仕方によって自由に切り換えられるもので、設計段階では、自由にスイッチを切り換えることができるが、サンプル作成後のスイッチの切り換えは不可能である。
【０１６７】
電源線ブロック６ａ−１，６ａ−２，…６ａ−４，６ｂ−１，６ｂ−２，…６ｂ−４，７ａ，７ｂ，８ａ，８ｂは、メモリアレイブロック１−１，１−２，…１−８のロウ方向の端部に配置されている。
【０１６８】
メモリアレイブロック制御部５０ａは、ロウデコーダ、カラムデコーダ、ロウ系制御回路などを含んでいる。メモリアレイブロック制御部５０ａのロウ方向の一方及び他方の端部には、それぞれに、二つのメモリセルアレイ５１−１，５１−２が配置されている。すなわち、メモリアレイブロック制御部５０ａを挟んでメモリアレイブロック制御部５０ａの一方の側に配置されたメモリアレイブロック１−１ａはメモリセルアレイ５１−１，５１−２を具備しており、同様に、メモリアレイブロック制御部５０ａを挟んでメモリアレイブロック制御部５０ａの他方の側に配置されたメモリアレイブロック１−１ｂもメモリセルアレイ５１−１，５１−２を具備している。
【０１６９】
メモリアレイブロック１−１ａにおいて、メモリセルアレイ５１−１，５１−２は、カラム方向に隣接している。メモリセルアレイ５１−１，５１−２のカラム方向の隣接する端部間にはセンスアンプ（カラムスイッチを含む）５２−１が配置されている。同様に、メモリアレイブロック１−１ｂにおいて、メモリセルアレイ５１−１，５１−２は、カラム方向に隣接している。メモリセルアレイ５１−１，５１−２のカラム方向の隣接する端部間にはセンスアンプ（カラムスイッチを含む）５２−１が配置されている。他のメモリアレイブロック１−２、…１−８のフロアプランもメモリアレイブロック１−１のフロアプランと同様であるので、説明は省略する。
【０１７０】
以上のようなメモリマクロのフロアプランによれば、記憶容量の増大（メモリアレイブロック数の増加）があっても各ブロックを適切かつ短時間に配置できるため、面積オーバーヘッドが少なくなると共に、短いＴＡＴ（ターンアラウンドタイム）で設計が可能である。
【０１７１】
なお、上記実施の形態においては、メモリマクロの記憶容量が一定という条件の下で、ロウアドレス数（又はロウ数）、カラムアドレス数（又はカラム数）を設計時間の大幅な増加なく、自由に変更することが可能である。なぜなら、例えば、ロウアドレス数を設計段階で変更しても、ロウアドレスバッファやロウアドレスデコーダの構成はそのままで（再設計せずに）、内部ロウアドレス信号の一部を固定するか否かを決めるスイッチの切り換えのみ行えばよいからである。
【０１７２】
ところで、この場合、メモリマクロの記憶容量が一定であるため、ロウアドレス数とカラムアドレス数は反比例の関係にある。即ち、ロウアドレス数が減少すれば、カラムアドレス数は、増加する。
【０１７３】
このように、上記例によれば、ロジック混載メモリの仕様（ロウ数、カラム数、Ｉ／Ｏ数、記憶容量など）によりメモリアレイブロックの数が変わると、アドレス信号の数も変わるが、／ＲＡＳバッファなどの回路を設計し直す必要はない。また、上述のように、本願発明によれば、アドレス数の変更に伴う回路設計の変更をＣＡＤ設計により自動的に行うことができるように構成されているため、ＴＡＴ（ターンアラウンドタイム）を短縮することができる。
【０１７４】
さらに、ロジック混載メモリの仕様（ロウ数、カラム数、Ｉ／Ｏ数、記憶容量など）に応じてメモリを実現する場合、あらかじめ人手設計により設計しておいたサブメモリアレイブロックを自動処理により組み合わせて実現することにより人手による設計変更を必要としない。また、Ｉ／Ｏ数の変更に合わせて、入出力データバッファブロックの設計を変更する場合でも、あらかじめ人手設計により設計しておいたサブメモリアレイブロックをＣＡＤ処理により組み合わせることにより自動的に短時間で行うことができる。
【０１７５】
図２１は、本発明の第３の実施形態に関わる、１メガビットのメモリアレイブロックを４個、すなわちメモリアレイブロック１−１〜１−４を、カラム方向に配列してなる４メガビットのマクロセルのフロアプランを示しているものである。図２１に示されるように、実際のレイアウトに合わせてメモリアレイブロック制御部５０ａ〜５０ｄがメモリアレイブロック１−１〜１−４の中央にカラム方向に配置されている。メモリアレイブロック制御部５０ｄにはカラム方向に隣接してさらに配線ブロック１９が配置されている。メモリアレイブロック制御部５０ａ〜５０ｄを挟んでメモリアレイブロック制御部５０ａ〜５０ｄの一方の側には５１２キロビットのメモリアレイブロック１−１ａ〜１−４ａがカラム方向に隣接して配置されている。また、メモリアレイブロック制御部５０ａ〜５０ｄを挟んでメモリアレイブロック制御部５０ａ〜５０ｄの他方の側には５１２キロビットのメモリアレイブロック１−１ｂ〜１−４ｂがカラム方向に隣接して配置されている。配線ブロック１９を挟んで配線ブロック１９の一方の側には入出力データバッファブロック３ａおよび周辺回路電源ドライバブロック３４ａが配置されている。入出力データバッファブロック３ａおよび周辺回路電源ドライバブロック３４ａは、メモリアレイブロック１−４ａに隣接して順次カラム方向に配置されている。また、配線ブロック１９を挟んで配線ブロック１９の他方の側には入出力データバッファブロック３ｂおよび周辺回路電源ドライバブロック３４ｂが配置されている。入出力データバッファブロック３ｂおよび周辺回路電源ドライバブロック３４ｂは、メモリアレイブロック１−４ｂに隣接して順次カラム方向に配置されている。入出力データバッファブロック３ａは、メモリアレイブロック１−１ａ〜１−４ａに共通に設けられたＤＱ線対ＤＱ０−ＤＱ６３〜／ＤＱ０−／ＤＱ６３に対応して設けられている。また、入出力データバッファブロック３ｂは、メモリアレイブロック１ｂ−１〜１−４ｂに共通に設けられたＤＱ線対ＤＱ６４−ＤＱ１２７〜／ＤＱ６４−／ＤＱ１２７に対応して設けられている。なお、直流電位生成回路２は、図２、１６では、メモリアレイブロックｌ−１のカラム方向の一端に隣接して配置されているが、本例では、図２１に示されるように、制御ブロックに隣接して配置されており、制御ブロックと合わせて制御・直流電位生成ブロック５０２として形成されている。
【０１７６】
図２２は、５１２キロビットのメモリアレイブロックを４個、すなわちメモリアレイブロック１−１〜１−４を、カラム方向に配列してなる４メガビットのマクロセルのフロアプランを示しているものである。図２２に示されるように、実際のレイアウトに合わせてメモリアレイブロック制御部５０ａ〜５０ｄがメモリアレイブロック１−１〜１−４の中央にカラム方向に配置されている。メモリアレイブロック制御部５０ｄにはカラム方向に隣接してさらに配線ブロック１９が配置されている。メモリアレイブロック制御部５０ａ〜５０ｄを挟んでメモリアレイブロック制御部５０ａ〜５０ｄの一方の側には２５６キロビットのメモリアレイブロック１−１ａ〜１−４ａがカラム方向に隣接して配置されている。また、メモリアレイブロック制御部５０ａ〜５０ｄを挟んでメモリアレイブロック制御部５０ａ〜５０ｄの他方の側には２５６キロビットのメモリアレイブロック１−１ｂ〜１−４ｂがカラム方向に隣接して配置されている。配線ブロック１９を挟んで配線ブロック１９の一方の側には入出力データバッファブロック３ａおよび周辺回路電源ドライバブロック３４ａが配置されている。入出力データバッファブロック３ａおよび周辺回路電源ドライバブロック３４ａは、メモリアレイブロック１−４ａに隣接して順次カラム方向に配置されている。また、配線ブロック１９を挟んで配線ブロック１９の他方の側には入出力データバッファブロック３ｂおよび周辺回路電源ドライバブロック３４ｂが配置されている。入出力データバッファブロック３ｂおよび周辺回路電源ドライバブロック３４ｂは、メモリアレイブロック１−４ｂに隣接して順次カラム方向に配置されている。入出力データバッファブロック３ａは、メモリアレイブロック１−１ａ〜１−４ａに共通に設けられたＤＱ線対ＤＱ０−ＤＱ３１〜／ＤＱ０−／ＤＱ３１に対応して設けられている。また、入出力データバッファブロック３ｂは、メモリアレイブロック１ｂ−１〜１−４ｂに共通に設けられたＤＱ線対ＤＱ３２〜ＤＱ６３〜／ＤＱ３２−／ＤＱ６３に対応して設けられている。なお、直流電位生成回路２は、図２、１６では、メモリアレイブロックｌ−１のカラム方向の一端に隣接して配置されているが、本例では、図２２に示されるように、制御ブロックに隣接して配置されており、制御ブロックと合わせて制御・直流電位生成ブロック５０２として形成されている。
【０１７７】
図２３は、図２１に示されるフロアプランにおけるマクロセルのメモリアレイブロック１−１ａ、メモリアレイブロック制御部５０ａ、およびメモリアレイブロック１−１ｂを示している。なお、メモリアレイ電源ドライバブロック４−１、電源線ブロック６ａ−１、６ｂ−１は図示省略されている。図２３に示されるように、５１２キロビットビットのメモリアレイブロック１−１ａ、１−１ｂのフロアプランにおいて、メモリアレイブロック制御部５０ａは、図３におけるのと同様に、ロウデコーダ、カラムデコーダ、ロウ系制御回路などを含んでいる。メモリアレイブロック制御部５０のロウ方向の各側にメモリアレイブロック１−１ａ、１−１ｂが、それぞれ、配置されている。
【０１７８】
メモリアレイブロック１−１ａは、１６個の３２キロビットサブメモリアレイブロック１０１−１〜１０１−１６からなっており、サブメモリアレイブロック１０１−１〜１０１−１６はロウ方向に隣接して配置されている。メモリアレイブロック１−１ｂも、同様に、１６個の３２キロビットサブメモリアレイブロック１０１−１７〜１０１−３２からなっており、サブメモリアレイブロック１０１−１７〜１０１−３２は  ロウ方向に隣接して配置されている。
【０１７９】
３２キロビットサブメモリアレイブロック１０１−１〜１０１−３２の各々においては１６対のビット線対ＢＬ，／ＢＬ対毎に１対のデータ線対ＤＱ線対が設けられており、３２キロビットサブメモリアレイブロック１０１−１〜１０１−１６の各々は４対のＤＱ線対を具備している。すなわち、３２キロビットサブメモリアレイブロック１０１−１、１０１−２、…１０１−１６は、それぞれ、４対のＤＱ線対ＤＱ０，／ＤＱ０〜ＤＱ３／ＤＱ３、ＤＱ４，／ＤＱ４〜ＤＱ７，／ＤＱ７、  …  ＤＱ５９，／ＤＱ５９〜ＤＱ６３，／ＤＱ６３を具備している。したがって、メモリアレイブロック１−１ａは、６４対のＤＱ線対すなわちＤＱ０，／ＤＱ０〜ＤＱ６３，／ＤＱ６３を具備している。同様に、３２キロビットサブメモリアレイブロック１０１−１７、１０１−１８、…１０１−３２は、それぞれ、４対のＤＱ線対ＤＱ３２，／ＤＱ３２〜ＤＱ３５，／ＤＱ３５、ＤＱ３６，／ＤＱ３６〜ＤＱ３９，／ＤＱ３９、  …  ＤＱ１２４，／ＤＱ１２４〜ＤＱ１２７，／ＤＱ１２７を具備している。したがって、メモリアレイブロック１−１ｂは、６４対のＤＱ線対すなわちＤＱ３２，／ＤＱ３２〜ＤＱ１２７，／ＤＱ１２７を具備している。したがって、１メガビットのメモリアレイブロックは全体として１２８対のＤＱ線対すなわちＤＱ０，／ＤＱ０〜ＤＱ１２７，／ＤＱ１２７を具備している。
【０１８０】
このように、一つのメモリアレイサブブロックの記憶容量が設計段階におけるメモリマクロの記憶容量の最小単位、すなわちメモリマクロの記憶容量の拡張の基本単位、となる。したがって、本例によれば、メモリマクロの記憶容量は、サブメモリアレイブロック１０１−１の記憶容量を基本単位として変更可能である。
【０１８１】
３２キロビットサブメモリアレイブロックの個数ｐ個は、メモリマクロの仕様に応じて適宜選択できるものであり、８ｘｐ対のＤＱ線対をメモリアレイブロック上に設けることができる。すなわち、一般的に、ＤＱ線対のビット幅をＱ，サブメモリアレイブロックの個数をＰとすると、ＱｘＰ対のＤＱ線対をメモリアレイブロック上に設けることができる。
【０１８２】
記憶容量の基本単位を決定するサブメモリアレイブロックの設計は人手作業によるものであるため相応の設計時間が要求されるが、一度サブメモリアレイブロックの設計してライブラリイに登録しておけば、メモリマクロの仕様に定められるサブメモリアレイブロックの設計は、人手設計によりすでに用意されているメモリアレイサブブロックをＣＡＤ操作によりライブラリイからとりだしてサブメモリアレイブロックのレイアウトを自動処理することにより容易にしかも短時間で実現することができる。
【０１８３】
図２４は、図２２に示されるフロアプランにおけるマクロセルのメモリアレイブロック１−１ａ、メモリアレイブロック制御部５０ａ、およびメモリアレイブロック１−１ｂを示している。なお、メモリアレイ電源ドライバブロック４−１、電源線ブロック６ａ−１、６ｂ−１は図示省略されている。図２４に示されるように、２５６キロビットのメモリアレイブロック１−１ａ、１−１ｂのフロアプランにおいて、メモリアレイブロック制御部５０ａは、図３におけるのと同様に、ロウデコーダ、カラムデコーダ、ロウ系制御回路などを含んでいる。メモリアレイブロック制御部５０ａのロウ方向の各側にメモリアレイブロック１−１ａ、１−１ｂが、それぞれ、配置されている。
【０１８４】
メモリアレイブロック１−１ａは、８個の３２キロビットサブメモリアレイブロック１０１−１〜１０１−８からなっており、サブメモリアレイブロック１０１−１〜１０１−８はロウ方向に隣接して配置されている。メモリアレイブロック１−１ｂも、同様に、８個の３２キロビットサブメモリアレイブロック１０１−９〜１０１−１６からなっており、サブメモリアレイブロック１０１−９〜１１０１−１６はロウ方向に隣接して配置されている。
【０１８５】
３２キロビットサブメモリアレイブロック１０１−１〜１０１−１６の各々においては１６対のビット線対ＢＬ，／ＢＬ対（カラム対）毎に１対のＤＱ線対が設けられており、３２キロビットサブメモリアレイブロック１０１−１〜１０１−１６の各々は４対のＤＱ線対を具備している。すなわち、３２キロビットサブメモリアレイブロック１０１−１、１０１−２、…１０１−８は、それぞれ、４対のＤＱ線対ＤＱ０，／ＤＱ０〜ＤＱ３，／ＤＱ３、ＤＱ４，／ＤＱ４〜ＤＱ７，／ＤＱ７、  …  ＤＱ２８，／ＤＱ２８〜ＤＱ３１，／ＤＱ３１を具備している。したがって、メモリアレイブロック１−１ａは、３２対のＤＱ線対すなわちＤＱ０，／ＤＱ０〜ＤＱ３１，／ＤＱ３１を具備している。同様に、３２キロビットサブメモリアレイブロック１０１−９、１０１−１０、…１０１−１６は、それぞれ、４対のＤＱ線対ＤＱ３２，／ＤＱ３２〜ＤＱ３５，／ＤＱ３５、ＤＱ３６，／ＤＱ３６〜ＤＱ３９，／ＤＱ３９、  …  ＤＱ５９，／ＤＱ５９〜ＤＱ６３，／ＤＱ６３を具備している。したがって、メモリアレイブロック１−１ｂは、３２対のＤＱ線対すなわちＤＱ３２，／ＤＱ３２〜ＤＱ６３，／ＤＱ６３を具備している。したがって、５１２キロビットのメモリアレイブロックは全体として６４対のＤＱ線対すなわちＤＱ０，／ＤＱ０〜ＤＱ６３，／ＤＱ６３を具備している。
【０１８６】
図２５は、図２３、２４に示されるメモリアレイブロック１−１の３２キロビットサブメモリアレイブロック１０１−１の構成を概略的に示しており、２個の１６キロビットサブメモリセルアレイ１５１−１、１５１−２がカラム方向に配置されている。２個の１６キロビットサブメモリセルアレイ１５１−１、１５１−２の隣接する端部間にはこれら端部に隣接してセンスアンプ・カラムスイッチ１５２−２が配置されている。端部間に配置されているこのセンスアンプ・カラムスイッチ１５２−２は２個の１６キロビットサブメモリセルアレイ１５１−１、１５１−２に共有されている。また、カラム方向において２個の１６キロビットメモリセルサブアレイ１５１−１、１５１−２のそれぞれの他方の端部に隣接してセンスアンプ・カラムスイッチ１５２−１，１５２−３が配置されている。
【０１８７】
図２６は、図２５と同様の図であって、図２１、２２のマクロセルのメモリアレイブロック１−２の３２キロビットサブメモリアレイブロック１０２−１の概略的な構成を示している。メモリアレイブロック１−２の３２キロビットサブメモリアレイブロック１０２−１は、メモリアレイブロック１−１の３２キロビットサブメモリアレイブロック１０１−１にカラム方向において隣接して配置されている。メモリアレイブロック１−２の３２キロビットサブメモリアレイブロック１０２−１においては、２個の１６キロビットサブメモリセルアレイ１５１−１、１５１−２がカラム方向に配置されている。２個の１６キロビットサブメモリセルアレイ１５１−１、１５１−２の隣接する端部間にはこれら端部に隣接してセンスアンプ・カラムスイッチ１５２−１が配置されている。端部間に配置されているこのセンスアンプ・カラムスイッチ１５２−１は２個の１６キロビットサブメモリセルアレイ１５１−１、１５１−２に共有されている。また、カラム方向において１６キロビットサブメモリセルアレイ１５１−２の他方の端部に隣接してセンスアンプ・カラムスイッチ１５２−２が配置されている。メモリアレイブロック１０２−１においては、しかしながら、３２キロビットサブメモリアレイブロック１０１−１（図２５）において１６キロビットサブメモリセルアレイ１５１−１の上記他方の端部に隣接して設けられたセンスアンプ・カラムスイッチ１５２−１に相当するセンスアンプ・カラムスイッチは設けらていない。その代わりに、メモリアレイブロック１０１−１（図２５）におけるサブメモリセルアレイ１５１−２の上記他方の端部に隣接して設けられたセンスアンプ・カラムスイッチ１５２−３が共有される。メモリアレイブロック１０２−１におけるサブメモリセルアレイ１５１−１は、メモリアレイブロック１０１−１（図２５）におけるセンスアンプ・カラムスイッチ１５２−３にカラム方向において隣接して配置されている。図２１、２２のマクロセルの他のメモリアレイブロック１−３、１−４の３２キロビットサブメモリアレイブロックについても図２６に示す３２キロビットサブメモリアレイブロック１０２−１と同様であるので説明は省略する。
【０１８８】
図２７は、図２３の１メガビットのメモリアレイブロックの全体、特に、メモリアレイブロック１−１ａにおける３２キロビットサブメモリアレイブロック１０１−１のＤＱ０、／ＤＱ０に関連する部分の構成を詳細に示している。３２キロビットサブメモリアレイブロック１０１−１の回路構成は、図５のメモリアレイブロックの回路構成と比較すると明らかなように基本的には同様である。しかしながら、具備しているＤＱ線対の対数が異なっている。すなわち、図５のメモリアレイブロック１−１ａは、ＤＱ０、／ＤＱ０〜ＤＱ６３，／ＤＱ６３の６４対のＤＱ線対を具備しているのに対し、図２７のメモリアレイブロック１−１ａのサブメモリアレイブロック１０１−１は、ＤＱ０，／ＤＱ０〜ＤＱ３，／ＤＱ３の４対のＤＱ線対を具備している。すなわち、図２７のサブメモリアレイブロック１０１−１〜１０１−３２の各々の具備するＤＱ線対の対数は、図５のメモリアレイブロックの具備するＤＱ線対の対数に対し１／１６となっている。ＤＱ線対の対数が１／１６に減少したのは、記憶容量の拡張単位を３２キロビットとし、かつ１６カラム分のビット線対毎に１対のＤＱ線対を設けた構成としたからである。ＤＱ線対の対数が１／１６であることにより、３２キロビットサブメモリアレイブロックの行方向の配置個数を選択するだけでメモリマクロの仕様に定められているＩ／Ｏ数を４ビット単位で容易に実現することができる。なお、図２７のメモリアレイブロック１−１は、３２個の３２キロビットサブメモリアレイブロックを具備しており、したがって全体としては、ＤＱ０，／ＤＱ０〜ＤＱ１２７，／ＤＱ１２７の１２８対のＤＱ線対を有している。
【０１８９】
図２８は、図２７と同様の図であって、図２１のマクロセルのメモリアレイブロック１−２の全体、特に、メモリアレイブロック１−２における３２キロビットサブメモリアレイブロック１０２−１のＤＱ０、／ＤＱ０に関連する部分の構成を詳細に示している。図２８の構成は図２７の構成とほぼ同様である。異なる点は、図２８において明らかとなるように、メモリアレイブロック１０２−１においては、メモリアレイブロック１−１の３２キロビットサブメモリアレイブロック１０１−１（図２７）におけるセンスアンプ・カラムスイッチ１５２−１に相当するセンスアンプ・カラムスイッチは設けらていない。その代わりに、メモリアレイブロック１−１ａのメモリアレイブロック１０１−１（図２７）におけるサブメモリセルアレイ１５１−２の上記他方の端部に隣接して設けられたセンスアンプ・カラムスイッチ１５２−３が共有される。なお、理解を容易にする観点から、図２８には、メモリアレイブロック１−１ａのメモリアレイブロック１０１−１（図２７）におけるサブメモリセルアレイ１５１−２の上記他方の端部に隣接して設けられたセンスアンプ・カラムスイッチ１５２−３が示されている。図２１のマクロセルの他のメモリアレイブロック１−３、１−４の３２キロビットサブメモリアレイブロックについても図２８に示す３２キロビットサブメモリアレイブロック１０２−１と同様であるので説明は省略する。
【０１９０】
１対のＤＱ線対には、１６カラム分のビット線対が接続されている。１６カラム分のビット線対のうち、カラム選択信号により選択された１カラム分のビット線対と１対のＤＱ線対との間でデータの授受が可能となるため、同時に入出力できるビット数（Ｉ／Ｏ数）は、３２キロビットサブメモリアレイブロック当たりでは４ビット（４Ｉ／Ｏ）、また１メガビットメモリアレイブロック当たりでは１２８ビット（１２８Ｉ／Ｏ）となる。
【０１９１】
図２９は、図２４の５１２キロビットのメモリアレイブロックの全体、特に、メモリアレイブロック１−１ａにおける３２キロビットサブメモリアレイブロック１０１−１のＤＱ０、／ＤＱ０に関連する部分の構成を詳細に示している。３２キロビットサブメモリアレイブロック１０１−１の回路構成は、図５のメモリアレイブロックの回路構成と比較すると明らかなように基本的には同様である。しかしながら、具備しているＤＱ線対の対数が異なっている。すなわち、図５のメモリアレイブロック１−１ａは、ＤＱ０、／ＤＱ０〜ＤＱ６３，／ＤＱ６３の６４対のＤＱ線対を具備しているのに対し、図２９のメモリアレイブロック１−１ａのサブメモリアレイブロック１０１−１は、ＤＱ０，／ＤＱ０〜ＤＱ３，／ＤＱ３の４対のＤＱ線対を具備している。すなわち、図２９のサブメモリアレイブロック１０１−１〜１０１−１６の各々の具備するＤＱ線対の対数は、図５のメモリアレイブロックの具備するＤＱ線対の対数に対し１／１６である。ＤＱ線対の対数が１／１６であることにことにより、図２７、２８に関連して述べた１メガビットメモリの場合と同様に、３２キロビットサブメモリアレイブロックの行方向の配置個数を選択するだけでメモリマクロの仕様に定められているＩ／Ｏ数を４ビット単位で容易に実現することができる。なお、図２９のメモリアレイブロック１−１は、１６個の３２キロビットサブメモリアレイブロックを具備しており、したがって全体としては、ＤＱ０，／ＤＱ０〜ＤＱ６３，／ＤＱ６３の６４対のＤＱ線対を有している。
【０１９２】
図３０は、図２８と同様の図であって、図２２のマクロセルのメモリアレイブロック１−２の全体、特に、メモリアレイブロック１−２における３２キロビットサブメモリアレイブロック１０２−１のＤＱ０、／ＤＱ０に関連する部分の構成を詳細に示している。図３０の構成は図２８の構成とほぼ同様である。異なる点は、図３０において明らかとなるように、メモリアレイブロック１０２−１においては、メモリアレイブロック１−１の３２キロビットサブメモリアレイブロック１０１−１（図２９）におけるセンスアンプ・カラムスイッチ１５２−１に相当するセンスアンプ・カラムスイッチは設けらていない。その代わりに、メモリアレイブロック１−１ａのメモリアレイブロック１０１−１（図２９）におけるメモリアレイブロック１−２ａ側に設けられているセンスアンプ・カラムスイッチ１５２−３が共有される。なお、理解を容易にする観点から、図３０には、メモリアレイブロック１−１ａのメモリアレイブロック１０１−１（図２９）におけるメモリアレイブロック１−２ａ側に設けられているセンスアンプ・カラムスイッチ１５２−３が示されている。図２２のマクロセルの他のメモリアレイブロック１−３、１−４の３２キロビットサブメモリアレイブロックについても図３０に示す３２キロビットサブメモリアレイブロック１０２−１と同様であるので説明は省略する。
【０１９３】
１対のＤＱ線対には、１６カラム分のビット線対が接続されている。１６カラム分のビット線対のうち、カラム選択信号により選択された１カラム分のビット線対と１対のＤＱ線対との間でデータの授受が可能となるため、同時に入出力できるビット数（Ｉ／Ｏ数）は、３２キロビットサブメモリアレイブロック当たりでは４ビット（４Ｉ／Ｏ）、また５１２キロビットメモリアレイブロック当たりでは６４ビット（６４Ｉ／Ｏ）となる。
【０１９４】
図２７〜３０のメモリアレイブロックにおけるセンスアンプ・カラムスイッチの詳細な構成は、図７に示すのと同じである。
【０１９５】
図３１は、図２１，２２のフロアプランにおける制御ブロック５０２の構成を示すものである。図３１の制御ブロック５０２は、図２に示される制御ブロック５と同様の構成の制御ブロック５と図２に示される電位生成ブロック２と同様の構成の電位生成ブロック２とを含んでいる。図３１における制御ブロック５０２の構成を、図２のフロアプランにおける制御ブロック５の構成と比較すると、図３１の制御ブロック５０２の構成は直流電位生成ブロック２をさらに具備している点が異なっている。これに対し、図２のフロアプランでは、直流電位生成ブロック２は１メガビットメモリアレイブロック１−１の上端に隣接して配置されている。図２のフロアプランの構成はこの点が図２１、２２のフロアプランの構成と異なっている。
【０１９６】
図２１、２２のフロアプランにおいて、直流電位生成ブロック２の配置を、図２のフロアプランにおけるように１メガビットメモリアレイブロック１−１の上端の配置から、制御ブロック内に変更した理由は、もし、制御ブロックをメモリブロックの上端に配置した場合、ロウ方向におけるメモリアレイブロック１−１の幅が、配置される複数の３２キロビットサブメモリアレイブロックの個数によって変化してしまい、メモリアレイブロックの    ロウ方向における幅と直流電位生成ブロック２の    ロウ方向における幅とが必ずしも等しくならなくなってしまうからである。これを避けるために、図２１、２２のフロアプランにおいては、直流電位生成ブロック２の配置を、図２のフロアプランにおけるように１メガビットメモリアレイブロック１−１の上端から、制御ブロック内に変更されている。
【０１９７】
図３２および３３は、図３１における制御および直流電位生成ブロック５０２の詳細な構成を示すものである。
【０１９８】
図３２および３３に示されるように、制御および直流電位生成ブロック５０２は、／ＲＡＳバッファ７１、ロウアドレスバッファ７２−０〜７２−８，７３，７４、／ＣＡＳバッファ７５、カラムアドレスバッファ７６−０〜７６−３、および／ＷＥバッファ７７及び入出力データバッファ制御回路７８からなる、図１１に示すのと同じ構成の制御系ブロック５と、種々の電位発生回路からなる直流電位生成ブロック２とを含んでいる。
【０１９９】
／ＲＡＳバッファ７１は、メモリマクロの外部から与えられるロウアドレスストロ−ブ信号／ＲＡＳに基づいてメモリマクロの内部で使用するロウアドレスストロ−ブ信号ＲＡＳｉｎｔを発生する。
【０２００】
ロウアドレスバッファ７２−０〜７２−８は、ロウアドレスストロ−ブ信号ＲＡＳｉｎｔに同期してロウアドレス信号（外部ロウアドレス信号）ＡＲ０〜ＡＲ８をメモリマクロ内部に取り込み、内部ロウアドレス信号ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔを発生する。この内部ロウアドレス信号ＡＲ０ｉｎｔ〜ＡＲ８ｉｎｔ，／ＡＲ０ｉｎｔ〜／ＡＲ８ｉｎｔは、ロウデコーダに与えられ、選択されたメモリアレイブロック内の５１２本の行のうちの１本の行を選択する。
【０２０１】
ロウアドレスバッファ７３，７４は、ロウアドレスストロ−ブ信号ＲＡＳｉｎｔに同期してロウアドレス信号（外部ロウアドレス信号）ＡＲ９，ＡＲ１０をメモリマクロ内部に取り込み、内部ロウアドレス信号ＡＲ９ｉｎｔ〜ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ１０ｉｎｔを発生する。この内部ロウアドレス信号ＡＲ９ｉｎｔ〜ＡＲ１０ｉｎｔ，／ＡＲ９ｉｎｔ〜／ＡＲ１０ｉｎｔは、複数のメモリアレイブロック（例えば、４つ）から１つのメモリアレイブロックを選択する。
【０２０２】
メモリアレイブロックを選択するためのロウアドレス信号（ブロック選択用ロウアドレス信号）の数は、メモリマクロ内のメモリアレイブロックの数に応じて変わる。
【０２０３】
図３２および３３に示されるように、制御および直流電位生成ブロック５０２ブロック５０２における制御ブロック５の構成は図１１に示す制御ブロック５の構成と同じであり、したがって図１１、１２に関連して述べられている説明、たとえばメモリアレイブロックの選択に関するスイッチＳＷ１〜ＳＷ６の切り換えについての説明、は本例に対しても同様に適用できるものである。
【０２０４】
直流電位生成ブロック２は、基板電位発生回路２９、ワード線電位発生回路３０、ビット線電位発生回路３１、センスアンプ電源ドライバ基準電位発生回路３２、周辺回路電源基準電位発生回路３３を具備している。
【０２０５】
基板電位発生回路２９は、メモリマクロにおける基板電位ＶＢＢを発生する。ワード線電位発生回路３０は、ロウアドレス信号により選択されたワード線に与える電位ＶＰＰを発生する。ビット線電位発生回路３１は、読み出しデータ又は書き込みデータをビット線対に導く前にビット線対の電位を所定値にイコライズするために設けられる。
【０２０６】
センスアンプ電源ドライバ基準電位発生回路３２は、外部電源ＶＥＸＴに基づいて電源ＶＰＰＡを発生する。
【０２０７】
周辺回路電源電位発生回路３３は、外部電源ＶＥＸＴが与えられて電源ＶＰＰＩを発生する周辺回路電源電位発生回路３４と、電源ＶＰＰＩがゲートに与えられてメモリマクロにおける周辺回路を駆動するための内部電源ＶＩＮＴを発生する周辺回路電源からなっている。
【０２０８】
電源ＶＰＰＡは、図２１、２２のフロアプランにおけるメモリセルアレイ電  源ドライバブロック４に与えられる。メモリセルアレイ電源ドライバブロック４は、センスアンプドライバ（例えば図１５参照）の電源ＶＡＡを発生する。メモリセルアレイ電源ドライバブロック４はＭＯＳトランジスタからなり、電源ＶＰＰＡはこのＭＯＳトランジスタのゲートに入力される。このＭＯＳトランジスタのドレインは外部電源ＶＥＸＴに接続され、ソースから電源ＶＡＡが取り出され、センスアンプドライバに与えられる。センスアンプドライバは、センスアンプに与える信号ＳＡＰ，／ＳＡＮを発生する。
【０２０９】
図３４は、図２１のメモリマクロのフロアプランにおける入出力データバッファブロック３ａおよび周辺回路電源ドライバブロック３４ａの構成を詳細に示している。図示されてはいないが、入出力データバッファブロック３ｂおよび周辺回路電源ドライバブロック３４ｂの構成も同様である。
【０２１０】
図３４に示されるように、入出力データバッファブロック３ａは、ロウ方向に隣接して配置された６４個の入出力データバッファ３ａ−１〜３ａ−６４からなっている。６４個の入出力データバッファ３ａ−１〜３ａ−６４は６４対のＤＱ線対ＤＱ０，／ＤＱ０〜ＤＱ６３，／ＤＱ６３に対応して設けられている。
【０２１１】
例えば、ＤＱ線対ＤＱ０、／ＤＱ０対、ＤＱ線対ＤＱ１、／ＤＱ１対、ＤＱ２、／ＤＱ２対、…に対応してそれぞれ入出力データバッファ３ａ−１、３ａ−２、３ａ−３、…が配置されている。
【０２１２】
また、６４個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６３が６４個の入出力データバッファ３ａ−１〜３ａ−６４に対応して設けられており、６４個の入出力データバッファ３ａ−１〜３ａ−６４がそれぞれ６４個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６４に接続されている。
【０２１３】
このように、入出力データバッファブロックを複数の入出力データバッファから構成するためには、予め入出力データバッファを設計しておく必要がある。入出力データバッファの設計は人手作業によるものであり相応の設計時間が要求されるが、一度入出力データバッファを設計してライブラリイに登録しておけば、メモリマクロの仕様に定められる入出力データバッファブロックの設計は、人手設計によりすでに用意されている入出力データバッファをＣＡＤ操作によりライブラリイからとりだして入出力データバッファのレイアウトを自動処理することにより容易にしかも短時間で設計することができる。
【０２１４】
周辺回路電源ドライバブロック３４ａは入出力データバッファ３ａに隣接して設けられている。すなわち、互いに隣接してロウ方向に配置された６４個の入出力データバッファ３ａ−１〜３ａ−６４に隣接しかつ対応して、６４個の周辺回路電源ドライバ３４ａ−１〜３４ａ−６４がロウ方向に隣接して配置されている。例えば、入出力データバッファ３ａ−１、３ａ−２、３ａ−３、…に対応してそれぞれ周辺回路電源ドライバ３４ａ−１、３４ａ−２、３４ａ−３、…が配置されている。入出力データバッファブロック３ｂおよび周辺回路電源ドライバブロック３４ｂの構成も同様であるので、簡単に説明する。
【０２１５】
すなわち、入出力データバッファブロック３ｂは、入出力データバッファブロック３ａと同様に、ロウ方向に隣接して配置された６４個の入出力データバッファからなっている。周辺回路電源ドライバ３４ｂもロウ方向に隣接して配置された６４個の周辺回路電源ドライバからなっている。そして、周辺回路電源ドライバ３４ｂが入出力データバッファ３ｂに対応して配置されている。すなわち、周辺回路電源ドライバ３４ｂの６４個の周辺回路電源ドライバが入出力データバッファブロック３ｂの６４個の入出力データバッファに対応して配置されている。
【０２１６】
各周辺回路電源ドライバは、外部電源ＶＥＸＴが駆動電源として与えられ、また周辺回路電源ドライバ基準電位発生回路３３（図８）から電源ＶＰＰＩが制御信号として与えられて内部電源ＶＩＮＴを発生する。内部電源ＶＩＮＴは各入出力データバッファに駆動電源として与えられ、かつ、他の回路、例えばアドレスバッファ、ロウデコーダ、カラムデコーダ等にも駆動電源として与えられている。各周辺回路電源ドライバの構成は、例えば、図８の制御ブロック５内の直流電位生成ブロック２における周辺回路電源ドライバ３４のように、ＭＯＳトランジスタから構成されている。ＭＯＳトランジスタのドレインに外部電源ＶＥＸＴが駆動電源として与えられ、またゲートに周辺回路電源ドライバ基準電位発生回路３３から電源ＶＰＰＩが制御信号として与えられて内部電源ＶＩＮＴを発生する。内部電源ＶＩＮＴは各入出力データバッファに駆動電源として与えられる。
【０２１７】
このように周辺回路電源ドライバを複数の周辺回路電源ドライバから構成するためには、予め周辺回路電源ドライバを設計しておく必要がある。周辺回路電源ドライバの設計は人手作業によるものであり相応の設計時間が要求されるが、一度周辺回路電源ドライバを設計してライブラリイに格納しておけば、メモリマクロの仕様に定められる周辺回路電源ドライバの設計は、人手設計によりすでに用意されている周辺回路電源ドライバをＣＡＤ操作によりライブラリイからとりだして周辺回路電源ドライバのレイアウトをプログラムにしたがって自動処理することにより容易にしかも短時間で設計することができる。
【０２１８】
図３４に示すフロアプランでは、また、６４個の入出力データバッファ３ａ−１〜３ａ−６４と６４個の周辺回路電源ドライバ３４ａ−１〜３４ａ−６４とがロウ方向に互いに概略等しいピッチで配列されている。６４個の入出力データバッファ３ａ−１〜３ａ−６４および６４個の周辺回路電源ドライバ３４ａ−１〜３４ａ−６４は６４対のＤＱ０，／ＤＱ０〜ＤＱ６３，／ＤＱ６３対に対応して設けられており、６４対のＤＱ０，／ＤＱ０〜ＤＱ６３，／ＤＱ６３対は４対毎に各３２キロビットサブメモリアレイブロックに設けられているので、入出力データバッファ３ａ−１〜３ａ−６４および周辺回路電源ドライバ３４ａ−１〜３４ａ−６４のピッチは３２キロビットサブメモリアレイブロックのロウ方向のピッチの１／４である。したがって、図３４に示されるように、６４個の入出力データバッファ３ａ−１〜３ａ−６４および６４個の周辺回路電源ドライバ３４ａ−１〜３４ａ−６４のロウ方向の配列個数を３２キロビットサブメモリアレイブロックのロウ方向の配列個数の４倍とすることができ、多ビット出力に適したものとなる。
【０２１９】
図３５に、入出力データバッファの具体的な構成例が示されている。入出力データバッファは読み出しバッファ１１１と書き込みバッファ１１２とからなっている。読み出しバッファ１１１は読み出し制御信号ＲＤＥＮによって制御され、ＤＱ線対例えばＤＱ０、／ＤＱ０上のデータをＩ／Ｏ部に出力する。書き込みバッファ１１１は制御信号ＷＴＥＮによって制御され、Ｉ／Ｏ部に入力される書き込みデータをＤＱ線対ＤＱ０、／ＤＱ０に出力する。
【０２２０】
図３６は、図２２のメモリマクロのフロアプランにおける、図３４と同様の図を示している。すなわち、図３６は、図２１のメモリマクロのフロアプランにおける入出力データバッファブロック３ａおよび周辺回路電源ドライバブロック３４ａの構成を詳細に示している。図示されてはいないが、入出力データバッファブロック３ｂおよび周辺回路電源ドライバブロック３４ｂの構成も同じである。
【０２２１】
図３６に示されるように、入出力データバッファブロック３ａは、ロウ方向に隣接して配置された３２個の入出力データバッファ３ａ−１〜３ａ−３２からなっている。３２個の入出力データバッファ３ａ−１〜３ａ−３２は３２対のＤＱ線対ＤＱ０，／ＤＱ０〜ＤＱ３１，／ＤＱ３１に対応して設けられている。
【０２２２】
図３４に示す入出力データバッファブロックにおけるのと同様に、例えば、ＤＱ線対ＤＱ０、／ＤＱ０対、ＤＱ線対ＤＱ１、／ＤＱ１対、ＤＱ２、／ＤＱ２対、…に対応してそれぞれ入出力データバッファ３ａ−１、３ａ−２、３ａ−３、…が配置されている。
【０２２３】
周辺回路電源ドライバブロック３４ａは入出力データバッファ３ａに隣接して設けられている。すなわち、互いに隣接してロウ方向に配置された３２個の入出力データバッファ３ａ−１〜３ａ−３２に隣接しかつ対応して、３２個の周辺回路電源ドライバ３４ａ−１〜３４ａ−３２がロウ方向に隣接して配置されている。例えば、入出力データバッファ３ａ−１、３ａ−２、３ａ−３、…に対応してそれぞれ周辺回路電源ドライバ３４ａ−１、３４ａ−２、３４ａ−３、…が配置されている。入出力データバッファブロック３ｂおよび周辺回路電源ドライバブロック３４ｂの構成も同じであるので、簡単に説明する。
【０２２４】
すなわち、入出力データバッファブロック３ｂは、入出力データバッファブロック３ａと同様に、ロウ方向に隣接して配置された３２個の入出力データバッファからなっている。周辺回路電源ドライバ３４ｂもロウ方向に隣接して配置された３２個の周辺回路電源ドライバからなっている。そして、周辺回路電源ドライバ３４ｂが入出力データバッファ３ｂに対応して配置されている。すなわち、周辺回路電源ドライバ３４ｂの３２個の周辺回路電源ドライバが入出力データバッファブロック３ｂの３２個の入出力データバッファに対応して配置されている。
【０２２５】
また、３２個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３１が３２個の入出力データバッファ３ａ−１〜３ａ−３２に対応して設けられており、３２個の入出力データバッファ３ａ−１〜３ａ−３２がそれぞれ３２個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３１に接続されている。
【０２２６】
図３６に示すフロアプランでは、また、３２個の入出力データバッファ３ａ−１〜３ａ−３２と３２個の周辺回路電源ドライバ３４ａ−１〜３４ａ−３２とがロウ方向に互いに概略等しいピッチで配列されている。３２個の入出力データバッファ３ａ−１〜３ａ−３２および３２個の周辺回路電源ドライバ３４ａ−１〜３４ａ−３２は３２対のＤＱ０，／ＤＱ０対〜ＤＱ３１，／ＤＱ３１に対応して設けられており、３２対のＤＱ０，／ＤＱ０対〜ＤＱ３１，／ＤＱ３１は４対毎に各３２キロビットサブメモリアレイブロックに設けられているので、入出力データバッファ３ａ−１〜３ａ−３２および周辺回路電源ドライバ３４ａ−１〜３４ａ−３２のピッチは３２キロビットサブメモリアレイブロックのロウ方向のピッチの１／４である。
【０２２７】
図３４の入出力データバッファブロックが６４個の入出力データバッファ３ａ−１〜３ａ−６４および６４個の周辺回路電源ドライバ３４ａ−１〜３４ａ−６４からなる構成であるのに対し、図３６の入出力データバッファブロックは３２個の入出力データバッファブロック３ａ−１〜３ａ−３２および３２個の周辺回路電源ドライバ３４ａ−１〜３４ａ−３２からなる構成となっている。この点を除き、図３６のフロアプランの構成は図３４のフロアプランの構成と同様である。
【０２２８】
図３７は、図３４の入出力データバッファブロックの変形例の構成を示す図である。すなわち本例では、入出力データバッファ３ａ−１〜３ａ−６４のピッチは図３４に示す例と変わらないが、周辺回路電源ドライバのピッチが入出力データバッファ３ａ−１〜３ａ−６４のピッチの８倍になっており、周辺回路電源ドライバブロック３４ａは８個の周辺回路電源ドライバ３４ａ−１〜３４ａ−８から構成されている。すなわち、周辺回路電源ドライバ３４ａ−１〜３４ａ−８のピッチが３２キロビットサブメモリアレイブロック１０１−１〜１０１−８のピッチの２倍と等しくなっている。
【０２２９】
なお、図３４における場合と同様に、６４個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６３が６４個の入出力データバッファ３ａ−１〜３ａ−６４に対応して設けられており、６４個の入出力データバッファ３ａ−１〜３ａ−６４がそれぞれ６４個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ６４に接続されている。
【０２３０】
図３８は、図３６の入出力入出力データバッファブロックの変形例の構成を示す図である。すなわち本例では、入出力データバッファ３ａ−１〜３ａ−３２のピッチは図３６に示す例と変わらないが、周辺回路電源ドライバのピッチが入出力データバッファ３ａ−１〜３ａ−３２のピッチの８倍になっており、周辺回路電源ドライバブロック３４ａは４個の周辺回路電源ドライバ３４ａ−１〜３４ａ−４から構成されている。すなわち、周辺回路電源ドライバ３４ａ−１〜３４ａ−４のピッチが３２キロビットサブメモリアレイブロック１０１−１〜１０１−４のピッチの２倍と等しくなっている。
【０２３１】
なお、図３６における場合と同様に、３２個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３１が３２個の入出力データバッファ３ａ−１〜３ａ−３２に対応して設けられており、３２個の入出力データバッファ３ａ−１〜３ａ−３２がそれぞれ３２個の入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ３１に接続されている。
【０２３２】
多ビット出力のＤＲＡＭマクロにおいて入出力データバッファ部および周辺回路電源ドライバでの消費電流は非常に大きく、ＤＲＡＭマクロにおいて消費される電流の５０％以上が入出力データバッファ部および周辺回路電源ドライバで消費される。上記構成では、入出力データバッファおよび周辺回路電源ドライバがＤＱ線対毎に配置される手法がとられているので、ＤＱ線対の対数に応じて、設けられるＩ／Ｏ入出力データバッファおよび周辺回路電源ドライバの個数が変えられるため、入出力データバッファ部での無駄な電流消費とチップサイズの増大が避けられる。それは、ＤＱ線対の対数に応じて、設けられるＩ／Ｏ入出力データバッファおよび周辺回路電源ドライバの個数が変えられることにより、Ｉ／Ｏ入出力データバッファおよび周辺回路電源ドライバでのトランジスタサイズの合計値を必要な最小値に設定することができるからである。上記構成によればまた、Ｉ／Ｏ数が少なく消費電流が小さい場合において周辺回路電源ドライバのトランジスタサイズの必要面積が小さくなる。上記構成によればさらに、周辺回路電源ドライバが、電流を多く消費する入出力データバッファに隣接して配置されているため、入出力データバッファと周辺回路電源ドライバとの間の電源バス抵抗により生じる入出力データバッファ電源の電位降下が小さくなる。
図３９は、本発明に関わるメモリマクロの設計フロチャートを示しているものである。
【０２３３】
まず、メモリマクロを構成するための基本要素となるブロックを設計する。ここで設計するブロックには、直流電位生成ブロック、メモリアレイブロック（Ｋビット）、入出力データバッファブロック、メモリアレイ電源ドライバブロック、制御ブロック及び電源線ブロックが含まれる。制御ブロックの設計に当たっては、上述のように、メモリマクロの最大容量に基づいて、ブロック選択用ロウアドレス信号を入力するアドレスバッファ数を決定する。
【０２３４】
次に、これから設計するメモリマクロの仕様（記憶容量、ロウ数、カラム数、Ｉ／Ｏ数など）について確認する。すなわち、これから設計しようとするメモリマクロの仕様（記憶容量、ロウ数、カラム数、Ｉ／Ｏ数など）の確認をする。すなわち、記憶容量、ロウ数、カラム数、Ｉ／Ｏ数について、例えば、記憶容量＝ロウ数ｘカラム数ｘＩ／Ｏ数なる式が成立するか否かを調べ、成立することを確認する。成立が確認された場合には、仕様で定められたそれら記憶容量、ロウ数、カラム数、Ｉ／Ｏ数などを入力する。ついで、サブメモリアレイブロック当たりのＤＱ線対数ＱとＩ／Ｏ数Ｒに基づいてサブメモリアレイブロック数Ｐ＝（Ｒ／Ｑ）を計算する。また、入出力データバッファ数をＰに等しく設定する。ついで、メモリマクロの記憶容量（又は、ロウ数、カラム数）Ｎ及びサブメモリアレイブロックの記憶容量ＭおよびＰに基づいてメモリアレイブロック数Ｌ＝Ｎ（ＭｘＰ）を計算する。これらが決定したら、ＣＡＤ処理により、自動的にサブメモリアレイブロックおよび入出力データバッファを組み合わせて仕様に合致したメモリアレイブロックおよび入出力データバッファブロックを形成しメモリマクロを構成する。同時に、制御ブロック内のブロックアドレス用スイッチの切り換えを、メモリアレイブロック数Ｌに基づいてＣＡＤ処理により自動的に行う。
【０２３５】
以上より、メモリマクロの設計が終了する。この後、ゲートアレイ又はスタンダードセルにより構成されたロジック部とメモリマクロを組み合わせ、ロジック混載メモリの設計が完了する。
【０２３６】
このような設計手法によれば、メモリマクロの仕様が決まると、ＣＡＤ処理により自動的にサブメモリアレイブロックを所定数、および好ましくはさらに、入出力データバッファ、周辺回路基準ドライバを所定数組み合わせてメモリマクロを構成する。同時に、制御ブロック内のブロックアドレス用スイッチの切り換えを、メモリアレイブロック数Ｌに基づいてＣＡＤ処理により自動的に行う。従って、短い設計期間でかつ面積オーバーヘッドの少ないメモリマクロを提供することができる。
【０２３７】
【発明の効果】
以上、説明したように、本発明のロジック混載メモリによれば、次のような効果を奏する。
【０２３８】
ＣＡＤ処理により、ＭビットのサブメモリアレイブロックをＰｘＬ個組み合わせるだけで、Ｍ×Ｌビットのメモリマクロを設計することができる。しかも、センスアンプ・カラムスイッチは、その両端に存在する二つのメモリセルアレイに  共有されているため、メモリマクロの記憶容量が大きくなっても、面積オーバーヘッドが少ない。また、ＤＱ線対及び入出力データバッファブロックを複数のメモリアレイブロックに共通に設けることも、メモリマクロの面積縮小に貢献する。
【０２３９】
また、記憶容量増減の最小単位となるメモリアレイブロック毎に、メモリアレイ電源ドライバを配置するようにしているため、記憶容量が小さい場合に過剰なサイズのメモリアレイ電源ドライバが存在するという事態を回避することができる。また、異なる記憶容量のメモリマクロを実現するに当たっては、ＣＡＤ処理によりスイッチを切り換えて、ブロック選択用アドレス信号の数を調節するだけでよい。
【０２４０】
さらに、人手設計によりサブメモリアレイブロックを用意しておき、必要な記憶容量に応じた数のサブメモリアレイブロックのレイアウトをＣＡＤ操作により自動処理することにより、人手による複雑な設計変更を必要とすることなく短時間で仕様に応じたメモリマクロを実現することができる。
【０２４１】
また、基本単位の入出力データバッファを用意しておき、必要な記憶容量に応じた数の入出力データバッファサブロックのレイアウトをＣＡＤ操作により自動処理することにより、人手による複雑な設計変更を必要とすることなくＩ／Ｏ数の入出力データバッファブロックを容易に実現することができる。
【０２４２】
しかも、入出力データバッファブロックに並置しかつ入出力データバッファブロックの  ロウ方向の幅に合わせた周辺回路電源ドライバを、基本単位の周辺回  路電源ドライバを用意しておき、必要な数の周辺回路電源ドライバを用いて、ＣＡＤ操作により自動処理することにより、人手による複雑な設計変更を必要とすることなく容易に実現することができる。
【０２４３】
以上より、メモリマクロの仕様に変更があっても、人手による設計変更を必要とすることなく、ＣＡＤ操作による自動設計により面積オーバーヘッドの少ないメモリマクロを短い設計期間で供給することが可能となる。すなわち、複雑で長期の設計期間を必要とする基本設計を人手により行い、かつメモリマクロの仕様の変更に対しては基本設計を用いてＣＡＤ操作により容易に自動処理することにより、短期間で面積オーバーヘッドの少ないメモリマクロを実現することができる。
【図面の簡単な説明】
【図１】ロジック混載メモリのフロアプランの一例を示す図。
【図２】本発明の第１の実施形態のメモリマクロのフロアプランを示す図。
【図３】図２のメモリアレイブロックのフロアプランを示す図。
【図４】図２のメモリアレイブロックのフロアプランを示す図。
【図５】図３のメモリアレイブロック内の構成を示す図。
【図６】図４のメモリアレイブロック内の構成を示す図。
【図７】共通センスアンプ方式のセンスアンプ・カラムスイッチの構成を示す図。
【図８】図２の直流電位生成ブロック内の構成を示す図。
【図９】図２のメモリアレイ電源ドライバブロック内の構成を示す図。
【図１０】図２の入出力データバッファブロック内の構成を示す図。
【図１１】図２の制御ブロック内の構成を示す図。
【図１２】図２の制御ブロック内の構成を示す図。
【図１３】（ａ）、（ｂ）、（ｃ）、（ｄ）はそれぞれ図１１及び図１２のスイッチの切り換え手法について示す図。
【図１４】図２の電源線ブロック内の構成を示す図。
【図１５】図３及び図４のメモリアレイブロック制御部内の構成を示す図。
【図１６】４メガビットメモリマクロのフロアプランの一例を示す図。
【図１７】１メガビットメモリマクロのフロアプランの一例を示す図。
【図１８】メモリマクロの設計フロチャート。
【図１９】本発明の第２の実施形態のメモリマクロのフロアプランを示す図。
【図２０】図１９のメモリアレイブロックのフロアプランを示す図。
【図２１】本発明の第３の実施形態の４メガビットのメモリマクロのフロアプランを示す図。
【図２２】図２１と同様の図であって、２メガビットのメモリマクロのフロアプランを示す図。
【図２３】図２１のメモリアレイブロックのフロアプランを示す図。
【図２４】図２３と同様の図であって、図２２のメモリアレイブロックのフロアプランを示す図。
【図２５】図２３、２４のメモリアレイブロックのサブメモリアレイブロックの構成の一部を概略的に示す図。
【図２６】図２３、２４のメモリアレイブロックのサブメモリアレイブロックの構成の他の一部を概略的に示す図。
【図２７】図２３に概略的に示したサブメモリアレイブロックの一部の構成を詳細に示す図であって、特に、サブメモリアレイブロックの一部の構成を詳細に示す図。
【図２８】図２３に概略的に示したサブメモリアレイブロックの一部の構成を詳細に示す図であって、特に、サブメモリアレイブロックの一部の構成を詳細に示す図。
【図２９】図２４に概略的に示したメモリアレイブロックの一部の構成を詳細に示す図であって、特に、サブメモリアレイブロックの一部の構成を詳細に示す図。
【図３０】図２４に概略的に示したメモリアレイブロックの一部の構成を詳細に示す図であって、特に、サブメモリアレイブロックの一部の構成を詳細に示す図。
【図３１】図２１、２２のメモリのフロアプランにおける制御ブロック・直流電位生成ブロック内の構成を概略的に示す図。
【図３２】図２１、２２のメモリのフロアプランにおける制御・直流電位生成ブロック内の制御ブロックの構成を詳細に示す図。
【図３３】図２１、２２のメモリのフロアプランにおける制御・直流電位生成ブロック内の直流電位生成ブロックの構成を詳細に示す図。
【図３４】図２１のメモリマクロのフロアプランにおける入出力データバッファブロックおよび周辺回路電源ドライバブロックの構成を詳細に示す図。
【図３５】入出力データバッファの具体的な構成を示す図。
【図３６】図２２のメモリマクロのフロアプランにおける入出力データバッファブロックおよび周辺回路電源ドライバブロックの構成を詳細に示す図。
【図３７】図２１のメモリマクロのフロアプランにおける入出力データバッファブロックおよび周辺回路電源ドライバブロックの他の構成を詳細に示す図。
【図３８】図２２のメモリマクロのフロアプランにおける入出力データバッファブロックおよび周辺回路電源ドライバブロックの他の構成を詳細に示す図。
【図３９】メモリマクロの設計フロチャート。
【図４０】ロジック混載メモリのフロアプランの一例を示す図。
【図４１】ロジック混載メモリのフロアプランの一例を示す図。
【図４２】従来のメモリマクロのフロアプランの一例を示す図。
【図４３】図４２のメモリアレイブロック内の構成を示す図。
【図４４】従来のメモリマクロのフロアプランの一例を示す図。
【図４５】従来のメモリマクロのフロアプランの一例を示す図。
【符号の説明】
１−１，１−２，…１−Ｌ          ：メモリアレイブロック、
１−１ａ，１−１ｂ、１−２ａ，１−２ｂ：メモリアレイブロック、
２                                ：直流電位生成ブロック、
３、３ａ、３ｂ                    ：入出力データバッファブロック、
３ａ−１〜３ａ−６４                            ：入出力データバッファ、
４−１，４−２，…４−Ｌ          ：メモリアレイ電源ドライバブロック、
５                                ：制御ブロック、
６ａ−１〜６ａ−Ｌ，６ｂ−１〜６ｂ−Ｌ：電源線ブロック、
７ａ，７ｂ                                    ：電源線ブロック、
８ａ，８ｂ                                    ：電源線ブロック、
９ａ                              ：テストブロック、
９ｂ                              ：配線ブロック、
１０                                                                ：チップ、
１１                                                                ：ロジック部、
１２                                                                ：メモリマクロ、
１３                                                                ：入出力部（Ｉ／Ｏ部）、
１４ａ，１４ｂ                      ：機能ブロック、
１５ａ〜１５ｄ，１６ａ〜１６ｄ      ：サブメモリマクロ、
１７                                ：制御部マクロ、
１８                                ：配線部、
１９                                ：配線ブロック、
２０                                ：メモリセルアレイ、
２１                                ：センスアンプ、
２２                                ：ロウデコーダ、
２３                                ：カラムデコーダ、
２４                                ：入出力データバッファ、
２５                                ：ロウアドレスバッファ、
２６                                ：カラムアドレスバッファ、
２７                                ：ロウ系制御回路、
２８                                ：カラム系制御回路、
２９                                ：基板電位発生回路、
３０                                ：ワード線電位発生回路、
３１                                ：ビット線電位発生回路、
３２                                ：Ｓ／Ａドライバ基準電位発生回路、
３３                                ：周辺回路電源ドライバ基準電位発生回路、
３４ａ                                                            ：周辺回路電源ドライバブロック、
３４ａ−１〜３４ａ−６４                  ：周辺回路電源ドライバ、
５０ａ〜５０ｄ                      ：メモリアレイブロック制御部、
５１−１、５１−２                              ：メモリセルアレイ、
５２−１〜５２−３                              ：センスアンプ・カラムスイッチ、
６１                                ：センスアンプ、
６２                                ：カラムスイッチ、
６３−１，６３−２                  ：イコライザ、
６４−１，６４−２                  ：セルアレイ選択ゲート、
７１                                ：／ＲＡＳバッファ、
７２−０〜７２−８，７３，７４      ：ロウアドレスバッファ、
７５                                ：／ＣＡＳバッファ、
７６−０〜７６−３                  ：カラムアドレスバッファ、
７７                                ：／ＷＥバッファ、
７８                                ：入出力データバッファ制御回路、
８０ａ                                                            ：メタル層
８０ｂ                                                            ：コンタクト層
８１                                ：ロウデコーダ、
８２                                ：ワード線ドライバ、
８３                                ：アンド回路、
８４                                ：ロウ系制御回路、
８５                                ：センスアンプ・イコライズ制御回路、８６                                ：センスアンプドライバ、
８７                                ：カラムデコーダ、
９１、９２                          ：センスアンプ、
１０１−１〜１０１−３２              ：サブメモリアレイブロック
１０２−１                                      ：サブメモリアレイブロック
１５１−１、１５１−２                      ：サブメモリセルアレイ、
１５２−１〜１５２−３                      ：センスアンプ・カラムスイッチ、
５０２                                                            ：制御・直流電位生成ブロック
ＤＱ０、／ＤＱ０〜ＤＱ１２７、／ＤＱ１２７：ＤＱ線対
ＳＷ１〜ＳＷ６                      ：スイッチ。
【図１】
0003597706.tif 000002
【図２】
0003597706.tif 000003
【図３】
0003597706.tif 000004
【図４】
0003597706.tif 000005
【図５】
0003597706.tif 000006
【図６】
0003597706.tif 000007
【図７】
0003597706.tif 000008
【図８】
0003597706.tif 000009
【図９】
0003597706.tif 000010
【図１０】
0003597706.tif 000011
【図１１】
0003597706.tif 000012
【図１２】
0003597706.tif 000013
【図１３】
0003597706.tif 000014
【図１４】
0003597706.tif 000015
【図１５】
0003597706.tif 000016
【図１６】
0003597706.tif 000017
【図１７】
0003597706.tif 000018
【図１８】
0003597706.tif 000019
【図１９】
0003597706.tif 000020
【図２０】
0003597706.tif 000021
【図２１】
0003597706.tif 000022
【図２２】
0003597706.tif 000023
【図２３】
0003597706.tif 000024
【図２４】
0003597706.tif 000025
【図２５】
0003597706.tif 000026
【図２６】
0003597706.tif 000027
【図２７】
0003597706.tif 000028
【図２８】
0003597706.tif 000029
【図２９】
0003597706.tif 000030
【図３０】
0003597706.tif 000031
【図３１】
0003597706.tif 000032
【図３２】
0003597706.tif 000033
【図３３】
0003597706.tif 000034
【図３４】
0003597706.tif 000035
【図３５】
0003597706.tif 000036
【図３６】
0003597706.tif 000037
【図３７】
0003597706.tif 000038
【図３８】
0003597706.tif 000039
【図３９】
0003597706.tif 000040
【図４０】
0003597706.tif 000041
【図４１】
0003597706.tif 000042
【図４２】
0003597706.tif 000043
【図４３】
0003597706.tif 000044
【図４４】
0003597706.tif 000045
【図４５】
0003597706.tif 000046