(57)【特許請求の範囲】
【請求項１】
画素の輝度情報及びウインドウ情報を保持するメモリセルと、
前記メモリセルから複数の画素を読み出し、順次外部へ出力するシリアルバッファと、
前記シリアルバッファから読み出された同一座標上の複数の輝度情報のうち、前記シリアルバッファから読み出されたウインドウ情報に基づいて、所望の輝度情報を選択し出力するダブルバッファコントローラとを有し、
前記メモリセルと、前記シリアルバッファと、前記ダブルバッファコントローラとが同一チップ上に設けられた画像メモリＬＳＩ。
【請求項２】
図形又は線分の各頂点の座標及び輝度情報を生成するＣＰＵと、
前記図形内部の画素の画素情報又は前記線分上の画素の画素情報を生成する描画プロセッサと、
前記描画プロセッサから生成された画素情報を記憶する画像メモリと、
前記画像メモリに記憶された情報を画面上に表示する表示部とを有し、
前記画像メモリは、前記画素情報である輝度情報及びウインドウ情報を保持するメモリセルと、前記メモリセルから複数の画素を読み出し、順次外部へ出力するシリアルバッファと、前記シリアルバッファから読み出された同一座標上の複数の輝度情報のうち、前記シリアルバッファから読み出されたウインドウ情報に基づいて、所望の輝度情報を選択し出力するダブルバッファコントローラとを有する画像表示装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、隠面消去，色の混合（ブレンディング）を行う３次元図形の表示装置に関し、特に、高機能な画像メモリの構成と、それを用いた図形表示装置の構成に関する。
【０００２】
【従来の技術】
従来の画像メモリは、特開昭５９−１３１９７９号公報，米国特許第４２７２３６号公報に開示されているように、通常のダイナミックＲＡＭと，シリアルバッファから構成し、ランダムアクセスを行える第１のポートと，表示データを読み出す第２のポートが、ほぼ独立にアクセスすることが可能なメモリで、通常のダイナミック
ＲＡＭに比べ大幅にランダムアクセスと表示データの読み出し性能を向上することができた。
【０００３】
従来、この画像メモリを用いた３次元の図形表示装置の構成は、図３に示すようにＣＰＵ２００から与えられる直線や、三角形の情報から画素の情報に展開する画素生成部３０１と、展開した画素のＸＹ座標を画像メモリ６００のアドレスに変換し、展開した画素の輝度と，画像メモリに格納されている画素の輝度を混合する輝度ブレンド，Ｚ座標を比較し、手前の画素を表示する隠面消去、書き込むウインドウを１画素毎に比較し、書き込みを制御するＷＩＤ比較、そして、これらを求めるときの画像メモリの読み出しと、求めたアドレス，輝度，Ｚ座標，書き込みの有無に従って画像メモリに対する書き込みを制御するメモリ制御を行うメモリ制御部３０２と，画像メモリ６００のシリアルバッファ６０２に対してＲＡＭＤＡＣへ送出する表示データを制御する信号を生成する、シリアルバッファ制御部３０３、より構成された描画プロセッサ３００と，輝度情報，Ｚ座標，ウインドウ情報よりなる画素情報を保持するメモリセル６０１と，表示するための画素データを保持しているシリアルバッファ６０２より成る、画像メモリ６００から構成されている。
【０００４】
【発明が解決しようとする課題】
上記従来技術は、画像メモリに対する画素データの書き込み性能を向上させようとするとき、描画プロセッサと画像メモリとの間のデータ信号線数を増やすことで行ってきた。しかし、描画プロセッサ及び画像メモリをＬＳＩで実現しようとすると、その信号線数には限界があるという問題があった。
【０００５】
また、表示する画像を複数個，画像メモリのメモリセルに格納しておき、書き替える画像メモリと，表示する画像メモリを別々にすることで、スム−ズに画面の切り替えを行い、そして、それが１画素ごとに１つの画像を選択するようなダブルバッファの機能を実現しようとするときには、シリアルバッファの出力を複数画素分画像メモリから出力しておく必要があり、画像メモリの信号線数が増加してしまう問題があった。
【０００６】
本発明は、少ない信号線数で、高速に画素データの書き込み性能を向上することのできる画像メモリＬＳＩを提供することを目的とする。
【０００７】
さらに、ダブルバッファ実現時、画素メモリのシリアルバッファの出力信号線数を削減し、コストの低減を図ることを目的とする。
【０００８】
【課題を解決するための手段】
本発明は、画素の輝度情報及びウインドウ情報を保持するメモリセルと，書き込もうとする画素のウインドウ情報と前記メモリセルに保持された対応する画素のウインドウ情報とを比較し、比較結果に基づいて前記書き込もうとする画素を前記メモリセルへ書き込むべきか否かを決定する手段を同一チップ上に設けたことに特徴がある。
【０００９】
また、画素の輝度情報及び深度情報を保持するメモリセルと，書き込もうとする画素の深度情報と前記メモリセルに保持された対応する画素の深度情報とを比較し、比較結果に基づいて前記書き込もうとする画素を前記メモリセルへ書き込むべきか否かを決定する隠面消去手段を同一チップ上に設けたことに特徴がある。
【００１０】
更にまた、画素の輝度情報及びウインドウ情報を保持するメモリセルと，前記メモリセルより複数の画素を読み出し、順次外部へ出力するシリアルバッファからなるものにおいて、前記シリアルバッファより読み出された同一座標上の複数の輝度情報のうち、前記シリアルバッファより読み出されたウインドウ情報に基づいて、所望の輝度情報を選択し出力するダブルバッファ制御手段を同一チップ上に設けたことに特徴がある。
【００１１】
更にまた、本発明は、図形又は線分の各頂点の座標及び輝度を生成するＣＰＵと，前記図形内部の画素の画素情報又は前記線分上の画素の画素情報を生成する描画プロセッサと，前記描画プロセッサより生成された画素情報を記憶する画像メモリと，前記画像メモリに記憶された情報を画面上に表示する表示部を有する画像表示装置において、前記画素情報である輝度情報及びウインドウ情報を保持するメモリセルと、書き込もうとする画素のウインドウ情報と前記メモリセルに保持された対応する画素のウインドウ情報とを比較し、前記書き込もうとする画素を前記メモリセルへ書き込むべきか否かを決定する手段を前記画像メモリに内蔵したことに特徴がある。
【００１２】
【作用】
描画プロセッサが発生する画素は、ＸＹ座標，Ｚ座標，輝度（ＲＧＢ）が基本であり、他に、ウインドウ情報，ブレンド情報などが与えられる場合がある。
【００１３】
本発明によれば、画像メモリＬＳＩ内で、書き込もうとする画素に対応するメモリセルに保持されたウインドウ情報が読み出され、この読み出されたウインドウ情報と、書き込もうとする画素のウインドウ情報とが比較され、比較結果に基づいて書き込もうとする画素を前記メモリセルへ書き込むべきか否かが決定される。
【００１４】
また、本発明によれば、画像メモリＬＳＩ内で、書き込もうとする画素に対応するメモリセルに保持された深度情報が読み出され、この読み出された深度情報と、書き込もうとする画素の深度情報とが比較され、比較結果に基づいて書き込もうとする画素を前記メモリセルへ書き込むべきか否かが決定される（隠面処理が実行される）。
【００１５】
従って、画像メモリ側で、画素の読み出し，比較，書き込み等の処理が実行されることとなるので、描画プロセッサから画像メモリへ与える情報量を半分にすることができる。また、一般にメモリアクセスの時間は、ＬＳＩ内部と外部では、内部の方が速いため、処理の高速化が図られ、さらに、ＬＳＩ内部では、メモリセルから、一度に多くの画素情報を読み出し、書き込むことができるため、一度読み出した多くの画素を有効に利用して処理することが可能となる。
【００１６】
また、本発明によれば、画像メモリＬＳＩ内で、シリアルバッファより読み出された同一座標上の複数の輝度情報のうち、前記シリアルバッファより読み出されたウインドウ情報に基づいて、所望の輝度情報が選択され表示デ−タとして出力されるので、画像メモリからの表示出力線数を輝度情報１個分にすることが可能となる。
【００１７】
【実施例】
以下、本発明の一実施例を図面を用いて説明する。
【００１８】
図１は、高機能画像メモリ１００の内部構成を示すブロック図である。高機能画像メモリ１００は、４ビットのモード信号ＭＯＤ，リードライト信号ＲＷ，パラレルポートのクロック信号ＰＣＬＫ，チップセレクト信号ＰＳを受け取り、画像メモリ内部にタイミング信号を発生し、また、画像メモリの内部状態によって、アクセス待ちを示す信号ＷＡＩＴを出力するパラレルポート制御部１０２と，データ信号ＰＩＯで与えられるＸＹ座標を、モードレジスタ１０７に格納されている画面のサイズ，１画素のビット長に従ってメモリセル１０１のアドレスに変換するＸＹ座標変換部１０３と，データ信号ＰＩＯで与えられる輝度情報，ブレンド係数に従って、既にメモリセル１０１に格納されている画素の輝度，ブレンド係数との輝度の混合（ブレンド）を行う輝度ブレンド部１０４と，データ信号ＰＩＯで与えられる深度情報（Ｚ座標）と，既にメモリセル１０１に格納されている深度情報を比較し、書き込みを行うかどうかを決定する隠面消去と，データ信号ＰＩＯで与えられるウインドウ情報と，既にメモリセル１０１に格納されているウインドウ情報とを比較し、書き込みを行うかどうかを決定するＷＩＤ比較を行う、複数の比較回路１０５と，パラレルポート制御部１０２からの画像メモリアクセス要求と，シリアルポート制御部１１０からの表示のためのメモリ読み出し要求と，メモリのリフレッシュ要求とに基づいて、メモリセル１０１に対する制御信号を発生するメモリ制御部１０６と，画面のサイズ（例えば、Ｘ座標とＹ座標の最大値及び最小値で規定される）、１画素のビット長，メモリ構成の形態を指定するレジスタであるモードレジスタ１０７と、メモリセル１０１から読み出した、表示データを蓄るシリアルバッファ１０８と，シリアルバッファから読み出した同一座標上の複数の輝度情報を、該シリアルバッファから一緒に読み出されるウインドウ情報に従って選択して出力するダブルバッファ制御部１０９と、外部からの垂直同期信号ＶＳＹＮＣに同期して、シリアルバッファに表示データを読み込むタイミングを発生し、また、シリアルバッファから出力するデータを順次更新させる制御信号を、シリアルポートのクロックＳＣＬＫに従って発生するシリアルポート制御部１１０と、から構成されている。
【００１９】
図２は、上記高機能画像メモリ１００を使用した図形表示システムの概要を示す図である。図形（以下、三角形を例に説明する）や、線分（以下、直線を例に説明する）の各頂点の座標，輝度を生成するＣＰＵ２００と、上記三角形や、直線の情報から、三角形の内部の画素，直線上の画素を生成する描画プロセッサ３００と、描画プロセッサ３００が生成する画素を隠面消去や、輝度のブレンドなどを行い内部のメモリセルに格納する、高機能画像メモリ１００と、高機能画像メモリから常時読み出されるディジタルの表示データをアナログのビデオ信号に変換する変換器ＤＡＣ４００と、このビデオ信号から管面上に映像を生成するＣＲＴ５００と、から構成される。
【００２０】
ここで、図１，図２を用いて、高機能画像メモリの動作を説明する。
【００２１】
まず、ＣＰＵ２００は、前述のようにアプリケーションプログラムを実行し、三角形や直線の頂点のＸＹＺ座標，輝度（ＲＧＢ）を生成する。この情報は、描画プロセッサ３００に渡され、該描画プロセッサは、三角形内部の画素の画素情報，直線上の画素の画素情報を生成する。このＸＹＺ座標，輝度（ＲＧＢ）等（他に、ここでは、画素のウインドウ番号，ブレンド係数，オーバレイがある）からなる画素情報は、高機能画像メモリ１００に、アクセス待ち信号ＷＡＩＴがアサートされていないとき描画プロセッサによって書き込まれる。
【００２２】
この時、高機能画像メモリ１００のデータ信号ＰＩＯの信号線数を３２ビットとすると、１画素の情報量は、９０ビット以上（ＸＹ座標各１１ビット，輝度情報２４ビット，Ｚ座標３２ビット等）と多いため、モード信号ＭＯＤによってＸＹ座標，輝度，Ｚ座標、その他の順で、パラレルポートのクロック信号ＰＣＬＫに同期して書き込みを行う。パラレルポート制御部１０２は、アクセス待ち信号ＷＡＩＴがネゲートしているときに、チップセレクト信号ＰＳとリード，ライト信号ＲＷがライトになっているとき、モード信号ＭＯＤがＸＹ座標を示していれば、データ信号ＰＩＯ上のデータをＸＹ座標変換部１０３に書き込む。同様に、モード信号ＭＯＤの指示により輝度，ブレンド係数は、輝度ブレンド部１０４へ、Ｚ座標，ウインドウ情報は、比較部１０５へ、画面サイズ、１画素のビット長などは、モードレジスタ部１０７へ書き込まれる。この時、モード信号ＭＯＤには、画素書き込み実行起動の状態があり、画素書き込み実行起動状態でなければ、上記のように、与えられる画素情報を高機能画像メモリ内部のレジスタに取り込むだけで、何もしない。もし、画素書き込み実行起動状態であれば、それまでに設定された画素情報，その他の情報（画面サイズ，１画素のビット長）に基づいてメモリ制御部１０６は、メモリセル１０１に対して以下のように書き込みを実行する。
【００２３】
まず、ＸＹ座標変換部１０３は、与えられたＸＹ座標から、メモリセル１０１のアドレスへの変換を行う。具体的には、画面サイズの横幅と，１画素のビット長と，Ｙ座標とを乗算し、Ｘ座標を加えることで求められる。
【００２４】
次に、通常ダイナミックメモリは、内部に１行分の大きなバッファを有しており、そこに、アクセスする画素が含まれる１行分のデータを取り込む。格納されている１行分のバッファに、既に、これから書き込みを行おうとする画素が含まれている場合は、この動作は行わない。この動作は、ＸＹ座標変換部１０３が出力するメモリセルのアドレス情報に基づいてメモリ制御部１０６が制御する。次に、輝度ブレンド部１０４は、上記１行分のバッファ上にある輝度情報と、ブレンド係数に基づいて算出した、新たな輝度，ブレンド係数を作成する。これらを求める計算は、乗算，加減算，最大，最小などの算術演算、ＡＮＤ，ＥＯＲなどの論理演算の組合せで行われ、その組合せ方は、あらかじめ輝度ブレンド部１０４内にあるレジスタに設定しておく。
【００２５】
次に、Ｚ座標，ウインドウ情報は、比較部１０５に取り込まれ、パラレルポート側から与えられたＺ座標，ウインドウ情報と比較が行われ、比較結果は、メモリ制御部１０６に送られる。この比較の方式、例えば、Ｚの値が大きい時に、書き込むか、Ｚの値が小さい時に、書き込みするか等を選択するレジスタを比較部に持っている。
【００２６】
次に、メモリ制御部１０６は、表示のためのメモリセルの読み出し要求も、メモリセルのリフレッシュ要求もない場合、求めた輝度情報，Ｚ座標などを前記１行分のバッファに書き込む。表示のためのメモリセルの読み出し要求か，メモリセルのリフレッシュ要求がくるか，１行分のバッファに無い画素へのアクセス要求がきたとき、１行のバッファに格納されているデータがメモリセルに書き戻される。
【００２７】
以上の処理によって、パラレルポートから与えられた画素情報は、隠面消去，輝度のブレンド処理を行った後メモリセル１０１に格納される。
【００２８】
次に、表示データの出力と、メモリのリフレッシュの制御について説明する。
【００２９】
まず、シリアルポートのクロックＳＣＬＫには、常時、表示デバイスに依存した基本クロック信号が供給される。これに同期して、垂直同期信号ＶＳＹＮＣがアサートされると、シリアルポート制御部１１０内部の表示カウンタが初期化され、順次、ＳＣＬＫに同期して該表示カウンタは更新される。この表示カウンタの値をデコードすることによって、メモリセルから表示するデータをシリアルバッファへ転送する要求信号をメモリ制御部１０６に送出する。また、ダイナミックＲＡＭは、１０ｍ秒で全メモリ内容をリフレッシュする必要があり、これを満たすように、リフレッシュ要求信号をメモリ制御部１０６に送出する。具体的には、モードレジスタ１０７にある画面サイズ、１画素のビット長を示すレジスタを参照し、クロック信号ＳＣＬＫでカウントした値に従って、必要最小限のリフレッシュ要求信号を出力する。通常は、前記表示カウンタを流用することができる。
【００３０】
上記表示データの読み出し要求信号と，リフレッシュ要求信号をメモリ制御部１０６が受け取ると，パラレルポートからのメモリセルに対するアクセス要求を速やかに完了させ、リフレッシュ要求，表示データの読み出し要求の順に要求を受付、前者の場合メモリ制御部１０６内部にあるリフレッシュカウンタの値をリフレッシュアドレスとしてメモリセルを読み出し、すぐに書き戻し、後者の場合、シリアルポート制御部１１０より送られてくる表示アドレスを読み出し、シリアルバッファ１０８に格納する。
【００３１】
次に、シリアルバッファ１０８に格納された表示データは、１画素あたり複数の輝度情報と，ウインドウ情報，オーバレイ情報を有しており、ダブルバッファ制御部１０９は、輝度情報をウインドウ情報に従って選択し、データ信号ＳＩＯに出力する。具体的には、ダブルバッファ制御部１０９内にある、どのウインドウがどの輝度情報を選択するかを示す、ダブルバッファ選択レジスタを参照して選択する。
【００３２】
図４は、高機能画像メモリのモード信号ＭＯＤの意味を示した表である。モード信号ＭＯＤは、４ビットの信号線で、パラレルポートのデータ信号ＰＩＯにどのような意味のデータを設定するか、どのようなデータを読み出すかを示す信号線であり、図４にあるような意味を持つ。すなわち、下位３ビットが０，１，２，３のときは、それぞれＸＹ座標，輝度情報（ブレンド係数，ＲＧＢ）、その他画素情報（ウインドウ情報，オーバレイ情報），深度情報（Ｚ座標）を設定する。また、最上位ビットが１の時は、設定された画素の情報を設定後、実際にメモリセルに対してアクセスを行うことを示す。その他ＭＯＤが“０１１１”のときは、内部レジスタのアドレスを指定し、“１１１１”の時は、該内部レジスタのアドレスで指定したレジスタに書き込む、または、読み出すデータを指定する。
【００３３】
ＭＯＤが、それ以外の場合は、未定義とする。
【００３４】
次に図５は、上記内部レジスタの内容を示す表である。ＲＥＳＥＴレジスタは、高機能画像メモリの内部状態を初期化するための実体のないレジスタで、アクセスがあると、内部のレジスタの内容をデフォルトの値に設定する。この時、メモリセルの内容は変化しない。
【００３５】
ＣＯＮＦＩＧレジスタは、画面サイズ，１画素のビット長，Ｘ，Ｙ方向にメモリが何個あるかを設定する。具体的には、画面サイズは、３ビットで６４０×４００画素，１０２４×７６８画素，１１５２×９００画素，１２８０×１０２４画素，１６００×１２００画素，１９２０×１０３５画素を選択できる。また、１画素のビット長は、３ビットで、１画素８，１６，３２，６４，９６，１２８を選択できる。また、Ｘ，Ｙ方向に何個のメモリがあるかは、Ｘ，Ｙ各２ビットで、１個，２個，４個，８個を選択できる。
【００３６】
ＳＴＡＴＵＳレジスタは、読み出し専用のレジスタで、内部状態を読み出すために用いる。内部状態には、表示カウンタ，リフレッシュカウンタの内容，内部制御論理の遷移状態などがあり、おもにデバック，保守用として用いる。
【００３７】
ＷＴ＿ＦＵＮＣレジスタは、設定された輝度情報に、ブレンド処理を行った後の輝度情報と、書き込み先の輝度情報を演算する時の演算内容を選択するための情報を保持し、２変数の論理和，論理積，排他的論理和，加算，減算，最大，最小などを５ビットで指定する。
【００３８】
ＢＬＥＮＤレジスタは、設定された輝度情報をブレンド係数とどのように演算するかを指定する６ビットのレジスタで、輝度情報に０，１，ブレンド係数（１−ブレンド係数）の内どれを乗算するかを選択する（パラレルポートから設定された輝度情報と、既に格納されている画素の輝度情報についてそれぞれ設定でき、ブレンド係数は、上記２種類の輝度情報から選択できるため、全部で６ビット必要となる）。
【００３９】
Ｚ＿ＣＭＰは、Ｚ座標に比較を行うかどうかを指定するビットと、どのような比較演算を行うか、例えば、＝，≠，≦，≧，＞，＜を選択するために、３ビット、計４ビットのレジスタである。
【００４０】
ＷＩＤ＿ＣＭＰは、ウインドウ情報を比較するかどうかを示す１ビットのレジスタである。
【００４１】
ＰＬ＿ＭＡＳＫ＿ＡＣ，ＰＬ＿ＭＡＳＫ＿ＷＯ，ＰＬ＿ＭＡＳＫ＿Ｚは、それぞれ、ブレンド係数，輝度情報と，ウインドウ情報，オーバレイ情報と，Ｚ座標のバッファに対する書き込みプレーンマスクを示すレジスタで、１が書き込み可，０が書き込みマスクを示し、１プレーンごとに設定が可能になっている。
【００４２】
ＢＵＦ＿ＳＥＬは、今、書き込みにいく、または、読み出している画素がダブルバッファのどちら側を選択しているかを示すレジスタで、このレジスタの値が０のときは、０のバッファに、１のときは、１のバッファに書き込みを行う。
【００４３】
ＨＢＬＡＮＫは、水平ブランキング期間を示しており、ＶＳＹＮＣの立ち下がりのサイクルを基準として、ＳＣＬＫが何回きたときＳＩＯから表示データを出力し始めるかを指定するレジスタである。
【００４４】
ＶＢＬＡＮＫは、垂直ブランキング期間を示しており、ＶＳＹＮＣ信号の立ち下がりから、何ラスターたってから表示期間が始まるかを指定するレジスタで、１ラスターは、画面サイズの横幅と、ＨＢＬＡＮＫレジスタに設定した水平ブランキング期間を加えた期間を表す。
【００４５】
次に、ＢＵＦ＿ＬＵＴレジスタは、ウインドウ情報と表示するバッファの対応関係を示すレジスタで、ウインドウ情報が４ビットの時、１６ビットのレジスタとなる。
【００４６】
以上示したレジスタのなかで、ＲＥＳＥＴレジスタは、書き込みと同時に内部状態が初期化され、それ以外のレジスタは、モード信号ＭＯＤの最上位ビットが１で、アクセス要求がある場合と、垂直同期信号ＶＳＹＮＣがきたときから、動作に影響を与える。即ち、これらのレジスタは、２段構成となっており、１段目は、パラレルポートから自由に設定可能なレジスタで、２段目は、現在動作中の処理に使用しているレジスタとなっており、上記アクセス要求があるときと、垂直同期信号ＶＳＹＮＣがきたときに、１段目から２段目への転送を行う。
【００４７】
以上、高機能画像メモリの概要と動作を示した。次に、図６，図７，図８を使っていくつかのグラフィックスシステムへの適用方法について示す。
【００４８】
まず、図６は、高性能を実現するための複数の描画プロセッサ３１０と、複数の高機能画像メモリ１００を用いたシステム構成を示したものである。描画プロセッサ３１０は、ラスター毎に４個あり、１つの描画コマンド、例えば直線，三角形を画素に分解し、高機能画像メモリ１００に書き込む処理を行う。描画プロセッサ３１０、１個に対して、４個の高機能画像メモリ１００が１対１の関係で接続されており、４個の高機能画像メモリを独立にアクセスすることができる。
【００４９】
また、描画プロセッサの内の１個が、垂直同期信号をほかの描画プロセッサと、すべての高機能画像メモリに供給し、また、ＲＡＭＤＡＣに対しては、ＲＡＭＤＡＣ用の垂直同期信号と、水平同期信号を供給するようにする。この構成のとき、各高機能画像メモリ内のＣＯＮＦＩＧレジスタのメモリ構成を示すレジスタには、Ｘ，Ｙの両方向とも４画素，４ラスターであるとの指定を行うことにより、高機能画像メモリは、必要があるときだけ表示データをメモリセルから読み出すことで、パラレルポートからのアクセスを最大限に行うことができるようになる。
【００５０】
次に、図７に高解像度であるがコストを重視したグラフィックスシステムの構成を示す。描画プロセッサは、１個で、それに対し複数個の高機能画像メモリを同一バス上に接続したもので、高機能画像メモリのパラレルポートへのアクセスは、チップセレクト信号ＰＳを描画プロセッサから個別に与えることにより行われる。また、アクセス待ち信号ＷＡＩＴは、アクセスする高機能画像メモリの出力するＷＡＩＴを選択して使用する。このチップセレクト信号ＰＳと、アクセス待ち信号ＷＡＩＴ以外の信号は、共通に接続することができる。垂直同期信号
ＶＳＹＮＣの接続は、描画プロセッサがすべての高機能画像メモリに対して供給し、また、ＲＡＭＤＡＣに対する水平，垂直同期信号も描画プロセッサが供給する。
【００５１】
次に、図８にコスト最小なグラフィックスシステムの構成を示す。バスコントローラ７００は、ＣＰＵとグラフィックシステムをつなぐシステムバスをデコードし、高機能画像メモリをアクセスする構成で、バスコントローラ７００は、
ＣＰＵからのアクセスのアドレスをデコードし、モード信号ＭＯＤと、チップセレクト信号ＰＳにセットし、アクセス待ち信号ＷＡＩＴで同期をとりながら、高機能画像メモリに対するアクセスを行う。また、高機能画像メモリに対する垂直同期信号と、ＲＡＭＤＡＣにたいする水平，垂直同期信号を供給する処理も行う。
【００５２】
最後に、図９にパラレルポートのアクセス時のタイムチャートを示す。
【００５３】
図の上から、クロックに対応する説明のためのサイクル番号，パラレルポートのインタフェース信号であるＰＣＬＫ，ＰＩＯ，ＭＯＤ，ＲＷ，ＷＡＩＴ，ＰＳと、高機能画像メモリの内部状態である、リードアドレス，リードデータ，ライトアドレス，ライトデータ，内部バッファへのライト制御信号，該内部バッファのメモリセルへのライト制御信号を示している。
【００５４】
サイクル１は、高機能画像メモリがアイドル状態で、アクセス要求を待っている状態とする。
【００５５】
サイクル２で、ＭＯＤをＸＹ座標とし、ＲＷをライト，チップセレクトＰＳをセレクトし、データバスＰＩＯにＸＹ座標データを設定すると、高機能画像メモリ内のリードアドレスレジスタに該ＸＹ座標が格納される。
【００５６】
サイクル３では、ＸＹ座標の次に、図中ＡＣと表記したブレンド係数と輝度情報（ＲＧＢ）を設定することにより、高機能画像メモリ内のブレンド係数と，輝度のバッファに格納される。同時に、サイクル２で設定された、ＸＹ座標は、ここでメモリセルの行アドレスと，列アドレスに変換され、行アドレスが現在読み込んであるデータのアドレスと同じかどうか判定し、同じでなければ、現在読み込んでいるデータをもとのアドレスに書き戻し、新たに、指定されたアドレスのデータを読み出す動作を行う。行アドレスと、前記読み込んであるデータのアドレスと同じであれば、列アドレスに従って１画素のデータを選択して使用する。
【００５７】
図９におけるサイクル３では、ＸＹ座標（ＸＹ２）は既に高機能画像メモリ内で、バッファに読み込まれていることとする。
【００５８】
サイクル４では、図中ＷＯと表記したウインドウ情報と、オーバレイ情報を設定する。一方サイクル３で読み込まれたデータと、サイクル３で設定したブレンド係数と輝度情報もこのサイクルから有効になり、ブレンド処理を開始する。ブレンド処理は、ＢＬＥＮＤレジスタに設定するブレンド方法によって結果が出来上がるまでの時間がまちまちである。従って、ブレンド処理方法に依存したサイクル数を数えるカウンタを持ち、ブレンド係数と輝度情報を設定したときと、読み込みデータが有効になった時に上記カウンタをリセットするようにする。
【００５９】
サイクル５では、図中ＺＥと表記した深度情報Ｚを設定し、書き込みの起動を行っている。書き込みの起動は、それまでに設定された画素情報を隠面消去，ブレンド処理してメモリセルに書き込むことを指定することで、内部の書き込みフラグをセットする。
【００６０】
サイクル６では、次の画素のＸＹ座標を与える。高機能画像メモリ内部は、ブレンド処理が続いており、また、サイクル５で設定されたＺ座標と、読み出されたＺ座標を比較し、書き込むかどうかの判定を行っている。
【００６１】
サイクル７では、サイクル６で設定したＸＹ座標の画素のブレンド係数と輝度情報を与える。高機能画像メモリ内部では、ブレンド処理が完了し、ブレンド処理された画素情報を読み出してある行バッファに書き込むバッファライト信号がアサートされる。この時、同時にサイクル６で設定されたＸＹ座標ＸＹ６がサイクル２で設定されたＸＹ座標ＸＹ２と行アドレスが同じかどうか判定する。
【００６２】
サイクル８，９，１０，１１は、それぞれ、サイクル４，５，６，７と同様の処理が行われ、ブレンド処理，隠面消去した画素をＸＹ座標ＸＹ６の場所に書き込む。ただし、サイクル１１では、ＸＹ座標ＸＹ１０がＸＹ座標ＸＹ６と異なる行アドレスであるため、現在バッファリングされている行バッファの内容をメモリセルに書き戻すために、まずＷＡＩＴ信号をアサートし、次のアクセスが来ないようにする。
【００６３】
サイクル１２では、メモリライト信号をアサートすることで、行バッファの内容をメモリセルに書き戻す。ＷＡＩＴ信号は、このサイクルまでアサートし、次のアクセスが来ないようにする。
【００６４】
サイクル１３では、ＸＹ座標ＸＹ１０の行データを行バッファに読み出す処理を行う。ＷＡＩＴは、ここで解除し、次のアクセスを可能にする。
【００６５】
サイクル１４以降は、順次サイクル４と同様の処理が行われる。ここで、サイクル１７に示すように、チップセレクト信号ＰＳがネゲートされると、そのサイクルのアクセスは、無効であるため、ブレンド係数と輝度情報は、サイクル１７の値は使用されず、サイクル１３で設定したブレンド係数と輝度情報が使用されることになる。また、サイクル２０以降もチップセレクト信号ＰＳがネゲートされているため、モード信号ＭＯＤには、起動の指定はあるが受け付けられず画素の描画は行われない。
【００６６】
以上示してきた実施例によれば、画面サイズと，１画素のビット長を設定するレジスタと，ＸＹ座標変換部１０３を持つことにより、画素情報を高機能画像メモリに対して、ＸＹ座標で直接書き込むことができ、上位の画素を生成する描画プロセッサの負荷を軽減できる。
【００６７】
また、輝度ブレンド処理部１０４と，比較部１０５を高機能画像メモリ内に持つことにより、メモリセル１０１との間のデータスループットを大幅に増大できるため、従来のメモリに対してリード，ライトを行う方式に比べ高速化が図られる。
【００６８】
また、シリアルポート制御部１１０を高機能画像メモリ内に持ち、アクセス待ち信号ＷＡＩＴを出力することにより、上位の描画プロセッサが、表示タイミングを意識せず、また、メモリのリフレッシュサイクルを意識することがないため、負荷を軽減できる。これは、特に上位の描画プロセッサが特殊な表示用の論理回路を持たないＣＰＵである場合に、グラフィックスシステムの構成が簡単になる効果がある。
【００６９】
また、ダブルバッファ制御部１０９を持つことにより、複数の画素情報を高機能画像メモリから出力することがないため、入出力信号線の数を減らす効果がある。
【００７０】
【発明の効果】
本発明によれば、上位のプロセッサが画像メモリに対して画素の情報を書き込むだけで、色の混合（ブレンディング），隠面消去等を行うことができるため、画像メモリに対する読み出しアクセスが無くなり、前記プロセッサと画像メモリ間のデータ転送量が減少し、アクセスの高速化と、画像メモリの外部信号線の減少によるコスト削減を図ることができる。
【００７１】
また、画像メモリ内にダブルバッファ制御部を設け、ウインドウ情報に従って選択した表示画素情報を出力するようにしたため、表示出力信号線を半分に減らすことができ、コスト削減を図ることができる。
【００７２】
また、表示データの読み出し処理，メモリのリフレッシュを画像メモリ自身が行い、上位プロセッサがアクセスできない期間を示す信号を設けたことにより、上位プロセッサから、表示データの読み出し処理と，画像メモリのリフレッシュ処理の回路が不要となるため、上位プロセッサのコスト削減をすることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である高機能画像メモリＬＳＩの内部構造を示すブロック図。
【図２】図１に示す高機能画像メモリＬＳＩを用いた表示システムの概要を示す図。
【図３】従来の画像メモリを用いた３次元の表示装置の構成を示す図。
【図４】高機能画像メモリのモード信号ＭＯＤの意味を示す図。
【図５】高機能画像メモリ内部のレジスタの内容を示す図。
【図６】図１に示す高機能画像メモリＬＳＩを用いた表示システムの１構成例を示す図。
【図７】表示システムの他の構成例を示す図。
【図８】表示システムの他の構成例を示す図。
【図９】パラレルポートアクセス時のタイムチャートを示す図。
【符号の説明】
１００…高機能画像メモリ、１０１…メモリセル、１０３…ＸＹ座標変換部、１０４…輝度ブレンド部、１０５…比較部、１０６…メモリ制御部、１０７…モードレジスタ部、１０８…シリアルバッファ、１０９…ダブルバッファ制御部、１１０…シリアルポート制御部、２００…ＣＰＵ、３００，３１０…描画プロセッサ、４００…ＤＡＣ（ＤＡコンバータ）、５００…ＣＲＴ、６００…従来の画像メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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