(57)【特許請求の範囲】
【請求項１】
シリコン基板上にバッファ絶縁膜を形成する工程と、
前記バッファ絶縁膜上の所定領域にダミーゲートを形成する工程と、
前記シリコン基板の表面に、前記ダミーゲートをマスクとして不純物をイオン注入し、ソース・ドレイン領域を形成する工程と、
前記シリコン基板上に前記ダミーゲートを覆うように第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜の表面を平坦化しつつ、前記ダミーゲートを露出させる工程と、
前記ダミーゲート及び該ダミーゲートの下方の前記バッファ絶縁膜を除去し、前記シリコン基板を露出させる工程と、
露出する前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ダミーゲートが形成されていた領域にシリコン膜を形成する工程と、
少なくとも前記シリコン膜上に少なくともアルミニウムを含むゲート電極材を形成する工程と、
前記ゲート電極材及びシリコン膜を加熱して、該シリコン膜と該ゲート電極材とを置換する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板上にバッファ絶縁膜を形成する工程と、
前記バッファ絶縁膜上の所定領域にダミーゲートを形成する工程と、
前記シリコン基板の表面に、前記ダミーゲートをマスクとして不純物をイオン注入し、ソース・ドレイン領域を形成する工程と、
前記シリコン基板上に前記ダミーゲートを覆うように第１の層間絶縁膜を形成する工程と、
第１の層間絶縁膜の表面を平坦化しつつ、前記ダミーゲートを露出させる工程と、
前記ダミーゲート及び該ダミーゲートの下方の前記バッファ絶縁膜を除去し、前記シリコン基板を露出させる工程と、
露出する前記シリコン基板の表面にゲート絶縁膜を形成する工程と、
前記ダミーゲートが形成されていた領域にシリコン膜を形成する工程と、
少なくとも前記シリコン膜上に少なくともアルミニウムを含むゲート電極材を形成する工程と、
前記ゲート電極材上にシリコンと化合物を形成する金属膜を形成する工程と、
前記ゲート電極材，シリコン膜及び金属膜を加熱して該シリコン膜と該ゲート電極材を置換するとともに、該ゲート電極材上に該シリコン膜と該金属膜との化合物を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記ダミーゲートの形成されていた領域に前記ゲート電極材を配置した後、
第１の層間絶縁膜の上方に形成されている前記ゲート電極材並びに、シリコン膜又は化合物の表面を除去し、第１の層間絶縁膜を露出させる工程と、
前記ゲート電極材の表面に該ゲート電極材の酸化膜を形成する工程と、
第１の層間絶縁膜及び前記酸化膜上に第２の層間絶縁膜を形成する工程と、
第１及び第２の層間絶縁膜の所定領域を選択的にエッチングし、前記ソース・ドレイン領域に接続する開口を形成する工程とを含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ａｌ等の金属をゲート電極に用いた電界効果トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩを構成するＭＯＳＦＥＴの製造方法において、不純物をドープした多結晶Ｓｉやアモルファスシリコン等でゲート電極を形成した後、ゲート電極をマスクに用いてイオン注入を行ってソース・ドレイン領域を自己整合的に形成することが行われている。このような方法を用いると、著しく素子の寸法を縮小することができるため、現在ではほとんどのＬＳＩで用いられている。
【０００３】
しかしながら、ＬＳＩの動作の高速化に伴い、ゲートの抵抗と容量の結合による遅延成分（ゲートＲＣ遅延）がＬＳＩの動作速度を律速する要因となっており、ゲートの低抵抗化が必須となっている。
【０００４】
ゲートの低抵抗化をはかるため、ソース・ドレイン領域の活性化等の高温工程にも耐え得る材料としてＭｏＳｉ、ＷＳｉなどの高融点金属珪化物と多結晶シリコンとを積層したポリサイド構造がゲート電極に用いられるようになった。また、比抵抗の低いＷ、Ｍｏなどと多結晶シリコンと積層する試みも行われている。
【０００５】
しかし、高速化と素子の縮小に伴うゲート電極の薄膜化の要請に応えるためにはさらに比抵抗の低い材料をゲート電極に用いることが必要である。しかし、一般に比抵抗の低い金属は熱的な安定性が低いため、ソース・ドレイン領域を活性化するためのアニール工程に耐えることができず、ソース・ドレイン領域を自己整合的に形成することができなかった。
【０００６】
そこで、Ａｌ等のゲート電極を形成する方法が、特開平７−６６２０３号に記載されている。予め、ゲート絶縁膜上にゲート形状のシリコンを形成し、該シリコンをマスクとしてソース・ドレイン領域を自己整合的に形成する。次いで、層間絶縁膜を全面に堆積した後、該層間絶縁膜にシリコンに接続するスルーホールを形成する。次いで、全面にＡｌ膜を形成した後、３５０℃以上に加熱して、Ａｌ膜とシリコンを置換する。
【０００７】
この手法を用いると、ソース・ドレイン領域を自己整合的に形成することができ、且つＡｌ膜をゲート電極として用いることができる。ところが、リソグラフィの裕度が少ない現状では、シリコンに接続するスルーホールを形成する際、合わせズレが起こり、スルーホールがソース・ドレイン領域に接続してしまう。その後にＡｌ膜を形成して置換を行うとソース・ドレイン領域とゲート電極とが電気的に接続してしまうという問題があった。
【０００８】
【発明が解決しようとする課題】
上述したように、シリコンに接続するスルーホールを形成する際に、スルーホールの形成の際にパターンの合わせズレが起こると、ソース・ドレイン領域とゲート電極とがショートし、素子の動作しないを起こすという問題があった。
【０００９】
本発明の目的は、ゲート電極材とシリコンとを置換してゲート電極を形成する半導体装置の製造方法において、ゲート電極とソース・ドレイン領域とのショートを防止し、確実に素子が動作し得る半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
（１） 本発明の半導体装置の製造方法は、シリコン基板上にバッファ絶縁膜を形成する工程と、前記バッファ絶縁膜上の所定領域にダミーゲートを形成する工程と、前記シリコン基板の表面に、前記ダミーゲートをマスクとして不純物をイオン注入し、ソース・ドレイン領域を形成する工程と、前記シリコン基板上に前記ダミーゲートを覆うように第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜の表面を平坦化しつつ、前記ダミーゲートを露出させる工程と、前記ダミーゲート及び該ダミーゲートの下方の前記バッファ絶縁膜を除去し、前記シリコン基板を露出させる工程と、露出する前記シリコン基板上にゲート絶縁膜を形成する工程と、前記ダミーゲートが形成されていた領域にシリコン膜を形成する工程と、少なくとも前記シリコン膜上に少なくともアルミニウムを含むゲート電極材を形成する工程と、前記ゲート電極材及びシリコン膜を加熱して、該シリコン膜と該ゲート電極材とを置換する工程とを含むことを特徴とする。
（２） 本発明の半導体装置の製造方法は、シリコン基板上にバッファ絶縁膜を形成する工程と、前記バッファ絶縁膜上の所定領域にダミーゲートを形成する工程と、前記シリコン基板の表面に、前記ダミーゲートをマスクとして不純物をイオン注入し、ソース・ドレイン領域を形成する工程と、前記シリコン基板上に前記ダミーゲートを覆うように第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜の表面を平坦化しつつ、前記ダミーゲートを露出させる工程と、前記ダミーゲート及び該ダミーゲートの下方の前記バッファ絶縁膜を除去し、前記シリコン基板を露出させる工程と、露出する前記シリコン基板の表面にゲート絶縁膜を形成する工程と、前記ダミーゲートが形成されていた領域にシリコン膜を形成する工程と、少なくとも前記シリコン膜上に少なくともアルミニウムを含むゲート電極材を形成する工程と、前記ゲート電極材上にシリコンと化合物を形成する金属膜を形成する工程と、前記ゲート電極材，シリコン膜及び金属膜を加熱して該シリコン膜と該ゲート電極材を置換するとともに、該ゲート電極材上に該シリコン膜と該金属膜との化合物を形成する工程とを含むことを特徴とする。
【００１１】
上記（１）〜（２）に記載した発明の好ましい実施態様を以下に示す。
前記ダミーゲートの形成されていた領域に前記ゲート電極材を配置した後、第１の層間絶縁膜の上方に形成されている前記ゲート電極材並びに、シリコン膜又は化合物の表面を除去し、第１の層間絶縁膜を露出させる工程と、前記ゲート電極材の表面に該ゲート電極材の酸化膜を形成する工程と、第１の層間絶縁膜及び前記酸化膜上に第２の層間絶縁膜を形成する工程と、第１及び第２の層間絶縁膜の所定領域を選択的にエッチングし、前記ソース・ドレイン領域に接続する開口を形成する工程とを含む。
【００１２】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
ダミーゲートの表面を露出させる際にリソグラフィ技術を用いずに、ダミーゲート上に形成された層間絶縁膜の表面を平坦化することによって、ダミーゲートの表面を露出させているので、ソース・ドレイン領域が露出することがない。従って、ソース・ドレイン領域とゲート電極とが電気的に接続することがない。
【００１３】
また、ソース・ドレイン領域の形成後に、ゲート絶縁膜を形成することで、ゲート絶縁膜が、ソース・ドレイン領域を活性化させるためのアニール工程を経ることがないので、ダメージを少なくすることができる。また、耐熱性の弱い材料をゲート絶縁膜として用いることができる。
また、層間絶縁膜を露出させた後、ゲート電極材の表面に酸化膜を形成することによって、ＳＡＣ構造とすることができる。
【００１４】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
［第１実施形態］
ここではｎ型ＭＯＳＦＥＴの製造方法を説明するが、不純物の導電型を逆転させることでまったく同様にｐ型ＭＯＳＦＥＴを形成することができる。
【００１５】
先ず、図１（ａ）に示すように、ｐ型、又は表面にｐ型ウェルが形成されたシリコン基板１１の表面に選択的にトレンチ素子分離絶縁膜１２を形成した後、露出するシリコン基板１１上に厚さ５ｎｍ程度のゲート酸化膜１３を形成する。
【００１６】
なお、トレンチ素子分離絶縁膜１２以外にも、ＬＯＣＯＳによる素子分離膜を用いることが可能である。また、ゲート酸化膜１３は、熱酸化法で形成しても良いし、ＣＶＤ法等の方法を用いてシリコン酸化膜を堆積することによって形成しても良い。また、ゲート酸化膜は、シリコン酸化膜以外にも、実効膜厚が同等になるような他の誘電体膜を適宜選択して使用することが可能である。
【００１７】
次いで、図１（ｂ）に示すように、ゲート酸化膜１３上にＬＰ−ＣＶＤ法等を用いて、厚さ１００ｎｍ程度のアモルファスシリコン膜１４ａを堆積する。なお、アモルファスシリコン膜に限らず、多結晶シリコンを堆積することも可能である。
【００１８】
次いで、図１（ｃ）に示すように、アモルファスシリコン膜１４ａをフォトリソグラフイ技術によってパターニングし、ダミーゲート１４を形成する。そして、ダミーゲート１４をマスクにＡｓ＋  等のイオンを注入することで、露出するＳｉ基板１１の表面にｎ型拡散層１５を形成する。ｎ型拡散層１５はいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ  ）を形成するものであり、その濃度はたとえば１×１０１９ｃｍ−２程度である。そして、全面に後述する側壁絶縁膜を形成するための厚さ１００ｎｍ程度のシリコン窒化膜１６ａをＬＰ−ＣＶＤ法等によって形成する。なお、この膜は必ずしもシリコン窒化膜である必要はないが、少なくとも後にダミーゲート１４の位置に形成されるゲート電極との間の絶縁を確保できる材料であることが望ましい。
【００１９】
次いで、図１（ｄ）に示すように、シリコン窒化膜１６ａを異方性エッチングすることにより、ダミーゲート１４の側部のみにシリコン窒化膜１６ａを残して側壁絶縁膜（ＬＤＤ側壁）１６を形成する。さらに、側壁絶縁膜１６及びダミーゲート１４をマスクにＡｓ＋  等のイオンを注入することで、ソース・ドレイン領域を構成するｎ＋  型拡散層１７を形成する。このｎ＋  型拡散層１７の濃度は少なくとも２×１０２０ｃｍ−２であることが望ましい。その後、ｎ型拡散層１５及びｎ＋  型拡散層１７を活性化するために、８００℃，３０分程度、或いは９５０℃，３０秒程度のアニール工程を行う。このアニール工程は、後述するゲート電極を構成するゲート電極材を堆積する以前に適宜行うことが可能である。
【００２０】
次いで、図１（ｅ）に示すように、ＳｉＯ２  等からなる層間絶縁膜１８をダミーゲート１４よりも厚く堆積する。
次いで、図１（ｆ）に示すように、ダミーゲート１４をストッパーにして層間絶縁膜１８の表面をＣＭＰによって平坦化し、ダミーゲート１４の表面を露出させる。なお、層間絶縁１８膜の表面をほぼ均一に平坦化することが可能であれば、ＣＭＰ法以外にエッチバック法等を用いることが可能である。
【００２１】
次いで、図１（ｇ）に示すように、ダミーゲート１４を構成するシリコンを十分に置換するだけの厚さ、望ましくは２００ｎｍ以上のＡｌ膜１９ａをスパッタリング法等により堆積する。そして、Ａｌ膜１９ａ上に、Ａｌ膜１９ａ中に拡散したダミーゲート１４を構成するＳｉをＴｉＳｉ２  等の安定な化合物として固定するためのＴｉ膜２０を堆積する。Ｔｉ膜２０の膜厚は、ダミーゲート１４を構成するシリコンを化合物の形で固定するのに十分な量であることが必要で、この場合望ましくは１００ｎｍ以上である。
【００２２】
次いで、図１（ｈ）に示すように、４５０℃程度のアニール工程を行うことで、ダミーゲート１４が形成されていた領域にゲート電極となるＡｌ膜１９ａを配置する。さらにＡｌ膜１９ａ中に拡散したＳｉをＴｉ膜２０中に取り込み、ＴｉＳｉ２  膜２１の形で安定化させる。この事で、Ａｌ膜１９ａ中のＳｉの濃度を下げ、置換を効率的に行うことができる。
【００２３】
さらに、層間絶縁膜１８をストッパーにしてＡｌ膜１９ａ及びＴｉＳｉ２  膜２１に対してＣＭＰを用いて、層間絶縁膜１８上のＴｉＳｉ２  膜２１及びＡｌ膜１９ａを選択的に除去し、ダミーゲート１４が設置されていた部分にのみ選択的にＡｌ膜１９ａを残存させることでゲート電極１９を形成する。
【００２４】
以上説明した方法でＡｌ等の金属ゲートを有する素子を形成した後、配線を形成する方法について、図２を用いて説明する。
先ず、図１（ｉ）に示した構造に対し、Ａｌ膜からなるゲート電極の表面に、Ｏ２  プラズマによる酸化、或いは３５０℃以下の熱酸化などを用いて、酸化アルミニウム（Ａｌ２  Ｏ３  ）膜３０を形成する。なお、熱水でボイルすると、最も効果的にＡｌを酸化することができる。
【００２５】
なお、Ｔｉ膜２０を形成せずに、Ａｌ膜１９ａとダミーゲート１４との形成位置を置換することも可能である。しかし、この場合は、前述した膜厚より厚くＡｌ膜１９ａを堆積しなければならない。Ｔｉ膜２０とダミーゲート１４から拡散したＳｉが反応することによって、置換を効率的に行うことができる為である。Ｔｉ膜２０を形成せずＡｌ膜１９ａを厚く形成すると、置換に要する時間及びその後のＣＭＰに要する時間が増大し、素子へのダメージが生じることがある。
【００２６】
次いで、図２（ｂ）に示すように、全面にＳｉＯ２  等からなる第２の層間絶縁膜３１を堆積する。次いで、図２（ｃ）に示すように、第２の層間絶縁膜３１上にフォトリソグラフイ技術を用いて、レジストパターン３２を形成した後、層間絶縁膜１８，３１をＲＩＥ等の異方性エッチングを用いてエッチングし、ｎ＋  型拡散層１７ａに接続するコンタクト孔３３を形成する。この時、ＳｉＮ、Ａｌ２  Ｏ３  等に対して選択比の高いＳｉＯ２  のエッチング条件を用いることで、ＳｉＮからなる側壁絶縁膜１６及び酸化アルミニウム膜３０を残存させてコンタクト孔３３を開口することがでる。
【００２７】
一般に酸化アルミニウムは、ＳｉＯ２  に対して非常にエッチングの選択比が高く、且つ絶縁性に優れていることが知られている。この構造においては、コンタクト孔３３が、ゲート電極１４に対して合わせズレを生じても絶縁が保たれるため、コンタクト孔３３はゲート電極１４との間に設計上の余裕を設ける必要が無く、素子の占有する面積を小さくすることができ、チップ面積の縮小に効果がある。
【００２８】
次いで、図３（ｄ）に示すように、層間絶縁膜３１上及びコンタクト孔３３内にフォトリソグラフィ法を用いて、レジストパターン３４を形成し、レジストパターン３４をマスクに層間絶縁膜３１を異方性エッチングすることでゲート電極１９に接続するコンタクト孔３５を形成する。この時、エッチングの条件によっては、酸化アルミニウム膜３０はエッチングされずに残る。その場合は、Ａｌ２  Ｏ３  のエッチング工程を追加し、ゲート電極１９上のＡｌ２      Ｏ３  膜３０を完全に除去してコンタクト孔３５を完成する。なお、この場合のＡｌ２  Ｏ３  膜３０のエッチングは、Ａｒ＋  イオン等を用いたスパッタ法を利用した物理的エッチングを用いることが可能である。
【００２９】
次いで、図３（ｅ）に示すように、少なくともコンタクト孔３３，３５の上部に溝３６を形成する。次いで、図３（ｆ）に示すように、全面に反応防止層３７を堆積する。そして、全面に配線を構成する金属を堆積し、ＣＭＰ法などを用いて層間絶縁膜３１上の反応防止層３７及び配線を構成する金属を除去し、埋め込み配線３８を形成する。なお、溝３６とコンタクト孔３３，３５を形成する順序を逆にしても良い。
【００３０】
反応防止層３７は、例えばＴｉＮ、ＷＮ、ＴｉＳｉＮ、ＷＳｉＮ等の物質が好ましく、堆積方法はＣＶＤ法やスパッタリング法で堆積することができる。また、配線を構成する金属はＷ、Ａｌ、Ｃｕ、Ａｇなどが好ましく、ＣＶＤ法やスパッタ法、またＡｌの場合は図１で説明したのと同様の方法を用いてＳｉを置換する方法で形成することもできる。
【００３１】
図３（ｄ）で説明したＡｌ２  Ｏ３  膜３０のエッチングは、この反応防止層３７を堆積する前に行われていればよく、例えば反応防止層３７をスパッタ法で堆積する場合にはスパッタリングを行うのと同一装置で連続的ににスパッタエッチングを行ってもよい。
【００３２】
本実施形態によれば、ダミーゲートの表面を露出させる際にリソグラフィ技術を用いずに、ダミーゲート上に形成された層間絶縁膜をＣＭＰ法を用いて平坦化することによって、ダミーゲートの表面を露出させているので、ソース・ドレイン領域とゲート電極とが電気的に接続することがない。
【００３３】
また、ゲートの形成に用いるプロセスは、シリコンのＣＶＤ、金属のスパッタ、低温熱工程などの従来のＬＳＩ工程で通常用いられているものであり、新たな装置の導入を必要としないため、安価に高性能なトランジスタを得ることができる。
【００３４】
（第２実施形態）  図４は、本願発明の第２実施形態に係わる半導体装置の製造工程を示す工程断面図である。
先ず、図４（ａ）に示すように、ｐ型シリコン基板１１に素子分離１２、シリコン酸化膜４０、ダミーゲート４１，ｎ型拡散層１５，側壁絶縁膜１６，ｎ＋  型拡散層１７，層間絶縁膜１８を、第１実施形態と同様の方法で形成する。なお、ダミーゲート４１は、層間絶縁膜１８に対して選択的にエッチング可能な材料であれば、シリコンである必要はなく、他の材料を用いることができる。
【００３５】
次いで、図４（ｂ）に示すように、ダミーゲート４１及びシリコン酸化膜４０を除去する。次いで、図４（ｃ）に示すように、ＣＶＤ法を用いてシリコン酸化膜を堆積して、ゲート絶縁膜４２形成する。ゲート絶縁膜４２は、シリコン酸化膜であっても良いし、その他の誘電体であっても良い。形成方法はこの図に示すように、ＣＶＤ法などを用いて全面に形成しても良いし、側壁絶縁膜１６の間に露出したシリコン基板１１の表面を直接酸化、あるいは酸化、窒化の組み合わせを行って形成したものでもかまわない。
【００３６】
次いで、図４（ｄ）に示すように、ＣＶＤ法やスパッタ法等を用いてダミーゲートが形成されていた溝の少なくとも底面を覆うように反応防止層４３を形成する。そして、アモルファスシリコン，或いは多結晶シリコン４４を溝の内部を埋め込むように堆積する。
【００３７】
なお、ゲート絶縁膜４２と反応防止層４３との組み合わせとして、シリコン酸化膜，シリコン窒化膜又はＴａＯ５  等のゲート絶縁膜に対してＴｉＮ，ＷＮ，ＷＳｉＨ等の反応防止層を用いる。また、ゲート絶縁膜（Ｂａ，Ｓｒ）ＴｉＯ３  に対して反応防止層Ｒｕ，Ｐｔ、ゲート絶縁膜Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３  に対して反応防止層Ｐｔ等を用いる。
【００３８】
次いで、図４（ｅ）に示すように、アモルファスシリコンまたは多結晶シリコン４４を置換するのに十分な厚さのＡｌ膜４５ａ及びＴｉ膜４６を順次堆積する。次いで、図４（ｆ）に示すように、４５０℃程度の熱工程を加えることでアモルファスまたは多結晶シリコン４４をＡｌ膜４５ａと置換し、Ａｌ膜４５中に拡散したシリコンをＴｉ膜４６中に取り込み、ＴｉＳｉ２  膜４７の形で安定化させる。
【００３９】
次いで、図４（ｇ）に示すように、層間絶縁膜１８をストッパーにしてＣＭＰを行い、層間絶縁膜１８上のＴｉＳｉ２  膜４７，Ａｌ膜４５，反応防止層４３及びゲート絶縁膜４２を除去し、溝内にＡｌ膜４５ａを残してゲート電極４５を形成する。
【００４０】
本実施形態の場合も、第１実施形態で説明したのと同様の方法を行うことにより、配線を形成することができる。
本実施形態によれば、ダミーゲート及びシリコン酸化膜を除去した後、ゲート絶縁膜を形成することによって、任意の材料をゲート絶縁膜として用いることができる。現状では、一般的に熱酸化膜をゲート絶縁膜として用いているが、その厚さは数ｎｍ程度で、将来的にはその薄さから信頼性が問題となることは明らかである。そのため、ゲート絶縁膜として耐熱性に劣る材料を選択した場合でも、拡散層の活性化を行うためのアニール工程を経ることがないので、信頼性の向上を図り得る。
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００４１】
【発明の効果】
以上説明したように本発明によれば、ゲート電極に対して自己整合的にソース・ドレイン領域を形成することができ、またソース・ドレイン形成後にゲート電極が形成されるため、ゲート電極は高温熱工程を経ることが無く、比抵抗の低い金属材料を用いることができる。
【図面の簡単な説明】
【図１】第１実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図２】第１実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図３】第１実施形態に係わる半導体装置の製造方法を示す工程断面図。
【図４】第２実施形態に係わる半導体装置の製造方法を示す工程断面図。
【符号の説明】
１１…シリコン基板
１２…トレンチ素子分離絶縁膜
１３…ゲート酸化膜
１４…ダミーゲート
１４ａ…アモルファスシリコン
１５…ｎ型拡散層
１６…側壁絶縁膜
１６ａ…シリコン窒化膜
１７…ｎ＋  型拡散層
１８…層間絶縁膜
１９…ゲート電極
１９ａ…Ａｌ膜
２０…Ｔｉ膜
２１…Ｔｉ２  Ｓｉ２  膜
３０…酸化アルミニウム膜
３１…第２の層間絶縁膜
３２…レジストパターン
３３…コンタクト孔
３４…レジストパターン
３５…コンタクト孔
３６…溝
３７…反応防止層
３８…埋め込み配線
４０…シリコン酸化膜
４１…ダミーゲート
４２…ゲート絶縁膜
４３…反応防止層
４４…アモルファスシリコン，或いは多結晶シリコン膜
４５…Ａｌ膜
４６…Ｔｉ膜
４７…ＴｉＳｉ２  膜
【図１】
0003545592.tif 000002
【図２】
0003545592.tif 000003
【図３】
0003545592.tif 000004
【図４】
0003545592.tif 000005