(57)【特許請求の範囲】
【請求項１】
第１導電型の表面領域を有する半導体基板と、
前記表面領域の表面上の所定の領域に直接形成され、第１導電型と逆の第２導電型の不純物を含む導電膜と、
前記表面領域のうち、前記導電膜に接している領域に、前記導電膜からの不純物拡散によって形成された第２導電型の染みだし拡散領域と、
前記表面領域のうち、前記導電膜に隣接する領域から、前記導電膜の下にもぐり込んで形成され、前記染みだし拡散領域と部分的に重なった第２導電型の低抵抗領域と、
前記表面領域の所定の領域に画定されたチャネル領域上にゲート絶縁膜を介して形成された第１のゲート電極、該第１のゲート電極の両側に形成された第２導電型の第１のソース／ドレイン領域、及び該第１のソース／ドレイン領域を含みさらに深く形成された第２導電型の第２のソース／ドレイン領域から構成されるＤＤＤ構造トランジスタと、
前記導電膜の近傍領域において、前記低抵抗領域と重なり、前記導電膜の端部からその下にわずかにもぐり込み、前記低抵抗領域よりも浅く形成され、前記染みだし拡散領域と部分的に重なった第２導電型の浅い第２の低抵抗領域と、
前記表面領域の所定領域に画定されたチャネル領域上にゲート絶縁膜を介して形成された第２のゲート電極、該第２のゲート電極の端部からその下にわずかにもぐり込んだ低濃度ソース／ドレイン領域、前記第２のゲート電極の側面に形成されたサイドウォール、及び該サイドウォールの端部からその下にわずかにもぐり込み、前記低濃度ソース／ドレイン領域よりも不純物濃度が高く、前記低濃度ソース／ドレイン領域に電気的に接続された高濃度ソース／ドレイン領域とから構成されたＬＤＤ構造トランジスタと
を有し、前記低抵抗領域が前記導電膜の下にもぐり込んでいる長さが、前記第２のソース／ドレイン領域が前記第１のゲート電極の下にもぐり込んでいる長さと等しく、前記浅い第２の低抵抗領域が前記導電膜の端部からその下にもぐり込んでいる長さが、前記低濃度ソース／ドレイン領域が前記第２のゲート電極の端部からその下にもぐり込んでいる長さと等しい半導体装置。
【請求項２】
前記導電膜は、ポリシリコン層、またはアモルファスシリコン層、またはポリシリコン層とシリサイド層との２層構造、またはアモルファスシリコン層とシリサイド層の２層構造、アモルファスシリコン層とポリシリコン層とシリサイド層との３層構造、ポリシリコン層とシリサイド層とアモルファスシリコン層との３層構造、及びアモルファスシリコン層とポリシリコン層とシリサイド層と他のアモルファスシリコン層との４層構造からなる群のうち１つのものである請求項１に記載の半導体装置。
【請求項３】
ＤＤＤ構造トランジスタと、ＬＤＤ構造トランジスタとを含む半導体装置の製造方法であって、
（ａ）第１導電型の表面領域を有する半導体基板を準備する工程と、
（ｂ）前記表面領域上にゲート酸化膜を形成する工程と、
（ｃ）前記ゲート酸化膜を選択的に除去して前記第１導電型の表面領域の一部を露出し、接続領域を画定する領域と、
（ｄ）前記半導体基板上に第２導電型の不純物を含む導電性の膜を形成する工程と、
（ｅ）前記導電性の膜をパターニングし、前記ゲート酸化膜上に、該導電性の膜の一部からなるＤＤＤトランジスタの第１のゲート電極及びＬＤＤトランジスタの第２のゲート電極を残すとともに、前記接続領域上に、該導電性の膜の一部からなる導電膜を残す工程と、
（ｆ）前記第１のゲート電極及び前記導電膜の周囲に開口を有する第１のマスクを前記半導体基板表面上に形成する工程と、
（ｇ）前記第１のマスク、前記第１のゲート電極、及び前記導電膜をマスクとして前記半導体基板表面に第２導電型不純物を、ＤＤＤ構造の深いソース／ドレイン領域を形成する条件及び浅いソース／ドレイン領域を形成する条件で、２段階でイオン注入する工程と、
（ｈ）前記第２のゲート電極及び前記導電膜の周囲に開口を有する第２のマスクを前記半導体基板表面上に形成する工程と、
（ｉ）前記第２のマスク、前記第２のゲート電極、及び前記導電膜をマスクとして前記半導体基板表面に第２導電型不純物を浅い第１の深さでイオン注入する工程と、
（ｊ）前記工程ｉの後、少なくとも前記導電膜の側壁上及び前記第２のゲート電極側壁上にサイドウォール絶縁物領域を形成する工程と、
（ｋ）前記導電膜、前記第２のゲート電極及び前記サイドウォール絶縁物領域をマスクとして前記第１の深さよりも深く、第２導電型不純物をイオン注入する工程と、
（ｌ）前記工程ｇ、ｉ、及びｋでイオン注入した不純物を活性化すると共に拡散させ、並びに前記導電膜に含まれている第２導電型の不純物を前記半導体基板の表面に拡散させて染みだし拡散領域を形成する工程と
を含む半導体装置の製造方法。
【請求項４】
駆動トランジスタと負荷の直列接続を２組並列に接続した並列接続回路と、各直列接続内の駆動トランジスタと負荷との相互接続点を互いに他の組の駆動トランジスタの制御端子に接続する配線と、各相互接続点にそれぞれ接続された転送トランジスタとを有するＳＲＡＭ型半導体装置において、
前記２つの駆動トランジスタと前記２つの転送トランジスタは、各々が半導体基板表面の第１導電型の活性領域に画定されたチャネル領域とチャネル領域両側のソース／ドレイン領域とチャネル領域上の絶縁ゲート電極とを有するＭＩＳＦＥＴであり、
前記２つの駆動トランジスタが形成された活性領域の表面上の所定領域に直接形成され、第２導電型不純物を含む配線と、
前記半導体基板表面の第１導電型の活性領域に画定されたチャネル領域とチャネル領域両側のＤＤＤ構造のソース／ドレイン領域とチャネル領域上の絶縁ゲート電極とを有するＤＤＤ構造ＭＩＳＦＥＴと、
前記配線から、該配線が直接形成されている活性領域の表層部への不純物拡散によって形成された第２導電型の染みだし拡散領域と
を有し、
前記２つの駆動トランジスタのソース／ドレイン領域のうち前記配線と接続されている領域は、前記配線の端部からわずかにその下にもぐり込んで形成され、前記染みだし拡散領域と重なっており、そのもぐり込みの長さは、前記ＤＤＤ構造ＭＩＳＦＥＴの深いソース／ドレイン領域が、その絶縁ゲート電極の端部からその下にもぐり込んでいる長さと等しく、前記駆動トランジスタ及び前記転送トランジスタは、ＬＤＤ構造を有するＳＲＡＭ型半導体装置。
【請求項５】
前記駆動トランジスタのゲート電極は、それぞれ対応する転送トランジスタのソース／ドレイン領域の一方の領域まで延在して該一方の領域に接続されており、その接続箇所において、前記２つの転送トランジスタの前記一方の領域が、接続された前記ゲート電極の端部からその下にわずかにもぐり込んで形成されており、そのもぐり込みの長さは、前記ＤＤＤ構造ＭＩＳＦＥＴの深いソース／ドレイン領域が、その絶縁ゲート電極の端部からその下にもぐり込んでいる長さと等しい請求項４記載のＳＲＡＭ型半導体装置。
【請求項６】
前記駆動トランジスタのうち一方の駆動トランジスタのゲート電極は、他方の駆動トランジスタのソース／ドレイン領域のうち前記相互接続点側の領域まで延在して該相互接続点側の領域に接続されており、その接続箇所において、前記他方の駆動トランジスタの前記相互接続点側の領域が、前記一方の駆動トランジスタのゲート電極の端部からその下にわずかにもぐり込んで形成されており、そのもぐり込みの長さは、前記ＤＤＤ構造ＭＩＳＦＥＴの深いソース／ドレイン領域が、その絶縁ゲート電極の端部からその下にもぐり込んでいる長さと等しい請求項４または５記載のＳＲＡＭ型半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体装置とその製造方法に関し、特に高集積化され、かつ低電圧動作可能な半導体集積回路技術に関する。
【０００２】
【従来の技術】
半導体基板内の領域と半導体基板上の配線とを接続するには、一般にはまず半導体基板表面に高不純物濃度領域を形成し、その後、その表面上に配線を接触させる。配線としては、金属、シリサイド、ドープドシリコン等が用いられる。
【０００３】
配線が多結晶シリコンやアモルファスシリコンの場合、より簡単化された接続も行われる。半導体表面上にまずシリコン電極を形成し、その後、半導体表面にイオン注入を行う。シリコン電極とイオン注入領域とはその端部でわずかに接触する形となるが、その後、両者からシリコン基板内に不純物拡散を生じさせると電気的接触は確保される。
【０００４】
この工程は、ＭＯＳトランジスタのゲート形成、ソース／ドレインのイオン注入と同時に行える利点を有する。
近年、半導体集積回路の微細化とともに動作電圧の低電圧化が要請されている。動作電圧が低下すると、ハイレベルとローレベルの電圧差が少なくなり、動作が不安定になりやすい。
【０００５】
【発明が解決しようとする課題】
従来、５Ｖの動作電圧で安定に動作していた回路を、例えば３Ｖないし３．３Ｖで動作させようとすると安定に動作しなくなる場合がある。
【０００６】
本発明の目的は、低電圧でも安定に動作可能な半導体装置の製造技術を提供することである。
【０００７】
本発明の半導体装置は、第１導電型の表面領域を有する半導体基板と、前記表面領域の表面上の所定の領域に直接形成され、第１導電型と逆の第２導電型の不純物を含む導電膜と、前記表面領域のうち、前記導電膜に接している領域に、前記導電膜からの不純物拡散によって形成された第２導電型の染みだし拡散領域と、前記表面領域のうち、前記導電膜に隣接する領域から、前記導電膜の下にもぐり込んで形成され、前記染みだし拡散領域と部分的に重なった第２導電型の低抵抗領域と、前記表面領域の所定の領域に画定されたチャネル領域上にゲート絶縁膜を介して形成された第１のゲート電極、該第１のゲート電極の両側に形成された第２導電型の第１のソース／ドレイン領域、及び該第１のソース／ドレイン領域を含みさらに深く形成された第２導電型の第２のソース／ドレイン領域から構成されるＤＤＤ構造トランジスタと、前記導電膜の近傍領域において、前記低抵抗領域と重なり、前記導電膜の端部からその下にわずかにもぐり込み、前記低抵抗領域よりも浅く形成され、前記染みだし拡散領域と部分的に重なった第２導電型の浅い第２の低抵抗領域と、前記表面領域の所定領域に画定されたチャネル領域上にゲート絶縁膜を介して形成された第２のゲート電極、該第２のゲート電極の端部からその下にわずかにもぐり込んだ低濃度ソース／ドレイン領域、前記第２のゲート電極の側面に形成されたサイドウォール、及び該サイドウォールの端部からその下にわずかにもぐり込み、前記低濃度ソース／ドレイン領域よりも不純物濃度が高く、前記低濃度ソース／ドレイン領域に電気的に接続された高濃度ソース／ドレイン領域とから構成されたＬＤＤ構造トランジスタとを有し、前記低抵抗領域が前記導電膜の下にもぐり込んでいる長さが、前記第２のソース／ドレイン領域が前記第１のゲート電極の下にもぐり込んでいる長さと等しく、前記浅い第２の低抵抗領域が前記導電膜の端部からその下にもぐり込んでいる長さが、前記低濃度ソース／ドレイン領域が前記第２のゲート電極の端部からその下にもぐり込んでいる長さと等しい。
【０００８】
また、本発明のＳＲＡＭ型半導体装置は、駆動トランジスタと負荷の直列接続を２組並列に接続した並列接続回路と、各直列接続内の駆動トランジスタと負荷との相互接続点を互いに他の組の駆動トランジスタの制御端子に接続する配線と、各相互接続点にそれぞれ接続された転送トランジスタとを有するＳＲＡＭ型半導体装置において、前記２つの駆動トランジスタと前記２つの転送トランジスタは、各々が半導体基板表面の第１導電型の活性領域に画定されたチャネル領域とチャネル領域両側のソース／ドレイン領域とチャネル領域上の絶縁ゲート電極とを有するＭＩＳＦＥＴであり、前記２つの駆動トランジスタが形成された活性領域の表面上の所定領域に直接形成され、第２導電型不純物を含む配線と、前記半導体基板表面の第１導電型の活性領域に画定されたチャネル領域とチャネル領域両側のＤＤＤ構造のソース／ドレイン領域とチャネル領域上の絶縁ゲート電極とを有するＤＤＤ構造ＭＩＳＦＥＴと、前記配線から、該配線が直接形成されている活性領域の表層部への不純物拡散によって形成された第２導電型の染みだし拡散領域とを有し、前記２つの駆動トランジスタのソース／ドレイン領域のうち前記配線と接続されている領域は、前記配線の端部からわずかにその下にもぐり込んで形成され、前記染みだし拡散領域と重なっており、そのもぐり込みの長さは、前記ＤＤＤ構造ＭＩＳＦＥＴの深いソース／ドレイン領域が、その絶縁ゲート電極の端部からその下にもぐり込んでいる長さと等しく、前記駆動トランジスタ及び前記転送トランジスタは、ＬＤＤ構造を有する。
【０００９】
【作用】
半導体基板表面に直接形成された配線と、その配線に隣接して不純物をドープして形成される低抵抗領域とを電気的に接続するに際し、低抵抗領域を、同一基板内に形成されるＤＤＤ構造の深いソース／ドレイン領域と同一の工程で形成する。ＤＤＤ構造の深いソース／ドレイン領域には、拡散係数の比較的大きい不純物がドープされる。このため、低抵抗領域の不純物が深く拡散すると同時に、配線の下に深く入り込む。従って、配線と低抵抗領域との接触部分が大きくなり、接続抵抗を低減することができる。
【００１０】
この配線と低抵抗領域との接続構成を、ＳＲＡＭ型半導体装置の駆動トランジスタのソース／ドレイン領域と配線との接続部分に適用することにより、駆動トランジスタのソース／ドレイン領域の一方を低抵抗で一定電位に接続することができる。このため、低電圧でも安定に動作可能なＳＲＡＭを提供することが可能になる。
【００１１】
同一チップ上にＤＤＤ型ＭＩＳＦＥＴを作成する場合、プロセスの工程を増加させる必要なく、単にマスクパターンを変更することで上述の安定動作可能な半導体装置が得られる。
【００１２】
【実施例】
本願発明者は、低電圧で集積回路の動作が不安定になるのはＭＩＳＦＥＴのゲート電極と同一工程で形成されたポリシリコン等の配線と、この配線形成後にイオン注入により形成した低抵抗領域との接続抵抗が大きいためではないかと推察した。
【００１３】
図１を参照して、まず、従来の配線と低抵抗領域との接続構成について説明し、さらに、本発明の実施例による配線と低抵抗領域との接続構成について説明する。
【００１４】
図１（Ａ）は、配線と低抵抗領域との接続構成を示す基板断面図である。半導体基板１の表面上にポリシリコンからなる配線２が形成されている。配線２は、基板１の他の領域に形成されるＭＩＳＦＥＴのゲート電極と同一の工程で形成されたものである。配線２の直下には、配線２を形成した後の熱処理により配線２内の不純物が拡散した染みだし拡散領域４が形成されている。
【００１５】
配線２の両側にはイオン注入により低抵抗領域３が形成されている。低抵抗領域３は、ＭＩＳＦＥＴのソース、ドレイン領域の形成と同時に形成されたものである。イオン注入は、配線２の形成後に行われるため、配線２の直下には低抵抗領域３が形成されない。イオン注入の際のわずかな横方向の広がりとその後の熱処理により、不純物が横方向にも拡散し、この横方向に拡散した領域が染みだし拡散領域４と重なる。
【００１６】
低抵抗領域３と染みだし拡散領域４との重なり領域５を介して配線２と低抵抗領域３との電気的接続が行われる。熱履歴にばらつきが生じると、染みだし拡散領域４及び低抵抗領域３の拡散具合がばらつく。このばらつきにより、重なり領域５の大きさが小さくなると接続抵抗が高くなるおそれがある。
【００１７】
特に、微細化が進んだ近年の半導体装置においては、ショートチャネル効果の影響を低減するために、ソース及びドレイン領域を浅くしている。このため、重なり領域５はますます小さくなる傾向にある。
【００１８】
図１（Ｂ）は、基板内の他の領域にＬＤＤ（低濃度ドレイン）構造のＭＩＳＦＥＴを形成した場合の配線と低抵抗領域との接続構成を示す。
配線２及びその両側の低抵抗領域は、それぞれＬＤＤ構造のＭＩＳＦＥＴのゲート電極及びソース、ドレイン領域と同一工程で形成されたものである。このため、配線２の側面にはサイドウォール６が形成され、サイドウォール６の直下には低抵抗領域３よりも不純物濃度の低い低濃度領域３ａが形成されている。
【００１９】
配線２と低抵抗領域３との間に低濃度領域３ａが直列に挿入されるために接続抵抗は大きくなる。このように、ＬＤＤ構造を同一基板内に形成する場合には、図１（Ａ）の場合に比べて接続抵抗はさらに大きくなる。特に、半導体装置の微細化が進むと、ホットエレクトロンによる素子特性の劣化を防止するためにＬＤＤ構造が採用される場合が多い。このため、配線２と低抵抗領域３との接続抵抗の増大が大きな問題になると考えられる。
【００２０】
次に、図１（Ｃ）、（Ｄ）を参照して、本発明の実施例による基本構成について説明する。
図１（Ｃ）は、同一基板内に通常のＭＩＳＦＥＴを形成する場合の基本構成を示す。低抵抗領域３に重なるように、より深い低抵抗領域７が形成されている。その他は、図１（Ａ）の構成と同様である。
【００２１】
図１（Ｄ）は、同一基板内にＬＤＤ構造のＭＩＳＦＥＴを形成する場合の基本構成を示す。図１（Ｃ）の場合と同様に低抵抗領域３及び低濃度領域３ａに重なるように、より深い低抵抗領域７が形成されている。その他は、図１（Ｂ）の構成と同様である。
【００２２】
図１（Ｃ）、（Ｄ）に示す低抵抗領域７は、例えば、低抵抗領域３の不純物よりも拡散係数の大きい不純物を用いるか、あるいは低抵抗領域３よりも多くの熱履歴を経験させることによって形成することができる。同一基板内の他の領域に二重拡散ドレイン（ＤＤＤ）構造のＭＩＳＦＥＴが形成される場合には、深い低抵抗領域７はＤＤＤ構造の深いソース、ドレイン領域と同時に形成することができる。
【００２３】
このように、配線２に隣接する領域に、より深い低抵抗領域７を形成することにより、染みだし拡散領域４との重なり領域５を大きくすることができる。このため、接続抵抗を低減することができると考えられる。
【００２４】
図１（Ｄ）の構成とした場合の接続抵抗低減の効果を確かめるために、モニタ回路を作製して抵抗値を測定した。図２は、接続抵抗低減の効果を確かめるためのモニタ回路のレイアウトを示す平面図である。配線２及び低抵抗領域３及び低濃度領域３ａが図のように交互に直列に接続されている。配線２と低抵抗領域３との接続部分には、図１（Ｄ）に示す低抵抗領域７が形成されている。
【００２５】
配線２は、厚さ０．１μｍのポリＳｉと厚さ０．１μｍのタングステンシリサイドの２層構造である。また、接続部分の一方の中心から他方の中心までの長さＬ1は３．４μｍ、幅Ｗ１は０．７５μｍである。低抵抗領域３、低濃度領域３ａ、及び低抵抗領域７の接続部分の一方の中心から他方の中心までの長さＬ２は３．３μｍ、幅Ｗ２は１．０μｍである。
【００２６】
次に、図１（Ｄ）を参照しつつ、各低抵抗領域の形成条件について説明する。染みだし拡散領域４は、配線２に加速エネルギ４０ｋｅＶ、ドーズ量６×１０１５ｃｍ−２でリンをイオン注入し、その後９００℃で１０分間の熱処理を２回行って形成した。
【００２７】
低抵抗領域７は、加速エネルギ４０ｋｅＶ、ドーズ量３×１０１５ｃｍ−２、低抵抗領域３ａは加速エネルギ４０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２で共にＰをイオン注入して形成した。低抵抗領域３は、加速エネルギ５０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でＡｓをイオン注入して形成した。各領域とも９００℃で１０分間の熱処理を２回行って活性化した。なお、低抵抗領域７は、配線２の端部から０．２μｍの幅の領域にのみイオン注入して形成した。
【００２８】
また、サイドウォール６は厚さ０．２μｍのＣＶＤ酸化膜を堆積し、これを異方性エッチングして形成した。
５０個の接続箇所を有する図２のモニタ回路、すなわち配線２を２６本、低抵抗領域７を２５本有するモニタ回路を作製して実際に両端の間の抵抗値を測定した。このモニタ回路の抵抗値は１５ｋΩであった。配線２の抵抗は１本当たり約７０Ω、低抵抗領域７の抵抗は１本当たり約２３０Ωであった。従って、配線２と低抵抗領域７との接続箇所１か所当たりの抵抗は約１５０Ωであることがわかる。
【００２９】
同様のモニタ回路を図１（Ｂ）の構成で作製したところ、接続箇所１か所当たりの抵抗は約２５０Ωであった。従って、図１（Ｃ）または（Ｄ）のように深い低抵抗領域を形成することにより、接続箇所の抵抗を約４０％低減できることがわかった。
【００３０】
次に、図１（Ｃ）に示す基本構成をＳＲＡＭセルに適用した実施例について説明する。
図３（Ａ）は、ＳＲＡＭセルの等価回路、図３（Ｂ）は、図３（Ａ）の回路を基板上に構成したレイアウトの平面図を示す。
【００３１】
図３（Ａ）に示すように、駆動トランジスタＴｒ１のドレイン端子Ｄ１に負荷抵抗Ｌ１が接続され、直列回路を形成している。この直列回路の負荷抵抗Ｌ１側の端子が電源電圧に、駆動トランジスタＴｒ１のソース端子Ｓ１が接地電位に接続されている。同様に、駆動トランジスタＴｒ２と負荷抵抗Ｌ２との直列回路が形成され、電源電圧と接地電位との間に接続されている。
【００３２】
駆動トランジスタＴｒ１のドレイン端子Ｄ１と負荷抵抗Ｌ１との相互接続点Ｘ１は、他の駆動トランジスタＴｒ２のゲート電極Ｇ２に接続され、駆動トランジスタＴｒ２のドレイン端子Ｄ２と負荷抵抗Ｌ２との相互接続点Ｘ２は、駆動トランジスタＴｒ１のゲート電極Ｇ１に接続されている。
【００３３】
さらに、相互接続点Ｘ１は、転送トランジスタＴｒ３を介してビット線ＢＬ１に接続されている。同様に、相互接続点Ｘ２は、転送トランジスタＴｒ４を介してビット線ＢＬ２に接続されている。転送トランジスタＴｒ３、Ｔｒ４のゲート電極Ｇ３、Ｇ４は、共にワード線ＷＬに接続されている。なお、転送トランジスタＴｒ３、Ｔｒ４の相互接続点Ｘ１、Ｘ２に接続されている端子をそれぞれソース端子Ｓ３、Ｓ４、ビット線ＢＬ１、ＢＬ２に接続されている端子をそれぞれドレイン端子Ｄ３、Ｄ４と呼ぶ。
【００３４】
図３（Ｂ）に示すように、シリコン基板表面に形成されたフィールド酸化膜により活性領域Ａ１、Ａ２が画定されている。駆動トランジスタＴｒ１、Ｔｒ２及び転送トランジスタＴｒ４は、活性領域Ａ１に形成され、転送トランジスタＴｒ３は、活性領域Ａ２に形成されている。各トランジスタのゲート、ソース及びドレインには、図３（Ａ）のそれぞれ対応する端子と同一の符号を付して示している。
【００３５】
駆動トランジスタＴｒ１のゲート電極Ｇ１は、接続領域Ｃ１で転送トランジスタＴｒ４のソース領域Ｓ４及び駆動トランジスタＴｒ２のドレイン領域Ｄ２に接続されている。ここで、接続領域とは、活性領域の表面に形成されたゲート絶縁膜を除去してシリコン基板表面を露出した領域をいう。
【００３６】
駆動トランジスタＴｒ２のゲート電極Ｇ２は、接続領域Ｃ２で転送トランジスタＴｒ３のソース領域Ｓ３に接続され、かつ接続領域Ｃ３で駆動トランジスタＴｒ１のドレイン領域Ｄ１に接続されている。駆動トランジスタＴｒ１、Ｔｒ２のそれぞれのソース領域Ｓ１、Ｓ２は、接続領域Ｃ４で接地線ＧＮＤに接続されている。
【００３７】
また、図には示さないが、ゲート電極Ｇ１、Ｇ２に沿って層間絶縁膜を介してそれぞれ負荷抵抗Ｌ１、Ｌ２が形成されており、その一端は、接続領域Ｃ１、Ｃ２近傍においてそれぞれゲート電極Ｇ１、Ｇ２に接続されている。さらに、同一層内に接地線ＧＮＤに沿って電源線が形成されており、負荷抵抗Ｌ１、Ｌ２の他端は電源線に接続されている。
【００３８】
さらに、負荷抵抗Ｌ１、Ｌ２、電源線を覆う層間絶縁膜を介して、ゲート電極Ｇ１、Ｇ２に沿って図の横方向にビット線が形成されている。このビット線は、それぞれコンタクトホールを介して転送トランジスタＴｒ３、Ｔｒ４のドレイン領域Ｄ３、Ｄ４に接続されている。
【００３９】
図３（Ｂ）の各接続領域Ｃ１〜Ｃ４において、図１（Ｃ）の基本構成が採用されている。
次に、図４、図５を参照して、図３（Ｂ）に示すＳＲＡＭセルの製造方法を説明する。図４、図５は、図３（Ｂ）の一点鎖線Ｓ−Ｓにおける断面を示す。なお参考のため、各断面図の右側に同一基板内の他の領域に形成されるＤＤＤ構造のＭＯＳＦＥＴの対応する工程における断面図を示す。
【００４０】
図４（Ａ）は、接続領域の開口を形成する工程後の断面図を示す。まず、ｎ型シリコン基板にｐ型ウェル１０を形成する。図にはｐ型ウェルのみを示すが、その他のウェル等を作ってもよい。選択酸化により、所定領域に膜厚４００〜５００ｎｍ程度の素子分離領域１１を形成する。
【００４１】
選択酸化時にマスクとして使用したＳｉＮ膜等を除去し、露出したｐ型ウェル１０の表面を熱酸化し、膜厚２０ｎｍ程度のゲート酸化膜１２を形成する。次に、フォトリソグラフィにより、接続領域Ｃ１、Ｃ４に相当する領域のゲート酸化膜１２を除去する。このようにして、接続領域Ｃ１、Ｃ４が画定される。
【００４２】
図４（Ｂ）は、ＤＤＤ構造のトランジスタの深いソース及びドレイン領域のイオン注入を行う工程後の基板断面を示す。まず、ＣＶＤにより基板全面に厚さ約３００ｎｍのポリシリコン層を堆積する。次に、加速エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０１５〜１０×１０１５ｃｍ−２でポリシリコン層内にリンをイオン注入する。
【００４３】
ポリシリコン層をパターニングし、駆動トランジスタＴｒ１のゲート電極Ｇ１、転送トランジスタＴｒ４のゲート電極Ｇ４、及び接続領域Ｃ４に接地線ＧＮＤを形成する。なお、ＤＤＤ構造のＭＯＳＦＥＴのゲート電極Ｇ５も同時に形成する。
【００４４】
なお、ポリシリコン層１６の代わりに、ポリシリコン層とタングステンシリサイド層との２層構造としてもよい。例えば、ポリシリコン層を１００ｎｍ堆積し、その上にタングステンシリサイド層を１００ｎｍ堆積してもよい。
【００４５】
さらには、アモルファスシリコン層の単層構造、ポリシリコン層とシリサイド層との２層構造、アモルファスシリコン層、ポリシリコン層及びシリサイド層の３層構造、ポリシリコン層、シリサイド層及びアモルファスシリコン層の３層構造、またはアモルファスシリコン層、ポリシリコン層、シリサイド層及び他のアモルファスシリコン層の４層構造としてもよい。
【００４６】
ＤＤＤ構造のＭＯＳＦＥＴが形成される領域及び接続領域Ｃ１、Ｃ４を露出し、他の領域をレジストパターン１３で覆う。次に、レジストパターン１３をマスクとしてＤＤＤ構造のＭＯＳＦＥＴのソース及びドレイン領域を形成するための２種の不純物のうち拡散係数の大きい方の不純物をイオン注入する。例えば、加速エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０１５〜５×１０１５ｃｍ−２でリンをイオン注入する。不純物をイオン注入することにより、ＤＤＤ構造のＭＯＳＦＥＴの深いソース及びドレイン領域Ｓ５ａ、Ｄ５ａが形成される。同時に、接続領域Ｃ１、Ｃ４にそれぞれ低抵抗領域１４、１５が形成される。
【００４７】
図４（Ｃ）は、ＤＤＤ構造のＭＯＳＦＥＴの浅いソース及びドレイン領域、ＳＲＡＭセルの各トランジスタのソース及びドレイン領域を形成し、層間絶縁膜を形成する工程後の基板断面を示す。図４（Ｂ）に示すレジストパターン１３を除去し、各トランジスタのゲート電極をマスクとしてＤＤＤ構造のＭＯＳＦＥＴのソース及びドレイン領域を形成する２種の不純物のうち拡散係数の小さい方の不純物をイオン注入する。例えば、加速エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０１５〜１０×１０１５ｃｍ−２で砒素をイオン注入する。
【００４８】
このようにして、ＤＤＤ構造のＭＯＳＦＥＴの浅いソース及びドレイン領域Ｓ５ｂ、Ｄ５ｂが形成される。同時に、転送トランジスタＴｒ４のソース及びドレイン領域Ｓ４、Ｄ４、及び接続領域Ｃ４の低抵抗領域１５に重なって浅い低抵抗領域１５ａが形成される。ソース領域Ｓ４の一部は、低抵抗領域１４と重なるように形成される。
【００４９】
なお、上記工程で、イオン注入によりソース及びドレイン領域が形成されるが、この段階では不純物はまだ活性化されておらず、後に行うアニールにより活性化される。
【００５０】
次に、基板全面にＣＶＤによりＳｉＯ２  からなる層間絶縁膜１６を厚さ約１００ｎｍ堆積する。フォトリソグラフィにより、ゲート電極Ｇ１表面の所定の領域が露出するようにコンタクトホールを形成する。
【００５１】
図５（Ａ）は、負荷抵抗及び電源線を形成する工程後の基板断面を示す。まず、基板全面に、ＣＶＤにより厚さ１００ｎｍのポリシリコン層１９を形成する。さらに、ポリシリコン層１９の低抵抗化したい領域に不純物を導入する。本実施例においては、接地線ＧＮＤに沿う領域に例えば加速エネルギ３０〜７０ｋｅＶ、ドーズ量１×１０１５〜１０×１０１５ｃｍ−２で砒素をイオン注入する。低抵抗化した領域は、電源線として使用する。
【００５２】
砒素をイオン注入した後、９００℃で１０分間アニールを行う。このアニールにより、先の工程でイオン注入した不純物が活性化される。ＤＤＤ構造のＭＯＳＦＥＴ領域においては、図４（Ｂ）の工程でイオン注入した比較的拡散係数の大きいリンが深く拡散すると同時に活性化し、深いソース及びドレイン領域Ｓ５ａ、Ｄ５ａを形成する。さらに、図４（Ｃ）の工程でイオン注入した比較的拡散係数の小さい砒素が拡散すると同時に活性化し、浅いソース及びドレイン領域Ｓ５ｂ、Ｄ５ｂを形成する。同時に、ソース及びドレイン領域Ｓ４、Ｄ４も活性化する。
【００５３】
また、このアニールにより、接続領域Ｃ１近傍におけるゲート電極Ｇ１とポリシリコン層１９との接合界面において、ゲート電極Ｇ１中のリンがポリシリコン層１９内に拡散し低抵抗で接続される。
【００５４】
接続領域Ｃ１、Ｃ４においても、図４（Ｂ）の工程でイオン注入したリンが深く拡散して活性化し、低抵抗領域１４、１５を形成する。低抵抗領域１４は、ソース領域Ｓ４の一部と重なり、ソース領域Ｓ４に電気的に接続される。また、接続領域Ｃ４においては、低抵抗領域１５内の不純物が活性化する。浅い低抵抗領域１５ａは、図３（Ｂ）に示すように駆動トランジスタＴｒ１のソース領域Ｓ１に繋がる。従って、低抵抗領域１５は、浅い低抵抗領域１５ａを介してソース領域Ｓ１に電気的に接続される。
【００５５】
同時に、接続領域Ｃ１、Ｃ４において、それぞれｐ型ウェル１０の表面に接触しているゲート電極Ｇ１及び接地線ＧＮＤからリンがｐ型ウェル内に拡散し、染みだし拡散領域１７、１８が形成される。
【００５６】
次に、ポリシリコン層１９をパターニングし、電源線と負荷抵抗Ｌ１、Ｌ２（図３（Ａ））を形成する。電源線は、図３（Ｂ）のレイアウトにおいて、接地線ＧＮＤに沿って形成される。また、負荷抵抗Ｌ１、Ｌ２は、一端がそれぞれ図３（Ｂ）の接続領域Ｃ１、Ｃ２近傍でゲート電極Ｇ１、Ｇ２に接続し、他端は、接地線ＧＮＤに沿って配置される電源線に接続する。
【００５７】
図５（Ｂ）は、ビット線形成工程後の基板断面を示す。ポリシリコン層１９をパターニングして電源線と負荷抵抗を形成した後、ＣＶＤによりＳｉＯ２  膜を約１００ｎｍ、さらにリンシリケートガラス（ＰＳＧ）膜を約５００ｎｍ堆積し、層間絶縁膜２０を形成する。層間絶縁膜２０を形成後、９００℃で約１０分間リフローを行い、表面を平坦化する。この加熱により、図５（Ａ）で示したアニールにより活性化した低抵抗領域１４、１５等がさらに深く拡散する。このため、接地線ＧＮＤと低抵抗領域１５、及びゲート電極Ｇ１と低抵抗領域１４の接触抵抗をさらに低減することができる。
【００５８】
次に、転送トランジスタＴｒ４のドレイン領域Ｄ４の一部表面が露出するようにコンタクトホールを形成する。物理蒸着（ＰＶＤ）により厚さ約１μｍのアルミニウム層２１を堆積し、パターニングしてビット線を形成する。
【００５９】
このようにして、図３（Ａ）に示すＳＲＡＭセルが形成される。
図４（Ｂ）に示すように、ＤＤＤ構造のトランジスタの深いソース及びドレイン領域Ｓ５ａ、Ｄ５ａと同時に、接続領域に低抵抗領域１４、１５を形成するため、配線直下の染みだし拡散領域１７、１８との重なり部分を大きくすることができる。上記工程で形成された接続領域Ｃ４では、深い低抵抗領域１５が接地線ＧＮＤの端部から配線の下にもぐり込む長さは、約０．３〜０．４μｍ程度と考えられる。これに対し、浅い低抵抗領域１５ａがもぐり込む長さは、約０．１μｍ程度と考えられる。
【００６０】
低抵抗領域１４、１５と染みだし拡散領域１７、１８との重なり部分を大きくすることができるため、ゲート電極と同時に形成される配線とそれに隣接して形成される低抵抗領域との接続抵抗を低減することができる。
【００６１】
また、通常のＳＲＡＭにおいては、静電破壊を防止するための入力保護回路、電気フューズの冗長回路等大きなソース／ドレイン耐圧が必要とされる部分にＤＤＤ構造のトランジスタが使用される。従って、図４、図５に示すＳＲＡＭセルの製造方法では、特に製造工程を増加する必要はない。
【００６２】
上記実施例では、図４（Ｂ）の工程でＤＤＤ構造の深いソース、ドレイン領域のイオン注入を行った後、レジストパターン１３を除去し直ちに浅いソース、ドレイン領域のイオン注入を行う場合について説明したが、この間にアニールを行ってもよい。アニールを行うことにより、図４（Ｃ）の深い低抵抗領域１４、１５をより深く拡散することができる。このため、図５（Ａ）の染みだし拡散領域１７、１８と低抵抗領域１４、１５とのそれぞれの重なり領域を大きくすることができ、接続抵抗をより低抵抗化することができる。
【００６３】
また、ＤＤＤ構造の２重ソース／ドレイン領域の不純物添加の中間にアニールを行う場合は、同一種類の不純物を用いてもよい。
さらに、ＤＤＤ構造をイオン注入を用いず、気相からの拡散や拡散種の堆積とドライブイン等を用いて形成することができる。この場合も、拡散係数の異なる２種類の不純物を同時に拡散する方法と同一種類の不純物を２段階で拡散する方法がある。
【００６４】
また、図４、図５では、ＳＲＡＭセルを構成するトランジスタにシングルドレイン構造のＭＯＳＦＥＴを使用した場合について説明したが、ＬＤＤ構造としてもよい。ＬＤＤ構造とするためには、図４（Ｂ）に示す工程の終了後、レジストパターン１３を除去し、ＤＤＤ構造の浅いソース、ドレイン領域Ｓ５ｂ、Ｄ５ｂのイオン注入を行う前にＬＤＤ領域を形成すればよい。
【００６５】
まず、各トランジスタのゲート電極をマスクとして、加速エネルギ４０ｋｅＶ、ドーズ量４×１０１３ｃｍ−２でリンをイオン注入する。次に、ＣＶＤにより厚さ約２００ｎｍのＳｉＯ２  膜を堆積し、反応性イオンエッチング等で異方性エッチングを行い、各ゲート電極の側面にサイドウォールを形成する。その後は、図４（Ｃ）以降の工程と同様である。
【００６６】
ＬＤＤ構造にすることにより、微細化した時に問題となるホットエレクトロン効果による素子劣化を抑制することができる。
また、図４、図５では、ＤＤＤ構造の深いソース、ドレイン領域の不純物を全ての接続領域に導入する場合について説明したが、一部の接続領域にのみ導入してもよい、例えば、接地線ＧＮＤとの接続をとるための接続領域Ｃ４のみに導入してもよい。
【００６７】
例えば、図５（Ｂ）に示すように、低抵抗領域１４は、ソース領域Ｓ４の一部にも形成される。このため、ソース領域の形状が変化し、トランジスタの特性が悪影響を受けることが考えられる。
【００６８】
また、図３（Ｂ）の接続領域Ｃ１、Ｃ２、Ｃ３は、素子分離領域と重なっている。従って、活性領域Ａ１と素子分離領域との境界近傍にも低抵抗領域形成用のイオン注入が行われる。境界近傍に注入された不純物は、後のアニールにおいて、素子分離領域の下にもぐり込む。このため、素子分離の機能が損なわれる場合が考えられる。
【００６９】
上記のように、配線と低抵抗領域との接続場所によっては、本発明の実施例を適用することによって接続抵抗が低減されるという効果の他に、悪影響が生ずる場合もある。このため、本発明の実施例を適用するか否かは低抵抗化することによる効果とそれによる悪影響とを比較して接続場所毎に判断することが好ましい。
【００７０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００７１】
【発明の効果】
以上説明したように、本発明によれば、半導体基板に不純物をドープして形成した低抵抗領域と、基板表面上に形成した配線との接続抵抗を低減することができる。このため、より低電圧で動作可能な半導体装置を提供することが可能になる。
【図面の簡単な説明】
【図１】配線と低抵抗領域との接続構成を示すための基板の断面図である。
【図２】本発明の実施例の検証のために作製したモニタ回路の平面図である。
【図３】本発明の実施例による接続構成をＳＲＡＭセルに適用した場合の、ＳＲＡＭセルの回路図及びＳＲＡＭセルの平面図である。
【図４】本発明の実施例による接続構成を適用したＳＲＡＭセルの作製方法を説明するための各工程における基板の断面図である。
【図５】本発明の実施例による接続構成を適用したＳＲＡＭセルの作製方法を説明するための各工程における基板の断面図である。
【符号の説明】
１    半導体基板
２    配線
３、７    低抵抗領域
３ａ  低濃度領域
４    染みだし拡散領域
５    重なり領域
６    サイドウォール
１０    ｐ型ウェル
１１    素子分離領域
１２    ゲート酸化膜
１３    レジストパターン
１４、１５  低抵抗領域
１６、２０  層間絶縁膜
１７、１８  染みだし拡散領域
１９    ポリシリコン層
２１    ビット線
Ａ      活性領域
Ｃ      接続領域
Ｄ      ドレイン領域
Ｓ      ソース領域
Ｇ      ゲート電極
Ｔｒ    トランジスタ
ＧＮＤ  接地線
【図１】
0003588622.tif 000002
【図２】
0003588622.tif 000003
【図３】
0003588622.tif 000004
【図４】
0003588622.tif 000005
【図５】
0003588622.tif 000006