(57)【特許請求の範囲】
【請求項１】
不良のメモリセルを置き換え可能な冗長回路を備えた半導体記憶装置において、
カラム方向のアドレス単位である各セクション領域の内部に形成され、前記セクション領域内の全メモリセルの接地端子に接続されるセル接地電源線と、
前記各セクション領域の外側に形成されるパッド接地電源線と、
前記各セクション領域ごとに設けられ、対応する前記セル接地電源線と前記パッド接地電源線との間に互いに並列に介装される複数のヒューズと、
前記セクション領域の一端に接続されたセンスアンプと、を備え、
前記パッド接地電源線および前記複数のヒューズは、前記セクション領域内のメモリセル領域を挟んで前記センスアンプと対向する側に形成されることを特徴とする半導体記憶装置。
【請求項２】
不良のメモリセルを置き換え可能な冗長回路を備えた半導体記憶装置において、
カラム方向のアドレス単位である各セクション領域の内部に形成され、前記セクション領域内の全メモリセルの接地端子に接続されるセル接地電源線と、
前記各セクション領域の外側に形成されるパッド接地電源線と、
前記各セクション領域ごとに設けられ、対応する前記セル接地電源線と前記パッド接地電源線との間に互いに並列に介装される複数のヒューズと、
前記セクション領域の一端に接続されたセンスアンプと、を備え、
前記パッド接地電源線および前記複数のヒューズは、前記セクション領域内のメモリセル領域と前記センスアンプとの間に形成されることを特徴とする半導体記憶装置。
【請求項３】
不良のメモリセルを置き換え可能な冗長回路を備えた半導体記憶装置において、
カラム方向のアドレス単位である各セクション領域の内部に形成され、前記セクション領域内の全メモリセルの接地端子に接続されるセル接地電源線と、
前記各セクション領域の外側に形成されるパッド接地電源線と、
前記各セクション領域ごとに設けられ、対応する前記セル接地電源線と前記パッド接地電源線との間に互いに並列に介装される複数のヒューズと、を備え、
前記パッド接地電源線は、前記セル接地電源線の先端部を挟んで両側に形成され、
前記セル接地電源線の先端部と、その両側に形成された前記パッド接地電源線との間にそれぞれ、前記複数のヒューズを並列接続したことを特徴とする半導体記憶装置。
【請求項４】
並列接続された前記複数のヒューズの両端における電位差が所定電圧以下になるように、前記ヒューズの並列接続数を設定することを特徴とする請求項１〜３のいずれかに記載の半導体記憶装置。
【請求項５】
前記セクション領域単位で前記冗長回路への置き換えが可能とされ、
前記セクション領域内で、前記セル接地電源線にリーク電流が流れる不良が起こった場合には、そのセクション領域を前記冗長回路に置き換えるとともに、そのセクション領域に対応する前記ヒューズをすべて切断することを特徴とする請求項１〜４に記載の半導体記憶装置の不良救済方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタティックＲＡＭ（以下、ＳＲＡＭと呼ぶ）などの半導体記憶装置の回路構成に関し、特に、半導体記憶装置内部でのリーク電流の発生を抑制する技術に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置は冗長回路を備えており、メモリセルに対する読み出し・書き込みを正常に行えないような不良（ファンクション不良）が起こった場合に、ロウアドレス単位、カラムアドレス単位、あるいは各メモリセル単位で、不良メモリセルの置き換えを行う。このような冗長回路を、メモリセルの不良率に応じた量だけ設けておけば、半導体記憶装置の製造歩留まりの向上を図ることができる。
【０００３】
図１０は従来の半導体記憶装置のレイアウト図である。図１０の半導体記憶装置は、４つのブロックＢ１〜Ｂ４に分割され、各ブロックＢ１〜Ｂ４内にはそれぞれ、カラム方向の冗長回路ＲＤ１と、ロウ方向の冗長回路ＲＤ２とが設けられている。カラム方向には、カラムアドレス単位で複数のセクション領域ＳＥＣ０〜ＳＥＣ７が設けられ、これらセクション領域ＳＥＣ０〜ＳＥＣ７ごとに冗長回路ＲＤ１への置き換えが行われる。
【０００４】
図１１は図１０の１つのブロックを拡大して示した図である。図１１の点線で囲んだ部分が各セクション領域ＳＥＣ０〜ＳＥＣ７に対応し、隣接する２つのセクション領域の間には、ワード線駆動回路ＷＳＬが設けられている。各セクション領域ＳＥＣ０〜ＳＥＣ７内にはセル接地電源線ＶＳＳが設けられ、これらセル接地電源線ＶＳＳはそれぞれ、各セクション領域ＳＥＣ０〜ＳＥＣ７の外側に形成されたパッド接地電源線ＶＳＳ′と接続されている。
【０００５】
また、各セクション領域ＳＥＣ０〜ＳＥＣ７の一端には、メモリセルからの読み出し信号を増幅するセンスアンプＳ／Ａ０〜Ｓ／Ａ７がそれぞれ接続されている。これらセンスアンプＳ／Ａ０〜Ｓ／Ａ７は、図１０，１１に示す一点鎖線を軸として、対称となる位置に形成されている。
【０００６】
【発明が解決しようとする課題】
ところで、近年のように微細加工技術が進歩すると、それに応じて、配線幅や配線間隔も短くなるため、ビット線等の信号線と接地線ＶＳＳとが短絡する不良（スタンドバイ不良）も起きやすくなる。このようなスタンドバイ不良が起こると、電源線ＶＣＣから接地線ＶＳＳに貫通電流が流れ、半導体記憶装置の消費電力が増えてしまう。
【０００７】
しかしながら、図１０，１１に示す冗長回路ＲＤ１，ＲＤ２は、ファンクション不良を救済することはできるが、スタンドバイ不良の救済はできない。仮に、スタンドバイ不良の起こったメモリセルを冗長回路ＲＤ１，ＲＤ２に置き換えてもリーク電流が流れてしまい、製造歩留まりを向上できない。
【０００８】
本発明は、このような点に鑑みてなされたものであり、その目的は、接地ラインにリーク電流が流れるようなスタンドバイ不良を確実に救済することができる半導体記憶装置を提供することにある。
【０００９】
上述した課題を解決するために、本発明は、不良のメモリセルを置き換え可能な冗長回路を備えた半導体記憶装置において、カラム方向のアドレス単位である各セクション領域の内部に形成され、前記セクション領域内の全メモリセルの接地端子に接続されるセル接地電源線と、前記各セクション領域の外側に形成されるパッド接地電源線と、前記各セクション領域ごとに設けられ、対応する前記セル接地電源線と前記パッド接地電源線との間に互いに並列に介装される複数のヒューズと、前記セクション領域の一端に接続されたセンスアンプと、を備え、前記パッド接地電源線および前記複数のヒューズは、前記セクション領域内のメモリセル領域を挟んで前記センスアンプと対向する側に形成される。
【００１０】
本発明は、不良のメモリセルを置き換え可能な冗長回路を備えた半導体記憶装置において、カラム方向のアドレス単位である各セクション領域の内部に形成され、前記セクション領域内の全メモリセルの接地端子に接続されるセル接地電源線と、前記各セクション領域の外側に形成されるパッド接地電源線と、前記各セクション領域ごとに設けられ、対応する前記セル接地電源線と前記パッド接地電源線との間に互いに並列に介装される複数のヒューズと、前記セクション領域の一端に接続されたセンスアンプと、を備え、前記パッド接地電源線および前記複数のヒューズは、前記セクション領域内のメモリセル領域と前記センスアンプとの間に形成される。
【００１１】
本発明は、不良のメモリセルを置き換え可能な冗長回路を備えた半導体記憶装置において、カラム方向のアドレス単位である各セクション領域の内部に形成され、前記セクション領域内の全メモリセルの接地端子に接続されるセル接地電源線と、前記各セクション領域の外側に形成されるパッド接地電源線と、前記各セクション領域ごとに設けられ、対応する前記セル接地電源線と前記パッド接地電源線との間に互いに並列に介装される複数のヒューズと、を備え、前記パッド接地電源線は、前記セル接地電源線の先端部を挟んで両側に形成され、前記セル接地電源線の先端部と、その両側に形成された前記パッド接地電源線との間にそれぞれ、前記複数のヒューズを並列接続する。
【００１４】
本発明は、並列接続された前記複数のヒューズの両端における電位差が所定電圧以下になるように、前記ヒューズの並列接続数を設定する。
【００１５】
本発明は、前記セクション領域単位で前記冗長回路への置き換えが可能とされ、前記セクション領域内で、前記セル接地電源線にリーク電流が流れる不良が起こった場合には、そのセクション領域を前記冗長回路に置き換えるとともに、そのセクション領域に対応する前記ヒューズをすべて切断する。
【００１６】
【発明の実施の形態】
以下、本発明を適用した半導体記憶装置について、図面を参照しながら具体的に説明する。以下では、半導体記憶装置の一例としてＳＲＡＭについて説明する。
【００１７】
〔第１の実施形態〕
図１は本発明に係る半導体記憶装置の第１の実施形態のレイアウト図、図２は図１の１つのブロックを拡大して示した図である。図１の半導体記憶装置は、図１（ａ）に示すように４つのブロックＢ１〜Ｂ４に分割され、各ブロックＢ１〜Ｂ４は、図１（ｂ）に示すように、複数のセクション領域ＳＥＣ０〜ＳＥＣ７と、セクション単位で不良セルを置き換える冗長回路ＲＤ１と、ロウアドレス単位で不良セルを置き換える冗長回路ＲＤ２と、各セクション領域ごとに設けられるヒューズ群ＦＵＳＥ０〜ＦＵＳＥ７と、セクション領域間に設けられるワード線選択回路ＷＳＬとを備える。
【００１８】
セクション領域ＳＥＣ０〜ＳＥＣ７は、カラム方向のアドレス単位で設けられ、各セクション領域にはそれぞれ、周状にセル接地電源線ＶＳＳが形成されている。これらセル接地電源線ＶＳＳは、セクション領域内の全メモリセルの接地端子と接続されている。また、各セクション領域ＳＥＣ０〜ＳＥＣ７の外側には、セクション領域の並ぶ方向に平行にパッド接地電源線ＶＳＳ′が形成され、各セル接地電源線ＶＳＳとパッド接地電源線ＶＳＳ′とは、それぞれヒューズ群ＦＵＳＥ０〜ＦＵＳＥ７を介して接続されている。
【００１９】
また、各セクション領域ＳＥＣ０〜ＳＥＣ７の一端には、図１０と同様に、一点鎖線Ｌを軸として対称に、メモリセルからの読み出し信号を増幅するセンスアンプＳ／Ａ０〜Ｓ／Ａ７が接続されている。
【００２０】
各ヒューズ群ＦＵＳＥ０〜ＦＵＳＥ７は、図２に詳細を示すように、各セクション領域ＳＥＣ０〜ＳＥＣ７内のメモリセル領域ＳＥＬを挟んで、センスアンプＳ／Ａ０〜Ｓ／Ａ７と対向する位置に形成されている。これらヒューズ群ＦＵＳＥ０〜ＦＵＳＥ７は、図２に詳細を示すように、セル接地電源線ＶＳＳとパッド接地電源線ＶＳＳ′との間に複数のヒューズＦを並列接続したものである。
【００２１】
次に、図１の半導体記憶装置の動作を説明する。セクション領域内のメモリセルがすべて正常な場合には、そのセクション領域に対応するヒューズＦはすべて導通状態にあり、セル接地電源線ＶＳＳとパッド接地電源線ＶＳＳ′とは導通している。
【００２２】
一方、一部のセクション領域、例えば、図１（ｂ）のセクション領域ＳＥＣ７内に不良メモリセルが含まれている場合には、後述するデコード回路にセクション領域ＳＥＣ７のアドレスが設定される。これにより、このアドレスが外部から入力されると、セクション領域ＳＥＣ７は選択されずに、冗長回路ＲＤ１が選択されるようになる。
【００２３】
また、このとき、セクション領域ＳＥＣ７に対応するヒューズＦをすべて切断することにより、セル接地電源線ＶＳＳはパッド接地電源線ＶＳＳ′から切り離される。したがって、セクション領域ＳＥＣ７内でスタンドバイ不良が起こっても、セル接地電源線ＶＳＳやパッド接地電源線ＶＳＳ′にはリーク電流は流れなくなる。
【００２４】
ところで、図２に示すヒューズＦは、一般にポリシリコンを用いて形成されるため、ＡｌやＡｕ等の金属配線に比べて抵抗が高くなる。例えば、ヒューズ素子層のシート抵抗をｒ（Ω／μｍ  ２  ）、ヒューズ面積をＳ＝Ｌ（μｍ）×Ｗ（μｍ）、メモリセル内のトランスファーゲートを通過するセル電流をＩｃ（μＡ）、セクション領域当たりのヒューズＦの並列接続数をＮｘ  、セクション領域当たりのカラム数をＮｃ  としたときの、メモリセルの接地ラインＶＳＳの電圧上昇ΔＶは、（１）式で表される。
ΔＶ＝（ｒ×Ｌ／Ｗ）／Ｎｘ  ×Ｉｃ  ×Ｎｃ                      …（１）
（１）式において、シート抵抗ｒ＝１５（Ω・ｍ）、ヒューズ面積Ｓ＝１３．６μｍ  ×１．２  μｍ  、メモリセル内のトランスファーゲートを通過するセル電流Ｉｃ  ＝１７０  ±２０μＡ  、１セクション領域当たりのカラム数Ｎｃ  ＝６４とした場合の、メモリセルの接地ラインＶＳＳの電圧上昇ΔＶと、並列接続されるヒューズ本数Ｎｘ  との関係は、図３のような曲線で表される。
【００２５】
図３から明らかなように、電圧上昇ΔＶを０．０５Ｖ以内に抑えるには、ヒューズＦの並列接続数Ｎｘ  を５０以上にする必要があり、電圧上昇ΔＶを０．１  Ｖ以内に抑えるには、ヒューズの並列接続数Ｎｘ  を２０以上にする必要がある。電圧上昇ΔＶを０．１  Ｖ以内に抑えれば、実用上特に問題は生じないため、最低限２０本のヒューズＦを並列接続すればよいことになる。
【００２６】
図４は図１の半導体記憶装置内のデコード回路の一例を示す回路図である。図４のデコード回路は、ロウアドレスをデコードするロウデコード部１１と、カラム方向の選択／非選択を切り換えるカラムスイッチ部１２と、冗長回路ＲＤ１への置き換えを行うアドレスをデコードする冗長デコード部１３と、セクション領域をデコードするセクションデコード部１４とを備える。
【００２７】
冗長回路ＲＤ１への置き換えを行う場合は、図４のセクションデコード部１４のヒューズを切断するとともに、冗長デコード部１３のヒューズの一部を切断して、不良メモリセルを含むセクション領域の代わりに、冗長回路ＲＤ１が選択されるようにする。
【００２８】
図４のデコード回路は、通常時のデコードを行うロウデコード部１１やセクションデコード部１４に隣接して冗長デコード部１３を配置し、かつ、冗長デコード部１３の回路構成をロウデコード部１１やセクションデコード部１４と同じにしているため、冗長回路ＲＤ１への置き換えを行う行わないにかかわらず、外部からのアドレス信号がメモリセルに到達するまでの時間をほぼ一定にできる。
【００２９】
一方、図５はデコード回路の他の構成例を示す回路図である。図５のデコード回路は、ロウデコード部１１やセクションデコード部１４とは離れた場所に冗長デコード部１３を配置している。この場合、冗長回路ＲＤ１への置き換えを行う場合と行わない場合とで、外部からのアドレス信号がメモリセルに到達するまでの時間にずれが生じるおそれがあるが、配線の長さ等を調整することで、遅延時間をほぼ等しくすることもできる。
【００３０】
このように、第１の実施形態では、セクション領域内のセル接地電源線と、セクション領域の外側のパッド接地電源線との間に、複数のヒューズＦを並列接続し、セクション領域内でスタンドバイ不良が起こると、冗長回路ＲＤ１への置き換えを行うとともに、対応するヒューズをすべて切断するようにしたため、スタンドバイ不良の救済が可能となる。
【００３１】
〔第２の実施形態〕
第２の実施形態は、第１の実施形態とは異なる場所にヒューズ群ＦＵＳＥ０〜ＦＵＳＥ７を形成したものである。
【００３２】
図６は第２の実施形態のレイアウト図であり、半導体記憶装置の一部を構成する１ブロックを拡大して示したものである。図６に示すように、ヒューズ群ＦＵＳＥ０〜ＦＵＳＥ７は、各セクション領域ＳＥＣ０〜ＳＥＣ７の下側、すなわち、各セクション領域ＳＥＣ０〜ＳＥＣ７内のメモリセル領域ＳＥＬとセンスアンプＳ／Ａ０〜Ｓ／Ａ７との間に形成されている。これらヒューズ群ＦＵＳＥ０〜ＦＵＳＥ７はそれぞれ、図７に示すように、セル接地電源線ＶＳＳとパッド接地電源線ＶＳＳ′との間に並列接続された複数のヒューズＦからなる。
【００３３】
第２の実施形態においても、各セクション領域ＳＥＣ０〜ＳＥＣ７内でスタンドバイ不良が起こった場合には、冗長回路ＲＤ１への置き換えを行うとともに、そのセクション領域に対応して設けられたヒューズＦをすべて切断する。これにより、そのセクション領域内では、セル接地電源線ＶＳＳにリーク電流が流れなくなる。
【００３４】
なお、第２の実施形態のデコード回路は、図４，５のいずれで構成してもよい。
【００３５】
〔第３の実施形態〕
第３の実施形態は、ヒューズを多段重ねにすることで、狭い領域でも多数のヒューズを並列接続できるようにしたものである。
【００３６】
図８は第３の実施形態のレイアウト図であり、半導体記憶装置の一部を構成する１ブロックを拡大して示したものである。第３の実施形態は、第１および第２の実施形態と同様に、ロウ方向とカラム方向にそれぞれ冗長回路ＲＤ２，ＲＤ１を備えており、カラム方向についてはセクション単位でメモリセルの置き換えを行う。
【００３７】
第３の実施形態の各セクション領域ＳＥＣ０〜ＳＥＣ７内には、第１および第２の実施形態と同様に、周状にセル接地電源線ＶＳＳが形成され、これらセル接地電源線ＶＳＳの先端部の両側にパッド接地電源線ＶＳＳ′が配置されている。すなわち、パッド接地電源線ＶＳＳ′は、セル接地電源線ＶＳＳの先端部を両側から挟み込むように配置され、セル接地電源線ＶＳＳと、その両側に配置されたパッド接地電源線ＶＳＳ′との間には、図９に示すように、それぞれ複数のヒューズＦが並列接続されている。
【００３８】
このような構造にすることで、ワード線方向の幅が狭い場合でも、多数のヒューズＦを並列接続することができ、ヒューズ両端の電位差を小さくできる。
【００３９】
図９では、ヒューズＦを２段重ねにする例を説明したが、チップの縦方向に余裕があれば、ヒューズＦを３段重ね以上にしてもよい。
【００４０】
なお、第３の実施形態のデコード回路は、図４，５のいずれで構成してもよい。
【００４１】
ところで、上述した第１〜第３の実施形態では、セクション領域を全部で８つ設ける例を説明したが、セクション領域の数や、ブロックの数や、置き換え可能な冗長回路ＲＤ１，ＲＤ２の数には特に制限はない。特に、冗長回路ＲＤ１，ＲＤ２の数を増やせば、複数のロウアドレス領域やセクション領域を同時に置き換えることができるため、歩留まり向上が図れる。
【００４２】
また、本発明は、ＳＲＡＭ以外のＤＲＡＭやＥＥＰＲＯＭ等の各種の半導体記憶装置に適用することができる。
【００４３】
【発明の効果】
以上詳細に説明したように、本発明によれば、各セクション領域の内部に形成されたセル接地電源線と、セクション領域の外側に形成されたパッド接地電源線との間に複数のヒューズを並列接続するため、これらヒューズを切断することにより接地線にリーク電流が流れなくなり、スタンドバイ不良を確実に救済することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の第１の実施形態のレイアウト図。
【図２】第１の実施形態におけるヒューズの配置を示す図。
【図３】ヒューズの並列接続数ＮＸ  とセル接地電源線ＶＳＳの電圧上昇ΔＶとの関係を示す図。
【図４】図１の半導体記憶装置内のデコード回路の一例を示す回路図。
【図５】デコード回路の他の構成例を示す回路図。
【図６】第２の実施形態のレイアウト図。
【図７】第２の実施形態におけるヒューズの配置を示す図。
【図８】第３の実施形態のレイアウト図。
【図９】第３の実施形態におけるヒューズの配置を示す図。
【図１０】従来の半導体記憶装置のレイアウト図。
【図１１】図１０の１つのブロックを拡大して示した図。
【符号の説明】
１１  ロウデコード部
１２  カラムスイッチ部
１３  冗長デコード部
１４  セクションデコード部
Ｂ１〜Ｂ４  ブロック
Ｆ  ヒューズ
ＦＵＳＥ０〜７  ヒューズ群
ＲＤ１，ＲＤ２  冗長回路
ＳＥＣ０〜７  セクション領域
ＶＳＳ  セル接地電源線
ＶＳＳ′  パッド接地電源線
【図１】
0003545575.tif 000002
【図２】
0003545575.tif 000003
【図３】
0003545575.tif 000004
【図４】
0003545575.tif 000005
【図５】
0003545575.tif 000006
【図６】
0003545575.tif 000007
【図７】
0003545575.tif 000008
【図８】
0003545575.tif 000009
【図９】
0003545575.tif 000010
【図１０】
0003545575.tif 000011
【図１１】
0003545575.tif 000012