(57)【特許請求の範囲】
【請求項１】
入力されたディジタル信号の不要な帯域を減衰させかつサンプリング周波数をｐ倍（ｐ≧２）するディジタルフィルタと、
前記ディジタルフィルタの出力信号の語長を制限しかつ、語長制限する際に発生する再量子化ノイズの周波数特性を所定の特性に変換する第１のノイズシェーパと、
前記第１のノイズシェーパの出力信号を前記第１のノイズシェーパの出力階調より小さい階調を表現できる複数の１ビットの信号列に変換するデコーダと、
前記デコーダの出力をアナログ信号に変換する１ビットＤ／Ａ変換器列と、
前記１ビットＤ／Ａ変換器列の出力を加算する加算器とを備え、
前記デコーダは、前記第１のノイズシェーパが出力するｋ通り（ｋは正の整数）の値を０以上の整数値に変換する第１の変換器と、
前記第１の変換器の出力を入力とする第２のノイズシェーパを少なくとも（ｋ−１）個と、
前記少なくとも（ｋ−１）個ある第２のノイズシェーパの出力をｎ個毎にｍ個取り出して加算し、そのｎ個の加算値を１ビットの信号列に変換する第２の変換器とを備え（ｎ≦ｋ−１、ｋ≦ｍ×ｎ＋１）、
前記第２のノイズシェーパは、前記第１の変換器の出力信号を一方の加算値とする第１の加算器と、
前記第１の加算器の出力を量子化する量子化器と、
前記量子化器の出力に重み付けを与える係数器と、
前記量子化器の入力から前記係数器の出力を減算する第２の加算器と、
前記第２の加算器の出力を入力とする所定の伝達特性を持つフィルタとを有し、
前記フィルタは、０から始まる互いに独立しかつ連続したｎ個の整数値を初期値に持ち、その出力は前記第１の加算器に入力されて前記第１の変換器の出力と加算され、
前記量子化器は、少なくとも（ｋ−１）個ある前記第２の加算器の出力が０から始まる少なくとも（ｋ−１）個の独立し且つ連続した値で、かつ出力の総和が所定の値で一定になるように前記第１の加算器の出力を量子化することを特徴とするＤ／Ａ変換装置。
【請求項２】
前記デコーダのフィルタは、ｚ−１の１次の伝達関数で記述される伝達特性を有し、
前記デコーダの量子化器は、第１の加算器の出力が負であれば０を、正であれば前記第１の加算器の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算後整数値に変換した値を量子化値として出力することを特徴とする請求項１記載のＤ／Ａ変換器。
【請求項３】
前記デコーダのフィルタは、１−（１−ｚ−１）２で記述される伝達特性を有し、
前記デコーダの量子化器は、第１の加算器の出力が負であれば−１を、正であれば前記第１の加算器の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算後整数値に変換した値を量子化値としてまた前記量子化値が３以上の場合は２を量子化値として出力することを特徴とする請求項１記載のＤ／Ａ変換器。
【請求項４】
前記デコーダは、入力信号のサンプリング時間において、前記デコーダの出力値が変化するときに流れるパルス状の電源電流の和が一定となるような１ビットの信号列を出力する第３の変換器を備えたことを特徴とする請求項１記載のＤ／Ａ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル信号をアナログ信号に変換するＤ／Ａ変換装置に関するものであり、特に入力されたディジタル信号をディジタルフィルタとノイズシェーパでオーバーサンプリング及びビット圧縮を行う型のＤ／Ａ変換装置に関するものである。
【０００２】
【従来の技術】
入力されたディジタル信号をディジタルフィルタとノイズシェーパでオーバーサンプリング及びビット圧縮を行う型のＤ／Ａ変換装置は、入力信号の振幅精度を時間軸精度に変換することで、回路に高精度のトリミングをしなくとも高い変換精度が実現できる。この様なＤ／Ａ変換装置としては、例えば雑誌『ラジオ技術』１９８８年５月号ｐｐ．１４０〜１４３に記載されているようなＤ／Ａ変換装置があった。
【０００３】
以下に、従来のＤ／Ａ変換装置について説明する。
図１０はＤ／Ａ変換装置のブロック図である。図１０において、１００１はディジタルフィルタ、１００２はノイズシェーパ、１００３はパルス幅変調器（ＰＷＭ）、１００４は１ビットＤ／Ａ変換器、１００５はローパスフィルタである。
まず、ディジタルフィルタ１００１は入力信号のサンプリング周波数をｐ倍（ｐは２以上の整数）のサンプリング周波数に変換しかつｆｓ／２以上の（ｆｓは入力のサンプリング周波数）不要帯域を減衰させる。次に、ノイズシェーパ１００２はディジタルフィルタ１００１の出力信号の語長制限と語長制限時に発生する再量子化ノイズの周波数特性を所定の特性に変化させる。つまり、ノイズシェーパ１００２において、入力信号はｆｓ／２以下の周波数帯域において元の信号と同等の精度を有するサンプリング周波数が高く語長が小さい信号に変換される。次に、パルス幅変調器１００３はノイズシェーパ１００２の出力信号を１ビットの信号に変換する。そして、１ビットＤ／Ａ変換器１００４はパルス幅変調器１００３の出力信号をアナログ信号に変換する。ローパスフィルタ１００５は１ビットＤ／Ａ変換器１００４の出力から所望の帯域（ｆｓ／２以下）の信号を取り出し出力信号を生成する。
以上のように、入力信号の振幅精度を時間軸精度に変換することで回路に高精度のトリミングをしなくとも高い変換精度が実現できる。
【０００４】
【発明が解決しようとする課題】
しかしながら上記従来の構成では、以下に示す問題点を有していた。
即ち、パルス幅変調器においてノイズシェーパで語長制限したデータを１ビットのディジタル信号に変換する際に高速のクロックが必要となる。例えば、ノイズシェーパの出力が１１値、６４ｆｓであれば、パルス幅変調器のクロック周波数は少なくとも１１×６４ｆｓとなる。そのため、不要輻射ノイズが広い周波数帯域にわたって発生するという問題点を有していた。
また、高速クロックはそのパルス幅が小さいため高精度なクロックが得られにくい。そのため、クロックのパルス幅変動がパルス幅変調器の出力信号のパルス幅を変動させる。即ち、クロック精度がＤ／Ａ変換器全体の精度を決定するという問題点を有していた。
【０００５】
本発明は上記従来の問題点を解決するもので、高速クロックを必要とせず、従って、不要輻射ノイズの発生を極力抑えることができ、Ｄ／Ａ変換器で発生するノイズやひずみを低減することができ、クロック精度の影響を受けにくいＤ／Ａ変換器を提供することを目的とする。
【０００６】
【課題を解決するための手段】
この目的を達成するために本発明のＤ／Ａ変換装置は、入力されたディジタル信号の不要な帯域を減衰させかつサンプリング周波数をｐ倍（ｐ≧２）するディジタルフィルタと、ディジタルフィルタの出力信号の語長を制限しかつ、語長制限する際に発生する再量子化ノイズの周波数特性を所定の特性に変換する第１のノイズシェーパと、第１のノイズシェーパの出力信号を複数の１ビットの信号列に変換するデコーダと、デコーダの出力をアナログ信号に変換する１ビットＤ／Ａ変換器列と、１ビットＤ／Ａ変換器列の出力を加算する加算機とを備え、デコーダは、第１のノイズシェーパが出力するｋ通り（ｋは正の整数）の値を０以上の整数値に変換する第１の変換器と、第１の変換器の出力を入力とする第２のノイズシェーパを少なくとも（ｋ−１）個と、少なくとも（ｋ−１）個ある第２のノイズシェーパの出力をｎ個毎にｍ個取り出して加算し、そのｎ個の加算値を１ビットの信号列に変換する第２の変換器とを備え（ｎ≦ｋ−１、ｋ≦ｍ×ｎ＋１）、第２のノイズシェーパは、第１の変換器の出力信号と帰還信号を加算する第１の加算器と、第１の加算器の出力を量子化する量子化器と、量子化器の出力に重み付けを与える係数器と、量子化器の入力から係数器の出力を減算する第２の加算器と、第２の加算器の出力を入力とする所定の伝達特性を持つフィルタとを有し、第１の加算器に入力される帰還信号はフィルタの出力であり、フィルタは、０から始まる互いに独立しかつ連続したｎ個の整数値を初期値に持ち、量子化器は、少なくとも（ｋ−１）個ある前記第２の加算器の出力が０から始まる少なくとも（ｋ−１）個の独立し且つ連続した値で、かつ出力の総和が所定の値で一定になるように第１の加算器の出力を量子化する構成としたことを特徴としている。
【０００７】
本発明のＤ／Ａ変換装置において、デコーダのフィルタは、ｚ−１の１次の伝達関数で記述される伝達特性を有すること、および量子化器が第１の加算器の出力が負であれば０を、正であれば第１の加算器の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算後整数値に変換した値を量子化値として出力することが好ましい。
【０００８】
また、本発明のＤ／Ａ変換装置において、デコーダのフィルタは、１−（１−ｚ−１）２で記述される伝達特性を有し、量子化器は第１の加算器の出力が負であれば−１を、正であれば前記第１の加算器の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算後整数値に変換した値を量子化値としてまた前記量子化値が３以上の場合は２を量子化値として出力するようにすることが好ましい。
さらに、本発明のＤ／Ａ変換装置において、デコーダが、入力信号のサンプリング時間において、デコーダの出力値が変化するときに流れるパルス状の電源電流の和が一定となるような１ビットの信号列を出力する第３の変換器を備えた構成とすることが好ましい。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
（実施の形態１）
図１は本発明の実施の形態１におけるＤ／Ａ変換装置のブロック図を示す。
図２は図１に示した実施の形態１におけるＤ／Ａ変換装置の動作説明図を示す。
図１において、１０１は入力端子、１０２はディジタルフィルタ、１０３はノイズシェーパ、１０４はデコーダ、１０５は１ビットＤ／Ａ変換器列、１０６は加算器、１０７は出力端子である。
図２において、２０１は入力端子、２０２は変換器、２０３はノイズシェーパ、２０４は加算器、２０５は量子化器、２０６は係数器、２０７は加算器、２０８はフィルタ、２０９は変換器である。
【００１０】
この様に構成された本発明の実施の形態１のＤ／Ａ変換装置について、以下その動作を説明する。
入力端子１０１を通じてディジタル信号が入力される。この信号がコンパクトディスク（ＣＤ）から再生されたものであれば、サンプリング周波数（ｆｓ）４４．１ｋＨｚ、語長１６ビットの信号である。
ディジタルフィルタ１０２は、入力端子１０１を介して入力された信号のサンプリング周波数をｐ倍（ｐは正の整数）し、且つ不要な帯域を減衰させる。ＣＤを例に取れば、ｐは４か８で、２０ｋＨｚ以上を６０ｄＢ以上減衰させるのが一般的である。
【００１１】
次に、ノイズシェーパ１０３はディジタルフィルタ１０２の出力を数ビットの語長を持つディジタル信号に変換する。このとき入力端子１０１から入力された信号のｆｓ／２以下の周波数帯域における性能（ダイナミックレンジ等）を劣化させずに語長制限を行うために、オーバーサンプリング及び再量子化ノイズの周波数特性を所望の特性（ｆｓ／２以下の周波数帯域で元の入力信号と同等のダイナミックレンジが得られる）に変換する。ＣＤを例に取れば、入力信号（１６ビット以上、４ｆｓまたは８ｆｓ、１６ビット以上になるのはディジタルフィルタでの演算誤差を少なくするためである）を１〜４ビット（２〜１６値）程度に語長制限、３２ｆｓ〜２５６ｆｓ程度にオーバーサンプリング、量子化ノイズの周波数特性を１次〜５次程度の微分特性またはハイパス特性に変換するのが一般的である。本実施の形態１ではノイズシェーパ１０３の出力語長は３値（１．５８ビット）以上とする。
【００１２】
デコーダ１０４は、まず、ノイズシェーパ１０３の出力（ｋ値）を少なくとも（ｋ−１）個の１ビット（２値）の信号列に変換する。入力がｋ値であるのに出力が（ｋ−１）個で十分なのは、入力が０の場合は（ｋ−１）個の出力を全て０にする事で実現できるからである。そして、この（ｋ−１）個の１ビット信号列は、ｎ個毎にｍ個取り出し加算され、そしてそのｎ個の加算値は再び１ビットの信号列に変換され、出力される（なお、ｎ，ｍはｎ≦ｋ−１、ｋ≦ｍ×ｎ＋１を満足する整数）。
１ビットのＤ／Ａ変換器列１０５は、デコーダ１０４の出力をアナログ信号に変換する。
そして、加算器１０６は１ビットＤ／Ａ変換器列１０５の出力を加算し、出力端子１０７を介して信号を出力する。
【００１３】
次に、デコーダ１０４の動作を図２を用いて説明する。
まず、変換器２０２は、入力端子２０１から入力されたｋ値の信号（ノイズシェーパ１０３の出力）を０から始まる連続した正の整数値に変換する。これは、例えば、入力端子２０１からの入力が−２〜＋２の５値の信号であれば、この信号に２を加算して０〜４の５値の信号に変換することを意味する。
この様に変換された信号は（ｋ−１）個あるノイズシェーパ２０３にて１ビットの信号列に変換される。
【００１４】
次に、ノイズシェーパ２０３の動作を説明する。加算器２０４は変換器２０２の出力とフィルタ２０８の出力を加算する。そして、量子化器２０５は加算器２０４の出力を量子化する。加算器２０７は量子化器２０５の入力信号から係数器２０６で量子化器２０５の出力に対して重み付けを行った出力信号の差、即ち量子化器２０５で発生した量子化ノイズを算出する。フィルタ２０８はこの量子化ノイズの周波数特性を所望の特性に変換し、加算器２０４に出力する。以上の構成で、ノイズシェーパを実現している。
ここで、量子化器２０５は加算器２０４の出力を（ｋ−１）で除算し、除算結果を整数化する。更に（ｋ−１）個あるノイズシェーパ２０３で発生する量子化ノイズの総和が一定値になるように量子化器の出力値を制御している。具体的には、フィルタ２０８の初期値を０から始まる（ｋ−１）個の独立しかつ連続した正の整数値とし、かつ（ｋ−１）個ある加算器２０７の出力（−Ｎｉ：量子化ノイズ）が０から始まる（ｋ−１）個の独立しかつ連続した値になるようにしている。この様にして、量子化器２０５は加算器２０４の出力を量子化している。
【００１５】
次に、変換器２０９は、（ｋ−１）個あるノイズシェーパ２０３の出力をｎ個の１ビット信号列に変換して出力する。変換器２０９の動作を説明する。まず、変換器２０９には、ノイズシェーパ２０３の出力タイミング毎に（ｋ−１）個の信号が入力される。この（ｋ−１）個の入力信号を例えば図２に示したノイズシェーパ０を基準に、ｎ個飛びに（１≦ｎ≦ｋ−１）入力信号をｍ個取り出し（ｋ≦ｍ×ｎ＋１）、それを加算する。同様にノイズシェーパ１を基準にｎ個飛びに入力信号をｍ個取り出し、加算する。つまり、一つの出力は、ノイズシェーパ０，ｎ，２ｎ，３ｎ，…，ｍ（ｎ−１）の出力の加算値、また他の出力は、ノイズシェーパ１，ｎ＋１，２ｎ＋１，…，ｍ（ｎ−１）＋１の出力の加算値となり、変換器２０９の入力信号の入力サンプル毎にこれらの信号がｎ個出力される。以上の処理で、変換器２０９への（ｋ−１）個の入力信号は、各ｍ個ずつ加算されたｎ個の信号に変換される。更に、この加算された信号を１ビット（２値）の信号に変換後、出力する。
そして１ビットＤ／Ａ変換器列１０５でアナログ信号に変換後、加算器１０６で加算され出力端子１０７から出力される。
【００１６】
次に、デコーダ１０４の動作を数式を用いて説明する。ノイズシェーパ２０３の入力信号をｘ、フィルタ２０８の伝達関数をＨ（ｚ）、各量子化器２０５で発生する量子化ノイズをＮｉ（ｉ＝０，１，…，ｋ−１）、各量子化器２０５の出力をＱｉ、各１ビットＤ／Ａ変換器の出力及び発生する誤差をそれぞれＤｉ及びＥｉ、各１ビットＤ／Ａ変換器の出力値の総加平均値をＤ、加算器１０６の出力をｙとすると（数１）、（数２）、（数３）が成立する。ここで、数式は量子化器２０５のサンプリングレートを基準に表現している。そのため、変換器２０９の出力を加算したものは量子化器２０５の出力を直接加算した場合と等価になるため省いている。
【００１７】
【数１】
Ｑｉ＝［ｘ＋｛１−Ｈ（ｚ）｝・Ｎｉ］／（ｋ−１）
【数２】
Ｄｉ＝Ｄ＋Ｅｉ
【数３】
ｙ＝ΣＤｉ・Ｑｉ
また、１ビットＤ／Ａ変換器の出力の平均値Ｄは総加平均であるから（数４）で算出できる。
【数４】
Ｄ＝ΣＤｉ／（ｋ−１）
従って、（数２）と（数４）より（数５）の関係が成立する。
【数５】
ΣＥｉ＝０
以上の数式を用いて（数３）を整理すると（数６）となる。
0003558911.tif 000002
【００１８】
また、量子化器２０５は量子化ノイズＮｉの総和が一定になるように加算器２０４の出力を量子化している。（数７）
【数７】
ΣＮｉ＝一定
また、｛１−Ｈ（ｚ）｝を微分特性とすると、｛１−Ｈ（ｚ）｝と一定値との積、即ち一定値の微分は０となる。（数８）
【数８】
｛１−Ｈ（ｚ）｝・ΣＮｉ＝０
以上より、（数９）、（数１０）が成立するから、出力ｙは（数１１）となる。
0003558911.tif 000003
【数１０】
0003558911.tif 000004
【数１１】
ｙ＝Ｄ・ｘ＋｛１−Ｈ（ｚ）｝／（ｋ−１）・ΣＥｉ・Ｎｉ
【００１９】
従って、（数１１）より加算器１０６の出力は１ビットＤ／Ａ変換器の出力平均値Ｄとノイズシェーパ１０３の出力との積と、１ビットＤ／Ａ変換器で発生する誤差と｛１−Ｈ（ｚ）｝との積の和で表現できる。｛１−Ｈ（ｚ）｝は微分特性であるため、ｆｓ／２以下の帯域で１ビットＤ／Ａ変換器で発生する誤差成分を小さくでき、１ビットＤ／Ａ変換器の回路精度を高めなくても、精度の良いＤ／Ａ変換装置を提供できる。
【００２０】
以上の様に、本発明の第１の実施例に示したＤ／Ａ変換装置はディジタルフィルタ及びノイズシェーパで帯域制限、オーバーサンプリング、語長制限、及び量子化ノイズの周波数特性変換を行い、そのデータをデコーダで複数の１ビットの信号列に変換後、１ビットのＤ／Ａ変換器列でアナログ信号に変換し加算器で加算して出力する構成を有している。
【００２１】
そのため、ノイズシェーパの出力をＰＷＭ等を用いて１つの１ビット信号列に変換する必要がないため高いクロックを必要としない。そのため、不要輻射ノイズの発生が少なくなる。また、デコーダから出力される１ビットの信号列はノイズシェーパの出力階調数より小さいため、１ビットＤ／Ａ変換器列の数を小さくできる。そのため、回路規模を小さくできる。また、１ビットＤ／Ａ変換器で発生する誤差はデコーダのノイズシェーパ特性により低減できる。そのため、１ビットＤ／Ａ変換器の回路精度を高めなくとも高精度なＤ／Ａ変換装置が実現できる。
【００２２】
（実施の形態２）
図３は本発明の第２の実施の形態におけるＤ／Ａ変換装置のデコーダのブロック図を示す。
図３に示す実施の形態２のデコーダ１０４は、図２に示す実施の形態１のデコーダ１０４において、各ノイズシェーパ３０３のフィルタ３０８の伝達関数を具体的なものとしたものであり、図３中、入力端子３０１、変換器３０２、加算器３０４、量子化器３０５、係数器３０６、加算器３０７および変換器３０９は図２の対応する構成要素２０１、２０２、２０４、２０５、２０６、２０７および２０９と基本的に同一の機能および構成を有する。
【００２３】
そこで、以下では、デコーダ１０４のノイズシェーパ３０３の動作を具体的に説明する。加算器３０４は変換器３０２の出力とフィルタ３０８の出力を加算する。そして、量子化器３０５は加算器３０４の出力を量子化する。加算器３０７は量子化器３０５の入力信号から係数器３０６で量子化器３０５の出力を重み付けした出力信号の差を算出する。即ち量子化器３０５で発生した量子化ノイズを算出する。フィルタ３０８はこの量子化ノイズの周波数特性を所望の特性に変換し、加算器３０４に出力する。以上の構成で、ノイズシェーパを構成する。本第２の実施の形態ではフィルタ３０８の伝達関数をｚ−１の１次の伝達特性で与える。ここでは、簡単になるようにフィルタ３０８の伝達特性をｚ−１とすると、（数１）より全体では１次のノイズシェーパを構成する。
【００２４】
そして、量子化器３０５は（数７）を満たすために以下の動作をする。まず、（ｋ−１）個のフィルタ３０８は１次の多項式であるため、各々において１個の初期値を有する。この初期値０から始まる（ｋ−１）個の連続した正の整数値とし、加算器３０４の出力が負であれば０を出力する。また、正であれば加算器３０４の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算し、その結果を整数値に量子化し出力する。更に、量子化値が１以上にならない様に２以上は１を出力する。
【００２５】
具体例を示す。入力端子３０１に入力される信号は−２〜＋２の５値の信号で｛−２，−１，０，１，２，０｝の信号が入力した場合の各部の出力値を表１に示す。ここでは、説明を簡単化するために１ビットＤ／Ａ変換器１０５の振幅値を１、発生する変換誤差を０としている。この表１より、入力信号である変換器３０２の出力と各ノイズシェーパの出力加算結果は一対一で対応していることがわかる。
【００２６】
【表１】
0003558911.tif 000005
【００２７】
次に例えば、４つの量子化器３０５から出力される２値信号列を２つの２値信号列に変換することを考えると、４つの２値の信号列は、変換器３０９で２つの１ビット（２値）の信号列に変換される。この様子を（表２）を用いて説明する。（表２）における量子化器３０５の４つの出力を上から順にノイズシェーパ０，１，２，３の出力とする。４つの信号列を２つの信号列にするから、変換器３０９の出力はノイズシェーパ０と２及び、ノイズシェーパ１と３の出力の加算値となる。次のこの加算結果を例えばＰＷＭ等で２値信号に変換する。（表２）の出力は後述する図６で示される波形にて、０，１，２の出力階調を２値信号のパルス幅に置き換えて表現している。
【００２８】
【表２】
0003558911.tif 000006
以上のようにして、全体としてノイズシェーパ３０３は１次のノイズシェーパ特性を実現している。その結果、ｆｓ／２以下の帯域で１ビットＤ／Ａ変換器で発生する誤差成分を小さくでき、１ビットＤ／Ａ変換器の回路精度を高めなくても、精度の良いＤ／Ａ変換装置を提供できる。
【００２９】
以上の様に、本発明の第２の実施の形態に示したＤ／Ａ変換装置はディジタルフィルタ及びノイズシェーパで帯域制限、オーバーサンプリング、語長制限、及び量子化ノイズの周波数特性変換を行い、そのデータをデコーダで１ビットの信号列に変換し、１ビットのＤ／Ａ変換器列でアナログ信号に変換し加算器で加算して出力する構成を有している。
そのため、実施の形態２においても実施の形態１と同様の作用効果を奏することができる。
【００３０】
（実施の形態３）
図４は本発明の第３の実施の形態におけるＤ／Ａ変換装置のデコーダのブロック図を示す。
図４を図２、図３と比較すれば明かなように、ノイズシェーパ４０３のフィルタ４０８の伝達関数を２次のノイズシェーパ特性を与えるように設定したことが特徴である。したがって、入力端子４０１、変換器４０２、加算器４０４、量子化器４０５、係数器４０６、加算器４０７および変換器４０９は、図２、図３に示すものと基本的に同一の機能・構成を有する。
【００３１】
この様に構成された本発明の第３の実施の形態のＤ／Ａ変換装置について、以下その動作について本発明の第１の実施の形態と異なる動作をする部分を中心に説明をする。
デコーダ１０４の動作を図４を用いて説明する。
まず、変換器４０２は、入力端子４０１から入力されたｋ値の信号（ノイズシェーパ１０３の出力）を０から始まる連続した正の整数値に変換する。例えば、入力が−２〜＋２の５値の信号であればこの信号を０〜４の５値の信号に変換することを意味する。
この様に変換された信号は（ｋ−１）個あるノイズシェーパ４０３にて１ビットの信号列に変換され、そして１ビットＤ／Ａ変換器列１０５でアナログ信号に変換後加算器１０６で加算され出力端子１０７から出力される。
【００３２】
次に、ノイズシェーパ４０３の動作を説明する。加算器４０４は変換器４０２の出力とフィルタ４０８の出力を加算する。そして、量子化器４０５は加算器４０４の出力を量子化する。加算器４０７は量子化器４０５の入力信号から係数器４０６で量子化器４０５の出力を重み付けした出力信号の差を算出する。即ち量子化器４０５で発生した量子化ノイズを算出する。フィルタ４０８はこの量子化ノイズの周波数特性を所望の特性に変換し、加算器４０４に出力する。以上の構成で、ノイズシェーパを構成する。本第３の実施の形態ではフィルタ４０８の伝達関数を１−（１−ｚ−１）２に設定し、（数１）より明らかなように全体では２次のノイズシェーパを構成する。
【００３３】
そして、量子化器４０５は（数７）を満たすために以下の動作をする。まず、（ｋ−１）個のフィルタ４０８は２次の多項式であるため、各々において２個の初期値を有する。この２つの初期値を同一とし、かつ０から始まる（ｋ−１）個の連続した正の整数値とし、加算器４０４の出力が負であれば−１を出力する。また、正であれば加算器４０４の出力を１ビットＤ／Ａ変換器の数（少なくとも（ｋ−１）個）で除算し、その結果を整数に量子化し出力する。更に、量子化値が２以上にならない様に３以上は２を出力する。
【００３４】
具体例を示す。入力端子４０１に入力される信号は−２〜＋２の５値の信号で｛−２，−１，０，１，２，０｝の信号が入力した場合の各部の出力値を（表３）に示す。ここでは、説明を簡単化するために１ビットＤ／Ａ変換器１０５の振幅値を１、発生する変換誤差を０としている。この（表３）より、入力信号である変換器４０２の出力と各ノイズシェーパの出力加算結果は一対一で対応していることがわかる。
【００３５】
【表３】
0003558911.tif 000007
【００３６】
次に例えば、４つの量子化器４０５から出力される２値信号列を２つの２値信号列に変換することを考えると、４つの２値の信号列は、変換器４０９で２つの１ビット（２値）の信号列に変換される。この様子を（表４）を用いて説明する。（表４）における量子化器４０５の４つの出力を上から順にノイズシェーパ０，１，２，３の出力とする。４つの信号列を２つの信号列にするから、変換器４０９の出力はノイズシェーパ０と２及び、ノイズシェーパ１と３の出力の加算値となる。次のこの加算結果を例えばＰＷＭ等で２値信号に変換する。（表４）の出力は後述する図６で示される波形にて、０，１，２の出力階調を２値信号のパルス幅に置き換えて表現している。ノイズシェーパ４０３の動作タイミングの２倍で動作させることで、０，１，２の出力階調を２値信号のパルス幅に置き換えて表現している。
【００３７】
【表４】
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【００３８】
以上のようにして、全体としてノイズシェーパ４０３は２次のノイズシェーパ特性を実現している。その結果、ｆｓ／２以下の帯域で１ビットＤ／Ａ変換器で発生する誤差成分を小さくでき、１ビットＤ／Ａ変換器の回路精度を高めなくても、精度の良いＤ／Ａ変換装置を提供できる。
以上の様に、本発明の第３の実施の形態においても、第１、第２の実施の形態と同様の作用・効果を奏することができる。
【００３９】
（実施の形態４）
図５は本発明の第４の実施例におけるＤ／Ａ変換装置のブロック図を示す。
図５に示す本発明の第４の実施の形態のデコーダ１０４は、図２に示す本発明の第１の実施の形態のデコーダ１０４の出力側の変換器の出力に対し、さらに一つの変換器５１０を接続して構成したもので、入力端子５０１、変換器５０２、ノイズシェーパ５０３、加算器５０４、量子化器５０５、係数器５０６、加算器５０７、フィルタ５０８、変換器５０９は、図２に示した入力端子２０１、変換器２０２、ノイズシェーパ２０３、加算器２０４、量子化器２０５、係数器２０６、加算器２０７、フィルタ２０８、変換器２０９とまったく同一の動作をする。
【００４０】
図６，図７，図８，図９は図５に示した変換器５１０の動作説明図である。
この様に構成された本発明の第４の実施の形態のＤ／Ａ変換装置について、以下その動作を本発明の第１の実施の形態と異なる動作をする部分を中心に説明をする。即ち、異なる動作をする変換器５１０を中心に説明する。
実施の形態１，２，３で述べたように、デコーダ１０４はノイズシェーパ１０３の出力信号を複数の１ビット信号列に変換する。ここで、変換器５１０は、変換器５０９の出力信号をもとに、出力信号の出力値が変化する時に流れるパルス状の電源電流の和が一定になるように１ビットの信号列を出力する。
【００４１】
以下、具体例を示して説明する。ここではフィルタ５０８の伝達関数をｚ−１とし、入力端子５０１に入力される信号は−２〜＋２の５値の信号で｛−２，−１，０，１，２，０｝の信号が入力した場合を考える。変換器５１０を除いては、（表１）及び（表２）に示す動作をする。これらの表よりデコーダ１０４の出力信号は図６に示すパルス幅を持つ２値の信号列を出力する。このパルス信号が出力される際に（出力パルスの振幅値が変化するところ）同図に示したパルス状の電源電流が流れる。このパルス電流が回路の電源ラインやグランドラインの共通インピーダンス等により、１ビットＤ／Ａ変換器間で互いに影響を及ぼしたり、電源やグランド電位の変化を発生させ、Ｄ／Ａ変換器の出力波形に影響を及ぼし、出力信号の品質即ちＤ／Ａ変換装置の性能（歪率やダイナミックレンジ等）が劣化する等の問題点がある。また、パルス電流の発生は、デコーダ１０４の出力値により変化する問題点もある。
【００４２】
変換器５１０は、変換器５０９の出力信号に基づき、電源電流の発生を１サンプルの間で一定としている。図６からわかるように出力１と出力２の組み合わせの時が一番パルスの変化回数が多くなる。例えば、図７に示すように変換器５０９の出力が０と１の場合、変換器５０９だけでは出力１の出力パルスの変化時点のみにパルス状の電流が発生し、図６の出力１と出力２の組み合わせとは異なる。そこで、図７に示すように変換器５１０からパルスを発生させると、トータルの電源電流は、図６に示した出力１と出力２の組み合わせと同一となる。また、図８に示すように、出力１と出力１同士では、出力１のタイミングで図７に示した例の２倍のパルス電流が流れる。そこで、図８に示すように電源電流が互いにうち消しあうようなパルスを変換器５１０から出力することで、トータル電源電流が一定の形となる。更に、図９に示すように出力２同士の場合も同様に、出力２の波形が１つの場合と比較して、２倍になっている。この電源電流を打ち消しあうように、変換器５１０からパルスを出力するとトータルの電源電流は、デコーダ１０４の出力値に関係なく一定の形にすることができる。
以上のようにして、変換器５１０は変換器５０９の出力値に応じて全体として一定の電源電流が流れるように制御することで、信号データ、即ち、入力データに関係なく電源電流を一定にすることができ、Ｄ／Ａ変換器の出力の性能を劣化させることがないＤ／Ａ変換装置を提供できる。
【００４３】
【発明の効果】
以上の様に、入力された信号をディジタルフィルタ及びノイズシェーパで帯域制限、オーバーサンプリング、語長制限、及び量子化ノイズの周波数特性変換を行い、そのデータをデコーダで複数の１ビットの信号列に変換し、１ビットのＤ／Ａ変換器列でアナログ信号に変換し加算器で加算して出力することで、ノイズシェーパの出力をＰＷＭ等を用いて１つの１ビット信号列に変換する必要がないため高いクロックを必要としない。そのため、不要輻射ノイズの発生が少なくなる効果が得られる。
【００４４】
また、デコーダから出力される１ビットの信号列はノイズシェーパの出力階調数より小さいため、１ビットＤ／Ａ変換器列の数を小さくできる。そのため、回路規模を小さくできる。
また、１ビットＤ／Ａ変換器で発生する誤差はデコーダのノイズシェーパ特性により低減できる。そのため、１ビットＤ／Ａ変換器の回路精度を高めなくとも高精度なＤ／Ａ変換装置が実現できる効果が得られる。
また、１ビットＤ／Ａ変換器で発生するパルス状の電源電流を出力信号に関係なく一定とすることができるため、電源電位やグランド電位の変動によりＤ／Ａ変換器の出力が変動することがない。そのため、高精度なＤ／Ａ変換装置が実現できる効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＤ／Ａ変換装置の構成を示すブロック図。
【図２】本発明の第１の実施の形態におけるＤ／Ａ変換装置のデコーダの構成を示すブロック図。
【図３】本発明の第２の実施の形態におけるＤ／Ａ変換装置のデコーダの構成を示すブロック図。
【図４】本発明の第３の実施の形態におけるＤ／Ａ変換装置のデコーダの構成を示すブロック図。
【図５】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの構成を示すブロック図。
【図６】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの動作を説明する説明図。
【図７】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの動作を説明する説明図。
【図８】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの動作を説明する説明図。
【図９】本発明の第４の実施の形態におけるＤ／Ａ変換装置のデコーダの動作を説明する説明図。
【図１０】従来のＤ／Ａ変換装置の構成を示すブロック図。
【符号の説明】
１０１  入力端子
１０２  ディジタルフィルタ
１０３  ノイズシェーパ
１０４  デコーダ
１０５  １ビットＤ／Ａ変換器列
１０６  加算器
１０７  出力端子
２０２、３０２、４０２  変換器
２０３、３０３、４０３  ノイズシェーパ
２０４、３０４、４０４  加算器
２０５、３０５、４０５  量子化器
２０６、３０６、４０６  係数器
２０７、３０７、４０７  加算器
２０８、３０８、４０８  フィルタ
２０９、３０９、４０９、５０９  変換器
５１０  変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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