(57)【特許請求の範囲】
【請求項１】
複数のデータ・チャネルであって、各々が複数のビットを各々含むデータ・グループを送信する、データ・チャネルと、
前記複数のデータ・チャネルに結合され、各々少なくとも１つのデータ・グループを含むデータ・ブロックとして前記データ・グループを格納し前記データ・ブロックを順次出力するメモリと、
前記データ・ブロックに結合され、該データ・ブロックを順次デコードする外部デコーダと、
を備える受信機。
【請求項２】
請求項１記載の受信機において、
前記データ・ブロックが、各々、複数のデータ・グループを含む、受信機。
【請求項３】
請求項２記載の受信機において、
前記データ・ブロックがフレーム単位で格納され、各フレームが少なくとも１つのＡＴＭセルを含む、受信機。
【請求項４】
請求項３記載の受信機において、
各データ・フレームが、複数のＡＴＭセルとパリティ・ビットとを含む、受信機。
【請求項５】
請求項１記載の受信機において、
各データ・グループが、時分割多重化信号内で送信される、複数のデータ・サンプルから形成される、受信機。
【請求項６】
請求項１記載の受信機において、前記メモリが、個々のチャネル・データ入力レートのＲ倍でデータを読み出すように機能するとともに、
【数１】
0003545984.tif 000005
という関係に従って機能し、ＡＲは前記メモリの読み出しレート、ＳＲは前記データ・グループ内のデータ・サンプルのシンボル・レート、Ｚは１シンボル当たりのビット数に対するブロックのビット長の比率、およびＲは前記複数のデータ・チャネルの数である、受信機。
【請求項７】
データ受信方法であって、
複数のデータ・チャネルの各々において、各々複数のビットを含むデータ・グループを送信するステップと、
前記データ・グループを、メモリ内にデータ・ブロックとして格納し、各データ・ブロックは少なくとも１つのデータ・グループを含むステップと、
前記メモリから前記データ・ブロックを順次出力するステップと、
外部デコーダを用いて、前記データ・ブロックを順次デコードするステップと、
を含む方法。
【請求項８】
請求項７記載の方法において、
前記データ・ブロックが、各々、複数のデータ・グループを含む方法。
【請求項９】
請求項８記載の方法において、
前記データ・ブロックがフレーム単位で格納され、各フレームが少なくとも１つのＡＴＭセルを含む、方法。
【請求項１０】
請求項９記載の方法において、
各データ・フレームが、複数のＡＴＭセルとパリティ・ビットとを含む、方法。
【請求項１１】
請求項７記載の方法であって、更に、
時分割多重化信号内で送信された複数のデータ・サンプルから、各データ・グループを形成するステップを含む、方法。
【請求項１２】
請求項７記載の方法において、前記メモリが、個々のチャネル・データ入力レートのＲ倍でデータを読み出すように機能するとともに、
【数２】
0003545984.tif 000006
という関係に従って機能し、ＡＲは前記メモリの読み出しレート、ＳＲは前記データ・グループ内のデータ・サンプルのシンボル・レート、Ｚは１シンボル当たりのビット数に対するブロックのビット長の比率、およびＲは前記複数のデータ・チャネルの数である、受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ受信機およびデータ受信方法に関し、更に特定すれば、衛星におけるデータ受信機およびデータを復調しデコードするためのハードウエアを削減した、衛星によるデータ受信方法に関するものである。
【０００２】
【従来の技術】
本願と同日に出願され、”Ｂｕｆｆｅｒｉｎｇ  ａｎｄ  Ｓｅｑｕｅｎｃｉｎｇ  ｏｆ  Ｓｏｆｔ  Ｄｅｃｉｓｉｏｎｓ  ｏｆ  Ｍｕｌｔｉｐｌｅ  Ｃｈａｎｎｅｌｓ  ｉｎｔｏ  ａ  Ｓｉｎｇｌｅ  Ｓｈａｒｅｄ  Ｂｉｏｒｔｈｇｏｎａｌ  Ｄｅｃｏｄｅｒ”（多数のチャネルのソフト判断の単一共用倍直交デコーダへのバッファおよびシーケンス処理）と題する関連出願、および本願と同日に出願され”Ｓｅｒｉａｌ  ｔｏ  Ｐａｒａｌｌｅｌ  Ｃｏｎｖｅｒｓｉｏｎ  ｏｆＤａｔａ  ｔｏ  Ｆａｃｉｌｉｔａｔｅ  Ｓｈａｒｉｎｇ  ａ  ＳｉｎｇｌｅＢｕｆｆｅｒ  Ａｍｏｎｇ  Ｍｕｌｔｉｐｌｅ  Ｃｈａｎｎｅｌｓ”（多数のチャネル間における単一バッファの共用を容易にするためのシリアル／パラレル・データ変換）と題する関連出願を引用する。これらの出願の内容は、この言及によりその全体が本願にも援用されるものとする。
【０００３】
チャネライザ（ｃｈａｎｎｅｌｉｚｅｒ）は、衛星データ受信では公知であり、広帯域受信信号を、各々等しい帯域幅の複数の狭帯域信号に分割するように機能する。衛星アップリンク上で送信されるデータは、通常では、周波数分割多重化（ＦＤＭ：ｆｒｅｑｕｅｎｃｙ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅｘ）され、チャネライザによってサブバンド（ｓｕｂ−ｂａｎｄ）に分割される。用途によっては、追加のチャネライザによってサブバンドを更に狭いチャネルに再度分割することもある。
【０００４】
送信アクセスは、更に、送信バーストが占有するスロットに、時分割多重化（ＴＤＭ：ｔｉｍｅ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅｘ）によって分割される。これらのバーストは、変調方法として、位相偏移変調（位相シフト・キーイング：通常ＢＰＳＫまたはＱＰＳＫ）を利用する。典型的には、バーストは、キャリア位相の初期推定値の形成を容易にするヘッダ、および通常エラー訂正コードによってデコードされる情報を搬送する本体（ボディ）を有する。
【０００５】
衛星によってデータを受信するには、ある一定の機能を実行する必要がある。その機能とは、周波数による種々のアップリンク・チャネルの分離、バースト本体からの変調データの推定値の復元および推定値のエラー訂正処理への受け渡し、ならびにデコードの実行である。用途によっては、バーストのデータ内容を、公知のＡＴＭセルの形態にエンコードする場合もある。エンコードがＡＴＭセルを利用する場合、デコードしたデータからセルを復元し、これらについて保全性（ｉｎｔｅｇｒｉｔｙ）チェックを行なう必要がある。
【０００６】
衛星データ受信システムは、通常３つの主要なサブシステムを有する。第１に、前述のチャネライザがビームの周波数スペクトルをサブバンドに区分する。サブバンド復調器およびデコーダが、チャネライザによって出力された各サブバンド内の信号に対して、復調および内部デコードを実行する。通常、ブロックおよびセル・レベルのプロセッサ（ブロック・デコーダ）が、各内部デコーダの出力を処理し、外部デコードおよびセル・レベル機能を実行する。
【０００７】
サブバンド内の信号は、３つの構成（コンフィギュレーション：ｃｏｎｆｉｇｕｒａｔｉｏｎ）の内の１つに配列することができる。サブバンド復調器および内部デコーダは、各構成を処理する機能的能力を有していなければならない。３つの構成とは、ＦＤＭによって帯域幅を共用する２５の狭帯域幅の低データ・レート・チャネルとしてサブバンド信号を構成するタイプＺ、同様にＦＤＭによって共用される５つの中帯域幅チャネルのために構成されるタイプＹ、および帯域幅全体を占める、単一の広帯域幅の高データ・レート・チャネルのために構成されるタイプＸである。
【０００８】
前述のサブバンドＦＤＭモードの各々において、ヘビー（ｈｅａｖｙ）またはライト（ｌｉｇｈｔ）という２つのエラー訂正モードの一方で送信を行なうことができる。ヘビーおよびライト双方の場合において、データ・エンコードには外部コード（ｏｕｔｅｒ  ｃｏｄｅ）を用いる。これは、典型的には、サイズ（２３６，２１２）のＧＦ（２５６）上のリード・ソロモン・コードである。ヘビーの場合、内部コード（ｉｎｎｅｒ  ｃｏｄｅ）も用いる。この内部コードは、通常、例えば、（８，４）倍直交コード（ｂｉｏｒｔｈｇｏｎａｌ  ｃｏｄｅ）のような、短レート半ブロック・コードである。
【０００９】
合わせて、６種類の可能なデータ送信モードがある。それらは、ＸＨ，ＸＬ，ＹＨ，ＹＬ，ＺＨ，およびＺＬである。これらのモードの各々において、アップリンク送信は、通常９３ミリ秒のフレームに時間的に編成され、各フレームは２つの部分＾ｎを有する。これらは同期バースト部分およびトラフィック・バースト部分であり、それぞれ、３ミリ秒および９０ミリ秒を占める。復調器の内部デコーダおよびデータ・デコーダは、同期バースト・フィールドを処理する必要はない。トラフィック・バースト・フィールドは、多数のスロットで構成され、アップリンク地球端末によって、その中に個々のトラフィック・バーストを配することができる。通常、ＺＨモードにおけるスロット数は２４であり、ＺＬモードでは４８である。ＹＨおよびＹＬモードでは、通常、１フレーム当たり５倍のスロットがある。ＸＨおよびＸＬモードでは、通常１フレーム当たり２５倍のスロットがある。モードＸ，Ｙ，Ｚの各々においてヘビー・モードおよびライト・モードでは累積エンコード・データ・レートは同一であり、通常１秒当たりそれぞれ０．５，２．５，１２．５メガシンボルである。復調器およびデコーダは、信号がアップリンクする端末に割り当てられた有効なトラフィック・バーストを含むか否かには無関係に、各バースト・スロット内にある信号を検査し、それを復調し、そしてそれをデコードする必要がある。復調器およびデコーダは、未知のアップリンク信号の位相で確実に機能する必要がある。しかしながら、復調器およびデコーダは、アップリンク・パワー制御方法の結果として十分に制御されている信号振幅を拠り所とすることができ、更にシンボル・キャリアならびに復調器およびデコーダ・タイミングと緊密に整合されたシンボル・タイミング両方の着信（入来）周波数を拠り所とすることができる。他のバースト復調器とは異なり、衛星内の復調器およびデコーダは、それが処理しなければならないバーストの時間整合を拠り所とする。これは非常に正確であるので、復調器およびデコーダはシンボル時間復元機能のためにバーストの連続的な描写（ｄｅｌｉｎｅａｔｉｏｎ）を与える必要はない。
【００１０】
ＡＴＭプロトコルは、セルを送出する際、提示されたのと同じ順序で行なう必要があり、その使用には多重分離（デマルチプレックス）を伴いセル・ストリームを移送するために１つ以上のチャネルを用いるので、復調器およびデコーダは、必ず、チャネル化（ｃｈａｎｎｅｌｉｚａｔｉｏｎ）を用いる場合（モードＹおよびＺ）には全てのバーストを予測可能な順序で処理し、そしてヘビーおよびライト・コーディング・モード（ｃｏｄｉｎｇ  ｍｏｄｅ）をチャネル間で混合する場合にはバースト時間順序を保存しなければならない。Ｘモードを用いる場合、単一のチャネルしかなく、全てのバーストはヘビー・モードまたはライト・モードのいずれかである。
【００１１】
図１の従来技術のＲ個のデコーダおよび復調器１０は、各々、Ｘチャネライザから入力を受信する。Ｘチャネライザは、サブバンドのデータを供給する。これはＹおよびＺチャネライザ１２によって、５つの等間隔のＹモード・チャネルまたは２５個のＺモード・チャネルに分割することができる。ＹおよびＺチャネライザ１２は、５つのチャネルをＹ時間復調器１４に、２５個のチャネルをＺ時間復調器１６に出力する。
【００１２】
Ｘチャネライザからの直接入力、Ｙ時間復調器からの５つの出力チャネル、およびＺ時間復調器からの２５チャネルは、合計２５個の出力チャネルを有するモード選択マルチプレクサ１８に入力される。出力チャネルは同一に処理される。ここでは最初の出力チャネルの処理のみを説明するが、残りの２４個のチャネルも、同一のハードウエアおよび処理によって同様に処理されることは理解されよう。
【００１３】
モード選択マルチプレクサ１８からの出力チャネルは、位相追跡機能２０およびプリアンブル処理機能２２に入力され、これらは一体となって位相推定ユニットとして機能し、｛ｔ（ｎ）｝に対してＩおよびＱサンプル｛ｐ（ｎ）｝および｛ｑ（ｎ）｝を相関付ける。ここで、｛ｔ（ｎ）｝は、通常、＋１および−１のＭ長系列（シーケンス）であり、ライト・コーディングについては、以下のような変数ＩおよびＱを生成する。
【００１４】
Ｉ＝ＳＵＭ［ｎ＝１〜Ｍ：ｐ（ｎ）*ｔ（ｎ）］
Ｑ＝ＳＵＭ［ｎ＝１〜Ｍ：ｑ（ｎ）*ｔ（ｎ）］
ヘビー・バーストに対する位相追跡（トラッキング）はこの動作を繰り返し、２つの結果を合計する。次に、位相追跡機能は、比率Ｑ／Ｉのアークタンジェントを求めることによって、バーストθ0の初期位相を推定する。
【００１５】
θ0＝ＡＴＮ［Ｑ／Ｉ］
この相関作用は、通常、ｔ（ｎ）の符号による必要性に応じて加算または減算を行なうように構成された、標準的なアキュムレータ（累算器）において実行され、位相推定値は、通常、ＲＯＭを用いて生成される。開始時の位相の推定値θ0は、位相追跡機能２０に供給される。位相追跡機能２０および前述のプリアンブル処理機能２２の組み合わせによって得られる位相推定は、最良のビット・エラー・レート（ＢＥＲ）性能を得るために、受信信号位相の推定値θを与える。
【００１６】
位相追跡およびプリアンブル処理機能２０，２２によって形成される位相ロック・ループは、デコーダおよび復調器１０がＺＬモードまたはＺＨモードのどちらで動作しているのかに応じて、判断方向に対して２つのモードの一方で動作する。ライト・コード・バーストでは、位相ロック・ループは、各シンボルの｛ｐ（ｎ）｝，｛ｑ（ｎ）｝サンプル対を独立したものとして処理し、位相ロック・ループ・フィルタに対してエラー推定値を形成する。ライト・モードの典型的な場合では、位相ロック・ループは、一次位相ロック・ループであり、単にｋ*εnを蓄積して、位相推定値θを生成する。ここで、εnは各サンプル対に対する位相エラー推定値である。先進の衛星では、同期は、Ｚモードに対して典型的には毎秒５００キロシンボルの最も遅い伝送データ・レートに対して通常±５００Ｈｚ以上、即ち、等価的に１シンボル・エポック当たり０．００１回転という非常に厳しい許容範囲内でアップリンク周波数を維持するので、利得ｋが１／１６の範囲である単純な一次ループが、位相を追跡するのに適当である。復調器およびデコーダは、より高いシンボル・レートを有するモードＹおよびＸからのバーストを処理する場合、より低いループ利得を任意に用いることもできる。
【００１７】
ヘビー・コード化バースト（ｈｅａｖｙ  ｃｏｄｅｄ  ｂｕｒｓｔ）では、４つの連続シンボルを関係付け、公知の（８，４）倍直交コードでコード・ワードを表わす。この場合、判断方向は、内部デコーダ２４からのデコード結果に基づく。内部デコーダ２４は、位相追跡機能２０から８つの可能なビットを含むＮ  ＢＩＴ  ＳＯＦＴ  ＤＥＣＩＳＩＯＮ（Ｎビット・ソフト判断）出力を受信し、公知の方法で４つの最尤ビットを出力する。内部デコーダ２４の出力は、４ビット・ニブル（ｆｏｕｒ−ｂｉｔ  ｎｉｂｂｌｅ）の形態であり、これをニブル／バイト変換器２６に印加し、内部デコーダ２４から出力された単一チャネルからの連続ニブルをバイトに変換し、外部デコーダ２８が続いて処理する。外部デコーダ２８は、公知の構造のリード・ソロモン・デコーダとすることができる。ダイビット（双ビット）グループ（ｄｉｂｉｔ  ｇｒｏｕｐ）である、位相追跡機能２０からのＮ  ＢＩＴ  ＨＡＲＤ  ＤＥＣＩＳＩＯＮＳ（Ｎビット・ハード判断）出力は、ダイビット／バイト変換器３０に印加され、単一のチャネルからのバイトを出力し、外部デコーダ２８が続いてデコードする。ダイビット／バイト変換器３０の出力は、整合（整列）遅延３２に印加され、内部デコーダ２４によって生ずる処理遅延に対する時間補償を与え、ソフトおよびハード処理経路から出力されるそれぞれのバイトが時間的に整合（位置合わせ）されるようにする。ニブル／バイト変換器２６および整合遅延３２からの出力は、マルチプレクサ３４に印加され、ソフトまたはハード判断経路からバイトを選択し、従来の構造のディスクランブラ３６に入力する。デスクランブラ（ｄｅｓｃｒａｍｂｌｅｒ）３６は、スクランブリング・コードを用いて、隣接するビーム間のクロストークを防止する。外部デコーダ２８は、通常、サイズ（２３６，２１２）のＧＦ（２５６）をデコードする。
【００１８】
復調器およびデコーダ１０の動作全体は、機内搭載衛星プロセッサ（図示せず）の制御下にあり、衛星のアップリンク・タイミング・システムからタイミング信号を受信する。アップリンク・タイミング・システムは、周知であるので、ここでは詳細に説明しない。
【００１９】
チャネライザ１０は、モードＸにおいてその動作は最も単純である。この状況では、必要な濾波全てがＸチャネライザによって行われ、その入力をデコーダおよび復調器１０に供給する。ＹおよびＺ処理モードでは、ＹおよびＺチャネライザ１２は、更に、Ｘチャネライザからのサブバンド出力を、前述の処理のために、更に小さなチャネルに分割しなければならない。
【００２０】
【発明が解決しようとする課題】
モード選択マルチプレクサ１８からの出力チャネル各々の処理アーキテクチャは、２５個のＺチャネル全てに対してかなりのハードウエアを必要とし、時間多重化したＸチャネル・データ・ストリームに対しては、非効率的なデコード・アーキテクチャである。このアーキテクチャは、効率が低く、非常に複雑であり、必要な回路が多く、かなりのＤＣ電力を消費するので、特に衛星のような環境では、データ受信に対する処理の柔軟性の低下を来す。更に、このアーキテクチャは、モード選択マルチプレクサ１８からの出力チャネル全てを処理するためには、かなりのメモリを必要とする。
【００２１】
【課題を解決するための手段】
本発明は、衛星によるデータ受信という用途に好適な、受信機および送信データ受信方法に関する。本発明は、位相追跡機能の出力の下流側にある復調器およびデコーダにおいて選択した処理位置で、多数のチャネルからのデータをバッファし、順序付けする（ｓｅｑｕｅｎｃｅ）ことにより、従来技術に比較して、ニブル／バイト変換器、ダイビット／バイト変換器、およびブロック・デコーダの数を削減する。その結果、データ処理効率の向上、処理の冗長性向上、ＤＣ電力消費低減、および回路の小形化を達成しつつ、しかも処理の柔軟性を高めることができる。
【００２２】
マルチチャネル・データ多重分離（デマルチプレックス）および再編（リオーダ：ｒｅｏｒｄｅｒ）メモリが、位相追跡機能から出力される多数のチャネルからの出力データを処理する。多数のチャネルの時分割多重化（ＴＤＭ）プロセッサが、チャネル毎にソフトおよびハード判断処理経路を必要とする従来技術におけるような、チャネル毎の並列処理経路を不要とする。
【００２３】
本発明は、更に、位相追跡機能から出力された多数のＴＤＭチャネルからの１つ以上のビット入力を、単一の外部デコーダによる処理のために、マルチビット出力に結合する変換器も提供する。その結果、チャネル毎に個別の内部デコーダを有する従来技術の並列処理は不要となる。この変換器は、位相追跡機能から出力される、ＴＤＭの多数のチャネルのソフトおよびハード判断処理経路において用いられる。
【００２４】
更に、本発明は、多数のＴＤＭチャネルからのビット・グループを、続く外部デコーダによるデコードのために、各々少なくとも１つのビット・グループを含む複数のビット・ブロックに変換するブロック・メモリも提供する。このブロック・メモリは、従来技術におけるような、各チャネルにおける外部デコーダの必要性をなくすものである。外部デコーダは、十分な処理速度を有し、ブロック・メモリ内に格納されているブロックの各々を順次復調し、従来技術では単一のブロックをデコードする時間以内に、これらのブロックを読み出しデコードする。
【００２５】
本発明による受信機は、複数のデータ・チャネルであって、各々、複数のビットを各々含むデータ・グループを送信する、データ・チャネルと、複数のデータ・チャネルに結合され、各々少なくとも１つのデータ・グループを含むデータ・ブロックとしてデータ・グループを格納しデータ・ブロックを順次出力するメモリと、データ・ブロックに結合され、データ・ブロックを順次デコードする外部デコーダとを備える。データ・ブロックは、各々、複数のデータ・グループを含む。データ・ブロックをフレーム単位で格納し、各フレームが少なくとも１つのＡＴＭセルを含む。各データ・フレームは、複数のＡＴＭセルとパリティ・ビットとを含む。各データ・グループは、時分割多重化信号内で送信される、複数のデータ・サンプルで形成される。
【００２６】
メモリは、個々のチャネル・データ入力レートのＲ倍でデータを読み出すように機能するとともに、
【００２７】
【数３】
0003545984.tif 000002
【００２８】
という関係に従って機能し、ＡＲはメモリの読み出しレート、ＳＲはデータ・グループ内のデータ・サンプルのシンボル・レート、Ｚはブロックのビット長の１シンボル当たりのビット数に対する比率、およびＲは複数のデータ・チャネルの数である。
【００２９】
本発明によるデータ受信方法は、複数のデータ・チャネルの各々において、各々複数のビットを含むデータ・グループを送信するステップと、データ・グループを、メモリ内にデータ・ブロックとして格納し、各データ・ブロックに少なくとも１つのデータ・グループを含むステップと、メモリからデータ・ブロックを順次出力するステップと、外部デコーダを用いて、データ・ブロックを順次デコードするステップとを含む。データ・ブロックは、各々、複数のデータ・グループを含む。データ・ブロックをフレーム単位で格納し、各フレームが少なくとも１つのＡＴＭセルを含む。時分割多重化信号内で送信された複数のデータ・サンプルから、各データ・グループを形成する。
【００３０】
メモリは、個々のチャネル・データ入力レートのＲ倍でデータを読み出すように機能するとともに、
【００３１】
【数４】
0003545984.tif 000003
【００３２】
という関係に従って機能し、ＡＲはメモリの読み出しレート、ＳＲはデータ・グループ内のデータ・サンプルのシンボル・レート、Ｚはブロックのビット長の１シンボル当たりのビット数に対する比率、およびＲは複数のデータ・チャネルの数である。
【００３３】
【発明の実施の形態】
これより図面を参照しながら、本発明の実施形態について説明するが、同様の参照番号は、図面を通じて同様の部分を示すものとする。
【００３４】
図２は、本発明によるデータ復調器およびデコーダ１００のブロック図を示す。データ・デコーダおよび復調器１００は、復調器およびデコーダ１００の各々において位相追跡機能からの多数のチャネル出力を処理することが従来技術と異なる。図示のように、数がＲ個の複数のチャネルが、以下で説明するように、単一の外部デコーダ１０２によってデコードされ、従来技術では単一のデータ復調器およびデコーダ１０の出力を処理するために用いられる時間間隔内で、Ｒ個のデータ復調器およびデコーダ１００からの並列入力を順次処理する。Ｘチャネライザからの入力１０４を、公知の構造のＹおよびＺチャネライザ１０６に印加する。ＹおよびＺチャネライザ１０６は、それぞれ、前述した従来技術にしたがって、ＴＤＭ  ＹおよびＺチャネルをそれぞれ処理する。Ｘチャネライザからの入力１０４は、ＹおよびＺチャネライザ１０６が生成したＹおよびＺ  ＴＤＭ出力チャネルと共に、マルチプレクサ１０８に入力される。マルチプレクサ１０８は、Ｘチャネル、Ｙ時間多重化チャネル、またはＺ時間多重化チャネルのいずれかを、マルチチャネル・プリアンブル処理機能１１０およびマルチチャネル位相追跡機能１１２に出力する。プリアンブル処理機能１１０および位相追跡機能１１２は、従来技術の制御原理にしたがって、適正な位相ロック・ループの追跡を行なうようにすればよい。位相追跡機能１１２は、Ｎ  ＢＩＴ  ＳＯＦＴ  ＤＥＣＩＳＩＯＮＳ（Ｎビット・ソフト判断）出力、およびＮ  ＢＩＴ  ＨＡＲＤ  ＤＥＣＩＳＩＯＮＳ（Ｎビット・ハード判断）出力を有する。Ｎ  ＢＩＴ  ＳＯＦＴ  ＤＥＣＩＳＩＯＮＳおよびＮ  ＢＩＴ  ＨＡＲＤ  ＤＥＣＩＳＩＯＮＳの処理は、多チャネル・データ多重分離および再編メモリ１１４、多チャネル・ニブル／バイト（ニブルーバイト）変換器１１８、多チャネル・ダイビット／バイト（ダイビットーバイト）変換器１２０、およびブロック・バッファ１３０によって、多数のチャネルを処理することを除いて、従来技術に準ずる。これについては、以下で説明する。
【００３５】
Ｎ  ＢＩＴ  ＳＯＦＴ  ＤＥＣＩＳＩＯＮＳの位相追跡機能１１２からの出力は、データ多重化および再編メモリ１１４に入力される。データ多重化および再編メモリ１１４は、ＲＡＭまたはその他の種類のメモリでもよく、多数のチャネルからの時間多重化出力を、図３に関連付けて以下で説明する個々のチャネルからのビット・グループの出力シーケンスに変換するように機能する。データ多重化および再編メモリ１１４は、アドレス可能な記憶アレイを有し、Ｘチャネライザからの出力１０４に含まれる複数のチャネルからマルチチャネル位相追跡機能１１２によって出力されたＴＤＭ信号に含まれるデータ・サンプルのシーケンスを格納する。ライト・アドレス発生器およびリード・アドレス発生器がデータ多重分離（デマルチプレックス）および再編メモリ１１４に内蔵されており、それぞれ、多数のチャネルからのＴＤＭサンプルの書き込みを制御するアドレスの発生、およびメモリからのデータ・グループのシーケンスの読み出しを制御する。各データ・グループは、複数のチャネルの１つからの複数のサンプルを含む。これについては、図３と関連付けて以下に説明する。
【００３６】
図３は、多チャネル・データ多重分離および再編メモリ１１４の動作を示す。これはＲＡＭとすることができる。データはＹm（ｎ）というキーに従い、ｍはチャネル番号、ｎは時間インデックスである。したがって、例えば、サンプルＹ１（１）は、時間インデックス１におけるチャネル番号１からのデータ・サンプルであることがわかる。図示のように、「着信（入来）データ」２０２は、チャネルＹ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５からのＴＤＭサンプル２０４である。各サンプル２０４は、ＱＰＳＫエンコード方式によってエンコードされた２ビット・シンボルを表わし、各々１対のメモリ・セルに格納される。「着信データ」の個々のライン２０２のシーケンスを格納した後のデータ構造は、「ＲＡＭへの書き込み」という説明の右に位置するブロック２０６内にある。ブロック２０６は、４つのデータ・サンプル行２０８から成り、これらは着信データ２０２と同一であり、格納されたＴＤＭ入力データのブロック２０６の連続的に格納されたライン２０２から列単位に順次読み出される。
【００３７】
メモリ・セルの各々はアドレス可能な記憶アレイ内にあり、公知のメモリ・アドレシング技法にしたがって、メモリに内蔵されているライトおよびリード・アドレス発生器が発生する前述のライトおよびリード・アドレスによってアドレス指定される。着信データのライン２０２内にあるデータ・サンプルの各シーケンスは、メモリ・セルのグループ内に書き込まれ、ライト・アドレスは行２０８全域に及ぶ。「ＲＡＭからのデータ」と表記されたラインにおいて「同一チャネル」と表記された角括弧は、グループ２１０として読み出される、単一チャネルの連続データ・サンプルを識別する。最後に、「並列化」という見出しの下に、逐次データ・グループ２１０の読み出しを示す。これらのグループは、リード・アドレスによってアドレスされたメモリのメモリ・セル・グループから個々に出力される。尚、データ多重分離および再編メモリ１１４の機能は、いずれのビット数にも限定されないことは理解されよう。
【００３８】
データ・グループ２１０は、従来の内部デコーダ１１６に入力される。内部デコーダ１１６は、倍直交（ｂｉｏｒｔｈｏｇｏｎａｌ）デコーダとすることができ、８ビット入力の内最尤４ビットを出力する際に、図１の従来技術の内部デコーダと同じ機能を実行する。内部デコーダ１１６の出力は、マルチチャネル位相追跡機能１１６にフィードバックされ、高精度化した位相誤差推定値εを位相ロック・ループに与える。データ多重分離および再編機能１１４によって個々のチャネルからデータのシーケンシャル・グループ２１０に再編されるＴＤＭデータ２０２の多数のチャネルに関しては、図１の従来技術におけるように単一のチャネルだけをデコードするのではなく、多数のチャネルからの内部コード（例えば、８，４倍直交ブロック・コード）をデコードするためであっても、単一の内部デコーダ１１６だけがあれば済む。
【００３９】
同様の構造を有する１対の多チャネル・データ変換器１１８，１２０が、それぞれ、内部デコーダ１１６からの多数のビット出力、およびデータ多重分離および再編メモリ１１４からの多数のビット出力を処理し、外部デコーダ１０２がデコードするように設計されたワード長を有するワードを１つのチャネルから出力する。多チャネル・ニブル／バイト変換器１１８とダイビット／バイト変換器１２０間における処理の差は、ニブル／バイト変換器へのＴＤＭ入力ビット数が４であるのに対して、ダイビット／バイト変換器へのＴＤＭ入力ビット数が２である点にあり、両変換器とも１バイト出力を生成する。尚、変換器１１８，１２０が実行する処理は、いずれのビット数にも限定されないことは理解されよう。変換器１１８，１２０は、多数のチャネルのデータを、より大きなデータ・グループに変換する。このデータ・グループは、各デコード・サイクルの間単一のチャネルからデータをデコードする外部デコーダ１０２による効率的なデコードに便宜を図るようなサイズとしている。その結果、本発明を用いてデータを処理するために必要な変換器の数は、位相追跡機能１１２が出力するデータ・ストリームにおけるＴＤＭチャネルの数だけ減少する。
【００４０】
ダイビット／バイト変換器１２０の動作を図４に示す。これは、２ビットのＴＤＭサンプルを処理して１チャネルからの１バイトにする点において、前述の図３に示したデータ多重分離および再編メモリ１１４の動作と類似している。また、変換器１２０は、ライトおよびリード・アドレス発生器も含み、データ多重分離および再編１１４と同様に、データの書き込みおよび読み出しをアドレスする。変換器１２０の動作は、前述した多重分離および再編メモリ１１４の動作と類似しているので、ここでは繰り返さないことにする。
【００４１】
更に、図示しないが、ニブル／バイト変換器１１８の動作は、多数のチャネルから２つのＴＤＭニブルのみを入力し、１チャネル当たり１バイトをブロック・デコーダ１０２に出力する点を除いて、ダイビット／バイト変換器１２０と類似している。変換器１１８，１２０が実行する処理は、いずれのビット数にも限定されないことは理解されよう。
【００４２】
変換器１１８，１２０は、多数のチャネルからのＴＤＭデータを、外部デコーダ１０２が行なうデコードに合わせたサイズのデータ・グループに変換することを可能とする。その結果、本発明を用いてデータを処理するために必要な変換器の数は、位相追跡機能１１２が出力するデータ・ストリームにおけるＴＤＭチャネルの数だけ減少する。
【００４３】
ダイビット／バイト変換器１２０の出力は、マルチプレクサ１２４に入力されるＮ  ＢＩＴ  ＳＯＦＴおよびＮ  ＢＩＴ  ＨＡＲＤ  ＤＥＣＩＳＩＯＮＳを時間的に整合する、整合遅延１２２に印加される。マルチプレクサ１２４は、動作が前述の従来技術において述べたヘビー（ＨＥＡＶＹ）モードまたはライト（ＬＩＧＨＴ）モードのどちらかに応じて、ニブル／バイト変換器１１８またはダイビット／バイト変換器１２０からの出力から一方を選択する。マルチプレクサ１２４の出力をデスクランブラ１２６に入力する。デスクランブラ１２６は、従来技術に準じたものである。ディスクランブラ１２６の出力を可変遅延１２８に印加する。可変遅延１２８は、Ｒ個のデータ復調器およびデコーダ１００の出力間で時間的な整合を行なう。これらの出力は、ブロック・バッファ・メモリ１３０に入力される。ブロック・バッファ・メモリ１３０は、データ復調器およびデコーダ１００の各々からそれぞれ出力される複数のデータ・チャネルに結合されている。
【００４４】
ブロック・バッファ・メモリ１３０は、変換器１１８，１２０から入力されたデータ・グループを格納し、データ・ブロックを出力する。ブロック・バッファ・メモリ１３０は、ライトおよびリード・アドレス発生器も内蔵し、データの書き込みおよび読み出しを制御する。各データ・ブロックは、少なくとも１つのデータ・グループ（例えば、８ビット）を含み、データ変調器およびデコーダ１００の各々からのデータ・ブロックを順次外部デコーダ１０２に出力し、以下に述べるように順次デコードする。
【００４５】
Ｎ  ＢＩＴ  ＤＥＣＩＳＩＯＮＳの処理には、多数のチャネルからのＮ  ＢＩＴ  ＨＡＲＤ  ＤＥＣＩＳＩＯＮＳのデータ変換を１回だけ行えばよく、これは変換器１２０によって実行される。一方多数のチャネルからのＮ  ＢＩＴ  ＳＯＦＴ  ＤＥＣＩＳＩＯＮＳによって実行される処理は、逐次データ変換を必要とする。逐次データ変換は、データ多重分離および再編メモリ１１４によって実行する。データ多重分離および再編メモリ１１４は２ビット・シンボルをバイト単位にパックする。パックされたバイトは、内部デコーダ１１６によって、多数のＴＤＭチャネルからの最尤ビットの出力ニブルにデコードされる。外部デコーダ１０２によるデコードのために、正しい長さの多数のＴＤＭチャネルからデータ・ワードを出力するには、ニブル／バイト変換器１１８による変換が更に必要である。
【００４６】
ブロック・バッファ・メモリ１３０の動作を図５に示す。図５は、ＡＴＭプロトコルでエンコードしたデータの処理を示す。図示のように、個々のデータ復調器およびデコーダ１００が生成したＲ個の入力チャネルからの出力は、２３６バイトから成り、これらは、各々５３バイトおよび２５パリティ・バイトを有する、４つのＡＴＭセルを構成する。パリティ・ビットを含む４つのＡＴＭセルを含有する個々のチャネル出力は、Ｒ個のチャネルの全てから順次ブロック・バッファ・メモリ１３０に書き込まれる。図示のように、入力は並列にストレージに書き込まれ、２３６バイトのシリアル・ブロック１−Ｒ単位で外部デコーダに出力される。
【００４７】
ブロック・バッファ・メモリ１３０は、個々のＸチャネル・データ入力レートのＲ倍でデータを読み出すように機能し、以下の関係にしたがって機能する。
【００４８】
【数５】
0003545984.tif 000004
【００４９】
ここで、ＡＲはメモリの読み出しレートであり、ＳＲはデータ・グループ内のデータ・サンプルのシンボル・レート、Ｚはブロックのビット長のシンボル当たりのビット数に対する比、Ｒは並列チャネルの数である。これによって、個々のＡＴＭフレームを処理するように外部デコーダ１０２を設計することが可能となる。各ＡＴＭフレームは２３６バイトのデータを順次エンコードした多数のＴＤＭチャネルを含むので、Ｒチャネル毎に単一の外部デコーダ１０２によって外部デコード機能を実行することができる。これによって、図１の従来技術における多数の外部デコーダ２８が不要となる。
【００５０】
図１の従来技術と比較すると、図２に示すように、本発明は非常に少ないハードウエアだけで済む。このハードウエアの削減は、データ多重分離および再編メモリ１１４、ニブル／バイト変換器１１８、ダイビット／バイト変換器１２０，およびブロック・バッファ・メモリ１３０によって行われる処理の組み合わせによってもたらされるものである。データ多重分離および再編メモリ１１４、ニブル／バイト変換器１１８、およびダイビット／バイト変換器１２０は、ＴＤＭデータの多数のチャネルに必要な処理を簡便化し、多数のチャネル１つ１つに同じ処理ハードウエアの重複を必要とする従来技術の単一チャネル処理とは異なり、共通のハードウエアを用いた効率的な多チャネル処理を提供する。ブロック・バッファ・メモリ１３０の高データ・アクセス速度を用いて、外部デコーダ１０２に高い読み出しレートでデータを供給し、個々のデータ復調およびデコーダ１００の出力からブロック・バッファ１３０への個々の入力データ・レートが、Ｘ，Ｙ，Ｚ動作モードの全てに対して、毎秒４．６７メガバイトである場合、毎秒２８メガバイト以上の高いデータ・レートでのデコードを可能にする。外部デコーダ１０２として機能するリード・ソロモン・デコーダは、パイプライン・プロセッサ・アーキテクチャを有し、多数のＴＤＭチャネルからの前述の高スループットを可能にする。
【００５１】
以上、本発明を好適な実施形態に関して説明したが、本発明の精神および範囲から逸脱することなく、多数の変更が可能であることは認められよう。かかる変更は全て、特許請求の範囲に含まれることを意図するものである。
【図面の簡単な説明】
【図１】衛星に用いられる形式の従来技術による復調器およびデコーダを示すブロック図である。
【図２】衛星において好適な用途を有する、本発明による復調器およびデコーダのブロック図である。
【図３】本発明によるマルチチャネル・データ多重分離および再編メモリの動作を示す図である。
【図４】本発明にしたがって、ハードおよびソフト判断経路において、１つ以上のビットを、ビット数が多い出力ワードに変換するマルチチャネル・データ変換器の動作を示す図である。
【図５】多数の復調器およびデコーダからのデータ出力を、後続の単一外部デコーダによる復調に適したデータ構造に変換する、本発明によるブロック・バッファ・メモリの動作を示す図である。
【符号の説明】
１００    データ復調器およびデコーダ
１０２    外部デコーダ
１０４    入力
１０６    ＹおよびＺチャネライザ
１０８    マルチプレクサ
１１０    マルチチャネル・プリアンブル処理機能
１１２    マルチチャネル位相追跡機能
１１４    多チャネル・データ多重分離および再編メモリ
１１８    多チャネル・ニブル／バイト変換器
１２０    多チャネル・ダイビット／バイト変換器
１３０    ブロック・バッファ
【図１】
0003545984.tif 000007
【図２】
0003545984.tif 000008
【図３】
0003545984.tif 000009
【図４】
0003545984.tif 000010
【図５】
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