(57)【特許請求の範囲】
【請求項１】
デジタル化されたｎビットの画像データが入力され、該画像データの内容により、各列側駆動信号線を駆動するマトリクス型表示体の駆動回路において、
前記ｎビットの画像データが入力されるｎ個のゲート電極端子（１）と、
前記各々のゲート電極端子（１）に入力された画像データの各ビットの重みに対応した容量比で、ｎ個のゲート電極端子（１）と容量結合されたゲート電極端子（２）と、
前記ゲート電極端子（２）に接続されたＦＥＴ型のトランジスタと、
列側駆動信号線を駆動するように接続した前記トランジスタのソース電極端子と、
を有し、
Ｑ０、Ｑ１、Ｑ２、・・・、Ｑn-1からなる前記デジタル化されたｎビットの画像データが入力されるｎ個のゲート電極端子の各々が、１個、２個、４個、・・・、２n-1個の電極により構成されており、
ゲート電極端子（１）の電極の総数が２ｎ個であること
ことを特徴とするマトリクス型表示体の駆動回路。
【請求項２】
デジタル化されたｎビットの画像データが入力され、該画像データの内容により、各列側駆動信号線を駆動するマトリクス型表示体の駆動方法において、
前記ｎビットの画像データが入力されるｎ個のゲート電極端子（１）と、
前記ゲート電極端子（１）の各々に入力された画像データの各ビットの重みに対応した容量比で、ｎ個の前記ゲート電極端子（１）と容量結合されたゲート電極端子（２）と、
前記ゲート電極端子（２）に接続されたＦＥＴ型のトランジスタと、
前記トランジスタのソース電極端子とにより、前記列側駆動信号線を駆動し、
Ｑ０、Ｑ１、Ｑ２、・・・、Ｑn-1からなる前記デジタル化されたｎビットの画像データが入力されるｎ個のゲート電極端子の各々が、１個、２個、４個、・・・、２n-1個の電極により構成されており、
ゲート電極端子（１）の電極の総数が２ｎ個であること
ことを特徴とするマトリクス型表示体の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマトリクス型表示体の駆動回路とその駆動方法に関する。
【０００２】
【従来の技術】
従来技術の例として（Ｙ．Ｍａｔｓｕｅｄａ、ｅｔ．ａｌ．，“Ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ  ｐｏｌｉ−Ｓｉ  ＴＦＴ−ＬＣＤ  ｗｉｔｈ  Ｉｎｔｅｇｒａｔｅｄ  ６−ｂｉｔ  Ｄｉｇｉｔａｌ  Ｄａｔａ  Ｄｒｉｖｅｒｓ”ＳＩＤ‘９６  Ｄｉｇｅｓｔ，ｐｐ２１−２４）がある。
【０００３】
同技術例をもとに従来技術について説明する。図２はその説明のための図面である。図２において２０１はシフトレジスタであって、スタート信号Ｄｘをクロック信号ＣＬｘで順次転送していく。Ｄ０〜Ｄ５はデジタル値に６ビット化された画像データであって、Ｄ０がＬＳＢ、Ｄ５がＭＳＢである。画像データＤ０〜Ｄ５は、２０１のＤｘシフトレジスタの各構成段より発生するＤｘがクロックＣＬｘでシフトされた信号Ｓ０、Ｓ１・・によりラッチ群２０２、２０３・・に取り込まれる。ラッチ群２０２、２０３・・に取り込まれた画像データは１水平ライン分ラッチ群に格納されている。すなわちラッチ群の各段の６ビットは１水平ライン中の一画素の輝度データを格納している。ラッチ群の一段（２０２、２０３・・）から出力される６ビット信号Ｑ０、Ｑ１、・・Ｑ５は列側駆動信号線（以下データ線と呼称する）を駆動するデータ線駆動回路２０４に送られる。
【０００４】
データ線駆動回路では６ビットのデジタル画像データの内容に基づき表示体のデータ線を駆動する信号を発生させる。先に挙げた従来技術では、ＴＦＴアクティブ液晶表示回路の例であり、全ての回路がＴＦＴで構成されている。こうした表示体駆動回路では表示体周辺に独立したＩＣとして実装されている例も多々ある。
【０００５】
図３は従来技術例に基づく、図２中のデータ線駆動回路２０４の構成例である。Ｎ０，Ｎ１はＮチャネルＦＥＴ（ＴＦＴでも構成できる）、ＴＧはＮチャネルとＰチャネルのＦＥＴが対となったトランスミッションゲートであって、ＮチャネルＦＥＴにはラッチ群からのＱ０〜Ｑ５が入力され、ＰチャネルＦＥＴにはそれらの反転信号がインバータＩＮＶから入力されている。またＮ０とＴＧの接続点には容量Ｃ、２Ｃ、・・３２Ｃが接続されている。この容量比は画像データの各ビットの重みに対応している。すなわちＱ０に対してはＣ、Ｑ１に対しては２Ｃ、・・・Ｑ５に対しては３２Ｃが対応している。ＴＧの容量接続端子とは反対側は共通に接続されていて、さらに容量Ｃ０と接続されており、この端子がデータ線駆動端子となる。Ｃ０はデータ線に寄生する容量であり、ＴＦＴ駆動の液晶の場合には対抗共通電極との間に寄生する容量となる。（意図的に容量をつける場合もある）
図３の回路の動作は次のようである。まずＲＥＳが「１」（この時Ｑ０〜Ｑ５は非アクティブ）Ｃ、２Ｃ、・・３２Ｃの容量の電荷をリセットする。そしてＣ０にはＶＣ−ＶＣＯＭの電荷を貯える。ついでＲＥＳ＝「０」でＱ０〜Ｑ５がアクテイブとなる。ここで例えばラッチ内の画像データが（Ｑ０，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５）＝（１、０、０、１、１、１）とすると、該当のＴＧがオンすることで、Ｃ０とＣ、２Ｃ、・・３２Ｃの容量間で電荷が按分され、結果としてデータ線電圧ＶＯＵＴは
【０００６】
【数１】
0003598782.tif 000002
【０００７】
で表わされる。すなわち画像データＱ０〜Ｑ５の内容によりデータ線駆動電圧が制御されることがわかる。そしてその結果、当該画素の輝度が制御され表示体の表示が制御されることになる。
【０００８】
【発明が解決しようとする課題】
しかしながら従来技術では以下のような課題を持っていた。
【０００９】
Ｃ０は寄生容量であるが、一般的に数十ｐＦ程度の値であり、この値は表示体の面積が大きくなるにつれ増加する。（１）式にあるように有効なデータ線駆動電圧を得るためには、Ｃ０に対してＣ，２Ｃ、・・３２Ｃを大きく取る必要がある。これは回路規模の増大につながる。また各容量を駆動するためのＦＥＴ（Ｎ０やＴＧ）の大きさも大きくなるし、さらにそれらのＦＥＴを駆動するための駆動回路の規模を大きくなる。したがって適正な表示体駆動性能を得るための回路規模が非常に大きいという課題があった。
【００１０】
そこで本発明では、こうした従来の技術での問題点に鑑みてなされたもので、回路規模を軽減するマトリクス型表示体の駆動回路とその駆動方法の実現を目的とするものである。
【００１１】
【課題を解決するための手段】
本発明は、デジタル化されたｎビットの画像データが入力され、該画像データの内容により、各列側駆動信号線を駆動するマトリクス型表示体の駆動回路において、前記ｎビットの画像データが入力されるｎ個のゲート電極端子（１）と、前記各々のゲート電極端子（１）に入力された画像データの各ビットの重みに対応した容量比で、ｎ個のゲート電極端子（１）と容量結合されたゲート電極端子（２）と、前記ゲート電極端子（２）に接続されたＦＥＴ型トランジスタと、該トランジスタのソース電極端子により、前記列側駆動信号線を駆動するように構成されるマトリクス型表示体の駆動回路とその駆動方法を提供するものである。
【００１２】
本発明のマトリクス型表示体の駆動回路は、デジタル化されたｎビットの画像データが入力され、該画像データの内容により、各列側駆動信号線を駆動するマトリクス型表示体の駆動回路において、前記ｎビットの画像データが入力されるｎ個のゲート電極端子（１）と、前記各々のゲート電極端子（１）に入力された画像データの各ビットの重みに対応した容量比で、ｎ個のゲート電極端子（１）と容量結合されたゲート電極端子（２）と、前記ゲート電極端子（２）に接続されたＦＥＴ型のトランジスタと、列側駆動信号線を駆動するように接続した前記トランジスタのソース電極端子と、を有することを特徴とする。また、本発明のマトリクス型表示体の駆動回路は、Ｑ０、Ｑ１、Ｑ２、・・・、Ｑn-1からなる前記デジタル化されたｎビットの画像データが入力されるｎ個のゲート電極端子の各々が、１個、２個、４個、・・・、２n-1個の電極により構成されており、ゲート電極端子（１）の電極の総数が２ｎ個であることを特徴とする。
【００１３】
また、本発明のマトリクス型表示体の駆動方法は、デジタル化されたｎビットの画像データが入力され、該画像データの内容により、各列側駆動信号線を駆動するマトリクス型表示体の駆動方法において、前記ｎビットの画像データが入力されるｎ個のゲート電極端子（１）と、前記ゲート電極端子（１）の各々に入力された画像データの各ビットの重みに対応した容量比で、ｎ個の前記ゲート電極端子（１）と容量結合されたゲート電極端子（２）と、前記ゲート電極端子（２）に接続されたＦＥＴ型のトランジスタと、前記トランジスタのソース電極端子とにより、前記列側駆動信号線を駆動することを特徴とする。
【００１４】
上記構成よれば、データ線駆動回路において、デジタル画像データの各ビットの重みに対応した容量結合によって、ゲート端子（２）は所定の画像データに対応した電位に固定される。データ線駆動信号はＦＥＴのソース端子によりソース・ホロアとして駆動される。ＦＥＴがバッファとなっているためデータ線に寄生する容量を気にせずに、ゲート端子の容量結合度（具体的にはゲート端子（１）の面積等）を決定できる。また従来例のように容量をスイッチングするＦＥＴの数も大きく削減できる。したがって回路規模の削減、あるいは従来と同一面積での性能向上を図ることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
図１は請求項記載の発明に関わるマトリクス型表示体の駆動回路、特に列側駆動信号線（データ線）駆動回路の構成図である。
【００１７】
データ線駆動回路以外の構成及び機能は図２におけるＤｘシフトレジスタ２０１、ラッチ群２０２、２０３と共通である。ラッチ群２０２、２０３からのデジタル画像データＱ０〜Ｑ５は複数（この場合６個）のゲート端子（１）１０１〜１０６に接続されている。複数のゲート端子（１）１０１〜１０６はゲート端子（２）１０７と容量結合されている。ゲート端子（１）１０１〜１０６とゲート端子（２）間の結合容量はＣ０〜Ｃ５であって、それらの容量比は
【００１８】
【数２】
0003598782.tif 000003
【００１９】
と設定されている。
【００２０】
ゲート端子（２）はＮチャネルＦＥＴ１０８とＰチャネルＦＥＴ１０９のゲート端子である。ＮチャネルＦＥＴ１０８のドレイン端子はスイッチ１１０を介して正側電源（＋）に接続され、ＰチャネルＦＥＴ１０９のドレイン端子はスイッチ１１１を介して負側電源（−）に接続されている。各ＦＥＴの共通ソース端子からデータ線駆動出力を得る。ＣＯＵＴはデータ線に寄生する寄生容量である。
【００２１】
このデータ線駆動回路のＩＣ（あるいはＴＦＴで形成することも可能）上のパターン配置は図４のようである。デジタル画像データ信号Ｑ０〜Ｑ５が入力されるゲート端子（１）（図１の１０１〜１０６）は、４０１のような細分化された拡散層の集合である。画像データ信号Ｑ０は拡散層１つに接続され、Ｑ１は拡散層２つに接続され、以下、Ｑ５までそれぞれのビット重みに対応した数の拡散層に接続されている。（Ｑ２は４個、Ｑ３は８個、Ｑ４は１６個、Ｑ５は３２個）４０２はゲート端子（２）であって通常のＩＣプロセスで用いられるポリ・シリコンでよい。ゲート端子（２）は４０６、４０７でＮチャネルＦＥＴ、ＰチャネルＦＥＴのゲート端子となっている。拡散層４０３、４０４、４０５の間隙にゲート酸化膜を介してチャネルが形成されている。すなわちゲート端子（２）４０２と複数の４０１で構成されるゲート端子（１）とはチャネル部と同一のゲート酸化膜により容量結合されていることになる。また各画像データ信号Ｑ０〜Ｑ５が入力されたゲート端子（１）（複数の４０１よりなる）とゲート端子（２）４０２と結合容量は各ゲート端子（１）とゲート端子（２）との交差部分の面積比となるから、前述の（２）式にあるような容量比が得られることになる。
【００２２】
４０３は正側電源、４０４は負側電源であり、データ線は各ＦＥＴの共通ドレイン拡散層４０５から得られる。
【００２３】
この図４ではゲート端子（１）の上にゲート端子（２）が重畳する例を示したが、逆にゲート端子（２）の上に金属配線等によりゲート端子（１）を形成することも可能である。
【００２４】
図１に戻り、このデータ線駆動回路の動作説明を行う。
【００２５】
Ｑ０〜Ｑ５の電圧値をＶ０〜Ｖ５とし、ゲート端子（２）の初期電荷を０と仮定すると、ゲート端子（２）の電位ＶＧは
【００２６】
【数３】
0003598782.tif 000004
【００２７】
となる。ここでＣｓはゲート端子（２）とＦＥＴ１０８、１０９の基板間との容量である。スイッチ１１１がオン時にはＮチャネルＦＥＴ１０８がソース・ホロア動作し、ＶｔｈＮを１０８のしきい値電圧とすればデータ線出力ＶＯＵＴは
【００２８】
【数４】
0003598782.tif 000005
【００２９】
となる。
【００３０】
スイッチ１１０がオン時にはＰチャネルＦＥＴ１０９がソース・ホロア動作し、ＶｔｈＰを１０９のしきい値電圧とすればデータ線出力ＶＯＵＴは
【００３１】
【数５】
0003598782.tif 000006
【００３２】
となる。
【００３３】
Ｖ０〜Ｖ５はＱ０〜Ｑ５の論理値「０」、「１」に対応しての２つの電位（例えば０ＶとＶＤＤ）のいずれかをとるので、データ線駆動電圧ＶＯＵＴは画像データＱ０〜Ｑ５の内容に依存した電圧となる。すなわちデジタル／アナログ変換されている。
【００３４】
スイッチ１１０と１１１の切り換えは、例えば液晶型マトリクス表示体を駆動する際には交流駆動周期で切り換えが行われる。
【００３５】
データ線負荷（寄生）容量ＣＯＵＴと結合容量Ｃ０〜Ｃ５との間にはソース・ホロア回路が介在しているので、従来例のようにＣＯＵＴの大きさに比例させてＣ０〜Ｃ５を大きくとる必要はない。
【００３６】
またゲート端子（１）の数を半分にして（この実施例であれば３個にする）その３つのゲート端子（１）（結合容量比は１：２：４とする）に、最初の期間でＱ０、Ｑ１、Ｑ２を入力させ、この時のＱ０〜Ｑ２の「１」論理の電位を１／８ＶＤＤとしておく。次の期間でゲート端子（１）にＱ３、Ｑ４、Ｑ５を入力し、この時のＱ３〜Ｑ５の「１」論理の電位をＶＤＤとする。「０」論理は０Ｖとしておく。そうすることで３つのゲート入力でありながら６ビットのデジタル／アナログ変換が可能となる。データ線駆動回路の回路規模がさらに縮小されることになる。
【００３７】
【発明の効果】
以上、本発明によればマトリクス型表示体の駆動回路、及びその駆動方法において回路規模を大幅に軽減した回路構成が実現可能であり、回路規模が削減されるので消費電力の軽減にも効果がある。以上の発明では駆動回路についてＭＯＳ型ＩＣの例で説明したが、同様な構成はＴＦＴでも実現可能であることは言うまでもない。ＴＦＴではモノリシック・シリコンＩＣに比べて、移動度が低い、しきい値電圧が高いといった短所のために、ＩＣと同一機能を構成しようとすると回路規模が大きくなるといった不具合がある。これは特にマトリクス型表示体駆動の場合には表示部の周辺にある回路が大きくなるということであり、製品に表示体を搭載した際の額縁部分が大きくなるといった短所にもつながる。しかし本発明を、そうしたＴＦＴ駆動のマトリクス型表示体に適用すれば、製品の額縁部が小さくなり商品性を向上できる。
【図面の簡単な説明】
【図１】本発明によるマトリクス型表示体の駆動回路、特にデータ線駆動回路の一実施例を示す構成図。
【図２】マトリクス型表示体の駆動回路の構成図。
【図３】従来技術によるデータ線駆動回路の構成図。
【図４】図１のデータ線駆動回路のＩＣ化パターン図。
【符号の説明】
１０１、１０２、１０３、１０４、１０５、１０６．ゲート端子（１）
１０７．ゲート端子（２）
１０８．ＮチャネルＦＥＴ
１０９．ＰチャネルＦＥＴ
Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５．ゲート端子（１）とゲート端子（２）の結合容量
【図１】
0003598782.tif 000007
【図２】
0003598782.tif 000008
【図３】
0003598782.tif 000009
【図４】
0003598782.tif 000010