(57)【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して複数のゲート電極を形成する工程、
前記ゲート絶縁膜上および前記複数のゲート電極上全面に、サイドウォール形成層を形成する工程、
前記サイドウォール形成層を異方性エッチングして、前記複数のゲート電極側面にサイドウォールスペーサを形成する工程、
全面にエッチングストッパ層を形成する工程、
前記エッチングストッパ層上に層間絶縁膜を形成する工程、
前記層間絶縁膜上に、前記複数のゲート電極間の半導体基板およびサイドウォールスペーサに臨む開口部を有するレジストマスクを形成する工程、
前記レジストマスクをエッチングマスクとして、少なくとも前記層間絶縁膜を異方性エッチングし、セルフアラインコンタクトホールを開口する工程
を有する半導体装置の製造方法において、
前記セルフアラインコンタクトホールの、前記レジストマスクの厚さをも含めたアスペクト比は、
前記サイドウォールスペーサの上部肩部分において、
略２以上４．５以下であること
を特徴とする半導体装置の製造方法。
【請求項２】
前記レジストマスクの開口平面形状は、複数の開口を有すること
を特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記エッチングストッパ層は、窒化シリコン層を含むとともに、
前記層間絶縁膜は、酸化シリコン層を含むこと
を特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、さらに詳しくは、セルフアラインコンタクト構造を高信頼性をもって形成する工程を有する、半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ等の半導体装置の高集積度化、高性能化が進展するに伴い、ゲート電極や接続孔等のデザインルールもクォータミクロンあるいはそれ以下に縮小されつつある。かかる半導体装置においては、高集積度化に付随する各種問題点を回避するために、多層配線における層間接続構造においても、レイアウト上あるいはプロセス上に多数の工夫が採り込まれている。
【０００３】
その一例として、リソグラフィ時における露光装置のアライメントずれと寸法偏差の問題がある。現在の露光装置においては、マスクアライメント時の位置合わせ精度ずれは、ステッパで８０ｎｍ、スキャンタイプのもので５０ｎｍと言われている。このため、例えば複数のゲート電極間への微細なコンタクトホール形成が困難となりつつある。
【０００４】
この問題を解決するために案出された方法が、セルフアラインコンタクト（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ）技術である。セルフアラインコンタクトは、ゲート電極等の側面にサイドウォールスペーサおよびエッチングストッパ層を形成しておくことにより、複数のゲート電極間の半導体基板の不純物拡散層等に臨む接続孔を、自己整合的に開口する方法である。セルフアラインコンタクトの採用により、微細な開口を有するレジストマスクを接続孔開口予定部に厳密に位置合わせする工程は不要となる。また位置合わせマージンも不要となるので、半導体チップやセル面積の縮小も可能となる。
【０００５】
従来のセルフアラインコンタクトの製造方法の概略を、図５および図６を参照して説明する。
まず図５（ａ）に示すように、シリコン等の半導体基板１上にゲート絶縁膜２、ゲート電極３およびオフセット絶縁膜４を順次形成する。
つぎに酸化シリコン等によるサイドウォール形成層（図示せず）を全面に堆積し、これを全面エッチバックして図５（ｂ）に示すようにサイドウォールスペーサ５をゲート電極３およびオフセット絶縁膜４の側面に残し、さらに全面にＳｉ３  Ｎ４  等のエッチングストッパ層６をコンフォーマルに形成する。なおサイドウォールスペーサ５の形成工程の前後に、半導体基板１に不純物拡散層（図示せず）を形成する。
この後図５（ｃ）に示すように、酸化シリコン等の層間絶縁膜７を全面に形成し、さらにセルフアラインコンタクト開口用のレジストマスク８をパターニングする。レジストマスク８パターニングの露光時の正確な位置合わせは、さほど厳密性を必要としない。
さらに図６（ｄ）に示すように、レジストマスク８をエッチングマスクとして層間絶縁膜７を異方性エッチングする。この際、対Ｓｉ３  Ｎ４  選択比の高いエッチング条件を採用し、エッチングストッパ層６上でエッチングを停止させる。
この後、図６（ｅ）に示すように、露出したエッチングストッパ層６をウェットエッチングやイオン性の弱いドライエッチング等で除去し、半導体基板１の不純物拡散層に臨むセルフアラインコンタクトホール９を完成する。
【０００６】
エッチングストッパ層６を除去して完成したセルフアラインコンタクトホール９部分の概略平面図を図６（ｅ）に示す。セルフアラインコンタクトホール９の底部の開口は、サイドウォールスペーサ５により自己整合的に規制された位置と幅を有し、リソグラフィの解像限界以下の微小な開口幅とすることも可能である。
【０００７】
【発明が解決しようとする課題】
セルフアラインコンタクトプロセスにおける技術的キーポイントは、エッチングストッパ層となるＳｉ３  Ｎ４  に対する選択比の高いＳｉＯ２  エッチング条件の採用である。この選択比が不充分であると、エッチングストッパ層がエッチング除去され、エッチングストッパ層から露出したサイドウォールスペーサやオフセット絶縁膜が膜減りし、この結果コンタクトプラグ／ゲート電極間の耐圧の低下や、短絡等の不具合が生じる。
【０００８】
ＳｉＯ２  ／Ｓｉ３  Ｎ４  間のエッチング選択比を高める方法として、例えば第４１回応用物理学関係連合講演会（１９９４年春季年会）講演予稿集ｐ５３７、講演番号２９ｐ−ＺＦ−２に報告されているように、ＣＦ系のエッチングガスにＣＯを添加した混合ガスを用いる方法がある。これはＳｉＯ２  の異方性エッチングにおけるイオン性はある程度抑制し、主としてＳｉ３  Ｎ４  上にカーボンリッチなＣＦ系ポリマによる保護膜を堆積し、ＳｉＯ２  のエッチングレートの低下は高密度プラズマエッチング装置を採用することにより選択比を得る方法である。
【０００９】
しかしながら、セルフアラインコンタクトの異方性エッチングにおいては、サイドウォールスペーサ５の上部肩部のエッチングストッパ層６のエッチングレートが、平坦部のエッチングストッパ層６のエッチングレートに比較して大きい、すなわち選択比が小さいという特異的な問題がある。これは、異方性エッチングのためにイオンの垂直入射性を高めると、サイドウォールスペーサ５上部肩部に堆積すべきＣＦ系ポリマが、優先的にスパッタリング除去されるためである。この原因は、イオンによるスパッタリング効率は、イオン入射角が４０〜６０°で最大となるためとされる。
サイドウォールスペーサ５上部肩部上のエッチングストッパ層６部分での選択比を向上するため、異方性エッチングにおけるイオンモード性を弱めたり、過度のポリマ堆積を形成すると、高アスペクト比のコンタクトホール底部でエッチングが停止するという問題が新たに発生する。
【００１０】
本発明は上述したセルフアラインコンタクト形成工程を含む半導体装置の製造方法における、これら従来技術の問題点を解決することをその課題とする。すなわち本発明の課題は、エッチングストッパ層としてＳｉ３  Ｎ４  を用いたセルフアラインコンタクト加工を含む半導体装置の製造方法において、ＳｉＯ２  ／Ｓｉ３  Ｎ４  間の選択比を向上し、かつスループットの高い異方性エッチングが可能な半導体装置の製造方法を提供することである。
また本発明の別の課題は、絶縁耐圧の低下や短絡等の虞れのない、信頼性の高いセルフアラインコンタクト構造を有する半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明は上述した技術的課題を達成するためになされたものである。
すなわち本発明の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜を介して複数のゲート電極を形成する工程、
このゲート絶縁膜上および複数のゲート電極上全面に、サイドウォール形成層を形成する工程、
サイドウォール形成層を異方性エッチングして、先の複数のゲート電極側面にサイドウォールスペーサを形成する工程、
全面にエッチングストッパ層を形成する工程、
このエッチングストッパ層上に層間絶縁膜を形成する工程、
この層間絶縁膜上に、先の複数のゲート電極間の半導体基板およびサイドウォールスペーサに臨む開口部を有するレジストマスクを形成する工程、
このレジストマスクをエッチングマスクとして、少なくとも層間絶縁膜を異方性エッチングし、セルフアラインコンタクトホールを開口する工程
を有する半導体装置の製造方法において、
このセルフアラインコンタクトホールの、レジストマスクの厚さをも含めたアスペクト比は、
サイドウォールスペーサ上部肩部分において、略２以上４．５以下であることを特徴とするものである。
【００１２】
本発明の半導体装置の製造方法の一実施態様においては、このレジストマスクの開口平面形状は、複数の開口を有していてもよい。
また本発明の半導体装置の製造方法においては、エッチングストッパ層は、窒化シリコン層を含むとともに、層間絶縁膜は、酸化シリコン層を含む場合に好ましく適用することができる。
【００１３】
つぎに作用の説明に移る。
本発明者は、セルフアラインコンタクトの異方性エッチングにおけるキーポイントとなる、ＳｉＯ２  ／Ｓｉ３  Ｎ４  間の選択比について鋭意検討を進めた結果、ガス種の選択等のエッチン条件の他に、セルフアラインコンタクトホール部分でのレジストマスクの厚さを含めた実質的なアスペクト比が、選択比に大きく影響することを見出した。この関係を図４を参照して説明する。
【００１４】
図４はセルフアラインコンタクト開口時のＳｉＯ２  ／Ｓｉ３  Ｎ４  間の選択比と、アスペクト比の関係を示すグラフである。エッチングは、マグネトロンＲＩＥ装置を採用し、エッチングガスはＣＦ系ガスとしてＣ４  Ｆ８  と、ＣＯを含む混合ガスを用いた。またここで言うアスペクト比とは、セルフアラインコンタクトホール９のサイドウォールスペーサ５の上部肩部分（図４の点線円で囲った部分Ｓ）からレジストマスク８の表面までの距離ｈの値を、レジストマスク８の開口幅ａの値で除した、ｈ／ａの値である。
【００１５】
図４のグラフから明らかなように、アスペクト比が略２以上４．５以下の範囲で、エッチング選択比２０以上を達成できることが判る。かかる高選択比条件を用いれば、Ｓ部分のエッチングストッパ層６がエッチオフされる前に、セルフアラインコンタクトホール９底部の層間絶縁膜７を残渣なく除去することが充分可能である。
このアスペクト比ｈ／ａの値の制御は、レジストマスク８の開口径ａ、厚さ、あるいは層間絶縁膜の厚さ等の設計により可能である。またデバイス構造の関係から、アスペクト比が２未満とならざるを得ない場合がある。この場合にはレジストマスク８の開口平面形状を複数とし、開口径ａを縮小することにより実質的なアスペクト比を略２以上４．５以下の範囲に制御すればよい。
【００１６】
【実施例】
以下、本発明の具体的実施例につき、添付図面を参照して説明する。なお従来技術の説明に供した図５および図６中と同様の構成部分には、同一の参照符号を付すものとする。
【００１７】
実施例１
本実施例は、レジストマスクの開口平面形状を単一の開口とし、レジストマスクの厚さを制御することによりアスペクト比を制御し、ＳｉＯ２  ／Ｓｉ３  Ｎ４  間の選択比を向上した例であり、これを図１参照して説明する。
【００１８】
本実施例で採用した被処理基板の構造は、基本的には従来例の説明に供した図５（ｃ）で示したものと同様である。すなわち、本実施例で採用した被処理基板は図１（ａ）に示すように、例えばシリコン等の半導体基板１上に熱酸化により１０ｎｍの厚さに形成されたゲート絶縁膜２、ｎ＋  多結晶シリコンからなる５００ｎｍの厚さの複数のゲート電極３、ＳｉＯ２  からなる５００ｎｍの厚さのオフセット絶縁膜４、ゲート電極３およびオフセット酸化膜４の側面に形成された幅２５０ｎｍの厚さのＳｉＯ２  からなるサイドウォールスペーサ５、全面に減圧ＣＶＤにより形成された、Ｓｉ３  Ｎ４  からなる５０ｎｍの厚さのエッチングストッパ層６、全面に形成されたＳｉＯ２  やＰＳＧ等からなる層間絶縁膜７、そして例えば１．２μｍの厚さに形成されたセルフアラインコンタクト開口用のレジストマスク８からなるものである。このレジストマスクには、サイドウォールスペーサ５およびサイドウォールスペーサ５間の半導体基板１に臨む例えば０．８μｍ径の単一の開口がパターニングされている。このレジストマスク８パターニングの露光時の正確な位置合わせは、さほど厳密性を必要としない。
層間絶縁膜７の厚さは、例えばオフセット絶縁膜４上の平坦部で８００ｎｍであり、その表面はリフロー熱処理や化学的機械研磨等により平坦化されていてもよい。また複数の隣接するゲート電極３間の距離は例えば８５０ｎｍである。
【００１９】
かかる構造の被処理基板を、マグネトロンＲＩＥ装置により下記エッチン条件により２段階エッチングして、図１（ｂ）に示すようにセルフアラインコンタクトホール９を形成した。
0003555333.tif 000002
【００２０】
本実施例で採用した被処理基板は、レジストマスク８の厚さを１．２μｍと比較的厚く形成することにより、セルフアラインコンタクトホール９のアスペクト比は、サイドウォールスペーサ６肩部上部において、レジストマスク８の厚さを含めて、２．５となるように設計してある。したがって、この部分でのＳｉＯ２  ／Ｓｉ３  Ｎ４  間のエッチング選択比は、図４のグラフから明らかなように最も高い領域である。
【００２１】
このため、第１段エッチングにおいて最もスパッタアウトされ易いサイドウォールスペーサ５の肩部上部においても、エッチングストッパ層６が消失する不具合は発生せず、したがってサイドウォールスペーサ５やオフセット絶縁膜４が膜減りすることもない。第２段エッチングを終了し、レジストマスク８を剥離した後のセルフアラインコンタクトホール９部分の平面形状を図１（ｃ）に示す。セルフアラインコンタクトホール９底面には、半導体基板１とサイドウォールスペーサ５が露出している。
この後、常法に準じて図示しないコンタクトプラグや上層配線を形成する。
【００２２】
本実施例によれば、単一の開口平面形状のレジストマスクの厚さを最適化することにより、ＳｉＯ２  ／Ｓｉ３  Ｎ４  間のエッチング選択比を高め、形状に優れたセルフアラインコンタクトホールを有する半導体装置を製造することが可能である。
【００２３】
実施例２
本実施例は、レジストマスクの開口平面形状を複数の長円形状の開口とすることによりアスペクト比を制御し、ＳｉＯ２  ／Ｓｉ３  Ｎ４  間の選択比を向上した例であり、これを図２参照して説明する。
【００２４】
本実施例で採用した図２（ａ）に示す被処理基板の構造は、基本的には従来例の説明に供した図５（ｃ）で示したものと同様である。すなわち、シリコン等の半導体基板１上に熱酸化により１０ｎｍの厚さに形成されたゲート絶縁膜２、ｎ＋  多結晶シリコンからなる５００ｎｍの厚さの複数のゲート電極３、ＳｉＯ２  からなる３００ｎｍの厚さのオフセット絶縁膜４、ゲート電極３およびオフセット酸化膜４の側面に形成された幅２００ｎｍの厚さのＳｉＯ２  からなるサイドウォールスペーサ５、全面に減圧ＣＶＤにより形成された５０ｎｍの厚さのエッチングストッパ層６、全面に形成されたＳｉＯ２  やＰＳＧ等により形成された層間絶縁膜７、そして例えば０．５μｍの厚さに形成されたセルフアラインコンタクト開口用のレジストマスク８からなるものである。このレジストマスク８には、サイドウォールスペーサ５およびサイドウォールスペーサ５間の半導体基板１に臨む、例えば０．８μｍ×０．３μｍ径の２つの長円形開口が平行にパターニングされており、２つの開口間のスリットは０．２μｍとなっている。かかる形状のレジストマスクは、例えば化学増幅レジストとエキシマレーザリソグラフィにより形成することができる。このレジストマスク８パターニングの露光時の正確な位置合わせは、さほど厳密性を必要としない。
層間絶縁膜７の厚さは、例えばオフセット絶縁膜４上の平坦部で４００ｎｍである。また複数の隣接するゲート電極３間の距離は１．０μｍである。
【００２５】
かかる構造の被処理基板を、マグネトロンＲＩＥ装置により下記エッチン条件により２段階エッチングした。
0003555333.tif 000003
【００２６】
本実施例で採用した被処理基板は、レジストマスク８の開口形状を複数に分割することにより、レジストマスク８の厚さを含めたセルフアラインコンタクトホール９開口の短径方向のアスペクト比は、サイドウォールスペーサ５の肩部上部において３．０となるように設計してある。したがって、この部分でのＳｉＯ２  ／Ｓｉ３  Ｎ４  間のエッチング選択比は図４のグラフから明らかなように、最も高い値を示す。
【００２７】
このため、第１段エッチングにおいて最もスパッタアウトされ易いサイドウォールスペーサ５の肩部上部においても、エッチングストッパ層６が消失する不具合は発生せず、したがってサイドウォールスペーサ５やオフセット絶縁膜４が膜減りすることもない。第１段エッチング終了後のセルフアラインコンタクトホール９部分の形状を図２（ｂ）に示す。この後イオンモードの弱い第２段エッチングでエッチングストッパ層６を除去し、さらにレジストマスク８を剥離してセルフアラインコンタクトホール９を完成した。セルフアラインコンタクトホール９部分の平面形状を図２（ｃ）に示す。長円形の２つのセルフアラインコンタクトホール底面には、半導体基板１とサイドウォールスペーサ５が露出している。
【００２８】
この後常法に準じて図示しないコンタクトプラグや上層配線を形成する。セルフアラインコンタクトホール９にはスリット状の層間絶縁膜７のピラーが残るが、コンタクトプラグや上層配線の形成時のステップカバレッジに支障を来さない限り、このまま残しておいてよい。また別途等方性エッチング等により除去してからコンタクトプラグや上層配線を形成してもよい。
【００２９】
本実施例によれば、レジストマスクの開口平面形状を複数の長円形に分割することにより、ＳｉＯ２  ／Ｓｉ３  Ｎ４  間のエッチング選択比を高め、形状に優れたセルフアラインコンタクトホールを有する半導体装置を製造することが可能である。
【００３０】
実施例３
本実施例は、レジストマスクの開口平面形状を同心円状の開口とすることによりアスペクト比を制御し、ＳｉＯ２  ／Ｓｉ３  Ｎ４  間の選択比を向上した例であり、これを図３参照して説明する。
【００３１】
本実施例で採用した図３（ａ）に示す被処理基板の構造は、基本的には従来例の説明に供した図５（ｃ）で示したものと同様である。すなわち、シリコン等の半導体基板１上に熱酸化により１０ｎｍの厚さに形成されたゲート絶縁膜２、ｎ＋  多結晶シリコンからなる５００ｎｍの厚さの複数のゲート電極３、ＳｉＯ２  からなる３００ｎｍの厚さのオフセット絶縁膜４、ゲート電極３およびオフセット酸化膜４の側面に形成された幅２００ｎｍの厚さのＳｉＯ２  からなるサイドウォールスペーサ５、全面に減圧ＣＶＤにより形成された５０ｎｍの厚さのエッチングストッパ層６、全面に形成されたＳｉＯ２  やＰＳＧ等により形成された層間絶縁膜７、そして例えば０．５μｍの厚さに形成されたセルフアラインコンタクト開口用のレジストマスク８からなるものである。
【００３２】
このレジストマスク８は、図３（ｂ）に示す開口平面形状に示すように、サイドウォールスペーサ５およびサイドウォールスペーサ５間の半導体基板１に望む例えば直径０．８μｍの円形の開口を有し、同心円状に直径０．２μｍのレジストピラー８ａが形成されている。したがって、同心円状のレジストマスク８開口幅は０．３μｍである。かかる形状のレジストマスクも、例えば化学増幅レジストとエキシマレーザリソグラフィにより形成することができる。このレジストマスク８パターニングの露光時の正確な位置合わせは、さほど厳密性を必要としない。
層間絶縁膜７の厚さは、例えばオフセット絶縁膜４上の平坦部で４００ｎｍである。また複数の隣接するゲート電極３間の距離は１．０μｍである。
【００３３】
かかる構造の被処理基板を、マグネトロンＲＩＥ装置により下記エッチン条件により２段階エッチングして、図３（ｃ）に示すようにセルフアラインコンタクトホール９を形成した。
0003555333.tif 000004
【００３４】
本実施例で採用した被処理基板は、レジストマスク８の開口形状を同心円状とすることにより、レジストマスク８の厚さを含めたセルフアラインコンタクトホール９の半径方向のアスペクト比は、サイドウォールスペーサ５の肩部上部において３．０となるように設計してある。したがって、この部分でのＳｉＯ２  ／Ｓｉ３  Ｎ４  間のエッチング選択比は図４のグラフから明らかなように最も高い値を示す。
【００３５】
このため、第１段エッチングにおいて最もスパッタアウトされ易いサイドウォールスペーサ５の肩部上部においても、エッチングストッパ層６が消失する不具合は発生せず、したがってサイドウォールスペーサ５やオフセット絶縁膜４が膜減りすることもない。
この後、第２段エッチングでエッチングストッパ層６を除去後、レジストマスク８を剥離し、常法に準じて図示しないコンタクトプラグや上層配線を形成する。セルフアラインコンタクトホール９に円形の層間絶縁膜７のピラーが残るが、コンタクトプラグや上層配線の形成時のステップカバレッジに支障を来さない限り、このまま残しておいてよい。また別途等方性エッチング等により除去してからコンタクトプラグや上層配線を形成してもよい。
【００３６】
本実施例によれば、レジストマスクの開口平面形状を同心円状とすることにより、ＳｉＯ２  ／Ｓｉ３  Ｎ４  間のエッチング選択比を高め、形状に優れたセルフアラインコンタクトホールを有する半導体装置を製造することが可能である。
【００３７】
以上、本発明を３例の実施例により詳細に説明したが、本発明はこれら実施例に何ら限定されるものではない。すなわち、実施例におけるレジストマスクや層間絶縁膜の厚さ、レジストマスクの開口径やその形状等は、サイドウォールスペーサの肩部上部において略２以上４．５以下となるように設計すればよく、実施例の形状に限定されない。
またサイドウォールスペーサとエッチングストッパ層を共用するセルフアラインコンタクト構造、すなわち、サイドウォールスペーサをＳｉ３  Ｎ４  により形成する場合にも本発明を適用することができる。
また本発明の技術的思想を敷衍すれば、複数のゲート電極間のセルフアラインコンタクトに限らず、例えばゲート電極とＬＯＣＯＳ間の半導体基板に望むセルフアラインコンタクトの形成にも適用できることは自明である。
またプラズマエッチング方法や装置等も各種変更が可能である。特にプラズマエッチング装置としてはＥＣＲプラズマエッチング装置、誘導結合プラズマエッチング装置やヘリコン波プラズマエッチング装置等、イオン密度の高いプラズマを発生しうるエッチング装置を使用することが均一性、低ダメージあるいはスループットの観点から好ましい。
【００３８】
【発明の効果】
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、エッチングストッパ層を利用したセルフアラインコンタクトホール加工において、層間絶縁膜とエッチングストッパ層とのエッチング選択比が向上できる。エッチング選択比を過剰のポリマ堆積に依存する必要がないので、エッチングレート減少によるスループット低下の虞れもない。
これにより、サイドウォールスペーサやオフセット絶縁膜のエッチングが防止され、ゲート電極とコンタクトプラグ間の距離を充分に確保できるので、絶縁耐圧が向上し、信頼性の高い高集積化された半導体装置の製造方法を提供することが可能となった。
【図面の簡単な説明】
【図１】本発明を適用した実施例１の工程を、その工程順に説明する概略断面図および平面図である。
【図２】本発明を適用した実施例２の工程を、その工程順に説明する概略断面図および平面図である。
【図３】本発明を適用した実施例３の工程を、その工程順に説明する概略断面図および平面図である。
【図４】レジストマスクを含めたアスペクト比と、ＳｉＯ２  ／Ｓｉ３  Ｎ４  間のエッチング選択比を示すグラフである。
【図５】一般的なセルフアラインコンタクトの形成工程の、前半の工程を示す概略断面図である。
【図６】一般的なセルフアラインコンタクトの形成工程の、後半の工程を示す概略断面図および平面図である。
【符号の説明】
１…半導体基板、２…ゲート絶縁膜、３…ゲート電極、４…オフセット絶縁膜、５…サイドウォールスペーサ、６…エッチングストッパ層、７…層間絶縁膜、８…レジストマスク、８ａ…レジストピラー、９…セルフアラインコンタクトホール、Ｓ…サイドウォールスペーサの肩部上部
【図１】
0003555333.tif 000005
【図２】
0003555333.tif 000006
【図３】
0003555333.tif 000007
【図４】
0003555333.tif 000008
【図５】
0003555333.tif 000009
【図６】
0003555333.tif 000010