(57)【特許請求の範囲】
【請求項１】
ゲート電極形成用金属膜のパターニングを行うためゲート電極に対応する位置に形成されたレジストのゲート電極部チャネル方向側面を、下拡がりの形状に加工するレジスト端側面加工ステップと、
下拡がりの形状に加工されたレジストをマスクにゲート電極形成用金属膜をエッチングして仮のゲート電極を形成する仮のゲート電極形成ステップと、
下拡がりの形状のレジスト下部に仮のゲート電極が形成された状態で仮のゲート電極をマスクに半導体層に高濃度に不純物を注入する第１回目の不純物注入ステップと、
エッチングにより、下拡がりの形状のレジストの少なくともチャネル方向両端部を中心寄りに後退させて、前記仮のゲート電極のチャネル方向両端部の表面を露出させる孤立レジストエッチングステップと、
残ったレジストをマスクに、露出した前記仮のゲート電極の両端部を除去する仮のゲート電極両端除去ステップと、
両端を除去して形成されたゲート電極をマスクに半導体層に低濃度で不純物を注入する第２回目の不純物注入ステップとを有し、
前記レジスト端側面加工ステップは、
ゲート電極形成用金属膜上でパターン化されたレジストの形状を加熱溶融により半球状にするレジスト球化ステップである
ことを特徴とするＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項２】
ゲート電極形成用金属膜のパターニングを行うためゲート電極に対応する位置に形成されたレジストのゲート電極部チャネル方向側面を、下拡がりのテーパーを有する形状に加工するレジスト端側面加工ステップと、
テーパー形状に加工されたレジストをマスクにゲート電極形成用金属膜をエッチングして仮のゲート電極を形成する仮のゲート電極形成ステップと、
端面がテーパー形状のレジスト下部に仮のゲート電極が形成された状態で仮のゲート電極をマスクに半導体層に高濃度に不純物を注入する第１回目の不純物注入ステップと、
エッチングにより、端面がテーパー形状のレジストの少なくともチャネル方向両端部を中心寄りに後退させて、前記仮のゲート電極のチャネル方向両端部の表面を露出させる孤立レジストエッチングステップと、
残ったレジストをマスクに、露出した前記仮のゲート電極の両端部を除去する仮のゲート電極両端除去ステップと、
両端を除去して形成されたゲート電極をマスクに半導体層に低濃度で不純物を注入する第２回目の不純物注入ステップとを有し、
前記レジスト端側面加工ステップは、
ゲート電極形成用の金属膜上にパターン化して形成されたレジストを、レジスト材料が変形しないことから定まるポストベーク温度より高い所定の温度に晒して上部を収縮させる熱収縮ステップである
ことを特徴とするＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項３】
レジストを使用してゲート電極形成用金属膜より仮のゲート電極を形成する仮のゲート電極形成ステップと、
仮のゲート電極の形成に使用したレジストが上部に在る状態で仮のゲート電極をマスクに半導体層に高濃度で不純物を注入する第１回目の不純物注入ステップと、
エッチングにより、前記レジストの少なくともチャネル方向両端部を中心寄りに後退させて、前記仮のゲート電極のチャネル方向両端部の表面を露出させる孤立レジストエッチングステップと、
残ったレジストをマスクに、露出した前記仮のゲート電極の両端部をエッチングで除去する仮のゲート電極両端除去ステップと、
仮のゲート電極の両端を除去されて形成されたゲート電極をマスクに半導体層に低濃度で不純物を注入する第２回目の不純物注入ステップとを有し、
前記仮のゲート電極形成ステップは、
ゲート電極用金属膜上にポストベークの温度が高い第１のレジストを塗布する第１回目のレジスト塗布小ステップと、
前記第１のレジスト上に、前記第１のレジストよりポストベークの温度が低い第２のレジストを積層塗布する第２回目のレジスト塗布小ステップと、
前記第１のレジストと前記第２のレジストを共に電極形成用マスクを使用して露光し、その後現像する露光現像小ステップと、
前記第１のレジストが変形しないことから定まるポストベーク温度でポストベークを行う高温ベーキング小ステップと、
前記第１と第２のレジストをマスクにゲート電極形成用の金属膜のパターニングを行い仮のゲート電極を形成する仮のゲート電極パターニング小ステップと、を有している
ことを特徴とするＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項４】
レジストを使用してゲート電極形成用金属膜より仮のゲート電極を形成する仮のゲート電極形成ステップと、
仮のゲート電極の形成に使用したレジストが上部に在る状態で仮のゲート電極をマスクに半導体層に高濃度で不純物を注入する第１回目の不純物注入ステップと、
エッチングにより、前記レジストの少なくともチャネル方向両端部を中心寄りに後退させて、前記仮のゲート電極のチャネル方向両端部の表面を露出させる孤立レジストエッチングステップと、
残ったレジストをマスクに、露出した前記仮のゲート電極の両端部をエッチングで除去する仮のゲート電極両端除去ステップと、
仮のゲート電極の両端を除去されて形成されたゲート電極をマスクに半導体層に低濃度で不純物を注入する第２回目の不純物注入ステップとを有し、
前記孤立レジストエッチングステップに先立って、
仮のゲート電極上に形成されたレジストを、前記レジストの融点あるいは軟化点以上の温度に晒して、その表面を半球状に溶融変形させる孤立レジスト半球化ステップを有している
ことを特徴とするＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項５】
前記レジストが、メルトフロー型レジストである、
ことを特徴とする請求項４に記載のＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項６】
レジストを使用してゲート電極形成用金属膜より仮のゲート電極を形成する仮のゲート電極形成ステップと、
仮のゲート電極の形成に使用したレジストが上部に在る状態で仮のゲート電極をマスクに半導体層に高濃度で不純物を注入する第１回目の不純物注入ステップと、エッチングにより、前記レジストの少なくともチャネル方向両端部を中心寄りに後退させて、前記仮のゲート電極のチャネル方向両端部の表面を露出させる孤立レジストエッチングステップと、
残ったレジストをマスクに、露出した前記仮のゲート電極の両端部をエッチングで除去する仮のゲート電極両端除去ステップと、
仮のゲート電極の両端を除去されて形成されたゲート電極をマスクに半導体層に低濃度で不純物を注入する第２回目の不純物注入ステップとを有し、
前記孤立レジストエッチングステップに先立って、
ゲート電極上に形成されたレジストに該レジスト材料が変形しないことから定まるポストベーク温度より高い所定の温度を加えて、その上部表面を収縮させて、レジストの端面に下拡がりの傾斜を与えるレジスト熱収縮ステップを有している
ことを特徴とするＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項７】
前記孤立レジストエッチングステップは、
レジストを、Ｏ2 、オゾンの少なくとも１を含むガスでのアッシングにより、前記レジストの少なくともゲート電極のチャネル方向両端部を中心よりに後退させるステップである、
ことを特徴とする請求項１〜請求項６のいずれかに記載のＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項８】
レジストを使用してゲート電極形成用金属膜より仮のゲート電極を形成する仮のゲート電極形成ステップと、
仮のゲート電極の形成に使用したレジストが上部に在る状態で仮のゲート電極をマスクに半導体層に高濃度で不純物を注入する不純物注入ステップと、
前記仮のゲート電極形成ステップの前または前記不純物注入ステップの前若しくは後に、前記仮のゲート電極の形成に使用するあるいは使用したレジストのチャネル方向両端面に下拡がりの形状を形成するレジスト端面傾斜化ステップと、
前記レジスト端面傾斜化ステップの後、エッチングにより、前記レジストの少なくともチャネル方向両端部を中心寄りに後退させて、前記仮のゲート電極のチャネル方向両端部の表面を露出させるレジストエッチングステップと、
残ったレジストをマスクに、露出した前記仮のゲート電極の両端部をエッチングで除去するゲート電極形成ステップとを有していることを特徴とするオフセット型の薄膜トランジスタの製造方法。
【請求項９】
基板上に順にゲート電極とゲート絶縁膜と半導体層とを形成するボトムゲート型トランジスタ形成用基本ステップと、
半導体層上に不純物注入マスク用金属膜を形成する金属膜形成ステップと、
金属膜上にレジスト膜を形成するレジスト膜形成ステップと、
基板の裏面側よりゲート電極を露光マスクとして前記形成されたレジスト膜を露光してパターン化するレジスト膜パターン化ステップと、
パターン化されたレジスト膜をマスクに前記不純物注入マスク用金属膜をパターン化する第１回目の不純物注入マスク形成ステップと、
形成された第１回目の不純物注入マスクをマスクとして、基板表面側より高濃度で不純物を注入する第１回目の不純物注入ステップと、
パターン化された第１回目の不純物注入マスク上のパターン化されたレジストを、そのチャネル方向両端の側面が中央部寄りの傾斜を有するよう処理する孤立レジスト端面傾斜化ステップと、
チャネル方向両端の側面が中央部寄りの傾斜を有するよう処理されたレジストのチャネル方向両端面を中心寄りに後退させ、その下方の第１回目の不純物注入マスクの両端部の表面を露出させる孤立レジストエッチングステップと、
残ったレジストをマスクに露出した第１回目の不純物注入マスクの両端露出部をエッチングで除去する第２回目の不純物注入マスク形成ステップと、
形成された第２回目の不純物注入マスクをマスクとして基板表面側より低濃度で不純物を注入する第２回目の不純物注入ステップとを有していることを特徴とするＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項１０】
基板上に順にゲート電極とゲート絶縁膜と半導体層と保護絶縁膜とを形成するボトムゲート型トランジスタ形成用基本ステップと、
半導体層上に不純物注入マスク用金属膜を形成する金属マスク形成ステップと、
金属マスク上にレジスト膜を形成するレジスト膜形成ステップと、
基板の裏面側よりゲート電極を露光マスクとして前記形成されたレジスト膜を露光してパターン化するレジスト膜パターン化ステップと、
パターン化されたレジスト膜をマスクに前記不純物注入マスク用金属膜をパターン化する第１回目の不純物注入マスク形成ステップと、
形成された第１回目の不純物注入マスクをマスクとして、基板表面側より高濃度で不純物を注入する第１回目の不純物注入ステップと、
パターン化された第１回目の不純物注入マスク上のパターン化されたレジストを、そのチャネル方向両端の側面が中央部よりの傾斜を有するよう処理する孤立レジスト端面傾斜化ステップと、
チャネル方向両端の側面が中央部よりの傾斜を有するよう処理されたレジストのチャネル方向両端面を中心寄りに後退させ、その下方の第１回目の不純物注入マスクの両端部の表面を露出させる孤立レジストエッチングステップと、
残ったレジストをマスクに露出した第１回目の不純物注入マスクの両端露出部をエッチングで除去する第２回目の不純物注入マスク形成ステップと、
形成された第２回目の不純物注入マスクをマスクとして基板表面側より低濃度で不純物を注入する第２回目の不純物注入ステップとを有していることを特徴とするＬＤＤ構造の薄膜トランジスタの製造方法。
【請求項１１】
薄膜トランジスタをマトリクス状に配置した薄膜トランジスタアレイを有する第１の基板と、これに対向する電極を配置した第２の基板と、両基板間にエレクトロルミネッセンス材料を挟持したエレクトロルミネッセンス表示装置の製造方法であって、
請求項１から請求項６、または請求項８〜請求項１０のいずれかに記載の薄膜トランジスタの製造方法を用いて、前記第１の基板に前記薄膜トランジスタを作製する、
ことを特徴とするエレクトロルミネッセンス表示装置の製造方法。
【請求項１２】
薄膜トランジスタをマトリクス状に配置した薄膜トランジスタアレイを有する第１の基板と、これに対向する電極を配置した第２の基板と、両基板間に液晶材を挟持した液晶表示装置の製造方法であって、
請求項１から請求項１０のいずれかに記載の薄膜トランジスタの製造方法を用いて、前記第１の基板に前記薄膜トランジスタを作製する、
ことを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ及びその製造方法に関し、特に液晶表示装置の画素スイッチング素子や駆動回路等に使用される薄膜トランジスタに関する。
【０００２】
【従来の技術】
近年、単純マトリックス型表示装置と比較して高い画質が得られるため液晶パネルの画素電極毎に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴと称する）を備えたアクティブマトリックス型表示基板を用いた表示装置が盛んに研究されている。その中で、多結晶シリコン（以下、ポリシリコンとも記す）ＴＦＴの電子移動度が、非晶質シリコン（以下、原則としてアモルファスシリコンと記す）ＴＦＴと比較して１桁から２桁以上高いことに着目して、画素スイッチング素子としてのＴＦＴと駆動回路をポリシリコンを使用した上で同一ガラス基板上に形成する、いわゆる駆動回路内蔵型の液晶表示装置が提案され、研究等されている。
【０００３】
しかしながら、駆動回路の内蔵化に際して用いられるポリシリコン型ＴＦＴは、アモルファス型ＴＦＴやＭＯＳ型電解効果トランジスタと比較してＯＦＦ電流が大きい。このため、そのままではこのポリシリコン型ＴＦＴを適用した駆動回路内蔵型の液晶表示装置の実現に大きな障害となる。
【０００４】
そこで、このようなポリシリコン型ＴＦＴの電気的特性課題を解決するため、ゲート構造をサブゲート化して、ＴＦＴのソース領域またはドレイン領域の少なくとも一方の領域に隣接して、低濃度不純物領域（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を設け、ＯＦＦ電流の低減を図ると同時にＯＮ電流の減少が起きない薄膜トランジスタ構造が提案され、研究等されている（ＳＩＤ９６  ＤＩＧＥＳＴ  ｐｐ２５：Ｓａｍｓｕｎｇ  電子、Ｅｕｒｏ  Ｄｉｓｐｌａｙ'９６  ｐｐ５５５、ＡＳＩＡ  Ｄｉｓｐｌａｙ'９５  ｐｐ３３５：Ｐｈｉｌｉｐｓ）。
【０００５】
以下、そのような薄膜トランジスタの構造を図１に示す。
【０００６】
本図において、１は、その（図上）上部に内部物質の拡散防止等のためのバッファ層を形成したガラス基板である。２は、多結晶シリコン半導体層である。３は、ゲート絶縁膜である。４は、ゲート電極である。４０は、サブゲート電極であり、その図上左右の４５と４６の部分は、チャネル方向両側へはみ出したサブゲート電極である。２４５と２４６は、多結晶シリコン半導体層の低濃度不純物領域（以下、ＬＤＤ領域とも記す）である。２５は、同じくソース領域（ｎ＋層）である。２６は、同じくドレイン領域（ｎ＋層）である。２４は、同じくチャネル領域である。５は、ソース電極である。６は、ドレイン電極である。７は、層間絶縁膜である。
【０００７】
なお、実際には、例えば３０ｃｍ×４０ｃｍ程度のガラス基板上に、画素部やその周辺の駆動回路部の配置に応じて、本図に示すような多数の薄膜トランジスタが縦、横方向幾列にも配列して形成され、また配線等がなされている。しかし、これらについては、自明のことなのでわざわざの図示は省略する。
【０００８】
ところでこのＴＦＴのゲート電極４上には、これを覆うようにサブゲート電極４０が設けられており、サブゲート電極の更にゲート電極からはみ出した部分４５、４６の直下には低濃度不純物領域（ＬＤＤ領域：ｎ−層）２４５、２４６が形成されている。
【０００９】
さて、この低濃度不純物領域の一般的な形成方法としては、以下のようなものがある。先ず、ゲート電極４を形成した後、これをマスクとしてゲート絶縁膜を介してその下部の多結晶シリコン半導体層２に低濃度で（軽く）不純物の注入を行う。これにより、ゲート電極４直下には不純物が注入されず、この部分の多結晶シリコン層がチャネル領域を形成することとなる。そして、ゲート電極４に覆われていない部分には、少量の不純物が注入された状態となる。
【００１０】
次に、ゲート電極上にサブゲート電極４０となる金属膜を形成し、更にホトリソグラフィー、エッチングによって不必要な部分を除去し、残った金属膜がゲート電極上面、側面を覆い、このためチャネル方向（ソース電極とドレイン電極の方向）に所定量はみ出し部４５、４６があるサブゲート電極４０を形成する。
【００１１】
最後に、先の注入よりもずっと高い濃度で（高い濃度になる様に）不純物の注入を行う。
【００１２】
これにより、サブゲート電極で覆われていない部分には高濃度に不純物が注入されてソース領域２５とドレイン領域２６が形成され、サブゲート電極に覆われた部分は、不純物が注入されないため、サブゲート電極がゲート電極よりはみ出した部分の直下には低濃度不純物領域２４５、２４６が形成される。なお、この低濃度不純物領域の寸法は、ＴＦＴのチャネル幅に対して１００〜１０％に設定される。
【００１３】
このように、ポリシリコン型ＴＦＴでは、ＯＦＦ電流が大きいという電気的特性の欠点を解決するためＴＦＴのソース領域またはドレイン領域の少なくとも一方に隣接して、微小な低濃度不純物領域（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を設けることが必要不可欠である。
【００１４】
【発明が解決しようとする課題】
しかしながら、これら低濃度不純物領域を形成するため、以下のごとき問題が生じる。
【００１５】
１）液晶表示装置の高精細化を実現するためには画素トランジスタを微細にして表示密度を高める必要がある。ところで、液晶表示装置の製造に通常用いられるれる露光機は等倍露光方式が主流である。このため、微細な画素トランジスタの製造に際しては、微細化された画素トランジスタのチャネル幅に対して１０〜２５％の極めて微小な領域での低濃度不純物領域を寸法ずれがなく再現性よく形成させる必要があるが、これは極めて困難である。
【００１６】
２）サブゲート電極と低濃度不純物領域との重ね合わせはマスク合わせにより行っているが、それらの重ね合わせを精度良く形成することが困難である。このためマスク合わせ精度の微少なズレでその低濃度不純物領域寸法は実用上無視できない程に変動しかねない。そのため、製造工程管理上、マスク合わせマージンを確保する理由から画素ＴＦＴの微細化に限界が生じ、マージンを確保する分だけ画素ＴＦＴの占有面積が大きくなる。
【００１７】
３）画素ＴＦＴの占有面積が大きくなり、それに伴いソース領域とドレイン領域間の寄生容量が増大し、このため動作波形の遅延が生じ、ひいては液晶表示装置の表示特性の低下につながる。
【００１８】
４）サブゲート電極の形成に際しては、ゲート電極の形成とは別にそのための金属膜の形成、フォトリソグラフィー、エッチング等の工程が必要となり、更にはフォトリソグラフィーを行うためのフォトマスクが必要となる。従って、ＴＦＴ製造プロセスが複雑となり、プロセスの長期化、製造コストの上昇、保留まりの低下が生じかねない。
【００１９】
また、必ずしもＬＤＤ構造の薄膜トランジスタに限らないが、不純物注入時には不純物に併せて稀釈用の水素が高エネルギーで打ち込まれ、これが半導体の結晶構造に悪影響を与えるため、可能な限りその防止を図りたいという要請もある。
【００２０】
また、同じく、広い表示面で均一な明るさを有する等高品質の表示特性を得るため各部の電気抵抗が小さいこと、この一方で製造が楽、しかも低コストという要請もある。
【００２１】
また、例えば表示装置の画素部と周辺回路部とでは、トランジスタに要求される特性が相違し、更に機器によってはゲート電極の直下チャネル方向両側に不純物の注入域がないオフセット型のトランジスタ等が要求されることもある。
【００２２】
このため、ポリシリコン型薄膜トランジスタのＯＦＦ電流の低減とＯＮ電流の減少防止を図るため、ＴＦＴのソース領域及びドレイン領域に隣接した低濃度不純物領域（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を、ゲート電極に対して自己整合的に、あるいは特別なマスク合わせ作業等しなくても必然的に隣接して微細かつ高精度で形成し、その結果寄生容量も少ない薄膜トランジスタをきわめて簡便に製造する技術の開発が望まれていた。
【００２３】
更に、オフセットのトランジスタ等についても、同様の技術の開発が望まれていた。
【００２４】
更にまた、ＬＤＤ型、オフセット型に限らず、様々の特性を有するトランジスタ等についても、同様の技術の開発が望まれていた。
【００２５】
【課題を解決するための手段】
本発明は、以上の課題を解決するためなされたものであり、薄膜トランジスタの製造時にゲート電極が不純物注入時のマスクの役を担うため、その形成に工夫を凝らしたものである。すなわち、第１の発明群においては、ゲート電極をフォトリソグラフィとエッチングにより形成するため、エッチングでゲート電極に整合して孤立化して形成したフォトレジストのチャネル方向断面を少なくとも上部が底部より幅を狭くする。これにより、フォトレジストが均一な厚さである場合に比較して、フォトレジストのチャネル方向両端部を除去してその下部の金属を僅かに露出させるのが容易になる。
【００２６】
この後、この形状のフォトレジストを少くともチャネル方向両側へアッシング等してゲート電極のチャネル方向両端部を露出させ、その露出した部分のゲート電極をエッチングにより除去し、このゲート電極をマスクとして低濃度の不純物注入を行うことにより低濃度不純物領域（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）を自己整合的にきわめて高精度で形成する。
【００２７】
第２の発明群においては、ゲート電極をマスクとして不純物の注入を行なうのは、第１の発明群と同じであるが、ＬＤＤ構造の形成のため、ゲート電極金属を酸化等させるのが相違する。更に、ゲート電極の金属を不純物注入後取り去ったり水素で還元して再度金属とすることもなす。具体的には、各発明群は以下のごとくしている。
【００２８】
第１の発明群の１の発明においては、レジスト（フォトレジスト）を使用してフォトソグラフィとエッチングによりゲート電極形成用の金属膜を基板上のゲート電極の配置、形状に整合してエッチングしてゲート電極を一応形成し、該一応形成された仮のゲート電極そして副次的にその上表面のレジストをもマスクとして半導体層へ不純物イオンを高濃度で注入する。次いで、レジストの少くもチャネル方向両端（実際にはこれに併せて必然的に上面をも）をエッチング特にプラズマ反応を利用してのアッシングにより多少除去し、ゲート電極のチャネル方向両端を露出させる。次いで、レジストをマスクとして上部から所定の反応物質に晒す等のドライエッチング等で露出した仮のゲート電極のチャネル方向両端部を除去する。更に、レジストの有無とは無関係に、ともかく、この下でゲート電極をマスクとして不純物を半導体層へ軽く注入する。これにより、仮のゲート電極のチャネル方向両側のドライエッチング等により除去された（レジスト端面が中央方向へ後退した）部分直下の半導体層には軽く不純物が注入される。その結果、ゲート電極に自己整合的に（実際のゲート電極のチャネル方向両側に位置あわせ等の処理をなすことなく必然的に隣接して小さな）ＬＤＤ領域が形成される。
【００２９】
なお、以上の他、これらの処理に先立っての基板上への半導体層の形成や形成された半導体層の孤立化（パターニング）やそのレーザーアニール等がなされるのは勿論である。また、第２回目の不純物の注入の前若しくは後のレジスト（マスクの効果は事実上ない）の除去、その他半導体層の熱処理や保護絶縁膜の形成やソース電極やドレイン電極の形成等がなされるのも勿論である。
【００３０】
また、１の発明においては、仮の（一応の）ゲート電極が形成された時点あるいは第１回目の高濃度での不純物注入がなされた時点、更にはケースによってはゲート電極形成用金属膜上に該金属膜をパターン化するためゲート電極の位置にあわせてレジストが孤立化された時点でレジストは少くも仮のゲート電極のチャネル方向両側にはテーパー（傾斜）した形状（ただし、傾斜面は必ずしも直線とは限らない）としている。そして、第１回目の高濃度の不純物の注入後、ゲート電極上のレジストをアッシング等によりチャネル方向両側を後退させる（取り去る）。さてこの際、チャネル方向は下（基板や半導体層）側が広がっているため、無理なくゲート電極チャネル方向両側部上部のレジストが先に、しかも傾斜のためチャネル方向に精度良く除去される。そして、当該部のレジストはわずかに除去されたが、ゲート電極上方（中央部を含む）ほとんどの部分のレジストが除去されていない状態でアッシングを中止する。更に、この残ったレジストをマスクとして、仮のゲート電極を形成する金属のチャネル方向両側を除去してゲート電極を形成する。この下で、残ったゲート電極（あるいはこれに加えて残ったレジスト）をマスクとして不純物を薄く注入する。これにより、仮のゲート電極チャネル方向両側の金属が後退した部分直下の半導体層にＬＤＤ領域が形成される。
【００３１】
また他の発明においては、ゲート電極形成用金属層の上で孤立化したレジストや或いは孤立化されたゲート電極上で同じく孤立化したレジストをそのチャネル方向端面が傾斜を有するよう様々な工夫をこらしている。即ち、
レジストが熱収縮したり、融点近傍の温度に晒されて流動かしたりして球形化すること等により、少くもチャネル方向の断面が半円状（含む、多少のいびつが在る場合や楕円状）等になる（従って、ゲート電極が正方形ならば立体的に見れば多くの場合大凡半球状）ようにする。
【００３２】
また、レジストの固化のためのポストベーク温度を、当該レジストの材料にとり変形等しないと言う面から最適の温度よりも高い温度で行なうようにしている。これにより、レジスト上部は収縮しつつ固化するため、そのチャネル方向両側部に傾斜が生じる。
【００３３】
また、同じく熱収縮を利用するが、レジストは上下２層とする。さて、下層のレジスト材料はポストベーク温度が上層のレジスト材料よりも高い。この下で、下層のレジスト材料に適した温度で露光、現像後のポストベークを行なう。その結果、下層のレジストは最適な温度でポストベークされるため、その下層のゲート電極を形成するに際しての位置決めは精度良好になされる。ところで、上層のレジストはそのベーキング温度より高い温度であるため、熱収縮する。その結果、上下２層からなるレジスト層全体としては、上方が縮んだ形状、チャネル方向断面は大凡両側が下拡がりになった形状となる。このため、アッシングに際してはレジスト層厚さが薄い部分からレジストが完全に除去されるため、ゲート電極チャネル方向両側部が先に、しかも僅かに露出することを容易になしうる。
【００３４】
また、露光、現像に先立ってのレジストのプリベークを規定より低い温度で行なうようにしている。このため、露光後の現像に際して、レジストは現像液に全体的に浸飾され易くなっている。ひいては、ゲート電極の配列、形状に対応して孤立化される際、下拡がりの形状となる。なお、この場合には、レジストがネガかポジか等に応じて、露光マスクを多少大きくしたり等していても良い。
【００３５】
また、レジストをゲート電極形成のためゲート電極の位置と形状に対応して露光する際、焦点を少しずらしている。このため、個々のフォトレジストは下拡がりに露光される。ひいては、下拡がりの形状になる。
【００３６】
また、ゲート電極を形成するため使用する（フォト）レジストを露光する際用いるフォトマスクはぬきパターンであり、これに整合して（フォト）レジストはネガ型である。このため、また微小な孔であるため回折の効果も加わって、下拡がりに露光され易くなる。その結果、先の幾つかの発明と同じく、下拡がりの形状になる。
【００３７】
また、一応形成された（仮の）ゲート電極上でゲート電極の配置形状に整合して孤立化して形成されたレジストレジストに熱を加えて溶融させ、表面張力で半球状とする。これにより、下拡がりの形状になる。
【００３８】
またこの際、レジストとして１２０℃〜２００℃程度の温度で溶融するメルトフロー型としている。このため、加熱による半球状化が容易となる。
【００３９】
また、仮のゲート電極形成ステップ後、孤立レジストエッチングステップに先立って、仮のゲート電極上に孤立された一層のレジストをポストベーク温度より高い温度に晒して熱収縮させる。これにより、レジスト上上面側は自由なため収縮するが、仮のゲート電極に接している部分は拘束されてそのままである。ひいては、チャネル方向下方が広がった形状となる。
【００４０】
また、レジストと流体を化学反応させるが、この際、反応は上方から流体を打ち込むエッチング等と異なり、面積に比例する方式を採用した端面除去ステップとしている。これにより、レジスト量／反応面積の比の大な端面から除去される。また必要に応じて反応性気体をチャネル方向上部両側より吹き付ける。これにより、チャネル方向両側の上部ほど気体に晒される。ひいては、レジストのチャネル方向両端面に下拡がりの傾斜がつく。なお、この場合には、露光マスクを、そして言わば断面が長方形のパターン化されたレジストが多少大きくなることもなされうる。
【００４１】
また１の発明においては、孤立化され一応形成された仮のゲート電極をＬＤＤ領域への低濃度での不純物注入時のマスクとして使用するためには、仮のゲート電極のチャネル方向両側を僅かに除去する必要がある。ところで、そのため仮のゲート電極をエッチング除去する際のマスクとして使用する有機物のレジストのチャネル方向両側を僅かに中心寄りに後退させるのにＯ2 若しくはＯ3 あるいはその両方を含むガスを使用する。これにより、酸素のプラズマ反応ブレジストが酸化され、精度良好なアッシングができる。
【００４２】
また、１のにおいては、ゲート電極下方のチャネル領域のチャネル方向両側の僅かな領域の半導体層内に不純物がないオフセット型の薄膜トランジスタの製造方法において、仮のゲート電極をマスクとして不純物を注入後、ゲート電極のチャネル方向両側を僅かに除去する。ところでその手段として、仮のゲート電極の形成に使用しかつ不純物注入後も仮のゲート電極上に在るレジストのチャネル方向両側部を僅かに除去する必要が有るが、この手段として今までのＬＤＤ型構造のトランジスタの製造方法の発明と同じ技術内容のステップを採る。その後、残ったレジストをマスクとして仮のゲート電極のチャネル方向両側を除去する。
【００４３】
また１の発明においては、ボトムゲート型のＬＤＤ構造の薄膜トランジスタとしている。このため、紫外線そして将来は多分Ｘ線をも使用していわゆる裏面露光を行ない、ゲート電極の直上部の半導体層の直上にこれに自己整合的に不純物注入用金属性マスクを形成する。ところで、この金属性マスクのチャネル方向両端の微小な部分を除去するのは、記述のトップゲート型を対象とした各発明と同様の手法、更にその上部のレジストのチャネル方向両端部を下拡がりに傾斜させてのアッシングを行なう。
【００４４】
また、１の発明においては、先の発明が金属製マスクを半導体層の直上に設けたのに対して、半導体層の上部に絶縁性保護膜を設け、その直上に金属製マスクを形成する。このため、不純物注入時の加速電圧の上昇等では不利であるが、半導体層の金属による汚染対策を施す必要がない。
【００４５】
また、１の発明においては、今までの発明の薄膜トランジスタを採用したエレクトルミネッセレス表示装置としている。
【００４６】
また１の発明においては、今までの発明の薄膜トランジスタを採用した液晶表示装置としている。
【００４７】
また１の発明においては、第１の発明群のＬＤＤ型トランジスタのＬＤＤ領域の抵抗値を製品の性能等から要求されるある範囲内としている。
【００４８】
また１の発明においては、第１の発明群のトランジスタの半導体として多結晶シリコンを採用している。
【００４９】
第２の発明群の１の発明においては、ＬＤＤ構造の薄膜トランジスタは、そのゲート電極をマスクとして、半導体層へ不純物を注入するが、この際ＬＤＤ構造とするため２回に分けて注入するだけでなく、ＬＤＤ領域形成のため第１回目の低濃度での不純物の注入後、ゲート電極を酸化等させてそのチャネル方向両側へ伸長をさせて第２回目の高濃度の注入を行なっている。その結果、ゲート電極表面は当該材料の絶縁性反応膜で被覆されている。ところでこの際のゲート電極の厚さ、ＬＤＤ領域の長さは単にトランジスタの純性能面のみからならず、不純物注入時のマスク能力、反応膜形成による仮のゲート電極の金属の反応量、反応膜厚さや進行方向をも考慮している。そして、進行方向により、オフセット量等をも調整している。
【００５０】
また、酸化膜は、基板の耐える上限たる６００℃以下、好ましくは４００℃〜５００℃で酸素や水蒸気と反応させて形成した熱酸化膜としている。これにより、膜厚さの制御が容易になる。
【００５１】
また、ゲート電極は、Ｍｏ（モリブデン）１５〜５０原子％、好ましくは１５〜３５原子％、より好ましくは３３〜３７原子％のＷ（タングステン）との合金（金属間化合物、固溶体の他に、スパッタリング等によりＭｏとＷの極く微小な粉末が混ざり合った状態をも含む）としている。これにより、Ｗよりも電気抵抗が少なく、Ｍｏよりも化学的に安定となっている。また、酸化したゲート電極側部は水素による還元が容易となり、しかも両金属は密度が高いため、単に不純物注入時のマスクとしての機能が高くこのため薄くしえるだけでなく、ゲート電極直下部の半導体層へ不純物の稀釈用の水素が打ち込まれることの阻止能力も優れる。
【００５２】
また、絶縁性反応膜は、ゲート電極側部を（そして事実上上面をも）酸化等によりチャネル方向へ所定量伸長させている。ところで、ゲート電極材料の酸化等によるチャネル方向への伸長は、精密に制御可能である。このため、微小であるにもかかわらず精度よくＬＤＤ領域を形成することが可能となる。
【００５３】
また１の発明においては、ゲート電極の酸化等によるチャネル方向への伸長を利用してＬＤＤ構造のトランジスタとしているのは先の幾つかの方法の発明と共通する。しかしながら、ゲート電極のチャネル方向両サイド、そして現実にはその上面等の金属の酸化物を除去するステップを有しているのが異なる。このため、トランジスタの特性が多少異なり、製品の用途によってはより好ましいものとなる。
【００５４】
また１発明においては、ＬＤＤ構造の薄膜トランジスタの製造に際して、不純物注入時のマスクとして用いるゲート電極の酸化によるチャネル方向両側への伸長を利用するのは先の幾つかの方法の発明と共通する。しかし、不純物注入後に金属酸化膜を還元するステップを有しているのが相違する。このため、これまた特性の異なるトランジスタを得られる。
【００５５】
また、１の発明においては、ゲート電極を形成する金属膜を酸化させた後、チャネル方向両側斜め上方向から高電圧で、例えば１．５〜２．５倍程度のエネルギーで、所定量の不純物を注入する。これにより、特にボロン等の軽い不純物の場合そうであろうが、不純物は持っているエネルギーが高いため停止するまでに酸化されたゲート金属、ゲート絶縁層で何度も衝突を繰り返し、ゲート電極下部半導体内のチャネル方向中心寄りへも散乱により侵入する。そしてこれによりＬＤＤ領域が形成される。
【００５６】
しかる後、ゲート電極直上部からの高濃度での不純物の注入がなされる。
【００５７】
また１の発明においては、チャネル方向量端面に酸化膜の形成されたゲート電極をマスクとして高電圧で、所定濃度の不純物が注入される。この場合も先の発明と同じくゲート絶縁膜内での散乱により、不純物は金属酸化膜直下部の半導体層へ侵入する。しかる後、通常の電圧で高濃度に不純物が注入され、更にこの後金属酸化膜は除去される。この基で、以下の水素の追い出しや半導体の熱処理時等の加熱の際に熱拡散で不純物が一層金属酸化膜が在った部分の直下の半導体層の中心方向へ侵入し、ＬＤＤ領域が形成される。
【００５８】
また１の発明においては、オフセット型の薄膜トランジスタを製造するため、チャネル方向両側に金属酸化膜の形成された状態のゲート電極をマスクとして高濃度の不純物が上方より打ち込まれる。この後、金属酸化膜が除去される。
【００５９】
また、不純物の散乱や熱拡散をも考慮している。
【００６０】
また、いつ１の発明においては、第２の発明群の薄膜トランジスタの半導体は多結晶シリコンとしている。
【００６１】
【発明の実施の形態】
以下、本発明をその実施の形態に基づいて説明する。
【００６２】
（第１の実施の形態）
本実施の形態は、不純物注入時にマスクとしての役を担うゲート電極の形成を２段に分け、不純物注入も２度行なうものである。更にこのため、ゲート電極のチャネル方向両端の微少なエッチングに使用するフォトレジストのアッシングに工夫を凝らしたものである。
【００６３】
図２と図３は、本実施の形態の薄膜トランジスタが製造されていく様子、あるいは製造方法を順に示したものである。なお、両図は、本来１つの図であるべきだが、スペースの都合で２つの図としたものである。
【００６４】
先ず、図２に基づいて説明する。
【００６５】
（１）  上面にバッファー層としてＳｉＯ2 膜  が形成されたガラス基板１上面にプラズマＣＶＤ法あるいは減圧ＣＶＤ法により５００〜１０００Åの厚さにアモルファスシリコン層２を堆積させる。次に、後のレーザーアニールによるアモルファスシリコン層の結晶化の際、アモルファスシリコン層中の水素の離脱によってアモルファスシリコン層のアブレーションを防止するため４００℃で脱水素を行う。
【００６６】
（２）  波長３０８ｎｍのエキシマレーザーを使用しての所定の照射によりアモルファスシリコン層を一旦溶融させ、その後の再結晶化（多結晶化）にて、ポリ（多結晶）シリコン層２０を形成する。
【００６７】
（３）  ホトリソグラフィーによりポリシリコン層を個々の半導体素子に対応した所定の形状に島（孤立）化したポリシリコン層２１を形成する。
【００６８】
（４）  ガラス基板１上に、ポリシリコン層２１を覆うようにして、ゲート絶縁膜となる厚さが１０００ÅのＳｉＯ2 （二酸化シリコン）層３を形成し、更にその上にＡｌ、Ｍｏ、Ｔａ等の金属からなるゲート電極形成用の金属層４８を形成する。
【００６９】
（５）  ゲート電極形成用金属層４８上にフォトレジスト８を塗布し、所定条件でのプリベーク（排気しつつの加熱）を行う。
【００７０】
（６）  ゲート電極を形成するため、フォトマスク９を用いて露光する。
【００７１】
次に、図３に移る。
【００７２】
（７）  フォトレジストの現像後、露光した部分のフォトレジストの除去（フォトリソグラフィー）を行う。更に、残ったフォトレジストの所定条件でのポストベークによる完全な硬化を行う。次いで、フォトマスク状に残ったフォトレジスト８１をマスクとしてゲート電極形成用金属層４８のエッチングを行い、仮のゲート電極４を形成する。
【００７３】
（８）  形成された仮のゲート電極４そして副次的にその直上のフォトレジストをマスクとして、リンイオンを用いたイオンドーピング法にて第１回目の不純物注入を行う。この際、リンイオンは高濃度で注入する。これにより仮のゲート電極の直下のポリシリコン層は不純物が注入されない。このため、この部分の中央部がチャネル領域となり、そのチャネル方向両側は（図上左右は）後で説明するＬＤＤ領域となる。また、仮のゲート電極の直下部の図上左右に位置するポリシリコン層は、高濃度に不純物が注入された領域（ｎ＋層）となり、ソース領域とドレイン領域を形成することとなる。
【００７４】
（９）  エッチング、例えばＯ2 とオゾンによるアッシングによりフォトレジストを左右そして下方向に等長的にアッシングしてチャネル方向両側（そして厳密には上面も）を中央部寄りに後退させ、その結果仮のゲート電極のチャネル方向両端部を少し露出させる。なおこの際の仮のゲート電極の端部における露出量は、ゲート電極幅が２μｍの場合、大凡、０．２〜０．５μｍとなるようアッシング条件を最適化している。
【００７５】
（１０）  上方からの流体を作用させてのエッチングによりフォトレジストよりチャネル方向両側に僅かに露出したゲート電極の両端部を除去する。これによりゲート電極が形成されるが、更にこのゲート電極４１をマスクとしてリンイオンを用いたイオンドーピング法にて第２回目の不純物注入を行う。
【００７６】
そして、この際、注入濃度は先の注入より低濃度とする。その結果、ゲート電極両側のエッチングによって除去された部分の直下の領域のポリシリコン層には、低濃度で不純物が注入されることとなる。その結果、微少な幅で低濃度の不純物領域（ｎ−層）２４５、２４６、すなわちＬＤＤ領域が形成される。
【００７７】
（１１）  フォトレジストを除去したのち、ゲート電極を覆うようにＳｉＯx 等からなる層間絶縁膜７を製膜する。次に、層間絶縁膜及びゲート絶縁膜にソース電極とドレイン電極形成用のコンタクトホールを開口し、Ａｌ、Ｍｏ、Ｔａ等の金属層をスパッタ法で蒸着形成して両コンタクトホール内に金属を充填し、更に金属層を所定形状にパターニングしてソース電極５とドレイン電極６を形成する。次いで、ＳｉＮ等の保護膜８８を形成して薄膜トランジスタが製作される。
【００７８】
（第２の実施の形態）
本実施の形態は、仮のゲート電極上のレジストを加熱収縮によりその断面が大凡台形となるように変形させ、これを利用して仮のゲート電極をＬＤＤ形成のためのマスクに加工するものである。
【００７９】
図４と図５に、本実施の形態の薄膜トランジスタの製造方法を順に示す。以下、両図を参照しつつ、その手順の内容について説明する。先ず、図４に基づいて説明する。
【００８０】
（１）  先の実施の形態と同様に、ガラス基板１上に、多結晶化され、そして所定形状に島化されたポリシリコン層２１を形成し、更にこの形成されたポリシリコン層を覆うように、ゲート絶縁膜３、次いでゲート電極となるＡｌ、Ｍｏ、Ｔａ等の金属膜４８を形成する。
【００８１】
（２）  例えば、下層は１５０℃と高いポストベーク温度で固化するフォトレジスト８３を、上層は１２０℃と低いポストベーク温度で固化するフォトレジスト８４をと、ポストベークによる固化温度が上部が低く、下部が高い２種類のポジ型フォトレジストを塗布する。
【００８２】
（３）  ゲート電極を形成するためのフォトマスク９を用いて露光し、上下２層のフォトレジスト層８３、８４のフォトリソグラフィーを同時に行う。
【００８３】
（４）  上下２層のフォトレジストの現像を行った後、下層のフォトレジスト８３が固化する１５０℃でポストベークを行う。これにより、下層のフォトレジストはその形状を保持した状態で固化するが、上層のフォトレジスト８４は１２０℃の低い温度で固化する特性のものであるため、それより高い１５０℃では加熱収縮によってその側面に下拡がりの傾斜を持つテーパー角が生じる。このため、この上層のフォトレジスト８４４の断面は、大凡上辺の短い台形となる。
【００８４】
（５）  上下のフォトレジスト層をマスクとして金属膜４８のエッチングを行って、仮のゲート電極４を形成し、このゲート電極をマスクとしてリンイオンを用いて第１回目の不純物注入をイオンドーピング法によって行う。なお、注入濃度は高くする。これにより、仮のゲート電極４の直下のポリシリコン層には、不純物が全く注入されない。この一方、その領域４を除く部分には高濃度に不純物が注入され、この領域がソース領域２５とドレイン領域２６になる。
【００８５】
次に、図５に移る。
【００８６】
（６）  例えばＯ2 やオゾンによるアッシング１３等のエッチングにより、ゲート電極４の上下のフォトレジスト層を等方的にアッシングしてレジストを中心方向寄りに後退させ、仮のゲート電極４のチャネル方向両側の端部表面を露出させる。なお、この際の仮のゲート電極端部の露出量は、ゲート電極幅が２μｍの場合０．２〜０．５μｍとなるようにする。
【００８７】
（７）  エッチングにより上下２層のフォトレジストより露出した仮のゲート電極の端部を除去する。従って、仮のゲート電極はこの段階で本来のゲート電極４１となる。
【００８８】
（８）  このゲート電極４１をマスクにリンイオンを用いて第１回目と同様にイオンドーピング法により第２回目の不純物の注入を行う。
【００８９】
なお、この際、注入する量は第１回目より低濃度とする。これにより、エッチングによって除去されたゲート電極チャネル方向両側の直下の領域のポリシリコン層２４５、２４６には低濃度で不純物が打ち込まれる。このため、ポリシリコン層４におけるゲート電極直下のチャネル領域の両側に、仮のゲート電極がエッチング除去された微少な幅で低濃度の不純物領域（ｎ−層）が形成される。従って、ゲート電極４の直下の不純物が全く注入されないチャネル領域２４と、その２９の低濃度不純物領域（ｎ−層）２４５、２４６と更にその両側のソース領域２５とドレイン領域２６が形成されたＬＤＤ構造となる。
【００９０】
（９）  フォトレジストを除去した後、ゲート電極を覆うように層間絶縁膜（ＳｉＯx 等）７を形成する。
【００９１】
次いで、層間絶縁膜とゲート絶縁膜３にソース電極とドレイン電極形成用にコンタクトホールを開口し、基板上表面にＡｌ等の金属層をスパッタ法で蒸着形成する。これにより、Ａｌ等がソース電極とドレイン電極用のコンタクトホール内充填される。この後、金属層の上部を所定形状にパターニングしてソース電極５及びドレイン電極６を形成する。しかる後、ＳｉＮ等の保護膜８８を形成して薄膜トランジスタを完成する。
【００９２】
（第３の実施の形態）
本実施の形態は、ＬＤＤ構造形成時ドーピングのマスクに使用するゲート電極のエッチングのためのフォトレジストは１層であり、プリベークに工夫を凝らしたものである。
【００９３】
図６に、本実施の形態の薄膜トランジスタの製造方法を示す。以下本図を参照しつつ、その製造の手順を説明する。
【００９４】
（１）  先の実施の形態と同様にガラス基板１上にレーザーアニールによって多結晶化したポリシリコン層を所定の形状に形成し、更にこのポリシリコン層を覆うようにゲート絶縁膜３とＡｌ、Ｍｏ、Ｔａ等からなる金属層４８を形成する。更にその上に、ポジ型のフォトレジスト８を一層塗布する。次いでこのフォトレジストのプリベーク温度より低い温度でプリベークを行う。すなわち、このフォトレジストのプリベーク温度は７０〜８０℃であるが、それより１０〜２５℃程度低い温度でプリベークする。これにより、このフォトレジストは、後の現像での現像液に対する耐性がやや低下した状態となる。
【００９５】
（２）  ゲート電極を形成するためのフォトマスク９を用いて露光し、更に露光部のフォトレジスト２２のフォトリソグラフィーによる除去を行う。ところで、露光後所定の現像液（図示せず）を用いて現像を行う。
【００９６】
（３）  この際上述の理由により、フォトレジストの現像液に対する耐性が低下している。このため、フォトレジストの非露光部の側面にも顕著な浸食が生じ、その結果残ったフォトレジスト８１０の側面にはテーパー角が生じ、残ったフォトレジストの断面形状は大凡あるいは順テーパー状の下拡がりの台形となる。
【００９７】
（４）  フォトレジストをマスクとして、金属層４８のエッチングを行い、仮のゲート電極４を形成する。次いで、この仮のゲート電極をマスクとして、リンイオンを用いて第１回目の不純物の注入をイオンドーピング法によって行う。なお、注入は高濃度で行う。これにより、仮のゲート電極の直下のポリシリコン層のチャネル領域部には不純物が全く注入されない反面、そのチャネル方向の両側のソース領域部とドレイン領域部には高濃度に不純物が注入される。
【００９８】
（５）  Ｏ2 、Ｏ3 によるアッシング等のエッチングにより、フォトレジスト８２０を等方的に中央寄りに後退させ、仮のゲート電極４のチャネル方向両端部の上表面を露出させる。なおこの際のゲート電極の両端部の露出量は、先の実施の形態と同じである。
【００９９】
（６）  フォトレジスト８２０より露出した部分のゲート電極の両端部をエッチングにより除去する。更に、このゲート電極４１を、そして厳密には更にその上部のレジストをも加えて、マスクに第２回目の不純物の注入を行う。
【０１００】
この際、不純物は第１回目と同様にイオンドーピング法によって行い、更に注入する不純物は前記第１回目より低濃度で行う。
【０１０１】
これにより、先の実施の形態と同じくＬＤＤ構造のポリシリコンが形成されることとなる。
【０１０２】
しかる後、先の実施の形態と同様の手順で薄膜トランジスタが完成される。
【０１０３】
（第４の実施の形態）
本実施の形態は、唯一層のフォトレジストであるのは先の第３の実施に形態に似るも、露光の内容とネガ型のフォトレジストを使用する点が大きく異なる。
【０１０４】
図７に、本実施の形態の薄膜トランジスタの製造方法を示す。以下、本図を参照しつつこの内容について説明する。
【０１０５】
（１）  第１、第２及び第３の実施の形態と同様に、ガラス基板１上にレーザーアニールによって多結晶化され、そして所定の形状に島化されたポリシリコン層２１を形成し、更にこのポリシリコン層を覆うようにして、ゲート絶縁膜３とＡｌ、Ｍｏ、Ｔａ等の金属層４８を形成する。しかる後、先の第３の実施の形態と異なり、ネガ型のフォトレジスト８０を通常の膜厚（１〜２μｍ）より厚め（例えば３〜６μｍ）に塗布し、更にこの塗布したフォトレジストの規定のプリベークを行う。
【０１０６】
（２）  ゲート電極を形成するため、ぬきパターンのフォトマスク９０を用いて露光し、ネガ型フォトレジストのフォトリソグラフィーを行う。この際、ガラス基板上のネガ型のフォトレジストの表面とフォトマスクの間隔ＨＬを広くしてフォトレジスト上の焦点をずらし、露光照射光が広がるようにする。この結果、このフォトレジストは平行光ではなくフォトマスク開口パターンより広がった状態で露光される。なおこの場合、孔の寸法が小さいだけに光の回折作用による拡がりも生じる。
【０１０７】
（３）  フォトレジストを現像し、ゲート電極に対応してパターン化する。ところで、フォトマスク開口パターンより広がった状態で露光されたため、残ったフォトレジスト８１０の側面には下拡がりとなるテーパー角が生じ、その断面形状はほぼテーパー状となる。
【０１０８】
（４）  フォトレジスト８１０をマスクとして金属層４８のエッチングを行い、仮のゲート電極４を形成する。
【０１０９】
（５）  この仮のゲート電極４をマスクとして、リンを用いてイオンドーピング法により第１回目の不純物の注入を行う。この際、高濃度で注入する。これにより、仮のゲート電極４の直下のポリシリコン層には、不純物が全く注入されず、この一方、そのチャネル方向両側には高濃度に不純物が注入される。
【０１１０】
（６）  例えばＯ2 やオゾンによるアッシング等のエッチング法によりフォトレジスト８２０を等方的にアッシングして後退させ、仮のゲート電極４両端部の表面を露出させる。
【０１１１】
以下、先の実施の形態と同様にして薄膜トランジスタが完成される。
【０１１２】
（第５の実施の形態）
本実施の形態も、先の２つの実施に形態と同じく、１層のレジストを塗布するが、いわゆる溶融型である点に特徴がある。
【０１１３】
図８に、本実施の形態の薄膜トランジスタの製造方法を示す。以下本図を参照しつつその内容について説明する。
【０１１４】
（１）  先の各実施の形態と同様に、ガラス基板１上に多結晶かつ島化したポリシリコン層２これを覆うゲート絶縁膜３、Ａｌ、Ｍｏ、Ｔａ等の金属層４８を形成する。更に、その上面に、感光特性を有し、しかも１２０〜２００℃の加熱によって溶融（高分子であるため、より厳密には軟化との中間の溶融）し、このためパターン形状が表面張力の作用の基で顕著に変形する溶融型レジスト８５を塗布する。なお、この際溶融型レジストとしては、本実施の形態では主にＣＣＤデバイス素子のマイクロレンズ形成で使用されるメルトフロー型レジストを使用している。このレジストは、所定温度の加熱で材料自体が容易に溶融し、溶融後の断面は、後に図示するように角が丸みを持ち、ゲート電極に接していない自由表面が半球状となる。
【０１１５】
この下で、ゲート電極を形成するためのフォトマスク９を用いて露光する。
【０１１６】
（２）  溶融型レジストのフォトリソグラフィーを行う。
【０１１７】
（３）  １２０〜２００℃で溶融型レジストの熱処理を行なう。さて、この溶融型レジストは上述の理由によりこの熱処理時の温度で金属層４８上で半球上に変形する。次に、この溶融で変形した形状を保持するためポストベークを２００〜２５０℃の温度で行う。
【０１１８】
（４）  溶融型レジストをマスクとして金属層４８のエッチングを行い、仮のゲート電極４を形成する。
【０１１９】
（５）  この仮のゲート電極４をマスクとして先の各実施の形態と同様に第１回目の不純物の注入を行う。
【０１２０】
（６）  先の各実施の形態と同じく、例えばＯ2 、オゾンによるアッシング等のエッチングにより、溶融型レジストを半球形の中心方向に等方にアッシングして後退させ、ゲート電極４のチャネル方向両端部の表面を露出させる。
【０１２１】
以下、先の各実施の懈怠と同様、薄膜トランジスタが完成する。
【０１２２】
なお本実施の形態の変形例として、仮のゲート電極形成前、レジストのみが孤立化された段階で加熱溶融により、半球状化させても良い。
【０１２３】
（第６の実施の形態）
本実施の形態は、単一のレジスト層の熱収縮を利用するものである。
【０１２４】
図９に、本実施の形態の薄膜トランジスタの製造方法の要部を示す。以下本図を参照しつつ、本実施の形態の製造方法を説明する。
【０１２５】
（１）  仮のゲート電極４上に孤立化したレジスト８１の在る状態で、基板全体をレジストから定まる所定の高温に晒す。
【０１２６】
（２）  レジストの上部８４０は熱で収縮するが、下部８３０は仮のゲート電極に拘束され収縮しないためレジストのチャネル方向断面は下拡がりの台形となる。
【０１２７】
（３）  レジストのチャネル方向両端をアッシングにより除去する。なおこの際、上部は密度が高いためアッシングにより除去される長さ（或いは厚さ）は小さいが、下部は密度が低く引張力も存在するため比較的速く除去される。このため、ゲート電極両端のエッチング除去の際も好都合となる。
【０１２８】
なお、本実施の形態の変形として、ゲート電極形成用金属膜のパターン化前、すなわちレジストが形成すべき仮のゲート電極に対応してパターン化、あるいは孤立化された段階で熱収縮させることにより、チャネル方向断面を台形としても良い。
【０１２９】
（第７の実施の形態）
本実施の形態は、仮のゲート電極形成のためパターン化されたレジストのチャネル方向両側に傾斜を形成することに関する。
【０１３０】
図１０に、本実施の形態の薄膜トランジスタの製造方法の要部を示す。以下、本図を参照しつつ本実施の形態の製造方法を説明する。
【０１３１】
（１）  レジスト８１のドレイン側上部をＯ2 若しくはＯ3 に晒し、そのドレイン側上部端面を丸める。なお、下部はガスが滞留し、またとなりのレジストの影となるため、そう除去されない。
【０１３２】
（２）  次に、ソース側上部をＯ2 若しくはＯ3 に晒し、そのソース側上部端面を丸める。
【０１３３】
（３）  これにより、レジストはチャネル方向両端の頂部が削られ、ほぼ下拡がりの台形となる。
【０１３４】
なお、本実施の形態では、パターン化されたレジストは仮のゲート電極より少し大きめとしていても良い。
【０１３５】
（第８の実施の形態）
本実施の形態は、低濃度不純物領域を有さないオフセット型薄膜トランジスタに関する。
【０１３６】
図１１に、本実施の形態の薄膜トランジスタの製造方法を示す。以下、本図を参照しつつこの内容について説明する。
【０１３７】
（１）〜（３）  先の第２の実施の形態と同様であり、このため図示は省略する。ガラス基板上に多結晶化した所定形状のポリシリコン層を形成し、更にこの、ポリシリコン層を覆うようゲート絶縁膜次いでＡｌ、Ｍｏ、Ｔａ等の金属層を形成する。
【０１３８】
その後、ポストベークによる固化温度が異なる２種類のポジ型フォトレジストを塗布する。この際、高い温度で固化するフォトレジストを下層に、一方、低い温度で固化するフォトレジストを上層とする。更に、ゲート電極を形成するためのフォトマスクを用いて露光し、フォトレジストのフォトリソグラフィーを行う。
【０１３９】
（４）  上下２層のフォトレジストの現像を行った後、下層のフォトレジストが固化する１５０℃でポストベークを行う。このため、図４の（４）と同じくこのフォトレジスト８３４はその形状を保持した状態で固化するが、上層のフォトレジスト８４４は加熱収縮して側面にテーパーが生じ、断面形状がほぼ台形とする。
【０１４０】
（５）  上下２層のフォトレジストをマスクとして金属層４８のエッチングを行い、仮のゲート電極４を形成後、この形成された仮のゲート電極４をマスクとして不純物を高濃度で注入する。
【０１４１】
（６）  例えばＯ2 とオゾンによるアッシング等のエッチングにより上下のフォトレジストを等方的にアッシングして後退させ仮のゲート電極４のチャネル方向両端部の表面を露出させる。
【０１４２】
（７）  上下のフォトレジストより露出した仮のゲート電極４のチャネル方向両端部をエッチングにて除去する。
これによって除去されたゲート電極４の両側のポリシリコン層２４０はチャネル領域が多少露出した構成となり、ゲート電極に対してチャネル領域がオフセットした構成となる。
【０１４３】
なお、オフセット型であるため、図５の（８）に示すような第２回目の不純物注入プロセスはない。
【０１４４】
（９）  上下のフォトレジストを除去した後、ゲート電極４を覆うように層間絶縁膜（ＳｉＯx 等）７を製膜する。以下、先の実施の形態と同様の手順でオフセット型のＴＦＴが完成される。
【０１４５】
なお、本実施の形態は、先の第２の実施の形態をもとにしたオフセット構造の薄膜トランジスタの製造方法を示したものであるが、他の第１、第３、第４及び第５の実施の形態においても、第２回目の不純物の注入をせぬことにより、同様に適用できるのは勿論である。
（第９の実施の形態）
本実施の形態は、ボトムゲート型トランジスタに関する。
【０１４６】
図１２に本実施の形態のボトムゲート型トランジスタの製造方法を示す。以下、本図に沿ってこの製造方法を説明する。
【０１４７】
（１）  基板上にＴａ、Ｍｏ、Ｗあるいはそれらの合金からなるゲート電極４、ゲート絶縁膜３、パターン化したポリシリコン層を順に形成し、更にその上部にＴｉやＡｌからなる不純物注入時のマスク形成用金属層９５、フォトレジスト層８を形成する。この基で、基板裏側より紫外線を照射し、ゲート電極をマスクとしてフォトレジスト層を露光する。
【０１４８】
（２）  ゲート電極に対応してパターン化されたレジスト８１を形成する。
【０１４９】
（３）  このレジストをマスクとして金属層をドライエッチング等して、不純物注入時用の金属マスク９６を形成する。
【０１５０】
（４）  基板の表（上）側より不純物を高濃度で注入する。
【０１５１】
（５）  レジスト上部を熱収縮させ、チャネル方向側面に傾斜をつける。
【０１５２】
（６）  アッシングで、レジストのチャネル方向側面を少し後退させる。
【０１５３】
（７）  ＬＤＤ領域形成用金属マスク９７を形成する。
【０１５４】
（８）  不純物を低濃度で注入する。
【０１５５】
以下、保護絶縁膜、ソース電極、ドレイン電極、その他保護絶縁膜の形成等がなされる。
【０１５６】
次に、図１３に本実施の形態の変形例を示す。
【０１５７】
図１２では、図１３の（ａ）に示す如くゲート電極チャネル方向両端直上部にＬＤＤ領域２４５、２４６が形成される。
【０１５８】
本図の（ｂ）では、ゲート電極４の周囲に熱酸化により絶縁性酸化膜４１１を予め形成していた場合であり、ゲート電極４のチャネル方向両端外側直上部にＬＤＤ領域２４５、２４６が形成される。
【０１５９】
また、図１２の（１）で焦点ずらし露光を行ない、パターン化されたレジストをゲート電極のチャネル方向両側に少し張り出して形成すれば、図１３の（ｃ）の如きＬＤＤ領域２４５、２４６が形成される。
【０１６０】
同じく、図１２の（３）で、マスク用金属を酸化させ、図１３の（３ー１）に示す様に酸化部９６１をゲート電極のチャネル方向両側に少し張り出させれば、図１３の（ｃ）の如きＬＤＤ領域２４５、２４６が形成される。
【０１６１】
なお、パターン化されたポリシリコン上の保護絶縁膜７を形成してから、マスク用金属層、レジスト層を形成しても良い。図１３の（１ー１）や（３ー１）は、この場合である。
【０１６２】
（第１０の実施の形態）
本実施の形態は第２の発明群に属し、ＬＤＤ型の薄膜トランジスタを製造するに際してゲート電極を不純物注入時のマスクに使用するのは先の第１の発明群の各実施の形態と共通するが、ゲート電極の加工に酸化を利用する点に特徴がある。
【０１６３】
図１４に、本実施の形態の薄膜トランジスタの製造方法、そして工程の進捗に伴うＬＤＤ型の薄膜トランジスタの断面構造の変化を示す。以下本図を参照しつつこの手順を説明する。
【０１６４】
（１）  ガラス板に、その内部から半導体シリコン中に汚染物室が拡散するのを防止するために、バッファー層１１としてＳｉＯ2 膜を被着する。このようにして形成した基板１（コーニング社製＃１７３７ガラス）上表面に、例えばシラン（Ｓi Ｈ4 ）を原料ガスとして用いた減圧ＣＶＤ法により膜厚３０〜１５０ｎｍで、アモルファス（非結晶）シリコンを形成する。更に、フォトリソグラフィーとエッチングにより素子としてのトランジスタが形成される領域にのみアモルファスシリコンを残す。そして、ＸｅＣｌエキシマレーザアニールにより結晶化してポリシリコン層とする。次いで、そして、ＴＥＯＳ〔Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：（Ｃ2 Ｈ5 Ｏ）4 Ｓｉ〕を原料ガスとして用いたプラズマＣＶＤ法でゲート絶縁膜３となるＳｉＯ2 を１００ｎｍの厚みで全面に堆積する。その後、例えばＭｏＷ合金（Ｗ濃度：１５ａｔ．％）を用いて仮のゲート電極４を４００ｎｍの厚みで形成する。なおここでは、Ｗ濃度を１５％としたが、これはプロセスや抵抗値等の設計要素に応じて適宜他の％としても良い。（従って、ここまでは上下２層や溶融型等のフォトレジストへの各種処理等を除いて基本的には先の各実施の形態と同様である。）
（２）  この仮のゲート電極４をマスクとして水素希釈ホスフィン（ＰＨ3 ）のプラズマを生成し、質量分離を行わず、加速電圧は７０ｋＶ、総ドーズ量は２×１０13ｃｍ2 と低濃度で、イオンドーピングする。これにより、ゲートマスク４直下部を除き低濃度で不純物が注入され、ひいてはそのチャネル方向両側に低濃度不純物領域（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）となる部分の下地が形成される。
【０１６５】
（３）  例えば、４５０℃の酸素中でＭｏＷ合金の表面に酸化膜を成長させる。この際、時間、温度又は雰囲気（酸素濃度）あるいはそれらの組み合わせによってこの酸化層の厚みは微小であっても自由正確に制御が可能である。そして、本実施の形態では０．４μｍの酸化層４１１を成長させた。また、残膜として残ったＭｏＷ合金４は約２００ｎｍであった。
【０１６６】
（４）  金属酸化層４１１と残ったＭｏＷ合金４をマスクとしてポリシリコンに質量分離を行わず、加速電圧７０ｋＶ、総ドーズ量は１×１０15ｃｍ2 、の高濃度で水素希釈ホスフィン（ＰＨ3 ）のプラズマを生成してドーピングする。これにより、マスクのチャネル方向両側のポリシリコン層にソース領域２５及びドレイン領域２６が形成される。なお、注入したイオンの活性化であるが、同時に注入された水素による自己活性化のみによっても良いが、４００℃以上でのアニールやエキシマレーザー照射やＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）による局所的な加熱を行うのがより確実である。
【０１６７】
なお、酸化膜はチャネル方向内側にも形成されていくため、仮のゲート電極両端部とゲート電極両端部との中間部より内側はオフセット領域となる。
【０１６８】
（５）  先の各実施の形態と同じく、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ：（Ｃ2 Ｈ5 Ｏ）4 Ｓｉ）を原料ガスとして用いたプラズマＣＶＤ法でＳｉＯ2 を層間絶縁膜７として全面に堆積し、次にコンタクト・ホールを形成し、ソース電極及びドレイン電極として例えばアルミニウム（Ａｌ）をスパッタ法で堆積し、その後フォトリソグラフィー・エッチングでパターン化する。また、必要に応じて保護絶縁膜７０を形成する。これにより、ｐｏｌｙ−ＳｉＴＦＴが完成する。
【０１６９】
なお、本実施の形態では、実際には熱酸化膜が内側にも成長するため、ＬＤＤ領域以外にも（の内側にも）不純物の注入されていないいわゆるオフセット領域が存在することとなるが、このオフセット領域は不純物が注入されていないので、広い意味では不純物量が少ないとみなせる。このため、本実施の形態では、このオフセット領域もＬＤＤ領域の一部として扱う。
【０１７０】
図１５に、完成したＴＦＴのドレイン電流のゲート電圧依存性の関係を各ＬＤＤ長さ毎に示す。本図において、ＬＤＤ長さが０．１μｍ（実線）、０．２μｍ（点入り実線）、０．３μｍ（長点線）及び０．４μｍ（点線）のいずれにおいても、酸化膜の厚みによってＯＦＦ電流が下がり、良好なＴＦＴ特性を示していることがわかる。
【０１７１】
（第１１の実施の形態）
本実施の形態は、先の実施の形態に似るも、一旦形成された金属酸化膜を除去するものである。
【０１７２】
図１６に、本実施の形態の薄膜トランジスタの製造方法の要部を示す。以下、本図を参照しつつこの手順を追って説明する。
【０１７３】
（１）から（４）までの処理の内容は  図１４に示す先の第１０の実施の形態と同じである。このため、後の処理の参考となる（４）を除き、わざわざは図示していない。
【０１７４】
（４−２）  先の（４）の後、フッ酸を用いて、ゲート電極４周囲部のＭｏＷの酸化物を除去する。
【０１７５】
（５）  その後の処理も先の第７の実施の形態と同じである。
【０１７６】
図１７に、先の実施の形態と同じく完成したＴＦＴのドレイン電流のゲート電圧依存性の関係を０．１μｍ、０．２μｍ、０．３μｍ及び０．４μｍとＬＤＤ長さ毎に示す。酸化膜の厚みによってＯＦＦ電流が下がり、良好なＴＦＴ特性を示していることがわかる。
【０１７７】
なお、本実施の形態の変形例として、先ずゲート電極を酸化させ、高濃度で不純物を注入し、次に酸化物を除去し、その後低濃度で不純物を注入しても良い。
【０１７８】
（第１２の実施の形態）
本実施の形態は、酸化したゲート金属を還元するのが先の２つの実施の形態と相違する。
【０１７９】
図１８に、本実施の形態の薄膜トランジスタの製造方法を示す。以下、本図を参照しつつこの内容を説明する。
【０１８０】
（１）から（４）  先の２つの実施の形態と同じ処理がなされる。このため、図１４の（４）の状態をのみ示す。
【０１８１】
（４−３）  先の（４）の処理の後、Ｈ2 雰囲気により、酸化金属の還元が  なされる。この結果、先の２つの実施の形態ではいわゆるオフセット領域が形成されたが、本実施の形態ではＭｏＷ酸化物を還元することによって、オフセットがなくなり、狭い意味でのＬＤＤ領域が形成される。
【０１８２】
（５）  先の２つの実施の形態と同じ処理がなされ、ＴＦＴが形成される。
【０１８３】
図１９に、完成した本実施の形態のＴＦＴのドレイン電流のゲート電圧依存性の関係を０．１μｍ、０．２μｍ、０．３μｍ及び０．４μｍ毎に示す。酸化膜の厚みによってＯＦＦ電流が下がり、良好なＴＦＴ特性を示していることがわかる。また、先の２つの実施の形態ではいわゆるオフセット領域が形成されたが、本実施の形態ではＭｏＷ酸化物を還元することによって、オフセットがなくなるため、先の２つの実施の形態のものよりもＯＮ電流の低下が少ない。
【０１８４】
（第１３の実施の形態）
本実施の形態は、オフセット型の薄膜トランジスタに関する。
【０１８５】
図２０に、本実施の形態の薄膜トランジスタの製造方法を示す。以下、本図を参照しつつこの内容を説明する。
【０１８６】
（１）  仮のゲート電極４を形成する。
【０１８７】
（２）  仮のゲート電極の外周部に酸化膜４１１を形成する。
【０１８８】
（４）  ゲート電極に酸化膜が所定量形成された状態で高濃度で不純物を注入する。
【０１８９】
（４ー２）  次いで、酸化膜を除去する。
【０１９０】
以下、他の実施の形態と同様である。
【０１９１】
（第１４の実施の形態）
本実施の形態は、斜め上方からの不純物の注入に関する。
【０１９２】
図２１に、本実施の形態の薄膜トランジスタの製造方法を示す。以下、本図を参照しつつこの内容を説明する。
【０１９３】
（１）  仮のゲート電極４を形成する。
【０１９４】
（２）  仮のゲート電極の外周部に酸化膜４１１を形成する。
【０１９５】
（４ー３）  ゲート電極に酸化膜が所定量形成された状態で、比較的高電圧かつ所定の濃度でチャネル方向斜め上から不純物を注入する。
【０１９６】
さてこの場合、不純物は高エネルギーなため、停止するまでにゲート絶縁膜やゲート電極側面の酸化金属部の下部端部の原子、分子と多数回衝突し、このため散乱されて酸化金属部の直下のポリシリコン層に侵入する。勿論、斜め上から撃ち込まれているため、この効果もある。その結果、ＬＤＤ領域が形成される。この様子を、（４ー３）の下部に示す。
【０１９７】
（４ー４）  次いで、高濃度で不純物を注入する。
【０１９８】
以下、他の実施の形態と同様である。また、必要に応じて酸化膜の除去もなされる。
【０１９９】
（第１５の実施の形態）
本実施の形態も、先の実施の形態と同じく散乱を利用する。但し、上方からのみ不純物を注入する。
【０２００】
図２２に、本実施の形態の薄膜トランジスタの製造方法を示す。以下、本図を参照しつつこの内容を説明する。
【０２０１】
（１）  仮のゲート電極４を形成する。
【０２０２】
（２）  仮のゲート電極の外周部に酸化膜４１１を形成する。
【０２０３】
（４ー５）  ゲート電極に酸化膜が所定量形成された状態で、比較的高電圧かつ所定の濃度で不純物を注入する。
【０２０４】
さてこの場合、不純物は高エネルギーなため、停止するまでにゲート絶縁膜の原子、分子と多数回衝突し、このため散乱されて酸化金属部の直下のポリシリコン層に侵入する。その結果、ＬＤＤ領域が形成される。この様子を、（４ー５）の下部に示す。
【０２０５】
（４ー４）  次いで、必要に応じて高濃度で不純物を注入する。
【０２０６】
以下、他の実施の形態と同様である。また、必要に応じて酸化膜の除去もなされる。
【０２０７】
（第１６の実施の形態）
本実施の形態は、第２の発明群の各実施の形態で製造される各種の薄膜トランジスタを示したものである。
【０２０８】
図２３に、各実施の形態の、ゲート電極下部と様々なＬＤＤ領域とオフセット領域及びこれらとゲート電極の位置関係を示す。
【０２０９】
本図において、太い線は、不純物の濃度を示す。４は、ソース側のゲート電極端の位置である。２４は、不純物の濃度が０の領域である。２５は、ソース側の高濃度領域である。２４５は、ソース側の低濃度領域である。２４５’はソース側の熱拡散あるいは散乱により形成された低濃度領域である。２４０は、ソース側のオフセット領域である。
【０２１０】
これらにより、薄膜トランジスタの特性が変化し、各種の製品に適切に適用可能となる。
【０２１１】
（最終製品の第１の実施の形態）
本実施の形態は、以上の各実施の形態の薄膜トランジスタを、ＥＬディスプレイに使用した場合である。
【０２１２】
図２４に、ＥＬディスプレイの代表的な構成を示す。本図において、１１１はガラス基板である。１１２が、薄膜トランジスタである。１１３は、絶縁層である。１１４は、配線電極である。１１５は、陰極である。１１７は、有機ＥＬ層である。１１８は、陽極である。１２０は、支持柱である。１２１は、カラーフィルターである。１２２は、蛍光変換層である。１２３は、透明板である。但し、この原理等は周知技術なので、その説明は省略する。
【０２１３】
（最終製品の第２の実施の形態）
本実施の形態は、以上の各実施の形態の薄膜トランジスタを、液晶ディスプレイに使用した場合である。
【０２１４】
図２５に、ＥＬディスプレイの代表的な構成を示す。本図において、２１１はガラス基板である。２１２が、薄膜トランジスタである。２１７は、液晶層である。２２３は、透明板である。その他、カラーフィルター２２１、ブラックマトリクス２２３、わざわざは図示しないが配向膜、各種信号線等を有している。但し、この原理等も周知技術なので、その説明は省略する。
【０２１５】
以上、本発明をその幾つかの実施の形態に基づいて説明してきたが、本発明は何もこれらに限定されないのは勿論である。すなわち、例えば以下のようにしても良い。
【０２１６】
１）  各実施の形態では、半導体の形成方法としてプラズマＣＶＤ法を用いたが、これはプラズマＣＶＤ以外の減圧ＣＶＤ法やスパッタ法等で形成するようにしている。
【０２１７】
２）  同じく、半導体材料としてポリシリコン層を用いたが、これも非晶質シリコンや単結晶シリコンでも可能であるし、他の半導体材料、例えばゲルマニウム（Ｇｅ）やシリコン・ゲルマニウム合金（ＳｉＧｅ）やシリコン・ゲルマニウム・炭素等を用いている。
【０２１８】
３）  同じく、多結晶シリコンを得るため、非晶質堆積後、多結晶化をＸｅＣｌエキシマレーザーを用いたが、他のＡｒＦ、ＫｒＦ等のエキシマレーザーやＡｒレーザー等を用いたり、更には、６００℃程度のアニールによる固相成長を行っている。なお、固相成長を行う場合には、基板として固相成長温度に耐える基板を用いるのは勿論である。
【０２１９】
４）  同じく、結晶化以降において、水素プラズマに晒したり水素アニールを行うことにより、ポリシリコン層の粒界や粒内のトラップ準位を補償して結晶性をあげる工程を付加するようにしている。
【０２２０】
５）  同じく、層間絶縁膜としてＴＥＯＳを用いたプラズマＣＶＤ法によるＳｉＯ2 を用いたが、他の方法、例えばＡＰ−ＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法によるＳｉＯ2 やＬＴＯ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）、ＥＣＲ−ＣＶＤによるＳｉＯ2 等としている。また、材料として、窒化シリコンや酸化タンタル、酸化アルミニウム等を用いたり、これらの薄膜の積層構造としている。
【０２２１】
６）  同じく、ソース電極及びドレイン電極の材料としてＡｌを用いたが、アルミニウム（Ａｌ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属またはそれらの合金としたり、導電性改良のため不純物を多量に含むポリシリコンやこれとＧｅとの合金やＩＴＯ等の透明導電層等としている。
【０２２２】
７）  同じく、不純物として、リンでなく、アクセプタとなるボロンや砒素等、ドナーとしてリン以外のアルミニウム等を選択的に用いることによりＰチャンネル及びＮチャンネルトランジスタを選択的に作成して、ＣＭＯＳ回路を基板上につくり込むようにしている。
【０２２３】
【発明の効果】
以上の説明で判るように、本発明によれば、不純物の注入にゲート電極を利用するが、このゲート電極に化学的処理を施してそのチャネル方向長さを変化させ、その変化の前後に不純物をドーピングするため、マスクの位置あわせ等が不必要となる。このためゲート電極に自己整合的に、あるいは必然的に隣接してＬＤＤ領域等が形成される。
【０２２６】
また本発明では、微小な低濃度不純物領域を形成するために特別な工程を必要としないため、既存の設備で容易にかつ簡便に実施することができる。
【図面の簡単な説明】
【図１】従来の薄膜トランジスタの断面構造を示した図である。
【図２】本発明の第１の実施の形態の薄膜トランジスタの製造方法を示す断面図の前半である。
【図３】本発明の第１の実施の形態の薄膜トランジスタの製造方法を示す断面図の後半である。
【図４】本発明の第２の実施の形態の薄膜トランジスタの製造方法を示す断面図の前半である。
【図５】本発明の第２の実施の形態の薄膜トランジスタの製造方法を示す断面図の後半である。
【図６】本発明の第３の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図７】本発明の第４の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図８】本発明の第５の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図９】本発明の第６の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図１０】本発明の第７の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図１１】本発明の第８の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図１２】本発明の第９の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図１３】本発明の第９の実施の形態の変形例の薄膜トランジスタの製造方法を示す図である。
【図１４】本発明の第１０の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図１５】上記実施の形態の薄膜トランジスタのドレイン電流のゲート電圧依存性を示した図である。
【図１６】本発明の第１１の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図１７】上記実施の形態の薄膜トランジスタのドレイン電流のゲート電圧依存性を示した図である。
【図１８】本発明の第１２の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図１９】本発明の第１２の実施の形態の薄膜トランジスタのドレイン電流のゲート電圧依存性を示した図である。
【図２０】本発明の第１３の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図２１】本発明の第１４の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図２２】本発明の第１５の実施の形態の薄膜トランジスタの製造方法を示す図である。
【図２３】本発明の様々な実施の形態の薄膜トランジスタの要部を示す図である。
【図２４】本発明の実施の形態の薄膜トランジスタを使用したＥＬディスプレイの構成図である。
【図２５】本発明の実施の形態の薄膜トランジスタを使用した液晶ディスプレイの構成図である。
【符号の説明】
１              ガラス基板
１１            バッファー層（ＳｉＯ2 ）
２              （アモルファス）シリコン層
２０            ポリシリコン層
２１            島化したポリシリコン層
２４５、２４６  低濃度不純物領域（ＬＤＤ）
２４            チャネル領域
２４０          オフセット領域
２５            ソース領域
２６            ドレイン領域
３              ゲート絶縁膜
４              ゲート電極、仮のゲート電極
４０            サブゲート電極
４１            仮のゲート電極をエッチングしたゲート電極
４１１          酸化膜
４５            サブゲート電極のソース電極側食み出し部
４６            サブゲート電極のドレイン電極側食み出し部
４８            ゲート電極用金属層
５              ソース電極
６              ドレイン電極
７              層間絶縁膜
８              フォトレジスト
８０            フォトレジスト（ネガ型）
８１            フォトレジスト（パターン化後）
８１０          台形のフォトレジスト
８２            フォトレジスト（アッシング後）
８２０          台形のフォトレジスト（アッシング後）
８３            フォトレジスト（下層）
８４            フォトレジスト（上層）
８４４          台形のフォトレジスト（上層）
８５            溶融型フォトレジスト
８８            保護膜
９              フォトマスク
９０            ぬき型フォトマスク
９５            不純物注入時のマスク形成用金属膜
９６            不純物注入時の金属マスク
９６１          不純物注入時の金属マスクの酸化部
９７            ＬＤＤ領域形成用金属マスク
【図１】
0003540262.tif 000002
【図２】
0003540262.tif 000003
【図３】
0003540262.tif 000004
【図４】
0003540262.tif 000005
【図５】
0003540262.tif 000006
【図６】
0003540262.tif 000007
【図７】
0003540262.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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