(57)【特許請求の範囲】
【請求項１】
２つのインタフェース規格を実現するメモリカードであって、
一方のインタフェース規格で用いるときには、ホスト装置の端子から接地又はオープンの信号を入力し、他方のインタフェース規格で用いるときには、該端子から２値化信号を入力する入力端子と、
ホスト装置の発行する信号から、どちらの規格で用いるのかの情報を取得する第１の回路と、
上記第１の回路の取得する情報に従い、上記入力端子が接地又はオープンの信号を入力するインタフェース規格で用いるときには、ハイレベルの電圧を出力し、上記入力端子が２値化信号を入力するインタフェース規格で用いるときには、ハイインピーダンスを出力する第２の回路と、
上記第２の回路の出力信号と上記入力端子との間を接続する抵抗とを備えることを、
特徴とするメモリカード。
【請求項２】
請求項１記載のメモリカードにおいて、
上記第１の回路は、電源投入時に、パワーオンリセット信号を使って、ホスト装置の発行する信号をサンプリングしてラッチすることで、どちらの規格で用いるのかの情報を取得することを、
特徴とするメモリカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＣＭＣＩＡのインタフェース規格とＩＤＥのインタフェース規格といったような２つのインタフェース規格を実現するメモリカードに関し、特に、２つのインタフェース規格を正確に実現できるようにするメモリカードに関する。
【０００２】
ＰＣＭＣＩＡのインタフェース規格は、ＩＣメモリカードやＩ／Ｏカードのインタフェース規格として用意されており、ＩＤＥのインタフェース規格は、ハードディスクのインタフェース規格として用意されている。
【０００３】
最近では、フラッシュメモリなどのメモリを搭載するメモリカードの使い方の例として、メモリカードをディジタルカメラにセットし、ディジタルカメラにより画像等を取り込んで記憶させ、この記憶したメモリカードをパーソナルコンピュータのＰＣＭＣＩＡサイズのスロットにセットし直して画像の編集・加工を行うことが知られている。従って、メモリカードはパーソナルコンピュータにセットして使用するためよＰＣＭＣＩＡのインタフェース規格と、ディジタルカメラにセットして使用するためにＩＤＥのインタフェース規格とを実現する必要があり、このような２つのインタフェース規格を実現する場合、そのインタフェース規格を正確に実現していく必要がある。
【０００４】
【従来の技術】
ＰＣＭＣＩＡのインタフェース規格と、ＩＤＥのインタフェース規格とは共に６８ピンのピン構成を持つインタフェース規格である。
【０００５】
この２つのインタフェース規格を同一のメモリカードで実現するのにあたって特に問題となるのが５６番ピンである。
この５６番ピンは、ＰＣＭＣＩＡのインタフェース規格では、アドレス２５のピンとして定義されるのに対して、ＩＤＥのインタフェース規格では、ＣＳＥＬ信号のピンとして定義されている。
【０００６】
このＣＳＥＬ信号は、ＩＤＥのインタフェース規格で、ホスト装置からドライブに対して、０系のドライブとして動作するのか、１系のドライブとして動作するのかを通知するための信号として用いられている。
【０００７】
具体的には、図１２に示すように、ドライブ側の５６番ピンをプルアップ抵抗（図中のＲ）を介して電源に接続する構成を採るときにあって、ホスト装置は、５６番ピンから接地されたＣＳＥＬ信号を出力することで、ドライブに対して０系のドライブとして動作することを通知し、５６番ピンからオープンにされたＣＳＥＬ信号を出力することで、ドライブに対して１系のドライブとして動作することを通知することになる。
【０００８】
これから、このメモリカードをＰＣＭＣＩＡのインタフェース規格で用いる場合には、図１３に示すように、アドレス２５のピンとして定義される５６番ピンに、電源に接続されるプルアップ抵抗が接続されることになっていた。
【０００９】
【発明が解決しようとする課題】
確かに、メモリカードをＰＣＭＣＩＡのインタフェース規格で用いる場合に、アドレス２５のピンとして定義される５６番ピンにプルアップ抵抗が接続されていても、原則的には、アドレス２５に転送されるアドレスデータに悪影響を与えることはない。
【００１０】
しかしながら、アドレス２５のピンとして定義される５６番ピンにプルアップ抵抗が接続されているということは、ＰＣＭＣＩＡのインタフェース規格を正確に実現していないということであり、好ましいことではない。
【００１１】
更に、このプルアップ抵抗が接続されていることで、アドレス２５に転送されるアドレスデータがビット化けする可能性がでてくるので、ＰＣＭＣＩＡのインタフェース規格を充足していないという以上に問題がある。
【００１２】
本発明はかかる事情に鑑みてなされたものであって、ＰＣＭＣＩＡのインタフェース規格とＩＤＥのインタフェース規格といったような２つのインタフェース規格を実現する構成を採るときにあって、その２つのインタフェース規格を正確に実現できるようにする新たなメモリカードの提供を目的する。
【００１３】
【課題を解決するための手段】
図１に本発明の原理構成を図示する。
図中、１は本発明を具備する２つのインタフェース規格を実現するメモリカード、２は本発明のメモリカード１を装着するホスト装置である。
【００１４】
本発明のメモリカード１は、メモリやコントローラなどで構成されるメモリカード機能１０と、一方のインタフェース規格で用いるときには、ホスト装置２の端子から接地又はオープンの信号を入力し、他方のインタフェース規格で用いるときには、その端子から２値化信号を入力する入力端子１１と、ホスト装置２の発行する信号から、どちらの規格で用いるのかの情報を取得する第１の回路１２と、第１の回路１２の取得する情報に従い、入力端子１１が接地又はオープンの信号を入力するインタフェース規格で用いるときには、ハイレベルの電圧を出力し、入力端子１１が２値化信号を入力するインタフェース規格で用いるときには、ハイインピーダンスを出力する第２の回路１３と、第２の回路１３の出力信号と入力端子１１との間を接続する抵抗１４と、第１の回路１２の取得する規格情報に従って、２つのインタフェース規格を実現するための調整処理を実行する調整回路１５とを備える。
【００１５】
このように構成される本発明のメモリカード１では、第１の回路１２は、例えば、電源投入時に、パワーオンリセット信号を使って、ホスト装置２の発行する信号をサンプリングしてラッチすることで、どちらの規格で用いるのかの情報を取得する。
【００１６】
これを受けて、第２の回路１３は、例えば、第１の回路１２のラッチする信号を制御信号として用いるトライステートバッファ構成に従って、入力端子１１が接地又はオープンの信号を入力するインタフェース規格で用いるときには、ハイレベルの電圧を出力し、入力端子１１が２値化信号を入力するインタフェース規格で用いるときには、ハイインピーダンスを出力する。
【００１７】
この構成に従い、本発明のメモリカード１では、入力端子１１が接地又はオープンの信号を入力するインタフェース規格で用いるときには、第２の回路１３の出力するハイレベルの電圧に従って、抵抗１４がプルアップ抵抗として機能して入力端子１１に入力される接地又はオープンの信号を判別できることで、正確なインタフェース規格を実現できることになる。
【００１８】
そして、入力端子１１が２値化信号を入力するインタフェース規格で用いるときには、第２の回路１３の出力するハイインピーダンスに従って、抵抗１４が存在しなくなり入力端子１１に入力される２値化信号を正確に入力できることで、正確なインタフェース規格を実現できることになる。
【００１９】
【発明の実施の形態】
以下、実施の形態に従って本発明を詳細に説明する。
図２に、本発明のメモリカード１の回路構成の一例を図示する。
【００２０】
この図に示すように、本発明のメモリカード１は、例えば、フラッシュメモリ２０を搭載して、パーソナルコンピュータ２ａの発行するアクセス要求に応答して、このフラッシュメモリ２０へのアクセス処理を実行するものであり、この処理を実現するために、フラッシュメモリ２０の他に、ＲＯＭ２２を持つＣＰＵ２１、フラッシュコントローラ２３、ホストコントローラ２４、バッファ２５、バス２６などを備えている。
【００２１】
このＲＯＭ２２には、フラッシュメモリ２０へのアクセスを実現するプログラムが格納されており、ＣＰＵ２１は、パーソナルコンピュータ２ａがアクセス要求を発行するときに、そのプログラムに従って、フラッシュコントローラ２３に対してアクセス指示を発行することで、フラッシュメモリ２０へのアクセスを実行する処理を行う。
【００２２】
フラッシュコントローラ２３は、ＣＰＵ２１からアクセス指示が発行されるときに、バス２６のバス使用権を獲得して、フラッシュメモリ２０にフラッシュコマンドを発行することで、フラッシュメモリ２０へのアクセスを実行する。バッファ２５は、フラッシュメモリ２０に書き込むデータや、フラッシュメモリ２０から読み出したデータを格納する。ホストコントローラ２４は、パーソナルコンピュータ２ａとの間のインタフェース処理を実行する。
【００２３】
本発明のメモリカード１は、パーソナルコンピュータ２ａとの間のインタフェース規格として、ＰＣＭＣＩＡのインタフェース規格とＩＤＥのインタフェース規格との２つを実現している。
【００２４】
このＰＣＭＣＩＡのインタフェース規格は、ＩＣメモリカードやＩ／Ｏカードのインタフェース規格として用意されており、パーソナルコンピュータ２ａとの間に設ける６８ピン構成の接続用端子に、図３及び図４に示すような信号を割り付ける構成を採っている。
【００２５】
一方、ＩＤＥのインタフェース規格は、ハードディスクのインタフェース規格として用意されており、パーソナルコンピュータ２ａとの間に設ける６８ピン構成の接続用端子に、図５及び図６に示すような信号を割り付ける構成を採っている。
【００２６】
図４から分かるように、ＰＣＭＣＩＡのインタフェース規格では、５６番ピンに対してアドレス２５を割り付けるのに対して、図６から分かるように、ＩＤＥのインタフェース規格では、５６番ピンに対してＣＳＥＬ信号を割り付けている。
【００２７】
このＣＳＥＬ信号は、パーソナルコンピュータ２ａからメモリカード１に対して、０系のドライブとして動作するのか、１系のドライブとして動作するのかを通知するための信号として用いられており、具体的には、図１２で説明したように、パーソナルコンピュータ２ａは、０系のドライブとして動作することを通知するときには、メモリカード１に対して接地されたＣＳＥＬ信号を出力し、１系のドライブとして動作することを通知するときには、メモリカード１に対してオープンにされたＣＳＥＬ信号を出力する。
【００２８】
また、後述するように、パーソナルコンピュータ２ａからメモリカード１に対して、ＰＣＭＣＩＡのインタフェース規格で動作するのか、ＩＤＥのインタフェース規格で動作するのかを通知するための信号として、９番ピンの出力する出力イネーブル信号が用いられる。
【００２９】
この９番ピンの出力する出力イネーブル信号は、ＰＣＭＣＩＡのインタフェース規格では、電源投入時にハイレベルを示し、その後は、イネーブルの指示に応答してハイレベルかローレベルのいずれかを示すのに対して、ＩＤＥのインタフェース規格では、電源投入時に限られることなく常にローレベルを示すという特性を持つ。
【００３０】
図７に、本発明のメモリカード１に備えられるホストコントローラ２４の回路構成の一実施例を図示する。ここで、図中に示す「〔５６〕」などは、５６番ピンなどであることを表している。
【００３１】
この図に示すように、ホストコントローラ２４は、ＰＣＭＣＩＡのインタフェース規格とＩＤＥのインタフェース規格との２つの規格を実現するために用意される調整回路３０と、ＰＣＭＣＩＡのインタフェース規格ではアドレス２５が割り付けられ、ＩＤＥのインタフェース規格ではＣＳＥＬ信号の割り付けられる５６番ピンに対応付けて設けられて、５６番ピンにプルアップ抵抗を接続するのか否かを制御する制御回路４０と、ＣＳＥＬ信号で指示されるドライブ番号を使って、パーソナルコンピュータ２ａの発行するアクセス指示に従うのか否かなどを判断する判断回路５０とを備える。
【００３２】
この調整回路３０には、パーソナルコンピュータ２ａの発行する信号に応じて、ＰＣＭＣＩＡのインタフェース規格で動作するのか、ＩＤＥのインタフェース規格で動作するのかを表示するＩＤＥＭＯＤＥ信号を生成して、それを図示しないメモリ制御機能に通知する選択回路３１が設けられている。
【００３３】
図８に、この選択回路３１の一実施例を図示する。
この実施例に従う選択回路３１は、９番ピンの出力する出力イネーブル信号を反転して出力するインバータ回路３１０と、ローアクティブのゲート端子／クリア端子を有して、パワーオンリセット信号（ＰＯＲ信号）をゲート端子に入力し、インバータ回路３１０の出力信号をクリア端子に入力し、電源電圧をＤ端子に入力することでＩＤＥＭＯＤＥ信号を生成するラッチ回路３１１とで構成されている。
【００３４】
このように構成される選択回路３１では、電源投入開始から所定の時間ローレベルを示すパワーオンリセット信号を受けて、ラッチ回路３１１は、ゲート端子に入力されるローレベルの信号値に従って、Ｄ端子に入力されるハイレベルの信号値の読込動作を行う。
【００３５】
このとき、パーソナルコンピュータ２ａからＩＤＥのインタフェース規格が指示されるときには、上述したように、９番ピンの出力する出力イネーブル信号はローレベルを示しているので、インバータ回路３１０の出力信号はハイレベルを示し、その結果、ラッチ回路３１１は、クリア動作を行わず、Ｄ端子に入力されるハイレベルの信号値を読み込んでハイレベルを出力する。
【００３６】
この状態で、電源投入開始から所定の時間経過することで、パワーオンリセット信号がハイレベルに転ずると、ラッチ回路３１１は、Ｄ端子に入力されるハイレベルの信号値の読込動作を停止し、その結果、ハイレベルを出力し続けることになる。
【００３７】
すなわち、選択回路３１は、パーソナルコンピュータ２ａからＩＤＥのインタフェース規格が指示されるときには、図９（ａ）のタイムチャートに示すように、ハイレベルを示すＩＤＥＭＯＤＥ信号を出力する。
【００３８】
なお、この状態にあるときに、図９（ａ）中の破線で示すように、９番ピンの出力する出力イネーブル信号がＰＣＭＣＩＡのインタフェース規格で定義されるようにハイレベルに転ずることが起こると、ラッチ回路３１１は、クリア動作を行うことでローレベルを出力することになるが、パワーオンリセット信号がハイレベルになったままの状態にあるので、Ｄ端子に入力されるハイレベルの信号値の読み込みは行われず、これから、この後ハイレベルを出力することはない。
【００３９】
一方、ラッチ回路３１１は、電源投入開始時に、パワーオンリセット信号に従って、Ｄ端子に入力されるハイレベルの信号値の読込動作を行うときに、パーソナルコンピュータ２ａからＰＣＭＣＩＡのインタフェース規格が指示されるときには、上述したように、９番ピンの出力する出力イネーブル信号はハイレベルを示しているので、インバータ回路３１０の出力信号はローレベルを示し、その結果、ラッチ回路３１１は、クリア動作を行うことでローレベルを出力する。
【００４０】
この状態で、電源投入開始から所定の時間経過することで、パワーオンリセット信号がハイレベルに転ずると、ラッチ回路３１１は、Ｄ端子に入力されるハイレベルの信号値の読込動作を停止し、その結果、ローレベルを出力し続けることになる。
【００４１】
すなわち、選択回路３１は、パーソナルコンピュータ２ａからＰＣＭＣＩＡのインタフェース規格が指示されるときには、図９（ｂ）のタイムチャートに示すように、ローレベルを示すＩＤＥＭＯＤＥ信号を出力する。
【００４２】
なお、この状態にあるときに、図９（ｂ）中に示すように、９番ピンの出力する出力イネーブル信号がローレベルに転じても、パワーオンリセット信号はハイレベルになったままの状態にあるので、Ｄ端子に入力されるハイレベルの信号値の読み込みは行われず、これから、ラッチ回路３１１は、ローレベルを出力し続けることになる。
【００４３】
この選択回路３１の出力するＩＤＥＭＯＤＥ信号を受けて、図７に図示していないメモリ制御機能が動作するとともに、図７に図示する調整回路３０及び制御回路４０が動作する。
【００４４】
すなわち、調整回路３０は、図７に示すように、ＡＮＤ回路、ＯＲ回路、マルチプレクサ回路及びＥＯＲ回路で構成されているが、選択回路３１の出力するＩＤＥＭＯＤＥ信号を受けて、ＡＮＤ回路は、ＰＣＭＣＩＡのインタフェース規格のときには、パーソナルコンピュータ２ａからの信号をそのまま通し、ＩＤＥのインタフェース規格のときには、その信号を遮断するように動作する。また、ＯＲ回路は、ローアクティブで動作することで負論理の論理積回路として動作して、ＡＮＤ回路と同様に、ＰＣＭＣＩＡのインタフェース規格のときには、パーソナルコンピュータ２ａからの信号をそのまま通し、ＩＤＥのインタフェース規格のときには、その信号を遮断するように動作する。
【００４５】
また、マルチプレクサ回路は、ＰＣＭＣＩＡのインタフェース規格のときには、０側の入力データを選択して出力し、ＩＤＥのインタフェース規格のときには、１側の入力データを選択して出力するように動作する。また、ＥＯＲ回路は、ＰＣＭＣＩＡのインタフェース規格とＩＤＥのインタフェース規格とでリセット信号が反転しているという特性を受けて、ＰＣＭＣＩＡのインタフェース規格のときには、パーソナルコンピュータ２ａからのリセット信号をそのまま通し、ＩＤＥのインタフェース規格のときには、そのリセット信号を反転するように動作する。
【００４６】
この調整回路３０の動作により、メモリカード１は、ＰＣＭＣＩＡのインタフェース規格が指定されるときには、ＰＣＭＣＩＡのインタフェース規格を実現し、ＩＤＥのインタフェース規格が指定されるときには、ＩＤＥのインタフェース規格を実現する。
【００４７】
次に、選択回路３１の出力するＩＤＥＭＯＤＥ信号を受けて動作する制御回路４０について説明する。
図１０に、制御回路４０の一実施例を図示する。
【００４８】
この実施例に従う制御回路４０は、選択回路３１の出力するＩＤＥＭＯＤＥ信号を反転して出力する反転回路４００と、プルアップ抵抗４０２を介して接続されるハイレベルの電圧を入力とし、反転回路４００の出力信号を制御信号として、出力信号を５６番ピンに出力するトライステートバッファ回路４０１とで構成されている。
【００４９】
このように構成される制御回路４０では、トライステートバッファ回路４０１は、選択回路３１がＩＤＥのインタフェース規格に従うことを示すハイレベルのＩＤＥＭＯＤＥ信号を出力するときには、プルアップ抵抗４０２を介して接続されるハイレベルの電圧を出力することで、ハイレベルの電圧を５６番ピンに出力し、一方、選択回路３１がＰＣＭＣＩＡのインタフェース規格に従うことを示すローレベルのＩＤＥＭＯＤＥ信号を出力するときには、ハイインピーダンスの信号を５６番ピンに出力する。
【００５０】
この制御回路４０の出力信号に従って、ＩＤＥのインタフェース規格が用いられることで、パーソナルコンピュータ２ａの５６番ピンからＣＳＥＬ信号が出力されるときには、そのＣＳＥＬ信号がプルアップ抵抗４０２を介してハイレベルの電圧に接続され、これにより、パーソナルコンピュータ２ａから出力されるＣＳＥＬ信号が接地されているのか、オープンにされているのかを検出できるようになる。
【００５１】
そして、この制御回路４０の出力信号に従って、ＰＣＭＣＩＡのインタフェース規格が用いられることで、パーソナルコンピュータ２ａの５６番ピンからアドレス２５の信号が出力されるときには、そのアドレス２５の信号にプルアップ抵抗４０２が接続されない形態となり、これにより、ＰＣＭＣＩＡのインタフェース規格を正確に実現できるようになる。
【００５２】
図７に示した判断回路５０は、ＩＤＥのインタフェース規格が用いられるときには、ＣＳＥＬ信号で指示されるドライブ番号を保持することで自メモリカード１のドライブ番号を保持するとともに、パーソナルコンピュータ２ａがドライブ番号を指定してアクセス指示を発行するときに、その保持する自メモリカード１のドライブ番号と、アクセス指示のあるドライブ番号とを比較して、その２つのドライブ番号が一致するときにはメモリ制御機能にその旨を通知するように動作する。
【００５３】
更に、この判断回路５０は、ＰＣＭＣＩＡのインタフェース規格が用いられるときには、メモリカード１の挿入時に書き込まれるカード番号を保持することで自メモリカード１のカード番号を保持するとともに、パーソナルコンピュータ２ａがカード番号を指定してアクセス指示を発行するときに、その保持する自メモリカード１のカード番号と、アクセス指示のあるカード番号とを比較して、その２つのカード番号が一致するときにはメモリ制御機能にその旨を通知するように動作する。
【００５４】
図１１に、この判断回路５０の回路構成の一実施例を図示する。なお、この回路構成では、ＰＣＭＣＩＡのインタフェース規格が用いられるときに、カード番号０とカード番号１とが指定可能となっている。
【００５５】
この実施例に従う判断回路５０は、ＣＳＥＬ信号で指示されるドライブ番号（０ｏｒ１）を保持するレジスタ５００と、アクセス指示のときに指定されるドライブ番号（０ｏｒ１）を保持したり、メモリカード１の挿入時に書き込まれるカード番号を保持するレジスタ５０１と、レジスタ５００の保持するドライブ番号とレジスタ５０１の保持するドライブ番号とが一致するのか否かを検出する比較回路５０２と、アクセス指示のときに指定されるカード番号とレジスタ５０１の保持するカード番号とが一致するのか否かを検出する比較回路５０３と、選択回路３１がＩＤＥのインタフェース規格に従うことを示すＩＤＥＭＯＤＥ信号を出力するときに、比較回路５０２の検出結果を選択して出力し、選択回路３１がＰＣＭＣＩＡのインタフェース規格に従うことを示すＩＤＥＭＯＤＥ信号を出力するときに、比較回路５０３の検出結果を選択して出力するマルチプレクサ回路５０４と、マルチプレクサ回路５０４の出力信号を保持して図示しないメモリ制御機能に通知するレジスタ５０５とで構成されている。
【００５６】
この回路構成に従って、判断回路５０は、上述した動作を実行することになる。
以上に説明したように、本発明のメモリカード１では、制御回路４０は、選択回路３１がＩＤＥのインタフェース規格に従うことを示すＩＤＥＭＯＤＥ信号を出力すると、ハイレベルの電圧を５６番ピンに出力し、ＰＣＭＣＩＡのインタフェース規格に従うことを示すＩＤＥＭＯＤＥ信号を出力すると、ハイインピーダンスの信号を５６番ピンに出力する。
【００５７】
この制御回路４０の出力信号に従って、ＩＤＥのインタフェース規格が用いられることで、パーソナルコンピュータ２ａの５６番ピンからＣＳＥＬ信号が出力されるときには、そのＣＳＥＬ信号がプルアップ抵抗４０２を介してハイレベルの電圧に接続され、これにより、パーソナルコンピュータ２ａから出力されるＣＳＥＬ信号が接地されているのか、オープンにされているのかを検出することができるようになるのである。
【００５８】
そして、この制御回路４０の出力信号に従って、ＰＣＭＣＩＡのインタフェース規格が用いられることで、パーソナルコンピュータ２ａの５６番ピンからアドレス２５の信号が出力されるときには、そのアドレス２５の信号にプルアップ抵抗４０２が接続されない形態となり、これにより、ＰＣＭＣＩＡのインタフェース規格を正確に実現できるようになるのである。
【００５９】
図示実施例に従って本発明を説明したが、本発明はこれに限定されるものではない。例えば、実施例では、トライステートバッファ回路４０１を使ってハイレベルの電圧とハイインピーンダスとを出力する構成を採ったが、それ以外の回路を使うことでハイレベルの電圧とハイインピーンダスとを出力することも可能である。
【００６０】
また、実施例では、フラッシュメモリを搭載するメモリカードを想定したが、それ以外のメモリを搭載するメモリカードであってもよいことは言うまでもない。
【００６１】
【発明の効果】
以上説明したように、本発明のメモリカードによれば、特定の端子に、接地又はオープンの信号を入力するインタフェース規格と、その特定の端子に、２値化信号を入力するインタフェース規格という２つのインタフェース規格を実現する場合に、その２つのインタフェース規格を正確に実現できるようになる。
【００６２】
これから、本発明のメモリカードによれば、インタフェース規格に沿ったメモリカードを提供できることで、正確なデータをメモリに書き込めるようになるとともに、正確なデータをメモリから読み出せるようになる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明のメモリカードの回路構成例である。
【図３】ＰＣＭＣＩＡの規格の説明図である。
【図４】ＰＣＭＣＩＡの規格の説明図である。
【図５】ＩＤＥの規格の説明図である。
【図６】ＩＤＥの規格の説明図である。
【図７】ホストコントローラの回路構成の一実施例である。
【図８】選択回路の一実施例である。
【図９】選択回路のタイムチャートである。
【図１０】制御回路の一実施例である。
【図１１】判断回路の一実施例である。
【図１２】ＩＤＥのインタフェース規格の説明図である。
【図１３】従来技術の説明図である。
【符号の説明】
１    メモリカード
２    ホスト装置
１０  メモリカード機能
１１  入力端子
１２  第１の回路
１３  第２の回路
１４  抵抗
１５  調整回路
【図１】
0003593460.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003593460.tif 000009
【図９】
0003593460.tif 000010
【図１０】
0003593460.tif 000011
【図１１】
0003593460.tif 000012
【図１２】
0003593460.tif 000013
【図１３】
0003593460.tif 000014