(57)【特許請求の範囲】
【請求項１】
ライン方向に延びる（ｎ＋１）本のサステイン電極によってライン数がｎ（ｎ≧４）のマトリクス表示を行うように構成されたＰＤＰの駆動方法であって、
全てのラインにおいて単位発光領域内の列方向の一方側に第１極性の壁電荷が存在し且つ他方側には実質的に第１極性の壁電荷が存在しない帯電状態を形成する第１動作と、前記第１極性の壁電荷を利用してライン順次のアドレッシングを行う第２動作と、全ラインに対して一斉にサステイン電圧を印加する第３動作とを繰り返す
ことを特徴とするＰＤＰの駆動方法。
【請求項２】
前記サステイン電極を、配列方向の一端側から数えた値Ｋが、０を含む正の整数Ｍを用いて表される、（Ｋ＝１＋４Ｍ）の条件を満たす第１群、（Ｋ＝２＋４Ｍ）の条件を満たす第２群、（Ｋ＝３＋４Ｍ）の条件を満たす第３群、及び（Ｋ＝４＋４Ｍ）の条件を満たす第４群に区分したときに、
前記第１動作が、
全てのサステイン電極間で放電を生じさせる第１ステップと、
前記第２群のサステイン電極とそれらに隣接する前記第３群のサステイン電極との間で放電を生じさせる第２ステップと、
前記第１群のサステイン電極とそれらに隣接する前記第４群のサステイン電極との間で放電を生じさせる第３ステップとからなる
請求項１記載のＰＤＰの駆動方法。
【請求項３】
前記サステイン電極を、配列方向の一端側から数えた値Ｋが、０を含む正の整数Ｍを用いて表される、（Ｋ＝１＋４Ｍ）の条件を満たす第１群、（Ｋ＝２＋４Ｍ）の条件を満たす第２群、（Ｋ＝３＋４Ｍ）の条件を満たす第３群、及び（Ｋ＝４＋４Ｍ）の条件を満たす第４群に区分したときに、
前記第１動作が、
全てのサステイン電極間で放電を生じさせる第１ステップと、
前記第２群のサステイン電極とそれらに隣接する前記第３群のサステイン電極との間で放電を生じさせる第２ステップと、
前記第１群のサステイン電極とそれらに隣接する前記第４群のサステイン電極との間で放電を生じさせる第３ステップと、
前記第１群のサステイン電極とそれらに隣接する前記第２群のサステイン電極との間、及び前記第３群のサステイン電極とそれらに隣接する前記第４群のサステイン電極との間で放電を生じさせる第４ステップと、
前記第１群のサステイン電極とそれらに隣接する前記第４群のサステイン電極との間、及び前記第２群のサステイン電極とそれらに隣接する前記第３群のサステイン電極との間で放電を生じさせる第５ステップとからなる
請求項１記載のＰＤＰの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、面放電が生じるようにサステイン電極が配置されたマトリクス表示形式のＰＤＰ（プラズマディスプレイパネル）の駆動方法に関する。
【０００２】
選択発光に壁電荷を利用するＡＣ駆動形式のＰＤＰの内、特に面放電型ＰＤＰは、蛍光体によるカラー表示に適しており、ハイビジョン用の大画面表示デバイスとして注目されている。
【０００３】
【従来の技術】
一般的な面放電型ＰＤＰでは、マトリクス表示のライン毎に一対のサステイン電極が配置されており、サステイン電極の総数は２ｎ（ｎはライン数）である。各サステイン電極対がライン毎に独立しているので、ライン順次のアドレッシングを容易に行うことができる。この種のＰＤＰによる表示には、ライン順次のアドレッシング動作とサステイン電極対に交番電圧を印加するサステイン動作とを時分割で行う駆動方法が採用されている。
【０００４】
一方、サステイン電極を等間隔に配列し、各サステイン電極を２つのラインの表示に共用する構造の面放電型ＰＤＰが提案されている（特開平２−２２０３３０号）。サステイン電極の総数は（ｎ＋１）である。このＰＤＰの電極構成は、上述の一般的な面放電型ＰＤＰと比べると、サステイン電極の配列密度を高めることができるので、高精細化及び高輝度化に適している。上記の公報には、駆動方法として、アドレッシング動作とサステイン動作とを並行して行う方法が開示されている。
【０００５】
【発明が解決しようとする課題】
上述の一般的な面放電型ＰＤＰで採用されている駆動方法によれば、ライン走査周期をサステイン電圧の印加周期より短く設定することができるので、数百のラインの走査を行うアドレッシングの所要時間を短縮することができる。階調表示の上でアドレッシングの所要時間はできるだけ短い方がよい。また、各ラインのサステイン期間に時間的なズレがないので、動画の表示品質を高めることができる。
【０００６】
本発明は、サステイン電極を隣接する２つのラインの表示に共用する構造のＰＤＰにおいて、アドレッシング動作とサステイン動作とを時分割で行う形式の駆動を実現し、アドレッシングの高速化を図ることを目的としている。
【０００７】
【課題を解決するための手段】
前画面の影響を避けるには、アドレッシングに先立って壁電荷の蓄積状態を初期化しなければならない。サステイン電極対がライン毎に独立している場合には、全てのラインの帯電状態が一様であればよいので、例えば過剰の壁電荷によるいわゆる自己放電を生じさせて壁電荷を消去するだけでよい。しかし、サステイン電極が隣接する２つのラインに跨がる場合には、帯電状態が一様であると、ライン順次のアドレッシングを行うことができない。
【０００８】
請求項１の発明の方法は、ライン方向に延びる（ｎ＋１）本のサステイン電極によってライン数がｎ（ｎ≧４）のマトリクス表示を行うように構成されたＰＤＰの駆動方法であって、全てのラインにおいて単位発光領域内の列方向の一方側に第１極性の壁電荷が存在し且つ他方側には実質的に第１極性の壁電荷が存在しない帯電状態を形成する第１動作と、前記第１極性の壁電荷を利用してライン順次のアドレッシングを行う第２動作と、全ラインに対して一斉にサステイン電圧を印加する第３動作とを繰り返すものである。
【０００９】
請求項２の発明の方法は、前記サステイン電極を、配列方向の一端側から数えた値Ｋが、０を含む正の整数Ｍを用いて表される、（Ｋ＝１＋４Ｍ）の条件を満たす第１群、（Ｋ＝２＋４Ｍ）の条件を満たす第２群、（Ｋ＝３＋４Ｍ）の条件を満たす第３群、及び（Ｋ＝４＋４Ｍ）の条件を満たす第４群に区分したときに、前記第１動作が、全てのサステイン電極間で放電を生じさせる第１ステップと、前記第２群のサステイン電極とそれらに隣接する前記第３群のサステイン電極との間で放電を生じさせる第２ステップと、前記第１群のサステイン電極とそれらに隣接する前記第４群のサステイン電極との間で放電を生じさせる第３ステップとからなるものである。
【００１０】
請求項３の発明の方法は、前記第１動作が、全てのサステイン電極間で放電を生じさせる第１ステップと、前記第２群のサステイン電極とそれらに隣接する前記第３群のサステイン電極との間で放電を生じさせる第２ステップと、前記第１群のサステイン電極とそれらに隣接する前記第４群のサステイン電極との間で放電を生じさせる第３ステップと、前記第１群のサステイン電極とそれらに隣接する前記第２群のサステイン電極との間、及び前記第３群のサステイン電極とそれらに隣接する前記第４群のサステイン電極との間で放電を生じさせる第４ステップと、前記第１群のサステイン電極とそれらに隣接する前記第４群のサステイン電極との間、及び前記第２群のサステイン電極とそれらに隣接する前記第３群のサステイン電極との間で放電を生じさせる第５ステップとからなるものである。
【００１２】
【発明の実施の形態】
図１は本発明に係るＰＤＰ１の電極構成の模式図である。
ＰＤＰ１では、サステイン電極Ｘ，Ｙがマトリクス表示領域ＳＣの列方向に沿って交互に配列されており、ライン方向に沿ってアドレス電極Ａが配列されている。サステイン電極Ｘ，Ｙの総数はライン数ｎに１を加算した値である。サステイン電極Ｘ，Ｙの配列間隔は、現実的な範囲の駆動電圧（例えば１００〜２００Ｖ）で面放電を生じさせることのできる数十μｍ程度の寸法に選定されている。なお、実際にはサステイン電極Ｘ，Ｙの幅は１００〜２００μｍ程度である。
【００１３】
各サステイン電極Ｘ，Ｙは、ライン順次走査を可能とするために個別電極とされている。隣接するサステイン電極Ｘ，Ｙどうしがサステイン電極対を構成し、１本のラインＬに対応する。つまり、配列の両端を除く合計（ｎ−１）本のサステイン電極Ｘ，Ｙは、それぞれが２本のラインＬの表示に用いられる。両端のサステイン電極Ｘ，Ｙは、１本のラインＬの表示に用いられる。各ラインＬにおいて、単位発光領域（サブピクセル）毎に面放電セルＣが画定される。
【００１４】
図２はＰＤＰ１の内部構造を示す図である。図２（Ｂ）は図２（Ａ）のｂ矢視断面図である。
ＰＤＰ１では、前面側のガラス基板１１の内面にサステイン電極Ｘ，Ｙが配列されている。そして、これらのサステイン電極Ｘ，Ｙを放電空間３０に対して被覆するように、ＡＣ駆動のための誘電体層１７が設けられている。誘電体層１７の表面には保護膜１８が蒸着されている。誘電体層１７及び保護膜１８はともに透光性を有している。サステイン電極Ｘ，Ｙは、それぞれがＩＴＯ薄膜などの透明導電膜からなる幅の広い直線帯状の透明電極４１と金属薄膜からなる幅の狭い直線帯状のバス電極４２とから構成されている。バス電極４２は、適正な導電性を確保するための補助電極であり、透明電極４１の幅方向（列方向）の中央部に配置されている。そして、平面視においてバス電極４２と重なるように、誘電体層１７の上に隔壁１９が設けられている。各隔壁１９によって放電空間３０がラインＬ毎に区画されている。一方、背面側のガラス基板２１の内面には、サステイン電極Ｘ，Ｙと直交するようにアドレス電極Ａが配列されている。各アドレス電極Ａの間に、平面視直線状の隔壁２９が１つずつ設けられている。これらの隔壁２９によって放電空間３０がライン方向にサブピクセル毎に区画されており、前面側の隔壁１９と背面側の隔壁２９の当接によって放電空間３０の間隙寸法が規定されている。そして、アドレス電極Ａの上部及び隔壁２９の側面を含めて背面側の壁面を被覆するように、カラー表示のためのＲ，Ｇ，Ｂの３色の蛍光体層２８が設けられている。
【００１５】
マトリクス表示の１ラインにはサステイン電極Ｘの幅方向の一方側とサステイン電極Ｙの幅方向の他方側とが対応し、１列には１本のアドレス電極Ａが対応する。そして、３列が１ピクセル（画素）ＥＧに対応する。つまり、１ピクセルはライン方向に並ぶＲ，Ｇ，Ｂの３つのサブピクセルからなる。
【００１６】
アドレス電極Ａとサステイン電極Ｘ，Ｙとの間の対向放電によって、誘電体層１７の帯電状態が制御される。サステイン電極Ｘ，Ｙに交互にサステインパルスを印加すると、所定量の壁電荷が存在する面放電セルＣで基板面に沿った面放電（主放電）が生じる。蛍光体層２８は、面放電で生じた紫外線によって局部的に励起されて所定色の可視光を放つ。この可視光の内、ガラス基板１１を透過する光が表示光となる。なお、隔壁２９の配置パターンがいわゆるストライプパターンであることから、放電空間３０の内の各列に対応した部分は、全てのラインに跨がって列方向に連続している。各列内のサブピクセルの発光色は同一である。以上の構成のＰＤＰ１は、図示しない駆動ユニットと組み合わせて、コンピュータシステムのモニター、壁掛けＴＶなどとして使用される。
【００１７】
次に、ＰＤＰ１の駆動方法について説明する。
図３はフィールドｆの構成図であり、図４は印加電圧の波形図である。
ＰＤＰ１による表示に際しては、画面（１フレーム）に例えば１つのフィールドｆを対応づける。ただし、テレビジョンのようにインタレース形式で走査された画面を再生する場合には、１画面（１フレーム）を表示するために２つのフィールドｆを用いる。
【００１８】
階調表示を行うためにフィールドｆを例えば８つのサブフィールドｓｆに分割する。さらに、各サブフィールドｓｆを、リセット期間ＴＲ、アドレス期間ＴＡ、及びサステイン期間ＴＳに区分する。各サブフィールドｓｆにおける輝度の相対比率が例えば１：２：４：８：１６：３２：６４：１２８となるように重み付けをして、各サブフィールドｓｆのサステイン期間ＴＳにおける発光回数を設定する。これによりサブピクセルの階調数は２５６となり、ピクセルでは２５６３  色の表示が可能である。各サブフィールドｓｆは、１つの階調レベルの画面表示期間である。
【００１９】
リセット期間ＴＲは、前画面の点灯状態の影響を防止するとともに、ライン順次のアドレッシングを可能とするために、後述の手順で所定の帯電状態を形成する期間である。リセット期間ＴＲにおける駆動ユニットの動作が本発明の第１動作に相当する。
【００２０】
アドレス期間ＴＡは、ライン順次のアドレッシングを行う期間である。サステイン電極Ｘとサステイン電極Ｙとを区別せずに１本ずつ順に選択し、選択した電極に負極性のスキャンパルスＰｙを印加する。ラインの選択と同時に、点灯すべき面放電セルに対応したアドレス電極Ａに対して、正極性のアドレスパルスＰａを印加する。選択されたサステイン電極に対応した２つのラインの内、スキャンパルスＰｙと同じ負極性の壁電荷の存在する一方のラインにおいて、アドレスパルスＰａの印加された面放電セルでサステイン電極とアドレス電極との間の放電が起こる。この放電によってサステイン動作に必要な帯電状態が形成される。アドレス期間ＴＡの動作が本発明の第２動作に相当する。
【００２１】
サステイン期間ＴＳは、階調レベルに応じた輝度を確保するために、アドレッシングによって設定された点灯状態を維持する期間である。対向放電を防止するため、全てのアドレス電極Ａを正極性の電位（例えばＶｓ／２）にバイアスし、サステイン電極Ｘとサステイン電極Ｙとに対して交互に波高値Ｖｓの正極性のサステインパルスＰｓを印加する。サステインパルスＰｓの印加毎に、アドレス期間ＴＡにおいて壁電荷の蓄積したセルで面放電が生じる。サステイン期間ＴＳの動作が本発明の第３動作に相当する。
【００２２】
図５はリセット期間ＴＲにおける帯電状態の変化を示す模式図である。図中の記号「☆」は放電を表している。
以下、図４及び図５を参照してリセット期間ＴＲの動作を詳しく説明する。
【００２３】
リセット期間ＴＲにおいて、サステイン電極Ｘは２つの電極群に分類され、サステイン電極Ｙも２つの電極群に分類される。つまり、サステイン電極Ｘ，Ｙは、４つの電極群に分類される。
【００２４】
第１群は、電極配列の一端側（先頭ライン側）からサステイン電極Ｘ，Ｙを区別せずに数えて（１＋４Ｍ）番目のサステイン電極Ｘ（以下、サステイン電極Ｘａという）の集合である〔図１（Ｂ）参照〕。ここで、Ｍは０を含む正の整数である。第２群は（２＋４Ｍ）番目のサステイン電極Ｙ（以下、サステイン電極Ｙａという）の集合である。第３群は（３＋４Ｍ）番目のサステイン電極Ｘ（以下、サステイン電極Ｘｂという）の集合である。そして、第４群は（４＋４Ｍ）番目のサステイン電極Ｙ（以下、サステイン電極Ｙｂという）の集合である。
【００２５】
まず、図４のタイミングａで例えばサステイン電極Ｙａ，Ｙｂに正極性の書込みパルスＰｗを印加し、全てのラインで放電を生じさせる。これにより、図５（ａ）のように、サステイン電極Ｘａ，Ｘｂとサステイン電極Ｙａ，Ｙｂとの間では壁電荷の極性が異なり、個々のサステイン電極Ｘａ，Ｘｂ，Ｙａ，Ｙｂに対応する２つのラインの間で極性が同一である帯電状態が形成される。つまり、各サステイン電極における帯電状態は隔壁１９を鏡面としてみた鏡面対称である。鏡面対称のままでは、各電極にスキャンパルスＰｙを印加したときに２つのラインが選択されてしまう。
【００２６】
鏡面対称性を崩すために、図４のタイミングｂでサステイン電極Ｙａに負極性のパルスＰｉを印加するとともに、サステイン電極Ｘｂに正極性のパルスＰｉを印加する。また、図４のタイミングｃでサステイン電極Ｘａに正極性のパルスＰｉを印加するとともに、サステイン電極Ｙｂに負極性のパルスＰｉを印加する。パルスＰｉ，Ｐｊの波高値は、パルスＰｉ，Ｐｊの両方が印加されたラインのみで放電が生じる程度の値に選定する〔図５（ｂ），（ｃ）〕。
【００２７】
以上の３段階の処理により、図５（ｃ）のように、全てのラインにおいて単位発光領域内の誘電体層１７における列方向の一方側に負極性の壁電荷が存在し且つ他方側には実質的に負極性の壁電荷が存在せずに逆極性（ここでは正極性）の電荷が存在する帯電状態が形成され、アドレッシングの準備が完了する。
【００２８】
この状態で、上述のようにサステイン電極Ｘａ，Ｘｂ，Ｙａ，Ｙｂを１本ずつ順に選択して負極性のスキャンパルスＰｙを印加すると、負極性の壁電荷が存在するラインで対向放電が生じる。なお、実際のライン走査は、電極配列の２番目のサステイン電極から順に選択すればよい。
【００２９】
上述の実施形態では、リセット期間ＴＲにおいて図５（ｃ）のような壁電荷状態を形成する駆動方法を説明したが、パネル製造の不均一性に起因しプラズマの生じ易さに依存する画素間の蓄積電荷量の差異を補うため、図５（ｃ）の壁電荷状態の形成に続けて消去放電を生じさせるのが望ましい。具体的には、図４のタイミングｄでサステイン電極Ｘａ，Ｘｂに正極性の消去パルスＰｅを印加し、図４のタイミングｅでサステイン電極Ｙａ，Ｙｂに正極性の消去パルスＰｅを印加する。図５の例では、消去放電をより確実に生じさせるため、壁電荷の減衰を考慮してタイミングｂで放電の生じなかったラインから先に消去を行うように消去パルスＰｅの印加順序が選定されている。消去放電を生じさせて不要の壁電荷を消失させることにより、壁電荷蓄積状態が均一化され、動作マージンが広がる。
【００３０】
また、上述の実施形態においては、タイミングｂ〜ｅにおけるパルス印加の対象を固定であるものとして説明したが、周期的に変更するのが望ましい。すなわち、対象を固定とすると図５から明らかなように奇数番目と偶数番目のラインの間でリセット期間ＴＲにおける放電回数に差異が生じる。そこで、例えばサブフィールドｓｆ毎にパルスＰｉ，Ｐｊ及び消去パルスＰｅの印加対象を１つ前のサブフィールドｓｆに対してシフトさせることにより、放電回数を均等化することができる。
【００３１】
【発明の効果】
請求項１乃至請求項３の発明によれば、サステイン電極を隣接する２つのラインの表示に共用する構造のＰＤＰにおいて、アドレッシング動作とサステイン動作とを時分割で行う形式の駆動を実現し、アドレッシングの高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明に係るＰＤＰの電極構成の模式図である。
【図２】ＰＤＰの内部構造を示す図である。
【図３】フィールドの構成図である。
【図４】印加電圧の波形図である。
【図５】リセット期間における帯電状態の変化を示す模式図である。
【符号の説明】
１  ＰＤＰ
Ｘ，Ｙ  サステイン電極
【図１】
0003578543.tif 000002
【図２】
0003578543.tif 000003
【図３】
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【図４】
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【図５】
0003578543.tif 000006