(57)【特許請求の範囲】
【請求項１】
半導体基板上に選択トランジスタを形成した後、上記選択トランジスタを含む上記半導体基板上に層間絶縁膜を形成する工程と、
上記層間絶縁膜上に、Ｔi膜、第１のＰt膜またはＰt合金膜、強誘電体膜、および、第２のＰt膜またはＰt合金膜を、順次堆積させる工程と、
上記第２のＰt膜またはＰt合金膜を所定の形状にパターニングして、上部電極を形成する工程と、
上記強誘電体膜を所定の形状にパターニングする工程と、
ＴiＯ2膜を全面に堆積させた後、上記ＴiＯ2膜と上記Ｔi膜と上記第１のＰt膜またはＰt合金膜とを連続的に同一工程によって所定の形状にパターニングし、ドライブインとなる上記Ｔi膜と上記第１のＰt膜またはＰt合金膜とからなる下部電極と、上記ＴiＯ2膜からなるバリアメタルと、を形成する工程と、
全面に層間絶縁膜を形成した後、上記上部電極上および上記選択トランジスタのドレイン領域上にコンタクトホールを形成する工程と、
上記上部電極と上記選択トランジスタのドレイン領域とをメタル配線で接続する工程と
を有することを特徴とする、半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその製造方法、特に強誘電体膜を用いた不揮発性半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、自発分極を有する強誘電体膜をキャパシタに用いた不揮発性半導体記憶装置が開発されている。強誘電体材料としては、ＢaＴiＯ3、Ｐb(Ｚr,Ｔi)Ｏ3、ＳrＢi2Ｔa2Ｏ9等の酸化物が主に用いられている。これらの酸化物強誘電体膜をキャパシタに用いる場合、強誘電体膜と層間絶縁膜として用いられるシリコン酸化膜とが反応し、強誘電体特性が劣化することが確認されている。そのため、特開平８−３３５６７３号公報等に記載されているように、これらの反応に対するバリアメタルを使用することで反応を抑制し、特性の劣化を防止している。
【０００３】
しかしながら、この反応に対するバリアメタル(ＴiＯ2等)は、キャパシタ部以外に残った場合、後の工程でのコンタクトホール形成並びに金属配線形成の際にコンタクトホール内での断線を引き起こすことから、キャパシタのみを覆うマスクを作成し、フォトリソグラフィ並びにドライエッチング技術を用いて、コンタクトホール開口部のバリアメタルを除去しなければならない。
【０００４】
以下、図４及び図５を用いて、従来技術による強誘電体膜をキャパシタに用いた不揮発性半導体記憶装置の製造工程を説明する。尚、図４及び図５において、符号２８a、２８b、２８c、２８d、２８eはフォトレジストを示す。
【０００５】
まず、シリコン基板２１上に公知のフォトリソグラフィ技術及びドライエッチング技術、ＣＶＤ技術等を用いて、素子分離膜２２及びゲート電極２３形成を行い、各種イオン注入を行うことで選択トランジスタを作成し、その後公知のＣＶＤ法によりシリコン酸化膜２４を１０００nm堆積させ、公知のＣＭＰ法により平坦化を行う。
【０００６】
次に、公知のフォトリソグラフィ技術及びドライエッチング技術を用いてコンタクトホールを形成し、ＣＶＤ法によりポリシリコン膜を堆積させた後、ＣＭＰ法によりコンタクトホール内にのみポリシリコンを残し、平坦化を行い、ポリシリコンプラグ２５を形成する。
【０００７】
次に、ポリシリコンプラグ２５上に公知のスパッタリング法を用いて、ＴiＮ/Ｔi膜とＰt膜との積層膜２６を堆積させる。尚、この場合、ＴiＮ膜はＰtとポリシリコンとの反応に対するバリアメタルとして用いるため、Ｔi、ＴiＮ、Ｐtそれぞれの膜厚は３０nm、２００nm、１００nmとなっている。
【０００８】
次に、ＰＺＴ(Ｐb(Ｚr,Ｔi)Ｏ3)を成膜するため、Ｐt/ｔｉＮ/Ｔi積層膜２６上に、ＰＺＴのゾル−ゲル溶液をスピンコートし、４２０℃で１時間の熱処理を４回繰り返して行い、その後、ＲＴＡ(Rapid Thermal Anneal)法を用いて、Ｎ2/Ｏ2雰囲気中で６６０℃、３０secの熱処理を行う(図４(ａ))。このときのＰＺＴ膜２７の最終膜厚は約２００nmである。
【０００９】
次にこのＰＺＴ膜２７を公知のフォトリソグラフィ技術及びドライエッチング技術を用いて加工する(図４(ｂ))。
【００１０】
次に、Ｐt/ＴiＮ/Ｔi膜の積層膜２６をこれも公知のフォトリソグラフィ技術及びドライエッチング技術を用いて加工し、下部電極を形成する(図４(ｃ))。この際、エッチングのプラズマ雰囲気により膜特性が劣化するため、Ｎ2/Ｏ2雰囲気でＲＴＡ法により５００〜６００℃の温度で熱処理を行う。Ｐt膜のエッチング条件は、マイクロ波パワーを１０００Ｗ、Ｃl2の流量を４０ＳＣＣＭ、Ｃ2Ｆ6の流量を４０ＳＣＣＭ、ＣＨ4の流量を５ＳＣＣＭ、ＲＦパワーを１５０Ｗ、圧力を１.４×１０-3Ｔorrとする。また、Ｐt膜エッチングにより堆積した側壁デポ膜をＨＣl水溶液のウエットエッチングにより除去する。
【００１１】
さらに、レジストベークを行った後、ＴiＮ/Ｔiのエッチングを以下のエッチング条件で行う。すなわち、エッチング条件は、マイクロ波パワーを１０００Ｗ、Ｃl2の流量を９０ＳＣＣＭ、ＲＦパワーを１００Ｗ、圧力を１.４×１０-3Ｔorrとする。
【００１２】
次に、反応性スパッタリング法を用いて、ＴiＯ2膜２９を５０nm堆積させる(図４(ｄ))。その後、このＴiＯ2膜２９が後工程のコンタクトホール開口部に残らないように、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、コンタクトホール開口部のＴiＯ2膜の除去を行う(図４(ｅ))。このときの、ＴiＯ2を以下の条件は、マイクロ波パワーを１０００Ｗ、Ｃl2の流量を２５.５ＳＣＣＭ、Ａｒの流量を５９.５ＳＣＣＭ、ＲＦパワーを１００Ｗ、圧力を１.４×１０-3Ｔorrとする。
【００１３】
次に、層間絶縁膜として公知のＣＶＤ法を用いてシリコン酸化膜３０を１５０nm堆積させる(図５(ａ))。
【００１４】
次に、上部電極として用いるＰtと.ＳiＯ2膜との密着層として機能させることを目的としてＴi膜をスパッタリング法を用いて１０nm堆積させた後、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、ＰＺＴ膜と上部電極とのコンタクトのためのコンタクトホールを形成する(図５(ｂ))。この際、エッチング法のプラズマ雰囲気により、強誘電体膜特性が劣化するため、Ｎ2/Ｏ2雰囲気でＲＴＡ法により５００〜６００℃の温度で熱処理する。
【００１５】
次に、スパッタリング法を用いて、ＴiＮ/Ｐt膜３１を堆積させ、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、ドライブインとしての使用する上部電極を形成する(図５(ｃ))。この際に、エッチング法のプラズマ雰囲気により、強誘電体膜特性が劣化するため、Ｎ2/Ｏ2雰囲気でＲＴＡ法により５００〜６００℃の温度で熱処理する。
【００１６】
次に、層間絶縁膜として公知のＣＶＤ法によりシリコン酸化膜３２を５００nm堆積させる。
【００１７】
最後に、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、シリコン基板上にコンタクトホールを開口した(図５(ｄ))後、スパッタリング法により１層目メタル配線を形成する(図５(ｅ))。
【００１８】
【発明が解決しようとする課題】
図４及び図５に示すように従来技術は下部電極にＴiＮ膜を設けることにより、下部電極を構成するＰtとポリシリコンプラグとの反応を防止し、また、Ｐtを介した酸素等の透過によるポリシリコンの酸化を防止している。しかし、上記効果を得るためには、ＴiＮ膜の膜厚は少なくとも２００nm必要であり、このため、レジストとの選択比が低くなり、下部電極(Ｐt/ＴiＮ/Ｔi)のエッチング工程とバリアメタル(ＴiＯ2)のエッチング工程とを別々に行う必要があり、工程数増加によるコストの増加につながる。
【００１９】
【課題を解決するための手段】
請求項１に記載の本発明の半導体記憶装置の製造方法は、半導体基板上に選択トランジスタを形成した後、上記選択トランジスタを含む上記半導体基板上に層間絶縁膜を形成する工程と、上記層間絶縁膜上に、Ｔi膜、第１のＰt膜又はＰt合金膜、強誘電体膜、及び、第２のＰt膜又はＰt合金膜を順次堆積させる工程と、上記第２のＰt膜又はＰt合金膜を所定の形状にパターニングして、上部電極を形成する工程と、上記強誘電体膜を所定の形状にパターニングする工程と、ＴiＯ2膜を全面に堆積させた後、上記ＴiＯ2膜と上記Ｔi膜と上記第１のＰt膜またはＰt合金膜とを連続的に同一工程によって所定の形状にパターニングし、ドライブインとなる上記Ｔi膜と上記第１のＰt膜またはＰt合金膜とからなる下部電極と、上記ＴiＯ2膜からなるバリアメタルと、を形成する工程と、全面に層間絶縁膜を形成した後、上記上部電極上及び上記選択トランジスタのドレイン領域上にコンタクトホールを形成する工程と、上記上部電極と上記選択トランジスタのドレイン領域とをメタル配線で接続する工程とを有することを特徴とするものである。
【００２０】
【発明の実施の形態】
以下、実施の形態に基づいて本発明について詳細に説明する。
【００２１】
図１は本発明の一実施の形態の半導体記憶装置の構造断面図、図２は本発明の一実施の形態の半導体記憶装置の前半の製造工程図、図３は本発明の一実施の形態の半導体記憶装置の後半の製造工程図である。図１乃至図３において、１はシリコン基板、２は素子分離膜、３はゲート電極、４、１０は層間絶縁膜、５はＰt/Ｔi積層膜、６はＳrＢi2Ｔa2Ｏ9膜、７はＰt膜、８a、８b、８c,８d、８eはフォトレジスト、９はＴiＯ2膜、１１はメタル配線、１２ａは選択トランジスタのソース領域、１２bは選択トランジスタのドレイン領域を示す。
【００２２】
まず、シリコン基板１上に公知のフォトリソグラフィ技術、ドライエッチング技術、ＣＶＤ技術等を用いて、素子分離膜２並びにゲート電極３形成を行い、各種イオン注入を行うことにより、選択トランジスタを作成し、その後、公知のＣＶＤ法により、層間絶縁膜としてシリコン酸化膜４を１０００nm堆積させ、公知のＣＭＰ法により平坦化を行う。その後、公知のスパッタリング法を用いて、Ｔi膜とＰt膜とからなるＰt/Ｔi積層膜５を堆積させる。尚、本実施の形態においては、Ｔi膜の膜厚は３０nm、Ｐt膜の膜厚は１００nmとする。また、Ｐt膜の代わりにＰt合金膜を用いてもよい。
【００２３】
次に、ＳrＢi2Ｔa2Ｏ9膜６を形成するために、Ｐt/Ｔi積層膜５上にＳrＢi2Ｔa2Ｏ9のゾルーゲル溶液をスピンコートし、２５０℃のホットプレート上でベークした後、ＲＴＡ法を用いてＮ2/Ｏ2雰囲気中で５００℃、５minと８００℃、５minの熱処理を４回繰り返し行う。この時のＳrＢi2Ｔa2Ｏ9膜６の最終膜厚は１５０nmである。
【００２４】
次に、Ｐt膜７をスパッタリング法を用いて堆積させた(図２(ａ))後、公知のフォトリソグラフィ技術及びドライエッチング技術を用い、上部電極を形成する(図２(ｂ))。尚、Ｐt膜７の代わりにＰt合金膜を用いてもよい。その後、ＳrＢi2Ｔa2Ｏ9膜６の結晶化を行い、特性を安定化させるため、拡散炉を用いてＮ2/Ｏ2雰囲気で８００℃、３０minの熱処理行う。
【００２５】
次に、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、.ＳiＢi2Ｔa2Ｏ9膜６の加工を行う(図２(ｃ))ことにより、強誘電体メモリのキャパシタ容量が決定される。その後、既に加工された上部電極と強誘電体膜との上に、シリコン酸化膜と.ＳiＢi2Ｔa2Ｏ9膜との反応を抑制するバリアメタルとしてＴiＯ2膜９を反応性スパッタ法により５０nm堆積させる(図２(ｄ))。尚、符号８はフォトレジストを示す。
【００２６】
次に、公知のフォトリソグラフィ技術とドライエッチング技術を用いて、ＴiＯ2膜７及びＰt/Ｔi積層膜５を加工し、ドライブインとなる下部電極を形成する(図３(ａ))。本発明では、下部電極をＰt/Ｔi積層膜とすることで、下部電極自身が薄膜化されるとともにＴiＮによるレジストとの選択比についての問題点が解消され、下部電極(Ｐt/Ｔi積層膜)のエッチングとバリアメタル(ＴiＯ2膜)のエッチング工程を連続的に同一工程で行うことが可能となる。
【００２７】
本実施の形態においては、マイクロ波パワーを１０００Ｗ、Ｃl2の流量を４０ＳＣＣＭ、Ｃ2Ｆ6の流量を４０ＳＣＣＭ、ＣＨ4の流量を５ＳＣＣＭ、ＲＦパワーを１５０Ｗ、圧力を１.４×１０-3Ｔorrとする。また、このエッチングにより堆積した側壁デポ膜はＨＣl水溶液のウエットエッチングにより除去する。
【００２８】
更に、この際に、エッチング法のプラズマ雰囲気により膜特性が劣化するため、Ｎ2/Ｏ2雰囲気でＲＴＡ法により、５００〜６００℃の温度で熱処理を行う。
【００２９】
次に、層間絶縁膜として公知のＣＶＤ法により、シリコン酸化膜１０を５００nm堆積させた後、公知のフォトリソグラフィ技術及びドライエッチング技術を用いてキャパシタ上にコンタクトホールを開口する(図３(ｂ))。その際に、エッチング法のプラズマプラズマ雰囲気により膜特性が劣化するため、Ｎ2/Ｏ2雰囲気でＲＴＡ法により、５００〜６００℃の温度で熱処理を行う。
【００３０】
最後に、公知のフォトリソグラフィ技術及びドライエッチング技術を用いて、シリコン基板上に形成された選択トランジスタのソース/ドレイン領域１２a、１２b上にコンタクトホールを開口した(図３(ｃ))後、スパッタリング法により、上部電極７とドレイン領域１２bとを電気的に接続するようにメタル配線１１を形成する(図３(ｄ))。
【００３１】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、ポリシリコンプラグを用いていないので、従来下部電極材料であったＰtとポリシリコンプラグとの反応抑制及びＰtを介した酸素等の透過によるポリシリコンプラグの酸化抑制のために下部電極を構成するＰt膜とＴi膜との間に設けていたＴiＮ膜が不要となり、ＴiＮ膜とレジストとの選択比の低下という問題点がなくなる。
【００３２】
したがって、従来、ＴiＮ膜が存在していたために、バリアメタルとなるＴiＯ2膜と下部電極とを別々の工程でパターニングしていたが、本発明においては、ＴiＯ2膜と下部電極とを連続的に同一工程でパターニングすることができるので、マスク数が減ることによる工程数低減ができ、全処理工程を通じてのパーティクル数の減少並びにコストダウンが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の半導体記憶装置の構造断面図である。
【図２】本発明の一実施の形態の半導体記憶装置の前半の製造工程図である。
【図３】本発明の一実施の形態の半導体記憶装置の後半の製造工程図である。
【図４】従来の強誘電体キャパシタを有する半導体記憶装置の前半の製造工程図である。
【図５】従来の強誘電体キャパシタを有する半導体記憶装置の後半の製造工程図である。
【符号の説明】
１  シリコン基板
２  素子分離膜
３  ゲート電極
４,１０  層間絶縁膜
５  Ｐt/Ｔi積層膜
６  ＳrＢi2Ｔa2Ｏ9膜
７  Ｐt膜
８  フォトレジスト
９  ＴiＯ2膜
１１  メタル配線
１２a  選択トランジスタのソース領域
１２b  選択トランジスタのドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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