(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して動作するフリップフロップと、上記フリップフロップに供給される上記クロック信号を制御する転送ゲートとを有する複数のレジスタブロックを備え、
上記複数のレジスタブロックが直列に接続され、
上記レジスタブロック毎に、上記転送ゲートが上記フリップフロップの出力が変化する点の前後の所定期間のみオン状態になり、
上記フリップフロップがＳＲ型フリップフロップであって、
上記転送ゲートは、上記ＳＲ型フリップフロップのセット端子に入力される上記クロック信号をオンオフする第１転送ゲートと、上記ＳＲ型フリップフロップのリセット端子に入力される上記クロック信号をオンオフする第２転送ゲートであって、
上記レジスタブロックは、上記入力信号レベルを反転した反転入力信号と上記出力信号との論理演算をする第１論理演算部と、上記入力信号と上記出力信号レベルを反転した反転出力信号との論理演算をする第２論理演算部とを有し、上記第１論理演算部の論理演算結果を表す信号に基づいて、上記第１転送ゲートのオンオフを制御し、上記第２論理演算部の論理演算結果を表す信号に基づいて、上記第２転送ゲートのオンオフを制御することを特徴とするシフトレジスタ回路。
【請求項２】
請求項１に記載のシフトレジスタ回路において、
上記レジスタブロックに入力される入力信号レベルとそのレジスタブロックから出力される出力信号レベルとが異なるとき、そのレジスタブロックの上記転送ゲートをオン状態にすることを特徴とするシフトレジスタ回路。
【請求項３】
請求項１または２に記載のシフトレジスタ回路において、
上記レジスタブロックは、上記転送ゲートがオフ状態となっている期間において、そのレジスタブロックの上記フリップフロップのクロック入力端子に、上記フリップフロップの出力を保持状態にする保持信号を入力する保持信号回路を有することを特徴とするシフトレジスタ回路。
【請求項４】
マトリクス状に配列された複数の画素と、上記複数の画素に書き込む画像データを供給するための複数のデータ信号線と、上記画素への画像データの書き込みを制御するための複数の走査信号線と、上記データ信号線を駆動するデータ信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路とを備えた画像表示装置において、
上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方に、請求項１乃至３のいずれか１に記載のシフトレジスタ回路を用いたことを特徴とする画像表示装置。
【請求項５】
請求項４に記載の画像表示装置において、
上記シフトレジスタ回路の初段のレジスタブロックに入力される入力信号のパルス幅を制御することにより、上記データ信号線駆動回路の出力パルス幅を制御することを特徴とする画像表示装置。
【請求項６】
請求項５に記載の画像表示装置において、
上記データ信号線駆動回路により全てのデータ信号線がアクティブ状態となるように、上記シフトレジスタ回路の初段のレジスタブロックに入力される入力信号のパルス幅を長くして、上記全てのデータ信号線に黒信号を書き込むことにより、映像表示画面の上側および下側にサイドブラック領域を表示させることを特徴とする画像表示装置。
【請求項７】
請求項４乃至６のいずれか１つに記載の画像表示装置において、
上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方を上記複数の画素と同一の基板上に形成したことを特徴とする画像表示装置。
【請求項８】
請求項７に記載の画像表示装置において、
少なくとも上記データ信号線駆動回路を構成する能動素子が多結晶シリコン薄膜トランジスタであることを特徴とする画像表示装置。
【請求項９】
請求項８に記載の画像表示装置において、
上記能動素子をガラス基板上に６００℃以下のプロセスで形成したことを特徴とする画像表示装置。
【請求項１０】
クロック信号に同期して動作するフリップフロップと、上記フリップフロップに供給される上記クロック信号を制御する転送ゲートとを有する複数のレジスタブロックを備え、
上記複数のレジスタブロックが直列に接続され、
上記レジスタブロック毎に、上記転送ゲートが上記フリップフロップの出力が変化する点の前後の所定期間のみオン状態になると共に、
上記クロック信号が上記フリップフロップのクロック信号入力レベルよりも小さいレベルであって、
上記レジスタブロックは、上記フリップフロップの入力信号レベルになるように上記クロック信号のレベルを変換するレベル変換回路を有し、
上記レジスタブロック毎に、上記フリップフロップの出力が変化する点の前後の所定期間のみ上記レベル変換回路を動作状態とし、上記フリップフロップの出力が変化しない期間で上記レベル変換回路の動作を停止することを特徴とするシフトレジスタ回路。
【請求項１１】
請求項１０に記載のシフトレジスタ回路において、
上記レジスタブロックに入力される入力信号レベルとそのレジスタブロックから出力される出力信号レベルとが異なるとき、そのレジスタブロックの上記転送ゲートがオン状態となると共に、
上記レジスタブロックに入力される入力信号レベルとそのレジスタブロックから出力される出力信号レベルとが異なるとき、そのレジスタブロックの上記レベル変換回路が動作状態となることを特徴とするシフトレジスタ回路。
【請求項１２】
請求項１０または１１に記載のシフトレジスタ回路において、
上記レジスタブロックは、上記転送ゲートがオフ状態となっている期間において、そのレジスタブロックの上記フリップフロップのクロック入力端子に、上記フリップフロップの出力を保持状態にする保持信号を入力する保持信号回路を有することを特徴とするシフトレジスタ回路。
【請求項１３】
請求項１２に記載のシフトレジスタ回路において、
上記レジスタブロックは、上記転送ゲートがオフ状態となっている期間において、上記レベル変換回路に電流が流れないようなレベルのオフ状態用信号を上記レベル変換回路のクロック入力端子に入力するオフ状態用信号回路を有することを特徴とするシフトレジスタ回路。
【請求項１４】
請求項１２に記載のシフトレジスタ回路において、
上記レベル変換回路が電源線と接地線に接続されており、
上記レジスタブロックは、上記転送ゲートがオフ状態となっている期間において、上記レベル変換回路の上記電源線または上記接地線のうちのいずれか一方を切り離す切り離し回路を有することを特徴とするシフトレジスタ回路。
【請求項１５】
請求項１０乃至１４のいずれか１つに記載のシフトレジスタ回路において、
上記フリップフロップがＤ型フリップフロップであって、
上記レジスタブロックは、上記入力信号と上記出力信号の論理演算をする論理演算部を有し、その論理演算部の論理演算結果を表す信号に基づいて、上記転送ゲートのオンオフを制御することを特徴とするシフトレジスタ回路。
【請求項１６】
請求項１０乃至１４のいずれか１つに記載のシフトレジスタ回路において、
上記フリップフロップがＳＲ型フリップフロップであって、
上記転送ゲートは、上記ＳＲ型フリップフロップのセット端子に入力される上記クロック信号をオンオフする第１転送ゲートと、上記ＳＲ型フリップフロップのリセット端子に入力される上記クロック信号をオンオフする第２転送ゲートであって、
上記レジスタブロックは、上記入力信号レベルを反転した反転入力信号とそのレジスタブロックの出力信号との論理演算をする第１論理演算部と、上記レジスタブロックの入力信号とそのレジスタブロックの出力信号レベルを反転した反転出力信号との論理演算をする第２論理演算部とを有し、上記第１論理演算部の論理演算結果を表す信号に基づいて、上記第１転送ゲートのオンオフを制御し、上記第２論理演算部の論理演算結果を表す信号に基づいて、上記第２転送ゲートのオンオフを制御することを特徴とするシフトレジスタ回路。
【請求項１７】
マトリクス状に配列された複数の画素と、上記画素に書き込む画像データを供給するための複数のデータ信号線と、上記画素への画像データの書き込みを制御するための複数の走査信号線と、上記データ信号線を駆動するデータ信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路を備えた画像表示装置において、
上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方に、請求項１０乃至１６のいずれか１つに記載のシフトレジスタ回路を用いたことを特徴とする画像処理装置。
【請求項１８】
請求項１７に記載のシフトレジスタ回路において、
上記シフトレジスタ回路の初段のレジスタブロックに入力される入力信号のパルス幅を制御することにより、上記データ信号線駆動回路の出力パルス幅を制御することを特徴とする画像処理装置。
【請求項１９】
請求項１７に記載の画像処理装置において、
上記データ信号線駆動回路により全てのデータ信号線がアクティブ状態となるように、上記シフトレジスタ回路の初段のレジスタブロックに入力される入力信号のパルス幅を長くして、上記全てのデータ信号線に黒信号を書き込むことにより、映像表示画面の上側および下側にサイドブラック領域を表示させることを特徴とする画像処理装置。
【請求項２０】
請求項１７乃至１９のいずれか１つに記載の画像処理装置において、
上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方を上記画素と同一の基板上に形成したことを特徴とする画像処理装置。
【請求項２１】
請求項２０に記載の画像処理装置において、
少なくとも上記データ信号線駆動回路を構成する能動素子が多結晶シリコン薄膜トランジスタであることを特徴とする画像処理装置。
【請求項２２】
請求項２０に記載の画像処理装置において、
上記能動素子をガラス基板上に６００℃以下のプロセスで形成したことを特徴とする画像処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、クロック信号に同期して動作するフリップフロップを備えたシフトレジスタ回路およびそのシフトレジスタ回路を用いた画像表示装置に関する。
【０００２】
【従来の技術】
従来、シフトレジスタ回路を用いた画像表示装置としては、種々のものが実現されているが、ここでは、特にアクティブマトリクス型の液晶表示装置に適用したものについて説明する。しかしながら、画像表示装置は液晶表示装置に限らず、同様な目的に対しては他の分野においても利用することができる。
【０００３】
従来の画像表示装置としての液晶表示装置の１つに、アクティブマトリクス駆動方式のものが知られている。この液晶表示装置は、図３４に示すように、画素アレイＡＲＹ３と、走査信号線駆動回路ＧＤ３と、データ信号線駆動回路ＳＤ３、プリチャージ回路ＰＣ３等からなっている。画素アレイＡＲＹ３には、互いに交差する複数の走査信号線ＧＬn(n=1,2,3,…)と複数のデータ信号線ＳＬn(n=1,2,3,…)とを備えており、隣接する２本の走査信号線ＧＬnと隣接する２本のデータ信号線ＳＬnとで包囲された部分に、画素ＰＩＸがマトリクス状に配置されている。上記データ信号線駆動回路ＳＤ３は、クロック信号ＳＣＫ等のタイミング信号に同期して、入力された映像信号ＤＡＴをサンプリングし、必要に応じて増幅して、各データ信号線ＳＬnに書き込む働きをする。また、上記走査信号線駆動回路ＧＤ３は、クロック信号ＧＣＫ等のタイミング信号に同期して、走査信号線ＧＬnを順次選択し、画素ＰＩＸ内にあるスイッチング素子の開閉を制御することにより、各データ信号線ＳＬnに書き込まれた映像信号(データ)を各画素ＰＩＸに書き込むと共に、各画素ＰＩＸに書き込まれたデータを保持する働きをする。また、上記プリチャージ回路ＰＣ３は、データ信号線ＳＬnへの映像信号の書き込みを補助する役割を果たすものであり、データ信号線駆動回路ＳＤ３からデータ信号線ＳＬnへ映像信号を書き込む前に、予めデータ信号線を予備充電するものである。なお、このプリチャージ回路ＰＣ３は、液層表示装置の仕様(画面サイズや画素数および入力信号の周波数等)によって不要となる場合もある。
【０００４】
図３４における各画素ＰＩＸは、図３５に示すように、スイッチング素子である電界効果トランジスタＳＷと、画素容量(液晶容量ＣＬおよび補助容量ＣＳよりなる)で構成されている。図３５において、スイッチング素子であるトランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬnと画素容量の一方の電極とを接続し、トランジスタＳＷのゲートを走査信号線ＧＬnに接続し、画素容量の他方の電極を全画素に共通の共通電極に接続している。そして、各液晶容量ＣＬに印加される電圧により、透過率または反射率が変調された液晶が表示に役立てられる。
【０００５】
ところで、上記アクティブマトリクス型の液晶表示装置は、画素トランジスタＳＷの材料としてガラス等の透明基板上に形成された非晶質シリコン薄膜が用いられ、走査信号線駆動回路やデータ信号線駆動回路は、それぞれ外付けの集積回路(ＩＣ)で構成されている。
【０００６】
これに対して、近年、大画面化に伴う画素トランジスタの駆動力向上や、駆動ＩＣの実装コストの低減、または、実装における信頼性向上等の要求から、多結晶シリコン薄膜を用いて、モノリシックに画素アレイと駆動回路を形成する技術が報告されている。さらに、より大画面化および低コスト化を目指して、ガラスの歪み点(約６００℃)以下のプロセス温度で、素子をガラス基板上の多結晶シリコン薄膜で形成することも試みられている。例えば、図３６に示すように、絶縁性基板ＳＵＢ上に、画素アレイＡＲＹ３と走査信号線駆動回路ＧＤ４、データ信号線駆動回路ＳＤ４、プリチャージ回路ＰＣ４が搭載され、これに外部のコントロール回路ＣＴ３と電源電圧生成回路ＶＧＥＮ４が接続される図３５の液晶表示装置に似た構成がとられている。
【０００７】
次に、データ信号線駆動回路の構成について述べる。このデータ信号線駆動回路としては、画像データをデータ信号線に書き込む方式の違いから、点順次駆動方式のものと線順次駆動方式のものとが知られているが、駆動回路を一体化した多結晶シリコンＴＦＴ(薄膜トランジスタ)パネルにおいては、その回路構成の簡易性から、点順次駆動方式のものが用いられることが多い。したがって、ここでは点順次駆動方式のデータ信号線駆動回路について説明する。
【０００８】
この点順次駆動方式のデータ信号線駆動回路では、図３７に示すように、映像信号線ＤＡＴに入力された映像信号を、複数のフリップフロップＦＦ７(図３７では４つのみを示す)より構成されたシフトレジスタ回路の各段のフリップフロップＦＦ７の出力パルスに同期させてサンプリングスイッチＡＳ３を開閉することにより、データ信号線ＳＬ１〜ＳＬ４に書き込む。ここで、シフトレジスタ回路とサンプリングスイッチＡＳ３の間にバッファ回路(ＮＡＮＤ５,ＩＶ１１１〜ＩＶ１１３)があるが、このようなバッファ回路は、シフトレジスタ回路から出力されるパルス信号を取り込んで、保持,増幅すると共に、必要に応じて反転信号を生成するものである。
【０００９】
一方、走査信号線駆動回路は、図３８に示すように、複数のフリップフロップＦＦ８(図３８では４つのみを示す)より構成されたシフトレジスタ回路の各段フリップフロップＦＦ８の出力パルス信号をバッファ回路(ＮＡＮＤ６,ＮＯＲ３,ＩＶ１２１およびＩＶ１２２)により論理演算と増幅を行うことにより、走査信号を出力している。
【００１０】
また、図３６に示すプリチャージ回路ＰＣ３は、コントロール回路ＣＴ３からの制御信号ＰＣＴにより、アナログスイッチを開閉して、データ信号線ＳＬnをコントロール回路ＣＴ３からのプリチャージ信号ＰＳＧの電位に予備充電するものである。
【００１１】
以上のように、上記データ信号線駆動回路および走査信号線駆動回路のいずれにおいても、パルス信号を順次転送するシフトレジスタ回路が用いられている。このシフトレジスタ回路は、複数のフリップフロップを直列に接続した構成をとっており、クロック信号ＣＬＫとそのクロック信号ＣＬＫを反転させたクロック信号／ＣＬＫにより駆動される。そして、このシフトレジスタ回路を構成するフリップフロップＦＦとしては、Ｄ型フリップフロップおよびＳＲ型(セット・リセット型)フリップフロップが用いられる。
【００１２】
【発明が解決しようとする課題】
ところで、図３７に示すデータ信号線駆動回路や図３８に示す走査信号線駆動回路に用いられているシフトレジスタ回路では、クロック信号ＣＬＫ，／ＣＬＫは、すべてのフリップフロップに入力されているため、クロック信号線の負荷容量は極めて大きくなる。その結果、クロック信号線を駆動するための外部ＩＣ(コントローラＩＣ等)として、駆動能力の大きなものを使用する必要があり、コストアップになると共に、消費電力の増加を招くという問題がある。
【００１３】
これに対して、クロック信号線の負荷容量を小さくするために、シフトレジスタ回路の各段のフリップフロップの出力が有意(アクティブ状態)であるときのみ、そのフリップフロップにクロック信号を入力するような構成のシフトレジスタ回路が提案されている(特開平３−１４７５９８号公報)。このシフトレジスタ回路は、図３９に示すように、クロック信号線ＣＫ,／ＣＫと各Ｄ型フリップフロップＤＦＦ７との間に転送ゲートＴＧ１４１,ＴＧ１４２を設け、クロック信号線ＣＫ,／ＣＫと各Ｄ型フリップフロップＤＦＦ７を接続するか切り離すかを、各Ｄ型フリップフロップＤＦＦ７の出力信号と前段のＤ型フリップフロップＤＦＦ７の出力信号レベル合成信号(初段のＤ型フリップフロップＤＦＦ７のみスタート信号)によって制御するものである。
【００１４】
しかし、図３９に示すこのような構成のシフトレジスタ回路では、出力がアクティブ状態にあるＤ型フリップフロップＤＦＦ７に対応する転送ゲートＴＧ１４１,ＴＧ１４２が全てオン(導通)するため、シフトレジスタ回路の走査パルス幅が長い場合には、多くの転送ゲートＴＧ１４１,ＴＧ１４２がオン状態となり、クロック信号線の容量負荷が大きくなるという問題がある。
【００１５】
ここで、上記シフトレジスタ回路を走査するパルス幅が短い場合と長い場合の信号波形を図４０および図４１にそれぞれ示している。図４０,図４１において、ＳＴはスタート信号、ＣＫはクロック信号、ＣＴＬ１〜ＣＴＬ４は制御信号、ＯＵＴ１〜ＯＵＴ４は出力信号である。
【００１６】
また、近年、入力インターフェースの簡素化のために、入力電圧を低振幅化する必要性が高まっており、そのための方法として、シフトレジスタ回路を構成する各フリップフロップに昇圧回路(レベルシフト回路)を内蔵させることが有効である。
【００１７】
ここで、レベルシフト回路の動作マージンを大きくするために、電流駆動型レベルシフト回路(常時、電流が流れ続けるタイプのレベルシフト回路)を用いる場合には、消費電流を低減するために、上述の転送ゲートの制御と同様に、出力がアクティブ状態にあるフリップフロップに対応するレベルシフト回路のみ動作させることが有効である。しかし、シフトレジスタ回路の走査パルス幅が長い場合には、シフトレジスタ回路内の複数のノードが同時にアクティブとなるので、複数のレベルシフト回路が動作状態となり、消費電流が非常に大きくなってしまうと共に、電圧降下が発生し、以降の動作に支障が生ずることが懸念される。
【００１８】
例えば、上述の点順次駆動方式のシフトレジスタ回路では、データ信号線への映像信号の書き込み性能を高めるために、サンプリングスイッチを駆動するパルスの幅を広げることが行われる。このときには、複数の転送ゲートがオン状態にある。
【００１９】
また、表示領域が３：４の画像表示装置においてワイド表示(表示領域の比が１６：９)を行う場合には、映像表示領域の上下に黒表示部(サイドブラック部)を設ける必要がある。このサイドブラック用の画像データをデータ信号線駆動回路から書き込むためには、通常の映像のようにデータ信号線に順次書き込むだけの時間は無く、データ信号線駆動回路の全てのサンプリングスイッチをオン状態にすることが求められる。このときには、全ての転送ゲートがオン状態となると共に、レベルシフト回路も全数動作するために消費電流が大幅に増加する。
【００２０】
そこで、この発明の目的は、簡単な構成でクロック信号線の容量負荷を低減して、外部回路の負荷を低減でき、低消費電力化と低コスト化が図れる動作マージンの広いシフトレジスタ回路および画像表示装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、この発明のシフトレジスタ回路は、クロック信号に同期して動作するフリップフロップと、上記フリップフロップに供給される上記クロック信号を制御する転送ゲートとを有する複数のレジスタブロックを備え、上記複数のレジスタブロックが直列に接続され、上記レジスタブロック毎に、上記転送ゲートが上記フリップフロップの出力が変化する点の前後の所定期間のみオン状態になり、上記フリップフロップがＳＲ型フリップフロップであって、上記転送ゲートは、上記ＳＲ型フリップフロップのセット端子に入力される上記クロック信号をオンオフする第１転送ゲートと、上記ＳＲ型フリップフロップのリセット端子に入力される上記クロック信号をオンオフする第２転送ゲートであって、上記レジスタブロックは、上記入力信号レベルを反転した反転入力信号と上記出力信号との論理演算をする第１論理演算部と、上記入力信号と上記出力信号レベルを反転した反転出力信号との論理演算をする第２論理演算部とを有し、上記第１論理演算部の論理演算結果を表す信号に基づいて、上記第１転送ゲートのオンオフを制御し、上記第２論理演算部の論理演算結果を表す信号に基づいて、上記第２転送ゲートのオンオフを制御することを特徴としている。
【００２２】
上記構成のシフトレジスタ回路によれば、クロック信号は、フリップフロップの内部状態が変化すべきときにのみ必要であり、変化しないときには不要であるので、上記フリップフロップの出力が変化する点の前後の所定期間のみ上記転送ゲートをオン状態にし、フリップフロップに供給されるクロック信号を制御して、必要最低限の期間にクロック信号をフリップフロップに入力することによって、クロック信号線の負荷を大幅に軽減することが可能となる。その結果、外部回路の負荷低減に伴う低消費電力化と低コスト化を実現できる。
【００２３】
また、上記レジスタブロックの第１論理演算部は、そのレジスタブロックの入力信号レベルを反転した反転入力信号と出力信号との論理演算をし、このレジスタブロックの入力信号が“１”と出力信号が“０”で異なるときのみに、第１論理演算部の論理演算結果を表す信号に基づいて第１転送ゲートをアクティブすなわちオン状態にし、フリップフロップのセット端子にクロック信号を入力し、出力信号が入力信号と同じ論理(“１”)にセットされる。一方、このレジスタブロックの入力信号が“０”で出力信号が“１”と異なるときのみに、第２論理演算部の論理演算結果を表す信号に基づいて第１転送ゲートをアクティブすなわちオン状態にし、フリップフロップのリセット端子にクロック信号を入力し、出力信号が入力信号と同じ論理(“０”)リセットされる。例えば、上記第１,第２論理演算部として論理和回路を用いて、レジスタブロックの入力信号レベルと出力信号レベルが異なるときのみに、第１,第２転送ゲートのいずれか一方をオン状態にしてもよいし、論理和回路に限らず、他の論理演算素子を組み合わせて上記第１,第２論理演算部を実現してもよい。
【００２４】
また、一実施形態のシフトレジスタ回路は、上記レジスタブロックに入力される入力信号レベルとそのレジスタブロックから出力される出力信号レベルとが異なるとき、そのレジスタブロックの上記転送ゲートをオン状態にすることを特徴としている。
【００２５】
上記実施形態のシフトレジスタ回路によれば、上記フリップフロップの内部状態が変化するのは、そのフリップフロップを有するレジスタブロックに入力される入力信号レベルとそのレジスタブロックから出力される出力信号レベルが異なるときであり、そのときに上記転送ゲートをオン状態にする。
【００２６】
また、一実施形態のシフトレジスタ回路は、上記レジスタブロックは、上記転送ゲートがオフ状態となっている期間において、そのレジスタブロックの上記フリップフロップのクロック入力端子に、上記フリップフロップの出力を保持状態にする保持信号を入力する保持信号回路を有することを特徴としている。
【００２７】
上記実施形態のシフトレジスタ回路によれば、上記転送ゲートがオフ状態にあるときに、クロック入力端子がハイインピーダンス状態となると、内部リーク電流や外来ノイズ等によりフリップフロップが誤動作をきたす可能性があるが、クロック信号入力がないときには、フリップフロップが保持状態(変化しない状態)となるようなレベルの保持信号を上記保持信号回路からフリップフロップのクロック入力端子に入力することにより、フリップフロップの誤動作を防止できる。
【００２８】
また、この発明の画像表示装置は、マトリクス状に配列された複数の画素と、上記複数の画素に書き込む画像データを供給するための複数のデータ信号線と、上記画素への画像データの書き込みを制御するための複数の走査信号線と、上記データ信号線を駆動するデータ信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路とを備えた画像表示装置において、上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方に、上記いずれかのシフトレジスタ回路を用いたことを特徴としている。
【００２９】
上記構成の画像表示装置によれば、上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方に、上記シフトレジスタ回路を用いることによって、画像表示装置の低消費電力化と低コスト化が実現できる。
【００３０】
また、一実施形態の画像表示装置は、上記シフトレジスタ回路の初段のレジスタブロックに入力される入力信号のパルス幅を制御することにより、上記データ信号線駆動回路の出力パルス幅を制御することを特徴としている。
【００３１】
上記実施形態の画像表示装置によれば、上記レジスタブロックの入力信号レベルと出力信号レベルが異なるときのみ、クロック信号がフリップフロップに入力されるので、上記クロック信号が入力されるフリップフロップの数は最小限(２個以下)に抑えられ、画像表示装置の低消費電力化と低コスト化が可能となる。
【００３２】
また、一実施形態の画像表示装置は、上記データ信号線駆動回路により全てのデータ信号線がアクティブ状態となるように、上記シフトレジスタ回路の初段のレジスタブロックに入力される入力信号のパルス幅を長くして、上記全てのデータ信号線に黒信号を書き込むことにより、映像表示画面の上側および下側にサイドブラック領域を表示させることを特徴としている。
【００３３】
上記実施形態の画像表示装置によれば、上記初段のレジスタブロックに入力される入力信号のパルス幅を長くした場合においても、レジスタブロックの入力信号レベルと出力信号レベルが異なるときのみ、クロック信号がフリップフロップに入力されるので、上記クロック信号が入力されるフリップフロップの数は最小限(２個以下)に抑えられ、画像表示装置の低消費電力化と低コスト化が可能となる。
【００３４】
また、一実施形態の画像表示装置は、上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方を上記複数の画素と同一の基板上に形成したことを特徴としている。
【００３５】
上記実施形態の画像表示装置によれば、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方を、画素と同一の基板上に同一プロセスで形成することによって、駆動回路の実装コストの低減や信頼性の向上を図ることができる。
【００３６】
また、一実施形態の画像表示装置は、少なくとも上記データ信号線駆動回路を構成する能動素子が多結晶シリコン薄膜トランジスタであることを特徴としている。
【００３７】
上記実施形態の画像表示装置によれば、上記多結晶シリコン薄膜を用いて、少なくとも上記データ信号線駆動回路の能動素子(トランジスタ)を形成すると、従来のアクティブマトリクス液晶表示装置等に用いられていた非晶質シリコン薄膜トランジスタに比べて、極めて駆動力の高い特性が得られると共に、上記画素およびデータ信号線駆動回路を同一基板上に容易に形成することができる。このため、製造コストや実装コストの低減と実装良品率のアップの効果が期待できる。
【００３８】
また、一実施形態の画像表示装置は、上記能動素子をガラス基板上に６００℃以下のプロセスで形成したことを特徴としている。
【００３９】
上記実施形態の画像表示装置によれば、６００℃以下のプロセス温度で、多結晶シリコン薄膜トランジスタを形成することによって、安価でかつ大型化の容易な歪み点温度の低いガラスを基板として用いることができる、大型の画像表示装置を低コストで製造することが可能となるというメリットがある。
【００４０】
また、この発明のシフトレジスタ回路は、クロック信号に同期して動作するフリップフロップと、上記フリップフロップに供給される上記クロック信号を制御する転送ゲートとを有する複数のレジスタブロックを備え、上記複数のレジスタブロックが直列に接続され、上記レジスタブロック毎に、上記転送ゲートが上記フリップフロップの出力が変化する点の前後の所定期間のみオン状態になると共に、上記クロック信号が上記フリップフロップのクロック信号入力レベルよりも小さいレベルであって、上記レジスタブロックは、上記フリップフロップの入力信号レベルになるように上記クロック信号のレベルを変換するレベル変換回路を有し、上記レジスタブロック毎に、上記フリップフロップの出力が変化する点の前後の所定期間のみ上記レベル変換回路を動作状態とし、上記フリップフロップの出力が変化しない期間で上記レベル変換回路の動作を停止することを特徴としている。
【００４１】
上記構成のシフトレジスタ回路によれば、上記クロック信号は、フリップフロップの内部状態が変化すべきときにのみ必要であり、変化しないときには不要であるので、上記フリップフロップの出力が変化する点の前後の所定期間のみレベル変換回路を動作状態にして、必要最低限の期間にクロック信号をレベル変換回路に入力することにより、クロック信号線の負荷を大幅に軽減することが可能となる。また、フリップフロップの内部状態が変化しない期間において、レベル変換回路の動作を停止することにより、レベル変換回路に貫通電流が流れるのを防止するので、消費電力を大幅に低減することができる。その結果、外部回路の負荷低減に伴う低消費電力化と低コスト化を実現できる。
【００４２】
また、一実施形態のシフトレジスタ回路は、上記レジスタブロックに入力される入力信号レベルとそのレジスタブロックから出力される出力信号レベルとが異なるとき、そのレジスタブロックの上記転送ゲートがオン状態となると共に、上記レジスタブロックに入力される入力信号レベルとそのレジスタブロックから出力される出力信号レベルとが異なるとき、そのレジスタブロックの上記レベル変換回路が動作状態となることを特徴としている。
【００４３】
上記実施形態のシフトレジスタ回路によれば、上記フリップフロップの内部状態が変化するのは、レジスタブロックに入力される入力信号レベルと出力信号レベルとが異なるときであり、そのときに上記レベル変換回路を動作状態にする。
【００４４】
また、一実施形態のシフトレジスタ回路は、上記レジスタブロックは、上記転送ゲートがオフ状態となっている期間において、そのレジスタブロックの上記フリップフロップのクロック入力端子に、上記フリップフロップの出力を保持状態にする保持信号を入力する保持信号回路を有することを特徴としている。
【００４５】
上記実施形態のシフトレジスタ回路によれば、上記転送ゲートがオフ状態にあるときに、クロック入力端子がハイインピーダンス状態となると、内部リーク電流や外来ノイズ等によりフリップフロップに誤動作をきたす可能性があるが、クロック信号入力がないときは、フリップフロップが保持状態(変化しない状態)となるようなレベルの保持信号を上記保持信号回路からフリップフロップのクロック入力端子に入力することにより、フリップフロップの誤動作を防止できる。
【００４６】
また、一実施形態のシフトレジスタ回路は、上記レジスタブロックは、上記転送ゲートがオフ状態となっている期間において、上記レベル変換回路に電流が流れないようなレベルのオフ状態用信号を上記レベル変換回路のクロック入力端子に入力するオフ状態用信号回路を有することを特徴としている。
【００４７】
上記実施形態のシフトレジスタ回路によれば、上記転送ゲートがオフ状態にある場合には、フリップフロップの内部状態が変化することはないので、レベル変換回路を動作させる必要はない。したがって、レベル変換回路の入力ノード(クロック入力端子)の電位を電流が流れないレベルにすることによって、レベル変換回路の消費電流を低減する上で非常に有効である。
【００４８】
また、一実施形態のシフトレジスタ回路は、上記レベル変換回路が電源線と接地線に接続されており、上記レジスタブロックは、上記転送ゲートがオフ状態となっている期間において、上記レベル変換回路の上記電源線または上記接地線のうちのいずれか一方を切り離す切り離し回路を有することを特徴としている。
【００４９】
上記実施形態のシフトレジスタ回路によれば、上記転送ゲートがオフ状態にある場合には、フリップフロップの内部状態が変化ことはないので、レベル変換回路を動作させる必要はない。したがって、レベル変換回路の電流経路を上記切り離し回路により遮断することによって、レベル変換回路の消費電流を低減する上で非常に有効である。
【００５０】
また、一実施形態のシフトレジスタ回路は、上記フリップフロップがＤ型フリップフロップであって、上記レジスタブロックは、上記入力信号と上記出力信号の論理演算をする論理演算部を有し、その論理演算部の論理演算結果を表す信号に基づいて、上記転送ゲートのオンオフを制御することを特徴としている。
【００５１】
上記実施形態のシフトレジスタ回路によれば、上記レジスタブロックの論理演算部は、そのレジスタブロックの入力信号と出力信号の論理演算をし、その論理演算部の論理演算結果を表す信号は、レジスタブロックの入力信号レベルと出力信号レベルが異なるときにアクティブ(“１”)となる。この論理演算結果を表す信号に基づいて、レジスタブロックの入力信号レベルと出力信号レベルが異なるときに転送ゲートをアクティブすなわちオン状態とする。例えば、上記論理演算部として排他的論理和回路を用いて、レジスタブロックの入力信号レベルと出力信号レベルが異なるときのみに、転送ゲートをオン状態にしてもよいし、排他的論理和回路に限らず、他の論理演算素子を組み合わせて上記論理演算部を実現してもよい。
【００５２】
また、一実施形態のシフトレジスタ回路は、上記フリップフロップがＳＲ型フリップフロップであって、上記転送ゲートは、上記ＳＲ型フリップフロップのセット端子に入力される上記クロック信号をオンオフする第１転送ゲートと、上記ＳＲ型フリップフロップのリセット端子に入力される上記クロック信号をオンオフする第２転送ゲートであって、上記レジスタブロックは、上記入力信号レベルを反転した反転入力信号とそのレジスタブロックの出力信号との論理演算をする第１論理演算部と、上記レジスタブロックの入力信号とそのレジスタブロックの出力信号レベルを反転した反転出力信号との論理演算をする第２論理演算部とを有し、上記第１論理演算部の論理演算結果を表す信号に基づいて、上記第１転送ゲートのオンオフを制御し、上記第２論理演算部の論理演算結果を表す信号に基づいて、上記第２転送ゲートのオンオフを制御することを特徴としている。
【００５３】
上記実施形態のシフトレジスタ回路によれば、上記レジスタブロックの第１論理演算部は、そのレジスタブロックの入力信号レベルを反転した反転入力信号と出力信号との論理演算をし、このレジスタブロックの入力信号が“１”と出力信号が“０”で異なるときのみに、第１論理演算部の論理演算結果を表す信号に基づいて第１転送ゲートをアクティブすなわちオン状態にし、フリップフロップのセット端子にクロック信号を入力し、出力信号が入力信号と同じ論理(“１”)にセットされる。一方、このレジスタブロックの入力信号が“０”で出力信号が“１”と異なるときのみに、第２論理演算部の論理演算結果を表す信号に基づいて第１転送ゲートをアクティブすなわちオン状態にし、フリップフロップのリセット端子にクロック信号を入力し、出力信号が入力信号と同じ論理(“０”)にリセットされる。例えば、上記第１,第２論理演算部として論理和回路を用いて、レジスタブロックの入力信号レベルと出力信号レベルが異なるときのみに、第１,第２転送ゲートのいずれか一方をオン状態にしてもよいし、論理和回路に限らず、他の論理演算素子を組み合わせて上記第１,第２論理演算部を実現してもよい。
【００５４】
また、この発明の画像表示装置は、マトリクス状に配列された複数の画素と、上記画素に書き込む画像データを供給するための複数のデータ信号線と、上記画素への画像データの書き込みを制御するための複数の走査信号線と、上記データ信号線を駆動するデータ信号線駆動回路と、上記走査信号線を駆動する走査信号線駆動回路を備えた画像表示装置において、上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方に、上記のいずれか１つのシフトレジスタ回路を用いたことを特徴としている。
【００５５】
上記構成の画像表示装置によれば、上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方に、上記シフトレジスタ回路を用いることによって、画像表示装置の低消費電力化と低コスト化が実現できる。
【００５６】
また、一実施形態の画像表示装置は、上記シフトレジスタ回路の初段のレジスタブロックに入力される入力信号のパルス幅を制御することにより、上記データ信号線駆動回路の出力パルス幅を制御することを特徴としている。
【００５７】
上記実施形態の画像表示装置によれば、上記レジスタブロックの入力信号レベルと出力信号レベルが異なるときのみ、クロック信号がフリップフロップに入力されるので、上記クロック信号が入力されるフリップフロップの数は最小限(２個以下)に抑えられ、画像表示装置の低消費電力化と低コスト化が可能となる。
【００５８】
また、一実施形態の画像表示装置は、上記データ信号線駆動回路により全てのデータ信号線がアクティブ状態となるように、上記シフトレジスタ回路の初段のレジスタブロックに入力される入力信号のパルス幅を長くして、上記全てのデータ信号線に黒信号を書き込むことにより、映像表示画面の上側および下側にサイドブラック領域を表示させることを特徴としている。
【００５９】
上記実施形態の画像表示装置によれば、上記初段のレジスタブロックに入力される入力信号のパルス幅を長くした場合においても、上記レジスタブロックの入力信号レベルと出力信号レベルが異なるときのみ、クロック信号がフリップフロップに入力されるので、上記クロック信号が入力されるフリップフロップの数は最小限(２個以下)に抑えられ、画像表示装置の低消費電力化と低コスト化が可能となる。
【００６０】
また、一実施形態の画像表示装置は、上記データ信号線駆動回路と上記走査信号線駆動回路のうちの少なくとも一方を上記画素と同一の基板上に形成したことを特徴としている。
【００６１】
上記実施形態の画像表示装置によれば、上記データ信号線駆動回路および走査信号線駆動回路の少なくとも一方を、画素と同一基板上に同一プロセスで形成することによって、駆動回路の実装コストの低減や信頼性の向上を図ることができる。
【００６２】
また、一実施形態の画像表示装置は、少なくとも上記データ信号線駆動回路を構成する能動素子が多結晶シリコン薄膜トランジスタであることを特徴としている。
【００６３】
上記実施形態の画像表示装置によれば、上記多結晶シリコン薄膜を用いて、少なくとも上記データ信号線駆動回路を構成する能動素子(トランジスタ)を形成すると、従来のアクティブマトリクス液晶表示装置等に用いられていた非晶質シリコン薄膜トランジスタに比べて、極めて駆動力の高い特性が得られると共に、画素および信号線駆動回路を同一基板上に容易に形成することができる。このため、製造コストや実装コストの低減と実装良品率のアップの効果が期待できる。
【００６４】
また、一実施形態の画像表示装置は、上記能動素子をガラス基板上に６００℃以下のプロセスで形成したことを特徴としている。
【００６５】
上記実施形態の画像表示装置によれば、６００℃以下のプロセス温度で多結晶シリコン薄膜トランジスタを形成することによって、安価でかつ大型化の容易な歪み点温度の低いガラスを基板として用いることができ、大型の画像表示装置を低コストで製造することが可能となるというメリットがある。
【００６６】
【発明の実施の形態】
以下、この発明のシフトレジスタ回路および画像表示装置を図示の実施の形態により詳細に説明する。
【００６７】
（第１実施形態）
図１はこの発明の第１実施形態のシフトレジスタ回路の構成を示すブロック図である。図１に示すように、このシフトレジスタ回路は、直列に接続された複数のフリップフロップＦＦ１(図１では４つのみを示す)と、各フリップフロップＦＦ１毎に設けられた転送ゲートＴＧ１とを備えている。上記転送ゲートＴＧ１は、制御信号(図１ではＣＴＬ１〜ＣＴＬ４のみを示す)によってオン(導通)／オフ(非導通)が制御され、この転送ゲートＴＧ１を介してフリップフロップＦＦ１にクロック信号ＣＫを入力する。上記フリップフロップＦＦ１と転送ゲートＴＧ１でレジスタブロックＢＬＫ１を構成している。なお、入力側から奇数番目のレジスタブロックＢＬＫ１では、フリップフロップＦＦ１のクロック入力端子Ｃにクロック信号ＣＫが入力され、偶数番目のレジスタブロックＢＬＫ１では、フリップフロップＦＦ１のクロック入力端子／Ｃにクロック信号ＣＫが入力される。
【００６８】
そして、上記構成のシフトレジスタ回路は、スタート信号ＳＴが入力されると、クロック信号に同期して各フリップフロップＦＦ１から順次出力信号(図１では出力信号ＯＵＴ１〜ＯＵＴ４のみを示す)を出力する。
【００６９】
図２(a)〜(j)は上記シフトレジスタ回路における信号波形を示している。図２(a)〜(j)に示すように、上記制御信号ＣＴＬ１〜ＣＴＬ４は、対応するフリップフロップＦＦ１(図１に示すように)の内部状態が変化するとき(出力信号ＯＵＴ１〜ＯＵＴ４が変化するとき)にのみ、アクティブとなるように設定されている。したがって、対応するフリップフロップＦＦ１の出力信号が変化するときにのみ、クロック信号ＣＫをフリップフロップＦＦ１に夫々入力する。
【００７０】
上記フリップフロップＦＦ１は、最低限、内部状態が変化するタイミングでのみ、クロック信号が供給されれば正常に動作するので、図２(c),(e),(g),(i)に示す制御信号ＣＴＬ１〜ＣＴＬ４で充分であり、これによりクロック信号ＣＫが入力される期間を短くすることができるので、クロック信号線の負荷を最小限に抑えることが可能となる。
【００７１】
（第２実施形態）
上記第１実施形態の図２における制御信号(ＣＴＬ１〜ＣＴＬ４)は、フリップフロップＦＦ１の入力信号レベルと出力信号レベルとが異なる期間のみ、アクティブとなっている。上記各フリップフロップの内部状態が変化するのは、フリップフロップの入力信号レベルと出力信号レベルとが異なっているときであるので、フリップフロップの入力信号レベルと出力信号レベルが異なるか否かを検知して、その結果を転送ゲートの制御信号としたのが図３に示すこの発明の第２実施形態のシフトレジスタ回路である。
【００７２】
図３に示すように、直列に接続された複数のＤ型フリップフロップＤＦＦ１(図３では４つのみを示す)と、Ｄ型フリップフロップＤＦＦ１毎に設けられた転送ゲートＴＧ１１,ＴＧ１２と、Ｄ型フリップフロップＤＦＦ１毎に設けられた論理演算部としての排他的論理和回路ＸＯＲ１とを備えている。上記排他的論理和回路ＸＯＲ１の一方の入力端子にＤ型フリップフロップＤＦＦ１の入力端子を接続し、排他的論理和回路ＸＯＲ１の他方の入力端子にＤ型フリップフロップＤＦＦ１の出力端子を接続して、排他的論理和回路ＸＯＲ１の出力端子を転送ゲートＴＧ１１,ＴＧ１２の制御入力端子に夫々接続している。上記転送ゲートＴＧ１１は、排他的論理和回路ＸＯＲ１から出力される排他的論理和信号によってオン／オフが制御され、この転送ゲートＴＧ１１を介してＤ型フリップフロップＤＦＦ１のクロック入力端子Ｃにクロック信号ＣＫ(偶数番目のＤ型フリップフロップＤＦＦ１はクロック信号／ＣＫ)が入力される。また、上記転送ゲートＴＧ１２は、排他的論理和回路ＸＯＲ１から出力される排他的論理和信号によってオン／オフが制御され、この転送ゲートＴＧ１２を介してＤ型フリップフロップＤＦＦ１のクロック入力端子／Ｃにクロック信号／ＣＫ(偶数番目のＤ型フリップフロップＤＦＦ１はクロック信号ＣＫ)が入力される。したがって、Ｄ型フリップフロップＤＦＦ１の入力信号レベルと出力信号レベルとが異なる場合のみ、転送ゲートＴＧ１１,１２が夫々オン(導通)する。上記Ｄ型フリップフロップＤＦＦ１と転送ゲートＴＧ１１,ＴＧ１２および排他的論理和回路ＸＯＲ１でレジスタブロックＢＬＫ２を構成している。
【００７３】
この第２実施形態では、上記転送ゲートＴＧ１１,１２の制御信号は排他的論理和信号であったが、これに限らず、転送ゲートの制御信号条件等に応じて排他的論理和信号を反転した反転信号でもよく、また、その両者であってもよい(これは、以下の実施形態でも同じである)。
【００７４】
また、上記第２実施形態では、論理演算部として排他的論理和回路ＸＯＲ１を用いたが、論理演算部は他の論理演算子を組み合わせても実現できる。
【００７５】
また、図４は図３に示すシフトレジスタ回路を構成するＤ型フリップフロップＤＦＦ１の構成を示している。なお、図４では隣接する２つのＤ型フリップフロップを示している。
【００７６】
このＤ型フリップフロップは、図４に示すように、直列に接続されたクロックドインバータＩＮＶ１,インバータＩＮＶ２,クロックドインバータＩＮＶ３およびインバータＩＮＶ４と、上記インバータＩＮＶ２の出力端子が入力端子に接続され、出力端子がインバータＩＮＶ２の入力端子に接続されたクロックドインバータＩＮＶ５と、上記インバータＩＮＶ４の出力端子が入力端子に接続され、出力端子がインバータＩＮＶ４の入力端子に接続されたクロックドインバータＩＮＶ６とを備えている。上記インバータＩＮＶ１〜ＩＮＶ６は、ＣＭＯＳ(コンプリメンタリ・メタル・オキサイド・セミコンダクタ)トランジスタで構成されている。上記クロックドインバータＩＮＶ１,インバータＩＮＶ２およびクロックドインバータＩＮＶ５で１つのＤ型フリップフロップを構成すると共に、クロックドインバータＩＮＶ３,インバータＩＮＶ４およびクロックドインバータＩＮＶ６で１つのＤ型フリップフロップを構成している。
【００７７】
上記クロックドインバータＩＮＶ１,ＩＮＶ６のＰＮＯＳ側のクロック入力端子にクロック信号／Ｃを入力する一方、ＮＭＯＳ側のクロック入力端子にクロック信号Ｃを入力し、クロックドインバータＩＮＶ３,ＩＮＶ５のＰＮＯＳ側のクロック入力端子にクロック信号Ｃを入力する一方、ＮＭＯＳ側のクロック入力端子にクロック信号／Ｃを入力している。
【００７８】
このように、上記Ｄ型フリップフロップは、１個のインバータと２個のクロックドインバータからなっており、２個のクロックドインバータには、それぞれ逆位相のクロック信号が入力されている。そして、隣接するＤ型フリップフロップにおいては、それぞれ、逆位相のクロック信号が入力されている。
【００７９】
このクロックドインバータＩＮＶ１,インバータＩＮＶ２およびクロックドインバータＩＮＶ５からなるＤ型フリップフロップにおいて、クロック信号ＣＫ,／ＣＫがアクティブなとき、入力信号ＩＮが出力信号Ｏ１として次段に転送され、クロック信号ＣＫ,／ＣＫが非アクティブなときには、内部状態は保持され、出力信号Ｏ２は変化しない。
【００８０】
また、図５は図３に示すシフトレジスタ回路における信号波形を示している。図５において、制御信号である排他的論理和信号(図５ではＸＯＲ１,ＸＯＲ２)は、レジスタブロックＢＬＫ２の入力信号レベルと出力信号レベルが異なるとき、すなわちＤ型フリップフロップＤＦＦ１の入力信号レベルと出力信号レベルとが異なるときにアクティブとなっており、Ｄ型フリップフロップＤＦＦ１(図３に示す)の内部クロック信号(図５ではＣ１,Ｃ２および／Ｃ１,／Ｃ２)は、排他的論理和信号(図５ではＸＯＲ１,ＸＯＲ２)がアクティブの期間のみ入力されている。
【００８１】
このように、上記排他的論理和回路ＸＯＲ１を用いて、簡単な構成で、レジスタブロックＢＬＫ２の入力信号レベルと出力信号レベルが異なるときに転送ゲートＴＧ１１,ＴＧ１２をアクティブ(オン状態)にできる。
【００８２】
（第３実施形態）
また、図６はこの発明の第３実施形態のシフトレジスタ回路のブロック図を示しており、図６に示すように、直列に接続された複数のＳＲ型フリップフロップＳＲＦＦ１(図６では４つのみを示す)と、ＳＲ型フリップフロップＳＲＦＦ１毎に設けられた転送ゲートＴＧ２１,ＴＧ２２と、ＳＲ型フリップフロップＳＲＦＦ１毎に設けられた第１論理演算部としての否定論理和回路ＮＯＲｓ１と、ＳＲ型フリップフロップＳＲＦＦ１毎に設けられた第２論理演算部としての否定論理和回路ＮＯＲｒ１と、インバータＩＶ１,ＩＶ２とを備えている。上記否定論理和回路ＮＯＲｓ１の一方の入力端子に前段のＳＲ型フリップフロップＳＲＦＦ１の出力信号(または初段のみスタート信号ＳＴ)をインバータＩＶ１を介して入力し、否定論理和回路ＮＯＲｓ１の他方の入力端子にＳＲ型フリップフロップＳＲＦＦ１の出力端子を接続している。上記否定論理和回路ＮＯＲｓ１の出力端子を転送ゲートＴＧ２１の制御入力端子に接続している。上記否定論理和回路ＮＯＲｒ１の一方の入力端子に前段のＳＲ型フリップフロップＳＲＦＦ１の出力信号(初段のＳＲ型フリップフロップＳＲＦＦ１のみスタート信号ＳＴ)を入力し、否定論理和回路ＮＯＲｒ１の他方の入力端子にＳＲ型フリップフロップＳＲＦＦ１の出力端子をインバータＩＶ２を介して接続している。上記否定論理和回路ＮＯＲｓ１の出力端子を転送ゲートＴＧ２２の制御入力端子に接続している。上記ＳＲ型フリップフロップＳＲＦＦ１と転送ゲートＴＧ２１,ＴＧ２２と否定論理和回路ＮＯＲｓ１,ＮＯＲｒ１およびインバータＩＶ１,ＩＶ２でレジスタブロックＢＬＫ３を構成している。
【００８３】
上記ＳＲ型フリップフロップＳＲＦＦ１は、内部をアクティブ状態にするセット信号Ｓと、非アクティブ状態にするリセット信号Ｒによって駆動され、セット信号Ｓおよびリセット信号Ｒは、前段の出力信号(初段のみスタートＳＴ信号)と自段の出力信号とクロック信号ＣＫから生成される。そして、そのＳＲ型フリップフロップＳＲＦＦ１に隣接するＳＲ型フリップフロップでは、逆位相のクロック信号がそれぞれ入力される(入力側からの奇数番目はＣＫ、偶数番目は／ＣＫ)。
【００８４】
また、上記転送ゲートＴＧ２１は、否定論理和回路ＮＯＲｓ１から出力される否定論理和信号によってオン／オフが制御され、この転送ゲートＴＧ２１を介してＳＲ型フリップフロップＳＲＦＦ１にクロック信号ＣＫ(偶数番目のＳＲ型フリップフロップＳＲＦＦ１はクロック信号／ＣＫ)がセット信号Ｓとして入力される。一方、上記転送ゲートＴＧ２２は、否定論理和回路ＮＯＲｒ１の否定論理和信号によってオン／オフが制御され、この転送ゲートＴＧ２２を介してＳＲ型フリップフロップＳＲＦＦ１にクロック信号ＣＫ(偶数番目のＳＲ型フリップフロップＳＲＦＦ１はクロック信号／ＣＫ)がリセット信号Ｒとして入力される。したがって、レジスタブロックＢＬＫ３の入力信号レベルと出力信号レベルとが異なる場合のみ、転送ゲートＴＧ２１,ＴＧ２２が夫々オン(導通)する。
【００８５】
ここで、各転送ゲートＴＧ２１,ＴＧ２２は、初段のＳＲ型フリップフロップＳＲＦＦ１を除き、前段のフリップフロップの出力信号と後段のフリップフロップの出力信号との論理演算結果によって制御されると共に、初段のＳＲ型フリップフロップＳＲＦＦ１のみ、スタート信号ＳＴとそのＳＲ型フリップフロップＳＲＦＦ１の出力信号との論理演算結果によって制御される。すなわち、セット信号Ｓに対応する転送ゲートＴＧ２１は、レジスタブロックＢＬＫ３の入力信号を反転させた反転入力信号と出力信号との否定論理和信号によって制御される一方、リセット信号Ｒに対応する転送ゲートＴＧ２２は、レジスタブロックＢＬＫ３の入力信号と出力信号を反転させた反転出力信号との否定論理和信号によって制御される。
【００８６】
これにより、レジスタブロックＢＬＫ３の入力信号がアクティブ状態かつ出力信号が非アクティブ状態の期間のみ、クロック信号ＣＫまたは／ＣＫがセット信号Ｓとして入力される一方、レジスタブロックＢＬＫ３の入力信号が非アクティブ状態でかつ出力信号がアクティブ状態の期間のみ、クロック信号ＣＫまたは／ＣＫがリセット信号Ｒとして入力される。すなわち、上記第２実施形態のＤ型フリップフロップにより構成されたシフトレジスタ回路の場合と同様に、各レジスタブロックＢＬＫ３において入力信号レベルと出力信号レベルが異なる場合のみ、そのレジスタブロックＢＬＫ３の転送ゲートＴＧ２１,ＴＧ２２がオン(導通)することになる。
【００８７】
図７は図６に示すＳＲ型フリップフロップＳＲＦＦ１の具体的な構成を示している。このＳＲ型フリップフロップは、セット信号ＳをインバータＩＮＶ１１の入力端子に入力し、そのインバータＩＮＶ１１の出力端子をＰＭＯＳトランジスタＰ１のゲートに接続している。上記ＰＭＯＳトランジスタＰ１のソースに電源ＶＤＤを接続し、ＰＭＯＳトランジスタＰ１のドレインをＮＭＯＳトランジスタＮ１のドレインに接続している。上記ＮＭＯＳトランジスタＮ１のゲートにリセット信号Ｒを入力し、ＮＭＯＳトランジスタＮ１のソースにＮＭＯＳトランジスタＮ２のドレインに接続している。上記ＮＭＯＳトランジスタＮ２のゲートにインバータＩＮＶ１１の出力端子を接続し、ＮＭＯＳトランジスタＮ２のソースをグランドＧＮＤに接続している。また、上記リセット信号Ｒがゲートに接続されたＰＭＯＳトランジスタＰ２のソースを電源ＶＤＤに接続し、ＰＭＯＳトランジスタＰ２のドレインをＰＭＯＳトランジスタＰ３のソースに接続している。上記ＰＭＯＳトランジスタＰ３のドレインにＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ３のドレインとを接続し、ＮＭＯＳトランジスタＮ３のソースにＮＭＯＳトランジスタＮ４のドレインを接続している。上記ＮＭＯＳトランジスタＮ４のソースをグランドＧＮＤに接続し、ＮＭＯＳトランジスタＮ４のゲートにインバータＩＮＶ１１の出力端子を接続している。そして、上記ＰＭＯＳトランジスタＰ３のドレインをインバータＩＮＶ１２の入力端子に接続し、インバータＩＮＶ１２の出力端子をインバータＩＮＶ１３の入力端子に接続している。上記インバータＩＮＶ１２の出力端子をＰＭＯＳトランジスタＰ３,ＮＭＯＳトランジスタＮ３の各ゲートに接続している。上記インバータＩＮＶ１３から信号ＯＵＴを出力する。
【００８８】
図７に示すＳＲ型フリップフロップおいて、セット信号Ｓがアクティブになると、出力信号ＯＵＴがアクティブとなり、リセット信号Ｒがアクティブになると、出力信号ＯＵＴが非アクティブとなる。セット信号Ｓおよびリセット信号Ｒがいずれも入力されない(非アクティブ)ときは、内部状態は保持され、出力信号ＯＵＴは変化しない。また、セット信号Ｓおよびリセット信号Ｒがいずれも入力された(アクティブ)ときには、出力が不定状態(どちらにもなりうる)となる構成のＳＲ型フリップフロップもあるが、図７に示すシフトレジスタ回路では、そのような不定状態を避けるために、セットが優先される構成となっている。
【００８９】
また、図８(a)〜(m)は図６に示すシフトレジスタ回路における信号波形を示している。図８において、セット信号(図８ではＳ１,Ｓ２)に対応する制御信号である否定論理和信号(図８ではＮＯＲs1,ＮＯＲs2)は、当該段のＳＲ型フリップフロップＳＲＦＦ１の出力信号レベルが非アクティブで、かつ、前段のＳＲ型フリップフロップＳＲＦＦ１の出力信号レベル(初段のときはスタート信号ＳＴのレベル)がアクティブなときにアクティブとなっており、クロック信号ＣＫまたは／ＣＫが、各ＳＲ型フリップフロップＳＲＦＦ１の内部セット信号Ｓとして入力されていることが判る。また、リセット信号Ｒに対応する制御信号である否定論理和信号(図８ではＮＯＲr1,ＮＯＲr2)は、当該段のＳＲ型フリップフロップＳＲＦＦ１の出力信号レベルがアクティブで、かつ、前段のＳＲ型フリップフロップＳＲＦＦ１の出力信号レベル(初段のときはスタート信号ＳＴ)が非アクティブなときにアクティブとなっており、クロック信号ＣＫまたは／ＣＫが、各フリップフロップＳＲＦＦのリセット信号Ｒとして入力されていることが判る。
【００９０】
上記第３実施形態では、第１,第２論理演算部として出力が反転出力の否定論理和回路ＮＯＲｓ１,ＮＯＲｒ１を用いたが、転送ゲートの制御入力条件等に応じて出力が反転しない論理和回路を用いてもよい。また、上記第１,第２論理演算部は、他の論理演算子を組み合わせても実現できる。
【００９１】
（第４実施形態）
上記第２,第３実施形態の図３および図６の構成において、各フリップフロップのクロック入力端子が転送ゲートとしか接続されていないならば、転送ゲートがオフ状態にあるとき、各フリップフロップのクロック入力端子は浮遊状態となる。その場合、外来ノイズや内部リーク電流によって、クロック入力端子の電位レベルが望ましくない方向に変動すると、シフトレジスタ回路が誤動作することになる。この場合、シフトレジスタ回路の動作周波数が高いときには、浮遊状態となっている期間が短くなるため、誤動作の危険性は下がり、内部の寄生容量が充分に大きいときにも、電位レベルは比較的安定するので、同様に誤動作の危険性は下がる。そこで、意図的に、クロック入力端子に容量を付加することも有効である。しかしながら、容量の付加は、回路動作に対しては負担となるので、他の安定化手段を採用することが望ましい。
【００９２】
上述のような誤動作の危険性を防ぐために、転送ゲートがオフ状態にある場合には、フリップフロップのクロック入力端子に、フリップフロップがラッチ状態となるようなレベルにすることが望ましい。
【００９３】
図９はこの発明の第４実施形態の転送ゲートがオフ状態にあるときにフリップフロップがラッチ状態となるシフトレジスタ回路の構成を示している。図９は、Ｄ型フリップフロップを用いたシフトレジスタ回路の構成であるが、ＳＲ型フリップフロップを用いた構成においても、同様に考えることができる。
【００９４】
図９に示すように、直列に接続された複数のＤ型フリップフロップＤＦＦ２(図９では４つのみを示す)と、Ｄ型フリップフロップＤＦＦ２毎に設けられた転送ゲートＴＧ３１,ＴＧ３２と、Ｄ型フリップフロップＤＦＦ２毎に設けられた論理演算部としての排他的論理和回路ＸＯＲ２とを備えている。上記排他的論理和回路ＸＯＲ２の一方の入力端子にＤ型フリップフロップＤＦＦ２の入力端子を接続し、排他的論理和回路ＸＯＲ２の他方の入力端子にＤ型フリップフロップＤＦＦ２の出力端子を接続して、排他的論理和回路ＸＯＲ２の出力端子を転送ゲートＴＧ３１,ＴＧ３２の制御入力端子に夫々接続している。上記転送ゲートＴＧ３１は、排他的論理和回路ＸＯＲ２の排他的論理和信号によってオン／オフが制御され、この転送ゲートＴＧ３１を介してＤ型フリップフロップＤＦＦ２にクロック信号ＣＫ(偶数番目のＤ型フリップフロップＤＦＦ２ではクロック信号／ＣＫ)が入力される。上記転送ゲートＴＧ３２は、排他的論理和回路ＸＯＲ２から出力される排他的論理和信号によってオン／オフが制御され、この転送ゲートＴＧ３２を介してＤ型フリップフロップＤＦＦ２にクロック信号／ＣＫ(偶数番目のＤ型フリップフロップＤＦＦ２ではクロック信号ＣＫ)が入力される。したがって、Ｄ型フリップフロップＤＦＦ２の入力信号レベルと出力信号レベルとが異なる場合のみ、転送ゲートＴＧ３１,ＴＧ３２が夫々オン(導通)する。
【００９５】
また、上記第４実施形態では、論理演算部として排他的論理和回路ＸＯＲ２を用いたが、論理演算部は他の論理演算子を組み合わせても実現できる。
【００９６】
また、上記転送ゲート３２とＤ型フリップフロップＤＦＦ２との間に、保持信号回路としての転送ゲートＴＧ３３の一端を接続し、転送ゲートＴＧ３３の他端に電源ＶＤＤを接続している。また、上記転送ゲート３１とＤ型フリップフロップＤＦＦ２との間に、保持信号回路としての転送ゲートＴＧ３４の一端を接続し、転送ゲートＴＧ３４の他端にグランドＧＮＤを接続している。そして、上記排他的論理和回路ＸＯＲ２の出力端子に入力端子が接続されたインバータＩＶ２１の出力信号によって、転送ゲートＴＧ３３,ＴＧ３４のオン／オフを制御する。
【００９７】
上記Ｄ型フリップフロップＤＦＦ２と転送ゲートＴＧ３１,ＴＧ３２,ＴＧ３３,ＴＧ３４と排他的論理和回路ＸＯＲ２およびインバータＩＶ２１でレジスタブロックＢＬＫ４を構成している。
【００９８】
上記Ｄ型フリップフロップＤＦＦ２は、図３のＤ型フリップフロップＤＦＦ１と同様に、クロック信号をＤ型フリップフロップＤＦＦ２に入力させる転送ゲートＴＧ３１,ＴＧ３２が、排他的論理和信号によって制御されている。さらに、転送ゲートＴＧ３１,ＴＧ３２の後段(フリップフロップ側)の転送ゲートＴＧ３３,ＴＧ３４によって、電源レベルまたは接地レベルの保持信号をＤ型フリップフロップＤＦＦ２のクロック入力端子に入力する。上記Ｄ型フリップフロップＤＦＦ２のクロック入力端子Ｃ(信号転送に対応するクロック信号)は、クロック信号の転送ゲートＴＧ３１がオフ(非導通)のときには接地レベルとなり、また、Ｄ型フリップフロップＤＦＦ２のクロック入力端子／Ｃ(信号ラッチに対応するクロック信号)は、クロック信号の転送ゲートＴＧ３２がオフ(非導通)のときには電源レベルとなる。これにより、クロック信号がＤ型フリップフロップＤＦＦ２に入力されない期間は、内部状態を保持する保持信号が各Ｄ型フリップフロップＤＦＦ２に入力されることになるので、動作の安定性を確保することができる。
【００９９】
（第５実施形態）
図１０はこの発明の第５実施形態の画像表示装置の構成を示すブロック図である。
【０１００】
図１０において、画像表示装置には、画素アレイＡＲＹ１とデータ信号線駆動回路ＳＤ１、走査信号線駆動回路ＧＤ１、プリチャージ回路ＰＣ１、コントロール回路ＣＴ１等からなっており、データ信号線駆動回路ＳＤ１,走査信号線駆動回路ＧＤ１およびプリチャージ回路ＰＣ１は、コントロール回路ＣＴ１で生成された信号により駆動されている。なお、この画像表示装置の画素ＰＩＸの内部構成は図３５の画素ＰＩＸと同一の構成をしている。
【０１０１】
図１１はデータ信号線駆動回路ＳＤ１の構成を示している。上記データ信号線駆動回路のシフトレジスタ回路は、図１１に示すように、直列に接続された複数のフリップフロップＦＦ２と、フリップフロップＦＦ２毎に設けられた転送ゲートＴＧ４１,ＴＧ４２とを備えている。そして、フリップフロップＦＦ２の出力端子を否定論理積回路ＮＡＮＤ１の一方の入力端子に接続し、後段のフリップフロップＦＦ２の出力端子を否定論理積回路ＮＡＮＤ１の他方の入力端子に接続している。上記否定論理積回路ＮＡＮＤ１の出力端子を直列に接続されたインバータＩＶ３１,ＩＶ３２を介してアナログスイッチＡＳ１の一方の制御入力端子に接続し、否定論理積回路ＮＡＮＤ１の出力端子をインバータＩＶ３３を介してアナログスイッチＡＳ１の他方の制御入力端子に接続している。上記アナログスイッチＡＳ１の入力端子に映像信号ＤＡＴが入力され、制御入力(図１１ではＳ１〜Ｓ４,／Ｓ１〜／Ｓ４)によってアナログスイッチＡＳ１をオンオフし、映像信号ＤＡＴがデータ信号線(図１１ではＳＬ１〜ＳＬ４)に出力される。
【０１０２】
また、図１２は上記走査信号線駆動回路ＧＤ１の構成を示している。上記走査信号線駆動回路のシフトレジスタ回路は、図１２に示すように、直列に接続された複数のフリップフロップＦＦ３と、フリップフロップＦＦ３毎に設けられた転送ゲートＴＧ５１,ＴＧ５２とを備えている。そして、フリップフロップＦＦ３の出力端子を否定論理積回路ＮＡＮＤ２の一方の入力端子に接続し、後段のフリップフロップＦＦ３の出力端子を否定論理積回路ＮＡＮＤ２の他方の入力端子に接続している。上記否定論理積回路ＮＡＮＤ２の出力端子を否定論理和回路ＮＯＲ１の一方の入力端子に接続し、否定論理和回路ＮＯＲ１の他方の入力端子にイネーブル信号ＧＥＮを入力している。上記否定論理和回路ＮＯＲ１の出力端子にインバータＩＶ４１の入力端子を接続し、インバータＩＶ４１の出力端子をインバータＩＶ４２の入力端子に接続している。そして、上記インバータＩＶ４２から走査信号線(図１２ではＧＬ１〜ＧＬ４)に走査信号が出力される。
【０１０３】
ここで、データ信号線駆動回路ＳＤ１または走査信号線駆動回路ＧＤ１に、上記第２実施形態で示したシフトレジスタ回路を用いることにより、クロック信号ＳＣＫ,／ＳＣＫ,ＧＣＫ,／ＧＣＫの信号線の容量負荷が低減されるので、低消費電力化と低コスト化が実現できる。
【０１０４】
また、図１３(a)〜(j),図１４(a)〜(j)は、図１１に示すデータ信号線駆動回路の内部波形を示す図である。
【０１０５】
図１３(a)〜(j)において、シフトレジスタ回路を転送されるパルス幅は最小限(クロック信号ＧＣＫ１周期分)であるのに対し、図１４(a)〜(j)においては、パルス幅を広くしている。しかし、パルス幅が異なるにも関わらず、転送ゲートの制御信号がアクティブな期間(クロック信号が入力される期間)は同じである。すなわち、どうのようなパルス幅に対しても、クロック信号線の負荷を最小限(２個以下)に抑えることができる。
【０１０６】
ここで、パルス幅を変えることのメリットとして、例えば、次の２点が挙げられる。
【０１０７】
１つは、データ信号線駆動回路のサンプリングパルス(画像データをデータ信号線に書き込むためのパルス)の幅を最適化することである。サンプリングパルスの幅が狭いと、映像信号を充分にデータ信号線に書き込むことができなくなり、表示品位を落とすことになる。しかし、逆に長くしすぎると、映像信号線の負荷が重くなり、外部ＩＣ(ビデオアンプ等)の負担が大きくなる恐れがある。したがって、画像表示装置の仕様(表示サイズ、解像度、駆動周波数、駆動電圧まど)により最適なサンプリングパルスを採用することが望ましい。このデータ信号線駆動回路の構成では、このように最適化したサンプリングパルス幅に対しても、クロック信号線の負荷を充分に小さくすることが可能である。
【０１０８】
もう１つは、ワイド画面表示時のサイドブラック(映像領域の上下の黒表示領域)の書き込みが挙げられる。サイドブラックの映像信号(黒信号)の書き込みは、データ信号線駆動回路を用いて行うことができるが、垂直帰線期間に行う必要があり、通常の画像表示と同じの駆動速度(サンプリング期間)では時間が足りない。したがって、映像信号(サイドブラック信号)を１データ信号線ずつではなく、一括して書き込むことが必要である。そのためには、シフトレジスタ回路内を転送されるパルスの幅を充分に長くすることにより、シフトレジスタ回路を構成する各フリップフロップの出力をすべてアクティブとすることが必要である。このデータ信号線駆動回路の構成によれば、このようにパルス幅が極端に長い場合においても、クロック信号線の負荷を充分に小さくすることが可能である。
【０１０９】
（第６実施形態）
図１５は、この発明の第６実施形態のシフトレジスタ回路の構成を示すブロック図である。なお、このシフトレジスタ回路は、レベル変換回路を除いて第１実施形態と同一の構成をしている。このシフトレジスタ回路は、図１５において、直列に接続された複数のフリップフロップＦＦ４と、フリップフロップＦＦ４毎に設けられた転送ゲートＴＧ６１と、スタート信号ＳＴが入力端子に接続され、出力端子が初段のフリップフロップＦＦ４の入力端子に接続されたレベル変換回路ＬＳ１と、各フリップフロップＦＦ４毎に設けられたレベル変換回路ＬＳ２とを備えている。そして、クロック信号／ＣＫは、制御信号(図１５ではＣＴＬ１〜ＣＴＬ４)によってオン／オフが制御される転送ゲートＴＧ６１を介してレベル変換回路ＬＳ２に入力され、上記制御信号によって動作が制御されるレベル変換回路ＬＳ２においてその信号のレベルを変換(振幅を拡大)した後、フリップフロップＦＦ４に入力されている。上記フリップフロップＦＦ４と転送ゲートＴＧ６１とレベル変換回路ＬＳ２でレジスタブロックＢＬＫ５を構成している。
【０１１０】
また、図１６(a)〜(j)は上記シフトレジスタ回路における信号波形を示している。図１６に示すように、制御信号(図１６ではＣＴＬ１〜ＣＴＬ４)は、対応するフリップフロップＦＦ４の内部状態(図１６では出力信号ＯＵＴ１〜ＯＵＴ４)が変化するときにのみ、アクティブとなるように設定されている。したがって、クロック信号／ＣＫは、対応するフリップフロップＦＦ４の出力信号(図１６ではＯＵＴ１〜ＯＵＴ４)が変化するときにのみ、振幅が拡大されてフリップフロップＦＦ４に入力される。
【０１１１】
上記フリップフロップＦＦ４は、最低限、内部状態が変化するタイミングでのみ、クロック信号が供給されれば正常に動作するので、図１６のような制御信号で充分であり、これにより、クロック信号が入力される期間を短くすることができるので、クロック信号線の負荷を最小限に抑えることができる。
【０１１２】
さらに、上記レベル変換回路ＬＳ２が動作する期間も短くすることができるので、レベル変換回路ＬＳ２での消費電力を最小限に抑えることができる。特に、レベル変換回路として、低いトランジスタ特性(しきい値電圧が大、移動度が小、チャネル長が長い等)でも動作するように、定常電流が流れるタイプのものを採用している場合には、消費電流低減の効果は極めて大きくなる。
【０１１３】
また、図１６における制御信号は、フリップフロップＦＦ４(図１５に示す)の入力信号レベルと出力信号レベルとが異なる期間のみ、アクティブとなっている。
【０１１４】
上記シフトレジスタ回路において、フリップフロップＦＦ４の内部状態が変化するのは、フリップフロップの入力信号レベルと出力信号レベルとが異なっているときであるので、フリップフロップの入力信号レベルと出力信号レベルとが異なるか否かを検知して、その結果を制御信号とすることにより、簡単な構成でクロック信号線の容量負荷を低減して、外部回路の負荷を低減でき、低消費電力化と低コスト化が図れるシフトレジスタ回路を実現することができる。
【０１１５】
（第７実施形態）
図１７はこの発明の第７実施形態のシフトレジスタ回路の構成を示すブロック図である。このシフトレジスタ回路は、レベル変換回路を除いて第２実施形態の図３に示すシフトレジスタ回路と同一の構成をしている。
【０１１６】
このシフトレジスタ回路は、図１７に示すように、直列に接続された複数のＤ型フリップフロップＤＦＦ３(図１７では４つのみを示す)と、Ｄ型フリップフロップＤＦＦ３毎に設けられた転送ゲートＴＧ７１,ＴＧ７２と、スタート信号ＳＴが入力端子に接続され、出力端子が初段のフリップフロップＦＦ３の入力端子に接続されたレベル変換回路ＬＳ１１と、Ｄ型フリップフロップＤＦＦ３毎に設けられたレベル変換回路ＬＳ１２と、Ｄ型フリップフロップＤＦＦ３毎に設けられた論理演算部としての排他的論理和回路ＸＯＲ３とを備えている。上記排他的論理和回路ＸＯＲ３の一方の入力端子にＤ型フリップフロップＤＦＦ３の入力端子を接続し、排他的論理和回路ＸＯＲ３の他方の入力端子にＤ型フリップフロップＤＦＦ３の出力端子を接続して、排他的論理和回路ＸＯＲ３の出力端子を転送ゲートＴＧ７１,ＴＧ７２の制御入力端子に接続している。上記Ｄ型フリップフロップＤＦＦ３と転送ゲートＴＧ７１,ＴＧ７２と排他的論理和回路ＸＯＲ３およびレベル変換回路ＬＳ１２でレジスタブロックＢＬＫ６を構成している。
【０１１７】
また、上記第７実施形態では、論理演算部として排他的論理和回路ＸＯＲ３を用いたが、論理演算部は他の論理演算子を組み合わせても実現できる。
【０１１８】
上記転送ゲートＴＧ７１は、排他的論理和回路ＸＯＲ３から出力される排他的論理和信号によってオン／オフが制御され、この転送ゲートＴＧ７１を介してレベル変換回路ＬＳ１２にクロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ６ではクロック信号／ＣＫ)が入力され、レベルシフト回路ＬＳ１２によりレベル変換(振幅を拡大)されたクロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ６ではクロック信号／ＣＫ)がＤ型フリップフロップＤＦＦ３に入力されている。一方、上記転送ゲートＴＧ７２は、排他的論理和回路ＸＯＲ３から出力される排他的論理和信号によってオン／オフが制御され、この転送ゲートＴＧ７２を介してレベル変換回路ＬＳ１２にクロック信号／ＣＫ(偶数番目のレジスタブロックＢＬＫ６ではクロック信号ＣＫ)が入力され、レベル変換回路ＬＳ１２によりレベル変換(振幅を拡大)されたクロック信号／ＣＫ(偶数番目のレジスタブロックＢＬＫ６ではクロック信号ＣＫ)がＤ型フリップフロップＤＦＦ３に入力されている。
【０１１９】
上記構成のシフトレジスタ回路において、Ｄ型フリップフロップＤＦＦ３の入力信号レベルと出力信号レベルとが異なる場合のみ、転送ゲートＴＧ７１,ＴＧ７２が夫々オン(導通)し、レベル変換回路ＬＳ１２が動作状態となる。
【０１２０】
上記Ｄ型フリップフロップＤＦＦ３の具体的な構成は、第２実施形態の図４に示すＤ型フリップフロップＤＦＦ３と同一の構成である。このＤ型フリップフロップにおいては、クロック信号ＣＫ,／ＣＫがアクティブなとき、入力信号ＩＮが出力信号として次段のＤ型フリップフロップＤＦＦ３に転送され、クロック信号ＣＫ,／ＣＫが非アクティブなときには、内部状態は保持され、出力信号は変化しない。
【０１２１】
また、図１８(a)〜(k)は図１７に示すシフトレジスタ回路における信号波形を示している。図１８において、制御信号である排他的論理和信号(図１８においてＸＯＲ1,ＸＯＲ2)は、レジスタブロックＢＬＫ６の入力信号レベルと出力信号レベルとが異なるときにアクティブとなっており、各フリップフロップＤＦＦ３(図１７に示す)の内部クロック信号Ｃおよび／Ｃは、排他的論理和信号がアクティブの期間のみ入力されていることが判る。
【０１２２】
図１９は図１７に示すシフトレジスタ回路に用いられるレベル変換回路の回路図を示している。図１９に示すように、制御信号ＣＴＬをＰＭＯＳトランジスタＰ２１のゲートに接続し、ＰＭＯＳトランジスタＰ２１のソースに電源ＶＤＤを接続している。上記ＰＭＯＳトランジスタＰ２１のドレインにＮＭＯＳトランジスタＮ２１のドレインを接続し、ＮＭＯＳトランジスタＮ２１のゲートに制御信号ＣＴＬを入力すると共に、ＮＭＯＳトランジスタＮ２１のソースに入力信号／ＩＮを入力している。そして、上記ＰＭＯＳトランジスタＰ２１のドレインにＰＭＯＳトランジスタＰ２２のゲートを接続し、ＰＭＯＳトランジスタＰ２２のソースに電源ＶＤＤを接続している。上記ＰＭＯＳトランジスタＰ２２のドレインにＰＭＯＳトランジスタＰ２３のソースを接続し、ＰＭＯＳトランジスタＰ２３のドレインをグランドＧＮＤに接続すると共に、ＰＭＯＳトランジスタＰ２３のゲートに入力信号ＩＮを入力している。上記ＰＭＯＳトランジスタＰ２３のソースにＮＭＯＳトランジスタＮ２２のドレインを接続し、ＮＭＯＳトランジスタＮ２２のソースにグランドＧＮＤを接続している。上記ＰＭＯＳトランジスタＰ２１のドレインにＮＭＯＳトランジスタＮ２２のゲートを接続している。さらに、上記ＮＭＯＳトランジスタＮ２２のドレインにＰＭＯＳトランジスタＰ２４のゲートを接続し、ＰＭＯＳトランジスタＰ２４のソースに電源ＶＤＤを接続している。上記ＰＭＯＳトランジスタＰ２４のドレインにＮＭＯＳトランジスタＮ２４のドレインを接続し、ＮＭＯＳトランジスタＮ２４のゲートをＮＭＯＳトランジスタＮ２２のドレインに接続し、ＮＭＯＳトランジスタＮ２４のソースをＰＭＯＳトランジスタＰ２１のドレインに接続している。そして、上記ＰＭＯＳトランジスタＰ２４のドレインをＰＭＯＳトランジスタＰ２５のゲートに接続し、ＰＭＯＳトランジスタＰ２５のソースを電源ＶＤＤに接続している。上記ＰＭＯＳトランジスタＰ２５のドレインをＮＭＯＳトランジスタＮ２５のドレインに接続し、ＮＭＯＳトランジスタＮ２５のソースをグランドＧＮＤに接続し、ＮＭＯＳトランジスタＮ２５のゲートをＰＭＯＳトランジスタＰ２４のドレインに接続している。上記ＰＭＯＳトランジスタＰ２５のドレインから出力信号ＯＵＴが出力されると共に、ＰＭＯＳトランジスタＰ２４のドレインから出力信号／ＯＵＴが出力される。
【０１２３】
上記レベル変換回路のＣＴＬ,ＩＮ,／ＩＮ,ＯＵＴおよび／ＯＵＴには、図１７に示すレベル変換回路ＬＳ１２の左側の制御入力端子,左上側の入力端子,右上側の入力端子,左下側の出力端子および右下側の出力端子に夫々対応している。
【０１２４】
また、図２０は図１７に示すシフトレジスタ回路に用いられる他のレベル変換回路の回路図を示している。このレベル変換回路は、図２０に示すように、入力信号ＩＮをＰＭＯＳトランジスタＰ３１のゲートにＮＭＯＳトランジスタＮ３４を介して入力し、ＰＭＯＳトランジスタＰ３１のソースにＰＭＯＳトランジスタＰ３３のドレインを接続している。上記ＰＭＯＳトランジスタＰ３３のソースに電源ＶＤＤを接続し、ＰＭＯＳトランジスタＰ３３のゲートに定バイアス源(図示せず)からの信号Ｖｂを入力している。また、上記ＰＭＯＳトランジスタＰ３１のソースにＰＭＯＳトランジスタＰ３２のソースを接続している。上記ＰＭＯＳトランジスタＰ３１のドレインにＮＭＯＳトランジスタＮ３１のドレインを接続し、ＮＭＯＳトランジスタＮ３１のソースをＮＭＯＳトランジスタＮ３３のドレインに接続している。一方、上記ＰＭＯＳトランジスタＰ３２のドレインにＮＭＯＳトランジスタＮ３２のドレインを接続し、ＮＭＯＳトランジスタＮ３２のソースをＮＭＯＳトランジスタＮ３３のドレインに接続している。上記ＮＭＯＳトランジスタＮ３３のソースをグランドＧＮＤに接続している。上記ＮＭＯＳトランジスタＮ３１のゲートとドレインを接続し、ＮＭＯＳトランジスタＮ３１,Ｎ３２のゲート同士を接続している。さらに、上記ＰＭＯＳトランジスタＰ３２のゲートにＮＭＯＳトランジスタＮ３５を介して入力信号／ＩＮを入力している。上記ＮＭＯＳトランジスタＮ３３,Ｎ３４,Ｎ３５のゲートに制御信号ＣＴＬを入力している。そして、上記ＰＭＯＳトランジスタＰ３２のドレインをＰＭＯＳトランジスタＰ３４のドレインに接続し、ＰＭＯＳトランジスタＰ３４のソースに電源ＶＤＤを接続し、ＰＭＯＳトランジスタＰ３４のゲートに制御信号ＣＴＬを入力している。上記ＰＭＯＳトランジスタＰ３２のドレインから出力信号ＯＵＴを出力する。また、上記ＰＭＯＳトランジスタＰ３２のドレインをＰＭＯＳトランジスタＰ３６のゲートに接続し、ＰＭＯＳトランジスタＰ３６のソースを電源ＶＤＤに接続している。上記ＰＭＯＳトランジスタＰ３６のドレインをＮＭＯＳトランジスタＮ３６のドレインに接続し、ＮＭＯＳトランジスタＮ３６のゲートをＰＭＯＳトランジスタＰ３６のゲートに接続し、ＮＭＯＳトランジスタＮ３６のソースをグランドＧＮＤに接続している。上記ＰＭＯＳトランジスタＰ３６のドレインから出力信号／ＯＵＴを出力する。
【０１２５】
上記レベル変換回路のＣＴＬ,ＩＮ,／ＩＮ,ＯＵＴおよび／ＯＵＴは、図１７に示すレベル変換回路ＬＳ１２の左側の制御入力端子,左上側の入力端子,右上側の入力端子,左下側の出力端子および右下側の出力端子に夫々対応している。
【０１２６】
このように、上記排他的論理和回路ＸＯＲ３を用いて、簡単な構成で、レジスタブロックＢＬＫ２の入力信号レベルと出力信号レベルが異なるときに転送ゲートＴＧ７１,ＴＧ７２をアクティブ(オン状態)にでき、Ｄ型フリップフロップＤＦＦ３は、内部状態が変化するタイミングでのみクロック信号が供給されて、クロック信号が入力される期間を短くすることができるので、クロック信号線の負荷を最小限に抑えることができる。
【０１２７】
さらに、上記レベル変換回路ＬＳ１２が動作する期間も短くすることができるので、レベル変換回路ＬＳ１２での消費電力を最小限に抑えることができる。
【０１２８】
（第８実施形態）
図２１はこの発明の第８実施形態のシフトレジスタ回路の構成を示すブロック図である。このシフトレジスタ回路は、レベルシフト回路を除いて第３実施形態の図６に示すシフトレジスタ回路と同一の構成をしている。
【０１２９】
図２１に示すように、直列に接続された複数のＳＲ型フリップフロップＳＲＦＦ２(図２１では４つのみを示す)と、ＳＲ型フリップフロップＳＲＦＦ２毎に設けられた転送ゲートＴＧ８１,ＴＧ８２と、ＳＲ型フリップフロップＳＲＦＦ２毎に設けられた第１論理演算部としての否定論理和回路ＮＯＲｓ２と、ＳＲ型フリップフロップＳＲＦＦ２毎に設けられた第２論理演算部としての否定論理和回路ＮＯＲｒ２と、インバータＩＶ５１,ＩＶ５２と、スタート信号ＳＴをレベル変換するレベル変換回路ＬＳ２１と、ＳＲ型フリップフロップＳＲＦＦ２毎に設けられたレベル変換回路ＬＳ２２とを備えている。上記否定論理和回路ＮＯＲｓ２の一方の入力端子に前段のＳＲ型フリップフロップＳＲＦＦ２の出力信号(初段のＳＲ型フリップフロップＳＲＦＦ２のみスタート信号ＳＴ)をインバータＩＶ５１を介して入力し、否定論理和回路ＮＯＲｓ２の他方の入力端子にＳＲ型フリップフロップＳＲＦＦ２の出力端子を接続している。上記否定論理和回路ＮＯＲｓ２の出力端子を転送ゲートＴＧ８１の制御入力端子に接続している。上記否定論理和回路ＮＯＲｒ２の一方の入力端子に前段のＳＲ型フリップフロップＳＲＦＦ２の出力信号(初段のＳＲ型フリップフロップＳＲＦＦ２のみスタート信号ＳＴ)を入力し、否定論理和回路ＮＯＲｒ２の他方の入力端子にＳＲ型フリップフロップＳＲＦＦ２の出力端子をインバータＩＶ５２を介して接続している。上記否定論理和回路ＮＯＲｓ２の出力端子を転送ゲートＴＧ８２の制御入力端子に接続している。
【０１３０】
上記ＳＲ型フリップフロップＳＲＦＦ２と転送ゲートＴＧ８１,ＴＧ８２と否定論理和回路ＮＯＲｓ２,ＮＯＲｒ２とインバータＩＶ５１,ＩＶ５２およびレベル変換回路ＬＳ２２でレジスタブロックＢＬＫ７を構成している。
【０１３１】
上記転送ゲートＴＧ８１は、否定論理和回路ＮＯＲｓ２から出力される否定論理和信号によってオン／オフが制御され、この転送ゲートＴＧ８１を介してレベル変換回路ＬＳ２２にクロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ７ではクロック信号／ＣＫ)が入力され、レベルシフト回路ＬＳ２２によりレベル変換(振幅を拡大)されたクロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ７ではクロック信号／ＣＫ)がＳＲ型フリップフロップＳＲＦＦ２のセット端子に入力されている。一方、上記転送ゲートＴＧ８２は、否定論理和回路ＮＯＲｒ２から出力される否定論理和信号によってオン／オフが制御され、この転送ゲートＴＧ８２を介してレベル変換回路ＬＳ２２にクロック信号／ＣＫ(偶数番目のレジスタブロックＢＬＫ７ではクロック信号ＣＫ)が入力され、レベル変換回路ＬＳ２２によりレベル変換(振幅を拡大)されたクロック信号／ＣＫ(偶数番目のレジスタブロックＢＬＫ７ではクロック信号ＣＫ)がＳＲ型フリップフロップＳＲＦＦ２のリセット端子に入力されている。
【０１３２】
上記構成のシフトレジスタ回路において、クロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ７はクロック信号／ＣＫ)は、転送ゲートＴＧ８１,ＴＧ８２を介してレベル変換回路ＬＳ２２に入力され、レベル変換回路ＬＳ２２により振幅を拡大された後、各ＳＲ型フリップフロップＳＲＦＦ２にセット信号Ｓ,リセット信号Ｒとして入力される。ここで、転送ゲートＴＧ８１,ＴＧ８２およびレベル変換回路ＬＳ２２は、レジスタブロックＢＬＫ７の入力信号と出力信号レベル演算結果によって制御されている。すなわち、セット信号Ｓに対応する転送ゲートＴＧ８１の制御信号は、レジスタブロックＢＬＫ７の入力信号を反転させた反転入力信号と、そのレジスタブロックＢＬＫ７の出力信号との否定論理和信号によって制御され、一方、リセット信号Ｒに対応する転送ゲートＴＧ８２の制御信号は、レジスタブロックＢＬＫ７の入力信号と、そのレジスタブロックＢＬＫ７の出力信号を反転させた反転出力信号との否定論理和信号によって制御される。これにより、当該段のＳＲ型フリップフロップＳＲＦＦ２が非アクティブ状態で、前段のＳＲ型フリップフロップＳＲＦＦ２がアクティブ状態(初段のＳＲ型フリップフロップＳＲＦＦ２のみスタート信号ＳＴがアクティブ)の期間のみ、クロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ７はクロック信号／ＣＫ)が、セット信号Ｓとして入力される。一方、当該段のＳＲ型フリップフロップＳＲＦＦ２がアクティブ状態で、前段のＳＲ型フリップフロップＳＲＦＦ２が非アクティブ状態(初段のＳＲ型フリップフロップＳＲＦＦ２のみスタート信号ＳＴが非アクティブ)の期間のみ、クロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ７はクロック信号／ＣＫ)が、リセット信号Ｒとして入力される。すなわち、上記Ｄ型フリップフロップにより構成されたシフトレジスタ回路の場合と同様に、レジスタブロックＢＬＫ７の入力信号レベルと出力信号レベルとが異なる場合のみ、転送ゲートＴＧ８１,ＴＧ８２がオン(導通)することになる。
【０１３３】
上記ＳＲ型フリップフロップＳＲＦＦ２は、第３実施形態の図７に示すＳＲ型フリップフロップと同一の構成をしている。このＳＲ型フリップフロップでは、セット信号Ｓがアクティブになると、出力信号ＯＵＴがアクティブとなり、リセット信号Ｒがアクティブになると、出力信号ＯＵＴが非アクティブとなる。セット信号Ｓおよびリセット信号Ｒがいずれも入力されない(非アクティブ)ときは、内部状態は保持され、出力信号ＯＵＴは変化しない。また、セット信号Ｓおよびリセット信号Ｒがいずれも入力された(アクティブ)ときには、出力が不定状態(どちらにもなりうる)となる構成のＳＲ型フリップフロップもあるが、図２１に示すＳＲ型フリップフロップＳＲＦＦ２では、そのような不定状態を避けるために、セットが優先される構成となっている。
【０１３４】
また、図２２(a)〜(m)は図２１に示すシフトレジスタ回路における信号波形を示している。図２２において、セット信号(図２２ではＳ１,Ｓ２)に対応する制御信号である否定論理和信号(図２２ではＮＯＲs1,ＮＯＲs2)は、当該段のＳＲ型フリップフロップＳＲＦＦ２(図２１に示す)の出力信号レベルが非アクティブで、かつ、前段のＳＲ型フリップフロップＳＲＦＦ２の出力信号レベル(初段のＳＲ型フリップフロップＳＲＦＦ２のみスタート信号ＳＴ)がアクティブなときにアクティブとなっており、クロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ７はクロック信号／ＣＫ)が、各フリップフロップＳＲＦＦ２の内部セット信号Ｓとして入力されていることが判る。また、リセット信号(図２２ではＲ１,Ｒ２)に対応する制御信号である否定論理和信号は、当該段のフリップフロップの出力信号レベルがアクティブで、かつ、前段のフリップフロップの出力信号レベルが非アクティブなときにアクテイブとなっており、クロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ７はクロック信号／ＣＫ)が、各フリップフロップＳＲＦＦ２のリセット信号Ｒとして入力されていることが判る。
【０１３５】
このように、上記否定論理和回路ＮＯＲｓ２,ＮＯＲｒ２およびインバータＩＶ７１,ＩＶ７２を用いて、簡単な構成で、レジスタブロックＢＬＫ７の入力信号レベルと出力信号レベルが異なるときに転送ゲートＴＧ１０１,ＴＧ１０２をアクティブ(オン状態)にでき、ＳＲ型フリップフロップＳＲＦＦ２は、内部状態が変化するタイミングでのみクロック信号が供給されて、クロック信号が入力される期間を短くすることができるので、クロック信号線の負荷を最小限に抑えることができる。
【０１３６】
さらに、上記レベル変換回路ＬＳ２２が動作する期間も短くすることができるので、レベル変換回路ＬＳ２２での消費電力を最小限に抑えることができる。
【０１３７】
上記第８実施形態では、第１,第２論理演算部として出力が反転出力の否定論理和回路ＮＯＲｓ２,ＮＯＲｒ２を用いたが、転送ゲートの制御入力条件等に応じて出力が反転しない論理和回路を用いてもよい。また、上記第１,第２論理演算部は、他の論理演算子を組み合わせても実現できる。
【０１３８】
（第９実施形態）
図１７および図２１のシフトレジスタ回路の構成において、各フリップフロップのクロック入力端子が転送ゲートとしか接続されていないならば、転送ゲートがオフ状態にあるとき、各フリップフロップのクロック入力端子は浮遊状態となる。その場合、外来ノイズや内部リーク電流によって、クロック入力端子の電位レベルが望ましくない方向に変動すると、シフトレジスタ回路が誤動作することになる。この場合、シフトレジスタ回路の動作周波数が高いときには、浮遊状態となっている期間が短くなるため、誤動作の危険性は下がり、内部の寄生容量が充分に大きいときにも、電位レベルは比較的安定するので、同様に誤動作の危険性は下がるので、意図的に、クロック入力端子に容量を付加することも有効である。しかしながら、容量の付加は、回路動作に対しては負担となるので、他の安定化手段を採用することが望ましい。
【０１３９】
そこで、このような誤動作の危険性を防ぐために、転送ゲートがオフ状態にある場合には、フリップフロップのクロック入力端子に、フリップフロップがラッチ状態となるようなレベルにすることが望ましい。
【０１４０】
図２３はこの発明の第９実施形態の転送ゲートがオフ状態にあるときにフリップフロップがラッチ状態となるシフトレジスタ回路の構成を示すブロック図である。このシフトレジスタ回路は、後述する転送ゲートＴＧ９３,ＴＧ９４およびインバータＩＶ６１を除いて第７実施形態の図１７に示すシフトレジスタと同一の構成をしている。なお、図２３に示すシフトレジスタ回路では、Ｄ型フリップフロップを用いているが、ＳＲ型フリップフロップを用いた構成のシフトレジスタ回路においても、同様に考えることができる。
【０１４１】
このシフトレジスタ回路は、図２３に示すように、直列に接続された複数のＤ型フリップフロップＤＦＦ４(図２３では４つのみを示す)と、Ｄ型フリップフロップＤＦＦ４毎に設けられた転送ゲートＴＧ９１,ＴＧ９２と、スタート信号ＳＴが入力端子に接続され、出力端子が初段のフリップフロップＦＦ４の入力端子に接続されたレベル変換回路ＬＳ３１と、Ｄ型フリップフロップＤＦＦ４毎に設けられたレベル変換回路ＬＳ３２と、Ｄ型フリップフロップＤＦＦ４毎に設けられた論理演算部としての排他的論理和回路ＸＯＲ４とを備えている。上記排他的論理和回路ＸＯＲ４の一方の入力端子にＤ型フリップフロップＤＦＦ４の入力端子を接続し、排他的論理和回路ＸＯＲ４の他方の入力端子にＤ型フリップフロップＤＦＦ４の出力端子を接続して、排他的論理和回路ＸＯＲ４の出力端子を転送ゲートＴＧ９１,ＴＧ９２の制御入力端子に接続している。上記Ｄ型フリップフロップＤＦＦ４と転送ゲートＴＧ９１,ＴＧ９２と排他的論理和回路ＸＯＲ４およびレベル変換回路ＬＳ３２でレジスタブロックＢＬＫ８を構成している。
【０１４２】
また、上記第９実施形態では、論理演算部として排他的論理和回路ＸＯＲ４を用いたが、論理演算部は他の論理演算子を組み合わせても実現できる。
【０１４３】
上記転送ゲートＴＧ９１は、排他的論理和回路ＸＯＲ４から出力される排他的論理和信号によってオン／オフが制御され、この転送ゲートＴＧ９１を介してレベル変換回路ＬＳ３２にクロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ８ではクロック信号／ＣＫ)が入力され、レベルシフト回路ＬＳ３２によりレベル変換(振幅を拡大)されたクロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ８ではクロック信号／ＣＫ)がＤ型フリップフロップＤＦＦ４に入力されている。一方、上記転送ゲートＴＧ９２は、排他的論理和回路ＸＯＲ４から出力される排他的論理和信号によってオン／オフが制御され、この転送ゲートＴＧ９２を介してレベル変換回路ＬＳ３２にクロック信号／ＣＫ(偶数番目のレジスタブロックＢＬＫ８ではクロック信号ＣＫ)が入力され、レベル変換回路ＬＳ３２によりレベル変換(振幅を拡大)されたクロック信号／ＣＫ(偶数番目のレジスタブロックＢＬＫ８ではクロック信号ＣＫ)がＤ型フリップフロップＤＦＦ４に入力されている。さらに、転送ゲートＴＧ９１の後段(フリップフロップ側)に、接地レベルの保持信号をＤ型フリップフロップＤＦＦ４のクロック入力端子に接続するための保持信号回路としての転送ゲートＴＧ９４と、転送ゲートＴＧ９２の後段(フリップフロップ側)に、電源レベルの保持信号をＤ型フリップフロップＤＦＦ４のクロック入力端子に接続するための保持信号回路としての転送ゲートＴＧ９３とを備えている。
【０１４４】
上記構成のシフトレジスタ回路において、Ｄ型フリップフロップＤＦＦ４のクロック入力端子Ｃ(信号転送に対応するクロック信号)は、クロック信号の転送ゲートＴＧ９１がオフ(非導通)のときには接地レベル(非アクティブ)となり、また、Ｄ型フリップフロップＤＦＦ４のクロック入力端子／Ｃ(信号ラッチに対応するクロック信号)は、クロック信号の転送ゲートＴＧ９２がオフ(非導通)のときには電源レベル(アクティブ)となる。これにより、クロック信号ＣＫ,／ＣＫがＤ型フリップフロップＤＦＦ４に入力されない期間は、内部状態を保持する保持信号が各Ｄ型フリップフロップＤＦＦ４に入力されることになるので、動作の安定性を確保することができる。
【０１４５】
（第１０実施形態）
また、上記第６〜第９実施形態のシフトレジスタ回路において、転送ゲートがオフ状態にある期間は、各レベル変換回路は動作する必要がないため、電流が流れない状態にしておくことが、消費電力の点から望ましい。
【０１４６】
そこで、この発明の第１０実施形態のシフトレジスタ回路では、図２に示すように定常電流が流れるタイプのレベル変換回路を用いた場合、図２４に示すように入力信号レベルを電源電位あるいは接地電位に固定して、電流は流れないようにしている。
【０１４７】
このシフトレジスタ回路は、図２４に示すように、直列に接続された複数のフリップフロップＤＦＦ５と、各Ｄ型フリップフロップＤＦＦ５毎に設けられた転送ゲートＴＧ１０１,ＴＧ１０２と、スタート信号ＳＴが入力端子に接続され、出力端子が初段のＤ型フリップフロップＤＦＦ５の入力端子に接続されたレベル変換回路ＬＳ４１と、Ｄ型フリップフロップＤＦＦ５毎に設けられたレベル変換回路ＬＳ４２と、入力端子に制御信号が入力されたインバータＩＶ７１と、そのインバータＩＶ７１の出力端子が制御入力端子に接続されたオフ状態用信号回路としての転送ゲートＴＧ１０３,ＴＧ１０４とを備えている。上記転送ゲートＴＧ１０１とレベル変換回路ＬＳ４２との間に転送ゲートＴＧ１０３の一端を接続し、転送ゲートＴＧ１０３の他端にグランドＧＮＤを接続している。また、上記転送ゲートＴＧ１０２とレベル変換回路ＬＳ４２との間に転送ゲートＴＧ１０４の一端を接続し、転送ゲートＴＧ１０４の他端に電源ＶＤＤを接続している。
【０１４８】
上記Ｄ型フリップフロップＤＦＦ５と転送ゲートＴＧ１０１,ＴＧ１０２,ＴＧ１０３,ＴＧ１０４とインバータＩＶ７１およびレベル変換回路ＬＳ４２でレジスタブロックＢＬＫ９を構成している。
【０１４９】
そして、クロック信号ＣＫ(偶数番目のレジスタブロックＢＬＫ９ではクロック信号／ＣＫ)は、制御信号(図１５ではＣＴＬ１〜ＣＴＬ４)によってオン／オフが制御される転送ゲートＴＧ１０１を介してレベル変換回路ＬＳ４２に入力され、上記制御信号によって動作が制御されるレベル変換回路ＬＳ４２によりその振幅が拡大された後、Ｄ型フリップフロップＤＦＦ５に入力されている。一方、クロック信号／ＣＫ(偶数番目のレジスタブロックＢＬＫ９ではクロック信号ＣＫ)は、制御信号によってオン／オフが制御される転送ゲートＴＧ１０２を介してレベル変換回路ＬＳ４２に入力され、上記制御信号によって動作が制御されるレベル変換回路ＬＳ４２によりその振幅が拡大された後、Ｄ型フリップフロップＤＦＦ５に入力されている。
【０１５０】
上記シフトレジスタ回路では、転送ゲートＴＧ１０１がオフ(非導通)の期間は、付加された転送ゲートＴＧ１０３によってレベル変換回路ＬＳ４２の入力端子に接地電位が入力される。一方、転送ゲートＴＧ１０２がオフ(非導通)の期間は、付加された転送ゲートＴＧ１０４によってレベル変換回路ＬＳ４２の入力端子に電源電位が入力される。
【０１５１】
また、図２５はこの第１０実施形態のレベル変換回路ＬＳ４２の具体的な回路を示している。この図２５に示すレベル変換回路は、差動増幅器の一種であり、入力信号ＩＮ，／ＩＮの振幅差を増幅して出力するものである。図２５に示すように、このレベル変換回路は、入力信号ＩＮをＰＭＯＳトランジスタＰ１１のゲートに入力し、ＰＭＯＳトランジスタＰ１１のソースにＰＭＯＳトランジスタＰ１３のドレインを接続している。上記ＰＭＯＳトランジスタＰ１３のソースに電源ＶＤＤを接続し、ＰＭＯＳトランジスタＰ１３のゲートに定バイアス源(図示せず)からの信号Ｖｂを入力している。また、上記ＰＭＯＳトランジスタＰ１１のソースにＰＭＯＳトランジスタＰ１２のソースを接続し、ＰＭＯＳトランジスタＰ１２のゲートに入力信号／ＩＮを入力している。上記ＰＭＯＳトランジスタＰ１１のドレインにＮＭＯＳトランジスタＮ１１のドレインを接続し、ＮＭＯＳトランジスタＮ１１のソースをグランドＧＮＤに接続している。一方、上記ＰＭＯＳトランジスタＰ１２のドレインにＮＭＯＳトランジスタＮ１２のドレインを接続し、ＮＭＯＳトランジスタＮ１２のソースをグランドＧＮＤに接続している。上記ＮＭＯＳトランジスタＮ１１のゲートとドレインを接続し、ＮＭＯＳトランジスタＮ１１,Ｎ１２のゲート同士を接続している。そして、上記ＰＭＯＳトランジスタＰ１１のドレインから出力信号／ＯＵＴを出力し、ＰＭＯＳトランジスタＰ１２のドレインから出力信号ＯＵＴを出力する。
【０１５２】
図２５に示すレベル変換回路のＩＮ,／ＩＮ,ＯＵＴおよび／ＯＵＴは、図２４に示すレベル変換回路ＬＳ４２の左上側の入力端子,右上側の入力端子,左下側の出力端子および右下側の出力端子に夫々対応している。
【０１５３】
このように、上記転送ゲートＴＧ１０１,ＴＧ１０２がオフ状態のとき、オフ状態用信号回路としての転送ゲートＴＧ１０３,ＴＧ１０４を用いて、レベル変換回路ＬＳ４２の入力信号レベルを電源電位または接地電位に固定することによって、レベル変換回路ＬＳ４２に電流は流れないようにして、レベル変換回路ＬＳ４２の消費電流を低減することができる。
【０１５４】
（第１１実施形態）
また、図２６はこの発明の第１１実施形態のシフトレジスタ回路のブロック図を示しており、このシフトレジスタ回路は、図２６に示すように、転送ゲートがオフ状態にある期間は、レベル変換回路に電源を供給する電源線を制御信号によって遮断して、レベル変換回路に電流が流れない状態にしている。
【０１５５】
このシフトレジスタ回路は、図２６に示すように、直列に接続された複数のＤ型フリップフロップＤＦＦ６と、Ｄ型フリップフロップＤＦＦ６毎に設けられた転送ゲートＴＧ１１１,ＴＧ１１２と、スタート信号ＳＴが入力端子に接続され、出力端子が初段のＤ型フリップフロップＤＦＦ６の入力端子に接続されたレベル変換回路ＬＳ５１と、Ｄ型フリップフロップＤＦＦ６毎に設けられたレベル変換回路ＬＳ５２と、一端が電源ＶＤＤに接続され、他端がレベル変換回路ＬＳ５２の電源端子に接続された切り離し回路としての転送ゲートＴＧ１１３とを備えている。上記転送ゲートＴＧ１１３に入力された制御信号(図２６ではＣＴＬ１〜ＣＴＬ４)に基づいて、レベル変換回路ＬＳ５２に供給される電源ＶＤＤを制御する。上記Ｄ型フリップフロップＤＦＦ６と転送ゲートＴＧ１１１,ＴＧ１１２,ＴＧ１１３およびレベル変換回路ＬＳ５２でレジスタブロックＢＬＫ１０を構成している。なお、この第１１実施形態のレベル変換回路ＬＳ５２は、第１０実施形態の図２５と同一の構成をしている。
【０１５６】
このように、上記転送ゲートＴＧ１１１,ＴＧ１１２がオフ状態にあるとき、レベル変換回路ＬＳ５２の電流経路を切り離し回路としての転送ゲートＴＧ１１３により遮断することによって、レベル変換回路ＬＳ５２の消費電流を低減することができる。
【０１５７】
上記第１１実施形態では、切り離し回路としての転送ゲートＴＧ１１３によりレベル変換回路ＬＳ５２の電源線を切り離したが、切り離し回路によりレベル変換回路の接地線を切り離してもよい。
【０１５８】
（第１２実施形態）
この発明の第１２実施形態の画像表示装置は、第５実施形態の図１０に示す画像表示装置と同様の構成をしており、同一構成部は説明を省略し、図１０を援用する。
【０１５９】
図２７はこの第１１実施形態の画像表示装置のデータ信号線駆動回路ＳＤ１の構成を示している。このデータ信号線駆動回路ＳＤ１は、レベル変換回路を除いて第５実施形態のデータ信号線駆動回路と同一の構成をしている。
【０１６０】
このデータ信号線駆動回路は、図２７に示すように、直列に接続された複数のフリップフロップＦＦ５と、フリップフロップＦＦ５毎に設けられた転送ゲートＴＧ１２１,ＴＧ１２２と、初段のフリップフロップＦＦ５に入力されるスタート信号ＳＳＴのレベルを変換するレベル変換回路ＬＳ６１と、フリップフロップＦＦ５毎に設けられたレベル変換回路ＬＳ６２とを備えている。
【０１６１】
上記転送ゲートＴＧ１２１を介してクロック信号ＳＣＫ(偶数番目のフリップフロップＦＦ５ではクロック信号／ＳＣＫ)をレベル変換回路ＬＳ６２に入力し、レベル変換回路ＬＳ６２によりレベル変換されたクロック信号ＳＣＫ(偶数番目のフリップフロップＦＦ５ではクロック信号／ＳＣＫ)をフリップフロップＦＦ５に入力している。一方、上記転送ゲートＴＧ１２２を介してクロック信号／ＳＣＫ(偶数番目のフリップフロップＦＦ５ではクロック信号ＳＣＫ)をレベル変換回路ＬＳ６２に入力し、レベル変換回路ＬＳ６２によりレベル変換されたクロック信号／ＳＣＫ(偶数番目のフリップフロップＦＦ５ではクロック信号ＳＣＫ)をフリップフロップＦＦ５に入力している。
【０１６２】
そして、フリップフロップＦＦ５の出力端子を否定論理積回路ＮＡＮＤ３の一方の入力端子に接続し、後段のフリップフロップＦＦ５の出力端子を否定論理積回路ＮＡＮＤ３の他方の入力端子に接続している。上記否定論理積回路ＮＡＮＤ３の出力端子を直列に接続されたインバータＩＶ９１,ＩＶ９２を介してアナログスイッチＡＳ２の一方の制御入力端子に接続し、否定論理積回路ＮＡＮＤ３の出力端子をインバータＩＶ９３を介してアナログスイッチＡＳ２の他方の制御入力端子に接続している。上記アナログスイッチＡＳ２の入力端子に映像信号ＤＡＴが入力され、制御入力(図２７ではＳ１〜Ｓ４,／Ｓ１〜／Ｓ４)によってアナログスイッチＡＳ２をオンオフし、映像信号ＤＡＴがデータ信号線(図２７ではＳＬ１〜ＳＬ４)に出力される。
【０１６３】
また、図２８は上記走査信号線駆動回路ＧＤ１の構成を示している。この走査信号線駆動回路は、レベル変換回路を除いて第５実施形態の図１２に示す走査信号線駆動回路と同一の構成のシフトレジスタ回路を用いている。
【０１６４】
この走査信号線駆動回路は、図２８に示すように、直列に接続された複数のフリップフロップＦＦ６と、フリップフロップＦＦ６毎に設けられた転送ゲートＴＧ１３１,ＴＧ１３２と、初段のフリップフロップＦＦ６に入力されるスタート信号ＧＳＴのレベルを変換するレベル変換回路ＬＳ７１と、フリップフロップＦＦ６毎に設けられたレベル変換回路ＬＳ７２とを備えている。そして、フリップフロップＦＦ６の出力端子を否定論理積回路ＮＡＮＤ４の一方の入力端子に接続し、後段のフリップフロップＦＦ６の出力端子を否定論理積回路ＮＡＮＤ４の他方の入力端子に接続している。上記否定論理積回路ＮＡＮＤ４の出力端子を否定論理和回路ＮＯＲ２の一方の入力端子に接続し、否定論理和回路ＮＯＲ２の他方の入力端子にイネーブル信号ＧＥＮを入力している。上記否定論理和回路ＮＯＲ２の出力端子にインバータＩＶ１０１の入力端子を接続し、インバータＩＶ１０１の出力端子をインバータＩＶ１０２の入力端子に接続している。そして、上記インバータＩＶ１０２から走査信号線(図２８ではＧＬ１〜ＧＬ４)に走査信号が出力される。
【０１６５】
ここで、データ信号線駆動回路ＳＤ１または定査信号線駆動回路ＧＤ１に、上記第１１実施形態の図２６に示すシフトレジスタ回路を用いることにより、クロック信号線ＳＣＫまたはＧＣＫの容量負荷が低減されると共に、レベル変換回路に電流が流れる期間を短縮することができるので、低消費電力化と低コスト化が実現される。
【０１６６】
また、図２９(a)〜(j)および図３０(a)〜(j)は、図２７に示すデータ信号線駆動回路の内部波形を示す図である。
【０１６７】
図２９においては、シフトレジスタ回路を転送されるパルス幅は最小限(クロック信号ＧＣＫの１周期分)であるのに対し、図３０においては、パルス幅を広くしている。しかし、パルス幅が異なるにも関わらず、転送ゲートの制御信号がアクティブな期間、すなわち、クロック信号ＧＣＫが入力される期間は同じである。すなわち、どのようなパルス幅に対しても、クロック信号線の負荷を最小限(２個以下)に抑えることが可能となっていることが判る。
【０１６８】
ここで、パルス幅を変えることのメリットとして、例えば、次の２点が挙げられる。
【０１６９】
１つは、データ信号線駆動回路のサンプリングパルス(画像データをデータ信号線に書き込むためのパルス)の幅を最適化することである。サンプリングパルスの幅が狭いと、映像信号を充分にデータ信号線に書き込むことができなくなり、表示品位を落とすことになる。しかし、逆に長くしすぎると、映像信号線の負荷が重くなり、外部ＩＣ(ビデオアンプ等)の負担が大きくなる恐れがある。したがって、画像表示装麗の仕様(表示サイズ、解像度、駆動周波数、駆動電圧など)により最適なサンプリングパルスを採用することが望ましい。この第１２実施形態の構成では、このように最適化したサンプリングパルス幅に対しても、クロック信号線の負荷を充分に小さくすることが可能である。
【０１７０】
もう１つは、ワイド画面表示時のサイドブラック(映像領域の上下の黒表示領域)の書き込みが挙げられる。サイドブラックの映像信号(黒信号)の書き込みは、データ信号線駆動回路を用いて行うことができるが、垂直帰線期間に行う必要があり、通常の画像表示と同じの駆動速度(サンプリング期間)では時間が足りない。したがって、映像信号(サイドブラック信号)を１データ信号線ずつではなく、―括して書き込むことが重要である。そのためには、シフトレジスタ回路内を転送されるパルスの幅を充分に長くすることにより、シフトレジスタ回路を構成する各フリップフロップの出力をすべてアクティブとすることが必要である。この第１２実施形態の構成によれば、このように、パルス幅が極端に長い場合においても、クロック信号線の負荷を充分に小さくすることが可能である。
【０１７１】
また、図３１は、この発明の画像表示装置の他の構成を示す図である。
【０１７２】
図３１に示す画像表示装置は、画素ＰＩＸと、データ信号線駆動回路ＳＤ２と、走査信号線駆動回路ＧＤ２とは、同一絶縁性基板ＳＵＢ上に構成されており(ドライバモノリシック構造)、外部コントロール回路ＣＴ２からの信号と、外部電源回路ＶＧＥＮ２からの駆動電源とによって駆動している。
【０１７３】
このような構成の画像表示装置において、データ信号線駆動回路ＳＤ２および走査信号線駆動回路ＧＤ２は、画面(表示領域)とほぼ同じ長さの領域に広く分散して配置されているので、クロック信号等の配線長は極めて長くなっている。したがって、クロック信号線等の負荷容量も極めて大きくなるので、クロック信号を局所的に入力することによるクロック信号線の負荷容量の低減効果も大きくなる。
【０１７４】
また、データ信号線駆動回路ＳＤ２および走査信号線駆動回路ＧＤ２を画素ＰＩＸと同一絶縁性基板ＳＵＢ上に(モノリシックに)形成することにより、別々に構成して実装するよりも、駆動回路の製造コストや実装コストの低減を図ることができると共に、信頼性の向上にも効果がある。
【０１７５】
また、図３２は、この発明の画像表示装置を構成する多結晶シリコン薄膜トランジスタの構造を示す断面図である。
【０１７６】
図３２に示すように、絶縁性基板１１上にシリコン酸化膜１２を形成し、そのシリコン酸化膜１２上にパターニングされた多結晶シリコン薄膜１０を形成している。上記多結晶シリコン薄膜１０にソース領域１３,活性領域１５およびドレイン領域１４を形成している。上記多結晶シリコン薄膜１０上および絶縁性基板１１の露出領域上にゲート絶縁膜１６を形成し、ゲート絶縁膜１６上の多結晶シリコン薄膜１０の活性領域１５に対応する領域上にゲート電極１７を形成している。そして、基板全面を覆う層間絶縁膜１８を形成し、ソース領域１３の上部にソース電極１９を形成すると共に、ドレイン領域１３の上部にドレイン電極２０を形成している。
【０１７７】
図３２に示す多結晶シリコン薄膜トランジスタは、絶縁性基板１１上部の多結晶シリコン薄膜１０を活性層とする順スタガー(トップゲート)構造のものであるが、この発明のシフトレジスタ回路はこれに限るものではなく、逆スタガー構造等の他の構造のものであってよい。また、データ信号線駆動回路および走査信号線駆動回路の能動素子に多結晶シリコン薄膜トランジスタを用いたが、少なくともデータ信号線駆動回路に多結晶シリコン薄膜トランジスタを用いたものでもよい。
【０１７８】
上記多結晶シリコン薄膜トランジスタを用いることによって、実用的な駆動能力を有する走査信号線駆動回路およびデータ信号線駆動回路を、画素アレイと同一基板上にほぼ同一の製造工程で構成することができる。
【０１７９】
また、多結晶シリコン薄膜トランジスタは、単結晶シリコントランジスタ(ＭＯＳトランジスタ)に較べて、駆動能力が１〜２桁小さいので、シフトレジスタ回路を構成したときに、構成するトランジスタのサイズを大きくする必要があり、その結果、入力負荷容量も大きくなる傾向がある。したがって、クロック信号を局所的に入力することによるクロック信号線の負荷容量の低減効果も大きくなる。
【０１８０】
また、図３３は、図３２に示す多結晶シリコン薄膜トランジスタの製造工程を示す構造断面図である。なお、図３３において絶縁性基板上のシリコン酸化膜は、図を見やすくするために省略している。
【０１８１】
以下に、摂氏６００℃以下で多結晶シリコン薄膜トランジスタを形成するときの製造プロセスについて、簡単に説明する。
【０１８２】
まず、図３３(a),(b)において、ガラス基板２１上に非晶質シリコン薄膜２２を堆積する。次に、図３３(b)に示す非晶質シリコン薄膜２２にエキシマレーザを照射して、図３３(c)に示すように多結晶シリコン薄膜２２Ａを形成する。次に、図３３(c)に示す多結晶シリコン薄膜２２Ａを所望の形状にパターニングして、図３３(c)に示すように、活性領域２３を形成する。次に、図３３(e)に示すように、活性領域２３およびその活性領域２３を除くガラス基板２１上に二酸化シリコンからなるゲート絶縁膜２４を形成する。さらに、図３３(f)に示すように、薄膜トランジスタのゲート電極２５をアルミニウム等で形成した後、図３３(g),(h)に示すように、薄膜トランジスタのソース・ドレイン領域２３Ａ,２３Ｂに不純物(ｎ型領域には燐、ｐ型領域には硼素)を注入する。その後、図３３(i)に示すように、二酸化シリコンまたは窒化シリコン等からなる層間絶縁膜２８を堆積する。次に、図３３(j)に示すように、コンタクトホール２９を開口した後、図３３(k)に示すように、アルミニウム等からなる金属配線３０を形成する。この薄膜トランジスタの製造工程において、プロセスの最高温度は、ゲート絶縁膜形成時の６００℃であるので、米国コーニング社の１７３７ガラス等の高耐熱性ガラスが使用できる。
【０１８３】
なお、液晶表示装置では、この後に、さらに別の層間絶縁膜を介して、透明電極(透過型液晶表示装置の場合)や反射電極(反射型液晶表示装置の場合)を形成する。
【０１８４】
ここで、図３３に示す製造工程で、多結晶シリコン薄膜トランジスタを、６００℃以下で形成することにより、安価で大面積のガラス基板を用いることができるようになるので、画像表示装置の低価格化と大面積化を実現することができる。
【０１８５】
以上、この発明のシフトレジスタ回路および画像表示装置について第１〜第１２実施形態により説明したが、この発明は、これらに限定されることなく、上記実施形態の組み合わせ等の他の構成についても、同様に当てはまるものである。
【０１８６】
【発明の効果】
以上より明らかなように、この発明のシフトレジスタ回路によれば、クロック信号に同期して動作するフリップフロップと、上記フリップフロップに供給されるクロック信号を制御する転送ゲートとを有するレジスタブロックが直列に接続されたシフトレジスタ回路において、フリップフロップの出力が変化する点の前後の所定期間のみクロック信号の入力を制御する転送ゲートをアクティブとすることにより、クロック信号線の容量負荷を低減することができる。その結果、シフトレジスタ回路ヘの信号を供給する外部回路の低消費電力化と低コスト化を実現することができる。また、このシフトレジスタ回路を画像表示装置のデータ信号線駆動回路または走査信号線駆動回路に適用することにより、画像表示装置の低消費電力化および低コスト化を実現することができる。
【０１８７】
また、上記レジスタブロックに入力されるクロック信号がフリップフロップのクロック信号入力レベルよりも小さいレベルであって、上記フリップフロップの入力信号レベルになるようにクロック信号のレベルを変換するレベル変換回路が、上記レジスタブロックの出力が変化する点の前後の所定期間のみ動作状態となることによって、クロック信号線の容量負荷を低減すると共に、レベル変換回路の動作期間を短縮させることができる。その結果、シフトレジスタ回路にクロック信号等を供給する外部回路の低消費電力化と低コスト化、並びに、シフトレジスタ回路本体の低消費電力化を実現することができる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態のシフトレジスタ回路の構成を示すブロック図である。
【図２】図２は図１に示すシフトレジスタ回路の信号波形を示す図である。
【図３】図３はこの発明の第２実施形態のシフトレジスタ回路のブロック図である。
【図４】図４は図３に示すシフトレジスタ回路を構成するＤ型フリップフロップの回路図である。
【図５】図５は図３に示すシフトレジスタ回路の信号波形を示す図である。
【図６】図６はこの発明の第３実施形態のシフトレジスタ回路を示すブロック図である。
【図７】図７は図６に示すシフトレジスタ回路を構成するＳＲ型フリップフロップの回路図である。
【図８】図８は図６に示すシフトレジスタ回路の信号波形を示す図である。
【図９】図９はこの発明の第４実施形態のシフトレジスタ回路の構成を示すブロック図である。
【図１０】図１０はこの発明の第５実施形態の画像表示装置の構成を示すブロック図である。
【図１１】図１１は図１０に示す画像表示装置のデータ信号線駆動回路の構成を示すブロック図である。
【図１２】図１２は図１０に示す画像表示装置の走査信号線駆動回路のブロック図である。
【図１３】図１３は図１１に示すデータ信号線駆動回路の信号波形を示す図である。
【図１４】図１４は図１１に示すデータ信号線駆動回路の信号波形を示す図である。
【図１５】図１５はこの発明の第６実施形態のシフトレジスタ回路の構成を示すブロック図である。
【図１６】図１６は図１５に示すシフトレジスタ回路の信号波形を示す図である。
【図１７】図１７はこの発明の第７実施形態のシフトレジスタ回路の構成を示すブロック図である。
【図１８】図１８は図１７に示すシフトレジスタ回路の信号波形を示す図である。
【図１９】図１９は上記シフトレジスタ回路のレベル変換回路の回路図である。
【図２０】図２０は上記シフトレジスタ回路のレベル変換回路の回路図である。
【図２１】図２１はこの発明第８実施形態のシフトレジスタ回路の構成を示すブロック図である。
【図２２】図２２は図２１に示すシフトレジスタ回路の信号波形を示す図である。
【図２３】図２３はこの発明の第９実施形態のシフトレジスタ回路の構成を示すブロック図である。
【図２４】図２４はこの発明の第１０実施形態のシフトレジスタ回路の構成を示すブロック図である。
【図２５】図２５は上記シフトレジスタ回路のレベル変換回路の回路図である。
【図２６】図２６はこの発明の第１１実施形態のシフトレジスタ回路の構成を示すブロック図である。
【図２７】図２７はこの発明の第１２実施形態の画像表示装置のデータ信号線駆動回路のブロック図である。
【図２８】図２８は上記画像表示装置の走査信号線駆動回路のブロック図である。
【図２９】図２９は図２７に示すデータ信号線駆動回路の信号波形を示す図である。
【図３０】図３０は図２７に示すデータ信号線駆動回路の信号波形を示す図である。
【図３１】図３１はこの発明の第１３実施形態の画像表示装置の構成を示すブロック図である。
【図３２】図３２は上記画像表示装置の多結晶シリコン薄膜トランジスタの構造を示す断面図である。
【図３３】図３３は図３２に示す多結晶シリコン薄膜トランジスタの製造工程を示す図である。
【図３４】図３４は従来の画像表示装置の構成を示すブロック図である。
【図３５】図３５は上記画像表示装置を構成する画素の内部構成を示す図である。
【図３６】図３６は従来の他の画像表示装置の構成を示すブロック図である。
【図３７】図３７は従来のデータ信号線駆動回路のブロック図である。
【図３８】図３８は従来の走査信号線駆動回路のブロック図である。
【図３９】図３９は従来のシフトレジスタ回路の構成を示すブロック図である。
【図４０】図４０は図３９に示すシフトレジスタ回路の信号波形を示す図である。
【図４１】図４１は図３９に示すシフトレジスタ回路の他の信号波形を示す図である。
【符号の説明】
ＦＦ１〜ＦＦ８…フリップフロップ、
ＴＧ１〜ＴＧ１４２…転送ゲート、
ＸＯＲ１〜ＸＯＲ４…排他的論理和回路、
ＤＦＦ１〜ＤＦＦ７…Ｄ型フリップフロップ、
ＳＲＦＦ１〜ＳＲＦＦ２…ＳＲ型フリップフロップ、
ＮＯＲ１〜ＮＯＲ３…否定論理和回路、
ＮＯＲｓ１,ＮＯＲｓ２,ＮＯＲｒ１,ＮＯＲｒ２…否定論理和回路、
ＮＡＮＤ１〜ＮＡＮＤ６…否定論理積回路、
ＯＲ…論理和回路、
ＩＶ１〜ＩＶ１２２,ＩＮＶ１〜ＩＮＶ１３３…インバータ、
ＬＳ１〜ＬＳ６２…レベル変換回路、
ＡＳ１〜ＡＳ３…アナログスイッチ、
ＳＤ１〜ＳＤ３…データ信号線駆動回路、
ＧＤ１〜ＧＤ３…走査信号線駆動回路、
ＰＣ１〜ＰＣ３…プリチャージ回路、
ＣＴ１〜ＣＴ３…コントロール回路、
ＡＲＹ１〜ＡＲＹ３…画素アレイ、
ＰＩＸ…画素、
ＳＬ…データ信号線、
ＧＬ…走査信号線、
ＶＧＥＮ２,ＶＧＥＮ４…電源電圧生成回路、
ＣＬ…液晶容量、
ＣＳ…補助容量、
ＳＷ…画素スイッチ、
ＳＵＢ…絶縁性基板、
１０…多結晶シリコン薄膜、
１１…絶縁性基板、
１２…シリコン酸化膜、
１３…ソース領域、
１４…ドレイン領域、
１５…活性領域、
１６…ゲート絶縁膜、
１７…ゲート電極、
１８…層間絶縁膜、
１９…ソース電極、
２０…ドレイン電極、
Ｐ１１〜Ｐ３６…ＰＭＯＳトランジスタ、
Ｎ１１〜Ｎ３６…ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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