(57)【特許請求の範囲】
【請求項１】
無線周波数により変調されプリアンブルを含みバースト信号として到来する受信ディジタル信号を入力とする自動利得制御増幅器と、この自動利得制御増幅器の出力信号からプリアンブル期間の出力信号レベルが基準値に等しくなるように前記自動利得制御増幅器の制御入力に利得制御信号を与える第一の演算手段とを備えた自動利得制御回路において、
前記自動利得制御増幅器の入力信号の通路に設けたステップ可変形減衰器と、このステップ可変形減衰器の出力信号を分岐してそのステップ可変形減衰器の制御入力に与える制御信号を演算する第二の演算手段とを備え、
前記第二の演算手段の演算動作およびその出力制御信号による前記減衰器の動作時定数は、前記第一の演算手段の演算動作およびその出力制御信号による前記自動利得制御増幅器の動作時定数より小さく設定され、
前記第二の演算手段の入力には対数形増幅器を備え、
前記第二の演算手段の出力制御信号を前記第一の演算手段の出力制御信号に加算して前記自動利得制御増幅器の制御入力に与える加算器を含む
ことを特徴とする自動利得制御回路。
【請求項２】
前記加算器はディジタル加算器である請求項１記載の自動利得制御回路。
【請求項３】
前記減衰器の出力信号通路の前記第二の演算手段への分岐前に前記無線周波数信号を選択的に通過させる瀘波器を備えた請求項１記載の自動利得制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル無線通信の受信装置に利用する。本発明は、バースト信号として送信されるディジタル無線信号の受信装置に利用する。本発明は、バースト信号の先頭に送信されるプリアンブルを受信し、そのプリアンブルの期間につづいて到来するディジタル通信信号の受信増幅器利得を自動制御する装置の改良に関する。本発明は、自動利得制御の収束時間を短縮するとともに、入力信号レベルの大きいダイナミックレンジに対応することができる自動利得制御回路に関する。
【０００２】
【従来の技術】
バースト信号として送信するディジタル無線信号の先頭に、情報信号を含まないプリアンブルを設け、このディジタル無線信号を受信する受信装置は、このプリアンブルの期間に受信装置のレベル制御を実行する方式が広く知られている。このような方式では、受信装置はプリアンブルの期間に自動利得制御増幅器の出力レベルが基準値になるように増幅器利得を制御するとともに、プリアンブルにつづく情報信号の受信期間はその増幅器利得を維持するように制御する。
【０００３】
受信装置の増幅器利得を正確に制御するために、また受信信号レベルのダイナミックレンジを大きくとるには、プリアンブルの期間を長くすることが必要になるが、プリアンブルの期間には情報信号が伝達されないから、電波の利用効率のうえからプリアンブルの期間はできるだけ短い方がよい。
【０００４】
本願出願人は、このような受信装置の自動利得制御増幅器の利得制御回路に、フィードフォワード回路を設けて、利得制御を短時間に収束させることができる回路について特許出願した（特願平１０−１３９９６６号、本願出願時において未公開、以下「先願」という）。
【０００５】
この先願の回路の要部構成を図２に示す。図２は従来例受信装置のブロック構成図である。端子１１に到来する入力信号は無線周波数により変調されたディジタル無線信号である。このディジタル無線信号はその無線周波数を選択的に通過させるフィルタ１２により選択され、自動利得制御増幅器１３に入力する。この自動利得制御増幅器１３で増幅された受信信号は、直交検波器１４により二つの直交信号に分離され、それぞれアナログ・ディジタル変換器１５および１６によりディジタル信号に変換され、復調器１７によりＩチャンネルおよびＱチャンネルの信号が取り出される。
【０００６】
このアナログ・ディジタル変換器１５および１６の出力は分岐されて、制御回路１８により自動利得制御増幅器１３の制御信号が作られる。この制御回路１８では、プリアンブルの期間に自動利得制御増幅器１３の出力レベルを基準レベルに等しくするための制御信号を演算し、プリアンブルの期間が経過した後には、その出力レベルが変化しても一定の制御信号を自動利得制御増幅器１３に継続して与えるように制御される。この制御信号は、加算器１９を介してディジタル・アナログ変換器２０によりアナログ信号に変換されて自動利得制御増幅器１３の制御入力に与えられる。
【０００７】
ここでこの先願の回路では、フィルタ１２の出力信号を分岐して、対数増幅器２１により受信信号を増幅し、それを制御回路２２により自動利得制御増幅器１３の制御信号として、加算器１９により制御回路１８の出力制御信号に加算する構成とした。この制御回路２２の出力はディジタル信号であり、加算器１９はディジタルレベルの加算器である。このような構成により、プリアンブルの期間に端子１１に到来するディジタル無線信号の大きいダイナミックレンジに対応することができるようにした。
【０００８】
【発明が解決しようとする課題】
本願発明者らは図２に示す従来例回路を繰り返し試験した。そして図２に示す構成では、自動利得制御に必要な応答時間は短縮されることがわかった。しかし、新しい無線通信方式では、きわめてレベルの高い受信信号が到来することがあり、このために対応可能なディジタル無線信号のダイナミックレンジを拡大しようとすると、自動利得制御増幅器（図面符号１３）には、これまでより大きいダイナミックレンジのものが必要であることがわかった。一般に、自動利得制御制御増幅器はそのダイナミックレンジを大きくすると、その利得制御に要する時間が増大するものであり、また、ダイナミックレンジを大きくすると利得制御の精度が粗くなる。したがって、図２に示す回路にはさらなる改良が必要である。
【０００９】
本発明はこのような背景に行われたものであって、自動利得制御増幅器そのものとして、ダイナミックレンジの小さい小型の素子を利用することができるとともに、自動利得制御のための応答時間を短縮することができる自動利得制御回路を提供することを目的とする。本発明は、プリアンブルの期間を短くすることにより、電波の利用効率を改善することを目的とする。併せて本発明は、ディジタル集積回路により回路を構成するに適する自動利得制御回路を提供することを目的とする。本発明は、携帯用無線通信装置に実施するに適する小型であり、動作の安定な自動利得制御回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明は、無線周波数により変調されプリアンブルを含むバースト信号として入力端子（図１に示す実施例の図面符号１１に対応、以下同じ）に到来する受信ディジタル信号を入力とする自動利得制御増幅器（１３）と、この自動利得制御増幅器の出力信号からプリアンブル期間の出力信号レベルが基準値に等しくなるように前記自動利得制御増幅器の制御入力に利得制御信号を与える第一の演算手段（１）とを備えた自動利得制御回路において、前記自動利得制御増幅器の入力信号の通路に設けたステップ可変形減衰器（３）と、このステップ可変形減衰器の出力信号を分岐してそのステップ可変形減衰器の制御入力に与える制御信号を演算する第二の演算手段（２）とを備えたことを特徴とする。そして、この第二の演算手段（２）の演算動作およびその出力制御信号による減衰器（３）の動作時定数は、第一の演算手段（１）の演算動作およびその出力制御信号による自動利得制御増幅器（１３）の動作時定数より小さく設定される。
【００１１】
この構成により、入力端子（１１）に自動利得制御増幅器（１３）が飽和するような大きいレベルの信号が到来しても、この自動利得制御増幅器（１３）の利得制御系となる第一の演算手段（１）とは独立に、第二の演算手段（２）が動作して、ステップ可変形減衰器（３）に大きい減衰量を与えるように制御するから、そしてこの第二の演算手段（２）は高速に動作するから、ただちに自動利得制御増幅器（１３）の飽和状態は解除されて定常の制御動作に入ることができる。
【００１２】
したがって、自動利得制御増幅器（１３）はその増幅器入力回路の熱雑音限界の微小レベルから、小さいダイナミックレンジをカバーするように設計しておけば十分であり、全体としてきわめて広いダイナミックレンジに対応することができるようになる。しかも第二の演算手段（２）はステップ的な可変形減衰器を制御するのであるから、きわめて高速に応答する時定数の小さい回路で十分である。ステップ可変形減衰器（３）のステップ数を小さくすることにより、さらに高速な応答を行うように設計することができる。このように、本発明により自動利得制御のための応答時間を短縮することができ、プリアンブルの期間を短く設定して電波の利用効率を高くすることができる。
【００１３】
第二の演算回路（２）の入力回路に対数形の増幅器（２１）を配置することにより、大きいレベルに対して粗く、小さいレベルに対して細かくステップを設定することができるようになるから、このステップ数を合理的に小さくすることができる。
【００１４】
第二の演算回路（２）の出力制御信号を分岐して、前記第一の演算手段（１）の出力制御信号に加算して自動利得制御増幅器の制御入力に与えるように構成することにより、自動利得制御増幅器（１３）に対してフィードフォワード制御を併せて行うことができるようになる。これにより、自動利得制御増幅器（１３）の制御応答時間をさらに短縮することができる。
【００１５】
このための加算器（１９）はディジタル・レベルに配置して、ディジタル加算器とすることが望ましい。これは、全体をディジタル集積回路により構成するに有利になるからである。
【００１６】
さらに、本発明により新たに配置するステップ可変形減衰器（３）の出力信号通路の第二の演算手段（２）への分岐を行う前に、前記無線周波数信号を選択的に通過させる瀘波器（１２）を備えることにより、この第二の演算手段（２）が目的とする受信周波数のみに応答するようになるから有利である。この瀘波器（１２）もディジタル集積回路により構成するためには、その入力信号に対するダイナミックレンジを小さくすることが有利であるから、この瀘波器（１２）は本発明のステップ可変形減衰器（３）の後段に配置することが有利である。
【００１７】
【発明の実施の形態】
図１は本発明実施例装置のブロック構成図である。本発明の特徴は、自動利得制御増幅器１３の出力信号からこの増幅器をフィードバック制御するための第一の演算手段１を備えるほかに、その入力回路にステップ可変形減衰器３を配置し、これをその減衰器３の出力に現れる信号により自動制御するための第二の演算手段２を設けたところにある。
【００１８】
端子１１には無線周波数により変調されたディジタル無線信号が到来する。この端子１１の信号は受信アンテナの信号そのものでもよいし、受信アンテナの信号をアンテナ増幅器により増幅した信号でもよい。このディジタル無線信号はその無線周波数を選択的に通過させるフィルタ１２により選択され、自動利得制御増幅器１３に入力する。この自動利得制御増幅器１３で増幅された受信信号は直交検波器１４により二つの直交信号に分離され、それぞれアナログ・ディジタル変換器１５および１６によりディジタル信号に変換され、復調器１７において同期検波または遅延検波によりＩチャンネルおよびＱチャンネルの受信信号が取り出される。この受信信号を取り出すための直交検波器１４および復調器１７などの技術はよく知られた技術であり、本発明に直接関係がないので詳しい説明を省略する。
【００１９】
このアナログ・ディジタル変換器１５および１６の出力は分岐されて、制御回路１８により自動利得制御増幅器１３の制御信号が作られる。この制御回路１８はディジタルレベルで動作する。この制御回路１８は、プリアンブルの期間に自動利得制御増幅器１３の出力レベルが基準レベルに等しくなるように制御信号を演算生成し、プリアンブルの期間が経過した後には、自動利得制御増幅器１３の出力レベルが変化しても、一定の制御信号を自動利得制御増幅器１３に継続して与えるように動作する。この制御信号は、加算器１９を介してディジタル・アナログ変換器２０によりアナログ信号に変換されて自動利得制御増幅器１３の制御入力に与えられる。
【００２０】
図３に送信装置から送信されるバースト信号の構成を示す。ディジタル化された情報信号の先頭に、規格に定められた符号構成のプリアンブルが送信される。この例では同一の符号構成のプリアンブルが２回送信される。このプリアンブルを利用して、情報信号にかかわらず受信装置はその受信レベルを制御することができる。
【００２１】
本発明実施例装置では、上記構成に加えて、端子１１の入力信号が通過する信号通路にステップ可変形減衰器３を設ける。そしてこの無線周波数の信号を選択的に通過させるフィルタ１２の出力を分岐して、このステップ可変形減衰器３の減衰量を制御するための第二の演算手段２を設ける。この第二の演算手段２は、対数増幅器２１と、その出力に設けたアナログ・ディジタル変換器２３と、その出力ディジタル信号を入力とする制御回路２４とを含む構成である。この制御回路２４の出力はディジタル信号であり、ステップ可変形減衰器３の制御入力もディジタル信号である。
【００２２】
上述のように、この制御回路２４の出力制御信号を分岐して、加算器１９により制御回路１８の出力に現れるフィードバック制御のための信号に加算することにより、併せて自動利得制御増幅器１３をフィードフォワード制御することができる。このフィードフォワード制御により、自動利得制御増幅器１３の利得制御の応答時間をさらに短縮することができる。
【００２３】
【発明の効果】
以上説明したように、本発明によりダイナミックレンジを拡大することができる。しかも自動利得制御増幅器として、ダイナミックレンジの小さい小型の素子を利用することができる。本発明により、自動利得制御のための応答時間を短縮することができるから、プリアンブルの期間を短縮することが可能になり、電波の利用効率を高くすることができる。本発明の回路は、各回路要素をディジタル集積回路により構成するに適するものであり、温度に対する動作が安定であり、長期間にわたり変動の少ない自動利得制御回路を提供することができる。本発明は、携帯用無線通信装置に実施するに適する。
【図面の簡単な説明】
【図１】本発明実施例回路のブロック構成図。
【図２】先願に開示された従来例回路のブロック構成図。
【図３】受信ディジタル信号の構成を説明する図。
【符号の説明】
１  第一の演算手段
２  第二の演算手段
３  ステップ可変形減衰器
１１  端子
１２  フィルタ
１３  自動利得制御増幅器
１４  直交検波器
１５、１６  アナログ・ディジタル変換器
１７  復調器
１８  制御回路
１９  加算器
２０  ディジタル・アナログ変換器
２１  対数増幅器
２２  制御回路
２３  アナログ・ディジタル変換器
２４  制御回路
【図１】
0003542921.tif 000002
【図２】
0003542921.tif 000003
【図３】
0003542921.tif 000004