(57)【特許請求の範囲】
【請求項１】
２系統のＰＬＬ処理により生成される各々周波数の異なるクロック信号からフレーム同期を取るための第１及び第２フレームパルスを生成した後、該第１及び第２フレームパルスに同期した１つの第３フレームパルスを生成するリタイミング手段と、該第３フレームパルスと、最終段で得られるフレームタイミングパルスとの何れかを同期状態信号に応じて選択するセレクタ手段と、該セレクタ手段で選択されたパルスの１周期間隔で該フレームタイミングパルスを生成するフレームカウンタ手段と、該第３フレームパルスと該フレームタイミングパルスとの一致／不一致の判定を行う同期監視手段と、該同期監視手段の判定結果である一致が所定数連続した場合に同期状態を示す該同期状態信号を出力し、不一致が所定数連続した場合に同期外れ状態を示す該同期状態信号を出力する同期保護を行う第１同期保護手段とを有し、該セレクタ手段が、該同期状態信号が同期状態を示す場合に該第３フレームパルスを選択し、同期外れ状態を示す場合に該フレームタイミングパルスを選択するフレーム同期回路において、
前記フレームタイミングパルスに同期した所定パルス幅のアパーチャ信号を生成するアパーチャ生成手段と、
該アパーチャ信号に前記第３フレームパルスが納まっていれば同期状態、納まっていなければ同期外れ状態と判定し、この判定結果を前記第１同期保護手段へ出力する処理を行い、前記同期状態信号が前記同期状態を示す場合に該処理を開始し、前記同期外れ状態を示す場合に該処理を停止する第２同期保護手段とを具備したことを特徴とするフレーム同期回路。
【請求項２】
前記第１同期保護手段が、前記第２同期保護手段が前記処理を行っている場合には該第２同期保護手段の判定結果を用いて前記同期保護を行い、該処理を行っていない場合には前記同期監視手段の判定結果を用いて該同期保護を行うようにしたことを特徴とする請求項１記載のフレーム同期回路。
【請求項３】
前記第１同期保護手段が、初期時に、前記同期監視手段の判定結果から同期状態を検出した際に、前記第２同期保護手段の判定結果を用いて前記同期保護を行うようにしたことを特徴とする請求項１又は２記載のフレーム同期回路。
【請求項４】
前記アパーチャ信号のパルス幅を前記ＰＬＬ処理により生成されるクロック信号の周波数変動幅よりも大きくしたことを特徴とする請求項１〜３の何れかに記載のフレーム同期回路。
【請求項５】
前記リタイミング手段が、前記第２フレームパルスを生成したクロック信号で前記第１フレームパルスをトリガしてデータを生成し、この生成データを第２フレームパルスでトリガして前記第３フレームパルスを生成するリタイミングを行うことを特徴とする請求項１〜４の何れかに記載のフレーム同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフレーム同期回路に関する。
このフレーム同期回路は、フレーム信号を生成する際に、そのフレーム信号間隔を定めるためのフレームタイミングパルスを、周波数の異なる２系統のフレームタイミングパルスの同期を取って生成するものである。
【０００２】
例えば、デジタル移動通信において、２系統のＰＬＬ回路の周波数が異なる出力クロックを使用して生成される２系統のフレームタイミングパルスの同期を取る回路に適用されるものである。
【０００３】
【従来の技術】
図８に従来のフレーム同期回路のブロック構成図を示し、その説明を行う。この図８に示すフレーム同期回路は、２系統の第１及び第２フレームタイミングパルスＦＰ１，ＦＰ２に同期した１つのフレームタイミングパルスＦＰを生成するものであり、ＰＬＬ回路１，２と、フレームタイミング生成部３，４と、リタイミング回路５と、セレクタ部６と、フレームカウンタ部７と、同期監視回路８と、同期保護回路９とを具備して構成されている。
【０００４】
ＰＬＬ回路１，２は同じ位相同期用クロック信号ＣＫ１から各々異なる周波数の異なるクロック信号ＣＫ２，ＣＫ３を生成する。フレームタイミング生成部３，４は、そのクロック信号ＣＫ２，ＣＫ３から各々異なる周期の第１及び第２フレームタイミングパルスＦＰ１，ＦＰ２を生成する。
【０００５】
リタイミング回路５は、その２系統のフレームタイミングパルスＦＰ１，ＦＰ２のパルス幅及び周期を合わせることによって同期を取り、２系統のフレームタイミングパルスＦＰ１，ＦＰ２に同期した第３フレームタイミングパルスＦＰ３を生成する。
【０００６】
この第３フレームタイミングパルスＦＰ３が、図８に示すセレクタ部６及び同期監視回路８へ供給される。
初期時には、第３フレームタイミングパルスＦＰ３は、セレクタ部６を経由してフレームカウンタ部７に入力される。フレームカウンタ部７ではフレームタイミングパルスＦＰ３の１フレームの周期でフレームタイミングパルスＦＰを生成する。
【０００７】
この生成されたフレームタイミングパルスＦＰは、求めるフレームタイミングパルスＦＰとして出力されると共に、同期監視回路８へ供給される。同期監視回路８は、フレームタイミングパルスＦＰ３とＦＰとのパルス位置を監視し、一致していれば「Ｈ」のパルス、不一致であれば「Ｌ」のパルスを同期保護回路９へ出力する。
【０００８】
同期保護回路９は、Ｎ回連続で「Ｈ」が入力された場合に同期状態と判断（後方保護）し、「Ｈ」の同期状態信号Ｈ１をセレクタ部６へ出力し、またＭ回連続で「Ｌ」が入力された場合に同期外れ状態と判断（前方保護）し、「Ｌ」の同期状態信号Ｈ１をセレクタ部６へ出力する。
【０００９】
この同期状態信号Ｈ１が、同期状態を示す「Ｈ」の場合にセレクタ部６は第３フレームタイミングパルスＦＰ３を選択してフレームカウンタ部７へ出力し、同期外れ状態を示す「Ｌ」の場合にフレームタイミングパルスＦＰを選択してフレームカウンタ部７へ出力する。
【００１０】
即ち、フレームカウンタ部７は、同期状態の場合に第３フレームタイミングパルスＦＰ３に同期したパルスをフレームタイミングパルスＦＰとして出力し、同期外れ状態の場合に前回出力したフレームタイミングパルスＦＰに同期したフレームタイミングパルスＦＰを出力する。
【００１１】
【発明が解決しようとする課題】
ところで、上述した従来の前方保護および後方保護によるフレーム同期回路においては、２系統のフレームタイミングパルスＦＰ１，ＦＰ２が各々異なったＰＬＬ回路１，２より生成されるため、電源投入時の各々のＰＬＬ回路１，２の周波数変動により２系統のフレームタイミングパルスＦＰ１，ＦＰ２の位相がばらつき、一度同期が確立しても再び同期外れ状態となる場合があり、完全に同期が確立するまで時間がかかる問題と、後方保護段数を多く取らなければならないので同期保護回路９の回路規模が大きくなる問題があった。
【００１２】
更に、動作中の温度変化によってＰＬＬ回路１，２の出力周波数が変動し、このＰＬＬ回路１，２の出力周波数より生成される２系統のフレームタイミングパルスＦＰ１，ＦＰ２のパルス位置も変動し、よってリタイミング回路５によるリタイミング後の第３フレームタイミングパルスＦＰ３の出力位置も変動し、結果的に同期外れ状態となる問題があった。
【００１３】
更には、その様な温度条件等で発生する周波数変動の場合、本来ならばそのまま同期状態を維持している方が好ましいにもかかわらず、同期状態と同期外れ状態を繰り返す問題が生じる。
【００１４】
本発明は、このような点に鑑みてなされたものであり、温度変化等で発生する周波数変動による同期外れを無くすことができ、また電源投入時の同期確立を極力速くすることができ、更には同期保護回路を小型にすることができるフレーム同期回路を提供することを目的としている。
【００１５】
【課題を解決するための手段】
図１に本発明のフレーム同期回路の原理図を示す。このフレーム同期回路は、２系統のＰＬＬ処理によって生成される各々周波数の異なるクロック信号からフレーム同期を取るための第１及び第２フレームパルスを生成した後、第１及び第２フレームパルスに同期した１つの第３フレームパルスＦＰ３を生成するリタイミング手段１００と、第３フレームパルスＦＰ３と最終段で得られるフレームタイミングパルスＦＰとの何れかを同期状態信号に応じて選択するセレクタ手段６と、セレクタ手段６で選択されたパルスの１周期間隔でフレームタイミングパルスＦＰを生成するフレームカウンタ手段７と、第３フレームパルスＦＰ３とフレームタイミングパルスＦＰとの一致／不一致の判定を行う同期監視手段８と、同期監視手段８の判定結果の一致が所定数連続した場合に同期状態を示す同期状態信号を出力し、不一致が所定数連続した場合に同期外れ状態を示す該同期状態信号を出力する同期保護を行う第１同期保護手段９とを有し、セレクタ手段６が同期状態信号が同期状態を示す場合に第３フレームパルスＦＰ３を選択し、同期外れ状態を示す場合にフレームタイミングパルスＦＰを選択するものであって、本発明の特徴は、フレームタイミングパルスＦＰに同期した所定パルス幅のアパーチャ信号を生成するアパーチャ生成手段１１と、アパーチャ信号に第３フレームパルスＦＰ３が納まっていれば同期状態、納まっていなければ同期外れ状態と判定し、この判定結果を第１同期保護手段９へ出力する処理を行い、同期状態信号が同期状態を示す場合に先の処理を開始し、同期外れ状態を示す場合に先の処理を停止する第２同期保護手段１０とを具備して構成したことにある。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の一実施形態について説明する。図２は本発明の一実施形態によるフレーム同期回路のブロック構成図である。この図において図８に示した従来例の各部に対応する部分には同一符号を付し、その説明を省略する。
【００１７】
図２において、１０は同期保護回路、１１はアパーチャ生成部である。また、この実施形態においてはリタイミング回路５を図３に示すように、フリップフロップ（ＦＦ）３１，３２，３３，３４と、アンド回路３５，３６とを具備する構成とした。
【００１８】
図３に示すリタイミング回路５の動作を、図４を参照して説明する。
第１フレームタイミングパルスＦＰ１は、ＦＦ３１にデータとして供給され、この供給データが第２フレームタイミングパルスＦＰ２に同期したクロック信号ＣＫ３でトリガされる。
【００１９】
このトリガによってＦＦ３１に保持されたデータが、反転出力端ＸＱから出力され、ＦＦ３２に供給され、この供給データがクロック信号ＣＫ３でトリガされて保持される。このＦＦ３２のＸＱからのデータと、前記したＦＦ３１のＸＱからのデータとがアンド回路３５で論理積が取られることによって、図４に示すデータＤ１が出力される。
【００２０】
このデータＤ１の「Ｈ」レベル部分は、第１フレームタイミングパルスＦＰ１と同周期で、かつパルス幅が第２フレームタイミングパルスＦＰ２と同じものとなる。
【００２１】
データＤ１がＦＦ３３のクロック端ＣＬＫに入力されると、ＦＦ３３はそのデータＤ１の立ち上がりエッジで「Ｈ」のデータを保持して出力する。この出力データＤ２はアンド回路３６に供給される。
【００２２】
一方、第２フレームタイミングパルスＦＰ２がアンド回路３６に供給され、前記したデータＤ２の「Ｈ」部分との論理積が取られることによって、第１フレームタイミングパルスＦＰ１と同周期で、第２フレームタイミングパルスＦＰ２と同位相なパルスである第３フレームタイミングパルスＦＰ３が生成される。
【００２３】
図２に示すアパーチャ生成部１１は、フレームカンウタ部７から出力されるフレームタイミングパルスＦＰのパルス部分を検出し、この検出パルス部分の前後に所定時間分の幅を取って「Ｈ」レベル部分を形成したアパーチャ信号Ａ１を生成するものである。
【００２４】
同期保護回路１０は、アパーチャ信号Ａ１の「Ｈ」部分に第２フレームタイミングパルスＦＰ３が納まっていれば同期状態と判断するものであり、同期状態信号Ｈ１が同期外れを示す「Ｌ」の時に動作せず、「Ｈ」の時に動作するようになっている。
【００２５】
また同期保護回路９にはオア回路１３を介して同期保護回路１０の同期状態を示す出力信号と、同期監視回路８の出力信号との論理和結果が入力されるようになっている。
【００２６】
このような構成において、例えばフレーム同期回路が電源投入直後の状態にあり、同期外れ状態にある時には、同期状態信号Ｈ１が「Ｌ」となるので同期保護回路１０は動作せず、フレーム同期の保護は同期保護回路９によって行われる。
【００２７】
ここで、Ｎ回の同期状態が同期保護回路９によって検出されると同期状態信号Ｈ１が「Ｈ」となり同期保護回路１０が作動する。
一方、アパーチャ生成部１１に、フレームカウンタ部７より供給されるフレームタイミングパルスＦＰが入力されると、アパーチャ信号Ａ１によって特定の幅のアパーチャを開きそれを同期保護回路１０に入力する。
【００２８】
同期保護回路１０は、フレームタイミングパルスＦＰ３がアパーチャ内に検出されるか監視を行い、検出されたときにはオア回路１３を介して同期保護回路９へ「Ｈ」のパルスを出力する。
【００２９】
この場合、同期監視回路８の出力信号は無視されることになり、同期保護回路９では入力信号が「Ｈ」である限り「Ｈ」の同期状態信号Ｈ１を出力するので、結果的に同期の前方保護が同期保護回路１０に切り替わることになり、同期保護回路１０でアパーチャ方式の前方保護が行われる。
【００３０】
ここで、フレームタイミングパルスＦＰ３がアパーチャ内に検出されなかった場合、同期保護回路１０は「Ｌ」のパルスを出力する。この場合、同期監視回路８から出力されるパルスが有効となり、同期の保護は同期保護回路９に再び切り替わる。
【００３１】
従って、電源投入時のＰＬＬ回路１，２の出力周波数変動による２系統のフレームタイミングパルスＦＰ１，ＦＰ２の位相変動で、リタイミング後のフレームタイミングパルスＦＰ３の位相も変動した場合は、従来例から存在する同期保護回路９だけではＰＬＬ回路１，２が安定するまで同期／同期外れの状態を繰り返すが、本実施形態で追加された同期保護回路１０により、一度同期保護回路９で同期が確立されるとアパーチャ内でのフレームタイミングパルスＦＰ３の変動が同期していると見なせるため、結果的に電源投入時からの同期確立時間を短縮できる事ができる。
【００３２】
また、動作中の温度変化によるフレームタイミングの位相変動が発生した場合でも、フレームタイミングパルスＦＰ３がアパーチャ内に検出されているかぎり同期しているとみなせるので不必要な同期外れを回避する事ができる。
【００３３】
図２に示すアパーチャ生成部１１は、例えば図５に符号４０で示すようにＲＯＭを用いて構成することができる。また、同期監視回路８、同期保護回路９及び１０は例えば図６に示す回路構成とすることができる。即ち、図６に示すように、同期監視回路８は、アンド回路４３を用い、同期保護回路１０はＦＦ４５を用い、同期保護回路９は、ｎ段のシフトレジスタ構成のＦＦ４７，４８，４９と、ナンド回路５０，５１，５２，５３とを用いて構成されている。
【００３４】
この動作を図７のタイミングチャートを参照して説明する。図２に示す第３フレームタイミングパルスＦＰ３はフレームカウンタ部７に入力され、フレームカウンタ部７はフレームタイミングパルスＦＰ３と同周期のフレームタイミングパルスＦＰを生成する。
【００３５】
そして同期監視回路８であるアンド回路４３はパルスＦＰ３とＦＰの論理積を取り、これをデータＤ３として出力し、オア回路１３に入力する。オア回路１３のもう一方の入力には同期保護回路１０であるＦＦ４５からの信号が入力されるが、今は同期が確立していない状態つまりナンド回路５２から出力される同期状態信号Ｈ１が「Ｌ」の場合であり、ＦＦ４５からは「Ｌ」の信号が出力されているので、データＤ３のがそのまま同期保護回路９のＦＦ４７へ入力される。
【００３６】
ここで各ＦＦ４７〜４９及びナンド回路５０，５１によって、Ｎ段の後方保護及びＭ段の前方保護をとり、その結果をナンド回路５２，５３に入力する。ここでナンド回路５２，５３の動作はＮ段の後方保護条件をみたすと「Ｈ」レベル、Ｍ段の前方保護条件を満たすと「Ｌ」レベルの同期状態信号Ｈ１を出力する。
【００３７】
同期状態信号Ｈ１が「Ｈ」になると、ＦＦ４５のリセット（ＲＥＳＥＴ）が解除される。一方アパーチャ信号Ａ１はフレームカウンタ部７の出力データをアドレスとして図５に示すＲＯＭ４０に入力し、図７に示すようなフレームタイミングパルスＦＰ３が入力されると思われる位置に「Ｈ」レベルの特定の幅のアパーチャを広げる。
【００３８】
そしてＦＦ４５においてこのアパーチャをフレームタイミングパルスＦＰ３でトリガし、この出力データをオア回路１３に入力する。つまり、フレームタイミングパルスＦＰ３がアパーチャ内に収まっている間は「Ｈ」を出力し、アパーチャから外れると「Ｌ」を出力する。
【００３９】
ＦＦ４５の出力が常に「Ｈ」の時は、オア回路１３の出力は「Ｈ」であるから、アンド回路４３の出力、つまりフレームパルスＦＰ３とＦＰの位置が一致していなくても、ＦＰ３の変動がアパーチャ内に収まる範囲であるならば同期状態にあると判断できる。
【００４０】
このアパーチャの幅をＰＬＬの動作中の周波数変動に耐えることができる幅に設定することにより、ＰＬＬの周波数変動による同期外れを回避できる。
【００４１】
【発明の効果】
以上説明したように、本発明のフレーム同期回路によれば、温度変化等で発生する周波数変動による同期外れを無くすことができ、また電源投入時の同期確立を極力速くすることができ、更には同期保護回路を小型にすることができる効果がある。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明の一実施形態によるフレーム同期回路のブロック構成図である。
【図３】リタイミング回路の構成を示す図である。
【図４】図３に示すリタイミング回路の動作説明タイミングチャートである。
【図５】図２に示すアパーチャ生成部にＲＯＭを用いた場合の構成図である。
【図６】図２に示す主要部の具体回路図である。
【図７】図５及び図６の動作説明タイミングチャートである。
【図８】従来のフレーム同期回路のブロック構成図である。
【符号の説明】
６  セレクタ手段
７  フレームカウンタ手段
８  同期監視手段
９  第１同期保護手段
１０  第２同期保護手段
１１  アパーチャ生成手段
１００  リタイミング手段
ＦＰ３  第３フレームパルス
ＦＰ  フレームタイミングパルス
【図１】
0003589752.tif 000002
【図２】
0003589752.tif 000003
【図３】
0003589752.tif 000004
【図４】
0003589752.tif 000005
【図５】
0003589752.tif 000006
【図６】
0003589752.tif 000007
【図７】
0003589752.tif 000008
【図８】
0003589752.tif 000009