(57)【特許請求の範囲】
【請求項１】
Ａ．絶縁性基板の一表面に複数組の配線が形成されており、前記配線は少なくとも半導体チップ電極と接続するインナ−接続部及び半導体チップ搭載領域部を有すものであり、前記絶縁性基板には前記絶縁性基板の前記配線が形成されている箇所であって前記インナ−接続部と導通するアウタ−接続部が設けらる箇所に開口が設けられている支持基板を準備する工程、
Ｂ．半導体チップを前記支持基板の前記配線が設けられている面に搭載する工程、
Ｃ．前記半導体チップ電極を前記インナ−接続部と接続する工程、
Ｄ．前記半導体チップの少なくとも半導体チップ電極面を樹脂封止する工程
Ｅ．前記絶縁性基板の他の表面に前記インナ−接続部と導通するアウタ−接続部を形成する工程
を含む半導体パッケ−ジの製造法であって、
前記半導体チップと前記支持基板を固着する絶縁性のフィルム状接着材を前記支持基板の前記配線の半導体チップ搭載領域部を含む半導体チップが搭載される箇所に予め仮接着し、前記配線の必要な部分に金めっきを施した後で、前記半導体チップと前記支持基板を前記仮接着した絶縁性のフィルム状接着材を用いて固着する工程を順次行うことを含むことを特徴とする半導体パッケ−ジの製造法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体パッケ−ジの製造法に関する。
【０００２】
【従来の技術】
半導体の集積度が向上するに従い、入出力端子数が増加している。従って、多くの入出力端子数を有する半導体パッケージが必要になった。一般に、入出力端子はパッケージの周辺に一列配置するタイプと、周辺だけでなく内部まで多列に配置するタイプがある。前者は、ＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）が代表的である。これを多端子化する場合は、端子ピッチを縮小することが必要であるが、０．５ｍｍピッチ以下の領域では、配線板との接続に高度な技術が必要になる。後者のアレイタイプは比較的大きなピッチで端子配列が可能なため、多ピン化に適している。従来、アレイタイプは接続ピンを有するＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）が一般的であるが、配線板との接続は挿入型となり、表面実装には適していない。このため、表面実装可能なＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）と称するパッケージが開発されている。
【０００３】
一方、電子機器の小型化に伴って、パッケージサイズの更なる小型化の要求が強くなってきた。この小型化に対応するものとして、半導体チップとほぼ同等サイズの、いわゆるチップサイズパッケージ（ＣＳＰ；  Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）が提案されている。これは、半導体チップの周辺部でなく、実装領域内に外部配線基板との接続部を有するパッケージである。具体例としては、バンプ付きポリイミドフィルムを半導体チップの表面に接着し、チップと金リード線により電気的接続を図った後、エポキシ樹脂などをポッティングして封止したもの（ＮＩＫＫＥＩ  ＭＡＴＥＲＩＡＬＳ  ＆  ＴＥＣＨＮＯＬＯＧＹ  ９４．４，Ｎｏ．１４０，ｐ１８−１９）や、仮基板上に半導体チップ及び外部配線基板との接続部に相当する位置に金属バンプを形成し、半導体チップをフェースダウンボンディング後、仮基板上でトランスファーモールドしたもの（Ｓｍａｌｌｅｓｔ  Ｆｌｉｐ−Ｃｈｉｐ−Ｌｉｋｅ  Ｐａｃｋａｇｅ  ＣＳＰ；  ＴｈｅＳｅｃｏｎｄ  ＶＬＳＩ  Ｐａｃｋａｇｉｎｇ  Ｗｏｒｋｓｈｏｐ  ｏｆ  Ｊａｐａｎ，ｐ４６−５０，１９９４）などがある。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来提案されている半導体パッケージの多くは、小型で高集積度化に対応できかつパッケージクラックを防止し信頼性に優れしかも生産性に優れるものではない。
本発明は、パッケージクラックを防止し信頼性に優れる小型の半導体パッケ−ジの製造法を提供するものである。
【０００５】
【課題を解決するための手段】
本発明の半導体パッケ−ジの製造法は、
Ａ．絶縁性基板の一表面に複数組の配線が形成されており、前記配線は少なくとも半導体チップ電極と接続するインナ−接続部及び半導体チップ搭載領域部を有すものであり、前記絶縁性基板には前記絶縁性基板の前記配線が形成されている箇所であって前記インナ−接続部と導通するアウタ−接続部が設けらる箇所に開口が設けられている支持基板を準備する工程、
Ｂ．半導体チップを前記支持基板の前記配線が設けられている面に搭載する工程、
Ｃ．前記半導体チップ電極を前記インナ−接続部と接続する工程、
Ｄ．前記半導体チップの少なくとも半導体チップ電極面を樹脂封止する工程
Ｅ．前記絶縁性基板の他の表面に前記インナ−接続部と導通するアウタ−接続部を形成する工程
を含む半導体パッケ−ジの製造法であって、
前記半導体チップと前記支持基板を固着する絶縁性のフィルム状接着材を前記支持基板の前記配線の半導体チップ搭載領域部を含む半導体チップが搭載される箇所に予め仮接着し、前記配線の必要な部分に金めっきを施した後で、前記半導体チップと前記支持基板を前記仮接着した絶縁性のフィルム状接着材を用いて固着する工程を順次行うことを含むことを特徴とするものである。
Ｅ工程は、Ａ工程の直後、Ｂ工程の直後及びＣ工程の直後であっても良い。
【０００６】
【発明の実施の形態】
絶縁性支持基板としては、ポリイミド、エポキシ樹脂、ポリイミド等のプラスチックフィルム、ポリイミド、エポキシ樹脂、ポリイミド等のプラスチックをガラス不織布等基材に含浸・硬化したもの等が使用できる。
絶縁性支持基板の一表面に複数組の配線を形成すには、銅箔をエッチングする方法、所定の箇所に銅めっきをする方法、それらを併用する方法等が使用できる。
絶縁性支持基板に開口を設けるには、予めパンチングしておく、レーザ加工等により行うことができる。
インナ−接続部と導通するアウタ−接続部は、絶縁性支持基板開口部にハンダボール、めっき等によりバンプ等を形成することにより作成することが出来る。
【０００７】
絶縁性のフィルム状接着材は、半導体チップ接続のためのダイボンド材であり、
化１
【化１】
0003599142.tif 000002
（ただし、ｎ＝２〜２０の整数を示す。）
で表されるテトラカルボン酸二無水物（１）の含量が全テトラカルボン酸二無水物の７０モル％以上であるテトラカルボン酸二無水物と、ジアミンを反応させて得られるポリイミド樹脂、更にエポキシ樹脂等の熱硬化性樹脂、更にシリカ、アルミナ、等の無機物質フィラーを含有してなるフィルム状接着材が好ましい。
【０００８】
【実施例】
図１により、本発明の一実施例について説明する。
厚さ０．０７ｍｍのポリイミド接着剤をポリイミドフィルム上に両面に塗布したポリイミドボンディングシート１に、接続端子部となる穴２をドリルで開口させる。本実施例ではドリル加工を用いたが、パンチ加工、エキシマレーザ、炭酸ガスレーザ等のレーザ加工を用いてもよい。次に、厚さ０．０１８ｍｍの銅箔（日本電解製、商品名：ＳＬＰー１８）接着後、インナー接続部及び外部端子までの展開配線を通常のエッチング法で形成し、一組以上からなる配線３及び外部端子用穴２を形成した支持基板４を準備した（図１ａ）。
支持基板４の作製方法として市販の２層（銅／ポリイミド）フレキシブル基板のポリイミドをレーザ加工により外部接続端子穴を形成する方法でもよい。
次にチップが搭載されるべき部分にダイボンドフィルム（日立化成工業株式会社製、商品名：ＤＦ−３３５）を仮接着した（図１ｂ）。仮接着の条件は、１６０℃、５秒、３ｋｇｆ／ｃｍ２である。この後、露出しているインナー接続部に電解ニッケルめっき（膜厚：５μｍ）、電解金めっき（膜厚：０．８μｍ）６を順次施した（図１ｃ）。ここでは、電解めっきを使用したが、無電解めっきを用いてもよい。
次に、先ほど仮接着したダイボンドテープを用いて、半導体チップ７をコレット接着により固着した（図１ｄ）。固着条件は、２２０℃、５秒、３００ｇｆ／ｃｍ２である。次にチップ電極とワイヤーボンディング接続した。このようにして形成したものをトランスファモールド金型に装填し、半導体封止用エポキシ樹脂（日立化成工業（株）製、商品名：ＣＬ−７７００）を用いて各々封止８した（図１ｅ）。その後、配線３の接続端子部にはんだボール９を配置し溶融させた（図１ｆ）。続いて、パンチにより個々のパッケージに分離させた（図１ｇ）。
【０００９】
【発明の効果】
半導体パッケージを、
ａ．一表面には半導体チップ電極と接続するインナ−接続部が他表面にはインナ−接続部と導通したアウタ−接続部が設けられている支持基板を準備する工程、
ｂ．半導体チップを支持基板のインナ−接続部が設けられている面に半導体チップ搭載する工程、
ｃ．半導体チップ電極を基板のインナ−接続部と接続する工程、
ｄ．半導体チップの少なくとも半導体チップ電極面を樹脂封止する工程
を含む工程で製造する場合、支持基板のインナー接続部などに選択的にＮｉ／Ａｕめっきを施した後、ダイボンディング材により固着させる方法では、パッケージサイズが小さくなるとチップとワイヤーボンディング端子との余裕はほとんどなくなり、ダイボンディング材を所定の位置に固着することが困難になってくる。ダイボンディング材が位置ずれを起こしワイヤーボンディング端子上に形成されると、金めっきとダイボンディング材との密着性が悪いために、いわゆるパッケージクラックを引き起こす原因となる。
本発明により、ダイボンドフィルムを固着すべきすぐ近傍に金めっき被覆したインナー端子を配置可能になり、結果としてパッケージクラックを防止し信頼性の高い小型半導体パッケ−ジの製造が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための、半導体パッケージ製造工程を示す断面図である。
【符号の説明】
１  ポリイミドボンディングシート
２  外部接続用端子穴
３  配線
４  支持基板
５  ダイボンディングテープ
６  ニッケル／金めっき
７  半導体チップ
８  封止材
９  外部接続端子
【図１】
0003599142.tif 000003