(57)【特許請求の範囲】
【請求項１】
ＰチャネルＬＤＭＯＳトランジスタおよびＮチャネルＬＤＭＯＳトランジスタで構成された高電圧出力のスイッチング部を有する半導体集積回路装置において、
高電圧を分圧するための第１の抵抗と第２の抵抗とスイッチング素子とが直列接続され、ＰチャネルＬＤＭＯＳトランジスタの駆動のための低電圧レベルの駆動信号により前記スイッチング素子が短時間だけオンして前記両抵抗間から分圧した高電圧レベルの駆動信号を出力するレベル変換部と、
前記レベル変換部からの駆動信号をラッチして前記スイッチング部のＰチャネルＬＤＭＯＳトランジスタのゲート端子に出力するラッチ部と
を備え、
前記ラッチ部は、半導体基板上に絶縁膜にて囲まれた島状シリコン領域に形成され、外部から基準電位の供給を受けてＰチャネルＬＤＭＯＳトランジスタのゲートへの印加電圧を生成することを特徴とする半導体集積回路装置。
【請求項２】
ＰチャネルＬＤＭＯＳトランジスタおよびＮチャネルＬＤＭＯＳトランジスタで構成された高電圧出力のスイッチング部を有する半導体集積回路装置において、
高電圧を分圧するための第１の抵抗と第２の抵抗とスイッチング素子とが直列接続され、ＰチャネルＬＤＭＯＳトランジスタの駆動のための低電圧レベルの駆動信号により前記スイッチング素子が短時間だけオンして前記両抵抗間から分圧した高電圧レベルの駆動信号を出力するレベル変換部と、
前記レベル変換部からの駆動信号をラッチして前記スイッチング部のＰチャネルＬＤＭＯＳトランジスタのゲート端子に出力するラッチ部と
を備え、
前記スイッチング部を複数具備し、前記低電圧レベルの駆動信号は各スイッチング部の駆動内容をシリアルに送出するものであり、
前記シリアル的に送出されてくる信号から駆動対象のスイッチング部に対する信号をラッチする前置ラッチ部を、前記レベル変換部の前段に備えたことを特徴とする半導体集積回路装置。
【請求項３】
ＰチャネルＬＤＭＯＳトランジスタおよびＮチャネルＬＤＭＯＳトランジスタで構成された高電圧出力のスイッチング部を有する半導体集積回路装置において、
高電圧を分圧するための第１の抵抗と第２の抵抗とスイッチング素子とが直列接続され、ＰチャネルＬＤＭＯＳトランジスタの駆動のための低電圧レベルの駆動信号により前記スイッチング素子が短時間だけオンして前記両抵抗間から分圧した高電圧レベルの駆動信号を出力するレベル変換部と、
前記レベル変換部からの駆動信号をラッチして前記スイッチング部のＰチャネルＬＤＭＯＳトランジスタのゲート端子に出力するラッチ部と
を備え、
前記スイッチング部を、半導体基板上に絶縁膜にて囲まれた第１の島状シリコン領域に形成するとともに、前記レベル変換部を、前記半導体基板上に絶縁膜にて囲まれた第２の島状シリコン領域に形成したことを特徴とする半導体集積回路装置。
【請求項４】
ＰチャネルＬＤＭＯＳトランジスタおよびＮチャネルＬＤＭＯＳトランジスタで構成された高電圧出力のスイッチング部を有する半導体集積回路装置において、
高電圧を分圧するための第１の抵抗と第２の抵抗とスイッチング素子とが直列接続され、ＰチャネルＬＤＭＯＳトランジスタの駆動のための低電圧レベルの駆動信号により前記スイッチング素子が短時間だけオンして前記両抵抗間から分圧した高電圧レベルの駆動信号を出力するレベル変換部と、
前記レベル変換部からの駆動信号をラッチして前記スイッチング部のＰチャネルＬＤＭＯＳトランジスタのゲート端子に出力するラッチ部と
を備え、
前記ラッチ部に供給するクロックをレベル変換するクロックレベル変換部を備えたことを特徴とする半導体集積回路装置。
【請求項５】
ＰチャネルＬＤＭＯＳトランジスタおよびＮチャネルＬＤＭＯＳトランジスタで構成された高電圧出力のスイッチング部を有する半導体集積回路装置において、
高電圧を分圧するための第１の抵抗と第２の抵抗とスイッチング素子とが直列接続され、ＰチャネルＬＤＭＯＳトランジスタの駆動のための低電圧レベルの駆動信号により前記スイッチング素子が短時間だけオンして前記両抵抗間から分圧した高電圧レベルの駆動信号を出力するレベル変換部と、
前記レベル変換部からの駆動信号をラッチして前記スイッチング部のＰチャネルＬＤＭＯＳトランジスタのゲート端子に出力するラッチ部と
を備え、
前記ラッチ部に所定の基準電位を供給する基準電位供給手段を備えたことを特徴とする半導体集積回路装置。
【請求項６】
ＰチャネルＬＤＭＯＳトランジスタおよびＮチャネルＬＤＭＯＳトランジスタで構成された高電圧出力のスイッチング部を有する半導体集積回路装置において、
高電圧を分圧するための第１の抵抗と第２の抵抗とスイッチング素子とが直列接続され、ＰチャネルＬＤＭＯＳトランジスタの駆動のための低電圧レベルの駆動信号により前記スイッチング素子が短時間だけオンして前記両抵抗間から分圧した高電圧レベルの駆動信号を出力するレベル変換部と、
前記レベル変換部からの駆動信号をラッチして前記スイッチング部のＰチャネルＬＤＭＯＳトランジスタのゲート端子に出力するラッチ部と
を備え、
前記レベル変換部の出力部と前記ラッチ部の入力部との間の信号ラインに対して前記ラッチ部において設けられたＭＯＳトランジスタのゲート保護のためのツェナーダイオードを設けたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、ＭＯＳトランジスタで構成された高電圧出力のスイチッング部を有する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
ディスプレイ用ＬＳＩ等においては高電圧出力が要求されるため、出力部は高耐圧トランジスタで構成される。ここに用いられる高耐圧トランジスタはＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ    Ｄｉｆｆｕｓｅｄ      ＭＯＳ）トランジスタと高耐圧ＭＯＳトランジスタとに大きく分けられる。ＬＤＭＯＳトランジスタは、図１１に示すような構成となっている。つまり、Ｐ型シリコン基板５６にはＮウェル領域３６が形成され、Ｎウェル領域３６内にはＮ＋  バルクコンタクト領域３７とＰ＋  ソース領域３８が形成されている。又、Ｎウェル領域３６とは離間した位置にＰ＋  ドレイン領域３９が形成されている。Ｎウェル領域３６とＰ＋  ドレイン領域３９との間におけるＰ型シリコン層３２の上面にはＬＯＣＯＳ酸化膜４０とゲート酸化膜４１が形成され、酸化膜４０，４１の上にはゲート電極４２が配置されている。このように、ドレイン側に電界緩和領域（Ｐ−  領域）を設けた構造になっており、ドレイン・ソース間およびゲート・ドレイン間に耐圧を持たせている。ゲート・ソース間は通常のＭＯＳ構造と同じであるため、ゲート・ドレイン間ほどの耐圧はない。従って、回路設計においてはゲート・ソース間に許容電圧以上の電圧を印加しないようにしなければならない。尚、図１１にはＰチャネルＬＤＭＯＳトランジスタを示すが、その導電型を逆にしたＮチャネルＬＤＭＯＳトランジスタも同様な構造をなす。
【０００３】
このようなＬＤＭＯＳトランジスタを用いた駆動回路の一例を図１２に示す。図１２において、ＰチャネルＬＤＭＯＳトランジスタ４４とＮチャネルＬＤＭＯＳトランジスタ４５とが直列に接続され、スイッチング回路を構成している。ロジック部（制御回路）４３は５ボルト動作とする。又、出力部は、例えば１００ボルト動作とする。即ち、トランジスタ４４と４５の直列回路には１００ボルトが印加されている。そして、ＮチャネルＬＤＭＯＳトランジスタ４５はロジック部４３からの出力で直接駆動させるか、あるいは昇圧回路を介して（例えば８ボルトに昇圧して）駆動させる。一方、ＰチャネルＬＤＭＯＳトランジスタ４４は、前述のようにゲート・ソース間の耐圧が小さいため、ロジック部４３からの出力を直接入力することはできない。つまり、直接入力すればゲート・ソース間に９５ボルトが印加されることになるので、耐圧の面からそれはできない。
【０００４】
そこで、図１２に示すように、抵抗４６，４７と制御用の高耐圧ＭＯＳトランジスタ４８を用いて出力部のＰチャネルＬＤＭＯＳトランジスタ４４の駆動電圧を生成する方法が一般的である。昇圧回路によりＰチャネルＬＤＭＯＳトランジスタ４４の駆動電圧を生成する方法も考えられるが、ロジック部４３の出力（０〜５ボルト）を９０〜１００ボルトにまで昇圧するためにはその回路規模は非常に大きなものとなり現実的でない。
【０００５】
次に、高耐圧ＭＯＳトランジスタについて述べる。高耐圧ＭＯＳトランジスタは、図１３に示すような構成となっている。つまり、図１１に示したトランジスタの構成に比べ、シリコン基板５６においてＰ−  領域４９，５０が形成され、Ｐ−  領域４９にＮ＋  バルクコンタクト領域３７とＰ＋  ソース領域３８が形成され、Ｐ−  領域５０にＰ＋  ドレイン領域３９が形成されている。このように、ソース側、ドレイン側の両方に電界緩和領域（Ｐ−  領域４９，５０）を設けているため、ゲート・ソース間、ゲート・ドレイン間ともに耐圧がある。尚、図１３にはＰチャネルＭＯＳトランジスタを示すが、その導電型を逆にしたＮチャネルＭＯＳトランジスタも同様な構造をなす。
【０００６】
このような高耐圧ＭＯＳトランジスタを用いたスイッチング回路では、図１４に示す構成がよく知られている。つまり、ＰチャネルＭＯＳトランジスタ５１とＮチャネルＭＯＳトランジスタ５２とが直列に接続され、ＰチャネルＭＯＳトランジスタ５３とＮチャネルＭＯＳトランジスタ５４とが直列に接続され、ＰチャネルＭＯＳトランジスタ５３のゲートとトランジスタ５１，５２のドレインとが接続され、ＰチャネルＭＯＳトランジスタ５１のゲートとトランジスタ５３，５４のドレインとが接続され、ＮチャネルＭＯＳトランジスタ５２，５４のゲート間にインバータ５５が介在されている。
【０００７】
【発明が解決しようとする課題】
従来方法として、ＬＤＭＯＳトランジスタを用いた構成と高耐圧ＭＯＳトランジスタを用いた構成について述べが、これらには以下に述べるような問題点がある。
【０００８】
まず図１２に示す構成ではＰチャネルＬＤＭＯＳトランジスタ４４を駆動している間、駆動電圧を生成している抵抗４６，４７に電流（無効電流）が流れ、ＬＳＩの消費電力が大きくなってしまう。又、抵抗分圧によりゲート電圧を生成しているため、高耐圧部の電源電圧ＶＨＩ（抵抗４６に接続された電源電圧）が小さくなると生成されるゲート電圧も小さくなりＬＤＭＯＳトランジスタ４４を駆動できなくなるといった問題もある。
【０００９】
一方、図１４に示す構成では、前述のように無効電流を発生することなくＰチャネル高耐圧ＭＯＳトランジスタ５１を駆動することができるが、この構成にするためには高耐圧ＭＯＳトランジスタを用いなければならない。図１３に示したように、高耐圧ＭＯＳトランジスタはソース、ドレインの両方に電界緩和領域（Ｐ−  領域４９，５０）を設けているため、ソース・ドレイン間の抵抗成分はＬＤＭＯＳトランジスタに比べて大きくなる。ＬＤＭＯＳトランジスタと同等の電流能力を確保するためには、ＬＤＭＯＳトランジスタよりもトランジスタサイズを大きくしなければならない。これによりＬＳＩのチップサイズは大きくなり、コストの増加を招く。
【００１０】
本発明はこれら問題点を解決し、無効電流を発生することなくＰチャネルＬＤＭＯＳトランジスタを駆動することができる半導体集積回路装置を提供することを目的としている。さらに加えて、電源電圧が低くなってもＰチャネルＬＤＭＯＳトランジスタを確実に駆動することができる半導体集積回路装置を提供する。
【００１１】
【課題を解決するための手段】
請求項１〜６に記載の発明によれば、レベル変換部は、ＰチャネルＬＤＭＯＳトランジスタの駆動のための低電圧レベルの駆動信号によりスイッチング素子が短時間だけオンして両抵抗間から分圧した高電圧レベルの駆動信号を出力する。ラッチ部は、レベル変換部からの駆動信号をラッチしてスイッチング部のＰチャネルＬＤＭＯＳトランジスタのゲート端子に出力する。そして、スイッチング部のＰチャネルＬＤＭＯＳトランジスタがオンする。このとき、ＰチャネルＭＯＳトランジスタのゲート端子には高電圧が印加され、ＰチャネルＭＯＳトランジスタのソース端子とゲート端子との間の電位差は小さく、耐圧が低いＰチャネルＬＤＭＯＳトランジスタを用いることができる。又、レベル変換部においてはスイッチング素子が短時間だけオンしているので、第１および第２の抵抗とスイッチング素子との直列回路には殆ど無効電流が流れない。
【００１２】
このように、無効電流を発生することなくＰチャネルＬＤＭＯＳトランジスタを駆動することができる。
さらに、請求項１に記載の発明によれば、前記ラッチ部は、外部から基準電位の供給を受けてＰチャネルＬＤＭＯＳトランジスタのゲートへの印加電圧を生成する。よって、レベル変換部においては、抵抗分圧により電圧を生成しているため、電源電圧が小さくなると生成される電圧も小さくなるが、ラッチ部は外部から基準電位の供給を受けてゲート印加電圧を生成しているので、ゲート電圧が小さくなることが防止できＬＤＭＯＳトランジスタを確実に駆動できる。
【００１３】
又、ラッチ部は外部から基準電位の供給を受けるが、ラッチ部を半導体基板上に絶縁膜にて囲まれた島状シリコン領域に形成しているので、基準電位を他の領域での基準電位と異ならせることができる。
【００１４】
請求項２に記載の発明によれば、低電圧レベルの駆動信号は各スイッチング部の駆動内容をシリアルに送出し、前置ラッチ部は、シリアル的に送出されてくる信号から駆動対象のスイッチング部に対する信号をラッチしてレベル変換部に送出する。よって、必要な信号を取り込むことができる。
【００１５】
請求項３に記載の発明によれば、スイッチング部およびレベル変換部が、それぞれ、半導体基板上に絶縁膜にて囲まれた島状シリコン領域に形成されるので、絶縁分離され、相互干渉を受けることが未然に防止できる。
【００１６】
請求項４に記載の発明によれば、クロックレベル変換部が、ラッチ部に供給するクロックをレベル変換する。よって、半導体集積回路装置への制御信号を低電圧な電圧レンジだけで（例えば、０〜５ボルトだけで）構成することが可能となる。
【００１７】
請求項５に記載の発明によれば、基準電位供給手段が、ラッチ部に所定の基準電位を供給する。よって、外部でのシステム構成の小型化が図られる。
請求項６に記載の発明によれば、ツェナーダイオードがレベル変換部の出力部とラッチ手段の入力部との間の信号ラインに接続される。そして、ラッチ部において設けられたＭＯＳトランジスタのゲートが保護される。つまり、レベル変換部は抵抗分圧を用いているため、高電圧動作部の電源電圧が高くなるとレベル変換部からの出力電圧の振幅は大きくなり、この出力電圧の振幅が許容電圧範囲を超えると、ラッチ部の入力部トランジスタを破壊してしまうが、ツェナーダイオードによりゲートの保護が図られる。
【００１８】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明の第１の実施の形態を図面に従って説明する。
【００１９】
ここでは、ディスプレイ用ＬＳＩを例として説明する。
図１に基本構成を、図２には具体的構成を示す。
図１において、４つのブロック１，２，３，４でＬＳＩが構成されている。前置ラッチ部としてのブロック１は、ＬＳＩ外部より入力されたデータＤＡＴ１をラッチするラッチ回路である。レベル変換部としてのブロック２は、ブロック１でラッチしたデータをレベル変換してデータＤＡＴ２にして出力するレベルシフト回路である。ラッチ部としてのブロック３は、ブロック２でのレベル変換後のデータＤＡＴ２をラッチするラッチ回路である。スイッチング部としてのブロック４は、高電圧出力を行うスイッチング回路である。それぞれのブロック（回路）１〜４は、図３，４に示したように、シリコン基板３０（半導体基板）上においてシリコン酸化膜（絶縁膜）３１，３４に囲まれ絶縁分離された島状シリコン領域に、それぞれ形成されている。つまり、シリコン基板３０の上に埋め込みシリコン酸化膜３１を介してＰ型シリコン層３２が形成され、このシリコン層３２にはトレンチ３３が形成されるとともに、トレンチ３３内にはシリコン酸化膜３４およびポリシリコン層３５が配置されている。このシリコン酸化膜３１，３４により囲まれた領域が島状シリコン領域（ＳＯＩ領域；Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  領域）となっている。さらに、図３においてはＳＯＩ領域にＰチャネルＬＤＭＯＳトランジスタを形成した場合を示し、図４においてはＳＯＩ領域にＰチャネル高耐圧ＭＯＳトランジスタを形成した場合を示す。トランジスタの構成は図１１，１３と同じであり、同一の符号を付した。
【００２０】
データＤＡＴ１は、０ボルトと５ボルトの低電圧レベルの２値信号（駆動信号）であり、０ボルトではオフ指令信号であり、５ボルトではオン指令信号である。最終段の出力ブロック４は０ボルト〜高電圧ＶＨＩ（＝１００ボルト）で作動し、ブロック１は０ボルト〜低電圧ＶＬＯＷ  （＝５ボルト）で作動し、ブロック２は０ボルト〜高電圧ＶＨＩ（＝１００ボルト）で作動する。さらに、ブロック３は９５〜１００ボルトで作動する。つまり、高電圧ＶＨＩ（＝１００ボルト）から低電圧ＶＬＯＷ  （＝５ボルト）を差し引いた９５ボルトと、高電圧ＶＨＩ（＝１００ボルト）との間の電圧で作動する。
【００２１】
このように、本構成においては、レベル変換後のデータＤＡＴ２をラッチするためのブロック３を設けており、このブロック３（ラッチ回路）は９５〜１００ボルトで動作する。つまり、ブロック３の動作電圧の範囲はブロック１（５ボルト動作）と同様であるが、基準電位が異なる。この基準電位（９５ボルト）は外部より供給する。このようなことは、各島状シリコン領域を絶縁分離できるＳＯＩ構造であるから可能となる。つまり、他の領域とはバルク電位（基準電位）が異なる領域を容易に形成することができる。
【００２２】
尚、本例では、ブロック１の動作電圧を５ボルト、高電圧出力部の動作電圧を１００ボルトとしているが、動作電圧はこれに限るものではない。
図１の各ブロックの具体的構成を示す図２において、ラッチブロック１はラッチ回路５とアンドゲート６とを備えている。ラッチ回路５にはデータ入力端子とクロック入力端子と出力端子Ｑ１とが設けられ、データＤＡＴ１が入力されるとともに、クロックＣＬＫ１が入力される。ラッチ回路５の出力端子Ｑ１はアンドゲート６の入力端子と接続されている。アンドゲート６の他方の入力端子にはリードイネーブル信号ＲＥ１が入力される。
【００２３】
レベルシフトブロック２は、抵抗（第１の抵抗）７と抵抗（第２の抵抗）８とＮチャネルＬＤＭＯＳトランジスタ（スイッチング素子）９とを備え、レベル変換を行なうための分圧抵抗７，８とＮチャネルＬＤＭＯＳトランジスタ９とが直列接続されている。抵抗７の一端には高電圧ＶＨＩ（＝１００ボルト）が印加され、ＮチャネルＬＤＭＯＳトランジスタ９のソース端子はアースされている。ＮチャネルＬＤＭＯＳトランジスタ９のゲート端子はアンドゲート６の出力端子と接続され、データＤＡＴ１を入力する。又、抵抗７と抵抗８との間の接続点ａがブロック２の出力端子となっており、同出力端子からレベル変換後のデータＤＡＴ２が出力される。
【００２４】
尚、ＮチャネルＬＤＭＯＳトランジスタ９として図３に示した構造のものを用いるが、代わりに図４に示した構造のＮチャネル高耐圧ＭＯＳトランジスタを用いてもよい。
【００２５】
ラッチブロック３はラッチ回路１０とアンドゲート１１とを備えている。ラッチ回路１０にはデータ入力端子とクロック入力端子と出力端子Ｑ２とが設けられている。ラッチ回路１０のデータ入力端子には前記接続点ａが接続され、データＤＡＴ２が入力される。又、ラッチ回路１０にはクロックＣＬＫ２が入力される。クロックＣＬＫ２は、レベル変換後のデータＤＡＴ２をラッチするためのものであり、９５ボルトと１００ボルトの２値信号である。ラッチ回路１０の出力端子Ｑ２はアンドゲート１１の入力端子と接続されている。アンドゲート１１の他方の入力端子にはリードイネーブル信号ＲＥ２が入力される。又、アンドゲート１１には高電圧ＶＨＩ（＝１００ボルト）と、それよりも５ボルト低い電圧（ＶＨＩ−ＶＬＯＷ  ）とが駆動電圧源（基準電位）として外部から供給されている。
【００２６】
スイッチングブロック４は、ＰチャネルＬＤＭＯＳトランジスタ１２とＮチャネルＬＤＭＯＳトランジスタ１３とが直列に接続され、ＰチャネルＬＤＭＯＳトランジスタ１２のソース端子には高電圧ＶＨＩ（＝１００ボルト）が印加され、ＮチャネルＬＤＭＯＳトランジスタ１３のソース端子はアースされている。ＰチャネルＬＤＭＯＳトランジスタ１２のゲート端子はアンドゲート１１の出力端子と接続されている。又、ＮチャネルＬＤＭＯＳトランジスタ１３のゲート端子はラッチブロック１のアンドゲート６の出力端子とインバータ２１およびアンドゲート２２を介して接続されている。ＰチャネルＬＤＭＯＳトランジスタ１２とＮチャネルＬＤＭＯＳトランジスタ１３との間の接続点ｂがスイッチングブロック４の出力端子となっている。この出力端子はディスプレイのエレクトロルミネッセンス（ＥＬ）等の画素に接続され、ＰチャネルＬＤＭＯＳトランジスタ１２のオンによりＨレベルの電圧が印加され同画素が点灯し、ＰチャネルＬＤＭＯＳトランジスタ１２のオフによりＬレベルとなり同画素が消灯する。
【００２７】
図１，２においては１つの画素についての駆動回路について示したが、図１，２に示す駆動回路がマトリックス状に配置された各画素にそれぞれ設けられている。そして、外部の表示制御装置（コントローラ）からはデータＤＡＴ１として図５の（ａ）に示すように、画素番号１の表示内容を示す２値信号、画素番号２の表示内容を示す２値信号、以下、同様に画素番号ｎ（全画素数）の表示内容を示す２値信号がシリアル的に送られてくる。図１，２に示す駆動回路は対応する２値信号を抽出して画素の表示を行う。尚、データＤＡＴ１は、１５〜２０ＭＨｚ程度の周波数である。
【００２８】
次に、このように構成した半導体集積回路装置の作用を説明する。
図５は動作を説明するためのタイムチャートである。図５において、（ａ）は前述したようにラッチブロック１に入力されるデータＤＡＴ１、（ｂ）はラッチブロック１に入力されるクロックＣＬＫ１、（ｃ）はラッチ回路５の出力Ｑ１、（ｄ）はラッチブロック１に入力されるリードイネーブル信号ＲＥ１、（ｅ）はＮチャネルＬＤＭＯＳトランジスタ９のゲート電圧ＮＧ、（ｆ）はラッチブロック３に入力されるデータＤＡＴ２、（ｇ）はラッチブロック３に入力されるクロックＣＬＫ２、（ｈ）はラッチ回路１０の出力Ｑ２、（ｉ）はラッチブロック３に入力されるリードイネーブル信号ＲＥ２、（ｊ）はＰチャネルＬＤＭＯＳトランジスタ１２のゲート電圧、（ｋ）は出力ＯＵＴを、示す。
【００２９】
図５の（ａ）〜（ｅ）は、それぞれ、０ボルトと５ボルトとの２値をとる。（ｆ）〜（ｊ）は、それぞれ、９５ボルトと１００ボルトとの２値をとる。（ｋ）の出力ＯＵＴは０ボルトと１００ボルトとの２値をとる。
【００３０】
この図５を用いて画素番号１における表示のための動作を以下に述べる。
図５のｔ１のタイミングにおいてＬＳＩ外部より入力されたデータＤＡＴ１はブロック１のラッチ回路５でクロックＣＬＫ１によりラッチされる。図５のｔ２のタイミングにおいてリードイネーブル信号（端子）ＲＥ１がＨレベルになるとレベルシフトブロック２のＮチャネルＬＤＭＯＳトランジスタ９がオンして抵抗７，８によりデータＤＡＴ１は９５〜１００ボルトのデータＤＡＴ２にレベル変換される。即ち、５ボルトのオン指令信号が９５ボルトのオン指令信号に変換される。
【００３１】
抵抗分圧により生成された電圧（データＤＡＴ２）は図５のｔ３のタイミングにおいてブロック３のラッチ回路１０でクロックＣＬＫ２の立ち上がりエッジでラッチされる。その後のｔ４のタイミングでリードイネーブル信号（端子）ＲＥ１がＬレベルとなるとＮチャネルＬＤＭＯＳトランジスタ９がオフする。ラッチされたデータＤＡＴ２は図５のｔ５のタイミングにおいてリードイネーブル信号（端子）ＲＥ２により読み出され、データＤＡＴ２、即ち９５ボルトがスイッチングブロック４のＰチャネルＬＤＭＯＳトランジスタ１２のゲートに印加され、トランジスタ１２がオンする。
【００３２】
このように、図５のｔ１のタイミングでリードイネーブル信号ＲＥ１にて読み出されたデータＤＡＴ１によりＮチャネルＬＤＭＯＳトランジスタ１２のゲートに９５ボルトが印加されて同トランジスタ１２がオンする。その結果、スイッチングブロック４からは１００ボルトが出力され、画素が点灯する。
【００３３】
ここで、レベルシフトブロック２においてはＮチャネルＬＤＭＯＳトランジスタ９が図５においてｔ２〜ｔ４の期間（例えば、５７〜１００ｎｓｅｃ）だけオンしているので、レベルシフトブロック２で発生する無効電流、即ち、抵抗７，８、トランジスタ９を通して流れる電流もＮチャネルＬＤＭＯＳトランジスタ９のゲート（ＮＧ）がＨレベルになっている期間のみであり、ごく僅かである。
【００３４】
一方、入力データＤＡＴ１が０ボルトのオフ指令信号であると、レベルシフトブロック２のＮチャネルＬＤＭＯＳトランジスタ９がオフしてデータＤＡＴ１は１００ボルトのデータＤＡＴ２に変換して出力される。このレベル変換されたデータＤＡＴ２はブロック３でのラッチ回路１０でクロックＣＬＫ２によりラッチされる。ラッチされたデータＤＡＴ２はリードイネーブル信号（端子）ＲＥ２により読み出され、データＤＡＴ２、即ち１００ボルトがブロック４のＰチャネルＬＤＭＯＳトランジスタ１２のゲートに印加され、トランジスタ１２がオフする。
【００３５】
又、ＮチャネルＬＤＭＯＳトランジスタ１３はブロック１の出力信号（５ボルト信号）で駆動（オン）する。その結果、スイッチングブロック４からは０ボルトが出力され、画素が消灯する。
【００３６】
このように本実施の形態では、ブロック１，２，３，４をシリコン基板上に絶縁膜にて囲まれた島状シリコン領域（ＳＯＩ領域）にそれぞれ形成して、ブロック２において、ＰチャネルＬＤＭＯＳトランジスタ１２の駆動のためのデータＤＡＴ１（低電圧レベルの駆動信号）によりＭＯＳトランジスタ９を短時間だけオンして抵抗７，８間から分圧した高電圧レベルの駆動信号を出力し、ブロック３において、ブロック２からの駆動信号をラッチしてブロック４のＰチャネルＬＤＭＯＳトランジスタ１２のゲート端子に出力するようにした。よって、ＰチャネルＭＯＳトランジスタ１２のゲート端子には高電圧が印加され、ＰチャネルＭＯＳトランジスタ１２のソース端子とゲート端子との間の電位差は小さく耐圧が低いＰチャネルＬＤＭＯＳトランジスタを用いることができる。又、ブロック２においてはＭＯＳトランジスタ９が短時間だけオンしているので、抵抗７，８とＭＯＳトランジスタ９との直列回路には殆ど無効電流が流れない。
【００３７】
このように、無効電流を発生することなくＰチャネルＬＤＭＯＳトランジスタ１２を駆動することができる。
又、レベルシフトブロック２においては、抵抗分圧により電圧を生成しているため、高耐圧部の電源電圧が小さくなると生成される電圧も小さくなるが、ラッチブロック３は外部から基準電位の供給を受けてＰチャネルＬＤＭＯＳトランジスタ１２のゲートへの印加電圧を生成するので、ゲート電圧が小さくなることが防止できＬＤＭＯＳトランジスタ１２を確実に駆動できる。又、ブロック３は外部から基準電位の供給を受けるが、ブロック３をシリコン基板上に絶縁膜にて囲まれた島状シリコン領域（ＳＯＩ領域）に形成しているので、他の領域での基準電位と異ならせることができる。
【００３８】
さらに、ブロック１によりシリアル的に送出されてくる信号から必要な信号をラッチして必要な信号を取り込むことができる。さらには、ブロック４およびブロック２がそれぞれ別のＳＯＩ領域に形成されているので、絶縁分離され相互干渉を受けることがない。
（第２の実施の形態）
次に、第２の実施の形態を第１の実施の形態との相違点を中心に説明する。
【００３９】
図６に第２の実施の形態を示す。この例ではブロック３に供給するクロックＣＬＫ２をレベル変換するためのブロック１４（クロックレベル変換部）を設けている。より詳しくは、図７に示すように抵抗１５，１６，ＭＯＳトランジスタ１７を直列に接続し、抵抗１５の一端には高電圧ＶＨＩ（＝１００ボルト）を印加し、ＭＯＳトランジスタ１７のドレイン端子をアースする。さらに、抵抗１５と抵抗１６との間をブロック３のラッチ回路１０に接続する。そして、ＭＯＳトランジスタ１７のゲート端子にクロックＣＬＫ３（０ボルトと５ボルトの２値信号）を入力し、抵抗１５，１６によりレベル変換してクロックＣＬＫ２（９５ボルトと１００ボルトの２値信号）としてブロック３に出力する。
【００４０】
このブロック１４をＬＳＩ内部に設けることにより、外部装置からこのＬＳＩへの制御信号を０〜５ボルトだけで構成することができ、システムが簡素化できる。
（第３の実施の形態）
次に、第３の実施の形態を第１の実施の形態との相違点を中心に説明する。
【００４１】
図８に第３の実施の形態を示す。
第１の実施の形態ではブロック３には外部から高電圧ＶＨＩ（＝１００ボルト）と、それよりも５ボルト低い電圧（ＶＨＩ−ＶＬＯＷ  ）とを供給したが、本実施の形態では、電源回路ブロック１８（基準電位供給手段）をＬＳＩ内部に設け、外部から高電圧ＶＨＩ（＝１００ボルト）の供給を受けて電源回路ブロック１８はブロック３の基準電位を生成して高電圧ＶＨＩ（＝１００ボルト）と基準電位（９５ボルト）とをブロック３に供給している。これにより外部でのシステム構成の小型化が可能である。
（第４の実施の形態）
次に、第４の実施の形態を第１の実施の形態との相違点を中心に説明する。
【００４２】
図９に第４の実施の形態を示す。
ブロック２の出力部とブロック３の入力部との間のラインに、ブロック３の入力部のゲート保護のためにツェナーダイオードよりなる保護回路１９を設けた構成としている。より詳しくは、図１０に示すように、ツェナーダイオード２０を複数個直列に接続し、一端をブロック２の出力端子に接続するとともに他端に基準電位１００ボルトを印加してブロック２の出力を１００ボルトにクランプするようにする。
【００４３】
つまり、レベルシフトブロック２は抵抗分圧を用いているため、高電圧動作部の電源電圧が高くなるとブロック２からの出力電圧の振幅は大きくなる。この出力電圧の振幅がロジック回路の許容電圧範囲を超えると、ブロック３の入力部トランジスタを破壊する。しかし、保護回路１９のツェナーダイオード２０により、ブロック３の入力部のＭＯＳトランジスタのゲート保護が図られ、電源電圧への依存性がなくなる。
【図面の簡単な説明】
【図１】第１の実施の形態における基本構成図。
【図２】第１の実施の形態における回路構成図。
【図３】ＳＯＩ領域およびＳＯＩ領域に形成されたＰチャネルＬＤＭＯＳトランジスタの断面図。
【図４】ＳＯＩ領域およびＳＯＩ領域に形成されたＰチャネル高耐圧ＭＯＳトランジスタの断面図。
【図５】第１の実施の形態における動作を説明するためのタイムチャート。
【図６】第２の実施の形態における基本構成図。
【図７】第２の実施の形態における回路構成図。
【図８】第３の実施の形態における構成図。
【図９】第４の実施の形態における基本構成図。
【図１０】第４の実施の形態における回路構成図。
【図１１】ＬＤＭＯＳトランジスタの断面図。
【図１２】ＬＤＭＯＳトランジスタを用いた半導体集積回路装置の構成図。
【図１３】高耐圧ＭＯＳトランジスタの断面図。
【図１４】高耐圧ＭＯＳトランジスタを用いた半導体集積回路装置の構成図。
【符号の説明】
１…ブロック（前置ラッチ部）、２…ブロック（レベル変換部）、３…ブロック（ラッチ部）、４…ブロック（スイッチング部）、７…抵抗、８…抵抗、９…ＮチャネルＬＤＭＯＳトランジスタ（スイッチング素子）、１２…ＰチャネルＬＤＭＯＳトランジス、１３…ＮチャネルＬＤＭＯＳトランジス、１４…ブロック（クロックレベル部）、１８…電源回路ブロック（基準電位供給手段）、２０…ツェナーダイオード、ＤＡＴ１…データ（低電圧レベルの駆動信号）、ＤＡＴ２…データ（高電圧レベルの駆動信号）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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