(57)【特許請求の範囲】
【請求項１】
光電変換素子を複数配置した画素領域と、該画素領域の信号を読み出すための第１、第２の周辺回路と、を備え、該画素領域と該第１、第２の周辺回路が複数の配線層を有し、層間絶縁膜がＣＭＰ（化学機械研磨）によって平坦化され、
前記第１の周辺回路は、前記画素領域を挟んで対向する２つの側の一方の側に配置され、前記第２の周辺回路は、前記画素領域を挟んで対向する２つの側のもう一方の側に配置されていることを特徴とする固体撮像装置。
【請求項２】
前記第１、第２の周辺回路の各々は、走査回路であることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記光電変換素子は、水平方向及び垂直方向に２次元状に配置され、前記第１、第２の周辺回路は垂直方向に前記画素領域を挟むように配置され、
前記２次元状に配置された光電変換素子の信号は、垂直方向に配列された複数の光電変換素子からなる一列毎に、水平方向について交互に第１の周辺回路側と第２の周辺回路側とに分けられて読み出されることを特徴とする請求項１又は２に記載の固体撮像装置。
【請求項４】
光電変換素子を複数配置した画素領域と、該画素領域の信号を読み出すための第１の周辺回路と、前記画素領域から読み出された信号を処理するための第２の周辺回路を備え、該画素領域と該第１、第２の周辺回路が複数の配線層を有し、層間絶縁膜がＣＭＰ（化学機械研磨）によって平坦化され、
前記第１の周辺回路は、前記画素領域を挟んで対向する２つの側の一方の側に配置され、前記第２の周辺回路は、前記画素領域を挟んで対向する２つの側のもう一方の側に配置されていることを特徴とする固体撮像装置。
【請求項５】
前記第１の周辺回路は、走査回路であり、前記第２の周辺回路は、ＡＤ変換回路、ＡＧＣ（オートゲインコントロール）回路、色処理回路、ホワイトバランス回路、又はガンマ処理回路であることを特徴とする請求項４に記載の固体撮像装置。
【請求項６】
光電変換素子を水平方向及び垂直方向に２次元状に配置した画素領域と、該画素領域の信号を読み出すための垂直走査回路と、該画素領域の信号を読み出すための第１、第２の水平走査回路と、該画素領域から読み出された信号を処理する信号処理回路とを備え、該画素領域、該垂直走査回路、該第１、第２の水平走査回路、及び該信号処理回路が複数の配線層を有し、層間絶縁膜がＣＭＰ（化学機械研磨）によって平坦化され、
前記垂直走査回路は、前記画素領域を挟んだ水平方向に対向する２つの側の一方の側に配置され、前記信号処理回路は、前記画素領域を挟んだ水平方向に対向する２つの側のもう一方の側に配置され、前記第１の水平走査回路は、前記画素領域を挟んだ垂直方向に対向する２つの側の一方の側に配置され、前記第２の水平走査回路は、前記画素領域を挟んだ垂直方向に対向する２つの側のもう一方の側に配置されていることを特徴とする固体撮像装置。
【請求項７】
前記信号処理回路は、ＡＤ変換回路、ＡＧＣ（オートゲインコントロール）回路、色処理回路、ホワイトバランス回路、又はガンマ処理回路であることを特徴とする請求項６に記載の固体撮像装置。
【請求項８】
光電変換素子を複数配置した画素領域と、該画素領域の信号を読み出すための周辺回路と、を備え、該画素領域と該周辺回路が複数の配線層を有し、層間絶縁膜がＣＭＰ（化学機械研磨）によって平坦化され、
前記画素領域内に前記画素領域よりも配線密度の高い領域を設けたことを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置に係わり、詳しくはその画素領域と周辺回路が、ＣＭＰ工程による平坦化層の研磨ムラを最小限に押さえるための最適配置をとった固体撮像装置に関する。
【０００２】
【従来の技術】
電荷結合素子（ＣＣＤ）や、フォトトランジスタ、フォトダイオードを用いた増幅型又は非増幅型の固体撮像装置は、デジタルスチルカメラやデジタルビデオカメラなどに用いられるエリアセンサ、ファクシミリやバーコードリーダー等に用いるラインセンサなど広く用いられており、情報化社会における入力機器の核をなすデバイスとして必要不可欠なものとなっている。このような固体撮像装置に対する高解像度化、高感度化の要請は強い。チップサイズを大型化せずに高解像度を実現するためには、単位画素あたりの面積を縮小し、画素の集積度を高めなければならない。しかし、単純に画素のフォトダイオード面積を犠牲にして単位画素あたりの面積を縮小しただけでは、開口率は低下し感度が落ちてしまう。このように背反する高解像度と高感度の２つの要求を実現するために、近年の固体撮像装置では、配線微細化により配線の面積比率を減らしフォトダイオードの面積を確保する方法、マイクロレンズを画素上に配置し集光率を上げるなどの方法がとられている。このうち、配線の微細化による高集積化のためには、とりわけ０．３５μｍ以下のデザインルールで多層配線構造をもつ固体撮像装置を作製するためには、配線層間の層間絶縁膜の平坦性を保つことは重要な技術となる。固体撮像装置の平坦化層の膜厚を均一化するための技術は、例えば特開平９−５５４８８号公報に記載されているように、平坦化を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって行う方法などがある。
【０００３】
図１０（ａ）に画素領域と信号転送部等の周辺回路を備えた固体撮像装置の従来構成の回路ブロック図を示す。半導体基板１０００上に、光電変換素子が並ぶ画素領域１００１が配置され、その左右方向の一方に垂直方向を走査するための走査回路１００２が、上下方向の一方には水平方向を走査するための走査回路１００３および一水平ライン分を記憶するためのラインメモリ１００４が配置された構成になっている。
【０００４】
図７（ａ）は一般的な固体撮像装置の画素領域のフォトダイオード部（光電変換素子部）の断面図を示している。フォトダイオード７０６上は層間絶縁膜７０４や保護膜などの多層構造になっている。これら各層の材質が同一でない場合、屈折率が異なることによって光の多重干渉が生じる。その多層構造の分光感度特性を見るとリプルを生じており、その結果わずかな波長の違いによってフォトダイオードの感度が大きく変化することがある。よって、光電変換素子上の多層膜の膜厚がばらつくと分光感度特性は膜厚に応じてずれ、同一の波長に対する感度のばらつきとなる。また、多層配線の層間膜厚が変化すると多層配線同士の容量が変化するため、ゲインなどの回路特性上のばらつきとなる。これらのことは複数の光電変換素子が配列された固体撮像装置において、一様な光に対しても画素ごとで感度がばらつき、固体撮像装置の出力にシェーディング等が生じることを意味する。したがって、均一感度を得るためにも、光電変換素子上の層間絶縁膜の平坦化は重要となる。
【０００５】
【発明が解決しようとする課題】
ＣＭＰによる層間膜平坦化工程を取り入れ、図１０（ａ）に示すような従来の固体撮像装置を作製した際の固体撮像装置の出力例を図６に示す。図６は固体撮像装置に一様な平行光を照射しているにもかかわらず行（水平）方向あるいは列（垂直）方向で出力信号にシェーディングが生じていることを示している。また、図１０（ｂ）に示すように、従来の構成の固体撮像装置における層間絶縁膜のＣＭＰ研磨後の膜厚を見てみると、画素領域の中央と端（周辺回路近傍）ではその厚さに差が生じており、画素領域において周辺回路に近い領域では層間膜が厚く、周辺回路から遠い位置では薄くなっているのがわかる。これが感度のバラツキを生じさせシェーディングを引き起こしている。
【０００６】
本発明の目的は、固体撮像装置のレイアウトを改良し、位置によるＣＭＰの研磨量差を低減させ、出力ムラのない良好な特性の固体撮像装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記問題点を解決するために、本発明の固体撮像装置は、光電変換素子を複数配置した画素領域と、該画素領域の信号を読み出すための第１、第２の周辺回路と、を備え、該画素領域と該第１、第２の周辺回路が複数の配線層を有し、層間絶縁膜がＣＭＰ（化学機械研磨）によって平坦化され、
前記第１の周辺回路は、前記画素領域を挟んで対向する２つの側の一方の側に配置され、前記第２の周辺回路は、前記画素領域を挟んで対向する２つの側のもう一方の側に配置されていることを特徴とするものである。
【０００８】
また本発明の固体撮像装置は、光電変換素子を複数配置した画素領域と、該画素領域の信号を読み出すための第１の周辺回路と、前記画素領域から読み出された信号を処理するための第２の周辺回路を備え、該画素領域と該第１、第２の周辺回路が複数の配線層を有し、層間絶縁膜がＣＭＰ（化学機械研磨）によって平坦化され、
前記第１の周辺回路は、前記画素領域を挟んで対向する２つの側の一方の側に配置され、前記第２の周辺回路は、前記画素領域を挟んで対向する２つの側のもう一方の側に配置されていることを特徴とするものである。
【０００９】
また本発明の固体撮像装置は、光電変換素子を水平方向及び垂直方向に２次元状に配置した画素領域と、該画素領域の信号を読み出すための垂直走査回路と、該画素領域の信号を読み出すための第１、第２の水平走査回路と、該画素領域から読み出された信号を処理する信号処理回路とを備え、該画素領域、該垂直走査回路、該第１、第２の水平走査回路、及び該信号処理回路が複数の配線層を有し、層間絶縁膜がＣＭＰ（化学機械研磨）によって平坦化され、
前記垂直走査回路は、前記画素領域を挟んだ水平方向に対向する２つの側の一方の側に配置され、前記信号処理回路は、前記画素領域を挟んだ水平方向に対向する２つの側のもう一方の側に配置され、前記第１の水平走査回路は、前記画素領域を挟んだ垂直方向に対向する２つの側の一方の側に配置され、前記第２の水平走査回路は、前記画素領域を挟んだ垂直方向に対向する２つの側のもう一方の側に配置されていることを特徴とするものである。
【００１０】
また本発明の固体撮像装置は、光電変換素子を複数配置した画素領域と、該画素領域の信号を読み出すための周辺回路と、を備え、該画素領域と該周辺回路が複数の配線層を有し、層間絶縁膜がＣＭＰ（化学機械研磨）によって平坦化され、
前記画素領域内に前記画素領域よりも配線密度の高い領域を設けたことを特徴とするものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１２】
［実施例１］
図１は本実施例の画素領域とその蓄積信号を読み出すための周辺回路のおおまかな構成図であり、画素領域とその周辺回路とはそれぞれ複数の配線を有し、複数の配線上の層間絶縁膜がＣＭＰによって平坦化されている。図２は本発明の第１の実施例のレイアウト図および断面図であり、ＭＯＳ型容量におけるレイアウト例が示されている。
【００１３】
多層配線構造にする場合、下層の配線層等の段差を埋めるための層間絶縁膜層を形成し（図７（ａ））、この層をＣＭＰによる研磨で平坦化するという処理が施される。その上に第２の配線層等を形成することで、下層の配線層等の段差の影響を低減し、上層の配線等の切断といったようなパターン欠陥を起こすことなく、多層配線構造を作製することが可能になる（図７（ｂ））。しかし、ＣＭＰは大面積を一度に研磨するため、図７（ｃ）のように下層の配線等の層において、そのパターン面積が大きい部分と小さい部分とが混在する場合、配線面積が小さいほど平坦化膜の研磨速度が速いことから、図７（ｄ）に示すように平坦化のための層間絶縁膜層に研磨量の差が出来てしまう。
【００１４】
図９は配線密度の異なる領域の位置関係とＣＭＰによる研磨ムラの関係の説明図である。図９のように配線密度の低い領域（例えば画素領域）の両外側に配線密度の高い領域（例えば周辺回路）があった場合、密度の高い領域同士の間隔が広いと研磨量の差が大きく、密度の高い領域同士の間隔が狭い方が、研磨量の差が少なくなる。このことは、密度の低い領域に対して片側だけに密度の高い領域を配置するよりも、密度の高い領域を両側に対称に配置した方が、密度の低い領域における研磨量の差を抑える効果があることを意味する。
【００１５】
そのため、図１に示すように、本実施例では、画素領域を中心にその上下左右に走査回路および信号処理回路が対称に配置されている。受光部１０９には、フォトダイオード、ＭＯＳトランジスタなどから構成される画素が複数配置されている。図１には便宜上５×５個示してあるが、実際には画素数は、数百×数百あるいはそれ以上となる。各画素の出力制御スイッチは垂直方向走査線１０７を介して垂直走査回路１０１に、各画素の出力は垂直出力線１０６を介してラインメモリ１０３にそれぞれ接続されている。さらに、ラインメモリ１０３は水平走査回路１０２、水平出力線１１１に接続されており、水平出力線１１１は出力回路１０４を介して信号処理回路１１０につながっている。そして出力端子１０５から信号処理された信号が出力される。
【００１６】
以下、上記固体撮像装置の動作を説明する。垂直走査回路１０１により選択された行の画素１０８の光信号は、画素内で電圧に変換され、垂直出力線１０６を介してラインメモリ１０３である容量に保持される。その後、水平走査回路１０２によって選択されたビットが順次出力回路１０４で増幅されて、シーケンシャルに信号処理回路１１０を介して出力端子１０５から出力される。このようなラインメモリに一時信号を保持する方法は、暗状態での光電変換素子の出力をあらかじめ記憶しておき、光信号読み出し時にそれとの差分を取るといった、固定パターンノイズ低減のための手段として利用される。
【００１７】
以上のように、本実施例では、画素領域１０９を中心に位置し、水平走査回路１０２をその上下に、同様に垂直走査回路１０１、ＡＤ変換や、ＡＧＣ（オートゲインコントロール）、色処理回路、ホワイトバランス処理回路、ガンマ処理回路等の信号処理回路１１０を左右に配置させることにより、研磨量の差による、研磨ムラをさらに低減させている。
【００１８】
ＣＭＰ処理後の層間膜の研磨量は層間膜の下地の配線層パターンの密度（配線密度）にも依存する。下地層パターンの密度とその上層膜の研磨残り量との間の関係をプロットしたのが図８である。図８に示されるように、下地のパターン密度（配線密度）が７０％以下の場合に比べ、パターン密度が７０％を越える場合では、研磨残りが急激に増えている。したがって、下地のパターン密度の差による研磨量ばらつきを押さえるには、下地のパターン密度を７０％以下に揃えることが有効である。ここで、図８の特性の測定方法について図１１を用いて説明する。図１１（ａ）に示すように、配線の線幅をＬ、配線間の間隔をＳとし、Ｌ＝５μｍ，Ｓ＝４５μｍ（Ｌ／Ｓ＝１／９）、Ｌ＝１５μｍ，Ｓ＝３５μｍ（Ｌ／Ｓ＝３／７）、Ｌ＝２５μｍ，Ｓ＝２５μｍ（Ｌ／Ｓ＝５／５）、Ｌ＝３５μｍ，Ｓ＝１５μｍ（Ｌ／Ｓ＝７／３）、Ｌ＝４５μｍ，Ｓ＝５μｍ（Ｌ／Ｓ＝９／１）とした場合における、図１１（ａ）の測定エリア（２ｍｍ□）についての相対研磨残り量を測定した。相対研磨残り量は、図１１（ｂ）に示すように、ＣＭＰ研磨後の基板上の層間絶縁膜の厚さをＢ１，Ｂ２、下地パターン膜上の層間絶縁膜の厚さをＡとしたときの、Ａ−（（Ｂ１＋Ｂ２）／２）で表される値である。なお、初期膜厚は層間絶縁膜が１６０００Å、下地パターン膜が１００００Åである。
【００１９】
そのために、エリアセンサにおいて、層間膜のＣＭＰ研磨量の差が小さくなるように画素領域と周辺回路の配線密度を可能な限り揃え、かつ配線密度の異なる領域同士を画素領域を中心に対称位置に配置する。そして、周辺回路上で大面積を占めている容量部分にスリットパターンを入れることにより配線密度を小さくすることによって、ＣＭＰによる研磨ムラをより抑えることが可能である。本実施例は画素領域と周辺回路ブロックで配線密度を７０％以下に揃えている。
【００２０】
次に、具体的に上述した図１のラインメモリ１０３について説明する。このラインメモリには電圧を保持するために面積の大きい容量部分が設けられている。容量はＭＯＳキャパシタであり、図２の断面図に示すように、ゲート電極の抵抗を下げるために第１金属層２０２を利用している。また、同様に基板側の電圧を一定に保つために第２金属層２０１を並列抵抗として利用している。基板側の電圧は１行分の全容量の基準電圧となっているため、第２金属層２０１による並列抵抗はできるだけ面積を大きくして抵抗を減らし、画素ごとの電圧分布をなくすことが望ましい。本実施例では、このように大面積パターンが必要な部分においても、配線密度の低い画素領域とのＣＭＰ研磨量の差が顕著に表れず、かつなるべく面積の取れる配線密度７０％になるように、第２金属層２０１にスリットパターン等を入れ、配線密度を調節している。
【００２１】
また、開口率をかせぐために出来るだけ配線密度を低くするよう設計される画素領域と、走査回路などの周辺回路では７０％以下といえども、配線密度の差が存在する。本実施例では、配線密度が２０％である画素領域１０９を中心に位置し、配線密度が５０％程度である水平走査回路１０２をその上下に、同様に配線密度が５０％程度である垂直走査回路１０１、ＡＤ変換や、ＡＧＣ（オートゲインコントロール）、色処理回路、ホワイトバランス処理回路、ガンマ処理回路等の信号処理回路１１０を左右に配置させることにより、研磨量の差による、研磨ムラをさらに低減させている。
【００２２】
以上のように、画素領域を中心に位置させ、その４辺に、他の回路ブロックを配置することにより、層間絶縁膜の膜厚ばらつきが減少し、感度ばらつきを抑制することが可能になる。さらに、画素領域及びその４辺に配置された回路ブロックの配線密度を７０％以下に揃えることによって、より感度バラツキを抑制することが可能となる。
【００２３】
［実施例２］
図３は実施例１に類する実施例で、画素領域３０１の周辺に配置する回路３０２の一部を、配線密度が７０％以下であるダミー回路３０３に置き換えた場合である。このとき、１辺のすべてがダミー回路３０３である場合（図３（ａ））と、１辺の一部がダミー回路３０３である場合（図３（ｂ））とどちらも、層間膜のＣＭＰ研磨ムラの低減に効果がある。このように周辺回路を配線密度が７０％以下であるダミー回路やパッドなどに置き換えても本発明の効果を得ることができる。
【００２４】
［実施例３］
図４は本発明のさらに別の実施例を示すもので、画素領域に、通常の画素とは一部構造の異なる画素や、配線密度の異なるダミー画素を設けた例である。一般に画素領域は開口率を確保するために配線密度を下げるよう設計される。画素数が増えるにつれ配線密度が相対的に低い画素領域の面積が増すため、配線密度が相対的に高い周辺回路と画素領域中央付近での研磨量の差は大きくなっていく。本実施例は、図４に示すように、画素領域４０１の中央に配線密度の異なる回路構造の領域４０３を配置することにより、研磨量の差が起きるのを抑制しようとする構造である。配線密度の異なる回路構造としては、例えば、画素内の受光素子以外の部分の配線密度が一部異なっている画素がある。もしくは、画素領域を複数の領域に分割し、それらの間に配線密度の異なる領域、例えば、オプティカルブラックや、信号処理回路や、ダミー回路といった領域を画素領域に配置し画素領域を分割させることもまた同様の効果がある。また、その位置は画素領域の中であれば、どの位置に配置されていても、研磨ムラの抑制に対して効果がある。
【００２５】
［実施例４］
図５は、本発明をラインセンサ等に応用した第４の実施例である。１ライン分の長方形の画素領域５０１に対して、長手方向２辺に走査回路や、周辺回路５０２が配置されている。このように、長方形の画素領域に対して、配線密度がおおよそ均一な回路を長手方向に平行に配置することにより、研磨ムラを抑制することができる。ラインセンサにおいては、長手方向に配置する二つの周辺回路が、互いに配線密度が異なっていても、配線密度がいかなる値であっても、それが長手方向に一定かつ画素領域の長手方向に対して平行に配置されていれば、画素領域における長手方向の研磨ムラの抑制に対して効果を発揮する。２辺に配置する回路としては、走査回路や信号処理等の周辺回路、ダミー回路、パッドも本発明の効果をえることができる。
【００２６】
【発明の効果】
以上説明したように、本発明によれば、画素領域を中心に、周辺回路、ダミー回路もしくはパッドを対称位置に配置することにより層間膜のＣＭＰ研磨量のばらつきを抑制し、固体撮像装置の出力ムラを低減することが出来る。さらに、配線密度を７０％以下に揃えることにより、より出力ムラを低減することが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路ブロックの配置図である。
【図２】本発明の第１の実施例のレイアウト図および断面図である。
【図３】本発明の第２の実施例の回路ブロックの構成例を示す平面図である。
【図４】本発明の第３の実施例の回路ブロックの構成例を示す平面図である。
【図５】本発明の第４の実施例の回路ブロックの構成例を示し、リニアセンサにおける構成例を示す平面図である。
【図６】従来の固体撮像装置の出力例を示す特性図である。
【図７】ＣＭＰ研磨による研磨量ムラの断面説明図である。
【図８】下地の配線密度とその上の層間絶縁膜のＣＭＰ研磨残り量の関係を示す図である。
【図９】下地の配線密度が異なる領域の配置とその上の層間絶縁膜のＣＭＰ研磨残り量の関係を示す図である。
【図１０】従来の一般的な固体撮像装置のブロック図（ａ）と従来構成におけるＣＭＰ研磨量の位置による違いを示す特性図（ｂ）である。
【図１１】図８の特性の測定方法について説明するための図である。
【符号の説明】
１０１  垂直走査回路
１０２  水平走査回路
１０３  ラインメモリ
１０４  出力回路
１０５  出力端子
１０６  垂直出力線
１０７  垂直方向走査線
１０８  画素
１０９  画素領域
１１０  信号処理回路
１１１  水平出力線
２０１  第一金属配線層
２０２  第二金属配線層
２０３  ポリシリコン層
２０４  基板
２０５  酸化膜
３０１  画素領域
３０２  周辺回路、パッド
３０３  ダミー回路
４０１  画素領域
４０２  周辺回路、ダミー回路、パッド
４０３  配線密度の異なる回路構造
５０１  画素領域
５０２  周辺回路、ダミー回路、パッド
７０１  シリコン基板
７０２  絶縁膜
７０３  第一配線層
７０４  層間絶縁膜
７０５  第二配線層
７０６  フォトダイオード
１０００  基板
１００１  画素領域
１００２  垂直走査回路
１００３  水平走査回路
１００４  ラインメモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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