(57)【特許請求の範囲】
【請求項１】
データを記憶する複数の記憶領域と、
アドレスデコーダを含む前記複数の記憶領域へアクセスするための回路が配置される領域と、
前記複数の記憶領域へ信号を伝達する複数の第１の信号配線と、該複数の第１の信号配線間に配置され、前記第１の信号配線よりも配線長の短い複数の信号配線であって、前記領域へ信号を伝達する複数の第２の信号配線とが配置される配線領域と、
が設けられる半導体チップを備え、
前記配線領域には、前記複数の第１の信号配線及び前記複数の第２の信号配線により配線が密になる部分が形成されると共に、前記複数の第１の信号配線により配線が疎になる部分が形成され、
前記複数の第１の信号配線間に配置される配置対象の第２の信号配線は、該第２の信号配線に隣接する第１の信号配線とは、設計ルールに基づいて決定される信号配線間の最小距離以上離されて、前記半導体チップの配線領域に配置され、
前記複数の第１の信号配線それぞれは、数式１によって求められる間隔（Ｋ）で前記半導体チップの配線領域に配置されている、
ことを特徴とする半導体記憶装置。
【数１】
Ｋ≧２Ｓ＋Ｌ
（但し、Ｓは前記最小距離を示す値とする。Ｌは前記第２の信号配線の配線幅を示す値とする。）
【請求項２】
前記配線が疎になる部分においては、前記複数の第１の信号配線のうちの最も外側の信号配線よりも外側に、配置対象の第２の信号配線が、該第２の信号配線に隣接する第１の信号配線とは、前記最小距離（Ｓ）以上離されて、前記半導体チップの配線領域に配置されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体チップの配線領域には、
一定レベルの信号を伝達する信号配線であって、前記複数の第１の信号配線と同等に配線長の長い第３の信号配線が更に設けられ、
前記第３の信号配線は、前記複数の第１の信号配線のうちの最も外側の信号配線よりも外側に、当該第３の信号配線に隣接する信号配線とは、前記最小距離（Ｓ）以上離されて、前記半導体チップの配線領域に配置されている
ことを特徴とする請求項１又は２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイへ信号を伝達する複数の信号配線が配置される半導体チップを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置のバスラインにおいては、信号の出力される場所は１ヶ所にまとめられ、また信号の入力される場所はメモリセルアレイの特定の場所やデコーダの配置場所等に限られている。
【０００３】
すなわち、このバスラインは、個々の配線と言うよりは１つに束ねられた群として認識されている。したがって、配線の配置も１つの束ねられた群として行われており、例えば、配線間の配線間隔は、バスライン以外の配線と同様に、設計ルールに基づいて決定される信号配線間の最小距離を示す値「Ｓ」で配置されていた。
【０００４】
ここで、配線間の寄生容量Ｃは、数式２で表すことができる。
【数２】
0003540190.tif 000002
ただし、
ε＝信号配線間の誘電率、ｔ＝信号配線の高さ（厚さ）、
ＬＡ＝配線が密となる部分の信号配線の配線長、
ＬＢ＝配線が疎となる部分の信号配線の配線長、
Ｓ＝設計ルールに基づいて決定される信号配線間の最小距離を示す値
【０００５】
上記数式２に各値を代入し演算して得られる寄生容量Ｃを持つときの半導体記憶装置の動作を、図８に示す。
【０００６】
図８（Ａ）において、（ａ）は、バスラインである配線群Ａにおいて、互いに隣接する配線により伝達される各信号が同相（各配線により伝達される信号のレベル変化が同相）である場合の様子を示しており、同図において、（ｂ）は、信号のレベル変化を示した波形を示している。
【０００７】
同図（ｂ）において、点線で示される線分は、注目する配線１における回路出力側での信号のレベル変化を示した波形であり、実線で示される線分は、配線１における遠端部側での信号のレベル変化を示した波形である。
【０００８】
各配線が同一レベルであるから配線間の寄生容量は容量として作用しない。従って、回路出力部から見た遠端部の遅延時間は配線と基板との間の容量によって決まる。
【０００９】
ここで、注目する配線１に伝達される信号のレベルが、所定のレベルＶｃｃに達するまでの時間、つまり基準時点ｔ０からの遅延時間について説明すると、回路出力部では（時点ｔ１−時点ｔ０）時間となり、遠端部では（時点ｔ２−時点ｔ０）時間となる。
【００１０】
図８（Ｂ）において、（ａ）は、配線群Ａにおいて、互いに隣接する配線により伝達される各信号が互いに逆相（各配線における信号のレベル変化が互いに逆相）である場合の様子を示しており、同図において、（ｂ）は、信号のレベル変化を示した波形を示している。
【００１１】
同図（ｂ）において、点線で示される線分は、注目する配線１における回路出力側での信号のレベル変化を示した波形を示しており、実線で示される線分は、配線１における遠端部側での信号のレベル変化を示した波形を示している。
【００１２】
なお、時間の経過と共に、レベルが上昇している波形は注目する配線１により伝達される信号のレベル変化を示し、一方、時間の経過と共に、レベルが下降している波形は配線１に隣接する配線２により伝達される信号のレベル変化を示している。
【００１３】
図８（Ｂ）の（ａ）に示すように、各配線により伝達される信号は異なったレベルとなるので、配線間の寄生容量は容量として作用し、配線全体の容量としては基板容量と寄生容量の和となる。
従って、回路出力部から見た遠端部の遅延時間は、各配線により伝達される信号のレベル変化が同相である場合の遅延時間よりも長くなる。
【００１４】
ここで、注目する配線１により伝達される信号のレベルが、所定のレベルＶｃｃに達するまでの時間、つまり基準時点ｔ０からの遅延時間について説明すると、回路出力部では（時点ｔ３−時点ｔ０）時間となり、遠端部では（時点ｔ４−時点ｔ０）時間となる。
また、配線により伝達される信号のレベル変化が同相時と逆相時の遅延時間を比較すると、時点ｔ３＞時点ｔ１、時点ｔ４＞時点ｔ２の関係になっている。
【００１５】
なお、寄生容量を低減させ、遅延時間を短縮させるようにしたものとしては、特開平３−２２５６９７号（以下、公報１という）、及び特許第２７７６５５１号（以下、公報２という）の各公報に記載された装置が知られている。
【００１６】
上記公報１に記載された回路は、電源線又は接地線を分割して、信号配線間に配置することにより、これらの電源線又は接地線を挟んで隣接する信号線の間隔を離して、相互容量（つまり寄生容量）が小さくなるようにしている。
【００１７】
また、上記公報２の公報に記載された装置は、互いに同相の信号を伝達する第１の信号配線群と、この信号配線群の信号とは逆相の信号を伝達する第２の信号配線群との距離を、同一信号配線群内の信号配線間距離よりも長している。これにより、互いに逆相の信号を伝達する信号配線が隣り合うところにおいては、カップルノイズの影響を低減させるようにしている。
【００１８】
【発明が解決しようとする課題】
上述した様に、従来の半導体記憶装置においては、バスラインの配線間の配線は、上記最小距離（Ｓ）の間隔で配置されているため、この配線間には、上記数式２に各値を代入し演算して得られる寄生容量Ｃが発生していた。
【００１９】
このため、互いに隣接する配線により伝達される各信号が互いに逆相である場合においては、配線全体の容量は、基板容量と寄生容量との和となる。
【００２０】
従って、回路出力部から見た遠端部の遅延時間は、互いに隣接する配線により伝達される信号が同相である場合の遅延時間よりも長くなってしまう。
【００２１】
また、配線間隔が最小のまま長距離配置されるのであるから、高周波動作においては、回路出力部から見た遠端部では遅延時間が長くなるので、その分、信号がアクティブ状態になるまでの時間も遅延されることとなり、よって、遠端部でのメモリ動作が追従できず、アクセス等の特性悪化の要因となっていた。
【００２２】
また、上記各公報に記載された装置においては、バスライン（複数の配線）の互いに隣接する配線により伝達される信号が互いに逆相となる場合において、メモリ性能の向上、つまり寄生容量を小さくすることにより、信号の遅延時間を短縮させるということについては、何ら言及されていない。
このため、互いに隣接する配線により伝達される信号が互いに逆相となるような場合においては、メモリ特性を向上させることは困難である。
【００２３】
そこで、本発明の目的は、バスライン等の複数の信号配線において、互いに隣接する信号配線により伝達される信号が互いに逆相となる場合であっても、信号配線間の寄生容量を低減させ、信号の遅延時間を短縮させることのできる半導体記憶装置を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、
データを記憶する複数の記憶領域と、
アドレスデコーダを含む前記複数の記憶領域へアクセスするための回路が配置される領域と、
前記複数の記憶領域へ信号を伝達する複数の第１の信号配線と、該複数の第１の信号配線間に配置され、前記第１の信号配線よりも配線長の短い複数の信号配線であって、前記領域へ信号を伝達する複数の第２の信号配線とが配置される配線領域と、
が設けられる半導体チップを備え、
前記配線領域には、前記複数の第１の信号配線及び前記複数の第２の信号配線により配線が密になる部分が形成されると共に、前記複数の第１の信号配線により配線が疎になる部分が形成され、
前記複数の第１の信号配線間に配置される配置対象の第２の信号配線は、該第２の信号配線に隣接する第１の信号配線とは、設計ルールに基づいて決定される信号配線間の最小距離以上離されて、前記半導体チップの配線領域に配置され、前記複数の第１の信号配線それぞれは、数式３によって求められる間隔（Ｋ）で前記半導体チップの配線領域に配置されている、
ことを特徴とする。
【数３】
Ｋ≧２Ｓ＋Ｌ
（但し、Ｓは前記最小距離を示す値とする。Ｌは前記第２の信号配線の配線幅を示す値とする。）
【００２５】
上記半導体記憶装置では、配線が密となる部分と配線が疎になる部分とが形成される半導体チップの配線領域における配線が密となる部分においては、複数の記憶領域（例えば、メモリセルアレイ）へ信号を伝達する複数の第１の信号配線（例えばバスラインであり、且つアクセスパスとなる信号配線群）の信号配線間に配線長の短い第２の信号配線が配置され、この第２の信号配線は、該第２の信号配線に隣接する第１の信号配線とは最小距離（Ｓ）以上離されて、半導体チップの配線領域に配置されている。
【００２６】
また、上記複数の第１の信号配線それぞれは、上記数式２で示される間隔（Ｋ）で、半導体チップの配線領域に配置されている。
【００２７】
このため、配線が密となる部分においては、上記第１の信号配線の間隔は最小距離（Ｓ）となり、寄生容量は従来と同容量であるが、配線が疎となる部分においては、上記第１の信号配線の間隔は最小距離の２倍以上（２Ｓ）となり、寄生容量は従来の１／２以下の容量となるので、半導体チップの配線領域における信号配線全体としては、従来と比較して、信号配線間の寄生容量を、大幅に低減させることができる。
【００２８】
上記半導体記憶装置において、
前記配線が疎になる部分においては、前記複数の第１の信号配線のうちの最も外側の信号配線よりも外側に、配置対象の第２の信号配線が、該第の２信号配線に隣接する第１の信号配線とは、前記最小距離（Ｓ）以上離されて、前記半導体チップの配線領域に配置されていることを特徴とする。
【００２９】
また、上記半導体記憶装置において、
前記半導体チップの配線領域には、
一定レベルの信号を伝達する信号配線であって、前記複数の第１の信号配線と同等に配線長の長い第３の信号配線が更に設けられ、
前記第３の信号配線は、前記複数の第１の信号配線のうちの最も外側の信号配線よりも外側に、当該第３の信号配線に隣接する信号配線とは、前記最小距離（Ｓ）以上離されて、前記半導体チップの配線領域に配置されていることを特徴とする。
【００３０】
上記半導体記憶装置では、配線長の短い第２の信号配線は、配線が密となる部分においては上記第１の信号配線間に、又は、配線が疎になる部分においては、上記第１の信号配線のうちの最も外側の信号配線よりも外側に、当該第２の信号配線に隣接する信号配線とは最小距離（Ｓ）以上離されて、前記半導体チップの配線領域に配置されている。
【００３１】
また、配線長の長い第３の信号配線は、上記複数の第１の信号配線のうちの最も外側の信号配線よりも外側に、当該第３の信号配線に隣接する第１又は第２の信号配線とは最小距離（Ｓ）以上離されて、前記半導体チップの配線領域に配置されている。
【００３２】
従って、上記同様に、半導体チップの配線領域における信号配線全体としては、従来と比較して、信号配線間の寄生容量を、大幅に低減させることができる。
【００３３】
また、複数の第１の信号配線間の寄生容量を低減させることができるので、時定数を小さくすることができる。また、時定数を小さくすることができることにより、信号配線群により伝達される信号の遅延時間を短くすることができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体記憶装置について、添付図面を参照して説明する。
【００３５】
図１は、この実施の形態に係る半導体記憶装置のレイアウトを示す配置図である。
半導体記憶装置は、図１に示すように、チップ１０を備えており、チップ１０は、４分割されているメモリセルアレイ１１〜１４と、行デコーダ２１、２２と、列デコーダ／回路領域３１〜３４と、配線領域５１、５２と、パッド領域６０と、から構成されている。
【００３６】
チップ１０の中央にパッド領域６０が配置され、このパッド領域６０に隣接して配線領域５１、５２が配置されている。
【００３７】
メモリセルアレイ１１とメモリセルアレイ１２との間に行デコーダ２１が配置され、メモリセルアレイ１３とメモリセルアレイ１４との間に行デコーダ２２が配置されている。
【００３８】
メモリセルアレイ１１と配線領域５１との間に列デコーダ／回路領域３１が配置され、メモリセルアレイ１２と配線領域５１との間に列デコーダ／回路領域３２が配置され、メモリセルアレイ１３と配線領域５２との間に列デコーダ／回路領域３３が配置され、メモリセルアレイ１４と配線領域５２との間に列デコーダ／回路領域３４が配置されている。
【００３９】
列デコーダ／回路領域３１、３３に対して並行にパッド６１〜６３が配置されており、列デコーダ／回路領域３２、３４に対して並行にパッド６４〜６６が配置されている。
【００４０】
配線領域５１、５２には、パッド領域６０すなわち各パッドに対して並行に、配線が配置されている。
【００４１】
配線には大きく分けて、「距離の差異」で２種類、「動作の差異」で２種類の合計４種類ある。
【００４２】
ここで、「距離の差異」で配線の種類を分類すると、チップの端から端まで配置され各メモリセルアレイに共通の信号群を伝達する配線（以下、バスライン）と、近接した回路間のみを接続するために設けられ、回路間での信号を伝達する配線とに、分けられる。
【００４３】
また、「距離の差異」で配線の種類を分類すると、外部からの入力信号に対しメモリ動作を高速に行う信号を伝達する配線（以下、アクセスパス）と、電源電圧レベル、もしくは接地電圧レベル等の一定レベルに固定されたままの信号を伝達する配線とに、分けられる。
【００４４】
この実施の形態では、バスラインであり、且つアクセスパスとなる複数の配線を配線群Ａ、Ｂとして、配線群Ａは配線領域５１に配置されており、配線群Ｂは配線領域５２に配置されている。
この配線群の配置に際し、隣接する配線の間隔は、設計ルールに基づいて決定される信号配線間の最小距離を示す値（以下、Ｓという）の２倍（以下、２Ｓという）以上の値（距離）に設定される。
【００４５】
なお、設計ルール（デザインルール）とは、半導体記憶装置（製品）を開発する際に決定されるルール（例えば、０．４５μｍルールなど）のことである。
また、最小距離を示す値「Ｓ」は、設計ルールに従って配線間隔、トランジスタのゲート長等の最小値が決定された後、設計段階においてチップ面積及び特性の両面から最適になるよう決定される。その後、製品を試作し、種々の試験等を行い、最適な値に調整される。
【００４６】
配線領域５１、５２の幅には限界があるので、チップ１０の中央部等様々な配線が配置される部分７１、７２では配線は密になり、チップ１０の端寄りの部分８１、８２では配線は疎になる。なお、配線領域５１、５２は、層間が絶縁された多層構造になっている。
【００４７】
配線が密な部分７１の拡大図を図２に示し、配線が疎な部分８１の拡大図を図３に示す。
【００４８】
密な部分７１においては、図２に示すように、配線群Ａ以外の比較的配線長の長い配線２１０〜２３０は、配線群Ａの外側に配置されている。
【００４９】
一方、図２の符号２４０で示される部分のように、配線長が比較的短い配線については配線群Ａの配線間に配置する。この配線長の短い配線には、例えば、回路領域の回路からの引き出し線等の長さが比較的短い配線が含まれている。
【００５０】
この場合、配線群Ａの間隔「２Ｓ以上」を間隔「（２Ｓ＋配線長の短い配線の配線幅以上）」とすることにより、配線群Ａの配線と配線長の短い配線との配線間隔は最小値「Ｓ」となるので、配線群Ａの配線間への他の配線の配置が可能となる。
【００５１】
なお、例えば、符号２４０で示される配線長の短い配線においては、配線群Ａと並行に配置される配線（これを第１の配線とする）は、配線領域５１において、配線群Ａが配置される層と同一の層に配置されている。つまり、配線群Ａと第１の配線は同層に配置されている。
【００５２】
また、配線群Ａと垂直に交わる配線（これを第２の配線とする）は、配線領域５１において、配線群Ａが配置される層とは異なる層に配置されている。つまり、配線群Ａと第２の配線とは互いに別層に配置されている。
【００５３】
なお、図２に示す配線領域５１においては、第２の配線は、行デコーダ２１、列デコーダ／回路領域３１、３２からの引き出し線に相当する。
【００５４】
さらに、互いに別の層に配置されている、第１の配線と第２の配線とはスルーホールにより電気的に接続されている。
【００５５】
なお、この実施の形態においては、配線群Ａ、Ｂの配線の抵抗値と、例えば符号２４０で示される配線長の短い配線の抵抗値は、同程度の小さい値に設定されている。すなわち、抵抗値の小さい配線群Ａ、Ｂ及び配線長の短い配線を、配線領域５１の多層構造における同層に配置している。
【００５６】
疎な部分８１においては、図３に示すように、配線長の長い配線７１０〜７３０、配線長の短い配線（図示せず）は共に、配線群Ａの外側に配置されている。
【００５７】
なお、配線群Ｂについても配線群Ａと同様に配線領域５２に配置し、配線が密な部分、及び疎な部分についても、同様の配置となっている。
【００５８】
次に、図２に示した配線が密な部分７１の場合、図３に示した配線が疎な部分８１の場合のそれぞれの配線群Ａの寄生容量を求める。
【００５９】
図２に示した配線が密な部分７１の配線の断面図を図４に示し、図３に示した配線が疎な部分８１の配線の断面図を図５に示す。
【００６０】
図４において、符号４１０〜４３０は、配線群Ａの一部の配線の断面を示し、符号４４０、４５０は配線長（配線距離）の短い配線（例えば、回路からの引き出し線）の断面を示している。
【００６１】
配線が密な部分７１においては、配線群Ａの配線間に配線長の短い配線が配置されているので、図４に示すように、配線群Ａ中の注目配線４１０は両隣に配線間隔Ｓで配線長の短い配線４４０、４５０が存在することになる。
【００６２】
ここで、配線の高さ（厚さ）を「ｔ」、配線間の誘電率を「ε」とし、寄生容量が近似的に平行平板として表せるものとすると、単位長さ当たりの寄生容量ＣＡは、数式４で表される。
【数４】
ＣＡ＝ε×ｔ／Ｓ
【００６３】
寄生容量ＣＡは注目配線４１０の両側に存在するから、合計の寄生容量は、上記数式４より数式５で表される。
【数５】
２×ＣＡ＝２×ε×ｔ／Ｓ
【００６４】
次に、配線が疎な部分８１の場合の配線群Ａの寄生容量を求める。
図５において、符号４１０〜４３０は、配線群Ａの一部の配線の断面を示している。
【００６５】
配線が疎な部分８１においては、配線群Ａの配線間には他の配線は存在していないので、図５に示すように、配線群Ａの注目配線４１０の両側には配線群Ａの配線４２０、４３０が配置されている。
【００６６】
注目配線４１０と配線４２０及び配線４３０との間隔は、配線が密な部分７１の配線群Ａにおける配線の間隔に等しいので、配線群Ａの配線よりも短い配線長の配線の配線幅、例えば図４に示した配線４５０の配線幅を「Ｌ」とすると、「２Ｓ＋Ｌ」  となる。
よって、単位長さ当たりの寄生容量ＣＢは、数式６で表される。
【数６】
ＣＢ＝ε×ｔ／（２Ｓ＋Ｌ）
【００６７】
寄生容量ＣＢは注目配線４１０の両側に存在するので、合計の寄生容量は、数式７で表される。
【数７】
２×ＣＢ＝２×ε×ｔ／（２Ｓ＋Ｌ）
【００６８】
配線群Ａの配線は、図２に示した配置、又は図３に示した配置であるから、注目配線の全体の寄生容量Ｃは、密な部分の配線の配線長を「ＬＡ」、疎な部分の配線の配線長を「ＬＢ」とすると、数式８で表される。
【数８】
Ｃ＝２×（ＣＡ×ＬＡ＋ＣＢ×ＬＢ）
【００６９】
上記数式８に、上記数式５、上記数式７を代入すると、数式９が得られる。
【数９】
Ｃ＝２×ε×ｔ×｛  ＬＡ／Ｓ＋ＬＢ／（２Ｓ＋Ｌ）  ｝
【００７０】
密な部分の配線の配線長「ＬＡ」が疎な部分の配線の配線長「ＬＢ」に対して極めて短い場合（ＬＡ≪ＬＢの場合）は、上記数式９より、数式１０が成立する。
【数１０】
Ｃ≒２×ε×ｔ×ＬＢ／（２Ｓ＋Ｌ）
【００７１】
数式１０に各値を代入して得られる寄生容量Ｃを持つときの半導体記憶装置の動作を、図６に示す。
【００７２】
図６（Ａ）において、（Ａ）は、配線群Ａにおいて、各配線により伝達される信号が同相（各配線により伝達される信号のレベル変化が同相）である場合の様子を示しており、同図において、（ｂ）は、信号のレベル変化を示した波形を示している。
【００７３】
同図（ｂ）において、点線で示される線分は、注目する配線４１０における回路出力側での信号のレベル変化を示した波形であり、また、実線で示される線分は、配線４１０における遠端部側での信号のレベル変化を示す波形である。
【００７４】
各配線により伝達される信号のレベル変化が同相の場合は、各配線により伝達される信号が同一レベルであるから配線間の寄生容量は容量として作用しない。従って、回路出力部から見た遠端部の遅延時間は配線と基板との間の容量（以下、基板容量）によって決まる。
【００７５】
ここで、注目する配線４１０に伝達される信号のレベルが、所定のレベルＶｃｃに達するまでの時間、つまり基準時点ｔ０からの遅延時間について説明すると、回路出力部では（時点ｔ１−時点ｔ０）時間となり、遠端部では（時点ｔ２−時点ｔ０）時間となる。これは図８（Ａ）の（ｂ）に示した波形と同一である（同一の特性である）。
【００７６】
図６（Ｂ）において、（ａ）は、配線群Ａにおいて、各配線により伝達される信号が互いに逆相（各配線により伝達される信号のレベル変化が逆相）である場合の様子を示しており、同図において、（ｂ）は、信号のレベル変化を示した波形を示している。
【００７７】
同図（ｂ）において、符号６１０は、注目する配線４１０における遠端部での信号のレベル変化を示す波形を示しており、符号６２０は、図８に示した注目する配線１における遠端部での信号のレベル変化を示した波形を示している。
【００７８】
また、図６（Ｂ）の（ｂ）に示される波形において、上記以外の線分で、実線で示される線分は、配線４１０に隣接する配線例えば配線４２０における遠端部での信号のレベル変化を示した波形を示しており、点線で示される線分は、配線４１０における回路出力側での信号のレベル変化を示す波形を示している。
【００７９】
各配線により伝達される信号のレベル変化が逆相である場合は、配線群Ａの各配線に伝達される信号は異なったレベルとなるから、配線間の寄生容量は容量として作用し、配線全体の容量としては基板容量と寄生容量との和となる。
【００８０】
従って、回路出力部から見た遠端部の遅延時間は、各配線により伝達される信号のレベル変化が同相である場合の遅延時間よりも長くなる。
【００８１】
しかし、配線群Ａの配線間隔が一様に値「２Ｓ」である場合は、寄生容量は従来と比較して１／２程度となるので、従来よりも時定数は小さくなり結果として遅延時間は短くなる。
【００８２】
ここで、注目する配線４１０に伝達される信号のレベルが、所定のレベルＶｃｃに達するまでの時間、つまり基準時点ｔ０からの遅延時間について説明すると、回路出力部では（時点ｔ３−時点ｔ０）時間となり、遠端部では（時点ｔ５−時点ｔ０）時間となる。
また、配線により伝達される信号のレベル変化が同相時と逆相時の遅延時間を比較すると、時点ｔ３＞時点ｔ１であり、また、時点ｔ５＞時点ｔ２の関係になっている。
【００８３】
更に、注目する配線４１０の遠端部側での遅延時間を従来と比較する。図６（Ｂ）の（ｂ）から分かるように、この実施の形態においては、信号のレベル変化は符号６１０で示される波形で表され、従来においては、信号のレベル変化は符号６２０で示される波形で表されるので、遅延時間の長短の関係は、時点ｔ５＜時点ｔ４となる。
【００８４】
このように本実施の形態例の方が、従来と比較して遅延時間が短くなるのは、上述したように、信号配線群Ａの個々の配線容量が従来と比較して低減されるので、時定数が小さくなるからである。
【００８５】
配線群Ｂについても、同様にして配置すれば全体としての個々の容量は低減される。
【００８６】
以上説明したように、この実施の形態によれば、配線領域を増大させることなく（つまり半導体チップを拡大させることなく）、配線群Ａの配線間隔を拡大することができる。これは、配線の密な部分において、配線群Ａに対して配線長の短い配線を、配線群Ａの配線間に配置させているからである。
【００８７】
また、配線の密な部分のみ配線間隔は従来と同等であるものの、配線の疎な部分においては、従来と比較して配線間隔が２倍となり、また、配線の密な部分は配線の配線長が短いので、配線間の寄生容量は、全体としては従来と比較して１／２程度になる。
【００８８】
このため、信号配線群Ａ、Ｂの個々の配線容量が従来よりも低減され、時定数が小さくなるので、配線群Ａ、Ｂにより伝達される信号の遅延時間が短くなり、メモリ動作の特性を向上させることができる。
【００８９】
次に本発明の第２の実施の形態に係る半導体記憶装置について説明する。
【００９０】
図７は、この実施の形態に係る半導体記憶装置のレイアウトを示す配置図である。
図７は、図１に示した構成において、配置領域５２を削除し、配線領域５１を配線領域７００に変更した構成になっている。なお、図１に示した構成要素と同様の機能を果たす部分には同一の符号を付している。
【００９１】
配線領域７００には、図１に示した配線群Ａと配線群Ｂとが隣接して配置されている。
【００９２】
設計ルールに基づいて決定される信号配線間の最小距離を示す値を「Ｓ」、配線長の短い配線の配線幅を「Ｌ」としたとき、配線領域７００に配線群Ａ、Ｂが存在する場合は、それぞれの配線群内の配線間隔を「２Ｓ＋Ｌ」とし、配線群Ａと配線群Ｂ間の間隔も「２Ｓ＋Ｌ」としている。
【００９３】
このことは、配線群Ａと配線群Ｂとが互いに隣接する場合は、それらの配線群をひとまとめにした、１つの配線群と考えることができる。
【００９４】
したがって、第１の実施の形態で説明したように、配線が密な部分７１においては、配線群Ａ、Ｂに関わらず図２に示した様に、配線長の短い配線は配線間に置されており、疎な部分７２においては、図３に示した様に、配線長の長い配線、配線長の短い配線ともに配線群Ａ、Ｂの外側に配置されている。
【００９５】
このため、図７に示した配置における寄生容量の減少分、遅延時間の減少分は第１の実施の形態と全く同等である。
【００９６】
すなわち、この実施の形態においても、信号配線群Ａ、Ｂの個々の寄生容量が従来よりも低減され、時定数が小さくなる。よって、信号配線群Ａ、Ｂにより伝達される信号の遅延時間が短くなり、メモリ動作の特性を向上させることができる。
【００９７】
【発明の効果】
以上説明したように、本発明によれば、複数の記憶領域に信号を伝達する複数の第１の信号配線において、互いに隣接する信号配線により伝達される信号が互いに逆相となる場合であっても、第１の信号配線全体としては、信号配線間の寄生容量を低減させることができる。
また、寄生容量の低減により時定数を小さくすることができ、これにより信号配線群により伝達される信号の遅延時間を短縮させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体記憶装置のレイアウトを示す配置図である。
【図２】配線が密な部分を拡大した拡大図である。
【図３】配線が疎な部分を拡大した拡大図である。
【図４】図２に示した配線が密な部分の配線の断面を示す断面図である。
【図５】図３に示した配線が疎な部分の配線の断面を示す断面図である。
【図６】図１に示した半導体記憶装置において発生する寄生容量を持つときの半導体記憶装置の動作を説明するための図である。
【図７】第２の実施の形態に係る半導体記憶装置のレイアウトを示す配置図である。
【図８】従来の半導体記憶装置において発生する寄生容量を持つときの半導体記憶装置の動作を説明するための図である。
【符号の説明】
１０            チップ
１１〜１４      メモリセルアレイ
２１、２２      行デコーダ
３１〜３４      列デコーダ／回路領域
５１、５２      配線領域
６０            パッド領域
７１、７２      配線が密な部分
８１、８２      配線が疎な部分
２１０〜２３０  配線（配線長の長い配線）
２４０          配線（配線長の短い配線）
３１０〜３３０  配線（配線長の長い配線）
４１０〜４３０  配線（配線長の長い配線）
４４０〜４５０  配線（配線長の短い配線）
７００          配線領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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