(57)【特許請求の範囲】
【請求項１】
行方向および列方向に配置された複数のメモリセルトランジスタを備えた半導体メモリであって、
前記列方向に配置された複数のメモリセルトランジスタのそれぞれのドレイン領域が第１のビット線の一部によって形成され、
前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれのソース領域が第２のビット線の一部によって形成され、
前記第１のビット線は充電手段によって充電されることが可能であり、
前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれが、前記第２のビット線を介して放電手段に接続され、
前記充電手段によって前記第１のビット線の充電が開始された後に、前記放電手段が開放状態となる、半導体メモリ。
【請求項２】
行方向および列方向に配置された複数のメモリセルトランジスタを備えた半導体メモリであって、
前記列方向に配置された複数のメモリセルトランジスタのそれぞれのドレイン領域が第１のビット線の一部によって形成され、
前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれのソース領域が第２のビット線の一部によって形成され、
前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれが、前記第２のビット線を介して放電手段に接続され、
前記第１のビット線が充電トランジスタを介して充電手段に接続され、
該充電トランジスタに供給される充電制御信号によって前記第１のビット線が前記充電手段によって充電され、
前記充電制御信号を遅延させて前記放電手段に供給する遅延手段が設けられ、
前記遅延手段によって供給される前記充電制御信号の遅延信号によって、前記第２のビット線が放電される、半導体メモリ。
【請求項３】
行方向および列方向に配置された複数のメモリセルトランジスタを備えた半導体メモリであって、
前記列方向に配置された複数のメモリセルトランジスタのそれぞれのドレイン領域が第１のビット線の一部によって形成され、
前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれのソース領域が第２のビット線の一部によって形成され、
前記第１のビット線は、充電制御信号に応じて、充電手段と接続され、
前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれが、前記第２のビット線を介して放電手段に接続され、
前記充電制御信号を遅延させて前記放電手段に供給する遅延手段が設けられ、
前記遅延手段によって供給される前記充電制御信号の遅延信号によって、前記第２のビット線が放電される、半導体メモリ。
【請求項４】
第２のビット線の電位をセンスアンプで読み出すことを特徴とする、請求項１〜３のうちの１つに記載の半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリに関し、メモリセルに記憶されている情報を読み出す読み出し専用半導体メモリに関する。
【０００２】
【従来の技術】
図５は、従来の読み出し専用半導体メモリ（ＲＯＭ）５００を示す図である。図５に示す読み出し専用半導体メモリ５００は、ＭＯＳトランジスタからなる複数のメモリセルトランジスタＭ１、Ｍ２、Ｍ３が行列毎に配置されたメモリセルアレイと、複数のメモリセルトランジスタのゲート電極に接続されるワード線ＷＬ１、ＷＬ２〜ＷＬｎと、複数のメモリセルトランジスタのドレイン電極に接続されるビット線ＢＩＴ１１〜ＢＩＴ１ｎと、複数のメモリセルトランジスタのソース電極に接続されるビット線ＢＩＴ２１〜ＢＩＴ２ｎを備えている。
【０００３】
ビット線ＢＩＴ１１およびＢＩＴ１２は、ビット線選択トランジスタＴｒ１１およびＴｒ１２のソース電極に接続され、ビット線ＢＩＴ２１およびＢＩＴ２２は、ビット線選択トランジスタＴｒ２１およびＴｒ２２のドレイン電極に接続される。ビット線選択トランジスタＴｒ１１およびＴｒ１２のゲートは、ビット線選択線ＢＳ１１およびＢＳ１２に接続される。ビット線選択トランジスタＴｒ１１およびＴｒ１２のドレイン電極は、読み出し充電トランジスタＴｒ４のドレイン端に接続される。読み出し充電トランジスタＴｒ４のソース電極およびゲート電極は、電源ＶＤＤに接続される。ビット線選択トランジスタＴｒ２１〜Ｔｒ２ｎのゲート電極は、ビット線選択線ＢＳ２１およびＢＳ２２に接続され、ビット線選択トランジスタＴｒ２１およびＴｒ２２のソース電極はグランドＧＮＤに接地される。
【０００４】
以下に、読み出し専用半導体メモリ５００のメモリセルトランジスタＭ２に記憶されているデータを読み出す動作を説明する。
【０００５】
メモリセルトランジスタＭ２に記憶されているデータが「０」であるとする。メモリセルトランジスタＭ２に記憶されているデータを読み出すため、メモリセルトランジスタＭ２に接続された、ビット線ＢＩＴ１２およびビット線ＢＩＴ２１がオン状態になる。このとき、ビット線選択線ＢＳ１１およびＢＳ２１はハイレベルである。なお、ビット線選択線ＢＳ１１およびＢＳ２１を除くビット線選択線ＢＳ１２〜ＢＳ１ｎおよびビット線選択線ＢＳ２２〜ＢＳ２ｎはローレベルである。
【０００６】
選択されたビット線ＢＩＴ１２は、電源ＶＤＤに接続された読み出し充電トランジスタＴｒ４を介して中間電位まで充電される。また、選択されたビット線ＢＩＴ２１は、ＧＮＤレベルになる。次に、メモリセルトランジスタＭ２に接続されたワード線ＷＬ２がハイレベルになる。ワード線ＷＬ２を除くワード線ＷＬ１およびワード線ＷＬ３〜ＷＬｎはローレベルのままである。上述したような状態によって、メモリセルトランジスタＭ２を介してビット線ＢＩＴ１２とビット線ＢＩＴ２１が、接続され電源ＶＤＤからグランドＧＮＤに向かってＤＣ電流経路が形成される。出力信号線Ｄｂｉｔは、このＤＣ電流経路の負荷によって抵抗分割されたレベルになる。
【０００７】
次に、メモリセルトランジスタＭ２に記憶されているデータが「１」であるとする。メモリセルトランジスタＭ２に記憶されているデータが「１」である場合、ワード線ＷＬ２がハイレベルになっても、メモリセルトランジスタＭ２が導通しないため、ＤＣ電流経路が形成されず、出力信号線Ｄｂｉｔは充電された中間電位に保持される。センスアンプ（図示せず）は、メモリセルトランジスタのデータの違いによる出力信号線Ｄｂｉｔのレベルの変化からメモリセルに記憶されているデータを読み出すことができる。
【０００８】
【発明が解決しようとする課題】
読み出し専用半導体メモリ５００では、ビット線およびワード線によって選択されたメモリセルトランジスタに流れる電流によって発生する電圧降下をセンスアンプによって読み出していた。図５において、ワード線ＷＬ２がハイレベルになることによってメモリセルトランジスタＭ２が選択されるが、この時、メモリセルトランジスタＭ２に隣接するメモリセルトランジスタＭ１およびＭ３も選択される。従って、メモリセルトランジスタＭ１に接続されているビット線ＢＩＴ２１がメモリセルトランジスタＭ１を介し、ビット線ＢＩＴ１１に接続される。ビット線ＢＩＴ１１は、前回の読み出し動作時の残り電荷が蓄積されており、メモリセルトランジスタＭ１を介してビット線ＢＩＴ２１に電流が流れる。このことによってビット線ＢＩＴ２１およびＢＩＴ１２に流れる電流が変動する。
【０００９】
このため、読み出し専用半導体メモリ５００は、メモリセルトランジスタに記憶されているデータを正確に読み出すことが困難であるという問題があった。
【００１０】
さらに、読み出し期間の間、ビット線電流を流し続ける必要があったため、消費電力が大きくなるという問題があった。このような間題を解決するために、たとえば、リーク電流の影響をあまり受けないビット線の電位を測定することによって、メモリセルのデータを正確に読み出すといった方法が考えられてきた。特開平９−２３１７８３号公報は、そのような方法を開示している。
【００１１】
図６は、リーク電流の影響をあまり受けないビット線の電位を測定するＮＯＲ型半導体記憶装置６００を示す図である。
【００１２】
図６に示すＮＯＲ型半導体記憶装置６００では、ワード線ＷＬｎに接続されるメモリセルが複数存在する。このため、ワード線ＷＬｎのレベルがハイになると、ワード線ＷＬｎに接続されるメモリセルトランジスタＭ１、Ｍ２、Ｍ３がオン状態になる。この結果、ビット線電流Ｉｂｉｔ１は、例えば３つに分かれ、経路１から経路３を流れる。
【００１３】
経路２または経路３などを流れるリーク電流が発生すると、ビット線電流Ｉｂｉｔ１の量が変化する。しかしながら、メモリセルトランジスタＭ２のソース電極とドレイン電極との間の抵抗がビット線選択トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ２１、およびＴｒ２２のオフ抵抗に比べて比較的大きいため、ビット線ＢＩＴ２１を流れるビット線電流Ｉｂｉｔ２の変化は、ビット線ＢＩＴ１２を流れるビット線電流Ｉｂｉｔ１の変化に比べて小さい。
【００１４】
図５に示す読み出し専用半導体メモリ５００では、出力信号線Ｄｂｉｔの電位がビット線電流Ｉｂｉｔ１の変化を受けるため、メモリセルトランジスタに記憶されている情報を正確に読み出すことが困難であった。図６に示すＮＯＲ型半導体記憶装置６００では、ビット線ＢＩＴ１２を流れるビット線電流Ｉｂｉｔ１の変化に比べて変化の小さい、ビット線ＢＩＴ２１を流れるビット線電流Ｉｂｉｔ２を用いて、メモリセルトランジスタに記憶されている情報を読み出す。具体的には、ビット線ＢＩＴ２１に、カラム選択手段を介して接続されているリーク手段によって生じる、出力信号線Ｄｂｉｔの電位により、メモリセルトランジスタに記憶されている情報を正確に読み出すことができる。しかし、リーク手段によってビット線電流を流し続けているため、消費電力が大きいという問題は存在していた。
【００１５】
また、図６に示すＮＯＲ型半導体記憶装置６００では、読み出しの精度を上げるために、リーク手段の抵抗値を大きくしている。リーク手段の抵抗値を大きくすると、読み出しビット線の電位の変化が大きくなり、読み出しの精度が向上する。しかしながら、リーク手段の抵抗値を大きくすると、読み出し速度が遅くなるといった問題がある。
【００１６】
本発明は、上記問題点を鑑み、メモリセルトランジスタに記憶されているデータを正確に読み出すと共に、読み出し時の消費電力を低減させた読み出し専用半導体メモリを提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の半導体メモリは、行方向および列方向に配置された複数のメモリセルトランジスタを備えた半導体メモリであって、前記列方向に配置された複数のメモリセルトランジスタのそれぞれのドレイン領域が第１のビット線の一部によって形成され、前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれのソース領域が第２のビット線の一部によって形成され、前記第１のビット線は充電手段によって充電されることが可能であり、前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれが、前記第２のビット線を介して放電手段に接続され、前記充電手段によって前記第１のビット線の充電が開始された後に、前記放電手段が開放状態となり、そのことにより上記目的が達成される。
【００１８】
本発明の他の半導体メモリは、行方向および列方向に配置された複数のメモリセルトランジスタを備えた半導体メモリであって、前記列方向に配置された複数のメモリセルトランジスタのそれぞれのドレイン領域が第１のビット線の一部によって形成され、前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれのソース領域が第２のビット線の一部によって形成され、前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれが、前記第２のビット線を介して放電手段に接続され、前記第１のビット線が充電トランジスタを介して充電手段に接続され、該充電トランジスタに供給される充電制御信号によって前記第１のビット線が前記充電手段によって充電され、前記充電制御信号を遅延させて前記放電手段に供給する遅延手段が設けられ、前記遅延手段によって供給される前記充電制御信号の遅延信号によって、前記第２のビット線が放電され、そのことにより上記目的が達成される。
【００１９】
本発明のさらに他の半導体メモリは、行方向および列方向に配置された複数のメモリセルトランジスタを備えた半導体メモリであって、前記列方向に配置された複数のメモリセルトランジスタのそれぞれのドレイン領域が第１のビット線の一部によって形成され、前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれのソース領域が第２のビット線の一部によって形成され、前記第１のビット線は、充電制御信号に応じて、充電手段と接続され、前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれが、前記第２のビット線を介して放電手段に接続され、前記充電制御信号を遅延させて前記放電手段に供給する遅延手段が設けられ、前記遅延手段によって供給される前記充電制御信号の遅延信号によって、前記第２のビット線が放電され、そのことにより上記目的が達成される。
【００２０】
第２のビット線の電位をセンスアンプで読み出すことが好ましい。
【００２１】
本発明の読み出し専用半導体メモリは行列毎に配置されるメモリセルを有し、そのメモリセルトランジスタの各列共通のソース電極、ドレイン電極がそれぞれビット線とされ、これらビット線が交互に配置される読み出し専用半導体メモリにおいて、一方のビット線を読み出し充電パスとし、メモリセルトランジスタを介し、他方のビット線を通し、ソース電極をグランドＧＮＤに接地したＮｃｈ型ＭＯＳトランジスタのドレイン電極電圧を読み出し電圧とし、グランドＧＮＤ接地されたＮｃｈＭＯＳトランジスタのゲート電極に与える信号線を充電期間の開始時間よりも遅延回路を用いて遅らせた信号を与えることを特徴とする。
【００２２】
以下作用について説明する。
【００２３】
上記の構成を有する本発明は、従来技術による読み出し専用半導体メモリに比べ、より少ない消費電流でメモリセルの読み出しが可能になるとともに正確にメモリセルのデータを読み出すことができる。すなわち本発明では、タイミング制御によって直流電流が流れる時間を短縮し、リーク電流などの影響をあまり受けないビット線の電位を測定することで正確に読み出し可能かつ消費電流の大幅な削減が可能となる。
【００２４】
【発明の実施の形態】
以下に、本発明の実施形態を図面を用いて説明する。
【００２５】
図１は、本発明の実施形態における半導体メモリ１００を示す図である。
【００２６】
半導体メモリ１００は、ＭＯＳトランジスタからなる複数のメモリセルトランジスタＭ１、Ｍ２、Ｍ３が行列毎に配置されたメモリセルアレイと、メモリセルトランジスタのゲート電極に接続されるワード線ＷＬ１、およびＷＬ２〜ＷＬｎと、メモリセルトランジスタＭ１、Ｍ２、Ｍ３のドレイン電極に接続されるビット線ＢＩＴ１１〜ＢＩＴ１ｎと、ソース電極に接続されるビット線ＢＩＴ２１〜ＢＩＴ２ｎとを備えている。なお、ビット線ＢＩＴ１ｎおよびビット線ＢＩＴ２ｎは図示せず。
【００２７】
ビット線ＢＩＴ１１は、ビット線選択トランジスタＴｒ１２のソース電極に接続され、ビット線ＢＩＴ１２は、ビット線選択トランジスタＴｒ１１のソース電極に接続され、ビット線ＢＩＴ２１およびＢＩＴ２２は、ビット線選択トランジスタＴｒ２１およびＴｒ２２のドレイン電極に接続される。
【００２８】
ビット線選択トランジスタＴｒ１１およびＴｒ１２のゲートは、ビット線選択線ＢＳ１１およびＢＳ１２にそれぞれ接続され、ビット線選択トランジスタＴｒ１１およびＴｒ１２のドレイン電極は読み出し充電トランジスタＴｒ４のドレイン端に接続される。
【００２９】
図２は、デコーダ回路２０を示す図である。デコーダ回路２０は、アドレス信号を受け取り、アドレス信号に基づき、ビット線選択線ＢＳ１１〜ＢＳ２ｎを制御する信号（ビット線選択信号）、およびワード線ＷＬ１〜ＷＬｎを制御する信号を生成する。
【００３０】
図３は、アドレス遷移検出回路（ＡＴＤ回路）３０およびパルス発生回路４０を示す図である。アドレスの変化に応じて、図３に示すＡＴＤ回路３０およびパルス発生回路４０は、信号ＣＫＰを生成する。具体的には、ＡＴＤ回路３０が、アドレス信号を受け取り、アドレス信号に基づき、ＣＫＡＴＤ信号を生成する。パルス発生回路４０は、ＣＫＡＴＤ信号を受け取り、ＣＫＡＴＤ信号に基づき、信号ＣＫＰを生成する。
【００３１】
読み出し充電トランジスタＴｒ４のソース電極は、電源ＶＤＤに接続され、読み出し充電トランジスタＴｒ４のゲート電極には、信号ＣＫＰが与えられる。
【００３２】
ビット線選択トランジスタＴｒ２１およびＴｒ２２のゲート電極は、ビット線選択線ＢＳ２１およびＢＳ２２に接続され、ビット線選択トランジスタＴｒ２１およびＴｒ２２のソース電極は、グランドＧＮＤに接地された放電トランジスタＴｒ３のドレイン電極に接続される。放電トランジスタＴｒ３のゲート電極は、遅延回路１０を介して、信号ＣＫＰを遅延させた充電制御信号ＣＫＤを受け取る。
【００３３】
以下に、半導体メモリ１００のメモリセルトランジスタＭ２に記憶されているデータを読み出す動作を説明する。
【００３４】
メモリセルトランジスタＭ２に記憶されているデータが「０」であるとする。メモリセルトランジスタＭ２に記憶されているデータを読み出すためにメモリセルトランジスタＭ２に接続されたビット線ＢＩＴ１２およびビット線ＢＩＴ２１を選択するために、ビット線選択線ＢＳ１１およびビット線選択線ＢＳ２１がハイレベルになる。
【００３５】
図２に示すデコーダ回路２０は、アドレス信号を受け取り、アドレス信号に基づき、ビット線を選択するためのビット線選択信号を生成する。なお、ビット線選択線ＢＳ１１とビット線選択線ＢＳ２１を除くビット線選択線ＢＳ１２〜ＢＳ１ｎおよびビット線選択線ＢＳ２２〜ＢＳ２ｎはローレベルになる。
【００３６】
また、メモリセルトランジスタＭ２に接続されたワード線ＷＬ２も、図２に示すデコーダ回路２０によってハイレベルになる。ワード線ＷＬ２を除くワード線ＷＬ１〜ＷＬｎはローレベルのままである。このことによって、メモリセルトランジスタＭ２を介してビット線ＢＩＴ１２とビット線ＢＩＴ２１が接続される。
【００３７】
信号ＣＫＰは、アドレスの変化によってローレベルになり、一定期間ローレベルを保持したあと、ハイレベルになる信号である。アドレスの変化によって信号ＣＫＰがローレベルになると読み出し充電トランジスタＴｒ４がオンするとともに、上述したように、ビット線選択線ＢＳ１１、ビット線選択線ＢＳ２１、ワード線ＷＬ２がハイレベルとなり、電源ＶＤＤ→ビット線選択トランジスタＴｒ１１→メモリセルトランジスタＭ２→ビット線選択トランジスタＴｒ２１の経路で電流経路が発生する。
【００３８】
また、放電トランジスタＴｒ３が受け取る充電制御信号ＣＫＤは、信号ＣＫＰを遅延させた信号であるため、信号ＣＫＰの立ち下がり時にはハイレベルとなっている。このため、放電トランジスタＴｒ３はオン状態であり、電源ＶＤＤ→ビット線選択トランジスタＴｒ１１→メモリセルトランジスタＭ２→ビット線選択トランジスタＴｒ２１→放電トランジスタＴｒ３→グランドＧＮＤの経路で電流経路が発生する。出力信号線Ｄｂｉｔの電位は、上記電流経路に流れる電流と放電トランジスタＴｒ３の抵抗の積になる。
【００３９】
信号ＣＫＰの立ち下がりと共に上述した動作が行われ、大きなノイズが発生するが、出力信号線Ｄｂｉｔの電位は直流電流により決まるためノイズの影響を余り受けない。次に、信号ＣＫＰは、図１に示す遅延回路１０によって遅延され、放電トランジスタＴｒ３に与えられる充電制御信号ＣＫＤがローレベルになり、放電トランジスタＴｒ３はオフする。このため、出力信号線Ｄｂｉｔの電位は、電源ＶＤＤからビット線選択トランジスタＴｒ１１の閾値を減じた値まで充電される。
【００４０】
この時、直流電流経路ではないが充電制御信号ＣＫＤを除く信号は、安定しているため、ノイズが発生する確率は小さく、出力信号線Ｄｂｉｔの電位は安定する。
【００４１】
この出力信号線Ｄｂｉｔ信号をセンスアンプ（図示せず）で読み出すことでメモリセルトランジスタＭ２に記憶されているデータを正確に読み出すことができる。また遅延回路１０で発生する遅延時間の間だけ、直流電流が出力信号線Ｄｂｉｔに流れるため、消費電流が大幅に削減される。
【００４２】
図４は、アドレス信号、ビット線選択線ＢＳ１１の電位、ビット線選択線ＢＳ２１の電位、ワード線ＷＬ１の電位、信号ＣＫＰ、充電制御信号ＣＫＤ、出力信号線Ｄｂｉｔの電位を示す図である。具体的には、図４は、「０」であるデータが記憶されているメモリセルトランジスタＭ２を指示するアドレス信号によって、実施形態における半導体メモリ１００の出力信号線Ｄｂｉｔの電位が変動する様子を示している。
【００４３】
次に、メモリセルトランジスタＭ２に記憶されているデータが「１」である場合、半導体メモリ１００の動作を説明する。
【００４４】
メモリセルトランジスタＭ２に記憶されているデータを読み出すためにメモリセルトランジスタＭ２に接続されたビット線ＢＩＴ１２およびビット線ＢＩＴ２１を選択するために、ビット線選択線ＢＳ１１およびビット線選択線ＢＳ２１がハイレベルになる。
【００４５】
図２に示すデコーダ回路２０は、アドレス信号を受け取り、アドレス信号に基づき、ビット線を選択するためのビット線選択信号を生成する。なお、ビット線選択線ＢＳ１１とビット線選択線ＢＳ２１を除くビット線選択線ＢＳ１２〜ＢＳ１ｎおよびビット線選択線ＢＳ２２〜ＢＳ２ｎはローレベルになる。
【００４６】
また、メモリセルトランジスタＭ２に接続されたワード線ＷＬ２も、図２に示すデコーダ回路２０によってハイレベルになる。ワード線ＷＬ２を除くワード線ＷＬ１〜ＷＬｎはローレベルのままである。
【００４７】
メモリセルトランジスタＭ２に記憶されているデータが「１」であるため、ビット線ＢＩＴ１２とビット線ＢＩＴ２１が接続されない。
【００４８】
アドレスの変化によって、信号ＣＫＰおよび充電制御信号ＣＫＤが生成されるが、ビット線ＢＩＴ１２がビット線ＢＩＴ２１と接続されないため、電源ＶＤＤと放電トランジスタＴｒ３の間に電流経路が発生しない。このため、出力信号線Ｄｂｉｔはローレベルのままであり、充電制御信号ＣＫＤがローレベルとなって放電トランジスタＴｒ３がオフした後も、ノイズが発生する確率が小さいために、出力信号線Ｄｂｉｔの電位がローレベルで安定することは明らかである。
【００４９】
【発明の効果】
本発明の半導体メモリは、行方向および列方向に配置された複数のメモリセルトランジスタを備えている。前記列方向に配置された複数のメモリセルトランジスタのそれぞれのドレイン領域が第１のビット線の一部によって形成され、前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれのソース領域が第２のビット線の一部によって形成され、前記第１のビット線は充電手段によって充電されることが可能であり、前記列方向に配置された前記複数のメモリセルトランジスタのそれぞれが、前記第２のビット線を介して放電手段に接続され、前記充電手段によって前記第１のビット線の充電が開始される時に、前記放電手段が開放状態である。
【００５０】
本発明の半導体メモリによれば、メモリセルトランジスタに記憶されているデータを正確に読み出すと共に読み出し時の消費電力を低減させた読み出し専用半導体メモリが可能となる。
【図面の簡単な説明】
【図１】実施形態における読み出し専用半導体メモリの構成を示す図である。
【図２】ワード線選択手段およびビット線選択手段として働くデコーダを示す図である。
【図３】トリガーパルス生成回路として働く、ＡＴＤ回路およびパルス発生回路を示す図である。
【図４】実施形態における読み出し専用半導体メモリの動作タイミングチャートを示す図である。
【図５】従来技術の読み出し専用半導体メモリの構成図である。
【図６】従来のＮＯＲ型半導体記憶装置を示す図である。
【符号の説明】
ＣＫＤ  充電制御信号
ＣＫＰ  信号
ＶＤＤ  電源
Ｔｒ３  放電トランジスタ
Ｔｒ４  読み出し充電トランジスタ
ＢＳ１１〜ＢＳ１ｎ  ビット線選択線
Ｔｒ１１〜Ｔｒ１ｎ  ビット線選択トランジスタ
Ｔｒ２１〜Ｔｒ２ｎ  ビット線選択トランジスタ
ＢＩＴ１１〜ＢＩＴ１ｎ  ビット線
ＢＩＴ２１〜ＢＩＴ２ｎ  ビット線
ＷＬ１、ＷＬ２〜ＷＬｎ  ワード線
Ｍ１、Ｍ２、Ｍ３  メモリセルトランジスタ
１０    遅延回路
２０    デコーダ
３０    ＡＴＤ回路
４０    パルス発生回路
１００  本実施形態の読み出し専用半導体メモリ
５００  従来の読み出し専用半導体メモリ
６００  従来のＮＯＲ型半導体記憶装置
【図１】
0003599317.tif 000002
【図２】
0003599317.tif 000003
【図３】
0003599317.tif 000004
【図４】
0003599317.tif 000005
【図５】
0003599317.tif 000006
【図６】
0003599317.tif 000007