(57)【特許請求の範囲】
【請求項１】
ＳｉＧｅのベース領域を有するヘテロ接合トランジスタを製造する方法であって、
コレクタ領域が形成されたＳｉ基板上に絶縁膜を形成する工程と、
前記絶縁膜の一部に前記コレクタ領域に通じる窓部を形成する工程と、
前記窓部上及び前記絶縁膜上にＳｉＧｅ膜を非選択的に形成し窓部上に前記ベース領域を形成すると共に前記絶縁膜上にベース電極までの引き出し線に供される領域を形成するＳｉＧｅ膜形成工程と、
前記ベース領域上にＳｉのエミッタ領域を形成する工程とを備え、
前記ＳｉＧｅ膜形成工程は、
絶縁膜上にＳｉＧｅ膜を形成する方法であって、
前記絶縁膜上に第１のＳｉ（１−ｘ）Ｇｅｘ膜（０＜ｘ≦０．０４）を形成するバッファ形成工程と、
前記第１のＳｉ（１−ｘ）Ｇｅｘ膜上に第２のＳｉ（１−ｙ）Ｇｅｙ膜（０．０５≦ｙ＜１）を形成する主膜形成工程とを備え、
前記バッファ形成工程は、前記第１のＳｉ（１−ｘ）Ｇｅｘ膜を０．５ｎｍ以上５ｎｍ以下の厚さ範囲で成膜する形成方法により形成することを特徴とするヘテロ接合トランジスタの製造方法。
【請求項２】
請求項１に記載のＳｉＧｅ膜形工程にあって、
少なくとも前記第２のＳｉ（１−ｙ）Ｇｅｙ膜を、０．１３３Ｐａ以上１．３３×１０４  Ｐａ以下の圧力範囲の減圧ＣＶＤ法により成膜することを特徴とするヘテロ接合トランジスタの製造方法。
【請求項３】
請求項１または２に記載のヘテロ接合トランジスタを製造する方法において、
前記ＳｉＧｅ膜形成工程は、前記第２のＳｉ（１−ｙ）Ｇｅｙ膜のＧｅ組成比ｙが０．０８≦ｙ≦０．３の範囲内であることを特徴とするヘテロ接合トランジスタの製造方法。
【請求項４】
ＳｉＧｅのベース領域を有するヘテロ接合トランジスタであって、
Ｓｉ基板に形成されたコレクタ領域と、
前記Ｓｉ基板上に形成され前記コレクタ領域に通じる窓部を有した絶縁膜と、
前記窓部上に形成されＳｉＧｅ膜からなるベース領域と、
前記絶縁膜上に形成され前記ベース領域に接続されたＳｉＧｅ膜からなる引き出し線と、
前記ベース領域上に形成されたＳｉのエミッタ領域とを備え、
少なくとも前記引き出し線は、前記絶縁膜上に形成された第１のＳｉ（１−ｘ）Ｇｅｘ膜（０＜ｘ≦０．０４）と、
前記第１のＳｉ（１−ｘ）Ｇｅｘ膜上に形成された第２のＳｉ（１−ｙ）Ｇｅｙ膜（０．０５≦ｙ＜１）とを備え、
前記第１のＳｉ（１−ｘ）Ｇｅｘ膜は、０．５ｎｍ以上５ｎｍ以下の厚さであることを特徴とするヘテロ接合トランジスタ。
【請求項５】
請求項４に記載のヘテロ接合トランジスタにおいて、
前記第２のＳｉ（１−ｙ）Ｇｅｙ膜は、Ｇｅ組成比ｙが０．０８≦ｙ≦０．３の範囲内であることを特徴とするヘテロ接合トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、ヘテロ接合トランジスタにおけるベース引き出し線として好適なＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタに関する。
【０００２】
【従来の技術】
ベース領域よりもエミッタ領域のバンドギャップを大きくしてエミッタの注入効率を大幅に向上させることにより、電流利得の増大を図るＨＢＴ（ヘテロ接合トランジスタ）は、低雑音かつＳｉでは達成し得ない高速動作が可能であり、論理回路、通信システム、マイクロ波デバイス（Ａ／Ｄ変換に用いるアンプ等）等に用いられる高機能デバイスである。
【０００３】
従来、ＨＢＴは、ＧａＡｓとＡｌＧａＡｓとの組み合わせ等により製作されていたが、近年、Ｓｉ（シリコン）よりもＳｉＧｅ（シリコン−ゲルマニウム）のバンドギャップが小さいことから、ＳｉＧｅを用いたＨＢＴ（以下、ＳｉＧｅ−ＨＢＴと称す）が開発・研究されている。このＳｉＧｅ−ＨＢＴは、技術蓄積の豊富なＳｉプロセスと整合し易い、Ｓｉ−ＬＳＩとの混載（１チップ化）が可能、ＧａＡｓデバイスに比べて製造コストが下がる、Ｓｉに比べて環境的に扱いが難しいＡｓ等を多量に用いないで済む等の利点がある。
【０００４】
ベース領域にＳｉＧｅを用いるＳｉＧｅ−ＨＢＴの製造プロセスとしては、例えば、コレクタ領域が形成されたシリコンウェーハ上にＳｉＯ２を形成し、このＳｉＯ２に対してベース開口部（ベース窓部）を設け、このベース開口部にＳｉＧｅをエピタキシャル成長してベース領域を形成した後、ベース領域上にＳｉのエミッタ領域を形成している。
【０００５】
なお、従来、例えば、特開平９−１８１０９１号公報や特開２０００−３１１５５号公報では、ＳｉＧｅの非選択エピタキシャル成長を行う前にバッファとしてＳｉを１０〜５０ｎｍ成膜する技術が開示されている。また、例えば、Ｄ．Ｌ．Ｈａｒａｍｅ等（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  Ｖｏｌ．４２，Ｎｏ．，Ｍａｒｃｈ  １９９５，ｐ４６９．）やＪ．Ｌ．Ｒｅｇｏｌｉｎｉ等（Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  ｉｎ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｐｒｏｃｅｓｓｉｎｇ）では、ベース開口部を加工する際、ウェーハ全面に多結晶Ｓｉ薄膜を堆積し、これをマスクとしてベース部の絶縁膜をエッチングした後、多結晶Ｓｉ薄膜を剥離することなく、ＳｉＧｅの非選択エピタキシャル成長を行う技術が提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来の技術では、以下のような課題が残されている。
非選択エピタキシャル成長によってＳｉＧｅを成膜させるＳｉＧｅ−ＨＢＴでは、ベース開口部に成長するエピタキシャル層がベース層（ベース領域）として用いられると共に、ベース層に連続してＳｉＯ２上に成長する多結晶層がベース引き出し線として用いられる。この場合、ＳｉＯ２上に直接ＳｉＧｅを成膜するとＳｉＯ２上に成長する多結晶層が膜荒れを起こし、結果としてベース引き出し線の抵抗が高くなり、トランジスタ特性を劣化させてしまう場合がある。特に、ＨＢＴのベース領域に要求される高いＧｅ組成比ほど膜荒れが生じ易く、また膜厚が薄いほど、その効果が顕著になり易いという傾向がある。
【０００７】
上記従来技術では、ＳｉＯ２上に予めＳｉのバッファ層を１０〜５０ｎｍ成膜しているため、その上に成長するＳｉＧｅの膜荒れが生じ難いと思われるが、このバッファ層をベース層とする場合、バッファ層厚１０〜５０ｎｍ分だけ実質的にベース層厚が厚くなってしまう。すなわち、一般的にトランジスタのベース層幅は薄いほど高速なトランジスタとなるが、従来技術ではバッファ層厚の分だけ電子のベース走行時間が長くなり、高速動作のためにＳｉＧｅベース層を採用したメリットが低減し、トランジスタの動作速度がＳｉＧｅのみでベース領域を形成する場合よりも遅くなってしまう不都合があった。
【０００８】
また、多結晶Ｓｉ薄膜をマスクとしてベース部の絶縁膜をエッチングした後にＳｉＧｅ成長を行う上記従来技術では、多結晶Ｓｉの成膜とＳｉＧｅの成膜とで異なる製造工程を必要とするが、近年のＬＳＩ製造では微細配線の結果、製造工程中の熱履歴を極力抑える必要があり、デバイスに対する熱影響の観点からも、この従来技術のように熱工程が多いことは好ましいことではない。
【０００９】
本発明は、前述の課題に鑑みてなされたもので、絶縁膜上のＳｉＧｅ膜が荒れることを防いで膜質及び膜抵抗を改善することができるＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタを提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明者らは、ＳｉＧｅの成膜技術について研究を行ってきた結果、一定範囲のＧｅ組成比であれば非常に薄いＳｉＧｅバッファ層厚でも、膜荒れ及び抵抗を大幅に改善することができることを見出した。すなわち、本発明者らは、ＳｉＯ２上にＧｅ組成比を変えたＳｉＧｅ膜を成長し、その成膜状態等を調べると共に、バッファ層の厚さを変えたＳｉＧｅ膜を成長し、その抵抗を測定した。なお、図５、図６及び図７は、それぞれＧｅ組成比を０．０４、０．１３及び０．３０としたＳｉＧｅ膜のＳＥＭ写真である。また、図８は、抵抗測定の一例であり、ＳｉＯ２上にバッファ層としてＳｉ膜を成長し、該バッファ層の層厚を０〜５ｎｍまで変えた場合のＳｉＧｅ膜（Ｇｅ組成比０．３０、バッファ層上の層厚は同一）のシート抵抗を示すグラフである。
【００１１】
図６〜図７からわかるように、Ｇｅ組成比が０．１３の場合では、ＳｉＧｅ膜は部分的に不連続化しており、さらにＧｅ組成比０．３０の場合では完全に不連続化してしまいほとんど成膜されていないのに対し、０．０４の場合では、全体的に不連続化しておらず、良質な成膜状態が得られていることがわかった。また、図８からわかるように、バッファ層の層厚が０．５ｎｍでは抵抗値が約半分に低減され、さらに層厚が１ｎｍで抵抗値が一桁下がることがわかった。
【００１２】
したがって、本発明は、この知見に基づいた技術であり、前記課題を解決するために以下の構成を採用した。
すなわち、本発明のＳｉＧｅ膜の形成方法は、絶縁膜上にＳｉＧｅ膜を形成する方法であって、前記絶縁膜上に第１のＳｉ（１−ｘ）Ｇｅｘ  膜（０＜ｘ≦０．０４）を形成するバッファ形成工程と、前記第１のＳｉ（１−ｘ）Ｇｅｘ  膜上に第２のＳｉ（１−ｙ）Ｇｅｙ  膜（０．０５≦ｙ＜１）を形成する主膜形成工程とを備え、前記バッファ形成工程は、前記第１のＳｉ（１−ｘ）Ｇｅｘ  膜を０．５ｎｍ以上５ｎｍ以下の厚さ範囲で成膜することを特徴とする。
【００１３】
このＳｉＧｅ膜の形成方法では、バッファ形成工程において、第１のＳｉ（１−ｘ）Ｇｅｘ  膜を０．５ｎｍ以上５ｎｍ以下の厚さ範囲で成膜するので、従来のように１０〜５０ｎｍという厚いバッファ層を不要とし、非常に薄いバッファ層で第２のＳｉＧｅ膜の不連続化（膜荒れ）を改善し、抵抗も大幅に低抵抗化させることができる。なお、上述したように、第１のＳｉ（１−ｘ）Ｇｅｘ  膜を少なくとも０．５ｎｍとすると、全く第１のＳｉ（１−ｘ）Ｇｅｘ  膜を設けない場合（第２のＳｉ（１−ｙ）Ｇｅｙ  膜のみ）よりも抵抗値を大幅に低減する効果が得られる。
例えば、第２のＳｉ（１−ｙ）Ｇｅｙ  膜がＧｅ組成比ｙ＝０．３であっても、第１のＳｉ（１−ｘ）Ｇｅｘ  膜を０．５ｎｍとすると抵抗値を約半分に低減でき、より好ましくは１ｎｍとすると抵抗値を一桁下げることができる。なお、第１のＳｉ（１−ｘ）Ｇｅｘ  膜を５ｎｍ以下としたのは、これ以上厚くしても低抵抗化の効果が小さく、抵抗値があまり変わらないためである。
【００１４】
また、本発明のＳｉＧｅ膜の形成方法は、少なくとも前記第２のＳｉ（１−ｙ）Ｇｅｙ膜を、０．１３３Ｐａ以上１．３３×１０４Ｐａ以下の圧力範囲の減圧ＣＶＤ法により成膜する場合に好適である。
すなわち、減圧ＣＶＤ法は、高真空で成膜を行うＵＨＶ−ＣＶＤ法よりもＳｉＧｅ膜の膜荒れが顕著になるおそれがあるが、本発明の第２のＳｉ（１−ｙ）Ｇｅｙ膜の成膜方法に減圧ＣＶＤ法を適用することにより、ＵＨＶ−ＣＶＤ法等の成長方法に比べて顕著に膜荒れ抑制の効果を得ることができる。また、減圧ＣＶＤ法でも容易に良質なＳｉＧｅ膜を得ることができるため、ＵＨＶ−ＣＶＤ法等の高真空技術を用いる必要が無くなり、生産性等を向上させることができる。
【００１５】
本発明のヘテロ接合トランジスタの製造方法は、ＳｉＧｅのベース領域を有するヘテロ接合トランジスタを製造する方法であって、コレクタ領域が形成されたＳｉ基板上に絶縁膜を形成する工程と、前記絶縁膜の一部に前記コレクタ領域に通じる窓部を形成する工程と、前記窓部上及び前記絶縁膜上にＳｉＧｅ膜を非選択的に形成し窓部上に前記ベース領域を形成すると共に前記絶縁膜上にベース電極までの引き出し線に供される領域を形成するＳｉＧｅ膜形成工程と、前記ベース領域上にＳｉのエミッタ領域を形成する工程とを備え、前記ＳｉＧｅ膜形成工程は、前記ＳｉＧｅ膜を上記本発明のＳｉＧｅ膜の形成方法により形成することを特徴とする。
【００１６】
また、本発明のヘテロ接合トランジスタは、ＳｉＧｅのベース領域を有するヘテロ接合トランジスタであって、Ｓｉ基板に形成されたコレクタ領域と、前記Ｓｉ基板上に形成され前記コレクタ領域に通じる窓部を有した絶縁膜と、前記窓部上に形成されＳｉＧｅ膜からなるベース領域と、前記絶縁膜上に形成され前記ベース領域に接続されたＳｉＧｅ膜からなる引き出し線と、前記ベース領域上に形成されたＳｉのエミッタ領域とを備え、少なくとも前記引き出し線は、前記絶縁膜上に形成された第１のＳｉ（１−ｘ）Ｇｅｘ  膜（０＜ｘ≦０．０４）と、前記第１のＳｉ（１−ｘ）Ｇｅｘ  膜上に形成された第２のＳｉ（１−ｙ）Ｇｅｙ  膜（０．０５≦ｙ＜１）とを備え、前記第１のＳｉ（１−ｘ）Ｇｅｘ  膜は、０．５ｎｍ以上５ｎｍ以下の厚さであることを特徴とする。
【００１７】
これらのヘテロ接合トランジスタの製造方法及びヘテロ接合トランジスタでは、第１のＳｉ（１−ｘ）Ｇｅｘ  膜（０＜ｘ≦０．０４）上に第２のＳｉ（１−ｙ）Ｇｅｙ  膜（０．０５≦ｙ＜１）が形成され、第１のＳｉ（１−ｘ）Ｇｅｘ  膜が０．５ｎｍ以上５ｎｍ以下の厚さであるので、絶縁膜上に膜荒れが抑制されたＳｉＧｅ膜が得られ、ベース引き出し線を低抵抗化できると共に、ベース領域のＳｉＧｅ膜として、薄い第１のＳｉ（１−ｘ）Ｇｅｘ  膜をバッファとしているので、全体としてベース層幅を薄くすることができる。
【００１８】
また、本発明のヘテロ接合トランジスタの製造方法は、前記ＳｉＧｅ膜形成工程が、前記第２のＳｉ（１−ｙ）Ｇｅｙ膜のＧｅ組成比ｙが０．０８≦ｙ≦０．３の範囲内であることが好ましい。
また、本発明のヘテロ接合トランジスタは、前記第２のＳｉ（１−ｙ）Ｇｅｙ膜のＧｅ組成比ｙが０．０８≦ｙ≦０．３の範囲内であることが好ましい。
【００１９】
これらのヘテロ接合トランジスタの製造方法及びヘテロ接合トランジスタでは、第２のＳｉ（１−ｙ）Ｇｅｙ膜のＧｅ組成比ｙが０．０８≦ｙ≦０．３の範囲内であるので、ＨＢＴのベース領域として好適なバンドギャップが得られる。
【００２０】
【発明の実施の形態】
以下、本発明に係るＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタの一実施形態を、図１から図３を参照しながら説明する。
【００２１】
図１は、本発明のヘテロ接合バイポーラトランジスタシリコン（ＨＢＴ）の概略的な断面構造を示すものである。該ＨＢＴの構造をその製造プロセスと合わせて説明すると、図２の（ａ）に示すように、ｐ型シリコンウェーハ（Ｓｉ基板）１表面には、ヒ素打ち込みによりｎ＋＋にドーピングされた埋込みサブコレクタ領域２が形成され、さらにシリコンウェーハ１表面にｎ型単結晶シリコンのｎ−Ｓｉエピタキシャル層３をエピタキシャル成長により形成する。
【００２２】
次に、図２の（ｂ）に示すように、ｎ−Ｓｉエピタキシャル層３に埋込みサブコレクタ領域２に達するようにリン打ち込みにより、ｎ＋にドーピングされた第１のコレクタウェル４及び第２のコレクタウェル５（コレクタ領域）が生成される。そして、図２の（ｃ）に示すように、ｎ−Ｓｉエピタキシャル層３の表面に絶縁膜として第１のＳｉＯ２層（二酸化シリコン層）６を熱酸化工程により形成する。この後、第１のＳｉＯ２層６にマスク処理を施して選択的にエッチングを行い、第１のコレクタウェル４に通じるベース窓部７を形成する。
【００２３】
次に、図２の（ｄ）に示すように、ベース窓部７上及び第１のＳｉＯ２層６上にＳｉＧｅ膜８を非選択的に形成する。このＳｉＧｅ膜８は、バッファ層として形成される第１のＳｉ（１−ｘ）Ｇｅｘ膜（０≦ｘ＜０．０５）９と、該第１のＳｉ（１−ｘ）Ｇｅｘ膜９上に形成される第２のＳｉ（１−ｙ）Ｇｅｙ膜（０．０５≦ｙ＜１）１０との２層構造を有する。
【００２４】
すなわち、ＳｉＧｅ膜８を形成するには、まず、ベース窓部７上及び第１のＳｉＯ２層６上に第１のＳｉ（１−ｘ）Ｇｅｘ膜９を０．５ｎｍ以上５ｎｍ以下の厚さ範囲で非選択エピタキシャル成長により成膜する（バッファ形成工程）。さらに、第１のＳｉ（１−ｘ）Ｇｅｘ膜９上に第２のＳｉ（１−ｙ）Ｇｅｙ膜１０を非選択エピタキシャル成長により成膜する。
【００２５】
なお、第１のＳｉ（１−ｘ）Ｇｅｘ膜９及び第２のＳｉ（１−ｙ）Ｇｅｙ膜１０は、０．１３３Ｐａ以上１．３３×１０４Ｐａ以下の圧力範囲の減圧ＣＶＤ法により成膜する。また、第２のＳｉ（１−ｙ）Ｇｅｙ膜１０のＧｅ組成比ｙは、より好ましくは０．０８≦ｙ≦０．３の範囲内に設定される。また、この減圧ＣＶＤ法における成膜温度は、６００〜８００℃であると共に、キャリアガスとしてＨ２を、ソースガスとしてＳｉＨ４及びＧｅＨ４を用いている。
【００２６】
この成膜工程では、ベース窓部７に形成される第１のＳｉ（１−ｘ）Ｇｅｘ膜９及び第２のＳｉ（１−ｙ）Ｇｅｙ膜１０が、単結晶のエピタキシャル層として形成され、第１のＳｉＯ２層６上に形成される第１のＳｉ（１−ｘ）Ｇｅｘ膜９及び第２のＳｉ（１−ｙ）Ｇｅｙ膜１０が、多結晶の非エピタキシャル層として形成される。なお、第１のＳｉ（１−ｘ）Ｇｅｘ膜９及び第２のＳｉ（１−ｙ）Ｇｅｙ膜１０は、ホウ素によりｐにドーピングされる。
このようにして、ベース窓部７にＳｉＧｅ膜８によるヘテロ接合のベース領域１１が形成される。
【００２７】
次に、第２のＳｉ（１−ｙ）Ｇｅｙ膜１０上にマスク処理を施して選択的にエッチングを行い、図３の（ａ）に示すように、ベース引き出し線１２及びベース領域１１に供される部分を残して第１のＳｉ（１−ｘ）Ｇｅｘ膜９及び第２のＳｉ（１−ｙ）Ｇｅｙ膜１０を除去する。さらに、図３の（ｂ）に示すように、残った第２のＳｉ（１−ｙ）Ｇｅｙ膜１０上及び露出した第１のＳｉＯ２層６上に第２のＳｉＯ２層１３を成膜する。
【００２８】
次に、第２のＳｉＯ２層１３上にマスク処理を施して選択的にウェットエッチングを行い、ベース領域１１に通じるエミッタ窓部１４を形成する。この後、エミッタ窓部１４及び第２のＳｉＯ２層１３上にＣＶＤ法によりＳｉをエピタキシャル成長させ、エミッタ窓部１４にＳｉ単結晶層１５を成膜してエミッタ領域１６を形成する。そして、エミッタ窓部１４にマスク処理を施し、エミッタ領域１６に供される部分を残して第２のＳｉＯ２層１３上のＳｉをエッチング処理により除去する。
【００２９】
次に、第２のＳｉＯ２層１３上にマスク処理を施して選択的にウェットエッチングを行い、図３の（ｃ）に示すように、ベース引き出し線１２に通じるベース電極窓部１７と、エミッタ領域１６に通じるエミッタ電極窓部１８と、第２のコレクタウェル５に通じるコレクタ電極窓部１９とを形成する。この後、ベース電極窓部１７、エミッタ電極窓部１８及びコレクタ電極窓部１９に、金属材料を選択的に埋め込んでそれぞれベース電極２０、エミッタ電極２１及びコレクタ電極２２を形成することにより、本実施形態のＨＢＴが製造される。
【００３０】
本実施形態のＳｉＧｅ膜の形成方法、ＨＢＴの製造方法及びＨＢＴでは、第１のＳｉ（１−ｘ）Ｇｅｘ膜９（０≦ｘ＜０．０５）上に第２のＳｉ（１−ｙ）Ｇｅｙ膜１０（０．０５≦ｙ＜１）が形成され、第１のＳｉ（１−ｘ）Ｇｅｘ膜９が０．５ｎｍ以上５ｎｍ以下の厚さであるので、第１のＳｉＯ２層６上に膜荒れが抑制されたＳｉＧｅ膜８が得られ、ベース引き出し線１２を低抵抗化できると共に、ベース領域１１のＳｉＧｅ膜８としては、薄い第１のＳｉ（１−ｘ）Ｇｅｘ膜９をバッファとしているので、全体としてベース層幅が薄くなり、高速動作を得ることができる。
【００３１】
また、第２のＳｉ（１−ｙ）Ｇｅｙ膜１０を０．１３３Ｐａ以上１．３３×１０４Ｐａ以下の圧力範囲の減圧ＣＶＤ法で成膜するので、ＵＨＶ−ＣＶＤ法等の成長方法に比べて顕著に膜荒れ抑制の効果を得ることができると共に、減圧ＣＶＤ法でも容易に良質なＳｉＧｅ膜を得ることができるため、ＵＨＶ−ＣＶＤ法等の高真空技術を用いる必要が無くなり、生産性等を向上させることができる。なお、第２のＳｉ（１−ｙ）Ｇｅｙ膜１０のＧｅ組成比ｙが０．０８≦ｙ≦０．３の範囲内であるので、ＨＢＴのベース領域１１として好適なバンドギャップが得られる。
【００３２】
【実施例】
次に、本発明に係るＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタを、実施例により具体的に説明する。
【００３３】
上記実施形態と同様に第１のＳｉＯ２層上に第１のＳｉ（１−ｘ）Ｇｅｘ膜及び第２のＳｉ（１−ｙ）Ｇｅｙ膜を実際に成膜し、その成膜状態及び抵抗（シート抵抗）を調べた。
なお、本発明に係る実施例の第２のＳｉ（１−ｙ）Ｇｅｙ膜は、Ｇｅ組成比ｙが０．３０である。また、第１のＳｉ（１−ｘ）Ｇｅｘ膜は、層厚が５ｎｍであってＧｅ組成比が０、すなわちＳｉ膜を用いている。
【００３４】
図４は、本発明の実施例によるＳｉＧｅ膜のＳＥＭ写真を示したものである。この図４と、比較例としての図７とを比較すると、バッファ層を有しない比較例の場合は、ＳｉＧｅが不連続化してほとんど成膜されていないのに対し、本実施例の場合では、連続かつ良質な成膜状態が得られていることがわかる。
【００３５】
また、ＳｉＧｅ層（Ｇｅ組成比０．３０）を成膜した際のシート抵抗を調べたところ、図８に示すように、バッファ層のないＳｉＧｅ層の場合は１×１０５Ωであったのに対し、本発明の実施例では、１×１０４Ωであり、一桁も低抵抗化していた。このように、本発明を適用した場合では、従来と比べて良質な膜が得られると共に大幅な低抵抗化が得られた。
【００３６】
なお、本発明は、次のような実施形態をも含むものである。
上記実施形態では、本発明のＳｉＧｅ膜の形成方法をＨＢＴにおけるベース引き出し線形成に適用したが、絶縁膜上にＳｉＧｅ膜を成膜した構造を有する他のデバイス等の製造に適用しても構わない。例えば、ＭＯＳトランジスタ等のＭＯＳ構造において、ゲート酸化膜上にゲート電極としてＳｉＧｅ膜を形成する場合等に本発明を適用してもよい。
【００３７】
また、上記実施形態では、第１のＳｉＧｅ膜としてＧｅ組成比が一定の層を形成したが、Ｇｅ組成比ｘが０≦ｘ＜０．０５の範囲内で変化している第１のＳｉＧｅ膜でも構わない。例えば、絶縁膜（ＳｉＯ２）上にＧｅ組成比ｘを０から０．１５まで徐々に増加させながら組成が傾斜したＳｉＧｅ層を形成し、この傾斜組成のＳｉＧｅ層上にさらにＧｅ組成比ｘが０．１５のＳｉＧｅ層を形成する場合も本発明に含まれる。
【００３８】
すなわち、絶縁膜上に形成される傾斜組成ＳｉＧｅ層のうち初期の０≦ｘ＜０．０５のＧｅ組成比ｘを有する層の領域が、０．５ｎｍ≦５ｎｍ以下の厚さであれば、この層の領域が本発明における第１のＳｉＧｅ膜とみなすことができる。そして、この領域以降のＧｅ組成比ｘが０．０５から０．１５までのＳｉＧｅ領域は、本発明における第２のＳｉＧｅ膜とみなすことができる。このように、本発明における第１のＳｉＧｅ膜上に成膜する第２のＳｉＧｅ膜は、第１のＳｉＧｅ膜の成膜後に成膜工程を中断することなく連続的に成膜されるＳｉＧｅ層も含むものである。
【００３９】
【発明の効果】
本発明によれば、以下の効果を奏する。
本発明のＳｉＧｅ膜の形成方法によれば、バッファ形成工程において、第１のＳｉ（１−ｘ）Ｇｅｘ膜を０．５ｎｍ以上５ｎｍ以下の厚さ範囲で成膜するので、従来のように１０〜５０ｎｍという厚いバッファ層を不要とし、非常に薄い厚さのバッファ層で第２のＳｉＧｅ膜の不連続化（膜荒れ）を改善し、抵抗も大幅に低抵抗化させることができ、絶縁膜上のＳｉＧｅ膜を種々のデバイスにおける低抵抗な配線や電極として用いることが可能になる。
【００４０】
また、本発明のヘテロ接合トランジスタの製造方法及びヘテロ接合トランジスタによれば、第１のＳｉ（１−ｘ）Ｇｅｘ膜（０≦ｘ＜０．０５）上に第２のＳｉ（１−ｙ）Ｇｅｙ膜（０．０５≦ｙ＜１）が形成され、第１のＳｉ（１−ｘ）Ｇｅｘ膜が０．５ｎｍ以上５ｎｍ以下の厚さであるので、絶縁膜上に膜荒れが抑制されたＳｉＧｅ膜が得られ、薄いバッファ層厚にもかかわらず、低抵抗ベース引き出し線として使用し得る膜を得ることができる。この結果、ＳｉＧｅベース領域を厚いバッファ層無しで作製することができるようになり、非選択エピタキシャル成長によって、より高速な動作が可能なＳｉＧｅ−ＨＢＴを実現することができる。
【図面の簡単な説明】
【図１】本発明に係るＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタの一実施形態におけるＨＢＴを示す概略的な断面図である。
【図２】本発明に係るＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタの一実施形態において、ＨＢＴの第２のＳｉＧｅ膜形成までの製造プロセスを工程順に示す断面図である。
【図３】本発明に係るＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタの一実施形態において、ＨＢＴの第２のＳｉＧｅ膜形成後から各電極形成までの製造プロセスを工程順に示す断面図である。
【図４】本発明に係るＳｉＧｅ膜の形成方法とヘテロ接合トランジスタの製造方法、及びヘテロ接合バイポーラトランジスタの一実施形態において、ＨＢＴの第２のＳｉＧｅ膜の成膜状態を示すＳＥＭ写真である。
【図５】ＳｉＯ２上に形成したＧｅ組成比０．０４のＳｉＧｅ膜の成膜状態を示すＳＥＭ写真である。
【図６】ＳｉＯ２上に形成したＧｅ組成比０．１３のＳｉＧｅ膜の成膜状態を示すＳＥＭ写真である。
【図７】ＳｉＯ２上に形成したＧｅ組成比０．３０のＳｉＧｅ膜の成膜状態を示すＳＥＭ写真である。
【図８】バッファ層の層厚を０〜５ｎｍまで変えた場合のＳｉＧｅ膜のシート抵抗を示すグラフである。
【符号の説明】
１  ｐ型シリコンウェーハ（Ｓｉ基板）
４  第１のコレクタウェル（コレクタ領域）
５  第２のコレクタウェル（コレクタ領域）
６  第１のＳｉＯ２層（絶縁膜）
７  ベース窓部（窓部）
８  ＳｉＧｅ膜
９  第１のＳｉ（１−ｘ）Ｇｅｘ膜
１０  第２のＳｉ（１−ｙ）Ｇｅｙ膜
１１  ベース領域
１２  ベース引き出し線（引き出し線）
１６  エミッタ領域
２０  ベース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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