(57)【特許請求の範囲】
【請求項１】
遊技領域に設けられている入賞領域に遊技球が入賞すると賞球を払い出す遊技機であって、
遊技機に設けられる電気部品を制御するための処理を行う電気部品制御マイクロコンピュータを搭載した電気部品制御基板と、
前記電気部品制御基板とは別個に設けられ前記電気部品制御基板で使用される各電圧を生成する電源基板とを備え、
前記電気部品制御基板は、前記電気部品制御マイクロコンピュータとして遊技の進行を制御する遊技制御用マイクロコンピュータが搭載された遊技制御基板と、前記電気部品制御マイクロコンピュータとして入賞に応じて前記遊技制御用マイクロコンピュータから出力される賞球制御コマンドにもとづいて賞球払出処理を行う賞球制御用マイクロコンピュータが搭載された賞球制御基板とを含み、
前記遊技制御用マイクロコンピュータは、バックアップ電源により遊技機に対する電力供給が停止してもデータが保持されるＲＡＭを有し、電力供給開始時にＲＡＭの保持データにもとづいて遊技状態を復帰させる遊技状態復帰制御を行うことが可能であり、
前記賞球制御用マイクロコンピュータは、バックアップ電源により遊技機に対する電力供給が停止してもデータが保持されるＲＡＭを有し、電力供給開始時にＲＡＭの保持データにもとづいて電力供給停止時の賞球払出処理を再開することが可能であり、
前記電源基板に、遊技機で使用される所定電位電源の電圧を監視し、該所定電位電源の電圧が所定値以下になると検出信号を出力する電源監視手段が設けられ、
前記電源監視手段は前記遊技制御基板の前記遊技制御用マイクロコンピュータと前記賞球制御基板の前記賞球制御用マイクロコンピュータとに接続され、単一の前記電源監視手段から前記遊技制御用マイクロコンピュータと前記賞球制御用マイクロコンピュータとに検出信号が出力され、
前記遊技制御用マイクロコンピュータは、前記電源監視手段からの検出信号により、電力供給が停止してもデータが保持される前記ＲＡＭにレジスタ値を格納した後前記ＲＡＭへのアクセスを禁止するＲＡＭアクセス禁止処理を行う電力供給停止時処理を実行し、
前記賞球制御用マイクロコンピュータは、前記電源監視手段からの検出信号により、電力供給が停止してもデータが保持される前記ＲＡＭへのアクセスを禁止するＲＡＭアクセス禁止処理を行う電力供給停止時処理を実行し、
遊技機に対する電源供給が開始され前記遊技制御用マイクロコンピュータおよび前記賞球制御用マイクロコンピュータが動作開始したときに前記電力供給停止時処理を実行しない様にするための電力供給停止時処理制限手段を備え、
前記電力供給停止時処理制限手段は、電力の供給が開始されてから、前記電源監視手段からの検出信号が出力されている期間よりも長く、電気部品制御マイクロコンピュータをシステムリセットされた状態に保持させることにより、前記電気部品制御マイクロコンピュータのシステムリセットを解除するタイミングを、前記電源監視手段からの検出信号が出力されなくなった後のタイミングに遅延させる遅延手段を含む
ことを特徴とする遊技機。
【請求項２】
電源監視手段が監視する所定電位電源と同一の電位電源を監視して、該電位電源の電圧が、前記電源監視手段が検出信号を出力するときの電圧よりも低い所定の値以下になったときに検出信号を出力する第２の電源監視手段を備え、
遊技制御用マイクロコンピュータと賞球制御用マイクロコンピュータとは、ともに、前記第２の電源監視手段からの検出信号の入力に応じてシステムリセットされ、
前記遊技制御用マイクロコンピュータは、電力供給停止時処理において、割込禁止状態に設定した後にＲＡＭにレジスタ値を格納し、
第２の電源監視手段は、所定電位電源の電圧が、電源監視手段による検出信号の出力から該第２の電源監視手段による検出信号の出力までの期間に前記遊技制御用マイクロコンピュータが電力供給停止時処理を完了するように設定された所定値以下になったときに検出信号を出力する
請求項１記載の遊技機。
【請求項３】
電源監視手段は、電力供給停止時に、電気部品制御マイクロコンピュータが動作不能となる前の段階で、前記電気部品制御マイクロコンピュータに検出信号を出力する
請求項２記載の遊技機。
【請求項４】
電気部品制御マイクロコンピュータのシステムリセットを解除するタイミングを遅延させるコンデンサにより電力供給停止時処理制限手段が実現される
請求項１から請求項３のうちのいずれかに記載の遊技機。
【請求項５】
電気部品制御マイクロコンピュータは、システムリセットの解除に応じて所定の起動時処理を行い、
所定条件は、所定電位電源の電圧が所定の値に満たない場合に成立し、前記所定の値は、前記起動時処理終了時の所定電位電源の電圧の値よりも小さい値に設定される
請求項１から請求項３のうちのいずれかに記載の遊技機。
【請求項６】
電源監視手段からの検出信号は、マスク不能割込信号として電気部品制御マイクロコンピュータに入力される
請求項１から請求項５のうちのいずれかに記載の遊技機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、遊技者の操作に応じて遊技が行われるパチンコ遊技機、コイン遊技機、スロット機等の遊技機に関し、特に、遊技盤における遊技領域において遊技者の操作に応じて遊技が行われる遊技機に関する。
【０００２】
【従来の技術】
遊技機として、遊技球などの遊技媒体を発射装置によって遊技領域に発射し、遊技領域に設けられている入賞口などの入賞領域に遊技媒体が入賞すると、所定個の賞球が遊技者に払い出されるものがある。さらに、表示状態が変化可能な可変表示部が設けられ、可変表示部の表示結果があらかじめ定められた特定の表示態様となった場合に所定の遊技価値を遊技者に与えるように構成されたものがある。
【０００３】
なお、遊技価値とは、遊技機の遊技領域に設けられた可変入賞球装置の状態が打球が入賞しやすい遊技者にとって有利な状態になることや、遊技者にとって有利な状態となるための権利を発生させたりすることや、景品遊技媒体払出の条件が成立しやすくなる状態になることことである。
【０００４】
パチンコ遊技機では、特別図柄を表示する可変表示部の表示結果があらかじめ定められた特定の表示態様の組合せとなることを、通常、「大当り」という。大当りが発生すると、例えば、大入賞口が所定回数開放して打球が入賞しやすい大当り遊技状態に移行する。そして、各開放期間において、所定個（例えば１０個）の大入賞口への入賞があると大入賞口は閉成する。そして、大入賞口の開放回数は、所定回数（例えば１６ラウンド）に固定されている。なお、各開放について開放時間（例えば２９．５秒）が決められ、入賞数が所定個に達しなくても開放時間が経過すると大入賞口は閉成する。また、大入賞口が閉成した時点で所定の条件（例えば、大入賞口内に設けられているＶゾーンへの入賞）が成立していない場合には、大当り遊技状態は終了する。
【０００５】
また、「大当り」の組合せ以外の表示態様の組合せのうち、複数の可変表示部の表示結果のうちの一部が未だに導出表示されていない段階において、既に表示結果が導出表示されている可変表示部の表示態様が特定の表示態様の組合せとなる表示条件を満たしている状態を「リーチ」という。そして、可変表示部に可変表示される識別情報の表示結果が「リーチ」となる条件を満たさない場合には「はずれ」となり、可変表示状態は終了する。遊技者は、大当りをいかにして発生させるかを楽しみつつ遊技を行う。
【０００６】
そして、遊技球が遊技盤に設けられている入賞口に遊技球が入賞すると、あらかじめ決められている個数の賞球払出が行われる。遊技の進行は主基板に搭載された遊技制御手段によって制御されるので、入賞にもとづく賞球個数は、遊技制御手段によって決定され、賞球制御基板に送信される。なお、以下、遊技制御手段およびその他の制御手段を、それぞれ電気部品制御手段と呼ぶことがある。
【０００７】
【発明が解決しようとする課題】
以上のように、遊技機には、遊技制御手段を初めとする種々の電気部品制御手段が搭載されている。一般に、各電気部品制御手段はマイクロコンピュータで構成され、停電が発生した後、初期状態からの復帰となるため、遊技者が獲得したはずの利益を受けることができない等の問題が発生し得る。この様な問題の解決手段の一つとして、停電等による遊技機の電圧値の低下に伴なって発せられる所定の信号に応じて遊技制御を中断して電源断処理を開始し電源断状態として、記憶内容をバックアップ電源により保護させて、電源の復帰を待機させる方法がある。
【０００８】
このような方法を用いた場合、停電等からの復旧時における遊技機の電圧値の上昇途中であっても、マイクロコンピュータが所定の信号のレベルに応じて誤って電源断処理を開始してしまい、再び電源断状態とされる可能性がある。
【０００９】
そこで、本発明は、停電後の電源復旧時などの電源投入時において、遊技機の立ち上げ途中に誤って電源断処理が実行されることを防止することを目的とする。
【００１０】
【課題を解決するための手段】
本発明による遊技機は、遊技者が所定の遊技を行うことが可能な遊技機であって、遊技機に設けられる電気部品を制御するための処理を行う電気部品制御手段と、遊技機で使用される所定電位電源の電圧を監視し、所定条件が成立したときに検出信号を出力する電源監視手段とを備え、電気部品制御手段は、電源監視手段からの検出信号により所定の電力供給停止時処理を実行し、電気部品制御手段の電力供給開始時では、電力供給停止時処理を実行しない様にするための電力供給停止時処理制限手段を備えたことを特徴とする。なお、電気部品制御手段の例として、遊技進行を制御する遊技制御手段や、遊技媒体の払出制御を行う払出制御手段がある。
【００１１】
電力供給停止時処理制限手段は、電気部品制御手段のシステムリセットを解除するタイミングを遅延させる遅延手段を含み、遅延手段により電源監視手段の検出信号の入力に応じた電力供給停止時処理の実行が可能な状態となるタイミングを遅延させるように構成されていてもよい。
【００１２】
電力供給停止時処理制限手段は、電力の供給が開始されてから、電源監視手段からの検出信号が電力供給停止時処理の実行を示す状態となっている期間よりも長く、電気部品制御手段のシステムリセット状態を保持させるように構成されていてもよい。
【００１３】
電気部品制御手段は、システムリセットの解除に応じて所定の起動時処理を行い、所定条件は、所定電位電源の電圧が所定の値に満たない場合に成立し、所定の値は、起動時処理終了時の所定電位電源の電圧の値よりも小さい値に設定される構成であってもよい。
【００１４】
電源監視手段は、電力供給停止時に、電気部品制御手段が動作不能となる前の段階で、電気部品制御手段に検出信号を出力するように構成されていてもよい。
【００１５】
検出信号は、マスク不能割込信号として電気部品制御手段に入力されるように構成されていてもよい。
【００１６】
電気部品制御手段は、電力供給開始時に、電力供給停止直前の内容を保持することが可能な記憶手段に保持されている保持データにもとづいて制御を再開させることが可能である構成であってもよい。
【００１７】
電気部品制御手段は、電力供給停止時処理においてＲＡＭアクセス禁止処理を実行するように構成されていてもよい。
【００１８】
【発明の実施の形態】
以下、本発明の一実施形態を図面を参照して説明する。
まず、遊技機の一例であるパチンコ遊技機の全体の構成について説明する。図１はパチンコ遊技機１を正面からみた正面図、図２はパチンコ遊技機１の内部構造を示す全体背面図、図３はパチンコ遊技機１の遊技盤を背面からみた背面図である。なお、以下の実施の形態では、パチンコ遊技機を例に説明を行うが、本発明による遊技機はパチンコ遊技機に限られず、例えばコイン遊技機等であってもよい。また、画像式の遊技機やスロット機に適用することもできる。
【００１９】
図１に示すように、パチンコ遊技機１は、額縁状に形成されたガラス扉枠２を有する。ガラス扉枠２の下部表面には打球供給皿３がある。打球供給皿３の下部には、打球供給皿３からあふれた景品玉を貯留する余剰玉受皿４と打球を発射する打球操作ハンドル（操作ノブ）５が設けられている。ガラス扉枠２の後方には、遊技盤６が着脱可能に取り付けられている。また、遊技盤６の前面には遊技領域７が設けられている。
【００２０】
遊技領域７の中央付近には、複数種類の図柄を可変表示するための可変表示部９と７セグメントＬＥＤによる可変表示器１０とを含む可変表示装置８が設けられている。この実施の形態では、可変表示部９には、「左」、「中」、「右」の３つの図柄表示エリアがある。可変表示装置８の側部には、打球を導く通過ゲート１１が設けられている。通過ゲート１１を通過した打球は、玉出口１３を経て始動入賞口１４の方に導かれる。通過ゲート１１と玉出口１３との間の通路には、通過ゲート１１を通過した打球を検出するゲートスイッチ１２がある。また、始動入賞口１４に入った入賞球は、遊技盤６の背面に導かれ、始動口スイッチ１７によって検出される。また、始動入賞口１４の下部には開閉動作を行う可変入賞球装置１５が設けられている。可変入賞球装置１５は、ソレノイド１６によって開状態とされる。
【００２１】
可変入賞球装置１５の下部には、特定遊技状態（大当り状態）においてソレノイド２１によって開状態とされる開閉板２０が設けられている。この実施の形態では、開閉板２０が大入賞口を開閉する手段となる。開閉板２０から遊技盤６の背面に導かれた入賞球のうち一方（Ｖゾーン）に入った入賞球はＶカウントスイッチ２２で検出される。また、開閉板２０からの入賞球はカウントスイッチ２３で検出される。可変表示装置８の下部には、始動入賞口１４に入った入賞球数を表示する４個の表示部を有する始動入賞記憶表示器１８が設けられている。この例では、４個を上限として、始動入賞がある毎に、始動入賞記憶表示器１８は点灯している表示部を１つずつ増やす。そして、可変表示部９の可変表示が開始される毎に、点灯している表示部を１つ減らす。
【００２２】
遊技盤６には、複数の入賞口１９，２４が設けられ、遊技球の入賞口１９，２４への入賞は入賞口スイッチ１９ａ，２４ａによって検出される。遊技領域７の左右周辺には、遊技中に点滅表示される装飾ランプ２５が設けられ、下部には、入賞しなかった打球を吸収するアウト口２６がある。また、遊技領域７の外側の左右上部には、効果音を発する２つのスピーカ２７が設けられている。遊技領域７の外周には、遊技効果ＬＥＤ２８ａおよび遊技効果ランプ２８ｂ，２８ｃが設けられている。
【００２３】
そして、この例では、一方のスピーカ２７の近傍に、景品玉払出時に点灯する賞球ランプ５１が設けられ、他方のスピーカ２７の近傍に、補給玉が切れたときに点灯する玉切れランプ５２が設けられている。さらに、図１には、パチンコ遊技台１に隣接して設置され、プリペイドカードが挿入されることによって玉貸しを可能にするカードユニット５０も示されている。
【００２４】
カードユニット５０には、使用可能状態であるか否かを示す使用可表示ランプ１５１、カード内に記録された残額情報に端数（１００円未満の数）が存在する場合にその端数を打球供給皿３の近傍に設けられる度数表示ＬＥＤに表示させるための端数表示スイッチ１５２、カードユニット５０がいずれの側のパチンコ遊技機１に対応しているのかを示す連結台方向表示器１５３、カードユニット５０内にカードが投入されていることを示すカード投入表示ランプ１５４、記録媒体としてのカードが挿入されるカード挿入口１５５、およびカード挿入口１５５の裏面に設けられているカードリーダライタの機構を点検する場合にカードユニット５０を解放するためのカードユニット錠１５６が設けられている。
【００２５】
打球発射装置から発射された打球は、打球レールを通って遊技領域７に入り、その後、遊技領域７を下りてくる。打球が通過ゲート１１を通ってゲートスイッチ１２で検出されると、可変表示器１０の表示数字が連続的に変化する状態になる。また、打球が始動入賞口１４に入り始動口スイッチ１７で検出されると、図柄の変動を開始できる状態であれば、可変表示部９内の図柄が回転を始める。図柄の変動を開始できる状態でなければ、始動入賞記憶を１増やす。
【００２６】
可変表示部９内の画像の回転は、一定時間が経過したときに停止する。停止時の画像の組み合わせが大当り図柄の組み合わせであると、大当り遊技状態に移行する。すなわち、開閉板２０が、一定時間経過するまで、または、所定個数（例えば１０個）の打球が入賞するまで開放する。そして、開閉板２０の開放中に打球が特定入賞領域に入賞しＶカウントスイッチ２２で検出されると、継続権が発生し開閉板２０の開放が再度行われる。継続権の発生は、所定回数（例えば１５ラウンド）許容される。
【００２７】
停止時の可変表示部９内の画像の組み合わせが確率変動を伴う大当り図柄の組み合わせである場合には、次に大当りとなる確率が高くなる。すなわち、高確率状態という遊技者にとってさらに有利な状態となる。また、可変表示器１０における停止図柄が所定の図柄（当り図柄）である場合に、可変入賞球装置１５が所定時間だけ開状態になる。さらに、高確率状態では、可変表示器１０における停止図柄が当り図柄になる確率が高められるとともに、可変入賞球装置１５の開放時間と開放回数が高められる。
【００２８】
次に、パチンコ遊技機１の裏面の構造について図２を参照して説明する。
可変表示装置８の背面では、図２に示すように、機構板３６の上部に景品玉タンク３８が設けられ、パチンコ遊技機１が遊技機設置島に設置された状態でその上方から景品玉が景品玉タンク３８に供給される。景品玉タンク３８内の景品玉は、誘導樋３９を通って玉払出装置に至る。
【００２９】
機構板３６には、中継基板３０を介して可変表示部９を制御する可変表示制御ユニット２９、基板ケース３２に覆われ遊技制御用マイクロコンピュータ等が搭載された遊技制御基板（主基板）３１、可変表示制御ユニット２９と遊技制御基板３１との間の信号を中継するための中継基板３３、および景品玉の払出制御を行う賞球制御用マイクロコンピュータ等が搭載された賞球制御基板３７が設置されている。さらに、機構板３６の下部には、モータの回転力を利用して打球を遊技領域７に発射する打球発射装置３４と、遊技効果ランプ・ＬＥＤ２８ａ，２８ｂ，２８ｃ、賞球ランプ５１および玉切れランプ５２に信号を送るためのランプ制御基板３５が設置されている。
【００３０】
また、図３はパチンコ遊技機１の機構板を背面からみた背面図である。誘導樋３９を通った玉は、図３に示されるように、玉切れ検出器１８７ａ，１８７ｂを通過して玉供給樋１８６ａ，１８６ｂを経て玉払出装置９７に至る。玉払出装置９７から払い出された景品玉は、連絡口４５を通ってパチンコ遊技機１の前面に設けられている打球供給皿３に供給される。連絡口４５の側方には、パチンコ遊技機１の前面に設けられている余剰玉受皿４に連通する余剰玉通路４６が形成されている。入賞にもとづく景品玉が多数払い出されて打球供給皿３が満杯になり、ついには景品玉が連絡口４５に到達した後さらに景品玉が払い出されると景品玉は、余剰玉通路４６を経て余剰玉受皿４に導かれる。さらに景品玉が払い出されると、感知レバー４７が満タンスイッチ４８を押圧して満タンスイッチ４８がオンする。その状態では、玉払出装置９７内のステッピングモータの回転が停止して玉払出装置９７の動作が停止するとともに、必要に応じて打球発射装置３４の駆動も停止する。なお、この実施の形態では、電気的駆動源の駆動によって遊技球を払い出す玉払出装置として、ステッピングモータの回転によって遊技球が払い出される玉払出装置９７を例示するが、その他の駆動源によって遊技球を送り出す構造の玉払出装置を用いてもよいし、電気的駆動源の駆動によってストッパを外し遊技球の自重によって払い出しがなされる構造の玉払出装置を用いてもよい。
【００３１】
賞球払出制御を行うために、入賞口スイッチ１９ａ，２４ａ、始動口スイッチ１７およびＶカウントスイッチ２２からの信号が、主基板３１に送られる。主基板３１のＣＰＵ５６は、始動口スイッチ１７がオンすると６個の賞球払出に対応した入賞が発生したことを知る。また、カウントスイッチ２３がオンすると１５個の賞球払出に対応した入賞が発生したことを知る。そして、入賞口スイッチがオンすると１０個の賞球払出に対応した入賞が発生したことを知る。なお、この実施の形態では、例えば、入賞口２４に入賞した遊技球は、入賞口２４からの入賞球流路に設けられている入賞口スイッチ２４ａで検出され、入賞口１９に入賞した遊技球は、入賞口１９からの入賞球流路に設けられている入賞口スイッチ１９ａで検出される。
【００３２】
図４は、主基板３１における回路構成の一例を示すブロック図である。なお、図４には、賞球制御基板３７、ランプ制御基板３５、音制御基板７０、発射制御基板９１および表示制御基板８０も示されている。主基板３１には、プログラムに従ってパチンコ遊技機１を制御する基本回路５３と、ゲートスイッチ１２、始動口スイッチ１７、Ｖカウントスイッチ２２、カウントスイッチ２３および入賞口スイッチ１９ａ，２４ａからの信号を基本回路５３に与えるスイッチ回路５８と、可変入賞球装置１５を開閉するソレノイド１６および開閉板２０を開閉するソレノイド２１を基本回路５３からの指令に従って駆動するソレノイド回路５９と、始動記憶表示器１８の点灯および滅灯を行うとともに７セグメントＬＥＤによる可変表示器１０と装飾ランプ２５とを駆動するランプ・ＬＥＤ回路６０とが搭載されている。
【００３３】
また、基本回路５３から与えられるデータに従って、大当りの発生を示す大当り情報、可変表示部９の画像表示開始に利用された始動入賞球の個数を示す有効始動情報、確率変動が生じたことを示す確変情報等をホール管理コンピュータ等のホストコンピュータに対して出力する情報出力回路６４を含む。
【００３４】
基本回路５３は、ゲーム制御用のプログラム等を記憶するＲＯＭ５４、ワークメモリとして使用される記憶手段の一例であるＲＡＭ５５、制御用のプログラムに従って制御動作を行うＣＰＵ５６およびＩ／Ｏポート部５７を含む。この実施の形態では、ＲＯＭ５４，ＲＡＭ５５はＣＰＵ５６に内蔵されている。すなわち、ＣＰＵ５６は、１チップマイクロコンピュータである。なお、１チップマイクロコンピュータは、少なくともＲＡＭ５５が内蔵されていればよく、ＲＯＭ５４およびＩ／Ｏポート部５７は外付けであっても内蔵されていてもよい。また、Ｉ／Ｏポート部５７は、マイクロコンピュータにおける情報入出力可能な端子である。
【００３５】
さらに、主基板３１には、電源投入時に基本回路５３をリセットするための初期リセット回路６５と、基本回路５３から与えられるアドレス信号をデコードしてＩ／Ｏポート部５７のうちのいずれかのＩ／Ｏポートを選択するための信号を出力するアドレスデコード回路６７とが設けられている。なお、玉払出装置９７から主基板３１に入力されるスイッチ情報もあるが、図４ではそれらは省略されている。
【００３６】
遊技球を打撃して発射する打球発射装置は発射制御基板９１上の回路によって制御される駆動モータ９４で駆動される。そして、駆動モータ９４の駆動力は、操作ノブ５の操作量に従って調整される。すなわち、発射制御基板９１上の回路によって、操作ノブ５の操作量に応じた速度で打球が発射されるように制御される。
【００３７】
図５は、賞球制御基板３７および玉払出装置９７の構成要素などの賞球に関連する構成要素を示すブロック図である。図５に示すように、満タンスイッチ４８からの検出信号は、中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。満タンスイッチ４８は、余剰玉受皿４の満タンを検出するスイッチである。
【００３８】
玉切れ検出スイッチ１６７および玉切れスイッチ１８７（１８７ａ，１８７ｂ）からの検出信号は、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。玉切れ検出スイッチ１６７は景品玉タンク３８内の補給玉の不足を検出するスイッチであり、玉切れスイッチ１８７は、景品玉通路内の景品玉の有無を検出するスイッチである。
【００３９】
主基板３１のＣＰＵ５６は、玉切れ検出スイッチ１６７または玉切れスイッチ１８７からの検出信号が玉切れ状態を示しているか、または、満タンスイッチ４８からの検出信号が満タン状態を示していると、玉貸し禁止を指示する賞球制御コマンドを送出する。玉貸し禁止を指示する賞球制御コマンドを受信すると、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、玉貸し処理を停止する。
【００４０】
さらに、賞球カウントスイッチ３０１Ａおよび玉貸しカウントスイッチ３０１Ｂからの検出信号も、中継基板７２および中継基板７１を介して主基板３１のＩ／Ｏポート５７に入力される。また、賞球カウントスイッチ３０１Ａおよび玉貸しカウントスイッチ３０１Ｂは、玉払出装置９７の賞球機構部分に設けられ、実際に払い出された賞球を検出する。
【００４１】
入賞があると、賞球制御基板３７には、主基板３１の出力ポート（ポートＧ，Ｈ）５７７，５７８から賞球個数を示す賞球制御コマンドが入力される。出力ポート５７７は８ビットのデータを出力し、出力ポート５７８は１ビットのストローブ信号（ＩＮＴ信号）を出力する。賞球個数を示す賞球制御コマンドは、入力バッファ回路３７３を介してＩ／Ｏポート３７２ａに入力される。賞球制御用ＣＰＵ３７１は、Ｉ／Ｏポート３７２ａを介して賞球制御コマンドを入力し、賞球制御コマンドに応じて玉払出装置９７を駆動して賞球払出を行う。
なお、この実施の形態では、賞球制御用ＣＰＵ３７１は、１チップマイクロコンピュータであり、少なくともＲＡＭが内蔵されている。
【００４２】
賞球制御用ＣＰＵ３７１は、出力ポート３７２ｇを介して、貸し玉数を示す玉貸し個数信号をターミナル基板１６０に出力し、ブザー駆動信号をブザー基板７５に出力する。ブザー基板７５にはブザーが搭載されている。さらに、出力ポート３７２ｅを介して、エラー表示用ＬＥＤ３７４にエラー信号を出力する。
【００４３】
さらに、賞球制御基板３７の入力ポート３７２ｂには、中継基板７２を介して、賞球カウントスイッチ３０１Ａからの検出信号が入力される。賞球制御基板３７からの払出モータ２８９への駆動信号は、出力ポート３７２ｃおよび中継基板７２を介して玉払出装置９７の賞球機構部分における払出モータ２８９に伝えられる。
【００４４】
カードユニット５０には、カードユニット制御用マイクロコンピュータが搭載されている。また、カードユニット５０には、端数表示スイッチ１５２、連結台方向表示器１５３、カード投入表示ランプ１５４およびカード挿入口１５５が設けられている（図１参照）。残高表示基板７４には、打球供給皿３の近傍に設けられている度数表示ＬＥＤ、玉貸しスイッチおよび返却スイッチが接続される。
【００４５】
残高表示基板７４からカードユニット５０には、遊技者の操作に応じて、玉貸しスイッチ信号および返却スイッチ信号が賞球制御基板３７を介して与えられる。また、カードユニット５０から残高表示基板７４には、プリペイドカードの残高を示すカード残高表示信号および玉貸し可表示信号が賞球制御基板３７を介して与えられる。カードユニット５０と賞球制御基板３７の間では、ユニット操作信号（ＢＲＤＹ信号）、玉貸し要求信号（ＢＲＱ信号）、玉貸し完了信号（ＥＸＳ信号）およびパチンコ機動作信号（ＰＲＤＹ信号）がＩ／Ｏポート３７２ｆを介してやりとりされる。
【００４６】
パチンコ遊技機１の電源が投入されると、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、カードユニット５０にＰＲＤＹ信号を出力する。カードユニット５０においてカードが受け付けられ、玉貸しスイッチが操作され玉貸しスイッチ信号が入力されると、カードユニット制御用マイクロコンピュータは、賞球制御基板３７にＢＲＤＹ信号を出力する。この時点から所定の遅延時間が経過すると、カードユニット制御用マイクロコンピュータは、賞球制御基板３７にＢＲＱ信号を出力する。そして、賞球制御基板３７の賞球制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち上げ、カードユニット５０からのＢＲＱ信号の立ち下がりを検出すると、払出モータ２８９を駆動し、所定個の貸し玉を遊技者に払い出す。このとき、振分用ソレノイド３１０の駆動を停止している。すなわち、球振分部材３１１を玉貸し側に向ける。そして、払出が完了したら、賞球制御用ＣＰＵ３７１は、カードユニット５０に対するＥＸＳ信号を立ち下げる。その後、カードユニット５０からのＢＲＤＹ信号がオン状態でなければ、賞球払出制御を実行する。
【００４７】
以上のように、カードユニット５０からの信号は全て賞球制御基板３７に入力される構成になっている。従って、玉貸し制御に関して、カードユニット５０から主基板３１に信号が入力されることはなく、主基板３１の基本回路５３にカードユニット５０の側から不正に信号が入力される余地はない。なお、主基板３１および賞球制御基板３７には、ソレノイドおよびモータやランプを駆動するためのドライバ回路が搭載されているが、図５では、それらの回路は省略されている。
【００４８】
なお、この実施の形態ではカードユニット５０が設けられている場合を例にするが、コイン投入に応じてその金額に応じた遊技球を貸し出す場合にも本発明を適用できる。
【００４９】
図６は、電源監視および電源バックアップのためのＣＰＵ５６周りの一構成例を示すブロック図である。図６に示すように、電源基板に搭載されている電源監視回路（電源監視手段）からの電圧変化信号（ＮＭＩ割込信号）が、ＣＰＵ５６のマスク不能割込端子（ＮＭＩ端子）に接続されている。電源監視回路は、遊技機１が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧の変化（低下や上昇）を検出する回路である。従って、ＣＰＵ５６は、割込処理によって電源断や電源復旧の発生を確認することができる。
【００５０】
主基板３１において、電源監視回路からのＮＭＩ割込信号は、入力バッファ回路９００を介してＣＰＵ５６側に入力されている。ここでは、入力バッファ回路９００として７４ＨＣ２４４を例示するが、入力バッファ機能を有する回路であればどのような回路を用いてもよい。また、入力バッファ回路９００は、電源基板側から主基板３１の内部側への方向にのみ信号を通過させる不可逆性素子である。
【００５１】
この例では、電源監視回路は、＋３０Ｖ電源電圧（ＶＳＬ）を監視して例えば停電などにより電圧値が所定値以下になると電圧変化信号をローレベルにする。電圧変化信号がローレベルになると、ＣＰＵ５６にＮＭＩ（マスク不能割込）がかかる。ＣＰＵ５６は、ＮＭＩに応じて電源断時処理を実行する。また、電源監視回路からの電圧変化信号のレベルは、電源投入後しばらくの間ローレベルであり、ＶＳＬ電源電圧の電圧値が所定値以上になるとハイレベルとなる。なお、電源監視回路の検出電圧（ＮＭＩ割込信号を出力することになる電圧）を、この実施の形態では＋２２Ｖとする。
よって、この例では、電源監視回路が検出信号を出力することになる検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下あるいは電源復旧後＋２２Ｖにまで上昇したことである。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【００５２】
また、主基板３１には、システムリセット回路６５が設けられている。この例では、システムリセット回路６５は、電源監視回路と同じＶＳＬ電源電圧を監視して、ＶＳＬ電源電圧の電圧値が所定値以下であると出力をローレベルにする。ローレベル出力はシステムリセット信号となる。また、システムリセット回路６５の出力は、ＶＳＬ電源電圧が所定値以上になるとハイレベルとなる。なお、システムリセット回路６５の検出電圧を例えば＋９Ｖとする。従って、システムリセット回路６５がローレベルのシステムリセット信号を出力することになる検出条件は、ＶＳＬ電源電圧が＋９Ｖにまで低下したことになる。また、システムリセット回路６５がシステムリセットを解除することになる検出条件は、ＶＳＬ電源電圧が＋９Ｖにまで上昇したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。この＋９Ｖは，ＣＰＵが正常に動作できる状態での電圧としている。この様な電圧でシステムリセットをかけることで、正常にＣＰＵの処理を終了させることができる。
【００５３】
この実施の形態では、システムリセット回路６５は、遅延手段を含む。リセットＩＣ６５１には、コンデンサが外付けされ、コンデンサの容量に応じて出力がハイレベルとなるタイミングが決まる。従って、コンデンサの容量を所定の遅延時間を生成するような値に選定すれば、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力がローレベルとなり、所定時間が経過すると出力がハイレベルとなる。また、リセットＩＣ６５１は、電源監視回路が監視する電源電圧と等しい電源電圧であるＶＳＬの電源電圧を電圧変化監視用端子に導入し、その端子の電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。なお、図６に示すように、この電圧変化信号はリセット信号と同じ出力信号である。ＣＰＵ５６は、システムリセット回路６５からのシステムリセット信号がローレベルを呈しているときにリセット状態（非動作状態）になり、システムリセット回路６５からのシステムリセット信号がハイレベルを呈するようになることによりセット状態（動作状態）になる。
【００５４】
なお、ＣＰＵ５６等の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧して、ＶＳＬ電源電圧が所定値（本例では＋９Ｖ）以上になると、システムリセット回路６５からシステムリセット信号が発せられるので、ＣＰＵ５６はセキュリティチェックなどの所定の起動時処理を行ったあと通常の動作状態に復帰する。
【００５５】
このように、本実施の形態では、システムリセット回路に遅延手段を備えるようにしたため、システムリセット信号がハイレベルに立ち上がるタイミングを遅らせて、電源監視回路からの電圧変化信号（ＮＭＩ割込信号）がハイレベルに立ち上がった後にシステムリセット信号をハイレベルに立ち上げるようにすることができ、システムリセットがハイレベルに立ち上がる前にＮＭＩ割込信号がハイレベルに立ち上がってしまって電源断処理が実行されてしまうことを防止することができる。
【００５６】
図７は、遊技機の電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、表示制御基板８０、音制御基板７０、ランプ制御基板３５および賞球制御基板３７等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＤＣ＋３０Ｖ、ＤＣ＋２１Ｖ、ＤＣ＋１２ＶおよびＤＣ＋５Ｖを生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖすなわち各基板上のＩＣ等を駆動する電源のラインから充電される。
【００５７】
トランス９１１は、交流電源からの交流電圧を２４Ｖに変換する。ＡＣ２４Ｖ電圧は、コネクタ９１５に出力される。また、整流回路９１２は、ＡＣ２４Ｖから＋３０Ｖの直流電圧を生成し、ＤＣ−ＤＣコンバータ９１３およびコネクタ９１５に出力する。ＤＣ−ＤＣコンバータ９１３は、＋２１Ｖ、＋１２Ｖおよび＋５Ｖを生成してコネクタ９１５に出力する。コネクタ９１５は例えば中継基板に接続され、中継基板から各電気部品制御基板および機構部品に必要な電圧の電力が供給される。なお、トランス９１１の入力側には、遊技機に対する電源供給を停止したり開始させたりするための電源スイッチが設置されている。
【００５８】
ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインは分岐してバックアップ＋５Ｖラインを形成する。バックアップ＋５Ｖラインとグラウンドレベルとの間には大容量のコンデンサ９１６が接続されている。コンデンサ９１６は、遊技機に対する電力供給が遮断されたときの電気部品制御基板のバックアップＲＡＭ（電源バックアップされているＲＡＭすなわち記憶内容保持状態となりうる記憶手段）に対して記憶状態を保持できるように電力を供給するバックアップ電源となる。また、＋５Ｖラインとバックアップ＋５Ｖラインとの間に、逆流防止用のダイオード９１７が挿入される。
【００５９】
なお、バックアップ電源として、＋５Ｖ電源から充電可能な電池を用いてもよい。電池を用いる場合には、＋５Ｖ電源から電力供給されない状態が所定時間継続すると容量がなくなるような充電池が用いられる。
【００６０】
また、電源基板９１０には、上述した電源監視回路を構成する電源監視用ＩＣ９０２が搭載されている。電源監視用ＩＣ９０２は、ＶＳＬ電源電圧を導入し、ＶＳＬ電源電圧を監視することによって電源断または電源復旧の発生を検出する。具体的には、ＶＳＬ電源電圧が所定値（この例では＋２２Ｖ）以下になったら、電源断が生ずるとして電圧変化信号を出力する。上述したように電圧変化信号はＮＭＩ割込信号であり、ＮＭＩ割込信号がローレベルになるとＣＰＵにＮＭＩがかかる。なお、監視対象の電源電圧は、各電気部品制御基板に搭載されている回路素子の電源電圧（この例では＋５Ｖ）よりも高い電圧であることが好ましい。この例では、ＶＳＬは、交流から直流に変換された直後の電圧である＋３０Ｖが用いられている。電源監視用ＩＣ９０２からの電圧変化信号は、主基板３１や賞球制御基板３７等に供給される。
【００６１】
電源監視用ＩＣ９０２が電源断または電源復旧を検知するための所定値は、遊技機全体が正常に動作する電圧より低いが、各電気部品制御基板上のＣＰＵが暫くの間動作可能であり、且つ、入賞球を検出するスイッチが正常に検出を行うことが可能な程度の電圧である。また、電源監視用ＩＣ９０２が、ＣＰＵ等の回路素子を駆動するための電圧（この例では＋５Ｖ）よりも高く、また、交流から直流に変換された直後の電圧を監視するように構成されているので、ＣＰＵが必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。
【００６２】
また、電源監視用ＩＣ９０２は、電気部品制御基板とは別個の電源基板９１０に搭載されているので、電源監視回路から複数の電気部品制御基板に電圧変化信号を供給することができる。電圧変化信号を必要とする電気部品制御基板が幾つあっても電源監視手段は１つ設けられていればよいので、各電気部品制御基板における各電気部品制御手段が後述する電源復帰制御を行っても、遊技機のコストはさほど上昇しない。また、複数の機種で共通に使用可能であるため、機種変更をする際の部品変換点数を減らすことが可能である。
【００６３】
なお、図７に示された構成では、電源監視用ＩＣ９０２の検出出力（電圧変化信号）は、バッファ回路９１８，９１９を介してそれぞれの電気部品制御基板に伝達されるが、例えば、１つの検出出力を中継基板に伝達し、中継基板から各電気部品制御基板に同じ信号を分配する構成でもよい。
【００６４】
図８は、この実施の形態における電源復旧時のシステムリセット信号とＮＭＩ割込信号（電源監視回路からの電圧変化信号）との関係の一例を示すタイミング図である。遊技機に電源が投入され、ＶＳＬ電源電圧が上昇して所定値（本例では＋９Ｖ）に到達すると、システムリセット回路６５は、ハイレベルに立ち上がるタイミングが所定時間遅延されたシステムリセット信号を出力する。システムリセット信号が立ち上がるとＣＰＵは動作を開始する。この所定時間は、ＶＳＬ電源電圧が、ＮＭＩ割込信号がハイレベルに立ち上がることとなる電圧値（本例では＋２２Ｖ）に到達した後に、システムリセット信号が立ち上がるように予め定められた時間とされる。すなわち、本例では、この所定時間遅延されるように、外付けのコンデンサの容量を定める。ＶＳＬ電源電圧がさらに上昇し、所定値（本例では＋２２Ｖ）に到達すると、電源監視回路からのＮＭＩ割込信号はハイレベルになる。
【００６５】
このように、この実施の形態では、システムリセット回路６５に遅延手段を設ける構成としたことで、システムリセット回路６５の発するシステムリセット信号がハイレベルになるタイミングを所定時間遅らせることができ、ＮＭＩ割込信号がハイレベル（ＮＭＩを発生させないレベル）に立ち上がった後にシステムリセット信号を立ち上げるようにすることができるため、システムリセット信号が立ち上がってリセット解除された後でもＮＭＩ割込信号がローレベルとなっている状況は発生しない。すなわち、ＣＰＵが動作開始する時点ではＮＭＩ割込信号は必ずハイレベルになっているので、電源断処理が実行されてしまうことを確実に防止することができる。なお、遅延手段は、例えば、システムリセット回路の後段に遅延回路を設けるなどの手段であってもよい。
【００６６】
なお、この実施の形態では、遅延手段を設ける構成としているが、リセット解除後制御プログラムが実行される前にセキュリティチェックプログラムなどの起動時処理を実行するように構成されているＣＰＵを用いる場合には、遅延手段を設けることなく、システムリセット信号が立ち上がってセキュリティチェックなどの起動時処理が終了する前にＮＭＩ割込信号が立ち上がるようにしてもよい。この場合、例えば、起動時処理に要する時間を考慮して、起動時処理実行中にＮＭＩ割込信号が立ち上がるタイミングとなるように、電源監視回路がＮＭＩ割込信号を立ち上げる電源電圧の電圧値が定められる。
【００６７】
図９は、起動時処理が終了する前にＮＭＩ割込信号がハイレベルになるようにした場合における電源復旧時のシステムリセット信号とＮＭＩ割込信号とのタイミング図である。遊技機に電源が投入されると、ＶＳＬ電源電圧が上昇し、所定値（本例では＋９Ｖ）に到達したときにシステムリセット回路６５の出力（システムリセット信号）がハイレベルになる。すると、ＣＰＵ５６により、自動的に起動時処理が行われ、起動時処理を終えると制御プログラムの実行が行われる。この起動時処理の実行中にＶＳＬ電源電圧が所定値（本例では＋２２Ｖ）に到達するため、電源監視回路からのＮＭＩ割込信号がハイレベルになる。そして、ＣＰＵ５６が起動時処理を終えて制御プログラムの実行処理に移行する時点では、すでにＮＭＩ割込信号がハイレベルになっているのでＮＭＩは発生しない。なお、通常、ＣＰＵが起動時処理を行っているときには、ＮＭＩ割込信号がローレベルになってもＮＭＩは発生しない。
【００６８】
この例によると、システムリセット信号が立ち上がってＣＰＵが動作開始したあとセキュリティチェックなどの起動時処理が終了する前にＮＭＩ割込信号がハイレベルに立ち上がる構成としたことで、割込有効状態となる前にＮＭＩ割込信号をＮＭＩを発生させないレベルにすることができる。その結果、システムリセット信号が立ち上がってからＮＭＩ割込信号が立ち上がるまでの間に電源断処理が実行されてしまうことを確実に防止することができる。
【００６９】
また、遅延手段を設けてシステムリセット信号が立ち上がるタイミングを所定時間遅延させ、システムリセット信号がハイレベルとされたあとセキュリティチェックなどの起動時処理が終了する前にＮＭＩ割込信号がハイレベルに立ち上がるようにしてもよい。この場合、例えば、起動時処理に要する時間を考慮して、起動時処理実行中にＮＭＩ割込信号が立ち上がるように、システムリセット信号を遅延させる所定の時間（本例では、所定の時間となるようなコンデンサの容量）や、各信号を出力するための電圧値が定められる。
【００７０】
図１０は、遅延手段によりシステムリセット信号の立ち上がりタイミングを所定時間遅延させ、起動時処理が終了する前にＮＭＩ割込信号が立ち上がるようにした場合における電源投入時のシステムリセット信号とＮＭＩ割込信号との関係を示すタイミング図である。遊技機に電源が投入され、ＶＳＬ電源電圧が上昇して所定値（本例では＋９Ｖ）に到達すると、システムリセット回路６５は、立ち上がりタイミングが所定時間遅延されたシステムリセット信号を出力する。この遅延時間は、システムリセットが遅延されて解除されたあとの起動時処理の実行中にＶＳＬ電源電圧が所定値（本例では＋２２Ｖ）に到達するように予め定められた時間とされる。ＣＰＵ５６は、システムリセットが解除されると、自動的に起動時処理を行う。この起動時処理の実行中にＶＳＬ電源電圧がさらに上昇して所定値（本例では＋２２Ｖ）に到達し、電源監視回路からのＮＭＩ割込信号が立ち上がる。そして、ＣＰＵ５６が起動時処理を終えて制御プログラムの実行処理に移行する前に、ＮＭＩ割込信号がハイレベルに立ち上がる。
【００７１】
この例によると、遅延手段によりシステムリセット信号の立ち上がりタイミングを所定時間遅延させ、セキュリティチェックなどの起動時処理が終了する前にＮＭＩ割込信号が立ち上がる構成としたことで、割込有効状態となる前にＮＭＩ割込信号をＮＭＩを生じさせないハイレベルとすることができ、ＣＰＵ５６が起動時処理を終えて制御プログラムの実行処理に移行したときにＮＭＩ割込信号ががハイレベルとなっていることを保障することができるため、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【００７２】
次に遊技機の動作について説明する。
図１１は、主基板３１におけるＣＰＵ５６が実行するメイン処理を示すフローチャートである。遊技機に対する電源が投入されると、メイン処理において、ＣＰＵ５６は、まず、停電からの復旧時であったか否か確認する（ステップＳ１）。停電からの復旧時であったか否かは、例えば、電源断時にバックアップＲＡＭ領域に設定される電源断フラグによって確認される。
【００７３】
停電からの復旧時であった場合には、バックアップＲＡＭ領域のデータチェック（この例ではパリティチェック）を行う（ステップＳ３）。不測の電源断が生じた後に復旧した場合には、バックアップＲＡＭ領域のデータは保存されていたはずであるから、チェック結果は正常になる。チェック結果が正常でない場合には、内部状態を電源断時の状態に戻すことができないので、停電復旧時でない電源投入時に実行される初期化処理を実行する（ステップＳ４，Ｓ２）。
【００７４】
チェック結果が正常であれば、ＣＰＵ５６は、内部状態を電源断時の状態に戻すための遊技状態復旧処理を行うとともに（ステップＳ５）、電源断フラグをクリアする（ステップＳ６）。
【００７５】
停電からの復旧時でない場合には、ＣＰＵ５６は、通常の初期化処理を実行する（ステップＳ１，Ｓ２）。その後、メイン処理では、タイマ割込フラグの監視（ステップＳ６）の確認が行われるループ処理に移行する。なお、ループ内では、表示用乱数更新処理（ステップＳ７）も実行される。
【００７６】
なお、ここでは、ステップＳ１で停電からの復旧か否かを確認し、停電からの復旧時であればパリティチェックを行ったが、最初に、パリティチェックを実行し、チェック結果が正常でなければ停電からの復旧ではないと判断してステップＳ２の初期化処理を実行し、チェック結果が正常であれば遊技状態復帰処理を行ってもよい。すなわち、パリティチェックの結果をもって停電からの復旧であるか否かを判断してもよい。
【００７７】
また、停電復旧処理を実行するか否か判断する場合に、すなわち、遊技状態を復旧するか否か判断する際に、保存されていたＲＡＭデータにおける特別プロセスフラグ等や始動入賞記憶数データによって、遊技機が遊技待機状態（図柄変動中でなく、大当り遊技中でなく、確変中でなく、また、始動入賞記憶がない状態）であることが確認されたら、遊技状態復旧処理を行わずに初期化処理を実行するようにしてもよい。
【００７８】
通常の初期化処理では、図１２に示すように、レジスタおよびＲＡＭのクリア処理（ステップＳ２ａ）と、必要な初期値設定処理（ステップＳ２ｂ）が行われた後に、２ｍｓ毎に定期的にタイマ割込がかかるようにＣＰＵ５６に設けられているタイマレジスタの初期設定（タイムアウトが２ｍｓであることと繰り返しタイマが動作する設定）が行われる（ステップＳ２ｃ）。すなわち、ステップＳ２ｃで、タイマ割込を能動化する処理と、タイマ割込インタバルを設定する処理とが実行される。
【００７９】
従って、この実施の形態では、ＣＰＵ５６の内部タイマが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は２ｍｓに設定される。そして、図１３に示すように、タイマ割込が発生すると、ＣＰＵ５６は、タイマ割込フラグをセットする（ステップＳ１１）。
【００８０】
ＣＰＵ５６は、ステップＳ８において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ９）、遊技制御処理を実行する（ステップＳ１０）。以上の制御によって、この実施の形態では、遊技制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、遊技制御処理はメイン処理において実行されるが、タイマ割込処理で遊技制御処理を実行してもよい。
【００８１】
図１４は、ステップＳ１０の遊技制御処理を示すフローチャートである。遊技制御処理において、ＣＰＵ５６は、まず、表示制御基板８０に送出される表示制御コマンドをＲＡＭ５５の所定の領域に設定する処理を行った後に（表示制御データ設定処理：ステップＳ２１）、表示制御コマンドを出力する処理を行う（表示制御データ出力処理：ステップＳ２２）。
【００８２】
次いで、各種出力データの格納領域の内容を各出力ポートに出力する処理を行う（データ出力処理：ステップＳ２３）。また、ホール管理用コンピュータに出力される大当り情報、始動情報、確率変動情報などの出力データを格納領域に設定する出力データ設定処理を行う（ステップＳ２４）。さらに、パチンコ遊技機１の内部に備えられている自己診断機能によって種々の異常診断処理が行われ、その結果に応じて必要ならば警報が発せられる（エラー処理：ステップＳ２５）。
【００８３】
次に、遊技制御に用いられる大当り判定用の乱数等の各判定用乱数を示す各カウンタを更新する処理を行う（ステップＳ２６）。
【００８４】
さらに、ＣＰＵ５６は、特別図柄プロセス処理を行う（ステップＳ２７）。特別図柄プロセス制御では、遊技状態に応じてパチンコ遊技機１を所定の順序で制御するための特別図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、特別図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。また、普通図柄プロセス処理を行う（ステップＳ２８）。普通図柄プロセス処理では、７セグメントＬＥＤによる可変表示器１０を所定の順序で制御するための普通図柄プロセスフラグに従って該当する処理が選び出されて実行される。そして、普通図柄プロセスフラグの値は、遊技状態に応じて各処理中に更新される。
【００８５】
さらに、ＣＰＵ５６は、スイッチ回路５８を介して、ゲートセンサ１２、始動口センサ１７、カウントセンサ２３および入賞口スイッチ１９ａ，２４ａの状態を入力し、各入賞口や入賞装置に対する入賞があったか否か判定する（スイッチ処理：ステップＳ２９）。ＣＰＵ５６は、さらに、停止図柄の種類を決定する乱数等の表示用乱数を更新する処理を行う（ステップＳ３０）。
【００８６】
また、ＣＰＵ５６は、各入賞口１７，２３，１９ａ，２４ａの検出に基づく賞球数の設定などを行う（ステップＳ３１）。すなわち、所定の条件が成立すると賞球制御基板３７に賞球制御コマンドを出力する。賞球制御基板３７に搭載されている賞球制御用ＣＰＵは、賞球制御コマンドに応じて玉払出装置９７を駆動する。
【００８７】
以上のように、メイン処理には遊技制御処理に移行すべきか否かを判定する処理が含まれ、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理で遊技制御処理に移行すべきか否かを判定するためのフラグがセットされるので、遊技制御処理の全てが確実に実行される。つまり、遊技制御処理の全てが実行されるまでは、次回の遊技制御処理に移行すべきか否かの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することは保証されている。
【００８８】
従来の一般的な遊技制御処理は、定期的に発生する外部割込によって、強制的に最初の状態に戻されていた。図１４に示された例に則して説明すると、例えば、ステップＳ３１の処理中であっても、強制的にステップＳ２１の処理に戻されていた。つまり、遊技制御処理中の全ての各処理が実行完了する前に、次回の遊技制御処理が開始されてしまう可能性があった。
【００８９】
なお、ここでは、主基板３１のＣＰＵ５６が実行する遊技制御処理は、ＣＰＵ５６の内部タイマが定期的に発生するタイマ割込にもとづくタイマ割込処理でセットされるフラグに応じて実行されたが、定期的に（例えば２ｍｓ毎）信号を発生するハードウェア回路を設け、その回路からの信号をＣＰＵ５６の外部割込端子に導入し、割込信号によって遊技制御処理に移行すべきか否かを判定するためのフラグをセットするようにしてもよい。
【００９０】
そのように構成した場合にも、遊技制御処理の全てが実行されるまでは、フラグの判定が行われないので、遊技制御処理中の全ての各処理が実行完了することが保証される。
【００９１】
図１５は、電源基板９１０の電源監視回路からの電圧変化信号にもとづくＮＭＩに応じて実行される停電発生ＮＭＩ処理の一例を示すフローチャートである。停電発生ＮＭＩ処理において、ＣＰＵ５６は、まず、割込禁止に設定する（ステップＳ４１）。停電発生ＮＭＩ処理ではＲＡＭ内容の保存を確実にするためにチェックサムの生成処理を行う。その処理中に他の割込処理が行われたのではチェックサムの生成処理が完了しないうちにＣＰＵが動作し得ない電圧にまで低下してしまうことがことも考えられるので、まず、他の割込が生じないような設定がなされる。なお、停電発生ＮＭＩ処理におけるステップＳ４３〜Ｓ４９は、電力供給停止時処理の一例である。
【００９２】
なお、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ４１の処理は不要である。
【００９３】
次いで、ＣＰＵ５６は、電源断フラグが既にセットされているか否か確認する（ステップＳ４２）。電源断フラグが既にセットされていれば、以後の処理を行わない。電源断フラグがセットされていなければ、以下の電力供給停止時処理を実行する。すなわち、ステップＳ４３からステップＳ４９の処理を実行する。
【００９４】
まず、全ての出力ポートをオフ状態にする（ステップＳ４３）。そして、必要ならば各レジスタの内容をバックアップＲＡＭ領域に格納する（ステップＳ４４）。さらに、バックアップＲＡＭ領域のバックアップチェックデータ領域に適当な初期値を設定し（ステップＳ４５）、初期値およびバックアップＲＡＭ領域のデータについて順次排他的論理和をとって（ステップＳ４６）、最終的な演算値をバックアップパリティデータ領域に設定する（ステップＳ４７）。その後、電源断フラグをセットする（ステップＳ４８）。また、ＲＡＭアクセス禁止状態にする（ステップＳ４９）。電源電圧が低下していくときには、各種信号線のレベルが不安定になってＲＡＭ内容が化ける可能性があるが、このようにＲＡＭアクセス禁止状態にしておけば、バックアップＲＡＭ内のデータが化けることはない。
【００９５】
次いで、ＣＰＵ５６は、ループ処理にはいる。すなわち、何らの処理もしない状態になる。従って、図６に示されたリセットＩＣ６５１からのシステムリセット信号によって外部から動作禁止状態にされる前に、内部的に動作停止状態になる。よって、電源断時に確実にＣＰＵ５６は動作停止する。その結果、上述したＲＡＭアクセス禁止の制御および動作停止制御によって、電源電圧が低下していくことに伴って生ずる可能性がある異常動作に起因するＲＡＭの内容破壊等を確実に防止することができる。
【００９６】
なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。
【００９７】
また、ＲＡＭアクセス禁止にする前にセットされる電源断フラグは、上述したように、電源投入時において停電からの復旧か否かを判断する際に使用される。また、ステップＳ４１からＳ４９の処理は、ＣＰＵ５６がシステムリセット回路６５からのシステムリセット信号を受ける前に完了する。換言すれば、システムリセット回路６５からのシステムリセット信号を受ける前に完了するように、電圧監視回路の検出電圧の設定が行われている。
【００９８】
この実施の形態では、電力供給停止時処理開始時に、電源断フラグの確認が行われる。そして、電源断フラグが既にセットされている場合には電力供給停止時処理を実行しない。上述したように、電源断フラグは、電力供給停止時処理が完了したことを示すフラグである。従って、例えば、リセット待ちのループ状態で何らかの原因で再度ＮＭＩが発生したとしても、電力供給停止時処理が重複して実行されてしまうようなことはない。
【００９９】
ただし、割込処理中では他の割込がかからないような仕様のＣＰＵを用いている場合には、ステップＳ４２の判断は不要である。
【０１００】
図１６は、バックアップパリティデータ作成方法を説明するための説明図である。ただし、図１６に示す例では、簡単のために、バックアップデータＲＡＭ領域のデータのサイズを３バイトとする。電源電圧低下にもとづく停電発生処理において、図１６（Ａ）に示すように、バックアップチェックデータ領域に、初期データ（この例では００Ｈ）が設定される。次に、「００Ｈ」と「Ｆ０Ｈ」の排他的論理和がとられ、その結果と「１６Ｈ」の排他的論理和がとられる。さらに、その結果と「ＤＦＨ」の排他的論理和がとられる。そして、その結果（この例では「３９Ｈ」）がバックアップパリティデータ領域に設定される。
【０１０１】
電源が再投入されたときには、停電復旧処理においてパリティ診断が行われるが、図１６（Ｂ）はパリティ診断の例を示す説明図である。バックアップ領域の全データがそのまま保存されていれば、電源再投入時に、図１６（Ａ）に示すようなデータがバックアップ領域に設定されている。
【０１０２】
ステップＳ５１の処理において、ＣＰＵ５６は、バックアップＲＡＭ領域のバックアップパリティデータ領域に設定されていたデータ（この例では「３９Ｈ」）を初期データとして、バックアップデータ領域の各データについて順次排他的論理和をとる処理を行う。バックアップ領域の全データがそのまま保存されていれば、最終的な演算結果は、「００Ｈ」、すなわちバックアップチェックデータ領域に設定されているデータと一致する。バックアップＲＡＭ領域内のデータにビット誤りが生じていた場合には、最終的な演算結果は「００Ｈ」にならない。
【０１０３】
よって、ＣＰＵ５６は、最終的な演算結果とバックアップチェックデータ領域に設定されているデータとを比較して、一致すればパリティ診断正常とする。一致しなければ、パリティ診断異常とする。
【０１０４】
以上のように、この実施の形態では、遊技制御手段には、遊技機の電源が断しても、所定期間電源バックアップされる記憶手段（この例ではバックアップＲＡＭ）が設けられ、電源投入時に、ＣＰＵ５６（具体的にはＣＰＵ５６が実行するプログラム）は、記憶手段がバックアップ状態にあればバックアップデータにもとづいて遊技状態を回復させる遊技状態復旧処理（ステップＳ５）を行うように構成される。
【０１０５】
この実施の形態では、図７に示されたように電源基板９１０に電源監視回路が搭載され、図６に示されたように主基板３１にシステムリセット回路６５が搭載されている。そして、電源電圧が低下していくときに、システムリセット回路６５がローレベルのシステムリセット信号を発生する時期は、電源監視回路（この例では電源監視用ＩＣ９０２）がローレベルのＮＭＩ割込信号を発生する時期よりも遅くなるように設定されている。さらに、システムリセット回路６５からのローレベルのシステムリセット信号は、ＣＰＵ５６のリセット端子に入力されている。
【０１０６】
すると、ＣＰＵ５６は、電源電圧低下による電源監視手段（電源監視用ＩＣ９０２）からの電圧変化信号にもとづいて停電発生処理（電力供給停止時処理）を実行した後にループ状態に入るのであるが、ループ状態において、リセット状態に入ることになる。すなわち、ＣＰＵ５６の動作が完全に停止する。＋５Ｖ電源電圧値以下においては、ＣＰＵ５６の正常な動作が担保できない（即ち、動作の管理ができない状態が発生する）が、ＣＰＵ５６は正常に動作できる電源が供給されている状態でリセット状態になるので、不定データにもとづいて異常動作してしまうことは防止される。
【０１０７】
このように、この実施の形態では、ＣＰＵ５６が、電源監視回路からの検出出力の入力に応じてループ状態に入るとともに、システムリセット回路６５からの検出出力の入力に応じてシステムリセットされるように構成されている。従って、電源断時に確実なデータ保存が行われ、遊技者に不利益がもたらされることが防止される。
【０１０８】
なお、この実施の形態では、電源監視用ＩＣ９０２と、システムリセット回路６５は、同一の電源電圧を監視しているが、異なる電源電圧を監視してもよい。例えば、電源基板９１０の電源監視回路が＋３０Ｖ電源電圧を監視し、システムリセット回路６５が＋５Ｖ電源電圧を監視してもよい。そして、システムリセット回路６５がローレベルのシステムリセット信号を発生するタイミングは電源監視回路がＮＭＩ割込信号を発生するタイミングに対して遅くなるように、システムリセット回路６５のしきい値レベル（システムリセット信号を発生する電圧レベル）が設定される。例えば、しきい値は４．２５Ｖである。４．２５Ｖは、通常時の電圧より低いが、ＣＰＵ５６が暫くの間動作しうる程度の電圧である。なお、システムリセット回路６５に設けられた遅延手段の遅延時間（本例では、コンデンサの容量）を調整して、システムリセット回路６５がローレベルのシステムリセット信号を発生するタイミングを電源監視回路がＮＭＩ割込信号を発生するタイミングに対して遅らせるようにしてもよい。
【０１０９】
また、上記の実施の形態では、ＣＰＵ５６は、マスク不能割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込割込端子（ＩＲＱ端子）に導入してもよい。その場合には、割込処理（ＩＲＱ処理）で電力供給停止時処理が実行される。また、入力ポートを介して電源基板からのＮＭＩ割込信号を検知してもよい。その場合には、メイン処理において入力ポートの監視が行われる。
【０１１０】
また、ＮＭＩ割込信号に変えて、ＩＲＱ端子を介して電源基板からの割込信号を検知する場合に、メイン処理のステップＳ１０における遊技制御処理の開始時にＩＲＱ割込マスクをセットし、遊技制御処理の終了時にＩＲＱ割込マスクを解除するようにしてもよい。そのようにすれば、遊技制御処理の開始前および終了後に割込がかかることになって、遊技制御処理が中途で中断されることはない。従って、賞球制御コマンドを賞球制御基板３７に送出しているときなどにコマンド送出が中断されてしまうようなことはない。よって、停電が発生するようなときでも、賞球制御コマンド等は確実に送出完了する。
【０１１１】
以下、遊技状態復旧処理について説明する。まず、この実施の形態において、主基板３１のＣＰＵ５６が、表示制御基板８０、音制御基板７０およびランプ制御基板３５に送出する表示制御コマンド、音制御コマンドおよびランプ制御コマンドについて説明する。各制御コマンドは、図１４に示された遊技制御処理における特別図柄プロセス処理（ステップＳ２７）で遊技進行に応じて送出することが決定され、表示制御データ設定処理（ステップＳ２１）で具体的なデータが設定され、表示制御データ出力処理（ステップＳ２２）で出力ポートから出力されることによって送出される。
【０１１２】
図１７（Ａ）は、可変表示部９における図柄変動に関する各制御コマンドの送出タイミング例を示す説明図である。この実施の形態では、主基板３１のＣＰＵ５６は、図柄変動を開始させるときに、表示制御基板８０、音制御基板７０およびランプ制御基板３５のそれぞれに対して変動開始コマンドを送出する。表示制御基板８０に対しては、さらに、左右中図柄の確定図柄を示す図柄指定コマンドを送出する。
【０１１３】
そして、図柄変動を確定させるときに、表示制御基板８０、音制御基板７０およびランプ制御基板３５のそれぞれに対して変動停止コマンドを送出する。表示制御基板８０、音制御基板７０およびランプ制御基板３５に搭載されている各ＣＰＵは、変動開始コマンドで指定された変動態様に応じた表示制御、音発生制御およびランプ点灯制御を行う。なお、変動開始コマンドには変動時間を示す情報が含まれている。
【０１１４】
図１７（Ｂ）は、可変表示部９の表示結果が所定の大当り図柄であった場合に実行される大当り遊技に関する各制御コマンドの送出タイミング例を示す説明図である。この実施の形態では、主基板３１のＣＰＵ５６は、大当り遊技開始時に、表示制御基板８０、音制御基板７０およびランプ制御基板３５のそれぞれに対して大当り開始コマンドを送出する。また、所定時間経過後に、１ラウンド（１Ｒ）指定コマンドを送出する。表示制御基板８０、音制御基板７０およびランプ制御基板３５に搭載されている各ＣＰＵは、大当り開始コマンドを受信すると、大当り開始時の表示制御、音発生制御およびランプ点灯制御を行う。また、１ラウンド指定コマンドを受信すると、大当り中の表示制御、音発生制御およびランプ点灯制御を行う。ただし、表示制御基板８０のＣＰＵは、１ラウンド目の表示を行う。
【０１１５】
その後、主基板３１のＣＰＵ５６は、表示制御基板８０に対して各ラウンドを示すコマンド等を順次送出する。表示制御基板８０のＣＰＵは、それらのコマンドに応じて対応する表示制御を行う。
【０１１６】
また、大当り遊技終了時に、主基板３１のＣＰＵ５６は、表示制御基板８０、音制御基板７０およびランプ制御基板３５のそれぞれに対して大当り終了コマンドを送出する。そして、所定時間経過後に、通常画面表示コマンドを送出する。各電気部品制御手段は、通常画面表示コマンドを受信すると、制御状態を遊技待ちの状態にする。
【０１１７】
図１８は、図１５に示された停電復旧処理で行われる遊技状態復旧処理の一例を示すフローチャートである。この例では、ＣＰＵ５６は、レジスタ内容を復元する必要があれば、バックアップＲＡＭに保存されていた値をレジスタに復元する（ステップＳ６１）。そして、バックアップＲＡＭに保存されていたデータにもとづいて停電時の遊技状態を確認する。例えば、特別図柄プロセス処理の進行状況に対応した特別図柄プロセスフラグの値によって遊技状態を確認することができる。
【０１１８】
遊技状態が図柄変動中であった場合には（ステップＳ６２）、変動開始コマンドを表示制御基板８０、音制御基板７０およびランプ制御基板３５に送出する制御を行う（ステップＳ６３）。また、遊技状態が大当り遊技中であった場合には（ステップＳ６４）、停電前に最後の送出された制御コマンドを表示制御基板８０、音制御基板７０およびランプ制御基板３５に送出する制御を行う（ステップＳ６５）。そして、それ以外の遊技状態であった場合には、例えば、通常画面表示コマンドを制御コマンドを表示制御基板８０、音制御基板７０およびランプ制御基板３５に送出する制御を行う（ステップＳ６６）。また、例えば、大当り中であった場合の可変入賞球装置１５の状態復帰は、ＲＡＭのデータが保存されているため、後の遊技制御処理内で自動的に行われる。
【０１１９】
なお、ここでは、遊技状態復旧処理が終了するとメイン処理にリターンするように遊技状態復旧処理プログラムが構成されているが、電力供給停止時処理において保存されているスタックポインタが指すスタックエリア（バックアップＲＡＭ領域にある）に記憶されているアドレス（電源断時のＮＭＩ割込発生時に実行されていたアドレス）に戻るようにしてもよい。
【０１２０】
図１９は、停電が発生した後に復旧した場合の制御状態の一例を示す説明図である。図１９において、可変表示の状態は表示制御基板８０のＣＰＵ（表示制御手段）によって実現され、音の状態は音制御基板７０のＣＰＵ（音制御手段）によって実現され、ランプの状態はランプ制御基板３５のＣＰＵ（ランプ制御手段）によって実現される。
【０１２１】
図１９（Ａ）は、図柄変動中に停電が生じた後に復旧した場合の例を示す。この場合には、電源復旧時に、主基板３１から変動開始コマンドが送出される（図１８におけるステップＳ６３）。変動開始コマンドは、図柄変動開始時に送出されるコマンドであるから、可変表示制御、音制御およびランプ制御の状態は、変動開始時の状態に戻る。この実施の形態では、変動開始コマンドには変動時間を指定する情報を含まれ、主基板３１のＣＰＵ５６は変動開始コマンド送出後では変動終了時の確定コマンド（変動停止コマンド）まで何も送出しない（図柄指定コマンドを除く）。従って、図柄変動中に停電が生じた場合には、変動途中の状態から変動を再開することはできないが、変動開始コマンドを再送出することによって、表示制御、音制御およびランプ制御は同期した状態に戻る。
【０１２２】
なお、主基板３１において、変動開始時に使用した各種パラメータはバックアップＲＡＭに保存されている。従って、電源復旧後の変動における表示結果（確定図柄）等は、停電によって中断した変動においてなされるはずであった表示結果等と同じである。従って、遊技者に不利益が与えられるということはない。
【０１２３】
図１９（Ｂ）は、大当り遊技中に停電が生じた後に復旧した場合の例を示す。この場合には、電源復旧時に、主基板３１から停電前の最後に表示制御基板８０、音制御基板７０およびランプ制御基板３５に送出されたコマンドが再送出される（図１８におけるステップＳ６５）。従って、音制御およびランプ制御は、大当り遊技中の制御状態に戻る。また、表示制御も、停電時に行われていた状態に戻る。
【０１２４】
なお、主基板３１において、大当り遊技中の各種パラメータ（大入賞口開放回数、大入賞口入賞球数等）はバックアップＲＡＭに保存されている。従って、遊技者にとっての遊技状態も停電前の状態に戻るので、遊技者に不利益が与えられるということはない。
【０１２５】
なお、上記の実施の形態では、遊技制御手段において、データ保存処理および復旧処理が行われる場合について説明したが、賞球制御手段、音声制御手段、ランプ制御手段および表示制御手段におけるＲＡＭの一部も電源バックアップされ、賞球制御手段、表示制御手段、音制御手段およびランプ制御手段も、上述したような処理を行ってもよい。ただし、賞球制御手段、表示制御手段、音制御手段およびランプ制御手段は、復旧時にコマンド送出処理を行う必要はない。
【０１２６】
この実施の形態では、停電発生処理（電力供給停止時処理）において、電力供給停止時処理が既に実行されたことを示す電源断時フラグがセットされている場合には電力供給停止時処理を実行しないように構成されている。電源が断する過程では、再度ＮＭＩが発生する可能性がある。すると、停電発生処理において電源断時フラグの確認を行わない場合には、再度発生したＮＭＩによって再度電力供給停止時処理が実行される。
【０１２７】
最初に実行された正規の電力供給停止時処理では、例えばレジスタの内容をバックアップＲＡＭに格納する処理が行われる（図１５におけるステップＳ４４参照）。最初に実行された正規の電力供給停止時処理後のリセット待ちの状態では電源電圧は徐々に低下していくので、レジスタの内容が破壊される可能性もある。すなわち、レジスタ値は、電源断が検出されたときの状態（最初にＮＭＩが発生したとき）から変化している可能性がある。そのような状態で再度電力供給停止時処理が実行されると、電源断が検出されたときの状態のレジスタ値とは異なる値がバックアップＲＡＭに格納されてしまう。すると、電源復旧時に実行される停電復旧処理において、電源断が検出されたときの状態のレジスタ値とは異なる値がレジスタに復旧されてしまう。その結果、電源断時の遊技状態とは異なる遊技状態が再現されてしまう可能性が生ずる。
【０１２８】
次に、賞球制御手段の停電発生時の動作について説明する。
図２０は、電源監視および電源バックアップのための賞球制御用ＣＰＵ３７１周りの一構成例を示すブロック図である。図２０に示すように、電源基板９１０に搭載されている電源監視回路（電源監視手段）からのＮＭＩ割込信号が、賞球制御用ＣＰＵ３７１のマスク不能割込端子（ＮＭＩ端子）に入力されている。従って、賞球制御用ＣＰＵ３７１は、ＮＭＩ処理によって電源断の発生や電源投入を確認することができる。
【０１２９】
賞球制御用ＣＰＵ３７１等の駆動電源である＋５Ｖ電源から電力が供給されていない間、賞球制御用ＣＰＵ３７１の内蔵ＲＡＭの少なくとも一部は、電源基板９１０から供給されるバックアップ電源がバックアップ端子に接続されることによってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧して＋３０Ｖ電源の電圧値が所定値（本例では＋９Ｖ）に到達すると、システムリセット回路９３３の出力がハイレベルになってシステムリセットが解除されるので、賞球制御用ＣＰＵ３７１は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の状態から払出制御を再開することができる。
【０１３０】
賞球制御基板３７において、電源監視手段からのＮＭＩ割込信号は、入力バッファ回路９３０を介して賞球制御ＣＰＵ３７１側に入力されている。ここでは、入力バッファ回路９３０として７４ＨＣ２４４を例示するが、入力バッファ機能を有する回路であればどのような回路を用いてもよい。また、入力バッファ回路９３０は、電源基板側から賞球制御基板３７の内部側への方向にのみ信号を通過させる不可逆性素子である。
【０１３１】
図２０に示す構成では、賞球制御基板３７にはシステムリセット回路９３３が搭載されている。システムリセット回路９３３は、電源基板９１０の電源監視回路が監視する電源電圧と等しい電圧である＋３０Ｖ電源電圧を監視して電圧値が所定値以下になるとローレベルのシステムリセット信号を発生する。また、システムリセット回路９３３は、＋３０Ｖ電源の電圧を監視して例えば電源復旧時に電圧値が所定値以上になるとシステムリセット信号をハイレベルに立ち上げる。システムリセット回路９３３の検出電圧（システムリセット信号を出力することになる電圧、または、システムリセット信号をハイレベルに立ち上げることになる電圧）を、電源基板９１０に搭載されている電源監視回路の検出電圧よりも低くする。
【０１３２】
この実施の形態では、システムリセット回路９３３は、遅延手段を含む。リセットＩＣ９３４には、コンデンサが外付けされ、コンデンサの容量に応じて出力がハイレベルとなるタイミングが決まる。従って、コンデンサの容量を所定の遅延時間を生成するような値に設定すれば、電源投入時に、外付けのコンデンサの容量で決まる所定時間だけ出力がローレベルとなり、所定時間が経過すると出力がハイレベルとなる。また、リセットＩＣ９３４は、電源監視回路が監視する電源電圧と等しい電源電圧であるＶＳＬの電源電圧を電圧変化監視用端子に導入し、その端子の電圧を監視して電圧値が所定値以下になるとローレベルのシステムリセット信号を発生する。ＣＰＵ３７１は、システムリセット回路９３３からのシステムリセット信号がローレベルを呈しているときにリセット状態（非動作状態）になり、システムリセット回路９３３からのシステムリセット信号がハイレベルを呈するようになったあとにセット状態（動作状態）になる。
【０１３３】
このように、本実施の形態では、システムリセット回路９３３に遅延手段を備えるようにしたため、システムリセット信号がハイレベルに立ち上がるタイミングを遅らせて、電源監視回路からの電圧変化信号（ＮＭＩ割込信号）がハイレベルに立ち上がった後にシステムリセット信号をハイレベルに立ち上げるようにすることができ、システムリセット信号がハイレベルに立ち上がる前にＮＭＩ割込信号がハイレベルに立ち上がってしまって電源断処理が実行されてしまうことを防止することができる。
【０１３４】
図２１は、主基板３１から賞球制御基板３７に送信される賞球制御コマンドのビット構成の一例を示す説明図である。図２１に示すように、１バイト中の上位４ビットが制御指定部として使用され、下位４ビットが賞球数を示す領域として用いられる。
【０１３５】
図２２に示すように、制御指定部において、ビット７，６，５，４が「０，１，０，０」であれば払出個数指定コマンドであることを示し、「０，１，０，１」であれば払出指定コマンドであることを示す。払出個数指定コマンドは、主基板３１のＣＰＵ５６が入賞を検出すると直ちに賞球制御基板３７に送出される。
【０１３６】
ビット７，６，５，４が「１，０，０，０」である玉切れ指定コマンドは、補給玉がなくなったことが検出されたときに主基板３１から送信される。また、ビット７，６，５，４が「１，０，０，１」である発射停止指定コマンドは、余剰玉受皿４が満タンになって満タンスイッチ４８がオンしたとき（満タン状態フラグがオンしたとき）に主基板３１から送信される。
【０１３７】
賞球制御コマンドは、主基板３１から賞球制御基板３７に、１バイト（８ビット：賞球制御コマンドＤ７〜Ｄ０）のデータとして出力される。賞球制御コマンドＤ７〜Ｄ０は正論理で出力される。また、賞球制御コマンドＤ７〜Ｄ０が出力されたときには、負論理の賞球制御ＩＮＴ信号が出力される。
【０１３８】
この実施の形態では、図２３に示すように、主基板３１から賞球制御コマンドＤ７〜Ｄ０が出力されるときに、賞球制御ＩＮＴ信号が５μｓ以上ローレベルになる。賞球制御ＩＮＴ信号は、賞球制御基板３７において、賞球制御用ＣＰＵ３７１の割込端子に接続されている。よって、賞球制御用ＣＰＵ３７１は、割り込みがあると、賞球制御コマンドＤ７〜Ｄ０が主基板３１から送出されたことを認識でき、割込処理において賞球制御コマンド受信処理を行う。
【０１３９】
なお、図２１に示されたコマンド構成は一例であって、他の構成にしてもよい。例えば、１バイト中の上位下位を、図２１に示された構成とは逆にしてもよい。また、賞球制御コマンドを２バイト構成にしてもよい。その場合、１バイト目で払出制御のモード（払出個数指定や払出可／不可指定）を指定し、２バイト目でモードに対する情報（払出個数や払出可／不可の指示）を指定してもよい。さらに、８ビット中に１バイト目であるのか２バイト目であるのかを示す情報を含めてもよい。例えば、１バイト目が「Ｆ０Ｈ」であれば払出個数指定を示すことにして、２バイト目で具体的個数を示す（例えば２バイト目の少なくともビット７は「０」）。また、１バイト目が「ＦＦＨ」であれば払出モードを示すことにして、２バイト目が「００Ｈ」であれば払出可を示し、「０１Ｈ」であれば払出不可を示す。
【０１４０】
図２４は、賞球制御用ＣＰＵ３７１のメイン処理を示すフローチャートである。メイン処理では、賞球制御用ＣＰＵ３７１は、まず、ＲＡＭ領域をクリアする等の初期値設定処理を行う（ステップＳ７０１）。なお、内蔵ＲＡＭの電源バックアップされたＲＡＭ領域（バックアップＲＡＭ領域）にデータが設定されている場合には、それらの領域のクリア処理はなされない。その後、この実施の形態では、賞球制御用ＣＰＵ３７１は、タイマ割込フラグの監視（ステップＳ７０２）の確認を行うループ処理に移行する。
【０１４１】
ステップＳ７０１の初期化処理では、後述する総合個数記憶の値が０でない場合には、非バックアップＲＡＭ領域をクリアする。そして、賞球再開のための設定を行う。例えば、賞球中処理中フラグのセット等を行う。なお、バックアップＲＡＭ領域であっても、賞球個数に関わらない領域であるならば、それらのアドレスを指定してクリアするようにしてもよい。さらに、それら処理の他に、２ｍｓ毎に定期的にタイマ割込がかかるように賞球制御用ＣＰＵ３７１に設けられているタイマレジスタの初期設定（タイムアウトが２ｍｓであることと繰り返しタイマが動作する設定）が行われる。すなわち、タイマ割込を能動化する処理と、タイマ割込インタバルを設定する処理とが実行される。
【０１４２】
従って、この実施の形態では、賞球制御用ＣＰＵ３７１の内部タイマが繰り返しタイマ割込を発生するように設定される。この実施の形態では、繰り返し周期は２ｍｓに設定される。そして、図２５に示すように、タイマ割込が発生すると、賞球制御用ＣＰＵ３７１は、タイマ割込フラグをセットする（ステップＳ７１１）。
【０１４３】
賞球制御用ＣＰＵ３７１は、ステップＳ７０２において、タイマ割込フラグがセットされたことを検出すると、タイマ割込フラグをリセットするとともに（ステップＳ７０３）、賞球制御処理および玉貸し制御処理を実行する（ステップＳ７０５，Ｓ７０６）。以上の制御によって、この実施の形態では、賞球制御処理および玉貸し制御処理は２ｍｓ毎に起動されることになる。なお、この実施の形態では、タイマ割込処理ではフラグセットのみがなされ、賞球制御処理等はメイン処理において実行されるが、タイマ割込処理で賞球制御処理等を実行してもよい。
【０１４４】
図２６は、賞球制御用ＣＰＵ３７１が内蔵するＲＡＭの使用例を示す説明図である。この例では、バックアップＲＡＭ領域に総合個数記憶（例えば２バイト）および貸し玉個数記憶が形成されている。総合個数記憶は、主基板３１の側から指示された払出個数の総数を記憶するものである。貸し玉個数記憶は、未払出の玉貸し個数を記憶するものである。
【０１４５】
図２７は、割込処理による賞球制御コマンド受信処理を示すフローチャートである。主基板３１からの賞球制御ＩＮＴ信号は賞球制御用ＣＰＵ３７１の割込端子に入力されている。よって、主基板３１からの賞球制御ＩＮＴ信号がオン状態になると、賞球制御用ＣＰＵ３７１に割込がかかり、図２７に示す賞球制御コマンドの受信処理が開始される。
【０１４６】
賞球制御コマンドの受信処理において、賞球制御用ＣＰＵ３７１は、まず、賞球制御コマンドデータの入力に割り当てられている入力ポートから１バイトのデータを読み込む（ステップＳ８５２）。読み込んだデータが払出個数指示コマンドであれば（ステップＳ８５３）、払出個数指示コマンドで指示された個数を総合個数記憶に加算する（ステップＳ８５５）。そうでなければ、通信終了フラグをセットする（ステップＳ８５４）。なお、通信終了フラグは、この例では、払出個数指示コマンド以外のコマンドを受信したことを示すフラグである。
【０１４７】
以上のように、賞球制御基板３７に搭載された賞球制御用ＣＰＵ３７１は、主基板３１のＣＰＵ５６から送られた払出個数指示コマンドに含まれる賞球数をバックアップＲＡＭ領域（総合個数記憶）に記憶する。
【０１４８】
図２８は、賞球制御処理（ステップＳ７１１）を示すフローチャートである。賞球制御処理において、賞球制御用ＣＰＵ３７１は、総合個数記憶が０でないか否かの確認を行う（ステップＳ５１１）。総合個数記憶が０でなければ、賞球制御用ＣＰＵ３７１は、賞球払出処理を行う（ステップＳ５１２）。賞球払出処理では、払出モータ２８９がオンしていなければオンするとともに、賞球カウントスイッチ３０１Ａの検出出力によって遊技球の払出がなされたか否かの確認を行う。そして、１個の払出が行われたことを確認したら（ステップＳ５１３）、総合個数記憶の値を−１する（ステップＳ５１４）。また、総合個数記憶の値が０になったら（ステップＳ５１５）、払出モータ２８９をオフする（ステップＳ５１６）。
【０１４９】
総合個数記憶の内容は、遊技機の電源が断しても、所定期間電源基板９１０のバックアップ電源によって保存される。従って、所定期間中に電源が回復すると、賞球制御用ＣＰＵ３７１は、総合個数記憶の内容にもとづいて賞球払出処理を継続することができる。
【０１５０】
賞球制御用ＣＰＵ３７１は、電源投入時に、バックアップＲＡＭ領域のデータを確認するだけで、通常の初期設定処理を行うのか賞球中の状態を復元するのか決定できる。すなわち、簡単な判断によって、未払出賞球について賞球処理再開を行うことができる。
【０１５１】
なお、賞球制御用ＣＰＵ３７１は、主基板３１から指示された賞球個数を総合個数記憶で総数として管理したが、賞球数毎（例えば１５個、１０個、６個）に管理してもよい。例えば、賞球数毎に対応した個数カウンタを設け、払出個数指定コマンドを受信すると、そのコマンドで指定された個数に対応する個数カウンタを＋１する。そして、賞球数毎の賞球払出が終了すると、対応する個数カウンタを−１する。その場合にも、各個数カウンタはバックアップＲＡＭ領域に形成される。よって、遊技機の電源が断しても、所定期間中に電源が回復すれば、賞球制御用ＣＰＵ３７１は、各個数カウンタの内容にもとづいて賞球払出処理を継続することができる。
【０１５２】
図２９は、玉貸し制御処理（ステップＳ７０６）を示すフローチャートである。玉貸し制御処理において、賞球制御用ＣＰＵ３７１は、賞球払出中であるか否かかチェックする（ステップＳ５３１）。賞球払出中でなければ、貸し玉個数記憶が０でないか否かの確認を行う（ステップＳ５３２）。貸し玉個数記憶が０でなければ、賞球制御用ＣＰＵ３７１は、玉貸し処理を行う（ステップＳ５３３）。玉貸し処理では、払出モータ２８９がオンしていなければオンするとともに、玉貸しカウントスイッチ３０１Ｂの検出出力によって遊技球の払出がなされたか否かの確認を行う。そして、１個の払出が行われたことを確認したら（ステップＳ５３４）、貸し玉個数記憶の値を−１する（ステップＳ５３５）。また、貸し玉個数記憶の値が０になったら（ステップＳ５３６）、払出モータ２８９をオフする（ステップＳ５３７）。なお、この実施の形態では、賞球も玉貸しも同じ払出装置で行われる。
【０１５３】
次に、カードユニット５０から玉貸し要求があったか否かを確認し（ステップＳ５３８）、要求があれば要求単位数に応じた個数を貸し玉個数記憶の値に加算する（ステップＳ５３９）。
【０１５４】
貸し玉個数記憶の内容は、遊技機の電源が断しても、所定期間電源基板９１０のバックアップ電源によって保存される。従って、所定期間中に電源が回復すると、賞球制御用ＣＰＵ３７１は、貸し玉個数記憶の内容にもとづいて玉貸し処理を継続することができる。
【０１５５】
なお、賞球制御用ＣＰＵ３７１は、カードユニット５０から単位数（例えば１００円単位）で要求された玉貸し個数を貸し玉個数記憶で総数として管理したが、単位数で管理してもよい。例えば、玉貸し回数カウンタを設け、玉貸し要求があると、玉貸し回数カウンタを＋１する。そして、単位数の払出が終了すると、玉貸し回数カウンタを−１する。その場合にも、玉貸し回数カウンタはバックアップＲＡＭ領域に形成される。よって、遊技機の電源が断しても、所定期間中に電源が回復すれば、賞球制御用ＣＰＵ３７１は、玉貸し回数カウンタの内容にもとづいて玉貸し処理を継続することができる。
【０１５６】
図３０は、賞球制御用ＣＰＵ３７１が電源監視回路からの割込に応じて実行される停電発生割込処理を示すフローチャートである。電源基板９１０の電源監視用ＩＣ９０２が電源電圧の低下を検出すると電圧変化信号が電圧低下を示す状態となり、停電発生割込処理が開始される。停電発生割込処理において、賞球制御用ＣＰＵ３７１は、割込禁止に設定し（ステップＳ８０１）、ＲＡＭアクセス禁止状態に設定して（ステップＳ８０２）、ループ処理に入る。すなわち、何らの処理もしない状態になる。
【０１５７】
従って、図２０に示された電源監視用ＩＣ９３４からのシステムリセット信号によって外部から動作禁止状態（システムリセット）にされる前に、内部的に動作停止状態になる。よって、電源断時に確実に賞球制御用ＣＰＵ３７１は動作停止する。
【０１５８】
なお、この実施の形態では、停電発生ＮＭＩ処理では最終部でプログラムをループ状態にしたが、ホールト（ＨＡＬＴ）命令を発行するように構成してもよい。また、割込処理中には他の割込がかからないような仕様のＣＰＵを用いた場合にはステップＳ８０１の処理は不要である。
【０１５９】
図３１は、賞球制御用ＣＰＵ３７１が電源投入時に実行する初期化処理（ステップＳ７０１）の一部を示すフローチャートである。電源が投入され、または、電源が復旧したときには、賞球制御用ＣＰＵ３７１は、まず、バックアップＲＡＭ領域に形成されている総合個数記憶または貸し玉個数記憶の値が０でないかどうか確認する（ステップＳ９０１）。０である場合には、前回の電源オフ時に未払出賞球はなかったことになるので、通常の初期設定処理を行う。すなわち、レジスタおよび全ＲＡＭ領域をクリアして（ステップＳ９０３）、スタックポインタの初期設定を行う（ステップＳ９０４）。
【０１６０】
総合個数記憶または貸し玉個数記憶の値が０でない場合には、アドレスを指定してレジスタと非バックアップＲＡＭ領域をクリアする（ステップＳ９０５）。そして、賞球再開のための設定を行う。例えば、賞球中処理中フラグのセット等を行う（ステップＳ９０６）。なお、バックアップＲＡＭ領域であっても、賞球個数に関わらない領域であるならば、それらのアドレスを指定してクリアするようにしてもよい。
【０１６１】
このように、賞球制御用ＣＰＵ３７１は、電源投入時に、バックアップＲＡＭ領域のデータを確認するだけで、通常の初期設定処理を行うのか賞球中の状態を復元するのか決定できる。すなわち、簡単な判断によって、未払出賞球について賞球処理再開を行うことができる。
【０１６２】
なお、賞球制御用ＣＰＵ３７１も、主基板３１のＣＰＵ５６と同様に、電源断フラグによって初期化処理を行うか否か決定してもよい。また、主基板３１のＣＰＵ５６と同様に、パリティチェックコードによって記憶内容保存の確実化を図ってもよい。
【０１６３】
また、この実施の形態では、賞球制御用ＣＰＵ３７１は、マスク不能外部割込端子（ＮＭＩ端子）を介して電源基板からのＮＭＩ割込信号（電源監視手段からのＮＭＩ割込信号）を検知したが、ＮＭＩ割込信号をマスク可能割込割込端子（ＩＲＱ端子）に導入してもよい。その場合には、ＩＲＱ処理によって図３０に示された停電発生割込処理が実行される。また、入力ポートを介してＮＭＩ割込信号を検知してもよい。その場合には、賞球制御用ＣＰＵ３７１が実行するメイン処理において、入力ポートの監視が行われる。
【０１６４】
上記の実施の形態では、電源監視回路は電源基板９１０に設けられたが、電源監視回路は主基板３１や賞球制御基板３７などの電気部品制御基板に設けられていてもよい。なお、電源回路が搭載された電気部品制御基板が構成される場合には、電源基板には、電源監視回路は搭載されない。
【０１６５】
図３２は、電源監視および電源バックアップのためのＣＰＵ５６周りの他の構成例を示すブロック図である。図３２に示すように、電源監視回路（電源監視手段）からの電圧変化信号が、バッファ回路９００を介してＣＰＵ５６のマスク不能割込端子（ＮＭＩ端子）に接続されている。電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧変化を検出する回路である。この実施の形態では、ＶＳＬの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。また、ＶＳＬの電源電圧を監視して電圧値が所定値以上になるとハイレベルの電圧変化信号を発生する。ＶＳＬは、遊技機で使用される直流電圧のうちで最も高い電圧であり、この例では＋３０Ｖである。従って、ＣＰＵ５６は、割込処理によって電源断の発生や電源復旧を確認することができる。
【０１６６】
電気部品制御基板には、初期リセット回路６５も示されているが、この実施の形態では、初期リセット回路６５は、本例では電源基板に設けられている電源監視回路とは異なる他の電源監視回路（他の電源監視手段）も兼ねている。すなわち、リセットＩＣ６５１は、電源投入時に、外付けのコンデンサ（遅延手段）の容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットＩＣ６５１は、電源監視回路が監視する電源電圧と等しい電源電圧であるＶＳＬの電源電圧を電圧変化監視用端子に導入し、その端子の電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。なお、図３２に示すように、この電圧変化信号はリセット信号と同じ出力信号である。
【０１６７】
図３２に示すように、リセットＩＣ６５１からのリセット信号は、ＮＡＮＤ回路９４７に入力されるとともに、反転回路（ＮＯＴ回路）９４４を介してカウンタＩＣ９４１のクリア端子に入力される。カウンタＩＣ９４１は、クリア端子への入力がローレベルになると、発振器９４３からのクロック信号をカウントする。そして、カウンタＩＣ９４１のＱ５出力がＮＯＴ回路９４５，９４６を介してＮＡＮＤ回路９４７に入力される。また、カウンタＩＣ９４１のＱ６出力は、フリップフロップ（ＦＦ）９４２のクロック端子に入力される。フリップフロップ９４２のＤ入力はハイレベルに固定され、Ｑ出力は論理和回路（ＯＲ回路）９４９に入力される。ＯＲ回路９４９の他方の入力には、ＮＡＮＤ回路９４７の出力がＮＯＴ回路９４８を介して導入される。そして、ＯＲ回路９４９の出力がＣＰＵ５６のリセット端子に接続されている。
【０１６８】
そして、例えば、電源監視回路の検出電圧（電圧変化信号を出力することになる電圧）を＋２２Ｖとし、他の電源監視回路の検出電圧を＋９Ｖとする。そのように構成した場合には、電源監視回路と他の電源監視回路とは、同一の電源ＶＳＬの電圧を監視するので、電圧監視回路が電圧変化信号を出力するタイミングと他の電圧監視回路が電圧変化信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、電源監視回路からの電圧変化信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。
【０１６９】
この例では、電源監視手段が検出信号を出力することになる検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり、他の電源監視手段が検出信号を出力することになる検出条件は＋３０Ｖ電源電圧が＋９Ｖにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【０１７０】
ただし、監視範囲が狭まるが、電圧監視回路および他の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、電圧監視回路の検出電位は、他の電圧監視回路の検出電位よりも高く設定される。
【０１７１】
ＣＰＵ５６等の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路６５からのシステムリセット信号がハイレベルとされシステムリセットが解除されるので、ＣＰＵ５６は、その後通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。
【０１７２】
図３３は、図３２に示されたシステムリセット回路６５のリセットＩＣ６５１とその周辺のＩＣの出力信号の様子を示すタイミング図である。図３３に示すように、リセットＩＣ６５１の出力は、電源電圧のレベルが所定値（ＣＰＵ５６の正常な動作を担保することが可能なレベル、この例ではＣＰＵ５６は＋５Ｖで動作可能なので例えば＋９Ｖ）を越えるとハイレベルになる。リセットＩＣ６５１の出力がハイレベルになると、カウンタＩＣ９４１のクリア状態が解除されるので、カウンタＩＣ９４１は発振器９４３の出力クロック信号のカウントを開始する。発振器９４３の発振周波数は例えば１１．７７６ＭＨｚである。なお、発振器９４３の出力クロック信号は、ＣＰＵ５６の外部クロック端子にも供給されている。
【０１７３】
カウンタＩＣ９４１が１６クロックをカウントするとＱ５出力が立ち上がる。また、３２クロックをカウントするとＱ６出力がハイレベルに立ち上がる。カウンタＩＣ９４１のＱ６出力が立ち上がると、ＦＦ９４２の出力がハイレベルになる。ＩＣ９４７は、カウンタＩＣ９４１のＱ６出力とリセットＩＣ６５１の出力との論理積を反転して、図３３に示すような信号を出力する。ＯＲ回路９４９は、ＩＣ９４７の出力を反転するＩＣ９４８の出力とＦＦ９４２の出力との論理和をとって、図３３に示すような信号を出力する。
【０１７４】
従って、遊技機の電源オン時には、ＣＰＵ５６のリセット端子に対して、一旦リセット解除状態（ハイレベル）になってから、再度リセット状態（ローレベル）になるような信号が供給される。すなわち、電源オン時には、ＣＰＵ５６をリセット状態とするようなローレベル信号が２回発生することになる。また、リセット解除を示すハイレベルが２回発生しているということもできる。その結果、ＣＰＵ５６は、最初のリセット解除を示すローレベルからハイレベルへの変化によって起動しなかったとしても、２回目のローレベルからハイレベルへの変化によって確実に起動することができる。よって、遊技機の電源投入時に、確実に遊技制御が開始される。
【０１７５】
なお、ＩＣ９４９が出力するハイレベルパルス（リセット解除状態に相当）およびローレベルパルス（リセット状態に相当）の幅は、カウンタＩＣ９４１の出力端子を変更するによって任意に設定することができる。ただし、ＩＣ９４９が出力するハイレベルパルスの幅は、ＣＰＵ５６にも供給されている発振器９４３の出力クロックの数クロック分（例えば４クロック）以上であることが好ましいが、この例では、１６クロック分となっている。また、ＩＣ９４９が出力するローレベルパルスの幅は、発振器９４３の出力クロックの数クロック分（例えば４クロック）以上であることが好ましいが、この例では、１６クロック分となっている。電源監視回路からの電圧変化信号を、ＩＣ９４９の１回目のハイレベル期間を調整することによって、ＩＣ９４９の出力が２回目に立ち上がった時点ではハイレベルにしておくことができる。従って、図３２に示された形態によっても、ＣＰＵ５６が制御プログラムの実行を開始する時点で、ＮＭＩ割込信号が立ち上がっていることを保障できる。
【０１７６】
ＣＰＵ５６は、リセット状態が解除されて動作を開始すると、本来の制御処理を開始する前に、セキュリティチェックなどの所定の起動時処理を行うように構成されている場合がある。すると、ＩＣ９４９が出力するハイレベルパルスの終了時点（立ち下がり時点）は、所定の起動時処理の完了前（本来の制御処理開始前）であることが望ましい。さもないと、ＩＣ９４９の出力が立ち上がって所定の起動時処理が行われ、さらに本来の制御処理が開始されてからＩＣ９４９の出力がローレベルになることになり、本来の処理開始後に、再度ＣＰＵ５６がリセットされる状況になるからである。ＩＣ９４９が出力するハイレベルパルスの終了時点（立ち下がり時点）は、例えば立ち上がり時点から１００ｍｓ以内であることが好ましいが、図３２に示された回路構成では、１００ｍｓ以内になっている。
【０１７７】
また、電源断時には、リセットＩＣ６５１に入力されているＶＳＬ（この例では＋３０Ｖ電源電圧）の電位が所定値（この例では＋９Ｖ）を下回ると、リセットＩＣ６５１の出力がローレベルになる。すると、ＦＦ９４２のクリア端子（ＣＬＲ）にローレベルが入力されＦＦ９４２のＱ出力はローレベルになる。よって、ＯＲ回路９４９の出力はローレベルになり、ＣＰＵ５６のリセット端子にリセット状態を示すレベルが供給される。すなわち、図３２に示された回路構成では、リセットＩＣ６５１の出力がローレベルになると、直ちにＣＰＵ５６のリセット端子の入力状態がローレベルに固定される。換言すれば、電源断時には、２回のリセットパルスがＣＰＵ５６に与えられるようなことはない。
【０１７８】
なお、この実施の形態では、図３３に示されたリセット信号のような信号状態を作成するために図３２に示されたような回路構成を用いたが、そのような信号状態を作成するために他の回路構成を用いてもよい。
【０１７９】
図３４は、遊技機の電源断時の電源低下やＮＭＩ割込信号（ここでは、電源断信号）の様子を示すタイミング図である。遊技機に対する電力供給が断たれると、最も高い直流電源電圧であるＶＳＬの電圧値は徐々に低下する。そして、この例では、＋２２Ｖにまで低下すると、電源基板９１０に搭載されている電源監視用ＩＣ９０２から電源断信号（電圧変化信号）が出力される（ローレベルになる）。
【０１８０】
電源断信号は、電気部品制御基板（図３４に示す例では主基板３１および賞球制御基板３７）に導入され、ＣＰＵ５６および賞球制御用ＣＰＵ３７１のＮＭＩ端子に入力される。ＣＰＵ５６および賞球制御用ＣＰＵ３７１は、上述したＮＭＩ処理によって、所定の電力供給停止時処理を実行する。
【０１８１】
ＶＳＬの電圧値がさらに低下して所定値（この例では＋９Ｖ）にまで低下すると、主基板３１や賞球制御基板３７に搭載されているリセットＩＣ６５１の出力がローレベルになり、ＣＰＵ５６および賞球制御用ＣＰＵ３７１がシステムリセット状態になる。なお、ＣＰＵ５６および賞球制御用ＣＰＵ３７１は、システムリセット状態とされる前に、電力供給停止時処理を完了している。
【０１８２】
ＶＳＬの電圧値がさらに低下してＶｃｃ（各種回路を駆動するための＋５Ｖ）を生成することが可能な電圧を下回ると、各基板において各回路が動作できない状態となる。しかし、少なくとも主基板３１や賞球制御基板３７では、電力供給停止時処理が実行され、ＣＰＵ５６および賞球制御用ＣＰＵ３７１がシステムリセット状態とされている。
【０１８３】
図３５は、電源監視および電源バックアップのための賞球制御用ＣＰＵ３７１周りの他の構成例を示すブロック図である。図３５に示すように、電源監視回路（電源監視手段）からの電圧変化信号が、バッファ回路９６０を介して賞球制御用ＣＰＵ３７１のマスク不能割込端子（ＮＭＩ端子）に接続されている。電源監視回路は、遊技機が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧変化を検出する回路である。この実施の形態では、ＶＳＬの電源電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。また、ＶＳＬの電源電圧を監視して電圧値が所定値以上になるとハイレベルの電圧変化信号を発生する。ＶＳＬは、遊技機で使用される直流電圧のうちで最も高い電圧であり、この例では＋３０Ｖである。従って、賞球制御用ＣＰＵ３７１は、割込処理によって電源断の発生や電源復旧を確認することができる。
【０１８４】
電気部品制御基板には、初期リセット回路９７５も示されているが、この実施の形態では、初期リセット回路９７５は、本例では電源基板に設けられている電源監視回路とは異なる他の電源監視回路（他の電源監視手段）も兼ねている。すなわち、リセットＩＣ９７６は、電源投入時に、外付けのコンデンサ（遅延手段）の容量で決まる所定時間だけ出力をローレベルとし、所定時間が経過すると出力をハイレベルにする。また、リセットＩＣ９７６は、電源監視回路が監視する電源電圧と等しい電源電圧であるＶＳＬの電源電圧を電圧変化監視用端子に導入し、その端子の電圧を監視して電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。なお、図３５に示すように、この電圧変化信号はシステムリセット信号と同じ出力信号である。
【０１８５】
図３５に示すように、リセットＩＣ９７６からのリセット信号は、ＮＡＮＤ回路９８７に入力されるとともに、反転回路（ＮＯＴ回路）９８４を介してカウンタＩＣ９８１のクリア端子に入力される。カウンタＩＣ９８１は、クリア端子への入力がローレベルになると、発振器９８３からのクロック信号をカウントする。そして、カウンタＩＣ９８１のＱ５出力がＮＯＴ回路９８５，９８６を介してＮＡＮＤ回路９８７に入力される。また、カウンタＩＣ９８１のＱ６出力は、フリップフロップ（ＦＦ）９８２のクロック端子に入力される。フリップフロップ９８２のＤ入力はハイレベルに固定され、Ｑ出力は論理和回路（ＯＲ回路）９８９に入力される。ＯＲ回路９８９の他方の入力には、ＮＡＮＤ回路９８７の出力がＮＯＴ回路９８８を介して導入される。そして、ＯＲ回路９８９の出力が賞球制御用ＣＰＵ３７１のリセット端子に接続されている。
【０１８６】
そして、例えば、電源監視回路の検出電圧（電圧変化信号を出力することになる電圧）を＋２２Ｖとし、他の電源監視回路の検出電圧を＋９Ｖとする。そのように構成した場合には、電源監視回路と他の電源監視回路とは、同一の電源ＶＳＬの電圧を監視するので、電圧監視回路が電圧変化信号を出力するタイミングと他の電圧監視回路が電圧変化信号を出力するタイミングの差を所望の所定期間に確実に設定することができる。所望の所定期間とは、電源監視回路からの電圧変化信号に応じて電力供給停止時処理を開始してから電力供給停止時処理が確実に完了するまでの期間である。
【０１８７】
この例では、電源監視手段が検出信号を出力することになる検出条件は＋３０Ｖ電源電圧が＋２２Ｖにまで低下したことであり、他の電源監視手段が検出信号を出力することになる検出条件は＋３０Ｖ電源電圧が＋９Ｖにまで低下したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【０１８８】
リセットＩＣ９７６が電源断を検知するための所定値は、通常時の電圧より低いが、賞球制御用ＣＰＵ３７１が暫くの間動作し得る程度の電圧である。また、リセットＩＣ９７６が、賞球制御用ＣＰＵ３７１が必要とする電圧（この例では＋５Ｖ）よりも高い電圧を監視するように構成されているので、賞球制御用ＣＰＵ３７１が必要とする電圧に対して監視範囲を広げることができる。従って、より精密な監視を行うことができる。
【０１８９】
賞球制御用ＣＰＵ３７１等の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧すると、システムリセット回路９７５からのシステムリセット信号がハイレベルに立ち上げられてシステムリセットが解除されるので、賞球制御用ＣＰＵ３７１は、通常の動作状態に復帰する。そのとき、必要なデータがバックアップされているので、停電等からの復旧時には停電発生時の遊技状態に復帰することができる。
【０１９０】
このように、本実施の形態では、電気部品制御手段のシステムリセット回路に遅延手段を備えるようにしたため、ＯＲ回路出力の１回目のハイレベル期間を調整することにより２回目の立ち上がり時を遅延させることができ、システムリセット信号の立ち上がりを所定時間遅らせて、ＮＭＩ割込信号がハイレベルに立ち上がった後にシステムリセット信号がハイレベルに立ち上がるようにすることができ、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【０１９１】
また、本実施の形態においても、起動時処理実行中の割込禁止期間を利用して、図９や図１０に示したような処理を行うようにすることができる。
【０１９２】
また、この実施の形態では、電源基板９１０に搭載されている電源監視回路が、遊技機で使用される直流電圧のうちで最も高い電源ＶＳＬの電圧を監視して、その電源の電圧が所定値を下回ったら電圧変化信号（電源断検出信号）を発生する。図３４に示すように、電源断検出信号が出力されるタイミングでは、ＩＣ駆動電圧は、まだ各種回路素子を十分駆動できる電圧値になっている。従って、ＩＣ駆動電圧で動作する賞球制御基板３７の賞球制御用ＣＰＵ３７１が所定の電力供給停止時処理を行うための動作時間が確保されている。
【０１９３】
なお、ここでも、電源監視回路は、遊技機で使用される直流電圧のうちで最も高い電源ＶＳＬの電圧を監視することになるが、電源断検出信号を発生するタイミングが、ＩＣ駆動電圧で動作する電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングであれば、監視対象電圧は、最も高い電源ＶＳＬの電圧でなくてもよい。すなわち、少なくともＩＣ駆動電圧よりも高い電圧を監視すれば、電気部品制御手段が所定の電力供給停止時処理を行うための動作時間が確保されるようなタイミングで電源断検出信号を発生することができる。
【０１９４】
この場合、上述したように、監視対象電圧は、賞球カウントスイッチ３０１Ａ等の遊技機の各種スイッチに供給される電圧が＋１２Ｖであることから、電源断時のスイッチオン誤検出の防止も期待できる電圧であることが好ましい。すなわち、スイッチに供給される電圧（スイッチ電圧）である＋１２Ｖ電源電圧が落ち始める以前の段階で、電圧低下を検出できることが好ましい。よって、少なくともスイッチ電圧よりも高い電圧を監視することが好ましい。
【０１９５】
ただし、監視範囲が狭まるが、電圧監視回路および他の電圧監視回路の監視電圧として＋５Ｖ電源電圧を用いることも可能である。その場合にも、電圧監視回路の検出電位は、他の電圧監視回路の検出電位よりも高く設定される。
【０１９６】
以上説明したように、本発明では、電気部品制御手段が通常の動作状態となる前にＭＮＩ割込信号をハイレベルに立ち上げる構成としたため、電源投入時に誤って電源断処理が実行されてしまうことを防止することができる。
【０１９７】
また、上述したように、本発明では、遅延手段を設けてシステムリセット回路から出力されるシステムリセット信号の立ち上がりタイミングを所定時間遅らせる構成としたため、ＮＭＩ割込信号がハイレベルに立ち上がった後にシステムリセットが解除されるようにすることができ、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【０１９８】
また、上述したように、本発明では、遅延手段を設けてシステムリセット回路より出力されるシステムリセット信号の立ち上がりタイミングを所定時間遅らせる構成としたため、遅延手段により遅延される所定の時間をＮＭＩ割込信号がハイレベルに立ち上がる前にシステムリセット信号がハイレベルに立ち上がるような時間とした場合であっても、システムリセット信号がハイレベルとされてからＭＮＩ割込信号がハイレベルに立ち上げられるまでの間を短くすることができるため、電源投入時に電源断処理が実行されてしまうことを抑制することができる。
【０１９９】
また、上述したように、本発明では、システムリセットが解除されたあとセキュリティチェックなどの起動時処理が終了する前にＮＭＩ割込信号がハイレベルに立ち上がる構成としたことで、割込有効状態となる前にはＮＭＩ割込信号をＮＭＩを発生させないレベルにすることができる。その結果、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【０２００】
さらに、上述したように、本発明では、遅延手段によりシステムリセット信号の立ち上がりタイミングを所定時間遅らせると共に、システムリセットが解除されたあとセキュリティチェックなどの起動時処理が終了する前にＮＭＩ割込信号がハイレベルに立ち上がる構成としたことで、割込有効状態となる前にはＮＭＩ割込信号をＮＭＩを発生させないレベルにすることができる。その結果、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【０２０１】
なお、上記の各実施の形態では、電源監視手段は、電源基板および電気部品制御基板のいずれかに設置されたが、どこに設置されていてもよく、遊技機の構造上の都合等に応じて任意の位置に設置することができる。
【０２０２】
なお、上述した各実施の形態では、システムリセット回路に遅延手段を設ける構成などとしていたが、電源監視回路からの電圧変化信号とは別の信号を利用してシステムリセット信号がハイレベルに立ち上げられる前にＮＭＩ割込信号をハイレベルに立ち上がらせるようにしてもよい。
【０２０３】
図３６は、別信号を用いるこの実施の形態における、電源監視および電源バックアップのためのＣＰＵ５６周りの一構成例を示すブロック図である。図３６に示すように、電源基板に搭載されている電源監視回路（電源監視手段）からの電圧変化信号と、電源基板に搭載されているタイマ９２０からのＮＭＩ割込強制信号とが、ＡＮＤ回路９５０を介してＣＰＵ５６のマスク不能割込端子（ＮＭＩ端子）に接続されている。電源監視回路は、遊技機１が使用する各種直流電源のうちのいずれかの電源の電圧を監視して電源電圧の変化（低下や上昇）を検出する回路である。また、タイマ９２０は、遊技機１の電源投入後の所定時間信号出力をするものである。従って、ＣＰＵ５６は、割込処理によって電源断や電源復旧の発生を確認することができる。
【０２０４】
主基板３１において、電源監視回路からの電圧変化信号は、入力バッファ回路９００を介してＡＮＤ回路９５０の一方の入力端子に入力されている。また、タイマ９２０からのＮＭＩ割込強制信号は、ＡＮＤ回路の他方の入力端子に入力されている。ここでは、入力バッファ回路９００として７４ＨＣ２４４を例示するが、入力バッファ機能を有する回路であるならばどのような回路を用いてもよい。また、入力バッファ回路９００は、電源基板側から主基板３１の内部側への方向にのみ信号を通過させる不可逆性素子である。
【０２０５】
この例では、電源監視回路は、＋３０Ｖ電源電圧（ＶＳＬ）を監視して例えば停電などにより電圧値が所定値以下になるとローレベルの電圧変化信号を発生する。電源監視回路によりローレベルの電圧変化信号が発せられると、タイマ９２０からの信号は電源投入後所定時間経過後（電圧変化信号が発せられたあと）に立ち下げられているので、ＡＮＤ回路９５０よりローレベルのＮＭＩ割込信号が発せられ、電源断時処理が実行される。また、タイマ９２０は、＋５Ｖ電源電圧を監視して、電源が投入されるとＮＭＩ割込強制信号を所定時間ハイレベルに立ち上げる。タイマ９２０によりＮＭＩ割込強制信号がハイレベルに立ち上げられると、ＡＮＤ回路９５０より出力されるＮＭＩ割込信号がハイレベルに立ち上げられる。なお、電源監視回路は、ＶＳＬ電源電圧を監視して例えば停電後電源が復旧して電圧値が所定値以上になると電圧変化信号をハイレベルに立ち上げる。なお、電源監視回路の検出電圧（ＮＭＩ割込信号を出力することになる電圧）を、この実施の形態では＋２２Ｖとする。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【０２０６】
また、主基板３１には、システムリセット回路６５が設けられている。この例では、システムリセット回路６５は、電源監視回路と同じＶＳＬ電源電圧を監視して電圧値が所定値以下になるとローレベルのシステムリセット信号を発生する。また、システムリセット回路６５は、ＶＳＬ電源電圧が所定値以上になるとシステムリセット信号をハイレベルに立ち上げる。なお、システムリセット回路６５の検出電圧を例えば＋９Ｖとする。従って、システムリセット回路６５がローレベルのシステムリセット信号を出力することになる検出条件は、ＶＳＬ電源電圧が＋９Ｖにまで低下したことになる。また、システムリセット回路６５がシステムリセット信号をハイレベルに立ち上げてシステムリセットを解除することになる検出条件は、ＶＳＬ電源電圧が＋９Ｖにまで上昇したことになる。ただし、ここで用いられている電圧値は一例であって、他の値を用いてもよい。
【０２０７】
なお、ＣＰＵ５６等の駆動電源である＋５Ｖ電源から電力が供給されていない間、ＲＡＭの少なくとも一部は、電源基板から供給されるバックアップ電源によってバックアップされ、遊技機に対する電源が断しても内容は保存される。そして、＋５Ｖ電源が復旧して、ＶＳＬ電源電圧が所定値（本例では＋９Ｖ）以上になると、システムリセット回路６５によりシステムリセット信号がハイレベルに立ち上げられるので、ＣＰＵ５６はセキュリティチェックなどの所定の起動時処理を行ったあと通常の動作状態に復帰する。
【０２０８】
図３７は、別信号を用いるこの実施の形態における遊技機の電源基板９１０の一構成例を示すブロック図である。電源基板９１０は、主基板３１、表示制御基板８０、音制御基板７０、ランプ制御基板３５および賞球制御基板３７等の電気部品制御基板と独立して設置され、遊技機内の各電気部品制御基板および機構部品が使用する電圧を生成する。この例では、ＡＣ２４Ｖ、ＤＣ＋３０Ｖ、ＤＣ＋２１Ｖ、ＤＣ＋１２ＶおよびＤＣ＋５Ｖを生成する。また、バックアップ電源となるコンデンサ９１６は、ＤＣ＋５Ｖすなわち各基板上のＩＣ等を駆動する電源のラインから充電される。
【０２０９】
また、電源基板９１０には、上述したタイマ９２０が搭載されている。タイマ９２０には、ＤＣ−ＤＣコンバータ９１３からの＋５Ｖラインが分岐されて入力される。このタイマ９２０は、電源が投入され＋５Ｖ電源電圧が入力されると、所定時間（本例では、少なくとも電源監視回路からの電圧変化信号が出力されるまでの時間）＋５Ｖ電圧を通過させる。タイマ９２０からの＋５Ｖ電圧の信号は、主基板３１や賞球制御基板３７等に供給される。この図３７に示される他の構成は、上述した図７に示す構成と同様である。なお、タイマ９２０には、他の電源電圧などが入力されるようにしてもよいが、電気部品制御手段の検出条件とされている電圧値よりも低くするのが好ましい。
【０２１０】
図３８は、別信号を用いるこの実施の形態における電源監視および電源バックアップのための賞球制御用ＣＰＵ３７１周りの一構成例を示すブロック図である。図３８に示すように、電源基板に搭載されている電源監視回路（電源監視手段）からの電圧変化信号と、電源基板に搭載されているタイマ９２０からのＮＭＩ割込強制信号とが、ＡＮＤ回路９６５を介して賞球制御用ＣＰＵ３７１のマスク不能割込端子（ＮＭＩ端子）に入力されている。従って、賞球制御用ＣＰＵ３７１は、ＮＭＩ処理によって電源断の発生や電源投入を確認することができる。
【０２１１】
賞球制御基板３７において、電源監視回路からの電圧変化信号は、入力バッファ回路９３０を介してＡＮＤ回路９６５の一方の入力端子に入力されている。ここでは、入力バッファ回路９３０として７４ＨＣ２４４を例示するが、入力バッファ機能を有する回路であればどのような回路を用いてもよい。また、入力バッファ回路９３０は、電源基板側から賞球制御基板３７の内部側への方向にのみ信号を通過させる不可逆性素子である。
【０２１２】
図３８に示す構成では、賞球制御基板３７にはシステムリセット回路９３３が搭載されている。システムリセット回路９３３は、電源基板９１０の電源監視回路が監視する電源電圧と等しい電圧であるＶＳＬ電源電圧を監視して電圧値が所定値以下になるとローレベルのシステムリセット信号を発生する。また、システムリセット回路９３３は、ＶＳＬ電源電圧を監視して電源投入時に電圧値が所定値以上になるとシステムリセット信号をハイレベルに立ち上げる。システムリセット回路９３３の検出電圧は、電源基板９１０に搭載されている電源監視回路の検出電圧よりも低くする。
【０２１３】
この実施の形態では、システムリセット回路９３３の出力が賞球制御用ＣＰＵ３７１のリセット端子に入力される。従って、賞球制御用ＣＰＵ３７１は、システムリセット回路９３５からのシステムリセット信号を受けるとリセット状態（非動作状態）となり、システムリセット信号がハイレベルに立ち上げられるとリセット解除状態（セット状態：動作状態）になる。
【０２１４】
図３９は、この実施の形態における電源投入時および停電時のシステムリセット信号とＮＭＩ割込信号の様子を示すタイミング図である。遊技機に電源が投入されると、タイマ９２０に＋５Ｖ電源電圧が入力され、タイマ９２０からのＮＭＩ割込強制信号が所定時間立ち上げられ、ＮＭＩ割込信号がハイレベルに立ち上げられる。そして、ＶＳＬ電源電圧が上昇し、所定値（本例では＋９Ｖ）に到達したときにシステムリセット回路６５よりシステムリセット信号がハイレベルに立ち上げられる。ＶＳＬ電源電圧がさらに上昇し、所定値（本例では＋２２Ｖ）に到達すると、電源監視回路からハイレベルの電圧変化信号が出力される。
【０２１５】
また、停電発生時には、図３９に示すように、電圧監視回路が所定の値（本例では＋２２Ｖ）までＶＳＬ電源電圧の電圧値低下を検出し、ローレベルの電圧変化信号が発せられると、ＮＭＩ割込強制信号がローレベルを呈しているためローレベルのＮＭＩ割込信号が発せられる。そして、電力供給停止時処理（電源断処理）が行われる。
【０２１６】
このように、この実施の形態では、電源監視回路からの電圧変化信号とは別の信号を用いてＮＭＩ割込信号がシステムリセット信号よりも前のタイミングで立ち上げられるようにしたことにより、ＮＭＩ割込信号の立ち上げ後にシステムリセット信号を立ち上げることができ、電源投入時に電源断処理が実行されてしまうことを確実に防止することができる。
【０２１７】
なお、この実施の形態では、タイマ９２０を電源基板に設けるようにしていたが、主基板３１などの電気部品制御手段に設けるようにしてもよい。
【０２１８】
そして、上記の各実施の形態では、記憶手段としてＲＡＭを用いた場合を示したが、記憶手段として、電気的に書き換えが可能な記憶手段であればＲＡＭ以外のものを用いてもよい。
【０２１９】
さらに、ここでは、遊技制御手段以外の他の電気部品制御手段として賞球制御手段を例示したが、表示制御手段、音制御手段およびランプ制御手段についても、上述した制御を行うように構成してもよい。
【０２２０】
上記の各実施の形態のパチンコ遊技機１は、始動入賞にもとづいて可変表示部９に可変表示される特別図柄の停止図柄が所定の図柄の組み合わせになると所定の遊技価値が遊技者に付与可能になる第１種パチンコ遊技機であったが、始動入賞にもとづいて開放する電動役物の所定領域への入賞があると所定の遊技価値が遊技者に付与可能になる第２種パチンコ遊技機や、始動入賞にもとづいて可変表示される図柄の停止図柄が所定の図柄の組み合わせになると開放する所定の電動役物への入賞があると所定の権利が発生または継続する第３種パチンコ遊技機であっても、本発明を適用できる。
【０２２１】
さらに、パチンコ遊技機に限られず、スロット機等においても、停電等による電源断時に、電源断直前のデータをバックアップＲＡＭ等に保存し、電源復旧時に保存データにもとづく制御再開処理を行うように構成されている場合などには本発明を適用することができる。
【０２２２】
【発明の効果】
以上のように、本発明によれば、遊技機を、遊技機に設けられる電気部品を制御するための処理を行う電気部品制御手段と、遊技機で使用される所定電位電源の電圧を監視し、所定条件が成立したときに検出信号を出力する電源監視手段とを備え、電気部品制御手段は、電源監視手段からの検出信号により所定の電力供給停止時処理を実行し、電気部品制御手段の電力供給開始時では、電力供給停止時処理を実行しない様にするための電力供給停止時処理制限手段を備えたので、電源の立ち上がり時に電力供給停止時処理（電源断処理）が誤って実行されてしまうことを防止できるという効果がある。
【０２２３】
電力供給停止時処理制限手段は、電気部品制御手段のシステムリセットを解除するタイミングを遅延させる遅延手段を含み、遅延手段により電源監視手段の検出信号の入力に応じた電力供給停止時処理の実行が可能な状態となるタイミングを遅延させるように構成されている場合には、電源投入後の電源監視手段の検出信号に対応した処理がされない期間を、電源監視手段の検出信号が有効とされる前の所定の期間に入るまで延長することができるので、電源の立ち上がり時に電力供給停止時処理が誤って実行されてしまうことを防止できる。特に、電源監視手段の検出信号のレベルに応じて電気部品制御手段が電力供給停止時処理を実行するように構成されている場合に、システムリセット解除のタイミングを電源監視手段からの検出信号が電力供給停止時処理の非実行を示すレベルとなった後まで遅延することによって、電力供給停止時処理の誤実行が確実に防止される。
【０２２４】
電力供給停止時処理制限手段は、電力の供給が開始されてから、電源監視手段からの検出信号が電力供給停止時処理の実行を示す状態となっている期間よりも長く、電気部品制御手段のシステムリセット状態を保持させるように構成されている場合には、電源投入後の電源監視手段の検出信号に対応した処理ができない期間を、電源監視手段の検出信号が電力供給停止時処理の実行を示さなくなるまで延長することができるので、電源の立ち上がり時に電力供給停止時処理が誤って実行されてしまうことを防止できる。
【０２２５】
電気部品制御手段は、システムリセットの解除に応じて所定の起動時処理を行い、所定条件は、所定電位電源の電圧が所定の値に満たない場合に成立し、所定の値は、起動時処理終了時の所定電位電源の電圧の値よりも小さい値に設定される構成とした場合には、割込が有効とされる前の期間中である起動時処理実行中に電源監視手段の検出信号が出力されるようになるため、電源の立ち上がり時に電力供給停止時処理が誤って実行されてしまうことを防止できる。
【０２２６】
電源監視手段は、電力供給停止時に、電気部品制御手段が動作不能となる前の段階で、電気部品制御手段に検出信号を出力するように構成した場合には、入力した検出信号にもとづいて、電気部品制御手段が電力供給停止前に種々の処理を行うことができるため、適切な電力供給停止処理を実行することができる。
【０２２７】
検出信号は、マスク不能割込信号として電気部品制御手段に入力されるように構成した場合には、マスク不能割込処理により電力供給停止処理を優先的に行うことができる。
【０２２８】
電気部品制御手段は、電力供給開始時に、電力供給停止直前の内容を保持することが可能な記憶手段に保持されている保持データにもとづいて制御を再開させることが可能であるとした場合には、停電などにより電力供給が停止されたときであっても、電源復旧後に電力供給停止前の状態に戻すことができるため、遊技者の不利益を解消することができる。
【０２２９】
電気部品制御手段は、電力供給停止時処理においてＲＡＭアクセス禁止処理を実行するように構成した場合には、ＲＡＭに記憶された情報の保護を行うことができる。
【図面の簡単な説明】
【図１】パチンコ遊技機を正面からみた正面図である。
【図２】パチンコ遊技機の遊技盤を正面からみた正面図である。
【図３】パチンコ遊技機の機構板を背面からみた背面図である。
【図４】遊技制御基板（主基板）の回路構成例を示すブロック図である。
【図５】賞球制御基板の回路構成例を示すブロック図である。
【図６】電源監視および電源バックアップのためのＣＰＵ周りの一構成例を示すブロック図である。
【図７】電源基板の一構成例を示すブロック図である。
【図８】システムリセット信号とＮＭＩ割込信号の出力の様子の例を示すタイミング図である。
【図９】システムリセット信号とＮＭＩ割込信号の出力の様子の例を示すタイミング図である。
【図１０】システムリセット信号とＮＭＩ割込信号の出力の様子の例を示すタイミング図である。
【図１１】主基板におけるＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図１２】初期化処理の例を示すフローチャートである。
【図１３】２ｍｓタイマ割込処理の例を示すフローチャートである。
【図１４】遊技制御処理の例を示すフローチャートである。
【図１５】停電発生ＮＭＩ処理の例を示すフローチャートである。
【図１６】バックアップパリティデータ作成方法の例を説明するための説明図である。
【図１７】主基板からの各制御コマンドの送出タイミング例を示す説明図である。
【図１８】遊技状態復旧処理の一例を示すフローチャートである。
【図１９】停電が発生した後に復旧した場合の制御状態の一例を示す説明図である。
【図２０】電源監視および電源バックアップのための賞球制御用ＣＰＵ周りの一構成例を示すブロック図である。
【図２１】賞球制御コマンドの構成例を示す説明図である。
【図２２】賞球制御コマンドのビット構成の例を示す説明図である。
【図２３】賞球制御コマンドデータの出力の様子の例を示すタイミング図である。
【図２４】賞球制御用ＣＰＵが実行するメイン処理の例を示すフローチャートである。
【図２５】賞球制御用ＣＰＵのタイマ割込処理の例を示すフローチャートである。
【図２６】賞球制御手段におけるＲＡＭの一構成例を示す説明図である。
【図２７】賞球制御用ＣＰＵのコマンド受信処理の例を示すフローチャートである。
【図２８】賞球制御処理の例を示すフローチャートである。
【図２９】玉貸し制御処理を示すフローチャートである。
【図３０】賞球制御用ＣＰＵが実行する停電発生処理の例を示すフローチャートである。
【図３１】賞球制御用ＣＰＵの初期化処理の一例を示すフローチャートである。
【図３２】電源監視および電源バックアップのためのＣＰＵ周りの他の構成例を示すブロック図である。
【図３３】電源投入時のリセット信号の様子の例を示すタイミング図である。
【図３４】遊技機の電源断時の電源低下やＮＭＩ信号の様子の例を示すタイミング図である。
【図３５】電源監視および電源バックアップのための賞球制御用ＣＰＵ周りの他の構成例を示すブロック図である。
【図３６】電源監視および電源バックアップのためのＣＰＵ周りのさらに他の構成例を示すブロック図である。
【図３７】電源基板の他の構成例を示すブロック図である。
【図３８】電源監視および電源バックアップのための賞球制御用ＣＰＵ周りのさらに他の構成例を示すブロック図である。
【図３９】システムリセット信号とＮＭＩ割込信号の出力の様子の例を示すタイミング図である。
【符号の説明】
１      パチンコ遊技機
３１    主基板
３７    賞球制御基板
５３    基本回路
５６    ＣＰＵ
３７１  賞球制御用ＣＰＵ
６５１，９３４，９７６  リセットＩＣ
９０２，９０４  電源監視用ＩＣ
９１０  電源基板
【図１】
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【図２】
0003583336.tif 000003
【図３】
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【図４】
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【図５】
0003583336.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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