(57)【特許請求の範囲】
【請求項１】
ガラス基板にポリシリコンでアクティブ領域をパターニングして形成する段階と；前記アクティブ領域の上側にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上に下部ゲート膜及び上部ゲート膜を順次形成する段階と；ＮチャンネルＴＦＴを形成する部分ではゲート部分にのみ，ＰチャンネルＴＦＴを形成する部分では全体にフォトレジストからなるエッチング保護膜を形成する段階と；前記フォトレジストをマスクとして，前記下部ゲート膜からなる下部ゲートパターンが，前記上部ゲート膜からなる上部ゲートパターンに比べ幅が狭くなるようにアンダーカットエッチングする段階と；前記フォトレジストを除去した後に，前記上部ゲートパターンをイオン注入マスクとして高濃度Ｎ型不純物イオンをイオン注入する段階と；前記上部ゲートパターンを除去した後に，ＮチャンネルＴＦＴが形成された部分全体とＰチャンネルＴＦＴが形成される部分中のゲート部分にフォトレジストパターンを形成し，ＰチャンネルＴＦＴ領域の下部ゲートパターンを形成するエッチングをする段階と，Ｐ型不純物イオンをイオン注入する段階を有することを特徴とする，ＴＦＴ形成方法。
【請求項２】
前記上部ゲートを除去した次に，低濃度Ｎ型不純物イオンを注入する段階をさらに有することを特徴とする，請求項１に記載のＴＦＴ形成方法。
【請求項３】
前記アンダーカットエッチングする段階は，下部ゲート膜に対する選択性が大きいエッチング液を用いて，上部ゲート膜及び下部ゲート膜をエッチングすることを特徴とする，請求項１または２のいずれかに記載のＴＦＴ形成方法。
【請求項４】
前記Ｐ型不純物イオンをイオン注入する段階の前に，前記ＰチャンネルＴＦＴの前記下部ゲートパターン上のフォトレジストパターンが前記ＰチャンネルＴＦＴの前記下部ゲートパターンに比べ幅を狭くする段階をさらに有することを特徴とする，請求項１，２または３のいずれかに記載のＴＦＴ形成方法。
【請求項５】
前記Ｐ型不純物イオンをイオン注入する段階の後に，前記ＰチャンネルＴＦＴとＮチャンネルＴＦＴの下部ゲートパターン上に，前記下部ゲートパターンより狭い幅で補助フォトレジストパターンを形成して，前記補助フォトレジストパターンをエッチングマスクとして前記下部ゲートパターンをエッチングして，幅が狭くなった下部ゲートパターンを形成する段階と，レーザアニーリングを行ってイオン注入が行なわれたアクティブ領域を活性化させる段階をさらに有することを特徴とする，請求項２または３のいずれかに記載のＴＦＴ形成方法。
【請求項６】
ガラス基板上にポリシリコンでアクティブ領域をパターニングして形成する段階と；前記アクティブ領域の上側にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上に下部ゲート膜及び上部ゲート膜を順次形成する段階と；前記下部ゲート膜からなる下部ゲートパターンが前記上部ゲート膜からなる上部ゲートパターンに比べて幅が狭くなるようにアンダーカットエッチングする段階と；前記上部ゲートパターンをイオン注入マスクとして低濃度イオンをイオン注入する段階と；前記下部ゲートパターン及び上部ゲートパターンを覆うようにフォトレジストパターンを形成する段階と；前記フォトレジストパターンをイオン注入マスクとして高濃度イオンをイオン注入してソース及びドレーン領域とＬＤＤ領域及びチャンネル領域とが区分されるように形成する段階と；前記フォトレジストパターン及び前記上部ゲートパターンを順次除去する段階と；イオン注入が行なわれた前記アクティブ領域の部分をレーザアニーリングして活性化させる段階とを有することを特徴とする，ＴＦＴ形成方法。
【請求項７】
ガラス基板上にポリシリコンでアクティブ領域をパターニングして形成する段階と；前記アクティブ領域の上側にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上に下部ゲート膜を形成し，ＮチャンネルＴＦＴ領域全体とＰチャンネルＴＦＴのゲート部分を残す下部ゲートパターン形成段階と；前記下部ゲートパターンをイオン注入マスクとして用いてアクティブ領域にＰ型不純物イオンをイオン注入する段階と；上部ゲート膜を形成し，ＰチャンネルＴＦＴ領域全体とＮチャンネルＴＦＴのゲート部分を残す上部ゲートパターン形成段階と；前記上部ゲートパターンをエッチングマスクとして，下部ゲートパターンに対する等方性エッチングを行い，ＮチャンネルＴＦＴ領域に上部ゲートパターンに比べて幅が狭くなるようにアンダーカットエッチングをして下部ゲートパターンを形成する段階と；前記上部ゲートパターンをマスクとしてＮ型不純物イオンをイオン注入する段階と；前記上部ゲートパターンを選択的に除去する段階と；を有することを特徴とする，ＴＦＴ形成方法。
【請求項８】
前記上部ゲートパターンを除去した次に，低濃度Ｎ型不純物イオン注入する段階をさらに有することを特徴とする，請求項７に記載のＴＦＴ形成方法。
【請求項９】
前記アクティブ領域中でイオン注入が行なわれた部分に対するレーザアニーリングを行う段階をさらに有することを特徴とする，請求項７または８のいずれかに記載のＴＦＴ形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｉｓｔａｌ  Ｄｉｓｐｌａｙ）のためのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を形成する方法に係り，より詳しくはトップゲート（ＴＯＰ  ＧＡＴＥ）方式の多結晶シリコン型ＴＦＴを形成しながらオフセットあるいはＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）構造を形成する方法に関する。
【０００２】
【従来の技術】
近年，表示装置に関連して最も活発に発展している分野はＬＣＤ分野であり，特にアクティブマトリックスタイプのＴＦＴ  ＬＣＤ分野の発展は著しい。
【０００３】
ＬＣＤは，概略的に言えば，二枚の基板間に液晶を注入し，基板の内側に形成された二つの電極に電圧を印加して，間に存在する液晶の配列を調節することによって，基板に付着される偏光板との関係で光を透過させたり遮断させる原理を利用したものである。
【０００４】
このような基本原理下で表示装置としての機能と活用範囲を拡大するために，位相差板，反射板，バックライト，カラーフィルタなどの要素を導入して，偏光板，背向膜とラビング（ｒｕｂｂｉｎｇ）技法，電極の構成，ガラス基板等要素の変更と改善を模索する様々な試みが続いている。
【０００５】
ＴＦＴ  ＬＣＤは，表示装置の画面を形成する個々画素の電極を非線形素子であるトランジスタを利用して制御する構成を有しており，トランジスタは半導体薄膜を利用してガラス基板上に形成される。そしてＴＦＴ  ＬＣＤは，用いられる半導体薄膜の特性によってアモルファスシリコンタイプとポリシリコンタイプに大別することができる。
【０００６】
アモルファスシリコンの場合，低い温度でＣＶＤを利用して形成することができるので，ガラス基板を利用するＬＣＤの特性上有利な点がある。しかし，アモルファスシリコンの場合には，キャリアの移動度が低いため，速い動作特性を要する駆動回路のトランジスタ素子を形成する用途としては適合せず，アモルファスシリコンは，ガラス基板上の画素電極内に形成されるスイッチング用トランジスタ素子の用途に主に使われる。そのため，ＬＣＤの駆動のためのＩＣは別途に製作して，ＬＣＤパネル周辺部に付着して使用しなければならず，したがって，駆動モジュールのための付加的な工程が必要であり，ＬＣＤ製作コストが上昇してしまう。
【０００７】
一方，ポリシリコンはアモルファスシリコンに比べてキャリアの移動度が遥かに大きいため，駆動回路用ＩＣを製作するためにも用いることができる。それゆえ，ポリシリコンをＬＣＤのＴＦＴ形成のための半導体薄膜に用いる場合には，一連の工程を通して同一ガラス基板に画素電極のためのＴＦＴ素子と駆動回路用ＴＦＴ素子を一緒に形成することができる。これはＬＣＤ製作におけるモジュール工程のコストを節減する効果をもたらすと同時にＬＣＤの消費電力を低めることができる利点もある。
【０００８】
しかし，ポリシリコンを用いようとする場合，ガラス基板にポリシリコン薄膜を形成するためには，まずアモルファスシリコン薄膜を低温ＣＶＤ工程を通して形成し，ここにレーザ光線を照射する等の結晶化のための付加工程が必要であり，キャリア移動度が高いほど形成されたトランジスタでゲート電圧がオフされる瞬間漏洩電流（ｏｆｆ  Ｃｕｒｒｅｎｔ）が過度に流れるため，画素部で十分な電界を維持できないという問題がある。以下漏洩電流（ｏｆｆ  Ｃｕｒｒｅｎｔ）の問題を図面を参照しながらさらに説明する。
【０００９】
図３２は従来の薄膜トランジスタの構成を示す断面図である。基板１０上にバッファ層である絶縁膜１００が形成されており，その上にシリコンのような半導体膜からなるアクティブ領域２００（２１１，２１２，２１３）が形成されており，その上をゲート絶縁膜３００が被覆している。ゲート絶縁膜３００上にはアクティブ領域２００のほぼ中間部分にゲート電極４１０が形成されている。アクティブ領域２００内で左右部分にはゲート電極４１０をマスクとしてイオン注入された結果ソース及びドレーン領域２１１，２１３が形成されている。
【００１０】
このような構成でゲート電極４１０にスレショルド電圧（ｔｈｒｅｓｈｏｌｄｖｏｌｔａｇｅ）以上の電圧が印加されると，薄膜トランジスタがオン状態になって，ドレーン領域２１３に印加された画像信号により，電流がソース領域２１１とドレーン領域２１３間に形成されたチャンネル２１２を通過してソース領域２１１に流れるようになる。この電流はソース領域２１１と連結された画素電極に画像信号を印加するようになる。ゲート電極４１０にオフ電圧（ｏｆｆ  ｖｏｌｔａｇｅ）が印加されると，トランジスタはオフ状態になるが，この際ポリシリコンで，特にＮチャンネルトランジスタの場合には，キャリアである電子の移動度が大きいため多量の電流が瞬間的に流れるようになる。したがって，次のオン（ｏｎ）電圧が印加される時まで画素電極で維持されなければならない電界が十分に維持できなくなり，必要な画素状態を維持できないという問題を引き起こす。
【００１１】
このようなオフ電流（ｏｆｆ  ｃｕｒｒｅｎｔ）発生を抑制する方法としては，薄膜トランジスタのソース及びドレーン領域とチャンネルとの接合部に，不純物濃度が低くなるようにイオン注入したＬＤＤ領域または不純物イオン注入がされていないオフセット領域を形成し，オフ電流に対するバリヤ（ｂａｒｒｉｅｒ）として作用させる方法を一般的に用いている。
【００１２】
以上で述べた点を考慮すると，ＬＣＤパネルを製作する過程において，画素部と駆動回路を同一ガラス基板に形成することを前提として，ポリシリコンタイプのＴＦＴを形成する時に問題になることは，「如何にＮチャンネルＴＦＴでバリヤ領域を形成するか？」，「如何にＰ型やＮ型不純物（ｄｏｐａｎｔ）をイオン注入をする時に他の領域，すなわちＮ型やＰ型不純物がドーピングされる領域を遮るか？」，また「どのようにすると工程数，すなわちマスク作業の数を減じることができるか？」等である。
【００１３】
その中で電流バリヤ領域を形成する問題を検討すると，従来のオフセットやＬＤＤのような電流バリヤ領域を形成する方法には，イオン注入マスクとして別途のフォトレジストパターンを形成して用いる方法，ゲート電極側壁にスペーサを形成してこのスペーサをイオン注入マスクとして用いる方法，ゲートメタルを一部酸化させて酸化された部分を利用する方法などがある。
【００１４】
しかし，別途のフォトレジストパターンを形成する方法は，フォトレジストパターンの位置を正確に形成することが難しく，別途パターン形成のための工程が追加されなければならない。さらにイオン注入エネルギーによる熱が生じるため，高エネルギーで多量のイオン注入を行うという条件ではフォトレジストの使用が制限されるという問題点がある。
【００１５】
スペーサを形成する方法の場合，スペーサを形成する別途のＣＶＤ膜を形成する工程とエッチバック工程が必要であり，エッチバックのための異方性ドライエッチングでは，エッチングの選択性が低く素子の部分的損傷が生じる場合がある。
【００１６】
また，ゲートメタルを酸化させる方法は，ゲートラインと他の層との電気的接触部分で酸化膜の形成を防止しなければならないので１段階以上のマスク工程すなわち，露光，現像，エッチングのような一連の通常的工程が追加され，陽極酸化のための別途の工程が追加されなければならない。
【００１７】
【発明が解決しようとする課題】
本発明は，従来の方法が有する上記問題点に鑑みてなされたものであり，液晶表示装置の製作において，最小限の工程数で正確な位置にオフ電流の抑制のためのＬＤＤあるいはオフセット構造を有するポリシリコンタイプのＴＦＴを形成するための，新規かつ改良された方法を提供することを目的としている。
【００１８】
【課題を解決するための手段】
本発明のある観点による液晶表示装置用ＴＦＴ形成方法は，ガラス基板にシリコン層を形成する段階と；前記シリコン層をパターニングしてアクティブ領域を形成する段階と；前記アクティブ領域の上側にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上に，エッチングの選択比が大きいメタルの組み合わせから成る下部ゲート膜及び上部ゲート膜を順次形成する段階と；前記上部ゲート膜上にフォトレジストを塗布し，フォトレジストパターンを形成する段階と；前記フォトレジストパターンをマスクとして，前記上部ゲート膜に対する選択性を有する第１エッチャントを用いたウェットエッチングにより，前記上部ゲート膜から成る上部ゲートパターンを形成する段階と；前記下部ゲート膜に対する選択性を有する第２エッチャントを用いたウェットエッチングにより，前記上部ゲートパターンをエッチングマスクとして利用し，前記下部ゲート膜からなる下部ゲートパターンが，前記上部ゲートパターンに比べ幅が狭くなるようにアンダーカットエッチングして，下部ゲートパターンを形成する段階と；前記上部ゲートパターンをイオン注入マスクとして高濃度イオンをイオン注入する段階と；前記上部ゲートパターンを除去する段階と；を有することを特徴とする。
【００１９】
本発明の別の観点による液晶表示装置用ＴＦＴ形成方法は，ガラス基板にシリコン層を形成する段階と；前記シリコン層をパターニングしてアクティブ領域を形成する段階と；前記アクティブ領域の上側にゲート絶縁膜を形成する段階と；前記ゲート絶縁膜上に，上部ゲート膜よりイオン化傾向が大きい下部ゲート膜と，前記上部ゲート膜とを順次形成する段階と；前記上部ゲート膜上にフォトレジストを塗布し，フォトレジストパターンを形成する段階と；前記下部ゲート膜及び前記上部ゲート膜に対してエッチング性を示すエッチング液を用いたウェットエッチングにより，電気移動力の発生現象により，前記下部ゲート膜からなる下部ゲートパターンが，前記上部ゲート膜からなる上部ゲートパターンに比べ幅が狭くなるようにアンダーカットエッチングして，上部ゲートパターン及び下部ゲートパターンを形成する段階と；前記上部ゲートパターンをイオン注入マスクとして高濃度イオンをイオン注入する段階と；前記上部ゲートパターンを除去する段階と；を有することを特徴とする。
【００２０】
このような過程を経てポリシリコンからなるアクティブ領域にはイオン注入過程でソース及びドレーン領域が形成され，上部ゲートパターンと下部ゲートパターンの幅のゆがみ（ｓｋｅｗ）によりオフセット領域が形成され，オフ電流に対するバリヤを形成するようになる。但し，オフセット領域があまりにも長くなると駆動電流自体が減少する現像が現れる場合があることを考慮しなければならない。
【００２１】
本発明において，上部ゲートパターンを除去した後に低濃度イオン注入を実施する場合には，上部ゲートパターンによっては保護されるが下部ゲートパターンによっては保護されないゆがみ（ｓｋｅｗ）領域に，低濃度でのみイオン注入が行われ，ＬＤＤ構造を形成することもできる。この構造はオフセット構造のようにオフ電流に対するバリヤの役割をしながら同時にオフセット構造で問題になることがある駆動電流の減少を防ぐ効果がある。
【００２２】
本発明において，他の種で２段階にわたりゲート膜を形成してゲート膜の材質の差を利用してアンダーカットを形成する方法には，二つのゲート膜に対する選択比が大きく，選択性が異なる２種のエッチャントを利用して上部ゲート膜と下部ゲート膜を各々エッチングする方法と，電気化学的な原理を利用して同一エッチャントで連続して二つのゲート膜をエッチングする方法が挙げられる。ＬＣＤ工程では概してウエット式等方性エッチングが行われるが，特に第２エッチャントは等方性エッチングにより適正なアンダーカット構造を形成できるように調節が容易なものを選択することが重要である。この際，アンダーカットの程度はエッチング時オーバーエッチング量によって決定される。
【００２３】
【発明の実施の形態】
以下，添付図面を参照しながら本発明の第１構成及び第２構成の望ましい実施形態を通して本発明をより詳細に説明する。添付図面の中で，図１〜図８は本願発明を直接的に説明するものである。
された
【００２４】
まず，第１構成に対する第１実施形態としてポリシリコンタイプＴＦＴでオフ電流バリヤ領域が含まれたトランジスタを形成する方法を調べる。
【００２５】
まず，透明なガラス基板１０にシリコン酸化物のような物質を３０００Å程度の厚さで形成して絶縁膜バッファ層１００を形成し（図１参照），アモルファスシリコン膜２００を５００Åないし８００Å厚さで蒸着する（図２参照）。
【００２６】
次いで，レーザアニーリングでアモルファスシリコン膜２００を多結晶化し，パターニングしてアクティブ領域２１０を形成する（図３参照）。その上にシリコン酸化膜などの絶縁膜を１０００Å程度の厚さで蒸着してゲート絶縁膜３００を形成した次に（図４参照），ゲート電極を形成するための下部及び上部ゲート膜４００，４０を各々２０００Åないし３０００Å程度の厚さで蒸着する。この金属膜は一般的に相互に大きい選択比を有するＡｌ／Ｃｒ，Ｃｒ／ＡｌまたはＣｒ／ＩＴＯの二重膜で形成することも可能であり，アルミニウムエッチング液またはＩＴＯエッチング液に対して選択比がほぼないＡｌ／Ｍｏ，Ｍｏ／ＡｌまたはＭｏ／ＩＴＯの二重膜で形成することもできる（図５参照）。
【００２７】
下部及び上部ゲート膜４００，４０上にフォトレジストを塗布してゲート電極形成のためのフォトレジストパターン５２０を形成した次に，フォトレジストパターン５２０をマスクとして下部及び上部ゲート膜４００，４０をウェットエッチングして上部ゲートパターンが下部ゲートパターンより外側の方向に突き出た二重構造のゲート電極４１０，４１を形成する。
【００２８】
ここで，第一に，下部及び上部ゲート膜が選択比が大きいメタルの組み合わせから成る場合には，ゲート膜上に形成されたフォトレジストパターン５２０をエッチングマスクとして上部ゲート膜に対する選択性を有する第１エッチャントを用いてまず上部ゲートパターン４１を形成する。そして上部ゲート膜に対してはエッチング力がなかったり少なくて下部ゲート膜に対して大きい選択性を有する第２エッチャントを用いて上部ゲートパターンを一種のエッチングマスクとして利用しながら下部ゲートパターン４１０を形成する。
【００２９】
第二に，例えば燐酸−硝酸−酢酸の混合液であるアルミニウムエッチング液に対して選択比が大きくないＭｏ／Ａｌ金属の組み合わせで二重膜を形成した場合，スプレー方式または浸漬（ｄｉｐ）方式を利用して，二種類のゲート物質に対して，すべてエッチング性を示すこのエッチング液を用いてエッチングを進める。この場合，フォトレジストパターンをエッチングマスクとして，Ｍｏから成る上部ゲート膜のパターンがほぼ形成された状態で，Ａｌから成る下部ゲート膜が露出すると，下部ゲート膜に対するエッチングが主に行なわれる。すなわち，下部ゲート膜が，イオン化傾向が大きいＡｌであり，Ｍｏから成る上層膜が接触した状態でエッチング液が作用とすると，化学電池と同様の電気移動力（ｅｌｅｃｔｒｏ  ｍｏｔｉｖｅ  ｆｏｒｃｅ）が発生し，Ａｌがエッチング液に溶解し，Ｍｏはほとんどエッチングされない状態となる。したがって，Ｍｏから成る上部ゲート膜の下方にＡｌから成る下部ゲート膜がアンダーカット状態にエッチングされる。アンダーカットの程度はオーバーエッチング量，エッチング溶液の組成，エッチングモードの程度によって調節できる。（図６参照）。
【００３０】
次に，フォトレジストパターン５２０を除去した後，全面に不純物イオン注入をする。この際，上部ゲート電極がイオン注入時マスクの役割をするのでアクティブ領域中央上部ゲートパターン４１と対応する領域の外側の方向に位置したアクティブ領域がドーピングされる。このドーピングされた領域がソース及びドレーン領域２１１，２１３の間に位置し，下部ゲートパターン４１０と重畳されずに同時にドーピングもされない領域がオフセット領域２１４になる（図７参照）。
【００３１】
必要に応じて，上部ゲートパターン４１をエッチングで除去し，下部ゲートパターン４１０をマスクとして低濃度でイオン注入すると，ソース及びドレーン領域の内側にＬＤＤ領域２１５を形成することができる（図８参照）。
【００３２】
以後は一般的なＴＦＴ形成方法によって絶縁膜，コンタクト，保護膜，画素電極などを形成してＴＦＴ電極構造が完成する。
【００３３】
次に，本発明の第２実施形態にかかる，ガラス基板に画素部のＮチャンネルと駆動回路部のＮチャンネル及びＰチャンネルのポリシリコンタイプＴＦＴを同時に形成する方法について説明する。図９ないし図１８は，第２の実施形態にかかるＴＦＴ形成方法を工程順序に従って示した断面図である。
【００３４】
まず，ガラス基板１０上にシリコン酸化膜などの物質を蒸着してバッファ層１００を形成し，その上にピクセル部のＮチャンネルＴＦＴになる部分と駆動回路部のＮチャンネルＴＦＴ及びＰチャンネルＴＦＴになる部分にポリシリコンアクティブ領域２００（２１０，２２０，２３０）を形成する。このアクティブ領域２００はバッファ層１００上にアモルファスシリコン層を低温ＣＶＤで形成した後に，レーザアニーリングにより多結晶化し，さらにマスク技法を利用してパターニングすることにより形成することができる。
【００３５】
次に，シリコン酸化膜などの材料でゲート絶縁膜３００を形成して（図９参照）再びその上に下部及び上部ゲート膜４００，４０を順次に積層する（図１０参照）。この際，下部ゲート膜４００を形成する金属膜は上部ゲート膜４０を形成する金属膜に比べて用いられるエッチャントに対するエッチング比が大きい物質を用いる。
【００３６】
そして上部ゲート４０膜上にフォトレジストを塗布してマスク技法を利用して，ＰチャンネルＴＦＴになる部分ではフォトレジストパターン５００を全体的に残し，ＮチャンネルＴＦＴになる部分ではゲート部分にのみフォトレジストパターン５２０，５３０を残し，エッチングマスクとして用いてエッチングを進めることによって，上部ゲート膜層にＮチャンネル領域の上部ゲートパターン４１，４２を形成する（図１１）。この際，フォトレジストもゲート膜層上に存在して上部ゲートパターン４１，４２はフォトレジストパターン５２０，５３０下にアンダーカット部を形成する。
【００３７】
エッチングを続けると下部ゲート膜層もエッチングが行なわれるが，下部ゲート膜４００を構成する物質がエッチャントに対する選択比が大きいため，下部ゲートパターン４１０，４２０は上部ゲートパターン４１，４２の下にアンダーカット部を有しより狭い幅で形成される。この過程で電気化学的な作用により上部ゲートパターン対下部ゲートパターンのエッチング率を高めることができ，場合によっては選択性が異なる２種のエッチング物質を利用することにより，上部ゲート膜と下部ゲート膜を順次エッチングすることができる。
【００３８】
実質的にトランジスタのゲートになる部分は下部ゲートパターン４１０，４２０であり，上部ゲートパターン４１，４２は後続工程でＮチャンネルトランジスタのソース領域とドレーン領域を形成するためのイオン注入工程で，マスクの役割をし，特に下部ゲートパターンより横に突き出たゆがみ（ｓｋｅｗ）の長さは最終的に形成されるオフセットあるいはＬＤＤ領域の幅となる。
【００３９】
ＮチャンネルＴＦＴ部分のゲートを形成するエッチングが完了した後に，上部ゲート層上に残存するフォトレジスト５００及びフォトレジストパターン５２０，５３０をすべて除去して，ガラス基板全面にＮ型不純物のイオン注入を実施する。この際，上部ゲートパターン４１，４２及びＰチャンネル部分の上部ゲート膜４０がイオン注入マスクとして機能する。したがって，ＰチャンネルＴＦＴ部分のための別途のイオン注入マスクは必要がない。イオン注入が行なわれたＮチャンネルＴＦＴのポリシリコン層アクティブ領域２１０，２２０は，ソース領域及びドレーン領域２１１；２２１，２１３；２２３とチャンネル領域２１２，２２２を形成するようになる（図１２）。
【００４０】
次に，ガラス基板全体において上部ゲート膜４０，上部ゲートパターン４１，４２を除去して，Ｎ型不純物を低い濃度でイオン注入する。この際，下部ゲートパターン４１０，４２０がイオン注入マスクとして機能するので，ＮチャンネルＴＦＴが形成される領域で上部ゲートパターンのゆがみ（ｓｋｅｗ）に該当するアクティブ領域はＬＤＤ領域２１５，２２５を形成するようになる。（図１３参照）。このＬＤＤ領域は，完成されるトランジスタにおいて，オフ電流を減少させながらも駆動電流が過度に減少することを防ぐように機能する。低濃度のイオン注入工程が省略される場合には，ＬＤＤ領域でないオフセット領域が形成される。Ｐ型ＴＦＴが形成される部分は，全体が下部ゲート膜４００で包まれているので，イオン注入は行われない。
【００４１】
そしてＰチャンネルＴＦＴを形成するために再びフォトレジストを塗布し，マスク工程を通して，Ｎチャンネルトランジスタ領域には全体にフォトレジスト６００を残し，Ｐチャンネルトランジスタ領域にはゲートに該当する部分にフォトレジストパターン６１０を残す（図１４）。
【００４２】
フォトレジスト６００とフォトレジストパターン６１０をエッチングマスクとしてエッチングを実施すると，Ｐチャンネルトランジスタ部分の下部ゲート膜にゲートパターン４３０が形成される。エッチング過程でフォトレジストパターン６１０下にアンダーカット部が形成されるので，このパターンはフォトレジストパターンより幅が縮まった状態で形成される。
【００４３】
Ｐチャンネルトランジスタでは，無理やりにＬＤＤやオフセット領域を形成しなくても問題がないので，アッシングやベーキングでフォトレジストパターンを一部除去したりして縮少パターン６２０を形成し，さらに下部ゲートパターン４３０をイオン注入マスクとしてＰ型イオン注入を実施することによってＰチャンネルトランジスタのソース領域及びドレーン領域２３１，２３３とチャンネル領域２３２を形成する。この際，Ｎチャンネルトランジスタ領域ではフォトレジストがイオン注入マスクの役割をする。
【００４４】
そしてＮチャンネルトランジスタ領域とＰチャンネルゲート上部の残余フォトレジストを除去し，層間絶縁膜を形成し，ソースドレーン電極を形成し，保護膜及び画素電極を形成して，ＴＦＴを含む下部電極構造を完成する。
【００４５】
もし駆動回路部のＮチャンネルで電流バリヤ領域，すなわちＬＤＤやオフセット構造が必要でない場合には，Ｐ型不純物のイオン注入を終えた時点で再び金属膜７００やフォトレジスト膜を積層し，マスク技法で駆動回路部のＮチャンネルトランジスタ領域のみを露出させて，高濃度Ｎ型イオン注入をもう一度さらに実施する（図１６，図１７参照）。この際はＬＤＤあるいはオフセット領域のマスクがないので，この領域にも高濃度のＮ型不純物イオン注入が行なわれて，単純構造のソース／チャンネル／ドレーン２２１，２２２，２２３を構成するようになる（図１８参照）。
【００４６】
一方，本実施の形態において層間絶縁膜を形成する前に，イオン注入が行なわれたアクティブ領域に，レーザアニーリングを実施して領域を活性化させる過程を一般的に実施する。この際，ゲートパターンとすぐ隣接したアクティブ領域では，ゲートパターンによる散乱現像でイオン注入された領域の活性化が生じない問題がある。オフセットの場合には，隣接したアクティブ領域にイオン注入がよくできないために大きな問題にならないが，ＬＤＤ構造の場合には領域活性化が生じない場合，その機能を実現することに問題がある場合がある。
【００４７】
図１９はゲートパターンによる散乱によりゲート隣接部ＬＤＤ領域に活性化が生じない現像を示している。ソース領域及びドレーン領域２１１，２１３とＬＤＤ領域２１５にレーザを照射する時，ゲートパターン４１０の角部でレーザの散乱が起きてゲート下部と隣接した領域，すなわちチャンネルと隣接したＬＤＤ領域では境界面２１から一定幅（Ｌ）ほど活性化あるいは結晶化が生じなくなる。このような現像はトランジスタの特性低下をもたらすことがあるので問題になる。
【００４８】
このような問題を解決するために，以上の実施形態を行う段階に付加してソース，ドレーン，ゲート及びＬＤＤ領域を形成した状態で，ゲートパターン４１０，４２０，４３０上にフォトレジストや金属膜で幅が縮まったパターン７１０，７２０，７３０を形成し（図２０参照），このパターンをエッチングマスクとしてゲートパターンの側壁をさらにエッチングして除去してレーザアニーリングを実施することにより（図２１参照），ゲートパターン側壁に隣接した部分にレーザアニーリングがよく行われない場合にも，ＬＤＤ部分におけるイオン注入された不純物の活性化はできるようにする方法を用いることができる。
【００４９】
図２２ないし図２６は，本発明の他の実施形態にかかる構成よる工程順序を示す断面図である。この構成はオフ電流バリヤ領域の形成とレーザアニーリングを考慮して，アンダーカットの形態を有する二重のゲートパターン状態で，低濃度イオン注入をまず実施してゲートパターンより幅が広い新しいフォトレジストパターンを形成するが，ゲートパターンを包むように形成してこれをイオン注入マスクとして利用して高濃度イオン注入する方法を利用したことである。
【００５０】
図１および図２に示されたような方法で，ガラス基板上にバッファ層とポリシリコンアクティブ領域，下部及び上部ゲート膜を形成した後に，図２２に示すように，フォトレジストを蒸着して露光，現像してＴＦＴ領域のアクティブ領域に各々ゲートパターンを形成するためのフォトレジストパターン５２０，５３０，５４０を形成する。そしてフォトレジストパターンをエッチングマスクとして上下部ゲート膜にゲートパターン４１；４２；４３，４１０；４２０；４３０を形成する。この際，下部ゲートパターンは上部に置かれたメタルマスクパターンより幅が狭く形成されるアンダーカット部が形成される。
【００５１】
次に，図２３のようにＮ型不純物を低濃度でイオン注入する。この際，上部ゲートパターンがイオン注入マスクの役割をして，アンダーカットによるゆがみ（ｓｋｅｗ）が形成された部分に対応してアクティブ領域を含むマスク下部地域２１２，２２２，２３２にはイオン注入が行われず，そのマスクを外れた地域には低濃度イオン注入領域２１１，２１３，２２１，２２３，２３１，２３３が形成される。
【００５２】
そしてフォトレジストパターンを除去した後に，図２４のように新しいフォトレジストを塗布し露光して，駆動回路部のＰ型ＴＦＴ上部と画素部のＮ型ＴＦＴのゲート電極４１，４１０を覆うフォトレジストパターン６００が残るようにする。この際，画素部内のゲート電極４１，４１０上部に置かれるフォトレジストパターン６００は，その縁部がアクティブ領域２００のチャンネル領域２１２のへりに対して一定幅外側の方向に位置するように形成すべきであるが，これはフォトレジストパターン６００をＬＤＤ領域２１５を形成するためのマスクとして用いるためである。
【００５３】
フォトレジストパターン６００をマスクとしてＮ型不純物を高濃度イオン注入して，チャンネル領域２１２，２２２の外側の方向に薄くドーピングされている部分を高濃度イオン注入領域としてソース及びドレーン領域２１１；２２１，２１３；２２３を形成する。この際，画素部のＮ型ＴＦＴの場合には，フォトレジストパターンの縁部がチャンネル領域２１２のへりから一定幅外側に位置するようにゲートパターン４１，４１０を覆っているので，チャンネル領域２１２とソース及びドレーン領域２１１，２１３間に薄くドーピングされたＬＤＤ領域２１５が存在するようになる。
【００５４】
次いで，フォトレジストパターンを除去した後，新しいフォトレジストパターン７００を，図２５のように形成する。この際は，上記と反対に駆動回路部のＰ型ＴＦＴ部分のみが露出するようにフォトレジストパターンが形成される。そしてホウ素のようなＰ型不純物イオン注入を実施してアクティブ領域２３０にソース及びドレーン領域２３１，２３３を形成する。したがって，その間はイオン注入が行われないチャンネル領域２３２になる。
【００５５】
そして図２６に示されたようにフォトレジストパターンを除去した後に，上部ゲートパターン４１，４２，４３を除去してレーザアニーリングを実施し，アクティブ領域に注入された不純物イオンを活性化させる。次に通常通り，層間絶縁膜，ソース及びドレーン電極，保護膜及び画素電極などを形成してＬＣＤの下部基板の電極構造を完成させる。
【００５６】
図２７ないし図３１は，本発明の第２の実施形態にかかる構成の工程順序図である。
【００５７】
まず，図２７のようにガラス基板１０に多結晶シリコンでアクティブ領域２１０，２３０を形成してゲート絶縁膜を形成する。このパターンを形成するためにはガラス基板に低温ＣＶＤ工程を通してアモルファスシリコン膜を形成してレーザアニーリングを通してポリシリコン化した後，マスク技法を利用してＴＦＴのアクティブ領域をパターニングすればよい。シリコン膜を形成する前にガラス基板にまずバッファ層を絶縁材質で形成することもできる。
【００５８】
次に，図２８のように下部ゲート膜を形成してマスク技法を利用して，ゲート膜をＮチャンネルＴＦＴ領域上部とＰチャンネルＴＦＴ領域のゲート位置にのみ残して下部ゲートパターン４００，４３０を形成し，さらにＰ型不純物を基板全域にドーピングする。この過程でＰチャンネルＴＦＴが形成されＮチャンネルＴＦＴ領域は下部ゲート膜がイオン注入マスクの役割をするので別途のイオン注入マスクを形成するための工程段階を省くことができる。
【００５９】
そして図２９のようにガラス基板全面に上部ゲート膜を形成し，マスク技法を利用してＰチャンネルＴＦＴ領域上部とＮチャンネルＴＦＴ領域のゲート部にのみ膜を残して，上部ゲートパターン４０，４１を作る。その結果，ＰチャンネルＴＦＴ領域上部は，下部ゲートパターン４３０を上部ゲートパターン４０が覆う状態となり，ＮチャンネルＴＦＴ領域は，領域全体を広く覆う下部ゲートパターン４００上のゲート部分に上部ゲートパターン４１が形成される。
【００６０】
図３０は次の段階で，上部ゲートパターン４１をエッチングマスクとして下部ゲートパターン４００をエッチングしてゲート４１０を形成し，続いてＮ型不純物でイオン注入を実施する様子を示している。
【００６１】
結果的にこの過程でＮチャンネルＴＦＴにおけるソース領域２１３，ドレーン領域２１１，チャンネル領域２１２及びゲート４１０が構成される。ゲート下部であるチャンネル領域とイオン注入が行なわれたソース及びドレーン領域との間には，イオン注入が行われずオフセット領域２１４を構成する。
【００６２】
この際，ＰチャンネルＴＦＴ領域では，上部ゲート膜に包まれた下部ゲートパターンはエッチング過程で保護されて維持され，アクティブ領域ではＰ型不純物がイオン注入された状態でＮ型イオン注入から保護される。そしてＮチャンネルＴＦＴ部分ではエッチング段階で等方性エッチングが行なわれ，上部ゲートパターンの下も一定幅にわたり下部ゲート膜がエッチングされ，アンダーカット現像を示しながら下部ゲートパターンが形成される。エッチングは等方性で行なわれ，膜質が均一であれば，下部ゲートパターンが上部ゲートパターン周辺部からアンダーカットされる幅はほぼ一定であるから，オフセット領域形成のための別途の露光工程が不要となり，露光時のミスアライメントといった工程上の困難さが軽減される。
【００６３】
図３１は，次の段階で上部ゲートパターンを全部除去して必要に応じて低濃度でＮ型不純物をイオン注入することを示している。図３０におけるオフセット領域２１４は低濃度イオン注入によってＬＤＤ領域２１５になる。
【００６４】
本実施の形態によれば，注入イオンの活性化のためのレーザアニーリングや，不要部分におけるＮチャンネルＴＦＴのＬＤＤ領域やオフセット領域の除去方法については，特に言及していないが，これらについてはすでに説明した実施形態と同様の方法により実施することが可能である。
【００６５】
以上，添付図面を参照しながら，本発明にかかる液晶表示装置用薄膜トランジスタ形成方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到することは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００６６】
【発明の効果】
本発明によるとガラス基板に画素部と駆動回路部を同時に形成するためにポリシリコンタイプのＴＦＴを形成する場合に，ＮチャンネルＴＦＴの形成時にポリシリコンにおけるキャリアの移動度が大きいために生じるオフ電流問題を解決できるように，電流バリヤ領域であるオフセット領域やＬＤＤ領域を，補助膜役割をする上部ゲート膜を利用した二重ゲート膜工程と等方性エッチングの特質であるアンダーカットの形状を利用して簡便に形成することができるようにする。
【００６７】
特に本発明の第２構成によると別途のイオン注入マスクが必要としないために工程段階を省くことができ，イオン注入マスクを形成するための工程で生じる付随的な問題を予防できる。
【図面の簡単な説明】
【図１】本発明の第１構成にかかる実施の一形態を示す工程順序図である。
【図２】本発明の第１構成にかかる実施の一形態を示す工程順序図である。
【図３】本発明の第１構成にかかる実施の一形態を示す工程順序図である。
【図４】本発明の第１構成にかかる実施の一形態を示す工程順序図である。
【図５】本発明の第１構成にかかる実施の一形態を示す工程順序図である。
【図６】本発明の第１構成にかかる実施の一形態を示す工程順序図である。
【図７】本発明の第１構成にかかる実施の一形態を示す工程順序図である。
【図８】本発明の第１構成にかかる実施の一形態を示す工程順序図である。
【図９】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１０】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１１】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１２】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１３】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１４】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１５】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１６】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１７】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１８】本発明の第１構成にかかる実施の別形態によるＴＦＴ形成方法を工程順序で示す図面である。
【図１９】ゲートパターンによる散乱で，ゲート隣接部のＬＤＤ領域に活性化が生じない現像を示す説明図である。
【図２０】図１６に示す問題を解決するための付加工程の一例を示す説明図である。
【図２１】図１６に示す問題を解決するための付加工程の一例を示す説明図である。
【図２２】本発明の他の構成にかかる実施の一形態による工程順序を示す断面図である。
【図２３】本発明の他の構成にかかる実施の一形態による工程順序を示す断面図である。
【図２４】本発明の他の構成にかかる実施の一形態による工程順序を示す断面図である。
【図２５】本発明の他の構成にかかる実施の一形態による工程順序を示す断面図である。
【図２６】本発明の他の構成にかかる実施の一形態による工程順序を示す断面図である。
【図２７】本発明の第２構成にかかる実施の一形態を示す工程順序図である。
【図２８】本発明の第２構成にかかる実施の一形態を示す工程順序図である。
【図２９】本発明の第２構成にかかる実施の一形態を示す工程順序図である。
【図３０】本発明の第２構成にかかる実施の一形態を示す工程順序図である。
【図３１】本発明の第２構成にかかる実施の一形態を示す工程順序図である。
【図３２】従来の薄膜トランジスタの構成を示す断面図である。
【符号の説明】
１０                基板
４１                上部ゲートパターン
２１１，２３３      ドレーン領域
２１２，２３２      チャンネル領域
２１３，２３１      ソース領域
２１４              オフセット領域
３００              ゲート絶縁膜
４１０              ゲート
４３０              下部ゲートパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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