(57)【特許請求の範囲】
【請求項１】
アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理装置において、
前記アナログビデオ信号を所定のサンプリングクロックを用いてディジタルビデオ信号に変換する変換手段と、
該変換手段に前置され、前記アナログビデオ信号の帯域を制限する為の、輝度信号とクロマ信号との間で前記サンプリングクロックの周期の整数倍の遅延時間差を有するように設定された帯域制限手段と、
前記変換手段に後置され、前記帯域制限手段における遅延時間差を前記変換手段のサンプリングクロック周期の単位で修正することにより、ディジタル輝度信号とディジタルクロマ信号のタイミングを修正する遅延修正手段とを備えたことを特徴とするビデオ信号処理装置。
【請求項２】
前記帯域制限手段では、前記輝度信号の群遅延時間と前記クロマ信号の群遅延時間との差が、前記変換手段のサンプリングクロック周期の整数倍であることを特徴とする請求項１記載のビデオ信号処理装置。
【請求項３】
前記遅延修正手段は、前記帯域制限手段により生じた前記輝度信号と前記クロマ信号の遅延時間差を、前記ディジタルビデオ信号に変換された後、前記クロマ信号を遅延させることにより前記変換手段のサンプリングクロック周期単位に修正することを特徴とする請求項１記載のビデオ信号処理装置。
【請求項４】
アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理装置において、
ディジタルビデオ信号を所定のクロックを用いて前記アナログビデオ信号に変換する変換手段と、
該変換手段に後置され、前記アナログビデオ信号の帯域を制限する為の、輝度信号とクロマ信号との間で前記クロックの周期の整数倍の遅延時間差を有するように設定された帯域制限手段と、
前記変換手段に前置され、前記帯域制限手段における遅延時間差を前記変換手段のクロック周期の単位であらかじめ修正することにより、ディジタル輝度信号とディジタルクロマ信号のタイミングを調整する遅延修正手段とを備えたことを特徴とするビデオ信号処理装置。
【請求項５】
前記帯域制限手段では、前記輝度信号の群遅延時間と前記クロマ信号の群遅延時間との差が、前記変換手段のクロック周期の整数倍であることを特徴とする請求項４記載のビデオ信号処理装置。
【請求項６】
前記遅延修正手段は、前記帯域制限手段により生じた前記輝度信号と前記クロマ信号の遅延時間差を、前記アナログビデオ信号に変換される前、前記クロマ信号を遅延させることにより前記変換手段のクロック周期単位に修正することを特徴とする請求項４記載のビデオ信号処理装置。
【請求項７】
前記遅延修正手段は前記変換手段の後に直列に接続されるシフトレジスタを有し、
該シフトレジスタは前記変換手段のサンプリングクロックで動作することを特徴とする請求項３記載のビデオ信号処理装置。
【請求項８】
前記遅延修正手段は前記変換手段の後にメモリおよびメモリ制御手段を有し、
該メモリ制御手段によりディジタル信号に変換された前記クロマ信号の前記メモリに対する書き込みおよび読み出しが行われることを特徴とする請求項３記載のビデオ信号処理装置。
【請求項９】
前記遅延修正手段は前記変換手段の前に直列に接続されたシフトレジスタを有し、
該シフトレジスタは前記変換手段のクロックで動作することを特徴とする請求項６記載のビデオ信号処理装置。
【請求項１０】
前記変換手段のクロックは、前記輝度信号とクロマ信号とで異なる周波数に設定されたことを特徴とする請求項９記載のビデオ信号処理装置。
【請求項１１】
アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理方法において、
前記アナログビデオ信号の帯域を制限し、
該帯域制限されたアナログビデオ信号を所定のサンプリングクロックに基づいてディジタルビデオ信号に変換する際、
前記帯域制限により生じる輝度信号の群遅延時間とクロマ信号の群遅延時間との差が、前記変換時のサンプリングクロック周期の整数倍となるよう設定し、
前記群遅延時間の差を、前記ディジタルビデオ信号に変換された後、前記クロマ信号を遅延させることにより前記サンプリングクロック周期単位に修正することを特徴とするビデオ信号処理方法。
【請求項１２】
アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理方法において、
ディジタルビデオ信号を所定のクロックに基づいて前記アナログビデオ信号に変換して、前記アナログビデオ信号の帯域を制限する際、
前記帯域制限により生じる輝度信号の群遅延時間とクロマ信号の群遅延時間との差が、前記変換時のクロック周期の整数倍となるよう設定し、
前記群遅延時間の差を、前記アナログビデオ信号に変換される前、前記クロマ信号を遅延させることにより前記クロック周期単位であらかじめ修正することを特徴とするビデオ信号処理方法。
【請求項１３】
アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理装置において、
アナログ輝度信号を帯域制限する為の、第１の群遅延時間を有する第１の帯域制限手段と、
アナログクロマ信号を帯域制限する為の、第１の群遅延時間とは異なる第２の群遅延時間を有する第２の帯域制限手段と、
前記第１の帯域制限手段で帯域制限された前記アナログ輝度信号を、第１のサンプリングクロックに基づいてディジタル輝度信号に変換する第１の変換手段と、
前記第２の帯域制限手段で帯域制限された前記アナログクロマ信号を、第２のサンプリングクロックに基づいてディジタルクロマ信号に変換する第２の変換手段と、
前記第１の帯域制限手段と前記第２の帯域制限手段との間で生じる群遅延時間の差を整合する為の前記ディジタルクロマ信号の遅延手段とを備え、
前記第２のサンプリングクロックに基づいて、前記第１の群遅延時間と前記第２の群遅延時間との差が前記第２のサンプリングクロックの周期のｎ（ｎは自然数）倍となるよう前記第１の帯域制限手段と前記第２の帯域制限手段とを設定し、更に前記第２のサンプリングクロックの周期の単位で動作する前記遅延手段をｎ段用いて前記群遅延時間の差を整合することを特徴とするビデオ信号処理装置。
【請求項１４】
前記遅延手段は、前記第１の群遅延時間と前記第２の群遅延時間との差が前記第２のサンプリングクロック周期のｎ倍であるときに、ディジタルクロマ信号を遅延させることによってディジタル輝度信号とタイミングを整合させることを特徴とする請求項１３記載のビデオ信号処理装置。
【請求項１５】
前記遅延手段は前記第２の変換手段の後段に直列に接続されるシフトレジスタを有し、
該シフトレジスタは前記第２のサンプリングクロックで動作することを特徴とする請求項１４記載のビデオ信号処理装置。
【請求項１６】
前記第１のサンプリングクロックと前記第２のサンプリングクロックとは、等しいクロックであることを特徴とする請求項１３乃至１５のうちいずれか一項記載のビデオ信号処理装置。
【請求項１７】
アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理装置において、
ディジタル輝度信号を、第１のリサンプリングクロックに基づいてアナログ輝度信号に変換する第１の変換手段と、
ディジタルクロマ信号を、第２のリサンプリングクロックに基づいてアナログクロマ信号に変換する第２の変換手段と、
前記第１の変換手段で変換された前記アナログ輝度信号を帯域制限する為の、第１の群遅延時間を有する第１の帯域制限手段と、
前記第２の変換手段で変換された前記アナログクロマ信号を帯域制限する為の、第１の群遅延時間とは異なる第２の群遅延時間を有する第２の帯域制限手段と、
前記第２の変換手段に前置され、前記第１の帯域制限手段と前記第２の帯域制限手段との間で生じる群遅延時間の差を整合する為の前記ディジタルクロマ信号の遅延手段とを備え、
前記第２のリサンプリングクロックに基づいて、前記第1の群遅延時間と前記第２の群遅延時間との差が前記第２のリサンプリングクロックの周期のｎ（ｎは自然数）倍となるよう前記第１の帯域制限手段と前記第２の帯域制限手段とを設定し、更に前記第２のリサンプリングクロックの周期の単位で動作する前記遅延手段をｎ段用いて前記群遅延時間の差を整合することを特徴とするビデオ信号処理装置。
【請求項１８】
前記遅延手段は、前記第１の群遅延時間と前記第２の群遅延時間との差が前記第２のリサンプリングクロック周期のｎ倍であるときに、ディジタルクロマ信号を遅延させることによって第１の帯域制限手段で帯域制限されたアナログ輝度信号と第２の帯域制限手段で帯域制限されたアナログクロマ信号の出力タイミングを整合させることを特徴とする請求項１７記載のビデオ信号処理装置。
【請求項１９】
前記遅延手段は前記第２の変換手段に前置した直列に接続されるシフトレジスタを有し、
該シフトレジスタは前記第２のリサンプリングクロックで動作することを特徴とする請求項１８記載のビデオ信号処理装置。
【請求項２０】
前記第１のリサンプリングクロックと前記第２のリサンプリングクロックとは、等しいクロックであることを特徴とする請求項１７乃至１９のうちいずれか一項記載のビデオ信号処理装置。
【請求項２１】
前記第１のリサンプリングクロックと前記第２のリサンプリングクロックとは、異なるクロックであることを特徴とする請求項１７乃至１９のうちいずれか一項記載のビデオ信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログビデオ信号の入出力を有し、ディジタルビデオ信号で動画像あるいは静止画像の記録再生を行うビデオ信号処理装置および方法に関する。
【０００２】
【従来の技術】
近年、アナログビデオ信号をディジタル化してテープあるいはディスクなどに記録再生するディジタルビデオ機器が民生レベルで普及し始めている。具体的には、ＤＶ規格に準拠するディジタルビデオカメラ（ＤＶＣ）、ＭＰＥＧに準拠するディジタルビデオディスク（ＤＶＤ）などが代表的である。
【０００３】
これらのデジタルビデオ機器は、ディジタルビデオ信号の記録再生は勿論、従来のアナログビデオ信号の記録再生にも対応している。
【０００４】
図１０はアナログビデオ信号をディジタルビデオ信号に変換する従来のビデオ信号処理装置の構成を示すブロック図である。図において、１０３ａはローパスフィルタ（ＬＰＦ）、１２３ａはバンドパスフィルタ（ＢＰＦ）、１０４ａ，１２５ａはクランプ回路、１０５ａ，１２６ａはＡ／Ｄコンバータである。
【０００５】
ビデオ信号処理装置において、入力信号１０１ａ、１２１ａはそれぞれアナログ輝度（Ｙ）信号、アナログクロマ（Ｃ）信号である。輝度信号１０１ａはアンプ１０２ａで所定の信号レベルにゲイン制御された後、ローパスフィルタ１０３ａで帯域制限を受ける。
【０００６】
このＬＰＦ１０３ａは、Ａ／Ｄコンバータのサンプリングクロックｆｓに基づき、１／２ｆｓの周波数で−１２ｄＢ程度の振幅減衰特性を有し、また、通過帯域内の群遅延時間ＹＤＬＹ（ｎＳ）を有する（図２参照）。
【０００７】
ＬＰＦ１０３ａで所定の帯域制限を受けた輝度信号１０３ｂａはクランプ回路１０４ａに入力され、クランプ回路１０４ａにより次段のＡ／Ｄコンバータ１０５ａの入力レンジに適するように信号電位が設定される。具体的には、映像信号の平均輝度レベル（ＡＰＬ）が変動しても、基準となるペデスタルレベル（黒レベル）が一定のＤＣ電位となるようなクランプ動作を行う。
【０００８】
Ａ／Ｄコンバータ１０５ａは輝度信号１０８ａを、例えば８ビットの分解能でアナログ輝度信号１０８ａからディジタル輝度信号１０６ａに変換する。
【０００９】
一方、クロマ信号１２１ａも同様に、アンプ１２２ａで所定の信号レベルにゲイン制御された後、バンドパスフィルタ（ＢＰＦ）１２３ａで帯域制限を受ける。
【００１０】
ＮＴＳＣ方式のクロマ信号ではｆｓｃ＝３．５８ＭＨｚ、ＰＡＬ方式のクロマ信号ではｆｓｃ＝４．４３ＭＨｚとなる。ＢＰＦ１２３ａは通過帯域内で群遅延時間ＣＤＬＹ（ｎＳ）を有し（図３参照）、このＢＰＦ１２３ａで帯域制限を受けたクロマ信号１２３ｂａは、ディレイ回路１２４ａにより輝度信号１０３ｂａと同じタイミングになるまで信号の遅延補正を受ける。
【００１１】
この後、クランプ回路１２５ａで次段のＡ／Ｄコンバータ１２６ａの入力レンジに適するように信号電位が設定され、輝度信号系と同様にＡ／Ｄコンバータ１２６ａでアナログクロマ信号１２９ａからディジタルクロマ信号１２７ａに変換される。
【００１２】
ここで、アナログビデオ信号をディジタル信号化するための信号処理系では、Ａ／Ｄコンバータ１０５ａのサンプリング時に発生する折り返しノイズを抑圧するためのアナログフィルタの特性が重要なファクタとなる。
【００１３】
図１０に示した従来の信号処理系では、輝度信号１０１ａのサンプリング周波数を例えば１３．５ＭＨｚに設定した場合、通過帯域内の信号成分の品位（ｆ特、パルス応答特性）を良好に保つために、またカットオフ周波数の設定などにより３００〜８００ｎＳ程度の群遅延特性を有することが一般的である。
【００１４】
また一方、クロマ信号１２１ａは信号帯域が狭いため、通常、図３に示すようなＢＰＦで構成されるが、この群遅延時間ＣＤＬＹは輝度信号用のＬＰＦ１０３ａの群遅延時間ＹＤＬＹより短いので、輝度信号１０１ａと遅延時間を合わせるためにディレイ回路１２４ａを設ける必要がある。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来例のように、信号遅延調整のためにアナログのディレイ回路を介在させることは、輝度信号とクロマ信号の遅延タイミングのばらつき抑制および精度確保に対して不利であり、また、ＳＮ比の悪化など信号の品位を低下させてしまう。
【００１６】
さらに、ディジタルビデオ機器のアナログ信号の入出力信号処理系をコンパクトで高精度かつローコストに構成するためには、周辺回路のＩＣ化が有効であるが、このような回路規模、電力消費の観点から輝度信号とクロマ信号のタイミング補正のためにディレイ回路をアナログ回路で構成することは得策でない。
【００１７】
そこで、本発明は、輝度信号とクロマ信号の遅延タイミングのばらつき低減および高精度化を図ることができ、また、ＳＮ比など信号の品位を確保することができ、しかもローコスト化、省スペース化および消費電力低減を図ることができるビデオ信号処理装置および方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１に記載のビデオ信号処理装置は、アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理装置において、前記アナログビデオ信号を所定のサンプリングクロックを用いてディジタルビデオ信号に変換する変換手段と、該変換手段に前置され、前記アナログビデオ信号の帯域を制限する為の、輝度信号とクロマ信号との間で前記サンプリングクロックの周期の整数倍の遅延時間差を有するように設定された帯域制限手段と、前記変換手段に後置され、前記帯域制限手段における遅延時間差を前記変換手段のサンプリングクロック周期の単位で修正することにより、ディジタル輝度信号とディジタルクロマ信号のタイミングを修正する遅延修正手段とを備えたことを特徴とする。
【００１９】
請求項２に記載のビデオ信号処理装置は、請求項１に係るビデオ信号処理装置において前記帯域制限手段では、前記輝度信号の群遅延時間と前記クロマ信号の群遅延時間との差が、前記変換手段のサンプリングクロック周期の整数倍であることを特徴とする。
【００２０】
請求項３に記載のビデオ信号処理装置は、請求項１に係るビデオ信号処理装置において、前記遅延修正手段は、前記帯域制限手段により生じた前記輝度信号と前記クロマ信号の遅延時間差を、前記ディジタルビデオ信号に変換された後、前記クロマ信号を遅延させることにより前記変換手段のサンプリングクロック周期単位に修正することを特徴とする。
【００２１】
請求項４に記載のビデオ信号処理装置は、アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理装置において、ディジタルビデオ信号を所定のクロックを用いて前記アナログビデオ信号に変換する変換手段と、該変換手段に後置され、前記アナログビデオ信号の帯域を制限する為の、輝度信号とクロマ信号との間で前記クロックの周期の整数倍の遅延時間差を有するように設定された帯域制限手段と、前記変換手段に前置され、前記帯域制限手段における遅延時間差を前記変換手段のクロック周期の単位であらかじめ修正することにより、ディジタル輝度信号とディジタルクロマ信号のタイミングを調整する遅延修正手段とを備えたことを特徴とする。
【００２２】
請求項５に記載のビデオ信号処理装置は、請求項４に係るビデオ信号処理装置において前記帯域制限手段では、前記輝度信号の群遅延時間と前記クロマ信号の群遅延時間との差が、前記変換手段のクロック周期の整数倍であることを特徴とする。
【００２３】
請求項６に記載のビデオ信号処理装置は、請求項４に係るビデオ信号処理装置において、前記遅延修正手段は、前記帯域制限手段により生じた前記輝度信号と前記クロマ信号の遅延時間差を、前記アナログビデオ信号に変換される前、前記クロマ信号を遅延させることにより前記変換手段のクロック周期単位に修正することを特徴とする。
【００２４】
請求項７に記載のビデオ信号処理装置では、請求項３に係るビデオ信号処理装置において前記遅延修正手段は前記変換手段の後に直列に接続されるシフトレジスタを有し、該シフトレジスタは前記変換手段のサンプリングクロックで動作することを特徴とする。
【００２５】
請求項８に記載のビデオ信号処理装置では、請求項３に係るビデオ信号処理装置において前記遅延修正手段は前記変換手段の後にメモリおよびメモリ制御手段を有し、該メモリ制御手段によりディジタル信号に変換された前記クロマ信号の前記メモリに対する書き込みおよび読み出しが行われることを特徴とする。
【００２６】
請求項９に記載のビデオ信号処理装置では、請求項６に係るビデオ信号処理装置において前記遅延修正手段は前記変換手段の前に直列に接続されたシフトレジスタを有し、該シフトレジスタは前記変換手段のクロックで動作することを特徴とする。
【００２７】
請求項１０に記載のビデオ信号処理装置では、請求項９に係るビデオ信号処理装置において前記変換手段のクロックは、前記輝度信号とクロマ信号とで異なる周波数に設定されたことを特徴とする。
【００２８】
請求項１１に記載のビデオ信号処理方法は、アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理方法において、前記アナログビデオ信号の帯域を制限し、該帯域制限されたアナログビデオ信号を所定のサンプリングクロックに基づいてディジタルビデオ信号に変換する際、前記帯域制限により生じる輝度信号の群遅延時間とクロマ信号の群遅延時間との差が、前記変換時のサンプリングクロック周期の整数倍となるよう設定し、前記群遅延時間の差を、前記ディジタルビデオ信号に変換された後、前記クロマ信号を遅延させることにより前記サンプリングクロック周期単位に修正することを特徴とする。
【００２９】
請求項１２に記載のビデオ信号処理方法は、アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理方法において、ディジタルビデオ信号を所定のクロックに基づいて前記アナログビデオ信号に変換して、前記アナログビデオ信号の帯域を制限する際、前記帯域制限により生じる輝度信号の群遅延時間とクロマ信号の群遅延時間との差が、前記変換時のクロック周期の整数倍となるよう設定し、前記群遅延時間の差を、前記アナログビデオ信号に変換される前、前記クロマ信号を遅延させることにより前記クロック周期単位であらかじめ修正することを特徴とする。
請求項１３に記載のビデオ信号処理装置は、アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理装置において、アナログ輝度信号を帯域制限する為の、第1の群遅延時間を有する第１の帯域制限手段と、アナログクロマ信号を帯域制限する為の、第１の群遅延時間とは異なる第２の群遅延時間を有する第２の帯域制限手段と、前記第１の帯域制限手段で帯域制限された前記アナログ輝度信号を、第１のサンプリングクロックに基づいてディジタル輝度信号に変換する第１の変換手段と、前記第２の帯域制限手段で帯域制限された前記アナログクロマ信号を、第２のサンプリングクロックに基づいてディジタルクロマ信号に変換する第２の変換手段と、前記第１の帯域制限手段と前記第２の帯域制限手段との間で生じる群遅延時間の差を整合する為の前記ディジタルクロマ信号の遅延手段とを備え、前記第２のサンプリングクロックに基づいて、前記第1の群遅延時間と前記第２の群遅延時間との差が前記第２のサンプリングクロックの周期のｎ（ｎは自然数）倍となるよう前記第１の帯域制限手段と前記第２の帯域制限手段とを設定し、更に前記第２のサンプリングクロックの周期の単位で動作する前記遅延手段をｎ段用いて前記群遅延時間の差を整合することを特徴とする。
請求項１４に記載のビデオ信号処理装置は、請求項１３に係るビデオ信号処理装置において、前記遅延手段は、前記第１の群遅延時間と前記第２の群遅延時間との差が前記第２のサンプリングクロック周期のｎ倍であるときに、ディジタルクロマ信号を遅延させることによってディジタル輝度信号とタイミングを整合させることを特徴とする。
請求項１５に記載のビデオ信号処理装置は、請求項１４に係るビデオ信号処理装置において、前記遅延手段は前記第２の変換手段の後段に直列に接続されるシフトレジスタを有し、該シフトレジスタは前記第２のサンプリングクロックで動作することを特徴とする。
請求項１６に記載のビデオ信号処理装置は、請求項１３乃至１５のうちいずれか一項に係るビデオ信号処理装置において、前記第１のサンプリングクロックと前記第２のサンプリングクロックとは、等しいクロックであることを特徴とする。
請求項１７に記載のビデオ信号処理装置は、アナログビデオ信号をディジタル化して記録再生を行うビデオ信号処理装置において、ディジタル輝度信号を、第１のリサンプリングクロックに基づいてアナログ輝度信号に変換する第１の変換手段と、ディジタルクロマ信号を、第２のリサンプリングクロックに基づいてアナログクロマ信号に変換する第２の変換手段と、前記第１の変換手段で変換された前記アナログ輝度信号を帯域制限する為の、第１の群遅延時間を有する第１の帯域制限手段と、前記第２の変換手段で変換された前記アナログクロマ信号を帯域制限する為の、第１の群遅延時間とは異なる第２の群遅延時間を有する第２の帯域制限手段と、前記第２の変換手段に前置され、前記第１の帯域制限手段と前記第２の帯域制限手段との間で生じる群遅延時間の差を整合する為の前記ディジタルクロマ信号の遅延手段とを備え、前記第２のリサンプリングクロックに基づいて、前記第１の群遅延時間と前記第２の群遅延時間との差が前記第２のリサンプリングクロックの周期のｎ（ｎは自然数）倍となるよう前記第１の帯域制限手段と前記第２の帯域制限手段とを設定し、更に前記第２のリサンプリングクロックの周期の単位で動作する前記遅延手段をｎ段用いて前記群遅延時間の差を整合することを特徴とする。
請求項１８に記載のビデオ信号処理装置は、請求項１７に係るビデオ信号処理装置において、前記遅延手段は、前記第１の群遅延時間と前記第２の群遅延時間との差が前記第２のリサンプリングクロック周期のｎ倍であるときに、ディジタルクロマ信号を遅延させることによって第１の帯域制限手段で帯域制限されたアナログ輝度信号と第２の帯域制限手段で帯域制限されたアナログクロマ信号の出力タイミングを整合させることを特徴とする。
請求項１９に記載のビデオ信号処理装置は、請求項１８に係るビデオ信号処理装置において、前記遅延手段は前記第２の変換手段に前置した直列に接続されるシフトレジスタを有し、該シフトレジスタは前記第２のリサンプリングクロックで動作することを特徴とする。
請求項２０に記載のビデオ信号処理装置は、請求項１７乃至１９のうちいずれか一項に係るビデオ信号処理装置において、前記第１のリサンプリングクロックと前記第２のリサンプリングクロックとは、等しいクロックであることを特徴とする。
請求項２１に記載のビデオ信号処理装置は、請求項１７乃至１９のうちいずれか一項に係るビデオ信号処理装置において、前記第１のリサンプリングクロックと前記第２のリサンプリングクロックとは、異なるクロックであることを特徴とする。
【００３０】
【発明の実施の形態】
本発明のビデオ信号処理装置および方法の実施の形態について説明する。
【００３１】
［第１の実施の形態］
始めに、ビデオ信号処理装置の記録部の構成および動作について説明する。図１は第１の実施形態におけるビデオ信号処理装置の構成を示すブロック図である。図において、１２６はＤフリップフロップであり、３個直列接続によるシフトレジスタを構成している。
【００３２】
入力信号１０１、１２１はそれぞれアナログ輝度（Ｙ）信号、クロマ（Ｃ）信号であり、アンプ１０２、１２２でそれぞれ所定のレベルにゲイン調整される。
【００３３】
アンプ１０２でゲイン調整されたＹ信号１３０ａはＬＰＦ１０３によって帯域制限される。図２はＬＰＦの特性を示すグラフである。図において、２０１は振幅特性（Ｇａｉｎ）、２０２は群遅延特性（ＧＤ）を示す。このＬＰＦ１０３は、Ａ／Ｄコンバータ１０５のサンプリングクロックｆｓに基づき、１／２ｆｓの周波数で−１２ｄＢ程度の振幅減衰特性を有する。また、通過帯域内の群遅延時間はＹＤＬＹ（ｎＳ）である。
【００３４】
ＬＰＦ１０３で所定の帯域制限を受けた輝度信号１０３ｂが次段のＡ／Ｄコンバータ１０５の入力レンジに適するように、その信号電位はクランプ回路１０４で設定される。具体的には、映像信号の平均輝度レベル（ＡＰＬ）が変動しても、基準となるペデスタルレベル（黒レベル）が一定のＤＣ電位となるようなクランプ動作を行う。Ａ／Ｄコンバータ１０５は輝度信号１０８を、例えば８ビットの分解能でアナログ信号からディジタル信号に変換する。
【００３５】
一方、アンプ１２２でゲイン調整されたＣ信号１２３ａはＢＰＦ１２３によって帯域制限される。図３はＢＰＦの特性を示すグラフである。図において、３０１は振幅特性（Ｇａｉｎ）、３０２は群遅延特性（ＧＤ）を示す。
【００３６】
ＮＴＳＣ方式のクロマ信号ではｆｓｃ＝３．５８ＭＨｚ、ＰＡＬ方式ではｆｓｃ＝４．４３ＭＨｚとなる。このＢＰＦ１２３の帯域内群遅延時間は、ＣＤＬＹ（ｎＳ）である。
【００３７】
本実施形態では、ＬＰＦ１０３とＢＰＦ１２３の群遅延時間は、数式（１）で示されるように設定される。
【００３８】
ＹＤＬＹ＝（ｎ×１／ｆｓ）＋ＣＤＬＹ  ……  （１）
ここで、ｎは１，２，３……（自然数）であり、ｆｓはＡ／Ｄコンバータのサンプリグクロックである。
【００３９】
一例として、Ａ／Ｄコンバータ１０５のサンプリングクロックｆｓ＝１３．５ＭＨｚとした場合、１／ｆｓ＝７４ｎｓとなる。このとき、ＬＰＦ１０３とＢＰＦ１２３の群遅延時間を、ＹＤＬＹ＝（３×１／１３．５ＭＨｚ）＋ＣＤＬＹに設定する。すなわち、ＹＤＬＹとＣＤＬＹの群遅延時間の差をサンプリングクロック周期７４ｎｓの３倍に設定したことになる。
【００４０】
その後、Ｙ信号１０３ｂ、Ｃ信号１２３ｂはそれぞれクランプ回路１０４，１２４を介してＡ／Ｄコンバータ１０５，１２５に入力され、８ビット精度の分解能でディジタル化データ１０６，１２７が得られる。
【００４１】
ここで、Ａ／Ｄコンバータの分解能、変換速度などは実用上、所定の目標に達成するために足るものであれば、特に指定されるものではない。
【００４２】
図４はＡ／Ｄコンバータで変換された後のディジタルデータを示すタイミングチャートである。図において、クロック１０７の立ち上がりイベントでサンプリングされたデータは、前置フィルタの群遅延オフセットにより、Ｙｄａｔａ１０６とＣｄａｔａ１２７では、Ｃ信号がＹ信号に対して３クロック周期進んでいる。ここで、フリップフロップ１２８を３個直列に接続して構成される３クロックのシフトレジスタによりＣ信号１２７を遅延せしめ、ＣＬＫ４のタイミングでＹｄａｔａ１０６とＣｄａｔａ１３０のタイミングを合わせる。
【００４３】
これにより、信号遅延調整のためにアナログのディレイ回路を介在させることなくなり、輝度信号とクロマ信号の遅延タイミングをばらつきなく揃えることができる。また、アナログのディレイ回路を設けないことにより、ローコスト化、省スペース化および消費電力低減を図ることができる。
【００４４】
尚、前記第１の実施形態では、Ｃ信号の前置フィルタとしてＢＰＦを用いたが、この代わりにＬＰＦを用いても構わない。
【００４５】
［第２の実施の形態］
図５は第２の実施形態におけるビデオ信号処理装置の構成を示すブロック図である。前記第１の実施形態と同一の構成要素については同一の番号を付してその説明を省略する。図において、９２６はメモリ、９２７はメモリ制御部である。
【００４６】
第２の実施形態では、前記第１の実施形態のシフトレジスタによるＣ信号のタイミング遅延をメモリで代用する点に特徴がある。
【００４７】
図において、メモリ制御部９２７はメモリ９２６への書き込み制御信号９２７ａおよび読み出し制御信号９２７ｂによりディジタルＣ信号９２６ａの遅延タイミングを制御する。
【００４８】
すなわち、アナログ前置フイルタとしてのＬＰＦ１０３におけるＹ信号の群遅延時間とＢＰＦ１２３におけるＣ信号の群遅延時間との差が、サンプリングクロック１０７の整数倍に設定されているので、この時間差分に相当するクロック周期の期間をメモリ９２６の書き込みおよび読み出しで補正し、Ｙ信号１０６とＣ信号９２６ｂの遅延タイミングが一致するように制御される。
【００４９】
これにより、前記第１の実施形態と同様の効果を得ることができる。また、前記第１の実施形態では、ＹＤＬＹとＣＤＬＹの群遅延時間の差がサンプリングクロック周期の整数倍に設定されているので、その整数倍に応じた数だけＤフリップフロップを直列に接続しなければならないが、第２の実施形態では部品を増加させることなく、サンプリングクロック周期の任意の整数倍に対応できる。
【００５０】
［第３の実施の形態］
つぎに、ビデオ信号処理装置の再生部の構成および動作について説明する。図６は第３の実施形態におけるビデオ信号処理装置の構成を示すブロック図である。図において、５０２、５２５はクロック５１０でリサンプルされるＤ／Ａコンバータ、５０３、５２６はバッファ、５０５はＬＰＦ、５２８はＢＰＦ、５０７、５３０はビデオ出力アンプである。
【００５１】
入力信号５０１、５２１は８ビットのディジタル映像データでそれぞれＹディジタル信号、Ｃディジタル信号である。クロック５１０はＤ／Ａコンバータ５０２、５２５ならびにフリップフロップ１２６に供給され、Ｙディジタル信号、Ｃディジタル信号はクロック５１０に同期してディジタル信号からアナログ信号に変換される。
【００５２】
図７はディジタル信号からアナログ信号に変換される際のディジタルＹ信号、ディジタルＣ信号を示すタイミングチャートである。
【００５３】
ＣＬＫ１のイベントでは、Ｙｄａｔａ５０１とＣｄａｔａ５２１が同じタイミングで入力された後、Ｃｄａｔａ５２１がフリップフロップ１２６で順次データ遅延され、ＣＬＫ４のイベントで３クロック周期のデータ遅延されたＣｄａｔａ５２４が得られる。Ｙｄａｔａ５０１とＣｄａｔａ５２４の信号遅延差は、Ｃｄａｔａ５２４がＹｄａｔａ５０１に対して３／ｆｓ（ｎＳ）遅れたものとなる。
【００５４】
この後、Ｄ／Ａコンバータ５０２、５２５によりディジタル信号からアナログ信号に変換され、バッファ５０３、５２６を介してＹｄａｔａ５０４、Ｃｄａｔａ５２７が得られる。
【００５５】
バッファ５０３、５２６では、インピーダンス変換、ゲイン調整等の処理が行われ、処理後のＹ信号５０４、Ｃ信号５２７が次段に供給される。Ｙ信号５０４とＣ信号５２７のタイミングは、Ｃ信号系においてフリップフロップ１２６を３個直列に接続して構成されたシフトレジスタによる遅延差、つまり３／ｆｓ（ｎＳ）にほぼ保持されている。
【００５６】
ＬＰＦ５０５、ＢＰＦ５２８はそれぞれＤ／Ａ変換に伴う折り返しノイズ成分の抑圧のために設けられている。これら各フィルタの通過帯域内での群遅延時間は、数式（２）に示すように設定されている。
【００５７】
ＹＤＬＹ＝ＣＤＬＹ＋（ｎ×１／ｆｓ）  ……  （２）
ここで、ｎ＝１，２，３……
図７では、Ｄ／Ａコンバータ５０２，５２５のリサンプリングクロックｆｓ＝１３．５ＭＨｚとした場合、１／ｆｓ＝７４ｎＳとなる。このとき、ＬＰＦ５０５とＢＰＦ５２８の群遅延時間差を、ＹＤＬＹ＝（３×１／１３．５ＭＨｚ）＋ＣＤＬＹとなるように設定する。すなわち、ＹＤＬＹとＣＤＬＹの群遅延時間の差をクロック周期の３倍に設定する。これにより、各フィルタを通過したＹ信号５０６とＣ信号５２９の遅延タイミングが一致することになる。
【００５８】
しかる後、アンプ５０７、５３０により所定のビデオ出力信号をＴＶモニタ等に出力して供給することができる。
【００５９】
尚、第３の実施形態では、Ｃ信号の後置フイルタとしてＢＰＦを設けたが、この代わりにＬＰＦを設けても構わない。
【００６０】
［第４の実施の形態］
図８は第４の実施形態におけるビデオ信号処理装置の構成を示すブロック図である。第４の実施形態におけるビデオ信号処理装置は前記第３の実施形態（図６参照）とほぼ同じ構成を有するが、Ｄ／Ａコンバータのクロック周波数がＹ信号とＣ信号とで異なるという特徴がある。
【００６１】
図において、７１０はＹ信号のクロックＹＣＬＫ、７１１はＣ信号のクロックＣＣＬＫである。入力信号７０１、７２１は８ビットのディジタルビデオデータであり、それぞれディジタルＹ信号、ディジタルＣ信号である。
【００６２】
クロック７１０はＤ／Ａコンバータ７０２に供給され、一方、クロック７１１はＤ／Ａコンバータ７２５ならびにフリップフロップ１２６に供給され、ディジタルＹ信号およびディジタルＣ信号はそれぞれディジタル信号からアナログ信号に変換される。
【００６３】
図９はディジタル信号からアナログ信号に変換される際のＹ信号のクロックＹＣＬＫ７１０およびＣ信号のクロックＣＣＬＫ７１１の動作を示すタイミングチャートである。図９では、Ｙ信号のクロックＹＣＬＫ７１０をｆｓ１＝１３．５ＭＨｚ、Ｃ信号のクロックＣＣＬＫ７１１をｆｓ２＝１７．７ＭＨｚの場合における動作が示されている。
【００６４】
入力ディジタル信号は、ＣＬＫＹ１＝ＣＬＫＣ１のイベントであり、Ｙｄａｔａ７０１とＣｄａｔａ７２１が同じタイミングで入力された後、Ｃｄａｔａ７２１がフリップフロップ１２６で順次データ遅延され、ＣＬＫＣ４のイベントで３クロック周期分遅延されたＣｄａｔａ７２４が得られる。ここで、Ｙｄａｔａ７０１とＣｄａｔａ７２４の信号遅延差は、Ｃｄａｔａ７２４がＹｄａｔａ７０１に対して３／ｆｓ２（ｎＳ）遅れたものとなる。
【００６５】
この後、Ｄ／Ａコンバータ７０２、７２５によりディジタル信号からアナログ信号に変換され、バッファ７０３、７２６を介してＹ信号７０４、Ｃ信号７２７が得られる。
【００６６】
バッファ７０３、７２６では、インピーダンス変換、ゲイン調整等の処理が行われ、処理後のＹ信号７０４およびＣ信号７２７が次段に供給される。ここで、Ｙ信号７０４およびＣ信号７２７のタイミングは、Ｃ信号系でフリップフロップ１２６を３個直列に接続して構成されたシフトレジスタによる遅延差、つまり３／ｆｓ２（ｎＳ）にほぼ保持されている。
【００６７】
ＬＰＦ７０５、ＢＰＦ７２８はそれぞれＤ／Ａ変換に伴う折り返しノイズ成分の抑圧のために設けられいる。これら各フィルタの通過帯域内の群遅延時間は数式（３）に示す通りである。
【００６８】
ＹＤＬＹ＝ＣＤＬＹ＋（ｎ×１／ｆｓ２）  ……（３）
ここで、ｎ＝１，２，３…  である。
【００６９】
図９では、Ｄ／ＡコンバータのリサンプリングクロックがＹ信号とＣ信号とで異なるが、Ｃ信号におけるｆｓ２＝１７．７ＭＨｚとした場合、１／ｆｓ２＝５６ｎＳとなる。このとき、ＬＰＦ７０５とＢＰＦ７２８の群遅延時間差を、ＹＤＬＹ＝（３×１／１７．７ＭＨｚ）＋ＣＤＬＹのように設定する。
【００７０】
すなわち、ＹＤＬＹとＣＤＬＹの群遅延時間の差をＣ信号のクロック周期の３倍に設定する。すると、各フィルタを通過したＹ信号７０６とＣ信号７２９の遅延タイミングが一致することになる。しかる後、アンプ７０７、７３０により所定のビデオ出力信号をＴＶモニタ等に出力して供給することができる。
【００７１】
尚、第４の実施形態では、Ｃ信号の後置フィルタとしてＢＰＦを用いているが、この代わりにＬＰＦを用いても構わない。
【００７２】
【発明の効果】
本発明の請求項１に記載のビデオ信号処理装置によれば、アナログビデオ信号をディジタルビデオ信号に変換する変換手段に前置された帯域制限手段に対しては、輝度信号とクロマ信号との間で前記変換手段におけるサンプリングクロック周期の整数倍の遅延時間差を有するよう設定し、更に前記輝度信号と前記クロマ信号の遅延時間差を、前記ディジタルビデオ信号に変換された後、前記変換手段のサンプリングクロック周期単位で修正することにより、輝度信号とクロマ信号のタイミングを容易に揃えることが可能となる。また、アナログのディレイ回路を設けないことにより、輝度信号とクロマ信号の遅延タイミングのばらつき低減および高精度化を図ることができ、また、ＳＮ比など信号の品位を確保することができる。しかも、ローコスト化、省スペース化および消費電力低減を図ることができる。
【図面の簡単な説明】
【図１】第１の実施形態におけるビデオ信号処理装置の構成を示すブロック図である。
【図２】ＬＰＦの特性を示すグラフである。
【図３】ＢＰＦの特性を示すグラフである。
【図４】Ａ／Ｄコンバータで変換された後のディジタルデータを示すタイミングチャートである。
【図５】第２の実施形態におけるビデオ信号処理装置の構成を示すブロック図である。
【図６】第３の実施形態におけるビデオ信号処理装置の構成を示すブロック図である。
【図７】ディジタル信号からアナログ信号に変換される際のディジタルＹ信号、ディジタルＣ信号を示すタイミングチャートである。
【図８】第４の実施形態におけるビデオ信号処理装置の構成を示すブロック図である。
【図９】ディジタル信号からアナログ信号に変換される際のＹ信号のクロックＹＣＬＫ７１０およびＣ信号のクロックＣＣＬＫ７１１の動作を示すタイミングチャートである。
【図１０】アナログビデオ信号をディジタルビデオ信号に変換する従来のビデオ信号処理装置の構成を示すブロック図である。
【符号の説明】
１０３、５０５  ＬＰＦ
１０５、１２５  Ａ／Ｄコンバータ
１２３、５２８  ＢＰＦ
１２６  Ｄフリップフロップ
９２６  メモリ
９２７  メモリ制御部
５０２、５２５  Ｄ／Ａコンバータ
【図１】
0003595657.tif 000002
【図２】
0003595657.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0003595657.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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