(57)【特許請求の範囲】
【請求項１】
２つの入力の電圧差に従った信号を出力する差動増幅器を用い、該２入力の一方に外部からの入力信号を入力し、他方に該入力信号の論理状態を判定するための基準となる電圧を入力し、前記差動増幅器の出力に基づく信号を内部回路へ出力するようにした小振幅信号入力インタフェイス回路において、
ＣＭＯＳ回路の論理状態が定常状態にある際の電源電流を測定するＩＤＤＱテストモード、あるいはこれ以外の通常動作モードのいずれであるか判定する回路と、
前記ＩＤＤＱテストモードでは前記差動増幅器の差動増幅動作を停止する回路とを備えると共に、
前記ＩＤＤＱテストモードでは、前記差動増幅器が有する出力を駆動するトランジスタを用いて、前記入力信号に従った信号を内部回路へ出力する回路を構成するようにしたことを特徴とする小振幅信号入力インタフェイス回路。
【請求項２】
請求項１において、前記差動増幅動作停止回路に、前記差動増幅器が有するトランジスタを用いるようにしたことを特徴とする小振幅信号入力インタフェイス回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２つの入力の電圧差に従った信号を出力する差動増幅器を用い、該２入力の一方に外部からの入力信号を入力し、他方に該入力信号の論理状態を判定するための基準となる電圧を入力し、前記差動増幅器の出力に基づく信号を内部回路へ出力するようにした小振幅信号入力インタフェイス回路に係り、特に、回路面積を縮小すると共に、ＩＤＤＱテストモード以外の通常動作モードでの動作速度を向上させて性能を向上することができる小振幅信号入力インタフェイス回路に関する。
【０００２】
【従来の技術】
近年では、半導体集積回路間や論理回路ブロック間でインタフェイスする信号を高速に伝達するために、その信号の振幅を抑えることが行われている。即ち、Ｈ状態の論理状態を示す電位、及びＬ状態の論理状態を示す電位の振幅が、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）レベルの場合の振幅に比べて小さく規定された信号を、インタフェイスに用いるようにしている。又、このような小振幅の信号を入力する小振幅信号入力インタフェイス回路では、入力信号の電圧を小振幅の中央値に対応する閾値電圧と比較する差動増幅器を用いて、該入力信号の論理状態を判定し、該判定結果のＨ状態あるいはＬ状態の論理状態を内部回路へ出力するようにしている。
【０００３】
一方、ＬＳＩ（ｌａｒｇｅ  ｓｃａｌｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）等の半導体集積回路の試験方法としてＩＤＤＱテストがある。このＩＤＤＱテストはＩＤＤＳテストとも称し、テスト対象となる半導体集積回路の入力にＩＤＤＱテストパターンを順次入力しながら、適宜該半導体集積回路の入力や出力又その内部の論理状態を定常状態とし、該定常状態における電源電流（以降ＩＤＤＱ電流と称する）を測定する。
【０００４】
ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）の半導体集積回路では、入力や出力や内部回路の論理状態が定常状態では、基本的には電源電流がゼロとなる。又該定常状態で測定される微小な電源電流は、内部のＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）トランジスタのオフ状態時のリーク電流の合計となる。ここで、リーク電流が大きなＭＯＳトランジスタは劣化、又は故障してしまっていると判定できる。従って、ＩＤＤＱテストによってＩＤＤＱ電流を測定すれば、テスト対象となる半導体集積回路が備える内部のＭＯＳトランジスタの不良や特性の低下、あるいは潜在的な不良を判定することができる。
【０００５】
半導体集積回路の欠陥には例えば、製造過程で洗浄が不十分であったり異物が付着してしまっていて、動作特性が低下してしまったり、後日不良となってしまうものがある。このような欠陥には、例えば上記のＩＤＤＱテストによって見出せるものがある。
【０００６】
ここで電子情報通信学会技術研究報告（信学技報）ＩＣＤ９５−１８４（１９９５−１２）の「高速インターフェースＧＴＬ入出力回路の開発」では、小振幅信号入力インタフェイス回路においてＩＤＤＱテストのモードを設け、内蔵する差動増幅器に流れる直流電流をＩＤＤＱテストに際しては遮断するという技術が開示されている。
【０００７】
ここで図１はこの信学技報の図２を転載したものである。図１の小振幅信号入力インタフェイス回路は、比較参照電圧ＶＲＥＦに入力される電圧と入力ＩＮの入力信号の電圧とを比較することで、該入力信号の論理状態を判定する。比較参照電圧ＶＲＥＦには例えばＧＴＬのインタフェイスの規格値の０．８Ｖを入力する。
【０００８】
又比較参照電圧ＶＲＥＦの端子はこのような閾値電圧の入力だけでなく、ＩＤＤＱテストモードを指定する信号の入力にも用いられている。この小振幅信号入力インタフェイス回路ではインバータＩ１１の入力信号の閾値が、入力ＩＮの入力信号の閾値、例えば０．８Ｖより高く設定されている。従って比較参照電圧ＶＲＥＦの端子に対してインバータＩ１１の閾値より高い信号を入力すると、インバータＩ１１の出力はＬ状態となり、インバータＩ１２の出力はＨ状態となり、ＩＤＤＱテストモードが設定される。
【０００９】
この図１の小振幅信号入力インタフェイス回路の動作について更に詳しく説明すると、まずＩＤＤＱテストモード以外の通常動作モードでは、比較参照電圧ＶＲＥＦには入力ＩＮの入力信号の論理状態を判定するための閾値電圧を入力する。
【００１０】
すると、該閾値電圧はインバータＩ１１の入力の閾値電圧より低いもので、従ってこの通常動作モードではインバータＩ１１の出力はＨ状態となり、インバータＩ１２の出力はＬ状態となる。従ってＰチャネルＭＯＳトランジスタＴＰ１１、ＴＰ１５、ＴＰ１７、ＮチャネルＭＯＳトランジスタＴＮ１３、及びＴＮ１６はオン状態となる。一方ＰチャネルＭＯＳトランジスタＴＰ２０及びＮチャネルＭＯＳトランジスタＴＮ１７はオフ状態となる。
【００１１】
従ってこの通常動作モードでは、ＰチャネルＭＯＳトランジスタＴＰ１２〜ＴＰ１４と、ＮチャネルＭＯＳトランジスタＴＮ１１及びＴＮ１２とで構成される差動増幅器Ａ１は、ＰチャネルＭＯＳトランジスタＴＰ１１及びＴＰ１２のソース−ドレインに電流が流れ、差動増幅動作がなされる。ＰチャネルＭＯＳトランジスタＴＰ１５及びＴＰ１６と、ＮチャネルＭＯＳトランジスタＴＮ１３及びＴＮ１４とで構成されるクロックドインバータＣＩ１は動作可能状態となり、インバータとして動作する。ＰチャネルＭＯＳトランジスタＴＰ１７及びＴＰ１８と、ＮチャネルＭＯＳトランジスタＴＮ１５及びＴＮ１６とで構成されるクロックドインバータＣＩ２は動作可能状態となり、インバータとして動作する。一方ＰチャネルＭＯＳトランジスタＴＰ１９及びＴＰ２０と、ＮチャネルＭＯＳトランジスタＴＮ１７及びＴＮ１８とで構成されるクロックドインバータＣＩ３は非動作可能状態となり、出力が高インピーダンス状態となる。
【００１２】
従って通常動作モードでは入力ＩＮの入力信号は差動増幅器Ａ１で比較参照電圧ＶＲＥＦの閾値電圧と比較されて論理状態が判定される。又、判定された論理状態はクロックドインバータＣＩ１、クロックドインバータＣＩ２、及びインバータＩ１３を経て、出力ＯＵＴから出力される。
【００１３】
一方ＩＤＤＱテストモードでは比較参照電圧ＶＲＥＦには小振幅の入力ＩＮの入力信号の閾値電圧より高い、インバータＩ１１の閾値電圧以上の信号を入力し、具体的に例えば電源ＶＤＤの電圧の信号を入力し、ＩＤＤＱテストモードを設定する。
【００１４】
するとインバータＩ１１の出力はＬ状態となり、インバータＩ１２の出力はＨ状態となる。するとＰチャネルＭＯＳトランジスタＴＰ１１、ＴＰ１５、ＴＰ１７、ＮチャネルＭＯＳトランジスタＴＮ１３、ＴＮ１６はオフ状態となる。一方ＰチャネルＭＯＳトランジスタＴＰ２０及びＮチャネルＭＯＳトランジスタＴＮ１７はオン状態となる。
【００１５】
従ってこのＩＤＤＱテストモードでは、差動増幅器Ａ１はＰチャネルＭＯＳトランジスタＴＰ１１及びＴＰ１２のソース−ドレインには電流が流れず、差動増幅動作はなされない。クロックドインバータＣＩ１及びクロックドインバータＣＩ２は非動作可能状態となり、出力が高インピーダンス状態となる。一方クロックドインバータＣＩ３は動作可能状態となり、インバータとして動作する。
【００１６】
従ってこのＩＤＤＱテストモードではまず、差動増幅器Ａ１のＰチャネルＭＯＳトランジスタＴＰ１１やＴＰ１２のソース−ドレイン電流が遮断され、差動増幅動作に伴った直流電流が遮断される。従って論理状態が定常状態にある当該小振幅信号入力インタフェイス回路全体の電源電流は基本的にゼロとなる。このように電源電流が基本的にゼロとなるため、ＩＤＤＱ電流を正確に測定することができ、ＩＤＤＱテストを効果的に行うことができる。このように差動増幅器Ａ１の差動増幅動作が停止されていても、当該小振幅信号入力インタフェイス回路ではクロックドインバータＣＩ３が動作可能状態にあるため、入力ＩＮから入力した信号を出力ＯＵＴへ出力することができ、ＩＤＤＱテストに際しても外部から内部回路の論理状態を設定することが可能である。
【００１７】
【発明が解決しようとする課題】
しかしながら、図１の前述の従来の小振幅信号入力インタフェイス回路では、クロックドインバータが多用されている。即ちまずＩＤＤＱテストモードにおいて、入力ＩＮの入力信号を出力ＯＵＴへ出力するために、１つのクロックドインバータＣＩ３を用いている。又通常動作モードでの入力信号経路には、本来ならば単純なインバータとしてもよいクロックドインバータＣＩ１及びＣＩ２がＩＤＤＱテストモードにも対応するためにクロックドインバータとされている。
【００１８】
クロックドインバータは単純なＣＭＯＳ回路のインバータに比べてトランジスタ数が２倍で、通常４個である。又クロックドインバータはこれら４個のトランジスタのソース−ドレインが直列接続されオン抵抗が増大されるため、同一の出力駆動能力を得ようとすれば、単純なＣＭＯＳ回路のインバータに比べて、用いるトランジスタのゲート幅を約２倍とする必要がある。以上のことを考えると通常はクロックドインバータは、単純なＣＭＯＳ回路のインバータに比べて回路面積が約４倍となる。このようなクロックドインバータを多用すれば、小振幅信号入力インタフェイス回路の全体の回路面積が拡大されてしまうという問題がある。
【００１９】
更に図１の小振幅信号入力インタフェイス回路では、通常動作モードでのクロックドインバータＣＩ２の出力に対して、クロックドインバータＣＩ３のＰチャネルＭＯＳトランジスタＴＰ２０及びＮチャネルＭＯＳトランジスタＴＮ１７のドレインが負荷となってしまい、寄生容量の増加による遅延時間の増大という問題を生じてしまう。又入力ＩＮについても、ＰチャネルＭＯＳトランジスタＴＰ１９及びＮチャネルＭＯＳトランジスタＴＮ１８のゲートが前段の負荷となってしまい、寄生容量の増加による遅延時間の増大という問題を生じてしまう。
【００２０】
本発明は、前記従来の問題点を解決するべくなされたもので、回路面積を縮小すると共に、ＩＤＤＱテストモード以外の通常動作モードでの動作速度を向上させて性能を向上することができる小振幅信号入力インタフェイス回路を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明は、２つの入力の電圧差に従った信号を出力する差動増幅器を用い、該２入力の一方に外部からの入力信号を入力し、他方に該入力信号の論理状態を判定するための基準となる電圧を入力し、前記差動増幅器の出力に基づく信号を内部回路へ出力するようにした小振幅信号入力インタフェイス回路において、ＣＭＯＳ回路の論理状態が定常状態にある際の電源電流を測定するＩＤＤＱテストモード、あるいはこれ以外の通常動作モードのいずれであるか判定する回路と、前記ＩＤＤＱテストモードでは前記差動増幅器の差動増幅動作を停止する回路とを備えると共に、前記ＩＤＤＱテストモードでは、前記差動増幅器が有する出力を駆動するトランジスタを用いて、前記入力信号に従った信号を内部回路へ出力する回路を構成するようにしたことにより、前記課題を解決したものである。
【００２２】
又、上記小振幅信号入力インタフェイス回路において、前記差動増幅動作停止回路に、前記差動増幅器が有するトランジスタを用いるようにしたことにより、小振幅信号入力インタフェイス回路全体の回路面積の縮小を更に図ったものである。
【００２３】
以下、本願発明の作用について簡単に説明する。
【００２４】
本発明においてＩＤＤＱテストモードでは、差動増幅器の差動増幅動作を停止させるものの、外部から信号を入力し内部回路の論理状態の設定が行えるよう、ＩＤＤＱテストの便宜を図れるようにする。この便宜を図るために差動増幅器が有する出力を駆動するトランジスタを用いて、入力信号に従った信号を内部回路へ出力する回路を構成するようにする。
【００２５】
このため本発明ではトランジスタ数を削減することができる。
【００２６】
又ＩＤＤＱテストモードでは通常動作モードに対して、入力信号に従った信号を内部回路へ出力する信号経路をほぼ同一のものとすることができる。従って信号経路がモード間で全く異なる前記従来例に比べて、前述したような寄生容量による遅延時間の増大という問題や、必要となるクロックドインバータの数が増加してしまうという問題を低減することができる。
【００２７】
このように本発明によれば、トランジスタ数を削減したり、回路面積が大きなクロックドインバータの数を削減することで、小振幅信号入力インタフェイス回路全体の回路面積を縮小することができる。又信号経路の負荷を減少し、寄生容量の増加による遅延時間の増大を抑えることができ、ＩＤＤＱテストモード以外の通常動作モードでの動作速度を向上させて性能を向上することができる。
【００２８】
【発明の実施の形態】
以下、図を用いて本発明の実施の形態を詳細に説明する。
【００２９】
まず以下に述べる本発明が適用された第１実施形態及び第２実施形態の小振幅信号入力インタフェイス回路では、前述の図１の従来例に対して同符号のものは同一のものを表す。又入力ＩＮ、比較参照電圧ＶＲＥＦへ入力する信号や電圧、又出力ＯＵＴから出力する信号についても、前述の従来例と同一である。例えば比較参照電圧ＶＲＥＦから入力する、入力ＩＮの入力信号の論理状態の判定に用いる閾値電圧についても、あるいは該比較参照電圧ＶＲＥＦの端子から行うＩＤＤＱテストモード及びこれ以外の通常動作モードの設定方法についても従来例と同様である。以下第１実施形態及び第２実施形態についてこの順に説明する。
【００３０】
まず図２は本発明が適用された第１実施形態の小振幅信号入力インタフェイス回路の全体回路図である。
【００３１】
この図２において差動増幅器は基本的に、ＰチャネルＭＯＳトランジスタＴＰ１２〜ＴＰ１４と、ＮチャネルＭＯＳトランジスタＴＮ１１及びＴＮ１２とにより構成されている。ＩＤＤＱテストモード、あるいはこれ以外の通常動作モードのいずれであるか判定するモード判定回路は、インバータＩ１１及びＩ１２によって構成される。差動増幅器の差動増幅動作を停止する回路は、ＮチャネルＭＯＳトランジスタＴＮ３１による。ＩＤＤＱテストモードに際して、入力ＩＮの入力信号に従った信号を出力ＯＵＴから内部回路へ出力する回路（以降ＩＤＤＱテストモード出力回路と称する）は、ＮチャネルＭＯＳトランジスタＴＮ３２及びＴＮ３３又インバータＩ３１〜Ｉ３３に加え、差動増幅器が有する出力を駆動するトランジスタであるＰチャネルＭＯＳトランジスタＴＰ１２及びＴＰ１３によって構成される。
【００３２】
本実施形態の作用について、通常動作モードの場合とＩＤＤＱテストモードの場合とをこの順に説明する。
【００３３】
まず通常動作モードでは前述の従来例と同様、インバータＩ１１の出力がＨ状態となり、インバータＩ１２の出力がＬ状態となる。するとＮチャネルＭＯＳトランジスタＴＮ３１はオン状態となり、差動増幅器は動作可能状態となり、差動増幅動作を行う。又ＮチャネルＭＯＳトランジスタＴＮ３２はオフ状態となり、前述のＩＤＤＱテストモード出力回路は非動作可能状態となる。従って通常動作モードでは、入力ＩＮの入力信号は比較参照電圧ＶＲＥＦに入力される閾値電圧と比較されて論理状態が判定されて、判定された論理状態に従った信号はインバータＩ３１〜Ｉ３３を経て出力ＯＵＴから出力される。
【００３４】
次に本実施形態においてＩＤＤＱテストモードでは、前述の従来例と同様、インバータＩ１１の出力はＬ状態となり、インバータＩ１２の出力はＨ状態となる。するとＮチャネルＭＯＳトランジスタＴＮ３１はオフ状態となり、差動増幅器は非動作可能状態となる。一方ＮチャネルＭＯＳトランジスタＴＮ３２はオン状態となり、ＩＤＤＱテストモード出力回路は動作可能状態となる。
【００３５】
具体的に説明するとＮチャネルＭＯＳトランジスタＴＮ３１がオフ状態でかつＮチャネルＭＯＳトランジスタＴＮ３２がオン状態であるため、ＰチャネルＭＯＳトランジスタＴＰ１２及びＴＰ１３と、ＮチャネルＭＯＳトランジスタＴＮ３２及びＴＮ３３とによって、インバータ回路（クロックドインバータ回路）が構成され、この出力はインバータＩ３１へ出力される。従って本実施形態ではＩＤＤＱテストモードでも、入力ＩＮの入力信号に従った信号を、以降インバータＩ３１〜Ｉ３３を経て出力ＯＵＴから内部回路へ出力することができる。又このＮチャネルＭＯＳトランジスタＴＮ３１がオフ状態となると、差動増幅器の定常的な直流電流が遮断され、ＩＤＤＱテストに際してＩＤＤＱ電流を精度良く測定することができる。
【００３６】
以上説明したように本実施形態によれば、図１に示した従来例と同様、ＩＤＤＱテストモードを備えＩＤＤＱ電流を精度良く測定できるように配慮された小振幅信号入力インタフェイス回路を提供することができる。
【００３７】
又従来例のクロックドインバータＣＩ１〜ＣＩ３は本実施形態では通常のＣＭＯＳ回路のインバータＩ３１〜Ｉ３３、又ＮチャネルＭＯＳトランジスタＴＮ３２及びＴＮ３３による回路に置き換えられており、回路面積が大きくなる傾向のクロックドインバータの使用数を削減することができる。従って本実施形態は前述の従来例に比べ、小振幅信号入力インタフェイス回路全体の回路面積を縮小することができる。
【００３８】
又本実施形態では通常動作モードでもＩＤＤＱテストモードでも、入力ＩＮから出力ＯＵＴへの信号経路はほぼ同一であり、通常動作モードにおいてＩＤＤＱテストモードに関する回路によって負荷が増大するというような従来例について前述したような、寄生容量増大によって遅延時間が拡大してしまうという問題が少ない。従って本実施形態は従来例に比べて、通常モードでの動作速度を向上させて性能を向上することができる。
【００３９】
次に図３は本発明が適用された第２実施形態の小振幅信号入力インタフェイス回路の全体回路図である。
【００４０】
既に述べた第１実施形態の図２と本実施形態の図３とを比較して明らかな如く、本第２実施形態はＮチャネルＭＯＳトランジスタＴＮ３４を用いて、又以下の説明から明らかなように差動増幅器が有するＮチャネルＭＯＳトランジスタＴＮ１１及びＴＮ１２を用いて、差動増幅器の差動増幅動作を停止させ、非動作可能状態とする回路を構成している。本実施形態においては、ＩＤＤＱテストモードになってインバータＩ１２の出力がＨ状態となるとＮチャネルＭＯＳトランジスタＴＮ３４はオン状態となる。すると差動増幅器を構成するＮチャネルＭＯＳトランジスタＴＮ１１及びＴＮ１２のゲートはいずれもグランドＧＮＤになり、これらＮチャネルＭＯＳトランジスタＴＮ１１及びＴＮ１２は共にオフ状態となり、差動増幅器の定常的な直流電流は遮断され、差動増幅器は非動作可能状態となる。又このように直流電流が遮断されるため、ＩＤＤＱ電流を精度良く測定できる。
【００４１】
ここで図１の従来例の差動増幅器の出力では、ＰチャネルＭＯＳトランジスタＴＰ１１、ＴＰ１２、ＴＰ１３、及びＮチャネルＭＯＳトランジスタＴＮ１１の、これら４つのトランジスタのソース−ドレインが直列接続されている。又図２の第１実施形態については差動増幅器の出力では、ＰチャネルＭＯＳトランジスタＴＰ１２、ＴＰ１３、ＮチャネルＭＯＳトランジスタＴＮ１１、及びＴＮ３１の、これら４つのトランジスタのソース−ドレインが直列接続されている。これら従来例及び第１実施形態に比べ、本実施形態の差動増幅器の出力では、ＰチャネルＭＯＳトランジスタＴＰ１２、ＴＰ１３、及びＮチャネルＭＯＳトランジスタＴＮ１１のこれら３つのトランジスタのソース−ドレインが直列接続され、直列接続されているトランジスタ数が削減されている。従って本実施形態は従来例や第１実施形態に比べ出力のオン抵抗を効果的に抑えることができ、差動増幅器の出力駆動の能率が向上されている。
【００４２】
なお本実施形態についても前述の第２実施形態と同様トランジスタ数が削減され、用いるクロックドインバータの数が削減され、又通常動作モードでもＩＤＤＱテストモードでも入力ＩＮから出力ＯＵＴへの信号経路はほぼ同じとされ、通常動作モードでの動作速度を向上させて性能を向上することができている。このように本実施形態は第２実施形態と同様の効果をも得ることができている。
【００４３】
【発明の効果】
回路面積を縮小すると共に、ＩＤＤＱテストモード以外の通常動作モードでの動作速度を向上させて性能を向上することができる。
【図面の簡単な説明】
【図１】従来の小振幅信号入力インタフェイス回路の全体回路図
【図２】本発明が適用された第１実施形態の小振幅信号入力インタフェイス回路の全体回路図
【図３】本発明が適用された第２実施形態の小振幅信号入力インタフェイス回路の全体回路図
【符号の説明】
ＩＮ…入力
ＯＵＴ…出力
ＶＲＥＦ…比較参照電圧
ＶＤＤ…電源
ＧＮＤ…グランド
ＴＰ１１〜ＴＰ２０…ＰチャネルＭＯＳトランジスタ
ＴＮ１１〜ＴＮ１８、ＴＮ３１〜ＴＮ３４
…ＮチャネルＭＯＳトランジスタ
Ｉ１１〜Ｉ１３、Ｉ３１〜Ｉ３３…インバータ
ＣＩ１〜ＣＩ３…クロックドインバータ
Ａ１…差動増幅器
【図１】
0003593602.tif 000002
【図２】
0003593602.tif 000003
【図３】
0003593602.tif 000004