(57)【特許請求の範囲】
【請求項１】
データを記憶する本セルが配置された本セルアレイと、
上記本セルを冗長置換するための冗長セルが配置された冗長セルアレイと、
外部から入力されたアドレスに対応する本セルを選択する本セル選択手段と、
冗長置換アドレスを記憶する冗長記憶回路を有し、外部から入力されたアドレスが上記冗長置換アドレスと一致するときに、上記冗長置換アドレスに対応する冗長セルを選択するとともに、上記本セル選択手段による本セルの選択を禁止する冗長セル選択手段と、
冗長置換アドレスを記憶する予備セルが配置された予備セルアレイと、
上記予備セルを選択する予備セル選択手段と、
選択された本セルおよび冗長セルに記憶されたデータ、上記冗長記憶回路および上記予備セルアレイに記憶された冗長置換アドレスを受信し、外部に出力するデータ出力手段と、
上記冗長記憶回路に記憶されている上記冗長置換アドレスを読み出して上記データ出力手段に転送する冗長記憶データ出力手段と、
上記冗長記憶回路から読み出された上記冗長置換アドレスと、上記予備セルから読み出された上記冗長置換アドレスとを比較照合し、この比較照合結果を上記データ出力手段に転送する比較照合手段と
を設けた
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置の検査方法であって、
上記冗長置換アドレスを上記予備セルに記憶するステップと、
上記冗長記憶回路に記憶されている上記冗長置換アドレスデータと、上記予備セルに記憶されている冗長置換アドレスとを上記比較照合手段にて比較照合するステップと、
上記比較照合結果をもとに冗長置換エラーを検査するステップと
を含む
ことを特徴とする半導体記憶装置の検査方法。
【請求項３】
データを記憶する本セルが配置された本セルアレイと、
上記本セルを冗長置換するための冗長セルが配置された冗長セルアレイと、
外部から入力されたアドレスに対応する本セルを選択する本セル選択手段と、
冗長置換アドレスを記憶する冗長記憶回路を有し、外部から入力されたアドレスが上記冗長置換アドレスと一致するときに、上記冗長置換アドレスに対応する冗長セルを選択するとともに、上記本セル選択手段による本セルの選択を禁止する冗長セル選択手段と、
冗長置換アドレスを記憶する予備セルが配置された予備セルアレイと、
上記予備セルを選択する予備セル選択手段と、
選択された本セルおよび冗長セルに記憶されたデータ、上記冗長記憶回路および上記予備セルアレイに記憶された冗長置換アドレスを受信し、外部に出力するデータ出力手段と、
上記冗長記憶回路に記憶されている上記冗長置換アドレスを読み出して上記データ出力手段に転送する冗長記憶データ出力手段と
を設けた半導体記憶装置の検査方法であって、
上記冗長置換アドレスを上記予備セルに記憶するステップと、
上記冗長記憶回路に記憶されている上記冗長置換アドレスデータと、上記予備セルに記憶されている冗長置換アドレスとを読み出すステップと、
上記冗長記憶回路から読み出された上記冗長置換アドレスデータと、上記予備セルから読み出された冗長置換アドレスとを比較照合するステップと
を含む
ことを特徴とする半導体記憶装置の検査方法。
【請求項４】
上記冗長記憶回路から読み出された上記冗長置換アドレスデータと上記予備セルから読み出された冗長置換アドレスとを上記半導体記憶装置の内部で比較照合する
ことを特徴とする請求項３に記載の半導体記憶装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不良セルを冗長置換するための冗長セルおよび冗長置換回路を有する、電気的に書き込み可能な不揮発性半導体記憶装置などの半導体記憶装置、およびこの半導体記憶装置の検査方法に関する。
【０００２】
【従来の技術】
電気的に書き込み可能な不揮発性半導体記憶装置には、ワンタイムＰＲＯＭ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ：ＯＴＰ）、紫外線照射によってデータの消去が可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）、電気的にデータの書き換え（書き込みおよび消去）が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）などがある。上記のＯＴＰは、上記のＥＰＲＯＭを、紫外線を透過しないプラスチックパッケージに封止したものである。このため、ＯＴＰは、製造工程においてプラスチックパッケージに封止される前は、紫外線照射によるデータの消去が可能であるが、プラスチックパッケージに封止され、製品となったあとは、データを消去することができず、データの書き込み回数が１回に限定される。しかし、ＯＴＰは、プラスチックパッケージを使用することにより、ＥＰＲＯＭと比較して極めて安価である。
【０００３】
図８は従来の不揮発性半導体記憶装置（ＯＴＰまたはＥＰＲＯＭ）の構成図である。図８の不揮発性半導体記憶装置は、本セルアレイ１０と、アドレスバッファ１１と、アドレス入力端子１２と、ロウデコーダ１３と、ワード線１４と、カラムデコーダ１５と、カラムスイッチ回路１６と、ビット線１７と、データ入出力回路１８と、データ入出力端子１９と、制御回路２０と、制御信号入力端子２１と、冗長ヒューズ回路２２と、冗長アドレスバッファ２３と、冗長デコーダ２４と、冗長ワード線２５と、冗長セルアレイ２６と、非選択信号線２７とを備えている。
【０００４】
本セルアレイ１０および冗長セルアレイ２６は、複数の不揮発性メモリセルをアレイ配列したものである。上記の不揮発性メモリセルは、例えば、フローティングゲートを有し、このフローティングゲートに電子を注入することによってデータ”０”が書き込まれ、上記注入された電子をフローティングゲートから抜き去ることによってデータ”１”が書き込まれる。データ”１”を書き込むことは「データ消去」に相当し、データ”０”を書き込むことは「データ書き込み」に相当する。データ消去（データ”１”の書き込み）は、メモリセルに紫外線を照射することによってなされ、データ書き込み（データ”０”の書き込み）は、メモリセルに所定の電圧を印加することによって電気的になされる。
【０００５】
データを書き込むまたはデータを読み出す（アクセスする）不揮発性メモリセルの選択は、複数本のワード線１４および１本以上の冗長ワード線２５からそのメモリセルに接続している１本のワード線（冗長ワード線）を選択し、複数本のビット線１７からそのメモリセルに接続している１本のビット線を選択することによってなされる。ただし、不揮発性半導体記憶装置では、１本のワード線およびｎ（ｎは１以上の整数）本のビット線に接続しているｎビットのメモリセルに同時にアクセスがなされる。つまり、上記のｎビットのメモリセルによるデータを１ワードとし、１本のワード線とｎ本のビット線とを同時に選択してｎビットのメモリセルを同時に選択することによって、ワード単位でアクセスがなされる。
【０００６】
以下の説明において、本セルアレイ１０の上記ｎビットのメモリセルを本セルと称し、冗長セルアレイ２６の上記ｎビットのメモリセルを冗長セルと称する。本セルには、ユーザデータが書き込まれる。また、冗長セルは、本セルを冗長置換するために設けられたものである。本セルアレイ１０は、ｎビットのメモリセルからなる本セルを複数個配列したものであり、冗長セルアレイ２６は、ｎビットのメモリセルからなる冗長セルを１個以上配列したものである。
【０００７】
図８において、アドレスバッファ１１には外部からアドレス入力１２を介してアドレス（ロウアドレスおよびカラムアドレス）が入力される。アドレスバッファ１１に入力されたロウアドレスは、ロウデコーダ１３によってデコードされ、そのデコード信号に従ってワード線１４から１本のワード線が選択される。また、アドレスバッファ１１に入力されたカラムアドレスは、カラムデコーダ１５によってデコードされ、そのデコード信号はカラムスイッチ回路１６に入力され、カラムスイッチ回路１６によって、ビット線１７から同じ本セルに接続しているｎ本のビット線が選択される。１本のワード線および上記ｎ本のビット線を選択することによって本セル１０から１個の本セルが選択される。
【０００８】
本セルにデータを書き込む場合は、外部からデータ入出力端子１９に入力されたデータは、データ入出力回路１８を介してカラムスイッチ回路１６の書き込み回路に送られ、この書き込み回路によって上記選択されたビット線を介して上記選択された本セルに上記外部から入力されたデータが書き込みされる。
【０００９】
また、本セルからデータを読み出す場合は、上記選択された本セルに書き込まれているデータは、上記選択されたビット線およびカラムスイッチ回路１６を介してデータ入出力回路１８のセンスアンプ１８によって検出され、データ入出力端子１９から外部に出力される。
【００１０】
また、不良な本セルを冗長セルによって置換する冗長置換をする場合は、冗長置換するアドレス（冗長置換アドレス）に従って冗長ヒューズ回路２２のヒューズを切断することによって、上記の冗長置換アドレスを冗長ヒューズ回路２２に記憶する。上記の冗長置換をしたあとにおいては、アドレスバッファ１１に入力されたアドレスが上記の冗長置換アドレスと一致していない場合には、ロウデコーダ１３によってワード線１４から１本のワード線が選択され、上記入力されたアドレスが上記の冗長置換アドレスアドレスと一致している場合には、冗長デコーダ２４によって冗長ワード線２５から１本の冗長ワード線が選択されるとともに、冗長デコーダ２４から非選択信号線２７によってロウデコーダ１３に非選択信号が送られる。この非選択信号によって、ロウデコーダ１３は動作を停止し、ワード線１４は全て非選択になる。上記１本の冗長ワード線および上記ｎ本のビット線が選択されることによって冗長セル２６から上記入力されたアドレスを冗長置換した１個の冗長セルが選択される。そして、本セルにアクセスする場合と同じようにして、上記選択された冗長セルにデータが書き込まれ、または上記選択された冗長セルからデータが読み出される。なお、上記の冗長置換をする前に検査工程などにおいて冗長セルにアクセスする必要がある場合には、制御回路２０によって冗長デコーダ２４を制御し、冗長ワード線を選択する。
【００１１】
図９は従来の不揮発性半導体記憶装置の検査工程のフローチャートである。図９の検査工程は、ステップＳ１の１ｓｔプロービング工程と、ステップＳ２の冗長ヒューズ切断工程（冗長置換工程）と、ステップＳ３の紫外線消去工程と、ステップＳ４の２ｎｄプロービング工程と、ステップＳ５のウエハベーク工程と、ステップＳ６の３ｒｄプロービング工程と、ステップＳ７の紫外線消去工程の７工程に大別される。上記の１ｓｔプロービング工程は、ステップＳ１０１〜Ｓ１０４によって構成され、上記の２ｎｄプロービング工程は、ステップＳ４０１，Ｓ４０２によって構成され、上記の３ｒｄプロービング工程は、ステップＳ６０１からなる。
【００１２】
ステップＳ１の１ｓｔプロービング工程について以下に説明する。まずステップＳ１０１で、全ての本セルについてデータ”１”の読み出しテスト（期待値”１”テスト）をする。次にステップＳ１０２で、全ての本セルについて、データ”０”を書き込み、データ”０”の読み出しテスト（期待値”０”テスト）をする。ここでは、冗長セルについての期待値”１”テストおよび期待値”０”テストは実施していない。
【００１３】
次にステップＳ１０３で、本セルの不良アドレスをテスタにストアする。そしてステップＳ１０４において、テスタにおいて、ストアしてある本セルの不良アドレスから冗長置換による救済が可能かどうかを判別する。以上で１ｓｔプロービング工程を終了する。
【００１４】
上記のステップＳ１０４で冗長救済可能であれば、ステップＳ２の冗長ヒューズ切断工程（冗長置換工程）を実施する。この工程では、冗長置換アドレス（冗長救済するアドレス）に従って冗長ヒューズ回路２２のヒューズを切断することによって、上記の冗長置換置換アドレスを冗長ヒューズ回路２２に記憶させ、不良な本セルを冗長セルによって冗長置換する。
【００１５】
次にステップＳ３の紫外線消去工程において、ウエハに紫外線を照射し、全てのメモリセルについてデータを消去し（全てのメモリセルのデータを”１”に戻し）、ステップＳ４の２ｎｄプロービング工程に進む。
【００１６】
ステップＳ４の２ｎｄプロービング工程について以下に説明する。まずステップＳ１７において、全てのアドレスのセル（冗長置換されなかった全ての本セル、および冗長置換によってアクセスされることとなった全ての冗長セル）について、データ”１”の読み出しテストをする。次にステップＳ１８において、上記全てのアドレスのセルについて、データ”０”を書き込み、データ”０”の読み出しテストをする。以上で２ｎｄプロービング工程を終了する。
【００１７】
ここで、上記ステップＳ２の冗長置換工程での冗長置換エラーには、
（１）期待値”１”不良（データ”１”を書き込めない不良）の本セルが冗長置換されなかった場合、
（２）期待値”０”不良（データ”０”を書き込めない不良）の本セルが冗長置換されなかった場合、
（３）期待値”１”不良の冗長セルに冗長置換された場合、
（４）期待値”０”不良の冗長セルに冗長置換された場合
がある。上記ステップＳ１７の期待値”１”テストおよび上記ステップＳ１８の期待値”０”テストによって、上記（１）〜（４）の冗長置換エラーを生じたチップを除去できる。従って、２ｎｄプロービング終了時には、良品チップの上記全てのアドレスのセルには、データ”０”が書き込まれている。
【００１８】
次にステップＳ５のウエハベーク工程を実施し、そのあとステップＳ６の３ｒｄプロービング工程に進む。このウエハベークは、リテンション不良の本セルおよび冗長セルを検査するためのものである。先に説明したように、データ”０”を書き込むときには、不揮発性メモリセルのフローティングゲートに電子が注入される。リテンション不良は、上記の注入された電子がフローティングゲートから抜けてしまう不良である。ベークをすることによって、上記の電子抜けの現象が加速され、リテンション不良を容易に判別できるようになる。
【００１９】
次にステップＳ６の３ｒｄプロービング工程において（ステップＳ６０１において）、上記全てのアドレスのセルについて、データ”０”の読み出しテストをする。この期待値”０”テストによって、上記全てのアドレスのセルにリテンション不良のセルが含まれていれば、そのチップを除去できる。
【００２０】
このあとステップＳ７の紫外線消去工程において、ウエハに紫外線を照射し、全てのメモリセルについてデータを消去し（全てのメモリセルのデータを”１”に戻し）、あとの工程に進める。
【００２１】
このように、図９の従来の検査工程では、プロービング工程を３回実施しており、冗長ヒューズを切断したあとの２ｎｄプロービング工程において、期待値”１”テストおよび期待値”０”テストができるので、上記（１）〜（４）の冗長置換エラーを全て除去できる。
【００２２】
【発明が解決しようとする課題】
しかし、上記従来の不揮発性半導体記憶装置の回路構成では、検査工程において、冗長置換エラーを選別するためには、３回のプロービング工程が必要であった。ウエハ工程でのプロービングは、並列処理数が組み立て後の検査よりも少ないため、プロービング回数の増加は、コストアップになるという問題があった。特に、安価なＯＴＰにおいては、プロービング回数の増加によるコストアップは大きな問題であった。
【００２３】
図１０はプロービング工程を２回に削減した場合の従来の不揮発性半導体記憶装置の検査工程のフローチャートの一例である。図１０の検査工程は、ステップＳ１の１ｓｔプロービング工程と、ステップＳ２の冗長ヒューズ切断工程（冗長置換工程）と、ステップＳ３のウエハベーク工程と、ステップＳ４の２ｎｄプロービング工程と、ステップＳ５の紫外線消去工程の５工程に大別される。上記の１ｓｔプロービング工程は、ステップＳ１１〜Ｓ１７によって構成され、上記の２ｎｄプロービング工程は、ステップＳ４１からなる。
【００２４】
図１０のステップＳ１の１ｓｔプロービング工程について以下に説明する。まずステップＳ１１で、全ての冗長セルについてデータ”１”の読み出しテスト（期待値”１”テスト）をする。次にステップＳ１２で、全ての冗長セルについて、データ”０”を書き込み、データ”０”の読み出しテスト（期待値”０”テスト）をする。そしてステップＳ１３で、冗長セルの不良アドレスをテスタにストアする。
【００２５】
次にステップＳ１４で、全ての本セルについてデータ”１”の読み出しテストをし、さらにステップＳ１５で、全ての本セルについて、データ”０”を書き込み、データ”０”の読み出しテストをする。そして、ステップＳ１６で、本セルの不良アドレスをテスタにストアする。
【００２６】
次にステップ１７において、テスタにおいて、ストアしてある冗長セルと本セルの不良アドレスから冗長置換による救済が可能かどうかを判別する。以上で１ｓｔプロービング工程を終了する。
【００２７】
次にステップＳ２の冗長ヒューズ切断工程（冗長置換工程）を実施する。この工程では、冗長置換アドレス（冗長救済するアドレス）に従って冗長ヒューズ回路２２のヒューズを切断することによって、上記の冗長置換アドレスを冗長ヒューズ回路２２に記憶させ、不良な本セルを正常な冗長セルによって冗長置換する。上記のステップＳ１２，Ｓ１５によって、正常な全ての本セルおよび正常な全ての冗長セルには、データ”０”がすでに書き込まれている。従って、ヒューズが冗長置換アドレスに従って正しく切断され、冗長置換が正しくされていれば、全てのアドレスの読み出しデータが”０”になる（全アドレスが期待値”０”になる）。
【００２８】
次にステップＳ３のウエハベーク工程を実施し、そのあとステップＳ４の２ｎｄプロービング工程に進む。このウエハベークは、図９のステップＳ５と同じように、リテンション不良の本セルおよび冗長セルを検査するためのものである。
【００２９】
次にステップＳ４の２ｎｄプロービング工程において（ステップＳ４１において）、上記全てのアドレスのセルについて、データ”０”の読み出しテストをする。この期待値”０”テストによって、上記全てのアドレスのセルにリテンション不良のセルが含まれていれば、そのチップを除去できる。また、期待値”０”についての冗長置換エラー（上記（２）および（４）の冗長置換エラー）を除去できる。
【００３０】
このあとステップＳ５の紫外線消去工程において、ウエハに紫外線を照射し、全てのメモリセルについてデータを消去し（全てのメモリセルのデータを”１”に戻し）、あとの工程に進める。
【００３１】
このようにプロービング工程を２回にした図１０の検査工程では、ステップＳ４１の期待値”０”テストによって、リテンション不良および期待値”０”についての冗長置換エラー（上記（２）および（４）の冗長置換エラー）を除去できる。しかし、ステップＳ２の冗長置換工程のあとに期待値”１”テストができないため、期待値”１”についての冗長置換エラー（上記（２）および（４）の冗長置換エラー）を除去できない。
【００３２】
本発明は、上記従来の課題を解決するためになされたものであり、検査工程でのプロービングの回数を削減することができ、かつ期待値”０”および”１”についての冗長置換エラーを選別することができる半導体記憶装置およびその検査方法を提供することを目的とするものである。
【００３３】
【課題を解決するための手段】
上記の目的を達成するために本発明の請求項１の半導体記憶装置は、
データを記憶する本セルが配置された本セルアレイと、
上記本セルを冗長置換するための冗長セルが配置された冗長セルアレイと、
外部から入力されたアドレスに対応する本セルを選択する本セル選択手段と、
冗長置換アドレスを記憶する冗長記憶回路を有し、外部から入力されたアドレスが上記冗長置換アドレスと一致するときに、上記冗長置換アドレスに対応する冗長セルを選択するとともに、上記本セル選択手段による本セルの選択を禁止する冗長セル選択手段と、
冗長置換アドレスを記憶する予備セルが配置された予備セルアレイと、
上記予備セルを選択する予備セル選択手段と、
選択された本セルおよび冗長セルに記憶されたデータ、上記冗長記憶回路および上記予備セルアレイに記憶された冗長置換アドレスを受信し、外部に出力するデータ出力手段と、
上記冗長記憶回路に記憶されている上記冗長置換アドレスを読み出して上記データ出力手段に転送する冗長記憶データ出力手段と、
上記冗長記憶回路から読み出された上記冗長置換アドレスと、上記予備セルから読み出された上記冗長置換アドレスとを比較照合し、この比較照合結果を上記データ出力手段に転送する比較照合手段と
を設けた
ことを特徴とする。
【００３５】
請求項２の半導体記憶装置の検査方法は、請求項１の半導体記憶装置の検査方法であって、
上記冗長置換アドレスを上記予備セルに記憶するステップと、
上記冗長記憶回路に記憶されている上記冗長置換アドレスデータと、上記予備セルに記憶されている冗長置換アドレスとを上記比較照合手段にて比較照合するステップと、
上記比較照合結果をもとに冗長置換エラーを検査するステップと
を含む
ことを特徴とする。
【００３６】
請求項３の半導体記憶装置の検査方法は、
データを記憶する本セルが配置された本セルアレイと、
上記本セルを冗長置換するための冗長セルが配置された冗長セルアレイと、
外部から入力されたアドレスに対応する本セルを選択する本セル選択手段と、
冗長置換アドレスを記憶する冗長記憶回路を有し、外部から入力されたアドレスが上記冗長置換アドレスと一致するときに、上記冗長置換アドレスに対応する冗長セルを選択するとともに、上記本セル選択手段による本セルの選択を禁止する冗長セル選択手段と、
冗長置換アドレスを記憶する予備セルが配置された予備セルアレイと、
上記予備セルを選択する予備セル選択手段と、
選択された本セルおよび冗長セルに記憶されたデータ、上記冗長記憶回路および上記予備セルアレイに記憶された冗長置換アドレスを受信し、外部に出力するデータ出力手段と、
上記冗長記憶回路に記憶されている上記冗長置換アドレスを読み出して上記データ出力手段に転送する冗長記憶データ出力手段と
を設けた半導体記憶装置の検査方法であって、
上記冗長置換アドレスを上記予備セルに記憶するステップと、
上記冗長記憶回路に記憶されている上記冗長置換アドレスデータと、上記予備セルに記憶されている冗長置換アドレスとを読み出すステップと、
上記冗長記憶回路から読み出された上記冗長置換アドレスデータと、上記予備セルから読み出された冗長置換アドレスとを比較照合するステップと
を含む
ことを特徴とする。
【００３７】
請求項４の半導体記憶装置の検査方法は、請求項３の半導体記憶装置の検査方法において、
上記冗長記憶回路から読み出された上記冗長置換アドレスデータと上記予備セルから読み出された冗長置換アドレスとを上記半導体記憶装置の内部で比較照合する
ことを特徴とする。
【００３８】
【発明の実施の形態】
実施の形態１
図１は本発明の実施の形態１の不揮発性半導体記憶装置（ＯＴＰまたはＥＰＲＯＭ）の構成図である。図１の不揮発性半導体記憶装置は、予備セル選択回路１と、予備セルワード線２と、予備セルアレイ３と、ヒューズデータ読み出し回路４と、本セルアレイ１０と、アドレスバッファ１１と、アドレス入力端子１２と、ロウデコーダ１３と、ワード線１４と、カラムデコーダ１５と、カラムスイッチ回路１６と、ビット線１７と、データ入出力回路５と、データ入出力端子１９と、制御回路６と、制御信号入力端子２１と、冗長ヒューズ回路２２と、冗長アドレスバッファ２３と、冗長デコーダ２４と、冗長ワード線２５と、冗長セルアレイ２６と、非選択信号線２７とを備えている。つまり、図１の実施の形態１の不揮発性半導体記憶装置は、図４の従来の不揮発性半導体記憶装置において、予備セル選択回路１と、予備セルワード線２と、予備セルアレイ３と、ヒューズデータ読み出し回路４とを設け、入出力回路１８および制御回路２０を、それぞれ入出力回路５および制御回路６に変更したものである。
【００３９】
本セルアレイ１０、冗長セルアレイ２６、および予備セルアレイ３は、複数の不揮発性メモリセルをアレイ配列したものである。上記の不揮発性メモリセルは、例えば、フローティングゲートを有し、このフローティングゲートに電子を注入することによってデータ”０”が書き込まれ、上記注入された電子をフローティングゲートから抜き去ることによってデータ”１”が書き込まれる。データ”１”を書き込むことは「データ消去」に相当し、データ”０”を書き込むことは「データ書き込み」に相当する。データ消去（データ”１”の書き込み）は、メモリセルに紫外線を照射することによってなされ、データ書き込み（データ”０”の書き込み）は、メモリセルに所定の電圧を印加することによって電気的になされる。
【００４０】
データを書き込むまたはデータを読み出す（アクセスする）不揮発性メモリセルの選択は、複数本のワード線１４、１本以上の冗長ワード線２５、および１本以上の予備セルワード線２からそのメモリセルに接続している１本のワード線（冗長ワード線、予備セルワード線）を選択し、複数本のビット線１７からそのメモリセルに接続している１本のビット線を選択することによってなされる。ただし、不揮発性半導体記憶装置では、１本のワード線およびｎ（ｎは１以上の整数）本のビット線に接続しているｎビットのメモリセルに同時にアクセスがなされる。つまり、上記のｎビットのメモリセルによるデータを１ワードとし、１本のワード線とｎ本のビット線とを同時に選択してｎビットのメモリセルを同時に選択することによって、ワード単位でアクセスがなされる。
【００４１】
以下の説明において、本セルアレイ１０の上記ｎビットのメモリセルを本セルと称し、冗長セルアレイ２６の上記ｎビットのメモリセルを冗長セルと称し、予備セルアレイ３の上記ｎビットのメモリセルを予備セルと称する。本セルには、ユーザデータが書き込まれる。また、冗長セルは、本セルを冗長置換するために設けられたものである。また、予備セルには、冗長置換されたアドレスのデータ（冗長置換アドレスデータ）が書き込まれる。本セルアレイ１０は、ｎビットのメモリセルからなる本セルを複数個配列したものであり、冗長セルアレイ２６は、ｎビットのメモリセルからなる冗長セルを１個以上配列したものであり、予備セルアレイ３は、ｎビットのメモリセルからなる予備セルを１個以上配列したものである。
【００４２】
アドレス入力端子１２は、外部から入力された本セルのアドレス（冗長置換されたアドレスを含む）をアドレスバッファ１１に送る。上記のアドレスは、ロウアドレスとカラムアドレスによって構成されている。また、データ入出力端子１９は、外部から入力されたデータ（本セルまたは冗長セルに書き込まれるデータ、あるいは予備セルに書き込まれる冗長置換アドレスデータ）をデータ入出力回路５に送り、データ入出力回路５から入力されたデータ（本セルまたは冗長セルから読み出されたデータ、あるいは予備セルから読み出された冗長置換アドレスデータ、あるいは冗長ヒューズ回路２２から読み出された冗長置換アドレスデータ）を外部に出力する。また、制御信号入力端子２１は、外部から入力された制御信号（不揮発性半導体記憶装置の動作を制御するための信号）を制御回路６に送る。
【００４３】
制御回路６は、制御入力端子２１から入力される制御信号に従って、ヒューズデータ読み出し回路４、アドレスバッファ１１、ロウデコーダ１３、カラムスイッチ回路１６、データ入出力回路５、および冗長デコーダ２４を制御することにより、本セルにデータを書き込む動作、本セルからデータを読み出す動作、冗長セルにデータを書き込む動作（冗長置換がなされる前およびなされたあと）、冗長セルからデータを読み出す動作（冗長置換がなされる前およびなされたあと）、予備セルに冗長置換アドレスデータを書き込む動作、予備セルから冗長置換アドレスデータを読み出す動作、および冗長ヒューズ回路２２から冗長置換アドレスデータを読み出す動作（以下、このヒューズデータの読み出し機能をロールコールと称する）を制御する。
【００４４】
アドレスバッファ１１は、アドレス入力端子１２から入力されたアドレスの内のロウアドレスから内部ロウアドレスを生成し、この内部ロウアドレスをロウデコーダ１３および冗長ヒューズ回路２２に送る。また、アドレスバッファ１１は、入力されたアドレスの内のカラムアドレスから内部カラムアドレスを生成し、この内部カラムアドレスをカラムデコーダ１５に送る。
【００４５】
ロウデコーダ１３は、アドレスバッファ１１から入力された内部ロウアドレスをデコードし、そのデコード信号によってワード線１４から１本のワード線を選択する。また、カラムデコーダ１５は、アドレスバッファ１１から入力された内部カラムアドレスをデコードし、そのデコード信号をカラムスイッチ回路１６に送り、カラムスイッチ回路１６によってビット線１７からｎ本のビット線を選択する。
【００４６】
データ入出力回路５は、データ入出力端子１９から入力されたデータ（本セルまたは冗長セルに書き込まれるデータ、あるいは予備セルに書き込まれる冗長置換アドレスデータ）をカラムスイッチ回路１６に送る。また、データ入出力回路５は、カラムスイッチ回路１６から入力されたデータ（本セルまたは冗長セルから読み出されたデータ、あるいは予備セルから読み出された冗長置換アドレスデータ）を、センスアンプによって検出し、データ入出力端子１９に出力する。また、データ入出力回路５は、ヒューズデータ読み出し回路４から入力されたデータ（冗長ヒューズ回路２２から読み出された冗長置換アドレスデータ）を、データ入出力端子１９に出力する。
【００４７】
カラムスイッチ回路１６は、本セル、冗長セル、または予備セルにデータを書き込むとき、および本セル、冗長セル、または予備セルからデータを読み出すときに、カラムデコーダ１５から入力されたデコード信号に従って、カラムスイッチによってビット線１７からｎ本のビット線を選択する。また、カラムスイッチ回路１６は、データ書き込みのときに、データ入出力回路５から入力されたデータを、選択したビット線を介して書き込み回路によって、本セル、冗長セル、または予備セルにデータを書き込む。また、カラムスイッチ回路１６は、データ読み出しのときに、選択したビット線をデータ入出力回路５のセンスアンプに接続することによって、本セル、冗長セル、または予備セルからデータを読み出し、データ入出力回路５に送る。
【００４８】
アドレスバッファ１１、ロウデコーダ１３、カラムデコーダ１５、およびカラムスイッチ回路１６は、外部から入力されたアドレスの本セルを選択する本セル選択手段を構成している。ロウデコーダ１３によってワード線１４から１本のワード線を選択し、カラムデコーダ１５およびカラムスイッチ回路１６によってビット線１７からｎ本のビット線を選択することにより、本セルアレイ１０から１個の本セルが選択される。また、データ入出力回路５，カラムスイッチ１６、およびデータ入出力端子１９は、外部から入力されたデータを選択された本セルまたは冗長セルに書き込み、あるいは上記選択された本セルまたは冗長セルからデータを読み出して外部に出力するデータ入出力手段を構成している。
【００４９】
冗長ヒューズ回路２２は、内部ロウアドレスのビット数に応じた複数のヒューズからなるヒューズユニットを１個以上有する。冗長置換することができる本セルの個数の最大値は、ヒューズユニットの個数に等しい。冗長置換アドレス（冗長置換する本セルの内部ロウアドレス）に従って、ヒューズユニットの複数のヒューズの内の所定のヒューズを切断することによって、上記の冗長置換アドレスがそのヒューズユニットに記憶される。冗長置換がなされたあと（ヒューズの切断がなされたあと）において、ヒューズユニットは、アドレスバッファ１１から入力された内部ロウアドレスのビットの内、切断されていないヒューズに入力された内部ロウアドレスのビットを冗長アドレスバッファ２３に送る。また、冗長置換がなされる前（ヒューズの切断がなされる前）において、ヒューズユニットは、入力された内部ロウアドレスの全てのビットを、切断されていないヒューズを介して冗長アドレスバッファ２３に送る。
【００５０】
冗長アドレスバッファ２３は、冗長ヒューズ回路２２のヒューズユニットから入力された内部ロウアドレスのビットをもとに冗長アドレスを生成し、この冗長アドレスを冗長デコーダ２４に送る。
【００５１】
冗長置換がなされたあとにおいて、冗長デコーダ２４は、冗長アドレスバッファ２３から入力された冗長アドレスをもとに、外部からアドレス入力端子１２に入力されたアドレス（ロウアドレス）が冗長置換アドレスに一致するか否かを判別し、上記入力されたアドレスが冗長置換アドレスに一致していなければ、冗長ワード線２５のいずれの冗長ワード線も選択せず（全ての冗長ワード線２５は非選択となる）、上記入力されたアドレスが冗長置換アドレスに一致していれば、その冗長置換アドレスに従って冗長ワード線２５から１本の冗長ワード線を選択するとともに、非選択信号線２７によってロウデコーダ１３に非選択信号を送り、ロウデコーダ１３の動作を停止させる。ロウデコーダ１３は、上記の非選択信号が入力されると、ワード線１４のいずれも選択しない（全てのワード線１４は非選択となる）。
【００５２】
アドレスバッファ１１、カラムデコーダ１５、カラムスイッチ回路１６、冗長ヒューズ回路２２、冗長アドレスバッファ２３、および冗長デコーダ２４は、冗長置換するアドレスのデータを記憶する冗長ヒューズ回路を有し、外部から入力されたアドレスが上記冗長置換アドレスであるときに、その冗長置換アドレスの冗長セルを選択するとともに、上記本セル選択手段による本セルの選択を禁止する冗長セル選択手段を構成している。冗長デコーダ２４によって冗長ワード線２５から１本の冗長ワード線を選択し、カラムデコーダ１５およびカラムスイッチ回路１６によってビット線１７からｎ本のビット線を選択することにより、冗長セルアレイ２６から不良な本セルを冗長置換した１個の冗長セルが選択される。
【００５３】
また、冗長置換がなされる前に冗長セルにアクセスする動作において、制御回路６は、外部から制御信号入力端子２１を介して入力された冗長アクセス許可の制御信号に従って、冗長ワード線を選択するための冗長ワード選択制御信号を生成し、この冗長ワード選択制御信号を冗長デコーダ２４に送る。冗長デコーダ２４は、制御回路６から入力された冗長ワード選択制御信号に従って冗長ワード線２５から１本の冗長ワード線を選択するとともに、非選択信号線２７によってロウデコーダ１３に非選択信号を送り、ロウデコーダ１３の動作を停止させる。この冗長置換がなされる前に冗長セルにアクセスする動作においては、外部から入力された上記冗長アクセス許可の制御信号に従って制御回路６が生成した冗長ワード選択制御信号、および外部からアドレス入力端子１２に入力されたカラムアドレスに従って、冗長セルが選択される。
【００５４】
予備セルにアクセスする動作において、制御回路６は、ロウデコーダ１３および冗長デコーダ２４の動作を停止させるとともに、外部から制御信号入力端子２１を介して入力された予備セルアクセス許可の制御信号に従って、予備セル選択回路１を動作させて予備セルにアクセスするための予備セルアクセス制御信号、および予備セルワード線を選択するための予備セルロウアドレスを生成し、これらを予備セル選択回路１に送る。予備セル選択回路１は、制御回路６から入力された予備セルロウアドレスに従って予備セルワード線２から１本の予備セルワード線を選択する。この予備セルにアクセスする動作においては、外部から入力された上記予備セルアクセス許可の制御信号に従って制御回路６が生成した冗長ワード選択制御信号、および外部からアドレス入力端子１２に入力されたカラムアドレスに従って、予備セルが選択される。
【００５５】
予備セル選択回路１、アドレスバッファ１１、カラムデコーダ１５、およびカラムスイッチ回路１６は、予備セルを選択する予備セル選択手段を構成している。また、データ入出力回路５，カラムスイッチ１６、およびデータ入出力端子１９は、外部から入力された冗長置換アドレスデータを選択された予備セルに書き込み、または選択された予備セルに書き込まれている冗長置換アドレスデータを読み出して外部に出力する予備セルデータ入出力手段を構成している。
【００５６】
冗長ヒューズ回路２２のヒューズユニットに記憶されている冗長置換アドレスデータを読み出す動作（ロールコールの動作）において、制御回路６は、外部から制御信号入力端子２１を介して入力されたロールコール許可の制御信号に従って、ヒューズデータ読み出し回路４を動作させるためのヒューズデータ読み出し制御信号、および冗長置換アドレスデータを読み出すヒューズユニットを選択するためのヒューズユニット選択制御信号を生成し、これらをヒューズ読み出し回路４に送る。ヒューズ読み出し回路４は、制御回路６から入力されたヒューズユニット選択制御信号に従って、ヒューズユニットに記憶されている冗長置換アドレスデータを読み出し、この冗長置換アドレスデータをデータ入出力回路５に送る。データ入出力回路５は、ヒューズ読み出し回路４から入力された上記の冗長置換アドレスデータをデータ入出力端子１９に送り、データ入出力端子１９から外部に出力する。
【００５７】
ヒューズ読み出し回路４およびデータ入出力回路５は、冗長ヒューズ回路に記憶されている冗長置換アドレスデータを読み出して外部に出力するヒューズデータ出力手段を構成している。
【００５８】
制御回路６は、外部から入力される制御信号に従って、上記予備セル選択手段および上記予備セルデータ入出力手段を制御して冗長置換アドレスのデータを予備セルに書き込ませまたは予備セルから読み出して出力させ、あるいは上記ヒューズデータ出力手段を制御して上記ヒューズ回路に記憶されている冗長置換アドレスを出力させる制御手段に相当する。
【００５９】
図１の不揮発性半導体記憶装置の動作は、本セルにデータを書き込む動作と、本セルからデータを読み出す動作と、冗長セルにデータを書き込む動作（冗長置換がなされる前およびなされたあと）と、冗長セルからデータを読み出す動作（冗長置換がなされる前およびなされたあと）と、予備セルに冗長置換アドレスデータを書き込む動作と、予備セルから冗長置換アドレスデータを読み出す動作と、冗長ヒューズ回路２２から冗長置換アドレスデータを読み出す動作（ロールコールの動作）とに大別される。図１の不揮発性半導体記憶装置の動作、および冗長ヒューズ回路２２に冗長置換アドレスを記憶させる冗長置換手順について、図２〜図５を参照しながら以下に説明する。
【００６０】
図２はロウデコーダ１３、冗長ヒューズ回路２２、冗長アドレスバッファ２３、および冗長デコーダ２４の構成例を示す図である。また、図３はカラムデコーダ１５、カラムスイッチ回路１６、およびデータ入出力回路５の構成例を示す図である。また、図４は予備セル選択回路１の構成例を示す図である。また、図５はヒューズデータ読み出し回路４およびデータ入出力回路５の構成例を示す図である。
【００６１】
図２において、ロウデコーダ１３は、アンドゲートＡＮＤ０，ＡＮＤ１，ＡＮＤ２，ＡＮＤ３を有する。また、冗長アドレスバッファ２３は、バッファユニットＢＵ１，ＢＵ２を有する。また、冗長デコーダ２４は、アンドゲートＡＮＤ８，ＡＮＤ９を有する。また、ワード線１４は、４本のワード線ｗ０，ｗ１，ｗ２，ｗ３を有する。また、冗長ワード線２５は、２本の冗長ワード線ｕ０，ｕ１を有する。図２および図５において、冗長ヒューズ回路２２は、ヒューズユニットＨＵ１，ＨＵ２を有する。図３において、カラムデコーダ１５は、アンドゲートＡＮＤ４，ＡＮＤ５，ＡＮＤ６，ＡＮＤ７を有する。また、カラムスイッチ回路１６は、カラムスイッチＣＳＷ０，ＣＳＷ１，ＣＳＷ２，ＣＳＷ３と、書き込み回路ＷＴと、スイッチＳＷＡとを有する。また、ビット線１７は、ビット線ｂ０，ｂ１，ｂ２，ｂ３を有する。図３および図５において、データ入出力回路５は、センスアンプＳＡと、入出力バッファＩＯＢと、スイッチＳＷＢとを有する。図４において、予備セル選択回路１は、予備セルアドレスバッファＢＵＦと、アンドゲートＡＮＤ１０，ＡＮＤ１１とを有する。また、予備セルワード線２は、２本の予備セルワード線ｖ０，ｖ１を有する。図５において、ヒューズデータ読み出し回路４は、プルアップ抵抗Ｒ０，Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７と、スイッチＰＳＷ０，ＰＳＷ１と、ヒューズデータデコーダＨＤＤとを有する。
【００６２】
図２〜図５においては、アドレス入力端子に入力されるアドレスをＡ０，Ａ１，Ａ２，Ａ３の４ビットデータとする。Ａ０，Ａ１はロウアドレス、Ａ２，Ａ３はカラムアドレスである。また、図３および図５においては、ワード単位（ｎビット単位）でデータが転送されるデータ伝送線やスイッチなどは、１本のデータ伝送線や１個のスイッチとして省略してある。従って、上記ワード単位のデータをパラレル転送する場合には、ビット線ｂ０はｎ本のビット線からなり、スイッチＣＳＷ０やＳＷＡはそれぞれｎ個のスイッチからなり、センスアンプＳＡはｎ個のアンプからなり、データ入出力バッファＩＯＢはｎ個のバッファからなり、データ入出力端子１９はｎ個の端子からなる。ビット線ｂ１〜ｂ３、スイッチＣＳＷ１〜ＣＳＷ３，ＳＷＢについても同様である。また、スイッチＣＳＷ０〜ＣＳＷ３とスイッチＳＷＡ間のデータ伝送線、スイッチＳＷＡとセンスアンプＳＡ間のデータ伝送線、スイッチＳＷＢとヒューズデータデコーダＨＤＤ間のデータ伝送線、書き込み回路ＷＴとデータ入出力バッファＩＯＢ間のデータ伝送線、データ入出力バッファＩＯＢとデータ入出力端子１９間のデータ伝送線なども、ビット線ｂ０〜ｂ３と同じように、それぞれｎ本のデータ伝送線からなる。
【００６３】
［本セルアクセス動作］
本セルアレイ１０から本セルを選択し、選択した本セルにデータを書き込む動作、または選択した本セルからデータを読み出す動作について以下に説明する。まず、入力されたアドレスＡ０，Ａ１，Ａ２，Ａ３に従って、以下のようにして本セルを選択する。つまり、アドレスバッファ１１およびロウデコーダ１３によって、ロウアドレスＡ０，Ａ１に従ってワード線ｗ０〜ｗ３の内のいずれかを選択する。また、アドレスバッファ１１、カラムデコーダ１５、およびカラムスイッチ回路１６によって、カラムアドレスＡ２，Ａ３に従って、ビット線ｂ０〜ｂ３の内のいずれかを選択する。
【００６４】
アドレスバッファ１１は、入力されたロウアドレスビットＡ０から内部ロウアドレスビットＡ０，ｒＡ０を生成し、入力されたロウアドレスのＡ１からロウアドレスビットＡ１，ｒＡ１を生成し、これらの内部ロウアドレスビットＡ０，ｒＡ０，Ａ１，ｒＡ１をロウデコーダ１３および冗長ヒューズ回路２２に送る。ロウアドレスビットＡ０＝”０”のときには、内部ロウアドレスビットＡ０＝”０”，ｒＡ０＝”１”であり、ロウアドレスビットＡ０＝”１”のときには、内部ロウアドレスビットＡ０＝”１”，ｒＡ０＝”０”である。また、ロウアドレスビットＡ１＝”０”のときには、内部ロウアドレスビットＡ１＝”０”，ｒＡ１＝”１”であり、ロウアドレスビットＡ１＝”１”のときには、内部ロウアドレスビットＡ１＝”１”，ｒＡ１＝”０”である。
【００６５】
ロウデコーダ１３において、アンドゲートＡＮＤ０には、内部ロウアドレスビットＡ０およびＡ１が入力され、アンドゲートＡＮＤ１には、内部ロウアドレスビットｒＡ０およびＡ１が入力され、アンドゲートＡＮＤ２には内部ロウアドレスビットＡ０およびｒＡ１が入力され、アンドゲートＡＮＤ３には内部ロウアドレスビットｒＡ０およびｒＡ１が入力される。
【００６６】
例えば、ロウアドレスＡ０＝”１”，Ａ１＝”１”が入力されたときは、内部ロウアドレスは、Ａ０＝Ａ１＝”１”，ｒＡ０＝ｒＡ１＝”０”であるので、アンドゲートＡＮＤ０の出力のみが”１”となり、ワード線ｗ０が選択される。同じように、ロウアドレスＡ０＝”０”，Ａ１＝”１”が入力されたときには、アンドゲートＡＮＤ１によってワード線ｗ１が選択され、ロウアドレスＡ０＝”１”，Ａ１＝”０”が入力されたときには、アンドゲートＡＮＤ２によってワード線ｗ２が選択され、ロウアドレスＡ０＝”０”，Ａ１＝”０”が入力されたときには、アンドゲートＡＮＤ３によってワード線ｗ３が選択される。
【００６７】
また、アドレスバッファ１１は、入力されたカラムアドレスビットＡ２から内部カラムアドレスビットＡ２，ｒＡ２を生成し、入力されたカラムアドレスビットＡ３から内部カラムアドレスビットＡ３，ｒＡ３を生成し、これらの内部カラムアドレスビットＡ２，ｒＡ２，Ａ３，ｒＡ３をカラムデコーダ１５に送る。カラムアドレスビットＡ２＝”０”のときには、内部カラムアドレスビットＡ２＝”０”，ｒＡ２＝”１”であり、カラムアドレスビットＡ２＝”１”のときには、内部カラムアドレスビットＡ２＝”１”，ｒＡ２＝”０”である。また、ロウアドレスビットＡ３＝”０”のときには、内部ロウアドレスビットＡ３＝”０”，ｒＡ３＝”１”であり、ロウアドレスビットＡ３＝”１”のときには、内部ロウアドレスビットＡ３＝”１”，ｒＡ３＝”０”である。
【００６８】
カラムデコーダ１５において、アンドゲートＡＮＤ４には、内部カラムアドレスビットＡ２およびＡ３が入力され、アンドゲートＡＮＤ５には、内部カラムアドレスビットｒＡ２およびＡ３が入力され、アンドゲートＡＮＤ６には、内部カラムアドレスビットＡ２およびｒＡ３が入力され、アンドゲートＡＮＤ７には、内部カラムアドレスビットｒＡ２およびｒＡ３が入力される。
【００６９】
カラムスイッチ回路１６において、カラムスイッチＣＳＷ０は、アンドゲートＡＮＤ４の出力が”１”のときＯＮしてビット線ｂ０を選択し、カラムスイッチＣＳＷ１は、アンドゲートＡＮＤ５の出力が”１”のときＯＮしてビット線ｂ１を選択し、カラムスイッチＣＳＷ２は、アンドゲートＡＮＤ６の出力が”１”のときＯＮしてビット線ｂ２を選択し、カラムスイッチＣＳＷ３は、アンドゲートＡＮＤ７の出力が”１”のときＯＮしてビット線ｂ３を選択する。
【００７０】
例えば、カラムアドレスＡ２＝”１”，Ａ３＝”１”が入力されたときは、内部カラムアドレスは、Ａ２＝Ａ３＝”１”，ｒＡ２＝ｒＡ３＝”０”であるので、アンドゲートＡＮＤ４の出力のみが”１”となり、カラムスイッチＣＳＷ０のみがＯＮし、ビット線ｂ０が選択される。同じように、カラムアドレスＡ２＝”０”，Ａ３＝”１”が入力されたときには、アンドゲートＡＮＤ５およびカラムスイッチＣＳＷ１によってビット線ｂ１が選択され、カラムアドレスＡ２＝”１”，Ａ３＝”０”が入力されたときには、アンドゲートＡＮＤ６およびカラムスイッチＣＳＷ２によってビット線ｂ２が選択され、カラムアドレスＡ０＝”０”，Ａ１＝”０”が入力されたときには、アンドゲートＡＮＤ７およびカラムスイッチＣＳＷ３によってビット線ｂ３が選択される。
【００７１】
以上のようにして、本セルアレイ１０から入力されたアドレスに従って１個の本セルが選択される。そして、以下にようにして、上記の選択された本セルにデータが書き込まれ、または上記選択された本セルからデータが読み出される。
【００７２】
データ書き込みのときには、データ入出力回路５は、スイッチＳＷＢの端子ａが端子ｂ，ｃのいずれにも接続しないようにスイッチＳＷＢを制御する。外部からデータ入出力端子１９を介してデータ入出力回路５に入力された書き込みデータは、入出力バッファＩＯＢを介して書き込み回路ＷＴに送られる。また、カラムスイッチ回路１６は、スイッチＳＷＡの端子ａが端子ｂに接続するように制御する。これによって、上記選択された本セルは、ビット線、カラムスイッチ、およびスイッチＳＷＡを介して書き込み回路ＷＴに接続されることになる。書き込み回路ＷＴは、入力された書き込みデータに従って、上記選択された本セルを構成するｎビットのメモリセルの内の所定のメモリセルに所定の電圧を印加し、そのメモリセルにデータ”０”を書き込む。なお、データ”０”が書き込まれなかったメモリセルのデータは”１”のままである。このようにして、上記選択された本セルにデータが書き込まれる。
【００７３】
データ読み出しのときには、カラムスイッチ回路１６は、スイッチＳＷＡの端子ａが端子ｃに接続されるようにスイッチＳＷＡを制御する。これによって、上記選択された本セルは、ビット線、カラムスイッチ、およびスイッチＳＷＡを介してセンスアンプＳＡの入力に接続される。また、データ入出力回路５は、スイッチＳＷＢの端子ａが端子ｂに接続されるようにスイッチＳＷＢを制御する。これによって、センスアンプＳＡの出力は、入出力バッファＩＯＢを介してデータ入出力端子１９に接続される。従って、上記選択された本セルに書き込まれているデータは、センスアンプＳＡによって検出され、入出力バッファＩＯＢを介してデータ入出力端子１９から外部に出力される。
【００７４】
［冗長置換の手順］
次に、冗長ヒューズ回路２２に冗長置換アドレスを記憶させる手順について説明する。冗長ヒューズ回路２２のヒューズユニットＨＵ１，ＨＵ２には、それぞれ冗長置換アドレス（冗長置換するロウアドレス）を記憶させることができる。従って、最大２個の不良アドレス（不良な本セルを含むロウアドレス）を冗長置換することが可能である。ヒューズユニットＨＵ１，ＨＵ２は、それぞれ４個のヒューズＨ０，ｒＨ０，Ｈ１，ｒＨ１によって構成されている。これらのヒューズＨ０，ｒＨ０，Ｈ１，ｒＨ１は、例えばポリシリコンからなり、レーザ光照射などによって切断が可能である。
【００７５】
ヒューズユニットＨＵ１において、ヒューズＨ０は、アドレスバッファ１１から出力された内部ロウアドレスビットＡ０を冗長アドレスバッファ２３のバッファユニットＢＵ１に送るデータ伝送線の途中に設けられており、ヒューズｒＨ０は、内部ロウアドレスビットｒＡ０をバッファユニットＢＵ１に送るデータ伝送線の途中に設けられており、ヒューズＨ１は、内部ロウアドレスビットＡ１をバッファユニットＢＵ１に入力するデータ伝送線の途中に設けられており、ヒューズｒＨ１は、内部ロウアドレスビットｒＡ１をバッファユニットＢＵ１に送るデータ伝送線の途中に設けられている。また、ヒューズユニットＨＵ２において、ヒューズＨ０は、アドレスバッファ１１から出力された内部ロウアドレスビットＡ０を冗長アドレスバッファ２３のバッファユニットＢＵ２に送るデータ伝送線の途中に設けられており、ヒューズｒＨ０は、内部ロウアドレスビットｒＡ０をバッファユニットＢＵ２に送るデータ伝送線の途中に設けられており、ヒューズＨ１は、内部ロウアドレスビットＡ１をバッファユニットＢＵ２に入力するデータ伝送線の途中に設けられており、ヒューズｒＨ１は、内部ロウアドレスビットｒＡ１をバッファユニットＢＵ２に送るデータ伝送線の途中に設けられている。
【００７６】
例えば、ロウアドレスＡ０＝”１”，Ａ１＝”０”の本セルが不良であり、このロウアドレスＡ０＝”１”，Ａ１＝”０”をヒューズユニットＨＵ１および冗長セルアレイ２６によって冗長置換したいときには、ヒューズユニットＨＵ１のヒューズｒＨ０およびＨ１を切断することによって、冗長置換アドレスＡ０＝”１”，Ａ１＝”０”をヒューズユニットＨＵ１に記憶させる。また、ロウアドレスＡ０＝”１”，Ａ１＝”１”をヒューズユニットＨＵ２および冗長セルアレイ２６によって冗長置換したいときには、ヒューズユニットＨＵ２のヒューズｒＨ０およびｒＨ１を切断することによって、冗長置換アドレスＡ０＝”１”，Ａ１＝”１”をヒューズユニットＨＵ２に記憶させる。
【００７７】
［冗長セルアクセス動作（冗長置換されたあとの動作）］
次に、冗長置換されたあとにおいて、入力されたアドレスが冗長置換アドレスと一致したときに、冗長セルを選択し、選択した冗長セルにデータを書き込む動作、または選択した冗長セルからデータを読み出す動作について説明する。まず、上記のアドレスを冗長置換した冗長セルを、以下のようにして選択する。つまり、アドレスバッファ１１、冗長ヒューズ回路２２、冗長アドレスバッファ２３、および冗長デコーダ２４によって、ロウアドレスＡ０，Ａ１に従って２本の冗長ワード線ｕ０，ｕ１の内のいずれかを選択する。また、アドレスバッファ１１、カラムデコーダ１５、およびカラムスイッチ回路１６によって、カラムアドレスＡ２，Ａ３に従って、ビット線ｂ０〜ｂ３の内のいずれかを選択する。
【００７８】
ここでは、上記のように、ヒューズユニットＨＵ１のヒューズｒＨ０およびＨ１を切断することによって冗長置換アドレスＡ０＝”１”，Ａ１＝”０”をヒューズユニットＨＵ１に記憶させ、ヒューズユニットＨＵ２のヒューズｒＨ０およびｒＨ１を切断することによって冗長置換アドレスＡ０＝”１”，Ａ１＝”１”をヒューズユニットＨＵ２に記憶させた場合について説明する。また、冗長置換されたあとの冗長セルアクセス動作においては、制御回路６は、冗長ワード選択制御信号ＣＮＤ０＝ＣＮＤ１＝”１”とする。このため、冗長デコーダ２４は、冗長アドレスバッファ２３から入力される冗長アドレスに従って冗長ワード線を選択する。
【００７９】
ヒューズユニットＨＵ１のヒューズＨ０およびｒＨ１は切断されていないため、内部ロウアドレスビットＡ０，ｒＡ１は、それぞれヒューズユニットＨＵ１のヒューズＨ０，ｒＨ１を介してバッファユニットＢＵ１に入力される。しかし、ヒューズユニットＨＵ１のヒューズｒＨ０およびＨ１は切断されているため、内部ロウアドレスビットｒＡ０およびＡ１は、バッファユニットＢＵ１には入力されない。
【００８０】
バッファユニットＢＵ１は、ヒューズユニットＨＵ１から入力される内部ロウアドレスビットをもとに、冗長アドレスビットＢ０，ｒＢ０，Ｂ１，ｒＢ１を生成し、これらの冗長アドレスビットをアンドゲートＡＮＤ８に入力する。つまり、バッファユニットＢＵ１に入力される内部ロウアドレスビットＡ０，ｒＡ１については、Ｂ０＝Ａ０，ｒＢ１＝ｒＡ１とする。また、内部ロウアドレスビットｒＡ０，Ａ１は入力されないので、ｒＢ０＝Ｂ１＝”１”とする。従って、バッファユニットＢＵ１からアンドゲートＡＮＤ８には、冗長アドレスＢ０＝Ａ０，ｒＢ０＝”１”，Ｂ１＝”１”，ｒＢ１＝ｒＡ１が入力される。
【００８１】
ヒューズユニットＨＵ１による冗長置換アドレスに一致するロウアドレスＡ０＝”１”，Ａ１＝”０”がアドレスバッファ１１に入力されると、バッファユニットＢＵ１から出力される冗長アドレスＢ０＝ｒＢ０＝Ｂ１＝ｒＢ１＝”１”となるので、アンドゲートＡＮＤ８の出力が”１”となり、冗長ワード線ｕ０が選択される。冗長デコーダ２４は、アンドゲートＡＮＤ８の出力が”１”となると、非選択信号線２７を介してロウデコーダ１３のアンドゲートＡＮＤ０〜ＡＮＤ３の入力する非選択信号ＮＳＬを”１”から”０”に変化させ、ロウデコーダ１３の動作を停止させる。従って、ロウデコーダ１３のアンドゲートＡＮＤ０〜ＡＮＤ３、および冗長デコーダ２４のアンドゲートＡＮＤ８，ＡＮＤ９の内、アンドゲートＡＮＤ８の出力のみが”１”となり、ワード線ｗ０〜ｗ３および冗長ワード線ｕ０，ｕ１の内から冗長ワード線ｕ０が選択される。
【００８２】
また、ヒューズユニットＨＵ２のヒューズＨ０およびＨ１は切断されていないため、内部ロウアドレスビットＡ０，Ａ１は、それぞれヒューズユニットＨＵ２のヒューズＨ０，Ｈ１を介してバッファユニットＢＵ２に入力される。しかし、ヒューズユニットＨＵ２のヒューズｒＨ０およびｒＨ１は切断されているため、内部ロウアドレスビットｒＡ０およびｒＡ１は、バッファユニットＢＵ２には入力されない。
【００８３】
バッファユニットＢＵ２は、ヒューズユニットＨＵ２から入力される内部ロウアドレスビットをもとに、冗長アドレスビットＢ０，ｒＢ０，Ｂ１，ｒＢ１を生成し、これらの冗長アドレスビットをアンドゲートＡＮＤ９に入力する。つまり、バッファユニットＢＵ２に入力される内部ロウアドレスビットＡ０，Ａ１については、Ｂ０＝Ａ０，Ｂ１＝Ａ１とする。また、内部ロウアドレスビットｒＡ０，ｒＡ１は入力されないので、ｒＢ０＝ｒＢ１＝”１”とする。従って、バッファユニットＢＵ２からアンドゲートＡＮＤ９には、冗長アドレスＢ０＝Ａ０，ｒＢ０＝”１”，Ｂ１＝Ａ１，ｒＢ１＝”１”が入力される。
【００８４】
ヒューズユニットＨＵ２による冗長置換アドレスに一致するロウアドレスＡ０＝”１”，Ａ１＝”１”がアドレスバッファ１１に入力されると、バッファユニットＢＵ２から出力される冗長アドレスＢ０＝ｒＢ０＝Ｂ１＝ｒＢ１＝”１”となるので、アンドゲートＡＮＤ９の出力が”１”となり、冗長ワード線ｕ１が選択される。冗長デコーダ２４は、アンドゲートＡＮＤ９の出力が”１”となると、非選択信号ＮＳＬを”１”から”０”に変化させ、ロウデコーダ１３の動作を停止させる。従って、ロウデコーダ１３のアンドゲートＡＮＤ０〜ＡＮＤ３、および冗長デコーダ２４のアンドゲートＡＮＤ８，ＡＮＤ９の内、アンドゲートＡＮＤ９の出力のみが”１”となり、ワード線ｗ０〜ｗ３および冗長ワード線ｕ０，ｕ１の内から冗長ワード線ｕ１が選択される。
【００８５】
また、上記の本セルアクセス動作と同じようにして、カラムアドレスＡ２，Ａ３に従って、ビット線ｂ０〜ｂ３の内のいずれかを選択する。以上によって、入力されたアドレスを冗長置換した冗長セルが選択される。そして、上記本セルアクセス動作と同じようにして、上記選択された冗長セルにデータが書き込まれ、または上記選択された冗長セルからデータが読み出される。
【００８６】
［冗長セルアクセス動作（冗長置換する前の動作）］
検査工程において、冗長置換する前に、冗長セルを選択し、選択した冗長セルにデータを書き込む動作、または選択した冗長セルからデータを読み出す動作について以下に説明する。このときには、外部から制御信号入力端子２１に冗長セルアクセス許可の制御信号が入力される。この制御信号には、冗長ワード線を選択するためのデータが含まれている。また、アドレス入力端子１２には、ビット線を選択するためのカラムアドレスが入力される。また、データの書き込みのときには、外部からデータ入出力端子１９に書き込みデータが入力される。
【００８７】
制御回路６は、上記冗長セルアクセス許可の制御信号が入力されると、アドレスバッファ１１を制御して内部ロウアドレスＡ０，ｒＡ０，Ａ１，ｒＡ１を全て”１”にするとともに、ロウデコーダ１３のアンドゲートＡＮＤ０〜ＡＮＤ３に入力する本セルアクセス制御信号ＣＮＣを”１”から”０”に変化させ、ロウデコーダ１３の動作を停止させる。冗長ヒューズ回路２２のヒューズユニットＨＵ１，ＨＵ２のヒューズはいずれも切断されていないので、内部ロウアドレスＡ０，ｒＡ０，Ａ１，ｒＡ１を全て”１”にすることにより、冗長アドレスバッファ２３のバッファユニットＢＵ１，ＢＵ２から出力される冗長アドレスビットＢ０，ｒＢ０，Ｂ１，ｒＢ１は全て”１”になる。これにより、冗長デコーダ２４は、制御回路６から入力される冗長ワード選択制御信号ＣＮＤ０，ＣＮＤ１に従って冗長ワード線を選択することになる。
【００８８】
制御回路６は、上記冗長セルアクセス許可の制御信号に従って、冗長ワード選択制御信号ＣＮＤ０＝”１”，ＣＮＤ１＝”０”とするか、あるいはＣＮＤ０＝”０”，ＣＮＤ１＝”１”とする。冗長ワード選択制御信号ＣＮＤ０＝”１”，ＣＮＤ１＝”０”であれば、冗長デコーダ２４のアンドゲートＡＮＤ８の出力のみが”１”となり、冗長ワード線ｕ０が選択される。また、冗長ワード選択制御信号ＣＮＤ０＝”０”，ＣＮＤ１＝”１”であれば、アンドゲートＡＮＤ９の出力のみが”１”となり、冗長ワード線ｕ１が選択される。
【００８９】
また、上記の本セルアクセス動作と同じようにして、カラムアドレスＡ２，Ａ３に従って、ビット線ｂ０〜ｂ３の内のいずれかを選択する。以上によって、冗長置換をする前の冗長セルアレイ２６から冗長セルが選択される。そして、上記の本セルアクセス動作と同じようにして、上記選択された冗長セルにデータが書き込まれ、または上記選択された冗長セルからデータが読み出される。
【００９０】
［予備セルアクセス動作］
予備セルを選択し、選択した予備セルに冗長置換アドレスデータを書き込む動作、または選択した予備セルから冗長置換アドレスデータを読み出す動作について以下に説明する。予備セルにアクセスするときには、外部から制御信号入力端子２１に予備セルアクセス許可の制御信号が入力される。この制御信号には、予備セルワード線を選択するためのデータが含まれている。また、アドレス入力端子１２には、ビット線を選択するためのカラムアドレスが入力される。また、冗長置換アドレスデータの書き込みのときには、データ入出力端子１９には、冗長置換アドレスＡ０，Ａ１のデータ（以下、予備セルに書き込む冗長置換アドレスデータをＭＡ０，ＭＡ１と表記する）が外部から入力される。
【００９１】
制御回路６は、上記予備セルアクセス許可の制御信号が入力されると、予備セル選択回路１のアンドゲートＡＮＤ１０，ＡＮＤ１１に入力する予備セルアクセス制御信号ＣＮＡを”０”から”１”に変化させて予備セル選択回路１を動作可能にするとともに、本セルアクセス制御信号ＣＮＣ、および冗長ワード選択制御信号ＣＮＤ０，ＣＮＤ１を”１”から”０に変化させてロウデコーダ１３および冗長デコーダ２４の動作を停止させる。また、制御回路６は、上記予備セルアクセス許可の制御信号に従って、予備セルワード線を選択するための予備セルロウアドレスＣ０を生成し、この予備セルロウアドレスＣ０を予備セル選択回路１の予備セルアドレスバッファＢＵＦに送る。
【００９２】
予備セル選択回路１において、予備セルアドレスバッファＢＵＦは、制御回路６から入力された予備セルロウアドレスＣ０から、予備セル内部ロウアドレスビットＣ０，ｒＣ０を生成する。予備セルロウアドレスＣ０＝”０”のときには、予備セル内部ロウアドレスビットＣ０＝”０”，ｒＣ０＝”１”であり、予備セルロウアドレスＣ０＝”１”のときには、予備セル内部ロウアドレスビットＣ０＝”１”，ｒＣ０＝”０”である。
【００９３】
アンドゲートＡＮＤ１０には、予備セルアクセス制御信号ＣＮＡおよび予備セル内部ロウアドレスビットＣ０が入力される。また、アンドゲートＡＮＤ１１には、予備セルアクセス制御信号ＣＮＡおよび予備セル内部ロウアドレスビットｒＣ０が入力される。予備セルアクセス制御信号ＣＮＡ＝”１”なので、予備セルロウアドレスＣ０＝”１”のときには、アンドゲートＡＮＤ１０の出力が”１”となり、予備セルワード線ｖ０が選択される。また、予備セルロウアドレスＣ０＝”０”のときには、アンドゲートＡＮＤ１１の出力が”１”となり、予備セルワード線ｖ１が選択される。
【００９４】
また、上記の本セルアクセス動作と同じようにして、カラムアドレスＡ２，Ａ３に従って、ビット線ｂ０〜ｂ３の内のいずれかを選択する。以上によって、予備セルアレイ３から予備セルが選択される。そして、上記の本セルアクセス動作と同じようにして、上記選択された予備セルに冗長置換アドレスデータＭＡ０，ＭＡ１が書き込まれ、または上記選択された予備セルから冗長置換アドレスデータＭＡ０，ＭＡ１が読み出される。
【００９５】
例えば、予備セルワード線ｖ０およびビット線ｂ０を選択してヒューズユニットＨＵ１による冗長置換アドレスデータＭＡ０，ＭＡ１を書き込み、予備セルワード線ｖ１およびビット線ｂ０を選択してヒューズユニットＨＵ２による冗長置換アドレスデータＭＡ０，ＭＡ１を書き込む。あるいは、予備セルワード線ｖ０およびビット線ｂ０を選択してヒューズユニットＨＵ１による冗長置換アドレスデータＭＡ０，ＭＡ１を書き込み、予備セルワード線ｖ０およびビット線ｂ１を選択してヒューズユニットＨＵ２による冗長置換アドレスデータＭＡ０，ＭＡ１を書き込む。ただし、ここでは冗長置換アドレスは２ビットなので、予備セル（ｎビットのメモリセル）は２ビット以上であるものとする。この場合、予備セルは２個あれば足りる。さらに、予備セルが４ビット以上であれば、同じ予備セルにヒューズユニットＨＵ１およびＨＵ２による冗長置換アドレスデータを同時に書き込み、この予備セルからヒューズユニットＨＵ１およびＨＵ２による冗長置換アドレスデータを同時に読み出すことも可能である。この場合には、予備セルは１個あれば足りる。
【００９６】
［ヒューズデータの読み出し動作］
ヒューズの切断によって冗長ヒューズ回路２２に記憶されている冗長置換アドレスデータ（以下、冗長ヒューズ回路２２に記憶されている冗長置換アドレスデータをＨＡ０，ＨＡ１と表記する）を読み出す動作（ロールコールの動作）について以下に説明する。ロールコールをするときには、外部から制御信号入力端子２１にロールコール許可の制御信号が入力される。
【００９７】
制御回路６は、上記ロールコール許可の制御信号が入力されると、ヒューズデータ読み出し制御信号ＣＮＢを”０”から”１”に変化させてヒューズデータ読み出し回路４を動作可能にするとともに、冗長置換アドレスデータＨＡ０，ＨＡ１を読み出すヒューズユニットを選択するためのヒューズユニット選択制御制御信号ＳＬＴを生成し、このヒューズユニット選択制御制御信号ＳＬＴをヒューズデータ読み出し回路４に送る。また、制御回路６は、アドレスバッファ１１を制御し、内部ロウアドレスＡ０，ｒＡ０，Ａ１，ｒＡ１を全て”０”にする。
【００９８】
ヒューズデータ読み出し回路４において、ヒューズユニットＨＵ１のヒューズデータＤＨ０，ｒＤＨ０，ＤＨ１，ｒＤＨ１をヒューズデータデコーダＨＤＤに送るデータ伝送線には、それぞれ十分大きなプルアップ抵抗Ｒ０〜Ｒ３がスイッチＰＳＷ０を介して接続されている。また、ヒューズユニットＨＵ２のヒューズデータＤＨ０，ｒＤＨ０，ＤＨ１，ｒＤＨ１をヒューズデータデコーダＨＤＤに送るデータ伝送線には、それぞれ十分大きなプルアップ抵抗Ｒ４〜Ｒ７がスイッチＰＳＷ１を介して接続されている。
【００９９】
ヒューズユニットＨＵ１に記憶されている置換アドレスデータを読み出すときには、ヒューズデータ読み出し回路４は、スイッチＰＳＷ０をＯＮし、ヒューズユニットＨＵ１のヒューズデータ伝送線を抵抗Ｒ０〜Ｒ３によってプルアップする。ヒューズデータデコーダＨＤＤは、ヒューズユニットＨＵ１のヒューズデータＤＨ０，ｒＤＨ０，ＤＨ１，ｒＤＨ１をデコードし、ヒューズユニットＨＵ１に記憶されている冗長置換アドレスＨＡ０，ＨＡ１を生成し、データ入出力回路５に送る。つまり、ＤＨ０＝”０”，ｒＤＨ０＝”１”であればＨＡ０＝”１”とし、ＤＨ０＝”１”，ｒＤＨ０＝”０”であればＨＡ０＝”０”とする。また、ＤＨ１＝”０”，ｒＤＨ１＝”１”であればＨＡ１＝”１”とし、ＤＨ１＝”１”，ｒＤＨ１＝”０”であればＨＡ１＝”０”とする。ヒューズユニットＨＵ１では、ヒューズｒＨ０およびＨ１が切断されているので、内部ロウアドレスＡ０，ｒＡ０，Ａ１，ｒＡ１を全て”０”とし、ヒューズユニットＨＵ１のヒューズデータ伝送線をプルアップしたときには、ヒューズデータＤＨ０＝ｒＤＨ１＝”０”，ｒＤＨ０＝ＤＨ１＝”１”となる。従って、デコードされた冗長置換アドレスは、ＨＡ０＝”１”，ＨＡ１＝”０”となる。
【０１００】
また、ヒューズユニットＨＵ２に記憶されている置換アドレスデータを読み出すときには、ヒューズデータ読み出し回路４は、スイッチＰＳＷ１をＯＮし、ヒューズユニットＨＵ２のヒューズデータ伝送線を抵抗Ｒ４〜Ｒ７によってプルアップする。ヒューズデータデコーダＨＤＤは、ヒューズユニットＨＵ２のヒューズデータＤＨ０，ｒＤＨ０，ＤＨ１，ｒＤＨ１をデコードし、ヒューズユニットＨＵ２に記憶されている冗長置換アドレスＨＡ０，ＨＡ１を生成し、データ入出力回路５に送る。ヒューズユニットＨＵ２では、ヒューズｒＨ０およびｒＨ１が切断されているので、内部ロウアドレスＡ０，ｒＡ０，Ａ１，ｒＡ１を全て”０”とし、ヒューズユニットＨＵ２のヒューズデータ伝送線をプルアップしたときには、ヒューズデータＤＨ０＝ＤＨ１＝”０”，ｒＤＨ０＝ｒＤＨ１＝”１”となる。従って、デコードされた冗長置換アドレスは、ＨＡ０＝ＨＡ１＝”１”となる。
【０１０１】
データ入出力回路５は、冗長ヒューズ回路２２から置換アドレスデータＨＡ０，ＨＡ１を読み出すときには、スイッチＳＷＢの端子ａが端子ｃに接続されるようにスイッチＳＷＢを制御する。これによって、ヒューズデータデコーダＨＤＤの出力は、スイッチＳＷＢおよび入出力バッファＩＯＢを介してデータ入出力端子１９に接続される。従って、ヒューズデータ読み出し回路４によってヒューズユニットＨＵ１，ＨＵ２から読み出された冗長置換アドレスデータＨＡ０，ＨＡ１は、データ入出力回路５によってデータ入出力端子１９から外部に出力される。
【０１０２】
［検査工程］
図６は本発明の実施の形態１の不揮発性半導体記憶装置の検査工程のフローチャートである。図６の検査工程は、プロービングを２回に削減した図１０の従来の検査工程において、ステップＳ１８，Ｓ４２を付加したものである。この図６の検査工程は、ステップＳ１の１ｓｔプロービング工程と、ステップＳ２の冗長ヒューズ切断工程（冗長置換工程）と、ステップＳ３のウエハベーク工程と、ステップＳ４の２ｎｄプロービング工程と、ステップＳ５の紫外線消去工程の５工程に大別される。上記の１ｓｔプロービング工程は、ステップＳ１１〜Ｓ１８によって構成され、上記の２ｎｄプロービング工程は、ステップＳ４１，Ｓ４２によって構成されている。
【０１０３】
ステップＳ１の１ｓｔプロービング工程について以下に説明する。まずステップＳ１１で、全ての冗長セルについてデータ”１”の読み出しテスト（期待値”１”テスト）をする。次にステップＳ１２で、全ての冗長セルについて、データ”０”を書き込み、データ”０”の読み出しテスト（期待値”０”テスト）をする。そしてステップＳ１３で、冗長セルの不良アドレスをテスタにストアする。
【０１０４】
次にステップＳ１４で、全ての本セルについてデータ”１”の読み出しテストをし、さらにステップＳ１５で、全ての本セルについて、データ”０”を書き込み、データ”０”の読み出しテストをする。そして、ステップＳ１６で、本セルの不良アドレスをテスタにストアする。
【０１０５】
次にステップ１７において、テスタにおいて、ストアしてある冗長セルと本セルの不良アドレスから冗長置換による救済が可能かどうかを判別する。そして、冗長救済可能であれば、ステップＳ１８で、冗長置換アドレス（冗長救済するアドレス）Ａ０，Ａ１のデータＭＡ０，ＭＡ１を予備セルに書き込む。さらに必要に応じて（例えば、不良な予備セルに冗長置換アドレスデータを書き込まないようにするために）、書き込んだ冗長置換アドレスデータＭＡ０，ＭＡ１を予備セルから読み出して、正しく書き込まれていることを確認することも可能である。以上で１ｓｔプロービング工程を終了する。
【０１０６】
次にステップＳ２の冗長ヒューズ切断工程（冗長置換工程）を実施する。この工程では、冗長置換アドレスに従って冗長ヒューズ回路２２のヒューズＨ０，ｒＨ０，Ｈ１，ｒＨ１を切断することによって、上記の冗長置換アドレスを冗長ヒューズ回路２２に記憶させ、不良な本セルを正常な冗長セルによって冗長置換する。上記のステップＳ１２，Ｓ１５によって、正常な全ての本セルおよび正常な全ての冗長セルには、データ”０”がすでに書き込まれている。従って、ヒューズが冗長置換アドレスに従って正しく切断され、冗長置換が正しくされていれば、全てのアドレスの読み出しデータが”０”になる（全アドレスが期待値”０”になる）。
【０１０７】
次にステップＳ３のウエハベーク工程を実施し、そのあとステップＳ４の２ｎｄプロービング工程に進む。このウエハベークは、リテンション不良の本セルおよび冗長セルを検査するためのものである。先に説明したように、データ”０”を書き込むときには、不揮発性メモリセルのフローティングゲートに電子が注入される。リテンション不良は、上記の注入された電子がフローティングゲートから抜けてしまう不良である。ベークをすることによって、上記の電子抜けの現象が加速され、リテンション不良を容易に判別できるようになる。
【０１０８】
ステップＳ４の２ｎｄプロービング工程について以下に説明する。まずステップＳ４１において、全てのアドレスのセル（冗長置換されなかった全ての本セル、および冗長置換によってアクセスされることとなった全ての冗長セル）について、データ”０”の読み出しテストをする。この期待値”０”テストによって、上記全てのアドレスのセルにリテンション不良のセルが含まれていれば、そのチップを確実に除去できる。
【０１０９】
ここで、冗長置換エラーには、
（１）期待値”１”不良（データ”１”を書き込めない不良）の本セルが冗長置換されなかった場合、
（２）期待値”０”不良（データ”０”を書き込めない不良）の本セルが冗長置換されなかった場合、
（３）期待値”１”不良の冗長セルに冗長置換された場合、
（４）期待値”０”不良の冗長セルに冗長置換された場合
がある。
【０１１０】
上記ステップＳ４１の期待値”０”テストによって、上記（２）および（４）の冗長置換エラー、つまり期待値”０”についての冗長置換エラーを確実に除去することができる。従って、上記ステップＳ４１の期待値”０”テストでは、リテンション不良および期待値”０”についての冗長置換エラーを確実に除去できる。
【０１１１】
次にステップＳ４２で、上記のステップＳ４１までの検査をパスしたチップについて、冗長ヒューズ回路２２に記憶させた冗長置換アドレスデータＨＡ０，ＨＡ１を、ロールコールによってテスタに読み出す。さらに、予備セルに書き込んだ冗長置換アドレスデータＭＡ０，ＭＡ１をテスタに読み出す。そして、テスタにおいて、両冗長置換アドレスデータを比較照合し、両冗長置換アドレスデータが一致していれば良品とし、一致していなければ不良品とする。
【０１１２】
このあとステップＳ５の紫外線消去工程において、ウエハに紫外線を照射し、全てのメモリセルについてデータを消去し（全てのメモリセルのデータを”１”に戻し）、あとの工程に進める。
【０１１３】
上記（２），（４）の冗長置換エラー、つまり期待値”０”についての冗長置換エラーは、冗長置換のあとに期待値”１”テストを実施すれば、確実に除去することができるが、上記（１）〜（４）の冗長置換エラーの大半は、冗長ヒューズ回路２２のヒューズが、冗長置換アドレスＡ０，ｒＡ０，Ａ１，ｒＡ１に従って正しく切断されなかったことが原因である。また、冗長ヒューズ回路２２から読み出した冗長置換アドレスデータＨＡ０，ＨＡ１，と、予備セルから読み出した冗長置換アドレスデータＭＡ０，ＭＡ１とが、一致しており、かつ本当の冗長置換アドレスＡ０，Ａ１と異なることはまれである。つまり、両冗長置換アドレスデータが一致していれば、冗長ヒューズ回路２２のヒューズは、冗長置換アドレスＡ０，Ａ１に従って正しく切断されていると考えられる。従って、上記ステップＳ４２のテストによって、上記（１），（３）の冗長置換エラー（期待値”１”についての冗長置換エラー）をほぼ確実に除去することができる。
【０１１４】
このように実施の形態１によれば、不揮発性半導体記憶装置内に、冗長置換アドレスデータが書き込まれる予備セルを配列した予備セルアレイ３と、上記の予備セルを選択し、選択した予備セルに冗長置換アドレスデータを書き込み、または選択した予備セルに書き込まれている冗長置換アドレスデータを読み出すための予備セル選択回路１と、冗長ヒューズ回路２２に記憶されている冗長置換アドレスデータを読み出すヒューズデータ読み出し回路４とを設け、検査工程において、冗長置換をする前に、冗長置換アドレスデータを予備セルに書き込んでおき、冗長置換をしたあとに、予備セルに書き込んでおいた冗長置換アドレスデータと、冗長ヒューズ回路２２に記憶されている冗長置換アドレスデータとを、テスタに読み出し、両冗長置換アドレスデータを比較照合することにより、２回のプロービング工程で、期待値”０”についての冗長置換エラーだけでなく、期待値”１”についての冗長置換エラーも選別することができるので、検査工程でのプロービングの回数を従来よりも削減することができ、かつ期待値”０”および”１”についての冗長置換エラーを選別することができる。
【０１１５】
実施の形態２
図７は本発明の実施の形態２の不揮発性半導体記憶装置（ＯＴＰまたはＥＥＰＲＯＭ）の構成図である。図７において、図１と同じものには同じ符号を付してある。図７の不揮発性半導体記憶装置は、上記実施の形態１の不揮発性半導体記憶装置（図１参照）において、比較照合回路７を設け、制御回路６を制御回路８に変更したものである。ヒューズデータ読み出し回路４が冗長ヒューズ回路２２から読み出した冗長置換アドレスデータＨＡ０，ＨＡ１は、比較照合回路７に入力される。また、カラムスイッチ回路１６が予備セルから読み出した冗長置換アドレスデータＭＡ０，ＭＡ１も、比較照合回路７のセンスアンプに入力される。また、データ入出力回路５は、比較照合回路７の出力信号をデータ入出力端子１９に出力する。
【０１１６】
この実施の形態２の不揮発性半導体記憶装置の動作は、本セルにデータを書き込む動作と、本セルからデータを読み出す動作と、冗長セルにデータを書き込む動作（冗長置換がなされる前およびなされたあと）と、冗長セルからデータを読み出す動作（冗長置換がなされる前およびなされたあと）と、予備セルに冗長置換アドレスデータを書き込む動作と、予備セルに書き込まれている冗長置換アドレスのデータを比較照合回路７に読み出すとともに、冗長ヒューズ回路２２に記憶されている冗長置換アドレスデータを比較照合回路７に読み出し（ロールコール）、両冗長置換アドレスデータを比較照合回路７において比較照合し、その比較照合結果を外部に出力する動作（以下、冗長置換アドレスデータの比較照合動作と称する）とに大別される。これらの動作の内、本セルアクセス動作（本セルにデータを書き込みまたは本セルからデータを読み出す動作）、冗長セルアクセス動作（冗長置換の前またはあとにおいて、冗長セルにデータを書き込みまたは冗長セルからデータを読み出す動作）、および予備セルに冗長置換アドレスデータを書き込む動作は、上記実施の形態１と同じである。また、冗長置換の手順も上記実施の形態１と同じである。
【０１１７】
制御回路８は、制御入力端子２１から入力される制御信号に従って、ヒューズデータ読み出し回路４、比較照合回路７、アドレスバッファ１１、ロウデコーダ１３、カラムスイッチ回路１６、データ入出力回路５、および冗長デコーダ２４を制御することにより、本セルアクセス動作、冗長セルアクセス動作、予備セルに冗長置換アドレスデータを書き込む動作、および冗長置換アドレスデータの比較照合動作を制御する。
【０１１８】
冗長置換アドレスデータの比較照合動作において、制御回路８は、外部から制御信号入力端子２１を介して入力された比較照合許可の制御信号が入力されると、ロウデコーダ１３および冗長デコーダ２４の動作を停止させるとともに、予備セル選択回路１およびヒューズ読み出し回路４を動作させる。
【０１１９】
予備セル選択回路１およびカラムスイッチ回路１６は、予備セルを選択し、この予備セルに書き込まれている冗長置換アドレスデータＭＡ０，ＭＡ１を読み出し、比較照合回路７に送る。また、ヒューズ読み出し回路４は、制御回路８から入力されたヒューズユニット選択制御信号に従って、冗長ヒューズ回路２２のヒューズユニットに記憶されている冗長置換アドレスデータＨＡ０，ＨＡ１を読み出し、比較照合回路７に送る。
【０１２０】
比較照合回路７は、冗長ヒューズ回路２２から読み出された冗長置換アドレスデータＨＡ０，ＨＡ１と、予備セルから読み出された冗長置換アドレスデータＭＡ０，ＭＡ１とを比較照合し、この比較照合結果をデータ入出力回路５に送る。データ入出力回路５は、上記の比較照合結果をデータ入出力端子１９に送り、データ入出力端子１９から外部に出力する。
【０１２１】
比較照合回路７およびデータ入出力回路５は、予備セル選択手段および予備セルデータ入出力手段によって予備セルから読み出された冗長置換アドレスのデータと、ヒューズデータ出力手段によってヒューズ回路から読み出された冗長置換アドレスのデータとを比較照合し、この比較照合結果を外部に出力する比較照合手段を構成している。
【０１２２】
この実施の形態２の不揮発性半導体記憶装置の検査工程は、上記実施の形態１の検査工程（図６参照）と略同じである。ただし、２ｎｄプロービング工程のステップＳ４２の詳細が以下のように異なる。
【０１２３】
上記実施の形態１では、ステップＳ４２において、冗長ヒューズ回路２２に記憶させた冗長置換アドレスデータＨＡ０，ＨＡ１と、予備セルに書き込んだ冗長置換アドレスデータＭＡ０，ＭＡ１とを、それぞれテスタに読み出し、テスタにおいて、両冗長置換アドレスデータを比較照合する。
【０１２４】
これに対し、この実施の形態２では、ステップＳ４２において、冗長ヒューズ回路２２の冗長置換アドレスデータＨＡ０，ＨＡ１と、予備セルの冗長置換アドレスデータＭＡ０，ＭＡ１とを、それぞれ不揮発性半導体記憶装置内に配置した比較照合回路７に読み出し、この比較照合回路７において、両冗長置換アドレスデータを比較照合し、その比較照合結果をデータ入出力回路５を介してデータ入出力端子１９からテスタに出力させる。テスタでは、不揮発性半導体記憶装置から出力された上記の比較照合結果に従って良否を判別する。つまり、上記の比較照合結果が両冗長置換アドレスデータの一致を示すものであれば良品とし、上記の比較照合結果が両冗長置換アドレスデータの不一致を示すものであれば不良品とする。
【０１２５】
このように実施の形態２によれば、上記実施の形態１と同じように、検査工程でのプロービングの回数を従来よりも削減することができ、かつ期待値”０”および”１”についての冗長置換エラーを選別することができる。さらに、不揮発性半導体記憶装置のチップ内に、予備セルに書き込まれている冗長置換アドレスデータと、冗長ヒューズ回路２２に記憶されている冗長置換アドレスデータとを比較照合する比較照合回路７を設け、両冗長置換アドレスデータの比較照合結果をテスタに出力することにより、冗長置換エラーの検査においてチップからテスタにデータを出力する回数が１回で済み、チップからテスタにデータを２回出力する上記実施の形態１よりもテスト時間を短縮することができる。
【０１２６】
なお、上記実施の形態１および実施の形態２では、本発明をＯＴＰまたはＥＥＰＲＯＭに適用した例を説明したが、本発明は、不良セルを冗長置換するための冗長セルおよびヒューズ回路を有する電気的に書き込み可能なあらゆる不揮発性半導体記憶装置に適用することが可能である。
【０１２７】
【発明の効果】
以上説明したように本発明によれば、検査工程でのプロービングの回数を従来よりも削減することができ、かつ期待値”０”および”１”についての冗長置換エラーを選別することができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１の不揮発性半導体記憶装置の構成図である。
【図２】図１のロウデコーダ、ヒューズ回路、冗長アドレスバッファ、および冗長デコーダの構成例を示す図である。
【図３】図１のカラムデコーダ、カラムスイッチ回路、および入出力バッファの構成例を示す図である。
【図４】図１の予備セル選択回路の構成例を示す図である。
【図５】図１のヒューズデータ読み出し回路およびデータ入出力回路５の構成例を示す図である。
【図６】図１の不揮発性半導体記憶装置の検査工程のフローチャートである。
【図７】本発明の実施の形態２の不揮発性半導体記憶装置の構成図である。
【図８】従来の不揮発性半導体記憶装置の構成図である。
【図９】従来の不揮発性半導体記憶装置の検査工程のフローチャートである（プロービング工程が３回の場合）。
【図１０】従来の不揮発性半導体記憶装置の検査工程のフローチャートである（プロービング工程を２回にした場合）。
【符号の説明】
１  予備セル選択回路、  ２  予備セルワード線、  ３  予備セルアレイ、  ４  ヒューズデータ読み出し回路、  ５  データ入出力回路、  ７  比較照合回路、  ６，８  制御回路、  １０  本セルアレイ、  １１  アドレスバッファ、１２  アドレス入力端子、  １３  ロウデコーダ、  １４  ワード線、  １５カラムデコーダ、  １６  カラムスイッチ回路、  １７  ビット線、  １９  データ入出力端子、  ２１  制御信号入力端子、  ２２  ヒューズ回路、  ２３冗長アドレスバッファ、  ２４  冗長デコーダ、  ２５  冗長ワード線、  ２６  冗長セルアレイ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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